プロセス変動に耐性を有するダイオード、同ダイオードを有するスタンダードセル、同ダイオードを含むタグ及びセンサ、並びに同ダイオードを製造する方法
【課題】プロセス変動に耐性を有するダイオード及びダイオード接続薄膜トランジスタ(TFT)を提供する。
【解決手段】ダイオード又はTFTを含む印刷又はパターニング構造(例えば、回路)、これらを製造する方法、並びに、これらの識別タグ及びセンサへの応用を開示する。相補型のダイオード対又はダイオード接続TFTを直列に含む印刷された構造は、印刷又はレーザ描画技術を用いて製造したダイオードの閾値電圧(Vt)を安定化することができる。NMOS TFTのVt(Vtn)とPMOS TFTのVt(Vtp)の間の分離を利用して、印刷又はレーザ描画のダイオードの順方向電圧降下の安定性を確立又は向上する。更なる応用は、参照電圧発生器、電圧クランプ回路、参照又は差動信号伝送ラインにおける電圧を制御する方法、並びにRFID及びEASタグ及びセンサに関する。
【解決手段】ダイオード又はTFTを含む印刷又はパターニング構造(例えば、回路)、これらを製造する方法、並びに、これらの識別タグ及びセンサへの応用を開示する。相補型のダイオード対又はダイオード接続TFTを直列に含む印刷された構造は、印刷又はレーザ描画技術を用いて製造したダイオードの閾値電圧(Vt)を安定化することができる。NMOS TFTのVt(Vtn)とPMOS TFTのVt(Vtp)の間の分離を利用して、印刷又はレーザ描画のダイオードの順方向電圧降下の安定性を確立又は向上する。更なる応用は、参照電圧発生器、電圧クランプ回路、参照又は差動信号伝送ラインにおける電圧を制御する方法、並びにRFID及びEASタグ及びセンサに関する。
【発明の詳細な説明】
【関連出願の相互参照】
【0001】
本出願は、2005年12月7日に出願された米国特許仮出願第60/749,121号、及び2006年9月15日に出願された米国特許出願第11/521,924号の優先権及びその利益を主張するものであり、これら出願は参照することによってそれらの全体が本明細書に組み込まれる。
【発明の分野】
【0002】
本発明は、広く、無線周波数識別(RFID)及び電子商品監視(EAS)のタグ及びセンサを含む分野に関連するものであり、また、これらを製造する方法に関するものである。特に、本発明は、プロセス変動に耐性を有するダイオード及びダイオード接続薄膜トランジスタ(TFT)、これらダイオード及びTFTを含む印刷又はパターニングされた構造、これらダイオード及びTFTを製造する方法、及び、これらダイオード及びTFTのタグ及びセンサへの応用に関するものである。
【発明の背景】
【0003】
多くの単純な薄膜製造プロセスでは、便利なダイオード製造プロセスを使用することが困難、及び/又は高価になることがある。その結果、多くの薄膜プロセスでは、ダイオード接続トランジスタを用いて、回路におけるダイオードを模擬している。ダイオード接続トランジスタは、薄膜トランジスタ(TFT)プロセスにおける潜在的な欠点に悩まされており、多くのTFTプロセスにおいてTFTの閾値電圧が、ランごとに、又はロットごとに変わることがある。その結果、このようなプロセスで製造されたダイオード接続TFTは、順方向電圧降下の変動を示すことがあり、この変動は時には許容出来ないほどに大きくなることがある。このことは、ダイオード又はダイオード接続TFTが参照電圧供給回路に使用される場合に、特に望ましくない。その結果、プロセス由来の閾値電圧の変動に更なる耐性を有するダイオード接続TFTアーキテクチャが要請されている。
【発明の概要】
【0004】
本発明の実施の形態は、プロセス変動に耐性を有するダイオード及びダイオード接続薄膜トランジスタ(TFT)、かかるダイオード及びTFTを含む印刷又はパターニングされた構造、並びに、これらの識別タグ及びセンサへの応用に関するものである。本発明の更なる応用は、参照電圧発生器、電圧クランプ回路、参照信号伝送ライン及び差動信号伝送ラインにおける電圧を制御する方法、並びに、HF、UHF、及びRFIDタグ及びセンサに関するものである。
【0005】
相補型ダイオードを製造する本方法は、概して、(a)第1の導電型の第1のパターニングされた半導体層を基板上に形成する工程と、(b)第2の導電型の第2のパターニングされた半導体層を上記基板上に形成する工程と、(c)パターニングされた絶縁体層を、第1及び第2のパターニングされた半導体層及び上記基板の上に形成する工程と、(d)パターニングされた金属層をパターニングされた絶縁体層上に第1及び第2のパターニングされた半導体層と電気的に接続して形成する工程と、を含む。また、通常、上記の形成工程(a)〜(d)の少なくとも一つは、上記の半導体層又は金属層を印刷又はレーザ描画することを含む。
【0006】
本回路は、概して、(1)少なくとも一つの印刷又はレーザ描画された構造を内部に有するNMOSダイオードと、(2)少なくとも一つの印刷又はレーザ描画された構造を内部に有するPMOSダイオードと、(3)NMOSダイオードをPMOSダイオードに接続する金属配線と、を備える。更なる実施の形態において、本発明によるクランプ回路は、少なくとも一つの相補型ダイオード対回路を、第1のノードと第2のノードの間に直列に備え、ACクランプ回路は、概して、上記第1及び第2のノードの間に並列に逆極性で結合された第1及び第2のクランプ回路を備える。
【0007】
識別デバイスは、概して、(i)アンテナ及び/又はインダクタと、(ii)当該アンテナ及び/又はインダクタによって受信された無線周波数信号を電力に変換するようになっている整流器と、(iii)無線周波数信号の電圧を制限するようになっている本発明の交流クランプ回路と、(iv)無線周波数信号からクロック信号を復元して識別信号を生成するようになっているロジックと、を備える。一般に、上記アンテナ及び/又はインダクタは、第1の整流器入力ノード及び第2の整流器入力ノードに結合された導電コイルを備え、交流クランプ回路は、第1の整流器入力ノードと第2の整流器入力ノードの間に接続されている。
【0008】
パターニングされた構造は、本発明によるダイオードの相補対、又はダイオード接続TFTを直列に備えるものであり、印刷又はレーザ描画技術を用いて製造されたダイオードの閾値電圧(Vt)を安定化することが可能である。本発明は、有益なことに、NMOS TFTのVt(Vtn)とPMOS TFTのVt(VtP)の比較的一定した差を利用して、印刷又はレーザ描画のダイオードにおける順方向電圧降下の安定性を確立、及び/又は改善する。これら及び他の本発明の利点は、以下の好適な実施の形態の詳細な説明から容易に明らかとなるであろう。
【好適な実施の形態の詳細な説明】
【0009】
以下、好適な実施の形態の詳細を参照する。これら実施の形態の例は、添付の図面に描かれている。本発明を、好適な実施の形態によって説明するが、本発明をこれら実施の形態に限定することを意図していないことを理解されたい。逆に、本発明は、本発明の精神及び範囲に含まれ得る代替のもの、変更、及び均等のものを含むことを意図している。さらに、以下の本発明の詳細な説明では、幾つかの特定の詳細を、本発明を完全な理解のために説明する。しかしながら、当業者には、本発明をこれら特定の説明なしに実施し得ることが容易に理解されよう。他の例では、本発明を不必要に不明瞭にしないために、公知の方法、手順、部品、及び回路を詳細には説明していない。
【0010】
一側面において、本発明は、識別タグ及び/又はセンサに有益な印刷又はパターニングされた回路を製造する方法に関するものであり、(a)第1の導電型の第1のパターニングされた半導体層を基板上に形成する工程と、(b)第2の導電型の第2のパターニングされた半導体層を上記基板上に形成する工程と、(c)パターニングされた絶縁体層を、第1及び第2のパターニングされた半導体層並びに上記基板の上に形成する工程と、(d)パターニングされた金属層を、パターニングされた絶縁層上に第1及び第2のパターニングされた半導体層と電気的に接続して形成する工程と、を含む。一般的には、上記形成工程(a)〜(d)の少なくとも一つは、半導体又は金属層を印刷又はレーザ描画することを含む。
【0011】
本発明の実施の形態は、更に、プロセス変動に耐性を有するダイオード及びダイオード接続薄膜トランジスタ(TFT)、かかるダイオード及びTFTを含む印刷又はパターニングされた構造(例えば、回路)、これらを製造する方法、並びに、これらの識別(例えば、HF、UHF、RFID、及びEAS)タグ及びセンサへの応用に関するものである。一実施の形態では、本発明は、n型金属酸化膜半導体(NMOS)ダイオード(特にダイオード接続NMOS TFT)、p型金属酸化膜半導体(PMOS)ダイオード(特にダイオード接続PMOS TFT)、及びNMOSダイオード及びPMOSダイオードを直列に接続する金属配線と、を含む印刷された薄膜構造に関するものである。かかる直列接続のダイオードは、有益なことに、閾値電圧(Vt)、即ち、NMOSダイオード接続TFT及びPMOSダイオード接続TFTの絶対値(absolute) Vtから独立しており、VtN(NMOS TFTの閾値電圧)とVtP(PMOS TFTの閾値電圧)との間の分離(Separation)を利用して比較的制御された及び/又は安定した順方向電圧降下を確立する閾値電圧を、提供する。
【0012】
特に、直列接続されたダイオード接続TFTの閾値電圧Vtは、一般に、VtNとVtPの差動の和(differential sum)に等しい。本発明の代替の実施の形態は、一以上(好ましくは複数)のこのような直列接続ダイオード型のTFTを含む回路に関する。かかる回路は、単一のNMOS−PMOSダイオード対の電圧降下に直列に接続された当該対の数を掛け合わせた順方向電圧降下に概ね等しい正味の電圧降下(net voltage drop)を確立する。
【0013】
本明細書で上述した回路は、電圧クランピング回路(「クランプ」)に利用されてTFT(クランピング動作を提供する「シャント」TFT)のターンオン動作を調整する。代替の実施の形態では、かかる電圧クランプ回路は、有益なことにAC回路に使用され、当該AC回路においては、並列接続された二つのこのクランプ回路が、シャントTFTと直列接続された追加のダイオードを有し、AC電極に逆方向に接続されている。このようにシャントTFTと直列接続されたダイオード配線TFTの組合せは、相補又は差動ラインにおける電圧差が相補型ダイオード対に電流を通すのに不十分なACサイクルの一部においてシャントTFTの早期のターンオンを防止する。
【0014】
本発明の電圧クランプ回路は、有益なことに、それに限定するものではないが、EAS及びRFIDタグ又はセンサを含む応用に利用し得る。本発明を、その種々の側面について、例示の実施の形態に関連して以下により詳細に説明する。
【0015】
[相補型ダイオード接続薄膜トランジスタを製造するための例示的なプロセス]
一側面において、本発明は、相補型ダイオードを製造する方法に関するものであり、(a)第1の導電型の第1のパターニングされた半導体層を基板上に形成する工程と、(b)第2の導電型の第2のパターニングされた半導体層を上記基板上に形成する工程と、(c)パターニングされた絶縁体層を、第1及び第2のパターニングされた半導体層及び上記基板の上に形成する工程と、(d)パターニングされた金属層を、パターニングされた絶縁体層上に第1及び第2のパターニングされた半導体層と電気的に接続して形成する工程と、を含む。また、好適な実施の形態では、上記の形成工程(a)〜(d)の少なくとも一つは、半導体層又は金属層を印刷又はレーザ描画することを含む。
【0016】
一実施の形態において、パターニングされた半導体層を形成する工程は、第1及び第2の半導体組成物をそれぞれ、印刷又はレーザ描画することを含む。ショットキーダイオードの形成に向けられた実施の形態では、第2のパターニングされた半導体層を形成する工程は、第2の半導体組成物を第1のパターニングされた半導体層上で印刷又はレーザ描画することを含む。同様に、パターニングされた金属層を形成する工程は、第1の金属組成物を印刷又はレーザ描画することを含んでもよい。
【0017】
他の実施の形態(相補型ダイオード構成のTFTに広く関連する)では、本方法は、更に、パターニングされた半導体層の上にパターニングされたゲート構造を形成する工程を含む。通常は、ゲート構造は、第1及び第2のパターニングされた半導体層の後に形成される。さらに、パターニングされたゲート構造は、第2のパターニングされた金属層を含んでもよい。この金属層は、通常は、パターニングされたゲート誘電体層上にある。したがって、パターニングされたゲート構造を形成する工程は、第2の金属組成物をゲート誘電体層上で印刷又はレーザ描画することを含む。
【0018】
代替の実施の形態(相補型ショットキーダイオードに広く関連する)では、本方法は、更に、第3のパターニングされた半導体層を第1のパターニングされた半導体層の上に形成する工程を含む。通常は、第3のパターニングされた半導体層は、第1のパターニング半導体層の後に形成される。
【0019】
以下、相補型ダイオード接続TFTを製造するための例示的なプロセスを、図1A〜1Cを参照して説明する。図1Cは、例示的な回路10を示しており、当該回路は、ダイオード接続NMOS TFT15aと、ダイオード接続PMOS TFT15bと、ダイオード接続TFT15a及び15bを直列に接続する配線24bを含んでいる。本発明の多数の実施の形態は、パターニングされた導体及び又は半導体の薄膜構造を備えるものであり、旧来のTFT処理技術、並びに/若しくは、高解像度の印刷及び/又はレーザ描画及び/又は、金属ナノ粒子及び/又は液体シランに基づくインクを用いた精細技術によって得ることが可能である(例えば、2005年7月8日に出願された米国特許仮出願第60/697,599[代理人整理番号IDR0501]、及び、それぞれ、2005年10月11日、2005年10月6日、2005年10月3日、2005年8月11日、2005年4月11日、2005年3月18日、2004年10月1日、2004年9月24日、2004年9月24日、2004年7月6日、2004年2月27日、2003年12月31日、2003年11月24に出願された、米国特許出願第11/249,167号、第11/246,014、第11/243,460号、第11/203,563号、第11/104,375号、第11/084,448号、第10/956,714号、第10/950,373号、第10/949,013号、10/885,283、第10/789,317号、第10/749,876号、第10/722,255号を参照のこと)。
【0020】
図1Aは、例示的なプロセスにおける第1の工程を示している。印刷又はパターニングされた半導体層14は、絶縁性の基板12上に形成される。例えば、ドーピングされた又は非ドープのシリコン組成物を基板12上に(例えば、それぞれが、ゲルマン、シラゲルマン(silagermane)、並びにゲルマニウム及び/又はシリコンゲルマニウムのナノ粒子を更に含み得るシラン及び/又はシリコンナノ粒子を含むインクを印刷することによって)堆積させてもよい(例えば、米国特許出願第10/616,147号[代理人整理番号KOV−004として2003年7月8日に出願]、第10/749,876号[代理人整理番号KOV−012として2003年12月31日に出願]、第10/789,317号[代理人整理番号IDR0020として2004年2月27日に出願]、第10/789,317号[代人整理番号IDR0080として2004年2月27日に出願]、第10/950,373号及び第10/949,013号[それぞれ代理人整理番号IDR0301,IDR0302として2004年9月24日に出願]、並びに/若しくは第10/956,714号[代理人整理番号IDR0303として2004年10月1日に出願]を参照のこと)。印刷は、基板上へのインクジェット印刷、マイクロスポット、ステンシル、スタンピング、シリンジ分配、ポンプ分配、スクリーン印刷、グラビア印刷、オフセット印刷、フレキソ印刷、又は組成物(又はシリコン含有成分)のレーザ転写を含み得る。この分離構造、即ち半導体層14における「アイランド」は、同様の半導体インク又は(例えば、種々のドーパントを含む)種々の半導体インクを用いて、個別に又は同時に印刷することが可能である。種々の半導体インクは、(各セットが1以上のヘッドを含む)2セットのインクジェットヘッドを用いて、同時に印刷してもよい。
【0021】
印刷されたシラン含有及び/又はシリコン含有層は、通常、組成物における全ての溶媒を実質的に除去するのに十分な条件下で(例えば、ある温度で、大気中で、ある圧力の下で、及び/又はある時間で)乾燥され、また、(i)シランを架橋し、オリゴマー形成し、及び/又は重合し、(ii)ポリシラン及び/又はオリゴシランを含む実質的に均一な層を基板上に形成し、(iii)組成物の平均分子量を増加し、粘度を増加し、及び/又は揮発度を減少するのに十分な環境下で(例えば、ある温度で、大気中で、ある圧力の下で、及び/又はある時間で)、(随意に印刷プロセス中に)随意に光を照射される。その後、印刷されたシリコン含有膜が(例えば350〜350度の温度で)硬化されて、(例えば、典型的には〜100nmの膜厚を有する)水素化アモルファスシリコン膜が製造される。そして、このアモルファスシリコン膜は、当該アモルファスシリコンを(再)結晶化するのに十分な温度でアニーリング、レーザアニーリング、又は遷移金属誘起結晶化によって、(再)結晶化される。多数の薄膜が、この組成物から形成されてもよく、比較的厚い層を形成するために同じ組成物から、又は複数の異なる組成物から形成されてもよい(特に、1以上の組成物がドーピングされたシラン組成物を含む場合であって、異なる組成物を用いて異なるドーパント及び/又はドーズ量の複数の層を有するダイオードを形成することができる場合に)。或いは、シリコン(例えば、アモルファスシリコン)の層を、従来のように(例えば、化学気相堆積によって)ブランケット堆積し、(例えば、フォトリソグラフィーによって)パターニングし、(例えば、アニーリングによって)結晶化してもよい。
【0022】
基板12は、例えば、単結晶シリコン基板に比して(一実施の形態においては、フラットパネルディスプレイ基板に比して)、低コストで処理が容易な基板であってもよい。例えば、基板12は、例えばプラスティックシート(ポリイミド、ポリカーボネイト、又は他の耐熱高分子材料を例えば含むもの)、薄膜ガラスシート、ガラス/ポリマー積層体等を備えていてもよい。一実施の形態では、基板は、ロールツーロール製造(例えば、スプール型及び/又はロールツーロールの印刷プロセス)を許容し得る特性(例えば、厚さ、引っ張り強度、弾性係数、ガラス転移温度等)を有する。
【0023】
或いは、基板12は、絶縁体(例えば、スピンオンガラス(SOG)、若しくは、成長酸化物又は陽極酸化物層)を、導体又は半導体基板上に備えていてもよい。また、絶縁体は、従来の金属フォイル(例えば、2004年7月6日に出願された、”MOS Electronic Article Surveillance, RF and/or RF Identification Tag/Device, and Methods for Making and Using the Same”と題する米国特許出願第10/885,283号(代理人整理番号IDR0121)を参照のこと。なお、この出願の関連の部分を参照することによって本明細書に組み込む)上に堆積又は形成してもよい。堆積は、従来のように、SOGインク組成物をスピンコート、印刷(例えば、インクジェット(「IJ」)印刷、ブレードコート、浸漬コート、メニスカスコート、スロットコート、グラビアコート、スクリーン印刷、又はスプレーコートすることによってもよい。このSOGインク組成物は、旧来の一以上のSOG組成物、旧来のSOG組成物用の一以上の旧来の溶媒、並びに旧来の界面活性剤、張力緩和剤(tension reducing agent)、バインダ、及び/又は増粘剤のうち一以上を備えるものである。通常、SOG層を堆積する工程の後には、旧来の硬化、及びクリーニングの工程が続く。
【0024】
次に図1Bを参照する。次に、薄膜酸化物表面層16を、半導体層14上に成長する(一般には、例えば酸素といった酸化性雰囲気中で、この構造物を加熱し、プラズマに露出し、又は光を照射することによって成長する)。この酸化工程は、ゲート誘電体膜を形成する。或いは、ゲート誘電体及びキャパシタ誘電体を、対応の誘電体材料を用いた旧来の堆積及びパターニングによって、形成してもよい。次に、ゲート金属層18を、ゲート誘電体16上に、旧来のフォトリソグラフィー又はレーザパターニングによって形成してもよい(例えば、[i]堆積された金属層を、サーマルレジスト、又は赤外線染料(IR dye)を含む他の旧来のレジストでコーティングし、[ii]このレジストをレーザで選択的に照射することによって、形成する。例えば、2005年3月18日に出願された米国特許出願第11/084,448号[代理人整理番号IDR0211]、及び米国特許出願11/663,296号[代理人整理番号IDR0213]を参照のこと。なお、これら出願の関連の部分を、参照することによって本明細書に組み込む)。そして、余分なゲート金属材料をエッチング(好ましくは旧来のウェットエッチングによって)除去してゲート18a及び18bを形成し、露出したゲート誘電体16を選択エッチングする(HF希釈水溶液、又は通常はHF:NH4F水溶液を含むBOE(Buffered Oxide Etch)溶液を用いたウェットエッチングによって行う)ことによってゲート酸化物16a及び16bを形成する。或いは、ゲート金属層を、印刷、若しくはエンボス加工、インプリント加工、インクジェット印刷、又は他の高解像度パターニング技術を含む他のリソグラフィ手段によって画成してもよい。
【0025】
次に、半導体領域20a〜20bを、第1導電型(例えば、n型又はp型)のドーパントを用いて、高濃度にドーピングする。これは、一般的には、ゲート16aによって覆われていない半導体層14の領域内に旧来のイオン注入又はドーパント拡散(例えば、スピンオン誘電体(SOD)を印刷し、ドーパントが半導体層内に進むようにアニーリングすること)を行うことによってなされる。ドーパント拡散の場合には、ドーパントを含むSODを、半導体層14における分離したアイランドについて上述したように、図1Bの構造上に印刷することができる。印刷は、インクジェット印刷、マイクロスポット、ステンシル、スタンピング、シリンジ分配、ポンプ分配、スクリーン印刷、グラビア印刷、オフセット印刷、又は、フレキソ印刷であってもよい。ドーピングされたSODは、個別に又は同時に印刷することができる。これには、一般に、(例えば、異なる導電型(例えば、n型又はp型)、及び必要であれば異なるドーパント濃度の種々のドーパントを含む)異なるインクが用いられる。異なるSODインクは、(それぞれが1以上のヘッドを含む)2セットのインクジェットヘッドを用いて、同時に印刷することができる。
【0026】
或いは、ソース/ドレインのコンタクト層を、半導体領域20a〜20bの上面に形成してもよい。これは、ドーピングされた半導体組成物を、ゲート16a上及び半導体層14の露出された領域上に堆積し、次いで、このドーピングされた半導体組成物を硬化しレーザを照射して、当該組成物の照射部分を選択的に結晶化し、(好ましくは、ドーパントを活性化し)、そして、当該組成物の非照射部分をウェットエッチングによって選択的に除去することによって成される(例えば、2005年3月18日に出願された米国特許出願第11/084,448号[代理人整理番号IDR0211]を参照のこと)。このドーピングされた半導体組成物を、ドーピングされたシリコン含有組成、例えば、N+ドープシランインク(それぞれ2004年9月24日、2004年9月24日、2004年10月1日、2005年10月11日に出願された米国特許出願第10/950,373号、第10/949,013号、第10/956,714号、第11/249,167号[代理人整理番号はそれぞれ、IDR0301、IDR0302、IDR0303、IDR0423]を参照のこと。これらの出願の関連の部分を参照することによって本明細書に組み込む)をゲート16a上及び半導体層14の露出された部分上に、印刷又はインクジェット加工することによって、選択的に堆積してもよい。高濃度にドーピングされた領域20a〜20bがアモルファス第IVA族元素を含む材料(例えばSi及び/又はGe)を有する範囲において、次の層を堆積する前に、これらを結晶化することが好ましい。一例では、ドーピングされた半導体領域20a〜20bを、最初に加熱炉でアニールすることで硬化し、次いで、レーザ結晶化によって結晶化させる(好ましくは、その中に含まれている幾つかの又は実質的に全てのドーパントを結晶化中に活性化する)。或いは、ドーパント原子を、半導体領域12の露出された表面内に又は表面上に、プラズマ堆積、レーザ分解、気層堆積、又は他の技術によって、導入してもよく、その後に、ドーピングされた領域18a〜18bをソース及びドレインのコンタクトへと、アニーリングすることによって変更してもよい。
【0027】
次いで、高濃度にドーピングされた半導体領域22a〜22bを、一般には異なる導電型(例えば、n型に対してp型)のドーパントを用いることを除いて、高濃度にドーピングされた半導体領域20a〜20bと同様の技術によって形成する。換言すれば、半導体領域18a〜18b及び半導体領域20a〜20bのうち一方はn型のドーパントを含み、他方はp型のドーパントを含む。必要又は所望の場合には、高濃度にドーピングされた領域20a〜20b及び22a〜22bを、活性化したアイランドへと更にパターニングしてもよい。しかしながら、一般には、半導体領域12を印刷及び/又はパターニングすることは、デバイスの活性領域を画成するのに十分なものである。上述したように、N+及びP+の領域を、個別に堆積してもよい。しかしながら、硬化、レーザ照射、及びウェットエッチングは、同じ処理工程で行う。その後、ドーピングされた領域20a〜20b及び22a〜22bの非結晶化部分を、選択ウェットエッチングによって除去してもよい。
【0028】
追加の旧来のクリーニングの後、誘電体層24(この誘電体層は、旧来のスピンオンガラス(SOG)組成物を含む)を、図1Bの構造上に印刷又はコーティングしてもよい。印刷の場合には、ゲート18a〜18bのうち一以上(好ましくは全て)、並びに/若しくは高濃度にドーピングされた領域20a〜20b及び22a〜22bを、露出した状態に維持してもよい。コーティングの場合には、ゲート18a〜18b並びに高濃度にドーピングされた領域20a〜20b及び22a〜22b上の部分のSOG/誘電体層24を、フォトリソグラフィーによって(例えば、フォトレジストでコーティングし、このフォトレジストに接触マスクを介して光を照射し、エッチングを行い(好ましくはウェットエッチング)、次いで、フォトレジストを除去し、デバイスの表面をクリーニングすることによって)除去してもよく、又は、レーザレジストプロセスによって除去してもよい。このレーザレジストプレセスは、米国特許仮出願第60/663,296号、及び/又は米国特許出願第11/203,563号(代理人整理番号はIDR0213であり、2005年10月7日に出願されている。これら出願の関連の部分を参照することによって本明細書に組み込む)に説明されている。誘電体層24がSOG組成物を有している場合には、当該層は、通常、硬化され、及び/又は旧来の技術によって誘電体材料(例えば、酸化シリコン)に変更される。或いは、誘電体層24は、旧来のポリイミドを含んでいてもよい(当該ポリイミドは、例えば、レーザパターニング用に構成され又は調整された赤外線、可視光、又は紫外線を吸収する染料を更に含んでもよい)。
【0029】
代替の手法では、適切な条件下で、既知のエッチャント組成を用いて、酸化薄膜16を、ゲート18a〜18bを形成した後に維持してもよく、また、誘電体層24のエッチングによって酸化薄膜16の露出した部分を除去してもよい。加えて、ドーピングされたポリシリコン領域20a〜20b/22a〜22bの少量の部分(例えば、約30nmまで)も、(例えば、後続のコンタクト形成におけるマージンを向上するために)除去してもよい。
【0030】
加えて、金属(例えば、コバルト(Co)又はニッケル(Ni))を、高濃度にドーピングされた領域20a〜20b及び22a〜22b上にめっき(或いは選択成長又は堆積)してもよい(これは、一般的には、誘電体層24の形成後に、例えば、旧来のフォトリソグラフィー又はレーザリソグラフィー/パターニングといった高解像度パターニングによって成される。それぞれ2003年11月24日及び2005年10月7日に出願された米国特許出願第10/722,255号及び/又は第11/203,563号(代理人整理番号は、それぞれKOV−015、IDR0213)を参照のこと。これら出願の関連の部分を参照することによって本明細書に組み込む)。また、続く熱処理(結晶化し、及び/又は、シリコンを使用している場合には、ゲート材料から珪化物を形成するのに十分な温度の熱処理)によって、ゲート16a〜16bを形成してもよい。当該ゲートは、ある場合には、更なる変更なしに使用することができる。
【0031】
コンタクト及び第1段のメタライゼーションを、集積回路/半導体製造分野において従来から使用されているメタライゼーション処理技術によって形成してもよい。例えば、コンタクト及びメタライゼーション26を形成することは、Ti、TiN、又はTiN−on−Tiの2層といった比較的薄いバリア層及び/又は接着層、次いで、Al又はAl−Cu合金(例えば、0.5〜4重量%のCuを含むもの)といった比較的厚いバルク導体層をスパッタリングし、次いで、旧来のフォトリソグラフィーでコンタクト及び金属配線を画成する。これらコンタクト及び金属配線は、後にエッチングされるものである(Al、TiN、及びTiといった材料を金属珪化物に対して選択的にエッチングする旧来のNH4OH/H2O2エッチング組成を用いたウェットエッチングが、好ましい)。或いは、シリコン又はバリア金属の層を印刷してもよく、別の場合にはゲート18a〜18bの露出した表面上に堆積又は形成してもよく、及び/又は導体金属をその上に選択的にめっき、堆積又は印刷してもよい(金属珪化物を形成するために、その後の熱処理又はアニーリングを、随意に伴ってもよい)。勿論、ゲート18a〜18bへのコンタクト及び/又はメタライゼーションを、ソース及びドレイン領域の(レイアウトから又は上から下に見た場合に)外側の領域に形成してもよい。或いは、コンタクト及び/又はメタライゼーションを、米国特許仮出願第60/663,296号及び/又は米国特許出願第11/203,563号(それぞれ、代理人整理番号IDR0212及びIDR0213であり、2005年3月18日及び2005年10月7日に出願されている。これら出願の関連の部分を参照することによって本明細書に組み込む)に記載されているようなレーザプロセスによって(レジストパターニング又は金属の前駆体の組成物への代替の直接のレーザパターニングを介して)、又は、米国特許出願第10/722,255号(代理人整理番号KOV−015であり、2003年11月24日に出願されている。この出願の関連の部分を参照することによって本明細書に組み込む)に記載されているようなレーザベースのプロセスによって、パターニングしてもよい。次いで、存在しているフォトレジストを、旧来の如く除去してもよく、デバイスを旧来の如くクリーニングしてもよく、これによって図1Cに示すクランプ回路を形成する。
【0032】
デバイスを完成させるために、更なる絶縁体又は誘電体層(例えば、SOG組成物を有するもの)を、当該デバイス(図示せず)の上に印刷(例えば、インクジェットによって)、又はブランケット堆積(例えば、旧来のスピンコート、ブレードコート、スクリーン印刷、浸漬コート、メニスカスコート、スロットコート、グラビア印刷、スプレーコートによって)させてもよい。メタライゼーションの追加の層が要求される場合には、メタライゼーション層における所定の位置上のコンタクトホールを、従来のように絶縁体層に形成してもよく(又は、後続の印刷を維持してもよく)、メタライゼーションの第2の層を同様にメタライゼーション層26として形成してもよい。最上段のキャップ又はパッシベーション層(例えば、更なるSOG層又は窒化珪素層を有するもの)を、次いで、本明細書に記載されているようにデバイスの全体を覆って形成して硬化してもよく、(任意に)封止材、支持材、又は接着剤を、ラミネートしてもよい。
【0033】
[相補型ショットキーダイオードを製図するための例示的プロセス]
以下、相補型ショットキーダイオードを製造するための例示的プロセスを、図2A〜3Cを参照して説明する。図2C及び図3Cは、例示の回路10’を示しており、当該回路は、NMOSダイオード50a、PMOSダイオード50b、並びに、ダイオード50a及び50bを直列に接続する配線90を含んでいる。
【0034】
図2Aは、ドーピングされた半導体アイランド60及び62をその上に有する基板12を示している。図3Aは、ドーピングされた半導体アイランド60を、当該ページの平面に垂直な平面であって軸線z−z’と並ぶ平面に沿って、その上に有する基板12を示している。一般的に、基板12は、図1A〜1Cにおけるものと、図2A〜3Cにおいて同様である。好ましいショットキーダイオードを形成するために、本方法は、高濃度にドーピングされた半導体層(例えば60又は62)を最初に形成又は堆積して、ショットキーダイオードにおける他の機能層を形成する。従って、図1B〜1Cにおけるドーピングされた半導体領域20a〜20b及び22a〜22bのように、ドーピングされた半導体アイランド60及び62は、ドーピングされた半導体組成物を基板12上に堆積し、次いで、当該ドーピングされた半導体組成物を硬化及びレーザ照射して組成物の照射部分を選択的に結晶化し(また、好ましくは、その中のドーパントを活性化し)、組成物の非照射部分をウェットエッチングによって選択的に除去することによって、形成してもよい。このドーピングされた半導体組成物は、ドーピングされたシリコンを含有する組成材料、例えば、N+又はP−ドーパントを含むシランインクを、基板12の所定の領域上に印刷又はインクジェット加工することによって、選択的に堆積してもよい。この方法では、第1の導電型のドーパント(例えば、n型又はp型のドーパント)を含む第1のシランインクを印刷又はインクジェット加工し、次いで、第2の導電型のドーパント(他の又は残余の導電型のドーパント)を含む第2のシランインクを印刷又はインクジェット加工して、ドーピングされた半導体アイランド60及び62のうち一方を画成し、次いで、この組成物を乾燥し、硬化させ、本明細書に記載されているようにレーザによって結晶化させる。或いは、第1の導電型のアイランドを印刷又はインクジェット加工した後に、これを乾燥及び/又は硬化させて、第2の導電型のアイランドを印刷又はインクジェット加工してもよい。さらに、ドーピングされた半導体アイランド60及び62は、このように印刷、硬化、及び結晶化/活性化された材料による一より多い層を有していてもよい。
【0035】
或いは、ドーピングされた半導体アイランド60及び62を、ブランケット堆積及びパターニングによって形成してもよく、第1及び第2の(異なる)導電型のドーパントを、それぞれ、アイランド60及び62に注入、又は拡散させてもよい。しかしながら、かかる処理におけるマスクの不可欠な使用に起因して、この処理は印刷(例えばインクジェット加工)より劣る。
【0036】
図2Bを参照する。半導体層70及び72を、それぞれ、ドーピングされた半導体アイランド60及び62上に、当該ドーピングされた半導体アイランド60及び62と略同様のプロセスによって、しかしながら、異なる移動度(又は電荷運搬)特性を有する材料を用いて、形成する。例えば、ドーピングされた半導体アイランド60及び62が高濃度に第1の導電型及び第2の導電型のドーパントでそれぞれドーピングされている場合には、半導体層70及び72は、それぞれ、第1の導電型及び第2の導電型のドーパントを低濃度にドーピングされた半導体材料、第2の導電型及び第1の導電型のドーパントを高濃度にドーピングされた半導体材料、又は真性の半導体材料を含み得る。明確にするために、図3Bは、ドーピングされた半導体アイランド60上の半導体層70の、当該ページの平面に直交する平面に沿う断面を示す。当然に、第3の半導体層(図示せず)を、半導体層70及び72の一方又は両者の上に形成してもよい。このプロセスは、一般的には、半導体層70及び/又は72と同様のプロセスによって行われる。この第3の半導体層は、一般的には、その上に当該第3の半導体層が形成される半導体層と異なる移動度(電荷運搬)特性を有する(かかる移動度特性は、下にあるドーピングされた半導体アイランド60又は62と実質的に同等であってもよい)。例えば、半導体層70及び72が真性半導体材料を含む場合には、第3の半導体層に、第1の導電型及び第2の導電型のドーパントを、それぞれ、高濃度にドーピングしてもよい。
【0037】
その後、絶縁層80を、半導体層60/70及び62/72上に、並びに基板12上に、図1の絶縁層24と同様に形成し、絶縁体層80における開口を、ダイオードにおける最上段の半導体層(例えば、半導体層70及び72)の上面の上に設ける。図3Bに示すように、絶縁体層80を、半導体アイランド60のコンタクト領域65(また、拡張して、半導体アイランド62)が、他の回路部品への後の電気的接続のために露出されるように、更に形成する。基板12が絶縁性の上面を有する場合には、半導体アイランド60の端部をコンタクト領域65内に露出して、上に設けるメタライゼーションに対する物理的接触を最大化し、当該メタライゼーションの抵抗及び段差(即ち、形状又は高さの差)を最小化してもよい。基板12が導電性の上面を有する場合には、絶縁層80を、半導体アイランド60のコンタクト領域65が半導体層70の露出上面と同様に上に設けるメタライゼーションに対する接触のためにその上面を露出するように、形成する。
【0038】
図2Cは、例示的回路10’を示し、当該回路は、直列に配線されたダイオード15a〜15bを有している。メタライゼーション90は、ダイオード15a及び15bにおける最上段の半導体層と(例えば、半導体層70及び72に、それぞれ)接触するように、絶縁体層80上に形成される。図3Cに示すように、メタライゼーション90は、また、ドーピングされた半導体アイランド60と接触するように形成されている。ただし、当該メタライゼーション90は、一般的には、ドーピングされた半導体アイランド62(図2Cを参照)に接続するメタライゼーションから絶縁されている。
【0039】
図3A〜3Cに関して、ドーピングされた半導体アイランド62及びその上に形成される構造は、ドーピングされた半導体アイランド60及びその上に形成された構造と実質的に同一であってもよく、アイランド及びその上の構造の方向性、長さ、及び幅の大きさは、図3A〜図3Cに示した対応の構造におけるものと同一、又は異なっていてもよい。
【0040】
[例示的回路]
別の側面において、本発明は、更に、上述の相補型ダイオードを含む回路及びレイアウトに関するものである。例示の回路は、NMOSダイオード及びPMOSダイオードを直列に有するダイオードチェイン、参照電圧生成器、及びクランプ回路を含む。これらの各回路において、ダイオードは、ショットキーダイオード又はダイオード接続TFTを、上述したように含んでいてもよい。したがって、本発明は、更に、(1)少なく一つの印刷された又はレーザ描画された構造を内部に有するNMOSダイオードと、(2)少なくとも一つの印刷された又はレーザ描画された構造をその中に有するPMOSダイオードと、(3)NMOSダイオードをPMOSダイオードに接続する金属配線と、を備える回路に関するものである。
【0041】
回路の一実施の形態においては、上記NMOSダイオードは、NMOS薄膜トランジスタ(TFT)を有し、上記PMOSダイオードはPMOS TFTを有している。シリコンベースのインクの印刷に係る実施の形態では、上記NMOSダイオードは、n型のドーピングされた半導体層を有し、当該半導体層は、非晶相にある間は、実質的に均一なドーパントの分布をその全体の厚さの方向に実質的に沿って有しており、上記PMOSダイオードは、p型にドーピングされた半導体層を有し、当該半導体層は、非晶相にある間は、実質的に均一なドーパントの分布を、その全体の厚さの方向に実質的に沿って有している。代替の実施の形態では、上記NMOSダイオードは、印刷又はレーザ描画されn型にドーピングされた半導体層を有する第1のショットキーダイオードを有し、上記PMOSダイオードは、印刷又はレーザ描画されp型にドーピングされた半導体層を有する第2のショットキーダイオードを有する。上記金属配線は、印刷又はレーザパターニングされた金属配線であってもよい。
【0042】
図4Aは、ダイオードチェイン100、即ち、二つのダイオードにわたって安定した電圧降下を実現するのに有益な回路構成ブロックを示す。ダイオードチェイン100は、一般的には、相補型のCMOS薄膜トランジスタ対を備えており、当該トランジスタ対は、NMOS TFT102及びPMOS TFT104を有しており、これらTFTのそれぞれは、ゲート、並びに第1及び第2のソース/ドレイン電極を含んでいる。ダイオード接続NMOS TFT102は、TFT102のゲートをTFT102のドレインに接続することによって得ること、又は形成することが可能である。さらに、PMOS TFT104は、TFT104のゲートをTFT104のソースに接続することによって得ること、又は形成することが可能である。クランプ回路は、TFT104のドレインがTFT102のソースに接続される場合に(例えば、これらの電極が同一のノードに電気的に接続される場合に)、形成されるものである。このダイオード接続TFTの構成は、ノードV1からノードV2へ順方向閾値電圧(Vt)を確立し、当該閾値電圧は、NMOS TFT102(VtN)及び/又はPMOS TFT104(VtP)の絶対閾値電圧(Vt’s)に対して実質的に独立したものである。特に、相補型CMOSダイオード接続TFT対100の閾値電圧Vtは、VtN及びVtPの絶対値の和、即ち、製造及び/又は処理変動に対して比較的に一定した値に等しい(即ち、同じ製造及び/又は処理の変動に対するVtN又はVtPの何れにおける変動よりも相当に小さい)。本回路の代替の実施の形態では、ダイオードチェイン100は、同様に直列に設けられた相補型CMOSショットキーダイオードを備える。
【0043】
動作においては、電圧V1及びV2が、関連の信号ノードにおけるアナログ信号の値となる。例えば、V1及びV2は、対向キャパシタ電極又は誘導コイル電極に、若しくは差動信号パスの相補信号線に結合される信号を表す。したがって、電圧V1及びV2の値は、常に変化するか、電源電圧間の任意の値で実質的に一定であるか、これらを幾らか併せ持ったものである。電圧がV1>VtNの場合には、NMOS TFT102はターンオンし、電流がNMOS TFT102を介してNMOS TFT102とPMOS TFT104の間のノード105に流れる。同様に、電圧がV2<正電源−Vtpの場合には、PMOS TFT104がターンオンし、電流がPMOS TFT104を介して、PMOS TFT104とNMOS TFT102の間のノード105に流れる。通常は、正電源は、5V〜20Vである。
【0044】
本回路の更なる実施の形態は、この直列接続の相補型ダイオードを複数備えている。例えば、二つのノードの間の電圧差を制限することが要請されることがある(例えば、静電放電保護回路において、差動信号伝送ライン間において、キャパシタにおける対向電極間において、等)。複数の直列の相補型ダイオード対は、専用の比較的安定した電圧差制限回路(振動制限回路又はクランプとしても知られている回路)を提供することが可能である。かかる回路では、複数の直列接続の相補型ダイオードによって提供される電圧差Vδは、一般的には、n*(VtN+VtP)に等しい。ここで、nは直列の相補型ダイオード対100の数を示す正の整数である。このような回路は、一般的に一つのNMOS−PMOSダイオード対の順方向電圧降下の量に直列接続された対の数を掛けた値に等しい正味の電圧降下を確立する。
【0045】
図1Cを再び参照すると、隣接する相補型ダイオード対100の間の結合が示されている。金属配線26は、PMOSのソース/ドレイン電極20bをNMOSのソース/ドレイン電極22aに接続するものであり、PMOS TFT104とNMOS TFT102の間のノード105に対応する。
【0046】
図4Bは、例示の参照電圧発生器110を示し、当該参照電圧発生器は、直列の相補型ダイオード対112a〜112iを備えており、これらダイオード対のそれぞれは、図4Aにおけるダイオード対100、又は図2C及び3Cに示したショットキーダイオード対10’に対応し得るものである。この系列内、即ちスタック110内のダイオード対112a〜112iの数を、所与の正電源及びプロセス(このプロセスは、所与の、多くの場合にはカスタマイズ可能な電圧降下を作る)用に最適化することがある。かかるカスタマイズは、既知の技術又は原理に基づいて、ダイオードの一方又は両者の閾値電圧を調整することによって実現することが可能である。ダイオード対間のノードにおける一以上の電圧V0〜Viは、比較的に安定した電圧として出力され得る。例えば、正電源が12Vであり、各ダイオード対における電圧降下が2Vである場合には、V0における電圧は約10Vであり、V1における電圧は約8Vであり、V2における電圧は約6Vであり、Viにおける電圧は約2Vである。従って、相補型ダイオード対112a〜112iを、これらがプロセス変動に対して比較的に安定した閾値電圧を有する個別のダイオードであるものと見なし得る。
【0047】
電圧降下が、正電源電圧の整数の約数でない場合、又は、(i)参照電圧が正電源電圧から一以上の相補型ダイオード対によって提供される電圧降下の値を引いた値、及び(ii)一以上の相補型ダイオード対によって提供される電圧降下の絶対値の何れにも等しくない場合には、ダイオードスタック110に抵抗を設けてもよい。このような抵抗は、調整可能(複数の設定メモリのビットをプログラムするか、又は旧来のレーザによる切り取りによって調整可能)なものであり、スタックに沿った任意のノードに設けることができるものである(例えば、正電源とダイオード対112aの間、グランドとダイオード対112iの間、任意の二つのダイオード対の間)。
【0048】
本発明の更なる側面は、クランプ回路に関するものであり、当該クランプ回路は、本相補型ダイオード対回路を少なくとも一つ、関連の又は差動信号伝送ラインのような第1及び第2のノードの間に直列に備えている。更なる実施の形態では、クランプ回路は、更に、(i)NMOSダイオード及びPMOSダイオードの一方からの出力を受けるゲート、第1及び第2のノードの一方に結合されたソース、及び第1及び第2のノードの他方に結合されたドレインを有するシャントトランジスタを備え、及び/又は(ii)第1及び第2のノードの一方と前記シャントトランジスタのゲートの間に結合された抵抗と、を備える。本発明に係る交流クランプ回路は、一般的に、上述の第1及び第2のノードの間に並列に、但し、逆極性で結合された第1及び第2のクランプ回路を備える。
【0049】
図5Aは、例示的なDC電圧クランプ回路120を示しており、当該クランプ回路120は、第1及び第2の相補型ダイオード対130a及び130b、ダイオード122、シャントトランジスタ124、及び抵抗126を備えている。図5Aの電圧クランプ回路は、有益なことに、相補型ダイオード対130a及び130bによって提供される安定した正味の順方向電圧降下を活用して、シャントTFT124をターンオン及びターンオフし、これによってクランプ機能を提供する。従って、直列の相補型ダイオード対130a及び130bの出力は、クランプ動作を提供するシャントTFT124のターンオン動作を調整する。
【0050】
例えば、ノード135は、ノード125の電圧にクランプされた電圧を有するように調整されてもよい(ノード135の電圧がノード125の電圧と所定の値を加算した値より大きい値を有することを防止することが効果的である)。ノード125とノード135の間の電圧差が十分に高い場合(例えば、第1及び第2の相補型ダイオード対130a及び130bによって提供される順方向電圧降下、及び抵抗126の電圧差より大きい場合)に、シャントトランジスタ124のゲート上の電圧は、ノード135からノード125に幾らかの電流を通すのに十分なものとなり、これによってノード135上の電圧をクランプする(勿論、ノード125上の電圧がダイオード接続TFT122をターンオンするのに十分なものであることを仮定している)。電圧差が相補型ダイオード対130a及び130bの二つの電圧降下より小さい値に(例えば、シャントトランジスタ124及びダイオード122を通って流れる電流によって)戻る場合には、シャントトランジスタ124はターンオフする。
【0051】
当者業には明らかなように、抵抗126は、シャントトランジスタ124のドレイン−ゲート間の電圧差を提供するように構成されており、抵抗値は、ダイオードの順方向電流に基づいて選択されている。また、ダイオード122は、ノード125の電圧が二つのダイオードによる降下より大きくノード135の電圧以下となる場合にシャントTFT124の不意のターンオンを防ぐように構成されており、DCクランプ回路120の動作に必ずしも必要なものではない。即ち、例えば(調整可能な)抵抗を用いて、ダイオード122を無くし又は除去することができる。当然に、多数の相補型ダイオード対を、NMOS及びPMOSダイオード又はダイオード構成のTFTの閾値電圧、並びにクランプ回路120によって提供されるべき所望の電圧差に応じて、スタック内に直列に接続してもよい。
【0052】
図5Bは、例示のACクランプ回路120’を示しており、当該クランプ回路120’は、二つのクランプ回路140及び140’を備えており、これら二つのクランプ回路は、並列に、逆極性で、差動AC電極AC+及びAC−間に接続されている。DCクランプ回路140及び140’のそれぞれは、図5Aのクランプ回路120と本質的に同一のものである。ダイオード配線TFT144及び144’を、それぞれシャントTFT146及び146’と直列に追加することによって、ACサイクルの逆電圧の部分において差動AC電極AC+及びAC−でのシャントTFTの早期のターンオンを防止することができる。
【0053】
例えば、差動電極AC+及びAC−は、それらの間に最大電圧差を有するように構成してもよい。これは、差動電極AC+及びAC−が、旧来の短波(HF)、極超短波(UHF)、無線周波数(RF)、及び電子商品監視システム(EAS)によって送信されるような差動周期信号を受けるか又は運ぶ場合の特別な事例である。したがって、クランプ回路120’は、何れかの差動電極における電圧が、他方の電極における電圧に所定の値を加えた値より大きな値を有することを防止するよう構成されている。この所定の値は、一般的には、相補型ダイオード対スタック141〜142及び141’〜142’によって決定される。
【0054】
例えば、電極AC+及びAC−間の電圧差が十分に大きい場合(例えば、何れの電極が相対的に高い電圧を有し何れの電極が相対的に低い電圧を有するかにもよるが、第1及び第2の相補型ダイオード対141〜142又は141’〜142’の一方によって提供される順方向電圧降下より大きい場合)、シャントトランジスタ144又は144’の一方のゲートにおける電圧は、電極AC+及びAC−の一方から他方へ電流を通すのに十分なものとなり、これによって、電極AC+及びAC−間の電圧振幅をクランプし、両電極間の電圧差を最大化する。電圧差が相補型ダイオード対の電圧降下により小さい値に戻ると(電流をシャントトランジスタ144及びダイオード146又は相補型シャントトランジスタ144’及びダイオード146’を介して通すことによって戻す)、シャントトランジスタ144(又は144’)はターンオフする。このように、ダイオード146及び146’はシャントTFT144及び144’の早期のターンオンを、差動対AC+及びAC−によって受け取られるか又は運ばれる周期信号のACサイクルの非クランプ部分の期間において、防止するだけでなく、ゲートが接続されるノードにおける変動を制限する機能も有し得る。
【0055】
図5Cの回路は、例示のクランプ回路150であり、当該クランプ回路150は、6対の上述したダイオード接続TFTを備えている。この回路のダイオード接続TFTの各対は、PMOS TFT及びNMOS TFTを有している。さらに、上述したように、クランプ回路150は、一つのダイオード対の順方向電圧降下に直列に接続された当該対の数を掛けた値に等しい正味の電圧降下Vtを確立する。図5Cに示す回路と同様の又は同一の設計は、有効な結果をもつものとシミュレートされた。
【0056】
[例示の識別デバイス]
別の側面において、本発明はHF、UHF、RFID、及び又はEASデバイス用のレイアウトに関するものであり、図6の例示のデバイスといったものである。図6は、デバイス200の例示のレイアウトを示しており、当該デバイス200は、ロジック領域210、アンテナ領域220及び225、並びに、電荷ポンプ領域230を有している。EAS、HF、UHF、及びRFIDタグに好適な実施の形態では、デバイス200は、5〜25mmの長さ、好適には5〜20mmの長さを有し、1〜5mmの幅、好適には1〜3mmの幅を有し、5〜100mm2の全面積、好適には10〜50mm2の全面積を有する。かかる実施の形態では(より詳細には以下に説明するように)、ロジック領域210は、更に、入力/出力制御部、メモリ、即ち情報格納部、クロック復元部、及び/又は情報/信号変調部を有している。
【0057】
アンテナ領域220は、電荷ポンプ領域230にL型のバス222によって結合されている。電荷ポンプ領域230は、また、アンテナ領域225と重なりあっている。電荷ポンプ領域230は、旧来のように、アンテナ領域220及び225へ、キャパシタ、ダイオード、及び/又は相互接続部によって、結合されている。例えば、電荷ポンプ領域230は、複数のステージを有していてもよく、その内部のキャパシタは、アンテナ重複部(即ち、電荷ポンプ230のバス222又はアンテナ225の何れかに重なる部分)あたり100〜400平方ミクロンの面積を有していてもよい。
【0058】
このように、本発明は、短波(HF)、極超短波(UHF)、無線周波数識別(RFID)、又は電子商品監視(EAS)デバイスに関するものであり、(a)アンテナ及び/又はインダクタ、(b)アンテナ又はインダクタによって受信された無線周波数信号を電力に変換する整流器、(c)無線周波数信号の電圧を制限するよう構成された本発明の交流電流クランプ回路、(d)クロック信号を無線周波数信号から復元して識別信号を生成するロジックを備えている。一般的に、アンテナ及び/又はインダクタは、第1及び第2のコイルを備えており、第1及び第2のコイルはそれぞれ、第1及び第2の整流器の入力ノードに接続されており、交流クランプ回路は、第1の整流器の入力ノードと第2の整流器の入力ノードの間に接続されている。
【0059】
例示のRFIDタグのブロック図を図7に示す。RFIDタグは、第1及び第2のアンテナ/インダクタコイルCOIL1及びCOIL2(図6のアンテナ領域220及び225に対応)、整流器410、クロック抽出器420及びシーケンサ430(図6におけるロジック領域210内のクロック復元部に対応)、メモリアレイ440、並びにデータエンコーダ450及びデータ変調ブロック460を備えている。本発明のACクランプ回路120’(例えば、図5B及び/又は5Cに記したようなもの)は、入力AC1及びAC2(概して、図5Bの差動電極又は信号伝送ラインAC+及びAC−に対応)の間に設けられており、一般的には、上述したように、全波整流器410への入力及び/又はキャパシタ412における電圧差及び/又は電圧変動を制限するように機能する。かかる電圧差及び/又は電圧変動を制限することによって、回路及び/又はアンテナ/インダクタコイルCOIL1及びCOIL2に接続された部品を保護し、受信信号の周波数を所定の範囲に維持するよう補助し、これによって正しい識別の可能性を高める。
【0060】
これらの回路ブロックは、薄膜デバイス構造で構築することができ、本明細書、米国特許仮出願第60/697,599号(2005年7月8日に代理人整理番号IDR0501として出願されたものであり、その関連の部分を本明細書に参照することによって組み込む)、加えて、本明細書で引用した他の米国特許出願、及び/又は本明細書で引用した他の米国特許出願において説明されている技術を使用する他の米国特許出願に記載されたデバイスを含むことができる。例えば、整流器410は、倍電圧構成を有してもよく、シランインクで形成される薄膜ダイオード構造(図2A〜3Cに示したようなもの)をUHF又はHFデバイス用に有していてもよい。或いは、HFデバイスは、図1A〜1C及び4Aに示したようなダイオード接続TFTを使用してもよい。かかる薄膜デバイスは、ダイオードの運搬方向において>10cm2/vsの移動度、1017〜1020cm−3の範囲のドープ量、及び10−5ohm−cm2オーダーの接触抵抗を有する1以上のシリコン含有層で作られており、RFID回路に電力を供給するのに十分な能力をもつGHzでの整流をサポートする。RF信号の搬送波に符号化されたクロック及びデータ信号の復調は、本明細書で上述したような薄膜ダイオード又はダイオード接続TFTから作られた単純な電圧検出器を用いて実現可能である。信号抽出回路は、更に、一以上のフィルタ(例えば旧来のRC回路)及び一以上のキャパシタ(本明細書に列挙した一以上の他の用途において説明したように調整し得る)を含む。
【0061】
メモリアレイ440は、単純なリードオンリーメモリ(ROM)であってもよく、デジタル抵抗回路網によって提供されるものであり、製造プロセス中に画成される。或いは、ワンタイムプログラマブル(OTP)ROMが、旧来のヒューズ又は非ヒューズ構造を含んでいてもよくまた、薄膜形態の不揮発性のEEPROMが、内部に浮遊ゲートを有するTFTを含んでいてもよい。プログラム及び消去の回路(及び電圧のプログラム及び消去に耐え得る構成のデバイス)は、旧来のように設計することができ、本明細書及び列挙した他の出願(例えば、米国特許仮出願第60/697,599号)において大部分が説明されているように製造することができる。
【0062】
データ変調器460は、共振キャパシタ(図示せず)と並列のシャントトランジスタによる負荷変調を用いて実施することが可能である。シランインクを用いて作られたエンハンスモードの変調器TFTがオンの場合には、タグアンテナの一部を形成し且つ変調器460に結合されたLCコイルが、短絡される。これによって、リーダコイルへの結合、及び回路のQ値が劇減する。変調器TFTが十分に「オフ」へ切り替えられている場合に、LCコイルのQ値が回復される。このように、変調信号を、タグからリーダへ渡すことができる。UHFデバイスに対しては、同様の効果は、アンテナの散乱断面積を変化させ、リーダへの後方散乱信号を変調する。或いは、潜在的な電力ロスを低減するために、バラクターベースの変調を使用することが有益である。この変調は、整流器及び/又は復調器ダイオード用に本明細書に説明したTFT及びダイオードのプロセスを使用して形成することが可能なバラクターダイオード又はMOSキャパシタデバイスの何れかを使用するUHFアンテナのインピーダンスの虚部をシフトする。
【0063】
本クランプ回路120’は、データ変調器460の出力での電圧振幅及び/又は変動を(一般的には並列キャパシタ、若しくはキャパシタ412又は414の一方と共に)制御し、タグの抵抗を低くする。また、クランプ回路120’の更なる機能は、整流器410によって提供されるように、タグの電力吸収を増加することを含む。
【0064】
[結論/概要]
本発明の具体的な実施の形態の前述の説明は、例示を及び説明のために提供したものである。これら実施の形態は、包括的であること、又は本発明をその厳密な形態に限定することを意図したものではなく、多くの変更及び変形を上述の教示の下になし得ることは明白である。本実施の形態は、本発明の原理及びその実際の応用を最も良好に説明するために選び説明したものであり、従って、当者業は、企図する特別な使用に合致するように本発明及び様々な変更を伴った種々の実施の形態を利用することが可能である。本発明の範囲は、本明細書に添付された特許請求の範囲及びそれらの均等の範囲によって規定されることを意図している。
【図面の簡単な説明】
【0065】
【図1A】ダイオード接続TFT、及びプロセス変動に耐性を有するクランプ又はシャント回路を製造する例示的なプロセスの各段階を示す構造の断面図である。
【図1B】ダイオード接続TFT、及びプロセス変動に耐性を有するクランプ又はシャント回路を製造する例示的なプロセスの各段階を示す構造の断面図である。
【図1C】ダイオード接続TFT、及びプロセス変動に耐性を有するクランプ又はシャント回路を製造する例示的なプロセスの各段階を示す構造の断面図であり、図4〜図6(例えば、TFT20及びTFT5)に示す回路の一部として使用可能な二つの例示的なダイオード接続TFTの断面図である。
【図2A】相補型ショットキーダイオードを製造する例示的なプロセスの各段階を示す構造の断面図である。
【図2B】相補型ショットキーダイオードを製造する例示的なプロセスの各段階を示す構造の断面図である。
【図2C】相補型ショットキーダイオードを製造する例示的なプロセスの各段階を示す構造の断面図であり、プロセス変動に耐性を有するクランプ又はシャント回路の一部となり得る例示の相補型ダイオードの直交軸線に沿う断面図である。
【図3A】相補型ショットキーダイオードを製造する例示的なプロセスの各段階を示す構造の断面図である。
【図3B】相補型ショットキーダイオードを製造する例示的なプロセスの各段階を示す構造の断面図である。
【図3C】相補型ショットキーダイオードを製造する例示的なプロセスの各段階を示す構造の断面図であり、プロセス変動に耐性を有するクランプ又はシャント回路の一部となり得る例示の相補型ダイオードの直交軸線に沿う断面図である。
【図4A】本発明を示す例示の相補型ダイオード対、及び参照電圧回路の回路図である。
【図4B】本発明を示す例示の相補型ダイオード対、及び本発明を示す参照電圧回路の回路図である。
【図5A】本発明を示す例示のクランプ回路の回路図である。
【図5B】本発明を示す例示のクランプ回路の回路図である。
【図5C】本発明を示す例示のクランプ回路の回路図である。
【図6】本発明に係るRFIDタグ又はデバイスの例示的なレイアウトを示す図である。
【図7】本発明のクランプ回路を含む例示のRFIDタグ又はデバイスのブロック図である。
【符号の説明】
【0066】
12…基板、14…半導体層、16…薄膜酸化物表面層、16a,16b…ゲート酸化物、18…ゲート金属層、18a,18b…ゲート、20a〜20b…半導体領域、22a〜22b…高濃度ドープ半導体領域、24…誘電体層、50a…NMOSダイオード、50b…PMOSダイオード、90…配線。
【関連出願の相互参照】
【0001】
本出願は、2005年12月7日に出願された米国特許仮出願第60/749,121号、及び2006年9月15日に出願された米国特許出願第11/521,924号の優先権及びその利益を主張するものであり、これら出願は参照することによってそれらの全体が本明細書に組み込まれる。
【発明の分野】
【0002】
本発明は、広く、無線周波数識別(RFID)及び電子商品監視(EAS)のタグ及びセンサを含む分野に関連するものであり、また、これらを製造する方法に関するものである。特に、本発明は、プロセス変動に耐性を有するダイオード及びダイオード接続薄膜トランジスタ(TFT)、これらダイオード及びTFTを含む印刷又はパターニングされた構造、これらダイオード及びTFTを製造する方法、及び、これらダイオード及びTFTのタグ及びセンサへの応用に関するものである。
【発明の背景】
【0003】
多くの単純な薄膜製造プロセスでは、便利なダイオード製造プロセスを使用することが困難、及び/又は高価になることがある。その結果、多くの薄膜プロセスでは、ダイオード接続トランジスタを用いて、回路におけるダイオードを模擬している。ダイオード接続トランジスタは、薄膜トランジスタ(TFT)プロセスにおける潜在的な欠点に悩まされており、多くのTFTプロセスにおいてTFTの閾値電圧が、ランごとに、又はロットごとに変わることがある。その結果、このようなプロセスで製造されたダイオード接続TFTは、順方向電圧降下の変動を示すことがあり、この変動は時には許容出来ないほどに大きくなることがある。このことは、ダイオード又はダイオード接続TFTが参照電圧供給回路に使用される場合に、特に望ましくない。その結果、プロセス由来の閾値電圧の変動に更なる耐性を有するダイオード接続TFTアーキテクチャが要請されている。
【発明の概要】
【0004】
本発明の実施の形態は、プロセス変動に耐性を有するダイオード及びダイオード接続薄膜トランジスタ(TFT)、かかるダイオード及びTFTを含む印刷又はパターニングされた構造、並びに、これらの識別タグ及びセンサへの応用に関するものである。本発明の更なる応用は、参照電圧発生器、電圧クランプ回路、参照信号伝送ライン及び差動信号伝送ラインにおける電圧を制御する方法、並びに、HF、UHF、及びRFIDタグ及びセンサに関するものである。
【0005】
相補型ダイオードを製造する本方法は、概して、(a)第1の導電型の第1のパターニングされた半導体層を基板上に形成する工程と、(b)第2の導電型の第2のパターニングされた半導体層を上記基板上に形成する工程と、(c)パターニングされた絶縁体層を、第1及び第2のパターニングされた半導体層及び上記基板の上に形成する工程と、(d)パターニングされた金属層をパターニングされた絶縁体層上に第1及び第2のパターニングされた半導体層と電気的に接続して形成する工程と、を含む。また、通常、上記の形成工程(a)〜(d)の少なくとも一つは、上記の半導体層又は金属層を印刷又はレーザ描画することを含む。
【0006】
本回路は、概して、(1)少なくとも一つの印刷又はレーザ描画された構造を内部に有するNMOSダイオードと、(2)少なくとも一つの印刷又はレーザ描画された構造を内部に有するPMOSダイオードと、(3)NMOSダイオードをPMOSダイオードに接続する金属配線と、を備える。更なる実施の形態において、本発明によるクランプ回路は、少なくとも一つの相補型ダイオード対回路を、第1のノードと第2のノードの間に直列に備え、ACクランプ回路は、概して、上記第1及び第2のノードの間に並列に逆極性で結合された第1及び第2のクランプ回路を備える。
【0007】
識別デバイスは、概して、(i)アンテナ及び/又はインダクタと、(ii)当該アンテナ及び/又はインダクタによって受信された無線周波数信号を電力に変換するようになっている整流器と、(iii)無線周波数信号の電圧を制限するようになっている本発明の交流クランプ回路と、(iv)無線周波数信号からクロック信号を復元して識別信号を生成するようになっているロジックと、を備える。一般に、上記アンテナ及び/又はインダクタは、第1の整流器入力ノード及び第2の整流器入力ノードに結合された導電コイルを備え、交流クランプ回路は、第1の整流器入力ノードと第2の整流器入力ノードの間に接続されている。
【0008】
パターニングされた構造は、本発明によるダイオードの相補対、又はダイオード接続TFTを直列に備えるものであり、印刷又はレーザ描画技術を用いて製造されたダイオードの閾値電圧(Vt)を安定化することが可能である。本発明は、有益なことに、NMOS TFTのVt(Vtn)とPMOS TFTのVt(VtP)の比較的一定した差を利用して、印刷又はレーザ描画のダイオードにおける順方向電圧降下の安定性を確立、及び/又は改善する。これら及び他の本発明の利点は、以下の好適な実施の形態の詳細な説明から容易に明らかとなるであろう。
【好適な実施の形態の詳細な説明】
【0009】
以下、好適な実施の形態の詳細を参照する。これら実施の形態の例は、添付の図面に描かれている。本発明を、好適な実施の形態によって説明するが、本発明をこれら実施の形態に限定することを意図していないことを理解されたい。逆に、本発明は、本発明の精神及び範囲に含まれ得る代替のもの、変更、及び均等のものを含むことを意図している。さらに、以下の本発明の詳細な説明では、幾つかの特定の詳細を、本発明を完全な理解のために説明する。しかしながら、当業者には、本発明をこれら特定の説明なしに実施し得ることが容易に理解されよう。他の例では、本発明を不必要に不明瞭にしないために、公知の方法、手順、部品、及び回路を詳細には説明していない。
【0010】
一側面において、本発明は、識別タグ及び/又はセンサに有益な印刷又はパターニングされた回路を製造する方法に関するものであり、(a)第1の導電型の第1のパターニングされた半導体層を基板上に形成する工程と、(b)第2の導電型の第2のパターニングされた半導体層を上記基板上に形成する工程と、(c)パターニングされた絶縁体層を、第1及び第2のパターニングされた半導体層並びに上記基板の上に形成する工程と、(d)パターニングされた金属層を、パターニングされた絶縁層上に第1及び第2のパターニングされた半導体層と電気的に接続して形成する工程と、を含む。一般的には、上記形成工程(a)〜(d)の少なくとも一つは、半導体又は金属層を印刷又はレーザ描画することを含む。
【0011】
本発明の実施の形態は、更に、プロセス変動に耐性を有するダイオード及びダイオード接続薄膜トランジスタ(TFT)、かかるダイオード及びTFTを含む印刷又はパターニングされた構造(例えば、回路)、これらを製造する方法、並びに、これらの識別(例えば、HF、UHF、RFID、及びEAS)タグ及びセンサへの応用に関するものである。一実施の形態では、本発明は、n型金属酸化膜半導体(NMOS)ダイオード(特にダイオード接続NMOS TFT)、p型金属酸化膜半導体(PMOS)ダイオード(特にダイオード接続PMOS TFT)、及びNMOSダイオード及びPMOSダイオードを直列に接続する金属配線と、を含む印刷された薄膜構造に関するものである。かかる直列接続のダイオードは、有益なことに、閾値電圧(Vt)、即ち、NMOSダイオード接続TFT及びPMOSダイオード接続TFTの絶対値(absolute) Vtから独立しており、VtN(NMOS TFTの閾値電圧)とVtP(PMOS TFTの閾値電圧)との間の分離(Separation)を利用して比較的制御された及び/又は安定した順方向電圧降下を確立する閾値電圧を、提供する。
【0012】
特に、直列接続されたダイオード接続TFTの閾値電圧Vtは、一般に、VtNとVtPの差動の和(differential sum)に等しい。本発明の代替の実施の形態は、一以上(好ましくは複数)のこのような直列接続ダイオード型のTFTを含む回路に関する。かかる回路は、単一のNMOS−PMOSダイオード対の電圧降下に直列に接続された当該対の数を掛け合わせた順方向電圧降下に概ね等しい正味の電圧降下(net voltage drop)を確立する。
【0013】
本明細書で上述した回路は、電圧クランピング回路(「クランプ」)に利用されてTFT(クランピング動作を提供する「シャント」TFT)のターンオン動作を調整する。代替の実施の形態では、かかる電圧クランプ回路は、有益なことにAC回路に使用され、当該AC回路においては、並列接続された二つのこのクランプ回路が、シャントTFTと直列接続された追加のダイオードを有し、AC電極に逆方向に接続されている。このようにシャントTFTと直列接続されたダイオード配線TFTの組合せは、相補又は差動ラインにおける電圧差が相補型ダイオード対に電流を通すのに不十分なACサイクルの一部においてシャントTFTの早期のターンオンを防止する。
【0014】
本発明の電圧クランプ回路は、有益なことに、それに限定するものではないが、EAS及びRFIDタグ又はセンサを含む応用に利用し得る。本発明を、その種々の側面について、例示の実施の形態に関連して以下により詳細に説明する。
【0015】
[相補型ダイオード接続薄膜トランジスタを製造するための例示的なプロセス]
一側面において、本発明は、相補型ダイオードを製造する方法に関するものであり、(a)第1の導電型の第1のパターニングされた半導体層を基板上に形成する工程と、(b)第2の導電型の第2のパターニングされた半導体層を上記基板上に形成する工程と、(c)パターニングされた絶縁体層を、第1及び第2のパターニングされた半導体層及び上記基板の上に形成する工程と、(d)パターニングされた金属層を、パターニングされた絶縁体層上に第1及び第2のパターニングされた半導体層と電気的に接続して形成する工程と、を含む。また、好適な実施の形態では、上記の形成工程(a)〜(d)の少なくとも一つは、半導体層又は金属層を印刷又はレーザ描画することを含む。
【0016】
一実施の形態において、パターニングされた半導体層を形成する工程は、第1及び第2の半導体組成物をそれぞれ、印刷又はレーザ描画することを含む。ショットキーダイオードの形成に向けられた実施の形態では、第2のパターニングされた半導体層を形成する工程は、第2の半導体組成物を第1のパターニングされた半導体層上で印刷又はレーザ描画することを含む。同様に、パターニングされた金属層を形成する工程は、第1の金属組成物を印刷又はレーザ描画することを含んでもよい。
【0017】
他の実施の形態(相補型ダイオード構成のTFTに広く関連する)では、本方法は、更に、パターニングされた半導体層の上にパターニングされたゲート構造を形成する工程を含む。通常は、ゲート構造は、第1及び第2のパターニングされた半導体層の後に形成される。さらに、パターニングされたゲート構造は、第2のパターニングされた金属層を含んでもよい。この金属層は、通常は、パターニングされたゲート誘電体層上にある。したがって、パターニングされたゲート構造を形成する工程は、第2の金属組成物をゲート誘電体層上で印刷又はレーザ描画することを含む。
【0018】
代替の実施の形態(相補型ショットキーダイオードに広く関連する)では、本方法は、更に、第3のパターニングされた半導体層を第1のパターニングされた半導体層の上に形成する工程を含む。通常は、第3のパターニングされた半導体層は、第1のパターニング半導体層の後に形成される。
【0019】
以下、相補型ダイオード接続TFTを製造するための例示的なプロセスを、図1A〜1Cを参照して説明する。図1Cは、例示的な回路10を示しており、当該回路は、ダイオード接続NMOS TFT15aと、ダイオード接続PMOS TFT15bと、ダイオード接続TFT15a及び15bを直列に接続する配線24bを含んでいる。本発明の多数の実施の形態は、パターニングされた導体及び又は半導体の薄膜構造を備えるものであり、旧来のTFT処理技術、並びに/若しくは、高解像度の印刷及び/又はレーザ描画及び/又は、金属ナノ粒子及び/又は液体シランに基づくインクを用いた精細技術によって得ることが可能である(例えば、2005年7月8日に出願された米国特許仮出願第60/697,599[代理人整理番号IDR0501]、及び、それぞれ、2005年10月11日、2005年10月6日、2005年10月3日、2005年8月11日、2005年4月11日、2005年3月18日、2004年10月1日、2004年9月24日、2004年9月24日、2004年7月6日、2004年2月27日、2003年12月31日、2003年11月24に出願された、米国特許出願第11/249,167号、第11/246,014、第11/243,460号、第11/203,563号、第11/104,375号、第11/084,448号、第10/956,714号、第10/950,373号、第10/949,013号、10/885,283、第10/789,317号、第10/749,876号、第10/722,255号を参照のこと)。
【0020】
図1Aは、例示的なプロセスにおける第1の工程を示している。印刷又はパターニングされた半導体層14は、絶縁性の基板12上に形成される。例えば、ドーピングされた又は非ドープのシリコン組成物を基板12上に(例えば、それぞれが、ゲルマン、シラゲルマン(silagermane)、並びにゲルマニウム及び/又はシリコンゲルマニウムのナノ粒子を更に含み得るシラン及び/又はシリコンナノ粒子を含むインクを印刷することによって)堆積させてもよい(例えば、米国特許出願第10/616,147号[代理人整理番号KOV−004として2003年7月8日に出願]、第10/749,876号[代理人整理番号KOV−012として2003年12月31日に出願]、第10/789,317号[代理人整理番号IDR0020として2004年2月27日に出願]、第10/789,317号[代人整理番号IDR0080として2004年2月27日に出願]、第10/950,373号及び第10/949,013号[それぞれ代理人整理番号IDR0301,IDR0302として2004年9月24日に出願]、並びに/若しくは第10/956,714号[代理人整理番号IDR0303として2004年10月1日に出願]を参照のこと)。印刷は、基板上へのインクジェット印刷、マイクロスポット、ステンシル、スタンピング、シリンジ分配、ポンプ分配、スクリーン印刷、グラビア印刷、オフセット印刷、フレキソ印刷、又は組成物(又はシリコン含有成分)のレーザ転写を含み得る。この分離構造、即ち半導体層14における「アイランド」は、同様の半導体インク又は(例えば、種々のドーパントを含む)種々の半導体インクを用いて、個別に又は同時に印刷することが可能である。種々の半導体インクは、(各セットが1以上のヘッドを含む)2セットのインクジェットヘッドを用いて、同時に印刷してもよい。
【0021】
印刷されたシラン含有及び/又はシリコン含有層は、通常、組成物における全ての溶媒を実質的に除去するのに十分な条件下で(例えば、ある温度で、大気中で、ある圧力の下で、及び/又はある時間で)乾燥され、また、(i)シランを架橋し、オリゴマー形成し、及び/又は重合し、(ii)ポリシラン及び/又はオリゴシランを含む実質的に均一な層を基板上に形成し、(iii)組成物の平均分子量を増加し、粘度を増加し、及び/又は揮発度を減少するのに十分な環境下で(例えば、ある温度で、大気中で、ある圧力の下で、及び/又はある時間で)、(随意に印刷プロセス中に)随意に光を照射される。その後、印刷されたシリコン含有膜が(例えば350〜350度の温度で)硬化されて、(例えば、典型的には〜100nmの膜厚を有する)水素化アモルファスシリコン膜が製造される。そして、このアモルファスシリコン膜は、当該アモルファスシリコンを(再)結晶化するのに十分な温度でアニーリング、レーザアニーリング、又は遷移金属誘起結晶化によって、(再)結晶化される。多数の薄膜が、この組成物から形成されてもよく、比較的厚い層を形成するために同じ組成物から、又は複数の異なる組成物から形成されてもよい(特に、1以上の組成物がドーピングされたシラン組成物を含む場合であって、異なる組成物を用いて異なるドーパント及び/又はドーズ量の複数の層を有するダイオードを形成することができる場合に)。或いは、シリコン(例えば、アモルファスシリコン)の層を、従来のように(例えば、化学気相堆積によって)ブランケット堆積し、(例えば、フォトリソグラフィーによって)パターニングし、(例えば、アニーリングによって)結晶化してもよい。
【0022】
基板12は、例えば、単結晶シリコン基板に比して(一実施の形態においては、フラットパネルディスプレイ基板に比して)、低コストで処理が容易な基板であってもよい。例えば、基板12は、例えばプラスティックシート(ポリイミド、ポリカーボネイト、又は他の耐熱高分子材料を例えば含むもの)、薄膜ガラスシート、ガラス/ポリマー積層体等を備えていてもよい。一実施の形態では、基板は、ロールツーロール製造(例えば、スプール型及び/又はロールツーロールの印刷プロセス)を許容し得る特性(例えば、厚さ、引っ張り強度、弾性係数、ガラス転移温度等)を有する。
【0023】
或いは、基板12は、絶縁体(例えば、スピンオンガラス(SOG)、若しくは、成長酸化物又は陽極酸化物層)を、導体又は半導体基板上に備えていてもよい。また、絶縁体は、従来の金属フォイル(例えば、2004年7月6日に出願された、”MOS Electronic Article Surveillance, RF and/or RF Identification Tag/Device, and Methods for Making and Using the Same”と題する米国特許出願第10/885,283号(代理人整理番号IDR0121)を参照のこと。なお、この出願の関連の部分を参照することによって本明細書に組み込む)上に堆積又は形成してもよい。堆積は、従来のように、SOGインク組成物をスピンコート、印刷(例えば、インクジェット(「IJ」)印刷、ブレードコート、浸漬コート、メニスカスコート、スロットコート、グラビアコート、スクリーン印刷、又はスプレーコートすることによってもよい。このSOGインク組成物は、旧来の一以上のSOG組成物、旧来のSOG組成物用の一以上の旧来の溶媒、並びに旧来の界面活性剤、張力緩和剤(tension reducing agent)、バインダ、及び/又は増粘剤のうち一以上を備えるものである。通常、SOG層を堆積する工程の後には、旧来の硬化、及びクリーニングの工程が続く。
【0024】
次に図1Bを参照する。次に、薄膜酸化物表面層16を、半導体層14上に成長する(一般には、例えば酸素といった酸化性雰囲気中で、この構造物を加熱し、プラズマに露出し、又は光を照射することによって成長する)。この酸化工程は、ゲート誘電体膜を形成する。或いは、ゲート誘電体及びキャパシタ誘電体を、対応の誘電体材料を用いた旧来の堆積及びパターニングによって、形成してもよい。次に、ゲート金属層18を、ゲート誘電体16上に、旧来のフォトリソグラフィー又はレーザパターニングによって形成してもよい(例えば、[i]堆積された金属層を、サーマルレジスト、又は赤外線染料(IR dye)を含む他の旧来のレジストでコーティングし、[ii]このレジストをレーザで選択的に照射することによって、形成する。例えば、2005年3月18日に出願された米国特許出願第11/084,448号[代理人整理番号IDR0211]、及び米国特許出願11/663,296号[代理人整理番号IDR0213]を参照のこと。なお、これら出願の関連の部分を、参照することによって本明細書に組み込む)。そして、余分なゲート金属材料をエッチング(好ましくは旧来のウェットエッチングによって)除去してゲート18a及び18bを形成し、露出したゲート誘電体16を選択エッチングする(HF希釈水溶液、又は通常はHF:NH4F水溶液を含むBOE(Buffered Oxide Etch)溶液を用いたウェットエッチングによって行う)ことによってゲート酸化物16a及び16bを形成する。或いは、ゲート金属層を、印刷、若しくはエンボス加工、インプリント加工、インクジェット印刷、又は他の高解像度パターニング技術を含む他のリソグラフィ手段によって画成してもよい。
【0025】
次に、半導体領域20a〜20bを、第1導電型(例えば、n型又はp型)のドーパントを用いて、高濃度にドーピングする。これは、一般的には、ゲート16aによって覆われていない半導体層14の領域内に旧来のイオン注入又はドーパント拡散(例えば、スピンオン誘電体(SOD)を印刷し、ドーパントが半導体層内に進むようにアニーリングすること)を行うことによってなされる。ドーパント拡散の場合には、ドーパントを含むSODを、半導体層14における分離したアイランドについて上述したように、図1Bの構造上に印刷することができる。印刷は、インクジェット印刷、マイクロスポット、ステンシル、スタンピング、シリンジ分配、ポンプ分配、スクリーン印刷、グラビア印刷、オフセット印刷、又は、フレキソ印刷であってもよい。ドーピングされたSODは、個別に又は同時に印刷することができる。これには、一般に、(例えば、異なる導電型(例えば、n型又はp型)、及び必要であれば異なるドーパント濃度の種々のドーパントを含む)異なるインクが用いられる。異なるSODインクは、(それぞれが1以上のヘッドを含む)2セットのインクジェットヘッドを用いて、同時に印刷することができる。
【0026】
或いは、ソース/ドレインのコンタクト層を、半導体領域20a〜20bの上面に形成してもよい。これは、ドーピングされた半導体組成物を、ゲート16a上及び半導体層14の露出された領域上に堆積し、次いで、このドーピングされた半導体組成物を硬化しレーザを照射して、当該組成物の照射部分を選択的に結晶化し、(好ましくは、ドーパントを活性化し)、そして、当該組成物の非照射部分をウェットエッチングによって選択的に除去することによって成される(例えば、2005年3月18日に出願された米国特許出願第11/084,448号[代理人整理番号IDR0211]を参照のこと)。このドーピングされた半導体組成物を、ドーピングされたシリコン含有組成、例えば、N+ドープシランインク(それぞれ2004年9月24日、2004年9月24日、2004年10月1日、2005年10月11日に出願された米国特許出願第10/950,373号、第10/949,013号、第10/956,714号、第11/249,167号[代理人整理番号はそれぞれ、IDR0301、IDR0302、IDR0303、IDR0423]を参照のこと。これらの出願の関連の部分を参照することによって本明細書に組み込む)をゲート16a上及び半導体層14の露出された部分上に、印刷又はインクジェット加工することによって、選択的に堆積してもよい。高濃度にドーピングされた領域20a〜20bがアモルファス第IVA族元素を含む材料(例えばSi及び/又はGe)を有する範囲において、次の層を堆積する前に、これらを結晶化することが好ましい。一例では、ドーピングされた半導体領域20a〜20bを、最初に加熱炉でアニールすることで硬化し、次いで、レーザ結晶化によって結晶化させる(好ましくは、その中に含まれている幾つかの又は実質的に全てのドーパントを結晶化中に活性化する)。或いは、ドーパント原子を、半導体領域12の露出された表面内に又は表面上に、プラズマ堆積、レーザ分解、気層堆積、又は他の技術によって、導入してもよく、その後に、ドーピングされた領域18a〜18bをソース及びドレインのコンタクトへと、アニーリングすることによって変更してもよい。
【0027】
次いで、高濃度にドーピングされた半導体領域22a〜22bを、一般には異なる導電型(例えば、n型に対してp型)のドーパントを用いることを除いて、高濃度にドーピングされた半導体領域20a〜20bと同様の技術によって形成する。換言すれば、半導体領域18a〜18b及び半導体領域20a〜20bのうち一方はn型のドーパントを含み、他方はp型のドーパントを含む。必要又は所望の場合には、高濃度にドーピングされた領域20a〜20b及び22a〜22bを、活性化したアイランドへと更にパターニングしてもよい。しかしながら、一般には、半導体領域12を印刷及び/又はパターニングすることは、デバイスの活性領域を画成するのに十分なものである。上述したように、N+及びP+の領域を、個別に堆積してもよい。しかしながら、硬化、レーザ照射、及びウェットエッチングは、同じ処理工程で行う。その後、ドーピングされた領域20a〜20b及び22a〜22bの非結晶化部分を、選択ウェットエッチングによって除去してもよい。
【0028】
追加の旧来のクリーニングの後、誘電体層24(この誘電体層は、旧来のスピンオンガラス(SOG)組成物を含む)を、図1Bの構造上に印刷又はコーティングしてもよい。印刷の場合には、ゲート18a〜18bのうち一以上(好ましくは全て)、並びに/若しくは高濃度にドーピングされた領域20a〜20b及び22a〜22bを、露出した状態に維持してもよい。コーティングの場合には、ゲート18a〜18b並びに高濃度にドーピングされた領域20a〜20b及び22a〜22b上の部分のSOG/誘電体層24を、フォトリソグラフィーによって(例えば、フォトレジストでコーティングし、このフォトレジストに接触マスクを介して光を照射し、エッチングを行い(好ましくはウェットエッチング)、次いで、フォトレジストを除去し、デバイスの表面をクリーニングすることによって)除去してもよく、又は、レーザレジストプロセスによって除去してもよい。このレーザレジストプレセスは、米国特許仮出願第60/663,296号、及び/又は米国特許出願第11/203,563号(代理人整理番号はIDR0213であり、2005年10月7日に出願されている。これら出願の関連の部分を参照することによって本明細書に組み込む)に説明されている。誘電体層24がSOG組成物を有している場合には、当該層は、通常、硬化され、及び/又は旧来の技術によって誘電体材料(例えば、酸化シリコン)に変更される。或いは、誘電体層24は、旧来のポリイミドを含んでいてもよい(当該ポリイミドは、例えば、レーザパターニング用に構成され又は調整された赤外線、可視光、又は紫外線を吸収する染料を更に含んでもよい)。
【0029】
代替の手法では、適切な条件下で、既知のエッチャント組成を用いて、酸化薄膜16を、ゲート18a〜18bを形成した後に維持してもよく、また、誘電体層24のエッチングによって酸化薄膜16の露出した部分を除去してもよい。加えて、ドーピングされたポリシリコン領域20a〜20b/22a〜22bの少量の部分(例えば、約30nmまで)も、(例えば、後続のコンタクト形成におけるマージンを向上するために)除去してもよい。
【0030】
加えて、金属(例えば、コバルト(Co)又はニッケル(Ni))を、高濃度にドーピングされた領域20a〜20b及び22a〜22b上にめっき(或いは選択成長又は堆積)してもよい(これは、一般的には、誘電体層24の形成後に、例えば、旧来のフォトリソグラフィー又はレーザリソグラフィー/パターニングといった高解像度パターニングによって成される。それぞれ2003年11月24日及び2005年10月7日に出願された米国特許出願第10/722,255号及び/又は第11/203,563号(代理人整理番号は、それぞれKOV−015、IDR0213)を参照のこと。これら出願の関連の部分を参照することによって本明細書に組み込む)。また、続く熱処理(結晶化し、及び/又は、シリコンを使用している場合には、ゲート材料から珪化物を形成するのに十分な温度の熱処理)によって、ゲート16a〜16bを形成してもよい。当該ゲートは、ある場合には、更なる変更なしに使用することができる。
【0031】
コンタクト及び第1段のメタライゼーションを、集積回路/半導体製造分野において従来から使用されているメタライゼーション処理技術によって形成してもよい。例えば、コンタクト及びメタライゼーション26を形成することは、Ti、TiN、又はTiN−on−Tiの2層といった比較的薄いバリア層及び/又は接着層、次いで、Al又はAl−Cu合金(例えば、0.5〜4重量%のCuを含むもの)といった比較的厚いバルク導体層をスパッタリングし、次いで、旧来のフォトリソグラフィーでコンタクト及び金属配線を画成する。これらコンタクト及び金属配線は、後にエッチングされるものである(Al、TiN、及びTiといった材料を金属珪化物に対して選択的にエッチングする旧来のNH4OH/H2O2エッチング組成を用いたウェットエッチングが、好ましい)。或いは、シリコン又はバリア金属の層を印刷してもよく、別の場合にはゲート18a〜18bの露出した表面上に堆積又は形成してもよく、及び/又は導体金属をその上に選択的にめっき、堆積又は印刷してもよい(金属珪化物を形成するために、その後の熱処理又はアニーリングを、随意に伴ってもよい)。勿論、ゲート18a〜18bへのコンタクト及び/又はメタライゼーションを、ソース及びドレイン領域の(レイアウトから又は上から下に見た場合に)外側の領域に形成してもよい。或いは、コンタクト及び/又はメタライゼーションを、米国特許仮出願第60/663,296号及び/又は米国特許出願第11/203,563号(それぞれ、代理人整理番号IDR0212及びIDR0213であり、2005年3月18日及び2005年10月7日に出願されている。これら出願の関連の部分を参照することによって本明細書に組み込む)に記載されているようなレーザプロセスによって(レジストパターニング又は金属の前駆体の組成物への代替の直接のレーザパターニングを介して)、又は、米国特許出願第10/722,255号(代理人整理番号KOV−015であり、2003年11月24日に出願されている。この出願の関連の部分を参照することによって本明細書に組み込む)に記載されているようなレーザベースのプロセスによって、パターニングしてもよい。次いで、存在しているフォトレジストを、旧来の如く除去してもよく、デバイスを旧来の如くクリーニングしてもよく、これによって図1Cに示すクランプ回路を形成する。
【0032】
デバイスを完成させるために、更なる絶縁体又は誘電体層(例えば、SOG組成物を有するもの)を、当該デバイス(図示せず)の上に印刷(例えば、インクジェットによって)、又はブランケット堆積(例えば、旧来のスピンコート、ブレードコート、スクリーン印刷、浸漬コート、メニスカスコート、スロットコート、グラビア印刷、スプレーコートによって)させてもよい。メタライゼーションの追加の層が要求される場合には、メタライゼーション層における所定の位置上のコンタクトホールを、従来のように絶縁体層に形成してもよく(又は、後続の印刷を維持してもよく)、メタライゼーションの第2の層を同様にメタライゼーション層26として形成してもよい。最上段のキャップ又はパッシベーション層(例えば、更なるSOG層又は窒化珪素層を有するもの)を、次いで、本明細書に記載されているようにデバイスの全体を覆って形成して硬化してもよく、(任意に)封止材、支持材、又は接着剤を、ラミネートしてもよい。
【0033】
[相補型ショットキーダイオードを製図するための例示的プロセス]
以下、相補型ショットキーダイオードを製造するための例示的プロセスを、図2A〜3Cを参照して説明する。図2C及び図3Cは、例示の回路10’を示しており、当該回路は、NMOSダイオード50a、PMOSダイオード50b、並びに、ダイオード50a及び50bを直列に接続する配線90を含んでいる。
【0034】
図2Aは、ドーピングされた半導体アイランド60及び62をその上に有する基板12を示している。図3Aは、ドーピングされた半導体アイランド60を、当該ページの平面に垂直な平面であって軸線z−z’と並ぶ平面に沿って、その上に有する基板12を示している。一般的に、基板12は、図1A〜1Cにおけるものと、図2A〜3Cにおいて同様である。好ましいショットキーダイオードを形成するために、本方法は、高濃度にドーピングされた半導体層(例えば60又は62)を最初に形成又は堆積して、ショットキーダイオードにおける他の機能層を形成する。従って、図1B〜1Cにおけるドーピングされた半導体領域20a〜20b及び22a〜22bのように、ドーピングされた半導体アイランド60及び62は、ドーピングされた半導体組成物を基板12上に堆積し、次いで、当該ドーピングされた半導体組成物を硬化及びレーザ照射して組成物の照射部分を選択的に結晶化し(また、好ましくは、その中のドーパントを活性化し)、組成物の非照射部分をウェットエッチングによって選択的に除去することによって、形成してもよい。このドーピングされた半導体組成物は、ドーピングされたシリコンを含有する組成材料、例えば、N+又はP−ドーパントを含むシランインクを、基板12の所定の領域上に印刷又はインクジェット加工することによって、選択的に堆積してもよい。この方法では、第1の導電型のドーパント(例えば、n型又はp型のドーパント)を含む第1のシランインクを印刷又はインクジェット加工し、次いで、第2の導電型のドーパント(他の又は残余の導電型のドーパント)を含む第2のシランインクを印刷又はインクジェット加工して、ドーピングされた半導体アイランド60及び62のうち一方を画成し、次いで、この組成物を乾燥し、硬化させ、本明細書に記載されているようにレーザによって結晶化させる。或いは、第1の導電型のアイランドを印刷又はインクジェット加工した後に、これを乾燥及び/又は硬化させて、第2の導電型のアイランドを印刷又はインクジェット加工してもよい。さらに、ドーピングされた半導体アイランド60及び62は、このように印刷、硬化、及び結晶化/活性化された材料による一より多い層を有していてもよい。
【0035】
或いは、ドーピングされた半導体アイランド60及び62を、ブランケット堆積及びパターニングによって形成してもよく、第1及び第2の(異なる)導電型のドーパントを、それぞれ、アイランド60及び62に注入、又は拡散させてもよい。しかしながら、かかる処理におけるマスクの不可欠な使用に起因して、この処理は印刷(例えばインクジェット加工)より劣る。
【0036】
図2Bを参照する。半導体層70及び72を、それぞれ、ドーピングされた半導体アイランド60及び62上に、当該ドーピングされた半導体アイランド60及び62と略同様のプロセスによって、しかしながら、異なる移動度(又は電荷運搬)特性を有する材料を用いて、形成する。例えば、ドーピングされた半導体アイランド60及び62が高濃度に第1の導電型及び第2の導電型のドーパントでそれぞれドーピングされている場合には、半導体層70及び72は、それぞれ、第1の導電型及び第2の導電型のドーパントを低濃度にドーピングされた半導体材料、第2の導電型及び第1の導電型のドーパントを高濃度にドーピングされた半導体材料、又は真性の半導体材料を含み得る。明確にするために、図3Bは、ドーピングされた半導体アイランド60上の半導体層70の、当該ページの平面に直交する平面に沿う断面を示す。当然に、第3の半導体層(図示せず)を、半導体層70及び72の一方又は両者の上に形成してもよい。このプロセスは、一般的には、半導体層70及び/又は72と同様のプロセスによって行われる。この第3の半導体層は、一般的には、その上に当該第3の半導体層が形成される半導体層と異なる移動度(電荷運搬)特性を有する(かかる移動度特性は、下にあるドーピングされた半導体アイランド60又は62と実質的に同等であってもよい)。例えば、半導体層70及び72が真性半導体材料を含む場合には、第3の半導体層に、第1の導電型及び第2の導電型のドーパントを、それぞれ、高濃度にドーピングしてもよい。
【0037】
その後、絶縁層80を、半導体層60/70及び62/72上に、並びに基板12上に、図1の絶縁層24と同様に形成し、絶縁体層80における開口を、ダイオードにおける最上段の半導体層(例えば、半導体層70及び72)の上面の上に設ける。図3Bに示すように、絶縁体層80を、半導体アイランド60のコンタクト領域65(また、拡張して、半導体アイランド62)が、他の回路部品への後の電気的接続のために露出されるように、更に形成する。基板12が絶縁性の上面を有する場合には、半導体アイランド60の端部をコンタクト領域65内に露出して、上に設けるメタライゼーションに対する物理的接触を最大化し、当該メタライゼーションの抵抗及び段差(即ち、形状又は高さの差)を最小化してもよい。基板12が導電性の上面を有する場合には、絶縁層80を、半導体アイランド60のコンタクト領域65が半導体層70の露出上面と同様に上に設けるメタライゼーションに対する接触のためにその上面を露出するように、形成する。
【0038】
図2Cは、例示的回路10’を示し、当該回路は、直列に配線されたダイオード15a〜15bを有している。メタライゼーション90は、ダイオード15a及び15bにおける最上段の半導体層と(例えば、半導体層70及び72に、それぞれ)接触するように、絶縁体層80上に形成される。図3Cに示すように、メタライゼーション90は、また、ドーピングされた半導体アイランド60と接触するように形成されている。ただし、当該メタライゼーション90は、一般的には、ドーピングされた半導体アイランド62(図2Cを参照)に接続するメタライゼーションから絶縁されている。
【0039】
図3A〜3Cに関して、ドーピングされた半導体アイランド62及びその上に形成される構造は、ドーピングされた半導体アイランド60及びその上に形成された構造と実質的に同一であってもよく、アイランド及びその上の構造の方向性、長さ、及び幅の大きさは、図3A〜図3Cに示した対応の構造におけるものと同一、又は異なっていてもよい。
【0040】
[例示的回路]
別の側面において、本発明は、更に、上述の相補型ダイオードを含む回路及びレイアウトに関するものである。例示の回路は、NMOSダイオード及びPMOSダイオードを直列に有するダイオードチェイン、参照電圧生成器、及びクランプ回路を含む。これらの各回路において、ダイオードは、ショットキーダイオード又はダイオード接続TFTを、上述したように含んでいてもよい。したがって、本発明は、更に、(1)少なく一つの印刷された又はレーザ描画された構造を内部に有するNMOSダイオードと、(2)少なくとも一つの印刷された又はレーザ描画された構造をその中に有するPMOSダイオードと、(3)NMOSダイオードをPMOSダイオードに接続する金属配線と、を備える回路に関するものである。
【0041】
回路の一実施の形態においては、上記NMOSダイオードは、NMOS薄膜トランジスタ(TFT)を有し、上記PMOSダイオードはPMOS TFTを有している。シリコンベースのインクの印刷に係る実施の形態では、上記NMOSダイオードは、n型のドーピングされた半導体層を有し、当該半導体層は、非晶相にある間は、実質的に均一なドーパントの分布をその全体の厚さの方向に実質的に沿って有しており、上記PMOSダイオードは、p型にドーピングされた半導体層を有し、当該半導体層は、非晶相にある間は、実質的に均一なドーパントの分布を、その全体の厚さの方向に実質的に沿って有している。代替の実施の形態では、上記NMOSダイオードは、印刷又はレーザ描画されn型にドーピングされた半導体層を有する第1のショットキーダイオードを有し、上記PMOSダイオードは、印刷又はレーザ描画されp型にドーピングされた半導体層を有する第2のショットキーダイオードを有する。上記金属配線は、印刷又はレーザパターニングされた金属配線であってもよい。
【0042】
図4Aは、ダイオードチェイン100、即ち、二つのダイオードにわたって安定した電圧降下を実現するのに有益な回路構成ブロックを示す。ダイオードチェイン100は、一般的には、相補型のCMOS薄膜トランジスタ対を備えており、当該トランジスタ対は、NMOS TFT102及びPMOS TFT104を有しており、これらTFTのそれぞれは、ゲート、並びに第1及び第2のソース/ドレイン電極を含んでいる。ダイオード接続NMOS TFT102は、TFT102のゲートをTFT102のドレインに接続することによって得ること、又は形成することが可能である。さらに、PMOS TFT104は、TFT104のゲートをTFT104のソースに接続することによって得ること、又は形成することが可能である。クランプ回路は、TFT104のドレインがTFT102のソースに接続される場合に(例えば、これらの電極が同一のノードに電気的に接続される場合に)、形成されるものである。このダイオード接続TFTの構成は、ノードV1からノードV2へ順方向閾値電圧(Vt)を確立し、当該閾値電圧は、NMOS TFT102(VtN)及び/又はPMOS TFT104(VtP)の絶対閾値電圧(Vt’s)に対して実質的に独立したものである。特に、相補型CMOSダイオード接続TFT対100の閾値電圧Vtは、VtN及びVtPの絶対値の和、即ち、製造及び/又は処理変動に対して比較的に一定した値に等しい(即ち、同じ製造及び/又は処理の変動に対するVtN又はVtPの何れにおける変動よりも相当に小さい)。本回路の代替の実施の形態では、ダイオードチェイン100は、同様に直列に設けられた相補型CMOSショットキーダイオードを備える。
【0043】
動作においては、電圧V1及びV2が、関連の信号ノードにおけるアナログ信号の値となる。例えば、V1及びV2は、対向キャパシタ電極又は誘導コイル電極に、若しくは差動信号パスの相補信号線に結合される信号を表す。したがって、電圧V1及びV2の値は、常に変化するか、電源電圧間の任意の値で実質的に一定であるか、これらを幾らか併せ持ったものである。電圧がV1>VtNの場合には、NMOS TFT102はターンオンし、電流がNMOS TFT102を介してNMOS TFT102とPMOS TFT104の間のノード105に流れる。同様に、電圧がV2<正電源−Vtpの場合には、PMOS TFT104がターンオンし、電流がPMOS TFT104を介して、PMOS TFT104とNMOS TFT102の間のノード105に流れる。通常は、正電源は、5V〜20Vである。
【0044】
本回路の更なる実施の形態は、この直列接続の相補型ダイオードを複数備えている。例えば、二つのノードの間の電圧差を制限することが要請されることがある(例えば、静電放電保護回路において、差動信号伝送ライン間において、キャパシタにおける対向電極間において、等)。複数の直列の相補型ダイオード対は、専用の比較的安定した電圧差制限回路(振動制限回路又はクランプとしても知られている回路)を提供することが可能である。かかる回路では、複数の直列接続の相補型ダイオードによって提供される電圧差Vδは、一般的には、n*(VtN+VtP)に等しい。ここで、nは直列の相補型ダイオード対100の数を示す正の整数である。このような回路は、一般的に一つのNMOS−PMOSダイオード対の順方向電圧降下の量に直列接続された対の数を掛けた値に等しい正味の電圧降下を確立する。
【0045】
図1Cを再び参照すると、隣接する相補型ダイオード対100の間の結合が示されている。金属配線26は、PMOSのソース/ドレイン電極20bをNMOSのソース/ドレイン電極22aに接続するものであり、PMOS TFT104とNMOS TFT102の間のノード105に対応する。
【0046】
図4Bは、例示の参照電圧発生器110を示し、当該参照電圧発生器は、直列の相補型ダイオード対112a〜112iを備えており、これらダイオード対のそれぞれは、図4Aにおけるダイオード対100、又は図2C及び3Cに示したショットキーダイオード対10’に対応し得るものである。この系列内、即ちスタック110内のダイオード対112a〜112iの数を、所与の正電源及びプロセス(このプロセスは、所与の、多くの場合にはカスタマイズ可能な電圧降下を作る)用に最適化することがある。かかるカスタマイズは、既知の技術又は原理に基づいて、ダイオードの一方又は両者の閾値電圧を調整することによって実現することが可能である。ダイオード対間のノードにおける一以上の電圧V0〜Viは、比較的に安定した電圧として出力され得る。例えば、正電源が12Vであり、各ダイオード対における電圧降下が2Vである場合には、V0における電圧は約10Vであり、V1における電圧は約8Vであり、V2における電圧は約6Vであり、Viにおける電圧は約2Vである。従って、相補型ダイオード対112a〜112iを、これらがプロセス変動に対して比較的に安定した閾値電圧を有する個別のダイオードであるものと見なし得る。
【0047】
電圧降下が、正電源電圧の整数の約数でない場合、又は、(i)参照電圧が正電源電圧から一以上の相補型ダイオード対によって提供される電圧降下の値を引いた値、及び(ii)一以上の相補型ダイオード対によって提供される電圧降下の絶対値の何れにも等しくない場合には、ダイオードスタック110に抵抗を設けてもよい。このような抵抗は、調整可能(複数の設定メモリのビットをプログラムするか、又は旧来のレーザによる切り取りによって調整可能)なものであり、スタックに沿った任意のノードに設けることができるものである(例えば、正電源とダイオード対112aの間、グランドとダイオード対112iの間、任意の二つのダイオード対の間)。
【0048】
本発明の更なる側面は、クランプ回路に関するものであり、当該クランプ回路は、本相補型ダイオード対回路を少なくとも一つ、関連の又は差動信号伝送ラインのような第1及び第2のノードの間に直列に備えている。更なる実施の形態では、クランプ回路は、更に、(i)NMOSダイオード及びPMOSダイオードの一方からの出力を受けるゲート、第1及び第2のノードの一方に結合されたソース、及び第1及び第2のノードの他方に結合されたドレインを有するシャントトランジスタを備え、及び/又は(ii)第1及び第2のノードの一方と前記シャントトランジスタのゲートの間に結合された抵抗と、を備える。本発明に係る交流クランプ回路は、一般的に、上述の第1及び第2のノードの間に並列に、但し、逆極性で結合された第1及び第2のクランプ回路を備える。
【0049】
図5Aは、例示的なDC電圧クランプ回路120を示しており、当該クランプ回路120は、第1及び第2の相補型ダイオード対130a及び130b、ダイオード122、シャントトランジスタ124、及び抵抗126を備えている。図5Aの電圧クランプ回路は、有益なことに、相補型ダイオード対130a及び130bによって提供される安定した正味の順方向電圧降下を活用して、シャントTFT124をターンオン及びターンオフし、これによってクランプ機能を提供する。従って、直列の相補型ダイオード対130a及び130bの出力は、クランプ動作を提供するシャントTFT124のターンオン動作を調整する。
【0050】
例えば、ノード135は、ノード125の電圧にクランプされた電圧を有するように調整されてもよい(ノード135の電圧がノード125の電圧と所定の値を加算した値より大きい値を有することを防止することが効果的である)。ノード125とノード135の間の電圧差が十分に高い場合(例えば、第1及び第2の相補型ダイオード対130a及び130bによって提供される順方向電圧降下、及び抵抗126の電圧差より大きい場合)に、シャントトランジスタ124のゲート上の電圧は、ノード135からノード125に幾らかの電流を通すのに十分なものとなり、これによってノード135上の電圧をクランプする(勿論、ノード125上の電圧がダイオード接続TFT122をターンオンするのに十分なものであることを仮定している)。電圧差が相補型ダイオード対130a及び130bの二つの電圧降下より小さい値に(例えば、シャントトランジスタ124及びダイオード122を通って流れる電流によって)戻る場合には、シャントトランジスタ124はターンオフする。
【0051】
当者業には明らかなように、抵抗126は、シャントトランジスタ124のドレイン−ゲート間の電圧差を提供するように構成されており、抵抗値は、ダイオードの順方向電流に基づいて選択されている。また、ダイオード122は、ノード125の電圧が二つのダイオードによる降下より大きくノード135の電圧以下となる場合にシャントTFT124の不意のターンオンを防ぐように構成されており、DCクランプ回路120の動作に必ずしも必要なものではない。即ち、例えば(調整可能な)抵抗を用いて、ダイオード122を無くし又は除去することができる。当然に、多数の相補型ダイオード対を、NMOS及びPMOSダイオード又はダイオード構成のTFTの閾値電圧、並びにクランプ回路120によって提供されるべき所望の電圧差に応じて、スタック内に直列に接続してもよい。
【0052】
図5Bは、例示のACクランプ回路120’を示しており、当該クランプ回路120’は、二つのクランプ回路140及び140’を備えており、これら二つのクランプ回路は、並列に、逆極性で、差動AC電極AC+及びAC−間に接続されている。DCクランプ回路140及び140’のそれぞれは、図5Aのクランプ回路120と本質的に同一のものである。ダイオード配線TFT144及び144’を、それぞれシャントTFT146及び146’と直列に追加することによって、ACサイクルの逆電圧の部分において差動AC電極AC+及びAC−でのシャントTFTの早期のターンオンを防止することができる。
【0053】
例えば、差動電極AC+及びAC−は、それらの間に最大電圧差を有するように構成してもよい。これは、差動電極AC+及びAC−が、旧来の短波(HF)、極超短波(UHF)、無線周波数(RF)、及び電子商品監視システム(EAS)によって送信されるような差動周期信号を受けるか又は運ぶ場合の特別な事例である。したがって、クランプ回路120’は、何れかの差動電極における電圧が、他方の電極における電圧に所定の値を加えた値より大きな値を有することを防止するよう構成されている。この所定の値は、一般的には、相補型ダイオード対スタック141〜142及び141’〜142’によって決定される。
【0054】
例えば、電極AC+及びAC−間の電圧差が十分に大きい場合(例えば、何れの電極が相対的に高い電圧を有し何れの電極が相対的に低い電圧を有するかにもよるが、第1及び第2の相補型ダイオード対141〜142又は141’〜142’の一方によって提供される順方向電圧降下より大きい場合)、シャントトランジスタ144又は144’の一方のゲートにおける電圧は、電極AC+及びAC−の一方から他方へ電流を通すのに十分なものとなり、これによって、電極AC+及びAC−間の電圧振幅をクランプし、両電極間の電圧差を最大化する。電圧差が相補型ダイオード対の電圧降下により小さい値に戻ると(電流をシャントトランジスタ144及びダイオード146又は相補型シャントトランジスタ144’及びダイオード146’を介して通すことによって戻す)、シャントトランジスタ144(又は144’)はターンオフする。このように、ダイオード146及び146’はシャントTFT144及び144’の早期のターンオンを、差動対AC+及びAC−によって受け取られるか又は運ばれる周期信号のACサイクルの非クランプ部分の期間において、防止するだけでなく、ゲートが接続されるノードにおける変動を制限する機能も有し得る。
【0055】
図5Cの回路は、例示のクランプ回路150であり、当該クランプ回路150は、6対の上述したダイオード接続TFTを備えている。この回路のダイオード接続TFTの各対は、PMOS TFT及びNMOS TFTを有している。さらに、上述したように、クランプ回路150は、一つのダイオード対の順方向電圧降下に直列に接続された当該対の数を掛けた値に等しい正味の電圧降下Vtを確立する。図5Cに示す回路と同様の又は同一の設計は、有効な結果をもつものとシミュレートされた。
【0056】
[例示の識別デバイス]
別の側面において、本発明はHF、UHF、RFID、及び又はEASデバイス用のレイアウトに関するものであり、図6の例示のデバイスといったものである。図6は、デバイス200の例示のレイアウトを示しており、当該デバイス200は、ロジック領域210、アンテナ領域220及び225、並びに、電荷ポンプ領域230を有している。EAS、HF、UHF、及びRFIDタグに好適な実施の形態では、デバイス200は、5〜25mmの長さ、好適には5〜20mmの長さを有し、1〜5mmの幅、好適には1〜3mmの幅を有し、5〜100mm2の全面積、好適には10〜50mm2の全面積を有する。かかる実施の形態では(より詳細には以下に説明するように)、ロジック領域210は、更に、入力/出力制御部、メモリ、即ち情報格納部、クロック復元部、及び/又は情報/信号変調部を有している。
【0057】
アンテナ領域220は、電荷ポンプ領域230にL型のバス222によって結合されている。電荷ポンプ領域230は、また、アンテナ領域225と重なりあっている。電荷ポンプ領域230は、旧来のように、アンテナ領域220及び225へ、キャパシタ、ダイオード、及び/又は相互接続部によって、結合されている。例えば、電荷ポンプ領域230は、複数のステージを有していてもよく、その内部のキャパシタは、アンテナ重複部(即ち、電荷ポンプ230のバス222又はアンテナ225の何れかに重なる部分)あたり100〜400平方ミクロンの面積を有していてもよい。
【0058】
このように、本発明は、短波(HF)、極超短波(UHF)、無線周波数識別(RFID)、又は電子商品監視(EAS)デバイスに関するものであり、(a)アンテナ及び/又はインダクタ、(b)アンテナ又はインダクタによって受信された無線周波数信号を電力に変換する整流器、(c)無線周波数信号の電圧を制限するよう構成された本発明の交流電流クランプ回路、(d)クロック信号を無線周波数信号から復元して識別信号を生成するロジックを備えている。一般的に、アンテナ及び/又はインダクタは、第1及び第2のコイルを備えており、第1及び第2のコイルはそれぞれ、第1及び第2の整流器の入力ノードに接続されており、交流クランプ回路は、第1の整流器の入力ノードと第2の整流器の入力ノードの間に接続されている。
【0059】
例示のRFIDタグのブロック図を図7に示す。RFIDタグは、第1及び第2のアンテナ/インダクタコイルCOIL1及びCOIL2(図6のアンテナ領域220及び225に対応)、整流器410、クロック抽出器420及びシーケンサ430(図6におけるロジック領域210内のクロック復元部に対応)、メモリアレイ440、並びにデータエンコーダ450及びデータ変調ブロック460を備えている。本発明のACクランプ回路120’(例えば、図5B及び/又は5Cに記したようなもの)は、入力AC1及びAC2(概して、図5Bの差動電極又は信号伝送ラインAC+及びAC−に対応)の間に設けられており、一般的には、上述したように、全波整流器410への入力及び/又はキャパシタ412における電圧差及び/又は電圧変動を制限するように機能する。かかる電圧差及び/又は電圧変動を制限することによって、回路及び/又はアンテナ/インダクタコイルCOIL1及びCOIL2に接続された部品を保護し、受信信号の周波数を所定の範囲に維持するよう補助し、これによって正しい識別の可能性を高める。
【0060】
これらの回路ブロックは、薄膜デバイス構造で構築することができ、本明細書、米国特許仮出願第60/697,599号(2005年7月8日に代理人整理番号IDR0501として出願されたものであり、その関連の部分を本明細書に参照することによって組み込む)、加えて、本明細書で引用した他の米国特許出願、及び/又は本明細書で引用した他の米国特許出願において説明されている技術を使用する他の米国特許出願に記載されたデバイスを含むことができる。例えば、整流器410は、倍電圧構成を有してもよく、シランインクで形成される薄膜ダイオード構造(図2A〜3Cに示したようなもの)をUHF又はHFデバイス用に有していてもよい。或いは、HFデバイスは、図1A〜1C及び4Aに示したようなダイオード接続TFTを使用してもよい。かかる薄膜デバイスは、ダイオードの運搬方向において>10cm2/vsの移動度、1017〜1020cm−3の範囲のドープ量、及び10−5ohm−cm2オーダーの接触抵抗を有する1以上のシリコン含有層で作られており、RFID回路に電力を供給するのに十分な能力をもつGHzでの整流をサポートする。RF信号の搬送波に符号化されたクロック及びデータ信号の復調は、本明細書で上述したような薄膜ダイオード又はダイオード接続TFTから作られた単純な電圧検出器を用いて実現可能である。信号抽出回路は、更に、一以上のフィルタ(例えば旧来のRC回路)及び一以上のキャパシタ(本明細書に列挙した一以上の他の用途において説明したように調整し得る)を含む。
【0061】
メモリアレイ440は、単純なリードオンリーメモリ(ROM)であってもよく、デジタル抵抗回路網によって提供されるものであり、製造プロセス中に画成される。或いは、ワンタイムプログラマブル(OTP)ROMが、旧来のヒューズ又は非ヒューズ構造を含んでいてもよくまた、薄膜形態の不揮発性のEEPROMが、内部に浮遊ゲートを有するTFTを含んでいてもよい。プログラム及び消去の回路(及び電圧のプログラム及び消去に耐え得る構成のデバイス)は、旧来のように設計することができ、本明細書及び列挙した他の出願(例えば、米国特許仮出願第60/697,599号)において大部分が説明されているように製造することができる。
【0062】
データ変調器460は、共振キャパシタ(図示せず)と並列のシャントトランジスタによる負荷変調を用いて実施することが可能である。シランインクを用いて作られたエンハンスモードの変調器TFTがオンの場合には、タグアンテナの一部を形成し且つ変調器460に結合されたLCコイルが、短絡される。これによって、リーダコイルへの結合、及び回路のQ値が劇減する。変調器TFTが十分に「オフ」へ切り替えられている場合に、LCコイルのQ値が回復される。このように、変調信号を、タグからリーダへ渡すことができる。UHFデバイスに対しては、同様の効果は、アンテナの散乱断面積を変化させ、リーダへの後方散乱信号を変調する。或いは、潜在的な電力ロスを低減するために、バラクターベースの変調を使用することが有益である。この変調は、整流器及び/又は復調器ダイオード用に本明細書に説明したTFT及びダイオードのプロセスを使用して形成することが可能なバラクターダイオード又はMOSキャパシタデバイスの何れかを使用するUHFアンテナのインピーダンスの虚部をシフトする。
【0063】
本クランプ回路120’は、データ変調器460の出力での電圧振幅及び/又は変動を(一般的には並列キャパシタ、若しくはキャパシタ412又は414の一方と共に)制御し、タグの抵抗を低くする。また、クランプ回路120’の更なる機能は、整流器410によって提供されるように、タグの電力吸収を増加することを含む。
【0064】
[結論/概要]
本発明の具体的な実施の形態の前述の説明は、例示を及び説明のために提供したものである。これら実施の形態は、包括的であること、又は本発明をその厳密な形態に限定することを意図したものではなく、多くの変更及び変形を上述の教示の下になし得ることは明白である。本実施の形態は、本発明の原理及びその実際の応用を最も良好に説明するために選び説明したものであり、従って、当者業は、企図する特別な使用に合致するように本発明及び様々な変更を伴った種々の実施の形態を利用することが可能である。本発明の範囲は、本明細書に添付された特許請求の範囲及びそれらの均等の範囲によって規定されることを意図している。
【図面の簡単な説明】
【0065】
【図1A】ダイオード接続TFT、及びプロセス変動に耐性を有するクランプ又はシャント回路を製造する例示的なプロセスの各段階を示す構造の断面図である。
【図1B】ダイオード接続TFT、及びプロセス変動に耐性を有するクランプ又はシャント回路を製造する例示的なプロセスの各段階を示す構造の断面図である。
【図1C】ダイオード接続TFT、及びプロセス変動に耐性を有するクランプ又はシャント回路を製造する例示的なプロセスの各段階を示す構造の断面図であり、図4〜図6(例えば、TFT20及びTFT5)に示す回路の一部として使用可能な二つの例示的なダイオード接続TFTの断面図である。
【図2A】相補型ショットキーダイオードを製造する例示的なプロセスの各段階を示す構造の断面図である。
【図2B】相補型ショットキーダイオードを製造する例示的なプロセスの各段階を示す構造の断面図である。
【図2C】相補型ショットキーダイオードを製造する例示的なプロセスの各段階を示す構造の断面図であり、プロセス変動に耐性を有するクランプ又はシャント回路の一部となり得る例示の相補型ダイオードの直交軸線に沿う断面図である。
【図3A】相補型ショットキーダイオードを製造する例示的なプロセスの各段階を示す構造の断面図である。
【図3B】相補型ショットキーダイオードを製造する例示的なプロセスの各段階を示す構造の断面図である。
【図3C】相補型ショットキーダイオードを製造する例示的なプロセスの各段階を示す構造の断面図であり、プロセス変動に耐性を有するクランプ又はシャント回路の一部となり得る例示の相補型ダイオードの直交軸線に沿う断面図である。
【図4A】本発明を示す例示の相補型ダイオード対、及び参照電圧回路の回路図である。
【図4B】本発明を示す例示の相補型ダイオード対、及び本発明を示す参照電圧回路の回路図である。
【図5A】本発明を示す例示のクランプ回路の回路図である。
【図5B】本発明を示す例示のクランプ回路の回路図である。
【図5C】本発明を示す例示のクランプ回路の回路図である。
【図6】本発明に係るRFIDタグ又はデバイスの例示的なレイアウトを示す図である。
【図7】本発明のクランプ回路を含む例示のRFIDタグ又はデバイスのブロック図である。
【符号の説明】
【0066】
12…基板、14…半導体層、16…薄膜酸化物表面層、16a,16b…ゲート酸化物、18…ゲート金属層、18a,18b…ゲート、20a〜20b…半導体領域、22a〜22b…高濃度ドープ半導体領域、24…誘電体層、50a…NMOSダイオード、50b…PMOSダイオード、90…配線。
【特許請求の範囲】
【請求項1】
相補型ダイオードを製造する方法であって、
a)第1のパターニングされた半導体層を基板上に形成する工程であって、該第1のパターニングされた半導体層は第1の導電型を有する、該工程と、
b)第2のパターニングされた半導体層を前記基板上に形成する工程であって、該第2のパターニングされた半導体層は第2の導電型を有する、該工程と、
c)パターニングされた絶縁体層を、前記第1のパターニングされた半導体層及び前記第2のパターニングされた半導体層、並びに前記基板の上に形成する工程と、
d)第1のパターニングされた金属層を、前記パターニングされた絶縁体層上に、前記第1のパターニングされた半導体層及び前記第2のパターニングされた半導体層に電気的に接続するように形成する工程と、
を含む方法。
【請求項2】
前記第1のパターニングされた半導体層を形成する工程は、第1の半導体組成物を印刷又はレーザ描画することを含み、前記第2のパターニングされた半導体層を形成する工程は、第2の半導体組成物を印刷又はレーザ描画することを含む、請求項1記載の方法。
【請求項3】
前記第1の半導体組成物及び前記第2の半導体組成物の少なくとも一方は、シラン及び/又はシランのナノ粒子を含有するインクを含む、請求項1記載の方法。
【請求項4】
前記第1のパターニングされた金属層を形成する工程は、第1の金属組成物を印刷することを含む、請求項1記載の方法。
【請求項5】
a)少なくとも一つの印刷又はレーザ描画された構造を内部に有するNMOSダイオードと、
b)少なくとも一つの印刷又はレーザ描画された構造を内部に有するPMOSダイオードと、
c)前記NMOSダイオードを前記PMOSダイオードに接続する金属配線と、
を備える回路。
【請求項6】
前記NMOSダイオードは、NMOS薄膜トランジスタ(TFT)を含み、前記PMOSダイオードはPMOS TFTを含む、請求項5記載の回路。
【請求項7】
前記金属配線は、印刷された金属配線を含む、請求項5記載の回路。
【請求項8】
前記NMOSダイオードはn型にドーピングされた半導体層を含み、前記PMOSダイオードはp型にドーピングされた半導体層を含み、前記n型にドーピングされた半導体層及び前記p型にドーピングされた半導体層のそれぞれは、実質的に均一なドーパント分布を、非晶相にある間、当該半導体層の全体の厚さ方向に実質的に沿って有している、請求項5記載の回路。
【請求項9】
第1のノード及び第2のノードと、
前記第1のノードと前記第2のノードの間に直列に設けられた少なくとも一つの請求項5記載の回路と、
を備えるクランプ回路。
【請求項10】
第1のノードにおける第1の電圧を制限する方法であって、
前記第1のノードに信号を受けるステップと、
前記第1の電圧と第2のノードにおける第2の電圧の差が所定の値を超える場合に請求項5記載の前記回路を介して電流を通すことによって、前記信号を前記第2のノードにおいて前記第2の電圧にクランプするステップと、
を含む方法。
【請求項1】
相補型ダイオードを製造する方法であって、
a)第1のパターニングされた半導体層を基板上に形成する工程であって、該第1のパターニングされた半導体層は第1の導電型を有する、該工程と、
b)第2のパターニングされた半導体層を前記基板上に形成する工程であって、該第2のパターニングされた半導体層は第2の導電型を有する、該工程と、
c)パターニングされた絶縁体層を、前記第1のパターニングされた半導体層及び前記第2のパターニングされた半導体層、並びに前記基板の上に形成する工程と、
d)第1のパターニングされた金属層を、前記パターニングされた絶縁体層上に、前記第1のパターニングされた半導体層及び前記第2のパターニングされた半導体層に電気的に接続するように形成する工程と、
を含む方法。
【請求項2】
前記第1のパターニングされた半導体層を形成する工程は、第1の半導体組成物を印刷又はレーザ描画することを含み、前記第2のパターニングされた半導体層を形成する工程は、第2の半導体組成物を印刷又はレーザ描画することを含む、請求項1記載の方法。
【請求項3】
前記第1の半導体組成物及び前記第2の半導体組成物の少なくとも一方は、シラン及び/又はシランのナノ粒子を含有するインクを含む、請求項1記載の方法。
【請求項4】
前記第1のパターニングされた金属層を形成する工程は、第1の金属組成物を印刷することを含む、請求項1記載の方法。
【請求項5】
a)少なくとも一つの印刷又はレーザ描画された構造を内部に有するNMOSダイオードと、
b)少なくとも一つの印刷又はレーザ描画された構造を内部に有するPMOSダイオードと、
c)前記NMOSダイオードを前記PMOSダイオードに接続する金属配線と、
を備える回路。
【請求項6】
前記NMOSダイオードは、NMOS薄膜トランジスタ(TFT)を含み、前記PMOSダイオードはPMOS TFTを含む、請求項5記載の回路。
【請求項7】
前記金属配線は、印刷された金属配線を含む、請求項5記載の回路。
【請求項8】
前記NMOSダイオードはn型にドーピングされた半導体層を含み、前記PMOSダイオードはp型にドーピングされた半導体層を含み、前記n型にドーピングされた半導体層及び前記p型にドーピングされた半導体層のそれぞれは、実質的に均一なドーパント分布を、非晶相にある間、当該半導体層の全体の厚さ方向に実質的に沿って有している、請求項5記載の回路。
【請求項9】
第1のノード及び第2のノードと、
前記第1のノードと前記第2のノードの間に直列に設けられた少なくとも一つの請求項5記載の回路と、
を備えるクランプ回路。
【請求項10】
第1のノードにおける第1の電圧を制限する方法であって、
前記第1のノードに信号を受けるステップと、
前記第1の電圧と第2のノードにおける第2の電圧の差が所定の値を超える場合に請求項5記載の前記回路を介して電流を通すことによって、前記信号を前記第2のノードにおいて前記第2の電圧にクランプするステップと、
を含む方法。
【図4A】
【図4B】
【図5A】
【図5B】
【図5C】
【図6】
【図7】
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図3C】
【図4B】
【図5A】
【図5B】
【図5C】
【図6】
【図7】
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図3C】
【公開番号】特開2007−184552(P2007−184552A)
【公開日】平成19年7月19日(2007.7.19)
【国際特許分類】
【外国語出願】
【出願番号】特願2006−307027(P2006−307027)
【出願日】平成18年11月13日(2006.11.13)
【出願人】(504263587)コヴィオ インコーポレイテッド (25)
【Fターム(参考)】
【公開日】平成19年7月19日(2007.7.19)
【国際特許分類】
【出願番号】特願2006−307027(P2006−307027)
【出願日】平成18年11月13日(2006.11.13)
【出願人】(504263587)コヴィオ インコーポレイテッド (25)
【Fターム(参考)】
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