プロセッサ、バスインターフェース装置、およびコンピュータシステム
【課題】外部バスからプロセッサ内部のレジスタやローカルメモリの読み出しや改変が可能であった。そのため、暗号鍵などの機密データが読み出されたり、開発したソフトウェアがコピーされてしまう可能性があった。
【解決手段】外部と接続するバスを持つメディアプロセッサにおいて、外部バスに接続された他のデバイスからのアクセスは全て許可される。そのため、プロセッサ内部の機密事項を保護するために、メディアプロセッサのバスインターフェース部分にTLBを設け、そのTLBはプロセッサ内部からのみ書き換えることができる。このTLBは外部からアクセスされたアドレスが、アクセスできるかを判定する。TLB内にアクセス許可が記述されていればメディアプロセッサ内部へアクセスを発生し、そうでなければリクエストを破棄する。
【解決手段】外部と接続するバスを持つメディアプロセッサにおいて、外部バスに接続された他のデバイスからのアクセスは全て許可される。そのため、プロセッサ内部の機密事項を保護するために、メディアプロセッサのバスインターフェース部分にTLBを設け、そのTLBはプロセッサ内部からのみ書き換えることができる。このTLBは外部からアクセスされたアドレスが、アクセスできるかを判定する。TLB内にアクセス許可が記述されていればメディアプロセッサ内部へアクセスを発生し、そうでなければリクエストを破棄する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は外部バスインターフェースにてプロセッサ内部の機密情報を保護することのできるマイクロプロセッサに関する。
【背景技術】
【0002】
特許文献1では、メモリへのデータアクセスを制限するためにメモリインターフェース回路とメモリの間にセキュリティ回路を設け、正しい手順でメモリアクセスが行われているかを監視している。このセキュリティ回路には鍵アドレスが設けてあり、この鍵アドレスに対応する特定の手順でアクセスが発生することで、メモリ空間へアクセス可能な範囲を拡大したり、予測するメモリアクセスからは使用しないメモリ空間を保護しデータ転送が実行されないようにすることが可能であった。また、メモリ保護機能が解除されていないアドレスに対してのアクセスが発生した場合、読み出されたデータの保障は行われないという提案であった。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2001−306400号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
従来は外部メモリ空間のみの保護機能であり、プロセッサ内部メモリのデータに関しては保障されない。また、プロセッサ内部のメモリ空間全てにこの機能を搭載したとすると冗長論理が増大し、プロセッサの肥大化を招いてしまう。
【0005】
また、メモリ空間に対するアドレスの発行順序によって、メモリ保護の合否をハードウェアで行うため、汎用性に乏しい。
【0006】
また、保護機能を持たないプロセッサでは、外部バスからプロセッサ内部のレジスタやローカルメモリの読み出しや改変が可能であったため、暗号鍵などの機密データが閲覧されたり、開発したソフトウェアがコピーされてしまう可能性があった。
【0007】
本発明はこのような問題を鑑みてなされたものであり、プロセッサが外部デバイスと通信する汎用バスを用いた不正アクセス防止を目的とする。
【課題を解決するための手段】
【0008】
この発明に係るプロセッサは、PCIバスなどのプロセッサ外部の汎用バスとプロセッサの内部バスの間でデータ転送を制御するアクセス制御装置と、アクセスできる範囲が格納されているTLBと、TLBの内容を更新するTLB制御回路を具備する。
【0009】
プロセッサ内部からのアクセスによってのみTLBを更新するTLB制御回路によってTLBの内容を更新し、その更新した内容はPCIバスなどのプロセッサ外部の汎用バスからのアクセスによって、アクセス制御回路から参照される。
【0010】
アクセス制御回路からのリクエストによりTLBはアクセス可能領域であるかどうかをアクセス制御回路へ返答し、その結果によって、内部バスへリクエストを出すか、破棄するかを決定し、プロセッサ内部の機密情報を保護する。
【発明の効果】
【0011】
本発明を適用することで、プロセッサ内部の機密情報や、プロセッサに接続するローカルメモリやフラッシュメモリなど外部メモリの内容を保護し、外部からの不正読み出しを防止することが可能となる。
【図面の簡単な説明】
【0012】
【図1】本発明を搭載したメディアプロセッサをPCIバスへ接続した構成図である。
【図2】本発明を搭載したメディアプロセッサを汎用バスへ接続した構成図である。
【図3】本発明を搭載したDSPを汎用バスへ接続した構成図である。
【図4】外部バスと内部バスをTLBを用いて接続する構成図である。
【図5】外部バスと内部バスをアクセス制御ビット群を用いて接続する構成図である。
【図6】アクセス制御のフローチャート図である。
【図7】TLB内部の構成図である。
【図8】TLBにアドレス変換機能を持ったTLB内部の構成図である。
【図9】メモリやレジスタマップへの割り当てを示す図である。
【図10】BARを用いたアクセス制御の構成図である。
【図11】BARを用いたアクセス制御の構成図である。
【図12】本発明を搭載したメディアプロセッサをSTBに用いた構成図である。
【発明を実施するための形態】
【0013】
本発明の実施例について図面を参照して説明する。図1に本発明を適用したコンピュータシステムの構成例を示す。なお簡略化のため、本発明の適用と直接関係のない部分は省略する。
【0014】
メインCPU1と高速バスインターフェースを持つノースブリッジ3へプロセッサバス2を用いて接続する。ノースブリッジ3は主記憶装置5とメモリバス4で接続し、また低速バスインターフェースを持つサウスブリッジ7とブリッジ間接続バス6を用いて接続する。
【0015】
サウスブリッジ7からPCIバス8へ接続され、PCIバス8上にメディアプロセッサ100a、100bを2個接続している。各々のメディアプロセッサ100a、100bはそれぞれローカルメモリ201a、201bへローカルメモリバス200a、200bを用いて接続する。また、フラッシュメモリ203a、203bへフラッシュメモリバス202a、202bを用いて接続する。尚、本実施例のメディアプロセッサ及びそれに相当する部分は1チップで構成されるが、複数チップにて実現することも可能である。
【0016】
メディアプロセッサ100a内部は内部バス109を用いて、演算を行うプロセッサコア101、PCIバス8と接続するためのPCIバスインターフェース102、プロセッサコア101の演算補助を行うコプロセッサ103、ローカルメモリへのアクセスを制御するメモリインターフェース104、I/Oインターフェースを制御するI/Oインターフェース105、暗号処理を行う暗号処理演算回路108が接続されている。暗号処理としては、Multi2/DES等がある。また、コプロセッサ103にコプロセッサ用メモリバス107を用いてコプロセッサ用メモリ106へ接続されている。
【0017】
さらに、PCIバスインターフェース102は動作設定を行うためのPCIバスインターフェースPIOレジスタ116を、プロセッサコア101はプロセッサコアPIOレジスタ117を、コプロセッサ103はコプロセッサPIOレジスタ118を、メモリインターフェース104はメモリインターフェースPIOレジスタ119を、I/Oインターフェース105はI/OインターフェースPIOレジスタ120を、暗号処理演算回路108は暗号処理演算回路PIOレジスタ121を、それぞれ持っている。
【0018】
メディアプロセッサ100aのブート時、I/Oインターフェース105がフラッシュメモリ203aからプログラムをロードし、内部バス109を通してプロセッサコア101がそのプログラムを実行することで、まずPCIバスインターフェース102内のTLB制御回路112へTLB書き換えリクエストを発生する。そのリクエストに応じてTLB制御回路112はTLB更新信号115をTLB111へ出すことでTLB111内部を変更し、起動時アクセス可能であったプロセッサ内部と、メディアプロセッサ100aの持つローカルメモリ201aとフラッシュメモリ203aの全領域のうち、ある特定の領域のみをアクセスできるようにする。
【0019】
メインCPU1からメディアプロセッサ100aへのリードアクセスが発生した場合には、そのリクエスト信号はノースブリッジ3、サウスブリッジ7へと送られ、PCIバス8を通してメディアプロセッサ100a内部のPCIバスインターフェース102が受ける。リクエスト信号を受けたアクセス制御回路110は、リードするアドレスがアクセス可能であるかどうかをTLB111へTLB判定信号113を通して問い合わせる。その信号を受け取ったTLB111は設定されているアドレスと比較し、その合否をTLB合否信号114を通してアクセス制御回路へ返答する。返答がアクセス可能であることを示していた場合、内部バス109へリクエストを出し、目的のデータを引き出し、PCIバス8を通してサウスブリッジ7、ノースブリッジ3を経由しメインCPUへとデータを返す。しかし、アクセスできない領域へのリードリクエストであった場合にはアクセス制御回路110は不定のデータをメインCPU1へ返す。
【0020】
また、ライトリクエストがメインCPU1からメディアプロセッサ100aへ出された場合、リードリクエストと同じ経路でPCIバスインターフェース102へと送られる。ライトリクエストを受け取ったアクセス制御回路110は、ライトするアドレスがアクセス可能であるかどうかをTLB111へTLB判定信号113を通して問い合わせる。その信号を受け取ったTLB111は内部のアドレスと比較し、その合否をTLB合否信号114を通してアクセス制御回路へ返答する。返答がアクセス可能であることを示していた場合であり、内部バス109へリクエストを出し、書き換えを行う。しかし、アクセスできない領域へのライトリクエストであった場合にはアクセス制御回路110はその要求を破棄する。
【0021】
さらに、他のPCIデバイスであるメディアプロセッサ100bからのリードリクエストやライトリクエストも、メインCPU1からのアクセスと同様に判定が行われアクセス制限が行われる。
【0022】
特に、TLB111の変更はプロセッサコア101からのみ変更可能であり、メインCPU1や他のPCIデバイスからの変更は一切行うことができない。
【0023】
図2は汎用バスインターフェース123を持つメディアプロセッサ126の構成図である。汎用バスインターフェースとはアドレスバスとデータバス、リクエストなどの制御信号を持つバスである。リードリクエストとアドレスを発行することでデータバスに、要求したアドレスのデータを得ることができ、また、ライトリクエストとアドレスを発行し、データバスに書き込むデータを送信することで、変更するアドレスのデータを書き換えることができる。
【0024】
メディアプロセッサ126は内部バス109を持ち、その内部バス109にプロセッサコア101、コプロセッサ103、メモリインターフェース104、I/Oインターフェース105、暗号処理演算回路108、汎用バスインターフェース123が接続されている。コプロセッサ103はコプロセッサ用メモリバス107を用いてコプロセッサ用メモリ106へ接続、メモリインターフェース104はローカルメモリバス200を用いてローカルメモリ201へ接続、I/Oインターフェース105はフラッシュメモリバス202を用いてフラッシュメモリ203へ接続している。
【0025】
さらに、汎用バスインターフェース123は動作設定を行うための汎用バスインターフェースPIOレジスタ116を、プロセッサコア101はプロセッサコアPIOレジスタ117を、コプロセッサ103はコプロセッサPIOレジスタ118を、メモリインターフェース104はメモリインターフェースPIOレジスタ119を、I/Oインターフェース105はI/OインターフェースPIOレジスタ120を、暗号処理演算回路108は暗号処理演算回路PIOレジスタ121を、それぞれ持っている。
【0026】
メディアプロセッサ126がブートすることで、フラッシュメモリ203からI/Oインターフェース105がブートプログラムを内部バス109を通してプロセッサコア101へ送る。そのプログラムによってプロセッサコア101より内部バス109を用いてTLB制御回路112へTLB書き換えリクエストを発生し、汎用バスインターフェース123内のTLB111を更新する。その更新によって、起動時アクセス可能であったプロセッサ内部と、メディアプロセッサ102の持つローカルメモリ201とフラッシュメモリ203の全領域のうち、ある特定の領域のみをアクセスできるようにする。
【0027】
汎用バス122を用いてメディアプロセッサ126と通信を行う汎用プロセッサ125は汎用プロセッサ用フラッシュメモリ127を汎用プロセッサ用フラッシュメモリバス128を用いて接続されており、また汎用プロセッサ用ローカルメモリ129と汎用プロセッサ用ローカルメモリバス130を用いて接続している構成である。この汎用プロセッサ125からメディアプロセッサ126へのリードリクエストによりアクセス制御回路124が、リードするアドレスがアクセス可能であるかどうかをTLB111へTLB判定信号113を通して問い合わせる。その信号を受け取ったTLB111は設定されているアドレスと比較し、その合否をTLB合否信号114を通してアクセス制御回路へ返答する。返答がアクセス可能であることを示していた場合、内部バス109へリクエストを出し、目的のデータを引き出し、汎用バス122を通して汎用プロセッサ125へ返答する。
【0028】
また、ライトリクエストが汎用プロセッサ125からメディアプロセッサ126へ出された場合、リードリクエストと同様にアクセス可能領域であるかどうかを判定する。判定の結果、アクセス可能である場合には内部バス109を通して目的のアドレスを書き換えるが、アクセス禁止領域の場合にはライトデータは書き込まれず破棄される。
【0029】
特に、TLB111の変更はプロセッサコア101からのみ変更可能であり、汎用プロセッサ125からの変更は一切行うことができない。
【0030】
演算専用のデジタルシグナルプロセッサ(以下DSP)131に本発明を採用した実施例を図3に示す。
【0031】
DSP131は、内部バス109を持ち、その内部バス109に演算を行うプロセッサコア101、メモリインターフェース104、I/Oインターフェース105、汎用バスインターフェース123が接続されている。メモリインターフェース104はローカルメモリバス200を用いてローカルメモリ201へ接続、I/Oインターフェース105はフラッシュメモリバス202を用いてフラッシュメモリ203へ接続している。
【0032】
汎用バスインターフェース123は動作設定を行うための汎用バスインターフェースPIOレジスタ116を、プロセッサコア101はプロセッサコアPIOレジスタ117を、メモリインターフェース104はメモリインターフェースPIOレジスタ119を、I/Oインターフェース105はI/OインターフェースPIOレジスタ120を、それぞれ持っている。
【0033】
汎用バスインターフェース122にはホストCPUとなる汎用プロセッサ125が接続されており、その汎用プロセッサ125には汎用プロセッサ用フラッシュメモリ127が汎用プロセッサ用フラッシュメモリ128を用いて接続され、また汎用プロセッサ用ローカルメモリ129が汎用プロセッサ用ローカルメモリバス130を用いて接続されている。この汎用プロセッサ125から、通常全てのDSP131内部へアクセスすることが可能であり、このとき、DSP131は汎用プロセッサフラッシュメモリからプログラムをロードしてブートし、DSP131の初期設定もあわせて行う。初期設定が完了し、DSP131は内部バス109から、I/Oインターフェース105を通してフラッシュメモリ203から汎用バスインターフェース123内のTLB111の設定を行う。プロセッサコア101からのTLB書き換えリクエストを受けたTLB制御回路112はTLB更新信号115をTLB111へ出すことでTLB111内部を変更し、起動時にアクセス可能であったDSP内部と、DSP131の持つローカルメモリ201とフラッシュメモリ203の全領域のうち、ある特定の領域のみをアクセスできるようにする。
【0034】
この汎用プロセッサ125からDSP131へのリードリクエストによりアクセス制御回路124が、リードするアドレスがアクセス可能であるかどうかをTLB111へTLB判定信号113を通して問い合わせる。その信号を受け取ったTLB111は設定されているアドレスと比較し、その合否をTLB合否信号114を通してアクセス制御回路へ返答する。返答がアクセス可能であることを示していた場合、内部バス109へリクエストを出し、目的のデータを引き出し、汎用バス122を通して汎用プロセッサ125へ返答する。
【0035】
また、ライトリクエストが汎用プロセッサ125からDSP131へ出された場合、リードリクエストと同様にアクセス可能領域であるかどうかを判定する。判定の結果、アクセス可能である場合には内部バス109を通して目的のアドレスを書き換えるが、アクセス禁止領域の場合にはライトデータは書き込まれず破棄される。
【0036】
図4は外部バス140と内部バス141を接続するためのバスインターフェース回路に本発明を適応した構成図を示したものである。
【0037】
アクセス制御回路124は外部バス140と内部バス141へ接続されており、双方のバス間のデータ転送を行う。アクセス制御回路124からアクセス可能であるかどうかを調査するために照会アドレス142を用いてTLB111へ接続する。それを受けたTLB111はアクセス可能であるかどうかの合否判定を行い、その結果であるTLB合否信号143と、TLB111を用いてアドレス変換を行った結果のアドレス144をアクセス制御回路124へ送る。その結果を用いてアクセス制御回路は内部バス141へのリクエストを出力する。また、内部バス141を通してのみTLB111は書き換え可能であるため、内部バス141からのTLB更新要求をTLB制御回路147が受け、TLB更新信号145とTLB111内のどのエントリを変更するかを通知するアドレスをエントリアドレス146を通して、TLB111へ送る。送られてきたアドレスを元にTLB111内部を更新し、アクセスの制限を行うことが可能となる。
【0038】
ここで、TLB更新要求はプロセッサコア101から発行される。また、上記TLB更新要求は、アクセス制御回路にも送信されるが、内部バスのアドレスからアクセス制御回路とTLB制御回路のどちらかへの要求と判断される。
【0039】
図5は図4とは別の実現方法で本発明を適応した実施例を示したものである。アクセス制御回路150は外部バス151と内部バス152へ接続されており、双方のバス間のデータ転送を行う。許可ビット制御回路161は内部バス152に接続されたプロセッサコア等からのリクエストを随時受け付けており、外部バス151からのアクセスの制限を変更したい場合に要求が送られる。
【0040】
まず、外部バス151からリード、もしくはライトリクエストにより、アドレスがアクセス制御回路150とアクセス判定回路153内部のアドレスデコーダ154へと送られる。アドレスデコーダ154へと送られたアドレスにより領域選択信号155をセレクタ156へ送る。許可ビット群160から許可ビット信号158、159を通してセレクタ156へ常に送られている許可ビット信号の一つを領域選択信号155により、その一つを選択しアクセス合否信号157を通してアクセス制御回路150へ結果を送る。ここで、ビット群は、レジスタ群に格納されたビット情報の意である。その信号を受けたアクセス制御回路150は要求のあったアドレスに対して破棄するかを決定し、アクセス可能領域であるならば内部バス152へリクエストを発生させる。
【0041】
また、許可ビット群160の書き換えは内部バス152より発生した書き換え要求を許可ビット制御回路161へ送り、その要求によって変更するビットへ許可ビット変更信号162、163を通して、許可ビット群160を変更する。特に、許可ビット群160の変更は内部バス152からのみ変更可能であり、外部バス151からの変更は一切行うことができない。
【0042】
図6は、アクセス制御のフローチャートである。まず、メディアプロセッサが起動し(400)、TLBの設定401を行う。TLB初期値402からデータを読み出し、TLBの設定を行うが、この初期設定値はフラッシュメモリ等の不揮発性メモリに収められている。TLBの設定401後に、メディアプロセッサは、プログラムの読み込み403において、TLB初期値402同様にフラッシュメモリに収められたプログラム404をメディアプロセッサ自身のローカルメモリへ読み出す。
【0043】
そのプログラムを実行中に外部からのアクセス405が発生したかどうかを判定し、発生していない場合はプログラム実行を継続し、発生した場合はTLBの参照406を行う。TLBの参照406の結果、許可領域のアクセス407であるかどうかを判別し、許可領域ではなかった場合はそのリクエストを破棄し、プログラムの実行を継続し、外部からのアクセス405が発生するまで待機する。許可領域のアクセスであった場合にはデータ転送408を行い、リードリクエストであればメモリ409からデータを読み出し、ライトリクエストであればメモリ409へ書き込みを行う。この時のメモリ409はローカルメモリや内部メモリ、内部レジスタが対象となる。
【0044】
TLB内部の構造を図7に示す。まず、TLB111内部の情報を書き換えるため、TLB更新信号115を受信する。TLB更新信号115にはTLBエントリデータ300とTLBアドレス301が含まれる。TLBアドレス301の信号はデコーダ302に送信され、デコーダ302で書き換えるべきTLB111のエントリが確定する。そのアドレスに対して、TLBエントリデータ300が書き込まれ、TLB111の内容である有効ビット303、仮想ページ番号304、アクセスサイズ305が更新される。
【0045】
更新されたTLB111内の比較器310では、外部からのアクセスによるアクセスアドレス307とTLB111に格納された内容と比較をする。このとき、有効ビット303は有効ビット信号311を通して比較器310へ送られ、有効なエントリとのみ比較を行う。有効なエントリの仮想ページ番号304は、アクセスが許可されるアドレスの先頭番地を示しており、アクセスサイズ305を足した値が終了番地を示している。そのため、これらの信号をそれぞれ仮想ページ番号信号308とアクセスサイズ信号309として比較器310へ送り、アクセスアドレス307がその範囲内のアクセスであるか否かを判定し、比較結果312をエントリ毎に出力する。
【0046】
エントリ毎に出力された比較結果312はOR回路313によって論理和をとり、アクセス判定信号314を返す。このような回路によってアクセスの許可、不許可を決定する。
【0047】
さらにアドレス変換機能を持った場合のTLB内部の構造を図8に示す。TLB111内部の情報を書き換えるため、TLB更新信号115があり、その信号はTLBエントリデータ300とTLBアドレス301の信号である。TLBアドレス301の信号をデコーダ302によって書き換えるべきTLB111のエントリが確定する。そのアドレスに対して、TLBエントリデータ300が書き込まれ、TLB111の内容である有効ビット303、仮想ページ番号304、アクセスサイズ305、物理ページ番号316が更新される。尚、本実施例では、上記パラメータを更新すべきパラメータとして選択したが、常に上記パラメータの更新を要するものではない。
【0048】
例えば、有効ビットを選択しない場合は、最初はすべて同じデータを物理ページ番号、アクセスサイズに入れておいて、かつ、アクセスサイズは全領域アクセス可能にすることが考えられる。
【0049】
また、物理ページ番号、アクセスサイズは、始点、終点を示し、どこからどこまでをアクセスできるかを記述しているが、これらのパラメータを選択しない場合は、物理ページ領域を始点として固定領域をアクセス可能にすることも可能である。
【0050】
更新されたTLB111は外部からのアクセスによるアクセスアドレス307が、比較器310でTLB111の内容と比較をする。このとき、有効ビット303を有効ビット信号311を通して比較器310へ送り、有効なエントリとのみ比較を行う。有効なエントリの仮想ページ番号304は、アクセスが許可されるアドレスの先頭番地を示しており、アクセスサイズ305を足した値が終了番地を示している。そのため、これらの信号をそれぞれ仮想ページ番号信号308とアクセスサイズ信号309として、比較器310へ送り、比較器310ではアクセスアドレス307がその範囲内をアクセスしているかを判定し、比較結果312を各エントリ毎に出力する。この信号はOR回路313と、該当するエントリの物理ページ番号を選択するセレクタ318へ送られる。OR回路313へ送られた比較結果312は論理和をとり、アクセス判定信号314を返す。また、セレクタ318では、n個ある物理ページ番号(PPN)316のうちの一つを選択し、変換後アドレス319を出力する。この変換は、外部バスからのアクセスが発生した場合、外部バス上のアドレスで行われる。そのアドレスはTLB111を搭載するプロセッサ内部のアドレスとは違うため、アドレスの変換を行う必要がある。このアドレス変換でのボトルネックを解消するために物理ページ番号への変換機能を持たせ、プロセッサ内部をアクセスできるアドレスへ高速に変換することが可能である。
【0051】
TLB111にアクセス可能領域、不可領域を設定した場合を図9に示す。TLB111内のエントリA330によってローカルメモリ334を参照可能領域に設定している。また、エントリB331によってローカルメモリ336を参照可能領域に設定している。ローカルメモリ335とローカルメモリ337はTLB111によって参照可能領域に設定されていないため、外部からのアクセスは遮断される領域となる。
【0052】
また、エントリC332によってコプロセッサ用メモリ338の領域を参照することが可能である。しかし、コプロセッサ用メモリ339の領域はTLB111によって参照可能領域に設定されていないため、外部からのアクセスは遮断される。同様に、レジスタマップの領域のうち、エントリD333によってレジスタマップ341が参照可能領域となっている。レジスタマップ341の前後の空間である、レジスタマップ340とレジスタマップ342は参照不可領域であり、プロセッサ外部からのアクセスは遮断され、リード、ライトすることができない。
【0053】
ただし、アクセス不可領域は外部からのアクセスのみ遮断し、プロセッサ内部からは、制限なくアクセスすることができる。
【0054】
また、図10にはPCIのベースアドレスレジスタ(以下、BAR)を用いてメモリ空間のアクセスできる領域を制限する方法を示す。
【0055】
まず、PCIのBARを用いてメモリ空間のアクセスできる領域を制限する方法の概要を示す。
【0056】
PCIデバイスには、そのデバイスが必要とするメモリ空間があり、各デバイスによってそのサイズは様々である。現在のPCIの規格ではPCIは4GBのメモリ空間を持っているが、その空間上に、PCIデバイスのメモリ空間を割り当てている。例えば、PCIデバイスAが0x4000のメモリ空間を持っていたとき、PCI空間の0x1000から割り当てると、PCIバス0x1000〜0x4fffをアクセスすると、PCIデバイスAのメモリ空間を操作することが可能となる。ここで、該メモリ空間を設定するときに使用するものがBARであり、デバイス側が必要に応じて自分自身のBARのサイズを変更できるようにするものである。具体的には、PCIデバイスは128MBのメモリを持っていたとき、本来、PCI空間には128MB分の空間を割り当てることができる。しかし、故意に64MBしか割り当てないようにする(実現方法は図10、11)ことで、PCIから残りの64MBを見えないようにすることができる。
【0057】
例えば、PCIバス上にリクエストが発生したとき、各PCIデバイスはそのリクエストのアドレスをBARの内容と比較し、そのアドレスが自分宛と判断したときに返答をする。つまり、PCIデバイスのPCIインターフェースは設定されたBARとリクエストアドレスを比較し、自分のメモリ空間へのアクセスかを判定している。しかし、BARがあらかじめ64MBしかないと設定されていれば、65MBのアクセスがきたとしても、自分へのアクセスではないと判断する。
【0058】
次に、PCIのBARを用いてメモリ空間のアクセスできる領域を制限する具体的な方法を示す。
【0059】
プロセッサの外部より入力されるBARの領域を指定するBAR設定信号350が、電源が投入、もしくはソフトウェアリセットや外部リセットボタンによるリセットが発生した場合等にデータ保持レジスタ354によって保持される。リセット信号351が論理値1の時にリセット期間であることを表す場合、クロック信号353とともにAND回路352に入力して論理積をとり、リセット信号351が論理値1を取ったときにデータ保持レジスタ354を更新する。保持データ355はデコーダ356によってBARへ送るデータが確定する。
【0060】
確定した信号は、BAR363のnビット目364、n+1ビット目365、n+2ビット目366、n+3ビット目367用にそれぞれデコード結果358、359、360、361をAND回路362へ送る。それらの信号とBAR変更信号357と論理積がとられ、その結果がBAR363のnビット目364、n+1ビット目365、n+2ビット目366、n+3ビット目367に反映される。
【0061】
この図10の方法の場合、デコーダ356からデコード結果358、359、360、361へ全て論理値1が出力されていた場合、BAR変更信号357によってnビット目364を含めた上位のビットは変更することが可能である。この領域は、PCI空間へ割り当てられる最小領域であり、メモリ空間は2^nを持つこととなる。このようにして、PCI空間へ最大2^(n+3)の領域を割り当てることが可能である。このような設定ができるプロセッサにおいて2^(n+3)のローカルメモリを持っていたとして、BARへ2^nを設定できるようにする。この場合、番地0〜(2^n−1)まではPCI空間から参照可能であるが、番地(2^n)〜(2^(n+3)−1)まではPCI空間に割り当てられないため、外部のデバイスからは不可視となり、アクセスすることはできない。このような方法を用いてアクセスを抑制することができる。
【0062】
図10のデータ保持レジスタ354をプロセッサ内部から変更する場合を図11に示す。セレクタ369を用いて選択信号370によって、データ保持レジスタ354かプロセッサ内部からのBAR領域を指定するBAR設定信号368を選択する。選択したデータを再度データ保持レジスタ354を更新する。保持データ355はデコーダ356によってBARへ送るデータが確定する。確定した信号は、BAR363のnビット目364、n+1ビット目365、n+2ビット目366、n+3ビット目367用にそれぞれデコード結果358、359、360、361をAND回路362へ送る。それらの信号とBAR変更信号357と論理積がとられ、その結果がBAR363のnビット目364、n+1ビット目365、n+2ビット目366、n+3ビット目367に反映される。
【0063】
つまり、ベース・アドレス・レジスタのある特定のビットを論理値0固定する機能を有するPCIバスインターフェースにおいて、ある特定のベース・アドレス・レジスタのビットを論理値0固定にすることで、PCIデバイスが持つローカルメモリよりも小さいメモリ空間を、PCIバス上のメモリ空間へ割り当て、ローカルメモリを持つPCIデバイス自身は全空間にアクセスすることが可能であるが、それ以外のPCIデバイスはPCIバス上のメモリ空間へ割り当てた小さいメモリ空間にのみアクセスできる。
【0064】
このような方法によってもBARを変更することが可能であり、アクセス不可領域を指定することが可能である。
【0065】
本発明を採用したメディアプロセッサを搭載したセット・トップ・ボックス(以下、STB)を図12に示す。
【0066】
STB380は、メディアプロセッサ100と、ローカルメモリバス200を用いてローカルメモリ201、フラッシュメモリバス202を用いてフラッシュメモリ203、汎用バス381を用いてサービスポート382が接続、搭載されている。また、本システムはSTBであるため、映像信号の入出力を行うビデオ入出力386、音声信号の入出力を行うオーディオ入出力387、映像信号の解読などに使用する暗号鍵を保持する暗号記憶カードインターフェース信号388、外部の記憶装置と高速にデータ通信を行うための高速デジタルバス389、BSデジタルチューナから映像信号を受けるトランスポート・ストリーム・インターフェース信号390を持つ。
【0067】
また、サービスポート382は故障診断時に保守端末391を接続するためのものであり、サービスポート382と汎用インターフェース信号383を用いて接続する。汎用インターフェース信号383は保守用プロセッサ392と接続されており、保守プロセッサ自身もローカルメモリバス393を用いてローカルメモリ394が接続されている。
【0068】
保守端末391が接続された場合には、STB内部のメモリがリード、ライトできる状態ではなく、ローカルメモリ上のアクセス可能領域385のみ、読み書き可能である。ローカルメモリ上のアクセス不可領域384はSTB380に搭載されているメディアプロセッサ100からのみアクセス可能であり、保守を行う場合はアクセス可能領域385を用いてメディアプロセッサ100と通信を行うこととなる。
【0069】
このため、保守端末以外がサービスポート382へ接続され、メディアプロセッサ100内の重要なデータである、暗号解読に使用する暗号鍵や、メディアプロセッサ100を動作させるソフトウェアを保護することが可能である。
【0070】
また、外部からの不正なアクセスにより、メディアプロセッサ内部の機密事項である暗号鍵やソフトウェアが格納されているメモリへのアクセスを遮断することができ、そのアクセス範囲はアプリケーションによって自由に変更可能である。尚、本実施例でアクセス制限がかかるのは物理的な領域であるが、論理的な領域について制限をかけてもよい。
【0071】
本発明は、上述の実施の形態に限定されるものではなく、適用分野に関わらず、要旨を逸脱しない範囲で変更し実施し得ることは述べるまでもない。
【符号の説明】
【0072】
1…メインCPU、3…ノースブリッジ、5…主記憶装置、7…サウスブリッジ、100…メディアプロセッサ、101…プロセッサコア、102…PCIバスインターフェース、110…アクセス制御回路、111…TLB、112…TLB制御回路、125…汎用プロセッサ、131…デジタルシグナルプロセッサ、201…ローカルメモリ、203…フラッシュメモリ、303…有効ビット、304…仮想ページ番号、305…アクセスサイズ、316…物理ページ番号
【技術分野】
【0001】
本発明は外部バスインターフェースにてプロセッサ内部の機密情報を保護することのできるマイクロプロセッサに関する。
【背景技術】
【0002】
特許文献1では、メモリへのデータアクセスを制限するためにメモリインターフェース回路とメモリの間にセキュリティ回路を設け、正しい手順でメモリアクセスが行われているかを監視している。このセキュリティ回路には鍵アドレスが設けてあり、この鍵アドレスに対応する特定の手順でアクセスが発生することで、メモリ空間へアクセス可能な範囲を拡大したり、予測するメモリアクセスからは使用しないメモリ空間を保護しデータ転送が実行されないようにすることが可能であった。また、メモリ保護機能が解除されていないアドレスに対してのアクセスが発生した場合、読み出されたデータの保障は行われないという提案であった。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2001−306400号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
従来は外部メモリ空間のみの保護機能であり、プロセッサ内部メモリのデータに関しては保障されない。また、プロセッサ内部のメモリ空間全てにこの機能を搭載したとすると冗長論理が増大し、プロセッサの肥大化を招いてしまう。
【0005】
また、メモリ空間に対するアドレスの発行順序によって、メモリ保護の合否をハードウェアで行うため、汎用性に乏しい。
【0006】
また、保護機能を持たないプロセッサでは、外部バスからプロセッサ内部のレジスタやローカルメモリの読み出しや改変が可能であったため、暗号鍵などの機密データが閲覧されたり、開発したソフトウェアがコピーされてしまう可能性があった。
【0007】
本発明はこのような問題を鑑みてなされたものであり、プロセッサが外部デバイスと通信する汎用バスを用いた不正アクセス防止を目的とする。
【課題を解決するための手段】
【0008】
この発明に係るプロセッサは、PCIバスなどのプロセッサ外部の汎用バスとプロセッサの内部バスの間でデータ転送を制御するアクセス制御装置と、アクセスできる範囲が格納されているTLBと、TLBの内容を更新するTLB制御回路を具備する。
【0009】
プロセッサ内部からのアクセスによってのみTLBを更新するTLB制御回路によってTLBの内容を更新し、その更新した内容はPCIバスなどのプロセッサ外部の汎用バスからのアクセスによって、アクセス制御回路から参照される。
【0010】
アクセス制御回路からのリクエストによりTLBはアクセス可能領域であるかどうかをアクセス制御回路へ返答し、その結果によって、内部バスへリクエストを出すか、破棄するかを決定し、プロセッサ内部の機密情報を保護する。
【発明の効果】
【0011】
本発明を適用することで、プロセッサ内部の機密情報や、プロセッサに接続するローカルメモリやフラッシュメモリなど外部メモリの内容を保護し、外部からの不正読み出しを防止することが可能となる。
【図面の簡単な説明】
【0012】
【図1】本発明を搭載したメディアプロセッサをPCIバスへ接続した構成図である。
【図2】本発明を搭載したメディアプロセッサを汎用バスへ接続した構成図である。
【図3】本発明を搭載したDSPを汎用バスへ接続した構成図である。
【図4】外部バスと内部バスをTLBを用いて接続する構成図である。
【図5】外部バスと内部バスをアクセス制御ビット群を用いて接続する構成図である。
【図6】アクセス制御のフローチャート図である。
【図7】TLB内部の構成図である。
【図8】TLBにアドレス変換機能を持ったTLB内部の構成図である。
【図9】メモリやレジスタマップへの割り当てを示す図である。
【図10】BARを用いたアクセス制御の構成図である。
【図11】BARを用いたアクセス制御の構成図である。
【図12】本発明を搭載したメディアプロセッサをSTBに用いた構成図である。
【発明を実施するための形態】
【0013】
本発明の実施例について図面を参照して説明する。図1に本発明を適用したコンピュータシステムの構成例を示す。なお簡略化のため、本発明の適用と直接関係のない部分は省略する。
【0014】
メインCPU1と高速バスインターフェースを持つノースブリッジ3へプロセッサバス2を用いて接続する。ノースブリッジ3は主記憶装置5とメモリバス4で接続し、また低速バスインターフェースを持つサウスブリッジ7とブリッジ間接続バス6を用いて接続する。
【0015】
サウスブリッジ7からPCIバス8へ接続され、PCIバス8上にメディアプロセッサ100a、100bを2個接続している。各々のメディアプロセッサ100a、100bはそれぞれローカルメモリ201a、201bへローカルメモリバス200a、200bを用いて接続する。また、フラッシュメモリ203a、203bへフラッシュメモリバス202a、202bを用いて接続する。尚、本実施例のメディアプロセッサ及びそれに相当する部分は1チップで構成されるが、複数チップにて実現することも可能である。
【0016】
メディアプロセッサ100a内部は内部バス109を用いて、演算を行うプロセッサコア101、PCIバス8と接続するためのPCIバスインターフェース102、プロセッサコア101の演算補助を行うコプロセッサ103、ローカルメモリへのアクセスを制御するメモリインターフェース104、I/Oインターフェースを制御するI/Oインターフェース105、暗号処理を行う暗号処理演算回路108が接続されている。暗号処理としては、Multi2/DES等がある。また、コプロセッサ103にコプロセッサ用メモリバス107を用いてコプロセッサ用メモリ106へ接続されている。
【0017】
さらに、PCIバスインターフェース102は動作設定を行うためのPCIバスインターフェースPIOレジスタ116を、プロセッサコア101はプロセッサコアPIOレジスタ117を、コプロセッサ103はコプロセッサPIOレジスタ118を、メモリインターフェース104はメモリインターフェースPIOレジスタ119を、I/Oインターフェース105はI/OインターフェースPIOレジスタ120を、暗号処理演算回路108は暗号処理演算回路PIOレジスタ121を、それぞれ持っている。
【0018】
メディアプロセッサ100aのブート時、I/Oインターフェース105がフラッシュメモリ203aからプログラムをロードし、内部バス109を通してプロセッサコア101がそのプログラムを実行することで、まずPCIバスインターフェース102内のTLB制御回路112へTLB書き換えリクエストを発生する。そのリクエストに応じてTLB制御回路112はTLB更新信号115をTLB111へ出すことでTLB111内部を変更し、起動時アクセス可能であったプロセッサ内部と、メディアプロセッサ100aの持つローカルメモリ201aとフラッシュメモリ203aの全領域のうち、ある特定の領域のみをアクセスできるようにする。
【0019】
メインCPU1からメディアプロセッサ100aへのリードアクセスが発生した場合には、そのリクエスト信号はノースブリッジ3、サウスブリッジ7へと送られ、PCIバス8を通してメディアプロセッサ100a内部のPCIバスインターフェース102が受ける。リクエスト信号を受けたアクセス制御回路110は、リードするアドレスがアクセス可能であるかどうかをTLB111へTLB判定信号113を通して問い合わせる。その信号を受け取ったTLB111は設定されているアドレスと比較し、その合否をTLB合否信号114を通してアクセス制御回路へ返答する。返答がアクセス可能であることを示していた場合、内部バス109へリクエストを出し、目的のデータを引き出し、PCIバス8を通してサウスブリッジ7、ノースブリッジ3を経由しメインCPUへとデータを返す。しかし、アクセスできない領域へのリードリクエストであった場合にはアクセス制御回路110は不定のデータをメインCPU1へ返す。
【0020】
また、ライトリクエストがメインCPU1からメディアプロセッサ100aへ出された場合、リードリクエストと同じ経路でPCIバスインターフェース102へと送られる。ライトリクエストを受け取ったアクセス制御回路110は、ライトするアドレスがアクセス可能であるかどうかをTLB111へTLB判定信号113を通して問い合わせる。その信号を受け取ったTLB111は内部のアドレスと比較し、その合否をTLB合否信号114を通してアクセス制御回路へ返答する。返答がアクセス可能であることを示していた場合であり、内部バス109へリクエストを出し、書き換えを行う。しかし、アクセスできない領域へのライトリクエストであった場合にはアクセス制御回路110はその要求を破棄する。
【0021】
さらに、他のPCIデバイスであるメディアプロセッサ100bからのリードリクエストやライトリクエストも、メインCPU1からのアクセスと同様に判定が行われアクセス制限が行われる。
【0022】
特に、TLB111の変更はプロセッサコア101からのみ変更可能であり、メインCPU1や他のPCIデバイスからの変更は一切行うことができない。
【0023】
図2は汎用バスインターフェース123を持つメディアプロセッサ126の構成図である。汎用バスインターフェースとはアドレスバスとデータバス、リクエストなどの制御信号を持つバスである。リードリクエストとアドレスを発行することでデータバスに、要求したアドレスのデータを得ることができ、また、ライトリクエストとアドレスを発行し、データバスに書き込むデータを送信することで、変更するアドレスのデータを書き換えることができる。
【0024】
メディアプロセッサ126は内部バス109を持ち、その内部バス109にプロセッサコア101、コプロセッサ103、メモリインターフェース104、I/Oインターフェース105、暗号処理演算回路108、汎用バスインターフェース123が接続されている。コプロセッサ103はコプロセッサ用メモリバス107を用いてコプロセッサ用メモリ106へ接続、メモリインターフェース104はローカルメモリバス200を用いてローカルメモリ201へ接続、I/Oインターフェース105はフラッシュメモリバス202を用いてフラッシュメモリ203へ接続している。
【0025】
さらに、汎用バスインターフェース123は動作設定を行うための汎用バスインターフェースPIOレジスタ116を、プロセッサコア101はプロセッサコアPIOレジスタ117を、コプロセッサ103はコプロセッサPIOレジスタ118を、メモリインターフェース104はメモリインターフェースPIOレジスタ119を、I/Oインターフェース105はI/OインターフェースPIOレジスタ120を、暗号処理演算回路108は暗号処理演算回路PIOレジスタ121を、それぞれ持っている。
【0026】
メディアプロセッサ126がブートすることで、フラッシュメモリ203からI/Oインターフェース105がブートプログラムを内部バス109を通してプロセッサコア101へ送る。そのプログラムによってプロセッサコア101より内部バス109を用いてTLB制御回路112へTLB書き換えリクエストを発生し、汎用バスインターフェース123内のTLB111を更新する。その更新によって、起動時アクセス可能であったプロセッサ内部と、メディアプロセッサ102の持つローカルメモリ201とフラッシュメモリ203の全領域のうち、ある特定の領域のみをアクセスできるようにする。
【0027】
汎用バス122を用いてメディアプロセッサ126と通信を行う汎用プロセッサ125は汎用プロセッサ用フラッシュメモリ127を汎用プロセッサ用フラッシュメモリバス128を用いて接続されており、また汎用プロセッサ用ローカルメモリ129と汎用プロセッサ用ローカルメモリバス130を用いて接続している構成である。この汎用プロセッサ125からメディアプロセッサ126へのリードリクエストによりアクセス制御回路124が、リードするアドレスがアクセス可能であるかどうかをTLB111へTLB判定信号113を通して問い合わせる。その信号を受け取ったTLB111は設定されているアドレスと比較し、その合否をTLB合否信号114を通してアクセス制御回路へ返答する。返答がアクセス可能であることを示していた場合、内部バス109へリクエストを出し、目的のデータを引き出し、汎用バス122を通して汎用プロセッサ125へ返答する。
【0028】
また、ライトリクエストが汎用プロセッサ125からメディアプロセッサ126へ出された場合、リードリクエストと同様にアクセス可能領域であるかどうかを判定する。判定の結果、アクセス可能である場合には内部バス109を通して目的のアドレスを書き換えるが、アクセス禁止領域の場合にはライトデータは書き込まれず破棄される。
【0029】
特に、TLB111の変更はプロセッサコア101からのみ変更可能であり、汎用プロセッサ125からの変更は一切行うことができない。
【0030】
演算専用のデジタルシグナルプロセッサ(以下DSP)131に本発明を採用した実施例を図3に示す。
【0031】
DSP131は、内部バス109を持ち、その内部バス109に演算を行うプロセッサコア101、メモリインターフェース104、I/Oインターフェース105、汎用バスインターフェース123が接続されている。メモリインターフェース104はローカルメモリバス200を用いてローカルメモリ201へ接続、I/Oインターフェース105はフラッシュメモリバス202を用いてフラッシュメモリ203へ接続している。
【0032】
汎用バスインターフェース123は動作設定を行うための汎用バスインターフェースPIOレジスタ116を、プロセッサコア101はプロセッサコアPIOレジスタ117を、メモリインターフェース104はメモリインターフェースPIOレジスタ119を、I/Oインターフェース105はI/OインターフェースPIOレジスタ120を、それぞれ持っている。
【0033】
汎用バスインターフェース122にはホストCPUとなる汎用プロセッサ125が接続されており、その汎用プロセッサ125には汎用プロセッサ用フラッシュメモリ127が汎用プロセッサ用フラッシュメモリ128を用いて接続され、また汎用プロセッサ用ローカルメモリ129が汎用プロセッサ用ローカルメモリバス130を用いて接続されている。この汎用プロセッサ125から、通常全てのDSP131内部へアクセスすることが可能であり、このとき、DSP131は汎用プロセッサフラッシュメモリからプログラムをロードしてブートし、DSP131の初期設定もあわせて行う。初期設定が完了し、DSP131は内部バス109から、I/Oインターフェース105を通してフラッシュメモリ203から汎用バスインターフェース123内のTLB111の設定を行う。プロセッサコア101からのTLB書き換えリクエストを受けたTLB制御回路112はTLB更新信号115をTLB111へ出すことでTLB111内部を変更し、起動時にアクセス可能であったDSP内部と、DSP131の持つローカルメモリ201とフラッシュメモリ203の全領域のうち、ある特定の領域のみをアクセスできるようにする。
【0034】
この汎用プロセッサ125からDSP131へのリードリクエストによりアクセス制御回路124が、リードするアドレスがアクセス可能であるかどうかをTLB111へTLB判定信号113を通して問い合わせる。その信号を受け取ったTLB111は設定されているアドレスと比較し、その合否をTLB合否信号114を通してアクセス制御回路へ返答する。返答がアクセス可能であることを示していた場合、内部バス109へリクエストを出し、目的のデータを引き出し、汎用バス122を通して汎用プロセッサ125へ返答する。
【0035】
また、ライトリクエストが汎用プロセッサ125からDSP131へ出された場合、リードリクエストと同様にアクセス可能領域であるかどうかを判定する。判定の結果、アクセス可能である場合には内部バス109を通して目的のアドレスを書き換えるが、アクセス禁止領域の場合にはライトデータは書き込まれず破棄される。
【0036】
図4は外部バス140と内部バス141を接続するためのバスインターフェース回路に本発明を適応した構成図を示したものである。
【0037】
アクセス制御回路124は外部バス140と内部バス141へ接続されており、双方のバス間のデータ転送を行う。アクセス制御回路124からアクセス可能であるかどうかを調査するために照会アドレス142を用いてTLB111へ接続する。それを受けたTLB111はアクセス可能であるかどうかの合否判定を行い、その結果であるTLB合否信号143と、TLB111を用いてアドレス変換を行った結果のアドレス144をアクセス制御回路124へ送る。その結果を用いてアクセス制御回路は内部バス141へのリクエストを出力する。また、内部バス141を通してのみTLB111は書き換え可能であるため、内部バス141からのTLB更新要求をTLB制御回路147が受け、TLB更新信号145とTLB111内のどのエントリを変更するかを通知するアドレスをエントリアドレス146を通して、TLB111へ送る。送られてきたアドレスを元にTLB111内部を更新し、アクセスの制限を行うことが可能となる。
【0038】
ここで、TLB更新要求はプロセッサコア101から発行される。また、上記TLB更新要求は、アクセス制御回路にも送信されるが、内部バスのアドレスからアクセス制御回路とTLB制御回路のどちらかへの要求と判断される。
【0039】
図5は図4とは別の実現方法で本発明を適応した実施例を示したものである。アクセス制御回路150は外部バス151と内部バス152へ接続されており、双方のバス間のデータ転送を行う。許可ビット制御回路161は内部バス152に接続されたプロセッサコア等からのリクエストを随時受け付けており、外部バス151からのアクセスの制限を変更したい場合に要求が送られる。
【0040】
まず、外部バス151からリード、もしくはライトリクエストにより、アドレスがアクセス制御回路150とアクセス判定回路153内部のアドレスデコーダ154へと送られる。アドレスデコーダ154へと送られたアドレスにより領域選択信号155をセレクタ156へ送る。許可ビット群160から許可ビット信号158、159を通してセレクタ156へ常に送られている許可ビット信号の一つを領域選択信号155により、その一つを選択しアクセス合否信号157を通してアクセス制御回路150へ結果を送る。ここで、ビット群は、レジスタ群に格納されたビット情報の意である。その信号を受けたアクセス制御回路150は要求のあったアドレスに対して破棄するかを決定し、アクセス可能領域であるならば内部バス152へリクエストを発生させる。
【0041】
また、許可ビット群160の書き換えは内部バス152より発生した書き換え要求を許可ビット制御回路161へ送り、その要求によって変更するビットへ許可ビット変更信号162、163を通して、許可ビット群160を変更する。特に、許可ビット群160の変更は内部バス152からのみ変更可能であり、外部バス151からの変更は一切行うことができない。
【0042】
図6は、アクセス制御のフローチャートである。まず、メディアプロセッサが起動し(400)、TLBの設定401を行う。TLB初期値402からデータを読み出し、TLBの設定を行うが、この初期設定値はフラッシュメモリ等の不揮発性メモリに収められている。TLBの設定401後に、メディアプロセッサは、プログラムの読み込み403において、TLB初期値402同様にフラッシュメモリに収められたプログラム404をメディアプロセッサ自身のローカルメモリへ読み出す。
【0043】
そのプログラムを実行中に外部からのアクセス405が発生したかどうかを判定し、発生していない場合はプログラム実行を継続し、発生した場合はTLBの参照406を行う。TLBの参照406の結果、許可領域のアクセス407であるかどうかを判別し、許可領域ではなかった場合はそのリクエストを破棄し、プログラムの実行を継続し、外部からのアクセス405が発生するまで待機する。許可領域のアクセスであった場合にはデータ転送408を行い、リードリクエストであればメモリ409からデータを読み出し、ライトリクエストであればメモリ409へ書き込みを行う。この時のメモリ409はローカルメモリや内部メモリ、内部レジスタが対象となる。
【0044】
TLB内部の構造を図7に示す。まず、TLB111内部の情報を書き換えるため、TLB更新信号115を受信する。TLB更新信号115にはTLBエントリデータ300とTLBアドレス301が含まれる。TLBアドレス301の信号はデコーダ302に送信され、デコーダ302で書き換えるべきTLB111のエントリが確定する。そのアドレスに対して、TLBエントリデータ300が書き込まれ、TLB111の内容である有効ビット303、仮想ページ番号304、アクセスサイズ305が更新される。
【0045】
更新されたTLB111内の比較器310では、外部からのアクセスによるアクセスアドレス307とTLB111に格納された内容と比較をする。このとき、有効ビット303は有効ビット信号311を通して比較器310へ送られ、有効なエントリとのみ比較を行う。有効なエントリの仮想ページ番号304は、アクセスが許可されるアドレスの先頭番地を示しており、アクセスサイズ305を足した値が終了番地を示している。そのため、これらの信号をそれぞれ仮想ページ番号信号308とアクセスサイズ信号309として比較器310へ送り、アクセスアドレス307がその範囲内のアクセスであるか否かを判定し、比較結果312をエントリ毎に出力する。
【0046】
エントリ毎に出力された比較結果312はOR回路313によって論理和をとり、アクセス判定信号314を返す。このような回路によってアクセスの許可、不許可を決定する。
【0047】
さらにアドレス変換機能を持った場合のTLB内部の構造を図8に示す。TLB111内部の情報を書き換えるため、TLB更新信号115があり、その信号はTLBエントリデータ300とTLBアドレス301の信号である。TLBアドレス301の信号をデコーダ302によって書き換えるべきTLB111のエントリが確定する。そのアドレスに対して、TLBエントリデータ300が書き込まれ、TLB111の内容である有効ビット303、仮想ページ番号304、アクセスサイズ305、物理ページ番号316が更新される。尚、本実施例では、上記パラメータを更新すべきパラメータとして選択したが、常に上記パラメータの更新を要するものではない。
【0048】
例えば、有効ビットを選択しない場合は、最初はすべて同じデータを物理ページ番号、アクセスサイズに入れておいて、かつ、アクセスサイズは全領域アクセス可能にすることが考えられる。
【0049】
また、物理ページ番号、アクセスサイズは、始点、終点を示し、どこからどこまでをアクセスできるかを記述しているが、これらのパラメータを選択しない場合は、物理ページ領域を始点として固定領域をアクセス可能にすることも可能である。
【0050】
更新されたTLB111は外部からのアクセスによるアクセスアドレス307が、比較器310でTLB111の内容と比較をする。このとき、有効ビット303を有効ビット信号311を通して比較器310へ送り、有効なエントリとのみ比較を行う。有効なエントリの仮想ページ番号304は、アクセスが許可されるアドレスの先頭番地を示しており、アクセスサイズ305を足した値が終了番地を示している。そのため、これらの信号をそれぞれ仮想ページ番号信号308とアクセスサイズ信号309として、比較器310へ送り、比較器310ではアクセスアドレス307がその範囲内をアクセスしているかを判定し、比較結果312を各エントリ毎に出力する。この信号はOR回路313と、該当するエントリの物理ページ番号を選択するセレクタ318へ送られる。OR回路313へ送られた比較結果312は論理和をとり、アクセス判定信号314を返す。また、セレクタ318では、n個ある物理ページ番号(PPN)316のうちの一つを選択し、変換後アドレス319を出力する。この変換は、外部バスからのアクセスが発生した場合、外部バス上のアドレスで行われる。そのアドレスはTLB111を搭載するプロセッサ内部のアドレスとは違うため、アドレスの変換を行う必要がある。このアドレス変換でのボトルネックを解消するために物理ページ番号への変換機能を持たせ、プロセッサ内部をアクセスできるアドレスへ高速に変換することが可能である。
【0051】
TLB111にアクセス可能領域、不可領域を設定した場合を図9に示す。TLB111内のエントリA330によってローカルメモリ334を参照可能領域に設定している。また、エントリB331によってローカルメモリ336を参照可能領域に設定している。ローカルメモリ335とローカルメモリ337はTLB111によって参照可能領域に設定されていないため、外部からのアクセスは遮断される領域となる。
【0052】
また、エントリC332によってコプロセッサ用メモリ338の領域を参照することが可能である。しかし、コプロセッサ用メモリ339の領域はTLB111によって参照可能領域に設定されていないため、外部からのアクセスは遮断される。同様に、レジスタマップの領域のうち、エントリD333によってレジスタマップ341が参照可能領域となっている。レジスタマップ341の前後の空間である、レジスタマップ340とレジスタマップ342は参照不可領域であり、プロセッサ外部からのアクセスは遮断され、リード、ライトすることができない。
【0053】
ただし、アクセス不可領域は外部からのアクセスのみ遮断し、プロセッサ内部からは、制限なくアクセスすることができる。
【0054】
また、図10にはPCIのベースアドレスレジスタ(以下、BAR)を用いてメモリ空間のアクセスできる領域を制限する方法を示す。
【0055】
まず、PCIのBARを用いてメモリ空間のアクセスできる領域を制限する方法の概要を示す。
【0056】
PCIデバイスには、そのデバイスが必要とするメモリ空間があり、各デバイスによってそのサイズは様々である。現在のPCIの規格ではPCIは4GBのメモリ空間を持っているが、その空間上に、PCIデバイスのメモリ空間を割り当てている。例えば、PCIデバイスAが0x4000のメモリ空間を持っていたとき、PCI空間の0x1000から割り当てると、PCIバス0x1000〜0x4fffをアクセスすると、PCIデバイスAのメモリ空間を操作することが可能となる。ここで、該メモリ空間を設定するときに使用するものがBARであり、デバイス側が必要に応じて自分自身のBARのサイズを変更できるようにするものである。具体的には、PCIデバイスは128MBのメモリを持っていたとき、本来、PCI空間には128MB分の空間を割り当てることができる。しかし、故意に64MBしか割り当てないようにする(実現方法は図10、11)ことで、PCIから残りの64MBを見えないようにすることができる。
【0057】
例えば、PCIバス上にリクエストが発生したとき、各PCIデバイスはそのリクエストのアドレスをBARの内容と比較し、そのアドレスが自分宛と判断したときに返答をする。つまり、PCIデバイスのPCIインターフェースは設定されたBARとリクエストアドレスを比較し、自分のメモリ空間へのアクセスかを判定している。しかし、BARがあらかじめ64MBしかないと設定されていれば、65MBのアクセスがきたとしても、自分へのアクセスではないと判断する。
【0058】
次に、PCIのBARを用いてメモリ空間のアクセスできる領域を制限する具体的な方法を示す。
【0059】
プロセッサの外部より入力されるBARの領域を指定するBAR設定信号350が、電源が投入、もしくはソフトウェアリセットや外部リセットボタンによるリセットが発生した場合等にデータ保持レジスタ354によって保持される。リセット信号351が論理値1の時にリセット期間であることを表す場合、クロック信号353とともにAND回路352に入力して論理積をとり、リセット信号351が論理値1を取ったときにデータ保持レジスタ354を更新する。保持データ355はデコーダ356によってBARへ送るデータが確定する。
【0060】
確定した信号は、BAR363のnビット目364、n+1ビット目365、n+2ビット目366、n+3ビット目367用にそれぞれデコード結果358、359、360、361をAND回路362へ送る。それらの信号とBAR変更信号357と論理積がとられ、その結果がBAR363のnビット目364、n+1ビット目365、n+2ビット目366、n+3ビット目367に反映される。
【0061】
この図10の方法の場合、デコーダ356からデコード結果358、359、360、361へ全て論理値1が出力されていた場合、BAR変更信号357によってnビット目364を含めた上位のビットは変更することが可能である。この領域は、PCI空間へ割り当てられる最小領域であり、メモリ空間は2^nを持つこととなる。このようにして、PCI空間へ最大2^(n+3)の領域を割り当てることが可能である。このような設定ができるプロセッサにおいて2^(n+3)のローカルメモリを持っていたとして、BARへ2^nを設定できるようにする。この場合、番地0〜(2^n−1)まではPCI空間から参照可能であるが、番地(2^n)〜(2^(n+3)−1)まではPCI空間に割り当てられないため、外部のデバイスからは不可視となり、アクセスすることはできない。このような方法を用いてアクセスを抑制することができる。
【0062】
図10のデータ保持レジスタ354をプロセッサ内部から変更する場合を図11に示す。セレクタ369を用いて選択信号370によって、データ保持レジスタ354かプロセッサ内部からのBAR領域を指定するBAR設定信号368を選択する。選択したデータを再度データ保持レジスタ354を更新する。保持データ355はデコーダ356によってBARへ送るデータが確定する。確定した信号は、BAR363のnビット目364、n+1ビット目365、n+2ビット目366、n+3ビット目367用にそれぞれデコード結果358、359、360、361をAND回路362へ送る。それらの信号とBAR変更信号357と論理積がとられ、その結果がBAR363のnビット目364、n+1ビット目365、n+2ビット目366、n+3ビット目367に反映される。
【0063】
つまり、ベース・アドレス・レジスタのある特定のビットを論理値0固定する機能を有するPCIバスインターフェースにおいて、ある特定のベース・アドレス・レジスタのビットを論理値0固定にすることで、PCIデバイスが持つローカルメモリよりも小さいメモリ空間を、PCIバス上のメモリ空間へ割り当て、ローカルメモリを持つPCIデバイス自身は全空間にアクセスすることが可能であるが、それ以外のPCIデバイスはPCIバス上のメモリ空間へ割り当てた小さいメモリ空間にのみアクセスできる。
【0064】
このような方法によってもBARを変更することが可能であり、アクセス不可領域を指定することが可能である。
【0065】
本発明を採用したメディアプロセッサを搭載したセット・トップ・ボックス(以下、STB)を図12に示す。
【0066】
STB380は、メディアプロセッサ100と、ローカルメモリバス200を用いてローカルメモリ201、フラッシュメモリバス202を用いてフラッシュメモリ203、汎用バス381を用いてサービスポート382が接続、搭載されている。また、本システムはSTBであるため、映像信号の入出力を行うビデオ入出力386、音声信号の入出力を行うオーディオ入出力387、映像信号の解読などに使用する暗号鍵を保持する暗号記憶カードインターフェース信号388、外部の記憶装置と高速にデータ通信を行うための高速デジタルバス389、BSデジタルチューナから映像信号を受けるトランスポート・ストリーム・インターフェース信号390を持つ。
【0067】
また、サービスポート382は故障診断時に保守端末391を接続するためのものであり、サービスポート382と汎用インターフェース信号383を用いて接続する。汎用インターフェース信号383は保守用プロセッサ392と接続されており、保守プロセッサ自身もローカルメモリバス393を用いてローカルメモリ394が接続されている。
【0068】
保守端末391が接続された場合には、STB内部のメモリがリード、ライトできる状態ではなく、ローカルメモリ上のアクセス可能領域385のみ、読み書き可能である。ローカルメモリ上のアクセス不可領域384はSTB380に搭載されているメディアプロセッサ100からのみアクセス可能であり、保守を行う場合はアクセス可能領域385を用いてメディアプロセッサ100と通信を行うこととなる。
【0069】
このため、保守端末以外がサービスポート382へ接続され、メディアプロセッサ100内の重要なデータである、暗号解読に使用する暗号鍵や、メディアプロセッサ100を動作させるソフトウェアを保護することが可能である。
【0070】
また、外部からの不正なアクセスにより、メディアプロセッサ内部の機密事項である暗号鍵やソフトウェアが格納されているメモリへのアクセスを遮断することができ、そのアクセス範囲はアプリケーションによって自由に変更可能である。尚、本実施例でアクセス制限がかかるのは物理的な領域であるが、論理的な領域について制限をかけてもよい。
【0071】
本発明は、上述の実施の形態に限定されるものではなく、適用分野に関わらず、要旨を逸脱しない範囲で変更し実施し得ることは述べるまでもない。
【符号の説明】
【0072】
1…メインCPU、3…ノースブリッジ、5…主記憶装置、7…サウスブリッジ、100…メディアプロセッサ、101…プロセッサコア、102…PCIバスインターフェース、110…アクセス制御回路、111…TLB、112…TLB制御回路、125…汎用プロセッサ、131…デジタルシグナルプロセッサ、201…ローカルメモリ、203…フラッシュメモリ、303…有効ビット、304…仮想ページ番号、305…アクセスサイズ、316…物理ページ番号
【特許請求の範囲】
【請求項1】
演算を行うプロセッサコアと、外部バスと接続するための外部バスインターフェースと、ローカルメモリへのアクセスを制御するメモリインターフェースと、前記プロセッサコアと前記外部バスインターフェースと前記メモリインターフェースとを接続する内部バスとが単一の半導体チップに集積されて成るプロセッサであって、
前記外部バスインターフェースは、前記プロセッサの外部に配置される他のプロセッサから前記外部バスを介してリクエストを受けるアクセス制御回路と、前記アクセス制御回路に接続され前記他のプロセッサからの前記リクエストに係る前記プロセッサの内部へのアクセスの可否を判定するTLBと、前記プロセッサコアからの要求により前記TLBの内容を書き換えるTLB制御回路とを有し、
前記他のプロセッサからの前記リクエストを受けた前記アクセス制御回路は、該リクエストのアドレスが、前記TLB内に設定されたアクセス許可範囲内のアドレスか否か問い合わせるTLB判定信号を前記TLBへ送信し、
前記TLBは、前記リクエストのアドレスが、前記TLB内に設定されたアクセス許可範囲内のアドレスか否かを検索し、アクセス可否を示すTLB合否信号を前記アクセス制御回路へ返信し、
前記アクセス制御回路は、前記TLB合否信号がアクセス可であることを示している場合、前記内部バスへの前記リクエストに係るアクセスを許可し、前記TLB合否信号がアクセス否であることを示している場合、前記リクエストを破棄し、
前記TLBは、前記内部バスからのみ設定可能であり、前記他のプロセッサからの前記リクエストに係る前記アクセスが許可された場合に前記リクエストの前記アドレスを前記内部バスのアドレスに変換する機能を有する
ことを特徴とするプロセッサ。
【請求項2】
請求項1において、
前記TLB制御回路は、前記プロセッサコアが出力するTLB更新要求に基づき、前記アクセス許可範囲を変更可能である
ことを特徴とするプロセッサ。
【請求項3】
請求項1において、
前記外部バスは、PCIバスである
ことを特徴とするプロセッサ。
【請求項4】
請求項1において、
前記外部バスは、汎用バスである
ことを特徴とするプロセッサ。
【請求項5】
請求項1において、
前記内部バスに接続され、暗号処理を行う暗号演算回路をさらに有し、
前記アクセス制御回路は、当該暗号演算回路の秘密鍵や暗号処理方法を決定するレジスタへのアクセスを制限する
ことを特徴とするプロセッサ。
【請求項6】
請求項1において、
前記アクセス制御回路は、前記TLB合否信号がアクセス可であることを示している場合、前記内部バス、前記メモリインターフェースを介して前記ローカルメモリへのアクセスを許可する
ことを特徴とするプロセッサ。
【請求項7】
外部バスを介して他のプロセッサに接続されたプロセッサにおけるバスインターフェース装置であって、
前記プロセッサ内の内部バスに接続され、前記プロセッサ内には演算を行うプロセッサコアを有し、
前記他のプロセッサから前記外部バスを介してリクエストを受けるアクセス制御回路と、前記アクセス制御回路に接続され前記他のプロセッサからの前記リクエストに係る前記プロセッサの内部へのアクセスの可否を判定するTLBと、前記プロセッサコアからの要求により前記TLBの内容を書き換えるTLB制御回路とを有し、
前記他のプロセッサからの前記リクエストを受けた前記アクセス制御回路は、該リクエストのアドレスが、前記TLB内に設定されたアクセス許可範囲内のアドレスか否か問い合わせるTLB判定信号を前記TLBへ送信し、
前記TLBは、前記リクエストのアドレスが、前記TLB内に設定されたアクセス許可範囲内のアドレスか否かを検索し、アクセス可否を示すTLB合否信号を前記アクセス制御回路へ返信し、
前記アクセス制御回路は、前記TLB合否信号がアクセス可であることを示している場合、前記内部バスへの前記リクエストに係るアクセスを許可し、前記TLB合否信号がアクセス否であることを示している場合、前記リクエストを破棄し、
前記TLBは、前記内部バスからのみ設定可能であり、前記他のプロセッサからの前記リクエストに係る前記アクセスが許可された場合に前記リクエストの前記アドレスを前記内部バスのアドレスに変換する機能を有する
ことを特徴とするバスインターフェース装置。
【請求項8】
請求項7において、
前記外部バスからアクセスされたアドレスを前記内部バスで用いるためのアドレスに変換するデコーダを有し、
前記アクセス制御回路は、前記デコーダで変換されたアドレスを用いて前記内部バスへリクエストを送信する
ことを特徴とするバスインターフェース装置。
【請求項9】
請求項8において、
前記プロセッサ内部の所定のアドレス空間がアクセス可能であるかを示す許可ビット群を格納したレジスタと、前記他のプロセッサからのアクセスが示すアドレスが前記プロセッサ内部のアクセス可能な領域のアドレスか否かを判定するアクセス判定回路を有し、
前記アクセス判定回路は、前記デコーダと当該デコーダに接続されたセレクタとを備え、
前記デコーダで変換されたアドレスから領域選択信号を生成し、前記許可ビット群のレジスタから出力される許可ビット信号と前記領域選択信号とを比較し、
前記領域選択信号と前記許可ビット信号とが一致した場合は、前記アクセスが可であることを示すアクセス合否信号を出力し、
前記領域選択信号と前記許可ビット信号とが一致しない場合は、前記アクセスが否であることを示すアクセス合否信号を出力する
ことを特徴とするバスインターフェース装置。
【請求項10】
請求項9において、
前記許可ビット群に格納されたデータの更新を行う許可ビット制御回路をさらに有し、
前記許可ビット制御回路は、前記内部バスを介して送信される書き換え要求信号に基づき、前記許可ビット群に格納されたデータを変更可能である
ことを特徴とするバスインターフェース装置。
【請求項11】
記憶装置が接続された第1のプロセッサ、第2のプロセッサ、前記第1のプロセッサと前記第2のプロセッサとを接続する外部バスとを有するコンピュータシステムであって、
前記第1のプロセッサは、演算を行うプロセッサコアと、前記外部バスに接続されるための外部バスインターフェースと、前記記憶装置へのアクセスを制御するメモリインターフェースと、前記プロセッサコアと前記外部バスインターフェースと前記メモリインターフェースとを接続する内部バスとが単一の半導体チップに集積されて成り、
前記第2のプロセッサから前記記憶装置へのアクセスがあった場合、前記第1のプロセッサは、
該アクセスのアドレスが、当該第1のプロセッサ内のTLBに予め設定されたアクセス許可範囲内のアドレスか否かを判断し、
前記アクセスのアドレスが、前記アクセス許可範囲内のアドレスに含まれる場合、前記内部バスを介して前記記憶装置へのアクセスを許可し、
前記アクセスのアドレスが、前記アクセス許可範囲内のアドレスに含まれない場合、前記アクセスを破棄して前記記憶装置へのアクセスを許可せず、
前記TLBは、前記内部バスからのみ設定可能であり、前記第2のプロセッサからのリクエストに係る前記アクセスが許可された場合に前記リクエストの前記アドレスを前記内部バスのアドレスに変換する機能を有する
ことを特徴とするコンピュータシステム。
【請求項12】
請求項11において、
前記外部バスインターフェースは、前記第2のプロセッサから前記外部バスを介してリクエストを受けるアクセス制御回路と、前記アクセス制御回路に接続され前記第2のプロセッサからの前記リクエストに係る前記プロセッサの内部へのアクセスの可否を判定するTLBと、前記プロセッサコアからの要求により前記TLBの内容を書き換えるTLB制御回路とを有し、
前記第2のプロセッサからの前記リクエストを受けた前記アクセス制御回路は、該リクエストのアドレスが、前記TLB内に設定されたアクセス許可範囲内のアドレスか否か問い合わせるTLB判定信号を前記TLBへ送信し、
前記TLBは、前記リクエストのアドレスが、前記TLB内に設定されたアクセス許可範囲内のアドレスか否かを検索し、アクセス可否を示すTLB合否信号を前記アクセス制御回路へ返信し、
前記アクセス制御回路は、前記TLB合否信号がアクセス可であることを示している場合、前記内部バスへの前記リクエストに係るアクセスを許可し、前記TLB合否信号がアクセス否であることを示している場合、前記リクエストを破棄する
ことを特徴とするコンピュータシステム。
【請求項13】
任意の機能を有するモジュールと、外部バスに接続されるための外部バスインターフェースと、前記モジュールと前記外部バスインターフェースとを接続する内部バスとが単一の半導体チップに集積されて成るプロセッサであって、
前記外部バスに接続される他のプロセッサから前記モジュールへのアクセスがあった場合、前記プロセッサは、
該アクセスのアドレスが、当該プロセッサ内のTLBに予め設定されたアクセス許可範囲内のアドレスか否かを判断し、
前記アクセスのアドレスが、前記アクセス許可範囲内のアドレスに含まれる場合、前記内部バスを介して前記モジュールへのアクセスを許可し、
前記アクセスのアドレスが、前記アクセス許可範囲内のアドレスに含まれない場合、前記アクセスを破棄して前記モジュールへのアクセスを許可せず、
前記TLBは、前記内部バスからのみ設定可能であり、前記他のプロセッサからのリクエストに係る前記アクセスが許可された場合に前記リクエストの前記アドレスを前記内部バスのアドレスに変換する機能を有する
ことを特徴とするプロセッサ。
【請求項14】
請求項13において、
当該プロセッサには記憶装置が接続されており、
前記記憶装置へのアクセスを制御するメモリインターフェースをさらに有し、
前記アクセスのアドレスが、前記アクセス許可範囲内のアドレスに含まれる場合、前記内部バス、前記メモリインターフェースを介して前記記憶装置へのアクセスを許可する
ことを特徴とするプロセッサ。
【請求項1】
演算を行うプロセッサコアと、外部バスと接続するための外部バスインターフェースと、ローカルメモリへのアクセスを制御するメモリインターフェースと、前記プロセッサコアと前記外部バスインターフェースと前記メモリインターフェースとを接続する内部バスとが単一の半導体チップに集積されて成るプロセッサであって、
前記外部バスインターフェースは、前記プロセッサの外部に配置される他のプロセッサから前記外部バスを介してリクエストを受けるアクセス制御回路と、前記アクセス制御回路に接続され前記他のプロセッサからの前記リクエストに係る前記プロセッサの内部へのアクセスの可否を判定するTLBと、前記プロセッサコアからの要求により前記TLBの内容を書き換えるTLB制御回路とを有し、
前記他のプロセッサからの前記リクエストを受けた前記アクセス制御回路は、該リクエストのアドレスが、前記TLB内に設定されたアクセス許可範囲内のアドレスか否か問い合わせるTLB判定信号を前記TLBへ送信し、
前記TLBは、前記リクエストのアドレスが、前記TLB内に設定されたアクセス許可範囲内のアドレスか否かを検索し、アクセス可否を示すTLB合否信号を前記アクセス制御回路へ返信し、
前記アクセス制御回路は、前記TLB合否信号がアクセス可であることを示している場合、前記内部バスへの前記リクエストに係るアクセスを許可し、前記TLB合否信号がアクセス否であることを示している場合、前記リクエストを破棄し、
前記TLBは、前記内部バスからのみ設定可能であり、前記他のプロセッサからの前記リクエストに係る前記アクセスが許可された場合に前記リクエストの前記アドレスを前記内部バスのアドレスに変換する機能を有する
ことを特徴とするプロセッサ。
【請求項2】
請求項1において、
前記TLB制御回路は、前記プロセッサコアが出力するTLB更新要求に基づき、前記アクセス許可範囲を変更可能である
ことを特徴とするプロセッサ。
【請求項3】
請求項1において、
前記外部バスは、PCIバスである
ことを特徴とするプロセッサ。
【請求項4】
請求項1において、
前記外部バスは、汎用バスである
ことを特徴とするプロセッサ。
【請求項5】
請求項1において、
前記内部バスに接続され、暗号処理を行う暗号演算回路をさらに有し、
前記アクセス制御回路は、当該暗号演算回路の秘密鍵や暗号処理方法を決定するレジスタへのアクセスを制限する
ことを特徴とするプロセッサ。
【請求項6】
請求項1において、
前記アクセス制御回路は、前記TLB合否信号がアクセス可であることを示している場合、前記内部バス、前記メモリインターフェースを介して前記ローカルメモリへのアクセスを許可する
ことを特徴とするプロセッサ。
【請求項7】
外部バスを介して他のプロセッサに接続されたプロセッサにおけるバスインターフェース装置であって、
前記プロセッサ内の内部バスに接続され、前記プロセッサ内には演算を行うプロセッサコアを有し、
前記他のプロセッサから前記外部バスを介してリクエストを受けるアクセス制御回路と、前記アクセス制御回路に接続され前記他のプロセッサからの前記リクエストに係る前記プロセッサの内部へのアクセスの可否を判定するTLBと、前記プロセッサコアからの要求により前記TLBの内容を書き換えるTLB制御回路とを有し、
前記他のプロセッサからの前記リクエストを受けた前記アクセス制御回路は、該リクエストのアドレスが、前記TLB内に設定されたアクセス許可範囲内のアドレスか否か問い合わせるTLB判定信号を前記TLBへ送信し、
前記TLBは、前記リクエストのアドレスが、前記TLB内に設定されたアクセス許可範囲内のアドレスか否かを検索し、アクセス可否を示すTLB合否信号を前記アクセス制御回路へ返信し、
前記アクセス制御回路は、前記TLB合否信号がアクセス可であることを示している場合、前記内部バスへの前記リクエストに係るアクセスを許可し、前記TLB合否信号がアクセス否であることを示している場合、前記リクエストを破棄し、
前記TLBは、前記内部バスからのみ設定可能であり、前記他のプロセッサからの前記リクエストに係る前記アクセスが許可された場合に前記リクエストの前記アドレスを前記内部バスのアドレスに変換する機能を有する
ことを特徴とするバスインターフェース装置。
【請求項8】
請求項7において、
前記外部バスからアクセスされたアドレスを前記内部バスで用いるためのアドレスに変換するデコーダを有し、
前記アクセス制御回路は、前記デコーダで変換されたアドレスを用いて前記内部バスへリクエストを送信する
ことを特徴とするバスインターフェース装置。
【請求項9】
請求項8において、
前記プロセッサ内部の所定のアドレス空間がアクセス可能であるかを示す許可ビット群を格納したレジスタと、前記他のプロセッサからのアクセスが示すアドレスが前記プロセッサ内部のアクセス可能な領域のアドレスか否かを判定するアクセス判定回路を有し、
前記アクセス判定回路は、前記デコーダと当該デコーダに接続されたセレクタとを備え、
前記デコーダで変換されたアドレスから領域選択信号を生成し、前記許可ビット群のレジスタから出力される許可ビット信号と前記領域選択信号とを比較し、
前記領域選択信号と前記許可ビット信号とが一致した場合は、前記アクセスが可であることを示すアクセス合否信号を出力し、
前記領域選択信号と前記許可ビット信号とが一致しない場合は、前記アクセスが否であることを示すアクセス合否信号を出力する
ことを特徴とするバスインターフェース装置。
【請求項10】
請求項9において、
前記許可ビット群に格納されたデータの更新を行う許可ビット制御回路をさらに有し、
前記許可ビット制御回路は、前記内部バスを介して送信される書き換え要求信号に基づき、前記許可ビット群に格納されたデータを変更可能である
ことを特徴とするバスインターフェース装置。
【請求項11】
記憶装置が接続された第1のプロセッサ、第2のプロセッサ、前記第1のプロセッサと前記第2のプロセッサとを接続する外部バスとを有するコンピュータシステムであって、
前記第1のプロセッサは、演算を行うプロセッサコアと、前記外部バスに接続されるための外部バスインターフェースと、前記記憶装置へのアクセスを制御するメモリインターフェースと、前記プロセッサコアと前記外部バスインターフェースと前記メモリインターフェースとを接続する内部バスとが単一の半導体チップに集積されて成り、
前記第2のプロセッサから前記記憶装置へのアクセスがあった場合、前記第1のプロセッサは、
該アクセスのアドレスが、当該第1のプロセッサ内のTLBに予め設定されたアクセス許可範囲内のアドレスか否かを判断し、
前記アクセスのアドレスが、前記アクセス許可範囲内のアドレスに含まれる場合、前記内部バスを介して前記記憶装置へのアクセスを許可し、
前記アクセスのアドレスが、前記アクセス許可範囲内のアドレスに含まれない場合、前記アクセスを破棄して前記記憶装置へのアクセスを許可せず、
前記TLBは、前記内部バスからのみ設定可能であり、前記第2のプロセッサからのリクエストに係る前記アクセスが許可された場合に前記リクエストの前記アドレスを前記内部バスのアドレスに変換する機能を有する
ことを特徴とするコンピュータシステム。
【請求項12】
請求項11において、
前記外部バスインターフェースは、前記第2のプロセッサから前記外部バスを介してリクエストを受けるアクセス制御回路と、前記アクセス制御回路に接続され前記第2のプロセッサからの前記リクエストに係る前記プロセッサの内部へのアクセスの可否を判定するTLBと、前記プロセッサコアからの要求により前記TLBの内容を書き換えるTLB制御回路とを有し、
前記第2のプロセッサからの前記リクエストを受けた前記アクセス制御回路は、該リクエストのアドレスが、前記TLB内に設定されたアクセス許可範囲内のアドレスか否か問い合わせるTLB判定信号を前記TLBへ送信し、
前記TLBは、前記リクエストのアドレスが、前記TLB内に設定されたアクセス許可範囲内のアドレスか否かを検索し、アクセス可否を示すTLB合否信号を前記アクセス制御回路へ返信し、
前記アクセス制御回路は、前記TLB合否信号がアクセス可であることを示している場合、前記内部バスへの前記リクエストに係るアクセスを許可し、前記TLB合否信号がアクセス否であることを示している場合、前記リクエストを破棄する
ことを特徴とするコンピュータシステム。
【請求項13】
任意の機能を有するモジュールと、外部バスに接続されるための外部バスインターフェースと、前記モジュールと前記外部バスインターフェースとを接続する内部バスとが単一の半導体チップに集積されて成るプロセッサであって、
前記外部バスに接続される他のプロセッサから前記モジュールへのアクセスがあった場合、前記プロセッサは、
該アクセスのアドレスが、当該プロセッサ内のTLBに予め設定されたアクセス許可範囲内のアドレスか否かを判断し、
前記アクセスのアドレスが、前記アクセス許可範囲内のアドレスに含まれる場合、前記内部バスを介して前記モジュールへのアクセスを許可し、
前記アクセスのアドレスが、前記アクセス許可範囲内のアドレスに含まれない場合、前記アクセスを破棄して前記モジュールへのアクセスを許可せず、
前記TLBは、前記内部バスからのみ設定可能であり、前記他のプロセッサからのリクエストに係る前記アクセスが許可された場合に前記リクエストの前記アドレスを前記内部バスのアドレスに変換する機能を有する
ことを特徴とするプロセッサ。
【請求項14】
請求項13において、
当該プロセッサには記憶装置が接続されており、
前記記憶装置へのアクセスを制御するメモリインターフェースをさらに有し、
前記アクセスのアドレスが、前記アクセス許可範囲内のアドレスに含まれる場合、前記内部バス、前記メモリインターフェースを介して前記記憶装置へのアクセスを許可する
ことを特徴とするプロセッサ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2012−119012(P2012−119012A)
【公開日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願番号】特願2012−32569(P2012−32569)
【出願日】平成24年2月17日(2012.2.17)
【分割の表示】特願2010−175000(P2010−175000)の分割
【原出願日】平成15年3月18日(2003.3.18)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願日】平成24年2月17日(2012.2.17)
【分割の表示】特願2010−175000(P2010−175000)の分割
【原出願日】平成15年3月18日(2003.3.18)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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