ヘテロ接合バイポーラトランジスタの製造方法
本発明は、フォトリソグラフィ技術を適用することなく、ベース領域（７）に自己整合で形成されるベース接続領域（２３）を有するヘテロ接合バイポーラトランジスタを製造する方法を提供する。更に、コレクタ接続領域（３１）及びエミッタ領域（２９）が、フォトリソグラフィ技術を適用することなく、同時に形成され、ベース接続領域に自己整合される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合バイポーラトランジスタの製造方法に関するものである。
【背景技術】
【０００２】
米国特許５，００１，５３３号公報には、コレクタ、ベース及びエミッタ領域を備える円柱の領域を形成するバイポーラトランジスタの製造方法が開示されている。モノシリコンからなるベース領域への接点は、堆積及びフォトリソグラフィ技術を用いてベース領域に隣接するベース接続領域を形成することによって設けられる。エミッタ領域への接点は、ポリシリコン層を堆積し、その後フォトリソグラフィ及びエッチング技術を用いてポリシリコン層をパターン化することによって設けられる。このバイポーラトランジスタの製造方法は、多くの製造工程を必要とし、更に多くのフォトリソグラフィ工程を含み、これがこのように製造されたバイポーラトランジスタの性能にマイナスの形で影響する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、比較的少数のフォトリソグラフィ工程でヘテロ接合バイポーラトランジスタを製造する方法を提供することにある。本発明によれば、この目的を請求項１に記載の方法によって達成する。
【課題を解決するための手段】
【０００４】
この製造方法は、突起または円柱の領域を半導体基板上の第一の半導体材料の第一のコレクタ領域上に設け、該突起が側壁を有し、第一のコレクタ領域の一部、第二の半導体材料のベース領域及び第三の半導体材料の犠牲領域を含む。突起の側壁上に第二の半導体材料のベース接続領域をベース領域に自己整合して形成する。その後、前記犠牲領域を除去してベース接続領域によって囲まれる空間領域を作成し、次いで空間領域内のベース接続領域上に絶縁スペーサを形成する。然る後、第四半導体材料の犠牲層を堆積して、空間領域を充填し、ベース領域、ベース接続領域及びスペーサを覆う。該犠牲層を、ベース接続領域の一部がさらされるように部分的に除去して第四半導体材料の自己整合エミッタ領域を形成する。該エミッタ領域は、ベース領域への電気的な接点を有し、スペーサによってベース接続領域から絶縁される。
【０００５】
ベース接続領域は、フォトリソグラフィ技術を適用することなく、ベース領域に自己整合して形成される。更に、エミッタ領域はフォトリソグラフィ技術を適用することなく形成され、それによってベース領域及びベース接続領域に対してエミッタ領域の完全な自己整合を達成する一方、従来技術はエミッタ領域を形成するために余分のパターン化工程を必要とする。
【０００６】
犠牲層を有利に用いて、エミッタ領域の形成と同時に、突起に隣接し、他のスペーサによってベース接続領域から絶縁される第一のコレクタ領域の一部上にコレクタ電極を形成することができる。
【０００７】
ベースとコレクタ間の容量は、他のスペーサの一部及びベース接続領域の一部によって覆われる絶縁領域を形成することによって有利に減少させることができる。
【０００８】
コレクタの抵抗は、突起に隣接する第一のコレクタ領域の一部にドーパント原子を与えることによって有利に減少させることができる。
【発明を実施するための最良の形態】
【０００９】
図１は、半導体基板１、高濃度にドープされたｎ型のサブコレクタ領域３、ｎ型にドープされた第一のコレクタ領域５、ベース領域７、エッチストップ層９、犠牲層１１及びハードマスク層１３を備える実施態様の最初の構造を示す。犠牲層１１は、エッチストップ層９及び製造すべきベース接続領域に対して選択的に除去し得る材料からなり、例えば、犠牲層１１をｎ型シリコン、エッチストップ層９をＳｉＧｅとすることができる。これらの層３、５、７、９及び１１を一つエピタキシャル成長工程で形成し、それによって製造工程の数を減らすことができる。窒化ケイ素とし得るハードマスク層１３は、標準的な堆積技術を適用することによって形成することができる。
【００１０】
図２に示すように、ハードマスク層１３を用いて、フォトリソグラフィ技術及びドライエッチング技術で突起１５を形成する。このように形成された突起１５が第一のコレクタ領域５の一部を含み、突起１５に隣接した領域が第一のコレクタ領域５の一部をさらす際に、エッチング処理を停止する。したがって、この時点で、突起１５はハードマスク層１３、犠牲層１１、エッチストップ層９、ベース領域７及び第一のコレクタ領域５の一部を備える。
【００１１】
次いで、図３に示すように、突起１５に隣接した第一のコレクタ領域５の一部に、ヒ素のようなｎ型ドーパントを埋め込み、これによって、第一のコレクタ領域５に電気的に接続される低抵抗パスである、第二のコレクタ領域１９を形成することができる。このｎ型埋め込みの前に、窒化ケイ素物層１７を堆積して、突起１５、従ってベース領域７に対する第二のコレクタ領域１９の隙間を可能にする。ｎ型埋め込みの後、窒化ケイ素物層１７を湿式エッチング工程で除去することができる。
【００１２】
次に、湿式酸化工程を用いて二酸化ケイ素層２１を露出領域上に成長させる。図４に示すように、第二のコレクタ領域１９が他の領域より高いドーピングレベル、それ故のより高い酸化率を有するため、二酸化ケイ素層２１はハードマスク層１３上には形成されず、第二のコレクタ領域１９上に比較的厚い部分及び他の領域上に比較的薄い部分を有する。
【００１３】
その後、図５に示すように、ＨＦベースの湿式エッチング工程は、二酸化ケイ素層２１の薄い部分を除去する一方、第二のコレクタ領域１９上の二酸化ケイ素層２１の比較的厚い部分の一部を除去しない。二酸化ケイ素層２１及びハードマスク層１３に対して選択的なエピタキシャル成長を用いて、ｐ＋ドープされたＳｉＧｅ層を、ケイ素及びＳｉＧｅを露出する突起１５の側壁に形成する。この方法により、ベース接続領域２３はフォトリソグラフィ技術を適用することなく形成され、該ベース接続領域２３は外部側壁、内部側壁及び上面を有し、ベース領域７に電気的に接続する。
【００１４】
次に、ハードマスク層１３をエッチング工程で除去する。その後、図６に示すように、犠牲層１１をエッチング工程で除去し、これによって、ベース領域９を露出する底部と、ベース接続領域２３の内部側壁の一部を露出する側壁とを有する空間領域２４を形成する。犠牲層１１は、エッチストップ層９及びベース接続領域２３に対して選択的に犠牲層１１の除去を可能にする材料からなる。この場合、犠牲層１１をｎ型シリコン、エッチストップ層９及びベース接続領域２３をＳｉＧｅとすることができるが、エッチストップ層９及びベース接続領域に対して犠牲層１１の選択的な除去が可能である限り、他の材料も適用することができる。エッチストップ層９を除去することができるが、この層はまたベース領域７の一部とすることができ、この場合除去する必要はない。更に、図６は標準スペーサ形成技術を用いて内側スペーサ２７及び外側スペーサ２５を形成することを示す。内側スペーサ２７は、ベース接続領域２３の内部側壁の露出部である空間領域２４の側壁を覆う。外側スペーサ２５は、ベース接続領域２３の外部側壁を覆う。内側スペーサ２７及び外側スペーサ２５は窒化ケイ素のような絶縁体からなり、好ましくはＤ字状の形を有するが、いかなる他の形も適用することができる。
【００１５】
その後、第二のコレクタ領域１９上の二酸化ケイ素層２１の比較的厚い部分の残りの部分を、例えば湿式エッチングを用いて除去する。図７に示すように、ｎ型ポリシリコン層を堆積し、続いて、例えば化学機械研磨を用いて表面の平坦化を行い、これによってベース接続領域２３の上面を露出し、ｎ型ポリシリコン層を接続されない２つの領域、すなわち外側スペーサ２５に隣接のコレクタ接続領域３１及び内側スペーサ２７に隣接のエミッタ領域２９に分割する。この方法により、コレクタ接続領域３１及びエミッタ領域２９は、フォトリソグラフィ技術を適用することなく一つの製造工程で同時に形成され、ベース接続領域２３に完全に自己整合される。
【００１６】
要約すれば、本発明は、フォトリソグラフィ技術を適用することなく、ベース領域に自己整合で形成されるベース接続領域を有するヘテロ接合バイポーラトランジスタを製造する方法を提供する。更に、コレクタ接続領域及びエミッタ領域は、フォトリソグラフィ技術を適用することなく同時に形成され、ベース接続領域に自己整合される。
【００１７】
上述の実施態様は、本発明を限定するためよりもむしろ、説明するために用いており、また、特許請求の範囲によって規定されたような本発明の範囲から逸脱することなしに、当業者が代案の多くの実施態様を設計することができることは注目すべきである。「備える」という動詞及びその活用の使用が、いずれかの請求項において定義される工程又は構成要素以外のその他の工程又は構成要素の存在を排除するものではないことは明らかであろう。一の構成要素又は工程の前に付く冠詞「ａ」や「ａｎ」は、そのような複数の構成要素又は工程の存在を排除するものではない。
【００１８】
これらおよび本発明の他の態様は、図面を参照して更に解明及び説明されるだろう。図は、一定の比率で示されない。一般に、同一の構成要素は、図内の同一参照番号によって示される。
【図面の簡単な説明】
【００１９】
【図１】本発明の一の実施態様に従うヘテロ接合バイポーラトランジスタの製造の一段階を示す図である。
【図２】本発明の一の実施態様に従うヘテロ接合バイポーラトランジスタの製造の一段階を示す図である。
【図３】本発明の一の実施態様に従うヘテロ接合バイポーラトランジスタの製造の一段階を示す図である。
【図４】本発明の一の実施態様に従うヘテロ接合バイポーラトランジスタの製造の一段階を示す図である。
【図５】本発明の一の実施態様に従うヘテロ接合バイポーラトランジスタの製造の一段階を示す図である。
【図６】本発明の一の実施態様に従うヘテロ接合バイポーラトランジスタの製造の一段階を示す図である。
【図７】本発明の一の実施態様に従うヘテロ接合バイポーラトランジスタの製造の一段階を示す図である。
【技術分野】
【０００１】
本発明は、ヘテロ接合バイポーラトランジスタの製造方法に関するものである。
【背景技術】
【０００２】
米国特許５，００１，５３３号公報には、コレクタ、ベース及びエミッタ領域を備える円柱の領域を形成するバイポーラトランジスタの製造方法が開示されている。モノシリコンからなるベース領域への接点は、堆積及びフォトリソグラフィ技術を用いてベース領域に隣接するベース接続領域を形成することによって設けられる。エミッタ領域への接点は、ポリシリコン層を堆積し、その後フォトリソグラフィ及びエッチング技術を用いてポリシリコン層をパターン化することによって設けられる。このバイポーラトランジスタの製造方法は、多くの製造工程を必要とし、更に多くのフォトリソグラフィ工程を含み、これがこのように製造されたバイポーラトランジスタの性能にマイナスの形で影響する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、比較的少数のフォトリソグラフィ工程でヘテロ接合バイポーラトランジスタを製造する方法を提供することにある。本発明によれば、この目的を請求項１に記載の方法によって達成する。
【課題を解決するための手段】
【０００４】
この製造方法は、突起または円柱の領域を半導体基板上の第一の半導体材料の第一のコレクタ領域上に設け、該突起が側壁を有し、第一のコレクタ領域の一部、第二の半導体材料のベース領域及び第三の半導体材料の犠牲領域を含む。突起の側壁上に第二の半導体材料のベース接続領域をベース領域に自己整合して形成する。その後、前記犠牲領域を除去してベース接続領域によって囲まれる空間領域を作成し、次いで空間領域内のベース接続領域上に絶縁スペーサを形成する。然る後、第四半導体材料の犠牲層を堆積して、空間領域を充填し、ベース領域、ベース接続領域及びスペーサを覆う。該犠牲層を、ベース接続領域の一部がさらされるように部分的に除去して第四半導体材料の自己整合エミッタ領域を形成する。該エミッタ領域は、ベース領域への電気的な接点を有し、スペーサによってベース接続領域から絶縁される。
【０００５】
ベース接続領域は、フォトリソグラフィ技術を適用することなく、ベース領域に自己整合して形成される。更に、エミッタ領域はフォトリソグラフィ技術を適用することなく形成され、それによってベース領域及びベース接続領域に対してエミッタ領域の完全な自己整合を達成する一方、従来技術はエミッタ領域を形成するために余分のパターン化工程を必要とする。
【０００６】
犠牲層を有利に用いて、エミッタ領域の形成と同時に、突起に隣接し、他のスペーサによってベース接続領域から絶縁される第一のコレクタ領域の一部上にコレクタ電極を形成することができる。
【０００７】
ベースとコレクタ間の容量は、他のスペーサの一部及びベース接続領域の一部によって覆われる絶縁領域を形成することによって有利に減少させることができる。
【０００８】
コレクタの抵抗は、突起に隣接する第一のコレクタ領域の一部にドーパント原子を与えることによって有利に減少させることができる。
【発明を実施するための最良の形態】
【０００９】
図１は、半導体基板１、高濃度にドープされたｎ型のサブコレクタ領域３、ｎ型にドープされた第一のコレクタ領域５、ベース領域７、エッチストップ層９、犠牲層１１及びハードマスク層１３を備える実施態様の最初の構造を示す。犠牲層１１は、エッチストップ層９及び製造すべきベース接続領域に対して選択的に除去し得る材料からなり、例えば、犠牲層１１をｎ型シリコン、エッチストップ層９をＳｉＧｅとすることができる。これらの層３、５、７、９及び１１を一つエピタキシャル成長工程で形成し、それによって製造工程の数を減らすことができる。窒化ケイ素とし得るハードマスク層１３は、標準的な堆積技術を適用することによって形成することができる。
【００１０】
図２に示すように、ハードマスク層１３を用いて、フォトリソグラフィ技術及びドライエッチング技術で突起１５を形成する。このように形成された突起１５が第一のコレクタ領域５の一部を含み、突起１５に隣接した領域が第一のコレクタ領域５の一部をさらす際に、エッチング処理を停止する。したがって、この時点で、突起１５はハードマスク層１３、犠牲層１１、エッチストップ層９、ベース領域７及び第一のコレクタ領域５の一部を備える。
【００１１】
次いで、図３に示すように、突起１５に隣接した第一のコレクタ領域５の一部に、ヒ素のようなｎ型ドーパントを埋め込み、これによって、第一のコレクタ領域５に電気的に接続される低抵抗パスである、第二のコレクタ領域１９を形成することができる。このｎ型埋め込みの前に、窒化ケイ素物層１７を堆積して、突起１５、従ってベース領域７に対する第二のコレクタ領域１９の隙間を可能にする。ｎ型埋め込みの後、窒化ケイ素物層１７を湿式エッチング工程で除去することができる。
【００１２】
次に、湿式酸化工程を用いて二酸化ケイ素層２１を露出領域上に成長させる。図４に示すように、第二のコレクタ領域１９が他の領域より高いドーピングレベル、それ故のより高い酸化率を有するため、二酸化ケイ素層２１はハードマスク層１３上には形成されず、第二のコレクタ領域１９上に比較的厚い部分及び他の領域上に比較的薄い部分を有する。
【００１３】
その後、図５に示すように、ＨＦベースの湿式エッチング工程は、二酸化ケイ素層２１の薄い部分を除去する一方、第二のコレクタ領域１９上の二酸化ケイ素層２１の比較的厚い部分の一部を除去しない。二酸化ケイ素層２１及びハードマスク層１３に対して選択的なエピタキシャル成長を用いて、ｐ＋ドープされたＳｉＧｅ層を、ケイ素及びＳｉＧｅを露出する突起１５の側壁に形成する。この方法により、ベース接続領域２３はフォトリソグラフィ技術を適用することなく形成され、該ベース接続領域２３は外部側壁、内部側壁及び上面を有し、ベース領域７に電気的に接続する。
【００１４】
次に、ハードマスク層１３をエッチング工程で除去する。その後、図６に示すように、犠牲層１１をエッチング工程で除去し、これによって、ベース領域９を露出する底部と、ベース接続領域２３の内部側壁の一部を露出する側壁とを有する空間領域２４を形成する。犠牲層１１は、エッチストップ層９及びベース接続領域２３に対して選択的に犠牲層１１の除去を可能にする材料からなる。この場合、犠牲層１１をｎ型シリコン、エッチストップ層９及びベース接続領域２３をＳｉＧｅとすることができるが、エッチストップ層９及びベース接続領域に対して犠牲層１１の選択的な除去が可能である限り、他の材料も適用することができる。エッチストップ層９を除去することができるが、この層はまたベース領域７の一部とすることができ、この場合除去する必要はない。更に、図６は標準スペーサ形成技術を用いて内側スペーサ２７及び外側スペーサ２５を形成することを示す。内側スペーサ２７は、ベース接続領域２３の内部側壁の露出部である空間領域２４の側壁を覆う。外側スペーサ２５は、ベース接続領域２３の外部側壁を覆う。内側スペーサ２７及び外側スペーサ２５は窒化ケイ素のような絶縁体からなり、好ましくはＤ字状の形を有するが、いかなる他の形も適用することができる。
【００１５】
その後、第二のコレクタ領域１９上の二酸化ケイ素層２１の比較的厚い部分の残りの部分を、例えば湿式エッチングを用いて除去する。図７に示すように、ｎ型ポリシリコン層を堆積し、続いて、例えば化学機械研磨を用いて表面の平坦化を行い、これによってベース接続領域２３の上面を露出し、ｎ型ポリシリコン層を接続されない２つの領域、すなわち外側スペーサ２５に隣接のコレクタ接続領域３１及び内側スペーサ２７に隣接のエミッタ領域２９に分割する。この方法により、コレクタ接続領域３１及びエミッタ領域２９は、フォトリソグラフィ技術を適用することなく一つの製造工程で同時に形成され、ベース接続領域２３に完全に自己整合される。
【００１６】
要約すれば、本発明は、フォトリソグラフィ技術を適用することなく、ベース領域に自己整合で形成されるベース接続領域を有するヘテロ接合バイポーラトランジスタを製造する方法を提供する。更に、コレクタ接続領域及びエミッタ領域は、フォトリソグラフィ技術を適用することなく同時に形成され、ベース接続領域に自己整合される。
【００１７】
上述の実施態様は、本発明を限定するためよりもむしろ、説明するために用いており、また、特許請求の範囲によって規定されたような本発明の範囲から逸脱することなしに、当業者が代案の多くの実施態様を設計することができることは注目すべきである。「備える」という動詞及びその活用の使用が、いずれかの請求項において定義される工程又は構成要素以外のその他の工程又は構成要素の存在を排除するものではないことは明らかであろう。一の構成要素又は工程の前に付く冠詞「ａ」や「ａｎ」は、そのような複数の構成要素又は工程の存在を排除するものではない。
【００１８】
これらおよび本発明の他の態様は、図面を参照して更に解明及び説明されるだろう。図は、一定の比率で示されない。一般に、同一の構成要素は、図内の同一参照番号によって示される。
【図面の簡単な説明】
【００１９】
【図１】本発明の一の実施態様に従うヘテロ接合バイポーラトランジスタの製造の一段階を示す図である。
【図２】本発明の一の実施態様に従うヘテロ接合バイポーラトランジスタの製造の一段階を示す図である。
【図３】本発明の一の実施態様に従うヘテロ接合バイポーラトランジスタの製造の一段階を示す図である。
【図４】本発明の一の実施態様に従うヘテロ接合バイポーラトランジスタの製造の一段階を示す図である。
【図５】本発明の一の実施態様に従うヘテロ接合バイポーラトランジスタの製造の一段階を示す図である。
【図６】本発明の一の実施態様に従うヘテロ接合バイポーラトランジスタの製造の一段階を示す図である。
【図７】本発明の一の実施態様に従うヘテロ接合バイポーラトランジスタの製造の一段階を示す図である。
【特許請求の範囲】
【請求項１】
ヘテロ接合バイポーラトランジスタを製造方法であって、
第一の半導体材料の第一のコレクタ領域上に、側壁を有し、前記第一の半導体材料の一部、第二の半導体材料のベース領域及び第三半導体材料の犠牲領域を備える突起を設ける第一の工程と、
前記突起の側壁上に、上面及び外部側壁を有する前記第二の半導体材料のベース接続領域を形成する第二の工程と、
前記ベース領域及び前記ベース接続領域と関連して選択的に前記犠牲領域を除去し、これによって前記ベース接続領域の一部を備える側壁及び前記ベース領域を備える底部を有する空間領域を形成する第三の工程と、
前記空間領域の側壁を覆う絶縁材料のスペーサを形成する第四の工程と、
前記空間領域を充填し、前記スペーサ、ベース接続領域及びベース領域を覆う第四の半導体材料の犠牲層を堆積する第五の工程と、
前記犠牲層を部分的に除去して前記ベース接続領域の上面を露出し、これによって前記第四の半導体材料を備える前記空間領域にエミッタ領域を形成する第六の工程と
を備えることを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項２】
前記第四の工程が、前記ベース接続領域の外部側壁を覆う他のスペーサを形成することを更に含み、
前記第五の工程が、前記突起に隣接した前記第一のコレクタ領域上に前記犠牲層を堆積することを更に含み、
前記第六の工程が、前記突起に隣接し、前記第四の半導体材料からなるコレクタ接続領域を形成することを更に含む請求項１に記載の方法。
【請求項３】
前記第一の工程の後で、前記突起に隣接した前記第一のコレクタ領域上に絶縁層を形成する工程と、
前記突起に隣接した前記第一のコレクタ領域上に前記犠牲層を堆積させる前に、前記絶縁層を部分的に除去して前記突起に隣接した前記第一のコレクタ領域を露出し、これによって、前記他のスペーサの一部及び前記ベース接続領域の一部によって覆われた絶縁領域を形成する工程とを更に含む請求項２に記載の方法。
【請求項４】
前記第一の工程の後で、前記突起に隣接した前記第一のコレクタ領域の一部にドーパント原子を与え、これによって、第二のコレクタ領域を形成する工程を更に含む請求項２に記載の方法。
【請求項５】
前記ベース領域が固有のＳｉＧｅ：Ｃ、ｐ型ドープされたＳｉＧｅ：Ｃ、絶縁ＳｉＧｅ：Ｃ、ｐ型ドープされたＳｉ及びＳｉＧｅの多層からなり、前記ベース接続領域がｐ型ドープされたＳｉＧｅからなる請求項１に記載の方法。
【請求項６】
前記犠牲層がｎ型ドープされたポリシリコンからなる請求項１に記載の方法。
【請求項１】
ヘテロ接合バイポーラトランジスタを製造方法であって、
第一の半導体材料の第一のコレクタ領域上に、側壁を有し、前記第一の半導体材料の一部、第二の半導体材料のベース領域及び第三半導体材料の犠牲領域を備える突起を設ける第一の工程と、
前記突起の側壁上に、上面及び外部側壁を有する前記第二の半導体材料のベース接続領域を形成する第二の工程と、
前記ベース領域及び前記ベース接続領域と関連して選択的に前記犠牲領域を除去し、これによって前記ベース接続領域の一部を備える側壁及び前記ベース領域を備える底部を有する空間領域を形成する第三の工程と、
前記空間領域の側壁を覆う絶縁材料のスペーサを形成する第四の工程と、
前記空間領域を充填し、前記スペーサ、ベース接続領域及びベース領域を覆う第四の半導体材料の犠牲層を堆積する第五の工程と、
前記犠牲層を部分的に除去して前記ベース接続領域の上面を露出し、これによって前記第四の半導体材料を備える前記空間領域にエミッタ領域を形成する第六の工程と
を備えることを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項２】
前記第四の工程が、前記ベース接続領域の外部側壁を覆う他のスペーサを形成することを更に含み、
前記第五の工程が、前記突起に隣接した前記第一のコレクタ領域上に前記犠牲層を堆積することを更に含み、
前記第六の工程が、前記突起に隣接し、前記第四の半導体材料からなるコレクタ接続領域を形成することを更に含む請求項１に記載の方法。
【請求項３】
前記第一の工程の後で、前記突起に隣接した前記第一のコレクタ領域上に絶縁層を形成する工程と、
前記突起に隣接した前記第一のコレクタ領域上に前記犠牲層を堆積させる前に、前記絶縁層を部分的に除去して前記突起に隣接した前記第一のコレクタ領域を露出し、これによって、前記他のスペーサの一部及び前記ベース接続領域の一部によって覆われた絶縁領域を形成する工程とを更に含む請求項２に記載の方法。
【請求項４】
前記第一の工程の後で、前記突起に隣接した前記第一のコレクタ領域の一部にドーパント原子を与え、これによって、第二のコレクタ領域を形成する工程を更に含む請求項２に記載の方法。
【請求項５】
前記ベース領域が固有のＳｉＧｅ：Ｃ、ｐ型ドープされたＳｉＧｅ：Ｃ、絶縁ＳｉＧｅ：Ｃ、ｐ型ドープされたＳｉ及びＳｉＧｅの多層からなり、前記ベース接続領域がｐ型ドープされたＳｉＧｅからなる請求項１に記載の方法。
【請求項６】
前記犠牲層がｎ型ドープされたポリシリコンからなる請求項１に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公表番号】特表２００８−５３６３２５（Ｐ２００８−５３６３２５Ａ）
【公表日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願番号】特願２００８−５０６００７（Ｐ２００８−５０６００７）
【出願日】平成１８年４月３日（２００６．４．３）
【国際出願番号】ＰＣＴ／ＩＢ２００６／０５１００５
【国際公開番号】ＷＯ２００６／１０９２０８
【国際公開日】平成１８年１０月１９日（２００６．１０．１９）
【出願人】（５０７２１９４９１）エヌエックスピー ビー ヴィ (657)
【Ｆターム（参考）】
【公表日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願日】平成１８年４月３日（２００６．４．３）
【国際出願番号】ＰＣＴ／ＩＢ２００６／０５１００５
【国際公開番号】ＷＯ２００６／１０９２０８
【国際公開日】平成１８年１０月１９日（２００６．１０．１９）
【出願人】（５０７２１９４９１）エヌエックスピー ビー ヴィ (657)
【Ｆターム（参考）】
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