メモリシステム及びそれの動作方法
【課題】動作速度及び電力消耗を減らすことができるメモリシステム及びそれの動作方法が提供される。
【解決手段】本発明の実施形態によるメモリシステムは不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するように構成されたメモリ制御器と、を含み、前記メモリ制御器は前記不揮発性メモリ装置から読み出されたデータのエラーの位置情報を含むエラーフラッグ情報を前記不揮発性メモリ装置へ提供する。
【解決手段】本発明の実施形態によるメモリシステムは不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するように構成されたメモリ制御器と、を含み、前記メモリ制御器は前記不揮発性メモリ装置から読み出されたデータのエラーの位置情報を含むエラーフラッグ情報を前記不揮発性メモリ装置へ提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ装置及び制御器を含むメモリシステムに関する。
【背景技術】
【０００２】
半導体メモリは、一般的に、衛星から消費者電子技術までの範囲に属するマイクロプロセッサーを基づいた応用及びコンピューターのようなデジタルロジック設計の最も必須的なマイクロ電子素子である。したがって、高い集積度及び速い速度のための縮小（Ｓｃａｌｉｎｇ）を通じて得られるプロセスの向上及び技術開発を含む半導体メモリの製造技術の進歩は他のデジタルロジック系列の性能基準を確立するのに役に立つ。
【０００３】
半導体メモリ装置は大きく揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに分けられる。揮発性半導体メモリ装置において、ロジック情報はスタティックランダムアクセスメモリの場合、双安定フリップフロップのロジック状態を設定することによって又はダイナミックランダムアクセスメモリの場合、キャパシターの充電を通じて格納される。揮発性半導体メモリ装置の場合、電源が印加される間にデータが格納され、読み出され、電源が遮断される時データは消失される。
【０００４】
ＭＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＰＲＡＭ、等のような不揮発性半導体メモリ装置は電源が遮断されてもデータを格納できる。不揮発性メモリデータ格納状態は使用される製造技術によって永久的であるか、或いは再プログラムできる。不揮発性半導体メモリ装置はコンピューター、航行電子工学、通信、及び消費者電子技術産業のような広い範囲の応用でプログラム及びマイクロコードを格納するために使用される。単一チップで揮発性及び不揮発性メモリ格納モードの組合が速くて再プログラムできる不揮発性メモリを要求するシステムで不揮発性ＲＡＭ（ｎｖＲＡＭ）のような装置でまた使用できる。その上に、応用指向業務のための性能を最適化させるために幾つかの追加的なロジック回路を含む特定メモリ構造が開発されてくる。
【０００５】
不揮発性半導体メモリ装置において、ＭＲＯＭ、ＰＲＯＭ、及びＥＰＲＯＭはシステム自体的に消去及び書込みが容易でないので、一般の使用者が記憶内容を新しくするのが容易でない。これに反して、ＥＥＰＲＯＭ、ＰＲＡＭ、等のような不揮発性半導体メモリ装置は電気的に消去及び書込みができるので、継続的な更新が必要であるシステムプログラミング（ｓｙｓｔｅｍ ｐｒｏｇｒａｍｍｉｎｇ）や補助記憶装置としての応用が拡大されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許公報第７,９４１,５８６号公報
【特許文献２】米国特許公開第２００８０／００２３７４７号公報
【特許文献３】米国特許公開第２００８／００８４７２９号公報
【特許文献４】米国特許第７,６９７,３５９号公報
【特許文献５】米国特許第７,５２９,１２４号公報
【特許文献６】米国特許第６,８５８,９０６号公報
【特許文献７】米国公開特許第２００４−０１６９２３８号公報
【特許文献８】米国公開特許第２００６−０１８０８５１号公報
【特許文献９】韓国特許第１０−６７３０２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は動作速度を向上させることができるメモリシステム及びそれの動作方法を提供することにある。
【０００８】
本発明の他の目的は電力消耗を減らすことができるメモリシステム及びそれの動作方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の例示的な実施形態はデータを読出し、エラー情報を受信し、前記受信したエラー情報にしたがって前記読出しデータを訂正するように構成された不揮発性メモリ装置と、前記読出しデータを受信するように構成され、インターフェイスが前記受信したデータのエラービット位置に前記エラー情報を出力するように前記受信したデータのエラービットの位置を決定するユニットを有する制御器と、を含み、前記エラー情報は前記読み出されたデータのビットに対応したビットを含み、前記エラー情報のビットは前記読み出されたデータのビットのエラーを示すビットを含み、前記読み出されたデータのビットの値は前記エラー情報のビットの値にしたがって変更されるメモリシステムを提供する。
【００１０】
前記不揮発性メモリ装置は前記読み出されたデータを前記制御器へ出力し、前記エラー情報を前記制御器から受信する。
【００１１】
前記制御器は前記エラー情報を前記不揮発性メモリ装置へ出力し、前記エラー情報は前記読み出されたデータと前記読み出されたデータの訂正データとを包含しない。
【００１２】
前記不揮発性メモリ装置はランダム化されたデータとして前記読み出されたデータを前記制御器へ出力し、デランダム化されたデータとして前記エラー情報を前記制御器から受信する。
【００１３】
前記不揮発性メモリ装置は前記読み出されたデータが前記エラー情報にしたがって訂正されるように前記読み出されたデータを前記制御器へ出力した後、そして前記エラー情報が前記制御器から入力される時に前記前記読み出されたデータを格納するページバッファを含む。
【００１４】
前記エラー情報は前記読み出されたデータの全てのビットと対応しているわけではない。
【００１５】
前記不揮発性メモリ装置は変更されたビットとして前記受信したエラー情報のビットの値に対応する前記ビットの値を変更し、前記変更されたビットと維持されたビットとを前記訂正されたデータとして格納する。
【００１６】
前記不揮発性メモリ装置は前記エラー情報に対応しないビットの値を維持し、前記変更された値を有する前記ビットと前記維持された値を有するビットとを含む前記訂正されたデータを格納する。
【００１７】
前記不揮発性メモリ装置は単一ビットメモリアレイとマルチビットメモリアレイとを含み、前記データを前記単一ビットメモリアレイから読出し、前記訂正されたデータを前記マルチビットメモリアレイに格納する。
【００１８】
前記不揮発性メモリ装置はＳＬＣプログラム方法を利用してプログラムされた前記データを読出し、ＭＬＣプログラム方法によって前記訂正されたデータを格納する。
【００１９】
前記不揮発性メモリ装置は前記制御器から前記エラー情報をページ単位で受信する。
【００２０】
前記読み出されたデータと前記エラー情報とは同一なデータ大きさを有する。
【００２１】
前記不揮発性メモリ装置は前記データを第１領域から第２領域に複写する複写動作の時、前記読み出されたデータに対応する前記エラー情報を受信する。
【００２２】
前記不揮発性メモリ装置は複写動作を示す命令に応答して前記データを読み出すことと前記受信したエラー情報にしたがって前記訂正されたデータを格納することとを活性化させる。
【００２３】
前記不揮発性メモリ装置は前記読み出されたデータのページ単位で前記エラー情報にしたがって前記エラーを有するビットを訂正するように構成されたページバッファラッチを含み、前記ページバッファラッチは前記読み出されたデータ、前記エラー情報、及び前記訂正されたデータを格納するように構成される。
【００２４】
前記不揮発性メモリ装置は前記読み出されたデータのビットと前記エラー情報とをビット単位で比較して排他的ＯＲ方式又は排他的ＮＯＲ方式にしたがって前記読み出されたデータのエラービットを訂正する。
【００２５】
前記エラー情報のビットは前記読み出されたデータの他の１つのビットのエラー無しを示す第２ビットを含み、前記読み出されたデータの他の１つのビットの値は前記エラー情報の第２ビットの値にしたがって変更されない。
【００２６】
本発明の例示的な実施形態は、また、データを出力する不揮発性メモリ装置と、前記不揮発性メモリ装置から前記データを受信するように構成され、インターフェイスが前記受信したデータのエラービット位置に情報を前記不揮発性メモリ装置へ出力するように前記受信したデータのエラービットの位置を決定するユニットを有する制御器と、を含むメモリシステムを提供する。
【００２７】
前記制御器は前記受信したデータをデランダム化させて前記受信したデータから前記エラービットの位置を決定し、ランダム化無しで前記情報を出力する。
【００２８】
前記制御器は前記受信したデータをデランダム化させるランダム化器／デランダム化器を含み、前記制御器は前記ランダム化器／デランダム化器が前記情報をランダム化することを防止する。
【００２９】
前記不揮発性メモリ装置は前記受信したエラー位置情報にしたがって前記データを訂正する。
【００３０】
前記不揮発性メモリ装置はデータが読み出された領域を含み、前記不揮発性メモリ装置は前記訂正されたデータにしたがって前記領域に対するリフレッシュ動作を遂行する。
【００３１】
前記不揮発性メモリ装置は前記訂正されたデータを格納する第２領域を含み、前記第２領域はマルチビットメモリアレイである。
【００３２】
前記受信したデータの決定されたエラービット位置に対する情報は前記不揮発性メモリ装置がアドレスにしたがって前記データを訂正するように前記読み出されたデータの決定されたエラービット位置のアドレスを含む。
【００３３】
本発明の例示的な実施形態は、また、制御器と、第１プログラム方法によってデータを格納する単一ビットメモリアレイを含む第１領域とマルチビットメモリアレイを含む第２領域とを含み、複数のページ各々のデータを前記第１領域から読出し、そして前記複数のページ各々のデータを前記制御器へ出力するように構成された不揮発性メモリ装置と、を含み、前記制御器は前記複数のページ各々のデータのエラー位置情報を発生し、前記複数のページ各々のデータのエラー位置情報を前記不揮発性メモリ装置に出力し、前記不揮発性メモリ装置は前記複数のページ各々のデータに対応する前記エラー位置情報にしたがって前記複数のページ各々のデータを訂正し、前記複数のページの訂正されたデータを第２プログラム方法によって前記第２領域に１回に格納するメモリシステムを提供する。
【００３４】
前記データは少なくとも第１ページ及び第２ページを有する複数のページを含み、前記制御器は第１エラー情報が前記第１ページに応答して決定されて出力されるように、そして第２エラー情報が前記第２ページに応答して決定されて出力されるように前記データを反復的に受信する。
【００３５】
前記不揮発性メモリ装置は前記データを同時に読出し、前記エラー位置情報を受信する。
【００３６】
前記不揮発性メモリ装置は前記読み出されたデータと前記受信したエラー位置情報とを同時に格納するバッファ回路を含む。
【００３７】
前記不揮発性メモリ装置は前記読み出されたデータを読み出すメインバッファと前記エラー位置情報を受信するキャッシュバッファとを含み、前記エラー位置情報にしたがって前記メインバッファに格納されたデータを訂正する。
【００３８】
前記不揮発性メモリ装置は前記読み出されたデータと前記訂正されたデータとを格納するように前記第１領域と前記第２領域と通信するメインバッファと、前記エラー位置情報を受信するように前記制御器と通信するキャッシュバッファと、を含む。
【００３９】
前記不揮発性メモリ装置は前記エラー位置情報にしたがって前記読み出されたデータのビットを覆すフリップ動作を遂行して前記訂正されたデータを発生する。
【００４０】
前記第２領域のマルチビットメモリアレイは３ビットメモリアレイを含む。
【００４１】
前記第２プログラム方法は各々が前記第２領域のマルチビットメモリアレイに格納される前記訂正されたデータにしたがって異なる電圧を発生する複数の動作を含む。
【００４２】
前記第２プログラム方法は前記第２領域のマルチビットメモリアレイに格納される前記訂正されたデータにしたがって異なる電圧を発生する再プログラム方法を含む。
【００４３】
前記情報は前記読み出されたデータの部分の中の１つに対応し、前記読み出されたデータは前記制御器から前記不揮発性メモリ装置へ反復的に伝達され、一部の情報が前記読み出されたデータの全ての部分に対応する時まで前記制御器から前記不揮発性メモリ装置へ伝達され、前記不揮発性メモリ装置は前記対応する情報を受信する時、前記対応する情報にしたがって前記データの各部分を訂正する。
【００４４】
前記メモリシステムは機能ユニットと前記不揮発性メモリ装置にデータを格納する前記制御器に連結できる端子を有するホスト装置とをさらに含む。
【００４５】
前記ホスト装置は前記制御器を通じて前記不揮発性メモリ装置に格納される前記機能ユニットから生成されたデータを出力するか、或いは前記機能ユニットで使用されるデータを前記不揮発性メモリ装置から受信する。
【００４６】
前記ホスト装置はビデオカメラ、テレビジョン装置、オーディオ装置、ゲーム機、電子音楽装置、携帯電話、コンピューター、ＰＤＡ、ボイスレコーダー、移動装置、及び非接触式スマトカードの中で少なくとも１つを含む。
【発明の効果】
【００４７】
本発明の実施形態によれば、動作速度を向上させることが可能である。また、電力消耗を減らすことが可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態によるメモリシステムを概略的に示すブロック図である。
【図２】図１に図示されたメモリ制御器を概略的に示すブロック図である。
【図３】本発明の他の実施形態による図１に図示されたメモリ制御器を概略的に示すブロック図である。
【図４】本発明の一実施形態による図１に図示された不揮発性メモリ装置を概略的に示すブロック図である。
【図５】全てのビットラインメモリ構造又はオッドイ−ブンメモリ構造のためにメモリセルアレイをメモリブロックで構成する例を示す図面である。
【図６】本発明の例示的な実施形態による図５に図示されたページバッファ回路の一部を示すブロック図である。
【図７】本発明の実施形態による不揮発性メモリ装置のエラー訂正動作を概略的に説明するための図面である。
【図８】本発明の実施形態によるメモリシステムの複写動作を説明するためのフローチャートである。
【図９】図８で説明される複写動作の時、エラーフラッグ情報を不揮発性メモリ装置へ伝送するためのタイミング図である。
【図１０】本発明の他の実施形態による図８で説明される複写動作の時、エラーフラッグ情報を不揮発性メモリ装置へ伝送するためのタイミング図である。
【図１１】本発明の実施形態によるメモリシステムのエラー検出動作及びエラー訂正動作を概略的に説明するための図面である。
【図１２】本発明の他の実施形態によるメモリシステムのエラー検出動作及びエラー訂正動作を概略的に説明するための図面である。
【図１３Ａ】マルチレベルメモリ装置に適用されるアドレススクランブル方式の一例を説明するための図面である。
【図１３Ｂ】各メモリセル当たり３ビットデータを格納し、３ステッププログラム方式にしたがってプログラム動作が遂行される時に変化される閾値電圧分布を示す図面である。
【図１４】本発明の例示的な実施形態によるデータ格納システムを概略的に示すブロック図である。
【図１５Ａ】本発明の例示的な実施形態によるマルチビットメモリ装置の第１及び第２メモリ領域に対する多様な組合を説明するための図面である。
【図１５Ｂ】本発明の例示的な実施形態によるマルチビットメモリ装置の第１及び第２メモリ領域に対する多様な組合を説明するための図面である。
【図１５Ｃ】本発明の例示的な実施形態によるマルチビットメモリ装置の第１及び第２メモリ領域に対する多様な組合を説明するための図面である。
【図１５Ｄ】本発明の例示的な実施形態によるマルチビットメモリ装置の第１及び第２メモリ領域に対する多様な組合を説明するための図面である。
【図１６】本発明の例示的な実施形態による１ステッププログラム動作のための命令シーケンスを示す図面である。
【図１７】図１６に図示された１ステッププログラム命令シーケンスにしたがうデータの流れを示す図面である。
【図１８】エラー訂正動作（又は、ビットフリップ動作）にしたがうデータの流れを示す図面である。
【図１９】粗いプログラム動作のための命令シーケンスを示す図面である。
【図２０】図１９に図示された粗いプログラム命令シーケンスにしたがうデータの流れを示す図面である。
【図２１】本発明の他の実施形態による粗い／精巧なプログラム動作の時のデータの流れを説明するための図面である。
【図２２】本発明の例示的な実施形態によるメモリシステムのリフレッシュプログラム動作を概略的に説明するための図面である。
【図２３】本発明のその他の例示的な実施形態によるメモリシステムを概略的に示すブロック図である。
【図２４】本発明の例示的な実施形態によるコンピューティングシステムを概略的に示すブロック図である。
【図２５】本発明の例示的な実施形態による半導体ドライブを概略的に示すブロック図である。
【図２６】図２５に図示された半導体ドライブを利用するストレージを概略的に示すブロック図である。
【図２７】図２５に図示された半導体ドライブを利用する格納サーバーを概略的に示すブロック図である。
【図２８】本発明の例示的な実施形態によるデータ格納装置が適用されるシステムを概略的に示す図面である。
【図２９】本発明の例示的な実施形態によるデータ格納装置が適用されるシステムを概略的に示す図面である。
【図３０】本発明の例示的な実施形態によるデータ格納装置が適用されるシステムを概略的に示す図面である。
【図３１】本発明の実施形態によるメモリカード（ｍｅｍｏｒｙ ｃａｒｄ）を概略的に示すブロック図である。
【図３２】本発明の実施形態によるデジタルスチールカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）を概略的に示すブロック図である。
【図３３】図３２のメモリカードが使用される多様なシステムを説明する例示的な図面である。
【発明を実施するための形態】
【００４９】
本発明の長所及び特徴、及びそれを達成する方法は添付される図面と共に詳細に後述する実施形態を通じて説明される。しかし、本発明はここで説明される実施形態に限定されなく他の形態に具体化されることもあり得る。単なる、本実施形態は本発明が属する技術分野で通常の知識を有する者に本発明の技術的思想を容易に実施できる程度に詳細に説明するために提供されることである。
【００５０】
図面において、本発明の実施形態は図示された特定形態に制限されることではなく、明確性を期するために誇張されたことである。また、明細書全体に掛けて同一な参照番号に表示された部分は同一な構成要素を示す。
【００５１】
本明細書で‘及び／又は’という表現は前後に羅列された構成要素の中で少なくとも１つを含む意味に使用される。また、‘連結される／結合される’という表現は他の構成要素と直接的に連結されたり、他の構成要素を通じて間接的に連結されたりすることを含む意味で使われる。本明細書で、単数型は文句で特別に言及しない限り複数型も含む。また、明細書で使用される‘含む’又は‘包含する’と言及された構成要素、段階、動作及び素子は１つ以上の他の構成要素、段階、動作、素子及び装置の存在又は追加を意味する。
【００５２】
図１は本発明の実施形態によるメモリシステムを概略的に示すブロック図である。
【００５３】
図１を参照すれば、本発明の実施形態によるメモリシステムは不揮発性メモリ装置１０００とメモリ制御器２０００とを含む。不揮発性メモリ装置１０００はデータ情報を格納する一種の格納媒体として使用される。格納媒体は１つ又はそれより多いメモリチップで構成され得る。不揮発性メモリ装置１０００とメモリ制御器２０００とは１つ又はそれより多いチャンネルを通じて通信する。不揮発性メモリ装置１０００は、例えば、ＮＡＮＤフラッシュメモリ装置を含む。メモリ制御器２０００は外部装置（例えば、ホスト）の要請又は内部的な要請（例えば、マージ、ガーベッジコレクション、等のような背景動作に関連された要請）にしたがって不揮発性メモリ装置１０００を制御するように構成される。
【００５４】
例示的な実施形態において、不揮発性メモリ装置１０００がＮＡＮＤフラッシュメモリ装置に制限されない。例えば、不揮発性メモリ装置１０００はＮＯＲフラッシュメモリ装置、抵抗性ＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＲＲＡＭ（登録商標））装置、相変化メモリ（Ｐｈａｓｅ−Ｃｈａｎｇｅ Ｍｅｍｏｒｙ：ＰＲＡＭ）装置、磁気抵抗メモリ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）装置、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＦＲＡＭ（登録商標））装置、スピン注入磁化反転メモリ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＴＴ−ＲＡＭ）、又はそのようなことで構成され得る。また、本発明の不揮発性メモリ装置１０００は３次元アレイ構造を有するように具現され得る。３次元アレイ構造を有する不揮発性メモリ装置は垂直ＮＡＮＤフラッシュメモリ装置と称される。本発明は電荷格納層が伝導性浮遊ゲートで構成されたフラッシュメモリ装置のみで無く、電荷格納層が絶縁膜で構成されたチャージトラップ形フラッシュ（Ｃｈａｒｇｅ Ｔｒａｐ Ｆｌａｓｈ、“ＣＴＦ”と称される）メモリ装置にも全て適用できる。
【００５５】
本発明の実施形態によるメモリシステムは不揮発性メモリ装置１０００の第１格納領域から第２格納領域にデータを複写する動作（例えば、コピーバック動作：ｃｏｐｙｂａｃｋ ｏｐｅｒａｔｉｏｎ）を支援する。第１格納領域から第２格納領域にデータを複写する動作は第１格納領域で読み出されたデータに対するエラー検出及び訂正動作を必然的に随伴する。これはデータ信頼性を高くするためである。ここで、第１格納領域は第２格納領域と異なるか、或いは同一であり得る。本発明のメモリシステムによれば、不揮発性メモリ装置１０００から読み出されたデータＲＤのエラー検出（ｅｒｒｏｒ ｄｅｔｅｃｔｉｏｎ）はメモリ制御器２０００によって行われ、エラー訂正（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ）は不揮発性メモリ装置１０００内で行われる。特に、メモリ制御器２０００は検出されたエラーの位置情報（以下、エラー位置情報と称される）及びパターン情報（以下、エラーフラッグ情報（ｅｒｒｏｒ ｆｌａｇ ｉｎｆｏｒｍａｔｉｏｎ）と称される）を不揮発性メモリ装置１０００へ提供し、不揮発性メモリ装置１０００はメモリ制御器２０００から提供されるエラー位置情報及びエラーフラッグ情報に基づいてデータのエラーを訂正する。即ち、エラー検出の以後、メモリ制御器２０００によってエラー訂正が行われないので（又は、エラー検出の以後、不揮発性メモリ装置１０００によってエラー訂正が行われるので）、不揮発性メモリ装置１０００から出力されたデータ（又は、訂正されたデータ）を全て不揮発性メモリ装置１０００へ伝送する必要がない。これはメモリ制御器２０００から不揮発性メモリ装置１０００へデータを伝送するのに掛かる時間及び／又はメモリ制御器２０００から不揮発性メモリ装置１０００へデータを伝送するのに消耗される電力が減少されることを意味する。
【００５６】
図２は図１に図示されたメモリ制御器を概略的に示すブロック図である。図２を参照すれば、メモリ制御器２０００は第１インターフェイスとしてホストインターフェイス２１００、第２インターフェイスとしてメモリインターフェイス２２００、ＣＰＵのような処理ユニット２３００、バッファメモリ２４００、及びエラー検出及び訂正回路２５００を含む。
【００５７】
ホストインターフェイス２１００は外部（又は、ホスト）とインターフェイスするように構成される。メモリインターフェイス２２００は図１に図示された不揮発性メモリ装置１０００とインターフェイスするように構成される。処理ユニット２３００、例えばＣＰＵはメモリ制御器２０００の全般的な動作を制御するように構成される。例えば、処理ユニット２３００はフラッシュ変換階層（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ：ＦＴＬ）のようなファームウェアを運用するように構成される。バッファメモリ２４００はホストインターフェイス２１００を通じて外部へ伝達されるデータを臨時格納するのに使用される。バッファメモリ２４００はメモリインターフェイス２２００を通じて不揮発性メモリ装置１０００から伝達されるデータを臨時格納するのに使用される。
【００５８】
エラー検出及び訂正回路２５００は不揮発性メモリ装置１０００に格納されるデータを符号化するように、そして不揮発性メモリ装置４１００から読み出されたデータを復号化するように構成される。符号化はパリティー情報を生成する動作を含み、パリティー情報はフィールド単位で生成され得る。１ページのデータは１つ又はそれより多いフィールドで構成され得る。復号化はエラー検出動作とエラー訂正動作を含む。不揮発性メモリ装置１０００で出力されたデータが外部へ伝送される時、エラー検出動作とエラー訂正動作とを含む復号化がエラー検出及び訂正回路２５００によって行われる。先に説明された複写動作の時、エラー検出及び訂正回路２５００はエラー訂正動作無しで不揮発性メモリ装置１０００から読み出されたデータに対するエラー検出動作のみを遂行する。エラー検出及び訂正回路２５００はエラー検出動作の結果としてエラー位置情報及びエラーフラッグ情報を発生し、エラー位置情報及びエラーフラッグ情報は処理ユニット２３００の制御の下にメモリインターフェイス２２００を通じて不揮発性メモリ装置１０００へ伝送される。例えば、エラー位置情報はエラーが発生したデータビットを指定するための列アドレスを含み、エラーフラッグ情報はエラー位置情報によって指定される位置のデータビットがエラーであることを示すビット情報である。他の例として、エラー検出及び訂正回路２５００はエラー検出動作の結果としてエラー位置情報によって指定される位置のデータビットがエラーであることを示すビット情報（即ち、エラーフラッグ情報）を包含するフィールドデータ（エラー訂正されたデータでないことに注意する）を不揮発性メモリ装置１０００へ伝送する。これは以後詳細に説明される。
【００５９】
たとえ図面には図示せずが、メモリ制御器２０００はＲＯＭをさらに包含できる。ＲＯＭはフラッシュ変換階層（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ：ＦＴＬ）のようなファームウェアを格納するのに使用され得る。他の例として、ＲＯＭを包含しないようにメモリ制御器２０００を構成することが可能である。このような場合、ＲＯＭに格納されるファームウェアはメモリ制御器２０００によって制御される不揮発性メモリ装置１０００に格納され、パワーアップの時に不揮発性メモリ装置１０００からメモリ制御器２０００へロードされる。
【００６０】
例示的な実施形態において、ホストインターフェイス２１００はコンピューターバス標準、ストレージバス標準、ｉＦＣＰ Ｐｅｒｉｐｈｅｒａｌバス標準等の中で１つ又はそれより多いことの組合で構成され得る。コンピューターバス標準（ｃｏｍｐｕｔｅｒ ｂｕｓ ｓｔａｎｄａｒｄｓ）はＳ−１００ ｂｕｓ、Ｍｂｕｓ、Ｓｍｂｕｓ、Ｑ−Ｂｕｓ、ＩＳＡ、Ｚｏｒｒｏ ＩＩ、Ｚｏｒｒｏ ＩＩＩ、ＣＡＭＡＣ、ＦＡＳＴＢＵＳ、ＬＰＣ、ＥＩＳＡ、ＶＭＥ、ＶＸＩ、ＮｕＢｕｓ、ＴＵＲＢＯｃｈａｎｎｅｌ、ＭＣＡ、Ｓｂｕｓ、ＶＬＢ、ＰＣＩ、ＰＸＩ、ＨＰ ＧＳＣ ｂｕｓ、ＣｏｒｅＣｏｎｎｅｃｔ、ＩｎｆｉｎｉＢａｎｄ、ＵＰＡ、ＰＣＩ−Ｘ、ＡＧＰ、ＰＣＩｅ、Ｉｎｔｅｌ ＱｕｉｃｋＰａｔｈ Ｉｎｔｅｒｃｏｎｎｅｃｔ、Ｈｙｐｅｒ Ｔｒａｎｓｐｏｒｔ、等を含む。ストレージバス標準（Ｓｔｏｒａｇｅ ｂｕｓ ｓｔａｎｄａｒｄｓ）は ＳＴ−５０６、ＥＳＤＩ、ＳＭＤ、Ｐａｒａｌｌｅｌ ＡＴＡ、ＤＭＡ、ＳＳＡ、ＨＩＰＰＩ、ＵＳＢ ＭＳＣ、ＦｉｒｅＷｉｒｅ（１３９４）、Ｓｅｒｉａｌ ＡＴＡ、ｅＳＡＴＡ、ＳＣＳＩ、Ｐａｒａｌｌｅｌ ＳＣＳＩ、Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ、Ｆｉｂｒｅ Ｃｈａｎｎｅｌ、ｉＳＣＳＩ、ＳＡＳ、ＲａｐｉｄＩＯ、ＦＣＩＰ、等を含む。ｉＦＣＰ Ｐｅｒｉｐｈｅｒａｌバス標準（ｉＦＣＰ Ｐｅｒｉｐｈｅｒａｌ ｂｕｓ ｓｔａｎｄａｒｄｓ）は Ａｐｐｌｅ Ｄｅｓｋｔｏｐ Ｂｕｓ、ＨＩＬ、ＭＩＤＩ、Ｍｕｌｔｉｂｕｓ、ＲＳ−２３２、ＤＭＸ５１２−Ａ、ＥＩＡ／ＲＳ−４２２、ＩＥＥＥ−１２８４、ＵＮＩ／Ｏ、１−Ｗｉｒｅ、Ｉ２Ｃ、ＳＰＩ、ＥＩＡ／ＲＳ−４８５、ＵＳＢ、Ｃａｍｅｒａ Ｌｉｎｋ、Ｅｘｔｅｒｎａｌ ＰＣＩｅ、Ｌｉｇｈｔ Ｐｅａｋ、Ｍｕｌｔｉｄｒｏｐ Ｂｕｓ、等を含む。
【００６１】
図３は本発明の他の実施形態による図１に図示されたメモリ制御器を概略的に示すブロック図である。図３において、図２に図示されたことと実質的に同一な構成要素は同一な参照番号に付し、それに対する説明はしたがって省略される。図３に図示されたメモリ制御器２０００ａはランダム化器／デランダム化器２６００をさらに含む。
【００６２】
ランダム化器／デランダム化器２６００は不揮発性メモリ装置１０００へ伝送されるデータをランダム化するように、そして不揮発性メモリ装置１０００から出力されるデータ（例えば、ランダム化されたデータ）をデランダム化するように構成される。先に説明された複写動作の時、ランダム化器／デランダム化器２６００は不揮発性メモリ装置１０００から出力されるデータ（例えば、ランダム化されたデータ）をデランダム化し、エラー検出及び訂正回路２５００はデランダム化されたデータのエラーを検出する。先に説明されたように、メモリ制御器２０００ａから不揮発性メモリ装置１０００へ伝送されるエラーフラッグ情報はランダム化器／デランダム化器２６００によってランダム化されない。同様に、エラーフラッグ情報を含むフィールドデータが伝送される場合にも、ランダム化器／デランダム化器２６００は動作しない。エラー訂正されたデータが不揮発性メモリ装置１０００へ伝送される場合、エラー訂正されたデータはランダム化器／デランダム化器２６００によってランダム化される。本発明の場合、エラー訂正がメモリ制御器２０００ａによって提供されるエラーフラッグ情報にしたがって不揮発性メモリ装置１０００によって行われるので、ランダム化器／デランダム化器２６００のランダム化はエラーフラッグ情報／フィールドデータ（エラーフラッグ情報を含む）の伝送の時に行われない。
【００６３】
図４は本発明の一実施形態による図１に図示された不揮発性メモリ装置を概略的に示すブロック図である。図４を参照すれば、不揮発性メモリ装置１０００はメモリセルアレイ１１００、アドレスデコーダー１２００、電圧発生器１３００、制御ロジック１４００、ページバッファ回路１５００、及び入出力インターフェイス１６００を含む。
【００６４】
メモリセルアレイ１１００は行（例えば、ワードライン）と列（例えば、ビットライン）との交差領域に配列されたメモリセルを含む。メモリセルの各々は１ビットデータ又はマルチビットデータを格納する。アドレスデコーダー１２００は制御ロジック１４００によって制御され、メモリセルアレイ１１００の行（例えば、ワードライン、ストリング選択ライン、接地選択ライン、共通ソースライン、等）の選択及び駆動を行う。電圧発生器１３００は制御ロジック１４００によって制御され、各動作に必要である電圧（例えば、高電圧、プログラム電圧、読出し電圧、検証電圧、消去電圧、パス電圧、バルク電圧、等）を発生する。電圧発生器１３００によって電圧はアドレスデコーダー１２００を通じてメモリセルアレイ１１００へ提供される。制御ロジック１４００は不揮発性メモリ装置１０００の全般的な動作を制御するように構成される。ページバッファ回路１５００は制御ロジック１４００によって制御され、メモリセルアレイ１１００からデータを読み出すように、又はプログラムデータにしたがってメモリセルアレイ１１００の列（例えば、ビットライン）を駆動するように構成される。入出力インターフェイス１６００は制御ロジック１４００によって制御され、外部（例えば、図１のメモリ制御器）とインターフェイスするように構成される。
【００６５】
ページバッファ回路１５００はビットライン又はビットライン対に各々対応する複数のページバッファで構成される。ページバッファの各々は複数のラッチを含む。ページバッファ回路１５００は制御ロジック１４００の制御の下に各ページバッファのラッチを利用してエラー訂正動作を遂行する。即ち、ページバッファ回路１５００は制御ロジック１４００の制御の下にメモリ制御器２０００から提供されたエラーフラッグ情報にしたがってエラー訂正動作を遂行する。本発明の例示的な実施形態において、エラー訂正動作はエラー位置情報に対応するデータビットの値を反転させることによって、達成される。即ち、エラー位置情報に対応するデータビットの値はエラーフラッグ情報にしたがって反転される。このようなエラー訂正動作をビットフリップ動作と称する。これは以後詳細に説明する。
【００６６】
図５は全てのビットラインメモリ構造又はオッドイ−ブンメモリ構造のためにメモリセルアレイをメモリブロックで構成する例を示す図面である。メモリセルアレイ１１００の例示的な構造が説明される。一例として、メモリセルアレイ１１００が１０２４個のメモリブロックに分けられたＮＡＮＤフラッシュメモリ装置が説明される。各メモリブロックに格納されたデータは同時に消去され得る。一実施形態において、メモリブロックは同時に消去される格納素子の最小単位である。各メモリブロックには、例えば、ビットラインに各々対応する複数の列がある。全てのビットライン（ａｌｌ ｂｉｔ ｌｉｎｅ：ＡＢＬ）構造と称される一実施形態において、メモリブロックの全てのビットラインは読出し及びプログラム動作の間に同時に選択され得る。選択されたワードラインに属し、全てのビットラインと連結された格納素子は同時にプログラムされ得る。
【００６７】
例示的な実施形態において、同一な列に属する複数の格納素子はＮＡＮＤストリング１１１を構成するように直列に連結される。ＮＡＮＤストリングの一端子はストリング選択ラインＳＳＬによって制御される選択トランジスターを通じて対応するビットラインに連結され、他の端子は接地選択ラインＧＳＬによって制御される選択トランジスターを通じて共通ソースラインＣＳＬに連結される。
【００６８】
オッドイ−ブン構造（ｏｄｄ−ｅｖｅｎ ａｒｃｈｉｔｅｃｔｕｒｅ）と称される他の例示的な実施形態において、ビットラインはイ−ブンビットラインＢＬｅとオッドビットラインＢＬｏとに区分される。オッド／イ−ブンビットライン構造において、選択されたワードラインに属し、オッドビットラインと連結された格納素子が第１時間にプログラムされる反面に、選択されたワードラインに属し、イ−ブンビットラインと連結された格納素子は第２時間にプログラムされる。データは他のブロックにプログラムされ得り、他のメモリブロックから読み出され得る。このような動作は同時に遂行できる。
【００６９】
図６は本発明の例示的な実施形態による図５に図示されたページバッファ回路の一部を示すブロック図である。本発明の実施形態によるページバッファ回路１５００はビットラインに各々連結された複数のページバッファＰＢを含む。図６には単なる１つのページバッファＰＢが図示されている。残りページバッファの各々は図６に図示されたことと実質的に同様に構成される。
【００７０】
図６を参照すれば、ページバッファＰＢは図４の制御ロジック１４００によって制御され、プリチャージ回路１５１０、ラッチブロック１５２０、及びデータ入出力回路１５３０を含む。プリチャージ回路１５１０はビットラインＢＬに連結され、ビットラインＢＬをプリチャージするように構成される。一対のビットラインにページバッファＰＢが連結される場合、プリチャージ回路１５１０は一対のビットラインの中から１つを選択する機能を含む。ラッチブロック１５２０は感知ノードＳＯに連結される。ラッチブロック１５２０は複数の、例えば５つのラッチユニット１５２１〜１５２５（図面にはＳ、Ｌ、Ｍ、Ｆ、及びＣに各々示す）を含む。ページバッファＰＢに含まれたラッチユニットの数がここに開示されたことに制限されない。ラッチブロック１５２０は感知動作（プログラム検証動作、読出し動作、消去検証動作等に関連される）の時、制御ロジック１４００の制御の下に感知ノードＳＯの値をラッチするように構成される。制御ロジック１４００はラッチの間からデータが伝達されるダンプ動作を実行するようにラッチブロック１５２０を制御する。ダンプ動作の時、ラッチの間から伝達されるデータの位相は制御ロジック１４００の制御にしたがって反転されるか、或いはそのまま維持される。ラッチブロック１５２０はプログラム動作の時、プログラムデータにしたがってビットラインＢＬをビットラインプログラム電圧（例えば、０Ｖ又は０Ｖより高くて電源電圧より低い電圧）又はビットラインプログラム禁止電圧（例えば、電源電圧）で駆動する。
【００７１】
以後説明されるように、ラッチブロック１５２０は制御ロジック１４００の制御にしたがってエラーフラッグ情報を利用して先に説明されたビットフリップ動作（又は、エラー訂正動作）を遂行する。これは制御ロジック１４００の制御にしたがってラッチユニット１５２１〜１５２５の間で行われるデータ伝送動作を通じて達成される。データ入出力回路１５３０はラッチブロック１５２０のデータをデータラインＤＬへ伝送するか、或いはデータラインＤＬのデータをラッチブロック１５２０へ伝送するように構成される。
【００７２】
図６に図示されたページバッファＰＢの構成がここに開示されたことに制限されない。
【００７３】
図７は本発明の実施形態による不揮発性メモリ装置のエラー訂正動作を概略的に説明するための図面である。以下、本発明の実施形態による不揮発性メモリ装置１０００のエラー訂正動作が参照図面に基づいて詳細に説明される。
【００７４】
メモリセルアレイ１１００の第１格納領域から読み出されたデータを第２格納領域に複写する場合、第１格納領域から読み出されたデータに対するエラー訂正が行われる。第１格納領域から読み出されたデータに対するエラー訂正は、先に説明されたように、メモリ制御器２０００によって行われることではなく、不揮発性メモリ装置１０００によって行われる。エラー訂正はメモリ制御器２０００から提供されるエラーフラッグ情報にしたがって行われる。例えば、エラー訂正はビットフリップ動作を通じて行われる。
【００７５】
図７に図示されたように、説明の便宜上、メモリセルアレイ１１００の第１格納領域から読み出されたデータが“０１０１００１１”の８ビットデータであると仮定する。第１格納領域から読み出されたデータは、先ず、メモリ制御器２０００へ提供される。メモリ制御器２０００のエラー検出及び訂正回路２５００は不揮発性メモリ装置１０００から提供されるデータがエラーがあるか否かを判別する。仮に不揮発性メモリ装置１０００から提供されるデータがエラーがあると判別されれば、エラー検出及び訂正回路２５００はエラー位置情報及びエラーフラッグ情報を発生する。エラー位置情報及びエラーフラッグ情報は処理ユニット２３００の制御の下に不揮発性メモリ装置１０００へ提供される。ここで、エラーフラッグ情報はエラー位置情報に対応するデータビットがエラーがあることを示す。例えば、図７に図示されたように、エラーフラッグ情報はエラー位置情報に対応するデータビットが誤ったことと判別される時、メモリの値を有する。しかし、エラーフラッグ情報がエラー位置情報に対応するデータビットが誤ったことと判別される時、‘０’の値を有するように設定され得ることは理解できる。
【００７６】
エラーフラッグ情報は第１格納領域から読み出されたデータと独立的に不揮発性メモリ装置１０００のページバッファ回路１５００に格納される。エラーフラッグ情報に基づいてページバッファ回路１５００を通じてエラー訂正動作又はビットフリップ動作が行われる。図７に図示されたように、エラー位置情報に対応するデータビットはエラーフラッグ情報に基づいて‘１’から‘０’に変更される。変更されたデータビットを含むデータはエラー訂正されたデータである。以後、エラー訂正されたデータはメモリセルアレイ１１００の第２格納領域に格納される。
【００７７】
エラーフラッグ情報に基づいて行われるページバッファのエラー訂正動作又はビットフリップ動作が以下詳細に説明される。
【００７８】
エラー訂正動作（又は、ビットフリップ動作）はページバッファＰＢのラッチユニットを利用して行われる。例えば、エラー訂正動作は３つのラッチユニット１５２１、１５２２、１５２５を利用して排他的ＯＲ動作を通じて行われる。エラー訂正動作が排他的ＯＲ（ＸＯＲ）動作に制限されない。例えば、エラー訂正動作はエラーフラッグ情報の値にしたがって排他的ＮＯＲ（ＸＮＯＲ）動作を通じて行われ得る。エラー訂正動作は制御ロジック１４００の制御の下に行われる。
【００７９】
先ず、第１格納領域から読み出されたデータはラッチユニット１５２１（以下、Ｓラッチユニットと称する）に格納される。Ｓラッチユニット１５２１に格納されたデータはラッチユニット１５２２、１５２５（以下、Ｌラッチユニット及びＣラッチユニットと称する）へ各々ダンプされる。Ｃラッチユニット１５２５に格納されたデータはエラーを検出するためにメモリ制御器２０００へ出力される。説明の便宜上、１つのデータビットを基準としてエラー訂正動作が説明される。このような場合、１つの読み出されたデータビット及び１つのエラーフラッグビットの組合は４つの種類である場合（例えば、‘００’、‘０１’、‘１０’、及び‘１１’）の中の１つである。下の表１はエラーを検出するためにメモリ制御器２０００にデータが出力される時、各ラッチユニットの状態を示す。下の表で‘Ｘ’はｄｏｎ’ｔ ｃａｒｅを意味する。先に説明によれば、下の表１で分かるように、Ｓラッチユニット１５２１、Ｌラッチユニット１５２２、及びＣラッチユニット１５２５は同一な状態を有する。
【００８０】
【表１】
【００８１】
Ｃラッチユニット１５２５からメモリ制御器２０００へデータが出力された後、Ｃラッチユニット１５２５は‘０’の値を有するように初期化される。メモリ制御器２０００は不揮発性メモリ装置１０００から出力されたデータに対するエラー検出動作を遂行し、エラー検出動作の結果としてエラー位置情報及びエラーフラッグ情報（又は、エラーフラッグビット）を不揮発性メモリ装置１０００へ提供する。エラーフラッグ情報（又は、エラーフラッグビット）はメモリの値を有する。エラーフラッグ情報を入力する前にＳラッチユニット１５２１は‘０’に初期化される。下の表２はＬラッチユニット１５２２の値（読み出されたデータビットの値）とＣラッチユニット１５２５の値（エラーフラッグ情報／ビット）との組合にしたがう場合を示す。
【００８２】
【表２】
【００８３】
Ｃラッチユニット１５２５へロードされた‘１’に対応するＬラッチユニット１５２２の値を反転させることによって、エラー訂正動作が達成され、これは以下詳細に説明される。
【００８４】
先ず、制御ロジック１４００はＣラッチユニット１５２５へロードされたエラーフラッグビットを反転させ、反転されたビットをＳラッチユニット１５２１に格納するようにページバッファＰＢを制御する。エラーフラッグビットの反転はＣラッチユニット１５２５からＳラッチユニット１５２１にデータがダンプされる過程で行われる。このような動作の結果は下の表３の通りである。
【００８５】
【表３】
【００８６】
制御ロジック１４００はＳラッチユニット１５２１の値が‘０’であり、Ｌラッチユニット１５２２の値が‘０’である時、Ｓラッチユニット１５２１の値及びＬラッチユニット１５２２の値が‘１’に変更されるようにページバッファＰＢを制御する。このような動作の結果は下の表４の通りである。
【００８７】
【表４】
【００８８】
制御ロジック１４００はＳラッチユニット１５２１の値が‘０’である時、Ｌラッチユニット１５２２の値が‘０’に変更されるようにページバッファＰＢを制御する。このような動作の結果は下の表５の通りである。
【００８９】
【表５】
【００９０】
Ｌラッチユニット１５２２に格納されたデータがエラー訂正されたデータになる。即ち、読み出されたデータビットがメモリの値を有し、対応するエラーフラッグビットがメモリの値を有する時、表２及び表５で分かるように、Ｌラッチユニット１５２２の値は‘１’から‘０’に変更される。読み出されたデータビットが‘０’の値を有し、対応するエラーフラッグビットがメモリの値を有する時、表２及び表５で分かるように、Ｌラッチユニット１５２２の値は‘０’から‘１’に変更される。
【００９１】
先に説明されたエラー訂正動作又はビットフリップ動作は例示的なことであり、本発明はここに開示されたことに制限されない。エラー訂正動作又はビットフリップ動作はページバッファの構造、エラーフラッグ情報の値、等にしたがって多様に変更される。
【００９２】
図８は本発明の実施形態によるメモリシステムの複写動作を説明するためのフローチャートであり、図９は図８で説明される複写動作の時、エラーフラッグ情報を不揮発性メモリ装置へ伝送するためのタイミング図である。以下、本発明の実施形態によるメモリシステムの複写動作が参照図面に基づいて詳細に説明される。
【００９３】
以後説明される複写動作は、先に説明されたように、メモリセルアレイ１１００の第１格納領域（例えば、第１メモリブロックに属する１つのページに対応する）から第２格納領域（例えば、第２メモリブロックに属する１つのページに対応する）へデータを複写する動作を意味する。複写動作という用語が特定動作に制限されない。例えば、複写動作は１つの格納領域から他の格納領域へデータを移る全て動作を包含するように解釈される。
【００９４】
先ず、Ｓ１００段階で、ページバッファ回路１５００はメモリセルアレイ１１００の第１メモリブロックの第１格納領域（又は、選択されたページ）からデータを読み出す。読み出されたデータはページバッファ回路１５００のＳラッチユニット１５２１に格納される。読み出されたデータは読出し動作の間に発生され得るエラービットを包含できる。エラー訂正無しで第２メモリブロックの第２格納領域にエラービットを含む読み出されたデータがそのまま格納される場合、第２格納領域に格納されたデータのエラービットの数はメモリ制御器２０００のエラー訂正範囲を超過され得る。即ち、データ信頼性が低下され得る。その故に、読み出されたデータに対するエラー検出及び訂正動作が行われる。このために、Ｓ１１０段階で、読み出されたデータはメモリ制御器２０００へ出力される。先に説明されたように、読み出されたデータは外部へ出力される以前にＬラッチユニット１５２２及びＣラッチユニット１５２５へダンプされる。Ｃラッチユニット１５２５に格納された読み出されたデータがメモリ制御器２０００へ出力される。
【００９５】
Ｓ１２０段階で、メモリ制御器２０００は読み出されたデータがエラービットを含むか否かを判別する。これはメモリ制御器２０００のエラー検出及び訂正回路２５００を通じて行われる。読み出されたデータがエラービットを包含しないことと判別されれば、手続はＳ１６０段階に進行する。読み出されたデータがエラービットを含むことと判別されれば、エラー検出及び訂正回路２５００はエラー位置情報及びエラーフラッグ情報を発生させる。エラー検出及び訂正回路２５００はエラー位置情報及びエラーフラッグ情報を発生するためのエラー検出動作を遂行する。即ち、複写動作の時、エラー検出及び訂正回路２５００はエラー訂正動作を遂行する必要性がない。Ｓ１４０段階で、メモリ制御器２０００から不揮発性メモリ装置１０００へエラー位置情報及びエラーフラッグ情報が伝送される。これは図９を参照して以下詳細に説明される。
【００９６】
不揮発性メモリ装置１０００から出力された読み出されたデータは１つ又はそれより多いエラービットを包含できる。エラー位置情報及びエラーフラッグ情報はエラービット単位で反復的に不揮発性メモリ装置１０００へ伝送される。図９に図示されたように、エラービットの中の第１番目のエラービットに対応したエラー位置情報は第１命令８６ｈに続いて伝送されるアドレスＣ１Ｃ２Ｒ１Ｒ２Ｒ３に包含され、エラーフラッグ情報ＥＦＩはアドレスＣ１Ｃ２Ｒ１Ｒ２Ｒ３に続いて伝送される。ここで、アドレスＣ１Ｃ２Ｒ１Ｒ２Ｒ３の中の列アドレスＣ１Ｃ２はエラー位置情報を含む。アドレスＣ１Ｃ２Ｒ１Ｒ２Ｒ３は第１格納領域を含むメモリブロック（又はプラン／マット）を指定するための行アドレスＲ１Ｒ２Ｒ３を含む。このようなシーケンスは１つのエラービットに関連されて行われる。残りのエラービット各々に対応するエラー位置情報は、図９に図示されたように、第１命令８６ｈに続いて伝送されるアドレスＣ１Ｃ２に包含され、エラーフラッグ情報ＥＦＩはアドレスＣ１Ｃ２に続いて伝送される。ここで、アドレスＣ１Ｃ２、即ち列アドレスＣ１Ｃ２はエラー位置情報を含む。全てのエラービットによって対するエラーフラッグ情報が図９に図示されたタイミングにしたがって不揮発性メモリ装置１０００へ伝送された後、第２命令１２ｈがメモリ制御器２０００から不揮発性メモリ装置１０００へ伝送される。以後、以下で説明されるように、エラー訂正動作（又は、ビットフリップ動作）及びプログラム動作が行われる。
【００９７】
再び図８を参照すれば、Ｓ１４０段階で続いてＳ１５０段階で、不揮発性メモリ装置１０００はメモリ制御器２０００から提供されたエラーフラッグ情報に基づいてエラー訂正動作（又は、ビットフリップ動作）を遂行する。エラー訂正動作（又は、ビットフリップ動作）は表２乃至表５を参照して説明されたことと実質的に同様に行われるので、それに対する説明は省略される。Ｓ１６０段階で、エラー訂正されたデータはメモリセルアレイ１１００の第２格納領域にプログラム／格納される。以後、手続は終了される。
【００９８】
先の説明のよれば、エラー検出はメモリ制御器２０００によって行われ、エラー訂正は不揮発性メモリ装置１０００内で行われる。即ち、エラー検出の以後、メモリ制御器２０００によってエラー訂正が行われないので（又は、エラー検出の以後、不揮発性メモリ装置１０００によってエラー訂正が行われるので）、不揮発性メモリ装置１０００から出力されたデータ（又は、訂正されたデータ）を全ての不揮発性メモリ装置１０００へ伝送する必要がない。これはメモリ制御器２０００から不揮発性メモリ装置１０００へデータを伝送するのに掛かる時間及び／又はメモリ制御器２０００から不揮発性メモリ装置１０００へデータを伝送するのに消耗される電力が減少されることを意味する。
【００９９】
図１０は本発明の他の実施形態による図８で説明される複写動作の時、エラーフラッグ情報を不揮発性メモリ装置へ伝送するためのタイミング図である。
【０１００】
エラービット単位でエラーフラッグ情報が伝送される図９の伝送方式と異なりに、エラーフラッグ情報（エラービットによって各々対応するエラーフラッグビットを包含する）を含むデータ（以下、フィールドデータと称する）が命令８６ｈ及びアドレスＣ１Ｃ２Ｒ１Ｒ２Ｒ３に続いて不揮発性メモリ装置１０００へ伝送される。そのようなフィールドデータの大きさは読み出されたデータの大きさと同一である。フィールドデータにおいて、エラー位置情報に対応する位置の値（即ち、エラーフラッグビットの値）はロジック値‘１’（ロジック値がエラービットであることを示す）であり、残りの位置の値は反転されたロジック値‘０’（ロジック値がノンエラービット（ｎｏｎ−ｅｒｒｏｒ ｂｉｔ）であることを示す）である。例えば、データがメモリ制御器２０００から不揮発性メモリ装置１０００へバイト単位で伝送される場合、エラー位置情報に対応する位置は８つのデータビット（例えば、Ｄ０〜Ｄ７）の中の１つ（例えば、Ｄ１）に対応する。エラーフラッグ情報を含むフィールドデータが伝送される方式の場合、バス遷移回数が非常に少ない。これはデータ伝送の時、消耗される電力が減少することを意味する。また、エラー検出がメモリ制御器によって行われ、エラー訂正が不揮発性メモリ装置内で行われるので、メモリ制御器から不揮発性メモリ装置へデータを伝送するのに掛かる時間及び／又はメモリ制御器から不揮発性メモリ装置へデータを伝送するのに消耗される電力が減少される。
【０１０１】
図１１は本発明の実施形態によるメモリシステムのエラー検出動作及びエラー訂正動作を概略的に説明するための図面である。
【０１０２】
メモリセルアレイＭＣＡの第１格納領域（例えば、第１メモリブロックの１ページに対応する）のデータはメインバッファＭＢを通じて読出し、メインバッファＭＢに格納された読み出されたデータはキャッシュバッファＣＢを通じてメモリ制御器２０００へ伝送される。ここで、メインバッファＭＢはＳラッチユニット１５２１で構成され得り、キャッシュバッファＣＢはＣラッチユニット１５２５で構成され得る。しかし、本発明はそれに制限されない。メインバッファＭＢとキャッシュバッファＣＢとはページバッファ回路１５００を構成する。メモリ制御器２０００へ伝送されたデータはランダム化器／デランダム化器２６００を通じてデランダム化され、エラー検出及び訂正回路２５００はランダム化器／デランダム化器２６００によってデランダム化されたデータに対するエラー検出動作を遂行する。ここで、不揮発性メモリ装置１０００から出力される読み出されたデータＲＤのデランダム化されたデータはバッファメモリ２４００に格納される。エラー検出動作の結果として、エラーフラッグ情報が不揮発性メモリ装置１０００のキャッシュバッファＣＢへ伝送される。ここで、エラーフラッグ情報は図９で説明された方式又は図１０で説明された方式にしたがってメモリ制御器２０００から不揮発性メモリ装置１０００へ伝送される。エラーフラッグ情報又はエラーフラッグ情報を含むフィールドデータはランダム化器／デランダム化器２６００を経由しなくて直接不揮発性メモリ装置１０００へ伝送される。キャッシュバッファＣＢに格納されたエラーフラッグ情報に基づいてビットフリップ動作（又は、エラー訂正動作）が行われ、ビットフリップ動作（又は、エラー訂正動作）を通じて訂正されたデータはメインバッファＭＢを通じてメモリセルアレイＭＣＡの第２格納領域（例えば、第２メモリブロックの１ページに対応する）に格納される。ビットフリップ動作（又は、エラー訂正動作）は表３乃至図５で説明されたことと実質的に同一であるので、それに対する説明は省略される。
【０１０３】
例示的な実施形態において、メモリ制御器２０００から提供されるエラーフラッグ情報はページバッファ回路１５００のキャッシュバッファＣＢへロードされる。この時、メインバッファＭＢには読み出されたデータが格納されている。即ち、キャッシュバッファＣＢへロードされる情報はメインバッファＭＢにされたデータビットが誤ったか否かを示す値である。
【０１０４】
例示的な実施形態において、図１１で説明された複写動作は点線で示されたランダム化器／デランダム化器２６００を含むメモリ制御器（例えば、図３に図示されたことに対応する）のみでなく、点線で示されたランダム化器／デランダム化器２６００を包含しないメモリ制御器（例えば、図２に図示されたことに対応する）に適用できる。ランダム化器／デランダム化器２６００を含むメモリ制御器２０００において、仮に第１格納領域を含む第１メモリブロック及び第２格納領域を含む第２メモリブロックに対するランダム化のためのシードが互に同一な場合、エラーフラッグ情報に対するランダム化は行われない。
【０１０５】
例示的な実施形態において、シード値はランダム化されたデータが格納される領域のメモリセルに格納される。
【０１０６】
複写動作であるコピーバック動作（又はコピーバックプログラム動作）が特許文献１に開示され、この出願のレファレンスとして包含される。
【０１０７】
図１２は本発明の他の実施形態によるメモリシステムのエラー検出動作及びエラー訂正動作を概略的に説明するための図面である。
【０１０８】
メモリセルアレイＭＣＡの第１格納領域のデータはメインバッファＭＢを通じて読出し、メインバッファＭＢに格納された読み出されたデータはキャッシュバッファＣＢを通じてメモリ制御器２０００へ伝送される。ここで、メインバッファＭＢはＳラッチユニット１５２１で構成され得り、キャッシュバッファＣＢはＣラッチユニット１５２５で構成され得る。しかし、本発明はそれに制限されない。ここで、不揮発性メモリ装置１０００から出力される読み出されたデータＲＤのデランダム化されたデータはバッファメモリ２４００に格納される。メモリ制御器２０００へ伝送されたデータはランダム化器／デランダム化器２６００を通じてデランダム化され、エラー検出及び訂正回路２５００はランダム化器／デランダム化器２６００によってデランダム化されたデータに対するエラー検出動作を遂行する。仮にメモリセルアレイＭＣＡの第１格納領域に関連されたランダム化動作のためのシード値が第２格納領域に関連されたランダム化動作のためのシード値と一致しなければ、メモリ制御器２０００は読み出されたデータに対するエラー検出動作のみで無く、エラー訂正動作を遂行する。ここで、不揮発性メモリ装置１０００から出力される読み出されたデータＲＤのデランダム化されたデータはバッファメモリ２４００に格納される。読み出されたデータのエラーはエラー検出及び訂正回路２５００によって訂正される。訂正されたデータはランダム化器／デランダム化器２６００を通じて不揮発性メモリ装置１０００のキャッシュバッファＣＢへ伝送される。キャッシュバッファＣＢに格納されたエラー訂正されたデータはメインバッファＭＢへ伝送され、メインバッファＭＢへ伝送されたデータ（即ち、エラー訂正されたデータ）はメモリセルアレイＭＣＡの第２格納領域に格納される。
【０１０９】
先に説明されたエラー検出動作及びエラー訂正動作を含む複写動作は多様なメモリシステムに適用できる。以下、先に説明されたエラー検出動作及びエラー訂正動作を含む複写動作が適用されるメモリシステムの一例が説明される。
【０１１０】
図１３Ａはマルチレベルメモリ装置に適用されるアドレススクランブル方式の一例を説明するための図面である。
【０１１１】
各メモリセルに格納されるデータビットの数が増加されることによって、マルチビット（又は、マルチレベル）データを格納するメモリ装置（以下、マルチレベルメモリ装置と称する）の信頼性を確保することが漸次的に難しくなり得る。信頼性を低下させる要因の中で代表的な１つは隣接メモリセルの間のカップリングによる閾値電圧の変化である。例えば、以前にプログラムされたメモリセルの閾値電圧はプログラムされたメモリセルに隣接するメモリセルがプログラムされる時、生じるカップリングによって変化され得る。
【０１１２】
１つのメモリセルに３ビットデータが格納されると仮定の下でアドレススクランブル方式が説明される。図示の便宜上、図１３Ａには単なる４つのワードラインＷＬ０−ＷＬ３が図示されている。ワードラインＷＬ０−ＷＬ３各々には複数のメモリセルＭＣが連結される。先ず、下位２ビットデータが第１番目のワードラインＷＬ０に連結されたメモリセル各々に格納される１ステッププログラム動作が遂行される。即ち、１ステッププログラム動作の間に、第１番目のワードラインＷＬ０に連結されたメモリセルには２ページデータが格納される。これは図１３Ａで(1)に表記されている。その次に、第２番目のワードラインＷＬ１に連結されたメモリセルに対して１ステッププログラム動作が遂行される。これは図１３Ａで(2)に表記されている。第２番目のワードラインＷＬ１に対する１ステッププログラム動作が遂行された後、第２番目のワードラインＷＬ１の下に位置し、下位２ビットデータがプログラムされた第１番目のワードラインＷＬ０に連結されたメモリセルに上位１ビットデータが格納される粗いプログラム動作（ｃｏａｒｓｅ ｐｒｏｇｒａｍ ｏｐｅｒａｔｉｏｎ）（又は、第２番目のステッププログラム（２−ｓｔｅｐ ｐｒｏｇｒａｍｍｉｎｇ）と称される）が遂行される。これは図１３Ａで(3)に表記されている。第１番目のワードラインＷＬ０に連結されたメモリセルに対して粗いプログラム動作が遂行された後、第３番目のワードラインＷＬ２に対する１ステッププログラム動作が遂行される、これは図１３Ａで(4)に表記されている。第３番目のワードラインＷＬ２に対する１ステッププログラム動作の以後、下位２ビットデータがプログラムされた第２番目のワードラインＷＬ１に連結されたメモリセルに上位１ビットデータが格納される粗いプログラム動作が遂行される。これは図１３Ａで(5)に表記されている。その後、第１番目のワードラインＷＬ０に対する精巧なプログラム動作（ｆｉｎｅ ｐｒｏｇｒａｍ ｏｐｅｒａｔｉｏｎ）が遂行される。これは図１３Ａで(6)に表記されている。以後、１ステップ、粗い、そして精巧なプログラム動作が先に説明されたプログラム順序（図１３Ａ参照）にしたがって順次的に遂行される。図１３で説明されたプログラム順序にしたがってワードラインが選択される方式をアドレススクランブル方式と称する。アドレススクランブル方式がここに開示されたことに制限されない。
【０１１３】
１ステッププログラム動作と粗いプログラム動作とが完了されれば、Ｍビットデータ（Ｍは２又はそれより大きい整数）に対応する閾値電圧分布（例えば、２Ｍつの閾値電圧分布）が全て形成される。たとえ粗いプログラム動作が完了されることにしたがって全て閾値電圧分布が形成されても、閾値電圧分布間のマージンは閾値電圧分布を明確に区分するのに充分でない。閾値電圧分布を明確に区分するのに充分なマージンを確保するために精巧なプログラム動作が遂行される。精巧なプログラム動作は各閾値電圧分布の幅を狭くするために行われ、粗いプログラム動作で使用される閾値電圧分布の検証電圧より所定電圧程度各々高い検証電圧を使用して行われる。このようなプログラム方式を通じて隣接するメモリセルの間のカップリングを減らすことが可能である。このようなプログラム方法／アルゴリズムは再プログラム方法／アルゴリズム（ｒｅｐｒｏｇｒａｍ ｍｅｔｈｏｄ／ａｌｇｏｒｉｔｈｍ）と称する。
【０１１４】
例示的な実施形態において、３ビットデータのための再プログラム方法、即ち、１ステッププログラミング、粗いプログラミング、及び精巧なプログラミングが２ビットデータ及び４ビットデータの再プログラム方法にも全て適用され得ることはよく理解できる。
【０１１５】
このような再プログラム方法によると、任意のワードラインに対する精巧なプログラム動作が終了される時まで任意のワードラインのメモリセルに格納されたデータを維持する必要がある。例えば、１ステッププログラム動作はメモリ制御器からマルチビットメモリ装置へ提供されるデータに基づいて行われ、粗いプログラム動作は１ステッププログラム動作を通じて格納されたデータとメモリ制御器から提供されるデータとに基づいて行われる。精巧なプログラム動作は１ステッププログラム動作と粗いプログラム動作とを通じて格納されたデータに基づいて行われる。しかし、先に説明されたように、１ステッププログラム動作と粗いプログラム動作とを通じて格納されたデータを正確に読み出すことは難しい。これは精巧なプログラム動作に必要であるデータはメモリ制御器からマルチビットメモリ装置へ提供されなければならないことを意味する。そのような理由で、任意のワードラインに対する精巧なプログラム動作が終了される時まで任意のワードラインのメモリセルに格納されたデータがメモリ制御器によって維持される。これは精巧なプログラム動作に必要であるデータを維持するための大きい容量のバッファメモリがメモリ制御器へ提供されることを意味する。バッファメモリの容量を減らすために以後説明されるオンチップバッファプログラミング（Ｏｎ−ｃｈｉｐ Ｂｕｆｆｅｒｅｄ Ｐｒｏｇｒａｍｍｉｎｇ：ＯＢＰ）技術がメモリシステムに適用され得る。
【０１１６】
図１３Ｂは各メモリセル当たり３ビットデータを格納し、３ステッププログラム方式にしたがってプログラム動作が遂行される時、変化される閾値電圧分布を示す図面である。以下、３ステッププログラム方式によるプログラム方法が参照図面に基づいて説明される。
【０１１７】
先ず、選択されたワードライン（例えば、ＷＬ０、図１３Ａ参照）のメモリセルには２ページデータ（即ち、第１及び第２ページデータ）が同時に格納される。この時、図１３Ｂのボックス３１に図示されたように、消去状態Ｅに対応する閾値電圧分布に属するメモリセルはプログラムされるデータにしたがってプログラム状態Ｑ１、Ｑ２、Ｑ３に各々対応する閾値電圧分布に属する閾値電圧を有するようにプログラムされる。
【０１１８】
先に説明されたように、ワードライン（例えば、ＷＬ０）に属する１ステッププログラムされたメモリセルの粗いプログラム動作は隣接するワードライン（例えば、ＷＬ１）に属するメモリセルの１ステッププログラム動作の以後に行われる。この時、図１３Ｂのボックス３１の実線で表示されたように、ワードライン（例えば、ＷＬ０）に属する１ステッププログラムされたメモリセルの散布が隣接するワードライン（例えば、ＷＬ１）に属するメモリセルがプログラムされる時に生じるカップリングによって広くなる。
【０１１９】
その次に、選択されたワードラインＷＬ０のメモリセルには１ページデータが格納される。この時、図１３Ｂのボックス３２に図示されたように、各状態に対応する閾値電圧分布に属するメモリセルは対応する閾値電圧散布に属する閾値電圧を有するようにプログラムされる。例えば、消去状態Ｅに対応する閾値電圧分布に属するメモリセルはプログラムされるデータにしたがってプログラム状態Ｐ１に対応する閾値電圧分布に属する閾値電圧を有するようにプログラムされる。プログラム状態Ｑ１に対応する閾値電圧分布に属するメモリセルはプログラムされるデータにしたがってプログラム状態Ｐ２、Ｐ３に各々対応する閾値電圧分布に属する閾値電圧を有するようにプログラムされる。プログラム状態Ｑ２に対応する閾値電圧分布に属するメモリセルはプログラムされるデータにしたがってプログラム状態Ｐ４、Ｐ５に各々対応する閾値電圧分布に属する閾値電圧を有するようにプログラムされる。プログラム状態Ｑ３に対応する閾値電圧分布に属するメモリセルはプログラムされるデータにしたがってプログラム状態Ｐ６、Ｐ７に各々対応する閾値電圧分布に属する閾値電圧を有するようにプログラムされる。
【０１２０】
先に説明されたように、ワードライン（例えば、ＷＬ０）に属する粗いプログラムされたメモリセルの精巧なプログラム動作は隣接するワードライン（例えば、ＷＬ２、ＷＬ１）に対する１ステッププログラム動作及び粗いプログラム動作の以後に行われる。この時、図１３Ｂのボックス３２の実線で図示されたように、ワードライン（例えば、ＷＬ０）に属する粗いプログラムされたメモリセルの散布が隣接するワードライン（例えば、ＷＬ２、ＷＬ１）に属するメモリセルがプログラムされる時に生じるカップリングによって広くなる。このような理由で、粗いプログラムされたメモリセルからデータを正確に読み出すことが難しい。
【０１２１】
ワードラインＷＬ０に属するメモリセルが図１３Ｂのボックス３３に図示されたような最終閾値電圧分布Ｐ１を有するようにプログラムされる。このような動作は精巧なプログラム動作と称される。先に説明されたように、精巧なプログラム動作は以前にプログラムされたデータ（例えば、第１乃至第３ページデータ）を必要とし、これはワードラインＷＬ０に属するメモリセルから以前にプログラムされたデータを正確に読み出すことが難しいので、メモリ制御器から提供されるデータ（又は、メモリ装置によって維持されるデータ）に基づいて行われる。図１３Ｂのボックス３３の実線で図示されたように、精巧なプログラムされたメモリセルやはり隣接するワードラインに属するメモリセルの散布はプログラムされる時に生じるカップリングによって広くなり得る。
【０１２２】
以後、各ワードラインに対する１ステッププログラム動作、粗いプログラム動作、及び精巧なプログラム動作が図１３Ａで説明されたプログラム順序にしたがって行われ、これは図１３Ｂで説明されたことと同一な方式に行われる。
【０１２３】
図１４は本発明の例示的な実施形態によるデータ格納システムを概略的に示すブロック図である。
【０１２４】
図１４を参照すれば、データ格納システム３０００は不揮発性メモリ装置としてマルチビットメモリ装置３１００、メモリ制御器３２００、及びホスト３３００を含む。マルチビットメモリ装置３１００は１つ又はそれより多いメモリチップで構成され得る。マルチビットメモリ装置３１００とメモリ制御器３２００とは、データ格納装置として、メモリカード、半導体ディスク（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ：ＳＳＤ）、メモリスティック、又はそのようなことを構成する。マルチビットメモリ装置３１００は複数のメモリブロック（セクター／バンク）を含み、各メモリブロックは行と列とに配列されたメモリセルを含む。メモリセルの各々はマルチビット（又は、マルチレベル）データを格納する。メモリセルは２次元アレイ構造を有するように又は３次元／垂直アレイ構造を有するように配列される。例示的な３次元アレイ構造が特許文献２に“ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＷＩＴＨ ＭＥＭＯＲＹ ＣＥＬＬＳ ＯＮ ＭＵＬＴＩＰＬＥ ＬＡＹＥＲＳ”という名称にて、及び特許文献３に“ＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥ ＷＩＴＨ ＴＨＲＥＥ−ＤＩＭＥＮＳＩＯＮＡＬ ＡＲＲＡＹ ＳＴＲＵＣＴＵＲＥ”という名称にて各々開示されているし、この出願のレファレンスとして包含される。
【０１２５】
本発明の例示的な実施形態によるマルチビットメモリ装置３１００のメモリブロックは第１メモリ領域３１０１と第２メモリ領域３１０２とに区分される。ここで、第１及び第２メモリ領域３１０１、３１０２の区分が物理的なことでは無くて論理的に行われることが理解できる。第１及び第２メモリ領域３１０１、３１０２の区分は論理的に可変できる。第１メモリ領域３１０１に属するメモリブロックは第２メモリ領域３１０２に属するメモリブロックと異なる方式にプログラムされる。例えば、第１メモリ領域３１０１に属するメモリブロックは単一ビットプログラム方式（以下、ＳＬＣプログラム方式と称する）にしたがってプログラムされ、第２メモリ領域３１０２に属するメモリブロックはマルチビットプログラム方式（以下、ＭＬＣプログラム方式と称する）にしたがってプログラムされる。言い換えれば、第１メモリ領域３１０１に属するメモリセルの各々は１ビットデータを格納し、第２メモリ領域３１０２に属するメモリセルの各々はＭビットデータ（Ｍは２又はそれより大きい整数）を格納する。結果的に、第１メモリ領域３１０１に属するメモリセルの各々は第２メモリ領域３１０２に属するメモリセルの各々に格納されるＭビットデータより小さい数のデータビットを格納する。
【０１２６】
続いて図１４を参照すれば、メモリ制御器３２００はホスト３３００の要請に応答してマルチビットメモリ装置３１００を制御するように構成される。メモリ制御器３２００はバッファメモリ３２０１とエラー検出及び訂正回路３２０２とを含む。バッファメモリ３２０１はホスト３３００から伝送されたデータを臨時に格納するのに、そしてマルチビットメモリ装置３１００から読み出されたデータを臨時に格納するのに使用される。エラー検出及び訂正回路３２０２はマルチビットメモリ装置３１００に格納されるデータを符号化するように、そしてマルチビットメモリ装置３１００から読み出されたデータを復号化するように構成される。符号化はパリティー情報を生成する動作を含み、パリティー情報はフィールド単位で生成され得る。１ページのデータは１つ又はそれより多いフィールドで構成され得る。復号化はエラー検出動作とエラー訂正動作とを含む。先に説明された複写動作の時、エラー検出動作はメモリ制御器３２００によって行われ、エラー訂正動作はマルチビットメモリ装置３１００によって行われる。
【０１２７】
メモリ制御器３２００は静的なスケジューリング方式（ｓｔａｔｉｃ ｓｃｈｅｄｕｌｉｎｇ ｍａｎｎｅｒ）にメモリ装置３１００のプログラム動作を制御する。例えば、第１メモリ領域３１０１に対する最小プログラム単位のデータがバッファメモリ３２０１に格納されれば、メモリ制御器３２００は最小プログラム単位のデータが第１メモリ領域３１０１に格納されるようにマルチビットメモリ装置３１００を制御する。これはバッファプログラム動作と称する。第２メモリ領域３１０２に対する最小プログラム単位のデータが第１メモリ領域３１０１に集まれれば、メモリ制御器３２００は第２メモリ領域３１０２に対する最小プログラム単位のデータが第２メモリ領域３１０２に格納されるようにマルチビットメモリ装置３１００を制御する。これはメインプログラム動作と称する。バッファプログラム動作とメインプログラム動作とはオンチップバッファプログラミング動作を構成する。
【０１２８】
本発明の例示的な実施形態によれば、メインプログラム動作は第１メモリ領域３１０１でからみ出されたデータが第２メモリ領域３１０２に複写される以前に行われるエラー検出動作とエラー訂正動作とを含む。エラー検出動作はメモリ制御器３２００によって行われ、エラー訂正動作はマルチビットメモリ装置３１００によって行われる。これは以後詳細に説明される。
【０１２９】
例示的な実施形態において、第１メモリ領域３１０１に対する最小プログラム単位と第２メモリ領域３１０２に対する最小プログラム単位とはプログラム方式、セル当りビット数、等にしたがって多様に決定される。第１メモリ領域３１０１に対する最小プログラム単位は第２メモリ領域３１０２に対する最小プログラム単位と異なる。
【０１３０】
例示的な実施形態において、バッファプログラム動作を通じて第１メモリ領域３１０１にデータを格納し、メインプログラム動作を通じて第２メモリ領域３１０２にデータを格納することによってメモリ制御器３２００のバッファメモリ３２０１の大きさを最小化させ得る。言い換えれば、バッファメモリ３２０１に精巧なプログラム動作のためのデータを維持する必要が無い。そのような理由で、メモリ制御器３２００のバッファメモリ３２０１の大きさを最小化させ得る。
【０１３１】
図１５Ａ乃至図１５Ｄは本発明の例示的な実施形態によるマルチビットメモリ装置の第１及び第２メモリ領域に対する多様な組合を説明するための図面である。図面で、“ＢＰ”は第１メモリ領域３１０１に対するバッファプログラミングを示し、“ＭＰ”は第２メモリ領域３１０２に対するメインプログラミングを示す。
【０１３２】
先に説明されたように、マルチビットメモリ装置３１００は第１メモリ領域３１０１と第２メモリ領域３１０２とを含む。ここで、第１メモリ領域３１０１と第２メモリ領域３１０２とはマルチビットメモリ装置３１００のメモリセルアレイを構成する。たとえ図面には図示せずが、メモリセルアレイはさらに多い領域（例えば、メタ領域、予備領域、等）を含む。メモリセルアレイのメモリ領域が物理的に区分されることでは無く、論理的に区分されることはよく理解できる。これはメモリ制御器３２００のアドレスマッピングにしたがって領域が定義されることを意味する。
【０１３３】
図１５Ａを参照すれば、セル当り３ビットデータを格納するマルチビットメモリ装置の場合、第１メモリ領域３１０１は１ビットデータを各々格納するメモリセルで構成され、第２メモリ領域３１０２は３ビットデータを各々格納するメモリセルで構成され得る。この場合、バッファプログラミングはＳＬＣプログラム方式にしたがって行われる。メインプログラミングは先に説明されたＭＬＣプログラム方式にしたがって行われる。
【０１３４】
図１５Ｂを参照すれば、セル当り４ビットデータを格納するマルチビットメモリ装置の場合、第１メモリ領域３１０１は１ビットデータを各々格納するメモリセルで構成され、第２メモリ領域３１０２は４ビットデータを各々格納するメモリセルで構成され得る。この場合、バッファプログラミングはＳＬＣプログラム方式にしたがって行われる。メインプログラミングは先に説明されたＭＬＣプログラム方式にしたがって行われる。
【０１３５】
図１５Ｃを参照すれば、セル当り３ビットデータを格納するマルチビットメモリ装置の場合、第１メモリ領域３１０１は２ビットデータを各々格納するメモリセルで構成され、第２メモリ領域３１０２は３ビットデータを各々格納するメモリセルで構成され得る。この場合、バッファプログラミングは一般的な又は先に説明されたＭＬＣプログラム方式にしたがって行われる。メインプログラミングは先に説明されたＭＬＣプログラム方式（例えば、再プログラム方式）にしたがって行われる。
【０１３６】
図１５Ｄを参照すれば、セル当り４ビットデータを格納するマルチビットメモリ装置の場合、第１メモリ領域３１０１は２ビットデータを各々格納するメモリセルで構成され、第２メモリ領域３１０２は４ビットデータを各々格納するメモリセルで構成され得る。この場合、バッファプログラミングは一般的な又は先に説明されたＭＬＣプログラム方式にしたがって行われる。メインプログラミングは先に説明されたＭＬＣプログラム方式（例えば、再プログラム方式）にしたがって行われる。
【０１３７】
例示的な実施形態において、図１５Ａ乃至図１５Ｄに図示された第１及び第２メモリ領域３１０１、３１０２の定義がここに開示されたことに制限されない。例えば、データ格納システムに含まれる格納媒体が複数のマルチビットメモリ装置で構成される場合、各マルチビットメモリ装置に第１及び第２メモリ領域３１０１、３１０２が定義され得る。他の例として、任意のマルチビットメモリ装置のみに第１メモリ領域１０１が定義され得る。又は、任意のマルチビットメモリ装置が第１メモリ領域３１０１として定義され得る。
【０１３８】
図１６は本発明の例示的な実施形態による１ステッププログラム動作のための命令シーケンスを示す図面であり、図１７は図１６に図示された１ステッププログラム命令シーケンスにしたがうデータの流れを示す図面である。図１８はエラー訂正動作（又は、ビットフリップ動作）にしたがうデータの流れを示す図面である。以下、本発明の例示的な実施形態によるデータ格納システムの動作が参照図面に基づいて詳細に説明される。
【０１３９】
１ステッププログラム動作は第２メモリ領域３１０２に対する最小プログラム単位（例えば、２ページ）が第１メモリ領域３１０１に格納された場合に行われる。メインプログラム動作として、第２メモリ領域３１０２に対する１ステッププログラム動作は第１メモリ領域３１０１に対する２回のＳＬＣ読出し動作と第２メモリ領域３１０２に対する１回のＭＬＣプログラム動作とを随伴する。各ＳＬＣ読出し動作は先に説明されたエラー検出動作とエラー訂正動作とを含む。
【０１４０】
本発明の例示的な実施形態によるデータ格納システム３０００の場合、１ステッププログラム動作を遂行される先に、ＳＬＣ動作モードの転換のための命令ＤＡｈがメモリ制御器３２００からマルチビットメモリ装置３１００へ伝送される。モード転換のための命令ＤＡｈが入力される時、マルチビットメモリ装置３１００はメモリ制御器３２００から提供される命令をＳＬＣ動作に関連された命令として認識する。
【０１４１】
モード転換のための命令ＤＡｈに続いて、図１６に図示されたように、メモリ制御器３２００は一連の命令００ｈ、アドレスＡＤＤＲ、及び命令３９ｈをマルチビットメモリ装置３１００へ伝送する。この時、アドレスＡＤＤＲは１ステッププログラム動作に必要である２ページデータの中の１つのページを指定するためのアドレスである。命令３９ｈが入力された後、マルチビットメモリ装置３１００のページバッファ３１０３は、図１７に図示されたように、第１メモリ領域３１０１から第１番目のデータを読み出す。読み出されたデータはＳラッチユニットに格納される。読出し動作の間に、図１６に図示されたように、マルチビットメモリ装置３１００はビジー状態を示すようにレディ／ビジー信号ＲｎＢを設定する。読出し動作が完了された後、マルチビットメモリ装置３１００はレディ状態を示すようにレディ／ビジー信号ＲｎＢを設定する。
【０１４２】
その次に、図１６に図示されたように、マルチビットメモリ装置３１００からメモリ制御器３２００へ読み出されたデータが出力される。データ出力に先に、ＳラッチユニットのデータはＣラッチユニットへダンプされる。Ｃラッチユニットへダンプされたデータはメモリ制御器３２００へ出力される。メモリ制御器３２００は先に説明されたことと実質的に同一な方式にエラー検出動作を遂行し、エラー検出動作の結果としてエラー位置情報及びエラーフラッグ情報を生成する。エラー検出動作が遂行された後、メモリ制御器３２００は一連の命令８６ｈ、アドレスＡＤＤＲ、及びデータＥＦＩをマルチビットメモリ装置３１００へ伝送する。ここで、データＥＦＩはエラーフラッグ情報を含み、図１７に図示されたように、Ｃラッチユニットへロードされる。エラーフラッグ情報は図９で説明された方式又は図１０で説明された方式にしたがって伝送される。図９で説明された方式の場合、たとえ図面には図示せずが、図１６に図示されたエラーフラッグ入力手続８６ｈ、ＡＤＤＲ、ＥＦＩがエラービットの数程度に反複される。
【０１４３】
エラーフラッグ情報の伝送に続いて、メモリ制御器３２００は一連の命令Ｃ０ｈ及びアドレスＡＤＤＲをマルチビットメモリ装置３１００へ伝送する。ここで、命令Ｃ０ｈは先に説明されたビットフリップ動作（又は、エラー訂正動作）の実行を通知する命令であり、アドレスＡＤＤＲはエラー訂正されたデータが格納されたラッチユニットを指定するためのアドレスである。一連の命令Ｃ０ｈ及びアドレスＡＤＤＲの入力に続いて、レディ／ビジー信号ＲｎＢはビジー状態に設定される。レディ／ビジー信号ＲｎＢのビジー状態の間に、先に説明されたエラー訂正動作（又は、ビットフリップ動作）が行われる。
【０１４４】
エラー訂正動作（又は、ビットフリップ動作）にしたがうデータの流れを示す図１８を参照すれば、ＳＴ１段階で、メモリ制御器３２００から提供されたエラーフラッグ情報はＣラッチユニットへロードされる。ＳＴ２段階で、Ｃラッチユニットへロードされたエラーフラッグ情報はＳラッチユニットへダンプされる。この時、ＣラッチユニットからＳラッチユニットへダンプされるデータは反転される。ＳＴ３段階で、ＸＮＯＲ演算を通じてＳラッチユニットのデータがＬラッチユニットへダンプされる。この時、ＬラッチユニットへダンプされたデータはＸＮＯＲ演算を通じてエラー訂正されたデータである。エラー訂正されたデータが格納される位置、即ちＬラッチユニットは命令Ｃ０ｈと共に入力されたアドレスＡＤＤＲによって指定される。反転演算及びＸＮＯＲ演算はビットフリップ動作に対応するＸＯＲ演算を構成する。先に説明された動作（即ち、エラーフラッグローディング、エラーフラッグ反転、及びＸＮＯＲ演算を包含する）は表２乃至表５で説明されたことと実質的に同様に遂行され、それに対する説明はしたがって省略される。
【０１４５】
再び図１６を参照すれば、エラー訂正動作（又は、ビットフリップ動作）が完了された後、マルチビットメモリ装置３１００はレディ状態を示すようにレディ／ビジー信号ＲｎＢを設定する。メモリ制御器３２００はレディ／ビジー信号ＲｎＢの状態に応答してマルチビットメモリ装置３１００に一連の命令００ｈ、アドレスＡＤＤＲ、及び命令３９ｈ）をマルチビットメモリ装置３１００へ伝送する。この時、アドレスＡＤＤＲは１ステッププログラム動作に必要である２ページデータの中の残りページを指定するためのアドレスである。命令３９ｈが入力された後、マルチビットメモリ装置３１００のページバッファ３１０３は、図１７に図示されたように、第１メモリ領域３１０１からデータを読み出す。読み出されたデータはＳラッチユニットに格納される。読出し動作の間に、図１６に図示されたように、マルチビットメモリ装置３１００はビジー状態を示すようにレディ／ビジー信号ＲｎＢを設定する。読出し動作が完了された後、マルチビットメモリ装置３１００はレディ状態を示すようにレディ／ビジー信号ＲｎＢを設定する。
【０１４６】
その次に、図１６に図示されたように、マルチビットメモリ装置３１００からメモリ制御器３２００へ読み出されたデータが出力される。データ出力の前に、図１７に図示されたように、ＳラッチユニットのデータはＣラッチユニットへダンプされる。Ｃラッチユニットへダンプされたデータはメモリ制御器３２００へ出力される。メモリ制御器３２００は先に説明されたことと実質的に同一な方式にエラー検出動作を遂行し、エラー検出動作の結果としてエラー位置情報及びエラーフラッグ情報を生成する。エラー検出動作が遂行された後、メモリ制御器３２００は一連の命令８６ｈ、アドレスＡＤＤＲ、及びデータＥＦＩをマルチビットメモリ装置３１００へ伝送する。ここで、データＥＦＩはエラーフラッグ情報を含み、図１７に図示されたように、Ｃラッチユニットへロードされる。エラーフラッグ情報は図９で説明された方式又は図１０で説明された方式にしたがって伝送される。図９で説明された方式の場合、たとえ図面には図示せずが、図１６に図示されたエラーフラッグ入力手続８６ｈ、ＡＤＤＲ、ＥＦＩがエラービットの数程度反複される。
【０１４７】
エラーフラッグ情報の伝送に続いて、メモリ制御器３２００は一連の命令Ｃ０ｈ及びアドレスＡＤＤＲをマルチビットメモリ装置３１００へ伝送する。一連の命令Ｃ０ｈ及びアドレスＡＤＤＲの入力に続いて、レディ／ビジー信号ＲｎＢはビジー状態に設定される。レディ／ビジー信号ＲｎＢのビジー状態の間に、図１８を参照して説明されたエラー訂正動作（又は、ビットフリップ動作）が行われる。但し、図１７に図示されたように、エラー訂正されたデータは命令Ｃ０ｈと共に入力されたアドレスＡＤＤＲによって指定されるＦラッチユニットに格納される。
【０１４８】
先ず、１ステッププログラム動作に必要であるデータが準備されれば、第２メモリ領域３１０２に対する１ステッププログラム動作が行われる。１ステッププログラム動作を遂行される以前に、メモリ制御器３２００はモード転換のための命令ＤＦｈをマルチビットメモリ装置３１００へ伝送する。そのような命令ＤＦｈはＳＬＣ動作のためのモードから抜け出されるためのことである。命令ＤＦｈが入力されることにしたがって、マルチビットメモリ装置３１００はメモリ制御器３２００から提供される命令をメインプログラム動作、例えば、ＭＬＣ動作に関連された命令として認識する。
【０１４９】
以後、メモリ制御器３２００は、図１６に図示されたように、一連の命令８Ｂｈ、アドレスＡＤＤＲ、及び命令１０ｈをマルチビットメモリ装置３１００へ伝送する。この時、アドレスＡＤＤＲは１ステッププログラムされるページの中の１つを指定するためのアドレスである。１ステッププログラム動作に必要であるデータがページバッファ３１０３に準備されているので、メモリ制御器３２００からマルチビットメモリ装置３１００へデータが伝送されない。命令１０ｈが入力された後、図１７に図示されたように、ページバッファ３１０３に格納されたデータは第２メモリ領域３１０２にプログラムされる。プログラム動作の間に、図１６に図示されたように、マルチビットメモリ装置３１００はビジー状態を示すようにレディ／ビジー信号ＲｎＢを設定する。プログラム動作が完了された後、マルチビットメモリ装置３１００はレディ状態を示すようにレディ／ビジー信号ＲｎＢを設定する。
【０１５０】
図１９は粗いプログラム動作のための命令シーケンスを示す図面であり、図２０は図１９に図示された粗いプログラム命令シーケンスにしたがうデータの流れを示す図面である。以下、本発明の例示的な実施形態によるデータ格納システムの動作が参照図面に基づいて詳細に説明される。
【０１５１】
詳細は後ほど説明するとして、粗いプログラム動作は第２メモリ領域３１０２に対する最小プログラム単位（例えば、３ページ）が第１メモリ領域３１０１に格納された場合に行われる。第２メモリ領域３１０２に対する粗いプログラム動作は第１メモリ領域３１０１に対する３回のＳＬＣ読出し動作と第２メモリ領域３１０２に対する１回のＭＬＣプログラム動作とを随伴する。
【０１５２】
ＳＬＣ読出し動作の各々は、図２０に図示されたように、図１６乃至図１８で説明されたことと実質的に同一であるので、それに対する説明は省略される。第１番目のＳＬＣ読出し動作を遂行される以前に、図１９に図示されたように、モード転換のための命令ＤＡｈがメモリ制御器３２００からマルチビットメモリ装置３１００へ伝送される。第２メモリ領域３１０２に対するＭＬＣプログラム動作は３ビットデータが第２メモリ領域３１０２に格納されるは点を除外すれば、図１６乃至図１８で説明されたことと実質的に同一であるので、それに対する説明は省略される。粗いプログラム動作を遂行される以前に、図１９に図示されたように、モード転換のための命令ＤＦｈがメモリ制御器３２００からマルチビットメモリ装置３１００へ伝送される。たとえ図面には図示せずが、メインプログラム動作として精巧なプログラム動作は図１９に図示された命令シーケンスにしたがって同様に行われる。
【０１５３】
図１６乃至図２０を参照して説明された１ステッププログラム動作及び粗いプログラム動作がここに開示されたことに制限されない。また、オンチップバッファプログラム方式もやはりここに開示されたことに制限されない。
【０１５４】
粗い／精巧なプログラム動作及び精巧なプログラム動作の時、ＳＬＣ読出し動作が連続的に３回行われる。このような場合、図２０に図示されたことと異なりに、第１番目のＳＬＣ読出し動作を通じて読み出されたデータは第２番目のＳＬＣ読出し動作が行われる間にメモリ制御器２０００へ出力され、メモリ制御器２０００は第２番目のＳＬＣ読出し動作が行われる間にエラーフラッグ情報を生成する。言い換えれば、本発明の他の実施形態による粗い／精巧なプログラム動作の時のデータの流れを説明するための図２１を参照すれば、ＳＬＣ読出し動作が連続的に実行される場合、以前のＳＬＣ読出し動作に関連されたデータ出力動作及びエラーフラッグ生成動作は次のＳＬＣ読出し動作が実行される間に行われる。
【０１５５】
図２２は本発明の例示的な実施形態によるメモリシステムのリフレッシュプログラム動作を概略的に説明するための図面である。
【０１５６】
反複的なプログラム／消去サイクルはメモリトランジスター酸化膜にストレスを加え、そのようなストレスはメモリトランジスターのトンネル酸化膜がブレークダウンに成るようにする。メモリセルの閾値電圧はそのようなストレスによって漸次的に低くなる。即ち、プログラムされたメモリセルの電荷格納層から電子が漏洩される。これはプログラムされたメモリセルの閾値電圧散布が低い電圧の方に移動されるようにし、その結果プログラム検証電圧より低い閾値電圧を有するメモリセルが発生されるようになる。これは読出しマージンの減少によって読出しフェイルが発生され得ることを意味する。読出しフェイルが発生される以前にプログラム検証電圧より低い閾値電圧を有するメモリセルを再プログラムすることが可能である。このような動作をリフレッシュプログラム動作が称する。
【０１５７】
図２２を参照すれば、再プログラム／リフレッシュプログラム動作の時、先ず、ページバッファ回路１５００のメインバッファＭＢを通じてメモリセルアレイＭＣＡの特定ページからデータを読み出す。メインバッファＭＢに格納された読み出されたデータはキャッシュバッファＣＢを通じてメモリ制御器２０００へ伝送される。ここで、メインバッファＭＢはＳラッチユニット１５２１で構成され得、キャッシュバッファＣＢはＣラッチユニット１５２５で構成され得る。しかし、本発明はそれに制限されない。メインバッファＭＢとキャッシュバッファＣＢとはページバッファ回路１５００を構成する。メモリ制御器２０００へ伝送されたデータはランダム化器／デランダム化器２６００を通じてデランダム化され、エラー検出及び訂正回路２５００はランダム化器／デランダム化器２６００によってデランダム化されたデータに対するエラー検出動作を遂行する。ここで、不揮発性メモリ装置１０００から出力される読み出されたデータＲＤのデランダム化されたデータはバッファメモリ２４００に格納される。エラー検出動作の結果として、エラーフラッグ情報が不揮発性メモリ装置１０００のキャッシュバッファＣＢへ伝送される。ここで、エラーフラッグ情報は図９で説明された方式又は図１０で説明された方式にしたがってメモリ制御器２０００から不揮発性メモリ装置１０００へ伝送される。エラーフラッグ情報又はエラーフラッグ情報を含むフィールドデータはランダム化器／デランダム化器２６００を経由しなくて直接不揮発性メモリ装置１０００へ伝送される。キャッシュバッファＣＢに格納されたエラーフラッグ情報に基づいてビットフリップ動作（又は、エラー訂正動作）が行われ、ビットフリップ動作（又は、エラー訂正動作）を通じて訂正されたデータはメインバッファＭＢを通じてメモリセルアレイＭＣＡの特定ページ（即ち、データが読み出された位置はエラー訂正されたデータが格納される位置と同一である）に格納される。即ち、特定ページから読み出されたデータに対する再プログラム動作が行われる。言い換えれば、特定ページのメモリセルがリフレッシュされる。ビットフリップ動作（又は、エラー訂正動作）は表３乃至図５で説明されたことと実質的に同一であるので、それに対する説明は省略される。
【０１５８】
リフレッシュプログラム動作に対する追加的なそしてより詳細な説明は特許文献４に開示され、この出願のレファレンスとして包含される。
【０１５９】
図２３は本発明のその他の例示的な実施形態によるメモリシステムを概略的に示すブロック図である。図２３を参照すれば、メモリシステム３０００は不揮発性メモリ装置３１００ａとメモリ制御器３２００ｂとを含む。
【０１６０】
不揮発性メモリ装置３１００ａはメモリセルアレイ３１１０、行デコーダー回路３１２０、電圧発生回路３１３０、制御ロジック３１４０、ページバッファ回路３１５０、及び入出力インターフェイス３１６０を含む。図２３において、メモリセルアレイ３１１０、行デコーダー回路３１２０、及び電圧発生回路３１３０は図４に図示されたことと実質的に同一であるので、それに対する説明は省略される。制御ロジック３１４０は不揮発性メモリ装置３１００ａの全般的な動作を制御するように構成される。制御ロジック３１４０はランダムシーケンスデータ発生器３１４１（図面には、ＲＤＧで示した）を含む。ランダムシーケンスデータ発生器３１４０はシード値を利用してランダムシーケンスデータを発生する。ランダムシーケンスデータは入出力インターフェイス３１６０を通じてページバッファ回路３１５０へ伝達される。
【０１６１】
ページバッファ回路３１５０は制御ロジック３１４０の制御にしたがってプログラムデータ及びランダムシーケンスデータに対するＸＯＲ演算を遂行し、その結果、プログラムデータがランダム化される。また、ページバッファ回路３１５０はメモリセルアレイ３１１０から読み出されたデータとランダムシーケンスデータとに対するＸＯＲ演算を遂行し、その結果読み出されたデータ（又は、ランダム化された読み出されたデータ）がデランダム化される。ページバッファ回路３１５０は制御ロジック３１４０の制御の下に先に説明されたエラー訂正動作（又は、ビットフリップ動作）を遂行する。ここで、データランダム化がエラー訂正の先に行われるか、或いはデータランダム化がエラー訂正に続いて行われ得る。
【０１６２】
メモリ制御器３２００ａはバッファメモリ３２１０とエラー検出及び訂正回路３２２０とを含む。バッファメモリ３２１０は不揮発性メモリ装置３１００ａから読み出されたデータを臨時格納するように構成される。エラー検出及び訂正回路３２２０は不揮発性メモリ装置３１００ａから読み出されたデータのエラーを検出し、エラー検出結果としてエラー位置情報及びエラーフラッグ情報を発生する。これは先に説明されたことと実質的に同様に行われ、それに対する説明はしたがって省略される。エラー位置情報及びエラーフラッグ情報は図９で説明された方式に又は図１０で説明された方式に不揮発性メモリ装置３１００ａへ伝送される。
【０１６３】
結論的に、エラー検出はメモリ制御器３２００ａによって行われ、エラー訂正及びデータランダム化／デランダム化（又は、オンチップランダム化／デランダム化）は不揮発性メモリ装置３１００ａによって行われる。
【０１６４】
図２４は本発明の例示的な実施形態によるコンピューティングシステムを概略的に示すブロック図である。
【０１６５】
コンピューティングシステムはマイクロプロセッサー２１０１、使用者インターフェイス２２０２、ベースバンドチップセット（ｂａｓｅｂａｎｄ ｃｈｉｐｓｅｔ）のようなモデム２３０３、メモリ制御器２４０４、及び格納媒体として不揮発性メモリ装置２５０５を含む。メモリ制御器２４０４と不揮発性メモリ装置２５０５とは図１に図示されたこと又は図１４に図示されたことと実質的に同様に構成される。即ち、エラー検出がメモリ制御器２４０４によって行われ、エラー訂正が不揮発性メモリ装置２５０５内で行われるので、メモリ制御器から不揮発性メモリ装置へデータを伝送するのに掛かる時間及び／又はメモリ制御器から不揮発性メモリ装置へデータを伝送するのに消耗される電力が減少される。不揮発性メモリ装置２５０５にはマイクロプロセッサー２１０１によって処理された／処理されるＮビットデータ（Ｎは１又はそれより大きい整数）がメモリ制御器２４０４を通じて格納される。コンピューティングシステムがモバイル装置である場合、コンピューティングシステムの動作電圧を供給するためのバッテリー２６０６が追加的に提供される。たとえ図面には図示せずが、本発明によるコンピューティングシステムには応用チップセット（ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐｓｅｔ）、カメライメージプロセッサー（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭ、等がさらに提供され得ることは理解できる。
【０１６６】
図２５は本発明の例示的な実施形態による半導体ドライブを概略的に示すブロック図である。
【０１６７】
図２５を参照すれば、半導体ドライブ４０００（ＳＳＤ）は格納媒体４１００と制御器４２００とを含む。格納媒体４１００は複数のチャンネルを通じて制御器４２００に連結される。各チャンネルには複数の不揮発性メモリが共通に連結される。各不揮発性メモリは図１で説明されたメモリに構成され、制御器４２００は図１乃至図１９を参照して説明された方式にしたがって格納媒体４１００を制御するように構成される。即ち、エラー検出がメモリ制御器２４０４によって行われ、エラー訂正が不揮発性メモリ装置２５０５内で行われるので、メモリ制御器から不揮発性メモリ装置へデータを伝送するのに掛かる時間及び／又はメモリ制御器から不揮発性メモリ装置へデータを伝送するのに消耗される電力が減少される。
【０１６８】
図２６は図２５に図示された半導体ドライブを利用するストレージを概略的に示すブロック図であり、図２７は図２５に図示された半導体ドライブを利用するストレージサーバーを概略的に示すブロック図である。
【０１６９】
本発明の例示的な実施形態による半導体ドライブ４０００はストレージを構成するのに使用され得る。図２６に図示されたように、ストレージは図２５で説明されたことと実質的に同様に構成される複数の半導体ドライブを含む。本発明の例示的な実施形態による半導体ドライブ４０００はストレージサーバーを構成するのに使用され得る。図２７に図示されたように、ストレージサーバーは図２５で説明されたことと実質的に同様に構成される複数の半導体ドライブ４０００、及びサーバー４０００Ａを含む。また、この分野に広く公知されたＲＡＩＤ制御器４０００Ｂがストレージサーバーとして提供され得ることは理解できる。
【０１７０】
図２８乃至図３０は本発明の例示的な実施形態によるデータ格納装置が適用されるシステムを概略的に示す図面である。
【０１７１】
本発明の例示的な実施形態によるメモリ制御器及びマルチビットメモリ装置に構成されるデータ格納装置を含む半導体ドライブがストレージに適用される場合、図２８に図示されたように、システム６０００は有線及び／又は無線でホストと通信するストレージ６１００を含む。本発明の例示的な実施形態によるデータ格納装置を含む半導体ドライブがストレージサーバーに適用される場合、図２９に図示されたように、システム７０００は有線及び／又は無線でホストと通信するストレージサーバー７１００、７２００を含む。また、図３０に図示されたように、本発明の例示的な実施形態によるデータ格納装置を含む半導体ドライブはメールサーバー８１００にも適用され得る。
【０１７２】
図３１は本発明の実施形態によるメモリカード（ｍｅｍｏｒｙ ｃａｒｄ）を概略的に示すブロック図である。
【０１７３】
メモリカードは、例えばＭＭＣカード、ＳＤカード、マルチユーズ（ｍｕｌｔｉｕｓｅ）カード、マイクロＳＤカード、メモリスティック、コンパクトＳＤカード、ＩＤカード、ＰＣＭＣＩＡカード、ＳＳＤカード、チップカード（ｃｈｉｐｃａｒｄ）、スマトカード（ｓｍａｒｔｃａｒｄ）、ＵＳＢカード等であり得る。
【０１７４】
図３１を参照すれば、メモリカードは外部とのインターフェイスを遂行するインターフェイス部９２２１、バッファメモリを有し、メモリカードの動作を制御する制御器９２２２、１つ又はそれより多い不揮発性メモリ装置９２０７を含む。制御器９２２２はプロセッサーとして、不揮発性メモリ装置９２０７の書込み動作及びリード動作を制御することができる。具体的に、コントローラ９２２２はデータバス（ＤＡＴＡ）とアドレスバス（ＡＤＤＲＥＳＳ）とを通じて不揮発性メモリ装置９２０７及びインターフェイス部９２２１とカップリングされている。制御器９２２２と不揮発性メモリ９２０７とは図１で説明された又は図１４で説明されたメモリ制御器と不揮発性メモリ装置とに対応する。制御器９２２２は図１乃至図１９を参照して説明された方式にしたがって不揮発性メモリ９２０７を制御するように構成される。即ち、エラー検出がメモリ制御器によって行われ、エラー訂正が不揮発性メモリ装置内で行われるので、メモリ制御器から不揮発性メモリ装置へデータを伝送するのに掛かる時間及び／又はメモリ制御器から不揮発性メモリ装置へデータを伝送するのに消耗される電力が減少される。
【０１７５】
図３２は本発明の実施形態によるデジタルスチールカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）を概略的に示すブロック図である。
【０１７６】
図３２を参照すれば、デジタルスチールカメラはボディー９３０１、スロット９３０２、レンズ９３０３、ディスプレイ部９３０８、シャッターボタン９３１２、ストロボ（ｓｔｒｏｂｅ）９３１８等を含む。特に、スロット９３０８にはメモリカード９３３１が挿入され得り、メモリカード９３３１は図１で説明された又は図１４で説明されたメモリ制御器及び不揮発性メモリ装置を含む。メモリカード９３３１内に含まれたメモリ制御器は図１乃至図１９を参照して説明された方式にしたがってメモリ装置を制御するように構成される。即ち、エラー検出がメモリ制御器によって行われ、エラー訂正が不揮発性メモリ装置内で行われるので、メモリ制御器から不揮発性メモリ装置へデータを伝送するのに掛かる時間及び／又はメモリ制御器から不揮発性メモリ装置へデータを伝送するのに消耗される電力が減少される。
【０１７７】
メモリカード９３３１が接触形（ｃｏｎｔａｃｔ ｔｙｐｅ）である場合、メモリカード９３３１がスロット９３０８に挿入される時、メモリカード９３３１と回路基板の上の特定電気回路とが電気的に接触される。メモリカード９３３１が非接触形（ｎｏｎ−ｃｏｎｔａｃｔ ｔｙｐｅ）である場合、無線信号を通じてメモリカード９３３１がアクセスされる。
【０１７８】
図３３は図３２のメモリカードが使用される多様なシステムを説明する例示的な図面である。
【０１７９】
図３２を参照すれば、メモリカード９３３１はビデオカメラ（ＶＣ）、テレビジョン（ＴＶ）、オーディオ装置（ＡＤ）、ゲーム装置（ＧＭ）、電子音楽装置（ＥＭＤ）、携帯電話（ＨＰ）、コンピューター（ＣＰ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ボイスレコーダー（ｖｏｉｃｅ ｒｅｃｏｒｄｅｒ）（ＶＲ）、ＰＣカード（ＰＣＣ）、等に使用され得る。
【０１８０】
本発明の例示的な実施形態において、メモリセルは可変抵抗メモリセルから構成され得り、例示的な可変抵抗メモリセル及びそれを含むメモリ装置が特許文献５に開示され、この出願のレファレンスとして包含される。
【０１８１】
本発明の他の例示的な実施形態において、メモリセルは電荷格納層を有する多様なセル構造の中から１つを利用して具現され得る。電荷格納層を有するセル構造は電荷トラップ層を利用する電荷トラップフラッシュ構造、アレイが多層に積層されるスタックフラッシュ構造、ソースドレーンが無いフラッシュ構造、ピンタイプフラッシュ構造、等を含む。
【０１８２】
電荷格納層として電荷トラップフラッシュ構造を有するメモリ装置が特許文献６、特許文献７、及び特許文献８に各々開示され、この出願のレファレンスとして包含される。ソース／ドレーンが無いフラッシュ構造は特許文献９に開示され、この出願のレファレンスとして包含される。
【０１８３】
本発明によるフラッシュメモリ装置及び／又はメモリ制御器は多様な形態のパッケージを利用して実装され得る。例えば、本発明によるフラッシュメモリ装置及び／又はメモリコントローラはＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等のようなパッケージを利用して実装され得る。
【０１８４】
本発明の範囲又は技術的思想を逸脱しなく本発明の構造が多様に修正されるか、或いは変更され得ることはこの分野に熟練された者に明確である。上述した内容を鑑みて見る時、仮に本発明の修正及び変更が下の請求項及び同等物の範疇内に属すれば、本発明がこの発明の変更及び修正を含むことと看做す。
【符号の説明】
【０１８５】
１０００・・・不揮発性メモリ装置
１１００・・・メモリセルアレイ
１２００・・・アドレスデコーダー
１３００・・・電圧発生器
１４００・・・制御ロジック
１５００・・・ペ−ジバッファ回路
１６００・・・入出力インタ−フェイス
２０００・・・メモリ制御器
２１００・・・ホストインターフェイス
２２００・・・メモリインターフェイス
２３００・・・処理ユニット
２４００・・・バッファメモリ
２６００・・・ランダム化器／デランダム化器
【技術分野】
【０００１】
本発明は不揮発性メモリ装置及び制御器を含むメモリシステムに関する。
【背景技術】
【０００２】
半導体メモリは、一般的に、衛星から消費者電子技術までの範囲に属するマイクロプロセッサーを基づいた応用及びコンピューターのようなデジタルロジック設計の最も必須的なマイクロ電子素子である。したがって、高い集積度及び速い速度のための縮小（Ｓｃａｌｉｎｇ）を通じて得られるプロセスの向上及び技術開発を含む半導体メモリの製造技術の進歩は他のデジタルロジック系列の性能基準を確立するのに役に立つ。
【０００３】
半導体メモリ装置は大きく揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに分けられる。揮発性半導体メモリ装置において、ロジック情報はスタティックランダムアクセスメモリの場合、双安定フリップフロップのロジック状態を設定することによって又はダイナミックランダムアクセスメモリの場合、キャパシターの充電を通じて格納される。揮発性半導体メモリ装置の場合、電源が印加される間にデータが格納され、読み出され、電源が遮断される時データは消失される。
【０００４】
ＭＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＰＲＡＭ、等のような不揮発性半導体メモリ装置は電源が遮断されてもデータを格納できる。不揮発性メモリデータ格納状態は使用される製造技術によって永久的であるか、或いは再プログラムできる。不揮発性半導体メモリ装置はコンピューター、航行電子工学、通信、及び消費者電子技術産業のような広い範囲の応用でプログラム及びマイクロコードを格納するために使用される。単一チップで揮発性及び不揮発性メモリ格納モードの組合が速くて再プログラムできる不揮発性メモリを要求するシステムで不揮発性ＲＡＭ（ｎｖＲＡＭ）のような装置でまた使用できる。その上に、応用指向業務のための性能を最適化させるために幾つかの追加的なロジック回路を含む特定メモリ構造が開発されてくる。
【０００５】
不揮発性半導体メモリ装置において、ＭＲＯＭ、ＰＲＯＭ、及びＥＰＲＯＭはシステム自体的に消去及び書込みが容易でないので、一般の使用者が記憶内容を新しくするのが容易でない。これに反して、ＥＥＰＲＯＭ、ＰＲＡＭ、等のような不揮発性半導体メモリ装置は電気的に消去及び書込みができるので、継続的な更新が必要であるシステムプログラミング（ｓｙｓｔｅｍ ｐｒｏｇｒａｍｍｉｎｇ）や補助記憶装置としての応用が拡大されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許公報第７,９４１,５８６号公報
【特許文献２】米国特許公開第２００８０／００２３７４７号公報
【特許文献３】米国特許公開第２００８／００８４７２９号公報
【特許文献４】米国特許第７,６９７,３５９号公報
【特許文献５】米国特許第７,５２９,１２４号公報
【特許文献６】米国特許第６,８５８,９０６号公報
【特許文献７】米国公開特許第２００４−０１６９２３８号公報
【特許文献８】米国公開特許第２００６−０１８０８５１号公報
【特許文献９】韓国特許第１０−６７３０２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は動作速度を向上させることができるメモリシステム及びそれの動作方法を提供することにある。
【０００８】
本発明の他の目的は電力消耗を減らすことができるメモリシステム及びそれの動作方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の例示的な実施形態はデータを読出し、エラー情報を受信し、前記受信したエラー情報にしたがって前記読出しデータを訂正するように構成された不揮発性メモリ装置と、前記読出しデータを受信するように構成され、インターフェイスが前記受信したデータのエラービット位置に前記エラー情報を出力するように前記受信したデータのエラービットの位置を決定するユニットを有する制御器と、を含み、前記エラー情報は前記読み出されたデータのビットに対応したビットを含み、前記エラー情報のビットは前記読み出されたデータのビットのエラーを示すビットを含み、前記読み出されたデータのビットの値は前記エラー情報のビットの値にしたがって変更されるメモリシステムを提供する。
【００１０】
前記不揮発性メモリ装置は前記読み出されたデータを前記制御器へ出力し、前記エラー情報を前記制御器から受信する。
【００１１】
前記制御器は前記エラー情報を前記不揮発性メモリ装置へ出力し、前記エラー情報は前記読み出されたデータと前記読み出されたデータの訂正データとを包含しない。
【００１２】
前記不揮発性メモリ装置はランダム化されたデータとして前記読み出されたデータを前記制御器へ出力し、デランダム化されたデータとして前記エラー情報を前記制御器から受信する。
【００１３】
前記不揮発性メモリ装置は前記読み出されたデータが前記エラー情報にしたがって訂正されるように前記読み出されたデータを前記制御器へ出力した後、そして前記エラー情報が前記制御器から入力される時に前記前記読み出されたデータを格納するページバッファを含む。
【００１４】
前記エラー情報は前記読み出されたデータの全てのビットと対応しているわけではない。
【００１５】
前記不揮発性メモリ装置は変更されたビットとして前記受信したエラー情報のビットの値に対応する前記ビットの値を変更し、前記変更されたビットと維持されたビットとを前記訂正されたデータとして格納する。
【００１６】
前記不揮発性メモリ装置は前記エラー情報に対応しないビットの値を維持し、前記変更された値を有する前記ビットと前記維持された値を有するビットとを含む前記訂正されたデータを格納する。
【００１７】
前記不揮発性メモリ装置は単一ビットメモリアレイとマルチビットメモリアレイとを含み、前記データを前記単一ビットメモリアレイから読出し、前記訂正されたデータを前記マルチビットメモリアレイに格納する。
【００１８】
前記不揮発性メモリ装置はＳＬＣプログラム方法を利用してプログラムされた前記データを読出し、ＭＬＣプログラム方法によって前記訂正されたデータを格納する。
【００１９】
前記不揮発性メモリ装置は前記制御器から前記エラー情報をページ単位で受信する。
【００２０】
前記読み出されたデータと前記エラー情報とは同一なデータ大きさを有する。
【００２１】
前記不揮発性メモリ装置は前記データを第１領域から第２領域に複写する複写動作の時、前記読み出されたデータに対応する前記エラー情報を受信する。
【００２２】
前記不揮発性メモリ装置は複写動作を示す命令に応答して前記データを読み出すことと前記受信したエラー情報にしたがって前記訂正されたデータを格納することとを活性化させる。
【００２３】
前記不揮発性メモリ装置は前記読み出されたデータのページ単位で前記エラー情報にしたがって前記エラーを有するビットを訂正するように構成されたページバッファラッチを含み、前記ページバッファラッチは前記読み出されたデータ、前記エラー情報、及び前記訂正されたデータを格納するように構成される。
【００２４】
前記不揮発性メモリ装置は前記読み出されたデータのビットと前記エラー情報とをビット単位で比較して排他的ＯＲ方式又は排他的ＮＯＲ方式にしたがって前記読み出されたデータのエラービットを訂正する。
【００２５】
前記エラー情報のビットは前記読み出されたデータの他の１つのビットのエラー無しを示す第２ビットを含み、前記読み出されたデータの他の１つのビットの値は前記エラー情報の第２ビットの値にしたがって変更されない。
【００２６】
本発明の例示的な実施形態は、また、データを出力する不揮発性メモリ装置と、前記不揮発性メモリ装置から前記データを受信するように構成され、インターフェイスが前記受信したデータのエラービット位置に情報を前記不揮発性メモリ装置へ出力するように前記受信したデータのエラービットの位置を決定するユニットを有する制御器と、を含むメモリシステムを提供する。
【００２７】
前記制御器は前記受信したデータをデランダム化させて前記受信したデータから前記エラービットの位置を決定し、ランダム化無しで前記情報を出力する。
【００２８】
前記制御器は前記受信したデータをデランダム化させるランダム化器／デランダム化器を含み、前記制御器は前記ランダム化器／デランダム化器が前記情報をランダム化することを防止する。
【００２９】
前記不揮発性メモリ装置は前記受信したエラー位置情報にしたがって前記データを訂正する。
【００３０】
前記不揮発性メモリ装置はデータが読み出された領域を含み、前記不揮発性メモリ装置は前記訂正されたデータにしたがって前記領域に対するリフレッシュ動作を遂行する。
【００３１】
前記不揮発性メモリ装置は前記訂正されたデータを格納する第２領域を含み、前記第２領域はマルチビットメモリアレイである。
【００３２】
前記受信したデータの決定されたエラービット位置に対する情報は前記不揮発性メモリ装置がアドレスにしたがって前記データを訂正するように前記読み出されたデータの決定されたエラービット位置のアドレスを含む。
【００３３】
本発明の例示的な実施形態は、また、制御器と、第１プログラム方法によってデータを格納する単一ビットメモリアレイを含む第１領域とマルチビットメモリアレイを含む第２領域とを含み、複数のページ各々のデータを前記第１領域から読出し、そして前記複数のページ各々のデータを前記制御器へ出力するように構成された不揮発性メモリ装置と、を含み、前記制御器は前記複数のページ各々のデータのエラー位置情報を発生し、前記複数のページ各々のデータのエラー位置情報を前記不揮発性メモリ装置に出力し、前記不揮発性メモリ装置は前記複数のページ各々のデータに対応する前記エラー位置情報にしたがって前記複数のページ各々のデータを訂正し、前記複数のページの訂正されたデータを第２プログラム方法によって前記第２領域に１回に格納するメモリシステムを提供する。
【００３４】
前記データは少なくとも第１ページ及び第２ページを有する複数のページを含み、前記制御器は第１エラー情報が前記第１ページに応答して決定されて出力されるように、そして第２エラー情報が前記第２ページに応答して決定されて出力されるように前記データを反復的に受信する。
【００３５】
前記不揮発性メモリ装置は前記データを同時に読出し、前記エラー位置情報を受信する。
【００３６】
前記不揮発性メモリ装置は前記読み出されたデータと前記受信したエラー位置情報とを同時に格納するバッファ回路を含む。
【００３７】
前記不揮発性メモリ装置は前記読み出されたデータを読み出すメインバッファと前記エラー位置情報を受信するキャッシュバッファとを含み、前記エラー位置情報にしたがって前記メインバッファに格納されたデータを訂正する。
【００３８】
前記不揮発性メモリ装置は前記読み出されたデータと前記訂正されたデータとを格納するように前記第１領域と前記第２領域と通信するメインバッファと、前記エラー位置情報を受信するように前記制御器と通信するキャッシュバッファと、を含む。
【００３９】
前記不揮発性メモリ装置は前記エラー位置情報にしたがって前記読み出されたデータのビットを覆すフリップ動作を遂行して前記訂正されたデータを発生する。
【００４０】
前記第２領域のマルチビットメモリアレイは３ビットメモリアレイを含む。
【００４１】
前記第２プログラム方法は各々が前記第２領域のマルチビットメモリアレイに格納される前記訂正されたデータにしたがって異なる電圧を発生する複数の動作を含む。
【００４２】
前記第２プログラム方法は前記第２領域のマルチビットメモリアレイに格納される前記訂正されたデータにしたがって異なる電圧を発生する再プログラム方法を含む。
【００４３】
前記情報は前記読み出されたデータの部分の中の１つに対応し、前記読み出されたデータは前記制御器から前記不揮発性メモリ装置へ反復的に伝達され、一部の情報が前記読み出されたデータの全ての部分に対応する時まで前記制御器から前記不揮発性メモリ装置へ伝達され、前記不揮発性メモリ装置は前記対応する情報を受信する時、前記対応する情報にしたがって前記データの各部分を訂正する。
【００４４】
前記メモリシステムは機能ユニットと前記不揮発性メモリ装置にデータを格納する前記制御器に連結できる端子を有するホスト装置とをさらに含む。
【００４５】
前記ホスト装置は前記制御器を通じて前記不揮発性メモリ装置に格納される前記機能ユニットから生成されたデータを出力するか、或いは前記機能ユニットで使用されるデータを前記不揮発性メモリ装置から受信する。
【００４６】
前記ホスト装置はビデオカメラ、テレビジョン装置、オーディオ装置、ゲーム機、電子音楽装置、携帯電話、コンピューター、ＰＤＡ、ボイスレコーダー、移動装置、及び非接触式スマトカードの中で少なくとも１つを含む。
【発明の効果】
【００４７】
本発明の実施形態によれば、動作速度を向上させることが可能である。また、電力消耗を減らすことが可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態によるメモリシステムを概略的に示すブロック図である。
【図２】図１に図示されたメモリ制御器を概略的に示すブロック図である。
【図３】本発明の他の実施形態による図１に図示されたメモリ制御器を概略的に示すブロック図である。
【図４】本発明の一実施形態による図１に図示された不揮発性メモリ装置を概略的に示すブロック図である。
【図５】全てのビットラインメモリ構造又はオッドイ−ブンメモリ構造のためにメモリセルアレイをメモリブロックで構成する例を示す図面である。
【図６】本発明の例示的な実施形態による図５に図示されたページバッファ回路の一部を示すブロック図である。
【図７】本発明の実施形態による不揮発性メモリ装置のエラー訂正動作を概略的に説明するための図面である。
【図８】本発明の実施形態によるメモリシステムの複写動作を説明するためのフローチャートである。
【図９】図８で説明される複写動作の時、エラーフラッグ情報を不揮発性メモリ装置へ伝送するためのタイミング図である。
【図１０】本発明の他の実施形態による図８で説明される複写動作の時、エラーフラッグ情報を不揮発性メモリ装置へ伝送するためのタイミング図である。
【図１１】本発明の実施形態によるメモリシステムのエラー検出動作及びエラー訂正動作を概略的に説明するための図面である。
【図１２】本発明の他の実施形態によるメモリシステムのエラー検出動作及びエラー訂正動作を概略的に説明するための図面である。
【図１３Ａ】マルチレベルメモリ装置に適用されるアドレススクランブル方式の一例を説明するための図面である。
【図１３Ｂ】各メモリセル当たり３ビットデータを格納し、３ステッププログラム方式にしたがってプログラム動作が遂行される時に変化される閾値電圧分布を示す図面である。
【図１４】本発明の例示的な実施形態によるデータ格納システムを概略的に示すブロック図である。
【図１５Ａ】本発明の例示的な実施形態によるマルチビットメモリ装置の第１及び第２メモリ領域に対する多様な組合を説明するための図面である。
【図１５Ｂ】本発明の例示的な実施形態によるマルチビットメモリ装置の第１及び第２メモリ領域に対する多様な組合を説明するための図面である。
【図１５Ｃ】本発明の例示的な実施形態によるマルチビットメモリ装置の第１及び第２メモリ領域に対する多様な組合を説明するための図面である。
【図１５Ｄ】本発明の例示的な実施形態によるマルチビットメモリ装置の第１及び第２メモリ領域に対する多様な組合を説明するための図面である。
【図１６】本発明の例示的な実施形態による１ステッププログラム動作のための命令シーケンスを示す図面である。
【図１７】図１６に図示された１ステッププログラム命令シーケンスにしたがうデータの流れを示す図面である。
【図１８】エラー訂正動作（又は、ビットフリップ動作）にしたがうデータの流れを示す図面である。
【図１９】粗いプログラム動作のための命令シーケンスを示す図面である。
【図２０】図１９に図示された粗いプログラム命令シーケンスにしたがうデータの流れを示す図面である。
【図２１】本発明の他の実施形態による粗い／精巧なプログラム動作の時のデータの流れを説明するための図面である。
【図２２】本発明の例示的な実施形態によるメモリシステムのリフレッシュプログラム動作を概略的に説明するための図面である。
【図２３】本発明のその他の例示的な実施形態によるメモリシステムを概略的に示すブロック図である。
【図２４】本発明の例示的な実施形態によるコンピューティングシステムを概略的に示すブロック図である。
【図２５】本発明の例示的な実施形態による半導体ドライブを概略的に示すブロック図である。
【図２６】図２５に図示された半導体ドライブを利用するストレージを概略的に示すブロック図である。
【図２７】図２５に図示された半導体ドライブを利用する格納サーバーを概略的に示すブロック図である。
【図２８】本発明の例示的な実施形態によるデータ格納装置が適用されるシステムを概略的に示す図面である。
【図２９】本発明の例示的な実施形態によるデータ格納装置が適用されるシステムを概略的に示す図面である。
【図３０】本発明の例示的な実施形態によるデータ格納装置が適用されるシステムを概略的に示す図面である。
【図３１】本発明の実施形態によるメモリカード（ｍｅｍｏｒｙ ｃａｒｄ）を概略的に示すブロック図である。
【図３２】本発明の実施形態によるデジタルスチールカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）を概略的に示すブロック図である。
【図３３】図３２のメモリカードが使用される多様なシステムを説明する例示的な図面である。
【発明を実施するための形態】
【００４９】
本発明の長所及び特徴、及びそれを達成する方法は添付される図面と共に詳細に後述する実施形態を通じて説明される。しかし、本発明はここで説明される実施形態に限定されなく他の形態に具体化されることもあり得る。単なる、本実施形態は本発明が属する技術分野で通常の知識を有する者に本発明の技術的思想を容易に実施できる程度に詳細に説明するために提供されることである。
【００５０】
図面において、本発明の実施形態は図示された特定形態に制限されることではなく、明確性を期するために誇張されたことである。また、明細書全体に掛けて同一な参照番号に表示された部分は同一な構成要素を示す。
【００５１】
本明細書で‘及び／又は’という表現は前後に羅列された構成要素の中で少なくとも１つを含む意味に使用される。また、‘連結される／結合される’という表現は他の構成要素と直接的に連結されたり、他の構成要素を通じて間接的に連結されたりすることを含む意味で使われる。本明細書で、単数型は文句で特別に言及しない限り複数型も含む。また、明細書で使用される‘含む’又は‘包含する’と言及された構成要素、段階、動作及び素子は１つ以上の他の構成要素、段階、動作、素子及び装置の存在又は追加を意味する。
【００５２】
図１は本発明の実施形態によるメモリシステムを概略的に示すブロック図である。
【００５３】
図１を参照すれば、本発明の実施形態によるメモリシステムは不揮発性メモリ装置１０００とメモリ制御器２０００とを含む。不揮発性メモリ装置１０００はデータ情報を格納する一種の格納媒体として使用される。格納媒体は１つ又はそれより多いメモリチップで構成され得る。不揮発性メモリ装置１０００とメモリ制御器２０００とは１つ又はそれより多いチャンネルを通じて通信する。不揮発性メモリ装置１０００は、例えば、ＮＡＮＤフラッシュメモリ装置を含む。メモリ制御器２０００は外部装置（例えば、ホスト）の要請又は内部的な要請（例えば、マージ、ガーベッジコレクション、等のような背景動作に関連された要請）にしたがって不揮発性メモリ装置１０００を制御するように構成される。
【００５４】
例示的な実施形態において、不揮発性メモリ装置１０００がＮＡＮＤフラッシュメモリ装置に制限されない。例えば、不揮発性メモリ装置１０００はＮＯＲフラッシュメモリ装置、抵抗性ＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＲＲＡＭ（登録商標））装置、相変化メモリ（Ｐｈａｓｅ−Ｃｈａｎｇｅ Ｍｅｍｏｒｙ：ＰＲＡＭ）装置、磁気抵抗メモリ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）装置、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＦＲＡＭ（登録商標））装置、スピン注入磁化反転メモリ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＴＴ−ＲＡＭ）、又はそのようなことで構成され得る。また、本発明の不揮発性メモリ装置１０００は３次元アレイ構造を有するように具現され得る。３次元アレイ構造を有する不揮発性メモリ装置は垂直ＮＡＮＤフラッシュメモリ装置と称される。本発明は電荷格納層が伝導性浮遊ゲートで構成されたフラッシュメモリ装置のみで無く、電荷格納層が絶縁膜で構成されたチャージトラップ形フラッシュ（Ｃｈａｒｇｅ Ｔｒａｐ Ｆｌａｓｈ、“ＣＴＦ”と称される）メモリ装置にも全て適用できる。
【００５５】
本発明の実施形態によるメモリシステムは不揮発性メモリ装置１０００の第１格納領域から第２格納領域にデータを複写する動作（例えば、コピーバック動作：ｃｏｐｙｂａｃｋ ｏｐｅｒａｔｉｏｎ）を支援する。第１格納領域から第２格納領域にデータを複写する動作は第１格納領域で読み出されたデータに対するエラー検出及び訂正動作を必然的に随伴する。これはデータ信頼性を高くするためである。ここで、第１格納領域は第２格納領域と異なるか、或いは同一であり得る。本発明のメモリシステムによれば、不揮発性メモリ装置１０００から読み出されたデータＲＤのエラー検出（ｅｒｒｏｒ ｄｅｔｅｃｔｉｏｎ）はメモリ制御器２０００によって行われ、エラー訂正（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ）は不揮発性メモリ装置１０００内で行われる。特に、メモリ制御器２０００は検出されたエラーの位置情報（以下、エラー位置情報と称される）及びパターン情報（以下、エラーフラッグ情報（ｅｒｒｏｒ ｆｌａｇ ｉｎｆｏｒｍａｔｉｏｎ）と称される）を不揮発性メモリ装置１０００へ提供し、不揮発性メモリ装置１０００はメモリ制御器２０００から提供されるエラー位置情報及びエラーフラッグ情報に基づいてデータのエラーを訂正する。即ち、エラー検出の以後、メモリ制御器２０００によってエラー訂正が行われないので（又は、エラー検出の以後、不揮発性メモリ装置１０００によってエラー訂正が行われるので）、不揮発性メモリ装置１０００から出力されたデータ（又は、訂正されたデータ）を全て不揮発性メモリ装置１０００へ伝送する必要がない。これはメモリ制御器２０００から不揮発性メモリ装置１０００へデータを伝送するのに掛かる時間及び／又はメモリ制御器２０００から不揮発性メモリ装置１０００へデータを伝送するのに消耗される電力が減少されることを意味する。
【００５６】
図２は図１に図示されたメモリ制御器を概略的に示すブロック図である。図２を参照すれば、メモリ制御器２０００は第１インターフェイスとしてホストインターフェイス２１００、第２インターフェイスとしてメモリインターフェイス２２００、ＣＰＵのような処理ユニット２３００、バッファメモリ２４００、及びエラー検出及び訂正回路２５００を含む。
【００５７】
ホストインターフェイス２１００は外部（又は、ホスト）とインターフェイスするように構成される。メモリインターフェイス２２００は図１に図示された不揮発性メモリ装置１０００とインターフェイスするように構成される。処理ユニット２３００、例えばＣＰＵはメモリ制御器２０００の全般的な動作を制御するように構成される。例えば、処理ユニット２３００はフラッシュ変換階層（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ：ＦＴＬ）のようなファームウェアを運用するように構成される。バッファメモリ２４００はホストインターフェイス２１００を通じて外部へ伝達されるデータを臨時格納するのに使用される。バッファメモリ２４００はメモリインターフェイス２２００を通じて不揮発性メモリ装置１０００から伝達されるデータを臨時格納するのに使用される。
【００５８】
エラー検出及び訂正回路２５００は不揮発性メモリ装置１０００に格納されるデータを符号化するように、そして不揮発性メモリ装置４１００から読み出されたデータを復号化するように構成される。符号化はパリティー情報を生成する動作を含み、パリティー情報はフィールド単位で生成され得る。１ページのデータは１つ又はそれより多いフィールドで構成され得る。復号化はエラー検出動作とエラー訂正動作を含む。不揮発性メモリ装置１０００で出力されたデータが外部へ伝送される時、エラー検出動作とエラー訂正動作とを含む復号化がエラー検出及び訂正回路２５００によって行われる。先に説明された複写動作の時、エラー検出及び訂正回路２５００はエラー訂正動作無しで不揮発性メモリ装置１０００から読み出されたデータに対するエラー検出動作のみを遂行する。エラー検出及び訂正回路２５００はエラー検出動作の結果としてエラー位置情報及びエラーフラッグ情報を発生し、エラー位置情報及びエラーフラッグ情報は処理ユニット２３００の制御の下にメモリインターフェイス２２００を通じて不揮発性メモリ装置１０００へ伝送される。例えば、エラー位置情報はエラーが発生したデータビットを指定するための列アドレスを含み、エラーフラッグ情報はエラー位置情報によって指定される位置のデータビットがエラーであることを示すビット情報である。他の例として、エラー検出及び訂正回路２５００はエラー検出動作の結果としてエラー位置情報によって指定される位置のデータビットがエラーであることを示すビット情報（即ち、エラーフラッグ情報）を包含するフィールドデータ（エラー訂正されたデータでないことに注意する）を不揮発性メモリ装置１０００へ伝送する。これは以後詳細に説明される。
【００５９】
たとえ図面には図示せずが、メモリ制御器２０００はＲＯＭをさらに包含できる。ＲＯＭはフラッシュ変換階層（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ：ＦＴＬ）のようなファームウェアを格納するのに使用され得る。他の例として、ＲＯＭを包含しないようにメモリ制御器２０００を構成することが可能である。このような場合、ＲＯＭに格納されるファームウェアはメモリ制御器２０００によって制御される不揮発性メモリ装置１０００に格納され、パワーアップの時に不揮発性メモリ装置１０００からメモリ制御器２０００へロードされる。
【００６０】
例示的な実施形態において、ホストインターフェイス２１００はコンピューターバス標準、ストレージバス標準、ｉＦＣＰ Ｐｅｒｉｐｈｅｒａｌバス標準等の中で１つ又はそれより多いことの組合で構成され得る。コンピューターバス標準（ｃｏｍｐｕｔｅｒ ｂｕｓ ｓｔａｎｄａｒｄｓ）はＳ−１００ ｂｕｓ、Ｍｂｕｓ、Ｓｍｂｕｓ、Ｑ−Ｂｕｓ、ＩＳＡ、Ｚｏｒｒｏ ＩＩ、Ｚｏｒｒｏ ＩＩＩ、ＣＡＭＡＣ、ＦＡＳＴＢＵＳ、ＬＰＣ、ＥＩＳＡ、ＶＭＥ、ＶＸＩ、ＮｕＢｕｓ、ＴＵＲＢＯｃｈａｎｎｅｌ、ＭＣＡ、Ｓｂｕｓ、ＶＬＢ、ＰＣＩ、ＰＸＩ、ＨＰ ＧＳＣ ｂｕｓ、ＣｏｒｅＣｏｎｎｅｃｔ、ＩｎｆｉｎｉＢａｎｄ、ＵＰＡ、ＰＣＩ−Ｘ、ＡＧＰ、ＰＣＩｅ、Ｉｎｔｅｌ ＱｕｉｃｋＰａｔｈ Ｉｎｔｅｒｃｏｎｎｅｃｔ、Ｈｙｐｅｒ Ｔｒａｎｓｐｏｒｔ、等を含む。ストレージバス標準（Ｓｔｏｒａｇｅ ｂｕｓ ｓｔａｎｄａｒｄｓ）は ＳＴ−５０６、ＥＳＤＩ、ＳＭＤ、Ｐａｒａｌｌｅｌ ＡＴＡ、ＤＭＡ、ＳＳＡ、ＨＩＰＰＩ、ＵＳＢ ＭＳＣ、ＦｉｒｅＷｉｒｅ（１３９４）、Ｓｅｒｉａｌ ＡＴＡ、ｅＳＡＴＡ、ＳＣＳＩ、Ｐａｒａｌｌｅｌ ＳＣＳＩ、Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ、Ｆｉｂｒｅ Ｃｈａｎｎｅｌ、ｉＳＣＳＩ、ＳＡＳ、ＲａｐｉｄＩＯ、ＦＣＩＰ、等を含む。ｉＦＣＰ Ｐｅｒｉｐｈｅｒａｌバス標準（ｉＦＣＰ Ｐｅｒｉｐｈｅｒａｌ ｂｕｓ ｓｔａｎｄａｒｄｓ）は Ａｐｐｌｅ Ｄｅｓｋｔｏｐ Ｂｕｓ、ＨＩＬ、ＭＩＤＩ、Ｍｕｌｔｉｂｕｓ、ＲＳ−２３２、ＤＭＸ５１２−Ａ、ＥＩＡ／ＲＳ−４２２、ＩＥＥＥ−１２８４、ＵＮＩ／Ｏ、１−Ｗｉｒｅ、Ｉ２Ｃ、ＳＰＩ、ＥＩＡ／ＲＳ−４８５、ＵＳＢ、Ｃａｍｅｒａ Ｌｉｎｋ、Ｅｘｔｅｒｎａｌ ＰＣＩｅ、Ｌｉｇｈｔ Ｐｅａｋ、Ｍｕｌｔｉｄｒｏｐ Ｂｕｓ、等を含む。
【００６１】
図３は本発明の他の実施形態による図１に図示されたメモリ制御器を概略的に示すブロック図である。図３において、図２に図示されたことと実質的に同一な構成要素は同一な参照番号に付し、それに対する説明はしたがって省略される。図３に図示されたメモリ制御器２０００ａはランダム化器／デランダム化器２６００をさらに含む。
【００６２】
ランダム化器／デランダム化器２６００は不揮発性メモリ装置１０００へ伝送されるデータをランダム化するように、そして不揮発性メモリ装置１０００から出力されるデータ（例えば、ランダム化されたデータ）をデランダム化するように構成される。先に説明された複写動作の時、ランダム化器／デランダム化器２６００は不揮発性メモリ装置１０００から出力されるデータ（例えば、ランダム化されたデータ）をデランダム化し、エラー検出及び訂正回路２５００はデランダム化されたデータのエラーを検出する。先に説明されたように、メモリ制御器２０００ａから不揮発性メモリ装置１０００へ伝送されるエラーフラッグ情報はランダム化器／デランダム化器２６００によってランダム化されない。同様に、エラーフラッグ情報を含むフィールドデータが伝送される場合にも、ランダム化器／デランダム化器２６００は動作しない。エラー訂正されたデータが不揮発性メモリ装置１０００へ伝送される場合、エラー訂正されたデータはランダム化器／デランダム化器２６００によってランダム化される。本発明の場合、エラー訂正がメモリ制御器２０００ａによって提供されるエラーフラッグ情報にしたがって不揮発性メモリ装置１０００によって行われるので、ランダム化器／デランダム化器２６００のランダム化はエラーフラッグ情報／フィールドデータ（エラーフラッグ情報を含む）の伝送の時に行われない。
【００６３】
図４は本発明の一実施形態による図１に図示された不揮発性メモリ装置を概略的に示すブロック図である。図４を参照すれば、不揮発性メモリ装置１０００はメモリセルアレイ１１００、アドレスデコーダー１２００、電圧発生器１３００、制御ロジック１４００、ページバッファ回路１５００、及び入出力インターフェイス１６００を含む。
【００６４】
メモリセルアレイ１１００は行（例えば、ワードライン）と列（例えば、ビットライン）との交差領域に配列されたメモリセルを含む。メモリセルの各々は１ビットデータ又はマルチビットデータを格納する。アドレスデコーダー１２００は制御ロジック１４００によって制御され、メモリセルアレイ１１００の行（例えば、ワードライン、ストリング選択ライン、接地選択ライン、共通ソースライン、等）の選択及び駆動を行う。電圧発生器１３００は制御ロジック１４００によって制御され、各動作に必要である電圧（例えば、高電圧、プログラム電圧、読出し電圧、検証電圧、消去電圧、パス電圧、バルク電圧、等）を発生する。電圧発生器１３００によって電圧はアドレスデコーダー１２００を通じてメモリセルアレイ１１００へ提供される。制御ロジック１４００は不揮発性メモリ装置１０００の全般的な動作を制御するように構成される。ページバッファ回路１５００は制御ロジック１４００によって制御され、メモリセルアレイ１１００からデータを読み出すように、又はプログラムデータにしたがってメモリセルアレイ１１００の列（例えば、ビットライン）を駆動するように構成される。入出力インターフェイス１６００は制御ロジック１４００によって制御され、外部（例えば、図１のメモリ制御器）とインターフェイスするように構成される。
【００６５】
ページバッファ回路１５００はビットライン又はビットライン対に各々対応する複数のページバッファで構成される。ページバッファの各々は複数のラッチを含む。ページバッファ回路１５００は制御ロジック１４００の制御の下に各ページバッファのラッチを利用してエラー訂正動作を遂行する。即ち、ページバッファ回路１５００は制御ロジック１４００の制御の下にメモリ制御器２０００から提供されたエラーフラッグ情報にしたがってエラー訂正動作を遂行する。本発明の例示的な実施形態において、エラー訂正動作はエラー位置情報に対応するデータビットの値を反転させることによって、達成される。即ち、エラー位置情報に対応するデータビットの値はエラーフラッグ情報にしたがって反転される。このようなエラー訂正動作をビットフリップ動作と称する。これは以後詳細に説明する。
【００６６】
図５は全てのビットラインメモリ構造又はオッドイ−ブンメモリ構造のためにメモリセルアレイをメモリブロックで構成する例を示す図面である。メモリセルアレイ１１００の例示的な構造が説明される。一例として、メモリセルアレイ１１００が１０２４個のメモリブロックに分けられたＮＡＮＤフラッシュメモリ装置が説明される。各メモリブロックに格納されたデータは同時に消去され得る。一実施形態において、メモリブロックは同時に消去される格納素子の最小単位である。各メモリブロックには、例えば、ビットラインに各々対応する複数の列がある。全てのビットライン（ａｌｌ ｂｉｔ ｌｉｎｅ：ＡＢＬ）構造と称される一実施形態において、メモリブロックの全てのビットラインは読出し及びプログラム動作の間に同時に選択され得る。選択されたワードラインに属し、全てのビットラインと連結された格納素子は同時にプログラムされ得る。
【００６７】
例示的な実施形態において、同一な列に属する複数の格納素子はＮＡＮＤストリング１１１を構成するように直列に連結される。ＮＡＮＤストリングの一端子はストリング選択ラインＳＳＬによって制御される選択トランジスターを通じて対応するビットラインに連結され、他の端子は接地選択ラインＧＳＬによって制御される選択トランジスターを通じて共通ソースラインＣＳＬに連結される。
【００６８】
オッドイ−ブン構造（ｏｄｄ−ｅｖｅｎ ａｒｃｈｉｔｅｃｔｕｒｅ）と称される他の例示的な実施形態において、ビットラインはイ−ブンビットラインＢＬｅとオッドビットラインＢＬｏとに区分される。オッド／イ−ブンビットライン構造において、選択されたワードラインに属し、オッドビットラインと連結された格納素子が第１時間にプログラムされる反面に、選択されたワードラインに属し、イ−ブンビットラインと連結された格納素子は第２時間にプログラムされる。データは他のブロックにプログラムされ得り、他のメモリブロックから読み出され得る。このような動作は同時に遂行できる。
【００６９】
図６は本発明の例示的な実施形態による図５に図示されたページバッファ回路の一部を示すブロック図である。本発明の実施形態によるページバッファ回路１５００はビットラインに各々連結された複数のページバッファＰＢを含む。図６には単なる１つのページバッファＰＢが図示されている。残りページバッファの各々は図６に図示されたことと実質的に同様に構成される。
【００７０】
図６を参照すれば、ページバッファＰＢは図４の制御ロジック１４００によって制御され、プリチャージ回路１５１０、ラッチブロック１５２０、及びデータ入出力回路１５３０を含む。プリチャージ回路１５１０はビットラインＢＬに連結され、ビットラインＢＬをプリチャージするように構成される。一対のビットラインにページバッファＰＢが連結される場合、プリチャージ回路１５１０は一対のビットラインの中から１つを選択する機能を含む。ラッチブロック１５２０は感知ノードＳＯに連結される。ラッチブロック１５２０は複数の、例えば５つのラッチユニット１５２１〜１５２５（図面にはＳ、Ｌ、Ｍ、Ｆ、及びＣに各々示す）を含む。ページバッファＰＢに含まれたラッチユニットの数がここに開示されたことに制限されない。ラッチブロック１５２０は感知動作（プログラム検証動作、読出し動作、消去検証動作等に関連される）の時、制御ロジック１４００の制御の下に感知ノードＳＯの値をラッチするように構成される。制御ロジック１４００はラッチの間からデータが伝達されるダンプ動作を実行するようにラッチブロック１５２０を制御する。ダンプ動作の時、ラッチの間から伝達されるデータの位相は制御ロジック１４００の制御にしたがって反転されるか、或いはそのまま維持される。ラッチブロック１５２０はプログラム動作の時、プログラムデータにしたがってビットラインＢＬをビットラインプログラム電圧（例えば、０Ｖ又は０Ｖより高くて電源電圧より低い電圧）又はビットラインプログラム禁止電圧（例えば、電源電圧）で駆動する。
【００７１】
以後説明されるように、ラッチブロック１５２０は制御ロジック１４００の制御にしたがってエラーフラッグ情報を利用して先に説明されたビットフリップ動作（又は、エラー訂正動作）を遂行する。これは制御ロジック１４００の制御にしたがってラッチユニット１５２１〜１５２５の間で行われるデータ伝送動作を通じて達成される。データ入出力回路１５３０はラッチブロック１５２０のデータをデータラインＤＬへ伝送するか、或いはデータラインＤＬのデータをラッチブロック１５２０へ伝送するように構成される。
【００７２】
図６に図示されたページバッファＰＢの構成がここに開示されたことに制限されない。
【００７３】
図７は本発明の実施形態による不揮発性メモリ装置のエラー訂正動作を概略的に説明するための図面である。以下、本発明の実施形態による不揮発性メモリ装置１０００のエラー訂正動作が参照図面に基づいて詳細に説明される。
【００７４】
メモリセルアレイ１１００の第１格納領域から読み出されたデータを第２格納領域に複写する場合、第１格納領域から読み出されたデータに対するエラー訂正が行われる。第１格納領域から読み出されたデータに対するエラー訂正は、先に説明されたように、メモリ制御器２０００によって行われることではなく、不揮発性メモリ装置１０００によって行われる。エラー訂正はメモリ制御器２０００から提供されるエラーフラッグ情報にしたがって行われる。例えば、エラー訂正はビットフリップ動作を通じて行われる。
【００７５】
図７に図示されたように、説明の便宜上、メモリセルアレイ１１００の第１格納領域から読み出されたデータが“０１０１００１１”の８ビットデータであると仮定する。第１格納領域から読み出されたデータは、先ず、メモリ制御器２０００へ提供される。メモリ制御器２０００のエラー検出及び訂正回路２５００は不揮発性メモリ装置１０００から提供されるデータがエラーがあるか否かを判別する。仮に不揮発性メモリ装置１０００から提供されるデータがエラーがあると判別されれば、エラー検出及び訂正回路２５００はエラー位置情報及びエラーフラッグ情報を発生する。エラー位置情報及びエラーフラッグ情報は処理ユニット２３００の制御の下に不揮発性メモリ装置１０００へ提供される。ここで、エラーフラッグ情報はエラー位置情報に対応するデータビットがエラーがあることを示す。例えば、図７に図示されたように、エラーフラッグ情報はエラー位置情報に対応するデータビットが誤ったことと判別される時、メモリの値を有する。しかし、エラーフラッグ情報がエラー位置情報に対応するデータビットが誤ったことと判別される時、‘０’の値を有するように設定され得ることは理解できる。
【００７６】
エラーフラッグ情報は第１格納領域から読み出されたデータと独立的に不揮発性メモリ装置１０００のページバッファ回路１５００に格納される。エラーフラッグ情報に基づいてページバッファ回路１５００を通じてエラー訂正動作又はビットフリップ動作が行われる。図７に図示されたように、エラー位置情報に対応するデータビットはエラーフラッグ情報に基づいて‘１’から‘０’に変更される。変更されたデータビットを含むデータはエラー訂正されたデータである。以後、エラー訂正されたデータはメモリセルアレイ１１００の第２格納領域に格納される。
【００７７】
エラーフラッグ情報に基づいて行われるページバッファのエラー訂正動作又はビットフリップ動作が以下詳細に説明される。
【００７８】
エラー訂正動作（又は、ビットフリップ動作）はページバッファＰＢのラッチユニットを利用して行われる。例えば、エラー訂正動作は３つのラッチユニット１５２１、１５２２、１５２５を利用して排他的ＯＲ動作を通じて行われる。エラー訂正動作が排他的ＯＲ（ＸＯＲ）動作に制限されない。例えば、エラー訂正動作はエラーフラッグ情報の値にしたがって排他的ＮＯＲ（ＸＮＯＲ）動作を通じて行われ得る。エラー訂正動作は制御ロジック１４００の制御の下に行われる。
【００７９】
先ず、第１格納領域から読み出されたデータはラッチユニット１５２１（以下、Ｓラッチユニットと称する）に格納される。Ｓラッチユニット１５２１に格納されたデータはラッチユニット１５２２、１５２５（以下、Ｌラッチユニット及びＣラッチユニットと称する）へ各々ダンプされる。Ｃラッチユニット１５２５に格納されたデータはエラーを検出するためにメモリ制御器２０００へ出力される。説明の便宜上、１つのデータビットを基準としてエラー訂正動作が説明される。このような場合、１つの読み出されたデータビット及び１つのエラーフラッグビットの組合は４つの種類である場合（例えば、‘００’、‘０１’、‘１０’、及び‘１１’）の中の１つである。下の表１はエラーを検出するためにメモリ制御器２０００にデータが出力される時、各ラッチユニットの状態を示す。下の表で‘Ｘ’はｄｏｎ’ｔ ｃａｒｅを意味する。先に説明によれば、下の表１で分かるように、Ｓラッチユニット１５２１、Ｌラッチユニット１５２２、及びＣラッチユニット１５２５は同一な状態を有する。
【００８０】
【表１】
【００８１】
Ｃラッチユニット１５２５からメモリ制御器２０００へデータが出力された後、Ｃラッチユニット１５２５は‘０’の値を有するように初期化される。メモリ制御器２０００は不揮発性メモリ装置１０００から出力されたデータに対するエラー検出動作を遂行し、エラー検出動作の結果としてエラー位置情報及びエラーフラッグ情報（又は、エラーフラッグビット）を不揮発性メモリ装置１０００へ提供する。エラーフラッグ情報（又は、エラーフラッグビット）はメモリの値を有する。エラーフラッグ情報を入力する前にＳラッチユニット１５２１は‘０’に初期化される。下の表２はＬラッチユニット１５２２の値（読み出されたデータビットの値）とＣラッチユニット１５２５の値（エラーフラッグ情報／ビット）との組合にしたがう場合を示す。
【００８２】
【表２】
【００８３】
Ｃラッチユニット１５２５へロードされた‘１’に対応するＬラッチユニット１５２２の値を反転させることによって、エラー訂正動作が達成され、これは以下詳細に説明される。
【００８４】
先ず、制御ロジック１４００はＣラッチユニット１５２５へロードされたエラーフラッグビットを反転させ、反転されたビットをＳラッチユニット１５２１に格納するようにページバッファＰＢを制御する。エラーフラッグビットの反転はＣラッチユニット１５２５からＳラッチユニット１５２１にデータがダンプされる過程で行われる。このような動作の結果は下の表３の通りである。
【００８５】
【表３】
【００８６】
制御ロジック１４００はＳラッチユニット１５２１の値が‘０’であり、Ｌラッチユニット１５２２の値が‘０’である時、Ｓラッチユニット１５２１の値及びＬラッチユニット１５２２の値が‘１’に変更されるようにページバッファＰＢを制御する。このような動作の結果は下の表４の通りである。
【００８７】
【表４】
【００８８】
制御ロジック１４００はＳラッチユニット１５２１の値が‘０’である時、Ｌラッチユニット１５２２の値が‘０’に変更されるようにページバッファＰＢを制御する。このような動作の結果は下の表５の通りである。
【００８９】
【表５】
【００９０】
Ｌラッチユニット１５２２に格納されたデータがエラー訂正されたデータになる。即ち、読み出されたデータビットがメモリの値を有し、対応するエラーフラッグビットがメモリの値を有する時、表２及び表５で分かるように、Ｌラッチユニット１５２２の値は‘１’から‘０’に変更される。読み出されたデータビットが‘０’の値を有し、対応するエラーフラッグビットがメモリの値を有する時、表２及び表５で分かるように、Ｌラッチユニット１５２２の値は‘０’から‘１’に変更される。
【００９１】
先に説明されたエラー訂正動作又はビットフリップ動作は例示的なことであり、本発明はここに開示されたことに制限されない。エラー訂正動作又はビットフリップ動作はページバッファの構造、エラーフラッグ情報の値、等にしたがって多様に変更される。
【００９２】
図８は本発明の実施形態によるメモリシステムの複写動作を説明するためのフローチャートであり、図９は図８で説明される複写動作の時、エラーフラッグ情報を不揮発性メモリ装置へ伝送するためのタイミング図である。以下、本発明の実施形態によるメモリシステムの複写動作が参照図面に基づいて詳細に説明される。
【００９３】
以後説明される複写動作は、先に説明されたように、メモリセルアレイ１１００の第１格納領域（例えば、第１メモリブロックに属する１つのページに対応する）から第２格納領域（例えば、第２メモリブロックに属する１つのページに対応する）へデータを複写する動作を意味する。複写動作という用語が特定動作に制限されない。例えば、複写動作は１つの格納領域から他の格納領域へデータを移る全て動作を包含するように解釈される。
【００９４】
先ず、Ｓ１００段階で、ページバッファ回路１５００はメモリセルアレイ１１００の第１メモリブロックの第１格納領域（又は、選択されたページ）からデータを読み出す。読み出されたデータはページバッファ回路１５００のＳラッチユニット１５２１に格納される。読み出されたデータは読出し動作の間に発生され得るエラービットを包含できる。エラー訂正無しで第２メモリブロックの第２格納領域にエラービットを含む読み出されたデータがそのまま格納される場合、第２格納領域に格納されたデータのエラービットの数はメモリ制御器２０００のエラー訂正範囲を超過され得る。即ち、データ信頼性が低下され得る。その故に、読み出されたデータに対するエラー検出及び訂正動作が行われる。このために、Ｓ１１０段階で、読み出されたデータはメモリ制御器２０００へ出力される。先に説明されたように、読み出されたデータは外部へ出力される以前にＬラッチユニット１５２２及びＣラッチユニット１５２５へダンプされる。Ｃラッチユニット１５２５に格納された読み出されたデータがメモリ制御器２０００へ出力される。
【００９５】
Ｓ１２０段階で、メモリ制御器２０００は読み出されたデータがエラービットを含むか否かを判別する。これはメモリ制御器２０００のエラー検出及び訂正回路２５００を通じて行われる。読み出されたデータがエラービットを包含しないことと判別されれば、手続はＳ１６０段階に進行する。読み出されたデータがエラービットを含むことと判別されれば、エラー検出及び訂正回路２５００はエラー位置情報及びエラーフラッグ情報を発生させる。エラー検出及び訂正回路２５００はエラー位置情報及びエラーフラッグ情報を発生するためのエラー検出動作を遂行する。即ち、複写動作の時、エラー検出及び訂正回路２５００はエラー訂正動作を遂行する必要性がない。Ｓ１４０段階で、メモリ制御器２０００から不揮発性メモリ装置１０００へエラー位置情報及びエラーフラッグ情報が伝送される。これは図９を参照して以下詳細に説明される。
【００９６】
不揮発性メモリ装置１０００から出力された読み出されたデータは１つ又はそれより多いエラービットを包含できる。エラー位置情報及びエラーフラッグ情報はエラービット単位で反復的に不揮発性メモリ装置１０００へ伝送される。図９に図示されたように、エラービットの中の第１番目のエラービットに対応したエラー位置情報は第１命令８６ｈに続いて伝送されるアドレスＣ１Ｃ２Ｒ１Ｒ２Ｒ３に包含され、エラーフラッグ情報ＥＦＩはアドレスＣ１Ｃ２Ｒ１Ｒ２Ｒ３に続いて伝送される。ここで、アドレスＣ１Ｃ２Ｒ１Ｒ２Ｒ３の中の列アドレスＣ１Ｃ２はエラー位置情報を含む。アドレスＣ１Ｃ２Ｒ１Ｒ２Ｒ３は第１格納領域を含むメモリブロック（又はプラン／マット）を指定するための行アドレスＲ１Ｒ２Ｒ３を含む。このようなシーケンスは１つのエラービットに関連されて行われる。残りのエラービット各々に対応するエラー位置情報は、図９に図示されたように、第１命令８６ｈに続いて伝送されるアドレスＣ１Ｃ２に包含され、エラーフラッグ情報ＥＦＩはアドレスＣ１Ｃ２に続いて伝送される。ここで、アドレスＣ１Ｃ２、即ち列アドレスＣ１Ｃ２はエラー位置情報を含む。全てのエラービットによって対するエラーフラッグ情報が図９に図示されたタイミングにしたがって不揮発性メモリ装置１０００へ伝送された後、第２命令１２ｈがメモリ制御器２０００から不揮発性メモリ装置１０００へ伝送される。以後、以下で説明されるように、エラー訂正動作（又は、ビットフリップ動作）及びプログラム動作が行われる。
【００９７】
再び図８を参照すれば、Ｓ１４０段階で続いてＳ１５０段階で、不揮発性メモリ装置１０００はメモリ制御器２０００から提供されたエラーフラッグ情報に基づいてエラー訂正動作（又は、ビットフリップ動作）を遂行する。エラー訂正動作（又は、ビットフリップ動作）は表２乃至表５を参照して説明されたことと実質的に同様に行われるので、それに対する説明は省略される。Ｓ１６０段階で、エラー訂正されたデータはメモリセルアレイ１１００の第２格納領域にプログラム／格納される。以後、手続は終了される。
【００９８】
先の説明のよれば、エラー検出はメモリ制御器２０００によって行われ、エラー訂正は不揮発性メモリ装置１０００内で行われる。即ち、エラー検出の以後、メモリ制御器２０００によってエラー訂正が行われないので（又は、エラー検出の以後、不揮発性メモリ装置１０００によってエラー訂正が行われるので）、不揮発性メモリ装置１０００から出力されたデータ（又は、訂正されたデータ）を全ての不揮発性メモリ装置１０００へ伝送する必要がない。これはメモリ制御器２０００から不揮発性メモリ装置１０００へデータを伝送するのに掛かる時間及び／又はメモリ制御器２０００から不揮発性メモリ装置１０００へデータを伝送するのに消耗される電力が減少されることを意味する。
【００９９】
図１０は本発明の他の実施形態による図８で説明される複写動作の時、エラーフラッグ情報を不揮発性メモリ装置へ伝送するためのタイミング図である。
【０１００】
エラービット単位でエラーフラッグ情報が伝送される図９の伝送方式と異なりに、エラーフラッグ情報（エラービットによって各々対応するエラーフラッグビットを包含する）を含むデータ（以下、フィールドデータと称する）が命令８６ｈ及びアドレスＣ１Ｃ２Ｒ１Ｒ２Ｒ３に続いて不揮発性メモリ装置１０００へ伝送される。そのようなフィールドデータの大きさは読み出されたデータの大きさと同一である。フィールドデータにおいて、エラー位置情報に対応する位置の値（即ち、エラーフラッグビットの値）はロジック値‘１’（ロジック値がエラービットであることを示す）であり、残りの位置の値は反転されたロジック値‘０’（ロジック値がノンエラービット（ｎｏｎ−ｅｒｒｏｒ ｂｉｔ）であることを示す）である。例えば、データがメモリ制御器２０００から不揮発性メモリ装置１０００へバイト単位で伝送される場合、エラー位置情報に対応する位置は８つのデータビット（例えば、Ｄ０〜Ｄ７）の中の１つ（例えば、Ｄ１）に対応する。エラーフラッグ情報を含むフィールドデータが伝送される方式の場合、バス遷移回数が非常に少ない。これはデータ伝送の時、消耗される電力が減少することを意味する。また、エラー検出がメモリ制御器によって行われ、エラー訂正が不揮発性メモリ装置内で行われるので、メモリ制御器から不揮発性メモリ装置へデータを伝送するのに掛かる時間及び／又はメモリ制御器から不揮発性メモリ装置へデータを伝送するのに消耗される電力が減少される。
【０１０１】
図１１は本発明の実施形態によるメモリシステムのエラー検出動作及びエラー訂正動作を概略的に説明するための図面である。
【０１０２】
メモリセルアレイＭＣＡの第１格納領域（例えば、第１メモリブロックの１ページに対応する）のデータはメインバッファＭＢを通じて読出し、メインバッファＭＢに格納された読み出されたデータはキャッシュバッファＣＢを通じてメモリ制御器２０００へ伝送される。ここで、メインバッファＭＢはＳラッチユニット１５２１で構成され得り、キャッシュバッファＣＢはＣラッチユニット１５２５で構成され得る。しかし、本発明はそれに制限されない。メインバッファＭＢとキャッシュバッファＣＢとはページバッファ回路１５００を構成する。メモリ制御器２０００へ伝送されたデータはランダム化器／デランダム化器２６００を通じてデランダム化され、エラー検出及び訂正回路２５００はランダム化器／デランダム化器２６００によってデランダム化されたデータに対するエラー検出動作を遂行する。ここで、不揮発性メモリ装置１０００から出力される読み出されたデータＲＤのデランダム化されたデータはバッファメモリ２４００に格納される。エラー検出動作の結果として、エラーフラッグ情報が不揮発性メモリ装置１０００のキャッシュバッファＣＢへ伝送される。ここで、エラーフラッグ情報は図９で説明された方式又は図１０で説明された方式にしたがってメモリ制御器２０００から不揮発性メモリ装置１０００へ伝送される。エラーフラッグ情報又はエラーフラッグ情報を含むフィールドデータはランダム化器／デランダム化器２６００を経由しなくて直接不揮発性メモリ装置１０００へ伝送される。キャッシュバッファＣＢに格納されたエラーフラッグ情報に基づいてビットフリップ動作（又は、エラー訂正動作）が行われ、ビットフリップ動作（又は、エラー訂正動作）を通じて訂正されたデータはメインバッファＭＢを通じてメモリセルアレイＭＣＡの第２格納領域（例えば、第２メモリブロックの１ページに対応する）に格納される。ビットフリップ動作（又は、エラー訂正動作）は表３乃至図５で説明されたことと実質的に同一であるので、それに対する説明は省略される。
【０１０３】
例示的な実施形態において、メモリ制御器２０００から提供されるエラーフラッグ情報はページバッファ回路１５００のキャッシュバッファＣＢへロードされる。この時、メインバッファＭＢには読み出されたデータが格納されている。即ち、キャッシュバッファＣＢへロードされる情報はメインバッファＭＢにされたデータビットが誤ったか否かを示す値である。
【０１０４】
例示的な実施形態において、図１１で説明された複写動作は点線で示されたランダム化器／デランダム化器２６００を含むメモリ制御器（例えば、図３に図示されたことに対応する）のみでなく、点線で示されたランダム化器／デランダム化器２６００を包含しないメモリ制御器（例えば、図２に図示されたことに対応する）に適用できる。ランダム化器／デランダム化器２６００を含むメモリ制御器２０００において、仮に第１格納領域を含む第１メモリブロック及び第２格納領域を含む第２メモリブロックに対するランダム化のためのシードが互に同一な場合、エラーフラッグ情報に対するランダム化は行われない。
【０１０５】
例示的な実施形態において、シード値はランダム化されたデータが格納される領域のメモリセルに格納される。
【０１０６】
複写動作であるコピーバック動作（又はコピーバックプログラム動作）が特許文献１に開示され、この出願のレファレンスとして包含される。
【０１０７】
図１２は本発明の他の実施形態によるメモリシステムのエラー検出動作及びエラー訂正動作を概略的に説明するための図面である。
【０１０８】
メモリセルアレイＭＣＡの第１格納領域のデータはメインバッファＭＢを通じて読出し、メインバッファＭＢに格納された読み出されたデータはキャッシュバッファＣＢを通じてメモリ制御器２０００へ伝送される。ここで、メインバッファＭＢはＳラッチユニット１５２１で構成され得り、キャッシュバッファＣＢはＣラッチユニット１５２５で構成され得る。しかし、本発明はそれに制限されない。ここで、不揮発性メモリ装置１０００から出力される読み出されたデータＲＤのデランダム化されたデータはバッファメモリ２４００に格納される。メモリ制御器２０００へ伝送されたデータはランダム化器／デランダム化器２６００を通じてデランダム化され、エラー検出及び訂正回路２５００はランダム化器／デランダム化器２６００によってデランダム化されたデータに対するエラー検出動作を遂行する。仮にメモリセルアレイＭＣＡの第１格納領域に関連されたランダム化動作のためのシード値が第２格納領域に関連されたランダム化動作のためのシード値と一致しなければ、メモリ制御器２０００は読み出されたデータに対するエラー検出動作のみで無く、エラー訂正動作を遂行する。ここで、不揮発性メモリ装置１０００から出力される読み出されたデータＲＤのデランダム化されたデータはバッファメモリ２４００に格納される。読み出されたデータのエラーはエラー検出及び訂正回路２５００によって訂正される。訂正されたデータはランダム化器／デランダム化器２６００を通じて不揮発性メモリ装置１０００のキャッシュバッファＣＢへ伝送される。キャッシュバッファＣＢに格納されたエラー訂正されたデータはメインバッファＭＢへ伝送され、メインバッファＭＢへ伝送されたデータ（即ち、エラー訂正されたデータ）はメモリセルアレイＭＣＡの第２格納領域に格納される。
【０１０９】
先に説明されたエラー検出動作及びエラー訂正動作を含む複写動作は多様なメモリシステムに適用できる。以下、先に説明されたエラー検出動作及びエラー訂正動作を含む複写動作が適用されるメモリシステムの一例が説明される。
【０１１０】
図１３Ａはマルチレベルメモリ装置に適用されるアドレススクランブル方式の一例を説明するための図面である。
【０１１１】
各メモリセルに格納されるデータビットの数が増加されることによって、マルチビット（又は、マルチレベル）データを格納するメモリ装置（以下、マルチレベルメモリ装置と称する）の信頼性を確保することが漸次的に難しくなり得る。信頼性を低下させる要因の中で代表的な１つは隣接メモリセルの間のカップリングによる閾値電圧の変化である。例えば、以前にプログラムされたメモリセルの閾値電圧はプログラムされたメモリセルに隣接するメモリセルがプログラムされる時、生じるカップリングによって変化され得る。
【０１１２】
１つのメモリセルに３ビットデータが格納されると仮定の下でアドレススクランブル方式が説明される。図示の便宜上、図１３Ａには単なる４つのワードラインＷＬ０−ＷＬ３が図示されている。ワードラインＷＬ０−ＷＬ３各々には複数のメモリセルＭＣが連結される。先ず、下位２ビットデータが第１番目のワードラインＷＬ０に連結されたメモリセル各々に格納される１ステッププログラム動作が遂行される。即ち、１ステッププログラム動作の間に、第１番目のワードラインＷＬ０に連結されたメモリセルには２ページデータが格納される。これは図１３Ａで(1)に表記されている。その次に、第２番目のワードラインＷＬ１に連結されたメモリセルに対して１ステッププログラム動作が遂行される。これは図１３Ａで(2)に表記されている。第２番目のワードラインＷＬ１に対する１ステッププログラム動作が遂行された後、第２番目のワードラインＷＬ１の下に位置し、下位２ビットデータがプログラムされた第１番目のワードラインＷＬ０に連結されたメモリセルに上位１ビットデータが格納される粗いプログラム動作（ｃｏａｒｓｅ ｐｒｏｇｒａｍ ｏｐｅｒａｔｉｏｎ）（又は、第２番目のステッププログラム（２−ｓｔｅｐ ｐｒｏｇｒａｍｍｉｎｇ）と称される）が遂行される。これは図１３Ａで(3)に表記されている。第１番目のワードラインＷＬ０に連結されたメモリセルに対して粗いプログラム動作が遂行された後、第３番目のワードラインＷＬ２に対する１ステッププログラム動作が遂行される、これは図１３Ａで(4)に表記されている。第３番目のワードラインＷＬ２に対する１ステッププログラム動作の以後、下位２ビットデータがプログラムされた第２番目のワードラインＷＬ１に連結されたメモリセルに上位１ビットデータが格納される粗いプログラム動作が遂行される。これは図１３Ａで(5)に表記されている。その後、第１番目のワードラインＷＬ０に対する精巧なプログラム動作（ｆｉｎｅ ｐｒｏｇｒａｍ ｏｐｅｒａｔｉｏｎ）が遂行される。これは図１３Ａで(6)に表記されている。以後、１ステップ、粗い、そして精巧なプログラム動作が先に説明されたプログラム順序（図１３Ａ参照）にしたがって順次的に遂行される。図１３で説明されたプログラム順序にしたがってワードラインが選択される方式をアドレススクランブル方式と称する。アドレススクランブル方式がここに開示されたことに制限されない。
【０１１３】
１ステッププログラム動作と粗いプログラム動作とが完了されれば、Ｍビットデータ（Ｍは２又はそれより大きい整数）に対応する閾値電圧分布（例えば、２Ｍつの閾値電圧分布）が全て形成される。たとえ粗いプログラム動作が完了されることにしたがって全て閾値電圧分布が形成されても、閾値電圧分布間のマージンは閾値電圧分布を明確に区分するのに充分でない。閾値電圧分布を明確に区分するのに充分なマージンを確保するために精巧なプログラム動作が遂行される。精巧なプログラム動作は各閾値電圧分布の幅を狭くするために行われ、粗いプログラム動作で使用される閾値電圧分布の検証電圧より所定電圧程度各々高い検証電圧を使用して行われる。このようなプログラム方式を通じて隣接するメモリセルの間のカップリングを減らすことが可能である。このようなプログラム方法／アルゴリズムは再プログラム方法／アルゴリズム（ｒｅｐｒｏｇｒａｍ ｍｅｔｈｏｄ／ａｌｇｏｒｉｔｈｍ）と称する。
【０１１４】
例示的な実施形態において、３ビットデータのための再プログラム方法、即ち、１ステッププログラミング、粗いプログラミング、及び精巧なプログラミングが２ビットデータ及び４ビットデータの再プログラム方法にも全て適用され得ることはよく理解できる。
【０１１５】
このような再プログラム方法によると、任意のワードラインに対する精巧なプログラム動作が終了される時まで任意のワードラインのメモリセルに格納されたデータを維持する必要がある。例えば、１ステッププログラム動作はメモリ制御器からマルチビットメモリ装置へ提供されるデータに基づいて行われ、粗いプログラム動作は１ステッププログラム動作を通じて格納されたデータとメモリ制御器から提供されるデータとに基づいて行われる。精巧なプログラム動作は１ステッププログラム動作と粗いプログラム動作とを通じて格納されたデータに基づいて行われる。しかし、先に説明されたように、１ステッププログラム動作と粗いプログラム動作とを通じて格納されたデータを正確に読み出すことは難しい。これは精巧なプログラム動作に必要であるデータはメモリ制御器からマルチビットメモリ装置へ提供されなければならないことを意味する。そのような理由で、任意のワードラインに対する精巧なプログラム動作が終了される時まで任意のワードラインのメモリセルに格納されたデータがメモリ制御器によって維持される。これは精巧なプログラム動作に必要であるデータを維持するための大きい容量のバッファメモリがメモリ制御器へ提供されることを意味する。バッファメモリの容量を減らすために以後説明されるオンチップバッファプログラミング（Ｏｎ−ｃｈｉｐ Ｂｕｆｆｅｒｅｄ Ｐｒｏｇｒａｍｍｉｎｇ：ＯＢＰ）技術がメモリシステムに適用され得る。
【０１１６】
図１３Ｂは各メモリセル当たり３ビットデータを格納し、３ステッププログラム方式にしたがってプログラム動作が遂行される時、変化される閾値電圧分布を示す図面である。以下、３ステッププログラム方式によるプログラム方法が参照図面に基づいて説明される。
【０１１７】
先ず、選択されたワードライン（例えば、ＷＬ０、図１３Ａ参照）のメモリセルには２ページデータ（即ち、第１及び第２ページデータ）が同時に格納される。この時、図１３Ｂのボックス３１に図示されたように、消去状態Ｅに対応する閾値電圧分布に属するメモリセルはプログラムされるデータにしたがってプログラム状態Ｑ１、Ｑ２、Ｑ３に各々対応する閾値電圧分布に属する閾値電圧を有するようにプログラムされる。
【０１１８】
先に説明されたように、ワードライン（例えば、ＷＬ０）に属する１ステッププログラムされたメモリセルの粗いプログラム動作は隣接するワードライン（例えば、ＷＬ１）に属するメモリセルの１ステッププログラム動作の以後に行われる。この時、図１３Ｂのボックス３１の実線で表示されたように、ワードライン（例えば、ＷＬ０）に属する１ステッププログラムされたメモリセルの散布が隣接するワードライン（例えば、ＷＬ１）に属するメモリセルがプログラムされる時に生じるカップリングによって広くなる。
【０１１９】
その次に、選択されたワードラインＷＬ０のメモリセルには１ページデータが格納される。この時、図１３Ｂのボックス３２に図示されたように、各状態に対応する閾値電圧分布に属するメモリセルは対応する閾値電圧散布に属する閾値電圧を有するようにプログラムされる。例えば、消去状態Ｅに対応する閾値電圧分布に属するメモリセルはプログラムされるデータにしたがってプログラム状態Ｐ１に対応する閾値電圧分布に属する閾値電圧を有するようにプログラムされる。プログラム状態Ｑ１に対応する閾値電圧分布に属するメモリセルはプログラムされるデータにしたがってプログラム状態Ｐ２、Ｐ３に各々対応する閾値電圧分布に属する閾値電圧を有するようにプログラムされる。プログラム状態Ｑ２に対応する閾値電圧分布に属するメモリセルはプログラムされるデータにしたがってプログラム状態Ｐ４、Ｐ５に各々対応する閾値電圧分布に属する閾値電圧を有するようにプログラムされる。プログラム状態Ｑ３に対応する閾値電圧分布に属するメモリセルはプログラムされるデータにしたがってプログラム状態Ｐ６、Ｐ７に各々対応する閾値電圧分布に属する閾値電圧を有するようにプログラムされる。
【０１２０】
先に説明されたように、ワードライン（例えば、ＷＬ０）に属する粗いプログラムされたメモリセルの精巧なプログラム動作は隣接するワードライン（例えば、ＷＬ２、ＷＬ１）に対する１ステッププログラム動作及び粗いプログラム動作の以後に行われる。この時、図１３Ｂのボックス３２の実線で図示されたように、ワードライン（例えば、ＷＬ０）に属する粗いプログラムされたメモリセルの散布が隣接するワードライン（例えば、ＷＬ２、ＷＬ１）に属するメモリセルがプログラムされる時に生じるカップリングによって広くなる。このような理由で、粗いプログラムされたメモリセルからデータを正確に読み出すことが難しい。
【０１２１】
ワードラインＷＬ０に属するメモリセルが図１３Ｂのボックス３３に図示されたような最終閾値電圧分布Ｐ１を有するようにプログラムされる。このような動作は精巧なプログラム動作と称される。先に説明されたように、精巧なプログラム動作は以前にプログラムされたデータ（例えば、第１乃至第３ページデータ）を必要とし、これはワードラインＷＬ０に属するメモリセルから以前にプログラムされたデータを正確に読み出すことが難しいので、メモリ制御器から提供されるデータ（又は、メモリ装置によって維持されるデータ）に基づいて行われる。図１３Ｂのボックス３３の実線で図示されたように、精巧なプログラムされたメモリセルやはり隣接するワードラインに属するメモリセルの散布はプログラムされる時に生じるカップリングによって広くなり得る。
【０１２２】
以後、各ワードラインに対する１ステッププログラム動作、粗いプログラム動作、及び精巧なプログラム動作が図１３Ａで説明されたプログラム順序にしたがって行われ、これは図１３Ｂで説明されたことと同一な方式に行われる。
【０１２３】
図１４は本発明の例示的な実施形態によるデータ格納システムを概略的に示すブロック図である。
【０１２４】
図１４を参照すれば、データ格納システム３０００は不揮発性メモリ装置としてマルチビットメモリ装置３１００、メモリ制御器３２００、及びホスト３３００を含む。マルチビットメモリ装置３１００は１つ又はそれより多いメモリチップで構成され得る。マルチビットメモリ装置３１００とメモリ制御器３２００とは、データ格納装置として、メモリカード、半導体ディスク（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ：ＳＳＤ）、メモリスティック、又はそのようなことを構成する。マルチビットメモリ装置３１００は複数のメモリブロック（セクター／バンク）を含み、各メモリブロックは行と列とに配列されたメモリセルを含む。メモリセルの各々はマルチビット（又は、マルチレベル）データを格納する。メモリセルは２次元アレイ構造を有するように又は３次元／垂直アレイ構造を有するように配列される。例示的な３次元アレイ構造が特許文献２に“ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＷＩＴＨ ＭＥＭＯＲＹ ＣＥＬＬＳ ＯＮ ＭＵＬＴＩＰＬＥ ＬＡＹＥＲＳ”という名称にて、及び特許文献３に“ＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥ ＷＩＴＨ ＴＨＲＥＥ−ＤＩＭＥＮＳＩＯＮＡＬ ＡＲＲＡＹ ＳＴＲＵＣＴＵＲＥ”という名称にて各々開示されているし、この出願のレファレンスとして包含される。
【０１２５】
本発明の例示的な実施形態によるマルチビットメモリ装置３１００のメモリブロックは第１メモリ領域３１０１と第２メモリ領域３１０２とに区分される。ここで、第１及び第２メモリ領域３１０１、３１０２の区分が物理的なことでは無くて論理的に行われることが理解できる。第１及び第２メモリ領域３１０１、３１０２の区分は論理的に可変できる。第１メモリ領域３１０１に属するメモリブロックは第２メモリ領域３１０２に属するメモリブロックと異なる方式にプログラムされる。例えば、第１メモリ領域３１０１に属するメモリブロックは単一ビットプログラム方式（以下、ＳＬＣプログラム方式と称する）にしたがってプログラムされ、第２メモリ領域３１０２に属するメモリブロックはマルチビットプログラム方式（以下、ＭＬＣプログラム方式と称する）にしたがってプログラムされる。言い換えれば、第１メモリ領域３１０１に属するメモリセルの各々は１ビットデータを格納し、第２メモリ領域３１０２に属するメモリセルの各々はＭビットデータ（Ｍは２又はそれより大きい整数）を格納する。結果的に、第１メモリ領域３１０１に属するメモリセルの各々は第２メモリ領域３１０２に属するメモリセルの各々に格納されるＭビットデータより小さい数のデータビットを格納する。
【０１２６】
続いて図１４を参照すれば、メモリ制御器３２００はホスト３３００の要請に応答してマルチビットメモリ装置３１００を制御するように構成される。メモリ制御器３２００はバッファメモリ３２０１とエラー検出及び訂正回路３２０２とを含む。バッファメモリ３２０１はホスト３３００から伝送されたデータを臨時に格納するのに、そしてマルチビットメモリ装置３１００から読み出されたデータを臨時に格納するのに使用される。エラー検出及び訂正回路３２０２はマルチビットメモリ装置３１００に格納されるデータを符号化するように、そしてマルチビットメモリ装置３１００から読み出されたデータを復号化するように構成される。符号化はパリティー情報を生成する動作を含み、パリティー情報はフィールド単位で生成され得る。１ページのデータは１つ又はそれより多いフィールドで構成され得る。復号化はエラー検出動作とエラー訂正動作とを含む。先に説明された複写動作の時、エラー検出動作はメモリ制御器３２００によって行われ、エラー訂正動作はマルチビットメモリ装置３１００によって行われる。
【０１２７】
メモリ制御器３２００は静的なスケジューリング方式（ｓｔａｔｉｃ ｓｃｈｅｄｕｌｉｎｇ ｍａｎｎｅｒ）にメモリ装置３１００のプログラム動作を制御する。例えば、第１メモリ領域３１０１に対する最小プログラム単位のデータがバッファメモリ３２０１に格納されれば、メモリ制御器３２００は最小プログラム単位のデータが第１メモリ領域３１０１に格納されるようにマルチビットメモリ装置３１００を制御する。これはバッファプログラム動作と称する。第２メモリ領域３１０２に対する最小プログラム単位のデータが第１メモリ領域３１０１に集まれれば、メモリ制御器３２００は第２メモリ領域３１０２に対する最小プログラム単位のデータが第２メモリ領域３１０２に格納されるようにマルチビットメモリ装置３１００を制御する。これはメインプログラム動作と称する。バッファプログラム動作とメインプログラム動作とはオンチップバッファプログラミング動作を構成する。
【０１２８】
本発明の例示的な実施形態によれば、メインプログラム動作は第１メモリ領域３１０１でからみ出されたデータが第２メモリ領域３１０２に複写される以前に行われるエラー検出動作とエラー訂正動作とを含む。エラー検出動作はメモリ制御器３２００によって行われ、エラー訂正動作はマルチビットメモリ装置３１００によって行われる。これは以後詳細に説明される。
【０１２９】
例示的な実施形態において、第１メモリ領域３１０１に対する最小プログラム単位と第２メモリ領域３１０２に対する最小プログラム単位とはプログラム方式、セル当りビット数、等にしたがって多様に決定される。第１メモリ領域３１０１に対する最小プログラム単位は第２メモリ領域３１０２に対する最小プログラム単位と異なる。
【０１３０】
例示的な実施形態において、バッファプログラム動作を通じて第１メモリ領域３１０１にデータを格納し、メインプログラム動作を通じて第２メモリ領域３１０２にデータを格納することによってメモリ制御器３２００のバッファメモリ３２０１の大きさを最小化させ得る。言い換えれば、バッファメモリ３２０１に精巧なプログラム動作のためのデータを維持する必要が無い。そのような理由で、メモリ制御器３２００のバッファメモリ３２０１の大きさを最小化させ得る。
【０１３１】
図１５Ａ乃至図１５Ｄは本発明の例示的な実施形態によるマルチビットメモリ装置の第１及び第２メモリ領域に対する多様な組合を説明するための図面である。図面で、“ＢＰ”は第１メモリ領域３１０１に対するバッファプログラミングを示し、“ＭＰ”は第２メモリ領域３１０２に対するメインプログラミングを示す。
【０１３２】
先に説明されたように、マルチビットメモリ装置３１００は第１メモリ領域３１０１と第２メモリ領域３１０２とを含む。ここで、第１メモリ領域３１０１と第２メモリ領域３１０２とはマルチビットメモリ装置３１００のメモリセルアレイを構成する。たとえ図面には図示せずが、メモリセルアレイはさらに多い領域（例えば、メタ領域、予備領域、等）を含む。メモリセルアレイのメモリ領域が物理的に区分されることでは無く、論理的に区分されることはよく理解できる。これはメモリ制御器３２００のアドレスマッピングにしたがって領域が定義されることを意味する。
【０１３３】
図１５Ａを参照すれば、セル当り３ビットデータを格納するマルチビットメモリ装置の場合、第１メモリ領域３１０１は１ビットデータを各々格納するメモリセルで構成され、第２メモリ領域３１０２は３ビットデータを各々格納するメモリセルで構成され得る。この場合、バッファプログラミングはＳＬＣプログラム方式にしたがって行われる。メインプログラミングは先に説明されたＭＬＣプログラム方式にしたがって行われる。
【０１３４】
図１５Ｂを参照すれば、セル当り４ビットデータを格納するマルチビットメモリ装置の場合、第１メモリ領域３１０１は１ビットデータを各々格納するメモリセルで構成され、第２メモリ領域３１０２は４ビットデータを各々格納するメモリセルで構成され得る。この場合、バッファプログラミングはＳＬＣプログラム方式にしたがって行われる。メインプログラミングは先に説明されたＭＬＣプログラム方式にしたがって行われる。
【０１３５】
図１５Ｃを参照すれば、セル当り３ビットデータを格納するマルチビットメモリ装置の場合、第１メモリ領域３１０１は２ビットデータを各々格納するメモリセルで構成され、第２メモリ領域３１０２は３ビットデータを各々格納するメモリセルで構成され得る。この場合、バッファプログラミングは一般的な又は先に説明されたＭＬＣプログラム方式にしたがって行われる。メインプログラミングは先に説明されたＭＬＣプログラム方式（例えば、再プログラム方式）にしたがって行われる。
【０１３６】
図１５Ｄを参照すれば、セル当り４ビットデータを格納するマルチビットメモリ装置の場合、第１メモリ領域３１０１は２ビットデータを各々格納するメモリセルで構成され、第２メモリ領域３１０２は４ビットデータを各々格納するメモリセルで構成され得る。この場合、バッファプログラミングは一般的な又は先に説明されたＭＬＣプログラム方式にしたがって行われる。メインプログラミングは先に説明されたＭＬＣプログラム方式（例えば、再プログラム方式）にしたがって行われる。
【０１３７】
例示的な実施形態において、図１５Ａ乃至図１５Ｄに図示された第１及び第２メモリ領域３１０１、３１０２の定義がここに開示されたことに制限されない。例えば、データ格納システムに含まれる格納媒体が複数のマルチビットメモリ装置で構成される場合、各マルチビットメモリ装置に第１及び第２メモリ領域３１０１、３１０２が定義され得る。他の例として、任意のマルチビットメモリ装置のみに第１メモリ領域１０１が定義され得る。又は、任意のマルチビットメモリ装置が第１メモリ領域３１０１として定義され得る。
【０１３８】
図１６は本発明の例示的な実施形態による１ステッププログラム動作のための命令シーケンスを示す図面であり、図１７は図１６に図示された１ステッププログラム命令シーケンスにしたがうデータの流れを示す図面である。図１８はエラー訂正動作（又は、ビットフリップ動作）にしたがうデータの流れを示す図面である。以下、本発明の例示的な実施形態によるデータ格納システムの動作が参照図面に基づいて詳細に説明される。
【０１３９】
１ステッププログラム動作は第２メモリ領域３１０２に対する最小プログラム単位（例えば、２ページ）が第１メモリ領域３１０１に格納された場合に行われる。メインプログラム動作として、第２メモリ領域３１０２に対する１ステッププログラム動作は第１メモリ領域３１０１に対する２回のＳＬＣ読出し動作と第２メモリ領域３１０２に対する１回のＭＬＣプログラム動作とを随伴する。各ＳＬＣ読出し動作は先に説明されたエラー検出動作とエラー訂正動作とを含む。
【０１４０】
本発明の例示的な実施形態によるデータ格納システム３０００の場合、１ステッププログラム動作を遂行される先に、ＳＬＣ動作モードの転換のための命令ＤＡｈがメモリ制御器３２００からマルチビットメモリ装置３１００へ伝送される。モード転換のための命令ＤＡｈが入力される時、マルチビットメモリ装置３１００はメモリ制御器３２００から提供される命令をＳＬＣ動作に関連された命令として認識する。
【０１４１】
モード転換のための命令ＤＡｈに続いて、図１６に図示されたように、メモリ制御器３２００は一連の命令００ｈ、アドレスＡＤＤＲ、及び命令３９ｈをマルチビットメモリ装置３１００へ伝送する。この時、アドレスＡＤＤＲは１ステッププログラム動作に必要である２ページデータの中の１つのページを指定するためのアドレスである。命令３９ｈが入力された後、マルチビットメモリ装置３１００のページバッファ３１０３は、図１７に図示されたように、第１メモリ領域３１０１から第１番目のデータを読み出す。読み出されたデータはＳラッチユニットに格納される。読出し動作の間に、図１６に図示されたように、マルチビットメモリ装置３１００はビジー状態を示すようにレディ／ビジー信号ＲｎＢを設定する。読出し動作が完了された後、マルチビットメモリ装置３１００はレディ状態を示すようにレディ／ビジー信号ＲｎＢを設定する。
【０１４２】
その次に、図１６に図示されたように、マルチビットメモリ装置３１００からメモリ制御器３２００へ読み出されたデータが出力される。データ出力に先に、ＳラッチユニットのデータはＣラッチユニットへダンプされる。Ｃラッチユニットへダンプされたデータはメモリ制御器３２００へ出力される。メモリ制御器３２００は先に説明されたことと実質的に同一な方式にエラー検出動作を遂行し、エラー検出動作の結果としてエラー位置情報及びエラーフラッグ情報を生成する。エラー検出動作が遂行された後、メモリ制御器３２００は一連の命令８６ｈ、アドレスＡＤＤＲ、及びデータＥＦＩをマルチビットメモリ装置３１００へ伝送する。ここで、データＥＦＩはエラーフラッグ情報を含み、図１７に図示されたように、Ｃラッチユニットへロードされる。エラーフラッグ情報は図９で説明された方式又は図１０で説明された方式にしたがって伝送される。図９で説明された方式の場合、たとえ図面には図示せずが、図１６に図示されたエラーフラッグ入力手続８６ｈ、ＡＤＤＲ、ＥＦＩがエラービットの数程度に反複される。
【０１４３】
エラーフラッグ情報の伝送に続いて、メモリ制御器３２００は一連の命令Ｃ０ｈ及びアドレスＡＤＤＲをマルチビットメモリ装置３１００へ伝送する。ここで、命令Ｃ０ｈは先に説明されたビットフリップ動作（又は、エラー訂正動作）の実行を通知する命令であり、アドレスＡＤＤＲはエラー訂正されたデータが格納されたラッチユニットを指定するためのアドレスである。一連の命令Ｃ０ｈ及びアドレスＡＤＤＲの入力に続いて、レディ／ビジー信号ＲｎＢはビジー状態に設定される。レディ／ビジー信号ＲｎＢのビジー状態の間に、先に説明されたエラー訂正動作（又は、ビットフリップ動作）が行われる。
【０１４４】
エラー訂正動作（又は、ビットフリップ動作）にしたがうデータの流れを示す図１８を参照すれば、ＳＴ１段階で、メモリ制御器３２００から提供されたエラーフラッグ情報はＣラッチユニットへロードされる。ＳＴ２段階で、Ｃラッチユニットへロードされたエラーフラッグ情報はＳラッチユニットへダンプされる。この時、ＣラッチユニットからＳラッチユニットへダンプされるデータは反転される。ＳＴ３段階で、ＸＮＯＲ演算を通じてＳラッチユニットのデータがＬラッチユニットへダンプされる。この時、ＬラッチユニットへダンプされたデータはＸＮＯＲ演算を通じてエラー訂正されたデータである。エラー訂正されたデータが格納される位置、即ちＬラッチユニットは命令Ｃ０ｈと共に入力されたアドレスＡＤＤＲによって指定される。反転演算及びＸＮＯＲ演算はビットフリップ動作に対応するＸＯＲ演算を構成する。先に説明された動作（即ち、エラーフラッグローディング、エラーフラッグ反転、及びＸＮＯＲ演算を包含する）は表２乃至表５で説明されたことと実質的に同様に遂行され、それに対する説明はしたがって省略される。
【０１４５】
再び図１６を参照すれば、エラー訂正動作（又は、ビットフリップ動作）が完了された後、マルチビットメモリ装置３１００はレディ状態を示すようにレディ／ビジー信号ＲｎＢを設定する。メモリ制御器３２００はレディ／ビジー信号ＲｎＢの状態に応答してマルチビットメモリ装置３１００に一連の命令００ｈ、アドレスＡＤＤＲ、及び命令３９ｈ）をマルチビットメモリ装置３１００へ伝送する。この時、アドレスＡＤＤＲは１ステッププログラム動作に必要である２ページデータの中の残りページを指定するためのアドレスである。命令３９ｈが入力された後、マルチビットメモリ装置３１００のページバッファ３１０３は、図１７に図示されたように、第１メモリ領域３１０１からデータを読み出す。読み出されたデータはＳラッチユニットに格納される。読出し動作の間に、図１６に図示されたように、マルチビットメモリ装置３１００はビジー状態を示すようにレディ／ビジー信号ＲｎＢを設定する。読出し動作が完了された後、マルチビットメモリ装置３１００はレディ状態を示すようにレディ／ビジー信号ＲｎＢを設定する。
【０１４６】
その次に、図１６に図示されたように、マルチビットメモリ装置３１００からメモリ制御器３２００へ読み出されたデータが出力される。データ出力の前に、図１７に図示されたように、ＳラッチユニットのデータはＣラッチユニットへダンプされる。Ｃラッチユニットへダンプされたデータはメモリ制御器３２００へ出力される。メモリ制御器３２００は先に説明されたことと実質的に同一な方式にエラー検出動作を遂行し、エラー検出動作の結果としてエラー位置情報及びエラーフラッグ情報を生成する。エラー検出動作が遂行された後、メモリ制御器３２００は一連の命令８６ｈ、アドレスＡＤＤＲ、及びデータＥＦＩをマルチビットメモリ装置３１００へ伝送する。ここで、データＥＦＩはエラーフラッグ情報を含み、図１７に図示されたように、Ｃラッチユニットへロードされる。エラーフラッグ情報は図９で説明された方式又は図１０で説明された方式にしたがって伝送される。図９で説明された方式の場合、たとえ図面には図示せずが、図１６に図示されたエラーフラッグ入力手続８６ｈ、ＡＤＤＲ、ＥＦＩがエラービットの数程度反複される。
【０１４７】
エラーフラッグ情報の伝送に続いて、メモリ制御器３２００は一連の命令Ｃ０ｈ及びアドレスＡＤＤＲをマルチビットメモリ装置３１００へ伝送する。一連の命令Ｃ０ｈ及びアドレスＡＤＤＲの入力に続いて、レディ／ビジー信号ＲｎＢはビジー状態に設定される。レディ／ビジー信号ＲｎＢのビジー状態の間に、図１８を参照して説明されたエラー訂正動作（又は、ビットフリップ動作）が行われる。但し、図１７に図示されたように、エラー訂正されたデータは命令Ｃ０ｈと共に入力されたアドレスＡＤＤＲによって指定されるＦラッチユニットに格納される。
【０１４８】
先ず、１ステッププログラム動作に必要であるデータが準備されれば、第２メモリ領域３１０２に対する１ステッププログラム動作が行われる。１ステッププログラム動作を遂行される以前に、メモリ制御器３２００はモード転換のための命令ＤＦｈをマルチビットメモリ装置３１００へ伝送する。そのような命令ＤＦｈはＳＬＣ動作のためのモードから抜け出されるためのことである。命令ＤＦｈが入力されることにしたがって、マルチビットメモリ装置３１００はメモリ制御器３２００から提供される命令をメインプログラム動作、例えば、ＭＬＣ動作に関連された命令として認識する。
【０１４９】
以後、メモリ制御器３２００は、図１６に図示されたように、一連の命令８Ｂｈ、アドレスＡＤＤＲ、及び命令１０ｈをマルチビットメモリ装置３１００へ伝送する。この時、アドレスＡＤＤＲは１ステッププログラムされるページの中の１つを指定するためのアドレスである。１ステッププログラム動作に必要であるデータがページバッファ３１０３に準備されているので、メモリ制御器３２００からマルチビットメモリ装置３１００へデータが伝送されない。命令１０ｈが入力された後、図１７に図示されたように、ページバッファ３１０３に格納されたデータは第２メモリ領域３１０２にプログラムされる。プログラム動作の間に、図１６に図示されたように、マルチビットメモリ装置３１００はビジー状態を示すようにレディ／ビジー信号ＲｎＢを設定する。プログラム動作が完了された後、マルチビットメモリ装置３１００はレディ状態を示すようにレディ／ビジー信号ＲｎＢを設定する。
【０１５０】
図１９は粗いプログラム動作のための命令シーケンスを示す図面であり、図２０は図１９に図示された粗いプログラム命令シーケンスにしたがうデータの流れを示す図面である。以下、本発明の例示的な実施形態によるデータ格納システムの動作が参照図面に基づいて詳細に説明される。
【０１５１】
詳細は後ほど説明するとして、粗いプログラム動作は第２メモリ領域３１０２に対する最小プログラム単位（例えば、３ページ）が第１メモリ領域３１０１に格納された場合に行われる。第２メモリ領域３１０２に対する粗いプログラム動作は第１メモリ領域３１０１に対する３回のＳＬＣ読出し動作と第２メモリ領域３１０２に対する１回のＭＬＣプログラム動作とを随伴する。
【０１５２】
ＳＬＣ読出し動作の各々は、図２０に図示されたように、図１６乃至図１８で説明されたことと実質的に同一であるので、それに対する説明は省略される。第１番目のＳＬＣ読出し動作を遂行される以前に、図１９に図示されたように、モード転換のための命令ＤＡｈがメモリ制御器３２００からマルチビットメモリ装置３１００へ伝送される。第２メモリ領域３１０２に対するＭＬＣプログラム動作は３ビットデータが第２メモリ領域３１０２に格納されるは点を除外すれば、図１６乃至図１８で説明されたことと実質的に同一であるので、それに対する説明は省略される。粗いプログラム動作を遂行される以前に、図１９に図示されたように、モード転換のための命令ＤＦｈがメモリ制御器３２００からマルチビットメモリ装置３１００へ伝送される。たとえ図面には図示せずが、メインプログラム動作として精巧なプログラム動作は図１９に図示された命令シーケンスにしたがって同様に行われる。
【０１５３】
図１６乃至図２０を参照して説明された１ステッププログラム動作及び粗いプログラム動作がここに開示されたことに制限されない。また、オンチップバッファプログラム方式もやはりここに開示されたことに制限されない。
【０１５４】
粗い／精巧なプログラム動作及び精巧なプログラム動作の時、ＳＬＣ読出し動作が連続的に３回行われる。このような場合、図２０に図示されたことと異なりに、第１番目のＳＬＣ読出し動作を通じて読み出されたデータは第２番目のＳＬＣ読出し動作が行われる間にメモリ制御器２０００へ出力され、メモリ制御器２０００は第２番目のＳＬＣ読出し動作が行われる間にエラーフラッグ情報を生成する。言い換えれば、本発明の他の実施形態による粗い／精巧なプログラム動作の時のデータの流れを説明するための図２１を参照すれば、ＳＬＣ読出し動作が連続的に実行される場合、以前のＳＬＣ読出し動作に関連されたデータ出力動作及びエラーフラッグ生成動作は次のＳＬＣ読出し動作が実行される間に行われる。
【０１５５】
図２２は本発明の例示的な実施形態によるメモリシステムのリフレッシュプログラム動作を概略的に説明するための図面である。
【０１５６】
反複的なプログラム／消去サイクルはメモリトランジスター酸化膜にストレスを加え、そのようなストレスはメモリトランジスターのトンネル酸化膜がブレークダウンに成るようにする。メモリセルの閾値電圧はそのようなストレスによって漸次的に低くなる。即ち、プログラムされたメモリセルの電荷格納層から電子が漏洩される。これはプログラムされたメモリセルの閾値電圧散布が低い電圧の方に移動されるようにし、その結果プログラム検証電圧より低い閾値電圧を有するメモリセルが発生されるようになる。これは読出しマージンの減少によって読出しフェイルが発生され得ることを意味する。読出しフェイルが発生される以前にプログラム検証電圧より低い閾値電圧を有するメモリセルを再プログラムすることが可能である。このような動作をリフレッシュプログラム動作が称する。
【０１５７】
図２２を参照すれば、再プログラム／リフレッシュプログラム動作の時、先ず、ページバッファ回路１５００のメインバッファＭＢを通じてメモリセルアレイＭＣＡの特定ページからデータを読み出す。メインバッファＭＢに格納された読み出されたデータはキャッシュバッファＣＢを通じてメモリ制御器２０００へ伝送される。ここで、メインバッファＭＢはＳラッチユニット１５２１で構成され得、キャッシュバッファＣＢはＣラッチユニット１５２５で構成され得る。しかし、本発明はそれに制限されない。メインバッファＭＢとキャッシュバッファＣＢとはページバッファ回路１５００を構成する。メモリ制御器２０００へ伝送されたデータはランダム化器／デランダム化器２６００を通じてデランダム化され、エラー検出及び訂正回路２５００はランダム化器／デランダム化器２６００によってデランダム化されたデータに対するエラー検出動作を遂行する。ここで、不揮発性メモリ装置１０００から出力される読み出されたデータＲＤのデランダム化されたデータはバッファメモリ２４００に格納される。エラー検出動作の結果として、エラーフラッグ情報が不揮発性メモリ装置１０００のキャッシュバッファＣＢへ伝送される。ここで、エラーフラッグ情報は図９で説明された方式又は図１０で説明された方式にしたがってメモリ制御器２０００から不揮発性メモリ装置１０００へ伝送される。エラーフラッグ情報又はエラーフラッグ情報を含むフィールドデータはランダム化器／デランダム化器２６００を経由しなくて直接不揮発性メモリ装置１０００へ伝送される。キャッシュバッファＣＢに格納されたエラーフラッグ情報に基づいてビットフリップ動作（又は、エラー訂正動作）が行われ、ビットフリップ動作（又は、エラー訂正動作）を通じて訂正されたデータはメインバッファＭＢを通じてメモリセルアレイＭＣＡの特定ページ（即ち、データが読み出された位置はエラー訂正されたデータが格納される位置と同一である）に格納される。即ち、特定ページから読み出されたデータに対する再プログラム動作が行われる。言い換えれば、特定ページのメモリセルがリフレッシュされる。ビットフリップ動作（又は、エラー訂正動作）は表３乃至図５で説明されたことと実質的に同一であるので、それに対する説明は省略される。
【０１５８】
リフレッシュプログラム動作に対する追加的なそしてより詳細な説明は特許文献４に開示され、この出願のレファレンスとして包含される。
【０１５９】
図２３は本発明のその他の例示的な実施形態によるメモリシステムを概略的に示すブロック図である。図２３を参照すれば、メモリシステム３０００は不揮発性メモリ装置３１００ａとメモリ制御器３２００ｂとを含む。
【０１６０】
不揮発性メモリ装置３１００ａはメモリセルアレイ３１１０、行デコーダー回路３１２０、電圧発生回路３１３０、制御ロジック３１４０、ページバッファ回路３１５０、及び入出力インターフェイス３１６０を含む。図２３において、メモリセルアレイ３１１０、行デコーダー回路３１２０、及び電圧発生回路３１３０は図４に図示されたことと実質的に同一であるので、それに対する説明は省略される。制御ロジック３１４０は不揮発性メモリ装置３１００ａの全般的な動作を制御するように構成される。制御ロジック３１４０はランダムシーケンスデータ発生器３１４１（図面には、ＲＤＧで示した）を含む。ランダムシーケンスデータ発生器３１４０はシード値を利用してランダムシーケンスデータを発生する。ランダムシーケンスデータは入出力インターフェイス３１６０を通じてページバッファ回路３１５０へ伝達される。
【０１６１】
ページバッファ回路３１５０は制御ロジック３１４０の制御にしたがってプログラムデータ及びランダムシーケンスデータに対するＸＯＲ演算を遂行し、その結果、プログラムデータがランダム化される。また、ページバッファ回路３１５０はメモリセルアレイ３１１０から読み出されたデータとランダムシーケンスデータとに対するＸＯＲ演算を遂行し、その結果読み出されたデータ（又は、ランダム化された読み出されたデータ）がデランダム化される。ページバッファ回路３１５０は制御ロジック３１４０の制御の下に先に説明されたエラー訂正動作（又は、ビットフリップ動作）を遂行する。ここで、データランダム化がエラー訂正の先に行われるか、或いはデータランダム化がエラー訂正に続いて行われ得る。
【０１６２】
メモリ制御器３２００ａはバッファメモリ３２１０とエラー検出及び訂正回路３２２０とを含む。バッファメモリ３２１０は不揮発性メモリ装置３１００ａから読み出されたデータを臨時格納するように構成される。エラー検出及び訂正回路３２２０は不揮発性メモリ装置３１００ａから読み出されたデータのエラーを検出し、エラー検出結果としてエラー位置情報及びエラーフラッグ情報を発生する。これは先に説明されたことと実質的に同様に行われ、それに対する説明はしたがって省略される。エラー位置情報及びエラーフラッグ情報は図９で説明された方式に又は図１０で説明された方式に不揮発性メモリ装置３１００ａへ伝送される。
【０１６３】
結論的に、エラー検出はメモリ制御器３２００ａによって行われ、エラー訂正及びデータランダム化／デランダム化（又は、オンチップランダム化／デランダム化）は不揮発性メモリ装置３１００ａによって行われる。
【０１６４】
図２４は本発明の例示的な実施形態によるコンピューティングシステムを概略的に示すブロック図である。
【０１６５】
コンピューティングシステムはマイクロプロセッサー２１０１、使用者インターフェイス２２０２、ベースバンドチップセット（ｂａｓｅｂａｎｄ ｃｈｉｐｓｅｔ）のようなモデム２３０３、メモリ制御器２４０４、及び格納媒体として不揮発性メモリ装置２５０５を含む。メモリ制御器２４０４と不揮発性メモリ装置２５０５とは図１に図示されたこと又は図１４に図示されたことと実質的に同様に構成される。即ち、エラー検出がメモリ制御器２４０４によって行われ、エラー訂正が不揮発性メモリ装置２５０５内で行われるので、メモリ制御器から不揮発性メモリ装置へデータを伝送するのに掛かる時間及び／又はメモリ制御器から不揮発性メモリ装置へデータを伝送するのに消耗される電力が減少される。不揮発性メモリ装置２５０５にはマイクロプロセッサー２１０１によって処理された／処理されるＮビットデータ（Ｎは１又はそれより大きい整数）がメモリ制御器２４０４を通じて格納される。コンピューティングシステムがモバイル装置である場合、コンピューティングシステムの動作電圧を供給するためのバッテリー２６０６が追加的に提供される。たとえ図面には図示せずが、本発明によるコンピューティングシステムには応用チップセット（ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐｓｅｔ）、カメライメージプロセッサー（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭ、等がさらに提供され得ることは理解できる。
【０１６６】
図２５は本発明の例示的な実施形態による半導体ドライブを概略的に示すブロック図である。
【０１６７】
図２５を参照すれば、半導体ドライブ４０００（ＳＳＤ）は格納媒体４１００と制御器４２００とを含む。格納媒体４１００は複数のチャンネルを通じて制御器４２００に連結される。各チャンネルには複数の不揮発性メモリが共通に連結される。各不揮発性メモリは図１で説明されたメモリに構成され、制御器４２００は図１乃至図１９を参照して説明された方式にしたがって格納媒体４１００を制御するように構成される。即ち、エラー検出がメモリ制御器２４０４によって行われ、エラー訂正が不揮発性メモリ装置２５０５内で行われるので、メモリ制御器から不揮発性メモリ装置へデータを伝送するのに掛かる時間及び／又はメモリ制御器から不揮発性メモリ装置へデータを伝送するのに消耗される電力が減少される。
【０１６８】
図２６は図２５に図示された半導体ドライブを利用するストレージを概略的に示すブロック図であり、図２７は図２５に図示された半導体ドライブを利用するストレージサーバーを概略的に示すブロック図である。
【０１６９】
本発明の例示的な実施形態による半導体ドライブ４０００はストレージを構成するのに使用され得る。図２６に図示されたように、ストレージは図２５で説明されたことと実質的に同様に構成される複数の半導体ドライブを含む。本発明の例示的な実施形態による半導体ドライブ４０００はストレージサーバーを構成するのに使用され得る。図２７に図示されたように、ストレージサーバーは図２５で説明されたことと実質的に同様に構成される複数の半導体ドライブ４０００、及びサーバー４０００Ａを含む。また、この分野に広く公知されたＲＡＩＤ制御器４０００Ｂがストレージサーバーとして提供され得ることは理解できる。
【０１７０】
図２８乃至図３０は本発明の例示的な実施形態によるデータ格納装置が適用されるシステムを概略的に示す図面である。
【０１７１】
本発明の例示的な実施形態によるメモリ制御器及びマルチビットメモリ装置に構成されるデータ格納装置を含む半導体ドライブがストレージに適用される場合、図２８に図示されたように、システム６０００は有線及び／又は無線でホストと通信するストレージ６１００を含む。本発明の例示的な実施形態によるデータ格納装置を含む半導体ドライブがストレージサーバーに適用される場合、図２９に図示されたように、システム７０００は有線及び／又は無線でホストと通信するストレージサーバー７１００、７２００を含む。また、図３０に図示されたように、本発明の例示的な実施形態によるデータ格納装置を含む半導体ドライブはメールサーバー８１００にも適用され得る。
【０１７２】
図３１は本発明の実施形態によるメモリカード（ｍｅｍｏｒｙ ｃａｒｄ）を概略的に示すブロック図である。
【０１７３】
メモリカードは、例えばＭＭＣカード、ＳＤカード、マルチユーズ（ｍｕｌｔｉｕｓｅ）カード、マイクロＳＤカード、メモリスティック、コンパクトＳＤカード、ＩＤカード、ＰＣＭＣＩＡカード、ＳＳＤカード、チップカード（ｃｈｉｐｃａｒｄ）、スマトカード（ｓｍａｒｔｃａｒｄ）、ＵＳＢカード等であり得る。
【０１７４】
図３１を参照すれば、メモリカードは外部とのインターフェイスを遂行するインターフェイス部９２２１、バッファメモリを有し、メモリカードの動作を制御する制御器９２２２、１つ又はそれより多い不揮発性メモリ装置９２０７を含む。制御器９２２２はプロセッサーとして、不揮発性メモリ装置９２０７の書込み動作及びリード動作を制御することができる。具体的に、コントローラ９２２２はデータバス（ＤＡＴＡ）とアドレスバス（ＡＤＤＲＥＳＳ）とを通じて不揮発性メモリ装置９２０７及びインターフェイス部９２２１とカップリングされている。制御器９２２２と不揮発性メモリ９２０７とは図１で説明された又は図１４で説明されたメモリ制御器と不揮発性メモリ装置とに対応する。制御器９２２２は図１乃至図１９を参照して説明された方式にしたがって不揮発性メモリ９２０７を制御するように構成される。即ち、エラー検出がメモリ制御器によって行われ、エラー訂正が不揮発性メモリ装置内で行われるので、メモリ制御器から不揮発性メモリ装置へデータを伝送するのに掛かる時間及び／又はメモリ制御器から不揮発性メモリ装置へデータを伝送するのに消耗される電力が減少される。
【０１７５】
図３２は本発明の実施形態によるデジタルスチールカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）を概略的に示すブロック図である。
【０１７６】
図３２を参照すれば、デジタルスチールカメラはボディー９３０１、スロット９３０２、レンズ９３０３、ディスプレイ部９３０８、シャッターボタン９３１２、ストロボ（ｓｔｒｏｂｅ）９３１８等を含む。特に、スロット９３０８にはメモリカード９３３１が挿入され得り、メモリカード９３３１は図１で説明された又は図１４で説明されたメモリ制御器及び不揮発性メモリ装置を含む。メモリカード９３３１内に含まれたメモリ制御器は図１乃至図１９を参照して説明された方式にしたがってメモリ装置を制御するように構成される。即ち、エラー検出がメモリ制御器によって行われ、エラー訂正が不揮発性メモリ装置内で行われるので、メモリ制御器から不揮発性メモリ装置へデータを伝送するのに掛かる時間及び／又はメモリ制御器から不揮発性メモリ装置へデータを伝送するのに消耗される電力が減少される。
【０１７７】
メモリカード９３３１が接触形（ｃｏｎｔａｃｔ ｔｙｐｅ）である場合、メモリカード９３３１がスロット９３０８に挿入される時、メモリカード９３３１と回路基板の上の特定電気回路とが電気的に接触される。メモリカード９３３１が非接触形（ｎｏｎ−ｃｏｎｔａｃｔ ｔｙｐｅ）である場合、無線信号を通じてメモリカード９３３１がアクセスされる。
【０１７８】
図３３は図３２のメモリカードが使用される多様なシステムを説明する例示的な図面である。
【０１７９】
図３２を参照すれば、メモリカード９３３１はビデオカメラ（ＶＣ）、テレビジョン（ＴＶ）、オーディオ装置（ＡＤ）、ゲーム装置（ＧＭ）、電子音楽装置（ＥＭＤ）、携帯電話（ＨＰ）、コンピューター（ＣＰ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ボイスレコーダー（ｖｏｉｃｅ ｒｅｃｏｒｄｅｒ）（ＶＲ）、ＰＣカード（ＰＣＣ）、等に使用され得る。
【０１８０】
本発明の例示的な実施形態において、メモリセルは可変抵抗メモリセルから構成され得り、例示的な可変抵抗メモリセル及びそれを含むメモリ装置が特許文献５に開示され、この出願のレファレンスとして包含される。
【０１８１】
本発明の他の例示的な実施形態において、メモリセルは電荷格納層を有する多様なセル構造の中から１つを利用して具現され得る。電荷格納層を有するセル構造は電荷トラップ層を利用する電荷トラップフラッシュ構造、アレイが多層に積層されるスタックフラッシュ構造、ソースドレーンが無いフラッシュ構造、ピンタイプフラッシュ構造、等を含む。
【０１８２】
電荷格納層として電荷トラップフラッシュ構造を有するメモリ装置が特許文献６、特許文献７、及び特許文献８に各々開示され、この出願のレファレンスとして包含される。ソース／ドレーンが無いフラッシュ構造は特許文献９に開示され、この出願のレファレンスとして包含される。
【０１８３】
本発明によるフラッシュメモリ装置及び／又はメモリ制御器は多様な形態のパッケージを利用して実装され得る。例えば、本発明によるフラッシュメモリ装置及び／又はメモリコントローラはＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等のようなパッケージを利用して実装され得る。
【０１８４】
本発明の範囲又は技術的思想を逸脱しなく本発明の構造が多様に修正されるか、或いは変更され得ることはこの分野に熟練された者に明確である。上述した内容を鑑みて見る時、仮に本発明の修正及び変更が下の請求項及び同等物の範疇内に属すれば、本発明がこの発明の変更及び修正を含むことと看做す。
【符号の説明】
【０１８５】
１０００・・・不揮発性メモリ装置
１１００・・・メモリセルアレイ
１２００・・・アドレスデコーダー
１３００・・・電圧発生器
１４００・・・制御ロジック
１５００・・・ペ−ジバッファ回路
１６００・・・入出力インタ−フェイス
２０００・・・メモリ制御器
２１００・・・ホストインターフェイス
２２００・・・メモリインターフェイス
２３００・・・処理ユニット
２４００・・・バッファメモリ
２６００・・・ランダム化器／デランダム化器
【特許請求の範囲】
【請求項１】
データを読み出し、エラー情報を受信し、前記受信したエラー情報にしたがって前記読み出しデータを訂正するように構成された不揮発性メモリ装置と、
前記読み出しデータを受信するように構成され、インターフェイスが前記受信したデータのエラービット位置に前記エラー情報を出力するように前記受信したデータのエラービットの位置を決定するユニットを有する制御器と、を含み、
前記エラー情報は、前記読み出されたデータのビットに対応したビットを含み、前記エラー情報のビットは前記読み出されたデータのビットのエラーを示すビットを含み、前記読み出されたデータのビットの値は前記エラー情報のビットの値にしたがって変更されるメモリシステム。
【請求項２】
前記不揮発性メモリ装置は、前記読み出されたデータを前記制御器へ出力し、前記エラー情報を前記制御器から受信する請求項１に記載のメモリシステム。
【請求項３】
前記制御器は、前記エラー情報を前記不揮発性メモリ装置へ出力し、前記エラー情報は前記読み出されたデータと前記読み出されたデータの訂正データとを包含しない請求項１に記載のメモリシステム。
【請求項４】
前記不揮発性メモリ装置は、ランダム化されたデータとして前記読み出されたデータを前記制御器へ出力し、デランダム化されたデータとして前記エラー情報を前記制御器から受信する請求項１に記載のメモリシステム。
【請求項５】
前記不揮発性メモリ装置は、前記読み出されたデータが前記エラー情報にしたがって訂正されるように前記読み出されたデータを前記制御器へ出力した後、そして前記エラー情報が前記制御器から入力される時、前記前記読み出されたデータを格納するページバッファを含む請求項１に記載のメモリシステム。
【請求項６】
前記エラー情報は、前記読み出されたデータの全てのビットと対応しているわけではない請求項１に記載のメモリシステム。
【請求項７】
前記不揮発性メモリ装置は、変更されたビットとして前記受信したエラー情報のビットの値に対応する前記ビットの値を変更し、前記変更されたビットと維持されたビットとを前記訂正されたデータとして格納する請求項１に記載のメモリシステム。
【請求項８】
前記不揮発性メモリ装置は、前記エラー情報に対応しないビットの値を維持し、前記変更された値を有する前記ビットと前記維持された値とを有するビットを含む前記訂正されたデータを格納する請求項１に記載のメモリシステム。
【請求項９】
前記不揮発性メモリ装置は、単一ビットメモリアレイとマルチビットメモリアレイとを含み、前記データを前記単一ビットメモリアレイから読み出し、前記訂正されたデータを前記マルチビットメモリアレイに格納する請求項１に記載のメモリシステム。
【請求項１０】
前記不揮発性メモリ装置は、ＳＬＣプログラム方法を利用してプログラムされた前記データを読み出し、ＭＬＣプログラム方法によって前記訂正されたデータを格納する請求項１に記載のメモリシステム。
【請求項１１】
前記不揮発性メモリ装置は、前記制御器から前記エラー情報をページ単位で受信する請求項１に記載のメモリシステム。
【請求項１２】
前記読み出されたデータと前記エラー情報とは同一なデータ大きさを有する請求項１に記載のメモリシステム。
【請求項１３】
前記不揮発性メモリ装置は、前記データを第１領域から第２領域に複写する複写動作の時には、前記読み出されたデータに対応する前記エラー情報を受信する請求項１に記載のメモリシステム。
【請求項１４】
前記不揮発性メモリ装置は、複写動作を示す命令に応答して前記データを読み出すことと前記受信したエラー情報にしたがって前記訂正されたデータを格納することとを動作させる請求項１に記載のメモリシステム。
【請求項１５】
前記不揮発性メモリ装置は、前記読み出されたデータのページ単位で前記エラー情報にしたがって前記エラーを有するビットを訂正するように構成されたページバッファラッチを含み、前記ページバッファラッチは前記読み出されたデータ、前記エラー情報、及び前記訂正されたデータを格納するように構成された請求項１に記載のメモリシステム。
【請求項１６】
前記不揮発性メモリ装置は、前記読み出されたデータのビットと前記エラー情報とをビット単位で比較して排他的ＯＲ方式又は排他的ＮＯＲ方式にしたがって前記読み出されたデータのエラービットを訂正する請求項１５に記載のメモリシステム。
【請求項１７】
前記エラー情報のビットは、前記読み出されたデータの他の１つのビットのエラー無しを示す第２ビットを含み、前記読み出されたデータの他の１つのビットの値は前記エラー情報の第２ビットの値にしたがって変更されない請求項１に記載のメモリシステム。
【請求項１８】
データを出力する不揮発性メモリ装置と、
前記不揮発性メモリ装置から前記データを受信するように構成され、インターフェイスが前記受信したデータのエラービット位置に情報を前記不揮発性メモリ装置へ出力するように前記受信したデータのエラービットの位置を決定するユニットを有する制御器と、を含むメモリシステム。
【請求項１９】
前記制御器は前記受信したデータをデランダム化させて前記受信したデータから前記エラービットの位置を決定し、ランダム化無しで前記情報を出力する請求項１８に記載のメモリシステム。
【請求項２０】
前記制御器は前記受信したデータをデランダム化させるランダム化器／デランダム化器を含み、前記制御器は前記ランダム化器／デランダム化器が前記情報をランダム化することを防止する請求項１８に記載のメモリシステム。
【請求項２１】
前記不揮発性メモリ装置は前記受信したエラー位置情報にしたがって前記データを訂正する請求項１８に記載のメモリシステム。
【請求項２２】
前記不揮発性メモリ装置は、データが読み出された領域を含み、前記不揮発性メモリ装置は訂正されたデータにしたがって前記領域に対するリフレッシュ動作を遂行する請求項１８に記載のメモリシステム。
【請求項２３】
前記不揮発性メモリ装置は、訂正されたデータを格納する第２領域を含み、前記第２領域はマルチビットメモリアレイである請求項１８に記載のメモリシステム。
【請求項２４】
前記受信したデータの決定されたエラービット位置に対する情報は、前記不揮発性メモリ装置がアドレスにしたがって前記データを訂正するように前記受信したデータの決定されたエラービット位置のアドレスを含む請求項１８に記載のメモリシステム。
【請求項２５】
制御器と、
第１プログラム方法によってデータを格納する単一ビットメモリアレイを含む第１領域とマルチビットメモリアレイを含む第２領域とを含み、複数のページ各々のデータを前記第１領域から読み出し、そして前記複数のページ各々のデータを前記制御器へ出力するように構成された不揮発性メモリ装置と、を含み、
前記制御器は、前記複数のページ各々のデータのエラー位置情報を発生し、前記複数のページ各々のデータのエラー位置情報を前記不揮発性メモリ装置へ出力し、
前記不揮発性メモリ装置は、前記複数のページ各々のデータに対応する前記エラー位置情報にしたがって前記複数のページ各々のデータを訂正し、前記複数のページの訂正されたデータを第２プログラム方法によって前記第２領域に１回に格納するメモリシステム。
【請求項２６】
前記データは少なくとも第１ページ及び第２ページを有する複数のページを含み、前記制御器は第１エラー情報が前記第１ページに応答して決定されて出力されるように、そして第２エラー情報が前記第２ページに応答して決定されて出力されるように前記データを反復的に受信する請求項２５に記載のメモリシステム。
【請求項２７】
前記不揮発性メモリ装置は前記データを同時に読み出し、前記エラー位置情報を受信する請求項２５に記載のメモリシステム。
【請求項２８】
前記不揮発性メモリ装置は、前記読み出されたデータと受信したエラー位置情報とを同時に格納するバッファ回路を含む請求項２５に記載のメモリシステム。
【請求項２９】
前記不揮発性メモリ装置は、前記読み出されたデータを読み出すメインバッファと前記エラー位置情報を受信するキャッシュバッファとを含み、前記エラー位置情報にしたがって前記メインバッファに格納されたデータを訂正する請求項２５に記載のメモリシステム。
【請求項３０】
前記不揮発性メモリ装置は、前記読み出されたデータと前記訂正されたデータとを格納するように前記第１領域と前記第２領域と通信するメインバッファと、前記エラー位置情報を受信するように前記制御器と通信するキャッシュバッファと、を含む請求項２５に記載のメモリシステム。
【請求項３１】
前記不揮発性メモリ装置は、前記エラー位置情報にしたがって前記読み出されたデータのビットを覆すフリップ動作を遂行して前記訂正されたデータを発生する請求項２５に記載のメモリシステム。
【請求項３２】
前記第２領域のマルチビットメモリアレイは、３ビットメモリアレイを含む請求項２５に記載のメモリシステム。
【請求項３３】
前記第２プログラム方法は、各々が前記第２領域のマルチビットメモリアレイに格納される前記訂正されたデータにしたがって異なる電圧を発生する複数の動作を含む請求項２５に記載のメモリシステム。
【請求項３４】
前記第２プログラム方法は、前記第２領域のマルチビットメモリアレイに格納される前記訂正されたデータにしたがって異なる電圧を発生する再プログラム方法を含む請求項２５に記載のメモリシステム。
【請求項３５】
前記情報は、前記読み出されたデータの部分の中の１つに対応し、
前記読み出されたデータは、前記制御器から前記不揮発性メモリ装置へ反復的に伝達され、
一部の情報は、前記読み出されたデータの部分の全てに対応する時まで前記制御器から前記不揮発性メモリ装置へ伝達され、
前記不揮発性メモリ装置は、前記対応する情報を受信する時、前記対応する情報にしたがって前記データの各部分を訂正する請求項２５に記載のメモリシステム。
【請求項３６】
機能ユニットと前記不揮発性メモリ装置にデータを格納する前記制御器に連結できる端子を有するホスト装置とをさらに含む請求項２５に記載のメモリシステム。
【請求項３７】
前記ホスト装置は、前記制御器を通じて前記不揮発性メモリ装置に格納される前記機能ユニットから生成されたデータを出力するか、或いは前記機能ユニットで使用されるデータを前記不揮発性メモリ装置から受信する請求項３６に記載のメモリシステム。
【請求項３８】
前記ホスト装置は、ビデオカメラ、テレビジョン装置、オーディオ装置、ゲーム機、電子音楽装置、携帯電話、コンピューター、ＰＤＡ、ボイスレコーダー、移動装置、及び非接触式スマトカードの中で少なくとも１つを含む請求項３６に記載のメモリシステム。
【請求項１】
データを読み出し、エラー情報を受信し、前記受信したエラー情報にしたがって前記読み出しデータを訂正するように構成された不揮発性メモリ装置と、
前記読み出しデータを受信するように構成され、インターフェイスが前記受信したデータのエラービット位置に前記エラー情報を出力するように前記受信したデータのエラービットの位置を決定するユニットを有する制御器と、を含み、
前記エラー情報は、前記読み出されたデータのビットに対応したビットを含み、前記エラー情報のビットは前記読み出されたデータのビットのエラーを示すビットを含み、前記読み出されたデータのビットの値は前記エラー情報のビットの値にしたがって変更されるメモリシステム。
【請求項２】
前記不揮発性メモリ装置は、前記読み出されたデータを前記制御器へ出力し、前記エラー情報を前記制御器から受信する請求項１に記載のメモリシステム。
【請求項３】
前記制御器は、前記エラー情報を前記不揮発性メモリ装置へ出力し、前記エラー情報は前記読み出されたデータと前記読み出されたデータの訂正データとを包含しない請求項１に記載のメモリシステム。
【請求項４】
前記不揮発性メモリ装置は、ランダム化されたデータとして前記読み出されたデータを前記制御器へ出力し、デランダム化されたデータとして前記エラー情報を前記制御器から受信する請求項１に記載のメモリシステム。
【請求項５】
前記不揮発性メモリ装置は、前記読み出されたデータが前記エラー情報にしたがって訂正されるように前記読み出されたデータを前記制御器へ出力した後、そして前記エラー情報が前記制御器から入力される時、前記前記読み出されたデータを格納するページバッファを含む請求項１に記載のメモリシステム。
【請求項６】
前記エラー情報は、前記読み出されたデータの全てのビットと対応しているわけではない請求項１に記載のメモリシステム。
【請求項７】
前記不揮発性メモリ装置は、変更されたビットとして前記受信したエラー情報のビットの値に対応する前記ビットの値を変更し、前記変更されたビットと維持されたビットとを前記訂正されたデータとして格納する請求項１に記載のメモリシステム。
【請求項８】
前記不揮発性メモリ装置は、前記エラー情報に対応しないビットの値を維持し、前記変更された値を有する前記ビットと前記維持された値とを有するビットを含む前記訂正されたデータを格納する請求項１に記載のメモリシステム。
【請求項９】
前記不揮発性メモリ装置は、単一ビットメモリアレイとマルチビットメモリアレイとを含み、前記データを前記単一ビットメモリアレイから読み出し、前記訂正されたデータを前記マルチビットメモリアレイに格納する請求項１に記載のメモリシステム。
【請求項１０】
前記不揮発性メモリ装置は、ＳＬＣプログラム方法を利用してプログラムされた前記データを読み出し、ＭＬＣプログラム方法によって前記訂正されたデータを格納する請求項１に記載のメモリシステム。
【請求項１１】
前記不揮発性メモリ装置は、前記制御器から前記エラー情報をページ単位で受信する請求項１に記載のメモリシステム。
【請求項１２】
前記読み出されたデータと前記エラー情報とは同一なデータ大きさを有する請求項１に記載のメモリシステム。
【請求項１３】
前記不揮発性メモリ装置は、前記データを第１領域から第２領域に複写する複写動作の時には、前記読み出されたデータに対応する前記エラー情報を受信する請求項１に記載のメモリシステム。
【請求項１４】
前記不揮発性メモリ装置は、複写動作を示す命令に応答して前記データを読み出すことと前記受信したエラー情報にしたがって前記訂正されたデータを格納することとを動作させる請求項１に記載のメモリシステム。
【請求項１５】
前記不揮発性メモリ装置は、前記読み出されたデータのページ単位で前記エラー情報にしたがって前記エラーを有するビットを訂正するように構成されたページバッファラッチを含み、前記ページバッファラッチは前記読み出されたデータ、前記エラー情報、及び前記訂正されたデータを格納するように構成された請求項１に記載のメモリシステム。
【請求項１６】
前記不揮発性メモリ装置は、前記読み出されたデータのビットと前記エラー情報とをビット単位で比較して排他的ＯＲ方式又は排他的ＮＯＲ方式にしたがって前記読み出されたデータのエラービットを訂正する請求項１５に記載のメモリシステム。
【請求項１７】
前記エラー情報のビットは、前記読み出されたデータの他の１つのビットのエラー無しを示す第２ビットを含み、前記読み出されたデータの他の１つのビットの値は前記エラー情報の第２ビットの値にしたがって変更されない請求項１に記載のメモリシステム。
【請求項１８】
データを出力する不揮発性メモリ装置と、
前記不揮発性メモリ装置から前記データを受信するように構成され、インターフェイスが前記受信したデータのエラービット位置に情報を前記不揮発性メモリ装置へ出力するように前記受信したデータのエラービットの位置を決定するユニットを有する制御器と、を含むメモリシステム。
【請求項１９】
前記制御器は前記受信したデータをデランダム化させて前記受信したデータから前記エラービットの位置を決定し、ランダム化無しで前記情報を出力する請求項１８に記載のメモリシステム。
【請求項２０】
前記制御器は前記受信したデータをデランダム化させるランダム化器／デランダム化器を含み、前記制御器は前記ランダム化器／デランダム化器が前記情報をランダム化することを防止する請求項１８に記載のメモリシステム。
【請求項２１】
前記不揮発性メモリ装置は前記受信したエラー位置情報にしたがって前記データを訂正する請求項１８に記載のメモリシステム。
【請求項２２】
前記不揮発性メモリ装置は、データが読み出された領域を含み、前記不揮発性メモリ装置は訂正されたデータにしたがって前記領域に対するリフレッシュ動作を遂行する請求項１８に記載のメモリシステム。
【請求項２３】
前記不揮発性メモリ装置は、訂正されたデータを格納する第２領域を含み、前記第２領域はマルチビットメモリアレイである請求項１８に記載のメモリシステム。
【請求項２４】
前記受信したデータの決定されたエラービット位置に対する情報は、前記不揮発性メモリ装置がアドレスにしたがって前記データを訂正するように前記受信したデータの決定されたエラービット位置のアドレスを含む請求項１８に記載のメモリシステム。
【請求項２５】
制御器と、
第１プログラム方法によってデータを格納する単一ビットメモリアレイを含む第１領域とマルチビットメモリアレイを含む第２領域とを含み、複数のページ各々のデータを前記第１領域から読み出し、そして前記複数のページ各々のデータを前記制御器へ出力するように構成された不揮発性メモリ装置と、を含み、
前記制御器は、前記複数のページ各々のデータのエラー位置情報を発生し、前記複数のページ各々のデータのエラー位置情報を前記不揮発性メモリ装置へ出力し、
前記不揮発性メモリ装置は、前記複数のページ各々のデータに対応する前記エラー位置情報にしたがって前記複数のページ各々のデータを訂正し、前記複数のページの訂正されたデータを第２プログラム方法によって前記第２領域に１回に格納するメモリシステム。
【請求項２６】
前記データは少なくとも第１ページ及び第２ページを有する複数のページを含み、前記制御器は第１エラー情報が前記第１ページに応答して決定されて出力されるように、そして第２エラー情報が前記第２ページに応答して決定されて出力されるように前記データを反復的に受信する請求項２５に記載のメモリシステム。
【請求項２７】
前記不揮発性メモリ装置は前記データを同時に読み出し、前記エラー位置情報を受信する請求項２５に記載のメモリシステム。
【請求項２８】
前記不揮発性メモリ装置は、前記読み出されたデータと受信したエラー位置情報とを同時に格納するバッファ回路を含む請求項２５に記載のメモリシステム。
【請求項２９】
前記不揮発性メモリ装置は、前記読み出されたデータを読み出すメインバッファと前記エラー位置情報を受信するキャッシュバッファとを含み、前記エラー位置情報にしたがって前記メインバッファに格納されたデータを訂正する請求項２５に記載のメモリシステム。
【請求項３０】
前記不揮発性メモリ装置は、前記読み出されたデータと前記訂正されたデータとを格納するように前記第１領域と前記第２領域と通信するメインバッファと、前記エラー位置情報を受信するように前記制御器と通信するキャッシュバッファと、を含む請求項２５に記載のメモリシステム。
【請求項３１】
前記不揮発性メモリ装置は、前記エラー位置情報にしたがって前記読み出されたデータのビットを覆すフリップ動作を遂行して前記訂正されたデータを発生する請求項２５に記載のメモリシステム。
【請求項３２】
前記第２領域のマルチビットメモリアレイは、３ビットメモリアレイを含む請求項２５に記載のメモリシステム。
【請求項３３】
前記第２プログラム方法は、各々が前記第２領域のマルチビットメモリアレイに格納される前記訂正されたデータにしたがって異なる電圧を発生する複数の動作を含む請求項２５に記載のメモリシステム。
【請求項３４】
前記第２プログラム方法は、前記第２領域のマルチビットメモリアレイに格納される前記訂正されたデータにしたがって異なる電圧を発生する再プログラム方法を含む請求項２５に記載のメモリシステム。
【請求項３５】
前記情報は、前記読み出されたデータの部分の中の１つに対応し、
前記読み出されたデータは、前記制御器から前記不揮発性メモリ装置へ反復的に伝達され、
一部の情報は、前記読み出されたデータの部分の全てに対応する時まで前記制御器から前記不揮発性メモリ装置へ伝達され、
前記不揮発性メモリ装置は、前記対応する情報を受信する時、前記対応する情報にしたがって前記データの各部分を訂正する請求項２５に記載のメモリシステム。
【請求項３６】
機能ユニットと前記不揮発性メモリ装置にデータを格納する前記制御器に連結できる端子を有するホスト装置とをさらに含む請求項２５に記載のメモリシステム。
【請求項３７】
前記ホスト装置は、前記制御器を通じて前記不揮発性メモリ装置に格納される前記機能ユニットから生成されたデータを出力するか、或いは前記機能ユニットで使用されるデータを前記不揮発性メモリ装置から受信する請求項３６に記載のメモリシステム。
【請求項３８】
前記ホスト装置は、ビデオカメラ、テレビジョン装置、オーディオ装置、ゲーム機、電子音楽装置、携帯電話、コンピューター、ＰＤＡ、ボイスレコーダー、移動装置、及び非接触式スマトカードの中で少なくとも１つを含む請求項３６に記載のメモリシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図７】
【図１３Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図７】
【図１３Ｂ】
【公開番号】特開２０１３−９７７８６（Ｐ２０１３−９７７８６Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１２−１３９５３２（Ｐ２０１２−１３９５３２）
【出願日】平成２４年６月２１日（２０１２．６．２１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２４年６月２１日（２０１２．６．２１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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