メモリセルアレイを用いたＩＤチップおよびその生成方法
【課題】認証データ生成用の専用回路が不要で、ＳＲＡＭのメモリセル構造をそのまま用いて、複製不可能な固有の識別情報を半導体メモリに予め搭載でき、セキュリティの向上を図れるＩＤチップおよびその生成方法を提供する。
【解決手段】本ＩＤチップは、メモリセルアレイを構成する個々のメモリセルの閾値電圧のバラツキにより、メモリセルアレイに生成されたランダムなデータを固有の識別情報として用いた構成とされる。このメモリセルは、“０” または“１”の初期データが書き込まれた後に、両ビット線を同時に“Ｌｏｗ”または“Ｈｉｇｈ”としてデータを生成する。そして、生成されたデータを用いて同一チップか否かを判別する。チップの判別は、メモリセルアレイのデータのハミング距離を測定し、ハミング距離が所定閾値以内の場合に同一チップと判別する。
【解決手段】本ＩＤチップは、メモリセルアレイを構成する個々のメモリセルの閾値電圧のバラツキにより、メモリセルアレイに生成されたランダムなデータを固有の識別情報として用いた構成とされる。このメモリセルは、“０” または“１”の初期データが書き込まれた後に、両ビット線を同時に“Ｌｏｗ”または“Ｈｉｇｈ”としてデータを生成する。そして、生成されたデータを用いて同一チップか否かを判別する。チップの判別は、メモリセルアレイのデータのハミング距離を測定し、ハミング距離が所定閾値以内の場合に同一チップと判別する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固有の識別情報を有するＩＤチップおよびその生成方法に関する技術である。
【背景技術】
【０００２】
昨今の情報社会において、セキュリティの向上を図るべく、固有のＩＤ番号のような識別情報データを半導体集積回路（ＩＣ）本体に搭載する技術が研究されている。
特に、ＩＣカードには個人情報等も記録されており、そのセキュリティの確保が重要となっている。また、ＩＣカードの認証等において、搭載されたチップ毎に複製不可能な認証データを生成・保持することによって、更なるセキュリティの向上が求められている。
【０００３】
従来、認証データを生成する方法としては、トランジスタのバラツキ特性を利用したものがある。トランジスタのバラツキを利用したＩＤ生成方法としては、トランジスタの電流値バラツキを用いるものや、遅延バラツキを利用するものや、ラッチを利用するものが知られている（例えば、特許文献１，非特許文献１を参照。）。
しかしながら、トランジスタの電流値バラツキを用いるものや、遅延バラツキを利用するものや、ラッチを利用するものは、ＳＲＡＭのメモリセル構造をそのまま用いることはできず、専用の認証データ生成回路を作製する必要があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】再表０２／０４５１３９号公報
【非特許文献】
【０００５】
【非特許文献１】Ying Su, A Digital 1.6 pJ/bit Chip Identification CircuitUsing Process Variations, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 43, No. 1,JANUARY 2008, P.68−77.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した如く、従来は、認証データ生成のための専用回路により事前に認証情報を作成し、その認証情報がユニークとなるように管理し、その上でメモリに記憶させる手順になる。
従って、認証データ生成用の専用回路を設ける必要があるといった問題がある。
【０００７】
上記状況に鑑みて、本発明は、認証データ生成用の専用回路が不要で、ＳＲＡＭのメモリセル構造をそのまま用いて、複製不可能な固有の識別情報を半導体メモリに予め搭載でき、セキュリティの向上を図れるＩＤチップおよびその生成方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明者らは、鋭意研究を重ねた結果、微細プロセスでのＳＲＡＭメモリセルにおいて、各メモリセルの特性が閾値電圧のバラツキによってチップごとに異なることを知見し、かかるチップごとに異なる特性のバラツキを利用したＩＤチップおよびその生成手法を完成した。本明細書において、ＩＤチップは、固有の識別情報（ＩＤ）を有するチップの意味で用い、また、チップＩＤはチップ毎の固有の識別情報（ＩＤ）の意味で用いる。
【０００９】
すなわち、上記目的を達成するため、本発明のＩＤチップは、メモリセルアレイを構成する個々のメモリセルの閾値電圧のバラツキにより、メモリセルアレイに生成されたランダムなデータを固有の識別情報として用いた構成とされる。
【００１０】
かかる構成によれば、認証データ生成用の専用回路が不要で、ＳＲＡＭのメモリセル構造をそのまま用いて、複製不可能な固有の識別情報を半導体メモリに予め搭載できる。また、メモリセルアレイに生成されたランダムなデータはチップごとに異なるため、複製不可能な情報となり、また、同一チップにおいては再現性のあるデータとなり、暗号生成で用いる秘密鍵として利用することが可能となる。
【００１１】
また、上記ＩＤチップにおけるメモリセルは、各々の出力がメモリセルの列に対応して配置される一対のビット線の各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビット線とインバータの出力との間に設けられた一対のアクセストランジスタと、該アクセストランジスタの導通を制御する１本のワード線と、から少なくとも構成されることが好ましい態様である。
上記の構成は、ＳＲＡＭ等のメモリセルの典型的な回路構成である。インバータは、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタで構成されるＣＭＯＳインバータが好適に用いられる。
【００１２】
このメモリセルは、“０”
または“１”の初期データが書き込まれた後に、両ビット線を同時に“Ｌｏｗ”としてデータ書き込みが行われたものである。
一般に、ＳＲＡＭ等のメモリセルへのデータ書込みの際には、２本のビット線のうち片側を“Ｌｏｗ”、もう一方を“Ｈｉｇｈ”として目的のデータを書込む。これに対して、本発明のＩＤチップでは、両ビット線を同時に“Ｌｏｗ”としてメモリセルにデータの書込みを行う。この時、閾値電圧のバラツキによってメモリセルに格納されるデータは、ランダムに決定される。この生成されるデータは、チップの閾値電圧のバラツキによって決定されるため、同一チップにおいては再現性あるデータとなる。また、生成されるデータは、チップ毎に異なるデータである。
なお、両ビット線に同時に“Ｈｉｇｈ”としてデータ書き込みを行う方法については、シミュレーションで確認を行ったところ、初期データ依存性が強く、閾値電圧のバラツキによってメモリセルにランダムなデータを生成させることは困難であるとの知見を得ている。これは、メモリセルのインバータカップルとビット線を接続するトランジスタがＮＭＯＳトランジスタで構成されていることから、“Ｈｉｇｈ”の電圧によってデータは反転し難く、初期データ依存性が強く現れたと推察する。
【００１３】
また、上記メモリセルの一対のアクセストランジスタにおいて、相対的に、一方の閾値が低く、他方の閾値が高い場合、アクセストランジスタの閾値が低い側のインバータに“Ｌｏｗ”が記憶されやすく、アクセストランジスタの閾値が高い側のインバータに“Ｈｉｇｈ”が記憶されやすい。
上記メモリセルは、６個のトランジスタで構成されるところ、クロスカップル接続された一対のインバータを構成する４個のトランジスタの閾値に起因する記憶データの傾向は見られず、ビット線とインバータの出力との間に設けられた一対のアクセストランジスタの閾値にのみ記憶データに一定の傾向が見られることを、発明者らは実験により確認したのである。
【００１４】
次に、本発明のＩＤチップの生成方法は、各々の出力がメモリセルの列に対応して配置される一対のビット線の各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビット線とインバータの出力との間に設けられた一対のアクセストランジスタと、該アクセストランジスタの導通を制御する１本のワード線と、から少なくとも構成されるメモリセルがアレイ状に配置されたメモリセルアレイを用いて、下記（１）〜（５）の処理を行うものである。
【００１５】
（１）全て或いは一部のメモリセルに対して、“０”
または“１”の初期データを書き込む。
（２）書き込みを行ったメモリセルに対して、データを読み出し、初期データであることを確認する。
（３）確認したメモリセルに対して、両ビット線を同時に“Ｌｏｗ”としてランダムデータを生成する。
（４）メモリセルアレイのデータを読み出す。
（５）読み出したデータを固有の識別情報として記憶する。
【００１６】
上記（１）の処理で、全て或いは一部のメモリセルに対してデータを書き込むことにしたのは、メモリセルアレイ全体（全行×全列）のデータを固有の識別情報として扱う場合や、メモリセルアレイの一部のブロック（一部の行×一部の列）のデータを固有の識別情報として扱う場合などを想定したものである。
また、上記（１）の処理で、“０”
または“１”の初期データは、オール“０” またはオール“１”のみならず、予め想定した０” と“１”で構成されるパターンに初期化しても構わない。
ここで、上記のＩＤチップの生成方法を用いて生成されたデータを用いて同一チップか否かを判別するＩＤチップ判別方法は、好ましくは、ＩＤチップを構成するメモリセルアレイのデータのハミング距離を測定し、ハミング距離が所定閾値以内の場合に同一チップと判別する。ハミング距離とは、等しいビット数を持つ２つのビット列の中で、対応する位置にある異なったデータ（“０”，“１”）の個数である。
上記のＩＤチップの生成方法を用いて生成されたデータは、同一のメモリセルアレイの場合に再現性はあるが、生成されるデータが毎回完全に一致するものではない。そのため、ハミング距離の指標を用いて、同一チップか否かを判別することにしたのである。
【００１７】
ハミング距離の所定閾値は、同一チップの最大ハミング距離と、異なるチップの最小ハミング距離との間の範囲に設定することが好ましい。例えば、同一チップの最大ハミング距離が５であり、異なるチップの最小ハミング距離５０の場合、ハミング距離の所定閾値は６〜４９の範囲に設定する。より好ましくは、ハミング距離の所定閾値は、同一チップの最大ハミング距離に近い値に設定する。上記の例では、ハミング距離の所定閾値は６〜４９の範囲に設定するが、同一チップの最大ハミング距離の５に近い値に余裕を設けた６〜９にハミング距離の所定閾値を設定する。
【００１８】
上述のＩＤチップの生成方法を用いることで、ＳＲＡＭメモリセルの一部に固有の識別番号を生成することが可能となる。
本発明は、ＳＲＡＭのメモリセル構造をそのまま用いているので、ＳＲＡＭの一部のブロックまたは一部の行を識別情報データの格納領域と位置付け、そこに、メモリセル群の閾値電圧のバラツキを利用したチップ固有の識別情報データを生成・記録させるのである。
これにより、ＳＲＡＭメモリセルを備える電子デバイスには、容易に固有の識別番号を持たせることができる。
【発明の効果】
【００１９】
本発明によれば、認証データ生成用の専用回路が不要で、ＳＲＡＭのメモリセル構造をそのまま用いて、複製不可能な固有の識別情報データを半導体メモリに予め搭載し、セキュリティの向上を図ることができる。
【図面の簡単な説明】
【００２０】
【図１】メモリセルの回路構成図
【図２】両ビット線を“Ｌｏｗ”にして、ワード線の電位を降下させた場合のメモリセルの内部ノード（Ｎ０，Ｎ１）の電位の変移を示す図
【図３】ロードトランジスタ（Ｌ０，Ｌ１）の閾値電位の高低による内部ノード（Ｎ０，Ｎ１）の電位分布を示す図
【図４】ドライブトランジスタ（Ｄ０，Ｄ１）の閾値電位の高低による内部ノード（Ｎ０，Ｎ１）の電位分布を示す図
【図５】アクセストランジスタ（Ａ０，Ａ１）の閾値電位の高低による内部ノード（Ｎ０，Ｎ１）の電位分布を示す図
【図６】アクセストランジスタ（Ａ０，Ａ１）の閾値電位の分布グラフ
【図７】メモリセルの内部ノード（Ｎ０，Ｎ１）の格納データの説明図
【図８】同一チップの生成データの再現性の確認試験結果を示す図
【図９】異なるチップの生成データのバラツキ度合いの確認試験結果を示す図
【図１０】チップＩＤの生成フロー図
【図１１】チップＩＤの生成用回路の構成図
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について、図面を参照しながら詳細に説明していく。なお、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。
【実施例１】
【００２２】
図１は、メモリセルの回路構成図を示している。メモリセルは、各々の出力がメモリセルの列に対応して配置される一対のビット線（ＢＬ，ＢＬ＿Ｎ）の各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビット線（ＢＬ，ＢＬ＿Ｎ）とインバータの出力との間に設けられた一対のアクセストランジスタ（Ａ０，Ａ１）と、アクセストランジスタ（Ａ０，Ａ１）の導通を制御する１本のワード線（ＷＬ）から構成される。ここで、一対のインバータは、Ｐ型ＭＯＳトランジスタのロードトランジスタ（Ｌ０,Ｌ１）とＮ型ＭＯＳトランジスタのドライブトランジスタ（Ｄ０，Ｄ１）で構成されるＣＭＯＳインバータである。
メモリセルの内部ノード（Ｎ０，Ｎ１）には、通常、２本のビット線（ＢＬ，ＢＬ＿Ｎ）のうち片側を“Ｌｏｗ”、もう一方を“Ｈｉｇｈ”として、“Ｌｏｗ”又は“Ｈｉｇｈ”の電位が保持される。すなわち、メモリセルの内部ノード（Ｎ０，Ｎ１）は、“０”又は“１”のデータが書き込まれ、データを記憶することになる。
【００２３】
本発明のＩＤチップでは、通常と異なり、両ビット線を同時に“Ｌｏｗ”としてメモリセルにデータの書込みを行う。図２は、両ビット線を“Ｌｏｗ”にして、ワード線の電位を降下させた場合のメモリセルの内部ノード（Ｎ０，Ｎ１）の電位の変移を示している。図２（１）に示すように、ワード線（ＷＬ）の電位を１．２Ｖから０Ｖに変化させた場合、メモリセルの内部ノード（Ｎ０）および内部ノード（Ｎ１）の電位は“Ｌｏｗ”又は“Ｈｉｇｈ”のランダムな電位となり、“０”又は“１”のランダムなデータを記憶することが確認できる。
【００２４】
このようなランダムな電位の傾向に関し、それぞれのトランジスタの閾値電位（Ｖｔｈ）との相関性について調査を行った。調査結果を図３〜５に示す。図３はロードトランジスタ（Ｌ０，Ｌ１）の閾値電位（Ｖｔｈ）の高低による内部ノード（Ｎ０，Ｎ１）の電位分布を示す図であり、図４はドライブトランジスタ（Ｄ０，Ｄ１）の閾値電位の高低による内部ノード（Ｎ０，Ｎ１）の電位分布を示す図であり、図５はアクセストランジスタ（Ａ０，Ａ１）の閾値電位の高低による内部ノード（Ｎ０，Ｎ１）の電位分布を示す図である。
図３と図４には、内部ノード（Ｎ０，Ｎ１）の電位の傾向に関して、特段、トランジスタの閾値電位（Ｖｔｈ）との相関性は見られなかった。
【００２５】
しかしながら、図５には、内部ノード（Ｎ０，Ｎ１）の電位の傾向に関して、トランジスタの閾値電位（Ｖｔｈ）との相関性が顕著に見られた。アクセストランジスタ（Ａ０，Ａ１）の閾値電位の高低によって、内部ノード（Ｎ０，Ｎ１）の電位分布に傾向が見られたのである。すなわち、アクセストランジスタ（Ａ０）の閾値が低く、アクセストランジスタ（Ａ１）の閾値が高いほど、内部ノード（Ｎ０）に“Ｌｏｗ”が記憶されやすい傾向があった。また、逆に、アクセストランジスタ（Ａ０）の閾値が高く、アクセストランジスタ（Ａ１）の閾値が低いほど、内部ノード（Ｎ１）に“Ｈｉｇｈ”が記憶されやすいという傾向があった。
【００２６】
すなわち、図５の左上の領域は、アクセストランジスタ（Ａ０）の閾値が、アクセストランジスタ（Ａ１）よりも低い領域であり、アクセストランジスタ（Ａ０）に接続された内部ノード（Ｎ０）にビット線から書き込まれる“Ｌｏｗ”の電圧が記憶されやすい傾向を示している。一方、図５の右下の領域はアクセストランジスタ（Ａ０）の閾値が、アクセストランジスタ（Ａ１）よりも高い領域であり、アクセストランジスタ（Ａ１）に接続された内部ノード（Ｎ１）にビット線から書き込まれる“Ｌｏｗ”の電圧が記憶されやすく、内部ノード（Ｎ０）には逆の“Ｌｏｗ”が記憶されやすいという傾向を示している。
【００２７】
図６は、図５をヒストグラムとして表したものであり、アクセストランジスタ（Ａ０，Ａ１）の閾値電圧の分布とデータ依存性の関係を示したものである。
内部ノード（Ｎ０）が“Ｌｏｗ”の状態を保持した場合は“０”，“Ｈｉｇｈ”の状態を保持した場合は“１”のデータを記憶した状態とする。
データが“０”の場合、アクセストランジスタ（Ａ０）の閾値は低い傾向となり、バラツキを考慮していないモデルの閾値（全トランジスタの閾値の平均値）と比較して−０．０１５２Ｖ低い平均値を示しており、分布の中心が左にシフトしている。一方、アクセストランジスタ（Ａ１）は、平均値が＋０．０１５６Ｖ高い値となっている。
また、データが“１”の場合は、データが“０”の場合と逆の傾向を示している。
以上のことは、内部ノード（Ｎ０）に記憶されたデータが“Ｌｏｗ”であるときと、“Ｈｉｇｈ”であるときとでは、アクセストランジスタ（Ａ０，Ａ１）の閾値電圧の分布が異なることを示しているのである。
従って、アクセストランジスタ（Ａ０，Ａ１）の閾値電圧のバラツキによって、メモリセルの内部ノード（Ｎ０，Ｎ１）に格納されるデータは、ランダムに決定されることになる。
【００２８】
図７を参照して、メモリセルの内部ノード（Ｎ０，Ｎ１）の格納データの傾向について説明する。図７（１）は、アクセストランジスタ（Ａ０）の閾値が低く、アクセストランジスタ（Ａ１）の閾値が高いほど、内部ノード（Ｎ０）に“Ｌｏｗ”が記憶されやすい傾向があることを示す図である。また、図７（２）は、アクセストランジスタ（Ａ０）の閾値が高く、アクセストランジスタ（Ａ１）の閾値が低いほど、内部ノード（Ｎ１）に“Ｈｉｇｈ”が記憶されやすいという傾向があることを示す図である。
ワード線（ＷＬ）を閉じた後に、メモリセルの内部ノード（Ｎ０，Ｎ１）に格納されるデータは、アクセストランジスタ（Ａ０，Ａ１）の閾値電圧のバラツキに最も影響を受け、閾値電圧のバラツキに応じてランダムになる。一方、ロードトランジスタ（Ｌ０，Ｌ１）やドライブトランジスタ（Ｄ０，Ｄ１）の閾値電圧の影響は少なく、内部ノード（Ｎ０，Ｎ１）に格納されるデータから、ロードトランジスタ（Ｌ０，Ｌ１）やドライブトランジスタ（Ｄ０，Ｄ１）の閾値の予測は困難である。
【００２９】
このアクセストランジスタ（Ａ０，Ａ１）の閾値電圧のバラツキによって、１２８ビットのメモリセルアレイの保持データに固有のバラツキが存在するか否かの調査を実施した。
先ず、１２８ビットのメモリセルの全メモリセルに“０”データを書き込んだ。そして、“０”データの読み出しを行い、全メモリセルの保持データが初期化されたか否かを確認した。そして、全メモリセルの両ビット線を“Ｌｏｗ”とした。全メモリセルの保持データを読み込み、生成されたデータを確認した。電源電圧は１．２Ｖを使用した。
上記の作業を１つのメモリセルアレイのチップに４回繰り返して、同一チップの生成データの再現性を確認した。結果を図８に示す。
また、上記の作業を異なる４つのメモリセルアレイのチップに対して行い、異なるチップの生成データのバラツキ度合いを確認した。結果を図９に示す。
【００３０】
図８に示されるように、同一チップ（＃１）に試行を４回繰り返した場合でも、生成データの分布、すなわち“０”と“１”のデータ分布に大きな変化は見られなかった。
一方、図９に示されるように、異なる４つのチップ（＃１〜＃４）に試行を行った場合は、生成データの分布、すなわち“０”と“１”のデータ分布は大きく相違することが確認できた。
【００３１】
図８、図９の“０”と“１”のデータ分布のバラツキ度合いをハミング距離で評価した結果を下記表１にまとめる。
【００３２】
【表１】
【００３３】
上記の表１から、１２８ビットのメモリセルアレイにおいて、同一チップと異なるチップとでは、ハミング距離が１０倍程度も異なることが確認できた。
すなわち、メモリセルアレイの個々のメモリセルの閾値電圧のバラツキによって決定され生成されるデータは、同一チップにおいては再現性あるデータとなり、また、チップ毎に異なるデータであることになる。
このことは、生成されるデータをチップの固有の識別情報（ＩＤ）として扱えることになる。また、ビット長を大きくすることで、生成データのユニーク性が向上し、大量のチップも十分に判別可能になる。
【００３４】
図１０は、チップＩＤの生成フローを示している。
（ステップＳ１０１）全て或いは一部のメモリセルに対して、“０”
または“１”の初期データを書き込む。
（ステップＳ１０３）書き込みを行ったメモリセルに対して、データを読み出し、初期データであることを確認する。
（ステップＳ１０５）確認したメモリセルに対して、両ビット線を同時に“Ｌｏｗ”としてランダムデータを生成する。
（ステップＳ１０７）メモリセルアレイのデータを読み出す。
（ステップＳ１０９）読み出したデータをチップの固有の識別情報（チップＩＤ）として記憶する。
【００３５】
図１１は、チップＩＤの生成用回路の構成図である。
両ビット線“Ｌｏｗ”書込みは、各ビット線に放電用のＮＭＯＳトランジスタを追加することで実現される。追加したＮＭＯＳトランジスタは、ＢＬＣＴＲＬ信号によって制御され、ＢＬＣＴＲＬ信号が“Ｈｉｇｈ”の時に、両ビット線を放電する。また、ビット線放電用のＮＭＯＳトランジスタは、各列にそれぞれ追加され、ＢＬＣＴＲＬ信号にて一斉に制御を行える構成にしている。
【産業上の利用可能性】
【００３６】
本発明は、暗号生成で用いる秘密鍵として利用できる。
【符号の説明】
【００３７】
Ａ０，Ａ１ アクセストランジスタ
Ｌ１，Ｌ２ ロードトランジスタ
Ｄ１，Ｄ２ ドライブトランジスタ
【技術分野】
【０００１】
本発明は、固有の識別情報を有するＩＤチップおよびその生成方法に関する技術である。
【背景技術】
【０００２】
昨今の情報社会において、セキュリティの向上を図るべく、固有のＩＤ番号のような識別情報データを半導体集積回路（ＩＣ）本体に搭載する技術が研究されている。
特に、ＩＣカードには個人情報等も記録されており、そのセキュリティの確保が重要となっている。また、ＩＣカードの認証等において、搭載されたチップ毎に複製不可能な認証データを生成・保持することによって、更なるセキュリティの向上が求められている。
【０００３】
従来、認証データを生成する方法としては、トランジスタのバラツキ特性を利用したものがある。トランジスタのバラツキを利用したＩＤ生成方法としては、トランジスタの電流値バラツキを用いるものや、遅延バラツキを利用するものや、ラッチを利用するものが知られている（例えば、特許文献１，非特許文献１を参照。）。
しかしながら、トランジスタの電流値バラツキを用いるものや、遅延バラツキを利用するものや、ラッチを利用するものは、ＳＲＡＭのメモリセル構造をそのまま用いることはできず、専用の認証データ生成回路を作製する必要があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】再表０２／０４５１３９号公報
【非特許文献】
【０００５】
【非特許文献１】Ying Su, A Digital 1.6 pJ/bit Chip Identification CircuitUsing Process Variations, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 43, No. 1,JANUARY 2008, P.68−77.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した如く、従来は、認証データ生成のための専用回路により事前に認証情報を作成し、その認証情報がユニークとなるように管理し、その上でメモリに記憶させる手順になる。
従って、認証データ生成用の専用回路を設ける必要があるといった問題がある。
【０００７】
上記状況に鑑みて、本発明は、認証データ生成用の専用回路が不要で、ＳＲＡＭのメモリセル構造をそのまま用いて、複製不可能な固有の識別情報を半導体メモリに予め搭載でき、セキュリティの向上を図れるＩＤチップおよびその生成方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明者らは、鋭意研究を重ねた結果、微細プロセスでのＳＲＡＭメモリセルにおいて、各メモリセルの特性が閾値電圧のバラツキによってチップごとに異なることを知見し、かかるチップごとに異なる特性のバラツキを利用したＩＤチップおよびその生成手法を完成した。本明細書において、ＩＤチップは、固有の識別情報（ＩＤ）を有するチップの意味で用い、また、チップＩＤはチップ毎の固有の識別情報（ＩＤ）の意味で用いる。
【０００９】
すなわち、上記目的を達成するため、本発明のＩＤチップは、メモリセルアレイを構成する個々のメモリセルの閾値電圧のバラツキにより、メモリセルアレイに生成されたランダムなデータを固有の識別情報として用いた構成とされる。
【００１０】
かかる構成によれば、認証データ生成用の専用回路が不要で、ＳＲＡＭのメモリセル構造をそのまま用いて、複製不可能な固有の識別情報を半導体メモリに予め搭載できる。また、メモリセルアレイに生成されたランダムなデータはチップごとに異なるため、複製不可能な情報となり、また、同一チップにおいては再現性のあるデータとなり、暗号生成で用いる秘密鍵として利用することが可能となる。
【００１１】
また、上記ＩＤチップにおけるメモリセルは、各々の出力がメモリセルの列に対応して配置される一対のビット線の各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビット線とインバータの出力との間に設けられた一対のアクセストランジスタと、該アクセストランジスタの導通を制御する１本のワード線と、から少なくとも構成されることが好ましい態様である。
上記の構成は、ＳＲＡＭ等のメモリセルの典型的な回路構成である。インバータは、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタで構成されるＣＭＯＳインバータが好適に用いられる。
【００１２】
このメモリセルは、“０”
または“１”の初期データが書き込まれた後に、両ビット線を同時に“Ｌｏｗ”としてデータ書き込みが行われたものである。
一般に、ＳＲＡＭ等のメモリセルへのデータ書込みの際には、２本のビット線のうち片側を“Ｌｏｗ”、もう一方を“Ｈｉｇｈ”として目的のデータを書込む。これに対して、本発明のＩＤチップでは、両ビット線を同時に“Ｌｏｗ”としてメモリセルにデータの書込みを行う。この時、閾値電圧のバラツキによってメモリセルに格納されるデータは、ランダムに決定される。この生成されるデータは、チップの閾値電圧のバラツキによって決定されるため、同一チップにおいては再現性あるデータとなる。また、生成されるデータは、チップ毎に異なるデータである。
なお、両ビット線に同時に“Ｈｉｇｈ”としてデータ書き込みを行う方法については、シミュレーションで確認を行ったところ、初期データ依存性が強く、閾値電圧のバラツキによってメモリセルにランダムなデータを生成させることは困難であるとの知見を得ている。これは、メモリセルのインバータカップルとビット線を接続するトランジスタがＮＭＯＳトランジスタで構成されていることから、“Ｈｉｇｈ”の電圧によってデータは反転し難く、初期データ依存性が強く現れたと推察する。
【００１３】
また、上記メモリセルの一対のアクセストランジスタにおいて、相対的に、一方の閾値が低く、他方の閾値が高い場合、アクセストランジスタの閾値が低い側のインバータに“Ｌｏｗ”が記憶されやすく、アクセストランジスタの閾値が高い側のインバータに“Ｈｉｇｈ”が記憶されやすい。
上記メモリセルは、６個のトランジスタで構成されるところ、クロスカップル接続された一対のインバータを構成する４個のトランジスタの閾値に起因する記憶データの傾向は見られず、ビット線とインバータの出力との間に設けられた一対のアクセストランジスタの閾値にのみ記憶データに一定の傾向が見られることを、発明者らは実験により確認したのである。
【００１４】
次に、本発明のＩＤチップの生成方法は、各々の出力がメモリセルの列に対応して配置される一対のビット線の各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビット線とインバータの出力との間に設けられた一対のアクセストランジスタと、該アクセストランジスタの導通を制御する１本のワード線と、から少なくとも構成されるメモリセルがアレイ状に配置されたメモリセルアレイを用いて、下記（１）〜（５）の処理を行うものである。
【００１５】
（１）全て或いは一部のメモリセルに対して、“０”
または“１”の初期データを書き込む。
（２）書き込みを行ったメモリセルに対して、データを読み出し、初期データであることを確認する。
（３）確認したメモリセルに対して、両ビット線を同時に“Ｌｏｗ”としてランダムデータを生成する。
（４）メモリセルアレイのデータを読み出す。
（５）読み出したデータを固有の識別情報として記憶する。
【００１６】
上記（１）の処理で、全て或いは一部のメモリセルに対してデータを書き込むことにしたのは、メモリセルアレイ全体（全行×全列）のデータを固有の識別情報として扱う場合や、メモリセルアレイの一部のブロック（一部の行×一部の列）のデータを固有の識別情報として扱う場合などを想定したものである。
また、上記（１）の処理で、“０”
または“１”の初期データは、オール“０” またはオール“１”のみならず、予め想定した０” と“１”で構成されるパターンに初期化しても構わない。
ここで、上記のＩＤチップの生成方法を用いて生成されたデータを用いて同一チップか否かを判別するＩＤチップ判別方法は、好ましくは、ＩＤチップを構成するメモリセルアレイのデータのハミング距離を測定し、ハミング距離が所定閾値以内の場合に同一チップと判別する。ハミング距離とは、等しいビット数を持つ２つのビット列の中で、対応する位置にある異なったデータ（“０”，“１”）の個数である。
上記のＩＤチップの生成方法を用いて生成されたデータは、同一のメモリセルアレイの場合に再現性はあるが、生成されるデータが毎回完全に一致するものではない。そのため、ハミング距離の指標を用いて、同一チップか否かを判別することにしたのである。
【００１７】
ハミング距離の所定閾値は、同一チップの最大ハミング距離と、異なるチップの最小ハミング距離との間の範囲に設定することが好ましい。例えば、同一チップの最大ハミング距離が５であり、異なるチップの最小ハミング距離５０の場合、ハミング距離の所定閾値は６〜４９の範囲に設定する。より好ましくは、ハミング距離の所定閾値は、同一チップの最大ハミング距離に近い値に設定する。上記の例では、ハミング距離の所定閾値は６〜４９の範囲に設定するが、同一チップの最大ハミング距離の５に近い値に余裕を設けた６〜９にハミング距離の所定閾値を設定する。
【００１８】
上述のＩＤチップの生成方法を用いることで、ＳＲＡＭメモリセルの一部に固有の識別番号を生成することが可能となる。
本発明は、ＳＲＡＭのメモリセル構造をそのまま用いているので、ＳＲＡＭの一部のブロックまたは一部の行を識別情報データの格納領域と位置付け、そこに、メモリセル群の閾値電圧のバラツキを利用したチップ固有の識別情報データを生成・記録させるのである。
これにより、ＳＲＡＭメモリセルを備える電子デバイスには、容易に固有の識別番号を持たせることができる。
【発明の効果】
【００１９】
本発明によれば、認証データ生成用の専用回路が不要で、ＳＲＡＭのメモリセル構造をそのまま用いて、複製不可能な固有の識別情報データを半導体メモリに予め搭載し、セキュリティの向上を図ることができる。
【図面の簡単な説明】
【００２０】
【図１】メモリセルの回路構成図
【図２】両ビット線を“Ｌｏｗ”にして、ワード線の電位を降下させた場合のメモリセルの内部ノード（Ｎ０，Ｎ１）の電位の変移を示す図
【図３】ロードトランジスタ（Ｌ０，Ｌ１）の閾値電位の高低による内部ノード（Ｎ０，Ｎ１）の電位分布を示す図
【図４】ドライブトランジスタ（Ｄ０，Ｄ１）の閾値電位の高低による内部ノード（Ｎ０，Ｎ１）の電位分布を示す図
【図５】アクセストランジスタ（Ａ０，Ａ１）の閾値電位の高低による内部ノード（Ｎ０，Ｎ１）の電位分布を示す図
【図６】アクセストランジスタ（Ａ０，Ａ１）の閾値電位の分布グラフ
【図７】メモリセルの内部ノード（Ｎ０，Ｎ１）の格納データの説明図
【図８】同一チップの生成データの再現性の確認試験結果を示す図
【図９】異なるチップの生成データのバラツキ度合いの確認試験結果を示す図
【図１０】チップＩＤの生成フロー図
【図１１】チップＩＤの生成用回路の構成図
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について、図面を参照しながら詳細に説明していく。なお、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。
【実施例１】
【００２２】
図１は、メモリセルの回路構成図を示している。メモリセルは、各々の出力がメモリセルの列に対応して配置される一対のビット線（ＢＬ，ＢＬ＿Ｎ）の各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビット線（ＢＬ，ＢＬ＿Ｎ）とインバータの出力との間に設けられた一対のアクセストランジスタ（Ａ０，Ａ１）と、アクセストランジスタ（Ａ０，Ａ１）の導通を制御する１本のワード線（ＷＬ）から構成される。ここで、一対のインバータは、Ｐ型ＭＯＳトランジスタのロードトランジスタ（Ｌ０,Ｌ１）とＮ型ＭＯＳトランジスタのドライブトランジスタ（Ｄ０，Ｄ１）で構成されるＣＭＯＳインバータである。
メモリセルの内部ノード（Ｎ０，Ｎ１）には、通常、２本のビット線（ＢＬ，ＢＬ＿Ｎ）のうち片側を“Ｌｏｗ”、もう一方を“Ｈｉｇｈ”として、“Ｌｏｗ”又は“Ｈｉｇｈ”の電位が保持される。すなわち、メモリセルの内部ノード（Ｎ０，Ｎ１）は、“０”又は“１”のデータが書き込まれ、データを記憶することになる。
【００２３】
本発明のＩＤチップでは、通常と異なり、両ビット線を同時に“Ｌｏｗ”としてメモリセルにデータの書込みを行う。図２は、両ビット線を“Ｌｏｗ”にして、ワード線の電位を降下させた場合のメモリセルの内部ノード（Ｎ０，Ｎ１）の電位の変移を示している。図２（１）に示すように、ワード線（ＷＬ）の電位を１．２Ｖから０Ｖに変化させた場合、メモリセルの内部ノード（Ｎ０）および内部ノード（Ｎ１）の電位は“Ｌｏｗ”又は“Ｈｉｇｈ”のランダムな電位となり、“０”又は“１”のランダムなデータを記憶することが確認できる。
【００２４】
このようなランダムな電位の傾向に関し、それぞれのトランジスタの閾値電位（Ｖｔｈ）との相関性について調査を行った。調査結果を図３〜５に示す。図３はロードトランジスタ（Ｌ０，Ｌ１）の閾値電位（Ｖｔｈ）の高低による内部ノード（Ｎ０，Ｎ１）の電位分布を示す図であり、図４はドライブトランジスタ（Ｄ０，Ｄ１）の閾値電位の高低による内部ノード（Ｎ０，Ｎ１）の電位分布を示す図であり、図５はアクセストランジスタ（Ａ０，Ａ１）の閾値電位の高低による内部ノード（Ｎ０，Ｎ１）の電位分布を示す図である。
図３と図４には、内部ノード（Ｎ０，Ｎ１）の電位の傾向に関して、特段、トランジスタの閾値電位（Ｖｔｈ）との相関性は見られなかった。
【００２５】
しかしながら、図５には、内部ノード（Ｎ０，Ｎ１）の電位の傾向に関して、トランジスタの閾値電位（Ｖｔｈ）との相関性が顕著に見られた。アクセストランジスタ（Ａ０，Ａ１）の閾値電位の高低によって、内部ノード（Ｎ０，Ｎ１）の電位分布に傾向が見られたのである。すなわち、アクセストランジスタ（Ａ０）の閾値が低く、アクセストランジスタ（Ａ１）の閾値が高いほど、内部ノード（Ｎ０）に“Ｌｏｗ”が記憶されやすい傾向があった。また、逆に、アクセストランジスタ（Ａ０）の閾値が高く、アクセストランジスタ（Ａ１）の閾値が低いほど、内部ノード（Ｎ１）に“Ｈｉｇｈ”が記憶されやすいという傾向があった。
【００２６】
すなわち、図５の左上の領域は、アクセストランジスタ（Ａ０）の閾値が、アクセストランジスタ（Ａ１）よりも低い領域であり、アクセストランジスタ（Ａ０）に接続された内部ノード（Ｎ０）にビット線から書き込まれる“Ｌｏｗ”の電圧が記憶されやすい傾向を示している。一方、図５の右下の領域はアクセストランジスタ（Ａ０）の閾値が、アクセストランジスタ（Ａ１）よりも高い領域であり、アクセストランジスタ（Ａ１）に接続された内部ノード（Ｎ１）にビット線から書き込まれる“Ｌｏｗ”の電圧が記憶されやすく、内部ノード（Ｎ０）には逆の“Ｌｏｗ”が記憶されやすいという傾向を示している。
【００２７】
図６は、図５をヒストグラムとして表したものであり、アクセストランジスタ（Ａ０，Ａ１）の閾値電圧の分布とデータ依存性の関係を示したものである。
内部ノード（Ｎ０）が“Ｌｏｗ”の状態を保持した場合は“０”，“Ｈｉｇｈ”の状態を保持した場合は“１”のデータを記憶した状態とする。
データが“０”の場合、アクセストランジスタ（Ａ０）の閾値は低い傾向となり、バラツキを考慮していないモデルの閾値（全トランジスタの閾値の平均値）と比較して−０．０１５２Ｖ低い平均値を示しており、分布の中心が左にシフトしている。一方、アクセストランジスタ（Ａ１）は、平均値が＋０．０１５６Ｖ高い値となっている。
また、データが“１”の場合は、データが“０”の場合と逆の傾向を示している。
以上のことは、内部ノード（Ｎ０）に記憶されたデータが“Ｌｏｗ”であるときと、“Ｈｉｇｈ”であるときとでは、アクセストランジスタ（Ａ０，Ａ１）の閾値電圧の分布が異なることを示しているのである。
従って、アクセストランジスタ（Ａ０，Ａ１）の閾値電圧のバラツキによって、メモリセルの内部ノード（Ｎ０，Ｎ１）に格納されるデータは、ランダムに決定されることになる。
【００２８】
図７を参照して、メモリセルの内部ノード（Ｎ０，Ｎ１）の格納データの傾向について説明する。図７（１）は、アクセストランジスタ（Ａ０）の閾値が低く、アクセストランジスタ（Ａ１）の閾値が高いほど、内部ノード（Ｎ０）に“Ｌｏｗ”が記憶されやすい傾向があることを示す図である。また、図７（２）は、アクセストランジスタ（Ａ０）の閾値が高く、アクセストランジスタ（Ａ１）の閾値が低いほど、内部ノード（Ｎ１）に“Ｈｉｇｈ”が記憶されやすいという傾向があることを示す図である。
ワード線（ＷＬ）を閉じた後に、メモリセルの内部ノード（Ｎ０，Ｎ１）に格納されるデータは、アクセストランジスタ（Ａ０，Ａ１）の閾値電圧のバラツキに最も影響を受け、閾値電圧のバラツキに応じてランダムになる。一方、ロードトランジスタ（Ｌ０，Ｌ１）やドライブトランジスタ（Ｄ０，Ｄ１）の閾値電圧の影響は少なく、内部ノード（Ｎ０，Ｎ１）に格納されるデータから、ロードトランジスタ（Ｌ０，Ｌ１）やドライブトランジスタ（Ｄ０，Ｄ１）の閾値の予測は困難である。
【００２９】
このアクセストランジスタ（Ａ０，Ａ１）の閾値電圧のバラツキによって、１２８ビットのメモリセルアレイの保持データに固有のバラツキが存在するか否かの調査を実施した。
先ず、１２８ビットのメモリセルの全メモリセルに“０”データを書き込んだ。そして、“０”データの読み出しを行い、全メモリセルの保持データが初期化されたか否かを確認した。そして、全メモリセルの両ビット線を“Ｌｏｗ”とした。全メモリセルの保持データを読み込み、生成されたデータを確認した。電源電圧は１．２Ｖを使用した。
上記の作業を１つのメモリセルアレイのチップに４回繰り返して、同一チップの生成データの再現性を確認した。結果を図８に示す。
また、上記の作業を異なる４つのメモリセルアレイのチップに対して行い、異なるチップの生成データのバラツキ度合いを確認した。結果を図９に示す。
【００３０】
図８に示されるように、同一チップ（＃１）に試行を４回繰り返した場合でも、生成データの分布、すなわち“０”と“１”のデータ分布に大きな変化は見られなかった。
一方、図９に示されるように、異なる４つのチップ（＃１〜＃４）に試行を行った場合は、生成データの分布、すなわち“０”と“１”のデータ分布は大きく相違することが確認できた。
【００３１】
図８、図９の“０”と“１”のデータ分布のバラツキ度合いをハミング距離で評価した結果を下記表１にまとめる。
【００３２】
【表１】
【００３３】
上記の表１から、１２８ビットのメモリセルアレイにおいて、同一チップと異なるチップとでは、ハミング距離が１０倍程度も異なることが確認できた。
すなわち、メモリセルアレイの個々のメモリセルの閾値電圧のバラツキによって決定され生成されるデータは、同一チップにおいては再現性あるデータとなり、また、チップ毎に異なるデータであることになる。
このことは、生成されるデータをチップの固有の識別情報（ＩＤ）として扱えることになる。また、ビット長を大きくすることで、生成データのユニーク性が向上し、大量のチップも十分に判別可能になる。
【００３４】
図１０は、チップＩＤの生成フローを示している。
（ステップＳ１０１）全て或いは一部のメモリセルに対して、“０”
または“１”の初期データを書き込む。
（ステップＳ１０３）書き込みを行ったメモリセルに対して、データを読み出し、初期データであることを確認する。
（ステップＳ１０５）確認したメモリセルに対して、両ビット線を同時に“Ｌｏｗ”としてランダムデータを生成する。
（ステップＳ１０７）メモリセルアレイのデータを読み出す。
（ステップＳ１０９）読み出したデータをチップの固有の識別情報（チップＩＤ）として記憶する。
【００３５】
図１１は、チップＩＤの生成用回路の構成図である。
両ビット線“Ｌｏｗ”書込みは、各ビット線に放電用のＮＭＯＳトランジスタを追加することで実現される。追加したＮＭＯＳトランジスタは、ＢＬＣＴＲＬ信号によって制御され、ＢＬＣＴＲＬ信号が“Ｈｉｇｈ”の時に、両ビット線を放電する。また、ビット線放電用のＮＭＯＳトランジスタは、各列にそれぞれ追加され、ＢＬＣＴＲＬ信号にて一斉に制御を行える構成にしている。
【産業上の利用可能性】
【００３６】
本発明は、暗号生成で用いる秘密鍵として利用できる。
【符号の説明】
【００３７】
Ａ０，Ａ１ アクセストランジスタ
Ｌ１，Ｌ２ ロードトランジスタ
Ｄ１，Ｄ２ ドライブトランジスタ
【特許請求の範囲】
【請求項１】
メモリセルアレイを構成する個々のメモリセルの閾値電圧のバラツキにより、メモリセルアレイに生成されたランダムなデータを固有の識別情報として用いたことを特徴とするＩＤチップ。
【請求項２】
前記メモリセルは、各々の出力がメモリセルの列に対応して配置される一対のビット線の各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビット線とインバータの出力との間に設けられた一対のアクセストランジスタと、該アクセストランジスタの導通を制御する１本のワード線と、から少なくとも構成されることを特徴とする請求項１に記載のＩＤチップ。
【請求項３】
前記メモリセルは、“０”または“１”の初期データが書き込まれた後に、両ビット線を同時に“Ｌｏｗ”としてデータ書き込みが行われたものであることを特徴とする請求項２に記載のＩＤチップ。
【請求項４】
前記一対のアクセストランジスタにおいて、相対的に、一方の閾値が低く、他方の閾値が高い場合、アクセストランジスタの閾値が低い側のインバータに“Ｌｏｗ”が記憶されやすく、アクセストランジスタの閾値が高い側のインバータに“Ｈｉｇｈ”が記憶されやすいことを特徴とする請求項３に記載のＩＤチップ。
【請求項５】
各々の出力がメモリセルの列に対応して配置される一対のビット線の各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビット線とインバータの出力との間に設けられた一対のアクセストランジスタと、該アクセストランジスタの導通を制御する１本のワード線と、から少なくとも構成されるメモリセルがアレイ状に配置されたメモリセルアレイを用いて、
１）全て或いは一部のメモリセルに対して、“０”
または“１”の初期データを書き込み、
２）書き込みを行ったメモリセルに対して、データを読み出し、初期データであることを確認し、
３）確認したメモリセルに対して、両ビット線を同時に“Ｌｏｗ”としてデータを生成し、
４）メモリセルアレイのデータを読み出し、
５）読み出したデータを固有の識別情報として記憶する、
ことを特徴とするＩＤチップの生成方法。
【請求項６】
請求項５に記載のＩＤチップの生成方法を用いて生成された前記ランダムデータを用いて同一チップか否かを判別する方法であって、
ＩＤチップを構成するメモリセルアレイのデータのハミング距離を測定し、
ハミング距離が所定閾値以内の場合に同一チップと判別するＩＤチップ判別方法。
【請求項７】
前記ハミング距離の所定閾値は、同一チップの最大ハミング距離と、異なるチップの最小ハミング距離との間の範囲に設定されることを特徴とする請求項６に記載のＩＤチップ判別方法。
【請求項８】
請求項５〜７のいずれかに記載のＩＤチップの生成方法を用いて、ＳＲＡＭメモリセルの一部に固有の識別番号を生成すること。
【請求項１】
メモリセルアレイを構成する個々のメモリセルの閾値電圧のバラツキにより、メモリセルアレイに生成されたランダムなデータを固有の識別情報として用いたことを特徴とするＩＤチップ。
【請求項２】
前記メモリセルは、各々の出力がメモリセルの列に対応して配置される一対のビット線の各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビット線とインバータの出力との間に設けられた一対のアクセストランジスタと、該アクセストランジスタの導通を制御する１本のワード線と、から少なくとも構成されることを特徴とする請求項１に記載のＩＤチップ。
【請求項３】
前記メモリセルは、“０”または“１”の初期データが書き込まれた後に、両ビット線を同時に“Ｌｏｗ”としてデータ書き込みが行われたものであることを特徴とする請求項２に記載のＩＤチップ。
【請求項４】
前記一対のアクセストランジスタにおいて、相対的に、一方の閾値が低く、他方の閾値が高い場合、アクセストランジスタの閾値が低い側のインバータに“Ｌｏｗ”が記憶されやすく、アクセストランジスタの閾値が高い側のインバータに“Ｈｉｇｈ”が記憶されやすいことを特徴とする請求項３に記載のＩＤチップ。
【請求項５】
各々の出力がメモリセルの列に対応して配置される一対のビット線の各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビット線とインバータの出力との間に設けられた一対のアクセストランジスタと、該アクセストランジスタの導通を制御する１本のワード線と、から少なくとも構成されるメモリセルがアレイ状に配置されたメモリセルアレイを用いて、
１）全て或いは一部のメモリセルに対して、“０”
または“１”の初期データを書き込み、
２）書き込みを行ったメモリセルに対して、データを読み出し、初期データであることを確認し、
３）確認したメモリセルに対して、両ビット線を同時に“Ｌｏｗ”としてデータを生成し、
４）メモリセルアレイのデータを読み出し、
５）読み出したデータを固有の識別情報として記憶する、
ことを特徴とするＩＤチップの生成方法。
【請求項６】
請求項５に記載のＩＤチップの生成方法を用いて生成された前記ランダムデータを用いて同一チップか否かを判別する方法であって、
ＩＤチップを構成するメモリセルアレイのデータのハミング距離を測定し、
ハミング距離が所定閾値以内の場合に同一チップと判別するＩＤチップ判別方法。
【請求項７】
前記ハミング距離の所定閾値は、同一チップの最大ハミング距離と、異なるチップの最小ハミング距離との間の範囲に設定されることを特徴とする請求項６に記載のＩＤチップ判別方法。
【請求項８】
請求項５〜７のいずれかに記載のＩＤチップの生成方法を用いて、ＳＲＡＭメモリセルの一部に固有の識別番号を生成すること。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−７３９５４（Ｐ２０１２−７３９５４Ａ）
【公開日】平成２４年４月１２日（２０１２．４．１２）
【国際特許分類】
【出願番号】特願２０１０−２１９９１０（Ｐ２０１０−２１９９１０）
【出願日】平成２２年９月２９日（２０１０．９．２９）
【出願人】（５０４１５０４５０）国立大学法人神戸大学 (421)
【Ｆターム（参考）】
【公開日】平成２４年４月１２日（２０１２．４．１２）
【国際特許分類】
【出願日】平成２２年９月２９日（２０１０．９．２９）
【出願人】（５０４１５０４５０）国立大学法人神戸大学 (421)
【Ｆターム（参考）】
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