説明

メモリセルアレイ部故障箇所特定装置

【課題】故障箇所特定用解析ツール適用時にファンクション動作を行わずにセルコア内電位条件を調整可能とし、故障起因の異常電流を発生促進できるメモリセルアレイ部故障箇所特定装置を提供する。
【解決手段】メモリセルに対してファンクション動作を行う通常モードとファンクション動作を行わない状態でメモリセルアレイ部の故障箇所を特定するためのテストを行うテストモードとを外部からのコマンド入力設定条件に応じて切り替えるためのテストモード切替信号と、ビットラインの電位を制御する電位切替制御信号とを生成し出力するテストモード切替回路と、通常モードが選択された場合はファンクション動作を行うために外部から入力された制御信号を出力し、テストモードが選択された場合は電位切替制御信号を出力するモード条件制御回路と、制御信号又は電位切替制御信号に応じてメモリセルアレイ部内部の電位条件を制御する制御回路とを備える。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、セルアレイ内電位条件を制御可能とし、故障起因の異常電流を発生促進する機能を有するメモリセルアレイ部故障箇所特定装置に関する。
【背景技術】
【0002】
NAND型フラッシュメモリにおいて、セルコア内不良(ビットラインリーク/ビットライン間ショート/ビットライン-セレクトゲート間ショート等)の故障箇所特定法としてEMS装置(エミッション顕微鏡)やOBIRCH(Optical Beam Induced Resistance Change)装置等の解析ツールが用いられている。EMS装置は、半導体デバイス内部の異常現象を発光現象として検出し、発光箇所を高感度CCDで検出し光学パターン像と重ね合わせることで故障箇所の特定や絞込みが可能となる。OBIRCH装置は、半導体デバイス試料表面にレーザ光を照射し、エネルギー吸収による温度上昇に伴う抵抗の変化(電流変化)を読み取ることにより故障箇所の特定や絞込みが可能となる。これらの解析ツールは、半導体デバイス内故障起因により発生する異常電流を信号として検出するものであり、この検出した信号位置や信号形態に基づいて故障部位を特定することができる。解析ツールの機能性を考慮すると、信号の検出感度向上を図る上で重視すべき点は、半導体デバイス内の故障起因により発生する異常電流発生箇所以外は、極力電流値を抑えることが望ましい。したがって、半導体デバイスの非動作状態での故障箇所特定が最適条件である。
【0003】
図13は従来の半導体装置における、メモリセルアレイ部周辺の構成を示すものである。ファンクション動作を行うにあたって、制御信号a1〜aがそれぞれ制御回路80a−1〜80a−n及び80b−1〜80b−nに入力される(この明細書中においては、まとめて制御回路80と表現する)。ここで、フラッシュメモリのファンクション動作は、例えばプログラム動作/イレース動作/リード動作が基本動作である。制御回路80は、入力された制御信号a1〜aに応じて、インバータを介してVDDもしくはVSS電圧を制御電圧b〜bとして出力する。制御電圧b〜bは、センスアンプ部100、もしくはビットラインコントローラ300に入力され、ファンクション動作を行うのに必要な制御電圧を各部に与える。この制御電圧により、センスアンプ部100やビットラインコントローラ300内に存在するトランジスタのみならず、ロウデコーダ400やセルコア部200内のトランジスタも制御される。ここで各部の機能を説明する。センスアンプ部100はメモリセルからの読み出し信号データを増幅・保持し、出力回路への引き出しを行う。セルコア部200は記憶セルが縦横に配列されている。ビットラインコントローラ300はビットラインの電位の制御を行う。ロウデコーダ400はセルコア部200内における、ブロック及びワードラインの選択を行う。
【0004】
図14は、制御回路80の内部構成を示すものである。制御信号は、電位条件制御回路82に入力される。電位条件制御回路82は、入力された制御信号に応じて、インバータ84を制御する。インバータ84は、制御電圧を出力する。この際、トランジスタ85がオンし、トランジスタ86がオフすることによりVDD電圧を出力する。また、トランジスタ85がオフし、トランジスタ86がオンすることにより、VSS電圧を出力する。
【0005】
図15は従来のセンスアンプ部100、セルコア部200、ビットラインコントローラ300、ロウデコーダ400の内部の構成を示すものである。メモリセルアレイ部は、主にセルコア部200のことを指し、例えばNAND型フラッシュメモリにおける記憶データ保持部として適用される。以下、図15を用いて従来のメモリセルアレイ部周辺の説明を行う。センスアンプ部100は、ビットライン202へのプリチャージ電位の信号線であるVPRE、VPREの電位をビットライン202へ転送するか否かを決定する制御信号であるBLPRE、ビットライン202の電位レベルを制御する信号であるBLClamp、BLSe(ビットラインセレクトeven)、BLSo(ビットラインセレクトodd)といった信号線を備えている。また、VPREの電位をビットライン202側へ転送するトランジスタ102及びトランジスタ104を備えている。また、VPREの電位をそれぞれ偶数番目のビットライン202及び奇数番目のビットライン202へ転送するトランジスタ106及びトランジスタ108も備えている。またセルコア部200には、ビットライン202とセレクトゲートライン204及び図示しないワードラインが碁盤目のように縦横に配列されている。この交点にはメモリセルが配置され、通常は一つのトランジスタが1ビットの状態を記憶する。例えばNAND型フラッシュメモリの場合、16個のメモリセルを直列に並べ、その両端でセレクトゲートを設けた構成となっている。ビットラインコントローラ300は、BIASe(バイアスeven)、BIASo(バイアスodd)、ビットライン202の電位を制御する信号であるBLCRLといった信号線を備えている。また、BLCRLの電位をそれぞれ偶数番目のビットライン202及び奇数番目のビットライン202へ転送するトランジスタ302及びトランジスタ304を備えている。ロウデコーダ400は、トランジスタ402及びトランジスタ404を備えており、セレクトゲートライン204の電位を調整する。
【0006】
図16はセルコア部の内部構成を示し、補足説明を行うものである。例えばNAND型フラッシュメモリにおいて、1ブロック内には16個のメモリセルを直列に並べ、その両端でセレクトゲートを設けた構成となっている。図15には図示しなかったが、16本のワードラインと2本のセレクトゲートラインがロウデコーダから延びている。セルコア部内で起きる不良モードとしては、(1)ビットライン間ショート、(2)ビットラインリーク、(3)セレクトゲートライン−ビットラインショートが考えられる。
【0007】
NAND型フラッシュメモリのセルコア内に故障起因が発生した場合、故障部位に異常電流を促す必要がある。異常電流発生には故障部位に電位差を与えることが必須条件であるが、非ファンクション動作状態においては、セルコア内各ノード(ビットライン/セレクトゲート/基板)が全てVSS電位に設定されているため電位差が発生しない。この電位設定状態について、図15を参照して説明する。まず、センスアンプ部100内のVPRE信号、BLPRE信号、BLClamp信号は全てVSSであることからトランジスタ102、トランジスタ104はオフとなる。また、ビットライン202(even/odd)の切り替え制御信号BLSe/BLSoも共にVSSであることからトランジスタ106、トランジスタ108がオフになりセンスアンプ側の電位がセルコア内ビットライン202(even/odd)に転送されないようにセンスアンプ部100とセルコア部200間を切り離している。セルコア内ビットライン202(even/odd)は、ビットライン202(even/odd)の切り替え制御信号BIASo/BIASeが共にVDDとなることによりトランジスタ302/トランジスタ304がオンとなりBLCRL(VSS)側からVSS電位が転送される。セレクトゲートライン204は、トランジスタ402がオンすることによりVSS電位が転送される。更に、基板の電位はVSS電位となるため各ノード間((1)ビットライン間/(2)ビットライン−セレクトゲートライン/(3)ビットライン−基板)に電位差が発生せず異常電流を促すことができない。このため、ファンクション動作状態に設定することが必要不可欠となり、故障部位の電位条件をファンクション動作設定条件により調整しセルコア内の各ノード間に電位差を与えている。
【0008】
半導体集積回路装置の短絡故障箇所検査法及びそれに使用する装置として、特許文献1がある。この特許文献1には、半導体集積回路装置における、配線層間の短絡故障、配線層及び半導体基板間の短絡故障、またはpn接合の短絡故障のいずれについても、その短絡故障箇所を検査できることを目的とした検査法及びそれに使用する装置が記載されている。半導体集積回路装置の第1及び第2の電源端子間に直流電源を接続し、第1及び第2の電源端子に流れる電流を電流検出手段によって検出する。この状態で発熱が生ずるのに充分なエネルギを有する光ビームによって半導体集積回路装置を面走査する。光照射位置には発熱が生ずるため、その光照射位置の抵抗が増大し、短絡電流が流れている場合には、その電流値が減少する。このようにして、面走査時の検出電流値を2次元画像表示することにより、短絡故障箇所を推定することができる。
【特許文献1】特開平7−83983号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
しかしながら、図15に示す従来のメモリセルアレイ部において、ファンクション動作状態での解析ツール適用の故障箇所特定を行う場合、昇圧回路、内部タイマー等の大電流による信号検出感度が高くなってしまい、セルコア内の小電流(異常電流)においては、信号検出感度が低くなってしまうという問題がある。フラッシュメモリのファンクション動作は、プログラム動作/イレース動作/リード動作が基本動作である。各動作は、NAND型フラッシュメモリの電気的特性面から高電圧が必要になってくるため、電源電圧を昇圧回路にて昇圧して高電位を作っている。昇圧回路は、ファンクション動作中継続して動作しているため大電流が発生したままである。また、昇圧回路以外の回路(内部タイマー等)も継続して動作している。製品回路動作上、発振器により生成されるクロック信号と同期をとる必要性があり、内部タイマーによりNAND製品の各動作においてもクロック信号に同期している。
【0010】
また、特許文献1記載の発明は、半導体回路装置自体を操作しているわけではなく、短絡故障箇所特定のための解析ツールである。半導体集積回路装置の電源端子間に直流電源を接続し、流れる電流量から短絡故障箇所を推定できる旨が記載されているが、発明の主眼は光ビーム照射による発熱時の抵抗値減少である。従って、メモリセルアレイ内の電位をどのように調整し、ファンクション動作を行わずに検出感度を向上させるのかについてまで言及されてはいない。
【0011】
本発明は、上記の問題点を解決するもので、故障箇所特定用解析ツール適用時に、ファンクション動作を行わずに(昇圧回路、内部タイマー等が非動作)、セルコア内電位条件を調整可能とし、故障起因の異常電流を発生促進できるメモリセルアレイ部故障箇所特定装置を提供することを課題とする。
【課題を解決するための手段】
【0012】
本発明に係るメモリセルアレイ部故障箇所特定装置は、上記課題を解決するために、請求項1記載の発明は、半導体記憶装置においてデータを保持する縦横に配列された複数のメモリセルと各メモリセルからデータを外部に転送するためのビットラインとを有するメモリセルアレイ部の故障箇所を特定するメモリセルアレイ部故障箇所特定装置であって、前記メモリセルに対して書き込み又は読み出し又は消去を行うファンクション動作を行う通常モードと前記ファンクション動作を行わない状態で前記メモリセルアレイ部の故障箇所を特定するためのテストを行うテストモードとを、外部からのコマンド入力設定条件に応じて切り替えるためのテストモード切替信号と、前記ビットラインの電位を制御する電位切替制御信号とを生成し出力するテストモード切替手段と、前記テストモード切替信号により前記通常モードが選択された場合は前記ファンクション動作を行うために外部から入力されたファンクション制御信号を出力し、前記テストモード切替信号により前記テストモードが選択された場合は前記電位切替制御信号を出力するモード条件制御手段と、前記ファンクション制御信号又は前記電位切替制御信号に応じて前記メモリセルアレイ部内部の電位条件を制御する電位条件制御手段とを備えることを特徴とする。
【0013】
請求項2記載の発明は、半導体記憶装置においてデータを保持する縦横に配列された複数のメモリセルと各メモリセルからデータを外部に転送するためのビットラインとを有するメモリセルアレイ部の故障箇所を特定するメモリセルアレイ部故障箇所特定装置であって、前記メモリセルに対して書き込み又は読み出し又は消去を行うファンクション動作を行う通常モードと前記ファンクション動作を行わない状態で前記メモリセルアレイ部の故障箇所を特定するためのテストを行うテストモードとを切り替えるためのテストモード切替信号と、前記ビットラインの電位を制御する電位切替制御信号とを外部から直接電位を与えることにより入力するパッドと、前記テストモード切替信号により前記通常モードが選択された場合は前記ファンクション動作を行うために外部から入力されたファンクション制御信号を出力し、前記テストモード切替信号により前記テストモードが選択された場合は前記電位切替制御信号を出力するモード条件制御手段と、前記ファンクション制御信号又は前記電位切替制御信号に応じて前記メモリセルアレイ部内部の電位条件を制御する電位条件制御手段とを備えることを特徴とする。
【0014】
請求項3記載の発明は、請求項1において、前記テストモード切替手段と並列に接続され、前記テストモード切替信号と前記ビットラインの電位を制御する電位切替制御信号とを外部から直接電位を与えることにより入力するパッドを備えることを特徴とする。
【0015】
請求項4記載の発明は、請求項1乃至請求項3のいずれか1項において、前記テストモード切替信号により前記テストモードが選択された場合には、前記電位条件制御手段は、前記メモリセルアレイ部の偶数番目の前記ビットラインと奇数番目の前記ビットラインの間に電位差を与えることを特徴とする。
【0016】
請求項5記載の発明は、請求項4において、前記電位条件制御手段は、前記偶数番目の前記ビットラインの電位が前記奇数番目の前記ビットラインの電位よりも高い場合の電位差と、前記奇数番目の前記ビットラインの電位が前記偶数番目の前記ビットラインの電位よりも高い場合の電位差とをそれぞれ少なくとも1回以上与えることを特徴とする。
【0017】
請求項6記載の発明は、請求項1乃至請求項5のいずれか1項において、前記モード条件制御手段は、入力された前記ファンクション制御信号と前記テストモード切替信号と前記電位切替制御信号とを論理演算し、結果を出力する論理回路を有することを特徴とする。
【0018】
請求項7記載の発明は、請求項1乃至請求項6のいずれか1項において、前記半導体記憶装置は、NAND型のフラッシュメモリであることを特徴とする。
【発明の効果】
【0019】
本発明の請求項1記載の発明によれば、ファンクション動作を行わない状態(昇圧回路や内部タイマー等が非動作状態)でセルコア内の故障部位に電位差を与えることができる。そのため、故障箇所特定用解析ツールの検出感度を上げることができる。また、それによって、故障原因の解明率が向上し、歩留まり向上に貢献することができる。また、デバイスの設定条件が簡単にできるため、解析時間の短縮が期待できる。
【0020】
本発明の請求項2記載の発明によれば、テストモード切替手段をデバイス内部に設置する必要が無く、デバイスの小型化、集積化に寄与し得る。また外部から直接オプションのパッドにVDDもしくはVSSといった電位を入力することにより故障箇所を特定するためのテストを行うことが出来るため、簡単かつ迅速に解析を行うことができる。
【0021】
本発明の請求項3記載の発明によれば、パッドとテストモード切替手段をデバイス内部に併せ持つことにより、テストモード切替信号の入力方法を状況に応じて選択することが可能となる。また、仮にテストモード切替手段の故障や損傷等が生じても、外部からパッドにテストモード切替信号を入力することにより、故障箇所特定のテストを行うことが出来る。
【0022】
本発明の請求項4記載の発明によれば、電位条件制御手段が、メモリセルアレイ部の偶数番目のビットラインと奇数番目のビットラインの間に電位差を与えるため、容易にビットライン間の短絡による異常電流を検出することができる。また、電位の高いビットラインと電位の低い基板やその他のライン間に流れる異常電流も容易に検出することが可能となる。
【0023】
本発明の請求項5記載の発明によれば、電位条件制御手段が、偶数番目のビットラインの電位が高い場合と、奇数番目のビットラインの電位が高い場合の両方の電位差を少なくとも1回以上与えるため、全てのビットラインに関して故障解析を行うことができる。
【0024】
本発明の請求項6記載の発明によれば、モード条件制御手段が、入力されたファンクション制御信号及びテストモード切替信号及び電位切替制御信号を論理回路を組み合わせて論理演算し処理するため、複雑な回路構成を必要とせず、従来からある電位条件制御回路にいくつかの論理回路を追加することにより、本発明を実施することができる。
【0025】
本発明の請求項7記載の発明によれば、半導体記憶装置がNAND型のフラッシュメモリであるため、本発明の実施により、ビットライン間、ビットライン−基板間、ビットラインーセレクトゲートライン間の故障箇所解析を行うことができる。
【発明を実施するための最良の形態】
【0026】
以下、本発明のメモリセルアレイ部故障箇所特定装置の実施の形態を、図面に基づいて詳細に説明する。
【実施例1】
【0027】
以下、本発明の実施例について図面を参照しながら説明する。図1は本発明の実施例1の全体構成図、図2及び図3は実施例1のメモリセルアレイ部周辺動作説明図である。図4から図9までは、各信号供給回路としての新規追加回路及び電位条件制御回路の構成図である。図10は各信号部の電位状態を示す図である。なお、図1から図9までの図及び後述の実施例2、実施例3の形態を示す図において、従来例の図13乃至図15における構成要素と同一ないし均等のものは、前記と同一符号を以て示し、重複した説明を省略する。
【0028】
まず、本実施の形態の構成を説明する。本実施の形態に係るメモリセルアレイ部故障箇所特定装置は、図13の従来技術の構成に加え、テストモード切替回路40及びモード条件制御回路60a−1〜60a−n及び60b−1〜60b−nを有している(以後、まとめてモード条件制御回路60と表現する)。ここで、テストモード切替回路40は、本発明のテストモード切替手段に対応し、モード条件制御回路60は、本発明のモード条件制御手段に対応し、制御回路80は、本発明の電位条件制御手段に対応する。テストモード切替回路40からはテスト信号A1/A2が出力され、モード条件制御回路60へと入力される。ここで、テスト信号A1は通常モードとテストモードの切り替えを制御する信号であり、本発明のテストモード切替信号に対応する。またテスト信号A2はビットライン(even)とビットライン(odd)の電位の切り替えを制御する信号であり、本発明の電位切替制御信号に対応する。モード条件制御回路60の出力は制御回路80に接続されている。通常モードは、メモリセルに対して書き込み又は読み出し又は消去を行うファンクション動作を行うモードである。またテストモードは、ファンクション動作を行わない状態で昇圧回路や内部タイマー等を動作させずにメモリセルアレイ部の故障箇所を特定するためのテストを行うモードである。
【0029】
次に、実施例1の形態に係るメモリセルアレイ部故障箇所特定装置の動作を説明する。図1において、外部からの入力信号に応じてテストモード切替回路40がテスト信号A1/A2を出力する。例えば、テスト信号A1がH(ハイ)レベルである場合にはテストモードとなり、L(ロー)レベルである場合には通常モードとなる。またテスト信号A2がHレベルである場合には、even側のビットラインの電位がVDD、odd側のビットライン202の電位がVSSとなり、テスト信号A2がLレベルである場合には、even側のビットライン202の電位がVSS、odd側のビットラインの電位がVDDとなる。また従来から存在する制御信号a1〜aもモード条件制御回路60へと入力される。ここで、制御信号a1〜aは本発明におけるファンクション制御信号に対応する。本発明において、モード条件制御手段は、テストモード切替信号により通常モードが選択された場合はファンクション動作を行うために外部から入力されたファンクション制御信号をそのまま出力し、テストモード切替信号によりテストモードが選択された場合は入力された電位切替制御信号をそのまま出力する。従って、テスト信号A1がLレベルである場合には、通常モードとなり、制御信号a1〜aがそのまま制御回路80に入力される。また、テスト信号A1がHレベルである場合には、テストモードとなり、テスト信号A2の情報がモード条件制御回路60を介して制御回路80に入力される。通常モードである場合には、制御回路80は制御信号a1〜aの情報に応じて制御電圧b〜bを出力し、テストモードである場合には、テスト信号A2の情報に応じてビットライン202の電位を制御するための制御電圧を出力する。
【0030】
次に、図2のメモリセルアレイ部周辺の動作について説明を行う。セルコア内ビットライン202の電位を交互にVDD、VSSに制御することにより(1)ビットライン間、(2)ビットライン−セレクトゲートライン間、(3)ビットライン−基板間にそれぞれ電位差を与えることが可能となる。ビットライン202の電位は、センスアンプ部100内のVPREから電位VSSを供給しBLCRLから電位VDDを供給する。
【0031】
ここでは、パターン1として、ビットラインevenをVDD、ビットラインoddをVSSに電圧制御を行った場合の、ビットライン202(even側)へのVDD供給経路を説明する。ビットライン202(even/odd)の切り替え制御信号BIASeをVDDとすることによりビットライン202(even)が選択され、トランジスタ302がオン状態になり、BLCRLのVDDがビットライン202(even)に転送される。ビットライン202への転送電位は、VDD−Vthとなり、トランジスタ302のVth分電位が下がるが、VDDを許容範囲まで上げることによりビットライン202への転送電位も上げることができるため、特に問題はない。ビットライン202(odd)は、非選択のためBIASo信号がVSSとなりトランジスタ304はオフ状態になる。このため、ビットライン202(odd)には転送されない。
【0032】
次に、ビットライン202(odd側)へVSSを供給する経路を説明する。センスアンプ部100内転送ゲート入力信号BLPRE信号、BLClamp信号がVDDのためトランジスタ102、トランジスタ104がオン状態となりVPREのVSSが転送される。更に、ビットライン202(even/odd)の切り替え制御信号BLSoをVDDとすることによりビットライン202(odd)が選択され、トランジスタ108がオン状態になりVPREのVSSがビットライン202(odd)に転送される。ビットライン202(even)は、非選択のためBLSe信号がVSSとなりトランジスタ106はオフ状態になる。このため、ビットライン202(even)には転送されない。
【0033】
また図3で、パターン2として、ビットライン202(even)をVSS、ビットライン202(odd)をVDDに電圧制御を行った場合の、ビットライン(odd側)へのVDD供給経路を説明する。図2のパターン1と図3のパターン2は、BLSe信号/BLSo信号とBIASe信号/BIASo信号以外は、同じ設定条件であり、詳細な説明は省略する。ビットライン(even/odd)の切り替え信号のみ逆設定を行うことによりパターン1とパターン2のビットライン電位条件が成立する。
【0034】
このようにセルコア内ビットラインの電位条件を調整することにより故障起因の異常電流発生を促進できる。
【0035】
これらの電位状態を設定するには、セルコア周りの各信号電位を制御する必要があるため従来の信号供給回路に新規追加回路としてモード条件制御回路60を付加する。図4から図9までの回路構成図及び図10を参照してモード条件制御回路60の役割を説明する。新規に追加された機能として、まず通常モード(従来の非ファンクション動作条件)とテストモード(ビットライン電位制御の条件設定)の切り替えを可能とする。これは、新規信号であるテストモード切替信号(テスト信号A1)により制御可能であり、テスト信号A1がVSSであると通常モードに設定され、VDDにするとテストモードに切り替えることができる。
【0036】
次に、テストモード設定条件下にて、ビットライン(even/odd)の電位の切り替えを可能とする。これは、新規信号である電位切替制御信号(テスト信号A2)により制御可能であり、テスト信号A2がVSSだとパターン1の条件が設定され、VDDにするとパターン2の条件が設定される。ここでは、モード条件制御手段が、入力されたファンクション制御信号及びテストモード切替信号及び電位切替制御信号を論理回路の組み合わせによって処理する場合について説明する。
【0037】
図4において、VPRE信号供給回路の説明を行う。VPRE信号は、通常モード、テストモードいずれの場合においても、VSSに設定されるため、新規回路であるモード条件制御回路60の追加を必要としない。従って、制御信号はそのまま従来回路である電位条件制御回路82aに入力され、トランジスタ85及びトランジスタ86を有するインバータを介して制御電圧を制御する。また、通常モード、テストモードいずれの場合においてもVSSを出力する。
【0038】
図5において、BLCRL信号/BLPRE信号/BLClamp信号供給回路の説明を行う。ビットライン(even/odd)の切り替え信号以外の信号(BLCRL信号/BLPRE信号/BLClamp信号)は、テスト信号A1のみで制御できるので新規追加回路としてモード条件制御回路60aを付加する。最初に回路構成を説明する。モード条件制御回路60aは、NOR回路66と、NOT回路67からなる。制御信号とテスト信号A1は、NOR回路66に入力される。NOR回路66の出力はNOT回路67に入力される。NOT回路67の出力は電位条件制御回路82bへと入力される。
【0039】
次に動作を説明する。テスト信号A1がVSSである場合には、制御信号は、NOR回路66、NOT回路67を通して、そのままの値が出力され、電位条件制御回路82bへ入力される。テスト信号A1がVDDである場合には、モード条件制御回路60aの出力はHレベルとなる。この出力Hレベルは従来回路である電位条件制御回路82bに入力され、インバータの出力をVDDに制御する。
【0040】
ビットライン(even/odd)の切り替え信号(BIASe信号/BIASo信号/BLSe信号/BLSo信号)は、テスト信号A1とテスト信号A2の組み合わせ回路(新規追加回路であるモード条件制御回路60b〜60e)を付加する。図6において、BIASe信号供給回路の説明を行う。最初に回路構成を説明する。テスト信号A1及びテスト信号A2はAND回路68に入力される。AND回路68の出力及び制御信号はNOR回路66に入力される。NOR回路66の出力はNOT回路67に入力される。NOT回路67の出力は電位条件制御回路82cに入力される。
【0041】
次に動作を説明する。テスト信号A1がVSSである場合には、テスト信号A2の電位が何であれ、AND回路68の出力はVSSとなる。従って、制御信号は、NOR回路66、NOT回路67を通して、そのままの値が出力され、電位条件制御回路82cへ入力される。テスト信号A1がVDDである場合には、テストモードになる。このとき制御信号はVSSとなる。テストモードにおいて、テスト信号A2がVDDである場合には、新規追加回路であるモード条件制御回路60bの出力はHレベルとなる。この出力Hレベルは従来回路である電位条件制御回路82cに入力され、インバータの出力をVSSに制御する。またテスト信号A2がVSSである場合には、モード条件制御回路60bの出力はLレベルとなり、電位条件制御回路82cを介してインバータの出力をVDDに制御する。
【0042】
図7におけるBIASo信号供給回路について説明する。回路構成は、図6のBIASe信号供給回路の回路構成に追加して、テスト信号A2がAND回路68に入力される前に、NOT回路69に入力される。そのため、単に図6のBIASe信号供給回路とは逆の結果になるだけなので、動作の説明は省略する。
【0043】
図8におけるBLSe信号供給回路について説明する。最初に回路構成を説明する。テスト信号A1及びテスト信号A2はNAND回路70に入力される。NAND回路70の出力及び制御信号はNAND回路71に入力される。NAND回路71の出力はNOT回路67に入力される。NOT回路67の出力は電位条件制御回路82eに入力される。
【0044】
次に動作を説明する。テスト信号A1がVSSである場合には、テスト信号A2の電位が何であれ、NAND回路70の出力はHレベルとなる。従って、制御信号は、NAND回路71、NOT回路67を通して、そのままの値が出力され、電位条件制御回路82eへ入力される。テスト信号A1がVDDである場合には、テストモードになる。このとき制御信号はVDDとなる。テストモードにおいて、テスト信号A2がVDDである場合には、新規追加回路であるモード条件制御回路60dの出力はLレベルとなる。この出力Lレベルは従来回路である電位条件制御回路82eに入力され、インバータの出力をVDDに制御する。またテスト信号A2がVSSである場合には、モード条件制御回路60dの出力はHレベルとなり、電位条件制御回路82eを介してインバータの出力をVSSに制御する。
【0045】
図9におけるBLSo信号供給回路について説明する。回路構成は、図8のBLSe信号供給回路の回路構成に追加して、テスト信号A2がNAND回路70に入力される前に、NOT回路69に入力される。そのため、単に図8のBLSe信号供給回路とは逆の結果になるだけなので、動作の説明は省略する。
【0046】
図10は、これまで説明した各信号部の電位状態を表にまとめたものである。通常モードである場合には、各信号を図10の表のように制御した結果、全ビットラインの電位はVSSとなる。テストモードであり、且つテスト信号A2がVSS(パターン1)である場合には、各信号を制御した結果、even側のビットラインはVDDとなり、odd側のビットラインはVSSとなる。また、テスト信号A2がVDD(パターン2)である場合には、各信号を制御した結果、even側のビットラインはVSSとなり、odd側のビットラインはVDDとなる
上述のとおり、本発明の実施例1の形態に係るメモリセルアレイ部故障箇所特定装置によれば、ファンクション動作を行わない状態(昇圧回路や内部タイマー等が非動作状態)でセルコア内の故障部位に電位差を与えることができる。そのため、故障箇所特定用解析ツールの検出感度を上げることができる。また、それによって、故障原因の解明率が向上し、歩留まり向上に貢献することができる。また、デバイスの設定条件が簡単にできるため、解析時間の短縮が期待できる。
【0047】
なお、本実施例は主にNAND型フラッシュメモリを対象として説明を行っているが、これは1例であり、他の半導体記憶装置についても適用可能である。例えば、NOR型のフラッシュメモリであるならば、同様の方法で、ワードライン−ビットライン間の異常電流の検出促進も期待できる。またDRAMやSRAMにも適用可能である。
【0048】
また、上述したように、テストモード切替信号によりテストモードが選択された場合には、電位条件制御手段がメモリセルアレイ部の偶数番目のビットラインと奇数番目のビットラインの間に電位差を与えることで故障箇所特定のテストを行うことができる。さらに、電位条件制御手段が、偶数番目のビットラインの電位が奇数番目のビットラインの電位よりも高い場合の電位差と、奇数番目のビットラインの電位が偶数番目のビットラインの電位よりも高い場合の電位差とをそれぞれ少なくとも1回以上与えることで、メモリセルアレイ部内部の全体について包括的で漏れの無い形で故障箇所特定のテストを行うことができる。
【実施例2】
【0049】
次に、図11は本発明の実施例2の全体構成図である。実施例1の構成と異なる点としては、テストモード切替回路40が無く、代わりにパッド20を備えている点である。パッド20は、メモリセルに対して書き込み又は読み出し又は消去を行うファンクション動作を行う通常モードと、ファンクション動作を行わない状態で且つ不要な回路(昇圧回路や内部タイマー等)を動作させずにメモリセルアレイ部の故障箇所を特定するためのテストを行うテストモードとを切り替えるためのテストモード切替信号と、ビットラインの電位を制御する電位切替制御信号とを外部から直接電位を与えることにより入力するためのものである。
【0050】
次に、実施例2の形態に係るメモリセルアレイ部故障箇所特定装置の動作を説明する。実施例1とはテスト信号A1/A2の入力方法が異なるものであり、図11において、テスト信号A1/A2、制御信号a1〜aがモード条件制御回路60に入力された後は、実施例1の動作と同じである。デバイス内にテスト用のオプションとしてパッドが設置してあり、テスト信号A1/A2を入力する際、デバイス外部から直接VDDもしくはVSSの電位をパッド20に入力することにより、テストモードに切り替え、故障箇所を特定するためのテストを行う。
【0051】
上述のとおり、本発明の実施例2の形態に係るメモリセルアレイ部故障箇所特定装置によれば、実施例1のようにテストモード切替回路40をデバイス内部に設置する必要が無く、デバイスの小型化、集積化に寄与し得る。また外部から直接オプションのパッド20にVDDもしくはVSSといった電位を入力することにより故障箇所を特定するためのテストを行うことが出来るため、簡単かつ迅速に解析を行うことができる。
【実施例3】
【0052】
次に、図12は本発明の実施例3の全体構成図である。実施例1の構成と異なる点としては、テストモード切替回路40と並列にパッド20を追加して接続している点である。
【0053】
次に、実施例3の形態に係るメモリセルアレイ部故障箇所特定装置の動作を説明する。実施例3は、実施例1と実施例2における、テスト信号A1/A2の入力方法を併せ持つものである。パッド20及びテストモード切替回路がデバイス内部に併設されている。パッド20に対しては、デバイス外部から直接電位を与えることができる点は実施例2と同じである。また、実施例1と同様、テストモード切替回路からもテスト信号A1/A2の入力が可能である。図12において、テスト信号A1/A2、制御信号a1〜aがモード条件制御回路60に入力された後は、実施例1及び実施例2の動作と同じである。
【0054】
上述のとおり、本発明の実施例3の形態に係るメモリセルアレイ部故障箇所特定装置によれば、パッド20とテストモード切替回路40をデバイス内部に併せ持つことにより、テスト信号A1/A2の入力方法を状況に応じて選択することが可能となる。また、仮にテストモード切替回路の故障や損傷等が生じても、外部からパッド20にテストモード切替信号及び電位切替制御信号であるVDDやVSSの電位を与えることにより、故障箇所特定のテストを行うことが出来る。
【産業上の利用可能性】
【0055】
本発明に係るメモリセルアレイ部故障箇所特定装置は、半導体記憶装置におけるフラッシュメモリ等の故障箇所特定に利用可能である。
【図面の簡単な説明】
【0056】
【図1】本発明の実施例1の形態のメモリセルアレイ部故障箇所特定装置の全体構成図である。
【図2】本発明の実施例1のメモリセルアレイ部周辺の動作説明図である。
【図3】本発明の実施例1のメモリセルアレイ部周辺の動作説明図である。
【図4】本発明の実施例1のVPRE信号の供給回路図である。
【図5】本発明の実施例1のBLCRL信号/BLPRE信号/BLClamp信号の供給回路図である。
【図6】本発明の実施例1のBIASe信号の供給回路図である。
【図7】本発明の実施例1のBIASo信号の供給回路図である。
【図8】本発明の実施例1のBLSe信号の供給回路図である。
【図9】本発明の実施例1のBLSo信号の供給回路図である。
【図10】本発明の実施例1のメモリセルアレイ部周辺の各信号の電位状態を示す表である。
【図11】本発明の実施例2の形態のメモリセルアレイ部故障箇所特定装置の全体構成図である。
【図12】本発明の実施例3の形態のメモリセルアレイ部故障箇所特定装置の全体構成図である。
【図13】従来のメモリセルアレイ部故障箇所特定装置の全体構成図である。
【図14】従来のメモリセルアレイ部故障箇所特定装置の制御回路の内部構成図である。
【図15】従来のメモリセルアレイ部周辺の動作説明図である。
【図16】従来のセルコア部内部の補足説明図である。
【符号の説明】
【0057】
20 パッド
40 テストモード切替回路
60 モード条件制御回路
66 NOR回路
67 NOT回路
68 AND回路
69 NOT回路
70, 71 NAND回路
80 制御回路
82a, 82b, 82c, 82d, 82e, 82f 電位条件制御回路
85, 86 トランジスタ
100 センスアンプ部
102, 104, 106, 108 トランジスタ
200 セルコア部
202 ビットライン
204 セレクトゲートライン
300 ビットラインコントローラ
302, 304 トランジスタ
400 ロウデコーダ
402, 404 トランジスタ

【特許請求の範囲】
【請求項1】
半導体記憶装置においてデータを保持する縦横に配列された複数のメモリセルと各メモリセルからデータを外部に転送するためのビットラインとを有するメモリセルアレイ部の故障箇所を特定するメモリセルアレイ部故障箇所特定装置であって、
前記メモリセルに対して書き込み又は読み出し又は消去を行うファンクション動作を行う通常モードと前記ファンクション動作を行わない状態で前記メモリセルアレイ部の故障箇所を特定するためのテストを行うテストモードとを、外部からのコマンド入力設定条件に応じて切り替えるためのテストモード切替信号と、前記ビットラインの電位を制御する電位切替制御信号とを生成し出力するテストモード切替手段と、
前記テストモード切替信号により前記通常モードが選択された場合は前記ファンクション動作を行うために外部から入力されたファンクション制御信号を出力し、前記テストモード切替信号により前記テストモードが選択された場合は前記電位切替制御信号を出力するモード条件制御手段と、
前記ファンクション制御信号又は前記電位切替制御信号に応じて前記メモリセルアレイ部内部の電位条件を制御する電位条件制御手段とを備えることを特徴とするメモリセルアレイ部故障箇所特定装置。
【請求項2】
半導体記憶装置においてデータを保持する縦横に配列された複数のメモリセルと各メモリセルからデータを外部に転送するためのビットラインとを有するメモリセルアレイ部の故障箇所を特定するメモリセルアレイ部故障箇所特定装置であって、
前記メモリセルに対して書き込み又は読み出し又は消去を行うファンクション動作を行う通常モードと前記ファンクション動作を行わない状態で前記メモリセルアレイ部の故障箇所を特定するためのテストを行うテストモードとを切り替えるためのテストモード切替信号と、前記ビットラインの電位を制御する電位切替制御信号とを外部から直接電位を与えることにより入力するパッドと、
前記テストモード切替信号により前記通常モードが選択された場合は前記ファンクション動作を行うために外部から入力されたファンクション制御信号を出力し、前記テストモード切替信号により前記テストモードが選択された場合は前記電位切替制御信号を出力するモード条件制御手段と、
前記ファンクション制御信号又は前記電位切替制御信号に応じて前記メモリセルアレイ部内部の電位条件を制御する電位条件制御手段とを備えることを特徴とするメモリセルアレイ部故障箇所特定装置。
【請求項3】
前記テストモード切替手段と並列に接続され、前記テストモード切替信号と前記ビットラインの電位を制御する電位切替制御信号とを外部から直接電位を与えることにより入力するパッドを備えることを特徴とする請求項1記載のメモリセルアレイ部故障箇所特定装置。
【請求項4】
前記テストモード切替信号により前記テストモードが選択された場合には、前記電位条件制御手段は、前記メモリセルアレイ部の偶数番目の前記ビットラインと奇数番目の前記ビットラインの間に電位差を与えることを特徴とする請求項1乃至請求項3のいずれか1項記載のメモリセルアレイ部故障箇所特定装置。
【請求項5】
前記電位条件制御手段は、前記偶数番目の前記ビットラインの電位が前記奇数番目の前記ビットラインの電位よりも高い場合の電位差と、前記奇数番目の前記ビットラインの電位が前記偶数番目の前記ビットラインの電位よりも高い場合の電位差とをそれぞれ少なくとも1回以上与えることを特徴とする請求項4記載のメモリセルアレイ部故障箇所特定装置。
【請求項6】
前記モード条件制御手段は、入力された前記ファンクション制御信号と前記テストモード切替信号と前記電位切替制御信号とを論理演算し、結果を出力する論理回路を有することを特徴とする請求項1乃至請求項5のいずれか1項記載のメモリセルアレイ部故障箇所特定装置。
【請求項7】
前記半導体記憶装置は、NAND型のフラッシュメモリであることを特徴とする請求項1乃至請求項6のいずれか1項記載のメモリセルアレイ部故障箇所特定装置。


【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【公開番号】特開2007−280446(P2007−280446A)
【公開日】平成19年10月25日(2007.10.25)
【国際特許分類】
【出願番号】特願2006−102152(P2006−102152)
【出願日】平成18年4月3日(2006.4.3)
【出願人】(302052301)東芝ナノアナリシス株式会社 (7)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】