メモリ用途のセレクタデバイス
【課題】本発明は、メモリ用途のセレクタデバイスに関する。
【解決手段】本発明に係るセレクタデバイスは、ＭＩＴ素子およびこれに熱的に連動する分割ヒータを備えたメモリアレイ内のメモリ素子を選択するためのセレクタデバイスであって、ＭＩＴ素子は、ＭＩＴ材料構成要素とバリア構成要素とを有し、分割ヒータを用いて相転移温度より高い温度に加熱されることにより、高抵抗状態から低抵抗状態に切り換え可能であり、バリア構成要素は、高抵抗状態にあるＭＩＴ素子の抵抗値を大きくするように構成されたことを特徴とするものである。セレクタデバイス。
【解決手段】本発明に係るセレクタデバイスは、ＭＩＴ素子およびこれに熱的に連動する分割ヒータを備えたメモリアレイ内のメモリ素子を選択するためのセレクタデバイスであって、ＭＩＴ素子は、ＭＩＴ材料構成要素とバリア構成要素とを有し、分割ヒータを用いて相転移温度より高い温度に加熱されることにより、高抵抗状態から低抵抗状態に切り換え可能であり、バリア構成要素は、高抵抗状態にあるＭＩＴ素子の抵抗値を大きくするように構成されたことを特徴とするものである。セレクタデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ用途のセレクタデバイスに関するものである。
【背景技術】
【０００２】
クロスバーアレイ（クロスバー配列）は、メモリアレイを構成する上でもっとも密度の高い配列の１つである。これは、ＲＲＡＭ（登録商標）（Resistive Random Access Memory：抵抗変化型ランダムアクセスメモリ）、ＰＣＲＡＭ（Phase Change RAM：位相変化型ランダムアクセスメモリ）、ＣＢＲＡＭ（Conductive Bridging RAM：導電ブリッジランダムアクセスメモリ）、およびその他のタイプのメモリ部品に用いることができる。クロスバーアレイを用いるためには、非選択の素子に意図しない電流が流れることを阻止し、選択された素子に電流が流れることを許容することにより、選択された素子または素子列の読み出し、書き込み、消去を可能とするためにセレクタ素子が必要となる。さらにセレクタ機能を実現するためにクロバー配列内のセレクタ部品を適当に構成することは、クロスバーアレイの適切な機能を得る上で重要である。たとえばビットコスト低減技術（大容量メモリ技術）などの３次元クロスバー構造に対して、これらの考察がなされる。
【０００３】
上述のクロスバーアレイのためのセレクタ素子を実現する基準は、厳格であり、達成困難である。たとえば、オフ抵抗は、非選択素子に流れる意図しない漏れ電流を抑制するのに十分に大きく、オン抵抗は、素子が選択された際のセレクタデバイスの両端にかかるバイアス電圧を回避するのに十分に小さくなるようにする必要がある。またオンからオフへのスイッチングはできるだけ急勾配でなければならない。このデバイスは、クロスバーアレイの製造プロセスと互換性を有するものでなくてはならず、時には、３次元積層体製造プロセスとも互換性を有するものでなければならない。さらに、このデバイスは、できる限り短い処理ステップ実現できるものでなければならない。
【０００４】
既知のセレクタにおいて、従来型の半導体ダイオードを解決手段としている。しかしながら、従来型の半導体ダイオードは、バイポーラＲＲＡＭ（登録商標）とは互換性がなく、電圧に対する電流変化が十分に急峻／急勾配なものではない。択一的には、第３の端子を有するＭＯＳＦＥＴは、急峻なスイッチング動作が可能であるが、アレイ内で必要なスペースがより大きくなってしまう。同様に、パンチスルー・ダイオード（たとえばバイポーラ）またはピンチオフＦＥＴが潜在的な解決手段ではある。しかしながら、これらの解決手段は、メモリアレイに比較的に複雑で追加的なデバイスを組み込む必要がある。したがって、より適当なセレクタが望まれている。
【発明の概要】
【０００５】
メモリ素子のためのセレクタデバイスが記載されている。１つの実施形態では、セレクタデバイスは、ＭＩＴ材料構成要素とバリア構成要素とを有するＭＩＴ素子と、分割ヒータとを備え、分割ヒータは、オフ状態にあるＭＩＴ素子の抵抗値より低い抵抗値を有し、ＭＩＴ素子と熱的に連動するものである。
【０００６】
いくつかの実施形態では、バリア構成要素は、ＭＩＴ素子の抵抗値を大きくし、相転移温度におけるＭＩＴ素子の素子抵抗の急激なスイッチングを担保するように選択される。
【０００７】
いくつかの実施形態では、セレクタデバイスは電極を有する。
【０００８】
いくつかの実施形態では、ＭＩＴ材料構成要素は、ｎ型ＭＩＴ材料またはｐ型ＭＩＴ材料からなる。
【０００９】
いくつかの実施形態では、バリア構成要素は、ｎ型ＭＩＴ材料の電子のためのバリアポテンシャルを形成するように選択される。
【００１０】
いくつかの実施形態では、バリア構成要素は、ｐ型ＭＩＴ材料の正孔のためのバリアポテンシャルを形成するように選択される。
【００１１】
いくつかの実施形態では、ＭＩＴ材料は、二酸化バナジウム（ＶＯ２）を含む。
【００１２】
いくつかの実施形態では、ＭＩＴ材料は、さらにドーパントを含む。
【００１３】
いくつかの実施形態では、バリア構成要素は、二酸化ケイ素（ＳｉＯ２）、酸化ハフニウム（ＨｆＯ２）、または二酸化ジルコニウム（ＺｒＯ２）、およびこれらの混合物または組み合わせからなる群から選択されたバリア材料を含む。
【００１４】
いくつかの実施形態では、分割ヒータは、複数のＭＩＴ素子と熱的に連動する。
【００１５】
いくつかの実施形態では、分割ヒータは、ワードラインもしくはビットラインに集積され、またはワードラインもしくはビットラインに沿って平行に配設される
【００１６】
上記セレクタデバイスのいずれかと接続されたメモリ素子が記載されている。
【００１７】
上記セレクタデバイスのいずれかと接続されたメモリ素子アレイが記載されている。
【００１８】
上記セレクタデバイスのいずれかを有するメモリデバイスが記載されている。
【図面の簡単な説明】
【００１９】
【図１】図１は、一実施形態に係るクロスバーアレイの金属絶縁体転移型のセレクタの概略回路図である。
【図２】図２は、一実施形態に係る第１の具体例による回路の概略回路図である。
【図３】図３は、一実施形態に係る第２の具体例による回路の概略回路図である。
【図４】図４は、一実施形態に係る第３の具体例による回路の概略回路図である。
【図５】図５は、一実施形態に係る第１の具体例によるクロスバーアレイの一部を構成するデバイスの概略断面図である。
【図６】図６は、一実施形態に係る第２の具体例によるクロスバーアレイの一部を構成するデバイスの概略断面図である。
【図７】図７は、一実施形態に係る第３の具体例によるクロスバーアレイの一部を構成するデバイスの概略断面図である。
【図８】図８は、一実施形態に係る第１の具体例による金属絶縁体相転移型セレクタのいわゆるビットコスト低減型の抵抗変化式ランダムアクセスメモリの３次元構造の概略図である。
【図９】図９は、一実施形態に係る第２の具体例による金属絶縁体相転移型セレクタのいわゆるビットコスト低減型の抵抗変化式ランダムアクセスメモリの３次元構造の概略図である。
【図１０】図１０は、一実施形態に係る第３の具体例による金属絶縁体相転移型セレクタのいわゆるビットコスト低減型の抵抗変化式ランダムアクセスメモリの３次元構造の概略図である。
【発明を実施するための形態】
【００２０】
以下の明細書および添付図面を参照することにより、本発明の開示内容が明確となる。各図面は、本発明のいくつかの態様および実施形態を図示するものである。これらの図面は、概略的なものに過ぎず、限定的なものではない。
【００２１】
本発明について、特定の実施形態に関し、図面を参照しながら説明するが、本発明は、クレームにより限定され、これらの開示内容に限定されるものではない。添付図面は、概略的なものに過ぎず、限定的なものではない。説明しやすくするために、添付図面において、いくつかの素子は、その寸法が誇張されており、実寸大で図示されたものではない。寸法および相対的な寸法は、必ずしも実際の本明細書に記載の実施例に対応するものではない。
【００２２】
また本明細書およびクレームにおいては、類似する構成要素を区別するために、第１、第２、第３などの用語を用いるが、これらの用語は必ずしも連続的順序または経時的順序を示すものではない。これらの用語は、適当な状況下において置換可能であり、本明細書の実施形態は、記載され、図示された順序以外の順序で実施することができる。
【００２３】
さらに本明細書およびクレームにおいては、理解しやすくするために、上部、下部、上方、下方などの用語を用いるが、必ずしも相対的な位置関係を示すものではない。このように用いられる用語は、適当な状況下において置換可能であり、本明細書の実施形態は、記載され、図示された方向以外の方向で実施することができる。
【００２４】
さらに、さまざまな実施形態が例示的な具体例として「好ましい」ものとして説明するが、本明細書の開示内容が本発明の範囲を限定するものと解釈すべきではない。
【００２５】
クレームにおける「備える（comprising）」なる用語は、列挙された構成要素または方法ステップに限定するものと解釈すべきではなく、他の構成要素または方法ステップを排除するものではない。それは、記載された特徴、整数、方法ステップ、または構成部品の存在を特定するものとして理解すべきであり、１つまたはそれ以上のその他の特徴、整数、方法ステップ、構成部品、またはグループの存在または追加を除外するものではない。すなわち「ＡおよびＢを備えたデバイス」というクレーム文言の範囲は、構成要素ＡおよびＢのみからなるデバイスであると限定してはならず、むしろデバイスの列挙されたに過ぎない構成要素が構成要素ＡおよびＢであって、これらの構成要素に均等なものは含まれるものと解釈すべきである。
【００２６】
メモリ素子のクロスバーアレイ構造のためのセレクタに関し、メモリ素子、ワードライン、およびビットラインとともに、セレクタの構成について以下説明する。
【００２７】
１つの実施形態では、セレクタは、分離ヒータと協働する金属絶縁体転移素子（ＭＩＴ素子）を有していてもよい。ＭＩＴ素子は、ＭＩＴ材料素子と、ＭＩＴ素子の抵抗値を増大させるバリア素子とを備え、ＭＩＴ素子の転移温度付近で素子抵抗が急激にスイッチングすることを維持する（影響を与えることのない）ようにするものである。
【００２８】
一般に、ＭＩＴ材料は、あまりにも小さい抵抗を有するため、セレクタ素子として機能することはできない。しかしながら、バリア構成要素を導入して、ＭＩＴ素子の抵抗を増大させることにより、オフ状態にある（低温状態ともいう）ＭＩＴ素子の抵抗値を大きくすると、非選択素子に流れる意図しない漏れ電流を低減／抑制することに有用である。
【００２９】
さらに本明細書のＭＩＴ素子は、分断ヒータで転移温度を超えて加熱することにより、高抵抗および低抵抗の間で切り換えることができる。ＭＩＴ素子のオフ状態のときに漏れ電流を抑制するのに必要とされる電圧が高いため、マイクロ電子工学の用途で広く用いられる電圧（１〜３Ｖから１２Ｖまで）で加熱することはできず、ＭＩＴ素子は、自ら熱（たとえば、ＭＩＴ素子自体に電流が流れることにより生じるジュール熱など）を発することはない。したがってＭＩＴ素子は、分断ヒータで加熱される。
【００３０】
異なる実施形態では、本明細書に開示するセレクタは、ＭＩＴ素子および分断ヒータを有する。ＭＩＴ素子は、ＭＩＴ材料構成部品およびバリア構成部品を備える。ＭＩＴ材料は、たとえば特定の温度で一次相転移を示す材料であってもよい。温度が変化して、抵抗値に急峻な変化が生じ、自由電荷キャリアの密度が急激に変化するときに、相転移が起こる。この材料は、転移温度より高い抵抗値を有する。いくつかの実施形態では、ＭＩＴ材料は、「金属絶縁体相転移」においては「絶縁体」と称されるが、低温状態では半導体であり得る。
【００３１】
ＭＩＴ材料構成部品は、２つの電極の間に配設され、２端子温度依存性抵抗素子として表現される。これらの電極は、ワードライン配線あるいはビットライン配線、隣接するメモリ素子、ヒータ、メモリアレイのその他の構成要素の一部、またはＭＩＴ素子をライン配線、ヒータ、メモリ素子、あるいはメモリアレイのその他の構成要素に接続する独立して設けられた電極材料の一部であってもよい。さらにバリア層（バリア構成要素ともいう。）をＭＩＴ材料構成要素と、一方または他方の電極との間に配設し、オフ状態にあるＭＩＴ素子の電気抵抗値を増大させるようにしてもよい。バリア構成要素は、ｎ型のＭＩＴ材料（低温状態におけるＭＩＴ材料の多数自由電荷キャリアが電子であるＭＩＴ材料）の電子に対するバリアポテンシャルを形成し、ｐ型のＭＩＴ材料（低温状態におけるＭＩＴ材料の多数自由電荷キャリアが正孔であるＭＩＴ材料）の正孔に対するバリアポテンシャルを形成するように選択されたバリア材料で構成されている。
【００３２】
バリア層の電流貫通を可能にするトンネル効果および熱電子放出メカニズムは、ＭＩＴ材料の自由電荷キャリアの密度に依存する。したがってＭＩＴ材料が低温状態から高温状態に状態変化したとき、ＭＩＴ材料の自由電荷キャリアの密度が急激に増大し、バリア層を貫通する電流が変動する。そのためＭＩＴ材料自体が温度とともにバルク抵抗（体積抵抗）が変化するのと同様に、キャリア層の抵抗要素の抵抗値を温度とともに急激に増大させることができる。
【００３３】
利用可能なＭＩＴ材料の具体例は、二酸化バナジウムまたはドープされた二酸化バナジウムである。ＭＩＴ材料はメモリ素子として集積され、またＭＩＴ材料はメモリ素子のための電極として機能させることができる。逆もしかりである。
【００３４】
有利なことに、ＭＩＴ材料およびバリア層は、ＲＲＡＭ（登録商標）およびその他の形式のメモリのＢＩＣＳ型３次元構造またはその他の３次元構造として挿入することができる。
【００３５】
本明細書におけるバリア層は、堆積処理（deposition）、結晶成長、化学処理、アニール処理を用いて、またはＭＩＴ材料または電極上に自然に形成されるバリア層（たとえば酸化膜）を除去するために特定の処理を省略することにより挿入することができる。
【００３６】
本明細書におけるセレクタは、分割ヒータ（decoupled heater）を備える。すなわち、（ＭＩＴ材料構成要素とバリア構成要素とからなる）ＭＩＴ素子は、オフ状態にあるときの抵抗値はあまりに大きく、通常の電子機器の電圧範囲（１〜３Ｖで１２Ｖまで）の電圧では発熱しないため、それ自体に電流が流れることによりジュール熱が発生することはない。しかしながら本明細書のＭＩＴ素子は、分割ヒータ素子により加熱され、その抵抗値が加熱されたＭＩＴ素子の付近にあるＭＩＴ素子より低く、大部分がＭＩＴ素子に流れない電流により加熱される。ヒータとＭＩＴ素子の熱伝導性が高いため、両者の素子は、熱的に連動し、そのＭＩＴ素子または一連のＭＩＴ素子を加熱するように効率的に伝熱する。ヒータは、ジュール熱により加熱し、または熱電素子を用いて実現することができる。
【００３７】
十分な断熱性を与えることにより、意図しない任意の要素を加熱しないようにすることができる。各ＭＩＴ素子のためにヒータを設けるか、または一連のＭＩＴ素子のためにヒータを設けてもよい。択一的には、ヒータをワードラインに集積してもよい。ワードライン自体は、電流を流すことにより加熱してもよいし、より大きなヒータ電流に起因するワードラインの電圧降下を回避するために、ワードラインに沿って配置された電気絶縁性を有するが伝熱性の高いヒータにより加熱してもよい。電気絶縁性を有するが伝熱性の高い材料の具体例は、酸化アルミニウム（Ａｌ２Ｏ３）または酸化ハフニウム（ＨｆＯ２）である。
【００３８】
各メモリ素子のためにＭＩＴ素子を設けてもよいし、または一連のメモリ素子のためにＭＩＴ素子を設けてもよい。特別の実施形態において、ＭＩＴ素子をワードラインに組み込んでもよい。
【００３９】
ここで「オン電圧」および相転移温度について簡単に説明する。ＭＩＴ素子がオン状態になり、または低抵抗状態に切り換わったときのヒータの両端の電圧を「オン電圧」という。セレクタのオン電圧を調整するために、分割ヒータを用いてヒータの抵抗値を選択することができる。ヒータの両端にかかる電圧を選択し、周囲温度に適応させて、周囲温度からＭＩＴ素子に加わる熱エネルギの変化を補償することができる。
【００４０】
（ＭＩＴ素子を加熱するために用いられる熱ではなく）周囲に発散される熱は、局部的な温度と周辺温度との差に比例する（すなわち周囲温度が高いほど、相転移温度までＭＩＴ素子を加熱するのに必要な熱エネルギは小さい。）。周囲温度はオン電圧に影響を与える。オン電圧が選択のためのヒータの両端にかかる電圧より高い場合、セレクタはもはや機能することはない。よって、動作温度範囲内における機能を確保するためには、印加電圧は、動作温度範囲におけるすべての温度におけるオン電圧より高くなければならない。
【００４１】
ヒータの両端にかかる電圧を「オン電圧」に近づけ、それより大きくすることにより、ヒータの両端にかかる電圧を周囲温度に適応させ、ＭＩＴ素子を相転移温度よりはるかに高くなるように過剰に加熱することを防止すると、ＭＩＴ素子をオン状態に変えるために必要なエネルギを最小限に抑えることができる。これは、潜在的な熱的クロストークを低減するものである。オン電圧は、ＭＩＴ材料の相転移温度により決定され、相転移温度が高くなると、周囲温度に対するオン電圧は影響を受けにくくなる。相転移温度が高くなるほど、周囲温度の変化に伴うオン電圧の変化はより小さくなる。
【００４２】
一般に、ＭＩＴ材料の相転移温度は、意図的に加熱したことによってのみ、オン状態に切り換える必要があるので、デバイスの選択された動作温度範囲より高くなるようにしなければならない。ＭＩＴ材料の相転移温度を動作温度範囲より高く選定することにより、オン電圧帆周囲温度に適応させる必要性を低減または排除することができる。基準周囲温度、すなわち室温と比較して動作温度範囲の最高温度において、ＭＩＴ素子の抵抗値が（オフ抵抗値セレクタ仕様に準ずることなく）あまり大きく変化しないとき、相転移温度は十分に高いものとなる。たとえば二酸化バナジウム（ＶＯ２）を用いる場合、ドーピングすることにより相転移温度を高くすることができる。
【００４３】
この解決手段は、ＭＩＴ素子およびそのバリア層が選択されたバイポーラＲＲＡＭ（登録商標）と置換可能なものとなり、両極性におけるオン抵抗およびオフ抵抗は、選択されたメモリ素子およびクロスバーアレイ構成が必要とする条件を満たすことになる。
【００４４】
本明細書のＭＩＴ素子および分割ヒータは、容易に小型化可能で、高速で、省エネルギ化可能であり、３次元構造として互換性を有するものである。図１は、一実施形態に係るクロスバーアレイの金属絶縁体転移型（ＭＩＴ型）のセレクタの概略的な回路図である。図示のように、クロスバーアレイは、分割ヒータ（１）、改善されたバリアを有するＭＩＴ素子（２）、メモリ素子（３）、分割ヒータとＭＩＴ素子との間の熱的な連動（thermal link）を示すシンボル（４）、ワードライン（５）、およびビットライン（６）を備える。
【００４５】
図２は、実施形態２に係る第１の具体例による回路の概略的な回路図である。図示のように、この回路は、図１に示すすべての構成要素に加え、ヒータ（１）のために設けられた余剰ライン（７）を有する。
【００４６】
図３は、実施形態２に係る第２の具体例による回路の概略的な回路図である。特に、この実施形態では、ヒータはワードラインを加熱し、これに平行して配設されている。この実施形態において、ワードラインのすべてまたは一部が同時に選択される。参照符号は、図１のものと同一である。
【００４７】
図４は、一実施形態に係る第３の具体例による回路の概略的な回路図である。この具体例では、ワードライン自体がヒータとして機能する。ワードライン上のすべてまたはいくつかの要素が同時に加熱される。参照符号は、図１のものと同一である。
【００４８】
第１の実施形態に係る例示的な実施例は、２次元クロスバーアレイにおいて、分断ヒータ（decoupled heater）を有するＭＩＴセレクタ素子が設けられたメモリ素子である。図５は、実施形態に係る第１の具体例によるクロスバーアレイの一部を構成するデバイスの概略的な断面図である。このデバイスは、図５に示すように、ＭＩＴ素子のバリア材料からなる層（１０）と、ＭＩＴ素子のＭＩＴ材料からなる層（２０）と、ＲＲＡＭ（登録商標）の場合にはたとえば窒化チタン（ＴｉＮ）などの導電性材料からなる任意的な上部電極（３０）と、たとえば酸化ハフニウム（ＨｆＯ２）または二酸化チタン（ＴｉＯ２）などの誘電体材料のメモリ材料からなる層（４０）と、ＲＲＡＭ（登録商標）の場合にはたとえばハフニウム（Ｈｆ）または窒化チタン（ＴｉＮ）などの導電性材料からなる任意的な下部電極（５０）と、たとえばチタン／窒化チタン（Ｔｉ／ＴｉＮ）などからなる相互接続配線に接続できるアルミニウム（Ａｌ）または銅（Ｃｕ）からなるビットライン導電体（６０）と、任意的な加熱機能のために選択された抵抗値および熱伝導性を有するヒータ材料からなる層（７０）と、二酸化ケイ素（ＳｉＯ２）、低誘電率材料、空気あるいは真空などの電気絶縁性および断熱性を有する誘電部（８０）と、熱伝導性が比較的低い導電材料からなるヒータライン導電部（９０）とを備える。
【００４９】
下部ビットラインと上部ワードラインとの間であって、これらが交差する交差領域において、任意的な下部電極部材（ＲＲＡＭ（登録商標）の場合、窒化チタン（ＴｉＮ））、メモリ部材（酸化ハフニウム（ＨｆＯ２）または二酸化チタン（ＴｉＯ２）のＲＲＡＭ（登録商標）誘電体）、任意的な上部電極部材（ＲＲＡＭ（登録商標）の場合には、ハフニウム（Ｈｆ）または窒化チタン（ＴｉＮ））、ＭＩＴ部材、およびバリア部材からなる積層体が構成されている。ビットラインとワードラインとの交差領域において、ヒータが、ワードライン上にヒータが選択された抵抗値および熱伝導性を有するのに最適な加熱機能を有する材料で構成されている。熱伝導性のより低い導電体を有する金属などの比較的に低熱伝導性の導電体を含む導電体からなるヒータラインが、ヒータの上部であって、ワードラインと交差するように形成されている。またワードラインは、比較的に低い熱伝導性を有する材料からなる。この積層構造体は、二酸化ケイ素（ＳｉＯ２）、低誘電率材料、空気あるいは真空などの電気絶縁性および断熱性を有する誘電材料で包囲されている。
【００５０】
第２の実施形態に係る例示的な実施例は、分離ワードラインヒータ（separated word line heater）を有するＭＩＴセレクタ素子が設けられたメモリ素子である。図６は、実施形態に係る第２の具体例によるクロスバーアレイの一部を構成するデバイスの概略的な断面図である。このデバイスは、図６に示すように、ＭＩＴ素子のバリア材料からなる層（１０）と、ＭＩＴ素子のＭＩＴ材料からなる層（２０）と、ＲＲＡＭ（登録商標）の場合にはたとえば窒化チタン（ＴｉＮ）などの導電性材料からなる任意的な上部電極（３０）と、ＲＲＡＭ（登録商標）ならば、たとえば酸化ハフニウム（ＨｆＯ２）または二酸化チタン（ＴｉＯ２）などの誘電体材料のメモリ材料からなる層（４０）と、ＲＲＡＭ（登録商標）の場合にはたとえばハフニウム（Ｈｆ）または窒化チタン（ＴｉＮ）などの導電性材料からなる任意的な下部電極（５０）と、たとえばチタン／窒化チタン（Ｔｉ／ＴｉＮ）などからなる相互接続配線に接続できるアルミニウム（Ａｌ）または銅（Ｃｕ）からなるビットライン導電体（６０）と、酸化アルミニウム（Ａｌ２Ｏ３）または酸化ハフニウム（ＨｆＯ２）などの電気絶縁性を有するが、高い伝熱性を有する材料からなる層（７０’’）と、酸化ケイ素（ＳｉＯ２）、低誘電率材料、空気あるいは真空などの電気絶縁性および断熱性を有する誘電部（８０）と、ワードライン導電部（９０’’）と、最適な加熱機能が得られる電気抵抗および熱伝導性を有する材料からなる分離ワードラインヒータ（１００）とを備える。
【００５１】
この実施例において、ヒータはワードラインの上方にあって、酸化アルミニウム（Ａｌ２Ｏ３）または酸化ハフニウム（ＨｆＯ２）などの電気絶縁性を有するが、高い伝熱性を有する層を介して、ワードラインとは分離されている。これは、このワードラインに接続されるすべての素子は、加熱され、選択されることを示唆するものである。このワードラインは、その一部分のみが加熱され、選択されるように分割することができる。この実施例の利点は、一般に、異なるワードラインの素子に対する断熱性を増大させ、熱的クロストークを改善する（improved thermal cross talk）ことにある。ヒータの両端にかかる電圧により、メモリ素子の両端にかかる電圧が変化することはなく、ヒータ抵抗をワードライン抵抗とは独立して加熱するために最適化することができる。
【００５２】
第３の実施形態に係る別の例示的な実施例は、ワードラインヒータを有するＭＩＴセレクタ素子が結合／接合されたメモリ素子である。図７は、実施形態に係る第３の具体例によるクロスバーアレイの一部を構成するデバイスの概略的な断面図である。このデバイスは、図７に示すように、ＭＩＴ素子のバリア材料からなる層（１０）と、ＭＩＴ素子のＭＩＴ材料からなる層（２０）と、ＲＲＡＭ（登録商標）の場合にはたとえば窒化チタン（ＴｉＮ）などの導電性材料からなる任意的な上部電極（３０）と、ＲＲＡＭ（登録商標）ならば、たとえば酸化ハフニウム（ＨｆＯ２）または二酸化チタン（ＴｉＯ２）などの誘電体材料のメモリ材料からなる層（４０）と、ＲＲＡＭ（登録商標）の場合にはたとえばハフニウム（Ｈｆ）または窒化チタン（ＴｉＮ）などの導電性材料からなる任意的な下部電極（５０）と、たとえばチタン／窒化チタン（Ｔｉ／ＴｉＮ）などからなる相互接続配線に接続できるアルミニウム（Ａｌ）または銅（Ｃｕ）からなるビットライン導電体（６０）と、二酸化ケイ素（ＳｉＯ２）、低誘電率材料、空気あるいは真空などの電気絶縁性および断熱性を有する誘電部（８０）と、ヒータとしても機能するワードライン導電部（９０’）とを備える。
【００５３】
先の実施例のようにワードラインの上部にヒータを追加する代わりに、この実施例ではワードライン自体がヒータとしての機能を有する。ヒータ配線とヒータとの追加的な相互配線を省略することにより、製造処理ステップを実質的に簡便にすることができる。ただし、選択されたメモリ素子の両端にかかる電圧が変化しないようにして、意図した読み出し／書き込み／消去動作に影響を与えないようにするためには、ワードラインによる電圧降下を最小限に抑えなければならない。
【００５４】
図８〜図１０はそれぞれ、実施形態に係る第１〜第３の具体例による金属絶縁体相転移型セレクタのいわゆるビットコスト低減型の抵抗変化式ランダムアクセスメモリの３次元構造の概略図である。図示のように、ＭＩＴ型セレクタは、垂直ビットラインを含むＢＩＣＳ（ビットコスト低減型）構造として実現される。図８および図１０に示すように、ワードラインは加熱することができる。
【００５５】
図８には、垂直ビットライン（５００）の部分的な断面およびその周辺部が概略的に図示されており、ＲＲＡＭ（登録商標）材料（４００）、ＭＩＴ材料（２００）、ＭＩＴ素子のスイッチング抵抗を調節するバリア材料（２００）、およびワードラインの断面図（１００）が図示されている。この実施例では、ワードライン自体が加熱される。図８に示す具体例において、バリア層がワードラインに最も近接して配置されている。
【００５６】
図１０において、低温状態にあるＭＩＴ材料の異なるレベル間に流れ得る寄生電流を抑制することができる。追加的な電極（６００）を挿入してもよい。
【００５７】
択一的には、図９に示すようにビットラインを加熱してもよい。この具体例では、バリア層は、ビットラインの近傍に配設される。２次元の場合と同様、図６に示す２次元構成と同様に３次元構成において、別体のヒータをワードライン（またはビットライン）に平行に追加的に配設してもよい。この平行に配設されたヒータは、良好な導電体である電気絶縁体を介してワードラインから分離されている。
【符号の説明】
【００５８】
１…分割ヒータ、２…ＭＩＴ素子、３…メモリ素子、４…熱的連動を示すシンボル、５…ワードライン、６…ビットライン、７…余剰ライン、１０…バリア材料からなる層、２０…ＭＩＴ材料からなる層、３０…上部電極、４０…メモリ材料からなる層、５０…下部電極、６０…ビットライン導電体、７０…ヒータ材料からなる層、８０…誘電部、９０…ヒータライン導電部、１００…分離ワードラインヒータ。
【技術分野】
【０００１】
本発明は、メモリ用途のセレクタデバイスに関するものである。
【背景技術】
【０００２】
クロスバーアレイ（クロスバー配列）は、メモリアレイを構成する上でもっとも密度の高い配列の１つである。これは、ＲＲＡＭ（登録商標）（Resistive Random Access Memory：抵抗変化型ランダムアクセスメモリ）、ＰＣＲＡＭ（Phase Change RAM：位相変化型ランダムアクセスメモリ）、ＣＢＲＡＭ（Conductive Bridging RAM：導電ブリッジランダムアクセスメモリ）、およびその他のタイプのメモリ部品に用いることができる。クロスバーアレイを用いるためには、非選択の素子に意図しない電流が流れることを阻止し、選択された素子に電流が流れることを許容することにより、選択された素子または素子列の読み出し、書き込み、消去を可能とするためにセレクタ素子が必要となる。さらにセレクタ機能を実現するためにクロバー配列内のセレクタ部品を適当に構成することは、クロスバーアレイの適切な機能を得る上で重要である。たとえばビットコスト低減技術（大容量メモリ技術）などの３次元クロスバー構造に対して、これらの考察がなされる。
【０００３】
上述のクロスバーアレイのためのセレクタ素子を実現する基準は、厳格であり、達成困難である。たとえば、オフ抵抗は、非選択素子に流れる意図しない漏れ電流を抑制するのに十分に大きく、オン抵抗は、素子が選択された際のセレクタデバイスの両端にかかるバイアス電圧を回避するのに十分に小さくなるようにする必要がある。またオンからオフへのスイッチングはできるだけ急勾配でなければならない。このデバイスは、クロスバーアレイの製造プロセスと互換性を有するものでなくてはならず、時には、３次元積層体製造プロセスとも互換性を有するものでなければならない。さらに、このデバイスは、できる限り短い処理ステップ実現できるものでなければならない。
【０００４】
既知のセレクタにおいて、従来型の半導体ダイオードを解決手段としている。しかしながら、従来型の半導体ダイオードは、バイポーラＲＲＡＭ（登録商標）とは互換性がなく、電圧に対する電流変化が十分に急峻／急勾配なものではない。択一的には、第３の端子を有するＭＯＳＦＥＴは、急峻なスイッチング動作が可能であるが、アレイ内で必要なスペースがより大きくなってしまう。同様に、パンチスルー・ダイオード（たとえばバイポーラ）またはピンチオフＦＥＴが潜在的な解決手段ではある。しかしながら、これらの解決手段は、メモリアレイに比較的に複雑で追加的なデバイスを組み込む必要がある。したがって、より適当なセレクタが望まれている。
【発明の概要】
【０００５】
メモリ素子のためのセレクタデバイスが記載されている。１つの実施形態では、セレクタデバイスは、ＭＩＴ材料構成要素とバリア構成要素とを有するＭＩＴ素子と、分割ヒータとを備え、分割ヒータは、オフ状態にあるＭＩＴ素子の抵抗値より低い抵抗値を有し、ＭＩＴ素子と熱的に連動するものである。
【０００６】
いくつかの実施形態では、バリア構成要素は、ＭＩＴ素子の抵抗値を大きくし、相転移温度におけるＭＩＴ素子の素子抵抗の急激なスイッチングを担保するように選択される。
【０００７】
いくつかの実施形態では、セレクタデバイスは電極を有する。
【０００８】
いくつかの実施形態では、ＭＩＴ材料構成要素は、ｎ型ＭＩＴ材料またはｐ型ＭＩＴ材料からなる。
【０００９】
いくつかの実施形態では、バリア構成要素は、ｎ型ＭＩＴ材料の電子のためのバリアポテンシャルを形成するように選択される。
【００１０】
いくつかの実施形態では、バリア構成要素は、ｐ型ＭＩＴ材料の正孔のためのバリアポテンシャルを形成するように選択される。
【００１１】
いくつかの実施形態では、ＭＩＴ材料は、二酸化バナジウム（ＶＯ２）を含む。
【００１２】
いくつかの実施形態では、ＭＩＴ材料は、さらにドーパントを含む。
【００１３】
いくつかの実施形態では、バリア構成要素は、二酸化ケイ素（ＳｉＯ２）、酸化ハフニウム（ＨｆＯ２）、または二酸化ジルコニウム（ＺｒＯ２）、およびこれらの混合物または組み合わせからなる群から選択されたバリア材料を含む。
【００１４】
いくつかの実施形態では、分割ヒータは、複数のＭＩＴ素子と熱的に連動する。
【００１５】
いくつかの実施形態では、分割ヒータは、ワードラインもしくはビットラインに集積され、またはワードラインもしくはビットラインに沿って平行に配設される
【００１６】
上記セレクタデバイスのいずれかと接続されたメモリ素子が記載されている。
【００１７】
上記セレクタデバイスのいずれかと接続されたメモリ素子アレイが記載されている。
【００１８】
上記セレクタデバイスのいずれかを有するメモリデバイスが記載されている。
【図面の簡単な説明】
【００１９】
【図１】図１は、一実施形態に係るクロスバーアレイの金属絶縁体転移型のセレクタの概略回路図である。
【図２】図２は、一実施形態に係る第１の具体例による回路の概略回路図である。
【図３】図３は、一実施形態に係る第２の具体例による回路の概略回路図である。
【図４】図４は、一実施形態に係る第３の具体例による回路の概略回路図である。
【図５】図５は、一実施形態に係る第１の具体例によるクロスバーアレイの一部を構成するデバイスの概略断面図である。
【図６】図６は、一実施形態に係る第２の具体例によるクロスバーアレイの一部を構成するデバイスの概略断面図である。
【図７】図７は、一実施形態に係る第３の具体例によるクロスバーアレイの一部を構成するデバイスの概略断面図である。
【図８】図８は、一実施形態に係る第１の具体例による金属絶縁体相転移型セレクタのいわゆるビットコスト低減型の抵抗変化式ランダムアクセスメモリの３次元構造の概略図である。
【図９】図９は、一実施形態に係る第２の具体例による金属絶縁体相転移型セレクタのいわゆるビットコスト低減型の抵抗変化式ランダムアクセスメモリの３次元構造の概略図である。
【図１０】図１０は、一実施形態に係る第３の具体例による金属絶縁体相転移型セレクタのいわゆるビットコスト低減型の抵抗変化式ランダムアクセスメモリの３次元構造の概略図である。
【発明を実施するための形態】
【００２０】
以下の明細書および添付図面を参照することにより、本発明の開示内容が明確となる。各図面は、本発明のいくつかの態様および実施形態を図示するものである。これらの図面は、概略的なものに過ぎず、限定的なものではない。
【００２１】
本発明について、特定の実施形態に関し、図面を参照しながら説明するが、本発明は、クレームにより限定され、これらの開示内容に限定されるものではない。添付図面は、概略的なものに過ぎず、限定的なものではない。説明しやすくするために、添付図面において、いくつかの素子は、その寸法が誇張されており、実寸大で図示されたものではない。寸法および相対的な寸法は、必ずしも実際の本明細書に記載の実施例に対応するものではない。
【００２２】
また本明細書およびクレームにおいては、類似する構成要素を区別するために、第１、第２、第３などの用語を用いるが、これらの用語は必ずしも連続的順序または経時的順序を示すものではない。これらの用語は、適当な状況下において置換可能であり、本明細書の実施形態は、記載され、図示された順序以外の順序で実施することができる。
【００２３】
さらに本明細書およびクレームにおいては、理解しやすくするために、上部、下部、上方、下方などの用語を用いるが、必ずしも相対的な位置関係を示すものではない。このように用いられる用語は、適当な状況下において置換可能であり、本明細書の実施形態は、記載され、図示された方向以外の方向で実施することができる。
【００２４】
さらに、さまざまな実施形態が例示的な具体例として「好ましい」ものとして説明するが、本明細書の開示内容が本発明の範囲を限定するものと解釈すべきではない。
【００２５】
クレームにおける「備える（comprising）」なる用語は、列挙された構成要素または方法ステップに限定するものと解釈すべきではなく、他の構成要素または方法ステップを排除するものではない。それは、記載された特徴、整数、方法ステップ、または構成部品の存在を特定するものとして理解すべきであり、１つまたはそれ以上のその他の特徴、整数、方法ステップ、構成部品、またはグループの存在または追加を除外するものではない。すなわち「ＡおよびＢを備えたデバイス」というクレーム文言の範囲は、構成要素ＡおよびＢのみからなるデバイスであると限定してはならず、むしろデバイスの列挙されたに過ぎない構成要素が構成要素ＡおよびＢであって、これらの構成要素に均等なものは含まれるものと解釈すべきである。
【００２６】
メモリ素子のクロスバーアレイ構造のためのセレクタに関し、メモリ素子、ワードライン、およびビットラインとともに、セレクタの構成について以下説明する。
【００２７】
１つの実施形態では、セレクタは、分離ヒータと協働する金属絶縁体転移素子（ＭＩＴ素子）を有していてもよい。ＭＩＴ素子は、ＭＩＴ材料素子と、ＭＩＴ素子の抵抗値を増大させるバリア素子とを備え、ＭＩＴ素子の転移温度付近で素子抵抗が急激にスイッチングすることを維持する（影響を与えることのない）ようにするものである。
【００２８】
一般に、ＭＩＴ材料は、あまりにも小さい抵抗を有するため、セレクタ素子として機能することはできない。しかしながら、バリア構成要素を導入して、ＭＩＴ素子の抵抗を増大させることにより、オフ状態にある（低温状態ともいう）ＭＩＴ素子の抵抗値を大きくすると、非選択素子に流れる意図しない漏れ電流を低減／抑制することに有用である。
【００２９】
さらに本明細書のＭＩＴ素子は、分断ヒータで転移温度を超えて加熱することにより、高抵抗および低抵抗の間で切り換えることができる。ＭＩＴ素子のオフ状態のときに漏れ電流を抑制するのに必要とされる電圧が高いため、マイクロ電子工学の用途で広く用いられる電圧（１〜３Ｖから１２Ｖまで）で加熱することはできず、ＭＩＴ素子は、自ら熱（たとえば、ＭＩＴ素子自体に電流が流れることにより生じるジュール熱など）を発することはない。したがってＭＩＴ素子は、分断ヒータで加熱される。
【００３０】
異なる実施形態では、本明細書に開示するセレクタは、ＭＩＴ素子および分断ヒータを有する。ＭＩＴ素子は、ＭＩＴ材料構成部品およびバリア構成部品を備える。ＭＩＴ材料は、たとえば特定の温度で一次相転移を示す材料であってもよい。温度が変化して、抵抗値に急峻な変化が生じ、自由電荷キャリアの密度が急激に変化するときに、相転移が起こる。この材料は、転移温度より高い抵抗値を有する。いくつかの実施形態では、ＭＩＴ材料は、「金属絶縁体相転移」においては「絶縁体」と称されるが、低温状態では半導体であり得る。
【００３１】
ＭＩＴ材料構成部品は、２つの電極の間に配設され、２端子温度依存性抵抗素子として表現される。これらの電極は、ワードライン配線あるいはビットライン配線、隣接するメモリ素子、ヒータ、メモリアレイのその他の構成要素の一部、またはＭＩＴ素子をライン配線、ヒータ、メモリ素子、あるいはメモリアレイのその他の構成要素に接続する独立して設けられた電極材料の一部であってもよい。さらにバリア層（バリア構成要素ともいう。）をＭＩＴ材料構成要素と、一方または他方の電極との間に配設し、オフ状態にあるＭＩＴ素子の電気抵抗値を増大させるようにしてもよい。バリア構成要素は、ｎ型のＭＩＴ材料（低温状態におけるＭＩＴ材料の多数自由電荷キャリアが電子であるＭＩＴ材料）の電子に対するバリアポテンシャルを形成し、ｐ型のＭＩＴ材料（低温状態におけるＭＩＴ材料の多数自由電荷キャリアが正孔であるＭＩＴ材料）の正孔に対するバリアポテンシャルを形成するように選択されたバリア材料で構成されている。
【００３２】
バリア層の電流貫通を可能にするトンネル効果および熱電子放出メカニズムは、ＭＩＴ材料の自由電荷キャリアの密度に依存する。したがってＭＩＴ材料が低温状態から高温状態に状態変化したとき、ＭＩＴ材料の自由電荷キャリアの密度が急激に増大し、バリア層を貫通する電流が変動する。そのためＭＩＴ材料自体が温度とともにバルク抵抗（体積抵抗）が変化するのと同様に、キャリア層の抵抗要素の抵抗値を温度とともに急激に増大させることができる。
【００３３】
利用可能なＭＩＴ材料の具体例は、二酸化バナジウムまたはドープされた二酸化バナジウムである。ＭＩＴ材料はメモリ素子として集積され、またＭＩＴ材料はメモリ素子のための電極として機能させることができる。逆もしかりである。
【００３４】
有利なことに、ＭＩＴ材料およびバリア層は、ＲＲＡＭ（登録商標）およびその他の形式のメモリのＢＩＣＳ型３次元構造またはその他の３次元構造として挿入することができる。
【００３５】
本明細書におけるバリア層は、堆積処理（deposition）、結晶成長、化学処理、アニール処理を用いて、またはＭＩＴ材料または電極上に自然に形成されるバリア層（たとえば酸化膜）を除去するために特定の処理を省略することにより挿入することができる。
【００３６】
本明細書におけるセレクタは、分割ヒータ（decoupled heater）を備える。すなわち、（ＭＩＴ材料構成要素とバリア構成要素とからなる）ＭＩＴ素子は、オフ状態にあるときの抵抗値はあまりに大きく、通常の電子機器の電圧範囲（１〜３Ｖで１２Ｖまで）の電圧では発熱しないため、それ自体に電流が流れることによりジュール熱が発生することはない。しかしながら本明細書のＭＩＴ素子は、分割ヒータ素子により加熱され、その抵抗値が加熱されたＭＩＴ素子の付近にあるＭＩＴ素子より低く、大部分がＭＩＴ素子に流れない電流により加熱される。ヒータとＭＩＴ素子の熱伝導性が高いため、両者の素子は、熱的に連動し、そのＭＩＴ素子または一連のＭＩＴ素子を加熱するように効率的に伝熱する。ヒータは、ジュール熱により加熱し、または熱電素子を用いて実現することができる。
【００３７】
十分な断熱性を与えることにより、意図しない任意の要素を加熱しないようにすることができる。各ＭＩＴ素子のためにヒータを設けるか、または一連のＭＩＴ素子のためにヒータを設けてもよい。択一的には、ヒータをワードラインに集積してもよい。ワードライン自体は、電流を流すことにより加熱してもよいし、より大きなヒータ電流に起因するワードラインの電圧降下を回避するために、ワードラインに沿って配置された電気絶縁性を有するが伝熱性の高いヒータにより加熱してもよい。電気絶縁性を有するが伝熱性の高い材料の具体例は、酸化アルミニウム（Ａｌ２Ｏ３）または酸化ハフニウム（ＨｆＯ２）である。
【００３８】
各メモリ素子のためにＭＩＴ素子を設けてもよいし、または一連のメモリ素子のためにＭＩＴ素子を設けてもよい。特別の実施形態において、ＭＩＴ素子をワードラインに組み込んでもよい。
【００３９】
ここで「オン電圧」および相転移温度について簡単に説明する。ＭＩＴ素子がオン状態になり、または低抵抗状態に切り換わったときのヒータの両端の電圧を「オン電圧」という。セレクタのオン電圧を調整するために、分割ヒータを用いてヒータの抵抗値を選択することができる。ヒータの両端にかかる電圧を選択し、周囲温度に適応させて、周囲温度からＭＩＴ素子に加わる熱エネルギの変化を補償することができる。
【００４０】
（ＭＩＴ素子を加熱するために用いられる熱ではなく）周囲に発散される熱は、局部的な温度と周辺温度との差に比例する（すなわち周囲温度が高いほど、相転移温度までＭＩＴ素子を加熱するのに必要な熱エネルギは小さい。）。周囲温度はオン電圧に影響を与える。オン電圧が選択のためのヒータの両端にかかる電圧より高い場合、セレクタはもはや機能することはない。よって、動作温度範囲内における機能を確保するためには、印加電圧は、動作温度範囲におけるすべての温度におけるオン電圧より高くなければならない。
【００４１】
ヒータの両端にかかる電圧を「オン電圧」に近づけ、それより大きくすることにより、ヒータの両端にかかる電圧を周囲温度に適応させ、ＭＩＴ素子を相転移温度よりはるかに高くなるように過剰に加熱することを防止すると、ＭＩＴ素子をオン状態に変えるために必要なエネルギを最小限に抑えることができる。これは、潜在的な熱的クロストークを低減するものである。オン電圧は、ＭＩＴ材料の相転移温度により決定され、相転移温度が高くなると、周囲温度に対するオン電圧は影響を受けにくくなる。相転移温度が高くなるほど、周囲温度の変化に伴うオン電圧の変化はより小さくなる。
【００４２】
一般に、ＭＩＴ材料の相転移温度は、意図的に加熱したことによってのみ、オン状態に切り換える必要があるので、デバイスの選択された動作温度範囲より高くなるようにしなければならない。ＭＩＴ材料の相転移温度を動作温度範囲より高く選定することにより、オン電圧帆周囲温度に適応させる必要性を低減または排除することができる。基準周囲温度、すなわち室温と比較して動作温度範囲の最高温度において、ＭＩＴ素子の抵抗値が（オフ抵抗値セレクタ仕様に準ずることなく）あまり大きく変化しないとき、相転移温度は十分に高いものとなる。たとえば二酸化バナジウム（ＶＯ２）を用いる場合、ドーピングすることにより相転移温度を高くすることができる。
【００４３】
この解決手段は、ＭＩＴ素子およびそのバリア層が選択されたバイポーラＲＲＡＭ（登録商標）と置換可能なものとなり、両極性におけるオン抵抗およびオフ抵抗は、選択されたメモリ素子およびクロスバーアレイ構成が必要とする条件を満たすことになる。
【００４４】
本明細書のＭＩＴ素子および分割ヒータは、容易に小型化可能で、高速で、省エネルギ化可能であり、３次元構造として互換性を有するものである。図１は、一実施形態に係るクロスバーアレイの金属絶縁体転移型（ＭＩＴ型）のセレクタの概略的な回路図である。図示のように、クロスバーアレイは、分割ヒータ（１）、改善されたバリアを有するＭＩＴ素子（２）、メモリ素子（３）、分割ヒータとＭＩＴ素子との間の熱的な連動（thermal link）を示すシンボル（４）、ワードライン（５）、およびビットライン（６）を備える。
【００４５】
図２は、実施形態２に係る第１の具体例による回路の概略的な回路図である。図示のように、この回路は、図１に示すすべての構成要素に加え、ヒータ（１）のために設けられた余剰ライン（７）を有する。
【００４６】
図３は、実施形態２に係る第２の具体例による回路の概略的な回路図である。特に、この実施形態では、ヒータはワードラインを加熱し、これに平行して配設されている。この実施形態において、ワードラインのすべてまたは一部が同時に選択される。参照符号は、図１のものと同一である。
【００４７】
図４は、一実施形態に係る第３の具体例による回路の概略的な回路図である。この具体例では、ワードライン自体がヒータとして機能する。ワードライン上のすべてまたはいくつかの要素が同時に加熱される。参照符号は、図１のものと同一である。
【００４８】
第１の実施形態に係る例示的な実施例は、２次元クロスバーアレイにおいて、分断ヒータ（decoupled heater）を有するＭＩＴセレクタ素子が設けられたメモリ素子である。図５は、実施形態に係る第１の具体例によるクロスバーアレイの一部を構成するデバイスの概略的な断面図である。このデバイスは、図５に示すように、ＭＩＴ素子のバリア材料からなる層（１０）と、ＭＩＴ素子のＭＩＴ材料からなる層（２０）と、ＲＲＡＭ（登録商標）の場合にはたとえば窒化チタン（ＴｉＮ）などの導電性材料からなる任意的な上部電極（３０）と、たとえば酸化ハフニウム（ＨｆＯ２）または二酸化チタン（ＴｉＯ２）などの誘電体材料のメモリ材料からなる層（４０）と、ＲＲＡＭ（登録商標）の場合にはたとえばハフニウム（Ｈｆ）または窒化チタン（ＴｉＮ）などの導電性材料からなる任意的な下部電極（５０）と、たとえばチタン／窒化チタン（Ｔｉ／ＴｉＮ）などからなる相互接続配線に接続できるアルミニウム（Ａｌ）または銅（Ｃｕ）からなるビットライン導電体（６０）と、任意的な加熱機能のために選択された抵抗値および熱伝導性を有するヒータ材料からなる層（７０）と、二酸化ケイ素（ＳｉＯ２）、低誘電率材料、空気あるいは真空などの電気絶縁性および断熱性を有する誘電部（８０）と、熱伝導性が比較的低い導電材料からなるヒータライン導電部（９０）とを備える。
【００４９】
下部ビットラインと上部ワードラインとの間であって、これらが交差する交差領域において、任意的な下部電極部材（ＲＲＡＭ（登録商標）の場合、窒化チタン（ＴｉＮ））、メモリ部材（酸化ハフニウム（ＨｆＯ２）または二酸化チタン（ＴｉＯ２）のＲＲＡＭ（登録商標）誘電体）、任意的な上部電極部材（ＲＲＡＭ（登録商標）の場合には、ハフニウム（Ｈｆ）または窒化チタン（ＴｉＮ））、ＭＩＴ部材、およびバリア部材からなる積層体が構成されている。ビットラインとワードラインとの交差領域において、ヒータが、ワードライン上にヒータが選択された抵抗値および熱伝導性を有するのに最適な加熱機能を有する材料で構成されている。熱伝導性のより低い導電体を有する金属などの比較的に低熱伝導性の導電体を含む導電体からなるヒータラインが、ヒータの上部であって、ワードラインと交差するように形成されている。またワードラインは、比較的に低い熱伝導性を有する材料からなる。この積層構造体は、二酸化ケイ素（ＳｉＯ２）、低誘電率材料、空気あるいは真空などの電気絶縁性および断熱性を有する誘電材料で包囲されている。
【００５０】
第２の実施形態に係る例示的な実施例は、分離ワードラインヒータ（separated word line heater）を有するＭＩＴセレクタ素子が設けられたメモリ素子である。図６は、実施形態に係る第２の具体例によるクロスバーアレイの一部を構成するデバイスの概略的な断面図である。このデバイスは、図６に示すように、ＭＩＴ素子のバリア材料からなる層（１０）と、ＭＩＴ素子のＭＩＴ材料からなる層（２０）と、ＲＲＡＭ（登録商標）の場合にはたとえば窒化チタン（ＴｉＮ）などの導電性材料からなる任意的な上部電極（３０）と、ＲＲＡＭ（登録商標）ならば、たとえば酸化ハフニウム（ＨｆＯ２）または二酸化チタン（ＴｉＯ２）などの誘電体材料のメモリ材料からなる層（４０）と、ＲＲＡＭ（登録商標）の場合にはたとえばハフニウム（Ｈｆ）または窒化チタン（ＴｉＮ）などの導電性材料からなる任意的な下部電極（５０）と、たとえばチタン／窒化チタン（Ｔｉ／ＴｉＮ）などからなる相互接続配線に接続できるアルミニウム（Ａｌ）または銅（Ｃｕ）からなるビットライン導電体（６０）と、酸化アルミニウム（Ａｌ２Ｏ３）または酸化ハフニウム（ＨｆＯ２）などの電気絶縁性を有するが、高い伝熱性を有する材料からなる層（７０’’）と、酸化ケイ素（ＳｉＯ２）、低誘電率材料、空気あるいは真空などの電気絶縁性および断熱性を有する誘電部（８０）と、ワードライン導電部（９０’’）と、最適な加熱機能が得られる電気抵抗および熱伝導性を有する材料からなる分離ワードラインヒータ（１００）とを備える。
【００５１】
この実施例において、ヒータはワードラインの上方にあって、酸化アルミニウム（Ａｌ２Ｏ３）または酸化ハフニウム（ＨｆＯ２）などの電気絶縁性を有するが、高い伝熱性を有する層を介して、ワードラインとは分離されている。これは、このワードラインに接続されるすべての素子は、加熱され、選択されることを示唆するものである。このワードラインは、その一部分のみが加熱され、選択されるように分割することができる。この実施例の利点は、一般に、異なるワードラインの素子に対する断熱性を増大させ、熱的クロストークを改善する（improved thermal cross talk）ことにある。ヒータの両端にかかる電圧により、メモリ素子の両端にかかる電圧が変化することはなく、ヒータ抵抗をワードライン抵抗とは独立して加熱するために最適化することができる。
【００５２】
第３の実施形態に係る別の例示的な実施例は、ワードラインヒータを有するＭＩＴセレクタ素子が結合／接合されたメモリ素子である。図７は、実施形態に係る第３の具体例によるクロスバーアレイの一部を構成するデバイスの概略的な断面図である。このデバイスは、図７に示すように、ＭＩＴ素子のバリア材料からなる層（１０）と、ＭＩＴ素子のＭＩＴ材料からなる層（２０）と、ＲＲＡＭ（登録商標）の場合にはたとえば窒化チタン（ＴｉＮ）などの導電性材料からなる任意的な上部電極（３０）と、ＲＲＡＭ（登録商標）ならば、たとえば酸化ハフニウム（ＨｆＯ２）または二酸化チタン（ＴｉＯ２）などの誘電体材料のメモリ材料からなる層（４０）と、ＲＲＡＭ（登録商標）の場合にはたとえばハフニウム（Ｈｆ）または窒化チタン（ＴｉＮ）などの導電性材料からなる任意的な下部電極（５０）と、たとえばチタン／窒化チタン（Ｔｉ／ＴｉＮ）などからなる相互接続配線に接続できるアルミニウム（Ａｌ）または銅（Ｃｕ）からなるビットライン導電体（６０）と、二酸化ケイ素（ＳｉＯ２）、低誘電率材料、空気あるいは真空などの電気絶縁性および断熱性を有する誘電部（８０）と、ヒータとしても機能するワードライン導電部（９０’）とを備える。
【００５３】
先の実施例のようにワードラインの上部にヒータを追加する代わりに、この実施例ではワードライン自体がヒータとしての機能を有する。ヒータ配線とヒータとの追加的な相互配線を省略することにより、製造処理ステップを実質的に簡便にすることができる。ただし、選択されたメモリ素子の両端にかかる電圧が変化しないようにして、意図した読み出し／書き込み／消去動作に影響を与えないようにするためには、ワードラインによる電圧降下を最小限に抑えなければならない。
【００５４】
図８〜図１０はそれぞれ、実施形態に係る第１〜第３の具体例による金属絶縁体相転移型セレクタのいわゆるビットコスト低減型の抵抗変化式ランダムアクセスメモリの３次元構造の概略図である。図示のように、ＭＩＴ型セレクタは、垂直ビットラインを含むＢＩＣＳ（ビットコスト低減型）構造として実現される。図８および図１０に示すように、ワードラインは加熱することができる。
【００５５】
図８には、垂直ビットライン（５００）の部分的な断面およびその周辺部が概略的に図示されており、ＲＲＡＭ（登録商標）材料（４００）、ＭＩＴ材料（２００）、ＭＩＴ素子のスイッチング抵抗を調節するバリア材料（２００）、およびワードラインの断面図（１００）が図示されている。この実施例では、ワードライン自体が加熱される。図８に示す具体例において、バリア層がワードラインに最も近接して配置されている。
【００５６】
図１０において、低温状態にあるＭＩＴ材料の異なるレベル間に流れ得る寄生電流を抑制することができる。追加的な電極（６００）を挿入してもよい。
【００５７】
択一的には、図９に示すようにビットラインを加熱してもよい。この具体例では、バリア層は、ビットラインの近傍に配設される。２次元の場合と同様、図６に示す２次元構成と同様に３次元構成において、別体のヒータをワードライン（またはビットライン）に平行に追加的に配設してもよい。この平行に配設されたヒータは、良好な導電体である電気絶縁体を介してワードラインから分離されている。
【符号の説明】
【００５８】
１…分割ヒータ、２…ＭＩＴ素子、３…メモリ素子、４…熱的連動を示すシンボル、５…ワードライン、６…ビットライン、７…余剰ライン、１０…バリア材料からなる層、２０…ＭＩＴ材料からなる層、３０…上部電極、４０…メモリ材料からなる層、５０…下部電極、６０…ビットライン導電体、７０…ヒータ材料からなる層、８０…誘電部、９０…ヒータライン導電部、１００…分離ワードラインヒータ。
【特許請求の範囲】
【請求項１】
ＭＩＴ素子およびこれに熱的に連動する分割ヒータを備えたメモリアレイ内のメモリ素子を選択するためのセレクタデバイスであって、
ＭＩＴ素子は、ＭＩＴ材料構成要素とバリア構成要素とを有し、分割ヒータを用いて相転移温度より高い温度に加熱されることにより、高抵抗状態から低抵抗状態に切り換え可能であり、
バリア構成要素は、高抵抗状態にあるＭＩＴ素子の抵抗値を大きくするように構成されたことを特徴とするセレクタデバイス。
【請求項２】
請求項１に記載のセレクタデバイスであって、
分割ヒータは、高抵抗状態にあるＭＩＴ素子の抵抗値より低い抵抗値を有することを特徴とするセレクタデバイス。
【請求項３】
請求項１または２に記載のセレクタデバイスであって、
ＭＩＴ材料構成要素は、ｎ型ＭＩＴ材料からなることを特徴とするセレクタデバイス。
【請求項４】
請求項１〜３のいずれか１に記載のセレクタデバイスであって、
ＭＩＴ材料構成要素は、ｐ型ＭＩＴ材料からなることを特徴とするセレクタデバイス。
【請求項５】
請求項３に記載のセレクタデバイスであって、
バリア構成要素は、ｎ型ＭＩＴ材料の電子のためのバリアポテンシャルを形成するように選択されることを特徴とするセレクタデバイス。
【請求項６】
請求項４に記載のセレクタデバイスであって、
バリア構成要素は、ｐ型ＭＩＴ材料の正孔のためのバリアポテンシャルを形成するように選択されることを特徴とするセレクタデバイス。
【請求項７】
請求項１〜６のいずれか１に記載のセレクタデバイスであって、
ＭＩＴ材料は、二酸化バナジウム（ＶＯ２）を含むことを特徴とするセレクタデバイス。
【請求項８】
請求項１〜７のいずれか１に記載のセレクタデバイスであって、
ＭＩＴ材料は、さらにドーパントを含むことを特徴とするセレクタデバイス。
【請求項９】
請求項１〜８のいずれか１に記載のセレクタデバイスであって、
バリア構成要素は、二酸化ケイ素（ＳｉＯ２）、酸化ハフニウム（ＨｆＯ２）、または二酸化ジルコニウム（ＺｒＯ２）、およびこれらの混合物または組み合わせからなる群から選択されたバリア材料を含むことを特徴とするセレクタデバイス。
【請求項１０】
請求項１〜９のいずれか１に記載のセレクタデバイスであって、
分割ヒータは、複数のＭＩＴ素子と熱的に連動することを特徴とするセレクタデバイス。
【請求項１１】
請求項１〜１０のいずれか１に記載のセレクタデバイスであって、
分割ヒータは、ワードラインもしくはビットラインに集積され、またはワードラインもしくはビットラインに沿って平行に配設されることを特徴とするセレクタデバイス。
【請求項１２】
請求項１１に記載のセレクタデバイスであって、
分割ヒータは、酸化アルミニウム（Ａｌ２Ｏ３）または酸化ハフニウム（ＨｆＯ２）を含むことを特徴とするセレクタデバイス。
【請求項１３】
請求項１〜１２のいずれか１に記載のセレクタデバイスの少なくとも１つと接続されたメモリ素子。
【請求項１４】
請求項１〜１２のいずれか１に記載のセレクタデバイスの少なくとも１つと接続されたメモリ素子アレイ。
【請求項１５】
請求項１〜１２のいずれか１に記載のセレクタデバイスの少なくとも１つを有するメモリデバイス。
【請求項１】
ＭＩＴ素子およびこれに熱的に連動する分割ヒータを備えたメモリアレイ内のメモリ素子を選択するためのセレクタデバイスであって、
ＭＩＴ素子は、ＭＩＴ材料構成要素とバリア構成要素とを有し、分割ヒータを用いて相転移温度より高い温度に加熱されることにより、高抵抗状態から低抵抗状態に切り換え可能であり、
バリア構成要素は、高抵抗状態にあるＭＩＴ素子の抵抗値を大きくするように構成されたことを特徴とするセレクタデバイス。
【請求項２】
請求項１に記載のセレクタデバイスであって、
分割ヒータは、高抵抗状態にあるＭＩＴ素子の抵抗値より低い抵抗値を有することを特徴とするセレクタデバイス。
【請求項３】
請求項１または２に記載のセレクタデバイスであって、
ＭＩＴ材料構成要素は、ｎ型ＭＩＴ材料からなることを特徴とするセレクタデバイス。
【請求項４】
請求項１〜３のいずれか１に記載のセレクタデバイスであって、
ＭＩＴ材料構成要素は、ｐ型ＭＩＴ材料からなることを特徴とするセレクタデバイス。
【請求項５】
請求項３に記載のセレクタデバイスであって、
バリア構成要素は、ｎ型ＭＩＴ材料の電子のためのバリアポテンシャルを形成するように選択されることを特徴とするセレクタデバイス。
【請求項６】
請求項４に記載のセレクタデバイスであって、
バリア構成要素は、ｐ型ＭＩＴ材料の正孔のためのバリアポテンシャルを形成するように選択されることを特徴とするセレクタデバイス。
【請求項７】
請求項１〜６のいずれか１に記載のセレクタデバイスであって、
ＭＩＴ材料は、二酸化バナジウム（ＶＯ２）を含むことを特徴とするセレクタデバイス。
【請求項８】
請求項１〜７のいずれか１に記載のセレクタデバイスであって、
ＭＩＴ材料は、さらにドーパントを含むことを特徴とするセレクタデバイス。
【請求項９】
請求項１〜８のいずれか１に記載のセレクタデバイスであって、
バリア構成要素は、二酸化ケイ素（ＳｉＯ２）、酸化ハフニウム（ＨｆＯ２）、または二酸化ジルコニウム（ＺｒＯ２）、およびこれらの混合物または組み合わせからなる群から選択されたバリア材料を含むことを特徴とするセレクタデバイス。
【請求項１０】
請求項１〜９のいずれか１に記載のセレクタデバイスであって、
分割ヒータは、複数のＭＩＴ素子と熱的に連動することを特徴とするセレクタデバイス。
【請求項１１】
請求項１〜１０のいずれか１に記載のセレクタデバイスであって、
分割ヒータは、ワードラインもしくはビットラインに集積され、またはワードラインもしくはビットラインに沿って平行に配設されることを特徴とするセレクタデバイス。
【請求項１２】
請求項１１に記載のセレクタデバイスであって、
分割ヒータは、酸化アルミニウム（Ａｌ２Ｏ３）または酸化ハフニウム（ＨｆＯ２）を含むことを特徴とするセレクタデバイス。
【請求項１３】
請求項１〜１２のいずれか１に記載のセレクタデバイスの少なくとも１つと接続されたメモリ素子。
【請求項１４】
請求項１〜１２のいずれか１に記載のセレクタデバイスの少なくとも１つと接続されたメモリ素子アレイ。
【請求項１５】
請求項１〜１２のいずれか１に記載のセレクタデバイスの少なくとも１つを有するメモリデバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−１１５４３７（Ｐ２０１３−１１５４３７Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−２５８７７４（Ｐ２０１２−２５８７７４）
【出願日】平成２４年１１月２７日（２０１２．１１．２７）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【出願人】（５９９０９８４９３）カトリーケ・ウニフェルジテイト・ルーベン・カー・イュー・ルーベン・アール・アンド・ディ (83)
【氏名又は名称原語表記】Ｋａｔｈｏｌｉｅｋｅ Ｕｎｉｖｅｒｓｉｔｅｉｔ Ｌｅｕｖｅｎ，Ｋ．Ｕ．Ｌｅｕｖｅｎ Ｒ＆Ｄ
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１２−２５８７７４（Ｐ２０１２−２５８７７４）
【出願日】平成２４年１１月２７日（２０１２．１１．２７）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【出願人】（５９９０９８４９３）カトリーケ・ウニフェルジテイト・ルーベン・カー・イュー・ルーベン・アール・アンド・ディ (83)
【氏名又は名称原語表記】Ｋａｔｈｏｌｉｅｋｅ Ｕｎｉｖｅｒｓｉｔｅｉｔ Ｌｅｕｖｅｎ，Ｋ．Ｕ．Ｌｅｕｖｅｎ Ｒ＆Ｄ
【Ｆターム（参考）】
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