メモリ装置
【課題】増加されたメモリ容量を具現できるメモリ装置を提供する。
【解決手段】メモリ装置は、水平な共通導電領域の上に配置され、前記共通導電領域に一端が電気的に連結され、互いに離隔水平な第１選択ラインの上で互いに平行に延長され前記水平な第１選択ラインと交差し前記垂直な半導体柱の側面に対向する側面を包含する水平な第１選択ラインと、前記水平な第１選択ラインと前記垂直な半導体柱との間に、そして前記水平な第２選択ラインと前記垂直な半導体柱との間に介在される少なくとも１つの誘電パターンを包含する選択構造体を含む。前記メモリ装置は、前記選択構造体の上に配置され前記垂直な半導体柱に電気的に連結されたメモリセルを含むメモリセルアレイをさらに含む。
【解決手段】メモリ装置は、水平な共通導電領域の上に配置され、前記共通導電領域に一端が電気的に連結され、互いに離隔水平な第１選択ラインの上で互いに平行に延長され前記水平な第１選択ラインと交差し前記垂直な半導体柱の側面に対向する側面を包含する水平な第１選択ラインと、前記水平な第１選択ラインと前記垂直な半導体柱との間に、そして前記水平な第２選択ラインと前記垂直な半導体柱との間に介在される少なくとも１つの誘電パターンを包含する選択構造体を含む。前記メモリ装置は、前記選択構造体の上に配置され前記垂直な半導体柱に電気的に連結されたメモリセルを含むメモリセルアレイをさらに含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係り、より具体的には多次元的に配列されたメモリセルアレイを有するメモリ装置に関する。
【背景技術】
【０００２】
移動通信及びコンピューター等の電子産業の発展に従って、高速読出し／書込み動作、不揮発性及び低い動作電圧等の特性を有する半導体装置が要求されている。しかし、現在使用されるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びフラッシュメモリ（ＦＬＡＳＨ ｍｅｍｏｒｙ）等のメモリ装置はこのような特性を全ては充足させていない。
【０００３】
例えば、前記ＤＲＡＭの単位セルは１つのキャパシタとこれを制御するための１つのトランジスタを具備するので、ＮＡＮＤフラッシュメモリに比べて相対的に大きい単位セル面積を有する。また、ＤＲＡＭはキャパシタに情報を格納するので、公知されたようにリフレッシュ動作を必要とする揮発性メモリ装置である。前記ＳＲＡＭは速い動作速度を有するが、同様に揮発性メモリ装置の１つであり、特に単位セルは６つのトランジスタで構成されるので、単位セル面積が非常に大きい短所を有する。前記フラッシュメモリは不揮発性メモリ装置でありながら、（特にＮＡＮＤ形フラッシュメモリ装置の場合）現存するメモリ装置中の最も高い集積度を提供するが、公知されたように動作速度が遅い短所を有する。
【０００４】
これによって、最近には高速読出し／書込み動作が可能であり、不揮発性を有し、リフレッシュ動作が不必要で且つ、動作電圧が低い、次世代メモリ装置に対する研究が活発に進められている。相変化ランダムアクセスメモリ（ｐｈａｓｅ ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＰＲＡＭ）、磁気ＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ、ＭＲＡＭ）又は抵抗ＲＡＭ（ｒｅｓｉｓｔａｎｃｅ ＲＡＭ、ＲｅＲＡＭ）等はこのような技術的要求を充足することが期待される次世代メモリ装置である。それにも拘わらず、このような次世代メモリ装置が量産段階に進入するためには、市場が要求するメモリ容量を具現できる技術が準備されなければならない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国公開特許第１０−２０１１−００２１４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、増加されたメモリ容量を具現できるメモリ装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記の目的を達成するためになされた本発明の実施形態は、水平な共通導電領域と、前記共通導電領域に一端が電気的に連結された複数個の、離隔されて前記共通導電領域の上に配置された垂直な半導体柱と、を含むメモリ装置を提供する。前記メモリ装置は、前記共通導電領域の上の第１レベルで前記少なくとも１つの半導体柱の少なくとも何れか１つの側壁に隣接する少なくとも１つの水平な第１選択ラインと、前記共通導電領域の上の第２レベルで前記少なくとも１つの半導体柱の前記少なくとも１つの側壁に隣接する少なくとも１つの水平な第２選択ラインと、をさらに含む。前記メモリ装置は、前記半導体柱の各々の他端の上に配置されて電気的に連結された複数個の垂直電極と、前記共通導電領域の上に積層され、前記垂直電極の側壁と隣接配置された複数個の水平電極をさらに含む。可変抵抗性のメモリ要素が前記垂直及び水平電極の間に介在される。
【０００８】
一実施形態において、前記半導体柱は前記共通導電領域の上に２次元的に配列され得る。
前記共通導電領域は前記半導体柱各々の水平方向の幅の少なくとも１０倍である幅を有することができる。
一実施形態において、メモリ装置は前記少なくとも１つの半導体柱の前記側壁と前記少なくとも１つの第１選択ラインとの間に、そして前記少なくとも１つの半導体柱の前記側壁と前記少なくとも１つの第２選択ラインとの間に介在された少なくとも１つの絶縁領域をさらに包含できる。
一実施形態において、前記共通導電領域はドーピングされた半導体膜を包含できる。前記半導体柱の各々は前記共通導電領域及び前記垂直電極に各々隣接する下部及び上部領域を包含できる。前記下部領域は前記共通導電領域と異なる導電形及び／又は不純物濃度を有することができる。
一実施形態によれば、前記半導体柱の各々は前記共通導電領域及び前記垂直電極に各々隣接する下部及び上部領域を包含できる。前記少なくとも１つの第１選択ラインと前記少なくとも１つの第２選択ラインとは前記半導体柱の前記下部領域と対向し得る。前記下部領域は前記共通導電領域と異なる導電形を有し、前記上部領域は前記共通導電領域と同一の導電形を有することができる。
一実施形態において、前記少なくとも１つの第１選択ラインは前記少なくとも１つの第２選択ラインと異なる厚さ、不純物濃度、物質、及び／又は幅を有することができる。
一実施形態において、前記メモリ要素は整流特性を提供するように構成され得る。
例えば、前記メモリ要素各々は少なくとも１つの可変抵抗体と、前記水平及び垂直電極の中の少なくとも１つと前記可変抵抗体との間に介在されて整流特性を提供する少なくとも１つのパターンを包含できる。
一実施形態において、前記半導体柱は前記少なくとも１つの第１選択ライン及び前記少なくとも１つの第２選択ラインを貫通できる。
一実施形態において、前記メモリ装置は前記垂直電極の上面を覆う絶縁膜をさらに包含できる。
【０００９】
一実施形態において、前記垂直電極の各々は、前記メモリ要素の内側壁に隣接する第１導電領域と、前記第１導電領域によって定義される空間の内に配置される第２導電領域を包含できる。前記第２導電領域の底面は前記第１導電領域の底面より下部の半導体柱にさらに近いことがあり得る。
前記第１導電領域は前記下部の半導体柱から離隔され、前記第２導電領域は前記下部の半導体柱に直接接触することができる。
前記メモリ要素の各々は前記水平電極の中の１つと前記第１導電領域との間に配置された垂直部分と、前記垂直部分の底から内側に延長されて前記第１導電領域の底面を覆う水平部分を含む情報格納パターンを包含できる。前記第１導電領域は前記水平部分によって前記下部の半導体柱から離隔され得る。
一実施形態において、前記装置は隣接する前記水平電極の間に介在される層間絶縁領域をさらに包含できる。前記メモリ要素は前記層間絶縁領域によって互いに垂直方向に離隔され得る。前記層間絶縁領域は前記垂直方向に離隔されたメモリ要素の間の空間において前記垂直電極に直接接触することができる。
一実施形態において、前記垂直電極は前記水平電極を貫通できる。
一実施形態において、前記水平電極は各々水平プレートを含み、及び／又は、前記水平電極は前記共通導電領域より高いレベルに各々配置された複数個の平行なラインを包含できる。
前記少なくとも１つの第２選択ラインは、前記共通導電領域と反対側の、前記少なくとも１つの第１選択ラインの側面の上に配置され、前記少なくとも１つの第２選択ラインは前記水平電極と整列され得る。
一実施形態において、選択ゲート誘電領域が前記半導体柱の側壁の上に配置され得る。
前記半導体柱の側壁は前記選択ゲート誘電領域によって被覆され得る。
前記選択ゲート誘電領域は前記少なくとも１つの第１選択ラインのレベルに配置された第１誘電領域と、前記少なくとも１つの第２選択ラインのレベルに配置された第２誘電領域と、を包含できる。
【００１０】
本発明の実施形態は、水平な共通導電領域と、前記共通導電領域の上に配置された選択構造体とを含むメモリ装置を提供する。前記選択構造体は、前記共通導電領域に一端が電気的に連結され、互いに離隔された垂直な半導体柱のアレイ、前記共通導電領域の上で互いに平行に延長され、前記垂直な半導体柱の側壁に対向する側面を含む水平な第１選択ライン、前記水平な第１選択ラインの上で互いに平行に延長され前記水平な第１選択ラインと交差し前記垂直な半導体柱の側面に対向する側面を包含する水平な第２選択ライン、及び前記水平な第１選択ラインと前記垂直な半導体柱との間に、そして前記水平な第２水平選択ラインと前記垂直な半導体柱との間に介在される少なくとも１つの誘電パターンを含む。前記メモリ装置は前記選択構造体の上に配置され、前記垂直な半導体柱に電気的に連結されたメモリセルを含むメモリセルアレイをさらに含む。
【００１１】
一実施形態において、前記垂直な半導体柱は前記水平な第１及び第２選択ラインを貫通できる。
一実施形態において、前記メモリセルアレイは３次元的に配列され得る。
前記３次元メモリセルアレイは前記半導体柱の各々に電気的に連結され、前記半導体柱の各々の上に配置された複数個の垂直電極、前記選択構造体の上に積層され、前記垂直電極の側面を向かう側面を含む複数個の水平電極、及び前記垂直及び水平電極の間に介在されたメモリ要素を包含できる。
前記垂直電極は前記水平電極に設けたホール（貫通孔）を貫通できる。
前記水平電極は積層されたプレート電極を包含できる。
前記水平電極は前記選択構造体より高いレベルに各々配置された複数個の平行ラインを包含できる。
【発明の効果】
【００１２】
本発明の実施形態によれば、下部構造体の上には２次元的に配列された垂直電極を含むメモリ構造体が配置され、前記下部構造体と前記メモリ構造体との間には前記垂直電極の中の１つを一意的に選択できるようにする選択構造体が配置される。前記選択構造体は、前記垂直電極の下に各々配置される半導体柱を利用して具現される、スイッチング素子を包含できる。その結果、前記スイッチング素子は減少された占有面積を有するように形成でき、これは本発明による半導体メモリ装置のメモリ容量を増加させ得る。
これに加えて、前記メモリ構造体を３次元的に配列されたメモリセルを包含でき、その結果、本発明の実施形態による半導体メモリ装置は２次元的に配列されたメモリセルを含む装置に比べて増加されたメモリ容量を有することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態による半導体メモリ装置のセルアレイ領域を概略的に説明するための斜視図である。
【図２】本発明の一実施形態による選択構造体を例示する斜視図である。
【図３】本発明の一実施形態による選択構造体の例示する断面図である。
【図４】本発明の一実施形態による選択構造体の例示する断面図である。
【図５】本発明の他の実施形態による選択構造体を例示する斜視図である。
【図６】本発明の実施形態によるメモリ構造体を例示する斜視図である。
【図７】本発明の実施形態によるメモリ構造体を例示する斜視図である。
【図８】本発明の実施形態によるメモリ構造体を例示する斜視図である。
【図９】本発明の実施形態によるメモリ構造体の例示する断面図である。
【図１０】本発明の実施形態によるメモリ構造体の例示する断面図である。
【図１１】本発明の実施形態によるメモリ構造体の例示する断面図である。
【図１２】本発明の実施形態によるメモリ構造体の例示する断面図である。
【図１３】本発明の一部実施形態によるメモリ構造体の一側面を例示する斜視図である。
【図１４】本発明の実施形態による単位セルの構造を例示する断面図である。
【図１５】本発明の実施形態による単位セルの構造を例示する断面図である。
【図１６】本発明の実施形態による半導体メモリ装置のセルアレイ領域を例示する平面図である。
【図１７】本発明の実施形態による半導体メモリ装置のセルアレイ領域を例示する斜視図である。
【図１８】本発明の実施形態による半導体メモリ装置のセルアレイ領域を例示する斜視図である。
【図１９】本発明の他の実施形態による半導体メモリ装置のセルアレイ領域を例示する平面図及び斜視図である。
【図２０】本発明の他の実施形態による半導体メモリ装置のセルアレイ領域を例示する平面図及び斜視図である。
【図２１】本発明のその他の実施形態による半導体メモリ装置のセルアレイ領域を例示する平面図及び斜視図である。
【図２２】本発明のその他の実施形態による半導体メモリ装置のセルアレイ領域を例示する平面図及び斜視図である。
【図２３】本発明のその他の実施形態による半導体メモリ装置のセルアレイ領域を例示する平面図及び斜視図である。
【図２４】本発明のその他の実施形態による半導体メモリ装置のセルアレイ領域を例示する平面図及び斜視図である。
【図２５】本発明の実施形態によるメモリ構造体と選択構造体との間の連結構造を例示する断面図である。
【図２６】本発明の実施形態によるメモリ構造体と選択構造体との間の連結構造を例示する断面図である。
【図２７】本発明の実施形態によるメモリ構造体と選択構造体との間の連結構造を例示する断面図である。
【図２８】本発明の実施形態による半導体装置を含む電子装置を図式的に説明するための図面である。
【図２９】本発明の実施形態による半導体装置を含む電子装置を図式的に説明するための図面である。
【発明を実施するための形態】
【００１４】
本発明の長所及び特徴、そしてそれを達成する方法は添付した図面と共に詳細に後述した実施形態を参照すれば明確になるであろう。しかし本発明は、以下で開示する実施形態に限定されず、相異なる多様な形態に具現できる。即ち、本実施形態は単に、本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるための提供されるものであり、本発明は請求の範囲のみによって定義される。明細書の全文に亘り同一参照符号は同一構成要素を称する。
【００１５】
本明細書で使用される用語は、実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で単数形は、明文で特に言及しない限り、複数形も含む。明細書で使用される‘含む（包含する）（ｃｏｍｐｒｉｓｅ、ｃｏｍｐｒｉｓｉｎｇ）’は、言及された構成要素段階、動作、及び／又は素子が、１つ以上の他の構成要素段階、動作、及び／又は素子の存在又は追加を排除しないことを意味する。また、本明細書で、或る膜が他の膜又は基板上にあると言及される場合にそれは、該或る膜が該他の膜又は基板上に直接形成される場合か、或いはそれらの間に第３の膜が介在する場合の何れか、を意味する。
【００１６】
また、本明細書で記述する実施形態は、本発明の理想化された例示図である断面図及び／又は平面図を参照して説明される。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張される場合がある。従って、製造技術及び／又は許容誤差等によって、例示図の形態は実行時には変形され得る。従って、本発明の実施形態は図示された特定形態に制限されず、製造工程によって生成される形態の変化も含む。例えば、直角に図示された蝕刻領域の隅は、実行時にはラウンドされるか、或いは所定の曲率を有する形態であり得る。従って、図面で例示された領域は概略的な属性を有し、図面で例示された領域の形状は単に素子の領域の特定形態を例示するためであり、発明の範疇を制限するものではない。
【００１７】
図１は本発明の実施形態による半導体メモリ装置のセルアレイ領域を概略的に説明するための斜視図である。
【００１８】
図１を参照すれば、半導体メモリ装置のセルアレイ領域は下部構造体１００、前記下部構造体１００の上に配置されるメモリ構造体３００、及び前記下部構造体１００と前記メモリ構造体３００との間に介在する選択構造体２００を包含する。
【００１９】
一実施形態で、下部構造体１００は選択構造体２００及びメモリ構造体３００を形成するための基底構造（ｂａｓｅ ｓｔｒｕｃｔｕｒｅ）として機能することができる。例えば、下部構造体１００は半導体、絶縁体、及び／又は導電体を含む基板である。本発明の一実施形態によれば、下部構造体１００はシリコンウエハ又は（これを加工した結果物として提供される）シリコン基板からなる。
【００２０】
メモリ構造体３００は３次元的に配列されたメモリセルを包含する。例えば、前記メモリセルは下部構造体１００の上へ互に異なる垂直（ｚ）レベルに位置する複数のｘ−ｙ平面に実質的に形成された２次元的に配列されたアレイの積層体として配列される。メモリ構造体３００は下部構造体１００と実質的に平行なｘ−ｙ平面の上に置かれる複数の水平電極及び前記水平電極を横切る複数の垂直電極を包含する。前記メモリセルの各々は前記水平電極及び前記垂直電極の交差する領域に配置される。
【００２１】
選択構造体２００はメモリ構造体３００の前記垂直電極の一つを一意的に（ｕｎｉｑｕｅｌｙ）選択できるように構成される。例えば、前記選択構造体２００は前記下部構造体１００の上に２次元的に又は３次元的に配列される選択素子を包含し、前記選択素子は前記垂直電極の中の相応する１つに物理的に連結される。以下に多様な実施形態を参照してより詳細に説明されるように、前記選択素子は前記垂直電極に電気的に連結されるように構成される。
【００２２】
図２は本発明の一実施形態による選択構造体を例示する斜視図であり、図３及び図４は本発明の一実施形態による選択構造体を例示する断面図である。
【００２３】
図２を参照すれば、選択構造体２００は導電性領域２１０、導電性領域２１０の上に配置される半導体柱２２０、及び導電性領域２１０の上に配置されて半導体柱２２０を横切る選択ライン２３０を包含する。
【００２４】
導電性領域２１０はメモリ構造体３００と外部回路との電気的信号（例えば、電流又は電圧）を交換するための経路として使用される。（ここで、前記外部回路は、前記セルアレイ領域の外側に配置される、前記半導体メモリ装置の一部分である）。このために、導電性領域２１０は下部構造体１００、即ち、前記シリコン基板に比べて低い比抵抗を有する１つ或いはその以上の物質で形成される。例えば、導電性領域２１０はドーピングされた半導体、金属、導電性金属窒化物、シリサイド、又は（炭素ナノチューブ又はグラフェン等のような）ナノ構造体の中の少なくとも１つを包含する。一実施形態によれば、下部構造体１００はシリコン基板であり、導電性領域２１０は前記シリコン基板と異なる導電形を有する高濃度の不純物領域である。例えば、導電性領域２１０は前記シリコン基板をそれと異なる導電形を有する不純物でドーピングすることによって形成される。
【００２５】
半導体柱２２０は、導電性領域２１０との接触領域において非オーミック接触抵抗特性を呈する物質で形成される。例えば、半導体柱２２０は導電性領域２１０と異なるフェルミレベルを有する半導体又は（炭素ナノチューブ又はグラフェン等のような）ナノ構造体を包含する。一実施形態によれば、導電性領域２１０がドーピングされた半導体である場合、半導体柱２２０は導電性領域２１０と異なる導電形を有する部分を有する。例えば、図３及び図４に例示したように、半導体柱２２０の各々は上部領域２２２及び、上部領域２２２と導電性領域２１０との間に介在する下部領域２２１を包含し、この場合、上部領域２２２は導電性領域２１０の同一の導電形を有し、下部領域２２１は上部領域２２２と異なる導電形を有する。
【００２６】
半導体柱２２０は、単結晶又は多結晶構造を有するように形成される。一実施形態によれば、半導体柱２２０は導電性領域２１０、即ち前記シリコン基板をシード層に使用して形成されるエピタキシァル層である。この場合、半導体柱２２０は、結晶欠陥で構成される識別できる境界面（ｉｎｔｅｒｆａｃｉａｌ ｓｕｒｆａｃｅ）無しで、導電性領域２１０の上部面に直接接触する。
【００２７】
半導体柱２２０は導電性領域２１０の上に２次元的に配列される。即ち、半導体柱２２０は導電性領域２１０の上に共通に連結され、導電性領域２１０は半導体柱２２０によって共有される共通配線として機能することができる。このような理由で、導電性領域２１０は以下で“共通ソース領域”と称される。一実施形態によれば、半導体柱２２０の各々は円筒形シリンダ状を有し、互いに離隔される。
【００２８】
選択ライン２３０は半導体柱２２０の側壁に対向する、即ち、半導体柱２２０の側壁に面する内壁を有する貫通孔を備える。選択ライン２３０と半導体柱２２０との配列は金属−酸化膜−半導体（ＭＯＳ）キャパシタを構成する。
及び／又は、選択ライン２３０は、ＭＯＳ電界効果トランジスタのゲート電極として使用され、その場合、半導体柱２２０の上部及び下部領域２２２、２２１は各々、該ＭＯＳ電界効果トランジスタのドレーン電極とチャンネル領域として使用される。
このようなトランジスタを提供するために、選択構造体２００は選択ライン２３０と半導体柱２２０との間に介在する選択ゲート誘電膜２５０をさらに包含する。選択ライン２３０の各々はそれに隣接する半導体柱２２０の中の相応する少なくとも１つの電位を、容量性カップリングを通じて実質的に制御するように構成される。例えば、半導体柱２２０のエネルギバンド構造はそれに隣接する選択ライン２３０の中の１つへ印加される電圧によって反転され、選択ゲート誘電膜２５０はこのようなエネルギバンド構造での反転が具現できる厚さに形成される。
【００２９】
本実施形態によれば、選択ライン２３０は第１のｘ−ｙ平面の上に配列される複数の第１選択ライン２３１及び第１選択ライン２３１と異なる高さに位置する第２のｘ−ｙ平面の上に配列される複数の第２選択ライン２３２を包含する。第１選択ライン２３１は第２選択ライン２３２を横断する。例えば、第１選択ライン２３１はｘ方向に沿って平行に延伸され、第２選択ライン２３２は第１選択ライン２３１の上でｙ方向に平行に延伸される。しかし、本発明の技術的思想は、第１及び第２選択ライン２３１、２３２を前記配列に限定するものではない。
【００３０】
第１及び第２選択ライン２３１、２３２は各々、１次元的に配列された複数の半導体柱２２０の側壁に対向する、即ち、半導体柱２２０の側壁に面する内壁を有する貫通孔（ホール）を備える。第１及び第２選択ライン２３１、２３２はＭＯＳキャパシタの電極又はＭＯＳ電界効果トランジスタのゲート電極として使用される。例えば、第１及び第２選択ライン２３１、２３２は各々、前記ホールを有し、半導体柱２２０は前記ホールを貫通して配置される。
【００３１】
この場合、選択ゲート誘電膜２５０の各々は前記ホールの中の相応する１つの内壁の上に配置されて、選択ライン２３０と半導体柱２２０とを空間的に、そして電気的に分離する。例えば、図２及び図３に例示したように、選択ゲート誘電膜２５０は、第１選択ライン２３１のホール内に配置される第１絶縁パターン２５１、及び第２選択ライン２３２のホール内に配置され、第１絶縁パターン２５１と垂直方向に離隔された第２絶縁パターン２５２を包含する。
又は変形実施形態として、選択ゲート誘電膜２５０の各々は第１選択ライン２３１のホール内から延伸されて第２選択ライン２３２のホール内に到達する。例えば、図４に例示したように、半導体柱２２０の各々の側壁は選択ゲート誘電膜２５０の中の相応する１つによって共通に完全に被覆される。
【００３２】
上述したように、この実施形態によれば、第１及び第２選択ライン２３１、２３２が互に交差するように配置されるので、半導体柱２２０の中の何れか１つの上部領域２２２を導電性領域２１０に選択的に連結できる。例えば、第１選択ライン２３１の中の何れか１つと第２選択ライン２３２の中の何れか１つを選択すれば、これらの交差点に位置する半導体柱２２０の中の相応する１つの下部領域２２１が選択的に反転されたエネルギバンド構造を有することになる。
【００３３】
一方、上部領域２２２が導電性領域２１０に電気的に連結されるためには、少なくとも、第１及び第２選択ライン２３１、２３２の各々に隣接する半導体柱２２０の両部分が全て反転されたエネルギバンド構造を有するのみでなく、反転された両部分が電気的に互に連結されなければならない。このような技術的要求は以下の２つの方式の何れを通じても充足される。
例えば、下部領域２２１は、垂直方向の位置に関して第１及び第２選択ライン２３１、２３２の間に、上部領域２２２と同一な導電形を有するように形成される連結不純物領域（図示せず）をさらに包含し、その結果として、第１及び第２選択ライン２３１、２３２によって、各々反転されたエネルギバンド構造を有する両部分は前記連結不純物領域を通じて直列に連結される。
又は、第１及び第２選択ライン２３１、２３２は、前記反転される両部分が垂直方向の位置に関して的に重畳する程度に近接して形成される。この場合、前記反転される両部分は直接、直列に連結される。
【００３４】
一実施形態によれば、第１選択ライン２３１は、厚さ、不純物濃度、物質又は幅の中の少なくとも１つで、第２選択ライン２３２と異なり得る。このような差異は、半導体柱２２０を活性領域として使用するＭＯＳ電界効果トランジスタの電気的特性の微細な調節を可能にする。
【００３５】
一実施形態によれば、第１選択ライン２３１及び第２選択ライン２３２は半導体柱２２０及び導電性領域２１０から電気的に分離される。このため、選択構造体２００は、第１選択ライン２３１の相互間、第１選択ライン２３１と導電性領域２１０との間、そして第２選択ライン２３２の相互間、の各々に介在する少なくとも１つの絶縁膜をさらに包含できる。例えば、第１絶縁膜２４１が第１選択ライン２３１と導電性領域２１０との間に介在される。
【００３６】
図５は本発明の他の実施形態による選択構造体を例示する斜視図である。説明を簡単にするために、先に説明された選択構造体と同一であるか、或いは重複される構成要素及び関連技術的特徴に対する説明は省略され得る。
【００３７】
図５を参照すれば、この実施形態によれば、導電性領域２１０は水平的に分離され、その各々はライン形態である複数の部分（以下、“共通ソースライン”）を含み、選択ライン２３０全ては１つのｘ−ｙ平面の上で共通ソースライン２１０を横切るように配置される。
【００３８】
一実施形態によれば、共通ソースライン２１０は互いに平行に配置され、その各々の上部には複数の半導体柱２２０が接続される。１つの共通ソースライン２１０に接続する半導体柱２２０は選択ライン２３０を貫通する。例えば、共通ソースライン２１０は半導体柱２２０を互いに連結し、選択ライン２３０に設けたホールの内壁は、共通ソースライン２１０を横切る方向に沿って複数の半導体柱２２０の側壁に対向する。従って、共通ソースライン２１０の中の１つと選択ライン２３０の中１つとが選択されれば、共通ソースライン２１０と選択ライン２３０との交差点に位置する１つの半導体柱２２０が唯一に選択される。
【００３９】
この実施形態によれば、共通ソースライン２１０、下部領域２２１及び上部領域２２２は、各々、選択ライン２３０をゲート電極として有するＭＯＳ電界効果トランジスタのソース電極とチャンネル領域、及びドレーン電極として使用される。これに加えて、選択ゲート誘電膜２５０が半導体柱２２０と選択ライン２３０との間に介在して、前記ＭＯＳ電界効果トランジスタのゲート絶縁膜として機能する。
【００４０】
図６乃至図８は本発明の実施形態によるメモリ構造体を例示する斜視図であり、図９乃至図１２は本発明の実施形態によるメモリ構造体の例を図示する断面図である。図１３は本発明の一部実施形態によるメモリ構造体の一側面を例示する斜視図である。また、図１４及び図１５は本発明の実施形態による単位セルの構造を例示する断面図である。
【００４１】
図６乃至図８を参照すれば、本発明の実施形態によるメモリ構造体３００は前記ｘ−ｙ平面と平行しながら、下部構造体１００の上に積層された複数の水平電極３１０、及び前記ｘ−ｙ平面に対して垂直方向に沿って水平電極３１０と交差する複数の垂直電極３２０を包含する。これに加えて、メモリ構造体３００は水平電極３１０及び垂直電極３２０の側壁の間に介在される情報格納パターン３３０をさらに包含できる。
【００４２】
一実施形態によれば、図６に図示したように、水平電極３１０は平板形状であり得る。例えば、平面積の観点で、水平電極３１０の面積は垂直電極３２０の断面積に比べて１０倍或いはその以上であり、水平電極３１０の各々は水平電極３１０を貫通する複数のホールを有する。垂直電極３２０は水平電極３１０の前記ホールを貫通し、垂直電極３２０の各々は上述した選択構造体２００の半導体柱２２０の中の対応する１つに連結される。
【００４３】
他の実施形態によれば、図７に示したように、水平電極３１０は３次元的に配列される。水平電極３１０は複数の垂直電極３２０を横切るライン形状を有する。例えば、各々の水平電極３１０の長さは各々の垂直電極３２０の断面の幅の１０倍或いはその以上であり、各々の水平電極３１０の幅は各々の垂直電極３２０断面の幅の３倍以下である。水平電極３１０の各々は水平電極３１０の各々を貫通する複数のホールを有し、垂直電極３２０は互いに異なる高さに位置する水平電極３１０の前記ホールを垂直に貫通する。図６と同様に、垂直電極３２０の各々は上述した選択構造体２００の半導体柱２２０の中の対応する１つに連結される。
【００４４】
その他の実施形態によれば、図８に示したように、水平電極３１０は複数の垂直電極３２０を横切るライン形状を有する。この実施形態によれば、垂直電極３２０は、少なくとも１次元的に配列される複数の垂直電極３２０を含む領域の内で、水平方向に分離される。
【００４５】
例えば、一実施形態で、垂直電極３２０の各々の左側及び右側に位置する一対の水平電極３１０は水平方向に分離されて、互いに異なる電位を有する。一実施形態によれば、図示しないが、前記一対の水平電極３１０の中の１つは左側終端を通じて外部回路に連結され、その他の１つは右側終端を通じて他の外部回路に連結される。
【００４６】
又は、他の実施形態で、垂直電極３２０の各々の左側及び右側に位置する一対の水平電極３１０は電気的に連結されて等電位を有する。例えば、垂直電極３２０の各々は、それが貫通する、少なくとも１つのホール（前記一対の水平電極３１０に挟まれた間隙）を定義するように形成されるが、図６及び図７を参照して説明された実施形態と異なり、複数の垂直電極３２０が前記ホールの各々を貫通するように配置される。
【００４７】
図９乃至図１２を参照すれば、層間絶縁膜３５１が垂直方向に積層された複数の水平電極３１０の間に配置されてこれらを電気的に分離する。一実施形態で、水平電極３１０の中の最上部層の上部にはキャッピング膜３５２が配置される。キャッピング膜３５２は垂直電極３２０に対して蝕刻選択性を有する物質で形成され、これによって、垂直電極３２０又は情報格納パターン３３０を水平方向に分離させるノード分離工程で、蝕刻停止膜として利用される。これに加えて、上部絶縁膜３５３が配置されて、垂直電極３２０の上部面を覆う。
【００４８】
垂直電極３２０の各々は、導電性物質、例えばドーピングされた半導体、金属、導電性金属窒化物、シリサイド、及び／又はナノ構造体（例：炭素ナノチューブ又はグラフェン等のような）を包含する。一実施形態によれば、垂直電極３２０の各々は上述した導電性物質の中で選択された少なくとも何れか１つで形成される。例えば、図９に示したように、垂直電極３２０の各々は実質的に長方形の垂直断面を有する円筒形シリンダ形態の単一導電パターンである。
【００４９】
一実施形態によれば、垂直電極３２０の各々は図１０に示したように、“Ｕ”字形態の垂直断面を有するカップ形態の単一導電パターンである。垂直電極３２０がカップ形態である場合、図１０に示したように、垂直電極３２０の内部空間は埋め込み絶縁膜３６０で満たされ得る。
【００５０】
他の実施形態によれば、垂直電極３２０の各々は上述した導電性物質の中で選択された複数の物質で形成され得る。例えば、図１１及び図１２に示したように、垂直電極３２０はカップ形態の第１垂直電極３２１及びこれを満たす円筒形シリンダ形態の第２垂直電極３２２を包含する。第２垂直電極３２２は第１垂直電極３２１より低いか、或いは実質的に同一の比抵抗を有する物質で形成される。例えば、第１垂直電極３２１はドーピングされた多結晶シリコンで形成され、第２垂直電極３２２は金属又は第１垂直電極３２１と同一の導電形の不純物が高濃度にドーピングされた多結晶シリコンで形成される。
【００５１】
情報格納パターン３３０の各々は垂直電極３２０の中の対応する１つの外側壁を覆うように形成される。例えば、図９乃至図１１に示したように、情報格納パターン３３０の各々は垂直方向に積層された複数の水平電極３１０の備えるホールを貫通するように形成される。この場合、情報格納パターン３３０の各々は、前記ホールの内壁を通じて、複数の水平電極３１０に連結される。情報格納パターン３３０の各々において、水平電極３１０に隣接する部分が本発明によるメモリ要素として使用される。即ち、図９乃至図１１に図示された情報格納パターン３３０の各々は垂直方向に配列される複数のメモリ要素を包含することになる。
【００５２】
他の実施形態によれば、図１２に示したように、垂直電極３２０の各々は、層間絶縁膜３５１によって垂直方向に分離された複数の情報格納パターン３３０に接触する。この場合、層間絶縁膜３５１は、垂直方向に分離された複数の情報格納パターン３３０の間の空間を通じて、垂直電極３２０の外側壁に直接接触することができ、情報格納パターン３３０の各々は層間絶縁膜３５１の間で水平電極３１０に形成されたホールの中の対応する１つの内側壁に連結される。即ち、図１２に示された実施形態によれば、情報格納パターン３３０の各々は前記３次元的に配列されたメモリ要素の中の対応する１つを構成する。
【００５３】
本発明の一実施形態によれば、上部絶縁膜３５３は垂直電極３２０の各々の上部面全体を覆うように形成される。この場合、垂直電極３２０の上部面は電気的信号が伝達される経路として利用されない。例えば、図１３に示したように、垂直電極３２０の上部には配線４００が配置され得るが、垂直電極３２０は上部絶縁膜３５３によって配線４００に直接連結されない。ただし本発明の技術的思想はこのような一実施形態によって限定されない。
【００５４】
本発明の他の実施形態によれば、垂直電極３２０と半導体柱２２０との間の安定された電気的連結を具現するために、垂直電極３２０及び情報格納パターン３３０の構造は変形され得る。このような変形は後述するように、図２５乃至図２７を参照してより詳細に説明される。
【００５５】
情報格納パターン３３０は、情報が格納できるような物性を有する物質の中の少なくとも１つを用いて形成される。例えば、情報格納パターン３３０は情報格納パターン３３０を通過する電流によって抵抗が選択的に可変できる可変抵抗特性を有する物質の中の１つ或いはその以上を包含する。
【００５６】
一実施形態によれば、情報格納パターン３３０はそれを通過する電流によって発生する熱によって、それの電気的抵抗が可変できる物質（例えば、カルコゲン化合物）の中の少なくとも１つを包含する。前記カルコゲン化合物はアンチモン（ａｎｔｉｍｏｎｙ、Ｓｂ）、テルル（ｔｅｌｌｕｒｉｕｍ、Ｔｅ）及び／又はセレン（ｓｅｌｅｎｉｕｍ、Ｓｅ）を包含する。例えば、情報格納パターン３３０は、テルルＴｅは大略２０原子％乃至大略８０原子％の濃度を有し、アンチモンＳｂは大略５原子％乃至大略５０原子％の濃度を有し、その余はゲルマニウムＧｅであるカルコゲン化合物を包含する。これに加えて、情報格納パターン３３０のためのカルコゲン化合物は、不純物として、Ｎ、Ｏ、Ｃ、Ｂｉ、Ｉｎ、Ｂ、Ｓｎ、Ｓｉ、Ｔｉ、Ａｌ、Ｎｉ、Ｆｅ、Ｄｙ、及び／又はＬａを包含し得る。実施形態によれば、情報格納パターン３３０はＧｅＢｉＴｅ、ＩｎＳｂ、ＧｅＳｂ及び／又はＧａＳｂを包含する。
【００５７】
他の実施形態によれば、情報格納パターン３３０はそれを通過する電流によるスピン伝達過程を利用してその電気的抵抗が変化する薄膜構造を有するように形成される。例えば、情報格納パターン３３０は磁気抵抗（ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）特性を示すように構成される薄膜構造を有し、少なくとも１つの強磁性物質及び／又は少なくとも１つの反強磁性物質を包含する。
【００５８】
その他の実施形態によれば、情報格納パターン３３０はペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）化合物及び／又は遷移金属酸化物を包含する。例えば、情報格納パターン３３０は酸化ニオブ（ｎｉｏｂｉｕｍ ｏｘｉｄｅ）、酸化チタン（ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、酸化ニッケル（ｎｉｋｅｌ ｏｘｉｄｅ）、酸化ジルコニウム（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、酸化バナジウム（ｖａｎａｄｉｕｍ ｏｘｉｄｅ）、ＰＣＭＯ（（Ｐｒ、Ｃａ）ＭｎＯ３）、酸化ストロンチウム−チタニウム（ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、酸化バリウム−ストロンチウム−チタニウム（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、酸化ストロンチウム−ジルコニウム（ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、酸化バリウム−ジルコニウム（ｂａｒｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、及び／又は酸化バリウム−ストロンチウム−ジルコニウム（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）を包含する。
【００５９】
これに加えて、本発明の一実施形態によれば、情報格納パターン３３０は、前記情報を格納できる物性に加えて、水平電極３１０又は垂直電極３２０との界面で自己整流特性（ｓｅｌｆ−ｒｅｃｔｉｆｙｉｎｇ ｐｒｏｐｅｒｔｙ）及び／又は非線形的電流−電圧特性を示される物質を包含する。例えば、情報格納パターン３３０は遷移金属酸化物の中の１つ或いはその以上を含み、水平電極３１０又は垂直電極３２０は金属及び／又は金属窒化物の中１つ、或いはその以上を包含する。一実施形態で、情報格納パターン３３０のための遷移金属酸化物は酸化ハフニウム及び／又は酸化タンタルを包含し、水平電極３１０又は垂直電極３２０は窒化チタン膜、窒化ジルコニウム／チタンの複合膜及び／又は二重膜、及び／又は窒化ジルコニウム／ルテニウム／チタニウムの複合膜及び／又は多層膜である。例えば、水平電極３１０、情報格納パターン３３０及び垂直電極３２０はＴｉＮ／ＨｆＯｘ／ＴｉＮ、ＴｉＮ／ＴａＯｘ／ＴｉＮ、ＴｉＮ／ＴａＯｘ／Ｚｒ／ＴｉＮ、又はＴｉＮ／ＴａＯｘ／Ｚｒ／Ｒｕ／ＴｉＮの積層構造を有するように構成される。
【００６０】
水平電極３１０が金属性物質で形成される場合、情報格納パターン３３０は水平電極３１０とショットキ接合を形成できる。この場合、メモリ要素ＭＥは図９乃至図１２、及び図１４に示したように情報格納パターン３３０を含む構造として具現される。ある実施形態によれば、中間パターン３４０が、図１５に示したように、情報格納パターン３３０と水平電極３１０との間に形成されて、水平電極３１０とともに、整流素子ＲＤとして利用される前記ショットキ接合を構成する。中間パターン３４０は情報格納パターン３３０と水平電極３１０との反応の結果物であり、一実施形態によれば、情報格納パターン３３０と異なる化学的組成を有する。
【００６１】
本発明の技術的思想はこのような実施形態に限定されない。例えば、図１５に示したように、メモリ要素ＭＥの各々は、情報格納パターン３３０に加えて、水平電極３１０と情報格納パターン３３０との間に介在する２端子整流素子ＲＤをさらに包含できる。例えば、整流素子ＲＤは、水平電極３１０と情報格納パターン３３０との間に介在しながら、水平電極３１０と異なる導電形又は異なる仕事関数を有する、中間パターン３４０を通じて具現される。水平電極３１０が半導体に形成される場合、水平電極３１０と中間パターン３４０とはＰＮダイオードを構成する。水平電極３１０が金属性物質で形成される場合、水平電極３１０と中間パターン３４０とはショットキダイオードを構成する。図示しないが、変形された実施形態によれば、整流素子ＲＤは垂直電極３２０と情報格納パターン３３０との間に介在することもあり得る。
【００６２】
図１６は本発明の第１実施形態による半導体メモリ装置のセルアレイ領域を例示する平面図であり、図１７及び図１８は本発明の第１実施形態による半導体メモリ装置のセルアレイ領域を例示する斜視図である。説明を簡単にするために、先に説明された半導体メモリ装置でと同一であるか、或いは重複される構成要素及び関連技術的特徴に対する説明は省略され得る。
【００６３】
図１６乃至図１８を参照すれば、選択構造体２００は平板形状の導電性領域２１０及び垂直方向に離隔されて互いに交差する第１及び第２選択ライン２３１、２３２を含む構造で提供される。メモリ構造体３００は図１５に示したように平板形状の水平電極３１０を含む構造で提供される。例えば、図１７及び図１８に示したように、選択構造体２００及びメモリ構造体３００は各々図２及び図６を参照して説明された構造と実質的に同一の構造を有しており、選択構造体２００の半導体柱２２０はメモリ構造体３００の垂直電極３２０に各々連結される。
【００６４】
図１９及び図２０は本発明の第２実施形態による半導体メモリ装置のセルアレイ領域を例示する平面図及び斜視図である。説明を簡単にするために、先に説明した半導体メモリ装置と同一であるか、或いは重複する構成要素及び関連する技術的特徴に関する説明は省略する。
【００６５】
図１９及び図２０を参照すれば、この実施形態によれば、選択構造体２００は平板形状の導電性領域２１０及び垂直方向に離隔されて互いに交差する第１及び第２選択ライン２３１、２３２を含む構造で提供され、メモリ構造体３００は図１９に示したようにライン形状の水平電極３１０を含む構造で提供される。例えば、図２０に示したように、選択構造体２００及びメモリ構造体３００は各々図２及び図７を参照して説明された構造と実質的に同一の構造を有しており、選択構造体２００の半導体柱２２０はメモリ構造体３００の垂直電極３２０に各々連結される。
【００６６】
図２１及び図２２は本発明の第３実施形態による半導体メモリ装置のセルアレイ領域を例示する平面図及び斜視図である。説明を簡単にするために、先に説明した半導体メモリ装置と同一であるか、或いは重複する構成要素及び関連する技術的特徴に関する説明は省略する。
【００６７】
図２１及び図２２を参照すれば、この実施形態によれば、選択構造体２００は水平方向に分離された共通ソースライン２１０及び共通ソースライン２１０を横切る選択ライン２３０を含む構造で提供され、メモリ構造体３００は図２１に示したようにライン形状の水平電極３１０を含む構造で提供される。例えば、図２２に示したように、選択構造体２００及びメモリ構造体３００は各々図５及び図７を参照して説明された構造と実質的に同一の構造を有しており、選択構造体２００の半導体柱２２０はメモリ構造体３００の垂直電極３２０に各々連結される。一実施形態によれば、水平電極３１０は選択ライン２３０と平行になるように配列される。
【００６８】
図２３及び図２４は本発明の第４実施形態による半導体メモリ装置のセルアレイ領域を例示する平面図及び斜視図である。説明を簡単にするために、先に説明した半導体メモリ装置と同一であるか、或いは重複する構成要素及び関連する技術的特徴に関する説明は省略する。
【００６９】
図２３及び図２４を参照すれば、この実施形態によれば、選択構造体２００は水平方向に分離された共通ソースライン２１０及び共通ソースライン２１０を横切る選択ライン２３０を含む構造で提供され、メモリ構造体３００はライン形状の水平電極３１０を含む構造で提供される。この実施形態によれば、図２３に示したように、垂直電極３２０の両側に配置された一対の水平電極３１０は水平方向に分離される。例えば、図２３に示したように、選択構造体２００及びメモリ構造体３００は各々図５及び図８を参照して説明された構造と実質的に同一の構造を有しており、選択構造体２００の半導体柱２２０はメモリ構造体３００の垂直電極３２０に各々連結される。一実施形態によれば、水平電極３１０は選択ライン２３０と平行になるように配列される。
【００７０】
図２５乃至図２７は本発明の実施形態によるメモリ構造体と選択構造体の間の連結構造を例示する断面図である。
【００７１】
図２５を参照すれば、垂直電極３２０はパイプ形態の第３垂直電極３２３及び第３垂直電極３２３の内部空間を満たす第４垂直電極３２４を包含し、情報格納パターン３３０は第３垂直電極３２３の外側壁を覆う垂直部３３０Ｖ及び垂直部３３０Ｖの底から内側に延伸されて第３垂直電極３２３の底面を覆う水平部３３０Ｈを包含する。
【００７２】
水平部３３０Ｈによって、第３垂直電極３２３の底面は半導体柱２２０の上部領域２２２から離隔される。第４垂直電極３２４は第３垂直電極３２３より低い底面を有しており、情報格納パターン３３０の水平部３３０Ｈを貫通して半導体柱２２０の上部領域２２２に直接接触する。水平部３３０Ｈは第４垂直電極３２４の下部側壁に直接接触する。
【００７３】
第３及び第４垂直電極３２３、３２４は互に異なる蒸着工程を通じて独立的に形成され得る。例えば、第３垂直電極３２３は蒸着段階及び異方性蝕刻段階を含むスペーサ形成工程を通じて形成でき、情報格納パターン３３０を貫通して上部領域２２２を露出させるように形成される。これによって、上部領域２２２を露出させるために情報格納パターン３３０を蝕刻する工程で発生する可能性がある、情報格納パターン３３０に対する蝕刻損傷は、第３垂直電極３２３の存在によって予防できる。
【００７４】
図２６を参照すれば、情報格納パターン３３０は図１２を参照して説明した構造に形成される。この場合、情報格納パターン３３０は水平電極３１０に設けた前記ホールの側壁上に局所化されるので、垂直電極３２０は、情報格納パターン３３０による断線の問題無しで、半導体柱２２０の上部領域２２２に直接連結できる。
【００７５】
図２７を参照すれば、情報格納パターン３３０は水平電極３１０に設けた前記ホールの内壁と垂直電極３２０の側壁との間から水平的に延伸されて水平電極３１０の上部面及び下部面を覆う。即ち、情報格納パターン３３０は“Ｕ”字状の垂直方向断面を有するように形成される。この場合、情報格納パターン３３０は水平電極３１０に隣接する領域の内に局所化されるので、垂直電極３２０は、情報格納パターン３３０による断線の問題無しで、半導体柱２２０の上部領域２２２に直接連結できる。
【００７６】
図２８及び図２９は本発明の実施形態による半導体装置を含む電子装置を図式的に説明するための図面である。
【００７７】
図２８を参照すれば、本発明の実施形態による半導体装置を含む電子装置１３００は例えば、ＰＤＡ、ラップトップ（ｌａｐｔｏｐ）コンピュータ、携帯用コンピュータ、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機、携帯電話、デジタル音楽再生器（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、有無線電子機器又はこれらの中の少なくとも２つを含む複合電子装置の中の１つであるが、これらに限られない。電子装置１３００は例えば、バス１３５０を通じて互に結合した制御器１３１０、キーパッド、キーボード、画面（ｄｉｓｐｌａｙ）のような入出力装置１３２０、メモリ１３３０、無線インタフェイス１３４０を包含し、制御器１３１０は例えば１つ以上のマイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ、又はこれと類似なものを包含する。
メモリ１３３０は例えば制御器１３１０によって実行される命令語を格納するのに使用される。メモリ１３３０はまた、使用者データを格納するのに使用でき、上述した本発明の実施形態による半導体装置を包含する。電子装置１３００はＲＦ信号で通信する無線通信ネットワークにデータを送信するか、或いはネットワークからデータを受信するために無線インタフェイス１３４０を使用できる。例えば無線インタフェイス１３４０はアンテナ、無線トランシーバ等を包含する。
電子装置１３００はＣＤＭＡ、ＧＳＭ(登録商標)、ＮＡＤＣ、Ｅ−ＴＤＭＡ、ＷＣＤＭＡ、ＣＤＭＡ２０００、Ｗｉ−Ｆｉ、Ｍｕｎｉ Ｗｉ−Ｆｉ、Ｂｌｕｅｔｏｏｔｈ(登録商標)、ＤＥＣＴ、Ｗｉｒｅｌｅｓｓ ＵＳＢ、Ｆｌａｓｈ−ＯＦＤＭ、ＩＥＥＥ ８０２．２０、ＧＰＲＳ、ｉＢｕｒｓｔ、ＷｉＢｒｏ、ＷｉＭＡＸ、ＷｉＭＡＸ−Ａｄｖａｎｃｅｄ、ＵＭＴＳ−ＴＤＤ、ＨＳＰＡ、ＥＶＤＯ、ＬＴＥ−Ａｄｖａｎｃｅｄ、ＭＭＤＳ等の通信システムの通信インタフェイスプロトコルを具現するのに利用される。
【００７８】
図２９を参照すれば、本発明の実施形態による半導体装置はメモリシステムを具現するために使用される。メモリシステム１４００は大容量のデータを格納するためのメモリ素子１４１０及びメモリコントローラ１４２０を包含できる。メモリコントローラ１４２０はホスト１４３０の読出し／書込み要請に応答してメモリ素子１４１０から格納されたデータを読み出す、又は書き込むようにメモリ素子１４１０を制御する。メモリコントローラ１４２０はホスト１４３０、例えばモバイル機器又はコンピュータシステムから提供されるアドレスをメモリ素子１４１０の物理的なアドレスにマッピングするためのアドレスマッピングテーブル（Ａｄｄｒｅｓｓ ｍａｐｐｉｎｇ ｔａｂｌｅ）を構成できる。メモリ素子１４１０は上述した本発明の実施形態による半導体装置を包含できる。
【００７９】
上述された実施形態で開示された半導体装置は多様な形態の半導体パッケージで具現され得る。例えば、本発明の実施形態による半導体装置は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅ（ＣＳＰ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等の何れかの方式でパッケージングされる。
【００８０】
本発明の実施形態による半導体装置が実装されたパッケージは、前記半導体装置を制御するコントローラ及び／又は論理素子等をさらに包含することもあり得る。
以上、添付した図面を参照して本発明の諸実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明がその技術的思想や必須の特徴を変形することなく、他の具体的な形態でも実施できることを理解できるであろう。従って、以上で記述した実施形態は全て例示的であって本発明をを限定するものではないことを理解しなければならない。
【符号の説明】
【００８１】
１００ 下部構造体
２００ 選択構造体
２１０ 導電性領域、共通ソース領域、共通ソースライン、共通ソース
２２０ 半導体柱
２２１ 下部領域
２２２ 上部領域
２３０ 選択ライン
２３１ 第１選択ライン
２３２ 第２選択ライン
２４１ 第１絶縁膜
２５０ 選択ゲート誘電膜
２５１ 第１絶縁パターン
２５２ 第２絶縁パターン
３００ メモリ構造体
３１０ 水平電極
３２０ 垂直電極
３２１ 第１垂直電極
３２２ 第２垂直電極
３２３ 第３垂直電極
３２４ 第４垂直電極
３３０ 情報格納パターン、メモリ要素
３３０Ｖ 垂直部
３３０Ｈ 水平部
ＭＥ メモリ要素
ＲＤ 整流素子
３４０ 中間パターン
３５１ 層間絶縁膜
３５２ キャッピング膜
３５３ 上部絶縁膜
３６０ 埋め込み絶縁膜
１３００ 電子装置
１３１０ 制御器
１３２０ 入出力装置
１３３０ メモリ
１３４０ 無線インタフェイス
１３５０ バス
１４００ メモリシステム
１４１０ メモリ素子
１４２０ メモリコントローラ
１４３０ ホスト
【技術分野】
【０００１】
本発明は半導体メモリ装置に係り、より具体的には多次元的に配列されたメモリセルアレイを有するメモリ装置に関する。
【背景技術】
【０００２】
移動通信及びコンピューター等の電子産業の発展に従って、高速読出し／書込み動作、不揮発性及び低い動作電圧等の特性を有する半導体装置が要求されている。しかし、現在使用されるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びフラッシュメモリ（ＦＬＡＳＨ ｍｅｍｏｒｙ）等のメモリ装置はこのような特性を全ては充足させていない。
【０００３】
例えば、前記ＤＲＡＭの単位セルは１つのキャパシタとこれを制御するための１つのトランジスタを具備するので、ＮＡＮＤフラッシュメモリに比べて相対的に大きい単位セル面積を有する。また、ＤＲＡＭはキャパシタに情報を格納するので、公知されたようにリフレッシュ動作を必要とする揮発性メモリ装置である。前記ＳＲＡＭは速い動作速度を有するが、同様に揮発性メモリ装置の１つであり、特に単位セルは６つのトランジスタで構成されるので、単位セル面積が非常に大きい短所を有する。前記フラッシュメモリは不揮発性メモリ装置でありながら、（特にＮＡＮＤ形フラッシュメモリ装置の場合）現存するメモリ装置中の最も高い集積度を提供するが、公知されたように動作速度が遅い短所を有する。
【０００４】
これによって、最近には高速読出し／書込み動作が可能であり、不揮発性を有し、リフレッシュ動作が不必要で且つ、動作電圧が低い、次世代メモリ装置に対する研究が活発に進められている。相変化ランダムアクセスメモリ（ｐｈａｓｅ ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＰＲＡＭ）、磁気ＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ、ＭＲＡＭ）又は抵抗ＲＡＭ（ｒｅｓｉｓｔａｎｃｅ ＲＡＭ、ＲｅＲＡＭ）等はこのような技術的要求を充足することが期待される次世代メモリ装置である。それにも拘わらず、このような次世代メモリ装置が量産段階に進入するためには、市場が要求するメモリ容量を具現できる技術が準備されなければならない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国公開特許第１０−２０１１−００２１４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、増加されたメモリ容量を具現できるメモリ装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記の目的を達成するためになされた本発明の実施形態は、水平な共通導電領域と、前記共通導電領域に一端が電気的に連結された複数個の、離隔されて前記共通導電領域の上に配置された垂直な半導体柱と、を含むメモリ装置を提供する。前記メモリ装置は、前記共通導電領域の上の第１レベルで前記少なくとも１つの半導体柱の少なくとも何れか１つの側壁に隣接する少なくとも１つの水平な第１選択ラインと、前記共通導電領域の上の第２レベルで前記少なくとも１つの半導体柱の前記少なくとも１つの側壁に隣接する少なくとも１つの水平な第２選択ラインと、をさらに含む。前記メモリ装置は、前記半導体柱の各々の他端の上に配置されて電気的に連結された複数個の垂直電極と、前記共通導電領域の上に積層され、前記垂直電極の側壁と隣接配置された複数個の水平電極をさらに含む。可変抵抗性のメモリ要素が前記垂直及び水平電極の間に介在される。
【０００８】
一実施形態において、前記半導体柱は前記共通導電領域の上に２次元的に配列され得る。
前記共通導電領域は前記半導体柱各々の水平方向の幅の少なくとも１０倍である幅を有することができる。
一実施形態において、メモリ装置は前記少なくとも１つの半導体柱の前記側壁と前記少なくとも１つの第１選択ラインとの間に、そして前記少なくとも１つの半導体柱の前記側壁と前記少なくとも１つの第２選択ラインとの間に介在された少なくとも１つの絶縁領域をさらに包含できる。
一実施形態において、前記共通導電領域はドーピングされた半導体膜を包含できる。前記半導体柱の各々は前記共通導電領域及び前記垂直電極に各々隣接する下部及び上部領域を包含できる。前記下部領域は前記共通導電領域と異なる導電形及び／又は不純物濃度を有することができる。
一実施形態によれば、前記半導体柱の各々は前記共通導電領域及び前記垂直電極に各々隣接する下部及び上部領域を包含できる。前記少なくとも１つの第１選択ラインと前記少なくとも１つの第２選択ラインとは前記半導体柱の前記下部領域と対向し得る。前記下部領域は前記共通導電領域と異なる導電形を有し、前記上部領域は前記共通導電領域と同一の導電形を有することができる。
一実施形態において、前記少なくとも１つの第１選択ラインは前記少なくとも１つの第２選択ラインと異なる厚さ、不純物濃度、物質、及び／又は幅を有することができる。
一実施形態において、前記メモリ要素は整流特性を提供するように構成され得る。
例えば、前記メモリ要素各々は少なくとも１つの可変抵抗体と、前記水平及び垂直電極の中の少なくとも１つと前記可変抵抗体との間に介在されて整流特性を提供する少なくとも１つのパターンを包含できる。
一実施形態において、前記半導体柱は前記少なくとも１つの第１選択ライン及び前記少なくとも１つの第２選択ラインを貫通できる。
一実施形態において、前記メモリ装置は前記垂直電極の上面を覆う絶縁膜をさらに包含できる。
【０００９】
一実施形態において、前記垂直電極の各々は、前記メモリ要素の内側壁に隣接する第１導電領域と、前記第１導電領域によって定義される空間の内に配置される第２導電領域を包含できる。前記第２導電領域の底面は前記第１導電領域の底面より下部の半導体柱にさらに近いことがあり得る。
前記第１導電領域は前記下部の半導体柱から離隔され、前記第２導電領域は前記下部の半導体柱に直接接触することができる。
前記メモリ要素の各々は前記水平電極の中の１つと前記第１導電領域との間に配置された垂直部分と、前記垂直部分の底から内側に延長されて前記第１導電領域の底面を覆う水平部分を含む情報格納パターンを包含できる。前記第１導電領域は前記水平部分によって前記下部の半導体柱から離隔され得る。
一実施形態において、前記装置は隣接する前記水平電極の間に介在される層間絶縁領域をさらに包含できる。前記メモリ要素は前記層間絶縁領域によって互いに垂直方向に離隔され得る。前記層間絶縁領域は前記垂直方向に離隔されたメモリ要素の間の空間において前記垂直電極に直接接触することができる。
一実施形態において、前記垂直電極は前記水平電極を貫通できる。
一実施形態において、前記水平電極は各々水平プレートを含み、及び／又は、前記水平電極は前記共通導電領域より高いレベルに各々配置された複数個の平行なラインを包含できる。
前記少なくとも１つの第２選択ラインは、前記共通導電領域と反対側の、前記少なくとも１つの第１選択ラインの側面の上に配置され、前記少なくとも１つの第２選択ラインは前記水平電極と整列され得る。
一実施形態において、選択ゲート誘電領域が前記半導体柱の側壁の上に配置され得る。
前記半導体柱の側壁は前記選択ゲート誘電領域によって被覆され得る。
前記選択ゲート誘電領域は前記少なくとも１つの第１選択ラインのレベルに配置された第１誘電領域と、前記少なくとも１つの第２選択ラインのレベルに配置された第２誘電領域と、を包含できる。
【００１０】
本発明の実施形態は、水平な共通導電領域と、前記共通導電領域の上に配置された選択構造体とを含むメモリ装置を提供する。前記選択構造体は、前記共通導電領域に一端が電気的に連結され、互いに離隔された垂直な半導体柱のアレイ、前記共通導電領域の上で互いに平行に延長され、前記垂直な半導体柱の側壁に対向する側面を含む水平な第１選択ライン、前記水平な第１選択ラインの上で互いに平行に延長され前記水平な第１選択ラインと交差し前記垂直な半導体柱の側面に対向する側面を包含する水平な第２選択ライン、及び前記水平な第１選択ラインと前記垂直な半導体柱との間に、そして前記水平な第２水平選択ラインと前記垂直な半導体柱との間に介在される少なくとも１つの誘電パターンを含む。前記メモリ装置は前記選択構造体の上に配置され、前記垂直な半導体柱に電気的に連結されたメモリセルを含むメモリセルアレイをさらに含む。
【００１１】
一実施形態において、前記垂直な半導体柱は前記水平な第１及び第２選択ラインを貫通できる。
一実施形態において、前記メモリセルアレイは３次元的に配列され得る。
前記３次元メモリセルアレイは前記半導体柱の各々に電気的に連結され、前記半導体柱の各々の上に配置された複数個の垂直電極、前記選択構造体の上に積層され、前記垂直電極の側面を向かう側面を含む複数個の水平電極、及び前記垂直及び水平電極の間に介在されたメモリ要素を包含できる。
前記垂直電極は前記水平電極に設けたホール（貫通孔）を貫通できる。
前記水平電極は積層されたプレート電極を包含できる。
前記水平電極は前記選択構造体より高いレベルに各々配置された複数個の平行ラインを包含できる。
【発明の効果】
【００１２】
本発明の実施形態によれば、下部構造体の上には２次元的に配列された垂直電極を含むメモリ構造体が配置され、前記下部構造体と前記メモリ構造体との間には前記垂直電極の中の１つを一意的に選択できるようにする選択構造体が配置される。前記選択構造体は、前記垂直電極の下に各々配置される半導体柱を利用して具現される、スイッチング素子を包含できる。その結果、前記スイッチング素子は減少された占有面積を有するように形成でき、これは本発明による半導体メモリ装置のメモリ容量を増加させ得る。
これに加えて、前記メモリ構造体を３次元的に配列されたメモリセルを包含でき、その結果、本発明の実施形態による半導体メモリ装置は２次元的に配列されたメモリセルを含む装置に比べて増加されたメモリ容量を有することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態による半導体メモリ装置のセルアレイ領域を概略的に説明するための斜視図である。
【図２】本発明の一実施形態による選択構造体を例示する斜視図である。
【図３】本発明の一実施形態による選択構造体の例示する断面図である。
【図４】本発明の一実施形態による選択構造体の例示する断面図である。
【図５】本発明の他の実施形態による選択構造体を例示する斜視図である。
【図６】本発明の実施形態によるメモリ構造体を例示する斜視図である。
【図７】本発明の実施形態によるメモリ構造体を例示する斜視図である。
【図８】本発明の実施形態によるメモリ構造体を例示する斜視図である。
【図９】本発明の実施形態によるメモリ構造体の例示する断面図である。
【図１０】本発明の実施形態によるメモリ構造体の例示する断面図である。
【図１１】本発明の実施形態によるメモリ構造体の例示する断面図である。
【図１２】本発明の実施形態によるメモリ構造体の例示する断面図である。
【図１３】本発明の一部実施形態によるメモリ構造体の一側面を例示する斜視図である。
【図１４】本発明の実施形態による単位セルの構造を例示する断面図である。
【図１５】本発明の実施形態による単位セルの構造を例示する断面図である。
【図１６】本発明の実施形態による半導体メモリ装置のセルアレイ領域を例示する平面図である。
【図１７】本発明の実施形態による半導体メモリ装置のセルアレイ領域を例示する斜視図である。
【図１８】本発明の実施形態による半導体メモリ装置のセルアレイ領域を例示する斜視図である。
【図１９】本発明の他の実施形態による半導体メモリ装置のセルアレイ領域を例示する平面図及び斜視図である。
【図２０】本発明の他の実施形態による半導体メモリ装置のセルアレイ領域を例示する平面図及び斜視図である。
【図２１】本発明のその他の実施形態による半導体メモリ装置のセルアレイ領域を例示する平面図及び斜視図である。
【図２２】本発明のその他の実施形態による半導体メモリ装置のセルアレイ領域を例示する平面図及び斜視図である。
【図２３】本発明のその他の実施形態による半導体メモリ装置のセルアレイ領域を例示する平面図及び斜視図である。
【図２４】本発明のその他の実施形態による半導体メモリ装置のセルアレイ領域を例示する平面図及び斜視図である。
【図２５】本発明の実施形態によるメモリ構造体と選択構造体との間の連結構造を例示する断面図である。
【図２６】本発明の実施形態によるメモリ構造体と選択構造体との間の連結構造を例示する断面図である。
【図２７】本発明の実施形態によるメモリ構造体と選択構造体との間の連結構造を例示する断面図である。
【図２８】本発明の実施形態による半導体装置を含む電子装置を図式的に説明するための図面である。
【図２９】本発明の実施形態による半導体装置を含む電子装置を図式的に説明するための図面である。
【発明を実施するための形態】
【００１４】
本発明の長所及び特徴、そしてそれを達成する方法は添付した図面と共に詳細に後述した実施形態を参照すれば明確になるであろう。しかし本発明は、以下で開示する実施形態に限定されず、相異なる多様な形態に具現できる。即ち、本実施形態は単に、本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるための提供されるものであり、本発明は請求の範囲のみによって定義される。明細書の全文に亘り同一参照符号は同一構成要素を称する。
【００１５】
本明細書で使用される用語は、実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で単数形は、明文で特に言及しない限り、複数形も含む。明細書で使用される‘含む（包含する）（ｃｏｍｐｒｉｓｅ、ｃｏｍｐｒｉｓｉｎｇ）’は、言及された構成要素段階、動作、及び／又は素子が、１つ以上の他の構成要素段階、動作、及び／又は素子の存在又は追加を排除しないことを意味する。また、本明細書で、或る膜が他の膜又は基板上にあると言及される場合にそれは、該或る膜が該他の膜又は基板上に直接形成される場合か、或いはそれらの間に第３の膜が介在する場合の何れか、を意味する。
【００１６】
また、本明細書で記述する実施形態は、本発明の理想化された例示図である断面図及び／又は平面図を参照して説明される。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張される場合がある。従って、製造技術及び／又は許容誤差等によって、例示図の形態は実行時には変形され得る。従って、本発明の実施形態は図示された特定形態に制限されず、製造工程によって生成される形態の変化も含む。例えば、直角に図示された蝕刻領域の隅は、実行時にはラウンドされるか、或いは所定の曲率を有する形態であり得る。従って、図面で例示された領域は概略的な属性を有し、図面で例示された領域の形状は単に素子の領域の特定形態を例示するためであり、発明の範疇を制限するものではない。
【００１７】
図１は本発明の実施形態による半導体メモリ装置のセルアレイ領域を概略的に説明するための斜視図である。
【００１８】
図１を参照すれば、半導体メモリ装置のセルアレイ領域は下部構造体１００、前記下部構造体１００の上に配置されるメモリ構造体３００、及び前記下部構造体１００と前記メモリ構造体３００との間に介在する選択構造体２００を包含する。
【００１９】
一実施形態で、下部構造体１００は選択構造体２００及びメモリ構造体３００を形成するための基底構造（ｂａｓｅ ｓｔｒｕｃｔｕｒｅ）として機能することができる。例えば、下部構造体１００は半導体、絶縁体、及び／又は導電体を含む基板である。本発明の一実施形態によれば、下部構造体１００はシリコンウエハ又は（これを加工した結果物として提供される）シリコン基板からなる。
【００２０】
メモリ構造体３００は３次元的に配列されたメモリセルを包含する。例えば、前記メモリセルは下部構造体１００の上へ互に異なる垂直（ｚ）レベルに位置する複数のｘ−ｙ平面に実質的に形成された２次元的に配列されたアレイの積層体として配列される。メモリ構造体３００は下部構造体１００と実質的に平行なｘ−ｙ平面の上に置かれる複数の水平電極及び前記水平電極を横切る複数の垂直電極を包含する。前記メモリセルの各々は前記水平電極及び前記垂直電極の交差する領域に配置される。
【００２１】
選択構造体２００はメモリ構造体３００の前記垂直電極の一つを一意的に（ｕｎｉｑｕｅｌｙ）選択できるように構成される。例えば、前記選択構造体２００は前記下部構造体１００の上に２次元的に又は３次元的に配列される選択素子を包含し、前記選択素子は前記垂直電極の中の相応する１つに物理的に連結される。以下に多様な実施形態を参照してより詳細に説明されるように、前記選択素子は前記垂直電極に電気的に連結されるように構成される。
【００２２】
図２は本発明の一実施形態による選択構造体を例示する斜視図であり、図３及び図４は本発明の一実施形態による選択構造体を例示する断面図である。
【００２３】
図２を参照すれば、選択構造体２００は導電性領域２１０、導電性領域２１０の上に配置される半導体柱２２０、及び導電性領域２１０の上に配置されて半導体柱２２０を横切る選択ライン２３０を包含する。
【００２４】
導電性領域２１０はメモリ構造体３００と外部回路との電気的信号（例えば、電流又は電圧）を交換するための経路として使用される。（ここで、前記外部回路は、前記セルアレイ領域の外側に配置される、前記半導体メモリ装置の一部分である）。このために、導電性領域２１０は下部構造体１００、即ち、前記シリコン基板に比べて低い比抵抗を有する１つ或いはその以上の物質で形成される。例えば、導電性領域２１０はドーピングされた半導体、金属、導電性金属窒化物、シリサイド、又は（炭素ナノチューブ又はグラフェン等のような）ナノ構造体の中の少なくとも１つを包含する。一実施形態によれば、下部構造体１００はシリコン基板であり、導電性領域２１０は前記シリコン基板と異なる導電形を有する高濃度の不純物領域である。例えば、導電性領域２１０は前記シリコン基板をそれと異なる導電形を有する不純物でドーピングすることによって形成される。
【００２５】
半導体柱２２０は、導電性領域２１０との接触領域において非オーミック接触抵抗特性を呈する物質で形成される。例えば、半導体柱２２０は導電性領域２１０と異なるフェルミレベルを有する半導体又は（炭素ナノチューブ又はグラフェン等のような）ナノ構造体を包含する。一実施形態によれば、導電性領域２１０がドーピングされた半導体である場合、半導体柱２２０は導電性領域２１０と異なる導電形を有する部分を有する。例えば、図３及び図４に例示したように、半導体柱２２０の各々は上部領域２２２及び、上部領域２２２と導電性領域２１０との間に介在する下部領域２２１を包含し、この場合、上部領域２２２は導電性領域２１０の同一の導電形を有し、下部領域２２１は上部領域２２２と異なる導電形を有する。
【００２６】
半導体柱２２０は、単結晶又は多結晶構造を有するように形成される。一実施形態によれば、半導体柱２２０は導電性領域２１０、即ち前記シリコン基板をシード層に使用して形成されるエピタキシァル層である。この場合、半導体柱２２０は、結晶欠陥で構成される識別できる境界面（ｉｎｔｅｒｆａｃｉａｌ ｓｕｒｆａｃｅ）無しで、導電性領域２１０の上部面に直接接触する。
【００２７】
半導体柱２２０は導電性領域２１０の上に２次元的に配列される。即ち、半導体柱２２０は導電性領域２１０の上に共通に連結され、導電性領域２１０は半導体柱２２０によって共有される共通配線として機能することができる。このような理由で、導電性領域２１０は以下で“共通ソース領域”と称される。一実施形態によれば、半導体柱２２０の各々は円筒形シリンダ状を有し、互いに離隔される。
【００２８】
選択ライン２３０は半導体柱２２０の側壁に対向する、即ち、半導体柱２２０の側壁に面する内壁を有する貫通孔を備える。選択ライン２３０と半導体柱２２０との配列は金属−酸化膜−半導体（ＭＯＳ）キャパシタを構成する。
及び／又は、選択ライン２３０は、ＭＯＳ電界効果トランジスタのゲート電極として使用され、その場合、半導体柱２２０の上部及び下部領域２２２、２２１は各々、該ＭＯＳ電界効果トランジスタのドレーン電極とチャンネル領域として使用される。
このようなトランジスタを提供するために、選択構造体２００は選択ライン２３０と半導体柱２２０との間に介在する選択ゲート誘電膜２５０をさらに包含する。選択ライン２３０の各々はそれに隣接する半導体柱２２０の中の相応する少なくとも１つの電位を、容量性カップリングを通じて実質的に制御するように構成される。例えば、半導体柱２２０のエネルギバンド構造はそれに隣接する選択ライン２３０の中の１つへ印加される電圧によって反転され、選択ゲート誘電膜２５０はこのようなエネルギバンド構造での反転が具現できる厚さに形成される。
【００２９】
本実施形態によれば、選択ライン２３０は第１のｘ−ｙ平面の上に配列される複数の第１選択ライン２３１及び第１選択ライン２３１と異なる高さに位置する第２のｘ−ｙ平面の上に配列される複数の第２選択ライン２３２を包含する。第１選択ライン２３１は第２選択ライン２３２を横断する。例えば、第１選択ライン２３１はｘ方向に沿って平行に延伸され、第２選択ライン２３２は第１選択ライン２３１の上でｙ方向に平行に延伸される。しかし、本発明の技術的思想は、第１及び第２選択ライン２３１、２３２を前記配列に限定するものではない。
【００３０】
第１及び第２選択ライン２３１、２３２は各々、１次元的に配列された複数の半導体柱２２０の側壁に対向する、即ち、半導体柱２２０の側壁に面する内壁を有する貫通孔（ホール）を備える。第１及び第２選択ライン２３１、２３２はＭＯＳキャパシタの電極又はＭＯＳ電界効果トランジスタのゲート電極として使用される。例えば、第１及び第２選択ライン２３１、２３２は各々、前記ホールを有し、半導体柱２２０は前記ホールを貫通して配置される。
【００３１】
この場合、選択ゲート誘電膜２５０の各々は前記ホールの中の相応する１つの内壁の上に配置されて、選択ライン２３０と半導体柱２２０とを空間的に、そして電気的に分離する。例えば、図２及び図３に例示したように、選択ゲート誘電膜２５０は、第１選択ライン２３１のホール内に配置される第１絶縁パターン２５１、及び第２選択ライン２３２のホール内に配置され、第１絶縁パターン２５１と垂直方向に離隔された第２絶縁パターン２５２を包含する。
又は変形実施形態として、選択ゲート誘電膜２５０の各々は第１選択ライン２３１のホール内から延伸されて第２選択ライン２３２のホール内に到達する。例えば、図４に例示したように、半導体柱２２０の各々の側壁は選択ゲート誘電膜２５０の中の相応する１つによって共通に完全に被覆される。
【００３２】
上述したように、この実施形態によれば、第１及び第２選択ライン２３１、２３２が互に交差するように配置されるので、半導体柱２２０の中の何れか１つの上部領域２２２を導電性領域２１０に選択的に連結できる。例えば、第１選択ライン２３１の中の何れか１つと第２選択ライン２３２の中の何れか１つを選択すれば、これらの交差点に位置する半導体柱２２０の中の相応する１つの下部領域２２１が選択的に反転されたエネルギバンド構造を有することになる。
【００３３】
一方、上部領域２２２が導電性領域２１０に電気的に連結されるためには、少なくとも、第１及び第２選択ライン２３１、２３２の各々に隣接する半導体柱２２０の両部分が全て反転されたエネルギバンド構造を有するのみでなく、反転された両部分が電気的に互に連結されなければならない。このような技術的要求は以下の２つの方式の何れを通じても充足される。
例えば、下部領域２２１は、垂直方向の位置に関して第１及び第２選択ライン２３１、２３２の間に、上部領域２２２と同一な導電形を有するように形成される連結不純物領域（図示せず）をさらに包含し、その結果として、第１及び第２選択ライン２３１、２３２によって、各々反転されたエネルギバンド構造を有する両部分は前記連結不純物領域を通じて直列に連結される。
又は、第１及び第２選択ライン２３１、２３２は、前記反転される両部分が垂直方向の位置に関して的に重畳する程度に近接して形成される。この場合、前記反転される両部分は直接、直列に連結される。
【００３４】
一実施形態によれば、第１選択ライン２３１は、厚さ、不純物濃度、物質又は幅の中の少なくとも１つで、第２選択ライン２３２と異なり得る。このような差異は、半導体柱２２０を活性領域として使用するＭＯＳ電界効果トランジスタの電気的特性の微細な調節を可能にする。
【００３５】
一実施形態によれば、第１選択ライン２３１及び第２選択ライン２３２は半導体柱２２０及び導電性領域２１０から電気的に分離される。このため、選択構造体２００は、第１選択ライン２３１の相互間、第１選択ライン２３１と導電性領域２１０との間、そして第２選択ライン２３２の相互間、の各々に介在する少なくとも１つの絶縁膜をさらに包含できる。例えば、第１絶縁膜２４１が第１選択ライン２３１と導電性領域２１０との間に介在される。
【００３６】
図５は本発明の他の実施形態による選択構造体を例示する斜視図である。説明を簡単にするために、先に説明された選択構造体と同一であるか、或いは重複される構成要素及び関連技術的特徴に対する説明は省略され得る。
【００３７】
図５を参照すれば、この実施形態によれば、導電性領域２１０は水平的に分離され、その各々はライン形態である複数の部分（以下、“共通ソースライン”）を含み、選択ライン２３０全ては１つのｘ−ｙ平面の上で共通ソースライン２１０を横切るように配置される。
【００３８】
一実施形態によれば、共通ソースライン２１０は互いに平行に配置され、その各々の上部には複数の半導体柱２２０が接続される。１つの共通ソースライン２１０に接続する半導体柱２２０は選択ライン２３０を貫通する。例えば、共通ソースライン２１０は半導体柱２２０を互いに連結し、選択ライン２３０に設けたホールの内壁は、共通ソースライン２１０を横切る方向に沿って複数の半導体柱２２０の側壁に対向する。従って、共通ソースライン２１０の中の１つと選択ライン２３０の中１つとが選択されれば、共通ソースライン２１０と選択ライン２３０との交差点に位置する１つの半導体柱２２０が唯一に選択される。
【００３９】
この実施形態によれば、共通ソースライン２１０、下部領域２２１及び上部領域２２２は、各々、選択ライン２３０をゲート電極として有するＭＯＳ電界効果トランジスタのソース電極とチャンネル領域、及びドレーン電極として使用される。これに加えて、選択ゲート誘電膜２５０が半導体柱２２０と選択ライン２３０との間に介在して、前記ＭＯＳ電界効果トランジスタのゲート絶縁膜として機能する。
【００４０】
図６乃至図８は本発明の実施形態によるメモリ構造体を例示する斜視図であり、図９乃至図１２は本発明の実施形態によるメモリ構造体の例を図示する断面図である。図１３は本発明の一部実施形態によるメモリ構造体の一側面を例示する斜視図である。また、図１４及び図１５は本発明の実施形態による単位セルの構造を例示する断面図である。
【００４１】
図６乃至図８を参照すれば、本発明の実施形態によるメモリ構造体３００は前記ｘ−ｙ平面と平行しながら、下部構造体１００の上に積層された複数の水平電極３１０、及び前記ｘ−ｙ平面に対して垂直方向に沿って水平電極３１０と交差する複数の垂直電極３２０を包含する。これに加えて、メモリ構造体３００は水平電極３１０及び垂直電極３２０の側壁の間に介在される情報格納パターン３３０をさらに包含できる。
【００４２】
一実施形態によれば、図６に図示したように、水平電極３１０は平板形状であり得る。例えば、平面積の観点で、水平電極３１０の面積は垂直電極３２０の断面積に比べて１０倍或いはその以上であり、水平電極３１０の各々は水平電極３１０を貫通する複数のホールを有する。垂直電極３２０は水平電極３１０の前記ホールを貫通し、垂直電極３２０の各々は上述した選択構造体２００の半導体柱２２０の中の対応する１つに連結される。
【００４３】
他の実施形態によれば、図７に示したように、水平電極３１０は３次元的に配列される。水平電極３１０は複数の垂直電極３２０を横切るライン形状を有する。例えば、各々の水平電極３１０の長さは各々の垂直電極３２０の断面の幅の１０倍或いはその以上であり、各々の水平電極３１０の幅は各々の垂直電極３２０断面の幅の３倍以下である。水平電極３１０の各々は水平電極３１０の各々を貫通する複数のホールを有し、垂直電極３２０は互いに異なる高さに位置する水平電極３１０の前記ホールを垂直に貫通する。図６と同様に、垂直電極３２０の各々は上述した選択構造体２００の半導体柱２２０の中の対応する１つに連結される。
【００４４】
その他の実施形態によれば、図８に示したように、水平電極３１０は複数の垂直電極３２０を横切るライン形状を有する。この実施形態によれば、垂直電極３２０は、少なくとも１次元的に配列される複数の垂直電極３２０を含む領域の内で、水平方向に分離される。
【００４５】
例えば、一実施形態で、垂直電極３２０の各々の左側及び右側に位置する一対の水平電極３１０は水平方向に分離されて、互いに異なる電位を有する。一実施形態によれば、図示しないが、前記一対の水平電極３１０の中の１つは左側終端を通じて外部回路に連結され、その他の１つは右側終端を通じて他の外部回路に連結される。
【００４６】
又は、他の実施形態で、垂直電極３２０の各々の左側及び右側に位置する一対の水平電極３１０は電気的に連結されて等電位を有する。例えば、垂直電極３２０の各々は、それが貫通する、少なくとも１つのホール（前記一対の水平電極３１０に挟まれた間隙）を定義するように形成されるが、図６及び図７を参照して説明された実施形態と異なり、複数の垂直電極３２０が前記ホールの各々を貫通するように配置される。
【００４７】
図９乃至図１２を参照すれば、層間絶縁膜３５１が垂直方向に積層された複数の水平電極３１０の間に配置されてこれらを電気的に分離する。一実施形態で、水平電極３１０の中の最上部層の上部にはキャッピング膜３５２が配置される。キャッピング膜３５２は垂直電極３２０に対して蝕刻選択性を有する物質で形成され、これによって、垂直電極３２０又は情報格納パターン３３０を水平方向に分離させるノード分離工程で、蝕刻停止膜として利用される。これに加えて、上部絶縁膜３５３が配置されて、垂直電極３２０の上部面を覆う。
【００４８】
垂直電極３２０の各々は、導電性物質、例えばドーピングされた半導体、金属、導電性金属窒化物、シリサイド、及び／又はナノ構造体（例：炭素ナノチューブ又はグラフェン等のような）を包含する。一実施形態によれば、垂直電極３２０の各々は上述した導電性物質の中で選択された少なくとも何れか１つで形成される。例えば、図９に示したように、垂直電極３２０の各々は実質的に長方形の垂直断面を有する円筒形シリンダ形態の単一導電パターンである。
【００４９】
一実施形態によれば、垂直電極３２０の各々は図１０に示したように、“Ｕ”字形態の垂直断面を有するカップ形態の単一導電パターンである。垂直電極３２０がカップ形態である場合、図１０に示したように、垂直電極３２０の内部空間は埋め込み絶縁膜３６０で満たされ得る。
【００５０】
他の実施形態によれば、垂直電極３２０の各々は上述した導電性物質の中で選択された複数の物質で形成され得る。例えば、図１１及び図１２に示したように、垂直電極３２０はカップ形態の第１垂直電極３２１及びこれを満たす円筒形シリンダ形態の第２垂直電極３２２を包含する。第２垂直電極３２２は第１垂直電極３２１より低いか、或いは実質的に同一の比抵抗を有する物質で形成される。例えば、第１垂直電極３２１はドーピングされた多結晶シリコンで形成され、第２垂直電極３２２は金属又は第１垂直電極３２１と同一の導電形の不純物が高濃度にドーピングされた多結晶シリコンで形成される。
【００５１】
情報格納パターン３３０の各々は垂直電極３２０の中の対応する１つの外側壁を覆うように形成される。例えば、図９乃至図１１に示したように、情報格納パターン３３０の各々は垂直方向に積層された複数の水平電極３１０の備えるホールを貫通するように形成される。この場合、情報格納パターン３３０の各々は、前記ホールの内壁を通じて、複数の水平電極３１０に連結される。情報格納パターン３３０の各々において、水平電極３１０に隣接する部分が本発明によるメモリ要素として使用される。即ち、図９乃至図１１に図示された情報格納パターン３３０の各々は垂直方向に配列される複数のメモリ要素を包含することになる。
【００５２】
他の実施形態によれば、図１２に示したように、垂直電極３２０の各々は、層間絶縁膜３５１によって垂直方向に分離された複数の情報格納パターン３３０に接触する。この場合、層間絶縁膜３５１は、垂直方向に分離された複数の情報格納パターン３３０の間の空間を通じて、垂直電極３２０の外側壁に直接接触することができ、情報格納パターン３３０の各々は層間絶縁膜３５１の間で水平電極３１０に形成されたホールの中の対応する１つの内側壁に連結される。即ち、図１２に示された実施形態によれば、情報格納パターン３３０の各々は前記３次元的に配列されたメモリ要素の中の対応する１つを構成する。
【００５３】
本発明の一実施形態によれば、上部絶縁膜３５３は垂直電極３２０の各々の上部面全体を覆うように形成される。この場合、垂直電極３２０の上部面は電気的信号が伝達される経路として利用されない。例えば、図１３に示したように、垂直電極３２０の上部には配線４００が配置され得るが、垂直電極３２０は上部絶縁膜３５３によって配線４００に直接連結されない。ただし本発明の技術的思想はこのような一実施形態によって限定されない。
【００５４】
本発明の他の実施形態によれば、垂直電極３２０と半導体柱２２０との間の安定された電気的連結を具現するために、垂直電極３２０及び情報格納パターン３３０の構造は変形され得る。このような変形は後述するように、図２５乃至図２７を参照してより詳細に説明される。
【００５５】
情報格納パターン３３０は、情報が格納できるような物性を有する物質の中の少なくとも１つを用いて形成される。例えば、情報格納パターン３３０は情報格納パターン３３０を通過する電流によって抵抗が選択的に可変できる可変抵抗特性を有する物質の中の１つ或いはその以上を包含する。
【００５６】
一実施形態によれば、情報格納パターン３３０はそれを通過する電流によって発生する熱によって、それの電気的抵抗が可変できる物質（例えば、カルコゲン化合物）の中の少なくとも１つを包含する。前記カルコゲン化合物はアンチモン（ａｎｔｉｍｏｎｙ、Ｓｂ）、テルル（ｔｅｌｌｕｒｉｕｍ、Ｔｅ）及び／又はセレン（ｓｅｌｅｎｉｕｍ、Ｓｅ）を包含する。例えば、情報格納パターン３３０は、テルルＴｅは大略２０原子％乃至大略８０原子％の濃度を有し、アンチモンＳｂは大略５原子％乃至大略５０原子％の濃度を有し、その余はゲルマニウムＧｅであるカルコゲン化合物を包含する。これに加えて、情報格納パターン３３０のためのカルコゲン化合物は、不純物として、Ｎ、Ｏ、Ｃ、Ｂｉ、Ｉｎ、Ｂ、Ｓｎ、Ｓｉ、Ｔｉ、Ａｌ、Ｎｉ、Ｆｅ、Ｄｙ、及び／又はＬａを包含し得る。実施形態によれば、情報格納パターン３３０はＧｅＢｉＴｅ、ＩｎＳｂ、ＧｅＳｂ及び／又はＧａＳｂを包含する。
【００５７】
他の実施形態によれば、情報格納パターン３３０はそれを通過する電流によるスピン伝達過程を利用してその電気的抵抗が変化する薄膜構造を有するように形成される。例えば、情報格納パターン３３０は磁気抵抗（ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）特性を示すように構成される薄膜構造を有し、少なくとも１つの強磁性物質及び／又は少なくとも１つの反強磁性物質を包含する。
【００５８】
その他の実施形態によれば、情報格納パターン３３０はペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）化合物及び／又は遷移金属酸化物を包含する。例えば、情報格納パターン３３０は酸化ニオブ（ｎｉｏｂｉｕｍ ｏｘｉｄｅ）、酸化チタン（ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、酸化ニッケル（ｎｉｋｅｌ ｏｘｉｄｅ）、酸化ジルコニウム（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、酸化バナジウム（ｖａｎａｄｉｕｍ ｏｘｉｄｅ）、ＰＣＭＯ（（Ｐｒ、Ｃａ）ＭｎＯ３）、酸化ストロンチウム−チタニウム（ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、酸化バリウム−ストロンチウム−チタニウム（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、酸化ストロンチウム−ジルコニウム（ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、酸化バリウム−ジルコニウム（ｂａｒｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、及び／又は酸化バリウム−ストロンチウム−ジルコニウム（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）を包含する。
【００５９】
これに加えて、本発明の一実施形態によれば、情報格納パターン３３０は、前記情報を格納できる物性に加えて、水平電極３１０又は垂直電極３２０との界面で自己整流特性（ｓｅｌｆ−ｒｅｃｔｉｆｙｉｎｇ ｐｒｏｐｅｒｔｙ）及び／又は非線形的電流−電圧特性を示される物質を包含する。例えば、情報格納パターン３３０は遷移金属酸化物の中の１つ或いはその以上を含み、水平電極３１０又は垂直電極３２０は金属及び／又は金属窒化物の中１つ、或いはその以上を包含する。一実施形態で、情報格納パターン３３０のための遷移金属酸化物は酸化ハフニウム及び／又は酸化タンタルを包含し、水平電極３１０又は垂直電極３２０は窒化チタン膜、窒化ジルコニウム／チタンの複合膜及び／又は二重膜、及び／又は窒化ジルコニウム／ルテニウム／チタニウムの複合膜及び／又は多層膜である。例えば、水平電極３１０、情報格納パターン３３０及び垂直電極３２０はＴｉＮ／ＨｆＯｘ／ＴｉＮ、ＴｉＮ／ＴａＯｘ／ＴｉＮ、ＴｉＮ／ＴａＯｘ／Ｚｒ／ＴｉＮ、又はＴｉＮ／ＴａＯｘ／Ｚｒ／Ｒｕ／ＴｉＮの積層構造を有するように構成される。
【００６０】
水平電極３１０が金属性物質で形成される場合、情報格納パターン３３０は水平電極３１０とショットキ接合を形成できる。この場合、メモリ要素ＭＥは図９乃至図１２、及び図１４に示したように情報格納パターン３３０を含む構造として具現される。ある実施形態によれば、中間パターン３４０が、図１５に示したように、情報格納パターン３３０と水平電極３１０との間に形成されて、水平電極３１０とともに、整流素子ＲＤとして利用される前記ショットキ接合を構成する。中間パターン３４０は情報格納パターン３３０と水平電極３１０との反応の結果物であり、一実施形態によれば、情報格納パターン３３０と異なる化学的組成を有する。
【００６１】
本発明の技術的思想はこのような実施形態に限定されない。例えば、図１５に示したように、メモリ要素ＭＥの各々は、情報格納パターン３３０に加えて、水平電極３１０と情報格納パターン３３０との間に介在する２端子整流素子ＲＤをさらに包含できる。例えば、整流素子ＲＤは、水平電極３１０と情報格納パターン３３０との間に介在しながら、水平電極３１０と異なる導電形又は異なる仕事関数を有する、中間パターン３４０を通じて具現される。水平電極３１０が半導体に形成される場合、水平電極３１０と中間パターン３４０とはＰＮダイオードを構成する。水平電極３１０が金属性物質で形成される場合、水平電極３１０と中間パターン３４０とはショットキダイオードを構成する。図示しないが、変形された実施形態によれば、整流素子ＲＤは垂直電極３２０と情報格納パターン３３０との間に介在することもあり得る。
【００６２】
図１６は本発明の第１実施形態による半導体メモリ装置のセルアレイ領域を例示する平面図であり、図１７及び図１８は本発明の第１実施形態による半導体メモリ装置のセルアレイ領域を例示する斜視図である。説明を簡単にするために、先に説明された半導体メモリ装置でと同一であるか、或いは重複される構成要素及び関連技術的特徴に対する説明は省略され得る。
【００６３】
図１６乃至図１８を参照すれば、選択構造体２００は平板形状の導電性領域２１０及び垂直方向に離隔されて互いに交差する第１及び第２選択ライン２３１、２３２を含む構造で提供される。メモリ構造体３００は図１５に示したように平板形状の水平電極３１０を含む構造で提供される。例えば、図１７及び図１８に示したように、選択構造体２００及びメモリ構造体３００は各々図２及び図６を参照して説明された構造と実質的に同一の構造を有しており、選択構造体２００の半導体柱２２０はメモリ構造体３００の垂直電極３２０に各々連結される。
【００６４】
図１９及び図２０は本発明の第２実施形態による半導体メモリ装置のセルアレイ領域を例示する平面図及び斜視図である。説明を簡単にするために、先に説明した半導体メモリ装置と同一であるか、或いは重複する構成要素及び関連する技術的特徴に関する説明は省略する。
【００６５】
図１９及び図２０を参照すれば、この実施形態によれば、選択構造体２００は平板形状の導電性領域２１０及び垂直方向に離隔されて互いに交差する第１及び第２選択ライン２３１、２３２を含む構造で提供され、メモリ構造体３００は図１９に示したようにライン形状の水平電極３１０を含む構造で提供される。例えば、図２０に示したように、選択構造体２００及びメモリ構造体３００は各々図２及び図７を参照して説明された構造と実質的に同一の構造を有しており、選択構造体２００の半導体柱２２０はメモリ構造体３００の垂直電極３２０に各々連結される。
【００６６】
図２１及び図２２は本発明の第３実施形態による半導体メモリ装置のセルアレイ領域を例示する平面図及び斜視図である。説明を簡単にするために、先に説明した半導体メモリ装置と同一であるか、或いは重複する構成要素及び関連する技術的特徴に関する説明は省略する。
【００６７】
図２１及び図２２を参照すれば、この実施形態によれば、選択構造体２００は水平方向に分離された共通ソースライン２１０及び共通ソースライン２１０を横切る選択ライン２３０を含む構造で提供され、メモリ構造体３００は図２１に示したようにライン形状の水平電極３１０を含む構造で提供される。例えば、図２２に示したように、選択構造体２００及びメモリ構造体３００は各々図５及び図７を参照して説明された構造と実質的に同一の構造を有しており、選択構造体２００の半導体柱２２０はメモリ構造体３００の垂直電極３２０に各々連結される。一実施形態によれば、水平電極３１０は選択ライン２３０と平行になるように配列される。
【００６８】
図２３及び図２４は本発明の第４実施形態による半導体メモリ装置のセルアレイ領域を例示する平面図及び斜視図である。説明を簡単にするために、先に説明した半導体メモリ装置と同一であるか、或いは重複する構成要素及び関連する技術的特徴に関する説明は省略する。
【００６９】
図２３及び図２４を参照すれば、この実施形態によれば、選択構造体２００は水平方向に分離された共通ソースライン２１０及び共通ソースライン２１０を横切る選択ライン２３０を含む構造で提供され、メモリ構造体３００はライン形状の水平電極３１０を含む構造で提供される。この実施形態によれば、図２３に示したように、垂直電極３２０の両側に配置された一対の水平電極３１０は水平方向に分離される。例えば、図２３に示したように、選択構造体２００及びメモリ構造体３００は各々図５及び図８を参照して説明された構造と実質的に同一の構造を有しており、選択構造体２００の半導体柱２２０はメモリ構造体３００の垂直電極３２０に各々連結される。一実施形態によれば、水平電極３１０は選択ライン２３０と平行になるように配列される。
【００７０】
図２５乃至図２７は本発明の実施形態によるメモリ構造体と選択構造体の間の連結構造を例示する断面図である。
【００７１】
図２５を参照すれば、垂直電極３２０はパイプ形態の第３垂直電極３２３及び第３垂直電極３２３の内部空間を満たす第４垂直電極３２４を包含し、情報格納パターン３３０は第３垂直電極３２３の外側壁を覆う垂直部３３０Ｖ及び垂直部３３０Ｖの底から内側に延伸されて第３垂直電極３２３の底面を覆う水平部３３０Ｈを包含する。
【００７２】
水平部３３０Ｈによって、第３垂直電極３２３の底面は半導体柱２２０の上部領域２２２から離隔される。第４垂直電極３２４は第３垂直電極３２３より低い底面を有しており、情報格納パターン３３０の水平部３３０Ｈを貫通して半導体柱２２０の上部領域２２２に直接接触する。水平部３３０Ｈは第４垂直電極３２４の下部側壁に直接接触する。
【００７３】
第３及び第４垂直電極３２３、３２４は互に異なる蒸着工程を通じて独立的に形成され得る。例えば、第３垂直電極３２３は蒸着段階及び異方性蝕刻段階を含むスペーサ形成工程を通じて形成でき、情報格納パターン３３０を貫通して上部領域２２２を露出させるように形成される。これによって、上部領域２２２を露出させるために情報格納パターン３３０を蝕刻する工程で発生する可能性がある、情報格納パターン３３０に対する蝕刻損傷は、第３垂直電極３２３の存在によって予防できる。
【００７４】
図２６を参照すれば、情報格納パターン３３０は図１２を参照して説明した構造に形成される。この場合、情報格納パターン３３０は水平電極３１０に設けた前記ホールの側壁上に局所化されるので、垂直電極３２０は、情報格納パターン３３０による断線の問題無しで、半導体柱２２０の上部領域２２２に直接連結できる。
【００７５】
図２７を参照すれば、情報格納パターン３３０は水平電極３１０に設けた前記ホールの内壁と垂直電極３２０の側壁との間から水平的に延伸されて水平電極３１０の上部面及び下部面を覆う。即ち、情報格納パターン３３０は“Ｕ”字状の垂直方向断面を有するように形成される。この場合、情報格納パターン３３０は水平電極３１０に隣接する領域の内に局所化されるので、垂直電極３２０は、情報格納パターン３３０による断線の問題無しで、半導体柱２２０の上部領域２２２に直接連結できる。
【００７６】
図２８及び図２９は本発明の実施形態による半導体装置を含む電子装置を図式的に説明するための図面である。
【００７７】
図２８を参照すれば、本発明の実施形態による半導体装置を含む電子装置１３００は例えば、ＰＤＡ、ラップトップ（ｌａｐｔｏｐ）コンピュータ、携帯用コンピュータ、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機、携帯電話、デジタル音楽再生器（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、有無線電子機器又はこれらの中の少なくとも２つを含む複合電子装置の中の１つであるが、これらに限られない。電子装置１３００は例えば、バス１３５０を通じて互に結合した制御器１３１０、キーパッド、キーボード、画面（ｄｉｓｐｌａｙ）のような入出力装置１３２０、メモリ１３３０、無線インタフェイス１３４０を包含し、制御器１３１０は例えば１つ以上のマイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ、又はこれと類似なものを包含する。
メモリ１３３０は例えば制御器１３１０によって実行される命令語を格納するのに使用される。メモリ１３３０はまた、使用者データを格納するのに使用でき、上述した本発明の実施形態による半導体装置を包含する。電子装置１３００はＲＦ信号で通信する無線通信ネットワークにデータを送信するか、或いはネットワークからデータを受信するために無線インタフェイス１３４０を使用できる。例えば無線インタフェイス１３４０はアンテナ、無線トランシーバ等を包含する。
電子装置１３００はＣＤＭＡ、ＧＳＭ(登録商標)、ＮＡＤＣ、Ｅ−ＴＤＭＡ、ＷＣＤＭＡ、ＣＤＭＡ２０００、Ｗｉ−Ｆｉ、Ｍｕｎｉ Ｗｉ−Ｆｉ、Ｂｌｕｅｔｏｏｔｈ(登録商標)、ＤＥＣＴ、Ｗｉｒｅｌｅｓｓ ＵＳＢ、Ｆｌａｓｈ−ＯＦＤＭ、ＩＥＥＥ ８０２．２０、ＧＰＲＳ、ｉＢｕｒｓｔ、ＷｉＢｒｏ、ＷｉＭＡＸ、ＷｉＭＡＸ−Ａｄｖａｎｃｅｄ、ＵＭＴＳ−ＴＤＤ、ＨＳＰＡ、ＥＶＤＯ、ＬＴＥ−Ａｄｖａｎｃｅｄ、ＭＭＤＳ等の通信システムの通信インタフェイスプロトコルを具現するのに利用される。
【００７８】
図２９を参照すれば、本発明の実施形態による半導体装置はメモリシステムを具現するために使用される。メモリシステム１４００は大容量のデータを格納するためのメモリ素子１４１０及びメモリコントローラ１４２０を包含できる。メモリコントローラ１４２０はホスト１４３０の読出し／書込み要請に応答してメモリ素子１４１０から格納されたデータを読み出す、又は書き込むようにメモリ素子１４１０を制御する。メモリコントローラ１４２０はホスト１４３０、例えばモバイル機器又はコンピュータシステムから提供されるアドレスをメモリ素子１４１０の物理的なアドレスにマッピングするためのアドレスマッピングテーブル（Ａｄｄｒｅｓｓ ｍａｐｐｉｎｇ ｔａｂｌｅ）を構成できる。メモリ素子１４１０は上述した本発明の実施形態による半導体装置を包含できる。
【００７９】
上述された実施形態で開示された半導体装置は多様な形態の半導体パッケージで具現され得る。例えば、本発明の実施形態による半導体装置は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅ（ＣＳＰ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等の何れかの方式でパッケージングされる。
【００８０】
本発明の実施形態による半導体装置が実装されたパッケージは、前記半導体装置を制御するコントローラ及び／又は論理素子等をさらに包含することもあり得る。
以上、添付した図面を参照して本発明の諸実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明がその技術的思想や必須の特徴を変形することなく、他の具体的な形態でも実施できることを理解できるであろう。従って、以上で記述した実施形態は全て例示的であって本発明をを限定するものではないことを理解しなければならない。
【符号の説明】
【００８１】
１００ 下部構造体
２００ 選択構造体
２１０ 導電性領域、共通ソース領域、共通ソースライン、共通ソース
２２０ 半導体柱
２２１ 下部領域
２２２ 上部領域
２３０ 選択ライン
２３１ 第１選択ライン
２３２ 第２選択ライン
２４１ 第１絶縁膜
２５０ 選択ゲート誘電膜
２５１ 第１絶縁パターン
２５２ 第２絶縁パターン
３００ メモリ構造体
３１０ 水平電極
３２０ 垂直電極
３２１ 第１垂直電極
３２２ 第２垂直電極
３２３ 第３垂直電極
３２４ 第４垂直電極
３３０ 情報格納パターン、メモリ要素
３３０Ｖ 垂直部
３３０Ｈ 水平部
ＭＥ メモリ要素
ＲＤ 整流素子
３４０ 中間パターン
３５１ 層間絶縁膜
３５２ キャッピング膜
３５３ 上部絶縁膜
３６０ 埋め込み絶縁膜
１３００ 電子装置
１３１０ 制御器
１３２０ 入出力装置
１３３０ メモリ
１３４０ 無線インタフェイス
１３５０ バス
１４００ メモリシステム
１４１０ メモリ素子
１４２０ メモリコントローラ
１４３０ ホスト
【特許請求の範囲】
【請求項１】
水平な共通導電領域と、
前記共通導電領域に一端が電気的に連結された複数個の離隔された垂直な半導体柱と、
前記共通導電領域の上の第１レベルで前記少なくとも１つの半導体柱の少なくとも何れか１つの側壁に隣接する少なくとも１つの水平な第１選択ラインと、
前記共通導電領域の上の第２レベルで前記少なくとも１つの半導体柱の前記少なくとも１つの側壁に隣接する少なくとも１つの水平な第２選択ラインと、
前記半導体柱各々の他端の上に配置されて電気的に連結された複数個の垂直電極と、
前記共通導電領域の上に積層され、前記垂直電極の側壁と隣接配置された複数個の水平電極と、
前記垂直及び水平電極の間に介在された可変抵抗性のメモリ要素と、
を含むことを特徴とするメモリ装置。
【請求項２】
前記半導体柱は前記共通導電領域の上に２次元的に配列されたことを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記共通導電領域は前記半導体柱各々の水平方向の幅の少なくとも１０倍である幅を有することを特徴とする請求項１に記載のメモリ装置。
【請求項４】
前記少なくとも１つの半導体柱の前記側壁と前記少なくとも１つの第１選択ラインとの間に、そして前記少なくとも１つの半導体柱の前記側壁と前記少なくとも１つの第２選択ラインとの間に介在された少なくとも１つの絶縁領域をさらに含むことを特徴とする請求項１に記載のメモリ装置。
【請求項５】
前記共通導電領域はドーピングされた半導体膜を含み、
前記半導体柱の各々は前記共通導電領域及び前記垂直電極に各々隣接する下部及び上部領域を含み、
前記下部領域は前記共通導電領域と異なる導電形及び／又は不純物濃度を有することを特徴とする請求項１に記載のメモリ装置。
【請求項６】
前記半導体柱の各々は前記共通導電領域及び前記垂直電極に各々隣接する下部及び上部領域を含み、
前記少なくとも１つの第１選択ラインと前記少なくとも１つの第２選択ラインとは前記半導体柱の前記下部領域と対向し、
前記下部領域は前記共通導電領域と異なる導電形を有し、
前記上部領域は前記共通導電領域と同一の導電形を有することを特徴とする請求項１に記載のメモリ装置。
【請求項７】
前記少なくとも１つの第１選択ラインは前記少なくとも１つの第２選択ラインと異なる厚さ、不純物濃度、物質及び／又は幅を有することを特徴とする請求項４に記載のメモリ装置。
【請求項８】
前記メモリ要素は整流特性を提供することを特徴とする請求項１に記載のメモリ装置。
【請求項９】
前記メモリ要素の各々は、
少なくとも１つの可変抵抗体と、
前記水平及び垂直電極の中の少なくとも１つと前記可変抵抗体との間に介在されて整流特性を提供する少なくとも１つのパターンを含むことを特徴とする請求項３に記載のメモリ装置。
【請求項１０】
前記半導体柱は前記少なくとも１つの第１選択ライン及び前記少なくとも１つの第２選択ラインを貫通することを特徴とする請求項１に記載のメモリ装置。
【請求項１１】
前記垂直電極の上面を覆う絶縁膜をさらに含むことを特徴とする請求項１に記載のメモリ装置。
【請求項１２】
前記垂直電極の各々は、
前記メモリ要素の内側壁に隣接する第１導電領域と、
前記第１導電領域によって定義される空間の内に配置される第２導電領域と、を含み、
前記第２導電領域の底面は前記第１導電領域の底面より下部の半導体柱にさらに近いことを特徴とする請求項１に記載のメモリ装置。
【請求項１３】
前記第１導電領域は前記下部の半導体柱から離隔され、前記第２導電領域は前記下部の半導体柱に直接接触することを特徴とする請求項１２に記載のメモリ装置。
【請求項１４】
前記メモリ要素の各々は、
前記水平電極の中の１つと前記第１導電領域との間に配置された垂直部分と、
前記垂直部分の底から内側に延長されて前記第１導電領域の底面を覆う水平部分を含む情報格納パターンと、を含み、
前記第１導電領域は前記水平部分によって前記下部の半導体柱から離隔されることを特徴とする請求項１２に記載のメモリ装置。
【請求項１５】
隣接する前記水平電極の間に介在される層間絶縁領域をさらに含み、
前記メモリ要素は前記層間絶縁領域によって互いに垂直方向に離隔され、
前記層間絶縁領域は前記垂直方向に離隔されたメモリ要素の間の空間において前記垂直電極と直接接触することを特徴とする請求項１に記載のメモリ装置。
【請求項１６】
前記垂直電極は前記水平電極を貫通することを特徴とする請求項１に記載のメモリ装置。
【請求項１７】
前記水平電極は各々水平プレートを含み、及び／又は、
前記水平電極は前記共通導電領域より高いレベルに各々配置された複数個の平行なラインを各々含むことを特徴とする請求項１に記載のメモリ装置。
【請求項１８】
前記少なくとも１つの第２選択ラインは、前記共通導電領域と反対側の、前記少なくとも１つの第１選択ラインの側面の上に配置され、
前記第２選択ラインは前記水平電極と整列されることを特徴とする請求項１７に記載のメモリ装置。
【請求項１９】
前記半導体柱の側壁の上に配置される選択ゲート誘電領域をさらに含むことを特徴とする請求項１に記載のメモリ装置。
【請求項２０】
前記半導体柱の側壁は前記選択ゲート誘電領域によって被覆されることを特徴とする請求項１９に記載のメモリ装置。
【請求項２１】
前記選択ゲート誘電領域は、
前記少なくとも１つの第１選択ラインのレベルに配置された第１誘電領域と、
前記少なくとも１つの第２選択ラインのレベルに配置された第２誘電領域と、を含むことを特徴とする請求項１９に記載のメモリ装置。
【請求項２２】
水平な共通導電領域と、
前記共通導電領域の上に配置された選択構造体と、
ここで前記選択構造体は、
前記共通導電領域に一端が電気的に連結され、互いに離隔された垂直な半導体柱のアレイと、
前記共通導電領域の上で互いに平行に延長され、前記垂直な半導体柱の側壁に対向する側面を含む水平な第１選択ラインと、
前記水平な第１選択ラインの上で互いに平行に延長され、前記水平な第１選択ラインと交差し、前記垂直な半導体柱の側面に対向する側面を含む水平な第２選択ラインと、
前記水平な第１選択ラインと前記垂直な半導体柱との間に、そして前記水平な第２選択ラインと前記垂直な半導体柱との間に介在される少なくとも１つの誘電パターンと、を含んでなり、
前記選択構造体の上に配置され、前記垂直な半導体柱に電気的に連結されたメモリセルを含むメモリセルアレイと、を含むことを特徴とするメモリ装置。
【請求項２３】
前記垂直な半導体柱は前記水平な第１及び第２選択ラインを貫通することを特徴とする請求項２２に記載のメモリ装置。
【請求項２４】
前記メモリセルアレイは３次元的に配列されたメモリセルアレイであることを特徴とする請求項２２に記載のメモリ装置。
【請求項２５】
前記３次元メモリセルアレイは、
前記半導体柱の各々に電気的に連結され、前記半導体柱の各々の上に配置された複数個の垂直電極と、
前記選択構造体の上に積層され、前記垂直電極の側面を向かう側面を含む複数個の水平電極と、
前記垂直及び水平電極の間に介在されたメモリ要素と、を含むことを特徴とする請求項２４に記載のメモリ装置。
【請求項２６】
前記垂直電極は前記水平電極に設けたホール（貫通孔）を貫通することを特徴とする請求項２５に記載のメモリ装置。
【請求項２７】
前記水平電極は積層されたプレート電極を含むことを特徴とする請求項２５に記載のメモリ装置。
【請求項２８】
前記水平電極は前記選択構造体より高いレベルに各々配置された複数個の平行ラインを含むことを特徴とする請求項２５に記載のメモリ装置。
【請求項１】
水平な共通導電領域と、
前記共通導電領域に一端が電気的に連結された複数個の離隔された垂直な半導体柱と、
前記共通導電領域の上の第１レベルで前記少なくとも１つの半導体柱の少なくとも何れか１つの側壁に隣接する少なくとも１つの水平な第１選択ラインと、
前記共通導電領域の上の第２レベルで前記少なくとも１つの半導体柱の前記少なくとも１つの側壁に隣接する少なくとも１つの水平な第２選択ラインと、
前記半導体柱各々の他端の上に配置されて電気的に連結された複数個の垂直電極と、
前記共通導電領域の上に積層され、前記垂直電極の側壁と隣接配置された複数個の水平電極と、
前記垂直及び水平電極の間に介在された可変抵抗性のメモリ要素と、
を含むことを特徴とするメモリ装置。
【請求項２】
前記半導体柱は前記共通導電領域の上に２次元的に配列されたことを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記共通導電領域は前記半導体柱各々の水平方向の幅の少なくとも１０倍である幅を有することを特徴とする請求項１に記載のメモリ装置。
【請求項４】
前記少なくとも１つの半導体柱の前記側壁と前記少なくとも１つの第１選択ラインとの間に、そして前記少なくとも１つの半導体柱の前記側壁と前記少なくとも１つの第２選択ラインとの間に介在された少なくとも１つの絶縁領域をさらに含むことを特徴とする請求項１に記載のメモリ装置。
【請求項５】
前記共通導電領域はドーピングされた半導体膜を含み、
前記半導体柱の各々は前記共通導電領域及び前記垂直電極に各々隣接する下部及び上部領域を含み、
前記下部領域は前記共通導電領域と異なる導電形及び／又は不純物濃度を有することを特徴とする請求項１に記載のメモリ装置。
【請求項６】
前記半導体柱の各々は前記共通導電領域及び前記垂直電極に各々隣接する下部及び上部領域を含み、
前記少なくとも１つの第１選択ラインと前記少なくとも１つの第２選択ラインとは前記半導体柱の前記下部領域と対向し、
前記下部領域は前記共通導電領域と異なる導電形を有し、
前記上部領域は前記共通導電領域と同一の導電形を有することを特徴とする請求項１に記載のメモリ装置。
【請求項７】
前記少なくとも１つの第１選択ラインは前記少なくとも１つの第２選択ラインと異なる厚さ、不純物濃度、物質及び／又は幅を有することを特徴とする請求項４に記載のメモリ装置。
【請求項８】
前記メモリ要素は整流特性を提供することを特徴とする請求項１に記載のメモリ装置。
【請求項９】
前記メモリ要素の各々は、
少なくとも１つの可変抵抗体と、
前記水平及び垂直電極の中の少なくとも１つと前記可変抵抗体との間に介在されて整流特性を提供する少なくとも１つのパターンを含むことを特徴とする請求項３に記載のメモリ装置。
【請求項１０】
前記半導体柱は前記少なくとも１つの第１選択ライン及び前記少なくとも１つの第２選択ラインを貫通することを特徴とする請求項１に記載のメモリ装置。
【請求項１１】
前記垂直電極の上面を覆う絶縁膜をさらに含むことを特徴とする請求項１に記載のメモリ装置。
【請求項１２】
前記垂直電極の各々は、
前記メモリ要素の内側壁に隣接する第１導電領域と、
前記第１導電領域によって定義される空間の内に配置される第２導電領域と、を含み、
前記第２導電領域の底面は前記第１導電領域の底面より下部の半導体柱にさらに近いことを特徴とする請求項１に記載のメモリ装置。
【請求項１３】
前記第１導電領域は前記下部の半導体柱から離隔され、前記第２導電領域は前記下部の半導体柱に直接接触することを特徴とする請求項１２に記載のメモリ装置。
【請求項１４】
前記メモリ要素の各々は、
前記水平電極の中の１つと前記第１導電領域との間に配置された垂直部分と、
前記垂直部分の底から内側に延長されて前記第１導電領域の底面を覆う水平部分を含む情報格納パターンと、を含み、
前記第１導電領域は前記水平部分によって前記下部の半導体柱から離隔されることを特徴とする請求項１２に記載のメモリ装置。
【請求項１５】
隣接する前記水平電極の間に介在される層間絶縁領域をさらに含み、
前記メモリ要素は前記層間絶縁領域によって互いに垂直方向に離隔され、
前記層間絶縁領域は前記垂直方向に離隔されたメモリ要素の間の空間において前記垂直電極と直接接触することを特徴とする請求項１に記載のメモリ装置。
【請求項１６】
前記垂直電極は前記水平電極を貫通することを特徴とする請求項１に記載のメモリ装置。
【請求項１７】
前記水平電極は各々水平プレートを含み、及び／又は、
前記水平電極は前記共通導電領域より高いレベルに各々配置された複数個の平行なラインを各々含むことを特徴とする請求項１に記載のメモリ装置。
【請求項１８】
前記少なくとも１つの第２選択ラインは、前記共通導電領域と反対側の、前記少なくとも１つの第１選択ラインの側面の上に配置され、
前記第２選択ラインは前記水平電極と整列されることを特徴とする請求項１７に記載のメモリ装置。
【請求項１９】
前記半導体柱の側壁の上に配置される選択ゲート誘電領域をさらに含むことを特徴とする請求項１に記載のメモリ装置。
【請求項２０】
前記半導体柱の側壁は前記選択ゲート誘電領域によって被覆されることを特徴とする請求項１９に記載のメモリ装置。
【請求項２１】
前記選択ゲート誘電領域は、
前記少なくとも１つの第１選択ラインのレベルに配置された第１誘電領域と、
前記少なくとも１つの第２選択ラインのレベルに配置された第２誘電領域と、を含むことを特徴とする請求項１９に記載のメモリ装置。
【請求項２２】
水平な共通導電領域と、
前記共通導電領域の上に配置された選択構造体と、
ここで前記選択構造体は、
前記共通導電領域に一端が電気的に連結され、互いに離隔された垂直な半導体柱のアレイと、
前記共通導電領域の上で互いに平行に延長され、前記垂直な半導体柱の側壁に対向する側面を含む水平な第１選択ラインと、
前記水平な第１選択ラインの上で互いに平行に延長され、前記水平な第１選択ラインと交差し、前記垂直な半導体柱の側面に対向する側面を含む水平な第２選択ラインと、
前記水平な第１選択ラインと前記垂直な半導体柱との間に、そして前記水平な第２選択ラインと前記垂直な半導体柱との間に介在される少なくとも１つの誘電パターンと、を含んでなり、
前記選択構造体の上に配置され、前記垂直な半導体柱に電気的に連結されたメモリセルを含むメモリセルアレイと、を含むことを特徴とするメモリ装置。
【請求項２３】
前記垂直な半導体柱は前記水平な第１及び第２選択ラインを貫通することを特徴とする請求項２２に記載のメモリ装置。
【請求項２４】
前記メモリセルアレイは３次元的に配列されたメモリセルアレイであることを特徴とする請求項２２に記載のメモリ装置。
【請求項２５】
前記３次元メモリセルアレイは、
前記半導体柱の各々に電気的に連結され、前記半導体柱の各々の上に配置された複数個の垂直電極と、
前記選択構造体の上に積層され、前記垂直電極の側面を向かう側面を含む複数個の水平電極と、
前記垂直及び水平電極の間に介在されたメモリ要素と、を含むことを特徴とする請求項２４に記載のメモリ装置。
【請求項２６】
前記垂直電極は前記水平電極に設けたホール（貫通孔）を貫通することを特徴とする請求項２５に記載のメモリ装置。
【請求項２７】
前記水平電極は積層されたプレート電極を含むことを特徴とする請求項２５に記載のメモリ装置。
【請求項２８】
前記水平電極は前記選択構造体より高いレベルに各々配置された複数個の平行ラインを含むことを特徴とする請求項２５に記載のメモリ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２０１３−９８５６３（Ｐ２０１３−９８５６３Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１２−２３７１７６（Ｐ２０１２−２３７１７６）
【出願日】平成２４年１０月２６日（２０１２．１０．２６）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＷＣＤＭＡ
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２４年１０月２６日（２０１２．１０．２６）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＷＣＤＭＡ
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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