モータ駆動回路
【課題】 低コストでかつ信頼性の高いモータ駆動回路を提供する。
【解決手段】 メインＣＰＵ２は、モータ９の駆動制御を開始する前に、ｉｎｈ３端子から出力する疑似ｉｎｈ信号によりスイッチＰｒｉ１−１，Ｐｒｉ１−２、Ｐｒｉ２−１、Ｐｒｉ２−２の状態を切り替えつつ、メインプリドライバ３とバックアッププリドライバ５のそれぞれからモータ９を駆動する二つの最終段のＦＥＴ７及びＦＥＴ８へ駆動信号を出力させる試験を行う。メインＣＰＵ２は、図１のＸ点の電圧をＭＣＫ端子で監視し、上記試験において、正常にモータ９へ通電された経路を判定する。試験終了後、モータ９の制御を開始する際には、メインＣＰＵ２は上記試験で正常だと判定された経路でＦＥＴ７及びＦＥＴ８へ駆動信号を出力するように制御する。
【解決手段】 メインＣＰＵ２は、モータ９の駆動制御を開始する前に、ｉｎｈ３端子から出力する疑似ｉｎｈ信号によりスイッチＰｒｉ１−１，Ｐｒｉ１−２、Ｐｒｉ２−１、Ｐｒｉ２−２の状態を切り替えつつ、メインプリドライバ３とバックアッププリドライバ５のそれぞれからモータ９を駆動する二つの最終段のＦＥＴ７及びＦＥＴ８へ駆動信号を出力させる試験を行う。メインＣＰＵ２は、図１のＸ点の電圧をＭＣＫ端子で監視し、上記試験において、正常にモータ９へ通電された経路を判定する。試験終了後、モータ９の制御を開始する際には、メインＣＰＵ２は上記試験で正常だと判定された経路でＦＥＴ７及びＦＥＴ８へ駆動信号を出力するように制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動車用電子制御システムのコンピュータユニット等における冗長構成のモータ駆動回路に関する。
【背景技術】
【０００２】
従来、例えば、自動車用電子制御システムにおいては、コンピュータユニットのモータ駆動回路を冗長構成とすることにより、片方のモータ駆動回路が故障しても、もう片方のモータ駆動回路でモータを正常に動作させる方法が知られている。（例えば、非特許文献１参照）。
【０００３】
図４は、完全並列系の冗長構成を採用した、従来のモータ駆動回路を示した図である。図４において、モータ駆動回路は、ＩＧ１信号を一次電源とするＡ回路１０とＩＧ２信号を一次電源とするＢ回路２０とで構成される。なお、ＩＧ１信号とは、運転者がＩＧ（Ignition）スイッチを操作して「ＯＮ」の位置にあるときにＨｉｇｈとなる信号であり、ＩＧ２信号とは、エンジンが起動（運転）状態のときにＨｉｇｈとなる信号である。
【０００４】
完全並列系の一方のＡ回路１０は、ＩＧ１を一次電源とするＡ回路電源１０１と、Ａ回路内の主制御を司るＡ回路ＣＰＵ（Central Processing Unit）１０２と、モータドライバの前段で増幅を行うＡ回路プリドライバ１０３、モータ３０を駆動する並列のＦＥＴ（Field Effect Transistor）１０４、ＦＥＴ１０５とで構成される。完全並列系のもう片方のＢ回路２０も同様の構成であり、Ａ回路１０及びＢ回路２０の双方の回路によりモータ３０への通電が行われる。
【０００５】
Ａ回路１０とＢ回路２０は互いに干渉することなく、それぞれ独立に動作を行い、正常動作時にはＦＥＴ１０４、ＦＥＴ１０５、ＦＥＴ２０４、ＦＥＴ２０５の四つのＦＥＴがモータ３０を駆動する最終段のＦＥＴとして働く。四つのＦＥＴのうちどれかが故障した場合は、残りのＦＥＴによりモータ３０への通電が行われる。
【非特許文献１】塩見 弘著、「改訂三版 信頼性工学入門」、丸善株式会社、１９８２年１１月２０日、ｐ．１０６−１２０
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記従来のモータ駆動回路は、完全並列系の冗長構成であるために最終段のＦＥＴは完全並列系の双方の回路で二つずつ、合計四つを必要とするためにコストアップを招く。また、上記従来の構成では、四つのＦＥＴがすべて故障しない限りモータを駆動することが可能であるため、ＦＥＴの診断は行っていなかった。
【０００７】
そのため、例えば、回路の故障でＦＥＴが本来ＯＦＦになるべき時にＯＦＦとならず、バッテリ電源を消費してモータへ通電し続けるという故障（最終的には、バッテリ上がりの原因となる）を診断し、モータへの通電を停止することができなかった。
本発明は上記事情に鑑みてなされたもので、低コストでかつ信頼性の高いモータ駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決して係る目的を達成するために、請求項１に記載の本発明のモータ駆動回路は、駆動信号（例えば、実施の形態におけるＦＥＴ７及びＦＥＴ８のゲートへの入力信号）を入力しモータを駆動する駆動手段（例えば、実施の形態におけるＦＥＴ７及びＦＥＴ８）と、前記駆動信号を出力する第一の制御回路（例えば、実施の形態におけるメインＣＰＵ２及びメインプリドライバ３）と、前記駆動信号を出力する第二の制御回路（例えば、実施の形態におけるバックアップＣＰＵ４とバックアッププリドライバ５）と、前記第一の制御回路と前記第二の制御回路のいずれかを選択し前記駆動手段へ前記駆動信号を出力する切り替え手段（例えば、実施の形態におけるスイッチＰｒｉ１−１、Ｐｒｉ１−２、Ｐｒｉ２−１及びＰｒｉ２−２）と、前記モータへ通電が行われているか否かを判定する通電判定手段（例えば、実施の形態におけるメインＣＰＵ２）と、前記モータの駆動時に、前記第一の制御回路及び前記第二の制御回路から前記モータへ通電を行い、前記通電判定手段で第一の制御回路または第二の制御回路の何れか一方で通電が行われていないと判定されたときに他方の制御回路を前記切り替え手段で選択するモータ駆動制御回路選択手段（例えば、実施の形態における図２のタイミングチャートで示した診断を行うメインＣＰＵ２の処理）とを具備することを特徴とする。
【０００９】
上記構成のモータ駆動回路によれば、駆動手段へ駆動信号を入力する制御回路として、第一の制御回路と第二の制御回路から常にモータの駆動に最適な制御回路を選択し、確実にモータを駆動することが可能である。
【００１０】
さらに、請求項２に記載の本発明のモータ駆動回路は、請求項１に記載のモータ駆動回路において、前記モータ駆動制御回路選択手段における前記第一の制御回路及び第二の制御回路からの前記モータへの通電は、両駆動信号の出力タイミングをずらして行われることを特徴とする。
【００１１】
さらに、請求項３に記載の本発明のモータ駆動回路は、請求項１に記載のモータ駆動回路において、前記モータの非駆動時に、前記第一の制御回路及び前記第二の制御回路による停止機能の確認を行い、前記通電判定手段で正常に前記モータへの通電が停止されていると判定された制御回路を前記切り替え手段で選択するモータ停止制御回路選択手段（例えば、実施の形態における図３のタイミングチャートで示した診断を行うメインＣＰＵ２の処理）をさらに具備することを特徴としている。
【００１２】
上記構成のモータ駆動回路によれば、モータの停止時に第一の制御回路及び第二の制御回路から最適な制御回路を選択し、確実にモータへの通電を停止させることが可能である。
【００１３】
さらに、請求項４に記載の本発明のモータ駆動回路は、請求項３に記載のモータ駆動回路において、前記モータ停止制御回路選択手段における前記第一の制御回路及び第二の制御回路による停止機能の確認は、その確認タイミングをずらして行われることを特徴とする。
【発明の効果】
【００１４】
請求項１及び請求項2に記載の本発明のモータ駆動回路によれば、駆動手段へ駆動信号を入力する制御回路として、第一の制御回路と第二の制御回路から常にモータの駆動に最適な制御回路を選択し、確実にモータを駆動することが可能である。したがって、従来技術のように駆動手段を冗長構成とする必要がなく、低コストで信頼性の高いモータ駆動回路を提供できる。
【００１５】
さらに、請求項３及び請求項4に記載の本発明のモータ駆動回路によれば、モータの停止時に第一の制御回路及び第二の制御回路から最適な制御回路を選択し、確実にモータへの通電を停止させることが可能であるため、モータの停止時にも通電され続けるという故障を防ぐことで、より信頼性を高めることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の一実施形態に係るモータ駆動回路について図１から図３を参照しながら説明する。
図１は本発明の一実施形態に係るモータ駆動回路の構成を示したブロック図である。なお、特許請求の範囲に記載の第一の制御回路とは図１のメインＣＰＵ２及びメインプリドライバ３を指し、第二の制御回路とは図１のバックアップＣＰＵ４及びバックアッププリドライバ５を指す。
【００１７】
図１において、監視ＩＣ１は、メインＣＰＵ２の診断を行うとともに、メインＣＰＵ２及びメインプリドライバ３の電源を供給するＩＣ（Integrated Circuit）である。メインＣＰＵ２は、監視ＩＣ１の診断を行うとともに、メインプリドライバ３へ駆動信号の出力を指示する。メインプリドライバ３は、メインＣＰＵ２からの指示をＤＲＩ２端子から入力し、その指示に従ってＤＲＯ２ａ端子及びＤＲＯ２ｂ端子から駆動信号を出力する。なお、メインプリドライバ３は、ＤＲＯ２ａ端子及びＤＲＯ２ｂ端子からそれぞれ別々に駆動信号を出力することも、双方から同時に駆動信号を出力することも可能である。
【００１８】
ＤＲＯ２ａ端子から出力された駆動信号は、スイッチＰｒｉ１−１及びダイオードＤ１を介して最終段のＦＥＴ７のゲートへと入力される。一方、ＤＲＯ２ｂ端子から出力された駆動信号は、スイッチＰｒｉ１−２及びダイオードＤ２を介して最終段のＦＥＴ８のゲートへと入力される。
【００１９】
また、メインＣＰＵ２は、バックアッププリドライバ５から駆動信号を出力させるときに、ＭＯＴ＿ｒｅｑ＿ｏｕｔ端子からＭＯＴ＿ｒｅｑ信号を出力する。バックアップＣＰＵ４は、メインＣＰＵ２からのＭＯＴ＿ｒｅｑ信号をＭＯＴ＿ｒｅｑ＿ｉｎ端子から入力すると、ＯＵＴ１端子及びＯＵＴ２端子からバックアッププリドライバ５へ駆動信号の出力を指示する。
【００２０】
バックアッププリドライバ５は、バックアップＣＰＵ４からの指示をＩＮ１端子及びＩＮ２端子で入力し、その指示に従ってＶＧＳ１端子及びＶＧＳ２端子から駆動信号を出力する。
【００２１】
ＶＧＳ１端子から出力された駆動信号は、スイッチＰｒｉ２−１及びダイオードＤ３を介して最終段のＦＥＴ７のゲートへと入力される。一方、ＶＧＳ２端子から出力された駆動信号は、スイッチＰｒｉ２−２及びダイオードＤ４を介して最終段のＦＥＴ８のゲートへと入力される。
【００２２】
メインＣＰＵ２はＭＣＫ端子で図１のＸ点における電圧を監視する（通電判定手段）。上述した各駆動信号の入力により、ＦＥＴ７またはＦＥＴ８がＯＮになると、Ｘ点における電圧がＨｉｇｈレベルの電圧となり、モータ９へ通電されていることがメインＣＰＵ２で確認できる。一方、ＦＥＴ７及びＦＥＴ８の双方がＯＦＦになると、Ｘ点における電圧はＬｏｗとなり、モータ９へ通電されていないことがメインＣＰＵ２で確認できる。
【００２３】
続いて、スイッチＰｒｉ１−１、Ｐｒｉ１−２、Ｐｒｉ２−１及びＰｒｉ２−２を切り替える手順について説明する。
ＯＲ回路６の二つの入力端子の一方は、監視ＩＣ１のｉｎｈ１端子及びｉｎｈ２端子と接続され、もう一方の入力端子がメインＣＰＵ２のｉｎｈ３端子と接続される。
【００２４】
監視ＩＣ１は、メインＣＰＵ２が正常に動作していないと診断したときにｉｎｈ１端子及びｉｎｈ２端子をＨｉｇｈにセットして出力する。ここで、ｉｎｈ１端子及びｉｎｈ２端子の二端子を用いるため、どちらか片方の端子とＯＲ回路６との接続が切断されたとしても、もう片方の端子により通常通りＯＲ回路６へ入力することができる。
【００２５】
一方、メインＣＰＵ２は、バックアッププリドライバ５からの駆動信号を選択する必要がある場合にｉｎｈ３端子をＨｉｇｈにセットして出力する（以下では、ｉｎｈ３端子の出力を疑似ｉｎｈ信号と呼ぶ）。ＯＲ回路６は、ｉｎｈ１端子、ｉｎｈ２端子及びｉｎｈ３端子のいずれかがＨｉｇｈである時にＨｉｇｈを出力し、全ての端子がＬｏｗである時にＬｏｗを出力する。
【００２６】
ＯＲ回路６の出力（以下では、ｉｎｈ信号と呼ぶ）は二つに分岐され、一方はＮＯＴ回路５を介してスイッチＰｒｉ１−１及びＰｒｉ１−２の切り替え信号となり、もう一方は直接スイッチＰｒｉ２−１及びＰｒｉ２−２の切り替え信号となる。
【００２７】
スイッチＰｒｉ１−１、Ｐｒｉ１−２、Ｐｒｉ２−１及びＰｒｉ２−２は切り替え信号がＨｉｇｈレベルの時にＯＮとなり、Ｌｏｗレベルの時にＯＦＦとなるスイッチである。したがって、ｉｎｈ信号がＬｏｗの時はスイッチＰｒｉ１−１及びＰｒｉ１−２がＯＮ、スイッチＰｒｉ２−１及びＰｒｉ２−２がＯＦＦとなり、メインプリドライバ３からの駆動信号が選択されてＦＥＴ７、ＦＥＴ８へと出力される。
【００２８】
一方、ｉｎｈ信号がＨｉｇｈの時はスイッチＰｒｉ１−１及びＰｒｉ１−２がＯＦＦ、スイッチＰｒｉ２−１及びＰｒｉ２−２がＯＮとなり、バックアッププリドライバ５からの駆動信号が選択されてＦＥＴ７、ＦＥＴ８へと出力される。
【００２９】
すなわち、上記の四つのスイッチにより、ｉｎｈ１端子、ｉｎｈ２端子及びｉｎｈ３端子のいずれかがＨｉｇｈの時にはバックアッププリドライバ５からの駆動信号が選択され、全ての端子がＬｏｗの時にのみメインプリドライバ３からの駆動信号が選択される。
【００３０】
続いて、図２のタイミングチャートを参照し、モータ９の駆動制御を開始する前に行う診断試験に関して説明する。本実施形態では、メインＣＰＵ２はモータ９の駆動制御を開始する前に、短時間の間、モータ駆動回路の診断用にモータ９への通電を行う。
【００３１】
図２において、（１）及び（２）は、バックアッププリドライバ５の出力端子であるＶＧＳ１端子及びＶＧＳ２端子の論理を示す。（３）及び（４）は、メインプリドライバ３の出力端子であるＤＲＯ２ａ端子及びＤＲＯ２ｂ端子の論理を示す。
【００３２】
（５）は、メインＣＰＵ２のｉｎｈ３端子から出力される疑似ｉｎｈ信号の論理を示す。（６）は、各端子が（１）〜（５）に示した状態の時に、図１のモータ駆動回路が正常に動作していた場合のＭＣＫ端子における論理の期待値を示す。
【００３３】
図２に示したＯＮテスト１の時刻では、バックアッププリドライバ５の両出力がＨｉｇｈ、メインプリドライバ３の両出力がＬｏｗであり、かつ疑似ｉｎｈ信号がＨｉｇｈでバックアッププリドライバ５側の出力が選択されている。この時、バックアッププリドライバ３からＦＥＴ７、ＦＥＴ８へ至る経路が正常であれば、ＭＣＫ端子ではＨｉｇｈが検出される。
【００３４】
ＯＮテスト２の時刻では、バックアッププリドライバ５の両出力端子及びメインプリドライバ３のＤＲＯ２ｂ端子がＬｏｗ、メインプリドライバ３のＤＲＯ２ａ端子がＨｉｇｈであり、かつ疑似ｉｎｈ信号はＬｏｗでメインプリドライバ３側の出力が選択されている。この時、メインプリドライバ３のＤＲＯ２ａ端子からＦＥＴ７へ至る経路が正常であれば、ＭＣＫ端子ではＨｉｇｈが検出される。
【００３５】
ＯＮテスト３の時刻では、バックアッププリドライバ５の両出力端子及びメインプリドライバ３のＤＲＯ２ａ端子がＬｏｗ、メインプリドライバ３のＤＲＯ２ｂ端子がＨｉｇｈであり、かつ疑似ｉｎｈ信号はＬｏｗでメインプリドライバ３側の出力が選択されている。この時、メインプリドライバ３のＤＲＯ２ｂ端子からＦＥＴ８へ至る経路が正常であれば、ＭＣＫ端子ではＨｉｇｈが検出される。
【００３６】
すなわち、ＯＮテスト１の結果が期待値どおりであれば、バックアッププリドライバ５からＦＥＴ７またはＦＥＴ８へ至る経路の少なくとも一方が正常であると判定できる。同様に、ＯＮテスト２の結果が期待値どおりであれば、メインプリドライバ３のＤＲＯ２ａ端子からＦＥＴ７へ至る経路が正常であり、ＯＮテスト３の結果が期待値どおりであれば、メインプリドライバ３のＤＲＯ２ｂ端子からＦＥＴ８へ至る経路が正常であると判定できる。
【００３７】
（７）から（１０）は、ＯＮテスト１〜３で異常が確認された場合の、ＭＣＫ端子の論理値を示すものである。（７）は、ＯＮテスト１の結果のみが正常時の期待値と異なっており、バックアッププリドライバ５からＦＥＴ７及びＦＥＴ８へ至る経路に異常があると判断される。
【００３８】
この場合、診断後のモータ駆動時には、メインＣＰＵ２は疑似ｉｎｈ信号をＬｏｗにセットし、メインプリドライバ３のＤＲＯ２ａ端子及びＤＲＯ２ｂ端子の双方を用いてＦＥＴ７及びＦＥＴ８をＰＷＭ（Pulse Width Modulation）によるチョッピング方式で駆動する。
【００３９】
（８）は、ＯＮテスト２の結果のみが正常時の期待値と異なっており、メインプリドライバ３のＤＲＯ２ａ端子からＦＥＴ７へ至る経路に異常があると判断される。この場合、診断後のモータ駆動時には、メインＣＰＵ２は疑似ｉｎｈ信号をＬｏｗにセットし、メインプリドライバ３のＤＲＯ２ｂ端子のみを用いてＦＥＴ８を駆動する。
【００４０】
ただし、（７）とは異なり、一つのＦＥＴ８でモータ９を駆動することになるため、ＯＮ／ＯＦＦの切り替えが頻繁に発生し熱的に厳しいチョッピング方式ではなくＤＣ（Direct Current）電流によるリニア駆動方式を用いる。
【００４１】
（９）は、ＯＮテスト３の結果のみが正常時の期待値と異なっており、メインプリドライバ３のＤＲＯ２ｂ端子からＦＥＴ８へ至る経路に異常があると判断される。この場合、診断後のモータ駆動時には、メインＣＰＵ２は疑似ｉｎｈ信号をＬｏｗにセットし、メインプリドライバ３のＤＲＯ２ａ端子のみを用いてＦＥＴ７をリニア駆動方式で駆動する。
【００４２】
（１０）は、ＯＮテスト２及びＯＮテスト３の結果が正常時の期待値と異なっており、メインプリドライバ３からＦＥＴ７及びＦＥＴ８へ至る経路に異常があると判断される。この場合、診断後のモータ駆動時には、メインＣＰＵ２は疑似ｉｎｈ信号をＨｉｇｈにセットし、バックアッププリドライバ５のＶＧＳ１端子及びＶＧＳ２端子の双方を用いてＦＥＴ７及びＦＥＴ８を駆動する。
【００４３】
なお、ＶＧＳ１端子及びＶＧＳ２端子からの両方の経路が正常であるかはＯＮテスト１の結果からは確認できないため、ＦＥＴ７及びＦＥＴ８のいずれか一方だけでも問題なくモータ９を駆動可能なリニア駆動方式を用いる。
【００４４】
以上述べたとおり、モータ９を駆動する前にＯＮテスト１〜ＯＮテスト３の診断を行うことで、最終段の二つのＦＥＴ７、８を駆動する回路の一部に故障が発生したとしても、正常にモータ９を駆動可能な経路を適切に選択することが可能になる。そのため、最終段のＦＥＴを冗長構成とすることなく、信頼性の高いモータ駆動回路を提供することができる。
【００４５】
続いて、図３のタイミングチャートを参照し、モータ９の駆動制御を終了している時に行う診断試験に関して説明する。本実施形態では、モータ９の駆動制御を停止している時に、モータ９へ通電し続けていないかの試験を行う。
【００４６】
図３において、（１）及び（２）は、メインプリドライバ３の出力端子であるＤＲＯ２ａ端子及びＤＲＯ２ｂ端子の論理を示す。（３）及び（４）は、バックアッププリドライバ５の出力端子であるＶＧＳ１端子及びＶＧＳ２端子の論理を示す。
【００４７】
（５）は、メインＣＰＵ２のｉｎｈ３端子から出力される疑似ｉｎｈ信号の論理を示す。（６）は、各端子が（１）〜（５）に示した状態の時に、図１のモータ駆動回路が正常に動作していた場合のＭＣＫ端子における論理の期待値を示す。
【００４８】
図３に示したＯＦＦテスト１の時刻では、メインプリドライバ３の両出力がＬｏｗ、バックアッププリドライバ５の両出力がＬｏｗであり、かつ疑似ｉｎｈ信号がＬｏｗでメインプリドライバ３側の出力が選択されている。この時、メインプリドライバ３からＦＥＴ７、ＦＥＴ８へ至る経路が正常であれば、ＭＣＫ端子ではＬｏｗが検出される。
【００４９】
ＯＦＦテスト２の時刻では、メインプリドライバ３の両出力がＬｏｗ、バックアッププリドライバ５の両出力がＬｏｗであり、かつ疑似ｉｎｈ信号がＨｉｇｈでバックアッププリドライバ５側の出力が選択されている。この時、バックアッププリドライバ５からＦＥＴ７、ＦＥＴ８へ至る経路が正常であれば、ＭＣＫ端子ではＬｏｗが検出される。
【００５０】
ＯＦＦテスト３の時刻では、メインプリドライバ３の両出力がＬｏｗ、バックアッププリドライバ５の両出力がＨｉｇｈであり、かつ疑似ｉｎｈ信号がＬｏｗでメインプリドライバ３側の出力が選択されている。この時、メインプリドライバ３からＦＥＴ７、ＦＥＴ８へ至る経路が正常であれば、ＭＣＫ端子ではＬｏｗが検出される。
【００５１】
ＯＦＦテスト４の時刻では、メインプリドライバ３の両出力がＨｉｇｈ、バックアッププリドライバ５の両出力がＬｏｗであり、かつ疑似ｉｎｈ信号がＨｉｇｈでバックアッププリドライバ５側の出力が選択されている。この時、バックアッププリドライバ５からＦＥＴ７、ＦＥＴ８へ至る経路が正常であれば、ＭＣＫ端子ではＬｏｗが検出される。
【００５２】
（７）から（１０）は、ＯＦＦテスト１〜４で異常が確認された場合の、ＭＣＫ端子の論理値を示すものである。（７）は、ＯＦＦテスト１の結果のみが正常時の期待値と一致しており、この場合、診断後のモータ停止時には、メインＣＰＵ２はＯＦＦテスト１の状態で停止することを選択する。８）は、ＯＦＦテスト２の結果のみが正常時の期待値と一致しており、この場合、診断後のモータ停止時には、メインＣＰＵ２はＯＦＦテスト２の状態で停止することを選択する。
【００５３】
（９）は、ＯＦＦテスト３の結果のみが正常時の期待値と一致しており、この場合、診断後のモータ停止時には、メインＣＰＵ２はＯＦＦテスト３の状態で停止することを選択する。（１０）は、ＯＦＦテスト４の結果のみが正常時の期待値と一致しており、この場合、診断後のモータ停止時には、メインＣＰＵ２はＯＦＦテスト４の状態で停止することを選択する。
【００５４】
以上述べたように、メインＣＰＵ２は、モータの駆動を停止している間にモータ駆動回路の試験を行い、ＯＦＦテスト１〜４で正常であると判定された状態で停止することを選択するため、最終段の２つのＦＥＴ７、８を駆動する回路の一部に故障が発生したとしても、ＦＥＴ７及びＦＥＴ８を常にＯＦＦの状態にしてモータ９へ通電し続けることを防ぐことが可能である。
【００５５】
このように、本実施形態では、モータを駆動するモータ駆動回路を冗長構成とし、モータ駆動前に最適な経路（回路）を選択することが可能であり、さらに、モータ停止時にモータへの通電が停止する状態を選択することが可能である。
【００５６】
したがって、従来技術のように完全並列冗長系として最終段のＦＥＴまで冗長構成とすることなく、低コストで信頼性の高いモータ駆動回路を提供することができる。さらに、モータを停止している間にバッテリから暗電流が流れ続け、バッテリ上がりになることを防ぐことができる。
【００５７】
以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【産業上の利用可能性】
【００５８】
本発明は、自動車用電子制御システムのコンピュータユニットにおける冗長構成のモータ駆動回路に用いて好適である。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態にかかるモータ駆動回路の構成を示す構成図である。
【図２】モータ駆動制御の開始時に行う、モータ通電可否を判定する試験のタイミングチャートである。
【図３】モータ駆動の停止中に行う、モータ通電停止を判定する試験のタイミングチャートである。
【図４】従来技術における完全並列系の冗長構成モータ駆動回路の構成を示す構成図である。
【符号の説明】
【００６０】
１ … 監視ＩＣ
２ … メインＣＰＵ（通電判定手段）
３ … メインプリドライバ
４ … バックアップＣＰＵ
５ … バックアッププリドライバ
７、８ … ＦＥＴ（駆動手段）
９ … モータ
Ｐｒｉ１−１、Ｐｒｉ１−２、Ｐｒｉ２−１、Ｐｒｉ２−２ …スイッチ（切り替え手段）
【技術分野】
【０００１】
本発明は、自動車用電子制御システムのコンピュータユニット等における冗長構成のモータ駆動回路に関する。
【背景技術】
【０００２】
従来、例えば、自動車用電子制御システムにおいては、コンピュータユニットのモータ駆動回路を冗長構成とすることにより、片方のモータ駆動回路が故障しても、もう片方のモータ駆動回路でモータを正常に動作させる方法が知られている。（例えば、非特許文献１参照）。
【０００３】
図４は、完全並列系の冗長構成を採用した、従来のモータ駆動回路を示した図である。図４において、モータ駆動回路は、ＩＧ１信号を一次電源とするＡ回路１０とＩＧ２信号を一次電源とするＢ回路２０とで構成される。なお、ＩＧ１信号とは、運転者がＩＧ（Ignition）スイッチを操作して「ＯＮ」の位置にあるときにＨｉｇｈとなる信号であり、ＩＧ２信号とは、エンジンが起動（運転）状態のときにＨｉｇｈとなる信号である。
【０００４】
完全並列系の一方のＡ回路１０は、ＩＧ１を一次電源とするＡ回路電源１０１と、Ａ回路内の主制御を司るＡ回路ＣＰＵ（Central Processing Unit）１０２と、モータドライバの前段で増幅を行うＡ回路プリドライバ１０３、モータ３０を駆動する並列のＦＥＴ（Field Effect Transistor）１０４、ＦＥＴ１０５とで構成される。完全並列系のもう片方のＢ回路２０も同様の構成であり、Ａ回路１０及びＢ回路２０の双方の回路によりモータ３０への通電が行われる。
【０００５】
Ａ回路１０とＢ回路２０は互いに干渉することなく、それぞれ独立に動作を行い、正常動作時にはＦＥＴ１０４、ＦＥＴ１０５、ＦＥＴ２０４、ＦＥＴ２０５の四つのＦＥＴがモータ３０を駆動する最終段のＦＥＴとして働く。四つのＦＥＴのうちどれかが故障した場合は、残りのＦＥＴによりモータ３０への通電が行われる。
【非特許文献１】塩見 弘著、「改訂三版 信頼性工学入門」、丸善株式会社、１９８２年１１月２０日、ｐ．１０６−１２０
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記従来のモータ駆動回路は、完全並列系の冗長構成であるために最終段のＦＥＴは完全並列系の双方の回路で二つずつ、合計四つを必要とするためにコストアップを招く。また、上記従来の構成では、四つのＦＥＴがすべて故障しない限りモータを駆動することが可能であるため、ＦＥＴの診断は行っていなかった。
【０００７】
そのため、例えば、回路の故障でＦＥＴが本来ＯＦＦになるべき時にＯＦＦとならず、バッテリ電源を消費してモータへ通電し続けるという故障（最終的には、バッテリ上がりの原因となる）を診断し、モータへの通電を停止することができなかった。
本発明は上記事情に鑑みてなされたもので、低コストでかつ信頼性の高いモータ駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決して係る目的を達成するために、請求項１に記載の本発明のモータ駆動回路は、駆動信号（例えば、実施の形態におけるＦＥＴ７及びＦＥＴ８のゲートへの入力信号）を入力しモータを駆動する駆動手段（例えば、実施の形態におけるＦＥＴ７及びＦＥＴ８）と、前記駆動信号を出力する第一の制御回路（例えば、実施の形態におけるメインＣＰＵ２及びメインプリドライバ３）と、前記駆動信号を出力する第二の制御回路（例えば、実施の形態におけるバックアップＣＰＵ４とバックアッププリドライバ５）と、前記第一の制御回路と前記第二の制御回路のいずれかを選択し前記駆動手段へ前記駆動信号を出力する切り替え手段（例えば、実施の形態におけるスイッチＰｒｉ１−１、Ｐｒｉ１−２、Ｐｒｉ２−１及びＰｒｉ２−２）と、前記モータへ通電が行われているか否かを判定する通電判定手段（例えば、実施の形態におけるメインＣＰＵ２）と、前記モータの駆動時に、前記第一の制御回路及び前記第二の制御回路から前記モータへ通電を行い、前記通電判定手段で第一の制御回路または第二の制御回路の何れか一方で通電が行われていないと判定されたときに他方の制御回路を前記切り替え手段で選択するモータ駆動制御回路選択手段（例えば、実施の形態における図２のタイミングチャートで示した診断を行うメインＣＰＵ２の処理）とを具備することを特徴とする。
【０００９】
上記構成のモータ駆動回路によれば、駆動手段へ駆動信号を入力する制御回路として、第一の制御回路と第二の制御回路から常にモータの駆動に最適な制御回路を選択し、確実にモータを駆動することが可能である。
【００１０】
さらに、請求項２に記載の本発明のモータ駆動回路は、請求項１に記載のモータ駆動回路において、前記モータ駆動制御回路選択手段における前記第一の制御回路及び第二の制御回路からの前記モータへの通電は、両駆動信号の出力タイミングをずらして行われることを特徴とする。
【００１１】
さらに、請求項３に記載の本発明のモータ駆動回路は、請求項１に記載のモータ駆動回路において、前記モータの非駆動時に、前記第一の制御回路及び前記第二の制御回路による停止機能の確認を行い、前記通電判定手段で正常に前記モータへの通電が停止されていると判定された制御回路を前記切り替え手段で選択するモータ停止制御回路選択手段（例えば、実施の形態における図３のタイミングチャートで示した診断を行うメインＣＰＵ２の処理）をさらに具備することを特徴としている。
【００１２】
上記構成のモータ駆動回路によれば、モータの停止時に第一の制御回路及び第二の制御回路から最適な制御回路を選択し、確実にモータへの通電を停止させることが可能である。
【００１３】
さらに、請求項４に記載の本発明のモータ駆動回路は、請求項３に記載のモータ駆動回路において、前記モータ停止制御回路選択手段における前記第一の制御回路及び第二の制御回路による停止機能の確認は、その確認タイミングをずらして行われることを特徴とする。
【発明の効果】
【００１４】
請求項１及び請求項2に記載の本発明のモータ駆動回路によれば、駆動手段へ駆動信号を入力する制御回路として、第一の制御回路と第二の制御回路から常にモータの駆動に最適な制御回路を選択し、確実にモータを駆動することが可能である。したがって、従来技術のように駆動手段を冗長構成とする必要がなく、低コストで信頼性の高いモータ駆動回路を提供できる。
【００１５】
さらに、請求項３及び請求項4に記載の本発明のモータ駆動回路によれば、モータの停止時に第一の制御回路及び第二の制御回路から最適な制御回路を選択し、確実にモータへの通電を停止させることが可能であるため、モータの停止時にも通電され続けるという故障を防ぐことで、より信頼性を高めることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の一実施形態に係るモータ駆動回路について図１から図３を参照しながら説明する。
図１は本発明の一実施形態に係るモータ駆動回路の構成を示したブロック図である。なお、特許請求の範囲に記載の第一の制御回路とは図１のメインＣＰＵ２及びメインプリドライバ３を指し、第二の制御回路とは図１のバックアップＣＰＵ４及びバックアッププリドライバ５を指す。
【００１７】
図１において、監視ＩＣ１は、メインＣＰＵ２の診断を行うとともに、メインＣＰＵ２及びメインプリドライバ３の電源を供給するＩＣ（Integrated Circuit）である。メインＣＰＵ２は、監視ＩＣ１の診断を行うとともに、メインプリドライバ３へ駆動信号の出力を指示する。メインプリドライバ３は、メインＣＰＵ２からの指示をＤＲＩ２端子から入力し、その指示に従ってＤＲＯ２ａ端子及びＤＲＯ２ｂ端子から駆動信号を出力する。なお、メインプリドライバ３は、ＤＲＯ２ａ端子及びＤＲＯ２ｂ端子からそれぞれ別々に駆動信号を出力することも、双方から同時に駆動信号を出力することも可能である。
【００１８】
ＤＲＯ２ａ端子から出力された駆動信号は、スイッチＰｒｉ１−１及びダイオードＤ１を介して最終段のＦＥＴ７のゲートへと入力される。一方、ＤＲＯ２ｂ端子から出力された駆動信号は、スイッチＰｒｉ１−２及びダイオードＤ２を介して最終段のＦＥＴ８のゲートへと入力される。
【００１９】
また、メインＣＰＵ２は、バックアッププリドライバ５から駆動信号を出力させるときに、ＭＯＴ＿ｒｅｑ＿ｏｕｔ端子からＭＯＴ＿ｒｅｑ信号を出力する。バックアップＣＰＵ４は、メインＣＰＵ２からのＭＯＴ＿ｒｅｑ信号をＭＯＴ＿ｒｅｑ＿ｉｎ端子から入力すると、ＯＵＴ１端子及びＯＵＴ２端子からバックアッププリドライバ５へ駆動信号の出力を指示する。
【００２０】
バックアッププリドライバ５は、バックアップＣＰＵ４からの指示をＩＮ１端子及びＩＮ２端子で入力し、その指示に従ってＶＧＳ１端子及びＶＧＳ２端子から駆動信号を出力する。
【００２１】
ＶＧＳ１端子から出力された駆動信号は、スイッチＰｒｉ２−１及びダイオードＤ３を介して最終段のＦＥＴ７のゲートへと入力される。一方、ＶＧＳ２端子から出力された駆動信号は、スイッチＰｒｉ２−２及びダイオードＤ４を介して最終段のＦＥＴ８のゲートへと入力される。
【００２２】
メインＣＰＵ２はＭＣＫ端子で図１のＸ点における電圧を監視する（通電判定手段）。上述した各駆動信号の入力により、ＦＥＴ７またはＦＥＴ８がＯＮになると、Ｘ点における電圧がＨｉｇｈレベルの電圧となり、モータ９へ通電されていることがメインＣＰＵ２で確認できる。一方、ＦＥＴ７及びＦＥＴ８の双方がＯＦＦになると、Ｘ点における電圧はＬｏｗとなり、モータ９へ通電されていないことがメインＣＰＵ２で確認できる。
【００２３】
続いて、スイッチＰｒｉ１−１、Ｐｒｉ１−２、Ｐｒｉ２−１及びＰｒｉ２−２を切り替える手順について説明する。
ＯＲ回路６の二つの入力端子の一方は、監視ＩＣ１のｉｎｈ１端子及びｉｎｈ２端子と接続され、もう一方の入力端子がメインＣＰＵ２のｉｎｈ３端子と接続される。
【００２４】
監視ＩＣ１は、メインＣＰＵ２が正常に動作していないと診断したときにｉｎｈ１端子及びｉｎｈ２端子をＨｉｇｈにセットして出力する。ここで、ｉｎｈ１端子及びｉｎｈ２端子の二端子を用いるため、どちらか片方の端子とＯＲ回路６との接続が切断されたとしても、もう片方の端子により通常通りＯＲ回路６へ入力することができる。
【００２５】
一方、メインＣＰＵ２は、バックアッププリドライバ５からの駆動信号を選択する必要がある場合にｉｎｈ３端子をＨｉｇｈにセットして出力する（以下では、ｉｎｈ３端子の出力を疑似ｉｎｈ信号と呼ぶ）。ＯＲ回路６は、ｉｎｈ１端子、ｉｎｈ２端子及びｉｎｈ３端子のいずれかがＨｉｇｈである時にＨｉｇｈを出力し、全ての端子がＬｏｗである時にＬｏｗを出力する。
【００２６】
ＯＲ回路６の出力（以下では、ｉｎｈ信号と呼ぶ）は二つに分岐され、一方はＮＯＴ回路５を介してスイッチＰｒｉ１−１及びＰｒｉ１−２の切り替え信号となり、もう一方は直接スイッチＰｒｉ２−１及びＰｒｉ２−２の切り替え信号となる。
【００２７】
スイッチＰｒｉ１−１、Ｐｒｉ１−２、Ｐｒｉ２−１及びＰｒｉ２−２は切り替え信号がＨｉｇｈレベルの時にＯＮとなり、Ｌｏｗレベルの時にＯＦＦとなるスイッチである。したがって、ｉｎｈ信号がＬｏｗの時はスイッチＰｒｉ１−１及びＰｒｉ１−２がＯＮ、スイッチＰｒｉ２−１及びＰｒｉ２−２がＯＦＦとなり、メインプリドライバ３からの駆動信号が選択されてＦＥＴ７、ＦＥＴ８へと出力される。
【００２８】
一方、ｉｎｈ信号がＨｉｇｈの時はスイッチＰｒｉ１−１及びＰｒｉ１−２がＯＦＦ、スイッチＰｒｉ２−１及びＰｒｉ２−２がＯＮとなり、バックアッププリドライバ５からの駆動信号が選択されてＦＥＴ７、ＦＥＴ８へと出力される。
【００２９】
すなわち、上記の四つのスイッチにより、ｉｎｈ１端子、ｉｎｈ２端子及びｉｎｈ３端子のいずれかがＨｉｇｈの時にはバックアッププリドライバ５からの駆動信号が選択され、全ての端子がＬｏｗの時にのみメインプリドライバ３からの駆動信号が選択される。
【００３０】
続いて、図２のタイミングチャートを参照し、モータ９の駆動制御を開始する前に行う診断試験に関して説明する。本実施形態では、メインＣＰＵ２はモータ９の駆動制御を開始する前に、短時間の間、モータ駆動回路の診断用にモータ９への通電を行う。
【００３１】
図２において、（１）及び（２）は、バックアッププリドライバ５の出力端子であるＶＧＳ１端子及びＶＧＳ２端子の論理を示す。（３）及び（４）は、メインプリドライバ３の出力端子であるＤＲＯ２ａ端子及びＤＲＯ２ｂ端子の論理を示す。
【００３２】
（５）は、メインＣＰＵ２のｉｎｈ３端子から出力される疑似ｉｎｈ信号の論理を示す。（６）は、各端子が（１）〜（５）に示した状態の時に、図１のモータ駆動回路が正常に動作していた場合のＭＣＫ端子における論理の期待値を示す。
【００３３】
図２に示したＯＮテスト１の時刻では、バックアッププリドライバ５の両出力がＨｉｇｈ、メインプリドライバ３の両出力がＬｏｗであり、かつ疑似ｉｎｈ信号がＨｉｇｈでバックアッププリドライバ５側の出力が選択されている。この時、バックアッププリドライバ３からＦＥＴ７、ＦＥＴ８へ至る経路が正常であれば、ＭＣＫ端子ではＨｉｇｈが検出される。
【００３４】
ＯＮテスト２の時刻では、バックアッププリドライバ５の両出力端子及びメインプリドライバ３のＤＲＯ２ｂ端子がＬｏｗ、メインプリドライバ３のＤＲＯ２ａ端子がＨｉｇｈであり、かつ疑似ｉｎｈ信号はＬｏｗでメインプリドライバ３側の出力が選択されている。この時、メインプリドライバ３のＤＲＯ２ａ端子からＦＥＴ７へ至る経路が正常であれば、ＭＣＫ端子ではＨｉｇｈが検出される。
【００３５】
ＯＮテスト３の時刻では、バックアッププリドライバ５の両出力端子及びメインプリドライバ３のＤＲＯ２ａ端子がＬｏｗ、メインプリドライバ３のＤＲＯ２ｂ端子がＨｉｇｈであり、かつ疑似ｉｎｈ信号はＬｏｗでメインプリドライバ３側の出力が選択されている。この時、メインプリドライバ３のＤＲＯ２ｂ端子からＦＥＴ８へ至る経路が正常であれば、ＭＣＫ端子ではＨｉｇｈが検出される。
【００３６】
すなわち、ＯＮテスト１の結果が期待値どおりであれば、バックアッププリドライバ５からＦＥＴ７またはＦＥＴ８へ至る経路の少なくとも一方が正常であると判定できる。同様に、ＯＮテスト２の結果が期待値どおりであれば、メインプリドライバ３のＤＲＯ２ａ端子からＦＥＴ７へ至る経路が正常であり、ＯＮテスト３の結果が期待値どおりであれば、メインプリドライバ３のＤＲＯ２ｂ端子からＦＥＴ８へ至る経路が正常であると判定できる。
【００３７】
（７）から（１０）は、ＯＮテスト１〜３で異常が確認された場合の、ＭＣＫ端子の論理値を示すものである。（７）は、ＯＮテスト１の結果のみが正常時の期待値と異なっており、バックアッププリドライバ５からＦＥＴ７及びＦＥＴ８へ至る経路に異常があると判断される。
【００３８】
この場合、診断後のモータ駆動時には、メインＣＰＵ２は疑似ｉｎｈ信号をＬｏｗにセットし、メインプリドライバ３のＤＲＯ２ａ端子及びＤＲＯ２ｂ端子の双方を用いてＦＥＴ７及びＦＥＴ８をＰＷＭ（Pulse Width Modulation）によるチョッピング方式で駆動する。
【００３９】
（８）は、ＯＮテスト２の結果のみが正常時の期待値と異なっており、メインプリドライバ３のＤＲＯ２ａ端子からＦＥＴ７へ至る経路に異常があると判断される。この場合、診断後のモータ駆動時には、メインＣＰＵ２は疑似ｉｎｈ信号をＬｏｗにセットし、メインプリドライバ３のＤＲＯ２ｂ端子のみを用いてＦＥＴ８を駆動する。
【００４０】
ただし、（７）とは異なり、一つのＦＥＴ８でモータ９を駆動することになるため、ＯＮ／ＯＦＦの切り替えが頻繁に発生し熱的に厳しいチョッピング方式ではなくＤＣ（Direct Current）電流によるリニア駆動方式を用いる。
【００４１】
（９）は、ＯＮテスト３の結果のみが正常時の期待値と異なっており、メインプリドライバ３のＤＲＯ２ｂ端子からＦＥＴ８へ至る経路に異常があると判断される。この場合、診断後のモータ駆動時には、メインＣＰＵ２は疑似ｉｎｈ信号をＬｏｗにセットし、メインプリドライバ３のＤＲＯ２ａ端子のみを用いてＦＥＴ７をリニア駆動方式で駆動する。
【００４２】
（１０）は、ＯＮテスト２及びＯＮテスト３の結果が正常時の期待値と異なっており、メインプリドライバ３からＦＥＴ７及びＦＥＴ８へ至る経路に異常があると判断される。この場合、診断後のモータ駆動時には、メインＣＰＵ２は疑似ｉｎｈ信号をＨｉｇｈにセットし、バックアッププリドライバ５のＶＧＳ１端子及びＶＧＳ２端子の双方を用いてＦＥＴ７及びＦＥＴ８を駆動する。
【００４３】
なお、ＶＧＳ１端子及びＶＧＳ２端子からの両方の経路が正常であるかはＯＮテスト１の結果からは確認できないため、ＦＥＴ７及びＦＥＴ８のいずれか一方だけでも問題なくモータ９を駆動可能なリニア駆動方式を用いる。
【００４４】
以上述べたとおり、モータ９を駆動する前にＯＮテスト１〜ＯＮテスト３の診断を行うことで、最終段の二つのＦＥＴ７、８を駆動する回路の一部に故障が発生したとしても、正常にモータ９を駆動可能な経路を適切に選択することが可能になる。そのため、最終段のＦＥＴを冗長構成とすることなく、信頼性の高いモータ駆動回路を提供することができる。
【００４５】
続いて、図３のタイミングチャートを参照し、モータ９の駆動制御を終了している時に行う診断試験に関して説明する。本実施形態では、モータ９の駆動制御を停止している時に、モータ９へ通電し続けていないかの試験を行う。
【００４６】
図３において、（１）及び（２）は、メインプリドライバ３の出力端子であるＤＲＯ２ａ端子及びＤＲＯ２ｂ端子の論理を示す。（３）及び（４）は、バックアッププリドライバ５の出力端子であるＶＧＳ１端子及びＶＧＳ２端子の論理を示す。
【００４７】
（５）は、メインＣＰＵ２のｉｎｈ３端子から出力される疑似ｉｎｈ信号の論理を示す。（６）は、各端子が（１）〜（５）に示した状態の時に、図１のモータ駆動回路が正常に動作していた場合のＭＣＫ端子における論理の期待値を示す。
【００４８】
図３に示したＯＦＦテスト１の時刻では、メインプリドライバ３の両出力がＬｏｗ、バックアッププリドライバ５の両出力がＬｏｗであり、かつ疑似ｉｎｈ信号がＬｏｗでメインプリドライバ３側の出力が選択されている。この時、メインプリドライバ３からＦＥＴ７、ＦＥＴ８へ至る経路が正常であれば、ＭＣＫ端子ではＬｏｗが検出される。
【００４９】
ＯＦＦテスト２の時刻では、メインプリドライバ３の両出力がＬｏｗ、バックアッププリドライバ５の両出力がＬｏｗであり、かつ疑似ｉｎｈ信号がＨｉｇｈでバックアッププリドライバ５側の出力が選択されている。この時、バックアッププリドライバ５からＦＥＴ７、ＦＥＴ８へ至る経路が正常であれば、ＭＣＫ端子ではＬｏｗが検出される。
【００５０】
ＯＦＦテスト３の時刻では、メインプリドライバ３の両出力がＬｏｗ、バックアッププリドライバ５の両出力がＨｉｇｈであり、かつ疑似ｉｎｈ信号がＬｏｗでメインプリドライバ３側の出力が選択されている。この時、メインプリドライバ３からＦＥＴ７、ＦＥＴ８へ至る経路が正常であれば、ＭＣＫ端子ではＬｏｗが検出される。
【００５１】
ＯＦＦテスト４の時刻では、メインプリドライバ３の両出力がＨｉｇｈ、バックアッププリドライバ５の両出力がＬｏｗであり、かつ疑似ｉｎｈ信号がＨｉｇｈでバックアッププリドライバ５側の出力が選択されている。この時、バックアッププリドライバ５からＦＥＴ７、ＦＥＴ８へ至る経路が正常であれば、ＭＣＫ端子ではＬｏｗが検出される。
【００５２】
（７）から（１０）は、ＯＦＦテスト１〜４で異常が確認された場合の、ＭＣＫ端子の論理値を示すものである。（７）は、ＯＦＦテスト１の結果のみが正常時の期待値と一致しており、この場合、診断後のモータ停止時には、メインＣＰＵ２はＯＦＦテスト１の状態で停止することを選択する。８）は、ＯＦＦテスト２の結果のみが正常時の期待値と一致しており、この場合、診断後のモータ停止時には、メインＣＰＵ２はＯＦＦテスト２の状態で停止することを選択する。
【００５３】
（９）は、ＯＦＦテスト３の結果のみが正常時の期待値と一致しており、この場合、診断後のモータ停止時には、メインＣＰＵ２はＯＦＦテスト３の状態で停止することを選択する。（１０）は、ＯＦＦテスト４の結果のみが正常時の期待値と一致しており、この場合、診断後のモータ停止時には、メインＣＰＵ２はＯＦＦテスト４の状態で停止することを選択する。
【００５４】
以上述べたように、メインＣＰＵ２は、モータの駆動を停止している間にモータ駆動回路の試験を行い、ＯＦＦテスト１〜４で正常であると判定された状態で停止することを選択するため、最終段の２つのＦＥＴ７、８を駆動する回路の一部に故障が発生したとしても、ＦＥＴ７及びＦＥＴ８を常にＯＦＦの状態にしてモータ９へ通電し続けることを防ぐことが可能である。
【００５５】
このように、本実施形態では、モータを駆動するモータ駆動回路を冗長構成とし、モータ駆動前に最適な経路（回路）を選択することが可能であり、さらに、モータ停止時にモータへの通電が停止する状態を選択することが可能である。
【００５６】
したがって、従来技術のように完全並列冗長系として最終段のＦＥＴまで冗長構成とすることなく、低コストで信頼性の高いモータ駆動回路を提供することができる。さらに、モータを停止している間にバッテリから暗電流が流れ続け、バッテリ上がりになることを防ぐことができる。
【００５７】
以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【産業上の利用可能性】
【００５８】
本発明は、自動車用電子制御システムのコンピュータユニットにおける冗長構成のモータ駆動回路に用いて好適である。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態にかかるモータ駆動回路の構成を示す構成図である。
【図２】モータ駆動制御の開始時に行う、モータ通電可否を判定する試験のタイミングチャートである。
【図３】モータ駆動の停止中に行う、モータ通電停止を判定する試験のタイミングチャートである。
【図４】従来技術における完全並列系の冗長構成モータ駆動回路の構成を示す構成図である。
【符号の説明】
【００６０】
１ … 監視ＩＣ
２ … メインＣＰＵ（通電判定手段）
３ … メインプリドライバ
４ … バックアップＣＰＵ
５ … バックアッププリドライバ
７、８ … ＦＥＴ（駆動手段）
９ … モータ
Ｐｒｉ１−１、Ｐｒｉ１−２、Ｐｒｉ２−１、Ｐｒｉ２−２ …スイッチ（切り替え手段）
【特許請求の範囲】
【請求項１】
駆動信号を入力しモータを駆動する駆動手段と、
前記駆動信号を出力する第一の制御回路と、
前記駆動信号を出力する第二の制御回路と、
前記第一の制御回路と前記第二の制御回路のいずれかを選択し前記駆動手段へ前記駆動信号を出力する切り替え手段と、
前記モータへ通電が行われているか否かを判定する通電判定手段と、
前記モータの駆動時に、前記第一の制御回路及び前記第二の制御回路から前記モータへ通電を行い、前記通電判定手段で第一の制御回路または第二の制御回路の何れか一方で通電が行われていないと判定されたときに他方の制御回路を前記切り替え手段で選択するモータ駆動制御回路選択手段と
を具備することを特徴とするモータ駆動回路。
【請求項２】
前記モータ駆動制御回路選択手段における前記第一の制御回路及び第二の制御回路からの前記モータへの通電は、両駆動信号の出力タイミングをずらして行われることを特徴とする請求項1に記載のモータ駆動回路。
【請求項３】
前記モータの非駆動時に、前記第一の制御回路及び前記第二の制御回路による停止機能の確認を行い、前記通電判定手段で正常に前記モータへの通電が停止されていると判定された制御回路を前記切り替え手段で選択するモータ停止制御回路選択手段をさらに具備することを特徴とする請求項1に記載のモータ駆動回路。
【請求項４】
前記モータ停止制御回路選択手段における前記第一の制御回路及び第二の制御回路による停止機能の確認は、その確認タイミングをずらして行われることを特徴とする請求項3に記載のモータ駆動回路。
【請求項１】
駆動信号を入力しモータを駆動する駆動手段と、
前記駆動信号を出力する第一の制御回路と、
前記駆動信号を出力する第二の制御回路と、
前記第一の制御回路と前記第二の制御回路のいずれかを選択し前記駆動手段へ前記駆動信号を出力する切り替え手段と、
前記モータへ通電が行われているか否かを判定する通電判定手段と、
前記モータの駆動時に、前記第一の制御回路及び前記第二の制御回路から前記モータへ通電を行い、前記通電判定手段で第一の制御回路または第二の制御回路の何れか一方で通電が行われていないと判定されたときに他方の制御回路を前記切り替え手段で選択するモータ駆動制御回路選択手段と
を具備することを特徴とするモータ駆動回路。
【請求項２】
前記モータ駆動制御回路選択手段における前記第一の制御回路及び第二の制御回路からの前記モータへの通電は、両駆動信号の出力タイミングをずらして行われることを特徴とする請求項1に記載のモータ駆動回路。
【請求項３】
前記モータの非駆動時に、前記第一の制御回路及び前記第二の制御回路による停止機能の確認を行い、前記通電判定手段で正常に前記モータへの通電が停止されていると判定された制御回路を前記切り替え手段で選択するモータ停止制御回路選択手段をさらに具備することを特徴とする請求項1に記載のモータ駆動回路。
【請求項４】
前記モータ停止制御回路選択手段における前記第一の制御回路及び第二の制御回路による停止機能の確認は、その確認タイミングをずらして行われることを特徴とする請求項3に記載のモータ駆動回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００７−８３８８８（Ｐ２００７−８３８８８Ａ）
【公開日】平成１９年４月５日（２００７．４．５）
【国際特許分類】
【出願番号】特願２００５−２７５６１２（Ｐ２００５−２７５６１２）
【出願日】平成１７年９月２２日（２００５．９．２２）
【出願人】（３０００５２２４６）株式会社ホンダエレシス (105)
【出願人】（０００００５３２６）本田技研工業株式会社 (23,863)
【公開日】平成１９年４月５日（２００７．４．５）
【国際特許分類】
【出願日】平成１７年９月２２日（２００５．９．２２）
【出願人】（３０００５２２４６）株式会社ホンダエレシス (105)
【出願人】（０００００５３２６）本田技研工業株式会社 (23,863)
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