リレーデバイスを有するメモリ要素
【課題】メモリ要素有する集積回路を提供すること。
【解決手段】上記集積回路は、基板において形成された回路網と、回路網の上における複数の機械的リレーメモリ回路とを含む。集積回路は、回路網と複数の機械的リレーメモリ回路との間に配置された誘電スタックをさらに含む。誘電スタックは、複数の金属ルーティング層およびビア層を含む。回路網は、相補型金属酸化物半導体回路網を含む。回路網は、複数の機械的リレーメモリ回路に対する制御信号を生成するように動作可能である。
【解決手段】上記集積回路は、基板において形成された回路網と、回路網の上における複数の機械的リレーメモリ回路とを含む。集積回路は、回路網と複数の機械的リレーメモリ回路との間に配置された誘電スタックをさらに含む。誘電スタックは、複数の金属ルーティング層およびビア層を含む。回路網は、相補型金属酸化物半導体回路網を含む。回路網は、複数の機械的リレーメモリ回路に対する制御信号を生成するように動作可能である。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、２０１１年１１月２３日に出願された米国特許出願第１３／３０４，２２６に対して優先権を主張する。上記文献は、全体として本明細書において参照することによって援用される。
【背景技術】
【０００２】
集積回路は、しばしば、揮発性メモリ要素を含む。一般的な揮発性メモリ要素は、交差連結されたインバータ（ラッチ）に基づく。集積回路が電力供給されている場合に限り、揮発性メモリ要素は、データを保持する。電力がなくなる場合、揮発性メモリ要素内のデータがなくなる。例えば、静的ランダムアクセスメモリ（ＳＲＡＭ）チップは、１つのタイプの揮発性メモリ要素であるＳＲＡＭセルを含む。揮発性メモリ要素は、プログラマブル論理デバイス集積回路においても使用され得る。
【０００３】
揮発性メモリ要素は、ソフトエラーアップセットとして知られた現象の影響を受ける。ソフトエラーアップセットイベントは、宇宙線と、集積回路およびそれらのパッケージ内に埋め込まれた放射性不純物とによって引き起こされる。宇宙線および放射性不純物は、高エネルギー原子粒子（中性子およびアルファ粒子）を生成する。メモリ要素は、パターン化されたシリコン基板から形成されるトランジスタおよび他の部品を含む。原子粒子がメモリ要素内のシリコンと衝突する場合に、電子−正孔対が生成される。電子−正孔対は、メモリ要素内の充電されたノードが放電し、メモリ要素の状態が反転するようにし得る伝導経路を生成する。例えば、「１」がメモリ要素内に格納された場合に、ソフトエラーアップセットイベントは、「１」が「０」に変わるようにし得る。
【０００４】
集積回路内のアップセットイベントは、メモリ要素内に格納されたデータを壊し、システム性能にとって重大な影響を有し得る。あるシステムアプリケーション（例えば、電気通信機器の遠隔インストレーション）において、欠点のある機器を修復することは、極めて負担となる。集積回路がソフトエラーアップセットイベントに対して優れた不感性をみせなければ、それらは、上記タイプのアプリケーションに対して不適切である。
【発明の概要】
【課題を解決するための手段】
【０００５】
（要約）
メモリセルを有する集積回路が提供される。集積回路は、メモリセルアレイを制御するように動作可能な制御回路網を含み得る。制御回路網は、アドレシング回路網、データレジスタ回路網、書き込みドライバー回路網、読み取り感知回路網、および他の制御回路網のような回路網を含み得る。
【０００６】
集積回路は、ナノ電気機械的（ＮＥＭ）リレーテクノロジーを用いて形成されたデバイスを有する第１の部分と、相補型金属酸化物半導体（ＣＭＯＳ）テクノロジーを用いて形成されたデバイスを有する第２の部分とを有し得る。ＮＥＭデバイスは、ＣＭＯＳデバイスの上に形成され得、ＮＥＭデバイスとＣＭＯＳ回路網との間に配置されている誘電スタックのビアを通してＣＭＯＳ回路網に連結され得る。メモリ回路網の少なくとも一部分は、第１の上部部分において形成され得、その一方で、非メモリ関連の回路網（例えば、論理回路および他の処理回路網）は、第２の下部部分において形成され得る。集積回路の第１および第２の部分の回路網は、それぞれの電源レベルを受け取り得る。
【０００７】
本発明の１つの適切な実施形態において、メモリセルは、１対の電源ラインの間に直列に連結された第１および第２の不揮発性リレースイッチを含み得る。第１および第２のリレースイッチは、データの単一ビットがラッチされ得る中間ノードにおいて接続され得る。第１および第２の不揮発性リレースイッチは、各々、ゲートおよびバルク端子を含み得、たとえゲート−バルク電圧が低くても、それらの状態を保持し得る。ゲートおよびバルク電圧は、「１」または「０」をメモリセル内にロードするために、制御回路網を用いて個々に制御され得る。この方法で構成されたメモリセルは、不揮発性挙動、ソフトエラーアップセット不感性、およびゼロスタンバイ電流を示し得る。
【０００８】
本発明の別の適切な実施形態において、メモリセルは、第１および第２の交差連結された反転回路を含み得る。第１の反転回路は、第１の対の電源ラインの間に第２のリレースイッチまたはｎチャンネルトランジスタと直列に連結された少なくとも１つのリレースイッチを含み得、その一方で、第２の反転回路は、第２の対の電源ラインの間に直列に連結された２つのＣＭＯＳトランジスタを含み得る。第１の反転回路は、メモリセルに対して第１のデータストレージノードとして機能する出力を有し得、その一方で、第２の反転回路は、メモリセルに対して第２のデータストレージノードとして機能する出力を有し得る。少なくとも１つのアクセストランジスタは、データラインと第１および第２のデータストレージノードのうちの少なくとも１つとの間に連結され得る。アクセストランジスタは、メモリセルからデータを読み取るために、かつメモリセル内にデータを書き込むために使用され得る。この方法で構成されたメモリセルは、ソフトエラーアップセット不感性および低減された電力消費を示し得る。
【０００９】
例えば、本発明は以下の項目を提供する。
（項目１）
集積回路であって、該集積回路は、
基板において形成された回路網と、
該回路網の上における複数の機械的リレーメモリ回路と
を含む、集積回路。
（項目２）
上記回路網と上記複数の機械的リレーメモリ回路との間に配置された誘電スタックをさらに含む、上記項目に記載の集積回路。
（項目３）
上記誘電スタックは、複数の金属ルーティング層およびビア層を含む、上記項目のいずれかに記載の集積回路。
（項目４）
上記回路網は、相補型金属酸化物半導体回路網を含む、上記項目のいずれかに記載の集積回路。
（項目５）
上記回路網は、上記複数の機械的リレーメモリ回路に対する制御信号を生成するように動作可能である、上記項目のいずれかに記載の集積回路。
（項目６）
上記複数の機械的リレーメモリ回路のうちの少なくとも１つは、異なる電圧レベルを有する１対の電源ラインの間に直列に連結された１対の機械的リレースイッチを含む、上記項目のいずれかに記載の集積回路。
（項目７）
上記１対の機械的リレースイッチは、１対の不揮発性機械的リレースイッチを含む、上記項目のいずれかに記載の集積回路。
（項目８）
上記複数の機械的リレーメモリ回路は、少なくとも１つの機械的リレースイッチを含み、上記回路網は、双安定メモリ要素を形成するために該少なくとも１つの機械的リレースイッチに連結されているインバータを含む、上記項目のいずれかに記載の集積回路。
（項目９）
上記少なくとも１つの機械的リレースイッチは、揮発性機械的リレースイッチである、上記項目のいずれかに記載の集積回路。
（項目１０）
上記集積回路は、ユーザーから構成データを受け取るように動作可能なプログラマブル集積回路を含み、上記複数の機械的リレーメモリ回路は、該構成データを格納するように動作可能である、上記項目のいずれかに記載の集積回路。
（項目１１）
メモリ要素であって、該メモリ要素は、
直列に連結された少なくともｎチャンネルトランジスタおよびｐチャンネルトランジスタを有する第１の反転回路と、
少なくとも１つの機械的リレースイッチを有する第２の反転回路と
を含む、メモリ要素。
（項目１２）
上記第１および第２の反転回路は、一緒に交差連結されている、上記項目のいずれかに記載のメモリ要素。
（項目１３）
上記第２の反転回路は、上記少なくとも１つの機械的リレースイッチと直列に連結されている回路をさらに含む、上記項目のいずれかに記載のメモリ要素。
（項目１４）
上記回路は、機械的リレースイッチを含む、上記項目のいずれかに記載のメモリ要素。
（項目１５）
上記回路は、金属酸化物半導体トランジスタを含む、上記項目のいずれかに記載のメモリ要素。
（項目１６）
上記回路は、ｎチャンネルトランジスタを含む、上記項目のいずれかに記載のメモリ要素。
（項目１７）
データラインと、
該データラインと上記第１の反転回路との間に連結された少なくとも１つのアクセストランジスタと
をさらに含む、上記項目のいずれかに記載のメモリ要素。
（項目１８）
メモリ要素であって、該メモリ要素は、
第１の電源電圧を供給するように動作可能な第１の電源ラインに連結されたｐチャンネルトランジスタを有する第１の反転回路と、
該第１の電源ラインと異なる第２の電源ラインに連結された少なくとも１つの機械的リレースイッチを有する第２の反転回路と
を含み、
該第２の電源ラインは、該第１の電源電圧と異なる第２の電源電圧を供給するように動作可能である、メモリ要素。
（項目１９）
上記第１および第２の反転回路は、一緒に交差連結されている、上記項目のいずれかに記載のメモリ要素。
（項目２０）
第３の電源ラインと、
上記第１の電源ラインと該第３の電源ラインとの間に上記ｐチャンネルトランジスタと直列に連結された第１のｎチャンネルトランジスタと
をさらに含む、上記項目のいずれかに記載のメモリ要素。
（項目２１）
上記第２の反転回路は、上記第２の電源ラインと上記第３の電源ラインとの間に上記少なくとも１つの機械的リレースイッチと直列に連結された第２のｎチャンネルトランジスタをさらに含む、上記項目のいずれかに記載のメモリ要素。
（項目２２）
第４の電源ラインをさらに含み、
上記第２の反転回路は、上記第２の電源ラインと該第４の電源ラインとの間に上記少なくとも１つの機械的リレースイッチと直列に連結された追加の機械的リレースイッチをさらに含み、上記第３の電源ラインおよび該第４の電源ラインは、異なる電源電圧を供給するように動作可能である、上記項目のいずれかに記載のメモリ要素。
（項目２３）
プログラマブル集積回路であって、該プログラマブル集積回路は、
少なくとも１つのｎチャンネルトランジスタと少なくとも１つの機械的リレースイッチとを含む双安定メモリ要素を含み、
該双安定メモリ要素は、静的制御信号が提供される出力を有する、プログラマブル集積回路。
（項目２４）
上記静的制御信号を受け取るように動作可能なゲートを有するパストランジスタをさらに含み、該パストランジスタは、上記プログラマブル集積回路上のプログラマブル論理回路網の一部を形成する、上記項目のいずれかに記載のプログラマブル集積回路。
（項目２５）
上記双安定メモリ要素は、
上記少なくとも１つのｎチャンネルトランジスタと直列に連結されているｐチャンネルトランジスタと、
上記少なくとも１つの機械的リレースイッチと直列に連結されている追加の機械的リレースイッチと
をさらに含む、上記項目のいずれかに記載のプログラマブル集積回路。
（項目２６）
基板と、
誘電層と、
該基板と該誘電層との間に配置された少なくとも１つの金属ルーティング層と
をさらに含み、
上記ｎチャンネルトランジスタは、基板において形成され、上記機械的リレースイッチは、誘電層において形成されている、上記項目のいずれかに記載のプログラマブル集積回路。
【００１０】
（摘要）
メモリ要素を有する集積回路が提供される。集積回路は、相補型金属酸化物半導体（ＣＭＯＳ）デバイスを有する第１の部分において形成された論理回路網を含み得、ナノ電気機械的（ＮＥＭ）リレーデバイスを有する第２の部分において形成されたメモリ要素および関連付けられたメモリ回路網の少なくとも一部を含み得る。ＮＥＭデバイスとＣＭＯＳデバイスとは、誘電スタックのビアを通して相互接続され得る。第１および第２の部分におけるデバイスは、それぞれの電源電圧を受け取り得る。１つの適切な配列において、メモリ要素は、不揮発性ストレージ特性およびソフトエラーアップセット不感性を提供する２つのリレースイッチを含み得る。別の適切な配列において、メモリ要素は、第１および第２の交差連結された反転回路を含み得る。第１の反転回路は、リレースイッチを含み得、その一方で、第２の反転回路は、ＣＭＯＳトランジスタのみを含む。この方法で構成されたメモリ要素は、揮発性ストレージ特性およびＳＥＵ不感性を提供するために使用され得る。
【００１１】
本発明のさらなる特徴、本発明の本質およびさまざまな利点は、添付の図面および以下の詳細な説明からより明白になる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の実施形態に従う例示的なメモリアレイ回路網のダイヤグラムである。
【図２】図２は、本発明の実施形態に従う、相補型金属酸化物半導体（ＣＭＯＳ）テクノロジーおよびナノ電気機械的（ＮＥＭ）リレーテクノロジーを用いて形成された回路網を有する集積回路の断面側面図である。
【図３】図３は、本発明の実施形態に従う不揮発性リレースイッチのダイヤグラムである。
【図４】図４は、本発明の実施形態に従う図３のリレースイッチの状態ダイヤグラムである。
【図５】図５は、本発明の実施形態に従う図３および４に関連して示されたタイプのリレースイッチを用いて形成された例示的なメモリセルの回路ダイヤグラムである。
【図６】図６は、本発明の実施形態に従う図３のリレースイッチを動作させるための例示的な電圧バイアシング値の表である。
【図７】図７は、本発明の実施形態に従う揮発性リレースイッチのダイヤグラムである。
【図８】図８は、本発明の実施形態に従う図７のリレースイッチの動作を例示するビーム変位対ゲート−バルク電圧の図である。
【図９】図９は、本発明の実施形態に従う図７および８に関連して示されたタイプのリレースイッチを用いて形成された例示的なメモリセルの回路ダイヤグラムである。
【図１０】図１０は、本発明の実施形態に従って図９のメモリセルがソフトエラーアップセットに対してどのように不感であるかを示すタイミングダイヤグラムである。
【図１１】図１１は、本発明の実施形態に従う図７および８に関連して示されたタイプの少なくとも１つのリレースイッチを用いて形成された例示的なメモリセルの回路ダイヤグラムである。
【発明を実施するための形態】
【００１３】
（詳細な説明）
本発明の実施形態は、ソフトエラーアップセットイベントに対して耐性のある集積回路メモリ要素に関する。メモリ要素は、メモリを使用する任意の適切な集積回路において使用され得る。これらの集積回路は、メモリチップ、メモリアレイを有するデジタル信号処理回路、マイクロプロセッサ、メモリアレイを有する特定用途の集積回路、プログラマブル集積回路（例えば、メモリ要素が構成メモリに対して使用されるプログラマブル論理デバイス集積回路）、または任意の他の適切な集積回路であり得る。
【００１４】
集積回路（例えば、メモリチップまたはメモリが処理データを格納するために必要とされる他の回路）上において、メモリ要素は、揮発性メモリ要素（例えば、静的ランダムアクセスメモリセルのようなランダムアクセスメモリセル）、不揮発性メモリ要素（例えば、リレーデバイス、ヒューズ、アンチヒューズ、電気的プログラマブル読み取り専用のメモリ要素等）、または他のタイプのメモリ要素であり得る。プログラマブル集積回路の文脈において、メモリ要素は、構成データを格納するために使用され得、それ故、この文脈において、ときには構成メモリセルと呼ばれる。
【００１５】
図１は、メモリセル１８のアレイを含み得る集積回路を示す。任意の適切なメモリアレイ構造は、メモリセル１８に対して使用され得る。１つの適切な配列が、図１に示される。図１の例示的なアレイにおいて３つの行および列のみのメモリセル１８であるが、概してメモリアレイ１７において数百または数千の行および列があり得る。アレイ１７は、所与のデバイス１０上の多くのアレイのうちの１つであり得、より大きなアレイの一部分であるサブアレイであり得、または任意の他の適切なグループのメモリセル１８であり得る。
【００１６】
各メモリ要素は、対応する出力経路１９において対応する出力信号ＯＵＴを供給し得る。構成メモリアレイにおいて、各信号ＯＵＴは、対応する経路２６を介して運搬され得、かつ対応するトランジスタ（例えば、関連付けられたプログラマブル論理回路内のトランジスタ２４または他の回路）を構成することにおいて使用され得る静的出力制御信号である。
【００１７】
集積回路１０は、信号をメモリアレイ１７に供給するための制御回路網１２を有し得る。制御回路網１２は、ピン１４を用いて外部供給源から、および経路（例えば、経路１６）を用いて内部供給源から電源電圧、データ、および他の信号を受け取り得る。制御回路網１２は、アドレシング回路網、データレジスタ回路網、書き込み回路網、読み取り回路網等のような回路網を含み得る。制御回路網１２は、ピン１４によって供給される電源電圧を使用して、経路（例えば、経路２０および２２）上に所望の時間変動信号および固定信号を生成し得る。
【００１８】
メモリ要素に供給される信号は、ときには、集合的に制御信号と呼ばれ得る。特定の文脈において、これらの信号の一部は、電力信号、クリア信号、データ信号、アドレス信号等と呼ばれ得る。これらの異なる信号タイプは、互いに排他的ではない。例えば、アレイ１７に対するクリア信号は、アレイ１７をクリアするために使用され得る制御（アドレス）信号のタイプとして機能し得る。このクリア信号は、セル１８内のインバータのような回路網に電力を供給することによって、電力信号のタイプとしても機能し得る。同様に、クリアする動作がメモリセル１８において論理０を配置するように機能するので、クリア信号は、データ信号のタイプとして機能し得る。
【００１９】
概して、経路２０および２２に関連付けられた伝導ラインの適切な数が任意であり得る。例えば、アレイ１７の各行は、（例として）経路２０のうちのそれぞれの１つにおいて関連付けられたアドレスライン（例えば、真アドレスラインおよび補アドレスライン）と、関連付けられた読み取り／書き込みイネーブルラインを有し得る。アレイ１７の各列は、データラインを含むそれぞれの経路２２を有し得る。用語「行」および「列」は、メモリアレイ１７内のセル１８の特定のグループを指す１つの方法を示すに過ぎず、ときには相互交換可能に使用され得る。必要に応じて、他のパターンのラインは、経路２０および２２において使用され得る。例えば、異なる数の電源信号、データ信号、およびアドレス信号が使用され得る。
【００２０】
クリア信号は、共通のクリアラインを介して同時に、アレイ１７のすべてのセルへルーティングされ得る。クリアラインは、垂直に配向されることにより、各経路２２のクリアラインのうちの１つの分岐があり得るか、またはクリアラインは、水平に配向されることにより、各経路２０のクリアラインのうちの１つの分岐があり得る。クリアラインは、必ずしも必要とされない。
【００２１】
電力もこのタイプのグローバル方式で配分され得る。例えば、正の電源電圧Ｖｃｃは、共用の水平または垂直コンダクタのパターンを用いて各セル１８に並列に供給され得る。同様に、グラウンド電圧Ｖｓｓは、共用の水平または垂直ラインのパターンを用いてセル１８に並列に供給され得る。制御ライン（例えば、アドレスラインおよびデータライン）は、一般的に互いに対して直交である（例えば、アドレスラインは、垂直であるが、データラインは、水平であり、またはその逆の場合もある）。
【００２２】
正の電源電圧Ｖｃｃは、正の電源ラインを介して提供され得る。グラウンド電圧Ｖｓｓは、グラウンド電源ラインを介して提供され得る。任意の適切な値が、正の電源電圧Ｖｃｃおよびグラウンド電圧Ｖｓｓに対して使用され得る。例えば、正の電源電圧Ｖｃｃは、１．２ボルト、１．１ボルト、１．０ボルト、０．９ボルト、０．９ボルトより低いボルト、または他の任意の適切なボルトであり得る。グラウンド電圧Ｖｓｓは、（一例として）０ボルトであり得る。典型的な配列において、電源電圧Ｖｃｃは、１．０ボルトであり得、Ｖｓｓは０ボルトであり得、アドレス信号、データ信号、およびクリア信号に対する信号レベルは、（低い場合）０ボルトから（高い場合）１．０ボルトまでの範囲を有し得る。Ｖｃｃが時間の関数として変動し、Ｖｓｓが０ボルトより低く、および制御信号がオーバードライブされる（すなわち、制御信号がＶｃｃ−Ｖｓｓより大きな信号強度を有する）配列も使用され得る。
【００２３】
図２は、第２のタイプの回路１０−２の上に形成された第１のタイプの回路網１０−１を有する集積回路１０の断面側面図である。図２において示されるように、回路網１０−１は、機械的回路網（例えば、ナノ電気機械的（ＮＥＭ）リレー回路３２）を含み得るが、回路網１０−２は、相補型金属酸化物半導体（ＣＭＯＳ）回路３０および関連付けられた誘電スタック５０を含み得る。
【００２４】
例えば、ＣＭＯＳ回路３０は、半導体基板４０において形成されたｎチャンネル金属酸化物半導体（ＮＭＯＳ）トランジスタおよびｐチャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタのような金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、基板４０おいて１つのトランジスタと別のトランジスタと分離するための浅いトレンチ分離（ＳＴＩ）構造のような構造、ポリシリコン抵抗器、およびＣＭＯＳテクノロジーを用いて形成され得る他のタイプの電気デバイスを含み得る。誘電スタック５０は、基板４０の表面の上に形成され得る。誘電スタック５０は、酸化シリコンまたは他の誘電体の層を含み得、それらの中に導電性構造が形成される。誘電スタック５０は、金属相互接続層（ときには、金属層または金属ルーティング層と呼ばれる）およびビア層５２を含み得る。
【００２５】
導電性ルーティングライン（ときには、金属相互接続経路と呼ばれる）は、金属ルーティング層において形成され得る。ビア層５２は、垂直の伝導する構造（例えば、タングステンビア、銅ビア、アルミニウムビア、または他の金属ビアのような導電性ビア）を含み得、伝導する構造は、各導電性ビアの両側の端部において形成された導電性ルーティングラインを接続するように構成されている。基板４０に最も近い金属ルーティング層は、第１の金属ルーティング層Ｍ１と呼ばれる。連続する金属ルーティング層は、金属ルーティング層Ｍ２、Ｍ３、．．．、Ｍｔｏｐをその順番において含み得、金属ルーティング層Ｍ２が、層Ｍ１に最も近く、金属ルーティング層Ｍｔｏｐが、層Ｍ１から最も離れている（すなわち、金属ルーティング層Ｍ１は、誘電スタックの底面層を表し、その一方で、金属ルーティング層Ｍｔｏｐは、誘電スタックの最上層を表す）。誘電スタック５０は、金属ルーティング層の各隣接する対がビア層５２によって分離されている交互する配列で構成され得る。
【００２６】
回路３２は、ＮＥＭリレースイッチ（例えば、リレースイッチ６０、不揮発性デバイス、およびＮＥＭ製造テクノロジーを用いて形成され得る他のタイプの電気機械的デバイス）を含み得る。リレースイッチ６０は、静電作動の機械的スイッチであり得、その状態は、その端子において適用される電圧レベルに依存する。例えば、スイッチ６０は、誘電体７４（ときには、ボディー誘電材料と呼ばれる）の層の表面上に形成された第１および第２のソース−ドレイン端子６８を含み得る。伝導性ブリッジ部品６６（ときには、金属チャンネルと呼ばれる）は、第１のソース−ドレイン端子の上に延在する第１の突起する部分６６−１と、第２のソース−ドレイン端子の上に延在する第２の突起する部分６６−２とを有し得る。ブリッジ部品６６は、ゲート部品６２（例えば、ポリシリコンゲート構造または金属ゲート構造）によって支持され得る。ブリッジ部品６６およびゲート部品６２は、誘電材料６４によって分離され得る。ゲート部品６２は、関連付けられた第１および第２のソースドレイン領域６８の間に位置するチャンネル領域の上に懸下されているビームとして機能し得る。ゲート部品６２は、チャンネル領域の外側に位置する固定する構造（示されていない）を介して誘電体７４に取り付けられ得る。導電性ボディー電極７０は、ゲート部品６２より下において誘電体７４の表面内に形成され得る。
【００２７】
リレースイッチ６０の状態は、適切な電圧をゲート６２およびボディー７０に適用することによって制御され得る。一例として、スイッチ６０のゲート端子とボディー端子との間の電圧差が、所定の電圧閾値レベルより大きい場合、スイッチ６０は、オン状態に配置され得る（すなわち、ビーム６２は、部分６６−１および６６−２を第１および第２のソース−ドレイン端子６８と接触して配置することによってソース−ドレイン端子と接触するように低下され得る）。スイッチ６０のゲート端子とボディー端子との間の電圧差が、所定の電圧閾値レベルより小さい場合、スイッチ６０は、オフ状態に配置され得る（すなわち、ビーム６２は、第１および第２のソース−ドレイン端子６８が部分６６−１および６６−２と接触しないように上昇され得る）。スイッチ６０がオフ状態に配置される場合に、ブリッジ部品６６とソース−ドレイン構造６８とは、（例として）空気によって分離され得る。
【００２８】
本発明の１つの適切な配列において、メモリアレイ１７、メモリアドレシング回路網、メモリデータレジスタ回路網、メモリ書き込みドライバー回路網、メモリ読み取り回路網、および他の周辺メモリ制御回路網は、部分１０−１において形成され得、その一方で、構成可能な論理回路（例えば、パストランジスタ２４、受動集積回路部品（例えば、集積回路抵抗器、キャパシタ、およびコンダクタ）、デジタルおよびアナログ処理ユニット、並びに他の非メモリ関連の回路網は、部分１０−２において形成され得る（例えば、部分１０−１が、部分１０−２の上に形成され得る）。
【００２９】
上部部分１０−１のリレースイッチ６０が構成メモリセル１８の一部分を形成する図２の例を考察する。スイッチ６０の第１のソース−ドレイン領域６８は、出力１９として機能し得、静的制御信号ＯＵＴが出力１９において提供される（例えば、図１を参照）。静的制御信号ＯＵＴは、下部部分１０−２において形成された対応するパストランジスタ２４に供給され得る。図２において示されるように、パストランジスタ２４は、基板４０において形成されたソース−ドレイン領域４６、ソース−ドレイン領域４６間に位置するチャンネル領域の上に形成されたゲート４２、ゲート４２と関連付けられたチャンネル領域との間に配置されたゲート絶縁層４４を含む。
【００３０】
上部部分１０−１のスイッチ６０は、経路２６を通して対応するパストランジスタ２４に連結され得る。図２において示されるように、スイッチ６０の第１のソース−ドレイン端子６８は、誘電層７４において形成されたビア６９を通して、金属層Ｍ１−Ｍｔｏｐにおいて形成された金属スタブ５６を通して、金属スタブ５６を接続する金属ビア５８を通して、そして金属ルーティング層Ｍ１の金属スタブ５６をゲート４２に接続する金属ビア５８’を通してトランジスタ２４に連結され得る。この例は、単なる例示に過ぎず、本発明の範囲を限定するものではない。必要に応じて、部分１０−１の回路網と部分１０−２の回路網との間の他の電気的接続が、この方法で作られ得る。例えば、部分１０−２において形成された処理回路網３０は、誘電スタック５０を通る経路３５を介して制御信号Ｖｃｔｒを部分１０−１の回路網３４に送信するように構成され得る。
【００３１】
メモリ回路網がもはや論理および他の処理回路網と同じ平面上に形成される必要がないので、部分１０−２の他のＣＭＯＳ回路網の直接上に部分１０−１のメモリ回路網を形成することは、実質的に貴重な集積回路の実領域を節約し得る。本発明の別の適切な配列において、回路網１０−１は、第１の正電源電圧Ｖｃｃ１をＮＥＭリレー回路３２に、および第２の正電源電圧Ｖｃｃ２をＣＭＯＳ回路３０に提供するように動作可能な電源および制御回路網３４を含み得る。回路網３４は、ＮＥＭデバイスを用いて形成され得る。この配列を用いて提供された電力ドメイン分離は、部分１０−１において動作するメモリ回路網が増大された性能のためにオーバードライブされることを可能にしながら、部分１０−２において動作する回路網のための電力消費を低減させ得る。例えば、電源および制御回路網３４は、上部部分１０−１のメモリ回路網に電力を供給するために１．２ボルトを供給し、下部部分１０−２の回路３０に電力を供給するために０．８５ボルトを供給し得る。
【００３２】
図３は、第１のタイプのリレースイッチ６０−１の概略的ダイヤグラムである。図３において示されるように、リレースイッチ６０−１は、ソース−ドレイン端子ＳＤ１およびＳＤ２、ゲート端子Ｇ、およびボディー（またはバルク）端子Ｂを有し得る。リレースイッチ６０−１は、不揮発性挙動を示し得、この挙動において、たとえスイッチ６０−１のゲートおよびボディー端子が任意の電力を供給されなくても、スイッチの状態が保存される。
【００３３】
図４は、不揮発性リレースイッチ６０−１の動作を例示する状態ダイヤグラムである。スイッチ６０−１がオフ状態８０（すなわち、ＳＤ１およびＳＤ２が切断されている状態）にある場合、スイッチ６０−１は、端子ＧとＢとの間の電圧差（ＶＧＢ）が所定のプルイン電圧閾値ＶＰＩを超えるように、端子ＧおよびＢをバイアシングすることによってオンにされ得る。スイッチ６０−１がオン状態８２（すなわち、ＳＤ１およびＳＤ２がブリッジ部品６６を通して電気的かつ機械的に接続されている状態）にある場合、スイッチ６０−２は、ＶＧＢが所定のプルアウト電圧閾値ＶＰＯより小さくなるように、端子ＧおよびＢをバイアシングすることによってオフにされ得る。スイッチ６０−１は、プルインの基準が満たされるまで（ＶＧＢがＶＰＯより小さいか否かに関わらず）、オフ状態８０のままであり得る。同様に、スイッチ６０−２は、プルアウトの条件が満たされるまで（ＶＧＢがＶＰＩより大きいか否かに関わらず）、オン状態８２のままであり得る。（一例として）閾値ＶＰＩは、正の値を有し得、その一方で、ＶＰＯは、負の値を有し得る。
【００３４】
例えば、デバイス１０が電源オンにされており、かつスイッチ６０−１が最初にオフ状態にあるシナリオを考察する。制御回路網は、スイッチ６０−１をオン状態に配置するためにＶＧＢがＶＰＩを超えるように、スイッチ６０−１をバイアシングするために使用され得る。次に、デバイス１０が電源オフにされ得る。再びデバイス１０に電力を供給すると、スイッチ６０−１は、オン状態のままであり得る。デバイス１０が電源オンにされており、かつスイッチ６０−１が最初にオン状態にあるシナリオを考察する。制御回路網は、スイッチ６０−１をオフ状態に配置するためにＶＧＢがＶＰＯより小さくなるように、スイッチ６０−１をバイアシングするために使用され得る。次に、デバイス１０が電源オフにされ得る。再びデバイス１０に電力を供給すると、スイッチ６０−１は、オフ状態のままであり得る。このような動作特性を有するリレースイッチ６０−１は、不揮発性メモリ要素を形成するために使用され得る。
【００３５】
図５は、例示的な不揮発性メモリセル１８の回路ダイヤグラムである。図５において示されるように、リレースイッチ９０および９２は、正電源ライン８４（例えば、正電源電圧Ｖｃｃ１が提供される電源ライン）とグラウンド電源ライン８６（例えば、グラウンド電源電圧Ｖｓｓが提供されるグラウンドライン）との間のスイッチのソース−ドレイン端子を通して直列に連結され得る。スイッチ９０および９２は、図３および４に関連して説明されたタイプの不揮発性リレースイッチであり得る。スイッチ９０の状態は、電圧ＶＧ１とＶＢ１との相対的な大きさによって制御され得、その一方で、スイッチ９２の状態は、電圧ＶＧ２とＶＢ２との相対的な大きさによって制御され得る。図２に関連して説明された回路網３４は、メモリセル１８のスイッチ９０および９２に対するこれらの電圧を制御するために使用され得る。スイッチ９０および９２は、静的制御信号ＯＵＴが提供される中間ノードにおいて直列接続であり得る。
【００３６】
図５のセル１８は、不揮発性メモリ要素（すなわち、デバイス１０が電力を供給されるか否かに関わらず、その状態を保持するメモリセル）であり得る。例えば、デバイス１０が電源オンにされており、かつ所与のセル１８が最初に「１」を格納している（すなわち、信号ＯＵＴが高である）シナリオを考察する。制御回路網は、「０」を所与のセル内に書き込むために、スイッチ９０をオフにし、かつスイッチ９２をオンにするように使用され得る。次に、デバイス１０が電源オフにされ得る。再びデバイス１０に電力を供給すると、所与のセルは、「０」を格納したままであり得る（すなわち、たとえスイッチ９０および９２が任意の電圧を供給されなくても、スイッチは、それらの状態を保持する）。デバイス１０が電源オンにされており、かつ所与のセルが最初に「０」を格納している（すなわち、信号ＯＵＴが低である）別のシナリオを考察する。制御回路網は、「１」を所与のセル内に書き込むために、スイッチ９０をオンにし、かつスイッチ９２をオフにするように使用され得る。ゲート−バルク電圧ＶＧＢ１およびＶＧＢ２は、デバイス１０の通常動作中、０ボルトと等しい場合がある。たとえＶＧＢ１がＶＰＩより小さく、かつＶＧＢ２がＶＰＯより大きくても、所与のセルは、「１」を格納したままである（すなわち、プルイン／プルアウト条件が満たされない限り、スイッチ９０および９２は、それらの状態を保持する）。
【００３７】
中間出力ノードに衝突する高エネルギー宇宙線がゲートおよびバルク端子に影響を与えないので、このタイプのメモリセル１８も、ソフトエラーアップセット不感性を示す。たとえアルファ粒子がゲートおよびバルク端子のうちの１つに衝突したとしても、プルイン条件またはプルアウト条件が満たされ、セル１８のスイッチ９０および９２のうちの１つの状態を反転するように、このイベントがＶＧＢを駆動することは到底ありそうもない。
【００３８】
図６は、図５のメモリセル１８を動作させるための例示的な電圧バイアシング値の表である。「１」をセル内に書き込むために、ＶＧ１およびＶＢ１は、プルアップリレースイッチ９０をオンにするようにそれぞれ１．０ボルトおよび−１．０ボルトに駆動され得、その一方で、ＶＧ２およびＶＢ２は、プルダウンリレースイッチ９２をオフにするようにそれぞれ−１．０ボルトおよび１．０ボルトに駆動され得る。この例において、ＶＰＩは、１．５ボルトと等しく、ＶＰＯは、−１．５ボルトと等しい。プルアウト要求が満たされるまで（すなわち、ＶＧＢがＶＰＯより小さくなるまで）、スイッチ９０は、閉鎖状態に留まる。同様に、プルイン閾値が満たされるまで（すなわち、ＶＧＢがＶＰＩより大きくなるまで）、スイッチ９２は、開放状態に留まる。
【００３９】
「０」をセル内に書き込むために、ＶＧ１およびＶＢ１は、プルアップリレースイッチ９０をオフにする（ＶＧＢがＶＰＯより小さい）ようにそれぞれに−１．０ボルトおよび１．０ボルトに駆動され得、その一方で、ＶＧ２およびＶＢ２は、プルダウンリレースイッチ９２をオンにする（ＶＧＢがＶＰＩより大きい）ようにそれぞれに１．０ボルトおよび−１．０ボルトに駆動され得る。プルイン要求が満たされるまで（すなわち、ＶＧＢがＶＰＩより大きくなるまで）、スイッチ９０は、開放状態に留まり、プルアウト閾値が満たされるまで（すなわち、ＶＧＢがＶＰＯより小さくなるまで）、スイッチ９２は、閉鎖状態に留まる。概して、セル１８の状態は、ロード「１」またはロード「０」の条件が満たされるまでに変化されないままであり得る。ＶＧ１、ＶＢ１、ＶＧ２、およびＶＢ２は、セル１８の通常動作の中、接地され得る（例えは、ＶＧ１、ＶＢ１、ＶＧ２、およびＶＢ２が０ボルトに駆動され、セル１８が、その電流状態を保持する）。
【００４０】
図７は、第２のタイプのリレースイッチ６０−２の概略的ダイヤグラムである。図７に示されるように、リレースイッチ６０−２は、ソース−ドレイン端子ＳＤ１およびＳＤ２、ゲート端子Ｇ、並びにボディー（またはバルク）端子Ｂを有し得る。リレースイッチ６０−２は、そのゲートおよびボディー端子が電力を供給されない場合に、スイッチ６０−２の状態が失われる揮発性挙動を示し得る。スイッチ６０−２のゲート部品がソース−ドレインコンダクタに向かって曲げられる量は、ビーム変位Ｘとして規定される。
【００４１】
図８は、ビーム変位対ゲート−バルク電圧ＶＧＢのプロットである。図８において示されるように、ビーム変位Ｘは、ＶＧＢがプルアウト閾値ＶＰＯより小さい場合に最小である（すなわち、ＶＧＢがＶＰＯより小さい場合に、スイッチ６０−２がオフにされる）。ビーム変位は、ＶＧＢがプルイン閾値ＶＰＩより大きい場合に最大にされる（すなわち、ＶＧＢがＶＰＩより大きい場合に、スイッチ６０−２がオンにされる）。スイッチ６０−２は、オン／オフの電圧遷移が異なる（例えば、オン／オフの遷移要求がスイッチ６０−２の電流状態に依存する）ヒステリシス挙動を示し得る。
【００４２】
例えば、スイッチ６０−２が最初にオフ状態にあるシナリオを考察する。ＶＧＢが徐々に増大され場合に、ビーム変位Ｘは増大する。スイッチ６０−２は、ＶＧＢがＶＰＩを超える場合にオン状態に配置される（遷移１００を参照）。次にＶＧＢが徐々に減少される場合に、たとえＶＧＢがＶＰＩ以下に落ちても（ＶＧＢがなおＶＰＯより大きい限り）、スイッチ６０−２はオン状態のままである。一旦ＶＧＢがＶＰＯ以下に低下されると、スイッチ６０−２はオフにされる（遷移１０２を参照）。この例において、ＶＰＩは、ＶＰＯより大きい。図８は、単なる例示に過ぎず、本発明の範囲を限定するものではない。必要に応じて、ＶＰＩは、ＶＰＯ以下であり得る。
【００４３】
図９は、本発明の１つの実施形態に従う、ＣＭＯＳトランジスタおよびＮＥＭリレースイッチを含むメモリセル１８の回路ダイヤグラムである。図９において示されるように、セル１８は、第１および第２の交差連結された反転回路ＩＮＶ１およびＩＮＶ２を含み得る。反転回路ＩＮＶ１は、第１の正電源ライン１０８（例えば、正電源電圧Ｖｃｃ１が提供される電源ライン）と第１のグラウンドライン１１０（例えば、グラウンド電源電圧Ｖｓｓ１が提供される電源ライン）との間に直列に連結されたリレースイッチ１１２および１１４を含み得る。スイッチ１１２および１１４は、図７および８に関連して説明されたタイプの揮発性リレースイッチ６０−２であり得る。スイッチ１１２のバルク端子は、電源ライン１０８に連結され得、その一方で、スイッチ１１０のバルク端子は、電源ライン１１０に連結され得る。
【００４４】
反転回路ＩＮＶ２は、第２の正電源ライン１０４（例えば、正電源電圧Ｖｃｃ２が提供される電源ライン）と第２のグラウンドライン１０６（例えば、グラウンド電源電圧Ｖｓｓ２が提供される電源ライン）との間に直列に連結されたｐチャンネルプルアップトランジスタＰＵ（例えば、ｐチャンネル金属酸化物半導体デバイス）およびｎチャンネルプルダウントランジスタＰＤ（例えば、ｎチャンネル金属酸化物半導体デバイス）を含み得る。この例において、リレースイッチ１１２および１１４に関連付けられたＶｃｃ１／Ｖｓｓ１は、ＣＯＭＳトランジスタＰＵおよびＰＤに関連付けられたＶｃｃ２／Ｖｓｓ２と等しい大きさかまたは異なる大きさであり得る（すなわち、リレーデバイスおよびＣＭＯＳデバイスが、別個の電源ラインを用いて電力を供給される）。
【００４５】
反転回路ＩＮＶ１およびＩＮＶ２は、各々、入力および出力を有し得る。ＩＮＶ１の出力は、ＩＮＶ２の入力に連結され得、メモリセル１８に対して第１のデータストレージノードｎＯＵＴとして機能し得る。ＩＮＶ２の出力は、ＩＮＶ１の入力に連結され得、メモリセル１８に対して第２のデータストレージノードＯＵＴとして機能し得る。この方法で交差連結された反転回路ＩＮＶ１およびＩＮＶ２は、単一データビットの真バーションおよび補バージョンを、それぞれ、データストレージノードｎＯＵＴおよびＯＵＴにおいて格納するためのラッチとして使用され得る。例えば、セル１８は、「０」を格納するために使用され得る（すなわち、ノードＯＵＴが低であり、かつノードｎＯＵＴが高である）か、または「１」を格納するために使用され得る（すなわち、ノードＯＵＴが高であり、かつノードｎＯＵＴが低である）。それ故、セル１８のこの交差連結された部分は、ときには、双安定メモリ要素と呼ばれ得る。
【００４６】
トランジスタＡＣ１のような第１のアクセストランジスタは、データステージノードｎＯＵＴと第１のデータライン（例えば、真ビットライン信号ＢＬが提供されるデータライン）との間に連結され得る。トランジスタＡＣ２のような第２のアクセストランジスタは、データステージノードＯＵＴと第２のデータライン（例えば、補ビットライン信号ｎＢＬが提供されるデータライン）との間に連結され得る。トランジスタＡＣ１およびＡＣ２のゲートは、対応するワードライン信号ＷＬを用いて制御され得る。アクセストランジスタは、（例えば、ＷＬをアサートし、ビットライン信号を適切な電圧レベルにバイアシングすることによって）、メモリセル１８からデータを読み取るために、かつメモリセル１８内にデータを書き込むために使用され得る。ワードライン信号ＷＬは、ときにはアドレス信号と呼ばれ得、その一方で、トランジスタＡＣ１およびＡＣ２は、ときには、アドレストランジスタと呼ばれ得る。
【００４７】
図９のセル１８のリレースイッチ１１２および１１４は、上部デバイス部分１０−１において形成され得（例えば、図２を参照）、その一方で、トランジスタＰＵ、ＰＤ、ＡＣ１、およびＡＣ２は、下部デバイス部分１０−２において形成され得る。リレーインバータ回路ＩＮＶ１の入力および出力は、誘電スタック５０のビア経路２６を通して下へ、トランジスタＡＣ１およびＣＭＯＳインバータ回路ＩＮＶ２に連結され得る。
【００４８】
リレーデバイスの機械的スイッチング遅延が、セルが高エネルギー宇宙線によって引き起こされる妨害下にある時間よりはるかに長い期間である傾向を有するので、図９に関連して説明されたタイプのメモリセル１８は、ソフトエラーアップセット不感性を示す。例えば、セル１８が「０」を格納しており、侵入するアルファ粒子が時間ｔ０において出力ノードＯＵＴに衝突するシナリオを考察する（例えば、図１０のタイミングダイヤグラムを参照）。（例として）このイベントは、結果としてノードＯＵＴにおいて注入されるパルス状の電流ＩＩＮＪ＿ＯＵＴ（例えば、０．５μＡのピークを有する電流パルス）を生じ得、ノードＯＵＴでの電圧（ＶＯＵＴ）が１．２ボルトの正電源電圧に向かって上昇するようにし得る。ＶＯＵＴにおいてこの一時的上昇は、スイッチ１１４をオンにし、かつスイッチ１１２をオフにすることを始動させる。しかしながら、スイッチ１１２および１１４のゲート部品にとってプルインまたはプルアウトまでかかる時間（例えば、時間ｔ０からｔ２まで）が約ナノ秒であるが、注入されたノイズ電流の期間（例えば、時間ｔ０からｔ１まで）が約ピコ秒であるので、ノードｎＯＵＴは、ｔ１において高のままである。時間ｔ１の後に、トランジスタＰＤは、オンであり、ＶＯＵＴを放電し、グラウンドに戻るように機能する（すなわち、セル１８は、その格納された「０」の値を保持する）。
【００４９】
図１１は、本発明の実施形態に従うメモリセル１８の別の適切な配列を示す。図１１において示されるように、セル１８は、第１および第２の交差連結された反転回路ＩＮＶ１およびＩＮＶ２を含み得る。反転回路ＩＮＶ１は、第１の正電源ライン１０８と共通グラウンドライン１０７（例えば、グラウンド電源電圧Ｖｓｓが提供される電源ライン）との間に直列に連結されたリレースイッチ１１２およびｎチャンネルトランジスタＰＤ１を含み得る。スイッチ１１２は、図７および８に関連して説明されたタイプのリレースイッチ６０−２であり得る。スイッチ１１２のバルク端子は、電源ライン１０８に連結され得る。
【００５０】
反転回路ＩＮＶ２は、第２の正電源ライン１０４と共通グラウンドライン１０７との間に直列に連結されたｐチャンネルプルアップトランジスタＰＵおよびｎチャンネルプルダウントランジスタＰＤ２を含み得る。この例において、ＩＮＶ１に関連付けられたＶｃｃ１は、ＩＮＶ２に関連付けられたＶｃｃ２と等しい大きさかまたは異な大きさであり得るが、Ｖｓｓは、ＩＮＶ１およびＩＮＶ２の両方に供給され得る。必要に応じて、ＩＮＶ１およびＩＮＶ２は、それぞれのグラウンド電源ラインから異なるグラウンド電圧信号を受け取り得る。
【００５１】
反転回路ＩＮＶ１およびＩＮＶ２は、各々、入力および出力を有し得る。ＩＮＶ１の出力は、ＩＮＶ２の入力に連結され得、メモリセル１８に対して第１のデータストレージノードｎＯＵＴとして機能し得る。ＩＮＶ２の出力は、ＩＮＶ１の入力に連結され得、メモリセル１８に対して第２のデータストレージノードＯＵＴとして機能し得る。第１のアクセストランジスタＡＣ１は、データステージノードｎＯＵＴと第１のデータラインとの間に連結され得、その一方で、第２のアクセストランジスタＡＣ２は、データステージノードＯＵＴと第２のデータラインとの間に連結され得る。トランジスタＡＣ１およびＡＣ２のゲートは、対応するワードライン信号ＷＬを用いて制御され得る。アクセストランジスタは、メモリセル１８からデータを読み取るために、かつメモリセル１８内にデータを書き込むために使用され得る。
【００５２】
図１１のセル１８のリレースイッチ１１２は、上部デバイス部分１０−１において形成され得（例えば、図１を参照）、その一方で、トランジスタＰＤ１、ＰＤ２、ＰＵ、ＡＣ１、およびＡＣ２は、標準ＣＭＯＳ製造技術を用いて下部デバイス部分１０−２において形成され得る。リレースイッチ１１２は、誘電スタック５０のビア経路２６を通して下へ、トランジスタＡＣ１、ＰＤ１、およびＣＭＯＳインバータ回路ＩＮＶ２に連結され得る。
【００５３】
図１１に関連して説明されたタイプのメモリセル１８も、ソフトエラーアップセット不感性を示すために使用され得る。例えば、セル１８が「０」を格納しており、（矢印２００によって示されるように）侵入するアルファ粒子が出力ノードＯＵＴに衝突するシナリオを考察する。これは、ＶＯＵＴが高へ上昇するようにし、トランジスタＰＤ１をオンにする。リレーデバイスの機械的スイッチングが、ＣＯＭＳトランジスタの電気的スイッチングに比べて比較的に遅いので、ＶＯＵＴが高である期間に対してスイッチ１１２は、オンのままである。スイッチ１１２およびトランジスタＰＤ１の両方がオンである場合に、スイッチ１１２のオンの抵抗がトランジスタＰＤ１のオンの抵抗より実質的に低い（すなわち、リレーデバイスの機械的コンダクタンスが、ＣＭＯＳトランジスタの電子的コンダクタンスより実質的に高い）ので、ＶｎＯＵＴは、比較的に高い状態（例えば、Ｖｃｃ１の５０％より大きい）に留まる。結果として、粒子２００の影響がなくなる場合に、ノードｎＯＵＴでの高電圧は、ＰＤ２がノードＯＵＴを放電し、グラウンドに戻ることを可能にする。
【００５４】
セル１８が「１」を格納しており、かつ侵入するアルファ粒子２００は、ＶＯＵＴが低に落ちるようにし、トランジスタＰＤ１をオフにするように出力ノードＯＵＴに衝突する別のシナリオを考察する。スイッチ１１２の遅い機械的スイッチングのため、スイッチ１１２は、ＶＯＵＴが低である期間に対してオフのままである。スイッチ１１２およびトランジスタＰＤ１の両方がオフである場合に、ノードｎＯＵＴは、浮動しており、それ故、ＶｎＯＵＴは、低に留まる。結果として、粒子２００の影響がなくなる場合に、ノードｎＯＵＴでの低電圧は、トランジスタＰＵがＯＵＴを充電し、Ｖｃｃ２に戻ることを可能にする。
【００５５】
図９および１１のメモリセル構成は、単なる例示に過ぎず、本発明の範囲を限定するものではない。必要に応じて、リレースイッチは、６個より少ないスイッチングデバイスかまたは６個より多いスイッチングデバイスを有するメモリセル、多重ポートメモリセル、読み取りバッファー回路を有するメモリセル、２つより多い交差連結された反転回路を有するメモリセル、および他のタイプのメモリ要素において使用され得る。ＮＥＭリレーデバイスが、ＣＭＯＳトランジスタに対して実質的により少ないソース−ドレイン漏れ電流を示すので、リレーデバイスを含むメモリセルはまた、低減された電力消費を示し得る。
【００５６】
追加の実施形態：
（追加の実施形態１）
集積回路であって、該集積回路は、基板において形成された回路網と、該回路網の上における複数の機械的リレーメモリ回路とを含む、集積回路。
（追加の実施形態２）
上記回路網と上記複数の機械的リレーメモリ回路との間に配置された誘電スタックをさらに含む、追加の実施形態１に記載の集積回路。
（追加の実施形態３）
上記誘電スタックは、複数の金属ルーティング層およびビア層を含む、追加の実施形態２に記載の集積回路。
（追加の実施形態４）
上記回路網は、相補型金属酸化物半導体回路網を含む、追加の実施形態１に記載の集積回路。
（追加の実施形態５）
上記回路網は、上記複数の機械的リレーメモリ回路に対する制御信号を生成するように動作可能である、追加の実施形態１に記載の集積回路。
（追加の実施形態６）
上記複数の機械的リレーメモリ回路のうちの少なくとも１つは、異なる電圧レベルを有する１対の電源ラインの間に直列に連結された１対の機械的リレースイッチを含む、追加の実施形態５に記載の集積回路。
（追加の実施形態７）
上記１対の機械的リレースイッチは、１対の不揮発性機械的リレースイッチを含む、追加の実施形態６に記載の集積回路。
（追加の実施形態８）
上記複数の機械的リレーメモリ回路は、少なくとも１つの機械的リレースイッチを含み、上記回路網は、双安定メモリ要素を形成するために該少なくとも１つの機械的リレースイッチに連結されているインバータを含む、追加の実施形態５に記載の集積回路。
（追加の実施形態９）
上記少なくとも１つの機械的リレースイッチは、揮発性機械的リレースイッチである、追加の実施形態８に記載の集積回路。
（追加の実施形態１０）
上記集積回路は、ユーザーから構成データを受け取るように動作可能なプログラマブル集積回路を含み、上記複数の機械的リレーメモリ回路は、該構成データを格納するように動作可能である、追加の実施形態１に記載の集積回路。
（追加の実施形態１１）
メモリ要素であって、該メモリ要素は、直列に連結された少なくともｎチャンネルトランジスタおよびｐチャンネルトランジスタを有する第１の反転回路と、少なくとも１つの機械的リレースイッチを有する第２の反転回路とを含む、メモリ要素。
（追加の実施形態１２）
上記第１および第２の反転回路は、一緒に交差連結されている、追加の実施形態１１に記載のメモリ要素。
（追加の実施形態１３）
上記第２の反転回路は、上記少なくとも１つの機械的リレースイッチと直列に連結されている回路をさらに含む、追加の実施形態１１に記載のメモリ要素。
（追加の実施形態１４）
上記回路は、機械的リレースイッチを含む、追加の実施形態１３に記載のメモリ要素。
（追加の実施形態１５）
上記回路は、金属酸化物半導体トランジスタを含む、追加の実施形態１３に記載のメモリ要素。
（追加の実施形態１６）
上記回路は、ｎチャンネルトランジスタを含む、追加の実施形態１５に記載のメモリ要素。
（追加の実施形態１７）
データラインと、該データラインと上記第１の反転回路との間に連結された少なくとも１つのアクセストランジスタとをさらに含む、追加の実施形態１６に記載のメモリ要素。
（追加の実施形態１８）
メモリ要素であって、該メモリ要素は、第１の電源電圧を供給するように動作可能な第１の電源ラインに連結されたｐチャンネルトランジスタを有する第１の反転回路と、該第１の電源ラインと異なる第２の電源ラインに連結された少なくとも１つの機械的リレースイッチを有する第２の反転回路とを含み、該第２の電源ラインは、該第１の電源電圧と異なる第２の電源電圧を供給するように動作可能である、メモリ要素。
（追加の実施形態１９）
上記第１および第２の反転回路は、一緒に交差連結されている、追加の実施形態１８に記載のメモリ要素。
（追加の実施形態２０）
第３の電源ラインと、上記第１の電源ラインと該第３の電源ラインとの間に上記ｐチャンネルトランジスタと直列に連結された第１のｎチャンネルトランジスタとをさらに含む、追加の実施形態１８に記載のメモリ要素。
（追加の実施形態２１）
上記第２の反転回路は、上記第２の電源ラインと上記第３の電源ラインとの間に上記少なくとも１つの機械的リレースイッチと直列に連結された第２のｎチャンネルトランジスタをさらに含む、追加の実施形態２０に記載のメモリ要素。
（追加の実施形態２２）
第４の電源ラインをさらに含み、上記第２の反転回路は、上記第２の電源ラインと該第４の電源ラインとの間に上記少なくとも１つの機械的リレースイッチと直列に連結された追加の機械的リレースイッチをさらに含み、上記第３の電源ラインおよび該第４の電源ラインは、異なる電源電圧を供給するように動作可能である、追加の実施形態２０に記載のメモリ要素。
（追加の実施形態２３）
プログラマブル集積回路であって、該プログラマブル集積回路は、少なくとも１つのｎチャンネルトランジスタと少なくとも１つの機械的リレースイッチとを含む双安定メモリ要素を含み、該双安定メモリ要素は、静的制御信号が提供される出力を有する、プログラマブル集積回路。
（追加の実施形態２４）
上記静的制御信号を受け取るように動作可能なゲートを有するパストランジスタをさらに含み、該パストランジスタは、上記プログラマブル集積回路上のプログラマブル論理回路網の一部を形成する、追加の実施形態２３に記載のプログラマブル集積回路。
（追加の実施形態２５）
上記双安定メモリ要素は、上記少なくとも１つのｎチャンネルトランジスタと直列に連結されているｐチャンネルトランジスタと、上記少なくとも１つの機械的リレースイッチと直列に連結されている追加の機械的リレースイッチとをさらに含む、追加の実施形態２３に記載のプログラマブル集積回路。
（追加の実施形態２６）
基板と、誘電層と、該基板と該誘電層との間に配置された少なくとも１つの金属ルーティング層とをさらに含み、上記ｎチャンネルトランジスタは、基板において形成され、上記機械的リレースイッチは、誘電層において形成されている、追加の実施形態２３に記載のプログラマブル集積回路。
【００５７】
上記の内容は、単なる本発明の原理の例示に過ぎず、さまざまな改変が、本発明の範囲および精神から逸脱することなしに、当業者によって加えられ得る。上記実施形態は、単独も任意の組み合わせでも実装され得る。
【符号の説明】
【００５８】
１０ 集積回路
１２ 制御回路網
１４ ピン
１６、２０、２２、２６ 経路
１７ メモリアレイ
１８ メモリセル
１９ 出力
２４ パストランジスタ
【技術分野】
【０００１】
この出願は、２０１１年１１月２３日に出願された米国特許出願第１３／３０４，２２６に対して優先権を主張する。上記文献は、全体として本明細書において参照することによって援用される。
【背景技術】
【０００２】
集積回路は、しばしば、揮発性メモリ要素を含む。一般的な揮発性メモリ要素は、交差連結されたインバータ（ラッチ）に基づく。集積回路が電力供給されている場合に限り、揮発性メモリ要素は、データを保持する。電力がなくなる場合、揮発性メモリ要素内のデータがなくなる。例えば、静的ランダムアクセスメモリ（ＳＲＡＭ）チップは、１つのタイプの揮発性メモリ要素であるＳＲＡＭセルを含む。揮発性メモリ要素は、プログラマブル論理デバイス集積回路においても使用され得る。
【０００３】
揮発性メモリ要素は、ソフトエラーアップセットとして知られた現象の影響を受ける。ソフトエラーアップセットイベントは、宇宙線と、集積回路およびそれらのパッケージ内に埋め込まれた放射性不純物とによって引き起こされる。宇宙線および放射性不純物は、高エネルギー原子粒子（中性子およびアルファ粒子）を生成する。メモリ要素は、パターン化されたシリコン基板から形成されるトランジスタおよび他の部品を含む。原子粒子がメモリ要素内のシリコンと衝突する場合に、電子−正孔対が生成される。電子−正孔対は、メモリ要素内の充電されたノードが放電し、メモリ要素の状態が反転するようにし得る伝導経路を生成する。例えば、「１」がメモリ要素内に格納された場合に、ソフトエラーアップセットイベントは、「１」が「０」に変わるようにし得る。
【０００４】
集積回路内のアップセットイベントは、メモリ要素内に格納されたデータを壊し、システム性能にとって重大な影響を有し得る。あるシステムアプリケーション（例えば、電気通信機器の遠隔インストレーション）において、欠点のある機器を修復することは、極めて負担となる。集積回路がソフトエラーアップセットイベントに対して優れた不感性をみせなければ、それらは、上記タイプのアプリケーションに対して不適切である。
【発明の概要】
【課題を解決するための手段】
【０００５】
（要約）
メモリセルを有する集積回路が提供される。集積回路は、メモリセルアレイを制御するように動作可能な制御回路網を含み得る。制御回路網は、アドレシング回路網、データレジスタ回路網、書き込みドライバー回路網、読み取り感知回路網、および他の制御回路網のような回路網を含み得る。
【０００６】
集積回路は、ナノ電気機械的（ＮＥＭ）リレーテクノロジーを用いて形成されたデバイスを有する第１の部分と、相補型金属酸化物半導体（ＣＭＯＳ）テクノロジーを用いて形成されたデバイスを有する第２の部分とを有し得る。ＮＥＭデバイスは、ＣＭＯＳデバイスの上に形成され得、ＮＥＭデバイスとＣＭＯＳ回路網との間に配置されている誘電スタックのビアを通してＣＭＯＳ回路網に連結され得る。メモリ回路網の少なくとも一部分は、第１の上部部分において形成され得、その一方で、非メモリ関連の回路網（例えば、論理回路および他の処理回路網）は、第２の下部部分において形成され得る。集積回路の第１および第２の部分の回路網は、それぞれの電源レベルを受け取り得る。
【０００７】
本発明の１つの適切な実施形態において、メモリセルは、１対の電源ラインの間に直列に連結された第１および第２の不揮発性リレースイッチを含み得る。第１および第２のリレースイッチは、データの単一ビットがラッチされ得る中間ノードにおいて接続され得る。第１および第２の不揮発性リレースイッチは、各々、ゲートおよびバルク端子を含み得、たとえゲート−バルク電圧が低くても、それらの状態を保持し得る。ゲートおよびバルク電圧は、「１」または「０」をメモリセル内にロードするために、制御回路網を用いて個々に制御され得る。この方法で構成されたメモリセルは、不揮発性挙動、ソフトエラーアップセット不感性、およびゼロスタンバイ電流を示し得る。
【０００８】
本発明の別の適切な実施形態において、メモリセルは、第１および第２の交差連結された反転回路を含み得る。第１の反転回路は、第１の対の電源ラインの間に第２のリレースイッチまたはｎチャンネルトランジスタと直列に連結された少なくとも１つのリレースイッチを含み得、その一方で、第２の反転回路は、第２の対の電源ラインの間に直列に連結された２つのＣＭＯＳトランジスタを含み得る。第１の反転回路は、メモリセルに対して第１のデータストレージノードとして機能する出力を有し得、その一方で、第２の反転回路は、メモリセルに対して第２のデータストレージノードとして機能する出力を有し得る。少なくとも１つのアクセストランジスタは、データラインと第１および第２のデータストレージノードのうちの少なくとも１つとの間に連結され得る。アクセストランジスタは、メモリセルからデータを読み取るために、かつメモリセル内にデータを書き込むために使用され得る。この方法で構成されたメモリセルは、ソフトエラーアップセット不感性および低減された電力消費を示し得る。
【０００９】
例えば、本発明は以下の項目を提供する。
（項目１）
集積回路であって、該集積回路は、
基板において形成された回路網と、
該回路網の上における複数の機械的リレーメモリ回路と
を含む、集積回路。
（項目２）
上記回路網と上記複数の機械的リレーメモリ回路との間に配置された誘電スタックをさらに含む、上記項目に記載の集積回路。
（項目３）
上記誘電スタックは、複数の金属ルーティング層およびビア層を含む、上記項目のいずれかに記載の集積回路。
（項目４）
上記回路網は、相補型金属酸化物半導体回路網を含む、上記項目のいずれかに記載の集積回路。
（項目５）
上記回路網は、上記複数の機械的リレーメモリ回路に対する制御信号を生成するように動作可能である、上記項目のいずれかに記載の集積回路。
（項目６）
上記複数の機械的リレーメモリ回路のうちの少なくとも１つは、異なる電圧レベルを有する１対の電源ラインの間に直列に連結された１対の機械的リレースイッチを含む、上記項目のいずれかに記載の集積回路。
（項目７）
上記１対の機械的リレースイッチは、１対の不揮発性機械的リレースイッチを含む、上記項目のいずれかに記載の集積回路。
（項目８）
上記複数の機械的リレーメモリ回路は、少なくとも１つの機械的リレースイッチを含み、上記回路網は、双安定メモリ要素を形成するために該少なくとも１つの機械的リレースイッチに連結されているインバータを含む、上記項目のいずれかに記載の集積回路。
（項目９）
上記少なくとも１つの機械的リレースイッチは、揮発性機械的リレースイッチである、上記項目のいずれかに記載の集積回路。
（項目１０）
上記集積回路は、ユーザーから構成データを受け取るように動作可能なプログラマブル集積回路を含み、上記複数の機械的リレーメモリ回路は、該構成データを格納するように動作可能である、上記項目のいずれかに記載の集積回路。
（項目１１）
メモリ要素であって、該メモリ要素は、
直列に連結された少なくともｎチャンネルトランジスタおよびｐチャンネルトランジスタを有する第１の反転回路と、
少なくとも１つの機械的リレースイッチを有する第２の反転回路と
を含む、メモリ要素。
（項目１２）
上記第１および第２の反転回路は、一緒に交差連結されている、上記項目のいずれかに記載のメモリ要素。
（項目１３）
上記第２の反転回路は、上記少なくとも１つの機械的リレースイッチと直列に連結されている回路をさらに含む、上記項目のいずれかに記載のメモリ要素。
（項目１４）
上記回路は、機械的リレースイッチを含む、上記項目のいずれかに記載のメモリ要素。
（項目１５）
上記回路は、金属酸化物半導体トランジスタを含む、上記項目のいずれかに記載のメモリ要素。
（項目１６）
上記回路は、ｎチャンネルトランジスタを含む、上記項目のいずれかに記載のメモリ要素。
（項目１７）
データラインと、
該データラインと上記第１の反転回路との間に連結された少なくとも１つのアクセストランジスタと
をさらに含む、上記項目のいずれかに記載のメモリ要素。
（項目１８）
メモリ要素であって、該メモリ要素は、
第１の電源電圧を供給するように動作可能な第１の電源ラインに連結されたｐチャンネルトランジスタを有する第１の反転回路と、
該第１の電源ラインと異なる第２の電源ラインに連結された少なくとも１つの機械的リレースイッチを有する第２の反転回路と
を含み、
該第２の電源ラインは、該第１の電源電圧と異なる第２の電源電圧を供給するように動作可能である、メモリ要素。
（項目１９）
上記第１および第２の反転回路は、一緒に交差連結されている、上記項目のいずれかに記載のメモリ要素。
（項目２０）
第３の電源ラインと、
上記第１の電源ラインと該第３の電源ラインとの間に上記ｐチャンネルトランジスタと直列に連結された第１のｎチャンネルトランジスタと
をさらに含む、上記項目のいずれかに記載のメモリ要素。
（項目２１）
上記第２の反転回路は、上記第２の電源ラインと上記第３の電源ラインとの間に上記少なくとも１つの機械的リレースイッチと直列に連結された第２のｎチャンネルトランジスタをさらに含む、上記項目のいずれかに記載のメモリ要素。
（項目２２）
第４の電源ラインをさらに含み、
上記第２の反転回路は、上記第２の電源ラインと該第４の電源ラインとの間に上記少なくとも１つの機械的リレースイッチと直列に連結された追加の機械的リレースイッチをさらに含み、上記第３の電源ラインおよび該第４の電源ラインは、異なる電源電圧を供給するように動作可能である、上記項目のいずれかに記載のメモリ要素。
（項目２３）
プログラマブル集積回路であって、該プログラマブル集積回路は、
少なくとも１つのｎチャンネルトランジスタと少なくとも１つの機械的リレースイッチとを含む双安定メモリ要素を含み、
該双安定メモリ要素は、静的制御信号が提供される出力を有する、プログラマブル集積回路。
（項目２４）
上記静的制御信号を受け取るように動作可能なゲートを有するパストランジスタをさらに含み、該パストランジスタは、上記プログラマブル集積回路上のプログラマブル論理回路網の一部を形成する、上記項目のいずれかに記載のプログラマブル集積回路。
（項目２５）
上記双安定メモリ要素は、
上記少なくとも１つのｎチャンネルトランジスタと直列に連結されているｐチャンネルトランジスタと、
上記少なくとも１つの機械的リレースイッチと直列に連結されている追加の機械的リレースイッチと
をさらに含む、上記項目のいずれかに記載のプログラマブル集積回路。
（項目２６）
基板と、
誘電層と、
該基板と該誘電層との間に配置された少なくとも１つの金属ルーティング層と
をさらに含み、
上記ｎチャンネルトランジスタは、基板において形成され、上記機械的リレースイッチは、誘電層において形成されている、上記項目のいずれかに記載のプログラマブル集積回路。
【００１０】
（摘要）
メモリ要素を有する集積回路が提供される。集積回路は、相補型金属酸化物半導体（ＣＭＯＳ）デバイスを有する第１の部分において形成された論理回路網を含み得、ナノ電気機械的（ＮＥＭ）リレーデバイスを有する第２の部分において形成されたメモリ要素および関連付けられたメモリ回路網の少なくとも一部を含み得る。ＮＥＭデバイスとＣＭＯＳデバイスとは、誘電スタックのビアを通して相互接続され得る。第１および第２の部分におけるデバイスは、それぞれの電源電圧を受け取り得る。１つの適切な配列において、メモリ要素は、不揮発性ストレージ特性およびソフトエラーアップセット不感性を提供する２つのリレースイッチを含み得る。別の適切な配列において、メモリ要素は、第１および第２の交差連結された反転回路を含み得る。第１の反転回路は、リレースイッチを含み得、その一方で、第２の反転回路は、ＣＭＯＳトランジスタのみを含む。この方法で構成されたメモリ要素は、揮発性ストレージ特性およびＳＥＵ不感性を提供するために使用され得る。
【００１１】
本発明のさらなる特徴、本発明の本質およびさまざまな利点は、添付の図面および以下の詳細な説明からより明白になる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の実施形態に従う例示的なメモリアレイ回路網のダイヤグラムである。
【図２】図２は、本発明の実施形態に従う、相補型金属酸化物半導体（ＣＭＯＳ）テクノロジーおよびナノ電気機械的（ＮＥＭ）リレーテクノロジーを用いて形成された回路網を有する集積回路の断面側面図である。
【図３】図３は、本発明の実施形態に従う不揮発性リレースイッチのダイヤグラムである。
【図４】図４は、本発明の実施形態に従う図３のリレースイッチの状態ダイヤグラムである。
【図５】図５は、本発明の実施形態に従う図３および４に関連して示されたタイプのリレースイッチを用いて形成された例示的なメモリセルの回路ダイヤグラムである。
【図６】図６は、本発明の実施形態に従う図３のリレースイッチを動作させるための例示的な電圧バイアシング値の表である。
【図７】図７は、本発明の実施形態に従う揮発性リレースイッチのダイヤグラムである。
【図８】図８は、本発明の実施形態に従う図７のリレースイッチの動作を例示するビーム変位対ゲート−バルク電圧の図である。
【図９】図９は、本発明の実施形態に従う図７および８に関連して示されたタイプのリレースイッチを用いて形成された例示的なメモリセルの回路ダイヤグラムである。
【図１０】図１０は、本発明の実施形態に従って図９のメモリセルがソフトエラーアップセットに対してどのように不感であるかを示すタイミングダイヤグラムである。
【図１１】図１１は、本発明の実施形態に従う図７および８に関連して示されたタイプの少なくとも１つのリレースイッチを用いて形成された例示的なメモリセルの回路ダイヤグラムである。
【発明を実施するための形態】
【００１３】
（詳細な説明）
本発明の実施形態は、ソフトエラーアップセットイベントに対して耐性のある集積回路メモリ要素に関する。メモリ要素は、メモリを使用する任意の適切な集積回路において使用され得る。これらの集積回路は、メモリチップ、メモリアレイを有するデジタル信号処理回路、マイクロプロセッサ、メモリアレイを有する特定用途の集積回路、プログラマブル集積回路（例えば、メモリ要素が構成メモリに対して使用されるプログラマブル論理デバイス集積回路）、または任意の他の適切な集積回路であり得る。
【００１４】
集積回路（例えば、メモリチップまたはメモリが処理データを格納するために必要とされる他の回路）上において、メモリ要素は、揮発性メモリ要素（例えば、静的ランダムアクセスメモリセルのようなランダムアクセスメモリセル）、不揮発性メモリ要素（例えば、リレーデバイス、ヒューズ、アンチヒューズ、電気的プログラマブル読み取り専用のメモリ要素等）、または他のタイプのメモリ要素であり得る。プログラマブル集積回路の文脈において、メモリ要素は、構成データを格納するために使用され得、それ故、この文脈において、ときには構成メモリセルと呼ばれる。
【００１５】
図１は、メモリセル１８のアレイを含み得る集積回路を示す。任意の適切なメモリアレイ構造は、メモリセル１８に対して使用され得る。１つの適切な配列が、図１に示される。図１の例示的なアレイにおいて３つの行および列のみのメモリセル１８であるが、概してメモリアレイ１７において数百または数千の行および列があり得る。アレイ１７は、所与のデバイス１０上の多くのアレイのうちの１つであり得、より大きなアレイの一部分であるサブアレイであり得、または任意の他の適切なグループのメモリセル１８であり得る。
【００１６】
各メモリ要素は、対応する出力経路１９において対応する出力信号ＯＵＴを供給し得る。構成メモリアレイにおいて、各信号ＯＵＴは、対応する経路２６を介して運搬され得、かつ対応するトランジスタ（例えば、関連付けられたプログラマブル論理回路内のトランジスタ２４または他の回路）を構成することにおいて使用され得る静的出力制御信号である。
【００１７】
集積回路１０は、信号をメモリアレイ１７に供給するための制御回路網１２を有し得る。制御回路網１２は、ピン１４を用いて外部供給源から、および経路（例えば、経路１６）を用いて内部供給源から電源電圧、データ、および他の信号を受け取り得る。制御回路網１２は、アドレシング回路網、データレジスタ回路網、書き込み回路網、読み取り回路網等のような回路網を含み得る。制御回路網１２は、ピン１４によって供給される電源電圧を使用して、経路（例えば、経路２０および２２）上に所望の時間変動信号および固定信号を生成し得る。
【００１８】
メモリ要素に供給される信号は、ときには、集合的に制御信号と呼ばれ得る。特定の文脈において、これらの信号の一部は、電力信号、クリア信号、データ信号、アドレス信号等と呼ばれ得る。これらの異なる信号タイプは、互いに排他的ではない。例えば、アレイ１７に対するクリア信号は、アレイ１７をクリアするために使用され得る制御（アドレス）信号のタイプとして機能し得る。このクリア信号は、セル１８内のインバータのような回路網に電力を供給することによって、電力信号のタイプとしても機能し得る。同様に、クリアする動作がメモリセル１８において論理０を配置するように機能するので、クリア信号は、データ信号のタイプとして機能し得る。
【００１９】
概して、経路２０および２２に関連付けられた伝導ラインの適切な数が任意であり得る。例えば、アレイ１７の各行は、（例として）経路２０のうちのそれぞれの１つにおいて関連付けられたアドレスライン（例えば、真アドレスラインおよび補アドレスライン）と、関連付けられた読み取り／書き込みイネーブルラインを有し得る。アレイ１７の各列は、データラインを含むそれぞれの経路２２を有し得る。用語「行」および「列」は、メモリアレイ１７内のセル１８の特定のグループを指す１つの方法を示すに過ぎず、ときには相互交換可能に使用され得る。必要に応じて、他のパターンのラインは、経路２０および２２において使用され得る。例えば、異なる数の電源信号、データ信号、およびアドレス信号が使用され得る。
【００２０】
クリア信号は、共通のクリアラインを介して同時に、アレイ１７のすべてのセルへルーティングされ得る。クリアラインは、垂直に配向されることにより、各経路２２のクリアラインのうちの１つの分岐があり得るか、またはクリアラインは、水平に配向されることにより、各経路２０のクリアラインのうちの１つの分岐があり得る。クリアラインは、必ずしも必要とされない。
【００２１】
電力もこのタイプのグローバル方式で配分され得る。例えば、正の電源電圧Ｖｃｃは、共用の水平または垂直コンダクタのパターンを用いて各セル１８に並列に供給され得る。同様に、グラウンド電圧Ｖｓｓは、共用の水平または垂直ラインのパターンを用いてセル１８に並列に供給され得る。制御ライン（例えば、アドレスラインおよびデータライン）は、一般的に互いに対して直交である（例えば、アドレスラインは、垂直であるが、データラインは、水平であり、またはその逆の場合もある）。
【００２２】
正の電源電圧Ｖｃｃは、正の電源ラインを介して提供され得る。グラウンド電圧Ｖｓｓは、グラウンド電源ラインを介して提供され得る。任意の適切な値が、正の電源電圧Ｖｃｃおよびグラウンド電圧Ｖｓｓに対して使用され得る。例えば、正の電源電圧Ｖｃｃは、１．２ボルト、１．１ボルト、１．０ボルト、０．９ボルト、０．９ボルトより低いボルト、または他の任意の適切なボルトであり得る。グラウンド電圧Ｖｓｓは、（一例として）０ボルトであり得る。典型的な配列において、電源電圧Ｖｃｃは、１．０ボルトであり得、Ｖｓｓは０ボルトであり得、アドレス信号、データ信号、およびクリア信号に対する信号レベルは、（低い場合）０ボルトから（高い場合）１．０ボルトまでの範囲を有し得る。Ｖｃｃが時間の関数として変動し、Ｖｓｓが０ボルトより低く、および制御信号がオーバードライブされる（すなわち、制御信号がＶｃｃ−Ｖｓｓより大きな信号強度を有する）配列も使用され得る。
【００２３】
図２は、第２のタイプの回路１０−２の上に形成された第１のタイプの回路網１０−１を有する集積回路１０の断面側面図である。図２において示されるように、回路網１０−１は、機械的回路網（例えば、ナノ電気機械的（ＮＥＭ）リレー回路３２）を含み得るが、回路網１０−２は、相補型金属酸化物半導体（ＣＭＯＳ）回路３０および関連付けられた誘電スタック５０を含み得る。
【００２４】
例えば、ＣＭＯＳ回路３０は、半導体基板４０において形成されたｎチャンネル金属酸化物半導体（ＮＭＯＳ）トランジスタおよびｐチャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタのような金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、基板４０おいて１つのトランジスタと別のトランジスタと分離するための浅いトレンチ分離（ＳＴＩ）構造のような構造、ポリシリコン抵抗器、およびＣＭＯＳテクノロジーを用いて形成され得る他のタイプの電気デバイスを含み得る。誘電スタック５０は、基板４０の表面の上に形成され得る。誘電スタック５０は、酸化シリコンまたは他の誘電体の層を含み得、それらの中に導電性構造が形成される。誘電スタック５０は、金属相互接続層（ときには、金属層または金属ルーティング層と呼ばれる）およびビア層５２を含み得る。
【００２５】
導電性ルーティングライン（ときには、金属相互接続経路と呼ばれる）は、金属ルーティング層において形成され得る。ビア層５２は、垂直の伝導する構造（例えば、タングステンビア、銅ビア、アルミニウムビア、または他の金属ビアのような導電性ビア）を含み得、伝導する構造は、各導電性ビアの両側の端部において形成された導電性ルーティングラインを接続するように構成されている。基板４０に最も近い金属ルーティング層は、第１の金属ルーティング層Ｍ１と呼ばれる。連続する金属ルーティング層は、金属ルーティング層Ｍ２、Ｍ３、．．．、Ｍｔｏｐをその順番において含み得、金属ルーティング層Ｍ２が、層Ｍ１に最も近く、金属ルーティング層Ｍｔｏｐが、層Ｍ１から最も離れている（すなわち、金属ルーティング層Ｍ１は、誘電スタックの底面層を表し、その一方で、金属ルーティング層Ｍｔｏｐは、誘電スタックの最上層を表す）。誘電スタック５０は、金属ルーティング層の各隣接する対がビア層５２によって分離されている交互する配列で構成され得る。
【００２６】
回路３２は、ＮＥＭリレースイッチ（例えば、リレースイッチ６０、不揮発性デバイス、およびＮＥＭ製造テクノロジーを用いて形成され得る他のタイプの電気機械的デバイス）を含み得る。リレースイッチ６０は、静電作動の機械的スイッチであり得、その状態は、その端子において適用される電圧レベルに依存する。例えば、スイッチ６０は、誘電体７４（ときには、ボディー誘電材料と呼ばれる）の層の表面上に形成された第１および第２のソース−ドレイン端子６８を含み得る。伝導性ブリッジ部品６６（ときには、金属チャンネルと呼ばれる）は、第１のソース−ドレイン端子の上に延在する第１の突起する部分６６−１と、第２のソース−ドレイン端子の上に延在する第２の突起する部分６６−２とを有し得る。ブリッジ部品６６は、ゲート部品６２（例えば、ポリシリコンゲート構造または金属ゲート構造）によって支持され得る。ブリッジ部品６６およびゲート部品６２は、誘電材料６４によって分離され得る。ゲート部品６２は、関連付けられた第１および第２のソースドレイン領域６８の間に位置するチャンネル領域の上に懸下されているビームとして機能し得る。ゲート部品６２は、チャンネル領域の外側に位置する固定する構造（示されていない）を介して誘電体７４に取り付けられ得る。導電性ボディー電極７０は、ゲート部品６２より下において誘電体７４の表面内に形成され得る。
【００２７】
リレースイッチ６０の状態は、適切な電圧をゲート６２およびボディー７０に適用することによって制御され得る。一例として、スイッチ６０のゲート端子とボディー端子との間の電圧差が、所定の電圧閾値レベルより大きい場合、スイッチ６０は、オン状態に配置され得る（すなわち、ビーム６２は、部分６６−１および６６−２を第１および第２のソース−ドレイン端子６８と接触して配置することによってソース−ドレイン端子と接触するように低下され得る）。スイッチ６０のゲート端子とボディー端子との間の電圧差が、所定の電圧閾値レベルより小さい場合、スイッチ６０は、オフ状態に配置され得る（すなわち、ビーム６２は、第１および第２のソース−ドレイン端子６８が部分６６−１および６６−２と接触しないように上昇され得る）。スイッチ６０がオフ状態に配置される場合に、ブリッジ部品６６とソース−ドレイン構造６８とは、（例として）空気によって分離され得る。
【００２８】
本発明の１つの適切な配列において、メモリアレイ１７、メモリアドレシング回路網、メモリデータレジスタ回路網、メモリ書き込みドライバー回路網、メモリ読み取り回路網、および他の周辺メモリ制御回路網は、部分１０−１において形成され得、その一方で、構成可能な論理回路（例えば、パストランジスタ２４、受動集積回路部品（例えば、集積回路抵抗器、キャパシタ、およびコンダクタ）、デジタルおよびアナログ処理ユニット、並びに他の非メモリ関連の回路網は、部分１０−２において形成され得る（例えば、部分１０−１が、部分１０−２の上に形成され得る）。
【００２９】
上部部分１０−１のリレースイッチ６０が構成メモリセル１８の一部分を形成する図２の例を考察する。スイッチ６０の第１のソース−ドレイン領域６８は、出力１９として機能し得、静的制御信号ＯＵＴが出力１９において提供される（例えば、図１を参照）。静的制御信号ＯＵＴは、下部部分１０−２において形成された対応するパストランジスタ２４に供給され得る。図２において示されるように、パストランジスタ２４は、基板４０において形成されたソース−ドレイン領域４６、ソース−ドレイン領域４６間に位置するチャンネル領域の上に形成されたゲート４２、ゲート４２と関連付けられたチャンネル領域との間に配置されたゲート絶縁層４４を含む。
【００３０】
上部部分１０−１のスイッチ６０は、経路２６を通して対応するパストランジスタ２４に連結され得る。図２において示されるように、スイッチ６０の第１のソース−ドレイン端子６８は、誘電層７４において形成されたビア６９を通して、金属層Ｍ１−Ｍｔｏｐにおいて形成された金属スタブ５６を通して、金属スタブ５６を接続する金属ビア５８を通して、そして金属ルーティング層Ｍ１の金属スタブ５６をゲート４２に接続する金属ビア５８’を通してトランジスタ２４に連結され得る。この例は、単なる例示に過ぎず、本発明の範囲を限定するものではない。必要に応じて、部分１０−１の回路網と部分１０−２の回路網との間の他の電気的接続が、この方法で作られ得る。例えば、部分１０−２において形成された処理回路網３０は、誘電スタック５０を通る経路３５を介して制御信号Ｖｃｔｒを部分１０−１の回路網３４に送信するように構成され得る。
【００３１】
メモリ回路網がもはや論理および他の処理回路網と同じ平面上に形成される必要がないので、部分１０−２の他のＣＭＯＳ回路網の直接上に部分１０−１のメモリ回路網を形成することは、実質的に貴重な集積回路の実領域を節約し得る。本発明の別の適切な配列において、回路網１０−１は、第１の正電源電圧Ｖｃｃ１をＮＥＭリレー回路３２に、および第２の正電源電圧Ｖｃｃ２をＣＭＯＳ回路３０に提供するように動作可能な電源および制御回路網３４を含み得る。回路網３４は、ＮＥＭデバイスを用いて形成され得る。この配列を用いて提供された電力ドメイン分離は、部分１０−１において動作するメモリ回路網が増大された性能のためにオーバードライブされることを可能にしながら、部分１０−２において動作する回路網のための電力消費を低減させ得る。例えば、電源および制御回路網３４は、上部部分１０−１のメモリ回路網に電力を供給するために１．２ボルトを供給し、下部部分１０−２の回路３０に電力を供給するために０．８５ボルトを供給し得る。
【００３２】
図３は、第１のタイプのリレースイッチ６０−１の概略的ダイヤグラムである。図３において示されるように、リレースイッチ６０−１は、ソース−ドレイン端子ＳＤ１およびＳＤ２、ゲート端子Ｇ、およびボディー（またはバルク）端子Ｂを有し得る。リレースイッチ６０−１は、不揮発性挙動を示し得、この挙動において、たとえスイッチ６０−１のゲートおよびボディー端子が任意の電力を供給されなくても、スイッチの状態が保存される。
【００３３】
図４は、不揮発性リレースイッチ６０−１の動作を例示する状態ダイヤグラムである。スイッチ６０−１がオフ状態８０（すなわち、ＳＤ１およびＳＤ２が切断されている状態）にある場合、スイッチ６０−１は、端子ＧとＢとの間の電圧差（ＶＧＢ）が所定のプルイン電圧閾値ＶＰＩを超えるように、端子ＧおよびＢをバイアシングすることによってオンにされ得る。スイッチ６０−１がオン状態８２（すなわち、ＳＤ１およびＳＤ２がブリッジ部品６６を通して電気的かつ機械的に接続されている状態）にある場合、スイッチ６０−２は、ＶＧＢが所定のプルアウト電圧閾値ＶＰＯより小さくなるように、端子ＧおよびＢをバイアシングすることによってオフにされ得る。スイッチ６０−１は、プルインの基準が満たされるまで（ＶＧＢがＶＰＯより小さいか否かに関わらず）、オフ状態８０のままであり得る。同様に、スイッチ６０−２は、プルアウトの条件が満たされるまで（ＶＧＢがＶＰＩより大きいか否かに関わらず）、オン状態８２のままであり得る。（一例として）閾値ＶＰＩは、正の値を有し得、その一方で、ＶＰＯは、負の値を有し得る。
【００３４】
例えば、デバイス１０が電源オンにされており、かつスイッチ６０−１が最初にオフ状態にあるシナリオを考察する。制御回路網は、スイッチ６０−１をオン状態に配置するためにＶＧＢがＶＰＩを超えるように、スイッチ６０−１をバイアシングするために使用され得る。次に、デバイス１０が電源オフにされ得る。再びデバイス１０に電力を供給すると、スイッチ６０−１は、オン状態のままであり得る。デバイス１０が電源オンにされており、かつスイッチ６０−１が最初にオン状態にあるシナリオを考察する。制御回路網は、スイッチ６０−１をオフ状態に配置するためにＶＧＢがＶＰＯより小さくなるように、スイッチ６０−１をバイアシングするために使用され得る。次に、デバイス１０が電源オフにされ得る。再びデバイス１０に電力を供給すると、スイッチ６０−１は、オフ状態のままであり得る。このような動作特性を有するリレースイッチ６０−１は、不揮発性メモリ要素を形成するために使用され得る。
【００３５】
図５は、例示的な不揮発性メモリセル１８の回路ダイヤグラムである。図５において示されるように、リレースイッチ９０および９２は、正電源ライン８４（例えば、正電源電圧Ｖｃｃ１が提供される電源ライン）とグラウンド電源ライン８６（例えば、グラウンド電源電圧Ｖｓｓが提供されるグラウンドライン）との間のスイッチのソース−ドレイン端子を通して直列に連結され得る。スイッチ９０および９２は、図３および４に関連して説明されたタイプの不揮発性リレースイッチであり得る。スイッチ９０の状態は、電圧ＶＧ１とＶＢ１との相対的な大きさによって制御され得、その一方で、スイッチ９２の状態は、電圧ＶＧ２とＶＢ２との相対的な大きさによって制御され得る。図２に関連して説明された回路網３４は、メモリセル１８のスイッチ９０および９２に対するこれらの電圧を制御するために使用され得る。スイッチ９０および９２は、静的制御信号ＯＵＴが提供される中間ノードにおいて直列接続であり得る。
【００３６】
図５のセル１８は、不揮発性メモリ要素（すなわち、デバイス１０が電力を供給されるか否かに関わらず、その状態を保持するメモリセル）であり得る。例えば、デバイス１０が電源オンにされており、かつ所与のセル１８が最初に「１」を格納している（すなわち、信号ＯＵＴが高である）シナリオを考察する。制御回路網は、「０」を所与のセル内に書き込むために、スイッチ９０をオフにし、かつスイッチ９２をオンにするように使用され得る。次に、デバイス１０が電源オフにされ得る。再びデバイス１０に電力を供給すると、所与のセルは、「０」を格納したままであり得る（すなわち、たとえスイッチ９０および９２が任意の電圧を供給されなくても、スイッチは、それらの状態を保持する）。デバイス１０が電源オンにされており、かつ所与のセルが最初に「０」を格納している（すなわち、信号ＯＵＴが低である）別のシナリオを考察する。制御回路網は、「１」を所与のセル内に書き込むために、スイッチ９０をオンにし、かつスイッチ９２をオフにするように使用され得る。ゲート−バルク電圧ＶＧＢ１およびＶＧＢ２は、デバイス１０の通常動作中、０ボルトと等しい場合がある。たとえＶＧＢ１がＶＰＩより小さく、かつＶＧＢ２がＶＰＯより大きくても、所与のセルは、「１」を格納したままである（すなわち、プルイン／プルアウト条件が満たされない限り、スイッチ９０および９２は、それらの状態を保持する）。
【００３７】
中間出力ノードに衝突する高エネルギー宇宙線がゲートおよびバルク端子に影響を与えないので、このタイプのメモリセル１８も、ソフトエラーアップセット不感性を示す。たとえアルファ粒子がゲートおよびバルク端子のうちの１つに衝突したとしても、プルイン条件またはプルアウト条件が満たされ、セル１８のスイッチ９０および９２のうちの１つの状態を反転するように、このイベントがＶＧＢを駆動することは到底ありそうもない。
【００３８】
図６は、図５のメモリセル１８を動作させるための例示的な電圧バイアシング値の表である。「１」をセル内に書き込むために、ＶＧ１およびＶＢ１は、プルアップリレースイッチ９０をオンにするようにそれぞれ１．０ボルトおよび−１．０ボルトに駆動され得、その一方で、ＶＧ２およびＶＢ２は、プルダウンリレースイッチ９２をオフにするようにそれぞれ−１．０ボルトおよび１．０ボルトに駆動され得る。この例において、ＶＰＩは、１．５ボルトと等しく、ＶＰＯは、−１．５ボルトと等しい。プルアウト要求が満たされるまで（すなわち、ＶＧＢがＶＰＯより小さくなるまで）、スイッチ９０は、閉鎖状態に留まる。同様に、プルイン閾値が満たされるまで（すなわち、ＶＧＢがＶＰＩより大きくなるまで）、スイッチ９２は、開放状態に留まる。
【００３９】
「０」をセル内に書き込むために、ＶＧ１およびＶＢ１は、プルアップリレースイッチ９０をオフにする（ＶＧＢがＶＰＯより小さい）ようにそれぞれに−１．０ボルトおよび１．０ボルトに駆動され得、その一方で、ＶＧ２およびＶＢ２は、プルダウンリレースイッチ９２をオンにする（ＶＧＢがＶＰＩより大きい）ようにそれぞれに１．０ボルトおよび−１．０ボルトに駆動され得る。プルイン要求が満たされるまで（すなわち、ＶＧＢがＶＰＩより大きくなるまで）、スイッチ９０は、開放状態に留まり、プルアウト閾値が満たされるまで（すなわち、ＶＧＢがＶＰＯより小さくなるまで）、スイッチ９２は、閉鎖状態に留まる。概して、セル１８の状態は、ロード「１」またはロード「０」の条件が満たされるまでに変化されないままであり得る。ＶＧ１、ＶＢ１、ＶＧ２、およびＶＢ２は、セル１８の通常動作の中、接地され得る（例えは、ＶＧ１、ＶＢ１、ＶＧ２、およびＶＢ２が０ボルトに駆動され、セル１８が、その電流状態を保持する）。
【００４０】
図７は、第２のタイプのリレースイッチ６０−２の概略的ダイヤグラムである。図７に示されるように、リレースイッチ６０−２は、ソース−ドレイン端子ＳＤ１およびＳＤ２、ゲート端子Ｇ、並びにボディー（またはバルク）端子Ｂを有し得る。リレースイッチ６０−２は、そのゲートおよびボディー端子が電力を供給されない場合に、スイッチ６０−２の状態が失われる揮発性挙動を示し得る。スイッチ６０−２のゲート部品がソース−ドレインコンダクタに向かって曲げられる量は、ビーム変位Ｘとして規定される。
【００４１】
図８は、ビーム変位対ゲート−バルク電圧ＶＧＢのプロットである。図８において示されるように、ビーム変位Ｘは、ＶＧＢがプルアウト閾値ＶＰＯより小さい場合に最小である（すなわち、ＶＧＢがＶＰＯより小さい場合に、スイッチ６０−２がオフにされる）。ビーム変位は、ＶＧＢがプルイン閾値ＶＰＩより大きい場合に最大にされる（すなわち、ＶＧＢがＶＰＩより大きい場合に、スイッチ６０−２がオンにされる）。スイッチ６０−２は、オン／オフの電圧遷移が異なる（例えば、オン／オフの遷移要求がスイッチ６０−２の電流状態に依存する）ヒステリシス挙動を示し得る。
【００４２】
例えば、スイッチ６０−２が最初にオフ状態にあるシナリオを考察する。ＶＧＢが徐々に増大され場合に、ビーム変位Ｘは増大する。スイッチ６０−２は、ＶＧＢがＶＰＩを超える場合にオン状態に配置される（遷移１００を参照）。次にＶＧＢが徐々に減少される場合に、たとえＶＧＢがＶＰＩ以下に落ちても（ＶＧＢがなおＶＰＯより大きい限り）、スイッチ６０−２はオン状態のままである。一旦ＶＧＢがＶＰＯ以下に低下されると、スイッチ６０−２はオフにされる（遷移１０２を参照）。この例において、ＶＰＩは、ＶＰＯより大きい。図８は、単なる例示に過ぎず、本発明の範囲を限定するものではない。必要に応じて、ＶＰＩは、ＶＰＯ以下であり得る。
【００４３】
図９は、本発明の１つの実施形態に従う、ＣＭＯＳトランジスタおよびＮＥＭリレースイッチを含むメモリセル１８の回路ダイヤグラムである。図９において示されるように、セル１８は、第１および第２の交差連結された反転回路ＩＮＶ１およびＩＮＶ２を含み得る。反転回路ＩＮＶ１は、第１の正電源ライン１０８（例えば、正電源電圧Ｖｃｃ１が提供される電源ライン）と第１のグラウンドライン１１０（例えば、グラウンド電源電圧Ｖｓｓ１が提供される電源ライン）との間に直列に連結されたリレースイッチ１１２および１１４を含み得る。スイッチ１１２および１１４は、図７および８に関連して説明されたタイプの揮発性リレースイッチ６０−２であり得る。スイッチ１１２のバルク端子は、電源ライン１０８に連結され得、その一方で、スイッチ１１０のバルク端子は、電源ライン１１０に連結され得る。
【００４４】
反転回路ＩＮＶ２は、第２の正電源ライン１０４（例えば、正電源電圧Ｖｃｃ２が提供される電源ライン）と第２のグラウンドライン１０６（例えば、グラウンド電源電圧Ｖｓｓ２が提供される電源ライン）との間に直列に連結されたｐチャンネルプルアップトランジスタＰＵ（例えば、ｐチャンネル金属酸化物半導体デバイス）およびｎチャンネルプルダウントランジスタＰＤ（例えば、ｎチャンネル金属酸化物半導体デバイス）を含み得る。この例において、リレースイッチ１１２および１１４に関連付けられたＶｃｃ１／Ｖｓｓ１は、ＣＯＭＳトランジスタＰＵおよびＰＤに関連付けられたＶｃｃ２／Ｖｓｓ２と等しい大きさかまたは異なる大きさであり得る（すなわち、リレーデバイスおよびＣＭＯＳデバイスが、別個の電源ラインを用いて電力を供給される）。
【００４５】
反転回路ＩＮＶ１およびＩＮＶ２は、各々、入力および出力を有し得る。ＩＮＶ１の出力は、ＩＮＶ２の入力に連結され得、メモリセル１８に対して第１のデータストレージノードｎＯＵＴとして機能し得る。ＩＮＶ２の出力は、ＩＮＶ１の入力に連結され得、メモリセル１８に対して第２のデータストレージノードＯＵＴとして機能し得る。この方法で交差連結された反転回路ＩＮＶ１およびＩＮＶ２は、単一データビットの真バーションおよび補バージョンを、それぞれ、データストレージノードｎＯＵＴおよびＯＵＴにおいて格納するためのラッチとして使用され得る。例えば、セル１８は、「０」を格納するために使用され得る（すなわち、ノードＯＵＴが低であり、かつノードｎＯＵＴが高である）か、または「１」を格納するために使用され得る（すなわち、ノードＯＵＴが高であり、かつノードｎＯＵＴが低である）。それ故、セル１８のこの交差連結された部分は、ときには、双安定メモリ要素と呼ばれ得る。
【００４６】
トランジスタＡＣ１のような第１のアクセストランジスタは、データステージノードｎＯＵＴと第１のデータライン（例えば、真ビットライン信号ＢＬが提供されるデータライン）との間に連結され得る。トランジスタＡＣ２のような第２のアクセストランジスタは、データステージノードＯＵＴと第２のデータライン（例えば、補ビットライン信号ｎＢＬが提供されるデータライン）との間に連結され得る。トランジスタＡＣ１およびＡＣ２のゲートは、対応するワードライン信号ＷＬを用いて制御され得る。アクセストランジスタは、（例えば、ＷＬをアサートし、ビットライン信号を適切な電圧レベルにバイアシングすることによって）、メモリセル１８からデータを読み取るために、かつメモリセル１８内にデータを書き込むために使用され得る。ワードライン信号ＷＬは、ときにはアドレス信号と呼ばれ得、その一方で、トランジスタＡＣ１およびＡＣ２は、ときには、アドレストランジスタと呼ばれ得る。
【００４７】
図９のセル１８のリレースイッチ１１２および１１４は、上部デバイス部分１０−１において形成され得（例えば、図２を参照）、その一方で、トランジスタＰＵ、ＰＤ、ＡＣ１、およびＡＣ２は、下部デバイス部分１０−２において形成され得る。リレーインバータ回路ＩＮＶ１の入力および出力は、誘電スタック５０のビア経路２６を通して下へ、トランジスタＡＣ１およびＣＭＯＳインバータ回路ＩＮＶ２に連結され得る。
【００４８】
リレーデバイスの機械的スイッチング遅延が、セルが高エネルギー宇宙線によって引き起こされる妨害下にある時間よりはるかに長い期間である傾向を有するので、図９に関連して説明されたタイプのメモリセル１８は、ソフトエラーアップセット不感性を示す。例えば、セル１８が「０」を格納しており、侵入するアルファ粒子が時間ｔ０において出力ノードＯＵＴに衝突するシナリオを考察する（例えば、図１０のタイミングダイヤグラムを参照）。（例として）このイベントは、結果としてノードＯＵＴにおいて注入されるパルス状の電流ＩＩＮＪ＿ＯＵＴ（例えば、０．５μＡのピークを有する電流パルス）を生じ得、ノードＯＵＴでの電圧（ＶＯＵＴ）が１．２ボルトの正電源電圧に向かって上昇するようにし得る。ＶＯＵＴにおいてこの一時的上昇は、スイッチ１１４をオンにし、かつスイッチ１１２をオフにすることを始動させる。しかしながら、スイッチ１１２および１１４のゲート部品にとってプルインまたはプルアウトまでかかる時間（例えば、時間ｔ０からｔ２まで）が約ナノ秒であるが、注入されたノイズ電流の期間（例えば、時間ｔ０からｔ１まで）が約ピコ秒であるので、ノードｎＯＵＴは、ｔ１において高のままである。時間ｔ１の後に、トランジスタＰＤは、オンであり、ＶＯＵＴを放電し、グラウンドに戻るように機能する（すなわち、セル１８は、その格納された「０」の値を保持する）。
【００４９】
図１１は、本発明の実施形態に従うメモリセル１８の別の適切な配列を示す。図１１において示されるように、セル１８は、第１および第２の交差連結された反転回路ＩＮＶ１およびＩＮＶ２を含み得る。反転回路ＩＮＶ１は、第１の正電源ライン１０８と共通グラウンドライン１０７（例えば、グラウンド電源電圧Ｖｓｓが提供される電源ライン）との間に直列に連結されたリレースイッチ１１２およびｎチャンネルトランジスタＰＤ１を含み得る。スイッチ１１２は、図７および８に関連して説明されたタイプのリレースイッチ６０−２であり得る。スイッチ１１２のバルク端子は、電源ライン１０８に連結され得る。
【００５０】
反転回路ＩＮＶ２は、第２の正電源ライン１０４と共通グラウンドライン１０７との間に直列に連結されたｐチャンネルプルアップトランジスタＰＵおよびｎチャンネルプルダウントランジスタＰＤ２を含み得る。この例において、ＩＮＶ１に関連付けられたＶｃｃ１は、ＩＮＶ２に関連付けられたＶｃｃ２と等しい大きさかまたは異な大きさであり得るが、Ｖｓｓは、ＩＮＶ１およびＩＮＶ２の両方に供給され得る。必要に応じて、ＩＮＶ１およびＩＮＶ２は、それぞれのグラウンド電源ラインから異なるグラウンド電圧信号を受け取り得る。
【００５１】
反転回路ＩＮＶ１およびＩＮＶ２は、各々、入力および出力を有し得る。ＩＮＶ１の出力は、ＩＮＶ２の入力に連結され得、メモリセル１８に対して第１のデータストレージノードｎＯＵＴとして機能し得る。ＩＮＶ２の出力は、ＩＮＶ１の入力に連結され得、メモリセル１８に対して第２のデータストレージノードＯＵＴとして機能し得る。第１のアクセストランジスタＡＣ１は、データステージノードｎＯＵＴと第１のデータラインとの間に連結され得、その一方で、第２のアクセストランジスタＡＣ２は、データステージノードＯＵＴと第２のデータラインとの間に連結され得る。トランジスタＡＣ１およびＡＣ２のゲートは、対応するワードライン信号ＷＬを用いて制御され得る。アクセストランジスタは、メモリセル１８からデータを読み取るために、かつメモリセル１８内にデータを書き込むために使用され得る。
【００５２】
図１１のセル１８のリレースイッチ１１２は、上部デバイス部分１０−１において形成され得（例えば、図１を参照）、その一方で、トランジスタＰＤ１、ＰＤ２、ＰＵ、ＡＣ１、およびＡＣ２は、標準ＣＭＯＳ製造技術を用いて下部デバイス部分１０−２において形成され得る。リレースイッチ１１２は、誘電スタック５０のビア経路２６を通して下へ、トランジスタＡＣ１、ＰＤ１、およびＣＭＯＳインバータ回路ＩＮＶ２に連結され得る。
【００５３】
図１１に関連して説明されたタイプのメモリセル１８も、ソフトエラーアップセット不感性を示すために使用され得る。例えば、セル１８が「０」を格納しており、（矢印２００によって示されるように）侵入するアルファ粒子が出力ノードＯＵＴに衝突するシナリオを考察する。これは、ＶＯＵＴが高へ上昇するようにし、トランジスタＰＤ１をオンにする。リレーデバイスの機械的スイッチングが、ＣＯＭＳトランジスタの電気的スイッチングに比べて比較的に遅いので、ＶＯＵＴが高である期間に対してスイッチ１１２は、オンのままである。スイッチ１１２およびトランジスタＰＤ１の両方がオンである場合に、スイッチ１１２のオンの抵抗がトランジスタＰＤ１のオンの抵抗より実質的に低い（すなわち、リレーデバイスの機械的コンダクタンスが、ＣＭＯＳトランジスタの電子的コンダクタンスより実質的に高い）ので、ＶｎＯＵＴは、比較的に高い状態（例えば、Ｖｃｃ１の５０％より大きい）に留まる。結果として、粒子２００の影響がなくなる場合に、ノードｎＯＵＴでの高電圧は、ＰＤ２がノードＯＵＴを放電し、グラウンドに戻ることを可能にする。
【００５４】
セル１８が「１」を格納しており、かつ侵入するアルファ粒子２００は、ＶＯＵＴが低に落ちるようにし、トランジスタＰＤ１をオフにするように出力ノードＯＵＴに衝突する別のシナリオを考察する。スイッチ１１２の遅い機械的スイッチングのため、スイッチ１１２は、ＶＯＵＴが低である期間に対してオフのままである。スイッチ１１２およびトランジスタＰＤ１の両方がオフである場合に、ノードｎＯＵＴは、浮動しており、それ故、ＶｎＯＵＴは、低に留まる。結果として、粒子２００の影響がなくなる場合に、ノードｎＯＵＴでの低電圧は、トランジスタＰＵがＯＵＴを充電し、Ｖｃｃ２に戻ることを可能にする。
【００５５】
図９および１１のメモリセル構成は、単なる例示に過ぎず、本発明の範囲を限定するものではない。必要に応じて、リレースイッチは、６個より少ないスイッチングデバイスかまたは６個より多いスイッチングデバイスを有するメモリセル、多重ポートメモリセル、読み取りバッファー回路を有するメモリセル、２つより多い交差連結された反転回路を有するメモリセル、および他のタイプのメモリ要素において使用され得る。ＮＥＭリレーデバイスが、ＣＭＯＳトランジスタに対して実質的により少ないソース−ドレイン漏れ電流を示すので、リレーデバイスを含むメモリセルはまた、低減された電力消費を示し得る。
【００５６】
追加の実施形態：
（追加の実施形態１）
集積回路であって、該集積回路は、基板において形成された回路網と、該回路網の上における複数の機械的リレーメモリ回路とを含む、集積回路。
（追加の実施形態２）
上記回路網と上記複数の機械的リレーメモリ回路との間に配置された誘電スタックをさらに含む、追加の実施形態１に記載の集積回路。
（追加の実施形態３）
上記誘電スタックは、複数の金属ルーティング層およびビア層を含む、追加の実施形態２に記載の集積回路。
（追加の実施形態４）
上記回路網は、相補型金属酸化物半導体回路網を含む、追加の実施形態１に記載の集積回路。
（追加の実施形態５）
上記回路網は、上記複数の機械的リレーメモリ回路に対する制御信号を生成するように動作可能である、追加の実施形態１に記載の集積回路。
（追加の実施形態６）
上記複数の機械的リレーメモリ回路のうちの少なくとも１つは、異なる電圧レベルを有する１対の電源ラインの間に直列に連結された１対の機械的リレースイッチを含む、追加の実施形態５に記載の集積回路。
（追加の実施形態７）
上記１対の機械的リレースイッチは、１対の不揮発性機械的リレースイッチを含む、追加の実施形態６に記載の集積回路。
（追加の実施形態８）
上記複数の機械的リレーメモリ回路は、少なくとも１つの機械的リレースイッチを含み、上記回路網は、双安定メモリ要素を形成するために該少なくとも１つの機械的リレースイッチに連結されているインバータを含む、追加の実施形態５に記載の集積回路。
（追加の実施形態９）
上記少なくとも１つの機械的リレースイッチは、揮発性機械的リレースイッチである、追加の実施形態８に記載の集積回路。
（追加の実施形態１０）
上記集積回路は、ユーザーから構成データを受け取るように動作可能なプログラマブル集積回路を含み、上記複数の機械的リレーメモリ回路は、該構成データを格納するように動作可能である、追加の実施形態１に記載の集積回路。
（追加の実施形態１１）
メモリ要素であって、該メモリ要素は、直列に連結された少なくともｎチャンネルトランジスタおよびｐチャンネルトランジスタを有する第１の反転回路と、少なくとも１つの機械的リレースイッチを有する第２の反転回路とを含む、メモリ要素。
（追加の実施形態１２）
上記第１および第２の反転回路は、一緒に交差連結されている、追加の実施形態１１に記載のメモリ要素。
（追加の実施形態１３）
上記第２の反転回路は、上記少なくとも１つの機械的リレースイッチと直列に連結されている回路をさらに含む、追加の実施形態１１に記載のメモリ要素。
（追加の実施形態１４）
上記回路は、機械的リレースイッチを含む、追加の実施形態１３に記載のメモリ要素。
（追加の実施形態１５）
上記回路は、金属酸化物半導体トランジスタを含む、追加の実施形態１３に記載のメモリ要素。
（追加の実施形態１６）
上記回路は、ｎチャンネルトランジスタを含む、追加の実施形態１５に記載のメモリ要素。
（追加の実施形態１７）
データラインと、該データラインと上記第１の反転回路との間に連結された少なくとも１つのアクセストランジスタとをさらに含む、追加の実施形態１６に記載のメモリ要素。
（追加の実施形態１８）
メモリ要素であって、該メモリ要素は、第１の電源電圧を供給するように動作可能な第１の電源ラインに連結されたｐチャンネルトランジスタを有する第１の反転回路と、該第１の電源ラインと異なる第２の電源ラインに連結された少なくとも１つの機械的リレースイッチを有する第２の反転回路とを含み、該第２の電源ラインは、該第１の電源電圧と異なる第２の電源電圧を供給するように動作可能である、メモリ要素。
（追加の実施形態１９）
上記第１および第２の反転回路は、一緒に交差連結されている、追加の実施形態１８に記載のメモリ要素。
（追加の実施形態２０）
第３の電源ラインと、上記第１の電源ラインと該第３の電源ラインとの間に上記ｐチャンネルトランジスタと直列に連結された第１のｎチャンネルトランジスタとをさらに含む、追加の実施形態１８に記載のメモリ要素。
（追加の実施形態２１）
上記第２の反転回路は、上記第２の電源ラインと上記第３の電源ラインとの間に上記少なくとも１つの機械的リレースイッチと直列に連結された第２のｎチャンネルトランジスタをさらに含む、追加の実施形態２０に記載のメモリ要素。
（追加の実施形態２２）
第４の電源ラインをさらに含み、上記第２の反転回路は、上記第２の電源ラインと該第４の電源ラインとの間に上記少なくとも１つの機械的リレースイッチと直列に連結された追加の機械的リレースイッチをさらに含み、上記第３の電源ラインおよび該第４の電源ラインは、異なる電源電圧を供給するように動作可能である、追加の実施形態２０に記載のメモリ要素。
（追加の実施形態２３）
プログラマブル集積回路であって、該プログラマブル集積回路は、少なくとも１つのｎチャンネルトランジスタと少なくとも１つの機械的リレースイッチとを含む双安定メモリ要素を含み、該双安定メモリ要素は、静的制御信号が提供される出力を有する、プログラマブル集積回路。
（追加の実施形態２４）
上記静的制御信号を受け取るように動作可能なゲートを有するパストランジスタをさらに含み、該パストランジスタは、上記プログラマブル集積回路上のプログラマブル論理回路網の一部を形成する、追加の実施形態２３に記載のプログラマブル集積回路。
（追加の実施形態２５）
上記双安定メモリ要素は、上記少なくとも１つのｎチャンネルトランジスタと直列に連結されているｐチャンネルトランジスタと、上記少なくとも１つの機械的リレースイッチと直列に連結されている追加の機械的リレースイッチとをさらに含む、追加の実施形態２３に記載のプログラマブル集積回路。
（追加の実施形態２６）
基板と、誘電層と、該基板と該誘電層との間に配置された少なくとも１つの金属ルーティング層とをさらに含み、上記ｎチャンネルトランジスタは、基板において形成され、上記機械的リレースイッチは、誘電層において形成されている、追加の実施形態２３に記載のプログラマブル集積回路。
【００５７】
上記の内容は、単なる本発明の原理の例示に過ぎず、さまざまな改変が、本発明の範囲および精神から逸脱することなしに、当業者によって加えられ得る。上記実施形態は、単独も任意の組み合わせでも実装され得る。
【符号の説明】
【００５８】
１０ 集積回路
１２ 制御回路網
１４ ピン
１６、２０、２２、２６ 経路
１７ メモリアレイ
１８ メモリセル
１９ 出力
２４ パストランジスタ
【特許請求の範囲】
【請求項１】
集積回路であって、該集積回路は、
基板において形成された回路網と、
該回路網の上における複数の機械的リレーメモリ回路と
を含む、集積回路。
【請求項２】
前記回路網と前記複数の機械的リレーメモリ回路との間に配置された誘電スタックをさらに含む、請求項１に記載の集積回路。
【請求項３】
前記誘電スタックは、複数の金属ルーティング層およびビア層を含む、請求項２に記載の集積回路。
【請求項４】
前記回路網は、相補型金属酸化物半導体回路網を含む、請求項１に記載の集積回路。
【請求項５】
前記回路網は、前記複数の機械的リレーメモリ回路に対する制御信号を生成するように動作可能である、請求項１に記載の集積回路。
【請求項６】
前記複数の機械的リレーメモリ回路のうちの少なくとも１つは、異なる電圧レベルを有する１対の電源ラインの間に直列に連結された１対の機械的リレースイッチを含む、請求項５に記載の集積回路。
【請求項７】
前記１対の機械的リレースイッチは、１対の不揮発性機械的リレースイッチを含む、請求項６に記載の集積回路。
【請求項８】
前記複数の機械的リレーメモリ回路は、少なくとも１つの機械的リレースイッチを含み、前記回路網は、双安定メモリ要素を形成するために該少なくとも１つの機械的リレースイッチに連結されているインバータを含む、請求項５に記載の集積回路。
【請求項９】
前記少なくとも１つの機械的リレースイッチは、揮発性機械的リレースイッチである、請求項８に記載の集積回路。
【請求項１０】
前記集積回路は、ユーザーから構成データを受け取るように動作可能なプログラマブル集積回路を含み、前記複数の機械的リレーメモリ回路は、該構成データを格納するように動作可能である、請求項１に記載の集積回路。
【請求項１１】
メモリ要素であって、該メモリ要素は、
直列に連結された少なくともｎチャンネルトランジスタおよびｐチャンネルトランジスタを有する第１の反転回路と、
少なくとも１つの機械的リレースイッチを有する第２の反転回路と
を含む、メモリ要素。
【請求項１２】
前記第１および第２の反転回路は、一緒に交差連結されている、請求項１１に記載のメモリ要素。
【請求項１３】
前記第２の反転回路は、前記少なくとも１つの機械的リレースイッチと直列に連結されている回路をさらに含む、請求項１１に記載のメモリ要素。
【請求項１４】
前記回路は、機械的リレースイッチを含む、請求項１３に記載のメモリ要素。
【請求項１５】
前記回路は、金属酸化物半導体トランジスタを含む、請求項１３に記載のメモリ要素。
【請求項１６】
前記回路は、ｎチャンネルトランジスタを含む、請求項１５に記載のメモリ要素。
【請求項１７】
データラインと、
該データラインと前記第１の反転回路との間に連結された少なくとも１つのアクセストランジスタと
をさらに含む、請求項１６に記載のメモリ要素。
【請求項１８】
メモリ要素であって、該メモリ要素は、
第１の電源電圧を供給するように動作可能な第１の電源ラインに連結されたｐチャンネルトランジスタを有する第１の反転回路と、
該第１の電源ラインと異なる第２の電源ラインに連結された少なくとも１つの機械的リレースイッチを有する第２の反転回路と
を含み、
該第２の電源ラインは、該第１の電源電圧と異なる第２の電源電圧を供給するように動作可能である、メモリ要素。
【請求項１９】
前記第１および第２の反転回路は、一緒に交差連結されている、請求項１８に記載のメモリ要素。
【請求項２０】
第３の電源ラインと、
前記第１の電源ラインと該第３の電源ラインとの間に前記ｐチャンネルトランジスタと直列に連結された第１のｎチャンネルトランジスタと
をさらに含む、請求項１８に記載のメモリ要素。
【請求項２１】
前記第２の反転回路は、前記第２の電源ラインと前記第３の電源ラインとの間に前記少なくとも１つの機械的リレースイッチと直列に連結された第２のｎチャンネルトランジスタをさらに含む、請求項２０に記載のメモリ要素。
【請求項２２】
第４の電源ラインをさらに含み、
前記第２の反転回路は、前記第２の電源ラインと該第４の電源ラインとの間に前記少なくとも１つの機械的リレースイッチと直列に連結された追加の機械的リレースイッチをさらに含み、前記第３の電源ラインおよび該第４の電源ラインは、異なる電源電圧を供給するように動作可能である、請求項２０に記載のメモリ要素。
【請求項２３】
プログラマブル集積回路であって、該プログラマブル集積回路は、
少なくとも１つのｎチャンネルトランジスタと少なくとも１つの機械的リレースイッチとを含む双安定メモリ要素を含み、
該双安定メモリ要素は、静的制御信号が提供される出力を有する、プログラマブル集積回路。
【請求項２４】
前記静的制御信号を受け取るように動作可能なゲートを有するパストランジスタをさらに含み、該パストランジスタは、前記プログラマブル集積回路上のプログラマブル論理回路網の一部を形成する、請求項２３に記載のプログラマブル集積回路。
【請求項２５】
前記双安定メモリ要素は、
前記少なくとも１つのｎチャンネルトランジスタと直列に連結されているｐチャンネルトランジスタと、
前記少なくとも１つの機械的リレースイッチと直列に連結されている追加の機械的リレースイッチと
をさらに含む、請求項２３に記載のプログラマブル集積回路。
【請求項２６】
基板と、
誘電層と、
該基板と該誘電層との間に配置された少なくとも１つの金属ルーティング層と
をさらに含み、
前記ｎチャンネルトランジスタは、基板において形成され、前記機械的リレースイッチは、誘電層において形成されている、請求項２３に記載のプログラマブル集積回路。
【請求項１】
集積回路であって、該集積回路は、
基板において形成された回路網と、
該回路網の上における複数の機械的リレーメモリ回路と
を含む、集積回路。
【請求項２】
前記回路網と前記複数の機械的リレーメモリ回路との間に配置された誘電スタックをさらに含む、請求項１に記載の集積回路。
【請求項３】
前記誘電スタックは、複数の金属ルーティング層およびビア層を含む、請求項２に記載の集積回路。
【請求項４】
前記回路網は、相補型金属酸化物半導体回路網を含む、請求項１に記載の集積回路。
【請求項５】
前記回路網は、前記複数の機械的リレーメモリ回路に対する制御信号を生成するように動作可能である、請求項１に記載の集積回路。
【請求項６】
前記複数の機械的リレーメモリ回路のうちの少なくとも１つは、異なる電圧レベルを有する１対の電源ラインの間に直列に連結された１対の機械的リレースイッチを含む、請求項５に記載の集積回路。
【請求項７】
前記１対の機械的リレースイッチは、１対の不揮発性機械的リレースイッチを含む、請求項６に記載の集積回路。
【請求項８】
前記複数の機械的リレーメモリ回路は、少なくとも１つの機械的リレースイッチを含み、前記回路網は、双安定メモリ要素を形成するために該少なくとも１つの機械的リレースイッチに連結されているインバータを含む、請求項５に記載の集積回路。
【請求項９】
前記少なくとも１つの機械的リレースイッチは、揮発性機械的リレースイッチである、請求項８に記載の集積回路。
【請求項１０】
前記集積回路は、ユーザーから構成データを受け取るように動作可能なプログラマブル集積回路を含み、前記複数の機械的リレーメモリ回路は、該構成データを格納するように動作可能である、請求項１に記載の集積回路。
【請求項１１】
メモリ要素であって、該メモリ要素は、
直列に連結された少なくともｎチャンネルトランジスタおよびｐチャンネルトランジスタを有する第１の反転回路と、
少なくとも１つの機械的リレースイッチを有する第２の反転回路と
を含む、メモリ要素。
【請求項１２】
前記第１および第２の反転回路は、一緒に交差連結されている、請求項１１に記載のメモリ要素。
【請求項１３】
前記第２の反転回路は、前記少なくとも１つの機械的リレースイッチと直列に連結されている回路をさらに含む、請求項１１に記載のメモリ要素。
【請求項１４】
前記回路は、機械的リレースイッチを含む、請求項１３に記載のメモリ要素。
【請求項１５】
前記回路は、金属酸化物半導体トランジスタを含む、請求項１３に記載のメモリ要素。
【請求項１６】
前記回路は、ｎチャンネルトランジスタを含む、請求項１５に記載のメモリ要素。
【請求項１７】
データラインと、
該データラインと前記第１の反転回路との間に連結された少なくとも１つのアクセストランジスタと
をさらに含む、請求項１６に記載のメモリ要素。
【請求項１８】
メモリ要素であって、該メモリ要素は、
第１の電源電圧を供給するように動作可能な第１の電源ラインに連結されたｐチャンネルトランジスタを有する第１の反転回路と、
該第１の電源ラインと異なる第２の電源ラインに連結された少なくとも１つの機械的リレースイッチを有する第２の反転回路と
を含み、
該第２の電源ラインは、該第１の電源電圧と異なる第２の電源電圧を供給するように動作可能である、メモリ要素。
【請求項１９】
前記第１および第２の反転回路は、一緒に交差連結されている、請求項１８に記載のメモリ要素。
【請求項２０】
第３の電源ラインと、
前記第１の電源ラインと該第３の電源ラインとの間に前記ｐチャンネルトランジスタと直列に連結された第１のｎチャンネルトランジスタと
をさらに含む、請求項１８に記載のメモリ要素。
【請求項２１】
前記第２の反転回路は、前記第２の電源ラインと前記第３の電源ラインとの間に前記少なくとも１つの機械的リレースイッチと直列に連結された第２のｎチャンネルトランジスタをさらに含む、請求項２０に記載のメモリ要素。
【請求項２２】
第４の電源ラインをさらに含み、
前記第２の反転回路は、前記第２の電源ラインと該第４の電源ラインとの間に前記少なくとも１つの機械的リレースイッチと直列に連結された追加の機械的リレースイッチをさらに含み、前記第３の電源ラインおよび該第４の電源ラインは、異なる電源電圧を供給するように動作可能である、請求項２０に記載のメモリ要素。
【請求項２３】
プログラマブル集積回路であって、該プログラマブル集積回路は、
少なくとも１つのｎチャンネルトランジスタと少なくとも１つの機械的リレースイッチとを含む双安定メモリ要素を含み、
該双安定メモリ要素は、静的制御信号が提供される出力を有する、プログラマブル集積回路。
【請求項２４】
前記静的制御信号を受け取るように動作可能なゲートを有するパストランジスタをさらに含み、該パストランジスタは、前記プログラマブル集積回路上のプログラマブル論理回路網の一部を形成する、請求項２３に記載のプログラマブル集積回路。
【請求項２５】
前記双安定メモリ要素は、
前記少なくとも１つのｎチャンネルトランジスタと直列に連結されているｐチャンネルトランジスタと、
前記少なくとも１つの機械的リレースイッチと直列に連結されている追加の機械的リレースイッチと
をさらに含む、請求項２３に記載のプログラマブル集積回路。
【請求項２６】
基板と、
誘電層と、
該基板と該誘電層との間に配置された少なくとも１つの金属ルーティング層と
をさらに含み、
前記ｎチャンネルトランジスタは、基板において形成され、前記機械的リレースイッチは、誘電層において形成されている、請求項２３に記載のプログラマブル集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−１１０４０９（Ｐ２０１３−１１０４０９Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１２−２４６３０７（Ｐ２０１２−２４６３０７）
【出願日】平成２４年１１月８日（２０１２．１１．８）
【出願人】（５９７１５４９２２）アルテラ コーポレイション (163)
【氏名又は名称原語表記】Ａｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２４年１１月８日（２０１２．１１．８）
【出願人】（５９７１５４９２２）アルテラ コーポレイション (163)
【氏名又は名称原語表記】Ａｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ
【Ｆターム（参考）】
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