レイアウト修正・ライブラリセル置換モジュール及び半導体装置設計用ＥＤＡツール
【課題】効率的に検出率を向上する方法及び未検出箇所が不良になる確率を低減させる手法により、多層配線層の検査工程を含む半導体製品の製造技術において、検査の迅速性を損なうことなく、半導体製品の製造歩留まりを向上させる技術を提供する。
【解決手段】不良の検出が困難な未検出領域について、パターン等の変更を行い検出率、致命率の改善を行う。例えば、検出が困難な未検出領域についてパターンを追加することで検出可能とする、パターンの間隔を広げることで不良率を低下させることなどが考えられる。
【解決手段】不良の検出が困難な未検出領域について、パターン等の変更を行い検出率、致命率の改善を行う。例えば、検出が困難な未検出領域についてパターンを追加することで検出可能とする、パターンの間隔を広げることで不良率を低下させることなどが考えられる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はマイコンのテスト設計とレイアウト設計、特にゼロディフェクトが要求される車載用半導体の設計に関する。
【背景技術】
【０００２】
高度な情報化社会の発展に伴い、半導体基板上に形成した複数の半導体素子を集積して機能的回路を構成した、演算用集積回路、記憶素子、および、それらを混載させた所謂システムオンチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ：ＳｏＣ）といった半導体製品には、更なる高性能化の要求とともに、品質向上の要求がなされている。
【０００３】
半導体製品の製造段階における個々の工程は、必然的に、一定の割合で不良発生の可能性を含むものである。数多くの素子、および、素子を結線する多層の配線で発生する短絡、開放などの不良は、電気的なテストプログラムで不良とする。
【０００４】
しかし、電気的なテストで全ての不良を検出することは不可能である。そして、電気的なテストで未検出の不良が残留し、市場での不良のポテンシャルとなる。特に、車載用の半導体製品では、ゼロディフェクトの要求が強く、実質上、サブｐｐｍの不良率が要求されている。
【０００５】
特開２０００−３１５２２３号公報（特許文献１）には、半導体製造時のシステム検証を階層化し、各階層におけるシステム検証のためのテストクラスタを設計用データベースに設けることにより、特に設計中における検証を行なう際における利用性の高い設計用データベースを提供する集積回路の設計方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−３１５２２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１の集積回路の設計方法では要求仕様段階から始まる評価を必要としている。回路設計終了後のパターンの配線段階のみでの不良率の改善には適さない。
【０００８】
また、半導体製品のテスト検出率は通常、テストモデルごとに計算されており、各々のテストの検出率の向上を行っている。また、テストによる未検出を対策するために、テスト上の改善も行われている。しかし、半導体製品の大規模化、複雑化により同一モデルのテストであれば、検出率が１００％に近づくほどテスト時間が急増する。従って、未検出箇所をゼロにすることは実質的に不可能である。
【０００９】
本発明の目的は、効率的に検出率を向上する方法及び未検出箇所が不良になる確率を低減させる手法により、多層配線層の検査工程を含む半導体製品の製造技術において、検査の迅速性を損なうことなく、半導体製品の製造歩留まりを向上させる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１２】
本発明の代表的な実施の形態に関わるレイアウト修正・ライブラリセル置換モジュールは、半導体装置の更新前のレイアウト設計データと、未検出領域の情報と、未検出領域の致命率・不良率の情報を入力することで、実製品製造時の障害の検出率・致命率・不良率を改善し、レイアウト設計データの修正を行い、更新後のレイアウト設計データを出力する。
【００１３】
このレイアウト修正・ライブラリセル置換モジュールは、電源電位のダミー配線またはグランド電位のダミー配線を追加することで、更新前のレイアウト設計データよりも更新後のレイアウト設計データの障害検出率を向上することを特徴とする。
【００１４】
このレイアウト修正・ライブラリセル置換モジュールは、併走する信号線の間隔を調整することで、半導体装置の欠陥の致命率・不良率を低下させることを特徴とする。また、このレイアウト修正・ライブラリセル置換モジュールは、併走する信号線は双方とも同じ信号を流すことを特徴とする。
【００１５】
このレイアウト修正・ライブラリセル置換モジュールは、併走する信号線は異なる信号を流すことを特徴とする。
【００１６】
本発明に関わる半導体装置設計用ＥＤＡツールは、上記のレイアウト修正・ライブラリセル置換モジュールを含み、未検出領域の情報を出力するテスト未検出領域抽出モジュールと、未検出領域の致命率・不良率の情報を出力する致命率・不良率検出モジュールと、を有することを特徴とする。
【００１７】
この半導体装置設計用ＥＤＡツールにおいて、レイアウト修正・ライブラリセル置換モジュールの出力する更新後のレイアウト設計データをテスト未検出領域抽出モジュールに帰還することを特徴とする。
【００１８】
この半導体装置設計用ＥＤＡツールにおいて、未検出領域の情報が致命率・不良率検出モジュールにも入力されることを特徴としても良い。
【発明の効果】
【００１９】
本発明に関わるレイアウト修正・ライブラリセル置換モジュール及びそれを含む半導体装置設計用ＥＤＡツールを用いる事で、不良率の高い領域の検出率・不良率・致命率を低下させることが可能となる。
【００２０】
また、本発明に関わるレイアウト修正・ライブラリセル置換モジュール及びそれを含む半導体装置設計用ＥＤＡツールを用いる事で、ｌｄｄｑテストなどで不良が検出できない箇所について事前の措置を採り、不良率・致命率の低下を図ることが可能となる。
【図面の簡単な説明】
【００２１】
【図１】テスト未検出領域抽出モジュールの入力と出力に関わる概念図である。
【図２】致命率・不良率検出モジュールの入力と出力に関わる概念図である。
【図３】テストパターン追加・削除モジュールの入力と出力に関わる概念図である。
【図４】レイアウト修正・ライブラリセル置換モジュールの入力と出力に関わる概念図である。
【図５】各モジュールの接続関係を表す図である。
【図６】各モジュールの別の接続関係を表す図である。
【図７】致命率・不良率検出モジュールで取り扱う検出率・不良率・致命率についての概念図である。
【図８】レイアウト修正・ライブラリセル置換モジュールにおけるレイアウトの修正についての概念図である。
【図９】本発明における配線の修正例に付いての概念図である。
【図１０】本発明における配線の修正例に付いての別の概念図である。
【発明を実施するための形態】
【００２２】
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。しかし、特に明示した場合を除き、それは互いに無関係なものではなく、一方は他方の一部又は全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものでなく、特定の数以上でも以下でも良い。
【００２３】
さらに、以下の実施の形態において、その構成要素は、特に明示した場合及び原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものでないことは言うまでもない。
【００２４】
以下、図を用いて本発明の実施の形態を説明する。
【００２５】
（第１の実施の形態）
本発明に関わる評価システムは、１）テスト未検出領域抽出モジュール、２）致命率・不良率検出モジュール、３）テストパターン追加・削除モジュール、４）レイアウト修正・ライブラリセル置換モジュール、の４つのソフトウェアモジュールを含む。この評価システムは一般的なワークステーションまたはパーソナルコンピュータ上で動作することを想定している。
【００２６】
図１は、テスト未検出領域抽出モジュールの入力と出力に関わる概念図である。図２は致命率・不良率検出モジュールの入力と出力に関わる概念図である。図３は、テストパターン追加・削除モジュールの入力と出力に関わる概念図である。図４は、レイアウト修正・ライブラリセル置換モジュールの入力と出力に関わる概念図である。
【００２７】
本発明における１）テスト未検出領域抽出モジュールは、半導体装置の欠陥確認用のテストの未検出領域の抽出を行うソフトウェアモジュールである。半導体装置に対しては、スキャンテスト、ＩＤＤＱテスト、ＬＳＢテストなどの各種評価が行われるが、テスト未検出領域抽出モジュールは、これらの結果から未検出領域を洗い出す。
【００２８】
テスト未検出領域抽出モジュールの入力としては、Ａ）テスト設計結果からの未検出リスト、Ｂ）レイアウト設計データ、の２つが存在する。一方出力としては、Ｃ）未検出配線、ライブラリセルの未検出ノードの情報、Ｄ）レイアウト上の未検出部表示用のデータとなる。
【００２９】
Ａ）テスト設計結果からの未検出リストは、スキャンテスト、ＩＤＤＱテスト、ＬＳＢテストの設計結果から想定されるテスト結果から、半導体装置全体の中での未検出箇所を表すリストである。この入力データはテスト設計仕様から求められるものである。このテスト設計結果からの未検出リストは、ＲＳ−２３２Ｃ、ＵＳＢなどの外部インターフェースやワークステーション等に備えられているリムーバブルディスクなどからテスト未検出領域抽出モジュールに入力される。また、３）テストパターン追加・削除モジュールからの出力として、このテスト設計結果からの未検出領域が列挙されたリスト（＝未検出リスト）が出力され、反復して評価することも可能な構成とする。
【００３０】
Ｂ）レイアウト設計データは、評価対象の半導体装置のレイアウト情報を記載したデータである。このデータは、Ａ）テスト設計結果からの未検出リスト同様に、外部から入力されることを想定する。また、４）レイアウト修正・ライブラリセル置換モジュールの出力を利用することも想定している。
【００３１】
Ｃ）未検出配線、ライブラリセルの未検出ノードの情報は、上記各種の評価では欠陥の確認を行えない箇所（未検出ノード）を特定するデータである。このデータは、２）致命率・不良率検出モジュールの入力信号となる。
【００３２】
Ｄ）レイアウト上の未検出部表示用のデータは、上記Ｃ）未検出配線、ライブラリセルの未検出ノードの情報を可視化するための表示用データである。
【００３３】
２）致命率・不良率検出モジュールは、上記Ｃ）未検出配線、ライブラリセルの未検出ノードの情報及びＥ）製造工程の欠陥密度サイズ分布情報を利用して、上記の未検出領域における致命的な欠陥の発生確率、及び、不良発生率を導出するソフトウェアモジュールである。
【００３４】
２）致命率・不良率検出モジュールの入力には、先ほど述べたＣ）未検出配線、ライブラリセルの未検出ノードの情報の他に、Ｅ）製造工程の欠陥密度サイズ分布情報が存在する。
【００３５】
Ｅ）製造工程の欠陥密度サイズ分布情報は、製造工程・製造ラインに依拠する欠陥の発生密度、及び半導体装置のウエハの大きさに関する情報である。この情報は、Ａ）テスト設計結果からの未検出リスト同様に、ＲＳ−２３２Ｃ、ＵＳＢなどの外部インターフェースやワークステーション等に備えられているリムーバブルディスクなどから入力される。
【００３６】
２）致命率・不良率検出モジュールは、Ｆ）各未検出領域の致命率・不良率の情報を出力する。
【００３７】
この、Ｆ）各未検出領域の致命率・不良率の情報は、未検出配線、ライブラリセルの未検出ノードの情報で列記された未検出領域（＝未検出配線、ライブラリセルの未検出ノード）毎の致命率・不良率を列記した情報である。
【００３８】
この致命率・不良率検出モジュールの処理結果は、３）テストパターン追加・削除モジュールに出力される。
【００３９】
図７は、致命率・不良率検出モジュールで取り扱う検出率・不良率・致命率についての概念図である。
【００４０】
本図において、正規の接続関係にあるトレンチは同じハッチングが掛けてある。
【００４１】
配線（１）の組と配線（２）の組を検討する。
【００４２】
配線（１）の組と配線（２）の組は、トレンチの長さが相違する。（１）の組の方が長く、（２）の組は短い。
【００４３】
また、（１）の組は接続関係の異なる配線が近接・併走した位置に配置されている。
【００４４】
この条件下で、（１）の組と（２）の組の検出率は後者の方が高くなる。単純に配線長が長いとショートの可能性が高くなること、併走する配線との間でのショート発生時に明確に識別可能であること（図７＃Ｂ）がその理由である。
【００４５】
一方、不良率・致命率という点では、（２）の組の方が明らかに低くなる。（２）の組の場合、図７＃Ｃ＃Ｄの双方が発生した場合でも、電気的な動作にほとんど影響は無い。これに対し、（１）の組の場合には、＃Ｂの場合には回路の動作が期待できない。
【００４６】
このように検出率と、致命率・不良率には差異がある。この両者を可能な限り良好なものとする（検出率を上げる一方で致命率は落とす）ように、２）致命率・不良率検出モジュールは動作する。
【００４７】
２）致命率・不良率検出モジュールによって致命率・不良率が明確となると、４）レイアウト修正・ライブラリセル置換モジュールが検出しづらい箇所のパターンを不良が発生し易い回路配線パターンに変更することで、実製品完成後の評価での不良検出率を向上することが可能となる。これが本発明の主題である。
【００４８】
３）テストパターン追加・削除モジュールは上記Ｆ）各未検出領域の致命率・不良率の情報や、未検出配線、ライブラリセルの未検出ノードの情報などを参酌して、テストパターンの追加および削除を行うソフトウェアモジュールである。
【００４９】
３）テストパターン追加・削除モジュールの入力としては、１）テスト未検出領域抽出モジュールから出力されるＣ）未検出配線、ライブラリセルの未検出ノードの情報、２）致命率・不良率検出モジュールから出力されるＦ）各未検出領域の致命率・不良率の情報、のほかに、Ｇ）テスト設計データが必要となる。
【００５０】
Ｇ）テスト設計データは、Ａ）テスト設計結果からの未検出リストを求める際、および実際の評価で使用するスキャンテストなどの設計仕様を定義したデータである。このＧ）テスト設計データの内容を追加、削除することが３）テストパターン追加・削除モジュールの処理となる。
【００５１】
３）テストパターン追加・削除モジュールの出力は、Ａ）テスト設計結果からの未検出リスト、Ｈ）テスト設計結果を出力する。
【００５２】
Ｈ）テスト設計結果は、Ｇ）テスト設計データに対して追加・削除された後のテスト設計データである。当然、記載のフォーマットなどはＧ）テスト設計データと同一の物となる。
【００５３】
４）レイアウト修正・ライブラリセル置換モジュールは、上記の３つのモジュールの出力結果から、半導体装置に実装する際のレイアウトの修正及びセルのライブラリを置き換える処理を行うソフトウェアモジュールである。
【００５４】
４）レイアウト修正・ライブラリセル置換モジュールには、Ｂ）レイアウト設計データ（更新前）、Ｃ）未検出配線、ライブラリセルの未検出ノードの情報、Ｆ）各未検出領域の致命率・不良率の情報、が入力される。これらの入力信号を元に回路モジュールの再配置、配線の取り回しの変更を行う。
【００５５】
これらの処理が終わった後、４）レイアウト修正・ライブラリセル置換モジュールはＢ）レイアウト設計データ（更新後）を出力する。この更新後のＢ）レイアウト設計データを１）テスト未検出領域抽出モジュールに帰還することで、より不良発見率の高いテスト設計を行うことを可能とする。
【００５６】
次に、これらの各モジュールの関係を俯瞰する。
【００５７】
図５は、各モジュールの接続関係を表す図である。
【００５８】
このように、３）テストパターン追加・削除モジュールから出力されるＡ）テスト設計結果からの未検出リスト、および４）レイアウト修正・ライブラリセル置換モジュールから出力されるＢ）レイアウト設計データを帰還し、反復して評価することで、不良率の最小化を図ることが可能となる。
【００５９】
また図６は、各モジュールの別の接続関係を表す図である。
【００６０】
この場合、１）テスト未検出領域抽出モジュール及び２）致命率・不良率検出モジュールを２セット用意する。そして１）テスト未検出領域抽出モジュールのスキャンテストなどのセッティングを変えて実行する。
【００６１】
この２つの１）テスト未検出領域抽出モジュールそれぞれの出力であるＣ）未検出配線、ライブラリセルの未検出ノードの情報から、２）致命率・不良率検出モジュールの出力を導出する。
【００６２】
そして、これら４つのモジュールの出力を３）テストパターン追加・削除モジュールに入力する際に、不良率が最小になる組み合わせを選択する。図上では２つのスイッチで表しているが、実装時にはこの選択はワークステーションなどのＣＰＵが行うこととなろう。
【００６３】
このようにすることで、図５と異なり反復作業を要することなく不良率の最小化を図ることが可能となる。
【００６４】
（第２の実施の形態）
次に、本発明の第２の実施の形態に付いて図を用いて説明する。
【００６５】
第１の実施の形態は、ソフトウェアモジュールの構成について説明した。これに対し、本実施の形態では、４）レイアウト修正・ライブラリセル置換モジュールの動作について検討する。
【００６６】
図８は、４）レイアウト修正・ライブラリセル置換モジュールにおけるレイアウトの修正についての概念図である。この図ではＭＯＳＦＥＴによるＲＡＭ（ランダムアクセスメモリ）を想定している。
【００６７】
図８（ａ）はレイアウト修正前のものであり、図８（ｂ）は修正後のものである。
【００６８】
図８（ａ）で欠陥９が発生していた場合、ダミーポリシリコン（ダミー配線）１とアクティブ領域４との間でショートが発生する。修正前の場合、完成品の性能の低下は起こるものの、欠陥が検出されない不具合が生ずる。
【００６９】
これに対し、４）レイアウト修正・ライブラリセル置換モジュールが図８（ｂ）のようにダミーポリシリコン１と電源ＶＳＳ７、ダミーポリシリコン３と電源Ｖｃｃ６をコンタクトで接続したとする。この場合には、図８（ａ）のような欠陥が発生した場合にアクティブ領域４、５の動作は不調をきたし、結果ＲＡＭとしての動作は望めなくなる。しかし、検出は確実に行うことが可能となり、市場に不良品が出回ることを防止することが可能となる。
【００７０】
このように、検出しづらい箇所の不良発生率を意図的に向上させることで、出荷製品の良品率を向上させることが可能となる。
【００７１】
なお、上記ではダミーポリシリコン１と電源ＶＳＳ７、ダミーポリシリコン３と電源Ｖｃｃ６を接続するとした。電源の代わりに、ダミーポリシリコン１とグランド電位、ダミーポリシリコン３とグランド電位を接続しても良い。
【００７２】
次に、実際の配線の修正方法について検討する。
【００７３】
図９は、本発明における配線の修正例に付いての概念図である。
【００７４】
図９（ａ）は、修正前の配線を表す。図９（ｂ）は、検出性向上を狙った修正後の配線を示す。図９（ｃ）は、致命性低下を狙った修正後の配線を示す。
【００７５】
まず図９（ａ）で障害の性質を説明する。
【００７６】
本図の回路は、３本の配線１１、１２、１３が平行して配置されているものを想定する。配線１１と配線１２の間は狭く、配線１２と配線１３の間は広い。
【００７７】
本図上の障害としては３つ存在する。#Ｅは配線１２に発生したものの致命的なものでない障害を表す。＃Ｆは配線１１及び配線１２の間にまたがった、致命的な障害を表す。＃Ｇは配線１２に致命的なものでない障害でかつ＃Ｅよりも規模の大きいものを表す。
【００７８】
次に図９（ｂ）について説明する。
【００７９】
この図では、配線１１と配線１２の間に、電源電位又はグランド電位の配線１４を追加する。このように配線を追加することで、＃Ｇの障害の検出の可能性を上げることができる。確かに#Ｅの障害は検出できないものの、このような検出専用の配線を追加することで、相当数の障害を事前に検出することが可能となる。
【００８０】
一方、図９（ｃ）は別のアプローチを採る。
【００８１】
こちらは、配線１１と配線１２の配線間距離を拠り大きく取ることで、＃Ｆの障害について図９（ａ）並みに致命性を低下させることが可能となる。
【００８２】
また、図１０は、本発明における配線の修正例に付いての別の概念図である。図１０（ａ）は、修正前の配線を表す。図１０（ｂ）は、致命性の低減を狙った修正後の配線を示す。
【００８３】
この図では正常な状態で、配線２２と配線２３は接続されている。一方配線２１と配線２２は別系統である。
【００８４】
この場合、配線２１と配線２２の間にまたがる欠陥である＃Ｉは検出性を有する。一方で、配線２２と配線２３の間で生じた障害である＃Ｈ及び＃Ｊについては検出性を有しない。
【００８５】
そこで図１０（ｂ）のように、配線２３を配線２２から離す。これにより、不良率・致命率を低下させることが可能となる。
【００８６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【産業上の利用可能性】
【００８７】
本発明は、半導体回路の設計段階におけるテスト可能性の検討に用いられる。またこれに使用されるＥＤＡ（Ｅｌｅｃｔｒｉｃ Ｄｅｇｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ）ツールに適用することも可能である。
【符号の説明】
【００８８】
１、２、３…ダミーポリシリコン、４、５…アクティブ領域、
６…第１層メタル（電源Ｖｃｃ）、７…第１層メタル（電源Ｖｓｓ）、
８…コンタクト、９…欠陥、
１１、１２、１３、１４、２１、２２、２３、２４…配線。
【技術分野】
【０００１】
本発明はマイコンのテスト設計とレイアウト設計、特にゼロディフェクトが要求される車載用半導体の設計に関する。
【背景技術】
【０００２】
高度な情報化社会の発展に伴い、半導体基板上に形成した複数の半導体素子を集積して機能的回路を構成した、演算用集積回路、記憶素子、および、それらを混載させた所謂システムオンチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ：ＳｏＣ）といった半導体製品には、更なる高性能化の要求とともに、品質向上の要求がなされている。
【０００３】
半導体製品の製造段階における個々の工程は、必然的に、一定の割合で不良発生の可能性を含むものである。数多くの素子、および、素子を結線する多層の配線で発生する短絡、開放などの不良は、電気的なテストプログラムで不良とする。
【０００４】
しかし、電気的なテストで全ての不良を検出することは不可能である。そして、電気的なテストで未検出の不良が残留し、市場での不良のポテンシャルとなる。特に、車載用の半導体製品では、ゼロディフェクトの要求が強く、実質上、サブｐｐｍの不良率が要求されている。
【０００５】
特開２０００−３１５２２３号公報（特許文献１）には、半導体製造時のシステム検証を階層化し、各階層におけるシステム検証のためのテストクラスタを設計用データベースに設けることにより、特に設計中における検証を行なう際における利用性の高い設計用データベースを提供する集積回路の設計方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−３１５２２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１の集積回路の設計方法では要求仕様段階から始まる評価を必要としている。回路設計終了後のパターンの配線段階のみでの不良率の改善には適さない。
【０００８】
また、半導体製品のテスト検出率は通常、テストモデルごとに計算されており、各々のテストの検出率の向上を行っている。また、テストによる未検出を対策するために、テスト上の改善も行われている。しかし、半導体製品の大規模化、複雑化により同一モデルのテストであれば、検出率が１００％に近づくほどテスト時間が急増する。従って、未検出箇所をゼロにすることは実質的に不可能である。
【０００９】
本発明の目的は、効率的に検出率を向上する方法及び未検出箇所が不良になる確率を低減させる手法により、多層配線層の検査工程を含む半導体製品の製造技術において、検査の迅速性を損なうことなく、半導体製品の製造歩留まりを向上させる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１２】
本発明の代表的な実施の形態に関わるレイアウト修正・ライブラリセル置換モジュールは、半導体装置の更新前のレイアウト設計データと、未検出領域の情報と、未検出領域の致命率・不良率の情報を入力することで、実製品製造時の障害の検出率・致命率・不良率を改善し、レイアウト設計データの修正を行い、更新後のレイアウト設計データを出力する。
【００１３】
このレイアウト修正・ライブラリセル置換モジュールは、電源電位のダミー配線またはグランド電位のダミー配線を追加することで、更新前のレイアウト設計データよりも更新後のレイアウト設計データの障害検出率を向上することを特徴とする。
【００１４】
このレイアウト修正・ライブラリセル置換モジュールは、併走する信号線の間隔を調整することで、半導体装置の欠陥の致命率・不良率を低下させることを特徴とする。また、このレイアウト修正・ライブラリセル置換モジュールは、併走する信号線は双方とも同じ信号を流すことを特徴とする。
【００１５】
このレイアウト修正・ライブラリセル置換モジュールは、併走する信号線は異なる信号を流すことを特徴とする。
【００１６】
本発明に関わる半導体装置設計用ＥＤＡツールは、上記のレイアウト修正・ライブラリセル置換モジュールを含み、未検出領域の情報を出力するテスト未検出領域抽出モジュールと、未検出領域の致命率・不良率の情報を出力する致命率・不良率検出モジュールと、を有することを特徴とする。
【００１７】
この半導体装置設計用ＥＤＡツールにおいて、レイアウト修正・ライブラリセル置換モジュールの出力する更新後のレイアウト設計データをテスト未検出領域抽出モジュールに帰還することを特徴とする。
【００１８】
この半導体装置設計用ＥＤＡツールにおいて、未検出領域の情報が致命率・不良率検出モジュールにも入力されることを特徴としても良い。
【発明の効果】
【００１９】
本発明に関わるレイアウト修正・ライブラリセル置換モジュール及びそれを含む半導体装置設計用ＥＤＡツールを用いる事で、不良率の高い領域の検出率・不良率・致命率を低下させることが可能となる。
【００２０】
また、本発明に関わるレイアウト修正・ライブラリセル置換モジュール及びそれを含む半導体装置設計用ＥＤＡツールを用いる事で、ｌｄｄｑテストなどで不良が検出できない箇所について事前の措置を採り、不良率・致命率の低下を図ることが可能となる。
【図面の簡単な説明】
【００２１】
【図１】テスト未検出領域抽出モジュールの入力と出力に関わる概念図である。
【図２】致命率・不良率検出モジュールの入力と出力に関わる概念図である。
【図３】テストパターン追加・削除モジュールの入力と出力に関わる概念図である。
【図４】レイアウト修正・ライブラリセル置換モジュールの入力と出力に関わる概念図である。
【図５】各モジュールの接続関係を表す図である。
【図６】各モジュールの別の接続関係を表す図である。
【図７】致命率・不良率検出モジュールで取り扱う検出率・不良率・致命率についての概念図である。
【図８】レイアウト修正・ライブラリセル置換モジュールにおけるレイアウトの修正についての概念図である。
【図９】本発明における配線の修正例に付いての概念図である。
【図１０】本発明における配線の修正例に付いての別の概念図である。
【発明を実施するための形態】
【００２２】
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。しかし、特に明示した場合を除き、それは互いに無関係なものではなく、一方は他方の一部又は全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものでなく、特定の数以上でも以下でも良い。
【００２３】
さらに、以下の実施の形態において、その構成要素は、特に明示した場合及び原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものでないことは言うまでもない。
【００２４】
以下、図を用いて本発明の実施の形態を説明する。
【００２５】
（第１の実施の形態）
本発明に関わる評価システムは、１）テスト未検出領域抽出モジュール、２）致命率・不良率検出モジュール、３）テストパターン追加・削除モジュール、４）レイアウト修正・ライブラリセル置換モジュール、の４つのソフトウェアモジュールを含む。この評価システムは一般的なワークステーションまたはパーソナルコンピュータ上で動作することを想定している。
【００２６】
図１は、テスト未検出領域抽出モジュールの入力と出力に関わる概念図である。図２は致命率・不良率検出モジュールの入力と出力に関わる概念図である。図３は、テストパターン追加・削除モジュールの入力と出力に関わる概念図である。図４は、レイアウト修正・ライブラリセル置換モジュールの入力と出力に関わる概念図である。
【００２７】
本発明における１）テスト未検出領域抽出モジュールは、半導体装置の欠陥確認用のテストの未検出領域の抽出を行うソフトウェアモジュールである。半導体装置に対しては、スキャンテスト、ＩＤＤＱテスト、ＬＳＢテストなどの各種評価が行われるが、テスト未検出領域抽出モジュールは、これらの結果から未検出領域を洗い出す。
【００２８】
テスト未検出領域抽出モジュールの入力としては、Ａ）テスト設計結果からの未検出リスト、Ｂ）レイアウト設計データ、の２つが存在する。一方出力としては、Ｃ）未検出配線、ライブラリセルの未検出ノードの情報、Ｄ）レイアウト上の未検出部表示用のデータとなる。
【００２９】
Ａ）テスト設計結果からの未検出リストは、スキャンテスト、ＩＤＤＱテスト、ＬＳＢテストの設計結果から想定されるテスト結果から、半導体装置全体の中での未検出箇所を表すリストである。この入力データはテスト設計仕様から求められるものである。このテスト設計結果からの未検出リストは、ＲＳ−２３２Ｃ、ＵＳＢなどの外部インターフェースやワークステーション等に備えられているリムーバブルディスクなどからテスト未検出領域抽出モジュールに入力される。また、３）テストパターン追加・削除モジュールからの出力として、このテスト設計結果からの未検出領域が列挙されたリスト（＝未検出リスト）が出力され、反復して評価することも可能な構成とする。
【００３０】
Ｂ）レイアウト設計データは、評価対象の半導体装置のレイアウト情報を記載したデータである。このデータは、Ａ）テスト設計結果からの未検出リスト同様に、外部から入力されることを想定する。また、４）レイアウト修正・ライブラリセル置換モジュールの出力を利用することも想定している。
【００３１】
Ｃ）未検出配線、ライブラリセルの未検出ノードの情報は、上記各種の評価では欠陥の確認を行えない箇所（未検出ノード）を特定するデータである。このデータは、２）致命率・不良率検出モジュールの入力信号となる。
【００３２】
Ｄ）レイアウト上の未検出部表示用のデータは、上記Ｃ）未検出配線、ライブラリセルの未検出ノードの情報を可視化するための表示用データである。
【００３３】
２）致命率・不良率検出モジュールは、上記Ｃ）未検出配線、ライブラリセルの未検出ノードの情報及びＥ）製造工程の欠陥密度サイズ分布情報を利用して、上記の未検出領域における致命的な欠陥の発生確率、及び、不良発生率を導出するソフトウェアモジュールである。
【００３４】
２）致命率・不良率検出モジュールの入力には、先ほど述べたＣ）未検出配線、ライブラリセルの未検出ノードの情報の他に、Ｅ）製造工程の欠陥密度サイズ分布情報が存在する。
【００３５】
Ｅ）製造工程の欠陥密度サイズ分布情報は、製造工程・製造ラインに依拠する欠陥の発生密度、及び半導体装置のウエハの大きさに関する情報である。この情報は、Ａ）テスト設計結果からの未検出リスト同様に、ＲＳ−２３２Ｃ、ＵＳＢなどの外部インターフェースやワークステーション等に備えられているリムーバブルディスクなどから入力される。
【００３６】
２）致命率・不良率検出モジュールは、Ｆ）各未検出領域の致命率・不良率の情報を出力する。
【００３７】
この、Ｆ）各未検出領域の致命率・不良率の情報は、未検出配線、ライブラリセルの未検出ノードの情報で列記された未検出領域（＝未検出配線、ライブラリセルの未検出ノード）毎の致命率・不良率を列記した情報である。
【００３８】
この致命率・不良率検出モジュールの処理結果は、３）テストパターン追加・削除モジュールに出力される。
【００３９】
図７は、致命率・不良率検出モジュールで取り扱う検出率・不良率・致命率についての概念図である。
【００４０】
本図において、正規の接続関係にあるトレンチは同じハッチングが掛けてある。
【００４１】
配線（１）の組と配線（２）の組を検討する。
【００４２】
配線（１）の組と配線（２）の組は、トレンチの長さが相違する。（１）の組の方が長く、（２）の組は短い。
【００４３】
また、（１）の組は接続関係の異なる配線が近接・併走した位置に配置されている。
【００４４】
この条件下で、（１）の組と（２）の組の検出率は後者の方が高くなる。単純に配線長が長いとショートの可能性が高くなること、併走する配線との間でのショート発生時に明確に識別可能であること（図７＃Ｂ）がその理由である。
【００４５】
一方、不良率・致命率という点では、（２）の組の方が明らかに低くなる。（２）の組の場合、図７＃Ｃ＃Ｄの双方が発生した場合でも、電気的な動作にほとんど影響は無い。これに対し、（１）の組の場合には、＃Ｂの場合には回路の動作が期待できない。
【００４６】
このように検出率と、致命率・不良率には差異がある。この両者を可能な限り良好なものとする（検出率を上げる一方で致命率は落とす）ように、２）致命率・不良率検出モジュールは動作する。
【００４７】
２）致命率・不良率検出モジュールによって致命率・不良率が明確となると、４）レイアウト修正・ライブラリセル置換モジュールが検出しづらい箇所のパターンを不良が発生し易い回路配線パターンに変更することで、実製品完成後の評価での不良検出率を向上することが可能となる。これが本発明の主題である。
【００４８】
３）テストパターン追加・削除モジュールは上記Ｆ）各未検出領域の致命率・不良率の情報や、未検出配線、ライブラリセルの未検出ノードの情報などを参酌して、テストパターンの追加および削除を行うソフトウェアモジュールである。
【００４９】
３）テストパターン追加・削除モジュールの入力としては、１）テスト未検出領域抽出モジュールから出力されるＣ）未検出配線、ライブラリセルの未検出ノードの情報、２）致命率・不良率検出モジュールから出力されるＦ）各未検出領域の致命率・不良率の情報、のほかに、Ｇ）テスト設計データが必要となる。
【００５０】
Ｇ）テスト設計データは、Ａ）テスト設計結果からの未検出リストを求める際、および実際の評価で使用するスキャンテストなどの設計仕様を定義したデータである。このＧ）テスト設計データの内容を追加、削除することが３）テストパターン追加・削除モジュールの処理となる。
【００５１】
３）テストパターン追加・削除モジュールの出力は、Ａ）テスト設計結果からの未検出リスト、Ｈ）テスト設計結果を出力する。
【００５２】
Ｈ）テスト設計結果は、Ｇ）テスト設計データに対して追加・削除された後のテスト設計データである。当然、記載のフォーマットなどはＧ）テスト設計データと同一の物となる。
【００５３】
４）レイアウト修正・ライブラリセル置換モジュールは、上記の３つのモジュールの出力結果から、半導体装置に実装する際のレイアウトの修正及びセルのライブラリを置き換える処理を行うソフトウェアモジュールである。
【００５４】
４）レイアウト修正・ライブラリセル置換モジュールには、Ｂ）レイアウト設計データ（更新前）、Ｃ）未検出配線、ライブラリセルの未検出ノードの情報、Ｆ）各未検出領域の致命率・不良率の情報、が入力される。これらの入力信号を元に回路モジュールの再配置、配線の取り回しの変更を行う。
【００５５】
これらの処理が終わった後、４）レイアウト修正・ライブラリセル置換モジュールはＢ）レイアウト設計データ（更新後）を出力する。この更新後のＢ）レイアウト設計データを１）テスト未検出領域抽出モジュールに帰還することで、より不良発見率の高いテスト設計を行うことを可能とする。
【００５６】
次に、これらの各モジュールの関係を俯瞰する。
【００５７】
図５は、各モジュールの接続関係を表す図である。
【００５８】
このように、３）テストパターン追加・削除モジュールから出力されるＡ）テスト設計結果からの未検出リスト、および４）レイアウト修正・ライブラリセル置換モジュールから出力されるＢ）レイアウト設計データを帰還し、反復して評価することで、不良率の最小化を図ることが可能となる。
【００５９】
また図６は、各モジュールの別の接続関係を表す図である。
【００６０】
この場合、１）テスト未検出領域抽出モジュール及び２）致命率・不良率検出モジュールを２セット用意する。そして１）テスト未検出領域抽出モジュールのスキャンテストなどのセッティングを変えて実行する。
【００６１】
この２つの１）テスト未検出領域抽出モジュールそれぞれの出力であるＣ）未検出配線、ライブラリセルの未検出ノードの情報から、２）致命率・不良率検出モジュールの出力を導出する。
【００６２】
そして、これら４つのモジュールの出力を３）テストパターン追加・削除モジュールに入力する際に、不良率が最小になる組み合わせを選択する。図上では２つのスイッチで表しているが、実装時にはこの選択はワークステーションなどのＣＰＵが行うこととなろう。
【００６３】
このようにすることで、図５と異なり反復作業を要することなく不良率の最小化を図ることが可能となる。
【００６４】
（第２の実施の形態）
次に、本発明の第２の実施の形態に付いて図を用いて説明する。
【００６５】
第１の実施の形態は、ソフトウェアモジュールの構成について説明した。これに対し、本実施の形態では、４）レイアウト修正・ライブラリセル置換モジュールの動作について検討する。
【００６６】
図８は、４）レイアウト修正・ライブラリセル置換モジュールにおけるレイアウトの修正についての概念図である。この図ではＭＯＳＦＥＴによるＲＡＭ（ランダムアクセスメモリ）を想定している。
【００６７】
図８（ａ）はレイアウト修正前のものであり、図８（ｂ）は修正後のものである。
【００６８】
図８（ａ）で欠陥９が発生していた場合、ダミーポリシリコン（ダミー配線）１とアクティブ領域４との間でショートが発生する。修正前の場合、完成品の性能の低下は起こるものの、欠陥が検出されない不具合が生ずる。
【００６９】
これに対し、４）レイアウト修正・ライブラリセル置換モジュールが図８（ｂ）のようにダミーポリシリコン１と電源ＶＳＳ７、ダミーポリシリコン３と電源Ｖｃｃ６をコンタクトで接続したとする。この場合には、図８（ａ）のような欠陥が発生した場合にアクティブ領域４、５の動作は不調をきたし、結果ＲＡＭとしての動作は望めなくなる。しかし、検出は確実に行うことが可能となり、市場に不良品が出回ることを防止することが可能となる。
【００７０】
このように、検出しづらい箇所の不良発生率を意図的に向上させることで、出荷製品の良品率を向上させることが可能となる。
【００７１】
なお、上記ではダミーポリシリコン１と電源ＶＳＳ７、ダミーポリシリコン３と電源Ｖｃｃ６を接続するとした。電源の代わりに、ダミーポリシリコン１とグランド電位、ダミーポリシリコン３とグランド電位を接続しても良い。
【００７２】
次に、実際の配線の修正方法について検討する。
【００７３】
図９は、本発明における配線の修正例に付いての概念図である。
【００７４】
図９（ａ）は、修正前の配線を表す。図９（ｂ）は、検出性向上を狙った修正後の配線を示す。図９（ｃ）は、致命性低下を狙った修正後の配線を示す。
【００７５】
まず図９（ａ）で障害の性質を説明する。
【００７６】
本図の回路は、３本の配線１１、１２、１３が平行して配置されているものを想定する。配線１１と配線１２の間は狭く、配線１２と配線１３の間は広い。
【００７７】
本図上の障害としては３つ存在する。#Ｅは配線１２に発生したものの致命的なものでない障害を表す。＃Ｆは配線１１及び配線１２の間にまたがった、致命的な障害を表す。＃Ｇは配線１２に致命的なものでない障害でかつ＃Ｅよりも規模の大きいものを表す。
【００７８】
次に図９（ｂ）について説明する。
【００７９】
この図では、配線１１と配線１２の間に、電源電位又はグランド電位の配線１４を追加する。このように配線を追加することで、＃Ｇの障害の検出の可能性を上げることができる。確かに#Ｅの障害は検出できないものの、このような検出専用の配線を追加することで、相当数の障害を事前に検出することが可能となる。
【００８０】
一方、図９（ｃ）は別のアプローチを採る。
【００８１】
こちらは、配線１１と配線１２の配線間距離を拠り大きく取ることで、＃Ｆの障害について図９（ａ）並みに致命性を低下させることが可能となる。
【００８２】
また、図１０は、本発明における配線の修正例に付いての別の概念図である。図１０（ａ）は、修正前の配線を表す。図１０（ｂ）は、致命性の低減を狙った修正後の配線を示す。
【００８３】
この図では正常な状態で、配線２２と配線２３は接続されている。一方配線２１と配線２２は別系統である。
【００８４】
この場合、配線２１と配線２２の間にまたがる欠陥である＃Ｉは検出性を有する。一方で、配線２２と配線２３の間で生じた障害である＃Ｈ及び＃Ｊについては検出性を有しない。
【００８５】
そこで図１０（ｂ）のように、配線２３を配線２２から離す。これにより、不良率・致命率を低下させることが可能となる。
【００８６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【産業上の利用可能性】
【００８７】
本発明は、半導体回路の設計段階におけるテスト可能性の検討に用いられる。またこれに使用されるＥＤＡ（Ｅｌｅｃｔｒｉｃ Ｄｅｇｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ）ツールに適用することも可能である。
【符号の説明】
【００８８】
１、２、３…ダミーポリシリコン、４、５…アクティブ領域、
６…第１層メタル（電源Ｖｃｃ）、７…第１層メタル（電源Ｖｓｓ）、
８…コンタクト、９…欠陥、
１１、１２、１３、１４、２１、２２、２３、２４…配線。
【特許請求の範囲】
【請求項１】
半導体装置の更新前のレイアウト設計データと、未検出領域の情報と、前記未検出領域の致命率・不良率の情報を入力することで、実製品製造時の障害の検出率・致命率・不良率を改善し、レイアウト設計データの修正を行い、更新後のレイアウト設計データを出力するレイアウト修正・ライブラリセル置換モジュール。
【請求項２】
請求項１に記載のレイアウト修正・ライブラリセル置換モジュールにおいて、
電源電位のダミー配線またはグランド電位のダミー配線を追加することで、前記更新前のレイアウト設計データよりも前記更新後のレイアウト設計データの障害検出率を向上することを特徴とするレイアウト修正・ライブラリセル置換モジュール。
【請求項３】
請求項１に記載のレイアウト修正・ライブラリセル置換モジュールにおいて、
併走する信号線の間隔を調整することで、前記半導体装置の欠陥の致命率・不良率を低下させることを特徴とするレイアウト修正・ライブラリセル置換モジュール。
【請求項４】
請求項３に記載のレイアウト修正・ライブラリセル置換モジュールにおいて、
前記併走する信号線は双方とも同じ信号を流すことを特徴とするレイアウト修正・ライブラリセル置換モジュール。
【請求項５】
請求項３に記載のレイアウト修正・ライブラリセル置換モジュールにおいて、
前記併走する信号線は異なる信号を流すことを特徴とするレイアウト修正・ライブラリセル置換モジュール。
【請求項６】
請求項１に記載のレイアウト修正・ライブラリセル置換モジュールを含み、
前記未検出領域の情報を出力するテスト未検出領域抽出モジュールと、
前記未検出領域の致命率・不良率の情報を出力する致命率・不良率検出モジュールと、を有することを特徴とする半導体装置設計用ＥＤＡツール。
【請求項７】
請求項６に記載の半導体装置設計用ＥＤＡツールにおいて、前記レイアウト修正・ライブラリセル置換モジュールの出力する更新後のレイアウト設計データを前記テスト未検出領域抽出モジュールに帰還することを特徴とする半導体装置設計用ＥＤＡツール。
【請求項８】
請求項６または７に記載の半導体装置設計用ＥＤＡツールにおいて、前記未検出領域の情報が前記致命率・不良率検出モジュールにも入力されることを特徴とする半導体装置設計用ＥＤＡツール。
【請求項１】
半導体装置の更新前のレイアウト設計データと、未検出領域の情報と、前記未検出領域の致命率・不良率の情報を入力することで、実製品製造時の障害の検出率・致命率・不良率を改善し、レイアウト設計データの修正を行い、更新後のレイアウト設計データを出力するレイアウト修正・ライブラリセル置換モジュール。
【請求項２】
請求項１に記載のレイアウト修正・ライブラリセル置換モジュールにおいて、
電源電位のダミー配線またはグランド電位のダミー配線を追加することで、前記更新前のレイアウト設計データよりも前記更新後のレイアウト設計データの障害検出率を向上することを特徴とするレイアウト修正・ライブラリセル置換モジュール。
【請求項３】
請求項１に記載のレイアウト修正・ライブラリセル置換モジュールにおいて、
併走する信号線の間隔を調整することで、前記半導体装置の欠陥の致命率・不良率を低下させることを特徴とするレイアウト修正・ライブラリセル置換モジュール。
【請求項４】
請求項３に記載のレイアウト修正・ライブラリセル置換モジュールにおいて、
前記併走する信号線は双方とも同じ信号を流すことを特徴とするレイアウト修正・ライブラリセル置換モジュール。
【請求項５】
請求項３に記載のレイアウト修正・ライブラリセル置換モジュールにおいて、
前記併走する信号線は異なる信号を流すことを特徴とするレイアウト修正・ライブラリセル置換モジュール。
【請求項６】
請求項１に記載のレイアウト修正・ライブラリセル置換モジュールを含み、
前記未検出領域の情報を出力するテスト未検出領域抽出モジュールと、
前記未検出領域の致命率・不良率の情報を出力する致命率・不良率検出モジュールと、を有することを特徴とする半導体装置設計用ＥＤＡツール。
【請求項７】
請求項６に記載の半導体装置設計用ＥＤＡツールにおいて、前記レイアウト修正・ライブラリセル置換モジュールの出力する更新後のレイアウト設計データを前記テスト未検出領域抽出モジュールに帰還することを特徴とする半導体装置設計用ＥＤＡツール。
【請求項８】
請求項６または７に記載の半導体装置設計用ＥＤＡツールにおいて、前記未検出領域の情報が前記致命率・不良率検出モジュールにも入力されることを特徴とする半導体装置設計用ＥＤＡツール。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−１６４０２２（Ｐ２０１２−１６４０２２Ａ）
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願番号】特願２０１１−２２００５（Ｐ２０１１−２２００５）
【出願日】平成２３年２月３日（２０１１．２．３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願日】平成２３年２月３日（２０１１．２．３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]