レベルシフタ回路、走査回路、表示装置、及び、電子機器
【課題】回路を構成するトランジスタのソース−ドレイン耐圧を維持したまま、走査回路の最終段のインバータ回路の入力電圧の振幅を増大させることが可能なレベルシフタ回路を提供する。
【解決手段】第１固定電源側の２つのトランジスタ回路が第１導電型のトランジスタから成り、第２固定電源側の２つのトランジスタ回路が第２導電型のトランジスタから成るとともに、第１固定電源側の２つのトランジスタ回路及び第２固定電源側の２つのトランジスタ回路の少なくとも一方側の２つのトランジスタ回路はダブルゲートトランジスタから成るレベルシフタ回路において、一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路のダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を設ける。
【解決手段】第１固定電源側の２つのトランジスタ回路が第１導電型のトランジスタから成り、第２固定電源側の２つのトランジスタ回路が第２導電型のトランジスタから成るとともに、第１固定電源側の２つのトランジスタ回路及び第２固定電源側の２つのトランジスタ回路の少なくとも一方側の２つのトランジスタ回路はダブルゲートトランジスタから成るレベルシフタ回路において、一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路のダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、レベルシフタ回路、走査回路、表示装置、及び、電子機器に関する。
【背景技術】
【０００２】
平面型（フラットパネル型）の表示装置の一つとして、デバイスに流れる電流値に応じて発光輝度が変化する、所謂、電流駆動型の電気光学素子を画素の発光部（発光素子）として用いた表示装置がある。電流駆動型の電気光学素子としては、例えば、有機材料のエレクトロルミネッセンス（Electro Luminescence：ＥＬ）を利用し、有機薄膜に電界をかけると発光する現象を用いた有機ＥＬ素子が知られている。
【０００３】
画素の発光部として有機ＥＬ素子を用いた有機ＥＬ表示装置は次のような特長を持っている。すなわち、有機ＥＬ素子は、１０Ｖ以下の印加電圧で駆動できるために低消費電力である。有機ＥＬ素子は自発光素子であるために、液晶表示装置に比べて、画像の視認性が高く、しかも、バックライト等の照明部材を必要としないために軽量化及び薄型化が容易である。更に、有機ＥＬ素子は、応答速度が数μｓｅｃ程度と非常に高速であるために動画表示時の残像が発生しない。
【０００４】
この有機ＥＬ表示装置に代表される平面型の表示装置は、電気光学素子の他に、書込みトランジスタ、保持容量、及び、駆動トランジスタを少なくとも有する画素が行列状に２次元配置された構成となっている（例えば、特許文献１参照）。
【０００５】
この種の表示装置において、書込みトランジスタは、画素行毎に配線される制御線（走査線）を通して走査回路（走査部）から与えられる制御パルス（走査パルス）によって駆動されることで、信号線を通して供給される映像信号の信号電圧を画素内に書き込む。保持容量は、書込みトランジスタが書き込んだ信号電圧を保持する。駆動トランジスタは、保持容量が保持した信号電圧に応じて電気光学素子を駆動する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３１０３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、一般的に、表示パネルを大型化した場合、走査回路から書込みトランジスタに制御パルスを伝送する制御線の負荷が大きくなるため、その負荷の影響で制御パルスの波形が大きく鈍ってしまう。負荷の影響を抑えるには、走査回路の最終段のインバータ回路を構成するトランジスタのサイズを大きくし、当該インバータ回路の抵抗を小さくすることが考えられる。しかし、トランジスタのサイズを大きくすると、走査回路、ひいては、当該走査回路を含む周辺回路の回路規模が大きくなるため、表示パネルの狭額縁化の妨げとなる。
【０００８】
このため、走査回路の最終段のインバータ回路を構成するトランジスタのサイズをそのままにして、即ち、トランジスタのサイズを大きくすることなく、最終段のインバータ回路の抵抗（インバータ回路を構成するトランジスタのオン抵抗）を小さくすることが必要となる。一般に、トランジスタの抵抗値は、トランジスタのサイズとゲート−ソース間電圧に依存する。従って、最終段のインバータ回路を構成するトランジスタのサイズを大きくしないのであれば、当該トランジスタのゲート−ソース間電圧を上げる、即ち、最終段のインバータ回路の入力電圧の振幅を増大させる必要がある。
【０００９】
最終段のインバータ回路の入力電圧の振幅を増大させるには、最終段のインバータ回路の前段の回路に与える電源電圧を入力電圧よりも高くする必要がある。しかし、単純に、前段の回路に与える電源電圧を入力電圧よりも高くすると、前段の回路を構成するトランジスタにかかるソース−ドレイン間電圧が高くなってしまい、所定のソース−ドレイン耐圧を超えてしまう。
【００１０】
一般に、トランジスタのソース−ドレイン耐圧はゲート−ソース耐圧よりも小さい（低い）。従って、前段の回路を構成するトランジスタにかかるソース−ドレイン耐圧が、当該トランジスタの所定のソース−ドレイン耐圧を超えると、当該トランジスタの信頼性が著しく低下してしまう。
【００１１】
そこで、本開示は、回路を構成するトランジスタのソース−ドレイン耐圧を維持したまま、走査回路における最終段のインバータ回路の入力電圧の振幅を増大させることが可能なレベルシフタ回路、当該レベルシフタ回路を用いる走査回路、当該走査回路を搭載した表示装置、及び、当該表示装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を達成するために、本開示のレベルシフタ回路は、
第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、第１導電型のトランジスタから成る第３トランジスタ回路と第２導電型のトランジスタから成る第４トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続されており、
前記第２トランジスタ回路の入力端には第１入力電圧が与えられ、前記第４トランジスタ回路の入力端には第２入力電圧が与えられ、
前記第１トランジスタ回路の入力端が前記第３，第４トランジスタ回路の出力端に接続され、前記第３トランジスタ回路の入力端が前記第１，第２トランジスタ回路の出力端に接続されており、
第１固定電源側の２つのトランジスタ回路及び第２固定電源側の２つのトランジスタ回路の少なくとも一方側の２つのトランジスタ回路はダブルゲートトランジスタから成り、
一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を有する
ことを特徴としている。
【００１３】
本開示のレベルシフタ回路は、最終段にインバータ回路を有する走査回路において、最終段のインバータ回路の前段の回路として用いることができる。また、本開示のレベルシフタ回路を、最終段のインバータ回路の前段の回路として用いる走査回路は、画素が行列状に配置されて成る表示装置、あるいは、固体撮像装置において、各画素を走査する走査回路として搭載することができる。また、本開示のレベルシフタ回路を、最終段のインバータ回路の前段の回路として用いる走査回路を搭載する表示装置は、表示部を備える各種の電子機器において、その表示部として用いることができる。
【００１４】
上記構成のレベルシフタ回路において、第１トランジスタ回路と第２トランジスタ回路とが第１固定電源と第２固定電源との間に直列に接続されていることで、一方の電源側のトランジスタ回路である例えば第１トランジスタ回路が動作状態になると、出力端の電圧が第１固定電源の電圧になる。同様に、第３トランジスタ回路と第４トランジスタ回路とが第１固定電源と第２固定電源との間に直列に接続されていることで、一方の電源側のトランジスタ回路である例えば第３トランジスタ回路が動作状態になると、出力端の電圧が第１固定電源の電圧になる。これにより、第２，第４トランジスタ回路には、第１固定電源の電圧と第２固定電源の電圧とが与えられることになる。
【００１５】
このとき、他方の電源側の２つのトランジスタ回路である例えば第２，第４トランジスタ回路のダブルゲートトランジスタの共通接続ノードには、スイッチ素子によって第３固定電源の電圧が与えられる。これにより、ダブルゲート構造を構成する２つのトランジスタの各ソース−ドレイン間には、第１固定電源−第２固定電源間の電圧ではなく、第１固定電源−第３固定電源間の電圧と、第３固定電源−第２固定電源間の電圧とが与えられることになる。
【００１６】
ここで、第１固定電源−第３固定電源間の電圧、及び、第３固定電源−第２固定電源間の電圧が、第１〜第４トランジスタ回路を構成する各トランジスタのソース−ドレイン耐圧の範囲内の電圧とする。これにより、トランジスタに与えられるソース−ドレイン間電圧がその耐圧の範囲内となり、尚且つ、入力電圧の振幅よりも大きい振幅の出力電圧を導出することができる。
【発明の効果】
【００１７】
本開示によれば、トランジスタのソース−ドレイン間電圧をその耐圧の範囲内とし、入力電圧の振幅よりも大きい振幅の出力電圧を導出することができるため、トランジスタのソース−ドレイン耐圧を維持したまま、走査回路における最終段のインバータ回路の入力電圧の振幅を増大させることができる。
【図面の簡単な説明】
【００１８】
【図１】本開示の第１実施形態に係るレベルシフタ回路の構成の一例を示す回路図である。
【図２】一方の入力電圧ＶINが低レベルＶss、他方の入力電圧ＶXINが高レベルＶccの場合の、第１実施形態に係るレベルシフタ回路の回路動作の説明に供する動作説明図である。
【図３】一方の入力電圧ＶINが高レベルＶcc、他方の入力電圧ＶXINが低レベルＶssの場合の、第１実施形態に係るレベルシフタ回路の回路動作の説明に供する動作説明図である。
【図４】第１実施形態に係るレベルシフタ回路における２つの入力電圧ＶIN，ＶXIN、レベルシフタ回路の出力電圧ＶA、及び、最終段のインバータ回路の出力電圧ＶOUTの各波形を示す波形図である。
【図５】本開示の第２実施形態に係るレベルシフタ回路の構成の一例を示す回路図である。
【図６】一方の入力電圧ＶINが高レベルＶcc、他方の入力電圧ＶXINが低レベルＶssの場合の、第２実施形態に係るレベルシフタ回路の回路動作の説明に供する動作説明図である。
【図７】一方の入力電圧ＶINが低レベルＶss、他方の入力電圧ＶXINが高レベルＶccの場合の、第２実施形態に係るレベルシフタ回路の回路動作の説明に供する動作説明図である。
【図８】第２実施形態に係るレベルシフタ回路における２つの入力電圧ＶIN，ＶXIN、レベルシフタ回路の出力電圧ＶA、及び、最終段のインバータ回路の出力電圧ＶOUTの各波形を示す波形図である。
【図９】本開示の第３実施形態に係るレベルシフタ回路の構成の一例を示す回路図である。
【図１０】第３実施形態に係るレベルシフタ回路における入力電圧ＶIN、１段目のレベルシフタ回路の出力電圧ＶA、２段目のレベルシフタ回路の出力電圧ＶB、及び、最終段のインバータ回路の出力電圧ＶOUTの各波形を示す波形図である。
【図１１】本開示の有機ＥＬ表示装置の構成の概略を示すシステム構成図である。
【図１２】画素（画素回路）の具体的な回路構成の一例を示す回路図である。
【図１３】書込み走査回路の構成の一例を示すブロック図である。
【発明を実施するための形態】
【００１９】
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示のレベルシフタ回路、全般に関する説明
２．第１実施形態に係るレベルシフタ回路
２−１．回路構成
２−２．回路動作
２−３．作用、効果
３．第２実施形態に係るレベルシフタ回路
３−１．回路構成
３−２．回路動作
３−３．作用、効果
４．第３実施形態に係るレベルシフタ回路
５．表示装置（有機ＥＬ表示装置）
５−１．システム構成
５−２．画素回路
５−３．走査回路
５−４．その他
６．電子機器
７．本開示の構成
【００２０】
＜１．本開示のレベルシフタ回路、全般に関する説明＞
本開示のレベルシフタ回路は、第１導電型のトランジスタから成る第１，第３トランジスタ回路と、第２導電型のトランジスタから成る第２，第４トランジスタ回路とを有する構成となっている。第１トランジスタ回路と第２トランジスタ回路とは、第１固定電源と第２固定電源との間に直列に接続されている。第３トランジスタ回路と第４トランジスタ回路とは、第１固定電源と第２固定電源との間に直列に接続されている。
【００２１】
第１トランジスタ回路と第２トランジスタ回路との共通接続ノードは、これらトランジスタ回路の出力端となる。また、第３トランジスタ回路と第４トランジスタ回路との共通接続ノードは、これらトランジスタ回路の出力端となる。そして、第２トランジスタ回路の入力端には第１入力電圧が与えられ、第４トランジスタ回路の入力端には第２入力電圧が与えられる。第１入力電圧と第２入力電圧とを、逆相の電圧とすることができる。第１トランジスタ回路の入力端が第３，第４トランジスタ回路の共通接続ノードに接続され、第３トランジスタ回路の入力端が第１，第２トランジスタ回路の共通接続ノードに接続されている。
【００２２】
そして、第１固定電源側の２つのトランジスタ回路及び第２固定電源側の２つのトランジスタ回路の少なくとも一方側の２つのトランジスタ回路は、ダブルゲート構造のトランジスタ、即ち、ダブルゲートトランジスタから成る。ここで、第１固定電源側の２つのトランジスタ回路とは第１，第３トランジスタ回路のことであり、第２固定電源側の２つのトランジスタ回路とは第２，第４トランジスタ回路のことである。
【００２３】
本開示のレベルシフタ回路は、大きくは、２つの回路形態を採ることができる。第１の回路形態は、第１固定電源が正側電源、第２固定電源が負側電源、第１導電型のトランジスタがＰチャネル型のトランジスタ、第２導電型のトランジスタがＮチャネル型のトランジスタの形態である。第２の回路形態は、第１固定電源が負側電源、第２固定電源が正側電源、第１導電型のトランジスタがＮチャネル型のトランジスタ、第２導電型のトランジスタがＰチャネル型のトランジスタの形態である。
【００２４】
第１の回路形態を採るときは、第１固定電源の電圧を第１，第２入力電圧の高電圧側の電圧よりも高く設定し、第２固定電源の電圧を第１，第２入力電圧の低電圧側の電圧以下に設定するのが好ましい。また、第２の回路形態を採るときは、第１固定電源の電圧を第１，第２入力電圧の低電圧側の電圧よりも低く設定し、第２固定電源の電圧を第１，第２入力電圧の高電圧側の電圧以上に設定するのが好ましい。
【００２５】
本開示のレベルシフタ回路は、第３，第４トランジスタ回路の共通接続ノードに接続される最終段のインバータ回路との組合せで用いることができる。この場合、第１の回路形態では、第１固定電源の電圧を最終段のインバータ回路の正側電源の電圧よりも高く設定し、第２固定電源の電圧を最終段のインバータ回路の負側電源の電圧以下に設定するのが好ましい。また、第２の回路形態では、第１固定電源の電圧を最終段のインバータ回路の負側電源の電圧よりも低く設定し、第２固定電源の電圧を最終段のインバータ回路の正側電源の電圧以上に設定するのが好ましい。
【００２６】
そして、本開示のレベルシフタ回路は、一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路のダブルゲートトランジスタの共通接続ノードに対して、第３固定電源の電圧を与えるスイッチ素子を有することを特徴としている。
【００２７】
第３固定電源の電圧は、第１，第２固定電源の各電圧の間の値、好ましくは、第１，第２固定電源の各電圧の平均値とするのが望ましい。この第３固定電源の電圧を選択的に与えるスイッチ素子は、他方の電源側の２つのトランジスタ回路を構成するトランジスタと同導電型のトランジスタとすることができる。この同導電型のトランジスタは、第１入力電圧または第２入力電圧をゲート入力とする。
【００２８】
ここで、第１固定電源−第３固定電源間の電圧、及び、第３固定電源−第２固定電源間の電圧が、第１〜第４トランジスタ回路を構成する各トランジスタのソース−ドレイン耐圧の範囲内の電圧とするのが好ましい。このような電圧設定を行うことにより、第１〜第４トランジスタ回路を構成する各トランジスタに与えられるソース−ドレイン間電圧がその耐圧の範囲内となり、尚且つ、第１，第２入力電圧の振幅よりも大きい振幅の出力電圧を導出することができる。
【００２９】
本開示のレベルシフタ回路は、その用途が限定されるものではなく、一般的なレベルシフタ回路として種々の用途に用いることができる。一例として、本開示のレベルシフタ回路は、最終段にインバータ回路を有し、行列状に配置された画素を走査する走査信号を出力する走査回路において、最終段のインバータ回路の前段の回路として用いることができる。
【００３０】
また、本開示のレベルシフタ回路を、最終段のインバータ回路の前段回路として用いる走査回路は、電気光学素子を含む画素が行列状に配置されて成る表示装置、あるいは、光電変換素子を含む画素が行列状に配置されて成る固体撮像装置において、各画素を走査する走査回路として用いることができる。この場合、走査回路は、表示パネル上に搭載する形態をとることもできるし、あるいは、ドライバＩＣとして表示パネル外に配する形態をとることもできる。また、本開示のレベルシフタ回路を、最終段のインバータ回路の前段回路として用いる走査回路を搭載する表示装置は、表示部を備える各種の電子機器において、その表示部として用いることができる。
【００３１】
以下に、本開示の具体的な実施形態に係るレベルシフタ回路について説明する。
【００３２】
＜２．第１実施形態＞
［２−１．回路構成］
図１は、本開示の第１実施形態に係るレベルシフタ回路の構成の一例を示す回路図である。第１実施形態に係るレベルシフタ回路１００Aは、前に述べた第１の回路形態を採っている。すなわち、第１固定電源１０１を正側電源、第２固定電源１０２を負側電源とし、第１導電型のトランジスタとしてＰチャネル型のトランジスタ（以下、「Ｐチャネルトランジスタ」と記述する）を用い、第２導電型のトランジスタとしてＮチャネル型のトランジスタ（以下、「Ｎチャネルトランジスタ」と記述する）を用いる。
【００３３】
図１において、第１実施形態に係るレベルシフタ回路１００Aは、第１トランジスタ回路１１１、第２トランジスタ回路１１２、第３トランジスタ回路１１３、及び、第４トランジスタ回路１１４の４つのトランジスタ回路から構成されている。第１トランジスタ回路１１１と第２トランジスタ回路１１２とは、正側電源である第１固定電源１０１と負側電源である第２固定電源１０２との間に直列に接続されている。同様に、第３トランジスタ回路１１３と第４トランジスタ回路１１４とは、第１固定電源１０１と第２固定電源１０２との間に直列に接続されている。
【００３４】
第１固定電源１０１側の２つのトランジスタ回路、即ち、第１トランジスタ回路１１１及び第３トランジスタ回路１１３は、Ｐチャネルトランジスタから成る。第２固定電源１０２側の２つのトランジスタ回路、即ち、第２トランジスタ回路１１２及び第４トランジスタ回路１１４は、Ｎチャネルトランジスタから成る。そして、第１固定電源１０１側の２つのトランジスタ回路１１１，１１３、及び、第２固定電源１０２側の２つのトランジスタ回路１１２，１１４が共に、ダブルゲート構造のトランジスタ、即ち、ダブルゲートトランジスタから成る。
【００３５】
但し、これは一例に過ぎず、第１固定電源１０１側の２つのトランジスタ回路１１１，１１３及び第２固定電源１０２側の２つのトランジスタ回路１１２，１１４の一方側の２つのトランジスタ回路のみが、ダブルゲートトランジスタから成る構成を採ることも可能である。このように、一方側の２つのトランジスタ回路のみがダブルゲートトランジスタから成るときは、他方側の２つのトランジスタ回路はシングルゲートトランジスタから成る。
【００３６】
第１トランジスタ回路１１１は、ゲート電極同士が共通に接続されたダブルゲート構造の２つのＰチャネルトランジスタＰ11，Ｐ12から成る。ＰチャネルトランジスタＰ11のソース電極は、第１固定電源１０１に接続されている。ＰチャネルトランジスタＰ11のドレイン電極とＰチャネルトランジスタＰ12のソース電極とは共通に接続されて、ダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ11となっている。ＰチャネルトランジスタＰ12のドレイン電極は、第１トランジスタ回路１１１の出力端Ｔ11となっている。
【００３７】
第２トランジスタ回路１１２は、ゲート電極同士が共通に接続されたダブルゲート構造の２つのＮチャネルトランジスタＮ11，Ｎ12から成る。ＮチャネルトランジスタＮ11のドレイン電極は、第２トランジスタ回路１１２の出力端Ｔ11となっている。第２トランジスタ回路１１２の出力端Ｔ11は、第１トランジスタ回路１１１の出力端Ｔ11でもある。すなわち、ＰチャネルトランジスタＰ12のドレイン電極とＮチャネルトランジスタＮ11のドレイン電極とが共通に接続されて第１，第２トランジスタ回路１１１，１１２の出力端Ｔ11となっている。
【００３８】
２つのＮチャネルトランジスタＮ11，Ｎ12の共通に接続されたゲート電極は、第２トランジスタ回路１１２の入力端Ｔ12となっている。ＮチャネルトランジスタＮ11のソース電極とＮチャネルトランジスタＮ12のドレイン電極とは共通に接続されて、ダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ12となっている。ＮチャネルトランジスタＮ12のソース電極は、第２固定電源１０２に接続されている。
【００３９】
第３トランジスタ回路１１３は、ゲート電極同士が共通に接続されたダブルゲート構造の２つのＰチャネルトランジスタＰ13，Ｐ14から成る。ＰチャネルトランジスタＰ13のソース電極は、第１固定電源１０１に接続されている。ＰチャネルトランジスタＰ13のドレイン電極とＰチャネルトランジスタＰ14のソース電極とは共通に接続されて、ダブルゲートトランジスタ（Ｐ13，Ｐ14）の共通接続ノードｎ13となっている。ＰチャネルトランジスタＰ14のドレイン電極は、第３トランジスタ回路１１３の出力端Ｔ13となっている。
【００４０】
第４トランジスタ回路１１４は、ゲート電極同士が共通に接続されたダブルゲート構造の２つのＮチャネルトランジスタＮ13，Ｎ14から成る。ＮチャネルトランジスタＮ13のドレイン電極は、第４トランジスタ回路１１４の出力端Ｔ13となっている。第４トランジスタ回路１１４の出力端Ｔ13は、第３トランジスタ回路１１３の出力端Ｔ13でもある。すなわち、ＰチャネルトランジスタＰ14のドレイン電極とＮチャネルトランジスタＮ13のドレイン電極とが共通に接続されて第３，第４トランジスタ回路１１３，１１４の出力端Ｔ13となっている。また、第３，第４トランジスタ回路１１３，１１４の出力端Ｔ13は、本レベルシフタ回路１００Aの出力端でもある。
【００４１】
２つのＮチャネルトランジスタＮ13，Ｎ14の共通に接続されたゲート電極は、第４トランジスタ回路１１４の入力端Ｔ14となっている。ＮチャネルトランジスタＮ13のソース電極とＮチャネルトランジスタＮ14のドレイン電極とは共通に接続されて、ダブルゲートトランジスタ（Ｎ13，Ｎ14）の共通接続ノードｎ14となっている。ＮチャネルトランジスタＮ14のソース電極は、第２固定電源１０２に接続されている。
【００４２】
上記構成のレベルシフタ回路１００Aにおいて、第２固定電源１０２側の２つのトランジスタ回路、即ち、第２，第４トランジスタ１１２，１１４の各入力端Ｔ12，Ｔ14には、第１，第２入力電圧ＶXIN，ＶINが与えられる。第１，第２入力電圧ＶXIN，ＶINは、高電圧側の電圧（高レベル）がＶcc、低電圧側の電圧（低レベル）がＶssの、互いに逆相の電圧である。
【００４３】
この第１，第２入力電圧ＶXIN，ＶINに対して、第１固定電源１０１の電圧は、高電圧側の電圧Ｖccよりも高い電圧、例えば２Ｖccに設定され、第２固定電源１０２の電圧は、低電圧側の電圧Ｖss以下の電圧、例えば、等しい電圧に設定されている。尚、ここでは、レベルシフタ回路１００A、即ち、第１〜第４トランジスタ回路１１１〜１１４を構成する各トランジスタのソース−ドレイン耐圧を（Ｖcc−Ｖss）として考える。
【００４４】
第１トランジスタ回路１１１の入力端Ｔ15、即ち、ダブルゲートトランジスタ（Ｐ11，Ｐ12）のゲート電極は、第３，第４トランジスタ回路１１３，１１４の出力端Ｔ13に接続されている。また、第３トランジスタ回路１１３の入力端Ｔ16、即ち、ダブルゲートトランジスタ（Ｐ13，Ｐ14）のゲート電極は、第１，第２トランジスタ回路１１１，１１２の出力端Ｔ11に接続されている。
【００４５】
上述したように、本実施形態に係るレベルシフタ回路１００Aは、第１トランジスタ回路１１１、第２トランジスタ回路１１２、第３トランジスタ回路１１３、及び、第４トランジスタ回路１１４の４つのトランジスタ回路がダブルゲートトランジスタから成る特徴に加えて、次の点を特徴としている。
【００４６】
第１トランジスタ回路１１１を構成するダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ11と第３固定電源１０３との間には、スイッチ素子、例えば、第１トランジスタ回路１１１を構成するトランジスタと同導電型であるＰチャネルトランジスタＰ15が接続されている。ＰチャネルトランジスタＰ15は、一方のソース／ドレイン電極がダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ11に接続され、他方のソース／ドレイン電極が第３固定電源１０３に接続されている。
【００４７】
ＰチャネルトランジスタＰ15は、ゲート電極が第１，第２スイッチ回路１１１，１１２の出力端Ｔ11に接続されている。そして、ＰチャネルトランジスタＰ15は、第２トランジスタ回路１１２が動作状態のときに、導通（オン）状態となって第３固定電源１０３の電圧Ｖmを、第１トランジスタ回路１１１のダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ11に与える。ここで、「第２トランジスタ回路１１２が動作状態のとき」とは、第２トランジスタ回路１１２を構成するＮチャネルトランジスタＮ11，Ｎ12が導通状態のときを言う。
【００４８】
第２トランジスタ回路１１２を構成するダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ12と第３固定電源１０３との間には、スイッチ素子、例えば、第２トランジスタ回路１１２を構成するトランジスタと同導電型であるＮチャネルトランジスタＮ15が接続されている。ＮチャネルトランジスタＮ15は、一方のソース／ドレイン電極がダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ12に接続され、他方のソース／ドレイン電極が第３固定電源１０３に接続されている。
【００４９】
ＮチャネルトランジスタＮ15は、ゲート電極に第２入力電圧ＶINが与えられる。そして、ＮチャネルトランジスタＮ15は、第１トランジスタ回路１１１が動作状態のときに、導通状態となって第３固定電源１０３の電圧Ｖmを、第２トランジスタ回路１１２のダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ12に与える。ここで、「第１トランジスタ回路１１１が動作状態のとき」とは、第１トランジスタ回路１１１を構成するＰチャネルトランジスタＰ11，Ｐ12が導通状態のときを言う。
【００５０】
第３トランジスタ回路１１３を構成するダブルゲートトランジスタ（Ｐ13，Ｐ14）の共通接続ノードｎ13と第３固定電源１０３との間には、スイッチ素子、例えば、第３トランジスタ回路１１３を構成するトランジスタと同導電型であるＰチャネルトランジスタＰ16が接続されている。ＰチャネルトランジスタＰ16は、一方のソース／ドレイン電極がダブルゲートトランジスタ（Ｐ13，Ｐ14）の共通接続ノードｎ13に接続され、他方のソース／ドレイン電極が第３固定電源１０３に接続されている。
【００５１】
ＰチャネルトランジスタＰ16は、第３，第４スイッチ回路１１３，１１４の出力端Ｔ13に接続されている。そして、ＰチャネルトランジスタＰ16は、第４トランジスタ回路１１４が動作状態のときに、導通状態となって第３固定電源１０３の電圧Ｖmを、第３トランジスタ回路１１３のダブルゲートトランジスタ（Ｐ13，Ｐ14）の共通接続ノードｎ13に与える。ここで、「第４トランジスタ回路１１４が動作状態のとき」とは、第４トランジスタ回路１１４を構成するＮチャネルトランジスタＮ13，Ｎ14が導通状態のときを言う。
【００５２】
第４トランジスタ回路１１４を構成するダブルゲートトランジスタ（Ｎ13，Ｎ14）の共通接続ノードｎ14と第３固定電源１０３との間には、スイッチ素子、例えば、第４トランジスタ回路１１４を構成するトランジスタと同導電型であるＮチャネルトランジスタＮ16が接続されている。ＮチャネルトランジスタＮ16は、一方のソース／ドレイン電極がダブルゲートトランジスタ（Ｎ13，Ｎ14）の共通接続ノードｎ14に接続され、他方のソース／ドレイン電極が第３固定電源１０３に接続されている。
【００５３】
ＮチャネルトランジスタＮ16は、ゲート電極に第１入力電圧ＶXINが与えられる。そして、ＮチャネルトランジスタＮ16は、第３トランジスタ回路１１３が動作状態のときに、導通状態となって第３固定電源１０３の電圧Ｖmを、第４トランジスタ回路１１４のダブルゲートトランジスタ（Ｎ13，Ｎ14）の共通接続ノードｎ14に与える。ここで、「第３トランジスタ回路１１３が動作状態のとき」とは、第３トランジスタ回路１１３を構成するＰチャネルトランジスタＰ13，Ｐ14が導通状態のときを言う。
【００５４】
ここで、第３固定電源１０３の電圧Ｖmとして、第１，第２固定電源１０１，１０２の各電圧の間の値、好ましくは、第１，第２固定電源１０１，１０２の各電圧２Ｖcc，Ｖssの平均値を用いる。本例の場合、Ｖm＝Ｖccとする。また、第１固定電源１０１−第３固定電源１０３間の電圧、及び、第３固定電源１０３−第２固定電源１０２間の電圧を、第１〜第４トランジスタ回路１１１〜１１４を構成する各トランジスタのソース−ドレイン耐圧（Ｖcc−Ｖss）の範囲内の電圧とする。
【００５５】
上記構成のレベルシフタ回路１００Aは、その出力端Ｔ13、即ち、第３，第４トランジスタ回路１１３，１１４の出力端Ｔ13に入力端が接続される最終段のインバータ回路２００との組合せで用いるのが好ましい。最終段のインバータ回路２００は、ＰチャネルトランジスタＰ21及びＮチャネルトランジスタＮ21から成るＣＭＯＳインバータ回路構成となっている。すなわち、ＰチャネルトランジスタＰ21及びＮチャネルトランジスタＮ21は、正側電源２０１と負側電源２０２との間に直列に接続されている。
【００５６】
そして、本例の場合には、正側電源２０１の電圧が入力電圧ＶIN，ＶXINの高電圧側と同じ電圧Ｖccに、負側電源２０２の電圧が入力電圧ＶIN，ＶXINの低電圧側と同じ電圧Ｖssにそれぞれ設定されている。これにより、前段のレベルシフタ回路１００Aの第１固定電源１０１の電圧２Ｖccは、最終段のインバータ回路２００の正側電源２０１の電圧Ｖccよりも高く、第２固定電源１０２の電圧Ｖssは、最終段のインバータ回路２００の負側電源１０２の電圧Ｖssと等しくなる。
【００５７】
ＰチャネルトランジスタＰ21及びＮチャネルトランジスタＮ21のゲート電極同士は、共通に接続されて本インバータ回路２００の入力端Ｔ21となり、前段のレベルシフタ回路１００Aの出力端Ｔ13に接続されている。また、ＰチャネルトランジスタＰ21及びＮチャネルトランジスタＮ21のドレイン電極同士は、共通に接続されて本インバータ回路２００の出力端Ｔ22となっている。そして、この出力端Ｔ22から、振幅がＶcc−Ｖss、即ち、高電圧側がＶcc、低電圧側がＶssの出力電圧ＶOUTが導出される。
【００５８】
［２−２．回路動作］
続いて、上記構成の第１実施形態に係るレベルシフタ回路１００Aの回路動作について、図２及び図３を用いて説明する。尚、図４には、互いに逆相の２つの入力電圧ＶIN，ＶXIN、レベルシフタ回路１００Aの出力電圧ＶA、及び、最終段のインバータ回路２００の出力電圧ＶOUTの各波形を示す。
【００５９】
先ず、一方の入力電圧ＶINが低電圧（低レベル）Ｖss、他方の入力電圧ＶXINが高電圧（高レベル）Ｖccの場合の回路動作について、図２の動作説明図を用いて説明する。
【００６０】
一方の入力電圧ＶINが低レベルＶss、他方の入力電圧ＶXINが高レベルＶccのとき、第２トランジスタ回路１１２のＮチャネルトランジスタＮ11，Ｎ12及び第４トランジスタ回路１１４側のＮチャネルトランジスタＮ16が導通（オン）状態になる。これにより、第３トランジスタ回路１１３のＰチャネルトランジスタＰ13，Ｐ14及び第１トランジスタ回路１１１側のＰチャネルトランジスタＰ15の各ゲート電位が低レベルＶssとなる。
【００６１】
この動作により、第３トランジスタ回路１１３のＰチャネルトランジスタＰ13，Ｐ14及び第１トランジスタ回路１１１側のＰチャネルトランジスタＰ15が導通状態になるため、本レベルシフタ回路１００Aの出力電圧ＶAは第１固定電源１０１の電圧２Ｖccになる。このとき、Ｖm＝Ｖccであることから、第１トランジスタ回路１１１のダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ11の電位はＶccとなる。また、ＮチャネルトランジスタＮ16の閾値電圧をＶthとすると、第４トランジスタ回路１１４のダブルゲートトランジスタ（Ｎ13，Ｎ14）の共通接続ノードｎ14の電位はＶcc−Ｖthという値となる。
【００６２】
次に、一方の入力電圧ＶINが高レベルＶcc、他方の入力電圧ＶXINが低レベルＶssの場合の回路動作について、図３の動作説明図を用いて説明する。
【００６３】
一方の入力電圧ＶINが高レベルＶcc、他方の入力電圧ＶXINが低レベルＶssのとき、第４トランジスタ回路１１４のＮチャネルトランジスタＮ13，Ｎ14及び第２トランジスタ回路１１２側のＮチャネルトランジスタＮ15が導通状態になる。これにより、第１トランジスタ回路１１１のＰチャネルトランジスタＰ11，Ｐ12及び第３トランジスタ回路１１３側のＰチャネルトランジスタＰ16の各ゲート電位（本レベルシフタ回路１００Aの出力電圧でもある）ＶAが第１固定電源１０１の電圧２Ｖccから第２固定電源１０２の電圧Ｖssへと遷移する。
【００６４】
第１トランジスタ回路１１１のＰチャネルトランジスタＰ11，Ｐ12のゲート電位が低レベルＶssになることで、これらＰチャネルトランジスタＰ11，Ｐ12が導通状態になる。これにより、第３トランジスタ回路１１３のＰチャネルトランジスタＰ13，Ｐ14のゲート電位が第１固定電源１０１の電圧２Ｖccになるため、これらＰチャネルトランジスタＰ13，Ｐ14が非導通（オフ）状態になる。このとき、第３トランジスタ回路１１３のダブルゲートトランジスタ（Ｐ13，Ｐ14）の共通接続ノードｎ13の電位はＶccとなる。また、ＮチャネルトランジスタＮ15の閾値電圧をＶthとすると、第２トランジスタ回路１１２のダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ12の電位はＶcc−Ｖthとなる。
【００６５】
ここで、本レベルシフタ回路１００Aを構成する各トランジスタのソース−ドレイン間電圧について考える。各トランジスタにかかるソース−ドレイン間電圧は、第１固定電源１０１の電圧２Ｖcc、第２固定電源１０２の電圧Ｖss、及び、第３固定電源１０３の電圧Ｖm（＝Ｖcc）の各値によって決定される。そして、前述したように、第１固定電源１０１−第３固定電源１０３間の電圧、及び、第３固定電源１０３−第２固定電源１０２間の電圧が、各トランジスタのソース−ドレイン耐圧（本例では、Ｖcc−Ｖss）の範囲内の電圧となるように各電源電圧の値が設定されている。
【００６６】
このような条件の下で上述した回路動作を行うことで、本レベルシフタ回路１００Aを構成する各トランジスタのソース−ドレイン間電圧を、これらトランジスタのソース−ドレイン耐圧（Ｖcc−Ｖss）の範囲内に抑えつつ、２Ｖcc−Ｖssの振幅の出力電圧ＶAを得ることができる。
【００６７】
［２−３．第１実施形態の作用、効果］
第１実施形態に係るレベルシフタ回路１００Aは、入力電圧ＶIN，ＶXINを高くなる方向にレベルシフト（レベル変換）する作用を為す。そして、このレベルシフタ回路１００Aを最終段のインバータ回路２００の前段の回路として配する。これにより、最終段のインバータ回路２００の抵抗を下げるに当たって、当該インバータ回路２００を構成するトランジスタＰ21，Ｎ21のサイズを大きくすることなく、これらトランジスタＰ21，Ｎ21のゲート−ソース間電圧を上げることができる、即ち、インバータ回路２００の入力電圧の振幅を増大させることができる。
【００６８】
また、第１〜第４トランジスタ回路１１１〜１１４をダブルゲートトランジスタによって構成し、一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路のダブルゲートトランジスタの共通接続ノードに第３固定電源１０３の電圧Ｖmを与えるようにした。
【００６９】
具体的には、第２トランジスタ回路１１２が動作状態のとき、第１トランジスタ回路１１１のダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ11に、ＰチャネルトランジスタＰ15を介して第３固定電源１０３の電圧Ｖmを与える。また、第４トランジスタ回路１１４が動作状態のとき、第３トランジスタ回路１１３のダブルゲートトランジスタ（Ｐ13，Ｐ14）の共通接続ノードｎ13に、ＰチャネルトランジスタＰ16を介して第３固定電源１０３の電圧Ｖmを与える。
【００７０】
このようにすることで、本レベルシフタ回路１００Aを構成する各トランジスタのソース−ドレイン間電圧を、これらトランジスタのソース−ドレイン耐圧（Ｖcc−Ｖss）の範囲内に抑えることができる。従って、本レベルシフタ回路１００Aを構成する各トランジスタのソース−ドレイン耐圧を維持したまま、最終段のインバータ回路２００の入力電圧の振幅を増大させることができる。
【００７１】
この場合、最終段のインバータ回路２００に入力される波形の振幅が（２Ｖcc−Ｖss）となり、最終段のインバータ回路２００を構成するトランジスタＰ21，Ｎ21のゲート−ソース間には、ソース−ドレイン耐圧（Ｖcc−Ｖss）を超える電圧がかかることになる。しかし、一般に、トランジスタのゲート−ソース耐圧は、ソース−ドレイン耐圧よりも大きい（高い）。従って、トランジスタＰ21，Ｎ21のゲート−ソース間に、ソース−ドレイン耐圧を超える電圧を印加することができる。そして、トランジスタＰ21，Ｎ21のゲート−ソース間電圧を上げる、即ち、最終段のインバータ回路２００の入力電圧の振幅を増大させることによって当該インバータ回路２００の抵抗を下げることができる。
【００７２】
上述したように、第１実施形態に係るレベルシフタ回路１００Aによれば、当該レベルシフタ回路１００Aを構成する各トランジスタのソース−ドレイン耐圧を維持したまま、最終段のインバータ回路２００の入力電圧の振幅を増大させることができる。また、最終段のインバータ回路２００の入力電圧の振幅をより増大させることにより、当該インバータ２００を構成するトランジスタＰ21，Ｎ21のサイズを小さくすることが可能になる。更に、定常状態において貫通電流が流れないため、低消費電力化も可能となる。
【００７３】
＜３．第２実施形態＞
［３−１．回路構成］
図５は、本開示の第２実施形態に係るレベルシフタ回路の構成の一例を示す回路図である。第２実施形態に係るレベルシフタ回路１００Bは、前に述べた第２の回路形態を採っている。すなわち、第１固定電源１０１を負側電源、第２固定電源１０２を正側電源とし、第１導電型のトランジスタとしてＮチャネルトランジスタを用い、第２導電型のトランジスタとしてＰチャネルトランジスタを用いる。
【００７４】
図５において、第２実施形態に係るレベルシフタ回路１００Bは、第１トランジスタ回路２１１、第２トランジスタ回路２１２、第３トランジスタ回路２１３、及び、第４トランジスタ回路２１４の４つのトランジスタ回路から構成されている。第１トランジスタ回路２１１と第２トランジスタ回路２１２とは、負側電源である第１固定電源１０１と正側電源である第２固定電源１０２との間に直列に接続されている。同様に、第３トランジスタ回路２１３と第４トランジスタ回路２１４とは、第１固定電源１０１と第２固定電源１０２との間に直列に接続されている。
【００７５】
第１固定電源１０１側の２つのトランジスタ回路、即ち、第１トランジスタ回路２１１及び第３トランジスタ回路２１３は、Ｎチャネルトランジスタから成る。第２固定電源１０２側の２つのトランジスタ回路、即ち、第２トランジスタ回路２１２及び第４トランジスタ回路２１４は、Ｎチャネルトランジスタから成る。そして、第１固定電源１０１側の２つのトランジスタ回路２１１，２１３、及び、第２固定電源１０２側の２つのトランジスタ回路２１２，２１４が共に、ダブルゲートトランジスタから成る。
【００７６】
但し、これは一例に過ぎず、第１固定電源１０１側の２つのトランジスタ回路２１１，２１３及び第２固定電源１０２側の２つのトランジスタ回路２１２，２１４の一方側の２つのトランジスタ回路のみが、ダブルゲートトランジスタから成る構成を採ることも可能である。一方側の２つのトランジスタ回路のみがダブルゲートトランジスタから成るときは、他方側の２つのトランジスタ回路はシングルゲートトランジスタから成る。
【００７７】
第１トランジスタ回路２１１は、ゲート電極同士が共通に接続されたダブルゲート構造の２つのＮチャネルトランジスタＮ11，Ｎ12から成る。ＮチャネルトランジスタＮ11のドレイン電極は、第１トランジスタ回路２１１の出力端Ｔ11となっている。ＮチャネルトランジスタＮ11のソース電極とＮチャネルトランジスタＮ12のドレイン電極とは共通に接続されて、ダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ11となっている。ＮチャネルトランジスタＮ12のソース電極は、第１固定電源１０１に接続されている。
【００７８】
第２トランジスタ回路２１２は、ゲート電極同士が共通に接続されたダブルゲート構造の２つのＰチャネルトランジスタＰ11，Ｐ12から成る。２つのＰチャネルトランジスタＰ11，Ｐ12の共通に接続されたゲート電極は、第２トランジスタ回路２１２の入力端Ｔ12となっている。ＰチャネルトランジスタＰ11のソース電極は、第２固定電源１０２に接続されている。ＰチャネルトランジスタＰ11のドレイン電極とＰチャネルトランジスタＰ12のソース電極とは共通に接続されて、ダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ12となっている。
【００７９】
ＰチャネルトランジスタＰ12のドレイン電極は、第２トランジスタ回路２１２の出力端Ｔ11となっている。第２トランジスタ回路２１２の出力端Ｔ11は、第１トランジスタ回路２１１の出力端Ｔ11でもある。すなわち、ＰチャネルトランジスタＰ12のドレイン電極とＮチャネルトランジスタＮ11のドレイン電極とが共通に接続されて第１，第２トランジスタ回路２１１，２１２の出力端Ｔ11となっている。
【００８０】
第３トランジスタ回路２１３は、ゲート電極同士が共通に接続されたダブルゲート構造の２つのＮチャネルトランジスタＮ13，Ｎ14から成る。ＮチャネルトランジスタＮ13のドレイン電極は、第３トランジスタ回路２１３の出力端Ｔ13となっている。ＮチャネルトランジスタＮ13のソース電極とＮチャネルトランジスタＮ14のドレイン電極とは共通に接続されて、ダブルゲートトランジスタ（Ｎ13，Ｎ14）の共通接続ノードｎ13となっている。ＮチャネルトランジスタＮ14のソース電極は、第１固定電源１０１に接続されている。
【００８１】
第４トランジスタ回路２１４は、ゲート電極同士が共通に接続されたダブルゲート構造の２つのＰチャネルトランジスタＰ13，Ｐ14から成る。２つのＰチャネルトランジスタＰ13，Ｐ14の共通に接続されたゲート電極は、第４トランジスタ回路２１４の入力端Ｔ14となっている。ＰチャネルトランジスタＰ13のソース電極は、第２固定電源１０２に接続されている。ＰチャネルトランジスタＰ13のドレイン電極とＰチャネルトランジスタＰ14のソース電極とは共通に接続されて、ダブルゲートトランジスタ（Ｐ13，Ｐ14）の共通接続ノードｎ14となっている。
【００８２】
ＰチャネルトランジスタＰ14のドレイン電極は、第４トランジスタ回路２１４の出力端Ｔ13となっている。第４トランジスタ回路２１４の出力端Ｔ13は、第３トランジスタ回路２１３の出力端Ｔ13でもある。すなわち、ＰチャネルトランジスタＰ14のドレイン電極とＮチャネルトランジスタＮ13のドレイン電極とが共通に接続されて第３，第４トランジスタ回路２１３，２１４の出力端Ｔ13となっている。また、第３，第４トランジスタ回路２１３，２１４の出力端Ｔ13は、本レベルシフタ回路１００Bの出力端でもある。
【００８３】
上記構成のレベルシフタ回路１００Bにおいて、第２固定電源１０２側の２つのトランジスタ回路、即ち、第２，第４トランジスタ２１２，２１４の各入力端Ｔ12，Ｔ14には、第１，第２入力電圧ＶXIN，ＶINが与えられる。第１，第２入力電圧ＶXIN，ＶINは、高レベルがＶcc、低レベルがＶssの、互いに逆相の電圧である。
【００８４】
この第１，第２入力電圧ＶXIN，ＶINに対して、第１固定電源１０１の電圧は、低電圧側の電圧Ｖssよりも低い電圧、例えば２Ｖssに設定され、第２固定電源１０２の電圧は、高電圧側の電圧Ｖcc以上の電圧、例えば、等しい電圧に設定されている。尚、ここでは、レベルシフタ回路１００B、即ち、第１〜第４トランジスタ回路２１１〜２１４を構成する各トランジスタのソース−ドレイン耐圧を（Ｖcc−Ｖss）として考える。
【００８５】
第１トランジスタ回路２１１の入力端Ｔ15、即ち、ダブルゲートトランジスタ（Ｎ11，Ｎ12）のゲート電極は、第３，第４トランジスタ回路２１３，２１４の出力端Ｔ13に接続されている。また、第３トランジスタ回路２１３の入力端Ｔ16、即ち、ダブルゲートトランジスタ（Ｎ13，Ｎ14）のゲート電極は、第１，第２トランジスタ回路２１１，２１２の出力端Ｔ11に接続されている。
【００８６】
上述したように、本実施形態に係るレベルシフタ回路１００Bは、第１トランジスタ回路２１１、第２トランジスタ回路２１２、第３トランジスタ回路２１３、及び、第４トランジスタ回路２１４の４つのトランジスタ回路がダブルゲートトランジスタから成る特徴に加えて、次の点を特徴としている。
【００８７】
第１トランジスタ回路２１１を構成するダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ11と第３固定電源１０３との間には、スイッチ素子、例えば、第１トランジスタ回路２１１を構成するトランジスタと同導電型であるＮチャネルトランジスタＮ15が接続されている。ＮチャネルトランジスタＮ15は、一方のソース／ドレイン電極がダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ11に接続され、他方のソース／ドレイン電極が第３固定電源１０３に接続されている。
【００８８】
ＮチャネルトランジスタＮ15は、ゲート電極が出力端Ｔ11に接続されている。そして、ＮチャネルトランジスタＮ15は、第２トランジスタ回路２１２が動作状態のときに、導通状態となって第３固定電源１０３の電圧Ｖmを、第１トランジスタ回路２１１のダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ11に与える。ここで、「第２トランジスタ回路２１２が動作状態のとき」とは、第２トランジスタ回路２１２を構成するＰチャネルトランジスタＰ11，Ｐ12が導通状態のときを言う。
【００８９】
第２トランジスタ回路２１２を構成するダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ12と第３固定電源１０３との間には、スイッチ素子、例えば、第２トランジスタ回路２１２を構成するトランジスタと同導電型であるＰチャネルトランジスタＰ15が接続されている。ＰチャネルトランジスタＰ15は、一方のソース／ドレイン電極がダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ12に接続され、他方のソース／ドレイン電極が第３固定電源１０３に接続されている。
【００９０】
ＰチャネルトランジスタＰ15は、ゲート電極に第２入力電圧ＶINが与えられる。そして、ＰチャネルトランジスタＰ15は、第１トランジスタ回路２１１が動作状態のときに、導通状態となって第３固定電源１０３の電圧Ｖmを、第２トランジスタ回路２１２のダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ12に与える。ここで、「第１トランジスタ回路２１１が動作状態のとき」とは、第１トランジスタ回路２１１を構成するＮチャネルトランジスタＮ11，Ｎ12が導通状態のときを言う。
【００９１】
第３トランジスタ回路２１３を構成するダブルゲートトランジスタ（Ｎ13，Ｎ14）の共通接続ノードｎ13と第３固定電源１０３との間には、スイッチ素子、例えば、第３トランジスタ回路２１３を構成するトランジスタと同導電型であるＮチャネルトランジスタＮ16が接続されている。ＮチャネルトランジスタＮ16は、一方のソース／ドレイン電極がダブルゲートトランジスタ（Ｎ13，Ｎ14）の共通接続ノードｎ13に接続され、他方のソース／ドレイン電極が第３固定電源１０３に接続されている。
【００９２】
ＮチャネルトランジスタＮ16は、ゲート電極が出力端Ｔ13に接続されている。そして、ＮチャネルトランジスタＮ16は、第４トランジスタ回路２１４が動作状態のときに、導通状態となって第３固定電源１０３の電圧Ｖmを、第３トランジスタ回路２１３のダブルゲートトランジスタ（Ｎ13，Ｎ14）の共通接続ノードｎ13に与える。ここで、「第４トランジスタ回路２１４が動作状態のとき」とは、第４トランジスタ回路２１４を構成するＰチャネルトランジスタＰ13，Ｐ14が導通状態のときを言う。
【００９３】
第４トランジスタ回路２１４を構成するダブルゲートトランジスタ（Ｐ13，Ｐ14）の共通接続ノードｎ14と第３固定電源１０３との間には、スイッチ素子、例えば、第４トランジスタ回路２１４を構成するトランジスタと同導電型であるＰチャネルトランジスタＰ16が接続されている。ＰチャネルトランジスタＰ16は、一方のソース／ドレイン電極がダブルゲートトランジスタ（Ｐ13，Ｐ14）の共通接続ノードｎ14に接続され、他方のソース／ドレイン電極が第３固定電源１０３に接続されている。
【００９４】
ＰチャネルトランジスタＰ16は、ゲート電極に第１入力電圧ＶXINが与えられる。そして、ＰチャネルトランジスタＰ16は、第３トランジスタ回路２１３が動作状態のときに、導通状態となって第３固定電源１０３の電圧Ｖmを、第４トランジスタ回路２１４のダブルゲートトランジスタ（Ｐ13，Ｐ14）の共通接続ノードｎ14に与える。ここで、「第３トランジスタ回路２１３が動作状態のとき」とは、第３トランジスタ回路２１３を構成するＮチャネルトランジスタＮ13，Ｎ14が導通状態のときを言う。
【００９５】
ここで、第３固定電源１０３の電圧Ｖmとして、第１，第２固定電源１０１，１０２の各電圧の間の値、好ましくは、第１，第２固定電源１０１，１０２の各電圧Ｖcc，２Ｖssの平均値を用いる。本例の場合、Ｖm＝Ｖssとする。また、第１固定電源１０１−第３固定電源１０３間の電圧、及び、第３固定電源１０３−第２固定電源１０２間の電圧を、第１〜第４トランジスタ回路２１１〜２１４を構成する各トランジスタのソース−ドレイン耐圧（Ｖcc−Ｖss）の範囲内の電圧とする。
【００９６】
上記構成のレベルシフタ回路１００Bは、第１実施形態の場合と同様に、最終段のインバータ回路２００との組合せで用いるのが好ましい。最終段のインバータ回路２００は、正側電源２０１の電圧が入力電圧ＶIN，ＶXINの高電圧側と同じ電圧Ｖccに、負側電源２０２の電圧が入力電圧ＶIN，ＶXINの低電圧側と同じ電圧Ｖssにそれぞれ設定されている。従って、前段のレベルシフタ回路１００Bの第１固定電源１０１の電圧２Ｖssは、最終段のインバータ回路２００の負側電源１０２の電圧Ｖssよりも低く、第２固定電源１０２の電圧Ｖccは、最終段のインバータ回路２００の正側電源２０１の電圧Ｖccと等しくなる。
【００９７】
［３−２．回路動作］
続いて、上記構成の第２実施形態に係るレベルシフタ回路１００Bの回路動作について、図６及び図７を用いて説明する。尚、図８には、互いに逆相の２つの入力電圧ＶIN，ＶXIN、レベルシフタ回路１００Bの出力電圧ＶB、及び、最終段のインバータ回路２００の出力電圧ＶOUTの各波形を示す。
【００９８】
先ず、一方の入力電圧ＶINが高レベルＶcc、他方の入力電圧ＶXINが低レベルＶssの場合の回路動作について、図６の動作説明図を用いて説明する。
【００９９】
一方の入力電圧ＶINが高レベルＶcc、他方の入力電圧ＶXINが低レベルＶssのとき、第２トランジスタ回路２１２のＰチャネルトランジスタＰ11，Ｐ12及び第４トランジスタ回路２１４側のＰチャネルトランジスタＰ16が導通状態になる。これにより、第３トランジスタ回路２１３のＮチャネルトランジスタＮ13，Ｎ14及び第１トランジスタ回路２１１側のＮチャネルトランジスタＮ15の各ゲート電位が高レベルＶccとなる。
【０１００】
この動作により、第３トランジスタ回路２１３のＮチャネルトランジスタＮ13，Ｎ14及び第１トランジスタ回路２１１側のＮチャネルトランジスタＮ15が導通状態になるため、本レベルシフタ回路１００Bの出力電圧ＶBは第１固定電源１０１の電圧２Ｖssになる。このとき、Ｖm＝Ｖssであることから、第１トランジスタ回路２１１のダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ11の電位はＶssとなる。また、ＰチャネルトランジスタＰ16の閾値電圧をＶthとすると、第４トランジスタ回路２１４のダブルゲートトランジスタ（Ｐ13，Ｐ14）の共通接続ノードｎ14の電位はＶss＋Ｖthという値となる。
【０１０１】
次に、一方の入力電圧ＶINが低レベルＶss、他方の入力電圧ＶXINが高レベルＶccの場合の回路動作について、図７の動作説明図を用いて説明する。
【０１０２】
一方の入力電圧ＶINが低レベルＶss、他方の入力電圧ＶXINが高レベルＶccのとき、第４トランジスタ回路２１４のＰチャネルトランジスタＰ13，Ｐ14及び第２トランジスタ回路２１２側のＰチャネルトランジスタＰ15が導通状態になる。これにより、第１トランジスタ回路２１１のＮチャネルトランジスタＮ11，Ｐ12及び第３トランジスタ回路２１３側のＮチャネルトランジスタＮ16の各ゲート電位（本レベルシフタ回路１００Bの出力電圧でもある）ＶBが第１固定電源１０１の電圧２Ｖssから第２固定電源１０２の電圧Ｖccへと遷移する。
【０１０３】
第１トランジスタ回路２１１のＮチャネルトランジスタＮ11，Ｎ12のゲート電位が高レベルＶccになることで、これらＮチャネルトランジスタＮ11，Ｎ12が導通状態になる。これにより、第３トランジスタ回路２１３のＮチャネルトランジスタＮ13，Ｎ14のゲート電位が第１固定電源１０１の電圧２Ｖssになるため、これらＮチャネルトランジスタＮ13，Ｎ14が非導通状態になる。このとき、第３トランジスタ回路２１３のダブルゲートトランジスタ（Ｎ13，Ｎ14）の共通接続ノードｎ13の電位はＶssとなる。また、ＰチャネルトランジスタＰ15の閾値電圧をＶthとすると、第２トランジスタ回路２１２のダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ12の電位はＶss＋Ｖthとなる。
【０１０４】
ここで、本レベルシフタ回路１００Bを構成する各トランジスタのソース−ドレイン間電圧について考える。各トランジスタにかかるソース−ドレイン間電圧は、第１固定電源１０１の電圧２Ｖss、第２固定電源１０２の電圧Ｖcc、及び、第３固定電源１０３の電圧Ｖm（＝Ｖss）の各値によって決定される。そして、前述したように、第１固定電源１０１−第３固定電源１０３間の電圧、及び、第３固定電源１０３−第２固定電源１０２間の電圧が、各トランジスタのソース−ドレイン耐圧（本例では、Ｖcc−Ｖss）の範囲内の電圧となるように各電源電圧の値が設定されている。
【０１０５】
このような条件の下で上述した回路動作を行うことで、本レベルシフタ回路１００Bを構成する各トランジスタのソース−ドレイン間電圧を、これらトランジスタのソース−ドレイン耐圧（Ｖcc−Ｖss）の範囲内に抑えつつ、２Ｖss−Ｖccの振幅の出力電圧ＶAを得ることができる。
【０１０６】
［３−３．第２実施形態の作用、効果］
第２実施形態に係るレベルシフタ回路１００Bは、基本的に、第１実施形態に係るレベルシフタ回路１００Aと同様の作用、効果を得ることができる。すなわち、最終段のインバータ回路２００を構成するトランジスタＰ21，Ｎ21のサイズを大きくすることなく、尚且つ、各トランジスタのソース−ドレイン耐圧を維持したまま、最終段のインバータ回路２００の入力電圧の振幅を増大させることができる。
【０１０７】
回路動作上では、次の点で第１実施形態に係るレベルシフタ回路１００Aと異なるものの、得られる作用、効果は同じである。
【０１０８】
具体的には、第２トランジスタ回路２１２が動作状態のとき、第１トランジスタ回路２１１のダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ11に、ＮチャネルトランジスタＮ15を介して第３固定電源１０３の電圧Ｖmを与える。また、第４トランジスタ回路２１４が動作状態のとき、第３トランジスタ回路２１３のダブルゲートトランジスタ（Ｎ13，Ｎ14）の共通接続ノードｎ13に、ＮチャネルトランジスタＮ16を介して第３固定電源１０３の電圧Ｖmを与える。
【０１０９】
このようにすることで、本レベルシフタ回路１００Bを構成する各トランジスタのソース−ドレイン間電圧を、これらトランジスタのソース−ドレイン耐圧（Ｖcc−Ｖss）の範囲内に抑えることができる。従って、本レベルシフタ回路１００Bを構成する各トランジスタのソース−ドレイン耐圧を維持したまま、最終段のインバータ回路２００の入力電圧の振幅を増大させることができる。
【０１１０】
上述したように、第２実施形態に係るレベルシフタ回路１００Bによれば、第１実施形態に係るレベルシフタ回路１００Aと同様の作用、効果を得ることができる。すなわち、レベルシフタ回路１００Bを構成する各トランジスタのソース−ドレイン耐圧を維持したまま、最終段のインバータ回路２００の入力電圧の振幅を増大させることができる。また、最終段のインバータ回路２００の入力電圧の振幅をより増大させることにより、当該インバータ２００を構成するトランジスタＰ21，Ｎ21のサイズを小さくすることが可能になる。更に、定常状態において貫通電流が流れないため、低消費電力化も可能となる。
【０１１１】
＜４．第３実施形態＞
図９は、本開示の第３実施形態に係るレベルシフタ回路の構成の一例を示す回路図である。
【０１１２】
図９に示すように、第３実施形態に係るレベルシフタ回路１００Cは、第１実施形態に係るレベルシフタ回路１００Aと第２実施形態に係るレベルシフタ回路１００Bとの組合せから成る。レベルシフタ回路１００A及びレベルシフタ回路１００Bの配置の順番は任意であるが、本例では、レベルシフタ回路１００Aを前段側（１段目）に、レベルシフタ回路１００Bを後段側（２段目）に配置する構成を採っている。また、第３実施形態に係るレベルシフタ回路１００Cについても、第１，第２実施形態の場合と同様に、最終段のインバータ回路２００との組合せで用いるのが好ましい。
【０１１３】
１段目のレベルシフタ回路１００Aでは、正側電源の電圧を２Ｖccに設定し、負側電源の電圧をＶssに設定している。これにより、１段目のレベルシフタ回路１００Aの出力電圧ＶAとして、２Ｖcc−Ｖssの振幅の電圧が導出される。また、２段目のレベルシフタ回路１００Bでは、正側電源の電圧を２Ｖccに設定し、負側電源の電圧を２Ｖssに設定している。これにより、１段目のレベルシフタ回路１００Bの出力電圧ＶBとして、２Ｖcc−２Ｖssの振幅の電圧が導出される。
【０１１４】
図１０に、入力電圧ＶIN、１段目のレベルシフタ回路１００Aの出力電圧ＶA、２段目のレベルシフタ回路１００Bの出力電圧ＶB、及び、最終段のインバータ回路２００の出力電圧ＶOUTの各波形を示す。
【０１１５】
上述したように、レベルシフタ回路１００Cを複数段（本例では、２段）縦続接続の構成とすることで、当該レベルシフタ回路１００Cを構成する各トランジスタのソース−ドレイン耐圧を維持したまま、最終段のインバータ回路２００の入力電圧の振幅をより増大させることができる。これにより、最終段のインバータ回路２００を構成するトランジスタＰ21，Ｎ21のサイズをより小さくすることが可能になる。また、定常状態において、貫通電流をより確実に抑えることができる、より低消費電力化を図ることができる。
【０１１６】
以上説明した、各実施形態に係るレベルシフタ回路１００A，１００B，１００Cは、一般的なレベルシフタ回路として種々の用途に用いることができる他、例えば、最終段にインバータ回路を有する走査回路において、最終段のインバータ回路の前段回路として用いることができる。また、これらレベルシフタ回路１００A，１００B，１００Cを最終段のインバータ回路の前段回路として走査回路（本開示の走査回路）は、電気光学素子を含む画素が行列状に配置されて成る表示装置、あるいは、光電変換素子を含む画素が行列状に配置されて成る固体撮像装置において、各画素を走査する走査回路として用いることができる。
【０１１７】
以下では、第１，第２，第３実施形態に係るレベルシフタ回路１００A，１００B，１００Cを、最終段のインバータ回路の前段回路として走査回路を搭載する表示装置を本開示の表示装置として説明する。
【０１１８】
＜３．表示装置＞
［３−１．システム構成］
図１１は、本開示の表示装置、例えば、アクティブマトリクス型表示装置の構成の概略を示すシステム構成図である。
【０１１９】
アクティブマトリクス型表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタによって制御する表示装置である。絶縁ゲート型電界効果トランジスタとしては、典型的には、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）が用いられる。
【０１２０】
ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子を、画素（画素回路）の発光素子として用いるアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明する。
【０１２１】
図１１に示すように、本例に係る有機ＥＬ表示装置１０は、有機ＥＬ素子を含む複数の画素２０が行列状に２次元配置されてなる画素アレイ部３０と、当該画素アレイ部３０の周辺に配置される駆動回路部とを有する構成となっている。駆動回路部は、書込み走査回路４０、電源供給走査回路５０、及び、信号出力回路６０等から成り、画素アレイ部３０の各画素２０を駆動する。
【０１２２】
ここで、有機ＥＬ表示装置１０がカラー表示対応の場合は、カラー画像を形成する単位となる１つの画素（単位画素）は複数の副画素（サブピクセル）から構成され、この副画素の各々が図１１の画素２０に相当することになる。より具体的には、カラー表示対応の表示装置では、１つの画素は、例えば、赤色（Ｒｅｄ；Ｒ）光を発光する副画素、緑色（Ｇｒｅｅｎ；Ｇ）光を発光する副画素、青色（Ｂｌｕｅ；Ｂ）光を発光する副画素の３つの副画素から構成される。
【０１２３】
但し、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素に更に１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色（Ｗｈｉｔｅ；Ｗ）光を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。
【０１２４】
画素アレイ部３０には、ｍ行ｎ列の画素２０の配列に対して、行方向（画素行に沿った方向／画素行の画素の配列方向）に沿って走査線３１1〜３１mと電源供給線３２1〜３２mとが画素行毎に配線されている。更に、ｍ行ｎ列の画素２０の配列に対して、列方向（画素列に沿った方向／画素列の画素の配列方向）に沿って信号線３３1〜３３nが画素列毎に配線されている。
【０１２５】
走査線３１1〜３１mは、書込み走査回路４０の対応する行の出力端にそれぞれ接続されている。電源供給線３２1〜３２mは、電源供給走査回路５０の対応する行の出力端にそれぞれ接続されている。信号線３３1〜３３nは、信号出力回路６０の対応する列の出力端にそれぞれ接続されている。
【０１２６】
画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機ＥＬ表示装置１０は、平面型（フラット型）のパネル構造となっている。画素アレイ部３０の各画素２０の駆動回路は、アモルファスシリコンＴＦＴまたは低温ポリシリコンＴＦＴを用いて形成することができる。
【０１２７】
書込み走査回路４０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ回路等によって構成されている。この書込み走査回路４０は、画素アレイ部３０の各画素２０への映像信号の信号電圧の書込みに際し、走査線３１（３１1〜３１m）に対して書込み走査信号ＷＳ（ＷＳ1〜ＷＳ m）を順次供給することによって画素アレイ部３０の各画素２０を行単位で順番に走査（線順次走査）する。
【０１２８】
電源供給走査回路５０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ回路等によって構成されている。この電源供給走査回路５０は、書込み走査回路４０による線順次走査に同期して、第１電源電位Ｖccpと当該第１電源電位Ｖccpよりも低い第２電源電位Ｖiniとで切り替わることが可能な電源電位ＤＳ（ＤＳ1〜ＤＳm）を電源供給線３２（３２1〜３２m）に供給する。電源電位ＤＳのＶccp／Ｖiniの切替えにより、画素２０の発光／非発光の制御が行なわれる。
【０１２９】
信号出力回路６０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖsigと基準電圧Ｖofsとを選択的に出力する。ここで、基準電圧Ｖofsは、映像信号の信号電圧Ｖsigの基準となる電位（例えば、映像信号の黒レベルに相当する電位）である。
【０１３０】
信号出力回路６０から出力される信号電圧Ｖsig／基準電圧Ｖofsは、信号線３３（３３1〜３３n）を介して画素アレイ部３０の各画素２０に対して、書込み走査回路４０による走査によって選択された画素行の単位で書き込まれる。すなわち、信号出力回路６０は、信号電圧Ｖsigを行（ライン）単位で書き込む線順次書込みの駆動形態を採っている。
【０１３１】
［３−２．画素回路］
図１２は、画素（画素回路）２０の具体的な回路構成の一例を示す回路図である。画素２０の発光部は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機ＥＬ素子２１から成る。
【０１３２】
図１２に示すように、画素２０は、有機ＥＬ素子２１と、有機ＥＬ素子２１に電流を流すことによって当該有機ＥＬ素子２１を駆動する駆動回路とによって構成されている。有機ＥＬ素子２１は、全ての画素２０に対して共通に配線された共通電源供給線３４にカソード電極が接続されている。
【０１３３】
有機ＥＬ素子２１を駆動する駆動回路は、駆動トランジスタ２２、書込みトランジスタ２３、及び、保持容量２４を有する構成となっている。駆動トランジスタ２２及び書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いることができる。但し、ここで示した、駆動トランジスタ２２及び書込みトランジスタ２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【０１３４】
駆動トランジスタ２２は、一方の電極（ソース／ドレイン電極）が有機ＥＬ素子２１のアノード電極に接続され、他方の電極（ソース／ドレイン電極）が電源供給線３２（３２1〜３２m）に接続されている。
【０１３５】
書込みトランジスタ２３は、一方の電極（ソース／ドレイン電極）が信号線３３（３３1〜３３n）に接続され、他方の電極（ソース／ドレイン電極）が駆動トランジスタ２２のゲート電極に接続されている。また、書込みトランジスタ２３のゲート電極は、走査線３１（３１1〜３１m）に接続されている。
【０１３６】
駆動トランジスタ２２及び書込みトランジスタ２３において、一方の電極とは、ソース／ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン／ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。
【０１３７】
保持容量２４は、一方の電極が駆動トランジスタ２２のゲート電極に接続され、他方の電極が駆動トランジスタ２２の他方の電極、及び、有機ＥＬ素子２１のアノード電極に接続されている。
【０１３８】
上記構成の画素２０において、書込みトランジスタ２３は、書込み走査回路４０から走査線３１を通してゲート電極に印加されるＨｉｇｈアクティブの書込み走査信号ＷＳに応答して導通状態となる。これにより、書込みトランジスタ２３は、信号線３３を通して信号出力回路６０から供給される、輝度情報に応じた映像信号の信号電圧Ｖsigまたは基準電圧Ｖofsをサンプリングして画素２０内に書き込む。書込みトランジスタ２３によって書き込まれた信号電圧Ｖsigまたは基準電圧Ｖofsは、駆動トランジスタ２２のゲート電極に印加されるとともに保持容量２４に保持される。
【０１３９】
駆動トランジスタ２２は、電源供給線３２（３２1〜３２m）の電源電位ＤＳが第１電源電位Ｖccpにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ２２は、電源供給線３２から電流の供給を受けて有機ＥＬ素子２１を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ２２は、飽和領域で動作することにより、保持容量２４に保持された信号電圧Ｖsigの電圧値に応じた電流値の駆動電流を有機ＥＬ素子２１に供給し、当該有機ＥＬ素子２１を電流駆動することによって発光させる。
【０１４０】
駆動トランジスタ２２は更に、電源電位ＤＳが第１電源電位Ｖccpから第２電源電位Ｖiniに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ２２は、有機ＥＬ素子２１への駆動電流の供給を停止し、有機ＥＬ素子２１を非発光状態にする。すなわち、駆動トランジスタ２２は、有機ＥＬ素子２１の発光／非発光を制御するトランジスタとしての機能をも併せ持っている。
【０１４１】
この駆動トランジスタ２２のスイッチング動作により、有機ＥＬ素子２１が非発光状態となる期間（非発光期間）を設け、有機ＥＬ素子２１の発光期間と非発光期間の割合（デューティ）を制御することができる。このデューティ制御により、１表示フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に、動画の画品位をより優れたものとすることができる。
【０１４２】
電源供給走査回路５０から電源供給線３２を通して選択的に供給される第１，第２電源電位Ｖccp，Ｖiniのうち、第１電源電位Ｖccpは有機ＥＬ素子２１を発光駆動する駆動電流を駆動トランジスタ２２に供給するための電源電位である。また、第２電源電位Ｖiniは、有機ＥＬ素子２１に対して逆バイアスを掛けるための電源電位である。この第２電源電位Ｖiniは、基準電圧Ｖofsよりも低い電位、例えば、駆動トランジスタ２２の閾値電圧をＶthとするときＶofs−Ｖthよりも低い電位、好ましくは、Ｖofs−Ｖthよりも十分に低い電位に設定される。
【０１４３】
［３−３．走査回路］
以上説明した有機ＥＬ表示装置１０において、画素アレイ部３０の周辺回路である書込み走査回路４０や電源供給走査回路５０の最終段のインバータ回路の前段回路として、先述した第１，第２，第３実施形態に係るレベルシフタ回路１００A，１００B，１００Cを用いることができる。
【０１４４】
ここでは、一例として、第１，第２，第３実施形態に係るレベルシフタ回路１００A，１００B，１００Cを、書込み走査回路４０の最終段のインバータ回路の前段回路として用いる場合を例に挙げて説明する。
【０１４５】
図１３は、書込み走査回路４０の構成の一例を示すブロック図である。
【０１４６】
図１３に示すように、書込み走査回路４０は、例えば、シフトレジスタ回路４１、ロジック回路群４２、レベルシフタ回路群４３、及び、最終段のインバータ回路群４４によって構成されている。シフトレジスタ回路４１は、画素アレイ部３０の行数ｍに対応した段数のシフト段（転送段／単位回路）が縦続接続された構成となっており、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトし、各シフト段から順次シフトパルスを出力する。
【０１４７】
ロジック回路群４２、レベルシフタ回路群４３、及び、インバータ回路群４４は各々、画素アレイ部３０の行数ｍに対応した数のロジック回路４２1〜４２m、レベルシフタ回路４３1〜４３m、及び、最終段のインバータ回路４４1〜４４mから成る。
【０１４８】
ロジック回路群４２の各ロジック回路４２1〜４２mは、シフトレジスタ回路４１の対応するシフト段から出力されるシフトパルスを、所定のタイミングの走査パルスにタイミング調整する。レベルシフタ回路群４３の各レベルシフタ回路４３1〜４３mは、論理レベルの走査パルスを、それよりも高いレベルの走査パルスにレベルシフト（レベル変換）する。最終段のインバータ回路群４４の各インバータ回路４４1〜４４mは、レベルシフト後の走査パルスを、極性反転して書込み走査信号（パルス）ＷＳ1〜ＷＳ mとして画素アレイ部３０の走査線３１1〜３１ mに供給する。
【０１４９】
上記構成の書込み走査回路４０において、その最終段段のインバータ回路群４４のインバータ回路４４1〜４４mの各々として、先述した各実施形態に係るレベルシフタ回路１００A，１００B，１００Cを用いることができる。これらレベルシフタ回路１００A，１００B，１００Cは、先述したように、当該レベルシフタ回路を構成する各トランジスタのソース−ドレイン耐圧を維持したまま、最終段のインバータ回路２００に入力する電圧の振幅を増大させることができる。
【０１５０】
そして、最終段のインバータ回路２００を構成するトランジスタＰ21，Ｎ21のゲート−ソース間電圧を上げ、最終段のインバータ回路２００の抵抗（即ち、トランジスタＰ21，Ｎ21のオン抵抗）を下げることで、表示パネル７０の大型化が可能になる。より具体的には、表示パネル７０の大型化によって走査線３１1〜３１mの負荷が大きくなり、その負荷の影響で書込み走査パルスＷＳ1〜ＷＳ mの波形が鈍ってしまう訳であるが、最終段のインバータ回路２００の抵抗が下がることにより、負荷の影響を最小限に抑えることができる。従って、表示パネル７０の大型化が可能になる。
【０１５１】
また、最終段のインバータ回路２００の入力電圧の振幅をより増大させることで、当該インバータ２００を構成するトランジスタＰ21，Ｎ21のサイズを小さくすることが可能になる。これにより、レベルシフタ回路１００A，１００B，１００Cの回路規模、ひいては、これらレベルシフタ回路１００A，１００B，１００Cを画素アレイ部３０の画素行の行数分を有する書込み走査回路４０や電源供給走査回路５０の回路規模の縮小化を図ることができる。
【０１５２】
その結果、書込み走査回路４０や電源供給走査回路５０を、例えば図１１に示すように、画素アレイ部３０と同じ表示パネル７０上に搭載して成る有機ＥＬ表示装置にあっては、表示パネル７０の狭額縁化が可能になる。また、書込み走査回路４０や電源供給走査回路５０をドライバＩＣとして表示パネル７０外に配する構成を採る有機ＥＬ表示装置にあっては、当該ドライバＩＣの小型化を図ることができる。
【０１５３】
［３−４．その他］
上述した有機ＥＬ表示装置では、画素２０が２つのＮチャネルのトランジスタ２２，２３及び１つの保持容量２４から成る回路構成の場合を例に挙げて説明したが、画素２０としてはこの回路構成のものに限られるものではない。すなわち、例えば、駆動トランジスタ２２としてＰチャネル型のＴＦＴを用いた回路構成や、有機ＥＬ素子２１の容量不足分を補い、保持容量２４に対する映像信号の書込みゲインを高めるための補助容量を有する回路構成の画素２０であってもよい。更には、基準電圧Ｖofsや第２電源電位Ｖiniを選択的に書き込むためのスイッチングトランジスタなどを別途有する回路構成の画素２０などであってもよい。
【０１５４】
また、上記の適用例では、画素２０の電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本開示の技術はこの適用例に限られるものではない。具体的には、本開示の技術は、無機ＥＬ素子、ＬＥＤ素子、半導体レーザー素子など、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置の他、液晶表示装置やプラズマ表示装置など、走査回路を有する表示装置全般に対して適用可能である。更には、表示装置に限らず、固体撮像装置など、走査回路を有する装置全般に対して適用可能である。
【０１５５】
＜４．電子機器＞
以上説明した本開示のバッファ回路を出力段に用いる走査回路を搭載する表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示部（表示装置）として用いることが可能である。
【０１５６】
先述した各実施形態の説明から明らかなように、本開示のレベルシフタ回路を最終段のインバータ回路の前段回路として用いる走査回路は、例えば、画素アレイ部と同じ表示パネルに搭載される表示装置にあっては、表示パネルの狭額縁化を図ることができる。従って、表示部を有するあらゆる分野の電子機器において、その表示部として、本開示のレベルシフタ回路を最終段のインバータ回路の前段回路として用いる走査回路を搭載する表示装置を用いることで、電子機器本体の小型化を図ることができる。
【０１５７】
これらの電子機器としては、例えば、テレビジョンセット、デジタルカメラ、ビデオカメラ等の他、ＰＤＡ（Personal Digital Assistant）、ゲーム機、ノート型パーソナルコンピュータ、電子書籍等の携帯情報機器、携帯電話機等の携帯通信機器などを例示することができる。
【０１５８】
＜５．本開示の構成＞
尚、本開示は以下のような構成を採ることができる。
（１）第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、第１導電型のトランジスタから成る第３トランジスタ回路と第２導電型のトランジスタから成る第４トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続されており、
前記第２トランジスタ回路の入力端には第１入力電圧が与えられ、前記第４トランジスタ回路の入力端には第２入力電圧が与えられ、
前記第１トランジスタ回路の入力端が前記第３，第４トランジスタ回路の出力端に接続され、前記第３トランジスタ回路の入力端が前記第１，第２トランジスタ回路の出力端に接続されており、
第１固定電源側の２つのトランジスタ回路及び第２固定電源側の２つのトランジスタ回路の少なくとも一方側の２つのトランジスタ回路はダブルゲートトランジスタから成り、
一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を有する
レベルシフタ回路。
（２）第１固定電源−第３固定電源間の電圧及び第３固定電源−第２固定電源間の電圧は、前記第１乃至第４トランジスタ回路を構成する各トランジスタのソース−ドレイン耐圧の範囲内の電圧である
前記（１）に記載のレベルシフタ回路。
（３）第１入力電圧と第２入力電圧とは互いに逆相の電圧である
前記（１）または前記（２）に記載のレベルシフタ回路。
（４）第３固定電源の電圧は、第１固定電源及び第２固定電源の各電圧の間の値である
前記（１）から前記（３）のいずれかに記載のレベルシフタ回路。
（５）第３固定電源の電圧は、第１固定電源及び第２固定電源の各電圧の平均値である
前記（４）に記載のレベルシフタ回路。
（６）前記スイッチ素子は、前記他方の電源側の２つのトランジスタ回路を構成するトランジスタと同導電型のトランジスタである
前記（１）から前記（５）のいずれかに記載のレベルシフタ回路。
（７）前記スイッチ素子は、第１入力電圧または第２入力電圧をゲート入力とする
前記（１）から前記（６）のいずれかに記載のレベルシフタ回路。
（８）前記第３，第４トランジスタ回路の共通接続ノードには最終段のインバータ回路が接続されている
前記（１）から前記（７）のいずれかに記載のレベルシフタ回路。
（９）第１固定電源は正側電源、第２固定電源は負側電源であり、
第１導電型のトランジスタはＰチャネル型のトランジスタ、第２導電型のトランジスタはＮチャネル型のトランジスタである
前記（１）から前記（８）のいずれかに記載のレベルシフタ回路。
（１０）第１固定電源の電圧は、第１，第２入力電圧の高電圧側の電圧よりも高く、
第２固定電源の電圧は、第１，第２入力電圧の低電圧側の電圧以下である
前記（９）に記載のレベルシフタ回路。
（１１）第１固定電源の電圧は、前記最終段のインバータ回路の正側電源の電圧よりも高く、
第２固定電源の電圧は、前記最終段のインバータ回路の負側電源の電圧と等しい
前記（９）に記載のレベルシフタ回路。
（１２）第１固定電源は負側電源、第２固定電源は正側電源であり、
第１導電型のトランジスタはＮチャネル型のトランジスタ、第２導電型のトランジスタはＰチャネル型のトランジスタである
前記（１）から前記（８）のいずれかに記載のレベルシフタ回路。
（１３）第１固定電源の電圧は、第１，第２入力電圧の低電圧側の電圧よりも低く、
第２固定電源の電圧は、第１，第２入力電圧の高電圧側の電圧以上である
前記（１２）に記載のレベルシフタ回路。
（１４）第１固定電源の電圧は、前記最終段のインバータ回路の負側電源の電圧よりも低く、
第２固定電源の電圧は、前記最終段のインバータ回路の正側電源の電圧と等しい
前記（１２）に記載のレベルシフタ回路。
（１５）最終段にインバータ回路を、当該インバータ回路の前段にレベルシフタ回路を有し、
前記レベルシフタ回路は、
第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、第１導電型のトランジスタから成る第３トランジスタ回路と第２導電型のトランジスタから成る第４トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続されており、
前記第２トランジスタ回路の入力端には第１入力電圧が与えられ、前記第４トランジスタ回路の入力端には第２入力電圧が与えられ、
前記第１トランジスタ回路の入力端が前記第３，第４トランジスタ回路の出力端に接続され、前記第３トランジスタ回路の入力端が前記第１，第２トランジスタ回路の出力端に接続されており、
第１固定電源側の２つのトランジスタ回路及び第２固定電源側の２つのトランジスタ回路の少なくとも一方側の２つのトランジスタ回路はダブルゲートトランジスタから成り、
一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を有する
走査回路。
（１６）電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、
最終段にインバータ回路を、当該インバータ回路の前段にレベルシフタ回路を有し、前記画素アレイ部の各画素を走査する走査回路と
を備え、
前記レベルシフタ回路は、
第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、第１導電型のトランジスタから成る第３トランジスタ回路と第２導電型のトランジスタから成る第４トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続されており、
前記第２トランジスタ回路の入力端には第１入力電圧が与えられ、前記第４トランジスタ回路の入力端には第２入力電圧が与えられ、
前記第１トランジスタ回路の入力端が前記第３，第４トランジスタ回路の出力端に接続され、前記第３トランジスタ回路の入力端が前記第１，第２トランジスタ回路の出力端に接続されており、
第１固定電源側の２つのトランジスタ回路及び第２固定電源側の２つのトランジスタ回路の少なくとも一方側の２つのトランジスタ回路はダブルゲートトランジスタから成り、
一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を有する
表示装置。
（１７）電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、
最終段にインバータ回路を、当該インバータ回路の前段にレベルシフタ回路を有し、前記画素アレイ部の各画素を走査する走査回路と
を備え、
前記レベルシフタ回路は、
第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、第１導電型のトランジスタから成る第３トランジスタ回路と第２導電型のトランジスタから成る第４トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続されており、
前記第２トランジスタ回路の入力端には第１入力電圧が与えられ、前記第４トランジスタ回路の入力端には第２入力電圧が与えられ、
前記第１トランジスタ回路の入力端が前記第３，第４トランジスタ回路の出力端に接続され、前記第３トランジスタ回路の入力端が前記第１，第２トランジスタ回路の出力端に接続されており、
第１固定電源側の２つのトランジスタ回路及び第２固定電源側の２つのトランジスタ回路の少なくとも一方側の２つのトランジスタ回路はダブルゲートトランジスタから成り、
一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を有する
表示装置を有する電子機器。
【符号の説明】
【０１５９】
１０・・・有機ＥＬ表示装置、２０・・・画素、２１・・・有機ＥＬ素子、２２・・・駆動トランジスタ、２３・・・書込みトランジスタ、２４・・・保持容量、３０・・・画素アレイ部、４０・・・書込み走査回路、４１・・・シフトレジスタ回路、４２・・・ロジック回路群、４３・・・レベルシフタ回路群、４４・・・インバータ回路群、５０・・・電源供給走査回路、６０・・・信号出力回路、１００A，１００B，１００C・・・レベルシフタ回路、２００・・・最終段のインバータ回路
【技術分野】
【０００１】
本開示は、レベルシフタ回路、走査回路、表示装置、及び、電子機器に関する。
【背景技術】
【０００２】
平面型（フラットパネル型）の表示装置の一つとして、デバイスに流れる電流値に応じて発光輝度が変化する、所謂、電流駆動型の電気光学素子を画素の発光部（発光素子）として用いた表示装置がある。電流駆動型の電気光学素子としては、例えば、有機材料のエレクトロルミネッセンス（Electro Luminescence：ＥＬ）を利用し、有機薄膜に電界をかけると発光する現象を用いた有機ＥＬ素子が知られている。
【０００３】
画素の発光部として有機ＥＬ素子を用いた有機ＥＬ表示装置は次のような特長を持っている。すなわち、有機ＥＬ素子は、１０Ｖ以下の印加電圧で駆動できるために低消費電力である。有機ＥＬ素子は自発光素子であるために、液晶表示装置に比べて、画像の視認性が高く、しかも、バックライト等の照明部材を必要としないために軽量化及び薄型化が容易である。更に、有機ＥＬ素子は、応答速度が数μｓｅｃ程度と非常に高速であるために動画表示時の残像が発生しない。
【０００４】
この有機ＥＬ表示装置に代表される平面型の表示装置は、電気光学素子の他に、書込みトランジスタ、保持容量、及び、駆動トランジスタを少なくとも有する画素が行列状に２次元配置された構成となっている（例えば、特許文献１参照）。
【０００５】
この種の表示装置において、書込みトランジスタは、画素行毎に配線される制御線（走査線）を通して走査回路（走査部）から与えられる制御パルス（走査パルス）によって駆動されることで、信号線を通して供給される映像信号の信号電圧を画素内に書き込む。保持容量は、書込みトランジスタが書き込んだ信号電圧を保持する。駆動トランジスタは、保持容量が保持した信号電圧に応じて電気光学素子を駆動する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３１０３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、一般的に、表示パネルを大型化した場合、走査回路から書込みトランジスタに制御パルスを伝送する制御線の負荷が大きくなるため、その負荷の影響で制御パルスの波形が大きく鈍ってしまう。負荷の影響を抑えるには、走査回路の最終段のインバータ回路を構成するトランジスタのサイズを大きくし、当該インバータ回路の抵抗を小さくすることが考えられる。しかし、トランジスタのサイズを大きくすると、走査回路、ひいては、当該走査回路を含む周辺回路の回路規模が大きくなるため、表示パネルの狭額縁化の妨げとなる。
【０００８】
このため、走査回路の最終段のインバータ回路を構成するトランジスタのサイズをそのままにして、即ち、トランジスタのサイズを大きくすることなく、最終段のインバータ回路の抵抗（インバータ回路を構成するトランジスタのオン抵抗）を小さくすることが必要となる。一般に、トランジスタの抵抗値は、トランジスタのサイズとゲート−ソース間電圧に依存する。従って、最終段のインバータ回路を構成するトランジスタのサイズを大きくしないのであれば、当該トランジスタのゲート−ソース間電圧を上げる、即ち、最終段のインバータ回路の入力電圧の振幅を増大させる必要がある。
【０００９】
最終段のインバータ回路の入力電圧の振幅を増大させるには、最終段のインバータ回路の前段の回路に与える電源電圧を入力電圧よりも高くする必要がある。しかし、単純に、前段の回路に与える電源電圧を入力電圧よりも高くすると、前段の回路を構成するトランジスタにかかるソース−ドレイン間電圧が高くなってしまい、所定のソース−ドレイン耐圧を超えてしまう。
【００１０】
一般に、トランジスタのソース−ドレイン耐圧はゲート−ソース耐圧よりも小さい（低い）。従って、前段の回路を構成するトランジスタにかかるソース−ドレイン耐圧が、当該トランジスタの所定のソース−ドレイン耐圧を超えると、当該トランジスタの信頼性が著しく低下してしまう。
【００１１】
そこで、本開示は、回路を構成するトランジスタのソース−ドレイン耐圧を維持したまま、走査回路における最終段のインバータ回路の入力電圧の振幅を増大させることが可能なレベルシフタ回路、当該レベルシフタ回路を用いる走査回路、当該走査回路を搭載した表示装置、及び、当該表示装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を達成するために、本開示のレベルシフタ回路は、
第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、第１導電型のトランジスタから成る第３トランジスタ回路と第２導電型のトランジスタから成る第４トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続されており、
前記第２トランジスタ回路の入力端には第１入力電圧が与えられ、前記第４トランジスタ回路の入力端には第２入力電圧が与えられ、
前記第１トランジスタ回路の入力端が前記第３，第４トランジスタ回路の出力端に接続され、前記第３トランジスタ回路の入力端が前記第１，第２トランジスタ回路の出力端に接続されており、
第１固定電源側の２つのトランジスタ回路及び第２固定電源側の２つのトランジスタ回路の少なくとも一方側の２つのトランジスタ回路はダブルゲートトランジスタから成り、
一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を有する
ことを特徴としている。
【００１３】
本開示のレベルシフタ回路は、最終段にインバータ回路を有する走査回路において、最終段のインバータ回路の前段の回路として用いることができる。また、本開示のレベルシフタ回路を、最終段のインバータ回路の前段の回路として用いる走査回路は、画素が行列状に配置されて成る表示装置、あるいは、固体撮像装置において、各画素を走査する走査回路として搭載することができる。また、本開示のレベルシフタ回路を、最終段のインバータ回路の前段の回路として用いる走査回路を搭載する表示装置は、表示部を備える各種の電子機器において、その表示部として用いることができる。
【００１４】
上記構成のレベルシフタ回路において、第１トランジスタ回路と第２トランジスタ回路とが第１固定電源と第２固定電源との間に直列に接続されていることで、一方の電源側のトランジスタ回路である例えば第１トランジスタ回路が動作状態になると、出力端の電圧が第１固定電源の電圧になる。同様に、第３トランジスタ回路と第４トランジスタ回路とが第１固定電源と第２固定電源との間に直列に接続されていることで、一方の電源側のトランジスタ回路である例えば第３トランジスタ回路が動作状態になると、出力端の電圧が第１固定電源の電圧になる。これにより、第２，第４トランジスタ回路には、第１固定電源の電圧と第２固定電源の電圧とが与えられることになる。
【００１５】
このとき、他方の電源側の２つのトランジスタ回路である例えば第２，第４トランジスタ回路のダブルゲートトランジスタの共通接続ノードには、スイッチ素子によって第３固定電源の電圧が与えられる。これにより、ダブルゲート構造を構成する２つのトランジスタの各ソース−ドレイン間には、第１固定電源−第２固定電源間の電圧ではなく、第１固定電源−第３固定電源間の電圧と、第３固定電源−第２固定電源間の電圧とが与えられることになる。
【００１６】
ここで、第１固定電源−第３固定電源間の電圧、及び、第３固定電源−第２固定電源間の電圧が、第１〜第４トランジスタ回路を構成する各トランジスタのソース−ドレイン耐圧の範囲内の電圧とする。これにより、トランジスタに与えられるソース−ドレイン間電圧がその耐圧の範囲内となり、尚且つ、入力電圧の振幅よりも大きい振幅の出力電圧を導出することができる。
【発明の効果】
【００１７】
本開示によれば、トランジスタのソース−ドレイン間電圧をその耐圧の範囲内とし、入力電圧の振幅よりも大きい振幅の出力電圧を導出することができるため、トランジスタのソース−ドレイン耐圧を維持したまま、走査回路における最終段のインバータ回路の入力電圧の振幅を増大させることができる。
【図面の簡単な説明】
【００１８】
【図１】本開示の第１実施形態に係るレベルシフタ回路の構成の一例を示す回路図である。
【図２】一方の入力電圧ＶINが低レベルＶss、他方の入力電圧ＶXINが高レベルＶccの場合の、第１実施形態に係るレベルシフタ回路の回路動作の説明に供する動作説明図である。
【図３】一方の入力電圧ＶINが高レベルＶcc、他方の入力電圧ＶXINが低レベルＶssの場合の、第１実施形態に係るレベルシフタ回路の回路動作の説明に供する動作説明図である。
【図４】第１実施形態に係るレベルシフタ回路における２つの入力電圧ＶIN，ＶXIN、レベルシフタ回路の出力電圧ＶA、及び、最終段のインバータ回路の出力電圧ＶOUTの各波形を示す波形図である。
【図５】本開示の第２実施形態に係るレベルシフタ回路の構成の一例を示す回路図である。
【図６】一方の入力電圧ＶINが高レベルＶcc、他方の入力電圧ＶXINが低レベルＶssの場合の、第２実施形態に係るレベルシフタ回路の回路動作の説明に供する動作説明図である。
【図７】一方の入力電圧ＶINが低レベルＶss、他方の入力電圧ＶXINが高レベルＶccの場合の、第２実施形態に係るレベルシフタ回路の回路動作の説明に供する動作説明図である。
【図８】第２実施形態に係るレベルシフタ回路における２つの入力電圧ＶIN，ＶXIN、レベルシフタ回路の出力電圧ＶA、及び、最終段のインバータ回路の出力電圧ＶOUTの各波形を示す波形図である。
【図９】本開示の第３実施形態に係るレベルシフタ回路の構成の一例を示す回路図である。
【図１０】第３実施形態に係るレベルシフタ回路における入力電圧ＶIN、１段目のレベルシフタ回路の出力電圧ＶA、２段目のレベルシフタ回路の出力電圧ＶB、及び、最終段のインバータ回路の出力電圧ＶOUTの各波形を示す波形図である。
【図１１】本開示の有機ＥＬ表示装置の構成の概略を示すシステム構成図である。
【図１２】画素（画素回路）の具体的な回路構成の一例を示す回路図である。
【図１３】書込み走査回路の構成の一例を示すブロック図である。
【発明を実施するための形態】
【００１９】
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示のレベルシフタ回路、全般に関する説明
２．第１実施形態に係るレベルシフタ回路
２−１．回路構成
２−２．回路動作
２−３．作用、効果
３．第２実施形態に係るレベルシフタ回路
３−１．回路構成
３−２．回路動作
３−３．作用、効果
４．第３実施形態に係るレベルシフタ回路
５．表示装置（有機ＥＬ表示装置）
５−１．システム構成
５−２．画素回路
５−３．走査回路
５−４．その他
６．電子機器
７．本開示の構成
【００２０】
＜１．本開示のレベルシフタ回路、全般に関する説明＞
本開示のレベルシフタ回路は、第１導電型のトランジスタから成る第１，第３トランジスタ回路と、第２導電型のトランジスタから成る第２，第４トランジスタ回路とを有する構成となっている。第１トランジスタ回路と第２トランジスタ回路とは、第１固定電源と第２固定電源との間に直列に接続されている。第３トランジスタ回路と第４トランジスタ回路とは、第１固定電源と第２固定電源との間に直列に接続されている。
【００２１】
第１トランジスタ回路と第２トランジスタ回路との共通接続ノードは、これらトランジスタ回路の出力端となる。また、第３トランジスタ回路と第４トランジスタ回路との共通接続ノードは、これらトランジスタ回路の出力端となる。そして、第２トランジスタ回路の入力端には第１入力電圧が与えられ、第４トランジスタ回路の入力端には第２入力電圧が与えられる。第１入力電圧と第２入力電圧とを、逆相の電圧とすることができる。第１トランジスタ回路の入力端が第３，第４トランジスタ回路の共通接続ノードに接続され、第３トランジスタ回路の入力端が第１，第２トランジスタ回路の共通接続ノードに接続されている。
【００２２】
そして、第１固定電源側の２つのトランジスタ回路及び第２固定電源側の２つのトランジスタ回路の少なくとも一方側の２つのトランジスタ回路は、ダブルゲート構造のトランジスタ、即ち、ダブルゲートトランジスタから成る。ここで、第１固定電源側の２つのトランジスタ回路とは第１，第３トランジスタ回路のことであり、第２固定電源側の２つのトランジスタ回路とは第２，第４トランジスタ回路のことである。
【００２３】
本開示のレベルシフタ回路は、大きくは、２つの回路形態を採ることができる。第１の回路形態は、第１固定電源が正側電源、第２固定電源が負側電源、第１導電型のトランジスタがＰチャネル型のトランジスタ、第２導電型のトランジスタがＮチャネル型のトランジスタの形態である。第２の回路形態は、第１固定電源が負側電源、第２固定電源が正側電源、第１導電型のトランジスタがＮチャネル型のトランジスタ、第２導電型のトランジスタがＰチャネル型のトランジスタの形態である。
【００２４】
第１の回路形態を採るときは、第１固定電源の電圧を第１，第２入力電圧の高電圧側の電圧よりも高く設定し、第２固定電源の電圧を第１，第２入力電圧の低電圧側の電圧以下に設定するのが好ましい。また、第２の回路形態を採るときは、第１固定電源の電圧を第１，第２入力電圧の低電圧側の電圧よりも低く設定し、第２固定電源の電圧を第１，第２入力電圧の高電圧側の電圧以上に設定するのが好ましい。
【００２５】
本開示のレベルシフタ回路は、第３，第４トランジスタ回路の共通接続ノードに接続される最終段のインバータ回路との組合せで用いることができる。この場合、第１の回路形態では、第１固定電源の電圧を最終段のインバータ回路の正側電源の電圧よりも高く設定し、第２固定電源の電圧を最終段のインバータ回路の負側電源の電圧以下に設定するのが好ましい。また、第２の回路形態では、第１固定電源の電圧を最終段のインバータ回路の負側電源の電圧よりも低く設定し、第２固定電源の電圧を最終段のインバータ回路の正側電源の電圧以上に設定するのが好ましい。
【００２６】
そして、本開示のレベルシフタ回路は、一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路のダブルゲートトランジスタの共通接続ノードに対して、第３固定電源の電圧を与えるスイッチ素子を有することを特徴としている。
【００２７】
第３固定電源の電圧は、第１，第２固定電源の各電圧の間の値、好ましくは、第１，第２固定電源の各電圧の平均値とするのが望ましい。この第３固定電源の電圧を選択的に与えるスイッチ素子は、他方の電源側の２つのトランジスタ回路を構成するトランジスタと同導電型のトランジスタとすることができる。この同導電型のトランジスタは、第１入力電圧または第２入力電圧をゲート入力とする。
【００２８】
ここで、第１固定電源−第３固定電源間の電圧、及び、第３固定電源−第２固定電源間の電圧が、第１〜第４トランジスタ回路を構成する各トランジスタのソース−ドレイン耐圧の範囲内の電圧とするのが好ましい。このような電圧設定を行うことにより、第１〜第４トランジスタ回路を構成する各トランジスタに与えられるソース−ドレイン間電圧がその耐圧の範囲内となり、尚且つ、第１，第２入力電圧の振幅よりも大きい振幅の出力電圧を導出することができる。
【００２９】
本開示のレベルシフタ回路は、その用途が限定されるものではなく、一般的なレベルシフタ回路として種々の用途に用いることができる。一例として、本開示のレベルシフタ回路は、最終段にインバータ回路を有し、行列状に配置された画素を走査する走査信号を出力する走査回路において、最終段のインバータ回路の前段の回路として用いることができる。
【００３０】
また、本開示のレベルシフタ回路を、最終段のインバータ回路の前段回路として用いる走査回路は、電気光学素子を含む画素が行列状に配置されて成る表示装置、あるいは、光電変換素子を含む画素が行列状に配置されて成る固体撮像装置において、各画素を走査する走査回路として用いることができる。この場合、走査回路は、表示パネル上に搭載する形態をとることもできるし、あるいは、ドライバＩＣとして表示パネル外に配する形態をとることもできる。また、本開示のレベルシフタ回路を、最終段のインバータ回路の前段回路として用いる走査回路を搭載する表示装置は、表示部を備える各種の電子機器において、その表示部として用いることができる。
【００３１】
以下に、本開示の具体的な実施形態に係るレベルシフタ回路について説明する。
【００３２】
＜２．第１実施形態＞
［２−１．回路構成］
図１は、本開示の第１実施形態に係るレベルシフタ回路の構成の一例を示す回路図である。第１実施形態に係るレベルシフタ回路１００Aは、前に述べた第１の回路形態を採っている。すなわち、第１固定電源１０１を正側電源、第２固定電源１０２を負側電源とし、第１導電型のトランジスタとしてＰチャネル型のトランジスタ（以下、「Ｐチャネルトランジスタ」と記述する）を用い、第２導電型のトランジスタとしてＮチャネル型のトランジスタ（以下、「Ｎチャネルトランジスタ」と記述する）を用いる。
【００３３】
図１において、第１実施形態に係るレベルシフタ回路１００Aは、第１トランジスタ回路１１１、第２トランジスタ回路１１２、第３トランジスタ回路１１３、及び、第４トランジスタ回路１１４の４つのトランジスタ回路から構成されている。第１トランジスタ回路１１１と第２トランジスタ回路１１２とは、正側電源である第１固定電源１０１と負側電源である第２固定電源１０２との間に直列に接続されている。同様に、第３トランジスタ回路１１３と第４トランジスタ回路１１４とは、第１固定電源１０１と第２固定電源１０２との間に直列に接続されている。
【００３４】
第１固定電源１０１側の２つのトランジスタ回路、即ち、第１トランジスタ回路１１１及び第３トランジスタ回路１１３は、Ｐチャネルトランジスタから成る。第２固定電源１０２側の２つのトランジスタ回路、即ち、第２トランジスタ回路１１２及び第４トランジスタ回路１１４は、Ｎチャネルトランジスタから成る。そして、第１固定電源１０１側の２つのトランジスタ回路１１１，１１３、及び、第２固定電源１０２側の２つのトランジスタ回路１１２，１１４が共に、ダブルゲート構造のトランジスタ、即ち、ダブルゲートトランジスタから成る。
【００３５】
但し、これは一例に過ぎず、第１固定電源１０１側の２つのトランジスタ回路１１１，１１３及び第２固定電源１０２側の２つのトランジスタ回路１１２，１１４の一方側の２つのトランジスタ回路のみが、ダブルゲートトランジスタから成る構成を採ることも可能である。このように、一方側の２つのトランジスタ回路のみがダブルゲートトランジスタから成るときは、他方側の２つのトランジスタ回路はシングルゲートトランジスタから成る。
【００３６】
第１トランジスタ回路１１１は、ゲート電極同士が共通に接続されたダブルゲート構造の２つのＰチャネルトランジスタＰ11，Ｐ12から成る。ＰチャネルトランジスタＰ11のソース電極は、第１固定電源１０１に接続されている。ＰチャネルトランジスタＰ11のドレイン電極とＰチャネルトランジスタＰ12のソース電極とは共通に接続されて、ダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ11となっている。ＰチャネルトランジスタＰ12のドレイン電極は、第１トランジスタ回路１１１の出力端Ｔ11となっている。
【００３７】
第２トランジスタ回路１１２は、ゲート電極同士が共通に接続されたダブルゲート構造の２つのＮチャネルトランジスタＮ11，Ｎ12から成る。ＮチャネルトランジスタＮ11のドレイン電極は、第２トランジスタ回路１１２の出力端Ｔ11となっている。第２トランジスタ回路１１２の出力端Ｔ11は、第１トランジスタ回路１１１の出力端Ｔ11でもある。すなわち、ＰチャネルトランジスタＰ12のドレイン電極とＮチャネルトランジスタＮ11のドレイン電極とが共通に接続されて第１，第２トランジスタ回路１１１，１１２の出力端Ｔ11となっている。
【００３８】
２つのＮチャネルトランジスタＮ11，Ｎ12の共通に接続されたゲート電極は、第２トランジスタ回路１１２の入力端Ｔ12となっている。ＮチャネルトランジスタＮ11のソース電極とＮチャネルトランジスタＮ12のドレイン電極とは共通に接続されて、ダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ12となっている。ＮチャネルトランジスタＮ12のソース電極は、第２固定電源１０２に接続されている。
【００３９】
第３トランジスタ回路１１３は、ゲート電極同士が共通に接続されたダブルゲート構造の２つのＰチャネルトランジスタＰ13，Ｐ14から成る。ＰチャネルトランジスタＰ13のソース電極は、第１固定電源１０１に接続されている。ＰチャネルトランジスタＰ13のドレイン電極とＰチャネルトランジスタＰ14のソース電極とは共通に接続されて、ダブルゲートトランジスタ（Ｐ13，Ｐ14）の共通接続ノードｎ13となっている。ＰチャネルトランジスタＰ14のドレイン電極は、第３トランジスタ回路１１３の出力端Ｔ13となっている。
【００４０】
第４トランジスタ回路１１４は、ゲート電極同士が共通に接続されたダブルゲート構造の２つのＮチャネルトランジスタＮ13，Ｎ14から成る。ＮチャネルトランジスタＮ13のドレイン電極は、第４トランジスタ回路１１４の出力端Ｔ13となっている。第４トランジスタ回路１１４の出力端Ｔ13は、第３トランジスタ回路１１３の出力端Ｔ13でもある。すなわち、ＰチャネルトランジスタＰ14のドレイン電極とＮチャネルトランジスタＮ13のドレイン電極とが共通に接続されて第３，第４トランジスタ回路１１３，１１４の出力端Ｔ13となっている。また、第３，第４トランジスタ回路１１３，１１４の出力端Ｔ13は、本レベルシフタ回路１００Aの出力端でもある。
【００４１】
２つのＮチャネルトランジスタＮ13，Ｎ14の共通に接続されたゲート電極は、第４トランジスタ回路１１４の入力端Ｔ14となっている。ＮチャネルトランジスタＮ13のソース電極とＮチャネルトランジスタＮ14のドレイン電極とは共通に接続されて、ダブルゲートトランジスタ（Ｎ13，Ｎ14）の共通接続ノードｎ14となっている。ＮチャネルトランジスタＮ14のソース電極は、第２固定電源１０２に接続されている。
【００４２】
上記構成のレベルシフタ回路１００Aにおいて、第２固定電源１０２側の２つのトランジスタ回路、即ち、第２，第４トランジスタ１１２，１１４の各入力端Ｔ12，Ｔ14には、第１，第２入力電圧ＶXIN，ＶINが与えられる。第１，第２入力電圧ＶXIN，ＶINは、高電圧側の電圧（高レベル）がＶcc、低電圧側の電圧（低レベル）がＶssの、互いに逆相の電圧である。
【００４３】
この第１，第２入力電圧ＶXIN，ＶINに対して、第１固定電源１０１の電圧は、高電圧側の電圧Ｖccよりも高い電圧、例えば２Ｖccに設定され、第２固定電源１０２の電圧は、低電圧側の電圧Ｖss以下の電圧、例えば、等しい電圧に設定されている。尚、ここでは、レベルシフタ回路１００A、即ち、第１〜第４トランジスタ回路１１１〜１１４を構成する各トランジスタのソース−ドレイン耐圧を（Ｖcc−Ｖss）として考える。
【００４４】
第１トランジスタ回路１１１の入力端Ｔ15、即ち、ダブルゲートトランジスタ（Ｐ11，Ｐ12）のゲート電極は、第３，第４トランジスタ回路１１３，１１４の出力端Ｔ13に接続されている。また、第３トランジスタ回路１１３の入力端Ｔ16、即ち、ダブルゲートトランジスタ（Ｐ13，Ｐ14）のゲート電極は、第１，第２トランジスタ回路１１１，１１２の出力端Ｔ11に接続されている。
【００４５】
上述したように、本実施形態に係るレベルシフタ回路１００Aは、第１トランジスタ回路１１１、第２トランジスタ回路１１２、第３トランジスタ回路１１３、及び、第４トランジスタ回路１１４の４つのトランジスタ回路がダブルゲートトランジスタから成る特徴に加えて、次の点を特徴としている。
【００４６】
第１トランジスタ回路１１１を構成するダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ11と第３固定電源１０３との間には、スイッチ素子、例えば、第１トランジスタ回路１１１を構成するトランジスタと同導電型であるＰチャネルトランジスタＰ15が接続されている。ＰチャネルトランジスタＰ15は、一方のソース／ドレイン電極がダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ11に接続され、他方のソース／ドレイン電極が第３固定電源１０３に接続されている。
【００４７】
ＰチャネルトランジスタＰ15は、ゲート電極が第１，第２スイッチ回路１１１，１１２の出力端Ｔ11に接続されている。そして、ＰチャネルトランジスタＰ15は、第２トランジスタ回路１１２が動作状態のときに、導通（オン）状態となって第３固定電源１０３の電圧Ｖmを、第１トランジスタ回路１１１のダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ11に与える。ここで、「第２トランジスタ回路１１２が動作状態のとき」とは、第２トランジスタ回路１１２を構成するＮチャネルトランジスタＮ11，Ｎ12が導通状態のときを言う。
【００４８】
第２トランジスタ回路１１２を構成するダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ12と第３固定電源１０３との間には、スイッチ素子、例えば、第２トランジスタ回路１１２を構成するトランジスタと同導電型であるＮチャネルトランジスタＮ15が接続されている。ＮチャネルトランジスタＮ15は、一方のソース／ドレイン電極がダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ12に接続され、他方のソース／ドレイン電極が第３固定電源１０３に接続されている。
【００４９】
ＮチャネルトランジスタＮ15は、ゲート電極に第２入力電圧ＶINが与えられる。そして、ＮチャネルトランジスタＮ15は、第１トランジスタ回路１１１が動作状態のときに、導通状態となって第３固定電源１０３の電圧Ｖmを、第２トランジスタ回路１１２のダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ12に与える。ここで、「第１トランジスタ回路１１１が動作状態のとき」とは、第１トランジスタ回路１１１を構成するＰチャネルトランジスタＰ11，Ｐ12が導通状態のときを言う。
【００５０】
第３トランジスタ回路１１３を構成するダブルゲートトランジスタ（Ｐ13，Ｐ14）の共通接続ノードｎ13と第３固定電源１０３との間には、スイッチ素子、例えば、第３トランジスタ回路１１３を構成するトランジスタと同導電型であるＰチャネルトランジスタＰ16が接続されている。ＰチャネルトランジスタＰ16は、一方のソース／ドレイン電極がダブルゲートトランジスタ（Ｐ13，Ｐ14）の共通接続ノードｎ13に接続され、他方のソース／ドレイン電極が第３固定電源１０３に接続されている。
【００５１】
ＰチャネルトランジスタＰ16は、第３，第４スイッチ回路１１３，１１４の出力端Ｔ13に接続されている。そして、ＰチャネルトランジスタＰ16は、第４トランジスタ回路１１４が動作状態のときに、導通状態となって第３固定電源１０３の電圧Ｖmを、第３トランジスタ回路１１３のダブルゲートトランジスタ（Ｐ13，Ｐ14）の共通接続ノードｎ13に与える。ここで、「第４トランジスタ回路１１４が動作状態のとき」とは、第４トランジスタ回路１１４を構成するＮチャネルトランジスタＮ13，Ｎ14が導通状態のときを言う。
【００５２】
第４トランジスタ回路１１４を構成するダブルゲートトランジスタ（Ｎ13，Ｎ14）の共通接続ノードｎ14と第３固定電源１０３との間には、スイッチ素子、例えば、第４トランジスタ回路１１４を構成するトランジスタと同導電型であるＮチャネルトランジスタＮ16が接続されている。ＮチャネルトランジスタＮ16は、一方のソース／ドレイン電極がダブルゲートトランジスタ（Ｎ13，Ｎ14）の共通接続ノードｎ14に接続され、他方のソース／ドレイン電極が第３固定電源１０３に接続されている。
【００５３】
ＮチャネルトランジスタＮ16は、ゲート電極に第１入力電圧ＶXINが与えられる。そして、ＮチャネルトランジスタＮ16は、第３トランジスタ回路１１３が動作状態のときに、導通状態となって第３固定電源１０３の電圧Ｖmを、第４トランジスタ回路１１４のダブルゲートトランジスタ（Ｎ13，Ｎ14）の共通接続ノードｎ14に与える。ここで、「第３トランジスタ回路１１３が動作状態のとき」とは、第３トランジスタ回路１１３を構成するＰチャネルトランジスタＰ13，Ｐ14が導通状態のときを言う。
【００５４】
ここで、第３固定電源１０３の電圧Ｖmとして、第１，第２固定電源１０１，１０２の各電圧の間の値、好ましくは、第１，第２固定電源１０１，１０２の各電圧２Ｖcc，Ｖssの平均値を用いる。本例の場合、Ｖm＝Ｖccとする。また、第１固定電源１０１−第３固定電源１０３間の電圧、及び、第３固定電源１０３−第２固定電源１０２間の電圧を、第１〜第４トランジスタ回路１１１〜１１４を構成する各トランジスタのソース−ドレイン耐圧（Ｖcc−Ｖss）の範囲内の電圧とする。
【００５５】
上記構成のレベルシフタ回路１００Aは、その出力端Ｔ13、即ち、第３，第４トランジスタ回路１１３，１１４の出力端Ｔ13に入力端が接続される最終段のインバータ回路２００との組合せで用いるのが好ましい。最終段のインバータ回路２００は、ＰチャネルトランジスタＰ21及びＮチャネルトランジスタＮ21から成るＣＭＯＳインバータ回路構成となっている。すなわち、ＰチャネルトランジスタＰ21及びＮチャネルトランジスタＮ21は、正側電源２０１と負側電源２０２との間に直列に接続されている。
【００５６】
そして、本例の場合には、正側電源２０１の電圧が入力電圧ＶIN，ＶXINの高電圧側と同じ電圧Ｖccに、負側電源２０２の電圧が入力電圧ＶIN，ＶXINの低電圧側と同じ電圧Ｖssにそれぞれ設定されている。これにより、前段のレベルシフタ回路１００Aの第１固定電源１０１の電圧２Ｖccは、最終段のインバータ回路２００の正側電源２０１の電圧Ｖccよりも高く、第２固定電源１０２の電圧Ｖssは、最終段のインバータ回路２００の負側電源１０２の電圧Ｖssと等しくなる。
【００５７】
ＰチャネルトランジスタＰ21及びＮチャネルトランジスタＮ21のゲート電極同士は、共通に接続されて本インバータ回路２００の入力端Ｔ21となり、前段のレベルシフタ回路１００Aの出力端Ｔ13に接続されている。また、ＰチャネルトランジスタＰ21及びＮチャネルトランジスタＮ21のドレイン電極同士は、共通に接続されて本インバータ回路２００の出力端Ｔ22となっている。そして、この出力端Ｔ22から、振幅がＶcc−Ｖss、即ち、高電圧側がＶcc、低電圧側がＶssの出力電圧ＶOUTが導出される。
【００５８】
［２−２．回路動作］
続いて、上記構成の第１実施形態に係るレベルシフタ回路１００Aの回路動作について、図２及び図３を用いて説明する。尚、図４には、互いに逆相の２つの入力電圧ＶIN，ＶXIN、レベルシフタ回路１００Aの出力電圧ＶA、及び、最終段のインバータ回路２００の出力電圧ＶOUTの各波形を示す。
【００５９】
先ず、一方の入力電圧ＶINが低電圧（低レベル）Ｖss、他方の入力電圧ＶXINが高電圧（高レベル）Ｖccの場合の回路動作について、図２の動作説明図を用いて説明する。
【００６０】
一方の入力電圧ＶINが低レベルＶss、他方の入力電圧ＶXINが高レベルＶccのとき、第２トランジスタ回路１１２のＮチャネルトランジスタＮ11，Ｎ12及び第４トランジスタ回路１１４側のＮチャネルトランジスタＮ16が導通（オン）状態になる。これにより、第３トランジスタ回路１１３のＰチャネルトランジスタＰ13，Ｐ14及び第１トランジスタ回路１１１側のＰチャネルトランジスタＰ15の各ゲート電位が低レベルＶssとなる。
【００６１】
この動作により、第３トランジスタ回路１１３のＰチャネルトランジスタＰ13，Ｐ14及び第１トランジスタ回路１１１側のＰチャネルトランジスタＰ15が導通状態になるため、本レベルシフタ回路１００Aの出力電圧ＶAは第１固定電源１０１の電圧２Ｖccになる。このとき、Ｖm＝Ｖccであることから、第１トランジスタ回路１１１のダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ11の電位はＶccとなる。また、ＮチャネルトランジスタＮ16の閾値電圧をＶthとすると、第４トランジスタ回路１１４のダブルゲートトランジスタ（Ｎ13，Ｎ14）の共通接続ノードｎ14の電位はＶcc−Ｖthという値となる。
【００６２】
次に、一方の入力電圧ＶINが高レベルＶcc、他方の入力電圧ＶXINが低レベルＶssの場合の回路動作について、図３の動作説明図を用いて説明する。
【００６３】
一方の入力電圧ＶINが高レベルＶcc、他方の入力電圧ＶXINが低レベルＶssのとき、第４トランジスタ回路１１４のＮチャネルトランジスタＮ13，Ｎ14及び第２トランジスタ回路１１２側のＮチャネルトランジスタＮ15が導通状態になる。これにより、第１トランジスタ回路１１１のＰチャネルトランジスタＰ11，Ｐ12及び第３トランジスタ回路１１３側のＰチャネルトランジスタＰ16の各ゲート電位（本レベルシフタ回路１００Aの出力電圧でもある）ＶAが第１固定電源１０１の電圧２Ｖccから第２固定電源１０２の電圧Ｖssへと遷移する。
【００６４】
第１トランジスタ回路１１１のＰチャネルトランジスタＰ11，Ｐ12のゲート電位が低レベルＶssになることで、これらＰチャネルトランジスタＰ11，Ｐ12が導通状態になる。これにより、第３トランジスタ回路１１３のＰチャネルトランジスタＰ13，Ｐ14のゲート電位が第１固定電源１０１の電圧２Ｖccになるため、これらＰチャネルトランジスタＰ13，Ｐ14が非導通（オフ）状態になる。このとき、第３トランジスタ回路１１３のダブルゲートトランジスタ（Ｐ13，Ｐ14）の共通接続ノードｎ13の電位はＶccとなる。また、ＮチャネルトランジスタＮ15の閾値電圧をＶthとすると、第２トランジスタ回路１１２のダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ12の電位はＶcc−Ｖthとなる。
【００６５】
ここで、本レベルシフタ回路１００Aを構成する各トランジスタのソース−ドレイン間電圧について考える。各トランジスタにかかるソース−ドレイン間電圧は、第１固定電源１０１の電圧２Ｖcc、第２固定電源１０２の電圧Ｖss、及び、第３固定電源１０３の電圧Ｖm（＝Ｖcc）の各値によって決定される。そして、前述したように、第１固定電源１０１−第３固定電源１０３間の電圧、及び、第３固定電源１０３−第２固定電源１０２間の電圧が、各トランジスタのソース−ドレイン耐圧（本例では、Ｖcc−Ｖss）の範囲内の電圧となるように各電源電圧の値が設定されている。
【００６６】
このような条件の下で上述した回路動作を行うことで、本レベルシフタ回路１００Aを構成する各トランジスタのソース−ドレイン間電圧を、これらトランジスタのソース−ドレイン耐圧（Ｖcc−Ｖss）の範囲内に抑えつつ、２Ｖcc−Ｖssの振幅の出力電圧ＶAを得ることができる。
【００６７】
［２−３．第１実施形態の作用、効果］
第１実施形態に係るレベルシフタ回路１００Aは、入力電圧ＶIN，ＶXINを高くなる方向にレベルシフト（レベル変換）する作用を為す。そして、このレベルシフタ回路１００Aを最終段のインバータ回路２００の前段の回路として配する。これにより、最終段のインバータ回路２００の抵抗を下げるに当たって、当該インバータ回路２００を構成するトランジスタＰ21，Ｎ21のサイズを大きくすることなく、これらトランジスタＰ21，Ｎ21のゲート−ソース間電圧を上げることができる、即ち、インバータ回路２００の入力電圧の振幅を増大させることができる。
【００６８】
また、第１〜第４トランジスタ回路１１１〜１１４をダブルゲートトランジスタによって構成し、一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路のダブルゲートトランジスタの共通接続ノードに第３固定電源１０３の電圧Ｖmを与えるようにした。
【００６９】
具体的には、第２トランジスタ回路１１２が動作状態のとき、第１トランジスタ回路１１１のダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ11に、ＰチャネルトランジスタＰ15を介して第３固定電源１０３の電圧Ｖmを与える。また、第４トランジスタ回路１１４が動作状態のとき、第３トランジスタ回路１１３のダブルゲートトランジスタ（Ｐ13，Ｐ14）の共通接続ノードｎ13に、ＰチャネルトランジスタＰ16を介して第３固定電源１０３の電圧Ｖmを与える。
【００７０】
このようにすることで、本レベルシフタ回路１００Aを構成する各トランジスタのソース−ドレイン間電圧を、これらトランジスタのソース−ドレイン耐圧（Ｖcc−Ｖss）の範囲内に抑えることができる。従って、本レベルシフタ回路１００Aを構成する各トランジスタのソース−ドレイン耐圧を維持したまま、最終段のインバータ回路２００の入力電圧の振幅を増大させることができる。
【００７１】
この場合、最終段のインバータ回路２００に入力される波形の振幅が（２Ｖcc−Ｖss）となり、最終段のインバータ回路２００を構成するトランジスタＰ21，Ｎ21のゲート−ソース間には、ソース−ドレイン耐圧（Ｖcc−Ｖss）を超える電圧がかかることになる。しかし、一般に、トランジスタのゲート−ソース耐圧は、ソース−ドレイン耐圧よりも大きい（高い）。従って、トランジスタＰ21，Ｎ21のゲート−ソース間に、ソース−ドレイン耐圧を超える電圧を印加することができる。そして、トランジスタＰ21，Ｎ21のゲート−ソース間電圧を上げる、即ち、最終段のインバータ回路２００の入力電圧の振幅を増大させることによって当該インバータ回路２００の抵抗を下げることができる。
【００７２】
上述したように、第１実施形態に係るレベルシフタ回路１００Aによれば、当該レベルシフタ回路１００Aを構成する各トランジスタのソース−ドレイン耐圧を維持したまま、最終段のインバータ回路２００の入力電圧の振幅を増大させることができる。また、最終段のインバータ回路２００の入力電圧の振幅をより増大させることにより、当該インバータ２００を構成するトランジスタＰ21，Ｎ21のサイズを小さくすることが可能になる。更に、定常状態において貫通電流が流れないため、低消費電力化も可能となる。
【００７３】
＜３．第２実施形態＞
［３−１．回路構成］
図５は、本開示の第２実施形態に係るレベルシフタ回路の構成の一例を示す回路図である。第２実施形態に係るレベルシフタ回路１００Bは、前に述べた第２の回路形態を採っている。すなわち、第１固定電源１０１を負側電源、第２固定電源１０２を正側電源とし、第１導電型のトランジスタとしてＮチャネルトランジスタを用い、第２導電型のトランジスタとしてＰチャネルトランジスタを用いる。
【００７４】
図５において、第２実施形態に係るレベルシフタ回路１００Bは、第１トランジスタ回路２１１、第２トランジスタ回路２１２、第３トランジスタ回路２１３、及び、第４トランジスタ回路２１４の４つのトランジスタ回路から構成されている。第１トランジスタ回路２１１と第２トランジスタ回路２１２とは、負側電源である第１固定電源１０１と正側電源である第２固定電源１０２との間に直列に接続されている。同様に、第３トランジスタ回路２１３と第４トランジスタ回路２１４とは、第１固定電源１０１と第２固定電源１０２との間に直列に接続されている。
【００７５】
第１固定電源１０１側の２つのトランジスタ回路、即ち、第１トランジスタ回路２１１及び第３トランジスタ回路２１３は、Ｎチャネルトランジスタから成る。第２固定電源１０２側の２つのトランジスタ回路、即ち、第２トランジスタ回路２１２及び第４トランジスタ回路２１４は、Ｎチャネルトランジスタから成る。そして、第１固定電源１０１側の２つのトランジスタ回路２１１，２１３、及び、第２固定電源１０２側の２つのトランジスタ回路２１２，２１４が共に、ダブルゲートトランジスタから成る。
【００７６】
但し、これは一例に過ぎず、第１固定電源１０１側の２つのトランジスタ回路２１１，２１３及び第２固定電源１０２側の２つのトランジスタ回路２１２，２１４の一方側の２つのトランジスタ回路のみが、ダブルゲートトランジスタから成る構成を採ることも可能である。一方側の２つのトランジスタ回路のみがダブルゲートトランジスタから成るときは、他方側の２つのトランジスタ回路はシングルゲートトランジスタから成る。
【００７７】
第１トランジスタ回路２１１は、ゲート電極同士が共通に接続されたダブルゲート構造の２つのＮチャネルトランジスタＮ11，Ｎ12から成る。ＮチャネルトランジスタＮ11のドレイン電極は、第１トランジスタ回路２１１の出力端Ｔ11となっている。ＮチャネルトランジスタＮ11のソース電極とＮチャネルトランジスタＮ12のドレイン電極とは共通に接続されて、ダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ11となっている。ＮチャネルトランジスタＮ12のソース電極は、第１固定電源１０１に接続されている。
【００７８】
第２トランジスタ回路２１２は、ゲート電極同士が共通に接続されたダブルゲート構造の２つのＰチャネルトランジスタＰ11，Ｐ12から成る。２つのＰチャネルトランジスタＰ11，Ｐ12の共通に接続されたゲート電極は、第２トランジスタ回路２１２の入力端Ｔ12となっている。ＰチャネルトランジスタＰ11のソース電極は、第２固定電源１０２に接続されている。ＰチャネルトランジスタＰ11のドレイン電極とＰチャネルトランジスタＰ12のソース電極とは共通に接続されて、ダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ12となっている。
【００７９】
ＰチャネルトランジスタＰ12のドレイン電極は、第２トランジスタ回路２１２の出力端Ｔ11となっている。第２トランジスタ回路２１２の出力端Ｔ11は、第１トランジスタ回路２１１の出力端Ｔ11でもある。すなわち、ＰチャネルトランジスタＰ12のドレイン電極とＮチャネルトランジスタＮ11のドレイン電極とが共通に接続されて第１，第２トランジスタ回路２１１，２１２の出力端Ｔ11となっている。
【００８０】
第３トランジスタ回路２１３は、ゲート電極同士が共通に接続されたダブルゲート構造の２つのＮチャネルトランジスタＮ13，Ｎ14から成る。ＮチャネルトランジスタＮ13のドレイン電極は、第３トランジスタ回路２１３の出力端Ｔ13となっている。ＮチャネルトランジスタＮ13のソース電極とＮチャネルトランジスタＮ14のドレイン電極とは共通に接続されて、ダブルゲートトランジスタ（Ｎ13，Ｎ14）の共通接続ノードｎ13となっている。ＮチャネルトランジスタＮ14のソース電極は、第１固定電源１０１に接続されている。
【００８１】
第４トランジスタ回路２１４は、ゲート電極同士が共通に接続されたダブルゲート構造の２つのＰチャネルトランジスタＰ13，Ｐ14から成る。２つのＰチャネルトランジスタＰ13，Ｐ14の共通に接続されたゲート電極は、第４トランジスタ回路２１４の入力端Ｔ14となっている。ＰチャネルトランジスタＰ13のソース電極は、第２固定電源１０２に接続されている。ＰチャネルトランジスタＰ13のドレイン電極とＰチャネルトランジスタＰ14のソース電極とは共通に接続されて、ダブルゲートトランジスタ（Ｐ13，Ｐ14）の共通接続ノードｎ14となっている。
【００８２】
ＰチャネルトランジスタＰ14のドレイン電極は、第４トランジスタ回路２１４の出力端Ｔ13となっている。第４トランジスタ回路２１４の出力端Ｔ13は、第３トランジスタ回路２１３の出力端Ｔ13でもある。すなわち、ＰチャネルトランジスタＰ14のドレイン電極とＮチャネルトランジスタＮ13のドレイン電極とが共通に接続されて第３，第４トランジスタ回路２１３，２１４の出力端Ｔ13となっている。また、第３，第４トランジスタ回路２１３，２１４の出力端Ｔ13は、本レベルシフタ回路１００Bの出力端でもある。
【００８３】
上記構成のレベルシフタ回路１００Bにおいて、第２固定電源１０２側の２つのトランジスタ回路、即ち、第２，第４トランジスタ２１２，２１４の各入力端Ｔ12，Ｔ14には、第１，第２入力電圧ＶXIN，ＶINが与えられる。第１，第２入力電圧ＶXIN，ＶINは、高レベルがＶcc、低レベルがＶssの、互いに逆相の電圧である。
【００８４】
この第１，第２入力電圧ＶXIN，ＶINに対して、第１固定電源１０１の電圧は、低電圧側の電圧Ｖssよりも低い電圧、例えば２Ｖssに設定され、第２固定電源１０２の電圧は、高電圧側の電圧Ｖcc以上の電圧、例えば、等しい電圧に設定されている。尚、ここでは、レベルシフタ回路１００B、即ち、第１〜第４トランジスタ回路２１１〜２１４を構成する各トランジスタのソース−ドレイン耐圧を（Ｖcc−Ｖss）として考える。
【００８５】
第１トランジスタ回路２１１の入力端Ｔ15、即ち、ダブルゲートトランジスタ（Ｎ11，Ｎ12）のゲート電極は、第３，第４トランジスタ回路２１３，２１４の出力端Ｔ13に接続されている。また、第３トランジスタ回路２１３の入力端Ｔ16、即ち、ダブルゲートトランジスタ（Ｎ13，Ｎ14）のゲート電極は、第１，第２トランジスタ回路２１１，２１２の出力端Ｔ11に接続されている。
【００８６】
上述したように、本実施形態に係るレベルシフタ回路１００Bは、第１トランジスタ回路２１１、第２トランジスタ回路２１２、第３トランジスタ回路２１３、及び、第４トランジスタ回路２１４の４つのトランジスタ回路がダブルゲートトランジスタから成る特徴に加えて、次の点を特徴としている。
【００８７】
第１トランジスタ回路２１１を構成するダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ11と第３固定電源１０３との間には、スイッチ素子、例えば、第１トランジスタ回路２１１を構成するトランジスタと同導電型であるＮチャネルトランジスタＮ15が接続されている。ＮチャネルトランジスタＮ15は、一方のソース／ドレイン電極がダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ11に接続され、他方のソース／ドレイン電極が第３固定電源１０３に接続されている。
【００８８】
ＮチャネルトランジスタＮ15は、ゲート電極が出力端Ｔ11に接続されている。そして、ＮチャネルトランジスタＮ15は、第２トランジスタ回路２１２が動作状態のときに、導通状態となって第３固定電源１０３の電圧Ｖmを、第１トランジスタ回路２１１のダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ11に与える。ここで、「第２トランジスタ回路２１２が動作状態のとき」とは、第２トランジスタ回路２１２を構成するＰチャネルトランジスタＰ11，Ｐ12が導通状態のときを言う。
【００８９】
第２トランジスタ回路２１２を構成するダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ12と第３固定電源１０３との間には、スイッチ素子、例えば、第２トランジスタ回路２１２を構成するトランジスタと同導電型であるＰチャネルトランジスタＰ15が接続されている。ＰチャネルトランジスタＰ15は、一方のソース／ドレイン電極がダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ12に接続され、他方のソース／ドレイン電極が第３固定電源１０３に接続されている。
【００９０】
ＰチャネルトランジスタＰ15は、ゲート電極に第２入力電圧ＶINが与えられる。そして、ＰチャネルトランジスタＰ15は、第１トランジスタ回路２１１が動作状態のときに、導通状態となって第３固定電源１０３の電圧Ｖmを、第２トランジスタ回路２１２のダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ12に与える。ここで、「第１トランジスタ回路２１１が動作状態のとき」とは、第１トランジスタ回路２１１を構成するＮチャネルトランジスタＮ11，Ｎ12が導通状態のときを言う。
【００９１】
第３トランジスタ回路２１３を構成するダブルゲートトランジスタ（Ｎ13，Ｎ14）の共通接続ノードｎ13と第３固定電源１０３との間には、スイッチ素子、例えば、第３トランジスタ回路２１３を構成するトランジスタと同導電型であるＮチャネルトランジスタＮ16が接続されている。ＮチャネルトランジスタＮ16は、一方のソース／ドレイン電極がダブルゲートトランジスタ（Ｎ13，Ｎ14）の共通接続ノードｎ13に接続され、他方のソース／ドレイン電極が第３固定電源１０３に接続されている。
【００９２】
ＮチャネルトランジスタＮ16は、ゲート電極が出力端Ｔ13に接続されている。そして、ＮチャネルトランジスタＮ16は、第４トランジスタ回路２１４が動作状態のときに、導通状態となって第３固定電源１０３の電圧Ｖmを、第３トランジスタ回路２１３のダブルゲートトランジスタ（Ｎ13，Ｎ14）の共通接続ノードｎ13に与える。ここで、「第４トランジスタ回路２１４が動作状態のとき」とは、第４トランジスタ回路２１４を構成するＰチャネルトランジスタＰ13，Ｐ14が導通状態のときを言う。
【００９３】
第４トランジスタ回路２１４を構成するダブルゲートトランジスタ（Ｐ13，Ｐ14）の共通接続ノードｎ14と第３固定電源１０３との間には、スイッチ素子、例えば、第４トランジスタ回路２１４を構成するトランジスタと同導電型であるＰチャネルトランジスタＰ16が接続されている。ＰチャネルトランジスタＰ16は、一方のソース／ドレイン電極がダブルゲートトランジスタ（Ｐ13，Ｐ14）の共通接続ノードｎ14に接続され、他方のソース／ドレイン電極が第３固定電源１０３に接続されている。
【００９４】
ＰチャネルトランジスタＰ16は、ゲート電極に第１入力電圧ＶXINが与えられる。そして、ＰチャネルトランジスタＰ16は、第３トランジスタ回路２１３が動作状態のときに、導通状態となって第３固定電源１０３の電圧Ｖmを、第４トランジスタ回路２１４のダブルゲートトランジスタ（Ｐ13，Ｐ14）の共通接続ノードｎ14に与える。ここで、「第３トランジスタ回路２１３が動作状態のとき」とは、第３トランジスタ回路２１３を構成するＮチャネルトランジスタＮ13，Ｎ14が導通状態のときを言う。
【００９５】
ここで、第３固定電源１０３の電圧Ｖmとして、第１，第２固定電源１０１，１０２の各電圧の間の値、好ましくは、第１，第２固定電源１０１，１０２の各電圧Ｖcc，２Ｖssの平均値を用いる。本例の場合、Ｖm＝Ｖssとする。また、第１固定電源１０１−第３固定電源１０３間の電圧、及び、第３固定電源１０３−第２固定電源１０２間の電圧を、第１〜第４トランジスタ回路２１１〜２１４を構成する各トランジスタのソース−ドレイン耐圧（Ｖcc−Ｖss）の範囲内の電圧とする。
【００９６】
上記構成のレベルシフタ回路１００Bは、第１実施形態の場合と同様に、最終段のインバータ回路２００との組合せで用いるのが好ましい。最終段のインバータ回路２００は、正側電源２０１の電圧が入力電圧ＶIN，ＶXINの高電圧側と同じ電圧Ｖccに、負側電源２０２の電圧が入力電圧ＶIN，ＶXINの低電圧側と同じ電圧Ｖssにそれぞれ設定されている。従って、前段のレベルシフタ回路１００Bの第１固定電源１０１の電圧２Ｖssは、最終段のインバータ回路２００の負側電源１０２の電圧Ｖssよりも低く、第２固定電源１０２の電圧Ｖccは、最終段のインバータ回路２００の正側電源２０１の電圧Ｖccと等しくなる。
【００９７】
［３−２．回路動作］
続いて、上記構成の第２実施形態に係るレベルシフタ回路１００Bの回路動作について、図６及び図７を用いて説明する。尚、図８には、互いに逆相の２つの入力電圧ＶIN，ＶXIN、レベルシフタ回路１００Bの出力電圧ＶB、及び、最終段のインバータ回路２００の出力電圧ＶOUTの各波形を示す。
【００９８】
先ず、一方の入力電圧ＶINが高レベルＶcc、他方の入力電圧ＶXINが低レベルＶssの場合の回路動作について、図６の動作説明図を用いて説明する。
【００９９】
一方の入力電圧ＶINが高レベルＶcc、他方の入力電圧ＶXINが低レベルＶssのとき、第２トランジスタ回路２１２のＰチャネルトランジスタＰ11，Ｐ12及び第４トランジスタ回路２１４側のＰチャネルトランジスタＰ16が導通状態になる。これにより、第３トランジスタ回路２１３のＮチャネルトランジスタＮ13，Ｎ14及び第１トランジスタ回路２１１側のＮチャネルトランジスタＮ15の各ゲート電位が高レベルＶccとなる。
【０１００】
この動作により、第３トランジスタ回路２１３のＮチャネルトランジスタＮ13，Ｎ14及び第１トランジスタ回路２１１側のＮチャネルトランジスタＮ15が導通状態になるため、本レベルシフタ回路１００Bの出力電圧ＶBは第１固定電源１０１の電圧２Ｖssになる。このとき、Ｖm＝Ｖssであることから、第１トランジスタ回路２１１のダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ11の電位はＶssとなる。また、ＰチャネルトランジスタＰ16の閾値電圧をＶthとすると、第４トランジスタ回路２１４のダブルゲートトランジスタ（Ｐ13，Ｐ14）の共通接続ノードｎ14の電位はＶss＋Ｖthという値となる。
【０１０１】
次に、一方の入力電圧ＶINが低レベルＶss、他方の入力電圧ＶXINが高レベルＶccの場合の回路動作について、図７の動作説明図を用いて説明する。
【０１０２】
一方の入力電圧ＶINが低レベルＶss、他方の入力電圧ＶXINが高レベルＶccのとき、第４トランジスタ回路２１４のＰチャネルトランジスタＰ13，Ｐ14及び第２トランジスタ回路２１２側のＰチャネルトランジスタＰ15が導通状態になる。これにより、第１トランジスタ回路２１１のＮチャネルトランジスタＮ11，Ｐ12及び第３トランジスタ回路２１３側のＮチャネルトランジスタＮ16の各ゲート電位（本レベルシフタ回路１００Bの出力電圧でもある）ＶBが第１固定電源１０１の電圧２Ｖssから第２固定電源１０２の電圧Ｖccへと遷移する。
【０１０３】
第１トランジスタ回路２１１のＮチャネルトランジスタＮ11，Ｎ12のゲート電位が高レベルＶccになることで、これらＮチャネルトランジスタＮ11，Ｎ12が導通状態になる。これにより、第３トランジスタ回路２１３のＮチャネルトランジスタＮ13，Ｎ14のゲート電位が第１固定電源１０１の電圧２Ｖssになるため、これらＮチャネルトランジスタＮ13，Ｎ14が非導通状態になる。このとき、第３トランジスタ回路２１３のダブルゲートトランジスタ（Ｎ13，Ｎ14）の共通接続ノードｎ13の電位はＶssとなる。また、ＰチャネルトランジスタＰ15の閾値電圧をＶthとすると、第２トランジスタ回路２１２のダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ12の電位はＶss＋Ｖthとなる。
【０１０４】
ここで、本レベルシフタ回路１００Bを構成する各トランジスタのソース−ドレイン間電圧について考える。各トランジスタにかかるソース−ドレイン間電圧は、第１固定電源１０１の電圧２Ｖss、第２固定電源１０２の電圧Ｖcc、及び、第３固定電源１０３の電圧Ｖm（＝Ｖss）の各値によって決定される。そして、前述したように、第１固定電源１０１−第３固定電源１０３間の電圧、及び、第３固定電源１０３−第２固定電源１０２間の電圧が、各トランジスタのソース−ドレイン耐圧（本例では、Ｖcc−Ｖss）の範囲内の電圧となるように各電源電圧の値が設定されている。
【０１０５】
このような条件の下で上述した回路動作を行うことで、本レベルシフタ回路１００Bを構成する各トランジスタのソース−ドレイン間電圧を、これらトランジスタのソース−ドレイン耐圧（Ｖcc−Ｖss）の範囲内に抑えつつ、２Ｖss−Ｖccの振幅の出力電圧ＶAを得ることができる。
【０１０６】
［３−３．第２実施形態の作用、効果］
第２実施形態に係るレベルシフタ回路１００Bは、基本的に、第１実施形態に係るレベルシフタ回路１００Aと同様の作用、効果を得ることができる。すなわち、最終段のインバータ回路２００を構成するトランジスタＰ21，Ｎ21のサイズを大きくすることなく、尚且つ、各トランジスタのソース−ドレイン耐圧を維持したまま、最終段のインバータ回路２００の入力電圧の振幅を増大させることができる。
【０１０７】
回路動作上では、次の点で第１実施形態に係るレベルシフタ回路１００Aと異なるものの、得られる作用、効果は同じである。
【０１０８】
具体的には、第２トランジスタ回路２１２が動作状態のとき、第１トランジスタ回路２１１のダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ11に、ＮチャネルトランジスタＮ15を介して第３固定電源１０３の電圧Ｖmを与える。また、第４トランジスタ回路２１４が動作状態のとき、第３トランジスタ回路２１３のダブルゲートトランジスタ（Ｎ13，Ｎ14）の共通接続ノードｎ13に、ＮチャネルトランジスタＮ16を介して第３固定電源１０３の電圧Ｖmを与える。
【０１０９】
このようにすることで、本レベルシフタ回路１００Bを構成する各トランジスタのソース−ドレイン間電圧を、これらトランジスタのソース−ドレイン耐圧（Ｖcc−Ｖss）の範囲内に抑えることができる。従って、本レベルシフタ回路１００Bを構成する各トランジスタのソース−ドレイン耐圧を維持したまま、最終段のインバータ回路２００の入力電圧の振幅を増大させることができる。
【０１１０】
上述したように、第２実施形態に係るレベルシフタ回路１００Bによれば、第１実施形態に係るレベルシフタ回路１００Aと同様の作用、効果を得ることができる。すなわち、レベルシフタ回路１００Bを構成する各トランジスタのソース−ドレイン耐圧を維持したまま、最終段のインバータ回路２００の入力電圧の振幅を増大させることができる。また、最終段のインバータ回路２００の入力電圧の振幅をより増大させることにより、当該インバータ２００を構成するトランジスタＰ21，Ｎ21のサイズを小さくすることが可能になる。更に、定常状態において貫通電流が流れないため、低消費電力化も可能となる。
【０１１１】
＜４．第３実施形態＞
図９は、本開示の第３実施形態に係るレベルシフタ回路の構成の一例を示す回路図である。
【０１１２】
図９に示すように、第３実施形態に係るレベルシフタ回路１００Cは、第１実施形態に係るレベルシフタ回路１００Aと第２実施形態に係るレベルシフタ回路１００Bとの組合せから成る。レベルシフタ回路１００A及びレベルシフタ回路１００Bの配置の順番は任意であるが、本例では、レベルシフタ回路１００Aを前段側（１段目）に、レベルシフタ回路１００Bを後段側（２段目）に配置する構成を採っている。また、第３実施形態に係るレベルシフタ回路１００Cについても、第１，第２実施形態の場合と同様に、最終段のインバータ回路２００との組合せで用いるのが好ましい。
【０１１３】
１段目のレベルシフタ回路１００Aでは、正側電源の電圧を２Ｖccに設定し、負側電源の電圧をＶssに設定している。これにより、１段目のレベルシフタ回路１００Aの出力電圧ＶAとして、２Ｖcc−Ｖssの振幅の電圧が導出される。また、２段目のレベルシフタ回路１００Bでは、正側電源の電圧を２Ｖccに設定し、負側電源の電圧を２Ｖssに設定している。これにより、１段目のレベルシフタ回路１００Bの出力電圧ＶBとして、２Ｖcc−２Ｖssの振幅の電圧が導出される。
【０１１４】
図１０に、入力電圧ＶIN、１段目のレベルシフタ回路１００Aの出力電圧ＶA、２段目のレベルシフタ回路１００Bの出力電圧ＶB、及び、最終段のインバータ回路２００の出力電圧ＶOUTの各波形を示す。
【０１１５】
上述したように、レベルシフタ回路１００Cを複数段（本例では、２段）縦続接続の構成とすることで、当該レベルシフタ回路１００Cを構成する各トランジスタのソース−ドレイン耐圧を維持したまま、最終段のインバータ回路２００の入力電圧の振幅をより増大させることができる。これにより、最終段のインバータ回路２００を構成するトランジスタＰ21，Ｎ21のサイズをより小さくすることが可能になる。また、定常状態において、貫通電流をより確実に抑えることができる、より低消費電力化を図ることができる。
【０１１６】
以上説明した、各実施形態に係るレベルシフタ回路１００A，１００B，１００Cは、一般的なレベルシフタ回路として種々の用途に用いることができる他、例えば、最終段にインバータ回路を有する走査回路において、最終段のインバータ回路の前段回路として用いることができる。また、これらレベルシフタ回路１００A，１００B，１００Cを最終段のインバータ回路の前段回路として走査回路（本開示の走査回路）は、電気光学素子を含む画素が行列状に配置されて成る表示装置、あるいは、光電変換素子を含む画素が行列状に配置されて成る固体撮像装置において、各画素を走査する走査回路として用いることができる。
【０１１７】
以下では、第１，第２，第３実施形態に係るレベルシフタ回路１００A，１００B，１００Cを、最終段のインバータ回路の前段回路として走査回路を搭載する表示装置を本開示の表示装置として説明する。
【０１１８】
＜３．表示装置＞
［３−１．システム構成］
図１１は、本開示の表示装置、例えば、アクティブマトリクス型表示装置の構成の概略を示すシステム構成図である。
【０１１９】
アクティブマトリクス型表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタによって制御する表示装置である。絶縁ゲート型電界効果トランジスタとしては、典型的には、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）が用いられる。
【０１２０】
ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子を、画素（画素回路）の発光素子として用いるアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明する。
【０１２１】
図１１に示すように、本例に係る有機ＥＬ表示装置１０は、有機ＥＬ素子を含む複数の画素２０が行列状に２次元配置されてなる画素アレイ部３０と、当該画素アレイ部３０の周辺に配置される駆動回路部とを有する構成となっている。駆動回路部は、書込み走査回路４０、電源供給走査回路５０、及び、信号出力回路６０等から成り、画素アレイ部３０の各画素２０を駆動する。
【０１２２】
ここで、有機ＥＬ表示装置１０がカラー表示対応の場合は、カラー画像を形成する単位となる１つの画素（単位画素）は複数の副画素（サブピクセル）から構成され、この副画素の各々が図１１の画素２０に相当することになる。より具体的には、カラー表示対応の表示装置では、１つの画素は、例えば、赤色（Ｒｅｄ；Ｒ）光を発光する副画素、緑色（Ｇｒｅｅｎ；Ｇ）光を発光する副画素、青色（Ｂｌｕｅ；Ｂ）光を発光する副画素の３つの副画素から構成される。
【０１２３】
但し、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素に更に１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色（Ｗｈｉｔｅ；Ｗ）光を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。
【０１２４】
画素アレイ部３０には、ｍ行ｎ列の画素２０の配列に対して、行方向（画素行に沿った方向／画素行の画素の配列方向）に沿って走査線３１1〜３１mと電源供給線３２1〜３２mとが画素行毎に配線されている。更に、ｍ行ｎ列の画素２０の配列に対して、列方向（画素列に沿った方向／画素列の画素の配列方向）に沿って信号線３３1〜３３nが画素列毎に配線されている。
【０１２５】
走査線３１1〜３１mは、書込み走査回路４０の対応する行の出力端にそれぞれ接続されている。電源供給線３２1〜３２mは、電源供給走査回路５０の対応する行の出力端にそれぞれ接続されている。信号線３３1〜３３nは、信号出力回路６０の対応する列の出力端にそれぞれ接続されている。
【０１２６】
画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機ＥＬ表示装置１０は、平面型（フラット型）のパネル構造となっている。画素アレイ部３０の各画素２０の駆動回路は、アモルファスシリコンＴＦＴまたは低温ポリシリコンＴＦＴを用いて形成することができる。
【０１２７】
書込み走査回路４０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ回路等によって構成されている。この書込み走査回路４０は、画素アレイ部３０の各画素２０への映像信号の信号電圧の書込みに際し、走査線３１（３１1〜３１m）に対して書込み走査信号ＷＳ（ＷＳ1〜ＷＳ m）を順次供給することによって画素アレイ部３０の各画素２０を行単位で順番に走査（線順次走査）する。
【０１２８】
電源供給走査回路５０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ回路等によって構成されている。この電源供給走査回路５０は、書込み走査回路４０による線順次走査に同期して、第１電源電位Ｖccpと当該第１電源電位Ｖccpよりも低い第２電源電位Ｖiniとで切り替わることが可能な電源電位ＤＳ（ＤＳ1〜ＤＳm）を電源供給線３２（３２1〜３２m）に供給する。電源電位ＤＳのＶccp／Ｖiniの切替えにより、画素２０の発光／非発光の制御が行なわれる。
【０１２９】
信号出力回路６０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖsigと基準電圧Ｖofsとを選択的に出力する。ここで、基準電圧Ｖofsは、映像信号の信号電圧Ｖsigの基準となる電位（例えば、映像信号の黒レベルに相当する電位）である。
【０１３０】
信号出力回路６０から出力される信号電圧Ｖsig／基準電圧Ｖofsは、信号線３３（３３1〜３３n）を介して画素アレイ部３０の各画素２０に対して、書込み走査回路４０による走査によって選択された画素行の単位で書き込まれる。すなわち、信号出力回路６０は、信号電圧Ｖsigを行（ライン）単位で書き込む線順次書込みの駆動形態を採っている。
【０１３１】
［３−２．画素回路］
図１２は、画素（画素回路）２０の具体的な回路構成の一例を示す回路図である。画素２０の発光部は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機ＥＬ素子２１から成る。
【０１３２】
図１２に示すように、画素２０は、有機ＥＬ素子２１と、有機ＥＬ素子２１に電流を流すことによって当該有機ＥＬ素子２１を駆動する駆動回路とによって構成されている。有機ＥＬ素子２１は、全ての画素２０に対して共通に配線された共通電源供給線３４にカソード電極が接続されている。
【０１３３】
有機ＥＬ素子２１を駆動する駆動回路は、駆動トランジスタ２２、書込みトランジスタ２３、及び、保持容量２４を有する構成となっている。駆動トランジスタ２２及び書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いることができる。但し、ここで示した、駆動トランジスタ２２及び書込みトランジスタ２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【０１３４】
駆動トランジスタ２２は、一方の電極（ソース／ドレイン電極）が有機ＥＬ素子２１のアノード電極に接続され、他方の電極（ソース／ドレイン電極）が電源供給線３２（３２1〜３２m）に接続されている。
【０１３５】
書込みトランジスタ２３は、一方の電極（ソース／ドレイン電極）が信号線３３（３３1〜３３n）に接続され、他方の電極（ソース／ドレイン電極）が駆動トランジスタ２２のゲート電極に接続されている。また、書込みトランジスタ２３のゲート電極は、走査線３１（３１1〜３１m）に接続されている。
【０１３６】
駆動トランジスタ２２及び書込みトランジスタ２３において、一方の電極とは、ソース／ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン／ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。
【０１３７】
保持容量２４は、一方の電極が駆動トランジスタ２２のゲート電極に接続され、他方の電極が駆動トランジスタ２２の他方の電極、及び、有機ＥＬ素子２１のアノード電極に接続されている。
【０１３８】
上記構成の画素２０において、書込みトランジスタ２３は、書込み走査回路４０から走査線３１を通してゲート電極に印加されるＨｉｇｈアクティブの書込み走査信号ＷＳに応答して導通状態となる。これにより、書込みトランジスタ２３は、信号線３３を通して信号出力回路６０から供給される、輝度情報に応じた映像信号の信号電圧Ｖsigまたは基準電圧Ｖofsをサンプリングして画素２０内に書き込む。書込みトランジスタ２３によって書き込まれた信号電圧Ｖsigまたは基準電圧Ｖofsは、駆動トランジスタ２２のゲート電極に印加されるとともに保持容量２４に保持される。
【０１３９】
駆動トランジスタ２２は、電源供給線３２（３２1〜３２m）の電源電位ＤＳが第１電源電位Ｖccpにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ２２は、電源供給線３２から電流の供給を受けて有機ＥＬ素子２１を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ２２は、飽和領域で動作することにより、保持容量２４に保持された信号電圧Ｖsigの電圧値に応じた電流値の駆動電流を有機ＥＬ素子２１に供給し、当該有機ＥＬ素子２１を電流駆動することによって発光させる。
【０１４０】
駆動トランジスタ２２は更に、電源電位ＤＳが第１電源電位Ｖccpから第２電源電位Ｖiniに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ２２は、有機ＥＬ素子２１への駆動電流の供給を停止し、有機ＥＬ素子２１を非発光状態にする。すなわち、駆動トランジスタ２２は、有機ＥＬ素子２１の発光／非発光を制御するトランジスタとしての機能をも併せ持っている。
【０１４１】
この駆動トランジスタ２２のスイッチング動作により、有機ＥＬ素子２１が非発光状態となる期間（非発光期間）を設け、有機ＥＬ素子２１の発光期間と非発光期間の割合（デューティ）を制御することができる。このデューティ制御により、１表示フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に、動画の画品位をより優れたものとすることができる。
【０１４２】
電源供給走査回路５０から電源供給線３２を通して選択的に供給される第１，第２電源電位Ｖccp，Ｖiniのうち、第１電源電位Ｖccpは有機ＥＬ素子２１を発光駆動する駆動電流を駆動トランジスタ２２に供給するための電源電位である。また、第２電源電位Ｖiniは、有機ＥＬ素子２１に対して逆バイアスを掛けるための電源電位である。この第２電源電位Ｖiniは、基準電圧Ｖofsよりも低い電位、例えば、駆動トランジスタ２２の閾値電圧をＶthとするときＶofs−Ｖthよりも低い電位、好ましくは、Ｖofs−Ｖthよりも十分に低い電位に設定される。
【０１４３】
［３−３．走査回路］
以上説明した有機ＥＬ表示装置１０において、画素アレイ部３０の周辺回路である書込み走査回路４０や電源供給走査回路５０の最終段のインバータ回路の前段回路として、先述した第１，第２，第３実施形態に係るレベルシフタ回路１００A，１００B，１００Cを用いることができる。
【０１４４】
ここでは、一例として、第１，第２，第３実施形態に係るレベルシフタ回路１００A，１００B，１００Cを、書込み走査回路４０の最終段のインバータ回路の前段回路として用いる場合を例に挙げて説明する。
【０１４５】
図１３は、書込み走査回路４０の構成の一例を示すブロック図である。
【０１４６】
図１３に示すように、書込み走査回路４０は、例えば、シフトレジスタ回路４１、ロジック回路群４２、レベルシフタ回路群４３、及び、最終段のインバータ回路群４４によって構成されている。シフトレジスタ回路４１は、画素アレイ部３０の行数ｍに対応した段数のシフト段（転送段／単位回路）が縦続接続された構成となっており、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトし、各シフト段から順次シフトパルスを出力する。
【０１４７】
ロジック回路群４２、レベルシフタ回路群４３、及び、インバータ回路群４４は各々、画素アレイ部３０の行数ｍに対応した数のロジック回路４２1〜４２m、レベルシフタ回路４３1〜４３m、及び、最終段のインバータ回路４４1〜４４mから成る。
【０１４８】
ロジック回路群４２の各ロジック回路４２1〜４２mは、シフトレジスタ回路４１の対応するシフト段から出力されるシフトパルスを、所定のタイミングの走査パルスにタイミング調整する。レベルシフタ回路群４３の各レベルシフタ回路４３1〜４３mは、論理レベルの走査パルスを、それよりも高いレベルの走査パルスにレベルシフト（レベル変換）する。最終段のインバータ回路群４４の各インバータ回路４４1〜４４mは、レベルシフト後の走査パルスを、極性反転して書込み走査信号（パルス）ＷＳ1〜ＷＳ mとして画素アレイ部３０の走査線３１1〜３１ mに供給する。
【０１４９】
上記構成の書込み走査回路４０において、その最終段段のインバータ回路群４４のインバータ回路４４1〜４４mの各々として、先述した各実施形態に係るレベルシフタ回路１００A，１００B，１００Cを用いることができる。これらレベルシフタ回路１００A，１００B，１００Cは、先述したように、当該レベルシフタ回路を構成する各トランジスタのソース−ドレイン耐圧を維持したまま、最終段のインバータ回路２００に入力する電圧の振幅を増大させることができる。
【０１５０】
そして、最終段のインバータ回路２００を構成するトランジスタＰ21，Ｎ21のゲート−ソース間電圧を上げ、最終段のインバータ回路２００の抵抗（即ち、トランジスタＰ21，Ｎ21のオン抵抗）を下げることで、表示パネル７０の大型化が可能になる。より具体的には、表示パネル７０の大型化によって走査線３１1〜３１mの負荷が大きくなり、その負荷の影響で書込み走査パルスＷＳ1〜ＷＳ mの波形が鈍ってしまう訳であるが、最終段のインバータ回路２００の抵抗が下がることにより、負荷の影響を最小限に抑えることができる。従って、表示パネル７０の大型化が可能になる。
【０１５１】
また、最終段のインバータ回路２００の入力電圧の振幅をより増大させることで、当該インバータ２００を構成するトランジスタＰ21，Ｎ21のサイズを小さくすることが可能になる。これにより、レベルシフタ回路１００A，１００B，１００Cの回路規模、ひいては、これらレベルシフタ回路１００A，１００B，１００Cを画素アレイ部３０の画素行の行数分を有する書込み走査回路４０や電源供給走査回路５０の回路規模の縮小化を図ることができる。
【０１５２】
その結果、書込み走査回路４０や電源供給走査回路５０を、例えば図１１に示すように、画素アレイ部３０と同じ表示パネル７０上に搭載して成る有機ＥＬ表示装置にあっては、表示パネル７０の狭額縁化が可能になる。また、書込み走査回路４０や電源供給走査回路５０をドライバＩＣとして表示パネル７０外に配する構成を採る有機ＥＬ表示装置にあっては、当該ドライバＩＣの小型化を図ることができる。
【０１５３】
［３−４．その他］
上述した有機ＥＬ表示装置では、画素２０が２つのＮチャネルのトランジスタ２２，２３及び１つの保持容量２４から成る回路構成の場合を例に挙げて説明したが、画素２０としてはこの回路構成のものに限られるものではない。すなわち、例えば、駆動トランジスタ２２としてＰチャネル型のＴＦＴを用いた回路構成や、有機ＥＬ素子２１の容量不足分を補い、保持容量２４に対する映像信号の書込みゲインを高めるための補助容量を有する回路構成の画素２０であってもよい。更には、基準電圧Ｖofsや第２電源電位Ｖiniを選択的に書き込むためのスイッチングトランジスタなどを別途有する回路構成の画素２０などであってもよい。
【０１５４】
また、上記の適用例では、画素２０の電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本開示の技術はこの適用例に限られるものではない。具体的には、本開示の技術は、無機ＥＬ素子、ＬＥＤ素子、半導体レーザー素子など、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置の他、液晶表示装置やプラズマ表示装置など、走査回路を有する表示装置全般に対して適用可能である。更には、表示装置に限らず、固体撮像装置など、走査回路を有する装置全般に対して適用可能である。
【０１５５】
＜４．電子機器＞
以上説明した本開示のバッファ回路を出力段に用いる走査回路を搭載する表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示部（表示装置）として用いることが可能である。
【０１５６】
先述した各実施形態の説明から明らかなように、本開示のレベルシフタ回路を最終段のインバータ回路の前段回路として用いる走査回路は、例えば、画素アレイ部と同じ表示パネルに搭載される表示装置にあっては、表示パネルの狭額縁化を図ることができる。従って、表示部を有するあらゆる分野の電子機器において、その表示部として、本開示のレベルシフタ回路を最終段のインバータ回路の前段回路として用いる走査回路を搭載する表示装置を用いることで、電子機器本体の小型化を図ることができる。
【０１５７】
これらの電子機器としては、例えば、テレビジョンセット、デジタルカメラ、ビデオカメラ等の他、ＰＤＡ（Personal Digital Assistant）、ゲーム機、ノート型パーソナルコンピュータ、電子書籍等の携帯情報機器、携帯電話機等の携帯通信機器などを例示することができる。
【０１５８】
＜５．本開示の構成＞
尚、本開示は以下のような構成を採ることができる。
（１）第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、第１導電型のトランジスタから成る第３トランジスタ回路と第２導電型のトランジスタから成る第４トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続されており、
前記第２トランジスタ回路の入力端には第１入力電圧が与えられ、前記第４トランジスタ回路の入力端には第２入力電圧が与えられ、
前記第１トランジスタ回路の入力端が前記第３，第４トランジスタ回路の出力端に接続され、前記第３トランジスタ回路の入力端が前記第１，第２トランジスタ回路の出力端に接続されており、
第１固定電源側の２つのトランジスタ回路及び第２固定電源側の２つのトランジスタ回路の少なくとも一方側の２つのトランジスタ回路はダブルゲートトランジスタから成り、
一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を有する
レベルシフタ回路。
（２）第１固定電源−第３固定電源間の電圧及び第３固定電源−第２固定電源間の電圧は、前記第１乃至第４トランジスタ回路を構成する各トランジスタのソース−ドレイン耐圧の範囲内の電圧である
前記（１）に記載のレベルシフタ回路。
（３）第１入力電圧と第２入力電圧とは互いに逆相の電圧である
前記（１）または前記（２）に記載のレベルシフタ回路。
（４）第３固定電源の電圧は、第１固定電源及び第２固定電源の各電圧の間の値である
前記（１）から前記（３）のいずれかに記載のレベルシフタ回路。
（５）第３固定電源の電圧は、第１固定電源及び第２固定電源の各電圧の平均値である
前記（４）に記載のレベルシフタ回路。
（６）前記スイッチ素子は、前記他方の電源側の２つのトランジスタ回路を構成するトランジスタと同導電型のトランジスタである
前記（１）から前記（５）のいずれかに記載のレベルシフタ回路。
（７）前記スイッチ素子は、第１入力電圧または第２入力電圧をゲート入力とする
前記（１）から前記（６）のいずれかに記載のレベルシフタ回路。
（８）前記第３，第４トランジスタ回路の共通接続ノードには最終段のインバータ回路が接続されている
前記（１）から前記（７）のいずれかに記載のレベルシフタ回路。
（９）第１固定電源は正側電源、第２固定電源は負側電源であり、
第１導電型のトランジスタはＰチャネル型のトランジスタ、第２導電型のトランジスタはＮチャネル型のトランジスタである
前記（１）から前記（８）のいずれかに記載のレベルシフタ回路。
（１０）第１固定電源の電圧は、第１，第２入力電圧の高電圧側の電圧よりも高く、
第２固定電源の電圧は、第１，第２入力電圧の低電圧側の電圧以下である
前記（９）に記載のレベルシフタ回路。
（１１）第１固定電源の電圧は、前記最終段のインバータ回路の正側電源の電圧よりも高く、
第２固定電源の電圧は、前記最終段のインバータ回路の負側電源の電圧と等しい
前記（９）に記載のレベルシフタ回路。
（１２）第１固定電源は負側電源、第２固定電源は正側電源であり、
第１導電型のトランジスタはＮチャネル型のトランジスタ、第２導電型のトランジスタはＰチャネル型のトランジスタである
前記（１）から前記（８）のいずれかに記載のレベルシフタ回路。
（１３）第１固定電源の電圧は、第１，第２入力電圧の低電圧側の電圧よりも低く、
第２固定電源の電圧は、第１，第２入力電圧の高電圧側の電圧以上である
前記（１２）に記載のレベルシフタ回路。
（１４）第１固定電源の電圧は、前記最終段のインバータ回路の負側電源の電圧よりも低く、
第２固定電源の電圧は、前記最終段のインバータ回路の正側電源の電圧と等しい
前記（１２）に記載のレベルシフタ回路。
（１５）最終段にインバータ回路を、当該インバータ回路の前段にレベルシフタ回路を有し、
前記レベルシフタ回路は、
第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、第１導電型のトランジスタから成る第３トランジスタ回路と第２導電型のトランジスタから成る第４トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続されており、
前記第２トランジスタ回路の入力端には第１入力電圧が与えられ、前記第４トランジスタ回路の入力端には第２入力電圧が与えられ、
前記第１トランジスタ回路の入力端が前記第３，第４トランジスタ回路の出力端に接続され、前記第３トランジスタ回路の入力端が前記第１，第２トランジスタ回路の出力端に接続されており、
第１固定電源側の２つのトランジスタ回路及び第２固定電源側の２つのトランジスタ回路の少なくとも一方側の２つのトランジスタ回路はダブルゲートトランジスタから成り、
一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を有する
走査回路。
（１６）電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、
最終段にインバータ回路を、当該インバータ回路の前段にレベルシフタ回路を有し、前記画素アレイ部の各画素を走査する走査回路と
を備え、
前記レベルシフタ回路は、
第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、第１導電型のトランジスタから成る第３トランジスタ回路と第２導電型のトランジスタから成る第４トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続されており、
前記第２トランジスタ回路の入力端には第１入力電圧が与えられ、前記第４トランジスタ回路の入力端には第２入力電圧が与えられ、
前記第１トランジスタ回路の入力端が前記第３，第４トランジスタ回路の出力端に接続され、前記第３トランジスタ回路の入力端が前記第１，第２トランジスタ回路の出力端に接続されており、
第１固定電源側の２つのトランジスタ回路及び第２固定電源側の２つのトランジスタ回路の少なくとも一方側の２つのトランジスタ回路はダブルゲートトランジスタから成り、
一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を有する
表示装置。
（１７）電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、
最終段にインバータ回路を、当該インバータ回路の前段にレベルシフタ回路を有し、前記画素アレイ部の各画素を走査する走査回路と
を備え、
前記レベルシフタ回路は、
第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、第１導電型のトランジスタから成る第３トランジスタ回路と第２導電型のトランジスタから成る第４トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続されており、
前記第２トランジスタ回路の入力端には第１入力電圧が与えられ、前記第４トランジスタ回路の入力端には第２入力電圧が与えられ、
前記第１トランジスタ回路の入力端が前記第３，第４トランジスタ回路の出力端に接続され、前記第３トランジスタ回路の入力端が前記第１，第２トランジスタ回路の出力端に接続されており、
第１固定電源側の２つのトランジスタ回路及び第２固定電源側の２つのトランジスタ回路の少なくとも一方側の２つのトランジスタ回路はダブルゲートトランジスタから成り、
一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を有する
表示装置を有する電子機器。
【符号の説明】
【０１５９】
１０・・・有機ＥＬ表示装置、２０・・・画素、２１・・・有機ＥＬ素子、２２・・・駆動トランジスタ、２３・・・書込みトランジスタ、２４・・・保持容量、３０・・・画素アレイ部、４０・・・書込み走査回路、４１・・・シフトレジスタ回路、４２・・・ロジック回路群、４３・・・レベルシフタ回路群、４４・・・インバータ回路群、５０・・・電源供給走査回路、６０・・・信号出力回路、１００A，１００B，１００C・・・レベルシフタ回路、２００・・・最終段のインバータ回路
【特許請求の範囲】
【請求項１】
第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、第１導電型のトランジスタから成る第３トランジスタ回路と第２導電型のトランジスタから成る第４トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続されており、
前記第２トランジスタ回路の入力端には第１入力電圧が与えられ、前記第４トランジスタ回路の入力端には第２入力電圧が与えられ、
前記第１トランジスタ回路の入力端が前記第３，第４トランジスタ回路の出力端に接続され、前記第３トランジスタ回路の入力端が前記第１，第２トランジスタ回路の出力端に接続されており、
第１固定電源側の２つのトランジスタ回路及び第２固定電源側の２つのトランジスタ回路の少なくとも一方側の２つのトランジスタ回路はダブルゲートトランジスタから成り、
一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を有する
レベルシフタ回路。
【請求項２】
第１固定電源−第３固定電源間の電圧及び第３固定電源−第２固定電源間の電圧は、前記第１乃至第４トランジスタ回路を構成する各トランジスタのソース−ドレイン耐圧の範囲内の電圧である
請求項１に記載のレベルシフタ回路。
【請求項３】
第１入力電圧と第２入力電圧とは互いに逆相の電圧である
請求項１に記載のレベルシフタ回路。
【請求項４】
第３固定電源の電圧は、第１固定電源及び第２固定電源の各電圧の間の値である
請求項１に記載のレベルシフタ回路。
【請求項５】
第３固定電源の電圧は、第１固定電源及び第２固定電源の各電圧の平均値である
請求項４に記載のレベルシフタ回路。
【請求項６】
前記スイッチ素子は、前記他方の電源側の２つのトランジスタ回路を構成するトランジスタと同導電型のトランジスタである
請求項１に記載のレベルシフタ回路。
【請求項７】
前記スイッチ素子は、第１入力電圧または第２入力電圧をゲート入力とする
請求項１に記載のレベルシフタ回路。
【請求項８】
前記第３，第４トランジスタ回路の共通接続ノードには最終段のインバータ回路が接続されている
請求項１に記載のレベルシフタ回路。
【請求項９】
第１固定電源は正側電源、第２固定電源は負側電源であり、
第１導電型のトランジスタはＰチャネル型のトランジスタ、第２導電型のトランジスタはＮチャネル型のトランジスタである
請求項１に記載のレベルシフタ回路。
【請求項１０】
第１固定電源の電圧は、第１，第２入力電圧の高電圧側の電圧よりも高く、
第２固定電源の電圧は、第１，第２入力電圧の低電圧側の電圧以下である
請求項９に記載のレベルシフタ回路。
【請求項１１】
第１固定電源の電圧は、前記最終段のインバータ回路の正側電源の電圧よりも高く、
第２固定電源の電圧は、前記最終段のインバータ回路の負側電源の電圧と等しい
請求項９に記載のレベルシフタ回路。
【請求項１２】
第１固定電源は負側電源、第２固定電源は正側電源であり、
第１導電型のトランジスタはＮチャネル型のトランジスタ、第２導電型のトランジスタはＰチャネル型のトランジスタである
請求項１に記載のレベルシフタ回路。
【請求項１３】
第１固定電源の電圧は、第１，第２入力電圧の低電圧側の電圧よりも低く、
第２固定電源の電圧は、第１，第２入力電圧の高電圧側の電圧以上である
請求項１２に記載のレベルシフタ回路。
【請求項１４】
第１固定電源の電圧は、前記最終段のインバータ回路の負側電源の電圧よりも低く、
第２固定電源の電圧は、前記最終段のインバータ回路の正側電源の電圧と等しい
請求項１２に記載のレベルシフタ回路。
【請求項１５】
最終段にインバータ回路を、当該インバータ回路の前段にレベルシフタ回路を有し、
前記レベルシフタ回路は、
第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、第１導電型のトランジスタから成る第３トランジスタ回路と第２導電型のトランジスタから成る第４トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続されており、
前記第２トランジスタ回路の入力端には第１入力電圧が与えられ、前記第４トランジスタ回路の入力端には第２入力電圧が与えられ、
前記第１トランジスタ回路の入力端が前記第３，第４トランジスタ回路の出力端に接続され、前記第３トランジスタ回路の入力端が前記第１，第２トランジスタ回路の出力端に接続されており、
第１固定電源側の２つのトランジスタ回路及び第２固定電源側の２つのトランジスタ回路の少なくとも一方側の２つのトランジスタ回路はダブルゲートトランジスタから成り、
一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を有する
走査回路。
【請求項１６】
電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、
最終段にインバータ回路を、当該インバータ回路の前段にレベルシフタ回路を有し、前記画素アレイ部の各画素を走査する走査回路と
を備え、
前記レベルシフタ回路は、
第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、第１導電型のトランジスタから成る第３トランジスタ回路と第２導電型のトランジスタから成る第４トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続されており、
前記第２トランジスタ回路の入力端には第１入力電圧が与えられ、前記第４トランジスタ回路の入力端には第２入力電圧が与えられ、
前記第１トランジスタ回路の入力端が前記第３，第４トランジスタ回路の出力端に接続され、前記第３トランジスタ回路の入力端が前記第１，第２トランジスタ回路の出力端に接続されており、
第１固定電源側の２つのトランジスタ回路及び第２固定電源側の２つのトランジスタ回路の少なくとも一方側の２つのトランジスタ回路はダブルゲートトランジスタから成り、
一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を有する
表示装置。
【請求項１７】
電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、
最終段にインバータ回路を、当該インバータ回路の前段にレベルシフタ回路を有し、前記画素アレイ部の各画素を走査する走査回路と
を備え、
前記レベルシフタ回路は、
第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、第１導電型のトランジスタから成る第３トランジスタ回路と第２導電型のトランジスタから成る第４トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続されており、
前記第２トランジスタ回路の入力端には第１入力電圧が与えられ、前記第４トランジスタ回路の入力端には第２入力電圧が与えられ、
前記第１トランジスタ回路の入力端が前記第３，第４トランジスタ回路の出力端に接続され、前記第３トランジスタ回路の入力端が前記第１，第２トランジスタ回路の出力端に接続されており、
第１固定電源側の２つのトランジスタ回路及び第２固定電源側の２つのトランジスタ回路の少なくとも一方側の２つのトランジスタ回路はダブルゲートトランジスタから成り、
一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を有する
表示装置を有する電子機器。
【請求項１】
第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、第１導電型のトランジスタから成る第３トランジスタ回路と第２導電型のトランジスタから成る第４トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続されており、
前記第２トランジスタ回路の入力端には第１入力電圧が与えられ、前記第４トランジスタ回路の入力端には第２入力電圧が与えられ、
前記第１トランジスタ回路の入力端が前記第３，第４トランジスタ回路の出力端に接続され、前記第３トランジスタ回路の入力端が前記第１，第２トランジスタ回路の出力端に接続されており、
第１固定電源側の２つのトランジスタ回路及び第２固定電源側の２つのトランジスタ回路の少なくとも一方側の２つのトランジスタ回路はダブルゲートトランジスタから成り、
一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を有する
レベルシフタ回路。
【請求項２】
第１固定電源−第３固定電源間の電圧及び第３固定電源−第２固定電源間の電圧は、前記第１乃至第４トランジスタ回路を構成する各トランジスタのソース−ドレイン耐圧の範囲内の電圧である
請求項１に記載のレベルシフタ回路。
【請求項３】
第１入力電圧と第２入力電圧とは互いに逆相の電圧である
請求項１に記載のレベルシフタ回路。
【請求項４】
第３固定電源の電圧は、第１固定電源及び第２固定電源の各電圧の間の値である
請求項１に記載のレベルシフタ回路。
【請求項５】
第３固定電源の電圧は、第１固定電源及び第２固定電源の各電圧の平均値である
請求項４に記載のレベルシフタ回路。
【請求項６】
前記スイッチ素子は、前記他方の電源側の２つのトランジスタ回路を構成するトランジスタと同導電型のトランジスタである
請求項１に記載のレベルシフタ回路。
【請求項７】
前記スイッチ素子は、第１入力電圧または第２入力電圧をゲート入力とする
請求項１に記載のレベルシフタ回路。
【請求項８】
前記第３，第４トランジスタ回路の共通接続ノードには最終段のインバータ回路が接続されている
請求項１に記載のレベルシフタ回路。
【請求項９】
第１固定電源は正側電源、第２固定電源は負側電源であり、
第１導電型のトランジスタはＰチャネル型のトランジスタ、第２導電型のトランジスタはＮチャネル型のトランジスタである
請求項１に記載のレベルシフタ回路。
【請求項１０】
第１固定電源の電圧は、第１，第２入力電圧の高電圧側の電圧よりも高く、
第２固定電源の電圧は、第１，第２入力電圧の低電圧側の電圧以下である
請求項９に記載のレベルシフタ回路。
【請求項１１】
第１固定電源の電圧は、前記最終段のインバータ回路の正側電源の電圧よりも高く、
第２固定電源の電圧は、前記最終段のインバータ回路の負側電源の電圧と等しい
請求項９に記載のレベルシフタ回路。
【請求項１２】
第１固定電源は負側電源、第２固定電源は正側電源であり、
第１導電型のトランジスタはＮチャネル型のトランジスタ、第２導電型のトランジスタはＰチャネル型のトランジスタである
請求項１に記載のレベルシフタ回路。
【請求項１３】
第１固定電源の電圧は、第１，第２入力電圧の低電圧側の電圧よりも低く、
第２固定電源の電圧は、第１，第２入力電圧の高電圧側の電圧以上である
請求項１２に記載のレベルシフタ回路。
【請求項１４】
第１固定電源の電圧は、前記最終段のインバータ回路の負側電源の電圧よりも低く、
第２固定電源の電圧は、前記最終段のインバータ回路の正側電源の電圧と等しい
請求項１２に記載のレベルシフタ回路。
【請求項１５】
最終段にインバータ回路を、当該インバータ回路の前段にレベルシフタ回路を有し、
前記レベルシフタ回路は、
第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、第１導電型のトランジスタから成る第３トランジスタ回路と第２導電型のトランジスタから成る第４トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続されており、
前記第２トランジスタ回路の入力端には第１入力電圧が与えられ、前記第４トランジスタ回路の入力端には第２入力電圧が与えられ、
前記第１トランジスタ回路の入力端が前記第３，第４トランジスタ回路の出力端に接続され、前記第３トランジスタ回路の入力端が前記第１，第２トランジスタ回路の出力端に接続されており、
第１固定電源側の２つのトランジスタ回路及び第２固定電源側の２つのトランジスタ回路の少なくとも一方側の２つのトランジスタ回路はダブルゲートトランジスタから成り、
一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を有する
走査回路。
【請求項１６】
電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、
最終段にインバータ回路を、当該インバータ回路の前段にレベルシフタ回路を有し、前記画素アレイ部の各画素を走査する走査回路と
を備え、
前記レベルシフタ回路は、
第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、第１導電型のトランジスタから成る第３トランジスタ回路と第２導電型のトランジスタから成る第４トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続されており、
前記第２トランジスタ回路の入力端には第１入力電圧が与えられ、前記第４トランジスタ回路の入力端には第２入力電圧が与えられ、
前記第１トランジスタ回路の入力端が前記第３，第４トランジスタ回路の出力端に接続され、前記第３トランジスタ回路の入力端が前記第１，第２トランジスタ回路の出力端に接続されており、
第１固定電源側の２つのトランジスタ回路及び第２固定電源側の２つのトランジスタ回路の少なくとも一方側の２つのトランジスタ回路はダブルゲートトランジスタから成り、
一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を有する
表示装置。
【請求項１７】
電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、
最終段にインバータ回路を、当該インバータ回路の前段にレベルシフタ回路を有し、前記画素アレイ部の各画素を走査する走査回路と
を備え、
前記レベルシフタ回路は、
第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、第１導電型のトランジスタから成る第３トランジスタ回路と第２導電型のトランジスタから成る第４トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続されており、
前記第２トランジスタ回路の入力端には第１入力電圧が与えられ、前記第４トランジスタ回路の入力端には第２入力電圧が与えられ、
前記第１トランジスタ回路の入力端が前記第３，第４トランジスタ回路の出力端に接続され、前記第３トランジスタ回路の入力端が前記第１，第２トランジスタ回路の出力端に接続されており、
第１固定電源側の２つのトランジスタ回路及び第２固定電源側の２つのトランジスタ回路の少なくとも一方側の２つのトランジスタ回路はダブルゲートトランジスタから成り、
一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を有する
表示装置を有する電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−１０６１２１（Ｐ２０１３−１０６１２１Ａ）
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１１−２４７１４１（Ｐ２０１１−２４７１４１）
【出願日】平成２３年１１月１１日（２０１１．１１．１１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年１１月１１日（２０１１．１１．１１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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