説明

レベルシフト回路およびスイッチング電源装置

【課題】 高耐圧プロセスを使用することなく、回路的に高耐圧化したレベルシフト回路を実現できるようにする。
【解決手段】 一対のCMOSインバータを有し一方のインバータの出力ノードを他方のインバータのPチャネル型MOSトランジスタのゲート端子に交差結合してなるラッチ回路(22)と、該ラッチ回路のいずれか一方の出力ノードに接続されたCMOSインバータからなる出力段(23)とを有するレベルシフト回路において、ラッチ回路を構成する一対のCMOSインバータの各Pチャネル型のMOSトランジスタ(Mp1,Mp2)とNチャネル型のMOSトランジスタ(Mn1,Mn2)との間に、ゲート端子が電源電圧と接地電位の中間の電位が印加される第3電圧端子(FGND)に接続されたPチャネル型のMOSトランジスタ(Mp4,Mp5)をそれぞれ直列形態で設けた。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、回路的に高耐圧化したレベルシフト回路に関し、例えばスイッチング電源装置を構成するスイッチング素子をオン、オフ駆動する駆動回路に用いて好適なレベルシフト回路に関する。
【背景技術】
【0002】
直流入力電圧を変換して異なる電位の直流電圧を出力する回路としてスイッチング・レギュレータ方式のDC−DCコンバータがある。かかるDC−DCコンバータには、電池などの直流電源から供給される直流電圧をインダクタ(コイル)に印加して電流を流しコイルにエネルギーを蓄積させる駆動用スイッチング素子と、該駆動用スイッチング素子がオフされているエネルギー放出期間にコイルの電流を整流する整流素子と、上記駆動用スイッチング素子をオン、オフ制御する制御回路を備えたDC−DCコンバータがある。
【0003】
従来、スイッチング・レギュレータ方式のDC−DCコンバータには、インダクタに電流を流す駆動用スイッチング素子としてPチャネルMOSFET(絶縁ゲート型電界効果トランジスタ)を用いるものとNチャネルMOSFETを用いるものとがある。駆動用スイッチング素子としてPチャネルMOSトランジスタを用いた場合、PチャネルMOSトランジスタは同一サイズのNチャネルMOSトランジスタに比べて駆動力が小さいため、素子サイズが大きくなりこれを駆動する制御回路と同一半導体チップに取り込んで半導体集積回路化する場合、チップサイズの増大を招くという不具合がある。
【0004】
一方、駆動用スイッチング素子としてNチャネルMOSトランジスタを用いた場合、PチャネルMOSトランジスタの場合のゲート駆動信号と同一の振幅の信号を用いて駆動すると出力電圧がしきい値電圧分低くなってしまう。そこで、一般には、スイッチング素子を駆動する回路の最終段にレベルシフト回路およびブートストラップ回路を設けて、NチャネルMOSトランジスタのゲート電圧を高くする手法が採られている。
【0005】
図5に従来のレベルシフト回路の一例を示す。図5のレベルシフト回路は、入力段21のインバータの電源電圧をVdd1−GNDとし、該インバータの後段に設けられたラッチ回路22の電源電圧をVdd2−GND(ただしVdd2>Vdd1)、出力段23のインバータの電源電圧をVdd2−GNDとすることで、Vdd1−GNDの振幅の信号をVdd2−GNDの振幅の信号にレベルシフトして出力するものである。なお、DC−DCコンバータのスイッチング素子を駆動する回路に使用されるレベルシフト回路では、出力段23のインバータの低い側の電源電圧(接地電位)は動作状態に応じて電位が変動するフローティンググランドFGNDとなる。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開平7−074616号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
ところで、図5に示すようなレベルシフト回路においては、ラッチ回路22および出力段23を構成するMOSトランジスタMp1〜Mp3およびMn3のゲート端子にVdd2〜GNDの電圧が印加されるため、電源電圧Vdd2がPチャネルMOSトランジスタの耐圧よりも高いと素子が破壊されてしまうおそれがある。かかる不具合を回避するには、トランジスタMp1〜Mp3およびMn3としてゲート酸化膜を通常よりも厚くするなどして高耐圧化した素子を使用すれば良い。
【0008】
しかしながら、高耐圧のトランジスタと通常の耐圧のトランジスタとが混在した半導体集積回路の製造プロセスにあっては、2種類の厚さのゲート酸化膜を形成する必要があるため、使用するマスクの枚数および工程数が増加してコストアップを招くという課題がある。また、既存の製造プロセスによっては、高耐圧MOSトランジスタの工程を持たない場合があり、そのようなプロセスを使用して製造せざるを得ない場合には、レベルシフト回路そのものを搭載することができないという課題がある。
なお、高耐圧化するためにPチャネルMOSトランジスタとNチャネルMOSトランジスタとの間に、印加される電圧を緩和するトランジスタを接続するようにした発明が提案されている(例えば特許文献1)。ただし、本発明は、前提となる条件および課題の解決の仕方が特許文献1に記載されている発明と異なる。
【0009】
本発明は上記のような課題に着目してなされたもので、その目的とするところは、高耐圧プロセスを使用することなく、回路的に高耐圧化したレベルシフト回路を実現することができる技術を提供することにある。
【課題を解決するための手段】
【0010】
本発明は、上記目的を達成するため、
第1の電源電圧が供給される第1電源電圧端子と接地点との間に直列に接続された第1導電型のMOSトランジスタおよび第2導電型のMOSトランジスタを有し、前記第1の電源電圧よりも低い第2電圧と接地電位との間で変化する第1振幅の信号を受けて前記第1の電源電圧を基準とする第2振幅の信号に変換するレベル変換手段と、
前記第1電源電圧端子と前記第1の電源電圧よりも低く前記接地電位よりも高い第3電圧が供給される第3電圧端子との間に直列に接続された第1導電型のMOSトランジスタおよび第2導電型のMOSトランジスタを有し前記レベル変換手段の出力ノードに接続された出力段と、
を有するレベルシフト回路であって、
前記レベル変換手段の前記第1導電型のMOSトランジスタと前記第2導電型のMOSトランジスタとの間に、ゲート端子が前記第3電圧端子に接続された第1導電型のMOSトランジスタが直列形態で接続されるように構成した。
【0011】
上記のような構成によれば、レベル変換手段の出力ノードの電位が第3電圧端子の電圧の近傍まで下がると、ゲート端子が第3電圧端子に接続された第1導電型のMOSトランジスタがオフすることで、レベル変換手段および出力段のCMOSインバータを構成する第1導電型のMOSトランジスタに耐圧以上の電圧が印加されるのを回避することができる。
【0012】
ここで、望ましくは、前記レベル変換手段は、前記第1電源電圧端子と接地点との間に直列に接続されたPチャネル型のMOSトランジスタおよびNチャネル型のMOSトランジスタを有する第1インバータ回路と、前記第1電源電圧端子と接地点との間に直列に接続されたPチャネル型のMOSトランジスタおよびNチャネル型のMOSトランジスタを有する第2インバータ回路とを備え、前記第1および第2インバータ回路の出力ノードに他方のインバータ回路のPチャネル型のMOSトランジスタのゲート端子が互いに交差結合されてなるラッチ回路であり、
前記出力段は、前記第1電源電圧端子と前記第3電圧端子との間に直列に接続されたPチャネル型のMOSトランジスタおよびNチャネル型のMOSトランジスタを有するCMOSインバータであって、
前記第1および第2インバータ回路の各Pチャネル型のMOSトランジスタとNチャネル型のMOSトランジスタとの間に、ゲート端子が前記第3電圧端子に接続されたPチャネル型のMOSトランジスタがそれぞれ直列形態で接続されているようにする。
【0013】
上記のような構成によれば、ラッチ回路のいずれか電位の低い方の出力ノードの電位が第3電圧端子の電圧の近傍まで下がると、ゲート端子が第3電圧端子に接続されたPチャネル型のMOSトランジスタがオフすることで、ラッチ回路および出力段のCMOSインバータを構成するPチャネル型のMOSトランジスタに耐圧以上の電圧が印加されるのを回避することができる。また、レベル変換手段がフリップフロップ型のラッチ回路により構成されることとなるため、入力信号の変化に対する出力信号の応答が速くなる。
【0014】
また、望ましくは、前記第1電源電圧端子と前記第3電圧端子との間に、前記第1および第2インバータ回路の各Pチャネル型のMOSトランジスタと直列をなすように、前記各Pチャネル型のMOSトランジスタのうち対応するトランジスタのゲート電圧と同一の電圧がゲート端子に印加されるNチャネル型のMOSトランジスタがそれぞれ接続されているようにする。
これにより、高耐圧化のために設けたMOSトランジスタのソース・ドレイン間の寄生容量を介してラッチ回路を構成するCMOSインバータの入出力ノードの電位が大きく下げられるのを防止し、ラッチ回路および出力段のCMOSインバータを構成するPチャネル型のMOSトランジスタに耐圧以上の電圧が印加されるのを回避することができる。
【0015】
さらに、望ましくは、直流電圧が入力される電圧入力端子と負荷が接続される出力端子との間に接続されたインダクタと、
前記インダクタに間歇的に電流を流す駆動用スイッチング素子と、
出力側からのフィードバック電圧に応じて周波数が変化する一定パルス幅の駆動パルスもしくはフィードバック電圧に応じてパルス幅が変化する一定周波数の駆動パルスを生成して前記駆動用スイッチング素子をオン、オフ制御する制御信号を生成するスイッチング制御回路と、
前記制御信号に応じて前記駆動用スイッチング素子をオン、オフ駆動するドライバ回路と、
備え、入力電圧と異なる電位の電圧を出力するスイッチング電源装置であって、
前記駆動用スイッチング素子はNチャネル型のMOSトランジスタにより構成され、前記スイッチング制御回路と前記ドライバ回路との間に、前記制御信号をレベルシフトして前記ドライバ回路へ供給する請求項2または3に記載の構成を有するレベルシフト回路が設けられているように構成する。
これにより、インダクタに電流を流す駆動用スイッチング素子としてNチャネル型のMOSトランジスタを使用した場合に、レベルシフト回路によってレベルシフトした信号によって駆動用スイッチング素子を充分なオン状態にすることができるとともに、レベルシフト回路を構成するMOSトランジスタに耐圧以上の電圧が印加されるのを回避することができる。
【0016】
さらに、望ましくは、前記第3電圧端子は前記インダクタの一方の端子が接続される端子であり、該端子と前記レベルシフト回路の出力段およびドライバ回路に前記第1の電源電圧を供給する電源電圧端子との間にコンデンサが接続されているように構成する。
これにより、レベルシフト回路の出力段およびドライバ回路に供給される電源電圧をインダクタの一方の端子の電圧と連動して変化させ、所定の電位差以上の電圧がレベルシフト回路の出力段およびドライバ回路に印加されないようにすることができる。
【発明の効果】
【0017】
本発明に従うと、高耐圧プロセスを使用することなく、回路的に高耐圧化したレベルシフト回路を実現することができるという効果がある。
【図面の簡単な説明】
【0018】
【図1】本発明に係るレベルシフト回路を使用して好適なスイッチング・レギュレータ方式のDC−DCコンバータの概略構成を示す回路構成図である。
【図2】本発明に係るレベルシフト回路の第1の実施例を示す回路図である。
【図3】第1の実施例のレベルシフト回路における電位変化を示す説明図である。
【図4】本発明に係るレベルシフト回路の第2の実施例を示す回路図である。
【図5】従来のレベルシフト回路の一例を示す回路図である。
【発明を実施するための形態】
【0019】
以下、本発明の好適な実施の形態を図面に基づいて説明する。
図1は、本発明に係るレベルシフト回路を使用して好適なスイッチング・レギュレータ方式のDC−DCコンバータの概略構成を示す。
この実施形態のDC−DCコンバータは、インダクタとしてのコイルL1、直流入力電圧Vinが印加される電圧入力端子INと上記コイルL1の一方の端子との間に接続されコイルL1に向かって駆動電流を流し込むハイ側の駆動用スイッチング素子M1、コイルL1の一方の端子と接地点の間に接続されたロウ側の整流用スイッチング素子M2、上記コイルL1の他方の端子(出力端子OUT)と接地点との間に接続された平滑用コンデンサC1を備える。この実施形態のDC−DCコンバータでは、駆動用スイッチング素子M1および整流用スイッチング素子M2はNチャネルMOSトランジスタにより構成されている。
【0020】
また、本実施形態のDC−DCコンバータは、上記スイッチング素子M1,M2をオン、オフ制御する制御信号P1,P2を生成するスイッチング制御回路10、該スイッチング制御回路10により生成された制御信号のうちハイ側の素子をオン、オフする制御信号P1をレベルシフトするレベルシフト回路20、レベルシフトされた信号を受けてスイッチング素子M1のゲート駆動信号GP1を生成し出力するドライバ31、スイッチング制御回路10により生成された制御信号のうちロウ側の素子をオン、オフする制御信号P2を受けてスイッチング素子M2のゲート駆動信号GP2を生成し出力するドライバ32を備える。
【0021】
さらに、ドライバ31の電源電圧端子間にはコンデンサC2が接続されている。これによって、コイルL1が接続されているフローティングノードN0の電位が変動した際に、ドライバ31の電源電圧Vdd2が連動して変化することで、ドライバ31に所定の電位差(例えば5V)以上の電圧が印加されないようになっている。
なお、特に限定されるものではないが、DC−DCコンバータを構成する回路および素子のうち、スイッチング制御回路10、レベルシフト回路20、ドライバ31,32およびスイッチング素子M1,M2は、半導体チップ上に形成して半導体集積回路(電源制御用IC)として構成し、コイルL1とコンデンサC1はこのICに設けられている外部端子に外付け素子として接続するように構成することができる。
【0022】
この実施形態のDC−DCコンバータにおいては、スイッチング素子M1とM2を相補的にオン、オフさせるような制御信号P1,P2がスイッチング制御回路10により生成されるようになっており、定常状態では、駆動用スイッチング素子M1がオンされるとコイルL1に直流入力電圧Vinが印加されて出力端子OUTへ向かう電流が流されて平滑用コンデンサC1が充電される。また、駆動用スイッチング素子M1がオフされると代わって整流用スイッチング素子M2がオンされ、このオンされた整流用スイッチング素子M2を通してコイルL1に電流が流される。
【0023】
そして、PFM(パルス周波数変調)制御方式では、スイッチング制御回路10が出力側からのフィードバック電圧VFBを受けて、スイッチング素子M1の制御端子(ゲート端子)に入力される駆動パルスGP1のパルス幅を一定にして、スイッチング周波数を出力電圧に応じて制御することで、直流入力電圧Vinを降圧した所定電位の直流出力電圧Voutを発生させる。
また、PWM(パルス幅変調)制御方式では、スイッチング制御回路10が出力側からのフィードバック電圧VFBを受けて、スイッチング素子M1の制御端子(ゲート端子)に入力される一定周波数の駆動パルスGP1のパルス幅を出力電圧に応じて制御することで、直流入力電圧Vinを降圧した所定電位の直流出力電圧Voutを発生させる。
【0024】
なお、図1のDC−DCコンバータにおいては、出力電圧Voutを直接スイッチング制御回路10へ入力しているが、出力端子OUTと接地点との間に直列に接続され抵抗比で出力電圧Voutを分圧する直列形態の抵抗を設け、該抵抗によって分圧された電圧をスイッチング制御回路10へフィードバック電圧VFBとして入力するように構成しても良い。スイッチング制御回路10は、PFM制御方式では、フィードバック電圧VFBと所定の参照電圧とを比較してPFMパルスを生成するコンパレータにより、またPWM制御方式では、フィードバック電圧VFBと基準となる電圧との電位差に比例した電圧を生成する誤差アンプ、所定の周波数の三角波を生成する波形生成回路、前記誤差アンプの出力と三角波とを比較してPWMパルスを生成するコンパレータなどから構成される。
【0025】
図2には、本発明に係るレベルシフト回路の第1の実施例が示されている。
この実施例のレベルシフト回路は、CMOSインバータからなる入力段21と、インバータの後段に設けられたラッチ回路22と、CMOSインバータからなる出力段23とから構成される。そして、入力段のCMOSインバータ21の電源電圧はVdd1−GND、インバータ21の後段のラッチ回路22の電源電圧はVdd2−GND(ただしVdd2>Vdd1)、出力段23のCMOSインバータの電源電圧はVdd2−FGNDとすることで、Vdd1−GNDの振幅の信号をVdd2−FGNDの振幅の信号にレベルシフトして出力する。
上述した図1のような構成のDC−DCコンバータのハイ側のスイッチング素子M1を駆動する回路に使用されるレベルシフト回路では、コイルが接続されているノードN0の電位が変動するため、出力段23のCMOSインバータのロウ側の電源電圧(接地電位)は動作状態に応じて電位が変動するフローティンググランドFGNDとなる。
【0026】
本実施例のレベルシフト回路のラッチ回路22は、電源電圧Vdd2が供給される電源電圧端子と接地点GNDとの間に直列に接続されたPチャネルMOSトランジスタMp1,Mp4およびNチャネルMOSトランジスタMn1と、同じく電源電圧端子と接地点GNDとの間に直列に接続されたPチャネルMOSトランジスタMp2,Mp5およびNチャネルMOSトランジスタMn2とを備える。そして、MOSトランジスタMp1のドレイン端子にMOSトランジスタMp2のゲート端子が、またMOSトランジスタMp2のドレイン端子にMOSトランジスタMp1のゲート端子がそれぞれ接続されている。
【0027】
上記直列形態のPチャネルMOSトランジスタMp1とNチャネルMOSトランジスタMn1、PチャネルMOSトランジスタMp1とNチャネルMOSトランジスタMnはそれぞれCMOSインバータを構成しており、これら2つのCMOSインバータのそれぞれの出力ノードを他方のCMOSインバータのPチャネルMOSトランジスタのゲート端子に交差結合することにより、フリップフロップ型のラッチ回路として動作するように構成されている。
PチャネルMOSトランジスタMp1とNチャネルMOSトランジスタMn1との間に接続されたPチャネルMOSトランジスタMp4およびPチャネルMOSトランジスタMp2とNチャネルMOSトランジスタMn2との間に接続されたPチャネルMOSトランジスタMp5は、それぞれのゲート端子が前記フローティンググランドFGNDに接続されている。
【0028】
次に、上記のように構成された図2のレベルシフト回路の動作を、図3を参照しながら説明する。
まず、レベルシフト回路への入力信号INがロウレベル(GND)の場合を考える。この場合、NチャネルMOSトランジスタMn1はオン状態、Mn2はオフ状態であるため、Mp1とMp4の接続ノードN1の電位Vn1は電源電圧Vdd2よりも低くなっており、それによってPチャネルMOSトランジスタMp2がオンされ、Mp2とMp5の接続ノードN2の電位Vn2はハイレベル(Vdd2)となっている。
【0029】
この状態から入力信号INが、図3(A)のように、ロウレベル(GND)からハイレベル(Vdd1)へ変化した場合、NチャネルMOSトランジスタMn1はオン状態からオフ状態へ、一方、Mn2はオフ状態からオン状態へ遷移する。すると、ノードN2の電位Vn2はハイレベル(Vdd2)からロウレベル(GND)へ向かって下がり始める(ノードN1の電位Vn1は上がり始める)。
このとき、図5に示す従来のレベルシフト回路のように、中段のPチャネルMOSトランジスタMp4およびMp5がないものにおいては、図3(B)に破線で示すように、ノードN2の電位Vn2はハイレベル(Vdd2)からロウレベル(GND)まで下がる。
【0030】
一方、本実施例のレベルシフト回路は、PチャネルMOSトランジスタMp2とNチャネルMOSトランジスタMn2との間にPチャネルMOSトランジスタMp5が接続されているため、ノードN2の電位Vn2が、フローティンググランドFGNDよりもMp5のしきい値電圧Vthpだけ高い電位(FGND+Vthp)まで下がると、PチャネルMOSトランジスタMp5がオフ状態となるため、ノードN2の電位Vn2はFGND+Vthp以下にならないようになる。
従って、Vdd2−FGND間電圧がPチャネルMOSトランジスタMp1およびMp3の耐圧以下であれば、Mp1およびMp3のゲート絶縁膜が破壊されることはない。また同様に、FGND−GND間電圧がPチャネルMOSトランジスタMp5の耐圧以下であれば、Mp5のゲート絶縁膜が破壊されることもない。
【0031】
次に、入力信号INが、ハイレベル(Vdd1)からロウレベル(GND)へ変化した場合には、NチャネルMOSトランジスタMn1はオフ状態からオン状態へ、一方、Mn2はオン状態からオフ状態へ遷移する。すると、ノードN1の電位Vn1がハイレベル(Vdd2)からロウレベル(GND)へ向かって下がり始める。また、ノードN2の電位Vn2は(FGND+Vthp)からVdd2へ向かって上がり始める。
【0032】
そして、ノードN1の電位Vn1が、フローティンググランドFGNDよりもMp4のしきい値電圧Vthpだけ高い電位(FGND+Vthp)まで下がると、PチャネルMOSトランジスタMp4がオフ状態となるため、ノードN1の電位Vn1はFGND+Vthp以下にならないようになる。
従って、Vdd2−FGND間電圧がPチャネルMOSトランジスタMp2の耐圧以下であれば、Mp2のゲート絶縁膜が破壊されることはない。また同様に、FGND−GND間電圧がPチャネルMOSトランジスタMp4の耐圧以下であれば、Mp4のゲート絶縁膜が破壊されることもない。
【0033】
図4には、本発明に係るレベルシフト回路の第2の実施例が示されている。
図2に示す第1の実施例のレベルシフト回路においては、耐圧を持たせるためにMOSトランジスタMp4,Mp5のサイズをある程度大きくする必要がある。ところが、Mp4,Mp5のサイズを大きくすると、ソース・ドレイン間の寄生容量Cs4,Cs5も大きくなる。そして、寄生容量Cs4,Cs5が大きいと、NチャネルMOSトランジスタMn1またはMn2がオンされるときに、この寄生容量を介してMn1,Mn2のドレイン電圧の変化がノードN1,N2へ伝わり、ノードN1,N2の電位Vn1,Vn2を引き下げ、耐圧以上の電圧がPチャネルMOSトランジスタMp1〜Mp3に印加されて、ゲート絶縁膜を破壊してしまうおそれがある。
【0034】
そこで、第2の実施例のレベルシフト回路においては、図4に示すように、ノードN1とフローティンググランドFGNDとの間にNチャネルMOSトランジスタMn4を、またノードN2とフローティンググランドFGNDとの間にNチャネルMOSトランジスタMn5を接続した。そして、Mn4のゲート端子にはMp1のゲート電圧と同一のノードN2の電位Vn2を印加してMp1と相補的にオン、オフさせるとともに、Mn5のゲート端子にはMp2のゲート電圧と同一のノードN1の電位Vn1を印加してMp2と相補的にオン、オフさせるようにした。
【0035】
この実施例においては、例えばノードN2の電位Vn2が低くなる場合、Mp1がオンしてノードN1の電位Vn1はVdd2となるので、新たに追加したNチャネルMOSトランジスタMn5がオン状態にされ、ノードN2の電位Vn2をフローティンググランドFGNDと同一の電位にすることができる。これによって、Mp5のソース・ドレイン間の寄生容量Cs5を介してNチャネルMOSトランジスタMn2のドレイン電圧の変化がノードN2へ伝わり、ノードN2の電位Vn2を引き下げてしまうのを回避することができる。つまり、Mp1〜Mp3に耐圧以上の電圧が印加されるのを防止できる。
【0036】
また、同様に、ノードN1の電位Vn1が低くなる場合には、Mp2がオンしてノードN2の電位Vn2がVdd2となるので、新たに追加したNチャネルMOSトランジスタMn4がオン状態にされ、ノードN1の電位Vn1をフローティンググランドFGNDと同一の電位にすることによって、Mp4のソース・ドレイン間の寄生容量Cs4を介してNチャネルMOSトランジスタMn1のドレイン電圧の変化がノードN1へ伝わり、ノードN1の電位Vn1を引き下げてしまうのを回避することができる。
【0037】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではない。例えば、前記実施形態では、レベルシフト回路の入力段としてCMOSインバータを使用した例について説明したが、入力段はCMOSインバータに限定されず差動増幅回路などであっても良し、前段の回路形式によっては入力段を省略したものであっても良い。
【0038】
また、以上の説明では、本発明を降圧型のDC−DCコンバータのレベルシフト回路に適用した例を説明したが、本発明はそれに限定されるものではなく、昇圧型あるいは負電圧を発生する反転型のDC−DCコンバータなどのレベルシフト回路としても適用することができる。
【0039】
さらに、本発明のレベルシフト回路は、スイッチング・レギュレータ方式のDC−DCコンバータのスイッチング駆動回路に限定されず、グランドレベルおよび電源電圧電位の異なる回路間における論理信号の伝達手段に適用することができる。
【符号の説明】
【0040】
10 スイッチング制御回路
20 レベルシフト回路
21 入力段
23 出力段
22 ラッチ回路
31,32 ドライバ回路
L1 コイル(インダクタ)
C1 平滑用コンデンサ
M1 駆動用スイッチング素子
M2 同期整流用スイッチング素子

【特許請求の範囲】
【請求項1】
第1の電源電圧が供給される第1電源電圧端子と接地点との間に直列に接続された第1導電型のMOSトランジスタおよび第2導電型のMOSトランジスタを有し、前記第1の電源電圧よりも低い第2電圧と接地電位との間で変化する第1振幅の信号を受けて前記第1の電源電圧を基準とする第2振幅の信号に変換するレベル変換手段と、
前記第1電源電圧端子と前記第1の電源電圧よりも低く前記接地電位よりも高い第3電圧が供給される第3電圧端子との間に直列に接続された第1導電型のMOSトランジスタおよび第2導電型のMOSトランジスタを有し前記レベル変換手段の出力ノードに接続された出力段と、
を有するレベルシフト回路であって、
前記レベル変換手段の前記第1導電型のMOSトランジスタと前記第2導電型のMOSトランジスタとの間に、ゲート端子が前記第3電圧端子に接続された第1導電型のMOSトランジスタが直列形態で接続されていることを特徴とするレベルシフト回路。
【請求項2】
前記レベル変換手段は、前記第1電源電圧端子と接地点との間に直列に接続されたPチャネル型のMOSトランジスタおよびNチャネル型のMOSトランジスタを有する第1インバータ回路と、前記第1電源電圧端子と接地点との間に直列に接続されたPチャネル型のMOSトランジスタおよびNチャネル型のMOSトランジスタを有する第2インバータ回路とを備え、前記第1および第2インバータ回路の出力ノードに他方のインバータ回路のPチャネル型のMOSトランジスタのゲート端子が互いに交差結合されてなるラッチ回路であり、
前記出力段は、前記第1電源電圧端子と前記第3電圧端子との間に直列に接続されたPチャネル型のMOSトランジスタおよびNチャネル型のMOSトランジスタを有するCMOSインバータであって、
前記第1および第2インバータ回路の各Pチャネル型のMOSトランジスタとNチャネル型のMOSトランジスタとの間に、ゲート端子が前記第3電圧端子に接続されたPチャネル型のMOSトランジスタがそれぞれ直列形態で接続されていることを特徴とする請求項1に記載のレベルシフト回路。
【請求項3】
前記第1電源電圧端子と前記第3電圧端子との間に、前記第1および第2インバータ回路の各Pチャネル型のMOSトランジスタと直列をなすように、前記各Pチャネル型のMOSトランジスタのうち対応するトランジスタのゲート電圧と同一の電圧がゲート端子に印加されるNチャネル型のMOSトランジスタがそれぞれ接続されていることを特徴とする請求項2に記載のレベルシフト回路。
【請求項4】
直流電圧が入力される電圧入力端子と負荷が接続される出力端子との間に接続されたインダクタと、
前記インダクタに間歇的に電流を流す駆動用スイッチング素子と、
出力側からのフィードバック電圧に応じて周波数が変化する一定パルス幅の駆動パルスもしくはフィードバック電圧に応じてパルス幅が変化する一定周波数の駆動パルスを生成して前記駆動用スイッチング素子をオン、オフ制御する制御信号を生成するスイッチング制御回路と、
前記制御信号に応じて前記駆動用スイッチング素子をオン、オフ駆動するドライバ回路と、
備え、入力電圧と異なる電位の電圧を出力するスイッチング電源装置であって、
前記駆動用スイッチング素子はNチャネル型のMOSトランジスタにより構成され、前記スイッチング制御回路と前記ドライバ回路との間に、前記制御信号をレベルシフトして前記ドライバ回路へ供給する請求項2または3に記載の構成を有するレベルシフト回路が設けられていることを特徴とするスイッチング電源装置。
【請求項5】
前記第3電圧端子は前記インダクタの一方の端子が接続される端子であり、該端子と前記レベルシフト回路の出力段およびドライバ回路に前記第1の電源電圧を供給する電源電圧端子との間にコンデンサが接続されていることを特徴とする請求項4に記載のスイッチング電源装置。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【公開番号】特開2012−134690(P2012−134690A)
【公開日】平成24年7月12日(2012.7.12)
【国際特許分類】
【出願番号】特願2010−284005(P2010−284005)
【出願日】平成22年12月21日(2010.12.21)
【出願人】(000006220)ミツミ電機株式会社 (1,651)
【Fターム(参考)】