説明

レベルシフト回路

【課題】VDD2>VSS2>VSS1、且つVDD1>VSS1の関係にある入力電圧VDD1,VSS1を入力してVDD2,VSS2にレベルシフトする際に、VSS1>VSS2になったときであってもラッチアップ現象の発生を回避する。
【解決手段】信号出力端子OUTとなるノードN1とノードN2の間に逆並列接続された2個のインバータからなり且つ電圧VDD2とVSS2で動作するラッチ回路3と、信号入力端子INとノードN3の間に接続され且つ電圧VDD1とVSS1で動作する第1のインバータ1と、ノードN3とノードN4の間に接続され且つ電圧VDD1とVSS1で動作する第2のインバータ2と、ノードN1,N2,N3に接続された第1の反転駆動回路4と、ノードN1,N2,N4に接続された第2の反転駆動回路5と、電圧VSS1の端子側をアノード、電圧VSS2の端子側をカソードとするダイオードD1とを設ける。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、入力された信号の電圧レベルを変換して出力するレベルシフト回路に関するものである。
【背景技術】
【0002】
図6は従来のレベルシフト回路(例えば、特許文献1参照)の構成を示す回路図である。なお、以下の説明ではPMOSトランジスタは「MP*」で、NMOSトランジスタは「MN*」で表すこととする。「*」は番号である。
【0003】
1はトランジスタMP9,MN5からなる第1のインバータ、2はトランジスタMP10,MN6からなる第2のインバータである。3は第1のラッチ回路であり、ノードN1とN2の間に、トランジスタMP7,MN3からなるインバータとトランジスタMP8,MN4からなるインバータを、一方の入力側が他方の出力側に接続されるように逆並列接続して構成したものである。
【0004】
4はノードN3の電圧がVSS1→VDD1に反転するとき、ノードN1,N2の電圧を反転(ノードN1をVDD2→VSS2に反転、ノードN2をVSS2→VDD2に反転)させるための第1の反転駆動回路であり、トランジスタMN1,MP1,MP3,MP5から構成されている。なお、トランジスタMN1,MP1の導通抵抗はトランジスタMP3,MP5の導通抵抗より小さく設定されている。
【0005】
5はノードN4の電圧がVSS1→VDD1に反転するとき、ノードN1,N2の電圧を反転(ノードN1をVSS2→VDD2に反転、ノードN2をVDD2→VSS2に反転)させるための第2の反転駆動回路であり、トランジスタMN2,MP2,MP4,MP6から構成されている。なお、トランジスタMN2,MP2の導通抵抗はトランジスタMP4,MP6の導通抵抗より小さく設定されている。そして、信号入力端子INは第1のインバータ1の入力側に接続され、信号出力端子OUTはノードN1に接続されている。各電源電圧は、VDD2>VSS2>VSS1、且つVDD1>VSS1の関係にある。
【0006】
さて、いま、信号入力端子INの電圧がVDD1であるときは、ノードN3の電圧はVSS1、ノードN4の電圧はVDD1となっている。また、ノードN1の電圧はVDD2、ノードN2の電圧はVSS2になっている。
【0007】
この状態において、信号入力端子INの電圧がVDD1→VSS1に変化したときは、次のように動作する。まず、ノードN3の電圧がVSS1→VDD1に変化することによりトランジスタMN1が導通し、ノードN4の電圧がVDD1→VSS1に変化することによりトランジスタMN2が遮断する。トランジスタMN1が導通することで、ノードN5が電圧VSS1の端子に対して低インピーダンス化するので、トランジスタMP1のソース、つまりノードN1の電圧がVDD2から「VSS2+Vth1」(Vth1はトランジスタMP1のしきい値電圧)の電圧に低下する。この結果、ラッチ回路3のトランジスタMP8,MN4からなるインバータが駆動され、ノードN2の電圧がVDD2に、ノードN1の電圧がVSS2になる方向に変化し、反転する。
【0008】
この遷移時に、第2の反転駆動回路5の側のトランジスタMP4,MP6については、トランジスタMP4は遮断状態から導通状態に移行し、トランジスタMP6は導通状態から遮断状態に移行するが、トランジスタMP4の遮断状態から導通状態への変化のタイミングが若干早くなるので、一時的にノードN2を電圧VDD2の端子に対して低インピーダンス化し、ノードN2の電圧がVSS2→VDD2に遷移する時間を短縮化させ、反転動作を高速化させる。
【0009】
なお、このとき、第1の反転駆動回路4の側のトランジスタMP3,MP5については、トランジスタMP5が先に遮断状態から導通状態に変化し、その後にトランジスタMP3が導通状態から遮断状態に変化するが、このときはトランジスタMN1,MP1が先に導通しており、しかもその導通抵抗がトランジスタMP3,MP5よりも小さく設定されているので、ノードN1の電圧VDD2方向への持ち上げ量はわずかであり、そのノードN1を電圧VSS2に反転させる動作に影響を与えることはない。
【0010】
次に、信号入力端子INの電圧がVSS1→VDD1に変化したときは、ノードN3の電圧がVDD1→VSS1に変化することによりトランジスタMN1が遮断し、ノードN4の電圧がVSS1→VDD1に変化することによりトランジスタMN2が導通する。トランジスタMN2が導通することで、ノードN6が電圧VSS1の端子に対して低インピーダンス化するので、トランジスタMP2のソース、つまりノードN2の電圧がVDD2から「VSS2+Vth2」(Vth2はトランジスタMP2のしきい値電圧)の電圧に低下する。この結果、ラッチ回路3のトランジスタMP7,MN3からなるインバータが駆動され、ノードN1の電圧がVDD2に、ノードN2の電圧がVSS2になる方向に変化し、反転する。
【0011】
この遷移時に、第1の反転駆動回路4の側のトランジスタMP3,MP5については、トランジスタMP3は遮断状態から導通状態に移行し、トランジスタMP5は導通状態から遮断状態に移行するが、トランジスタMP3の遮断状態から導通状態への変化のタイミングが若干早くなるので、一時的にノードN1を電圧VDD2の端子に対して低インピーダンス化し、ノードN1の電圧がVSS2→VDD2に遷移する時間を短縮化させ、反転動作を高速化させる。
【0012】
なお、このとき、第2の反転駆動回路5の側のトランジスタMP4,MP6については、トランジスタMP6が先に遮断状態から導通状態に変化し、その後にトランジスタMP4が導通状態から遮断状態に変化するが、このときはトランジスタMN2、MP2が先に導通しており、しかもその導通抵抗がトランジスタMP4,MP6よりも小さく設定されているので、ノードN2の電圧VDD2方向への持ち上げ量はわずかであり、そのノードN2を電圧VSS2に反転させる動作に影響を与えることはない。
【0013】
このように、図6のレベルシフト回路によれば、VDD1,VSS1の電圧を入力して、VDD2,VSS2にレベルシフトされた出力信号を得ることができる。また、遷移時に、VDD2方向に遷移するノードN1又はN2とVDD2の端子側との間のインピーダンスを一時的に低下させるので、スイッチングスピードを高速化することができる。さらに回路全体をPMOSトランジスタとNMOSトランジスタのみで構成できる。
【特許文献1】特開2005−150989号公報
【発明の開示】
【発明が解決しようとする課題】
【0014】
ところが、このレベルシフト回路では、本来は上記したように、VSS2>VSS1であるが、何かの理由によって、これが反転して、VSS1>VSS2になると、CMOS回路部分に形成される寄生のPNPトランジスタとNPNトランジスタからなる寄生サイリスタにトリガ電流が流れ、その寄生サイリスタを導通させるラッチアップ現象が発生し、過大な電流が流れて素子破壊を引き起こす恐れがある。
【0015】
図7はこれを説明するための要部の断面図である。図7(a)はトランジスタMN3が導通したとき(ノードN1=VSS2)の説明図であり、トランジスタMN5はP型不純物低濃度基板11に直接形成され、トランジスタMP9はN型不純物低濃度領域の島12内に形成され、トランジスタMP1はN型不純物高濃度領域の島13内のN型不純物低濃度領域の島14内に形成され、トランジスタMN3はN型不純物高濃度領域の島15内のP型不純物低濃度領域の島16内に形成されている。PNPトランジスタQ1、NPNトランジスタQ2は寄生サイリスタを構成する寄生トランジスタ、R1,R2,R3は寄生抵抗である。
【0016】
図7(b)はトランジスタMN4が導通したとき(ノードN2=VSS2)の説明図であり、トランジスタMN6はP型不純物低濃度基板11に直接形成され、トランジスタMP10はN型不純物低濃度領域の島17内に形成され、トランジスタMP2はN型不純物高濃度領域の島18内のN型不純物低濃度領域の島19内に形成され、トランジスタMN4はN型不純物高濃度領域の島20内のP型不純物低濃度領域の島21内に形成されている。PNPトランジスタQ3、NPNトランジスタQ4は寄生サイリスタを構成する寄生トランジスタ、R4,R5,R6は寄生抵抗である。
【0017】
図7(a)では、VSS1>(VSS2+VBEQ2)になった時(VBEQ2はトランジスタQ2のベース・エミッタ間電圧)に、VSS1→R2→Q2のベース・エミッタ→N1→MN3→VSS2のルートでトリガ電流I_triggerが流れ、これにより、トランジスタQ2が導通してトランジスタQ1にベース電流が流れる。このため、抵抗R1とトランジスタQ2を経由するVDD1→VSS2間の大電流、VDD1→VSS1間の大電流、トランジスタQ1と抵抗R3を経由するVDD1→VSS1間の大電流がそれぞれ流れて、ラッチアップ現象が発生する。
【0018】
図7(b)でも、VSS1>(VSS2+VBEQ4)になった時(VBEQ4はトランジスタQ4のベース・エミッタ間電圧)に、VSS1→R5→Q4のベース・エミッタ→N2→MN4→VSS2のルートでトリガ電流I_triggerが流れ、これにより、トランジスタQ4が導通してトランジスタQ3にベース電流が流れる。このため、抵抗R4とトランジスタQ4を経由するVDD1→VSS2間の大電流、VDD1→VSS1間の大電流、トランジスタQ3と抵抗R6を経由するVDD1→VSS1間の大電流がそれぞれ流れて、ラッチアップ現象が発生する。
【0019】
本発明の目的は、上記のように電源電圧の高低の関係が所定の関係から崩れた場合であっても、ラッチアップ現象が発生しないようにしたレベルシフト回路を提供することである。
【課題を解決するための手段】
【0020】
上記目的を達成するために、請求項1に係る発明のレベルシフト回路は、信号出力端子となる第1のノードと第2のノードの間に逆並列接続された2個のインバータからなり且つ電圧VDD2とVSS2で動作するラッチ回路と、入力側が信号入力端子に接続され出力側が第3のノードに接続され且つ電圧VDD1とVSS1で動作する第1のインバータと、入力側が該第3のノードに接続され出力側が第4のノードに接続され且つ電圧VDD1とVSS1で動作する第2のインバータと、前記第1、第2および第3のノードに接続され且つ電圧VDD2とVSS2とVSS1で動作する第1の反転駆動回路と、前記第1、第2および第4のノードに接続され且つ電圧VDD2とVSS2とVSS1で動作する第2の反転駆動回路とを具備するレベルシフト回路において、前記第1の反転駆動回路は、ソースが前記電圧VSS1の端子に接続されゲートが前記第3のノードに接続されドレインが第5のノードに接続された第1のNMOSトランジスタと、ゲートが前記電圧VSS2の端子に接続されドレインが前記第5のノードに接続されソースが前記第1のノードに接続された第1のPMOSトランジスタと、ゲートとドレインが前記第1のノードに接続されソースが第7のノードに接続された第5のPMOSトランジスタと、ドレインが前記第7のノードに接続されゲートが前記第2のノードに接続されソースが前記電圧VDD2の端子に接続された第3のPMOSトランジスタとからなり、前記第2の反転駆動回路は、ソースが前記電圧VSS1の端子に接続されゲートが前記第4のノードに接続されドレインが第6のノードに接続された第2のNMOSトランジスタと、ゲートが前記電圧VSS2の端子に接続されドレインが前記第6のノードに接続されソースが前記第2のノードに接続された第2のPMOSトランジスタと、ゲートとドレインが前記第2のノードに接続されソースが第8のノードに接続された第6のPMOSトランジスタと、ドレインが前記第8のノードに接続されゲートが前記第1のノードに接続されソースが前記電圧VDD2の端子に接続された第4のPMOSトランジスタとからなり、且つ前記電圧VSS2の端子と前記電圧VSS1の端子の間に、前記電圧VSS2の端子がカソードとなり、前記VSS1の端子がアノードとなるように、第1のダイオードが接続されている、ことを特徴とする。
請求項2にかかる発明のレベルシフト回路は、信号出力端子となる第11のノードと第12のノードの間に逆並列接続された2個のインバータからなり且つ電圧VDD1とVSS1で動作するラッチ回路と、入力側が信号入力端子に接続され出力側が第13のノードに接続され且つ電圧VDD2とVSS2で動作する第3のインバータと、入力側が該第13のノードに接続され出力側が第14のノードに接続され且つ電圧VDD2とVSS2で動作する第4のインバータと、前記第11、第12および第13のノードに接続され且つ電圧VDD2とVDD1とVSS1で動作する第3の反転駆動回路と、前記第11、第12および第14のノードに接続され且つ電圧VDD2とVDD1とVSS1で動作する第4の反転駆動回路とを具備するレベルシフト回路において、前記第3の反転駆動回路は、ソースが前記電圧VDD2の端子に接続されゲートが前記第13のノードに接続されドレインが第15のノードに接続された第11のPMOSトランジスタと、ゲートが前記電圧VDD1の端子に接続されドレインが前記第15のノードに接続されソースが前記第11のノードに接続された第11のNMOSトランジスタと、ゲートとドレインが前記第11のノードに接続されソースが第17のノードに接続された第15のNMOSトランジスタと、ドレインが前記第17のノードに接続されゲートが前記第12のノードに接続されソースが前記電圧VSS1の端子に接続された第13のNMOSトランジスタとからなり、前記第4の反転駆動回路は、ソースが前記電圧VDD2の端子に接続されゲートが前記第14のノードに接続されドレインが第16のノードに接続された第12のPMOSトランジスタと、ゲートが前記電圧VDD1の端子に接続されドレインが前記第16のノードに接続されソースが前記第12のノードに接続された第12のNMOSトランジスタと、ゲートとドレインが前記第12のノードに接続されソースが第18のノードに接続された第16のNMOSトランジスタと、ドレインが前記第18のノードに接続されゲートが前記第11のノードに接続されソースが前記電圧VSS1の端子に接続された第14のNMOSトランジスタとからなり、且つ前記電圧VDD2の端子と前記電圧VDD1の端子の間に、前記電圧VDD2の端子がカソードとなり、前記VDD1の端子がアノードとなるように、第2のダイオードが接続されている、ことを特徴とする。
【発明の効果】
【0021】
請求項1にかかる発明のレベルシフト回路によれば、電圧がVDD2>VSS2>VSS1、且つVDD1>VSS1の関係にあるとき、VDD1,VSS1の電圧を入力して、VDD2,VSS2の電圧を出力することができる他に、電圧VSS1,VSS2が正規の電圧関係VSS2>VSS1から反転して、VSS1>VSS2になっても、第1のダイオードによってバイパス路が形成されているので、寄生のPNPトランジスタと寄生のNPNトランジスタで形成される寄生のサイリスタにトリガ電流が供給されることが回避され、ラッチアップ発生を回避することができる。
請求項2にかかる発明のレベルシフト回路によれば、電圧がVDD2>VDD1>VSS1、且つVDD2>VSS2の関係にあるとき、電圧VDD1,VDD2が正規の電圧関係VDD2>VDD1から反転して、VDD1>VDD2になっても、第2のダイオードによってバイパス路が形成されているので、寄生のPNPトランジスタと寄生のNPNトランジスタで形成される寄生のサイリスタにトリガ電流が供給されることが回避され、ラッチアップ発生を回避することができる。また、請求項1にかかる発明と反対に、VDD2,VSS2の電圧を入力して、VDD1,VSS1の電圧を出力することができる。
【発明を実施するための最良の形態】
【0022】
<実施例1>
図1は実施例1のレベルシフト回路の構成を示す回路図である。図6に示した従来のレベルシフト回路とは、電圧VSS1の端子と電圧VSS2の端子の間に、第1のダイオードD1を、電圧VSS1の端子側がアノード、電圧VSS2の端子側がカソードとなるように接続した点が異なる。
【0023】
図2(a)は、第1のダイオードD1の断面を示す図である。このダイオードD1はP型不純物低濃度の基板11に直接形成されている。VSS1>VSS2になった時、このダイオードD1が導通して電圧VSS1の端子と電圧VSS2の端子の間にバイパス路を形成するので、寄生のPNPトランジスタQ1、NPNトランジスタQ2に対してトリガ電流が供給されることはなく、それらトランジスタQ1,Q2からなる寄生サイリスタがターンオンすることが回避される。
【0024】
図2(b)は、第1のダイオードD1の別の例の断面図を示す図である。このダイオードD1は、P型不純物低濃度の基板11にN型不純物高濃度領域の島22を形成し、その領域22内にP型不純物低濃度領域の島23を形成して、その島23内にNPNトランジスタQ5を形成し、このトランジスタQ5をダイオード接続することで、形成されている。
【0025】
このように、実施例1のレベルシフト回路では、本来の電源電圧が、VDD2>VSS2>VSS1、且つVDD1>VSS1の関係で使用されるべきであるときに、何らかの理由によって、VSS1>VSS2となる事態が発生したとしても、ダイオードD1によって、予め電圧VSS1の端子と電圧VSS2の端子の間にバイパス路が形成されているので、寄生のPNPトランジスタ、NPNトランジスタに対してトリガ電流が供給されることはなく、それら寄生トランジスタからなる寄生サイリスタがターンオンすることが回避され、ラッチアップ現象の発生が回避される。
【0026】
<実施例2>
図3は第2の実施例のレベルシフト回路の構成を示す回路図である。このレベルシフト回路は、電源電圧はVDD2>VDD1>VSS1、且つVDD2>VSS2の関係であり、図1で説明したレベルシフト回路と同じであるが、入力電圧がVDD2,VSS2、出力電圧がVDD1,VSS1であり、回路構成が図1の回路とは素子極性を反転した構成となっている。そして、本実施例では、電圧VDD1の端子と電圧VDD2の端子の間に、第2のダイオードD2を、電圧VDD1の端子側がアノード、電圧VDD2の端子側がカソードとなるように接続している。
【0027】
31はトランジスタMP15,MN19からなる第3のインバータ、32はトランジスタMP16,MN20からなる第4のインバータである。33は第2のラッチ回路であり、ノードN11とN12の間に、トランジスタMP13,MN17からなるインバータとトランジスタMP14,MN18からなるインバータを、一方の入力側が他方の出力側に接続されるように逆並列接続して構成したものである。
【0028】
34はノードN13の電圧がVDD2→VSS2に反転するとき、ノードN11,N12の電圧を反転(ノードN11をVSS1→VDD1に反転、ノードN12をVDD1→VSS1に反転)させるための第3の反転駆動回路であり、トランジスタMN13,MN15,MN11,NP11から構成されている。なお、トランジスタMN11,MP11の導通抵抗はトランジスタMN13,MN15の導通抵抗より小さく設定されている。
【0029】
35はノードN14の電圧がVDD2→VSS2に反転するとき、ノードN11,N12の電圧を反転(ノードN11をVDD1→VSS1に反転、ノードN12をVSS1→VDD1に反転)させるための第4の反転駆動回路であり、トランジスタMN14,MN16,MN12,MP12から構成されている。なお、トランジスタMN12,MP12の導通抵抗はトランジスタMN14,MN16の導通抵抗より小さく設定されている。そして、信号入力端子INは第3のインバータ31の入力側に接続され、信号出力端子OUTはノードN11に接続されている。
【0030】
さて、いま、信号入力端子INの電圧がVSS2であるときは、ノードN13の電圧はVDD2、ノードN14の電圧はVSS2となっている。また、ノードN11の電圧はVSS1、ノードN12の電圧はVDD1になっている。
【0031】
この状態において、信号入力端子INの電圧がVSS2→VDD2に変化したときは、次のように動作する。まず、ノードN13の電圧がVDD2→VSS2に変化することによりトランジスタMP11が導通し、ノードN14の電圧がVSS2→VDD2に変化することによりトランジスタMP12が遮断する。トランジスタMP11が導通することで、ノードN15が電圧VDD2の端子に対して低インピーダンス化するので、トランジスタMN11のソース、つまりノードN11の電圧がVSS1から「VDD1−Vth11」(Vth11はトランジスタMN11のしきい値電圧)の電圧に上昇する。この結果、ラッチ回路13のトランジスタMN18,MP14からなるインバータが駆動され、ノードN12の電圧がVSS1に、ノードN11の電圧がVDD1になる方向に変化し、反転する。
【0032】
この遷移時に、第4の反転駆動回路35の側のトランジスタMN14,MN16については、トランジスタMN14は遮断状態から導通状態に移行し、トランジスタMN16は導通状態から遮断状態に移行するが、トランジスタMN14の遮断状態から導通状態への変化のタイミングが若干早くなるので、一時的にノードN12を電圧VSS1の端子に対して低インピーダンス化し、ノードN12の電圧がVDD1→VSS1に遷移する時間を短縮化させ、反転動作を高速化させる。
【0033】
なお、このとき、第3の反転駆動回路34の側のトランジスタMN13,MN15については、トランジスタMN15が先に遮断状態から導通状態に変化し、その後にトランジスタMN13が導通状態から遮断状態に変化するが、このときはトランジスタMP11,MN11が先に導通しており、しかもその導通抵抗がトランジスタMN13,MN15よりも小さく設定されているので、ノードN11の電圧VSS1方向への持ち下げ量はわずかであり、そのノードN11を電圧VDD1に反転させる動作に影響を与えることはない。
【0034】
次に、信号入力端子INの電圧がVDD2→VSS2に変化したときは、ノードN13の電圧がVSS2→VDD2に変化することによりトランジスタMP11が遮断し、ノードN4の電圧がVDD2→VSS2に変化することによりトランジスタMP12が導通する。トランジスタMP12が導通することで、ノードN16が電圧VDD2の端子に対して低インピーダンス化するので、トランジスタMN12のソース、つまりノードN12の電圧がVSS1から「VDD1−Vth12」(Vth12はトランジスタMN12のしきい値電圧)の電圧に上昇する。この結果、ラッチ回路33のトランジスタMN17,MP13からなるインバータが駆動され、ノードN11の電圧がVSS1に、ノードN12の電圧がVDD1になる方向に変化し、反転する。
【0035】
この遷移時に、第3の反転駆動回路34の側のトランジスタMN13,MN15については、トランジスタMN13は遮断状態から導通状態に移行し、トランジスタMN15は導通状態から遮断状態に移行するが、トランジスタMN13の遮断状態から導通状態への変化のタイミングが若干早くなるので、一時的にノードN11を電圧VSS1の端子に対して低インピーダンス化し、ノードN11の電圧がVDD1→VSS1に遷移する時間を短縮化させ、反転動作を高速化させる。
【0036】
なお、このとき、第4の反転駆動回路35の側のトランジスタMN14,MN16については、トランジスタMN16が先に遮断状態から導通状態に変化し、その後にトランジスタMN14が導通状態から遮断状態に変化するが、このときはトランジスタMP12、MN12が先に導通しており、しかもその導通抵抗がトランジスタMN14,MN16よりも小さく設定されているので、ノードN12の電圧VSS1の端子方向への持ち下げ量はわずかであり、そのノードN12を電圧VDD1に反転させる動作に影響を与えることはない。
【0037】
このように、図3のレベルシフト回路によれば、VDD2,VSS2の電圧を入力して、VDD1,VSS1にレベルシフトされた出力信号を得ることができる。また、遷移時に、VSS1方向に遷移するノードN11又はN12とVSS1側との間のインピーダンスを一時的に低下させるので、スイッチングスピードを高速化することができる。さらに回路全体をPMOSトランジスタとNMOSトランジスタのみで構成できる。
【0038】
ところが、この図3のレベルシフト回路では、第2のダイオードD2が接続されていないとき、何かの理由によって、電源関係がVDD1>VDD2になると、CMOS回路部分に形成される寄生のPNPトランジスタとNPNトランジスタからなる寄生サイリスタにトリガ電流が流れ、その寄生サイリスタを導通させるラッチアップ現象が発生し、過大な電流が流れて素子破壊を引き起こす恐れがある。
【0039】
図4はこれを説明するための要部の断面図である。図4(a)はトランジスタMP13が導通したとき(ノードN11=VDD1)の説明図であり、トランジスタMN17はP型不純物低濃度基板41に直接形成され、トランジスタMP13はN型不純物低濃度領域の島42内に形成され、トランジスタMN11はN型不純物高濃度領域の島43内のN型不純物低濃度領域の島44内に形成され、トランジスタMP11はN型不純物低濃度領域の島45内に形成されている。PNPトランジスタQ11,Q12、NPNトランジスタQ13は寄生サイリスタを構成する寄生トランジスタ、R11,R12は寄生抵抗、D21は寄生ダイオードである。
【0040】
図4(b)はトランジスタMP14が導通したとき(ノードN12=VDD1)の説明図であり、トランジスタMN18はP型不純物低濃度基板41に直接形成され、トランジスタMP14はN型不純物低濃度領域の島46内に形成され、トランジスタMN12はN型不純物高濃度領域の島47内のN型不純物低濃度領域の島48内に形成され、トランジスタMP12はN型不純物低濃度領域の島49内に形成されている。PNPトランジスタQ14,Q15、NPNトランジスタQ16は寄生サイリスタを構成する寄生トランジスタ、R13,R14は寄生抵抗、D22は寄生ダイオードである。
【0041】
図4(a)では、VDD1>(VDD2+VD21+VBEQ11 )になった時(VD21はダイオードD21の順方向電圧、VBEQ11はトランジスタQ11のベース・エミッタ間電圧)に、VDD1→MP13→D21→N15→Q11のベース・エミッタ→R11→VDD2のルートでトリガ電流I_triggerが流れ、これにより、トランジスタQ11が導通してトランジスタQ13にベース電流が流れる。このため、抵抗R11とトランジスタQ13を経由するVDD2→VSS1間の大電流、トランジスタQ12と抵抗R12を経由するVDD2→VSS1間の大電流がそれぞれ流れて、ラッチアップ現象が発生する。
【0042】
図4(b)でも、VDD1>(VDD2+VD22+VBEQ14 )になった時(VD22はダイオードD22の順方向電圧、VBEQ14はトランジスタQ14のベース・エミッタ間電圧)に、VDD1→MP14→D22→N16→Q14のベース・エミッタ→R13→VDD2のルートでトリガ電流I_triggerが流れ、これにより、トランジスタQ14が導通してトランジスタQ16にベース電流が流れる。このため、抵抗R13とトランジスタQ16を経由するVDD2→VSS1間の大電流、トランジスタQ15と抵抗R14を経由するVDD2→VSS1間の大電流がそれぞれ流れて、ラッチアップ現象が発生する。
【0043】
しかし、本実施例では、前記したように、電圧VDD1の端子と電圧VDD2の端子の間に、第2のダイオードD2を、電圧VDD1の端子側がアノード、電圧VDD2の端子側がカソードとなるように接続しているので、ラッチアップ現象の発生を回避できる。
【0044】
図5は、第2のダイオードD2の断面図を示す図である。このダイオードD2は、P型不純物低濃度の基板41にN型不純物高濃度領域の島49を形成し、その領域49内にN型不純物低濃度領域の島50を形成して、その島50内に形成されている。なお、このダイオードD2は、図2(a)に示したダイオードD1のように基板に直接形成しても、また図2(b)に示したトランジスタQ5のようにダイオード接続トランジスタで形成してもよい。
【0045】
このように、実施例2のレベルシフト回路では、本来の電源電圧が、VDD2>VDD1>VSS1、且つVDD2>VSS2の関係で使用されるべきであるときに、何らかの理由によって、VDD1>VDD2となる事態が発生したとしても、ダイオードD2によって、予め電圧VDD1の端子と電圧VDD2の端子の間にバイパス路が形成されているので、寄生のPNPトランジスタ、NPNトランジスタに対してトリガ電流が供給されることはなく、それら寄生トランジスタからなる寄生サイリスタがターンオンすることが回避され、ラッチアップ現象の発生が回避される。また、実施例1ではVDD1,VSS1を入力してVDD2,VSS2にレベルシフトすることはできなかったが、実施例2ではそのレベルシフトが可能となる。
【図面の簡単な説明】
【0046】
【図1】本発明の実施例1のレベルシフト回路の回路図である。
【図2】(a)は実施例1のレベルシフト回路の要部の一例の断面図、(b)は同要部の別の一例の断面図である。
【図3】本発明の実施例2のレベルシフト回路の回路図である。
【図4】(a)、(b)は図3のレベルシフト回路からダイオードD2を除去したときに発生するラッチアップの説明用の断面図である。
【図5】実施例2のレベルシフト回路の要部の一例の断面図である。
【図6】従来のレベルシフト回路の回路図である。
【図7】(a)は図6のレベルシフト回路のラッチアップ発生の説明用の断面図、(b)は同ラッチアップ発生の説明用の別の断面図である。
【符号の説明】
【0047】
1:第1のインバータ、2:第2のインバータ、3:第1のラッチ回路、4:第1の反転駆動回路、5:第2の反転駆動回路
31:第3のインバータ、32:第4のインバータ、33:第2のラッチ回路、34:第3の反転駆動回路、35:第4の反転駆動回路

【特許請求の範囲】
【請求項1】
信号出力端子となる第1のノードと第2のノードの間に逆並列接続された2個のインバータからなり且つ電圧VDD2とVSS2で動作するラッチ回路と、
入力側が信号入力端子に接続され出力側が第3のノードに接続され且つ電圧VDD1とVSS1で動作する第1のインバータと、
入力側が該第3のノードに接続され出力側が第4のノードに接続され且つ電圧VDD1とVSS1で動作する第2のインバータと、
前記第1、第2および第3のノードに接続され且つ電圧VDD2とVSS2とVSS1で動作する第1の反転駆動回路と、
前記第1、第2および第4のノードに接続され且つ電圧VDD2とVSS2とVSS1で動作する第2の反転駆動回路とを具備するレベルシフト回路において、
前記第1の反転駆動回路は、ソースが前記電圧VSS1の端子に接続されゲートが前記第3のノードに接続されドレインが第5のノードに接続された第1のNMOSトランジスタと、ゲートが前記電圧VSS2の端子に接続されドレインが前記第5のノードに接続されソースが前記第1のノードに接続された第1のPMOSトランジスタと、ゲートとドレインが前記第1のノードに接続されソースが第7のノードに接続された第5のPMOSトランジスタと、ドレインが前記第7のノードに接続されゲートが前記第2のノードに接続されソースが前記電圧VDD2の端子に接続された第3のPMOSトランジスタとからなり、
前記第2の反転駆動回路は、ソースが前記電圧VSS1の端子に接続されゲートが前記第4のノードに接続されドレインが第6のノードに接続された第2のNMOSトランジスタと、ゲートが前記電圧VSS2の端子に接続されドレインが前記第6のノードに接続されソースが前記第2のノードに接続された第2のPMOSトランジスタと、ゲートとドレインが前記第2のノードに接続されソースが第8のノードに接続された第6のPMOSトランジスタと、ドレインが前記第8のノードに接続されゲートが前記第1のノードに接続されソースが前記電圧VDD2の端子に接続された第4のPMOSトランジスタとからなり、
且つ前記電圧VSS2の端子と前記電圧VSS1の端子の間に、前記電圧VSS2の端子がカソードとなり、前記VSS1の端子がアノードとなるように、第1のダイオードが接続されている、
ことを特徴とするレベルシフト回路。
【請求項2】
信号出力端子となる第11のノードと第12のノードの間に逆並列接続された2個のインバータからなり且つ電圧VDD1とVSS1で動作するラッチ回路と、
入力側が信号入力端子に接続され出力側が第13のノードに接続され且つ電圧VDD2とVSS2で動作する第3のインバータと、
入力側が該第13のノードに接続され出力側が第14のノードに接続され且つ電圧VDD2とVSS2で動作する第4のインバータと、
前記第11、第12および第13のノードに接続され且つ電圧VDD2とVDD1とVSS1で動作する第3の反転駆動回路と、
前記第11、第12および第14のノードに接続され且つ電圧VDD2とVDD1とVSS1で動作する第4の反転駆動回路とを具備するレベルシフト回路において、
前記第3の反転駆動回路は、ソースが前記電圧VDD2の端子に接続されゲートが前記第13のノードに接続されドレインが第15のノードに接続された第11のPMOSトランジスタと、ゲートが前記電圧VDD1の端子に接続されドレインが前記第15のノードに接続されソースが前記第11のノードに接続された第11のNMOSトランジスタと、ゲートとドレインが前記第11のノードに接続されソースが第17のノードに接続された第15のNMOSトランジスタと、ドレインが前記第17のノードに接続されゲートが前記第12のノードに接続されソースが前記電圧VSS1の端子に接続された第13のNMOSトランジスタとからなり、
前記第4の反転駆動回路は、ソースが前記電圧VDD2の端子に接続されゲートが前記第14のノードに接続されドレインが第16のノードに接続された第12のPMOSトランジスタと、ゲートが前記電圧VDD1の端子に接続されドレインが前記第16のノードに接続されソースが前記第12のノードに接続された第12のNMOSトランジスタと、ゲートとドレインが前記第12のノードに接続されソースが第18のノードに接続された第16のNMOSトランジスタと、ドレインが前記第18のノードに接続されゲートが前記第11のノードに接続されソースが前記電圧VSS1の端子に接続された第14のNMOSトランジスタとからなり、
且つ前記電圧VDD2の端子と前記電圧VDD1の端子の間に、前記電圧VDD2の端子がカソードとなり、前記VDD1の端子がアノードとなるように、第2のダイオードが接続されている、
ことを特徴とするレベルシフト回路。

【図1】
image rotate

【図2】
image rotate

【図3】
image rotate

【図4】
image rotate

【図5】
image rotate

【図6】
image rotate

【図7】
image rotate


【公開番号】特開2009−105721(P2009−105721A)
【公開日】平成21年5月14日(2009.5.14)
【国際特許分類】
【出願番号】特願2007−276367(P2007−276367)
【出願日】平成19年10月24日(2007.10.24)
【出願人】(000191238)新日本無線株式会社 (569)
【Fターム(参考)】