説明

三次元積層構造を持つ半導体装置の製造方法

【課題】 三次元積層構造を持つ半導体装置において、積層された半導体回路層間の積層方向の電気的接続を、埋込配線を使用して容易に実現する半導体装置の製造方法を提供する。
【解決手段】 第1半導体回路層1aの半導体基板11の表面に、絶縁膜14で内壁面が覆われたトレンチ13を形成し、トレンチ13の内部に導電性材料を充填して導電性プラグ15を形成する。次に、トレンチ13とは重ならないように所望の半導体素子を基板11の表面または内部に形成し、その上に層間絶縁膜19を介して多層配線構造30を形成してから、多層配線構造30の表面にプラグ15に電気的に接続されたバンプ電極37を形成する。そして、電極37を用いて基板11を支持基板40に固定してから基板11をその裏面側から選択的に除去し、絶縁膜14を基板11の裏面側に露出させる。基板11の裏面側に露出せしめられた絶縁膜14を選択的に除去してプラグ15を露出させ、その端に電極42を形成する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、種々の機能を持つ複数の半導体回路層を積層してなる三次元積層構造を持つ半導体装置(三次元積層半導体装置)の製造方法に関し、さらに言えば、積層された前記半導体回路層間の縦方向(積層方向)の電気的接続を行うための埋込配線の形成を含む、三次元積層半導体装置の製造方法に関する。ここに「埋込配線(buried interconnections)」とは、前記半導体回路層の各々の内部に埋設された積層方向の電気的接続用の配線を言う。
【背景技術】
【0002】
近年、複数の半導体チップを積層して三次元構造とした半導体装置が提案されている。例えば、栗野らは1999年に発行された「1999アイ・イー・ディー・エム テクニカル・ダイジェスト」において、「三次元構造を持つインテリジェント・イメージセンサ・チップ」を提案している(非特許文献1参照)。
【0003】
このイメージセンサ・チップは、4層構造を持っており、第1半導体回路層にプロセッサ・アレイと出力回路を配置し、第2半導体回路層にデータラッチとマスキング回路を配置し、第3半導体回路層に増幅器とアナログ・デジタル変換器を配置し、第4半導体回路層にイメージセンサ・アレイを配置している。イメージセンサ・アレイの最上面は、マイクロレンズ・アレイを含む石英ガラス層で覆われており、マイクロレンズ・アレイはその石英ガラス層の表面に形成されている。イメージセンサ・アレイ中の各イメージセンサには、半導体受光素子としてフォトダイオードが形成されている。4層構造を構成する各半導体回路層の間は、接着剤を用いて機械的に接続されていると共に、導電性プラグを用いた埋込配線とそれら埋込配線に接触せしめられたマイクロバンプ電極とを用いて電気的に接続されている。
【0004】
このイメージセンサ・チップは、各半導体回路層の間の電気的接続にボンディング・ワイヤは使用されていない。したがって、支持基板上に複数の半導体チップを積層・一体化すると共にそれら半導体チップの周囲にボンディング・ワイヤを配置し、それボンディング・ワイヤによって前記半導体チップ間の電気的接続を実現した三次元構造の半導体装置(これは特許文献1に開示されているように従来より公知である)とは異なっている。
【0005】
また、李らは、2000年4月に発行された「日本応用物理学会誌」において、「高度並列画像処理チップ用の三次元集積技術の開発」とのタイトルで、栗野らの提案した上記固体イメージセンサと同様のイメージセンサを含む画像処理チップを提案している(非特許文献2)。
【0006】
李らの画像処理チップは、栗野らが上記論文で提案した固体イメージセンサとほぼ同じ構造を持っている。
【0007】
上述した三次元積層構造を持つ従来のイメージセンサ・チップと画像処理チップは、いずれも、所望の半導体回路を内蔵した複数の半導体ウェハー(以下、単にウェハーともいう)を積層して互いに固着させた後、得られたウェハー積層体を切断(ダイシング)して複数のチップ群に分割することにより製造される。すなわち、内部に半導体回路を形成した半導体ウェハーをウェハーレベルで積層・一体化することにより三次元積層構造を形成し、それを分割してイメージセンサ・チップまたは画像処理チップを得ているのである。
【0008】
なお、これら従来のイメージセンサ・チップと画像処理チップでは、当該チップの内部の積層された複数の半導体回路のそれぞれが「半導体回路層」を構成する。
【0009】
さらに、特許文献2には、半導体基板に、径小部と径大部とが連接された凸型構造を有し、且つ前記径小部の端部が前記半導体基板の第1主面に露呈され、前記径大部の端部が前記半導体基板の第2主面に露呈される貫通孔を形成し、次に、その貫通孔の壁面を絶縁膜で覆ってからその内部に導電体を埋設して導電体プラグを形成し、その後、前記第1主面に多層配線層を形成する、半導体チップの製造方法が開示されている。この製造方法によれば、デバイスの集積度が高く、バンプとの固着強度が高く、熱応力ストレスに対する高い信頼性が得られる、とされている。
【先行技術文献】
【非特許文献】
【0010】
【非特許文献1】栗野ら、「三次元構造を持つインテリジェント・イメージセンサ・チップ」、1999年アイ・イー・ディー・エム テクニカル・ダイジェストp.36.4.1〜36.4.4(H. Kurino et al., "Intelligent Image Sensor Chip with Three Dimensional Structure",1999 IEDM Technical Digest, pp. 36.4.1 - 36.4.4, 1999)
【非特許文献2】李ら、「高度並列画像処理チップ用の三次元集積技術の開発」、「日本応用物理学会誌」第39巻、p.2473〜2477、第1部4B、2000年4月、(K. Lee et al., "Development of Three-Dimensional Integration Technology for Highly Parallel Image-Processing Chip", Jpn. J. Appl. Phys. Vol. 39, pp. 2474 - 2477, April 2000)
【特許文献】
【0011】
【特許文献1】特開2002−110902号公報 (図1、図4)
【特許文献2】特開2004−14657号公報 (図1−図9)
【発明の概要】
【発明が解決しようとする課題】
【0012】
上述した従来の三次元積層構造を持つイメージセンサ・チップと画像処理チップの製造工程では、ウェハー積層体(これは複数の半導体ウェハーを積層・一体化して構成される)の内部における半導体回路層(ここでは半導体ウェハー)間の縦方向(積層方向)の電気的接続は、各半導体回路層を積層方向に貫通して形成された微細な埋込配線(あるいは導電性プラグ)と、それら埋込配線の端に固着されたマイクロバンプ電極とを使用して行われている。しかし、埋込配線とマイクロバンプ電極の具体的な形成方法は明示されていない。埋込配線もマイクロバンプ電極も数μm程度の大きさであって極めて微細であるだけでなく、多数が近接して配置されるので、これらを実現するのは容易ではない。このため、そのような埋込配線とマイクロバンプ電極を使用した信頼性の高い積層方向の電気的接続を実現する方法が要望されている。
【0013】
また、ウェハー積層体の内部の半導体回路層(半導体ウェハー)は、一般に、当該半導体回路層を形成する半導体基板の表面に形成された複数の半導体素子と、層間絶縁膜を介してそれら半導体素子の上に形成された配線構造とから構成される。このため、埋込配線(あるいは導電性プラグ)は、半導体基板上の半導体素子のレイアウトや配線構造内の配線のレイアウトや製造工程に応じて最適な方法で形成する必要がある。例えば、配線構造内の配線のレイアウトの如何によっては、配線構造を貫通する埋込配線(あるいは導電性プラグ)を形成できない場合があり、また、半導体基板の表面側からでは埋込配線用のトレンチを形成することが困難または不可能な場合もある。よって、このような制約にも対応できることが望ましい。
【0014】
これら二つの要望は、上述した従来の三次元積層構造を持つイメージセンサ・チップと画像処理チップの製造工程において、「ウェハー積層体」に代えて、複数の半導体チップを積層・一体化してなる「チップ積層体」を使用する場合にも言えることである。
【0015】
上述した特許文献2に開示された半導体チップの製造方法は、半導体基板に、径小部と径大部とが連接された凸型構造を有する貫通孔を形成する必要があるため、当該貫通孔を形成するためにはマスク形成工程とエッチング工程がそれぞれ二回必要である等の難点がある。
【0016】
本発明は、これらの点を考慮してなされたものであって、その目的とするところは、積層された半導体回路層の間の積層方向の電気的接続を埋込配線を使用して容易に実現することができる、三次元積層構造を持つ半導体装置の製造方法を提供することにある。
【0017】
本発明の他の目的は、積層された半導体回路層の各々の素子や回路のレイアウト(半導体回路層が配線構造を持つ場合は、前記素子や回路のレイアウトに加えて、その配線構造内の配線のレイアウトを含む)に起因する制約に対応して、最適な電気的接続用の埋込配線を形成することができる、三次元積層構造を持つ半導体装置の製造方法を提供することにある。
【0018】
ここに明記しない本発明の他の目的は、以下の説明及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0019】
(1) 本発明の第1の観点による三次元積層構造を持つ半導体装置の製造方法は、請求項1に記載されているとおり、
複数の半導体回路層を支持基板上に積層して構成された三次元積層構造を持つ半導体装置の製造方法であって、
複数の前記半導体回路層のうちの一つを構成する半導体基板の内部にその表面側から、第1絶縁膜で内壁面が覆われたトレンチを形成する工程と、
前記半導体基板の表面側から前記トレンチの内部に導電性材料を充填して導電性プラグを形成する工程と、
前記導電性プラグが形成された前記半導体基板の内部または表面にその表面側から所望の素子または回路を形成する工程と、
前記素子または回路が形成された前記半導体基板の表面を第2絶縁膜で覆う工程と、
前記第2絶縁膜を直接または配線構造を介して間接的に、前記支持基板または複数の前記半導体回路層の他の一つに接合することにより、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程と、
前記支持基板または複数の前記半導体回路層の他の一つに固定された前記半導体基板をその裏面側から選択的に除去し、もって前記第1絶縁膜を前記半導体基板の裏面側に露出させる工程と、
前記半導体基板の裏面側に露出せしめられた前記第1絶縁膜を選択的に除去し、もって前記導電性プラグを前記半導体基板の裏面側に露出させる工程と
を備えてなることを特徴とするものである。
【0020】
(2) 本発明の第1の観点の三次元積層構造を持つ半導体装置の製造方法では、上述したように、まず、複数の半導体回路層のうちの一つを構成する半導体基板の内部にその表面側から、第1絶縁膜で内壁面が覆われたトレンチを形成し、当該トレンチの内部に前記半導体基板の表面側から導電性材料を充填して導電性プラグを形成する。次に、前記導電性プラグが形成された前記半導体基板の内部または表面にその表面側から所望の素子または回路を形成し、その素子または回路が形成された前記半導体基板の表面を第2絶縁膜で覆う。そして、前記第2絶縁膜を直接または配線構造を介して間接的に、前記支持基板または複数の前記半導体回路層の他の一つに接合することにより、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する。その後、前記支持基板または複数の前記半導体回路層の他の一つに固定された前記半導体基板をその裏面側から選択的に除去することによって、前記第1絶縁膜を前記半導体基板の裏面側に露出させる。続いて、前記半導体基板の裏面側に露出せしめられた前記第1絶縁膜を選択的に除去することによって、前記導電性プラグを前記半導体基板の裏面側に露出させる。
【0021】
これらの工程はすべて公知のプロセス(例えば、CVD法、等方性エッチング法、機械的研磨法、CMP法など)を用いて実行することができる。また、前記支持基板または複数の前記半導体回路層の他の一つと、前記半導体基板の裏面側に露出せしめられた前記導電性プラグとの電気的接続は、前記半導体基板の表面に形成される配線(前記半導体基板が配線構造を有する場合は、その配線構造の内部の配線及び前記半導体基板の表面に形成される配線)を利用して容易に実現することができる。さらに、前記半導体基板の表面に形成される配線(配線構造が存在する場合は、その配線構造内の配線及び前記半導体基板の表面に形成される配線)と、前記トレンチの内部の前記導電性プラグとが、当該半導体回路層を積層方向に貫通する「埋込配線」となる。よって、この埋込配線を使用することにより、積層された前記半導体回路層の間の積層方向の電気的接続を容易に実現することができる。
【0022】
また、本発明の第1の観点の半導体装置の製造方法では、前記トレンチの形成と前記導電性材料の充填が前記半導体基板の表面側から行われると共に、前記トレンチが前記第2絶縁膜(配線構造が存在する場合は、前記第2絶縁膜と前記配線構造)を貫通しない。このため、前記トレンチの形成と前記導電性材料の充填を前記半導体基板の裏面側から行えない場合や、前記第2絶縁膜(配線構造が存在する場合は、前記第2絶縁膜と前記配線構造)を貫通するトレンチの形成が不可能または困難な場合に、この製造方法は好適に適用できる。すなわち、前記半導体回路層の前記素子または回路のレイアウト(前記半導体回路層が配線構造を持つ場合は、前記素子や回路のレイアウトに加えて、その配線構造内の配線のレイアウトを含む)に起因する制約に対応して、最適な電気的接続用の埋込配線を形成することができる。
【0023】
なお、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程において、第1電極を使用してもよい。この場合、前記第1電極は、前記第2絶縁膜または前記配線構造と、前記支持基板または複数の前記半導体回路層の他の一つとの少なくとも一方に配置される。そして、前記半導体基板は、前記第1電極を使用して、前記支持基板または複数の前記半導体回路層の他の一つに固定される。
【0024】
(3) 本発明の第1の観点の半導体装置の製造方法において、「支持基板」は、複数の半導体回路層を支持するに足る剛性を持つものであればよく、その材質は任意である。半導体であってもよいし、ガラスであってもよいし、その他の材質であってもよい。内部に回路が形成された半導体基板、すなわち、いわゆるLSIウェハーでもよい。
【0025】
「半導体回路層」は、半導体回路の層、換言すれば、層状に形成された半導体回路を意味する。したがって、「半導体回路層」は、「半導体基板」と、その半導体基板の内部または表面に形成された「素子」または「回路」とを有していればよく、他の構成は任意である。
【0026】
前記「半導体基板」の内部または表面には、何らかの「回路」(例えば、増幅回路、信号処理回路など、あるいは所定の機能を提供する集積回路)が形成されるのが通常であるが、何らかの「素子」(例えば、受光素子)のみが形成されていてもよい。例えば、アレイ状に配置された多数の「受光素子」だけが、「半導体基板」の内部または表面に形成されていてもよい。「素子」としては、トランジスタ等の能動素子と、抵抗器等の受動素子とがあるが、いずれであってもよい。「能動素子」としては、典型的には、占有面積の小ささ等を考慮してMOS電界効果トランジスタ(Metal-Oxide-Semiconductor Field-Effect Transistor、MOSFET)が使用されるが、MOSFET以外のトランジスタでもよいし、ダイオード等でもよい。「受動素子」としては、例えば抵抗器、容量素子等が使用される。
【0027】
前記「半導体基板」は、単一の半導体部材(例えば半導体ウェハーまたは半導体チップ)により形成されていてもよいし、複数の半導体部材(例えば半導体ウェハーまたは半導体チップ)により形成されていてもよい。また、前記「半導体基板」の物理寸法には制限はなく、半導体ウェハーのサイズ(ウェハーサイズ)でもよいし、半導体ウェハーを分割して得られるチップのサイズ(チップサイズ)でもよいし、ウェハーサイズとチップサイズの中間のサイズであってもよいし、ウェハーサイズより大きいサイズであってもよい。また、前記「半導体基板」の材質は任意であり、所望の半導体素子や回路を形成できるものであれば、シリコンでもよいし、化合物半導体でもよいし、その他の半導体でもよい。「半導体基板」の構造も任意であり、半導体製の単なる板でもよいし、いわゆるSOI(Silicon On Insulator)基板でもよい。
【0028】
「トレンチ」は、所望の深さを持ち、埋込配線となる導電性材料を収容するものであればよく、構成は任意である。「トレンチ」の深さ、開口形状、開口寸法、断面形状等は、必要に応じて任意に設定できる。「トレンチ」の形成方法は、半導体基板をその表面側から選択的に除去して形成できるものであれば、任意の方法が使用できる。マスクを用いた異方性エッチング法が好適に使用できる。
【0029】
トレンチの内壁面を覆う「第1絶縁膜」は、前記半導体回路層の「半導体基板」と、前記トレンチの内部に充填される「導電性材料」とを電気的に絶縁できるものであれば、任意の絶縁膜が使用できる。二酸化シリコン(SiO)、窒化シリコン(SiN)等が好適に使用できる。「第1絶縁膜」の形成方法は、任意である。
【0030】
トレンチの内部に充填される「導電性材料」は、導電性プラグ(埋込配線)として使用できるものであればよく、任意の材料が使用できる。例えば、ポリシリコン等の半導体、タングステン(W)、銅(Cu)、アルミニウム(Al)等の金属が好適に使用できる。「導電性材料」の充填方法は、前記半導体基板の表面側から導電性材料をトレンチの内部に充填できるものであれば、任意の方法が使用できる。
【0031】
「第2絶縁膜」は、前記素子または回路が形成された半導体回路層の「半導体基板」の表面を覆って、当該表面をその隣接部分から電気的に絶縁できるものであれば、任意の絶縁膜が使用できる。二酸化シリコン(SiO)、窒化シリコン(SiN)等が好適に使用できる。「第2絶縁膜」の形成方法は、任意である。
【0032】
「第1電極」は、前記第2絶縁膜または前記配線構造と、前記支持基板または複数の前記半導体回路層の他の一つとの少なくとも一方に配置されればよく、その構成と形状は任意に選択できる。「第1電極」は、好ましくは、前記第2絶縁膜上に直接または配線構造を介して間接的に形成されればよく、その構成と形状は任意に選択できる。「第1電極」は通常、第2絶縁膜の表面(半導体回路層が配線構造を持つ場合は、その配線構造の表面)から突出して形成されるが、必ずしも突出していなくてもよい。前記支持基板または複数の前記半導体回路層の他の一つとの電気的接続ができるものであれば足りる。「第1電極」の材質は、トレンチ内部の導電性プラグを用いる外部との電気的接続に使用できる導電性を有していれば、任意のものを使用できる。「第1電極」は、別個に形成された導電性材料片を、前記第2絶縁膜の表面または前記配線構造の表面(あるいは、前記支持基板または複数の前記半導体回路層の他の一つの対向面)に固着させて形成してもよいし、前記第2絶縁膜の表面または前記配線構造の表面(あるいは、前記支持基板または複数の前記半導体回路層の他の一つの対向面)に導電性材料をメッキ法等によって直接堆積させて形成してもよい。また、前記半導体基板の表面に形成され且つ前記第2絶縁膜で覆われた配線、または前記配線構造内の配線、または前記支持基板または複数の前記半導体回路層の他の一つの対向面に形成された配線を利用して形成してもよい。
【0033】
「配線構造」の材質、構成、機能等は任意である。単層構造であってもよいし、多層構造であってもよい。通常は、一つまたは複数のパターン化された金属配線膜と、一つまたは複数の絶縁膜とから構成されるが、その具体的構成は必要に応じて任意に選択される。「配線構造」は、積層方向の電気的接続に使用される前記第1電極とは別に、前記支持基板または複数の前記半導体回路層の他の一つとの間の電気的接続のための電極を含んでいてもよい。
【0034】
「前記第2絶縁膜を直接または配線構造を介して間接的に、前記支持基板または複数の前記半導体回路層の他の一つに接合することにより、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程」を実行する方法は、特に限定されない。
【0035】
「前記第1電極を使用して、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程」を実行する方法も、特に限定されない。典型的には、溶着または加熱下あるいは室温での加圧によって第1電極を前記支持基板または複数の前記半導体回路層の他の一つに接合し、接着剤を併用するが、これ以外の方法でもよい。溶着や直接的な加圧接合ができない場合は、適当な接合用金属(例えばIn、Au、Ag、Sn、Cu、Al、あるいはW等、またはそれらの二つ以上からなる合金またはそれらの二つ以上からなる積層膜)を間に挟んで接合を行う。
【0036】
「前記支持基板または複数の前記半導体回路層の他の一つに固定された前記半導体基板をその裏面側から選択的に除去し、もって前記第1絶縁膜を前記半導体基板の裏面側に露出させる工程」を実行する方法は、特に限定されない。典型的には、マスクを用いた等方性エッチング法や異方性エッチング法、またはCMP法が使用される。機械的研磨法を併用してもよい。
【0037】
「前記半導体基板の裏面側に露出せしめられた前記第1絶縁膜を選択的に除去し、もって前記導電性プラグを前記半導体基板の裏面側に露出させる工程」を実行する方法は、特に限定されない。典型的には、マスクを用いた等方性エッチング法や異方性エッチング法、またはCMP法が使用される。
【0038】
(4) 本発明の第1の観点の半導体装置の製造方法の好ましい例では、前記半導体回路層が、前記素子または回路に加えて、前記第2絶縁膜上に形成された配線構造を有しており、前記第1電極が前記第2絶縁膜上に前記配線構造を介して間接的に形成される。この例では、前記半導体回路層の前記素子または回路のレイアウトだけでなく、前記配線構造内の配線のレイアウトにも起因する制約に対応して、最適な電気的接続用の埋込配線を形成することができる、という利点がある。
【0039】
本発明の第1の観点の半導体装置の製造方法の他の好ましい例では、前記半導体基板の裏面側に前記第1絶縁膜を露出させる工程と、前記半導体基板の裏面側に前記導電性プラグを露出させる工程との間に、前記半導体基板の裏面を覆う第3絶縁膜を形成する工程をさらに含んでおり、前記導電性プラグを露出させる工程において、前記第1絶縁膜と共に前記第3絶縁膜が選択的に除去される。この場合、前記導電性プラグを露出させる工程の終了後に、前記半導体基板の裏面が残存した前記第3絶縁膜で覆われるため、前記半導体基板の裏面の電気的絶縁性を確保できる利点がある。
【0040】
本発明の第1の観点の半導体装置の製造方法のさらに他の好ましい例では、前記半導体基板の裏面側に前記第1絶縁膜を露出させる工程と、前記半導体基板の裏面側に前記導電性プラグを露出させる工程との間に、前記半導体基板の裏面を覆う第3絶縁膜を形成する工程と、前記第3絶縁膜の上に平坦化膜を形成する工程と、前記平坦化膜を選択的に除去する工程とをさらに含んでおり、前記導電性プラグを露出させる工程において、前記第1絶縁膜と共に、前記第3絶縁膜と残存した前記平坦化膜とが選択的に除去される。この場合、前記導電性プラグを露出させる工程の終了後に、前記半導体基板の裏面が残存した前記第3絶縁膜で覆われるため、前記半導体基板の裏面の電気的絶縁性を確保できる利点と、前記導電性プラグが前記半導体基板の裏面から突出して形成されるため、前記導電性プラグをバンプ電極として利用することができる利点とがある。
【0041】
本発明の第1の観点の半導体装置の製造方法のさらに他の好ましい例では、前記半導体基板の裏面側に露出せしめられた前記導電性プラグの端に、第2電極を形成する工程をさらに含む。この第2電極は、バンプ電極として利用されるものである。この第2電極形成工程では、別個に形成された導電性材料片を前記導電性プラグの端に固着させてもよいし、前記導電性プラグの端に導電性材料をメッキ法等によって直接堆積させてもよい。しかし、前記導電性プラグの端をそのまま第2電極として使用することも可能である。
【0042】
本発明の第1の観点の半導体装置の製造方法のさらに他の好ましい例では、前記半導体基板が、単一の半導体部材により形成され、あるいは、複数の半導体部材により形成される。
【0043】
(5) 本発明の第2の観点による三次元積層構造を持つ半導体装置の製造方法は、上述した第1の観点による半導体装置の製造方法とは異なり、複数の半導体回路層のうちの一つを構成する半導体基板の表面を覆う第1絶縁膜(その半導体基板が配線構造を有する場合は、前記第1絶縁膜とその配線構造)を貫通する導電性プラグ(埋込配線)を形成するものである。
【0044】
すなわち、本発明の第2の観点による半導体装置の製造方法は、請求項13に記載されているとおり、
複数の半導体回路層を支持基板上に積層して構成された三次元積層構造を持つ半導体装置の製造方法であって、
複数の前記半導体回路層のうちの一つを構成する半導体基板の内部または表面にその表面側から所望の素子または回路を形成する工程と、
前記素子または回路が形成された前記半導体基板の表面を第1絶縁膜で覆う工程と、
前記第1絶縁膜を貫通して前記半導体基板の内部に到達すると共に、第2絶縁膜で内壁面が覆われたトレンチを、前記半導体基板の表面側から形成する工程と、
前記半導体基板の表面側から前記トレンチの内部に導電性材料を充填して導電性プラグを形成する工程と、
前記導電性プラグの前記半導体基板の表面側の端に対応する位置に配置される第1電極を使用して、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程と、
前記支持基板または複数の前記半導体回路層の他の一つに固定された前記半導体基板をその裏面側から選択的に除去し、もって前記第2絶縁膜を前記半導体基板の裏面側に露出させる工程と、
前記半導体基板の裏面側に露出せしめられた前記第2絶縁膜を選択的に除去し、もって前記導電性プラグを前記半導体基板の裏面側に露出させる工程と
を備えてなることを特徴とするものである。
【0045】
(6) 本発明の第2の観点の三次元積層構造を持つ半導体装置の製造方法では、上述したように、まず、複数の前記半導体回路層のうちの一つを構成する半導体基板の内部または表面にその表面側から所望の素子または回路を形成してから、前記半導体基板の表面を第1絶縁膜で覆う。次に、前記第1絶縁膜を貫通して前記半導体基板の内部に到達すると共に、第2絶縁膜で内壁面が覆われたトレンチを、前記半導体基板の表面側から形成し、さらに、前記半導体基板の表面側から前記トレンチの内部に導電性プラグを形成してから、前記導電性プラグの前記半導体基板の表面側の端に対応する位置に配置される第1電極を使用して、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する。その後、前記支持基板または複数の前記半導体回路層の他の一つに固定された前記半導体基板をその裏面側から選択的に除去することによって、前記第2絶縁膜を前記半導体基板の裏面側に露出させる。続いて、前記半導体基板の裏面側に露出せしめられた前記第2絶縁膜を選択的に除去することによって、前記導電性プラグを前記半導体基板の裏面側に露出させる。
【0046】
これらの工程はすべて公知のプロセス(例えば、CVD法、等方性エッチング法、機械的研磨法、CMP法など)を用いて実行することができる。また、前記トレンチは、前記第1絶縁膜を貫通して前記半導体基板の内部に到達するので、前記トレンチの内部の前記導電性プラグが当該半導体回路層を積層方向に貫通する「埋込配線」となる。よって、この埋込配線と前記第1電極を使用することにより、積層された前記半導体回路層の間の積層方向の電気的接続を容易に実現することができる。
【0047】
また、本発明の第2の観点の半導体装置の製造方法では、前記トレンチの形成と前記導電性材料の充填が前記半導体基板の表面側から行われると共に、前記トレンチが前記第1絶縁膜を貫通して前記半導体基板の内部に到達する。このため、前記第1絶縁膜を貫通して前記半導体基板の内部に到達するトレンチの形成が可能な場合に、この製造方法は好適に適用できる。すなわち、前記半導体回路層の前記素子または回路のレイアウト(前記半導体回路層が配線構造を持つ場合は、前記素子や回路のレイアウトに加えて、その配線構造内の配線のレイアウトを含む)に起因する制約に対応して、最適な電気的接続用の埋込配線を形成することができる。
【0048】
(7) 本発明の第2の観点の半導体装置の製造方法において、「支持基板」、「半導体回路層」、「半導体基板」、「回路」、「素子」、そしてトレンチの内部に充填される「導電性材料」の意味するところは、いずれも、本発明の第1の観点の半導体装置の製造方法の場合と同じである。
【0049】
「第1絶縁膜」は、前記素子または回路が形成された半導体回路層の「半導体基板」の表面を覆って、当該表面をその隣接部分から電気的に絶縁できるものであれば、任意の絶縁膜が使用できる。二酸化シリコン(SiO)、窒化シリコン(SiN)等が好適に使用できる。「第1絶縁膜」の形成方法は、任意である。
【0050】
「トレンチ」は、前記第1絶縁膜(前記半導体回路層が配線構造を持つ場合は、前記第1絶縁膜とその配線構造)を貫通して前記半導体基板の内部に到達すると共に、第2絶縁膜で内壁面が覆われたものであれば、所望の深さを持ち、埋込配線となる導電性プラグを収容するものであればよく、任意の構成のものが使用できる。「トレンチ」の深さ、開口形状、開口寸法、断面形状等は、必要に応じて任意に設定できる。「トレンチ」の形成方法は、前記第1絶縁膜(前記半導体回路層が配線構造を持つ場合は、前記第1絶縁膜とその配線構造)を貫通して前記半導体基板をその表面側から選択的に除去して形成できるものであれば、任意の方法が使用できる。マスクを用いた異方性エッチング法が好適に使用できる。
【0051】
トレンチの内壁面を覆う「第2絶縁膜」は、前記半導体回路層の「半導体基板」と、前記トレンチの内部に充填される「導電性材料」とを電気的に絶縁できるものであれば、任意の絶縁膜が使用できる。二酸化シリコン(SiO)、窒化シリコン(SiN)等が好適に使用できる。「第2絶縁膜」の形成方法は、任意である。
【0052】
前記導電性プラグの前記半導体基板の表面側の端に対応する位置に配置される「第1電極」は、任意の構成と形状を使用できる。「第1電極」は通常、配線構造の表面から突出して形成されるが、必ずしも突出していなくてもよい。「第1電極」は、前記支持基板または複数の前記半導体回路層の他の一つの前記導電性プラグに対応する箇所に形成されてもよい。要は、前記支持基板または複数の前記半導体回路層の他の一つとの電気的接続ができるものであれば足りる。「第1電極」の材質は、トレンチ内部の導電性プラグを用いる外部との電気的接続に使用できる導電性を有していれば、任意のものを使用できる。「第1電極」は、別個に形成された導電性材料片を前記導電性プラグの端に固着させて形成してもよいし、前記導電性プラグの端に導電性材料をメッキ法等によって直接堆積させて形成してもよい。また、前記導電性プラグを利用して前記第1電極を形成してもよい。前記導電性プラグの端ではなく、これらのいずれかの方法を用いて、前記支持基板または複数の前記半導体回路層の他の一つに形成してもよい。
【0053】
「前記導電性プラグの前記半導体基板の表面側の端に対応する位置に配置される第1電極を使用して、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程」を実行する方法は、特に限定されない。典型的には、溶着または加熱下あるいは室温での加圧によって第1電極を前記支持基板または複数の前記半導体回路層の他の一つに接合し、接着剤を併用するが、これ以外の方法でもよい。溶着や直接的な加圧接合ができない場合は、本発明の第1の観点による半導体装置の製造方法において述べたような接合用金属を間に挟んで接合を行ってもよい。
【0054】
「前記支持基板または複数の前記半導体回路層の他の一つに固定された前記半導体基板をその裏面側から選択的に除去し、もって前記第2絶縁膜を前記半導体基板の裏面側に露出させる工程」を実行する方法は、本発明の第1の観点の半導体装置の製造方法の場合と同様に、特に限定されない。典型的には、マスクを用いた等方性エッチング法や異方性エッチング法、またはCMP法が使用される。機械的研磨法を併用してもよい。
【0055】
「前記半導体基板の裏面側に露出せしめられた前記第2絶縁膜を選択的に除去し、もって前記導電性プラグを前記半導体基板の裏面側に露出させる工程」を実行する方法は、本発明の第1の観点の半導体装置の製造方法の場合と同様に、特に限定されない。典型的には、マスクを用いた等方性エッチング法や異方性エッチング法、またはCMP法が使用される。
【0056】
(8) 本発明の第2の観点の半導体装置の製造方法の好ましい例では、前記半導体回路層が、前記素子または回路に加えて、前記第1絶縁膜上に形成された配線構造を有しており、前記トレンチが、前記第1絶縁膜と前記配線構造を貫通して形成される。この例では、前記半導体回路層の前記素子または回路のレイアウトだけでなく、前記配線構造内の配線のレイアウトにも起因する制約に対応して、最適な電気的接続用の埋込配線を形成することができる、という利点がある。
【0057】
前記「配線構造」の材質、構成、機能等は任意である。単層構造であってもよいし、多層構造であってもよい。通常は、一つまたは複数のパターン化された金属配線膜と、一つまたは複数の絶縁膜とから構成されるが、その具体的構成は必要に応じて任意に選択される。「配線構造」は、積層方向の電気的接続に使用される前記第1電極とは別に、前記支持基板または複数の前記半導体回路層の他の一つとの間の電気的接続のための電極を含んでいてもよい。
【0058】
本発明の第2の観点の半導体装置の製造方法の他の好ましい例では、前記半導体基板の裏面側に前記第2絶縁膜を露出させる工程と、前記半導体基板の裏面側に前記導電性プラグを露出させる工程との間に、前記半導体基板の裏面を覆う第3絶縁膜を形成する工程をさらに含んでおり、前記前記導電性プラグを露出させる工程において、前記トレンチの壁面を覆う前記第2絶縁膜と共に前記第3絶縁膜が選択的に除去される。この場合、前記導電性プラグを露出させる工程の終了後に、前記半導体基板の裏面が残存した前記第3絶縁膜で覆われるため、前記半導体基板の裏面の電気的絶縁性を確保できる利点がある。
【0059】
本発明の第2の観点の半導体装置の製造方法のさらに他の好ましい例では、前記半導体基板の裏面側に前記第2絶縁膜を露出させる工程と、前記半導体基板の裏面側に前記導電性プラグを露出させる工程との間に、前記半導体基板の裏面を覆う第3絶縁膜を形成する工程と、前記第3絶縁膜の上に平坦化膜を形成する工程と、前記平坦化膜を選択的に除去する工程とをさらに含んでおり、前記導電性プラグを露出させる工程において、前記第2絶縁膜と共に、前記第3絶縁膜と残存した前記平坦化膜とが選択的に除去される。この場合、前記導電性プラグを露出させる工程の終了後に、前記半導体基板の裏面が残存した前記第3絶縁膜で覆われるため、前記半導体基板の裏面の電気的絶縁性を確保できる利点と、前記導電性プラグが前記半導体基板の裏面から突出して形成されるため、前記導電性プラグをバンプ電極として利用することができる利点とがある。
【0060】
本発明の第2の観点の半導体装置の製造方法のさらに他の好ましい例では、前記半導体基板の裏面側に露出せしめられた前記導電性プラグの端に、第2電極を形成する工程をさらに含む。この第2電極は、バンプ電極として利用されるものである。この第2電極形成工程では、別個に形成された導電性材料片を前記導電性プラグの端に固着させてもよいし、前記導電性プラグの端に導電性材料をメッキ法等によって直接堆積させてもよい。しかし、前記半導体基板の裏面側に露出せしめられた前記導電性プラグの端を、そのまま第2電極として使用することも可能である。
【0061】
本発明の第2の観点の半導体装置の製造方法のさらに他の好ましい例では、前記半導体基板が、単一の半導体部材により形成され、あるいは、複数の半導体部材により形成される。
【0062】
(9) 本発明の第3の観点による三次元積層構造を持つ半導体装置の製造方法は、上述した第1及び第2の観点による半導体装置の製造方法と異なり、複数の半導体回路層のうちの一つを構成する半導体基板の裏面側からトレンチを形成すると共に、当該トレンチの内部に導電性材料を半導体基板の裏面側から充填することにより、導電性プラグ(埋込配線)を形成するものである。
【0063】
すなわち、本発明の第3の観点による半導体装置の製造方法は、請求項23に記載されているとおり、
複数の半導体回路層を支持基板上に積層して構成された三次元積層構造を持つ半導体装置の製造方法であって、
複数の前記半導体回路層のうちの一つを構成する半導体基板の内部または表面にその表面側から所望の素子または回路を形成する工程と、
前記素子または回路が形成された前記半導体基板の表面を第1絶縁膜で覆う工程と、
前記第1絶縁膜を直接または配線構造を介して間接的に、前記支持基板または複数の前記半導体回路層の他の一つに接合することにより、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程と、
前記支持基板または複数の前記半導体回路層の他の一つに固定された前記半導体基板の内部にその裏面側から、第2絶縁膜で内壁面が覆われたトレンチを形成する工程と、
前記半導体基板の裏面側から前記トレンチの内部に導電性材料を充填して導電性プラグを形成する工程と
を備えてなることを特徴とするものである。
【0064】
(10) 本発明の第3の観点の三次元積層構造を持つ半導体装置の製造方法では、上述したように、複数の前記半導体回路層のうちの一つを構成する半導体基板の内部または表面に所望の素子または回路を形成してから、その素子または回路が形成された前記半導体基板の表面を第1絶縁膜で覆う。次に、前記第1絶縁膜を直接または配線構造を介して間接的に、前記支持基板または複数の前記半導体回路層の他の一つに接合することにより、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する。そして、前記支持基板または複数の前記半導体回路層の他の一つに固定された前記半導体基板の内部にその裏面側から、第2絶縁膜で内壁面が覆われたトレンチを形成してから、前記半導体基板の裏面側から前記トレンチの内部に導電性材料を充填して導電性プラグを形成する。
【0065】
これらの工程はすべて公知のプロセス(例えば、CVD法、等方性エッチング法、機械的研磨法、CMP法など)を用いて実行することができる。また、前記支持基板または複数の前記半導体回路層の他の一つと、前記導電性プラグとの電気的接続は、前記半導体基板の表面に形成される配線(前記半導体基板が配線構造を有する場合は、その配線構造の内部の配線及び前記半導体基板の表面に形成される配線)を利用して容易に実現することができる。さらに、前記半導体基板の表面に形成される配線(配線構造が存在する場合は、その配線構造内の配線及び前記半導体基板の表面に形成される配線)と、前記トレンチの内部の前記導電性プラグとが、当該半導体回路層を積層方向に貫通する「埋込配線」となる。よって、この埋込配線を使用することにより、積層された前記半導体回路層の間の積層方向の電気的接続を容易に実現することができる。
【0066】
また、本発明の第3の観点の半導体装置の製造方法では、前記トレンチの形成と前記導電性材料の充填が前記半導体基板の裏面側から行われる。このため、前記トレンチの形成と前記導電性材料の充填を前記半導体基板の表面側から行えない場合や、前記第1絶縁膜(配線構造が存在する場合は、前記第1絶縁膜と前記配線構造)を貫通するトレンチの形成が不可能または困難な場合に、この製造方法は好適に適用できる。すなわち、前記半導体回路層の前記素子または回路のレイアウト(前記半導体回路層が配線構造を持つ場合は、前記素子や回路のレイアウトに加えて、その配線構造内の配線のレイアウトを含む)に起因する制約に対応して、最適な電気的接続用の埋込配線を形成することができる。
【0067】
なお、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程において、第1電極を使用してもよい。この場合、前記第1電極は、前記第1絶縁膜または前記配線構造と、前記支持基板または複数の前記半導体回路層の他の一つとの少なくとも一方に配置される。そして、前記半導体基板は、前記第1電極を使用して、前記支持基板または複数の前記半導体回路層の他の一つに固定される。
【0068】
(11) 本発明の第3の観点の半導体装置の製造方法において、「支持基板」、「半導体回路層」、「半導体基板」、「回路」、「素子」、そしてトレンチの内部に充填される「導電性材料」の意味するところは、いずれも、本発明の第1の観点の半導体装置の製造方法の場合と同じである。
【0069】
「第1絶縁膜」は、前記素子または回路が形成された半導体回路層の「半導体基板」の表面を覆って、当該表面をその隣接部分から電気的に絶縁できるものであれば、任意の絶縁膜が使用できる。二酸化シリコン(SiO)、窒化シリコン(SiN)等が好適に使用できる。「第1絶縁膜」の形成方法は、任意である。
【0070】
「トレンチ」は、所望の深さを持ち、埋込配線となる導電性プラグを収容するものであればよく、任意の構成のものが使用できる。「トレンチ」の開口形状、開口寸法、断面形状等は、必要に応じて任意に設定できる。「トレンチ」の形成方法は、半導体基板をその裏面側から選択的に除去して形成できるものであれば、任意の方法が使用できる。マスクを用いた異方性エッチング法が好適に使用できる。
【0071】
トレンチの内壁面を覆う「第2絶縁膜」は、前記半導体回路層の「半導体基板」と、前記トレンチの内部に充填される「導電性材料」とを電気的に絶縁できるものであれば、任意の絶縁膜が使用できる。二酸化シリコン(SiO)、窒化シリコン(SiN)等が好適に使用できる。「第2絶縁膜」の形成方法は、任意である。
【0072】
「第1電極」は、前記第1絶縁膜または前記配線構造と、前記支持基板または複数の前記半導体回路層の他の一つとの少なくとも一方に配置されればよく、その構成と形状は任意に選択できる。「第1電極」は、好ましくは、前記第1絶縁膜上に直接または配線構造を介して間接的に形成されればよく、その構成と形状は任意に選択できる。「第1電極」は通常、第1絶縁膜の表面(半導体回路層が配線構造を持つ場合は、その配線構造の表面)から突出して形成されるが、必ずしも突出していなくてもよい。前記支持基板または複数の前記半導体回路層の他の一つとの電気的接続ができるものであれば足りる。「第1電極」の材質は、トレンチ内部の導電性プラグを用いる外部との電気的接続に使用できる導電性を有していれば、任意のものを使用できる。「第1電極」は、別個に形成された導電性材料片を、前記第1絶縁膜の表面または前記配線構造の表面(あるいは、前記支持基板または複数の前記半導体回路層の他の一つの対向面)に固着させて形成してもよいし、前記第1絶縁膜の表面または前記配線構造の表面(あるいは、前記支持基板または複数の前記半導体回路層の他の一つの対向面)に導電性材料をメッキ法等によって直接堆積させて形成してもよい。また、前記半導体基板の表面に形成され且つ前記第2絶縁膜で覆われた配線、または前記配線構造内の配線、または前記支持基板または複数の前記半導体回路層の他の一つの対向面に形成された配線を利用して形成してもよい。
【0073】
「前記第1絶縁膜を直接または配線構造を介して間接的に、前記支持基板または複数の前記半導体回路層の他の一つに接合することにより、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程」を実行する方法は、特に限定されない。
【0074】
「前記第1電極を使用して、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程」を実行する方法も、特に限定されない。典型的には、溶着または加熱下あるいは室温での加圧によって第1電極を前記支持基板または複数の前記半導体回路層の他の一つに接合し、接着剤を併用するが、これ以外の方法でもよい。溶着や直接的な加圧接合ができない場合は、本発明の第1の観点による半導体装置の製造方法において述べたような接合用金属を間に挟んで接合を行ってもよい。
【0075】
(12) 本発明の第3の観点の半導体装置の製造方法の好ましい例では、前記半導体回路層が、前記素子または回路に加えて、前記第1絶縁膜上に形成された配線構造を有しており、前記第1電極が前記第1絶縁膜上に前記配線構造を介して間接的に形成される。この例では、前記半導体回路層の前記素子または回路のレイアウトだけでなく、前記配線構造内の配線のレイアウトにも起因する制約に対応して、最適な電気的接続用の埋込配線を形成することができる、という利点がある。
【0076】
本発明の第3の観点の半導体装置の製造方法の他の好ましい例では、前記第2絶縁膜で内壁面が覆われた前記トレンチを形成する工程において、前記半導体基板をその裏面側から選択的に除去することによって前記半導体基板を貫通する前記トレンチが形成され、そのトレンチの内壁面を覆う前記第2絶縁膜は、前記第1電極と前記導電性プラグとの電気的接続を可能にする開口を持つように形成される。この場合、前記導電性材料を前記トレンチの内部に充填するだけで、前記開口を介して、前記第1電極と前記導電性プラグとの電気的接続を容易に行える利点がある。
【0077】
前記第2絶縁膜の前記開口は、前記トレンチの前記半導体基板の表面側の端部近傍に形成するのが好ましい。前記半導体回路の表面または内部に形成された前記素子や回路または配線に、前記導電性プラグを接触させ易くなるため、前記第1電極と前記導電性プラグとの電気的接続がいっそう容易になる利点がある。
【0078】
本発明の第3の観点の半導体装置の製造方法のさらに他の好ましい例では、前記半導体基板の裏面側に露出した前記導電性プラグの端に、第2電極を形成する工程をさらに含む。この第2電極は、バンプ電極として利用されるものである。この第2電極形成工程では、別個に形成された導電性材料片を前記導電性プラグの端に固着させてもよいし、前記導電性プラグの端に導電性材料をメッキ法等によって直接堆積させてもよい。しかし、前記半導体基板の裏面側に露出した前記導電性プラグの端を、そのまま第2電極として使用することも可能である。
【0079】
本発明の第3の観点の半導体装置の製造方法のさらに他の好ましい例では、前記半導体基板が、単一の半導体部材により形成され、あるいは、複数の半導体部材により形成される。
【0080】
(13) 本発明の第4の観点による三次元積層構造を持つ半導体装置の製造方法は、上述した第1の観点による半導体装置の製造方法において、素子または回路を形成する工程とトレンチを形成する工程の順序を入れ替えたものに相当する。すなわち、
本発明の第4の観点による半導体装置の製造方法は、請求項2に記載されているとおり、
複数の半導体回路層を支持基板上に積層して構成された三次元積層構造を持つ半導体装置の製造方法であって、
複数の前記半導体回路層のうちの一つを構成する半導体基板の内部または表面にその表面側から所望の素子または回路を形成する工程と、
前記素子または回路が形成された前記半導体基板の内部にその表面側から、第1絶縁膜で内壁面が覆われたトレンチを形成する工程と、
前記半導体基板の表面側から前記トレンチの内部に導電性材料を充填して導電性プラグを形成する工程と、
前記素子または回路と前記導電性プラグが形成された前記半導体基板の表面を第2絶縁膜で覆う工程と、
前記第2絶縁膜を直接または配線構造を介して間接的に、前記支持基板または複数の前記半導体回路層の他の一つに接合することにより、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程と、
前記支持基板または複数の前記半導体回路層の他の一つに固定された前記半導体基板をその裏面側から選択的に除去し、もって前記第1絶縁膜を前記半導体基板の裏面側に露出させる工程と、
前記半導体基板の裏面側に露出せしめられた前記第1絶縁膜を選択的に除去し、もって前記導電性プラグを前記半導体基板の裏面側に露出させる工程と
を備えてなることを特徴とするものである。
【0081】
(14) 本発明の第4の観点の三次元積層構造を持つ半導体装置の製造方法では、上述したように、前記素子または回路を形成する工程と前記トレンチを形成する工程の順序が入れ替わっている以外は、本発明の第1の観点の半導体装置の製造方法と同じであるから、第1の観点の半導体装置の製造方法と同じ理由により、それと同じ効果が得られることが明らかである。
【0082】
なお、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程において、第1電極を使用してもよい。この場合、前記第1電極は、前記第2絶縁膜または前記配線構造と、前記支持基板または複数の前記半導体回路層の他の一つとの少なくとも一方に配置される。そして、前記半導体基板は、前記第1電極を使用して、前記支持基板または複数の前記半導体回路層の他の一つに固定される。
【0083】
(15) 本発明の第4の観点の半導体装置の製造方法において、「支持基板」等の意味するところは、本発明の第1の観点の半導体装置の製造方法の場合と同じである。
【0084】
(16) 本発明の第4の観点の半導体装置の製造方法の好ましい例では、前記半導体回路層が、前記素子または回路に加えて、前記第2絶縁膜上に形成された配線構造を有しており、前記第1電極が前記第2絶縁膜上に前記配線構造を介して間接的に形成される。この例では、前記半導体回路層の前記素子または回路のレイアウトだけでなく、前記配線構造内の配線のレイアウトにも起因する制約に対応して、最適な電気的接続用の埋込配線を形成することができる、という利点がある。
【0085】
本発明の第4の観点の半導体装置の製造方法の他の好ましい例では、前記半導体基板の裏面側に前記第1絶縁膜を露出させる工程と、前記半導体基板の裏面側に前記導電性プラグを露出させる工程との間に、前記半導体基板の裏面を覆う第3絶縁膜を形成する工程をさらに含んでおり、前記導電性プラグを露出させる工程において、前記第1絶縁膜と共に前記第3絶縁膜が選択的に除去される。この場合、前記導電性プラグを露出させる工程の終了後に、前記半導体基板の裏面が残存した前記第3絶縁膜で覆われるため、前記半導体基板の裏面の電気的絶縁性を確保できる利点がある。
【0086】
本発明の第4の観点の半導体装置の製造方法のさらに他の好ましい例では、前記半導体基板の裏面側に前記第1絶縁膜を露出させる工程と、前記半導体基板の裏面側に前記導電性プラグを露出させる工程との間に、前記半導体基板の裏面を覆う第3絶縁膜を形成する工程と、前記第3絶縁膜の上に平坦化膜を形成する工程と、前記平坦化膜を選択的に除去する工程とをさらに含んでおり、前記導電性プラグを露出させる工程において、前記第1絶縁膜と共に、前記第3絶縁膜と残存した前記平坦化膜とが選択的に除去される。この場合、前記導電性プラグを露出させる工程の終了後に、前記半導体基板の裏面が残存した前記第3絶縁膜で覆われるため、前記半導体基板の裏面の電気的絶縁性を確保できる利点と、前記導電性プラグが前記半導体基板の裏面から突出して形成されるため、前記導電性プラグをバンプ電極として利用することができる利点とがある。
【0087】
本発明の第4の観点の半導体装置の製造方法のさらに他の好ましい例では、前記半導体基板の裏面側に露出せしめられた前記導電性プラグの端に、第2電極を形成する工程をさらに含む。この第2電極は、バンプ電極として利用されるものである。この第2電極形成工程では、別個に形成された導電性材料片を前記導電性プラグの端に固着させてもよいし、前記導電性プラグの端に導電性材料をメッキ法等によって直接堆積させてもよい。しかし、前記導電性プラグの端をそのまま第2電極として使用することも可能である。
【0088】
本発明の第4の観点の半導体装置の製造方法のさらに他の好ましい例では、前記半導体基板が、単一の半導体部材により形成され、あるいは、複数の半導体部材により形成される。
【0089】
これらの好ましい例は、本発明の第1の観点の半導体装置の製造方法の場合と同じである。
【0090】
(17) 上述した本発明の第1〜第4の観点の半導体装置の製造方法は、三次元積層構造を持つ任意の半導体装置に適用可能であり、そのサイズは問わない。三次元積層半導体装置がウェハーサイズ(この場合、三次元積層構造を構成する半導体回路層の各々がウェハーサイズとなる)であってもよいし、チップサイズ(この場合、前記半導体回路層の各々がチップサイズとなる)であってもよいし、ウェハーサイズとチップサイズの中間のサイズ(この場合、三次元積層構造を構成する半導体回路層の各々がウェハーサイズとチップサイズの中間のサイズとなる)であってもよいし、ウェハーサイズより大きいサイズ(この場合、三次元積層構造を構成する半導体回路層の各々がウェハーサイズより大きいサイズとなる)であってもよい。ここに「ウェハーサイズ」とは、半導体ウェハーとほぼ同じサイズ(例えば直径8インチ)を意味する。本発明において半導体回路層の積層数は任意であるから、三次元積層半導体装置の高さも任意である。
【0091】
前記半導体回路層の各々は、一つの半導体ウェハーまたは二次元に配置された複数の半導体ウェハーから形成されていてもよいし、一つの半導体チップ(あるいは半導体部材)または二次元に配置された複数の半導体チップ(あるいは半導体部材)から形成されていてもよい。
【発明の効果】
【0092】
本発明の第1〜第4の観点による三次元積層構造を持つ半導体装置の製造方法では、(i)積層された半導体回路層の間の積層方向の電気的接続を埋込配線を使用して容易に実現することができる、(ii)積層された半導体回路層の各々の素子や回路のレイアウト(半導体回路層が配線構造を持つ場合は、前記素子や回路のレイアウトに加えて、その配線構造内の配線のレイアウトを含む)に起因する制約に対応して、最適な電気的接続用の埋込配線を形成することができる、という効果が得られる。
【図面の簡単な説明】
【0093】
【図1】本発明の第1実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図である。
【図2】本発明の第1実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図1の続きである。
【図3】本発明の第1実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図2の続きである。
【図4】本発明の第1実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図3の続きである。
【図5】本発明の第1実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図4の続きである。
【図6】本発明の第1実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図5の続きである。
【図7】本発明の第1実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図6の続きである。
【図8】本発明の第2実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図である。
【図9】本発明の第2実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図8の続きである。
【図10】本発明の第2実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図9の続きである。
【図11】本発明の第2実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図10の続きである。
【図12】本発明の第2実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図11の続きである。
【図13】本発明の第2実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図12の続きである。
【図14】本発明の第3実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図である。
【図15】本発明の第3実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図14の続きである。
【図16】本発明の第3実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図15の続きである。
【図17】本発明の第4実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図である。
【図18】本発明の第4実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図17の続きである。
【図19】本発明の第4実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図18の続きである。
【図20】本発明の第4実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図19の続きである。
【図21】本発明の第5実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図である。
【図22】本発明の第6実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図である。
【図23】本発明の第7実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図である。
【図24】本発明の第7実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図23の続きである。
【図25】本発明の第7実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図24の続きである。
【図26】本発明の第8実施形態に係る三次元積層構造を持つ半導体装置の製造方法を示す部分断面図である。
【発明を実施するための形態】
【0094】
以下、本発明の好適な実施の形態について、添付図面を参照して詳細に説明する。
【0095】
(第1実施形態)
図1(a)〜図7(l)は、本発明の第1実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図である。この第1実施形態は、半導体ウェハーを積み重ねて三次元積層構造を持つ半導体装置を製造する例である。
【0096】
まず最初に、図1(a)に示すように、半導体基板として単結晶シリコン(Si)よりなるウェハー(Siウェハー)11を用意する。次に、そのウェハー(半導体基板)11の表面(第1主面)に二酸化シリコン(SiO)膜12(厚さ10nm程度)を形成し、当該表面の全体をSiO膜12で覆う。続いて、SiO膜12の上に、窒化シリコン(Si)膜12a(厚さ50nm程度)を形成し、SiO膜12の表面全体をSi膜12aで覆う。さらに、Si膜12aの上に、所望のトレンチ13が得られるようにパターン化されたフォトレジスト膜17を形成する。
【0097】
その後、フォトレジスト膜17をマスクとして、その下のSi膜12aを選択的に除去し、トレンチ13を形成すべき箇所に開口を形成する。続いて、こうして開口が形成されたSiN膜12aをマスクとして、その下のSiO膜12とSi基板(ウェハー)11を順に選択的に除去する。ここでは、公知の異方性エッチング法(ドライエッチング法)を用いる。こうして、基板(ウェハー)11の内部の所定位置にその表面側から、所望深さのトレンチ13を複数個形成する。トレンチ13は、Si基板(ウェハー)11の積層方向の電気的接続を行うための埋込配線(導電体プラグ)を形成すべき箇所にそれぞれ配置される。各トレンチ13の断面形状と大きさは、いずれも任意であるが、例えば直径あるいは一辺が数μm程度の円形または矩形とされる。この時の状態は図1(a)に示す通りである。
【0098】
エッチング終了後、マスクとして使用されたフォトレジスト膜17を除去する。なお、マスクとして使用されたフォトレジスト膜17は、Si膜12aのエッチングの終了後、SiO膜12のエッチング前に除去してもよい。
【0099】
その後、Si基板(ウェハー)11の表面にSi膜12aを残したままで、熱酸化法により、これらトレンチ13の露出面(内壁面)にSiO膜14(厚さ500nm程度)を選択的に形成する。SiO膜14は、トレンチ13の内壁面全体を覆うと共に、基板11の表面を覆うSiO膜12とつながって一体になる。この時の状態は図1(b)に示す通りである。熱酸化終了後、Si膜12aを除去する。
【0100】
次に、露出面が絶縁膜14で覆われた各トレンチ13の内部に、公知の方法で、基板11の表面側から適当な導電性材料を選択的に埋め込み、導電性プラグ15を形成する。例えば、CVD(Chemical Vapor Deposition)法によりSi基板(ウェハー)11の全面にわたって導電性材料の膜を堆積させた後、エッチバック法により、または機械的研磨法とCMP(Chemical Mechanical Polishing)(化学機械研磨)法の組み合わせにより、その導電性材料膜のSiO膜12上にある部分を選択的に除去すると共に、トレンチ13の内部にある部分を残すことにより、導電性プラグ15が得られる。ここで使用する導電性材料としては、例えばポリシリコン等の半導体や、タングステン(W)、銅(Cu)、アルミニウム(Al)等の金属があるが、これらに限定されるわけではない。
【0101】
図1(c)では、各導電性プラグ15の上端は、SiO膜12の表面よりも少し低く描かれているが、SiO膜12の表面と同じであってもよい。
【0102】
そして、基板11の表面のトレンチ13が形成されていない箇所に、換言すれば、基板11の表面のトレンチ13と重ならない位置に、公知の方法で、必要個数のMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)(以下、MOSトランジスタという)を形成し、所望の回路とする。各MOSトランジスタは、基板11の内部に間隔をあけて形成された一対のソース・ドレイン領域16と、ソース・ドレイン領域16の間に形成されたゲート絶縁膜12bと、ゲート絶縁膜12bの上に形成されたゲート電極18とから構成される。ゲート絶縁膜12bは、SiO膜12とは別工程で形成されたSiO膜から形成されている。すなわち、ゲート絶縁膜12bを形成すべき箇所でSiO膜12を選択的に除去し、その後に改めて同じ箇所にSiO膜を形成することにより、形成されている。この時の状態は図1(c)に示すようになる。
【0103】
ここでは、基板11上に形成される半導体素子の一例としてMOSトランジスタを示しているが、本実施形態はこれに限定されず、必要に応じて任意の半導体素子を形成することは、言うまでもない。この点は、後述する他の実施形態においても同様である。
【0104】
次に、図2(d)に示すように、基板11の表面を覆っている絶縁膜12上にSi基板(ウェハー)11の全面にわたって層間絶縁膜19を形成し、この層間絶縁膜19によってMOSトランジスタとそれらより露出した面の全体を覆う。層間絶縁膜19としては、公知の有機あるいは無機の絶縁膜が任意に使用される。そして、層間絶縁膜19を選択的にエッチングして、所望のソース・ドレイン領域16及び各トレンチ13の内部の導電性プラグ15まで達する貫通孔をそれぞれ形成する。次に、公知の方法により、層間絶縁膜19のソース・ドレイン領域16に対応する貫通孔の内部に導電性材料21を充填する。その後、層間絶縁膜19の上に導電性金属膜(図示せず)を形成してから当該金属膜を選択的にエッチングし、パターン化された金属配線膜20を得る。この金属配線膜20は、いくつかの配線部に分かれていて、これらの配線部が層間絶縁膜19の貫通孔を通して対応する導電性プラグ15にそれぞれ接触しており、それによって当該金属配線膜20の各配線部とそれに対応する導電性プラグ15とが電気的に相互接続されている。図2(d)では、この金属配線膜20の一つの配線部は、層間絶縁膜19の対応する貫通孔の内部に充填された導電性材料21を介して、対応するソース・ドレイン領域16に電気的に接続されている。
【0105】
続いて、金属配線膜20の上に、公知の方法によって多層配線構造30を形成する。この多層配線構造30は、絶縁材料31と、絶縁材料31の内部に埋め込まれた三つの配線層32、33、34と、主としてそれら配線層32、33、34の層間接続に用いられる導電体35、36とを有する。導電体35、36は通常、絶縁材料31に形成されたビアホール(via hole)中に埋設されるが、これに限定されるわけではない。絶縁材料31は、単一の電気的絶縁材料から形成されていてもよいが、いくつかの異なる電気的絶縁材料の層からなる積層体から形成されることが多い。多層配線構造30の構成・使用材料や形成方法は、公知であるから、それらの詳細な説明は省略する。
【0106】
そして、多層配線構造30の表面(平坦化されている)に、公知の方法によって複数のマイクロバンプ電極37(これは「第1電極」に対応する)を形成する。各マイクロバンプ電極37の形状と大きさは、いずれも任意であるが、例えば直径あるいは一辺が数μm程度の円形または矩形とされる。この時の状態は図2(d)に示す通りである。これらマイクロバンプ電極37は、それぞれ、多層配線構造30内の配線層32、33または34と導電体35または36とを介して、トレンチ13の内部の対応する導電性プラグ15に対して電気的に接続される。こうして、多層配線構造30の表面にあるマイクロバンプ電極37と、多層配線構造30の下方にある導電性プラグ15とが、電気的に相互接続され、これを通じてSi基板11の縦方向(積層方向)の電気的相互接続が可能となる。他方、Si基板11に形成されたMOSトランジスタ(すなわち、基板11に形成された回路)は、必要に応じて、多層配線構造30や導電性プラグ15に金属配線膜20を介して電気的に接続されているので、マイクロバンプ電極37や導電性プラグ15を介してMOSトランジスタ(すなわち、基板11に形成された回路)に対する電気信号の入力・出力も可能となる。
【0107】
マイクロバンプ電極37は、別個に形成された導電性材料片を多層配線構造30の表面の所定箇所に固着させて形成してもよいし、多層配線構造30の表面に直接、導電性材料をメッキ法等によって選択的に堆積させて形成してもよい。また、多層配線構造30の導電体36等を利用してマイクロバンプ電極37を形成してもよい。例えば、導電体36の上端を多層配線構造30の表面に露出または突出させて形成し、それをマイクロバンプ電極37としてもよい。
【0108】
以上のようにして形成されたMOSトランジスタ(回路)を有するSi基板(Siウェハー)11と、基板11上に形成された多層配線構造30とは、第1半導体回路層1を構成する。
【0109】
続いて、多層配線構造30の表面に形成されたマイクロバンプ電極37を利用して、第1半導体回路層1を支持基板40に固着させる。換言すれば、マイクロバンプ電極37を利用して、第1半導体回路層1と支持基板40との機械的接続を行う。支持基板40としては、例えばガラス、単結晶Si製のウェハー等が好適に使用できるが、ここではSiウェハー(半導体回路を内蔵したLSIウェハー)を用いている。マイクロバンプ電極37により、第1半導体回路層1は、Siウェハーよりなる支持基板40内に形成された半導体回路に対して電気的にも接続される。Siウェハーとしては、半導体回路を内蔵していない単なるウェハーでもよい。
【0110】
この状態では、多層配線構造30と支持基板40との間にマイクロバンプ電極37の厚さに相当する隙間があいている。そこで、その隙間に電気的絶縁性の接着剤39を充填して硬化させる。接着剤39としては、ポリイミド樹脂やエポキシ樹脂等が好適に使用できる。こうして、接着剤39とマイクロバンプ電極37により、第1半導体回路層1は支持基板40に対して電気的・機械的に接続される。
【0111】
なお、支持基板40が、ガラスより形成される場合や半導体回路を内蔵していない半導体ウェハーより形成される場合は、マイクロバンプ電極37は、第1半導体回路層1と支持基板40との間の機械的接続のためだけに使用されることになる。この場合は、マイクロバンプ電極37を省略し、第1半導体回路層1と支持基板40とを直接、接着することも可能である。
【0112】
その後、支持基板40を用いて第1半導体回路層1を保持しながら、機械的研磨法及びCMP法により、Si基板11の裏面(第2主面)側を内部の各トレンチ13の下端からの距離が例えば1μm程度になるまで研磨し、基板11全体の厚さを小さくする。こうして研磨されて薄くなった第1半導体回路層1を、以後は1aで示す。この時の状態は図2(e)に示す通りである。
【0113】
次に、薄くなった第1半導体回路層1a(すなわちSi基板11)の裏面側を、ウェット・エッチングまたはプラズマ・エッチング等の等方性エッチングにより選択的に除去し、図3(f)に示すように、トレンチ13の内壁面を覆うSiO膜14を第1半導体回路層1aの裏面側に露出させる。この時のエッチング量は、エッチング終了時に導電性プラグ15の下端が基板11の裏面から所定距離だけ突出するように調整する。
【0114】
続いて、図3(g)に示すように、基板11の裏面と露出したSiO膜14の上に、SiO膜41をCVD法等の公知の方法で形成する。SiO膜41の厚さは、例えば0.2μm程度とする。その後、基板11の裏面側をCMP法で研磨することにより、このSiO膜41と共にSiO膜14を選択的に除去し、図4(h)に示すように、トレンチ13の内部の導電性プラグ15の下端を露出させる。残存したSiO膜41は、基板11の裏面の導電性プラグ15とSiO膜14以外の部分を覆っており、基板11の裏面側は全体が平坦になっている。換言すれば、第1半導体回路層1aの裏面全体が平坦になっている。
【0115】
その後、公知の方法により、図4(i)に示すように、露出した各導電性プラグ15の下端にそれぞれマイクロバンプ電極42を形成する。これらのマイクロバンプ電極42は、例えば、図4(h)に示す状態にある基板11(第1半導体回路層1a)の裏面全体に導電膜(図示せず)を形成した後、その導電膜をリソグラフィー及びエッチングによって選択的に除去して形成することもできるし、リフトオフ法やメッキ法を使用して形成することもできる。リフトオフ法を使用する場合は、まず図4(h)に示す状態にある基板1aの裏面全体に、マイクロバンプ電極42を形成すべき箇所に透孔を有するレジスト膜(図示せず)を形成し、次にそのレジスト膜の上に導電層(図示せず)を形成してからそのレジスト膜を引き剥がす。すると、当該レジスト膜の透孔を介して半導体回路層1aの裏面に接触している前記導電膜の部分のみが選択的に残存し、電極42となる。各電極42は、対応する導電性プラグ15の下端に固着する。メッキ法の場合も、リフトオフ法の場合と同様にして形成できる。
【0116】
次に、第1半導体回路層1aの裏面に、以下のようにして、第2半導体回路層2を固着させる。ここでは、第2半導体回路層2は、第1半導体回路層1とほぼ同一の構成を有しているので、対応する要素には第1半導体回路層1の場合と同一符号を付してその説明を省略する。なお、必要に応じて、第2半導体回路層2を第1半導体回路層1とは異なる構成としてもよいことは言うまでもない。
【0117】
第2半導体回路層2の多層配線構造30の表面には、図5(j)に示すように、第1半導体回路層1a(Siウェハー11)の裏面に設けられたマイクロバンプ電極42に対応する(重なり合う)位置に、それぞれマイクロバンプ電極43が形成されている。これらの電極43は、それぞれ、第1半導体回路層1aの対応する電極42に溶着させることにより接合せしめられる。第2半導体回路層2は、こうして第1半導体回路層1aの裏面側に固着(機械的に接続)せしめられると共に、両回路層1a及び2の間の電気的接続も同時に行われる。この時、両半導体回路層1aと2の間には、電極42と43の厚さの和に相当する隙間が生じている。この時の状態は図5(j)に示す通りである。
【0118】
ここでは、電極43と電極42の接合を「溶着」によって行っているが、これに限定されるものではなく、電極43と電極42の接合には他の任意の方法も使用できる。例えば、室温または加熱下で電極43と電極42とを直接、加圧・接触させることにより、相互に圧接させてもよいし、接合用金属を挟んで電極43と電極42とを接触させてからその接合用金属加熱・溶融させることにより、接合してもよい。
【0119】
次に、図6(k)に示すように、第1及び第2の半導体回路層1aと2の間の隙間に、注入法などにより電気的絶縁性の接着剤44を充填して硬化させる。こうして、両半導体回路層1aと2の間の機械的接続と電気的接続が完了する。接着剤44としては、ポリイミド樹脂やエポキシ樹脂等が使用できる。
【0120】
なお、接合した第1及び第2の半導体回路層1aと2の間の隙間に接着剤44を充填する代わりに、接合前に第1及び第2の半導体回路層1aと2の対向面(あるいはいずれか一方の対向面)に接着剤44を塗布しておき、第1及び第2の半導体回路層1aと2の接合時にそれらの間の隙間に接着剤44が充填せしめられると同時に、その隙間から余分な接着剤44が押し出されるようにしてもよい。この場合、余分な接着剤44を除去してから、上記隙間内の接着剤44を硬化させることになる。
【0121】
その後、第1半導体回路層1aに接合せしめられた第2半導体回路層2について、第1半導体回路層1aの場合と同様に、機械的研磨法及びCMP法により、Si基板(ウェハー)11の裏面側を各トレンチ13の下端からの距離が例えば1μm程度となるまで研磨する。こうして厚さが薄くされた第2半導体回路層2を、以後は2aと表示する(図7(l)を参照)。
【0122】
次に、第1半導体回路層1aの場合と同じ方法によって、第2半導体回路層2aの基板(ウェハー)11の下部を選択的に除去してトレンチ13の内部のSiO膜14を露出させ、基板11の裏面と露出せしめられたSiO膜14の上にSiO膜41を形成し、SiO膜41とSiO膜14を選択的に除去して導電性プラグ15の下端を露出させ、さらに、露出した導電性プラグ15の下端にそれぞれマイクロバンプ電極42を形成する。こうして、半導体回路層2aの構成は図7(l)に示すようになる。図7(l)の第2半導体回路層2aは、図4(i)に示された第1半導体回路層1aと実質的に同じ状態にある。
【0123】
当該半導体装置が第1及び第2の半導体回路層1aと2aより構成される二層構造の三次元積層半導体装置である場合は、第2半導体回路層2aの裏面に形成されたマイクロバンプ電極42が、外部回路接続用のマイクロバンプ電極として使用される。この場合、第2半導体回路層2aの裏面は、マイクロバンプ電極42以外の箇所がSiO膜14とSiO膜41で覆われているので、支障は生じない。
【0124】
当該半導体装置が第3あるいはそれ以上の半導体回路層を有する場合は、必要に応じて、上記と同様の方法により、第2の半導体回路層2aに重ねて第3、第4、第5・・・・の半導体回路層(図示せず)が順次、積層・固着され、三層構造、四層構造、五層構造・・・・・の三次元積層構造を持つ半導体装置が製造される。
【0125】
この段階では、図7(l)より明らかなように、第1半導体回路層1aの内部の回路は、一方では、第1半導体回路層1a内の多層配線構造30中の配線とマイクロバンプ電極37を介して、上位にある支持基板40内の回路に対して電気的に接続され、他方では、第1半導体回路層1a内の導電性プラグ15とマイクロバンプ電極42及び43と第2半導体回路層2a内の多層配線構造30中の配線を介して、第2半導体回路層2a内の回路に対して電気的に接続されている。同様にして、第2半導体回路層2a内の回路は、第2半導体回路層2a内の導電性プラグ15とマイクロバンプ電極42(及び43)を介して、下位にある外部回路または第3半導体回路層内の回路に対して電気的に接続される。
【0126】
以上説明したように、本発明の第1実施形態に係る半導体装置の製造方法では、まず、第1半導体回路層1を構成するSi基板(Siウェハー)11の内部の所定位置にその表面側から、SiO膜14で内壁面が覆われた所定深さのトレンチ13を複数個形成し、当該トレンチ13の内部に基板11の表面側から導電性材料を充填して導電性プラグ15を形成する。次に、基板11の表面側から、所望の回路を構成すべく、トレンチ13(すなわち導電性プラグ15)とは重ならないように所望の半導体素子(ここではMOSトランジスタ)を基板11の表面に形成し、その上に層間絶縁膜19を介して多層配線構造30を形成してから、当該多層配線構造30の表面に導電性プラグ15に対して電気的に接続されたマイクロバンプ電極37を複数個形成する。そして、それらマイクロバンプ電極37を使用して、多層配線構造30を有するSi基板11を支持基板40の一面に固定する。その後、支持基板40に固定されたSi基板11をその裏面側から選択的に除去してSi基板11自体を薄くすることによって、トレンチ13の内壁面(露出面)を覆うSiO膜14を基板11の裏面側に露出させる。続いて、基板11の裏面側に露出せしめられたSiO膜14を選択的に除去することによって、導電性プラグ15を基板11の裏面側に露出させ、その露出端にマイクロバンプ電極42を形成している。この点は、第2半導体回路層2や第3、第4、第5・・・・・の半導体回路層について同様である。
【0127】
これらの工程はすべて公知のプロセス(例えば、CVD法、等方性エッチング法、機械的研磨法、CMP法など)を用いて実行することができる。また、多層配線構造30の表面のマイクロバンプ電極37と、トレンチ13の内部に形成され且つ基板11の裏面側に一端が露出せしめられた導電性プラグ15との電気的接続は、多層配線構造30の内部の金属配線と、層間絶縁膜19の上に形成された配線膜20とを利用して行われているから、多層配線構造30の内部の配線(配線層32、33、34と導電体35、36)と配線膜20と導電性プラグ15とが、第1半導体回路層1aを積層方向に貫通する「埋込配線」となる。よって、この埋込配線とマイクロバンプ電極37(またはマイクロバンプ電極42及び43)を使用することにより、支持基板40と第1半導体回路層1aの間(あるいは、第1半導体回路層1aと第2半導体回路層2aの間、さらには第2半導体回路層2a以降の隣接する半導体回路層の間)の積層方向の電気的接続を容易に実現することができる。
【0128】
また、本発明の第1実施形態の半導体装置の製造方法では、トレンチ13の形成とそれらトレンチ13への導電性材料の充填がSi基板(ウェハー)11の表面(第1主面)側から行われると共に、トレンチ13が多層配線構造30と層間絶縁膜19を貫通しない。このため、トレンチ13の形成と導電性材料の充填を基板11の裏面(第2主面)側から行えない場合や、多層配線構造30を貫通するトレンチ13の形成が不可能または困難な場合に、この製造方法は好適に適用できる。すなわち、第1半導体回路層1a内の半導体素子や配線のレイアウトや多層配線構造30内の配線のレイアウトに起因する制約に対応することができる。これは、第2半導体回路層2aとそれ以降の半導体回路層についても同様である。
【0129】
なお、上述した例では、支持基板40の下に第1半導体回路層1aと第2半導体回路層2aを順に積層・固着した場合を示しているが、支持基板40の向きを上下逆にして、支持基板40の上に第1半導体回路層1aと第2半導体回路層2aを順に積層・固着してもよいことは言うまでもない。
【0130】
また、上述した例では、図2(d)に示す構造の第1半導体回路層1を形成してから、電極37を用いて直ちに支持基板40に接続し、その次に図5(j)に示す構造の第2半導体回路層2を形成してから、マイクロバンプ電極42と43を用いて直ちに第1半導体回路層1に接続しているが、本実施形態の製造方法はこれに限定されない。例えば、次のようにしてもよい。すなわち、まず、図2(d)に示す構造の第1半導体回路層1と図5(j)に示す構造の第2半導体回路層2とを先に製造しておく。その後、第1半導体回路層1を支持基板40に固着させてから第1半導体回路層1の裏面を加工し、図4(i)に示す構造を持つ第1半導体回路層1aを形成する。続いて、図5(j)に示す構造の第2半導体回路層2を第1半導体回路層1aに固着させてから第2半導体回路層2の裏面を加工し、図7(l)に示す構造を持つ第2半導体回路層2aを形成するのである。
【0131】
さらに、上述した構成を持つウェハーサイズの三次元積層半導体装置は、積層された複数のウェハーからなるウェハー積層体を分割せず、単一のウェハーサイズの三次元積層半導体装置としてそのまま使用することもできるが、支持基板40に対して直交する方向(積層方向)に適宜ダイシングを行うことによって複数の部分に分割し、ウェハーサイズより小さい複数の三次元積層半導体装置としても使用できることは言うまでもない。
【0132】
(第2実施形態)
図8(a)〜図13(i)は、本発明の第2実施形態に係る三次元積層構造を持つ半導体装置の製造方法を示す部分断面図である。この第2実施形態は、半導体チップを積み重ねることによって三次元積層構造を持つ半導体装置を製造する例である。
【0133】
上述した第1実施形態では、第1及び第2の半導体回路層1aと2aがいずれも、Siウェハーを用いて構成されていたが、この第2実施形態では、第1及び第2の半導体回路層1a'と2a'が、それぞれ、一平面内に配置された複数のSiチップから構成される点で両者は異なる。ここでは、説明を簡単にするために、図13(i)に示すように、第1半導体回路層1a'が、一平面内に配置された二つのSiチップ51aと52aから構成され、第2半導体回路層2a'が二つのSiチップ61aと62aから構成されるとして説明する。
【0134】
まず最初に、第1実施形態の場合と同様にして、図2(d)に示す構成を持つ第1半導体回路層1を形成する。そして、この第1半導体回路層1に対して公知の方法によりダイシングを行い、図8(a)に示すような二つのSiチップ51と52を得る。ダイシングの方向は、Si基板11に対して直交する方向(積層方向)である。なお、Siチップ51と52を他の方法で製造してもよいことは言うまでもない。
【0135】
続いて、Siチップ51と52の多層配線構造30の表面に形成されたマイクロバンプ電極37を利用して、Siチップ51と52を支持基板40の一面の所定箇所にそれぞれ固着(機械的に接続)させる。支持基板40としては、例えばガラス、単結晶Si製のウェハー等が好適に使用できるが、ここでは半導体回路を内蔵したSiウェハーを用いている。マイクロバンプ電極37により、Siチップ51と52は、Siウェハーよりなる支持基板40内に形成された半導体回路に対して電気的に接続される。
【0136】
図8(a)では、Siチップ51を接続するためのマイクロバンプ電極37が一つしか示されていないが、実際は多数のマイクロバンプ電極37で接続されることは言うまでもない。この点は、Siチップ5についても同様である。
【0137】
この状態では、Siチップ51及び52の多層配線構造30と支持基板40との間に、それぞれマイクロバンプ電極37の厚さに相当する隙間があいている。そこで、第1実施形態の場合と同様に、その隙間に電気的絶縁性の接着剤53を充填して硬化させるが、第1実施形態の場合とは異なり、接着剤53による接着強度を増すため、またSiチップ51と52の間の隙間を埋めるために、接着剤53の厚さを十分大きくする。こうして、図8(b)に示すように、Siチップ51及び52の裏面側の一部以外が接着剤53中に埋没するようにする。接着剤53としては、ポリイミド樹脂やエポキシ樹脂等が使用できる。こうして、最終的には、接着剤53とマイクロバンプ電極37により、Siチップ51及び52は支持基板40に対して機械的・電気的に接続される。こうして、Siチップ51及び52を有する第1半導体回路層1'が形成される。
【0138】
なお、支持基板40が、ガラスより形成される場合や半導体回路を内蔵していない半導体ウェハーより形成される場合は、マイクロバンプ電極37は、Siチップ51及び52と支持基板40との間の機械的接続のためだけに使用されることになる。
【0139】
その後、支持基板40を用いてSiチップ51及び52を一体的に保持しながら、CMP法により、両チップ51と52のSi基板11の裏面(第2主面)側を内部の各トレンチ13の下端からの距離が例えば1μm程度になるまで研磨し、チップ51と52の全体の厚さを小さくする。こうして研磨されて薄くなったチップ51と52を、以後は51aと52aでそれぞれ示す。また、こうして研磨されて薄くなった第1半導体回路層1'を以後は1a'で示す。
【0140】
次に、両チップ51aと52aのSi基板11の裏面側を、ウェット・エッチングまたはプラズマ・エッチング等の等方性エッチングにより選択的に除去し、図9(c)に示すように、トレンチ13の内部のSiO膜14を露出させる。この時のエッチング量は、エッチング終了後にトレンチ13の内部の導電性プラグ15の下端が基板11の裏面から所定距離だけ突出するように、また、接着剤53の露出面が基板11の裏面と同一平面となるように調整する。
【0141】
続いて、図9(d)に示すように、基板11の裏面とそこから露出したSiO膜14の上に、厚さ0.2μm程度のSiO膜41をCVD法等の公知の方法で形成する。そして、こうして形成したSiO膜41とSiO膜14を、導電性プラグ15の下端が露出するまでCMP法で研磨することにより、SiO膜41と共にSiO膜14を選択的に除去し、図10(e)に示すように、導電性プラグ15の下端を露出させる。残存したSiO膜41は、各チップ51aと52aの基板11の裏面の導電性プラグ15以外の部分と接着剤53の露出面とを覆っており、これらは平坦になっている、換言すれば、チップ51aと52aよりなる第1半導体回路層1a'の裏面全体が平坦になっている。
【0142】
その後、公知の方法により、図10(f)に示すように、露出した各導電性プラグ15の下端にそれぞれマイクロバンプ電極42を形成する。これらのマイクロバンプ電極42は、第1実施形態で述べたのと同じ方法で形成することができる。
【0143】
次に、第1半導体回路層1a'を形成するチップ51aと52aの裏面の所定位置に、図11(g)に示すように、第2半導体回路層2'を形成する二つのSiチップ61と62をそれぞれ固着させる。ここでは、Siチップ61と62は、それぞれ、Siチップ51と52とほぼ同一の構成を有しているので、対応する要素にはSiチップ51と52の場合と同一符号を付してその説明を省略する。なお、必要に応じて、Siチップ61と62をSiチップ51と52とは異なる構成としてもよいことは言うまでもない。
【0144】
Siチップ61と62の多層配線構造30の表面には、図11(g)に示すように、Siチップ51aと52aの裏面に形成されたマイクロバンプ電極42に対応する位置に、それぞれマイクロバンプ電極43が形成されている。これら電極43は、Siチップ51aと52aの対応する電極42にそれぞれ溶着させることにより接合せしめられるが、他の任意の方法で接合してもよいことは言うまでもない。第2半導体回路層2'を形成するSiチップ61と62は、こうして、第1半導体回路層1a'を形成するSiチップ51aと52aの裏面側にそれぞれ固着せしめられると共に、これら二つの半導体回路層1a'と2'の間の電気的接続も行われる。この時、図11(g)に示すように、半導体回路層1a'と2'の間には電極42と43の厚さの和に相当する隙間があいている。
【0145】
次に、図12(h)に示すように、第1及び第2の半導体回路層1a'と2'の間の隙間に、注入法などにより電気的絶縁性の接着剤44を充填して硬化させる。この時、接着剤44による接着強度を増すため、またSiチップ61と62の間の隙間を埋めるために、接着剤44の厚さを十分大きくする。こうして、図12(h)に示すように、Siチップ61及び62の裏面側の一部以外が接着剤44中に埋没せしめられる。これにより、第1および第2の半導体回路層1a'と2'を形成するSiチップ51a及び52aとSiチップ61及び62の間の電気的・機械的接続が完了する。接着剤44としては、ポリイミド樹脂やエポキシ樹脂等が使用できる。
【0146】
その後、第2半導体回路層2'のSiチップ61及び62について、機械的研磨法及びCMP法により、Si基板11の下部を内部の各トレンチ13の下端からの距離が例えば1μm程度となるまで研磨し、基板11を薄くする。こうして厚さが薄くされたSiチップ61及び62を、以後はそれぞれSiチップ61a及び62aと表示する。また、こうして研磨されて薄くなった第2半導体回路層2'を以後は2a'で示す。
【0147】
次に、第1半導体回路層1a'を形成するSiチップ51a及び52aの場合と同じ方法によって、第2半導体回路層2a'を形成するSiチップ61a及び62aの基板11の下部を選択的に除去し、トレンチ13の内部のSiO膜14を露出させ、SiO膜14を選択的に除去し、露出した各導電性プラグ15の下端にそれぞれマイクロバンプ電極42を形成する。こうして、第2半導体回路層2a'の構成は図13(i)に示すようになる。図13(i)に示す第2半導体回路層2a'(すなわちSiチップ61a及び62a)は、図10(f)に示された第1半導体回路層1a'(すなわちSiチップ51a及び52a)と実質的に同じ状態である。
【0148】
当該半導体装置が第1及び第2の半導体回路層1a'と2a'より構成される二層構造の場合は、第2半導体回路層2a'(すなわちSiチップ61a及び62a)の裏面に形成されたマイクロバンプ電極42が、外部回路接続用のマイクロバンプ電極として使用される。当該半導体装置が第3あるいはそれ以上の半導体回路層を有する場合は、必要に応じて、上記と同様の方法により、第3、第4、第5・・・・の半導体回路層(図示せず)が積層・固着され、三次元積層構造を持つ半導体装置が製造される。
【0149】
以上説明したように、本発明の第2実施形態に係る半導体装置の製造方法では、まず、第1半導体回路層1'を構成するSiチップ51と52について、そのSi基板11の内部の所定位置にその表面側から、それぞれ、絶縁膜14で内壁面が覆われた所定深さのトレンチ13を複数個形成し、当該トレンチ13の内部に基板11の表面側から導電性材料を充填して導電性プラグ15を形成する。次に、基板11の表面側から、所望の回路を構成すべく、トレンチ13(すなわち導電性プラグ15)とは重ならないように所望の半導体素子(ここではMOSトランジスタ)を基板11の表面に形成し、その上に層間絶縁膜19を介して多層配線構造30を形成してから、当該多層配線構造30の表面に導電性プラグ15に対して電気的に接続されたマイクロバンプ電極37を複数個形成する。そして、それらマイクロバンプ電極37を使用して、多層配線構造30を有するSiチップ51と52を支持基板40の一面の所定箇所に固定する。その後、支持基板40に固定されたSiチップ51aと52aをその裏面側から選択的に除去してSiチップ51aと52aを薄くすることによって、トレンチ13の内壁面(露出面)を覆うSiO膜14をSiチップ51aと52aの裏面側に露出させる。続いて、Siチップ51aと52aの裏面側に露出せしめられたSiO膜14を選択的に除去することによって、導電性プラグ15をSiチップ51aと52aの裏面側に露出させ、その露出端にマイクロバンプ電極42を形成している。この点は、第2半導体回路層2や第3、第4、第5・・・・・の半導体回路層についても同様である。
【0150】
これらの工程はすべて公知のプロセス(例えば、CVD法、等方性エッチング法、機械的研磨法、CMP法など)を用いて実行することができる。また、多層配線構造30の表面の電極37と、チップ51aと52aのトレンチ13の内部に形成され且つ基板11の裏面側に露出せしめられた導電性プラグ15との電気的接続は、多層配線構造30の内部の金属配線と、層間絶縁膜19の上に形成された配線膜20とを利用して行われているから、多層配線構造30の内部の配線(配線層32、33、34と導電体35、36)と配線膜20と導電性プラグ15とが、第1半導体回路層1a'(すなわちチップ51aと52a)を積層方向に貫通する「埋込配線」となる。よって、この埋込配線とマイクロバンプ電極37(またはマイクロバンプ電極42及び43)を使用することにより、支持基板40と第1半導体回路層1a'(チップ51aと52a)の間(あるいは、第1半導体回路層1a'と第2半導体回路層2a'(チップ61aと62a)の間、さらには第2半導体回路層2a'以降の隣接する半導体回路層の間)の積層方向の電気的接続を容易に実現することができる。
【0151】
また、本発明の第2実施形態の半導体装置の製造方法では、トレンチ13の形成とそれらトレンチ13への導電性材料の充填が各チップ51、52、61、62のSi基板11の表面(第1主面)側から行われると共に、トレンチ13が多層配線構造30と層間絶縁膜19を貫通しない。このため、トレンチ13の形成と導電性材料の充填を基板11の裏面(第2主面)側から行えない場合や、多層配線構造30を貫通するトレンチ13の形成が不可能または困難な場合に、この製造方法は好適に適用できる。すなわち、第1半導体回路層1a'のレイアウトや多層配線構造30内の配線のレイアウトに起因する制約に対応することができる。これは、第2半導体回路層2aとそれ以降の半導体回路層についても同様である。
【0152】
なお、上述した例では、支持基板40の下に第1半導体回路層1a'(チップ51aと52a)と第2半導体回路層2a'(チップ61aと62a)を順に積層・固着した場合を示しているが、支持基板40の向きを上下逆にして、支持基板40の上に第1半導体回路層1a'と第2半導体回路層2a'を順に積層・固着してもよいことは言うまでもない。
【0153】
また、上述した構成を持つ三次元積層半導体装置は、そのまま使用することもできるが、支持基板40に対して直交する方向(積層方向)にダイシングを行うことによって複数の部分に分割して使用してもよい。この場合は、分割により形成された各部分が三次元積層半導体装置となる。
【0154】
第1及び第2の半導体回路層1a'と2a'は、それぞれ、単一のSiチップ(すなわち単一のチップ状Si基板またはSi部材)から構成されてもよい。
【0155】
(第3実施形態)
図14(a)〜図16(f)は、本発明の第3実施形態に係る三次元積層構造を持つ半導体装置の製造方法を示す部分断面図である。上述した第1及び第2の実施形態では、トレンチとその内部に充填された導電性材料が、Si基板のみを貫通し、多層配線構造を貫通していなかったが、第3実施形態では、トレンチとその内部に充填された導電性材料が、Si基板だけでなく多層配線構造をも貫通している点で、第1及び第2の実施形態とは異なる。また、ここではSiウェハーを使用して説明するが、第2実施形態の場合と同様に、Siウェハーを一つまたは二つ以上のSiチップに代えてもよいことは言うまでもない。
【0156】
まず最初に、図14(a)に示すように、半導体基板として単結晶Siよりなるウェハー(Siウェハー)11を用意する。次に、そのウェハー11の表面(第1主面)に絶縁膜12を形成し、当該表面の全体をSiO膜12で覆う。この時の状態は図14(a)に示す通りである。
【0157】
次に、基板11の表面のトレンチ13が形成されない箇所に、換言すれば、基板11の表面のトレンチ13と重ならない位置に、公知の方法で、必要個数のMOSトランジスタを形成し、所望の回路とする。各MOSトランジスタは、基板11の内部に間隔をあけて形成された一対のソース・ドレイン領域16と、それらソース・ドレイン領域16の間においてゲート絶縁膜12bの上に形成されたゲート電極18とから構成される。ゲート絶縁膜12bは、SiO膜12とは別工程で形成されたSiO膜から形成されている。すなわち、ゲート絶縁膜12bを形成すべき箇所でSiO膜12を選択的に除去し、その後に改めて同じ箇所にSiO膜を形成することにより、形成されている。この時の状態は図14(b)に示す通りである。
【0158】
次に、図15(c)に示すように、絶縁膜12上に基板11の全面にわたって層間絶縁膜19を形成し、この層間絶縁膜19によってMOSトランジスタとそれらより露出した面の全体を覆う。層間絶縁膜19は、公知の有機または向きの絶縁材料から形成される。さらに、層間絶縁膜19を選択的にエッチングして、所望のソース・ドレイン領域16まで達する貫通孔をそれぞれ形成する。次に、公知の方法により、絶縁膜19のソース・ドレイン領域16に対応する貫通孔の内部に導電性材料21を充填する。その後、絶縁膜19の上に導電性の金属膜(図示せず)を形成してから当該金属膜を選択的にエッチングし、パターン化された金属配線膜20を得る。この金属配線膜20は、いくつかの配線部に分かれており、図15(c)では、一つの配線部が層間絶縁膜19の対応する貫通孔の内部に充填された導電性材料21を介してソース・ドレイン領域16に電気的に接続されている。
【0159】
続いて、金属配線膜20の上に、公知の方法によって多層配線構造30Aを形成する。この多層配線構造30Aは、絶縁材料31と、絶縁材料31の内部に埋め込まれた三つの配線層32、33、34と、主としてそれら配線層32、33、34の層間接続に用いられる導電体35、36、38とを有する。導電体35、36、38は通常、絶縁材料31に形成されたビアホール中に埋設されるが、これに限定されるわけではない。絶縁材料31は、単一の電気的絶縁材料から形成されていてもよいが、いくつかの異なる電気的絶縁材料の層からなる積層体から形成されることが多い。多層配線構造30Aの構成や使用材料や形成方法は、公知であるから、それらの詳細な説明は省略する。
【0160】
MOSトランジスタを有するSi基板(Siウェハー)11と、基板11上に形成された多層配線構造30Aとは、第1半導体回路層1Aを構成する。
【0161】
次に、公知の方法で、多層配線構造30Aの表面側から、多層配線構造30Aと金属配線膜20と層間絶縁膜19とSiO膜12とSi基板11を順に選択的にエッチングすることにより、図15(d)に示すように、Si基板11上の所定位置に所定深さのトレンチ13を複数個形成する。これらのトレンチ13は、多層配線構造30Aをその上下方向(厚さ方向)に貫通すると共に基板11の内部に深く到達している(トレンチ13は通常、基板11の表面から30〜50μm程度、基板11内に入り込む)が、基板11を貫通してはいない。これらトレンチ13は、埋込配線(導電体プラグ)を形成すべき箇所にそれぞれ配置される。その後、公知の方法(例えばCVD法)により、トレンチ13の露出面(内壁面)をSiO膜14で覆う。このSiO膜14は、多層配線構造30Aの表面をも覆っている。
【0162】
次に、内壁面(露出面)がSiO膜14で覆われた各トレンチ13の内部に、多層配線構造30Aの表面側から、公知の方法で、適当な導電性材料を選択的に埋め込む。例えば、第1実施形態で述べた方法を使用することができる。すなわち、CVD法により多層配線構造30Aの全面にわたって導電性材料の膜を堆積させた後、エッチバック法により、または機械的研磨法とCMP(Chemical Mechanical Polishing)(化学機械研磨)法の組み合わせにより、その導電性材料膜の各トレンチ13の外部にある部分を選択的に除去する。こうすることにより、各トレンチ13の内部に導電性プラグ15が得られる。この導電性材料としては、例えばシリコン等の半導体やタングステン(W)等の金属が使用される。この時の状態は図15(d)に示す通りであり、多層配線構造30Aの表面には各導電性プラグ15の上端が露出している。その後、図16(e)に示すように、多層配線構造30Aの表面から露出した導電性プラグ15の各々の上端に、公知の方法によってマイクロバンプ電極37をそれぞれ形成する。
【0163】
続いて、導電性プラグ15の上端に形成されたマイクロバンプ電極37を利用して、図16(e)に示すように、第1半導体回路層1AをSiウェハーよりなる支持基板40に固着させる。換言すれば、第1半導体回路層1Aと支持基板40との機械的接続を行う。マイクロバンプ電極37により、第1半導体回路層1Aは、Siウェハーよりなる支持基板40内に形成された半導体回路に対して電気的にも接続される。
【0164】
この状態では、多層配線構造30Aと支持基板40との間にマイクロバンプ電極37の厚さに相当する隙間があいている。そこで、その隙間に電気的絶縁性の接着剤39を充填して硬化させる。接着剤39としては、ポリイミド樹脂やエポキシ樹脂等が使用できる。こうして、接着剤39とマイクロバンプ電極37により、第1半導体回路層1Aは支持基板40に対して機械的・電気的に接続される。この時の状態は図16(e)に示す通りである。
【0165】
なお、支持基板40が、ガラスより形成される場合や半導体回路を内蔵していない半導体ウェハーより形成される場合は、マイクロバンプ電極37は、第1半導体回路層1Aと支持基板40との間の機械的接続のためだけに使用されることになる。
【0166】
その後、第1実施形態の場合と同様に、支持基板40を用いて第1半導体回路層1Aを保持しながら、機械的研磨法及びCMP法により、Si基板11の裏面(第2主面)側を内部の各トレンチ13の下端からの距離が例えば1μm程度になるまで研磨し、基板11全体の厚さを小さくする。こうして研磨されて薄くなった第1半導体回路層1Aを、以後は1Aaで示す。
【0167】
次に、第1実施形態の場合と同様に、薄くなった基板11の裏面側を、ウェット・エッチングまたはプラズマ・エッチング等の等方性エッチングにより選択的に除去し、トレンチ13の内部のSiO膜14を露出させる。この時のエッチング量は、エッチング終了後にトレンチ13の内部の導電性プラグ15の下端が基板11の裏面から所定距離だけ突出するように調整する。
【0168】
続いて、第1実施形態の場合と同様に、基板11の裏面と露出したSiO膜14の上に、厚さ0.2μm程度のSiO膜41をCVD法等の公知の方法で形成する。次に、こうして形成したSiO膜41をCMP法で研磨することにより、このSiO膜41と共にSiO膜14を選択的に除去し、図16(f)に示すように、トレンチ13の内部の導電性プラグ15の下端を露出させる。残存したSiO膜41は、半導体基板11の裏面の導電性プラグ15とSiO膜14以外の部分を覆っており、基板11の裏面は平坦になっている、換言すれば、第1半導体回路層1Aaの裏面全体が平坦になっている。
【0169】
その後、公知の方法により、図16(f)に示すように、露出した各導電性プラグ15の下端にそれぞれマイクロバンプ電極42を形成する。これらのマイクロバンプ電極42の形成方法は、第1実施形態で述べたものと同じである。
【0170】
次に、第1半導体回路層1Aaの裏面に、第1実施形態で述べたものと同様にして、第2半導体回路層(図示せず)を固着させる。
【0171】
当該半導体装置が第1半導体回路層1Aaと図示しない第2半導体回路層より構成される二層構造の場合は、第2半導体回路層の裏面に形成されたマイクロバンプ電極42が、外部回路接続用のマイクロバンプ電極として使用される。当該半導体装置が第3あるいはそれ以上の半導体回路層を有する場合は、必要に応じて、上記と同様の方法により、第3、第4、第5・・・・の半導体回路層(図示せず)が積層・固着され、三次元積層構造を持つ半導体装置が製造される。
【0172】
以上説明したように、本発明の第3実施形態に係る半導体装置の製造方法では、まず、第1半導体回路層1Aを構成するSi基板(Siウェハー)11の表面の所定位置に、その表面側から所望の半導体素子(ここではMOSトランジスタ)を形成し、その上に層間絶縁膜19を介して多層配線構造30Aを形成する。その後、多層配線構造30A(すなわちSi基板11)の表面側から、多層配線構造30Aと層間絶縁膜19を貫通して基板11の内部に到達すると共に、SiO膜14で内壁面が覆われた所定深さのトレンチ13を複数個形成する。これらトレンチ13は、MOSトランジスタと重ならないように形成される。次に、多層配線構造30Aの表面側から、各トレンチ13の内部に導電性材料を充填して導電性プラグ15を形成する。そして、これら導電性プラグ15の上端(すなわち、多層配線構造30A側の端)にそれぞれマイクロバンプ電極37を形成する。そして、これらマイクロバンプ電極37を使用して、多層配線構造30Aを有する基板11を支持基板40に固定する。その後、支持基板40に固定された基板11をその裏面側から選択的に除去して薄くすることによって、SiO膜14を基板11の裏面側に露出させる。続いて、基板11の裏面側に露出せしめられたSiO膜14を選択的に除去することによって、導電性プラグ15を基板11の裏面側に露出させる。最後に、露出せしめられた導電性プラグ15の端にマイクロバンプ電極42を形成する。この点は、第2半導体回路層やそれ以降の半導体回路層(図示せず)についても同様である。
【0173】
これらの工程はすべて公知のプロセス(例えば、CVD法、等方性エッチング法、機械的研磨法、CMP法など)を用いて実行することができる。また、多層配線構造30Aの表面側のマイクロバンプ電極37は、同表面側に露出せしめられた導電性プラグ15に直接、電気的に接続されているから、トレンチ13の内部の導電性プラグ15それ自体が、第1半導体回路層1Aaを積層方向に貫通する「埋込配線」となる。よって、この埋込配線とマイクロバンプ電極37(またはマイクロバンプ電極42及び43)を使用することにより、支持基板40と第1半導体回路層1Aaの間(あるいは、第1半導体回路層1Aaと第2半導体回路層の間、さらには第2半導体回路層以降の隣接する半導体回路層の間)の積層方向の電気的接続を容易に実現することができる。
【0174】
また、本発明の第3実施形態の半導体装置の製造方法では、トレンチ13の形成と導電性材料の充填が多層配線構造30A(すなわちSi基板11)の表面側から行われると共に、トレンチ13が多層配線構造30Aと層間絶縁膜19を貫通している。このため、トレンチ13の形成と導電性材料の充填を基板11の裏面(第2主面)側から行えない場合や、多層配線構造30Aを貫通するトレンチ13の形成が可能な場合に、この製造方法は好適に適用できる。すなわち、第1半導体回路層1Aa内の半導体素子や配線のレイアウトや多層配線構造30A内の配線のレイアウトに起因する制約に対応することができる。これは、第2半導体回路層とそれ以降の半導体回路層についても同様である。
【0175】
(第4実施形態)
図17(a)〜図20(h)は、本発明の第4実施形態に係る三次元積層構造を持つ半導体装置の製造方法を示す部分断面図である。上述した第1〜第3の実施形態では、トレンチとその内部への導電性材料の充填が、Si基板11(多層配線構造30、30A)の表面側から行われている。これとは異なり、第4実施形態では、トレンチとその内部への導電性材料の充填がSi基板11の裏面側から行われる。なお、ここではSiウェハーを使用して説明するが、第2実施形態の場合と同様に、Siウェハーを一つあるいは二つ以上のSiチップに代えてもよいことは言うまでもない。
【0176】
まず最初に、図17(a)に示すように、半導体基板としてSiウェハー11を用意する。次に、そのウェハー11の表面(第1主面)にSiO膜12を形成し、当該表面の全体をSiO膜12で覆う。
【0177】
次に、基板11の表面のトレンチ13が形成されない箇所に、換言すれば、基板11の表面のトレンチ13と重ならない位置に、公知の方法で、必要個数のMOSトランジスタを形成し、所望の回路とする。各MOSトランジスタは、基板11の内部に間隔をあけて形成された一対のソース・ドレイン領域16と、それらソース・ドレイン領域16の間においてゲート絶縁膜12bの上に形成されたゲート電極18とから構成される。ゲート絶縁膜12bは、SiO膜12とは別工程で形成されたSiO膜から形成されている。すなわち、ゲート絶縁膜12bを形成すべき箇所でSiO膜12を選択的に除去し、その後に改めて同じ箇所にSiO膜を形成することにより、形成されている。
【0178】
次に、SiO膜12上に基板11の全面にわたって層間絶縁膜19を形成し、この層間絶縁膜19によってMOSトランジスタとそれらより露出した面の全体を覆う。さらに、層間絶縁膜19を選択的にエッチングして、所望のソース・ドレイン領域16まで達する貫通孔をそれぞれ形成する。次に、公知の方法により、層間絶縁膜19のソース・ドレイン領域16に対応する貫通孔の内部に導電性材料21を充填する。その後、層間絶縁膜19の上に導電性金属膜(図示せず)を形成してから当該金属膜を選択的にエッチングし、パターン化された金属配線膜20を得る。この金属配線膜20は、いくつかの配線部に分かれており、図17(a)では、一つの配線部が層間絶縁膜19の対応する貫通孔の内部に充填された導電性材料21を介してソース・ドレイン領域16に電気的に接続されている。
【0179】
続いて、金属配線膜20の上に、公知の方法によって多層配線構造30Bを形成する。この多層配線構造30Bは、絶縁材料31と、絶縁材料31の内部に埋め込まれた三つの配線層32、33、34と、主としてそれら配線層32、33、34の層間接続に用いられる導電体35、36とを有する。多層配線構造30Bの構成や使用材料や形成方法は、第1実施形態の多層配線構造30Aと同様であるから、それらの詳細な説明は省略する。そして、多層配線構造30の表面に、公知の方法によって複数のマイクロバンプ電極37を形成する。これらマイクロバンプ電極37は、後述するように、多層配線構造30B内の配線と金属配線膜20とを介して、トレンチ13の内部の導電性プラグ15に対して電気的に接続される。この時の状態は図17(a)に示す通りである。
【0180】
MOSトランジスタを有するSi基板(Siウェハー)11と、基板11上に形成された多層配線構造30Bとは、第1半導体回路層1Bを構成する。
【0181】
続いて、多層配線構造30Bの表面に形成されたマイクロバンプ電極37を利用して、図17(b)に示すように、第1半導体回路層1Bを支持基板40に固着(機械的に接続)させる。支持基板40としては、例えばガラス、単結晶Si製のウェハー等が好適に使用できるが、ここではSiウェハーを用いている。マイクロバンプ電極37により、第1半導体回路層1Bは、Siウェハーよりなる支持基板40内に形成された半導体回路に対して電気的にも接続される。
【0182】
この状態では、多層配線構造30Bと支持基板40との間にマイクロバンプ電極37の厚さに相当する隙間があいている。そこで、その隙間に電気的絶縁性の接着剤39を充填して硬化させる。接着剤39としては、ポリイミド樹脂やエポキシ樹脂等が使用できる。こうして、接着剤39とマイクロバンプ電極37により、第1半導体回路層1Bは支持基板40に対して機械的・電気的に接続される。この時の状態は図17(b)に示す通りである。
【0183】
なお、支持基板40が、ガラスより形成される場合や半導体回路を内蔵していない半導体ウェハーより形成される場合は、マイクロバンプ電極37は、第1半導体回路層1Bと支持基板40との間の機械的接続のためだけに使用されることになる。
【0184】
その後、支持基板40を用いて第1半導体回路層1Bを保持しながら、機械的研磨法及びCMP法により、Si基板11の裏面(第2主面)側を研磨し、基板11全体の厚さを所定値まで小さくする。こうして研磨されて薄くなった第1半導体回路層1Bを、以後は1Baで示す。この時の状態は図18(c)に示すようになる。
【0185】
次に、薄くなった基板11の裏面全体をSiO膜45で覆った後、プラズマ・エッチング等の異方性エッチングによって、基板11の裏面側から複数個のトレンチ13aを形成する。すなわち、埋込配線(導電体プラグ)を形成すべき箇所に複数個の透孔を有するマスク(図示省略)を用いて、基板11の裏面にあるSiO膜45を選択的に除去し、埋込配線(導電体プラグ)を形成すべき箇所においてSiO膜45に複数個の開口を形成する。続いて、同じマスクを用い、SiO膜45の開口を介してSi基板11を選択的に除去し、複数個のトレンチ13aを形成する。
【0186】
さらに、同じマスクを用いて、SiO膜45の開口とトレンチ13aを介して、基板11の表面側のSiO膜12を選択的に除去し、SiO膜12に複数個の開口を形成する。こうして基板11の裏面側から形成された複数個のトレンチ13aの底部(下端)は、いずれも、SiO膜45の対応する開口を介して下方に露出している。また、これらトレンチ13aの頂部(上端)は、SiO膜12の対応する開口を介して上方にも露出している。その結果、図18(d)に示すように、金属配線20の下部は、トレンチ13aを介して基板11の下方(トレンチ13aの内部)に露出せしめられている。
【0187】
その後、公知の方法(例えばCVD法)により、基板11の裏面側からSiO膜14を堆積させる。すると、図19(e)に示すように、基板11の裏面を覆っているSiO膜45の露出面と、各トレンチ13aの内壁の露出面と、金属配線膜20の露出面と、層間絶縁膜19の露出面と、SiO膜12の露出面とが、このSiO膜14で覆われる。
【0188】
次に、異方性エッチングにより、基板11の裏面側からSiO膜14を選択的に除去する。この時、各トレンチ13aの内部において、金属配線膜20の露出面と層間絶縁膜19の露出面にあるSiO膜14が完全に除去されるように、エッチング量を調整する。こうすることにより、図19(f)に示すように、SiO膜14がトレンチ13aの内壁側面のみに残り、基板11の裏面がSiO膜45で覆われた状態が得られる。
【0189】
続いて、基板11の裏面側から、内壁側面がSiO膜14で覆われた各トレンチ13aの内部に、公知の方法で適当な導電性材料を埋め込む。例えば、SiO膜45の上に、CVD法によりSi基板(ウェハー)11の裏面全体にわたって導電性材料の膜を堆積させた後、エッチバック法や機械的研磨法やCMP法によりその導電性材料膜のSiO膜45上にある部分を選択的に除去することにより、当該導電性材料をトレンチ13の内部にのみ残す。こうすることにより、各トレンチ13aの内部にその導電性材料が埋め込まれる。ここで使用する導電性材料としては、例えばシリコン等の半導体やタングステン(W)等の金属がある。この状態では、図20(g)に示すように、各導電性プラグ15の下端は、SiO膜41の露出面と同じ面内にあり、基板11すなわち第1半導体回路層1Baの裏面全体が平坦になっていて、各導電性プラグ15の下端は露出している。
【0190】
続いて、基板11の裏面の全面に、厚さ0.2μm程度のSiO膜41をCVD法等の公知の方法で形成し、このSiO膜41によって第1半導体回路層1Baの裏面全体を覆う。そして、こうして形成したSiO膜41を選択的にエッチングして複数の透孔を形成し、図20(h)に示すように、トレンチ13の内部の各導電性プラグ15の下端をSiO膜41の対応する透孔から露出させる。その後、露出している各導電性プラグ15の下端に、SiO膜41の透孔を介してそれぞれマイクロバンプ電極42を形成する。各マイクロバンプ電極42の高さは、SiO膜41の厚さより大きいので、各マイクロバンプ電極42はSiO膜41より下方に突出している。これらのマイクロバンプ電極42の形成方法は、第1実施形態で述べたのと同じである。この時の状態は、図20(h)に示すようになる。
【0191】
次に、第1半導体回路層1Baの裏面に、第1実施形態で述べたのと同様にして、第2半導体回路層(図示せず)をマイクロバンプ電極42(とマイクロバンプ電極43)を用いて固着させる。
【0192】
当該半導体装置が第1半導体回路層1Baと図示しない第2半導体回路層より構成される二層構造の場合は、第2半導体回路層の裏面に形成されたマイクロバンプ電極42が、外部回路接続用のマイクロバンプ電極として使用される。当該半導体装置が第3あるいはそれ以上の半導体回路層を有する場合は、必要に応じて、上記と同様の方法により、第3、第4、第5・・・・の半導体回路層(図示せず)が積層・固着され、三次元積層構造を持つ半導体装置が製造される。
【0193】
以上説明したように、本発明の第4実施形態に係る半導体装置の製造方法では、まず、第1半導体回路層1Bを構成するSi基板(ウェハー)11の表面(第1主面)に、その表面側から所望のMOSトランジスタを形成して所望の回路とし、それらMOSトランジスタ上に層間絶縁膜19を介して多層配線構造30Bを形成する。次に、多層配線構造30B内の配線に対して電気的に接続されたマイクロバンプ電極37を多層配線構造30Bの表面に形成してから、これらのマイクロバンプ電極37を使用して多層配線構造30Bを有する基板11を支持基板40に固定する。そして、基板11を薄くした後、基板11の裏面(第2主面)側から、その表面(第1主面)に向かって貫通する複数のトレンチ13aを形成し、これらトレンチ13aの内壁面を絶縁膜14で覆ってから、基板11の裏面側からトレンチ13aの内部に導電性材料を充填し、多層配線構造30B内の配線に電気的に接続された導電性プラグ15を得ている。この点は、第2半導体回路層やそれ以降の半導体回路層(図示せず)についても同様である。
【0194】
これらの工程はすべて公知のプロセス(例えば、CVD法、等方性エッチング法、機械的研磨法、CMP法など)を用いて実行することができる。また、トレンチ13aと導電性プラグ15は、基板11を貫通していて、基板11の表面にある金属配線膜20を介して多層配線構造30B内の配線に電気的に接続されている。また、多層配線構造30B内の配線は、多層配線構造30Bの表面のマイクロバンプ電極37に電気的に接続されている。このため、トレンチ13a内の導電性プラグ15と金属配線膜20と多層配線構造30B内の配線が、第1半導体回路層1Baを積層方向(厚さ方向)に貫通する埋込配線となる。よって、この埋込配線とマイクロバンプ電極37(またはマイクロバンプ電極42及び43)を使用することにより、支持基板40と第1半導体回路層1Baの間(あるいは、第1半導体回路層1Baと第2半導体回路層の間、さらには第2半導体回路層以降の隣接する半導体回路層の間)の積層方向の電気的接続を容易に実現することができる。
【0195】
また、本発明の第4実施形態の半導体装置の製造方法では、トレンチ13aの形成とその中への導電性材料の充填がSi基板11の裏面(第2主面)側から行われる。このため、トレンチ13aの形成と導電性材料の充填を基板11の表面(第1主面)側から行えない場合や、多層配線構造30を貫通するトレンチ13の形成が不可能または困難な場合に、この製造方法は好適に適用できる。すなわち、第1半導体回路層1Ba内の半導体素子や配線のレイアウトや多層配線構造30B内の配線のレイアウトに起因する制約に対応することができる。これは、第2半導体回路層とそれ以降の半導体回路層についても同様である。
【0196】
(第5実施形態)
図21(a)〜(c)は、本発明の第5実施形態に係る三次元積層構造を持つ半導体装置の製造方法を示す部分断面図である。この第5実施形態は、上述した第1実施形態の第1の変形例に相当するものであり、上述した第1実施形態において、MOSトランジスタの形成とトレンチ及び導電性プラグの形成の順序を逆にしたものである。すなわち、第1実施形態では、トレンチ及び導電性プラグの形成を先にしてからMOSトランジスタの形成をしているのに対し、第5実施形態では、MOSトランジスタの形成を先にしてから、トレンチ及び導電性プラグの形成をする点で、両実施形態は異なっている。その点以外は、両実施形態は同じである。
【0197】
まず、図21(a)に示すように、半導体基板としてのSiウェハー11の表面(第1主面)にSiO膜12を形成し、当該表面の全体をSiO膜12で覆う。次に、基板11の表面のトレンチ13が形成されない箇所に、換言すれば、基板11の表面のトレンチ13と重ならない位置に、必要個数のMOSトランジスタを形成し、所望の回路とする。各MOSトランジスタは、基板11の内部に間隔をあけて形成された一対のソース・ドレイン領域16と、ソース・ドレイン領域16の間に形成されたゲート絶縁膜12bと、ゲート絶縁膜12bの上に形成されたゲート電極18とから構成される。ゲート絶縁膜12bは、SiO膜12とは別工程で形成されたSiO膜から形成されている。すなわち、ゲート絶縁膜12bを形成すべき箇所でSiO膜12を選択的に除去し、その後に改めて同じ箇所にSiO膜を形成することにより、形成されている。この時の状態は図21(b)に示すようになる。
【0198】
こうしてMOSトランジスタを形成した後に、公知の方法により、Si基板11とSiO膜12を基板11の表面側から選択的にエッチングし、基板11上の所定位置に所定深さのトレンチ13を複数個形成する。そして、熱酸化法によってそれらトレンチ13の内壁面をSiO膜14で覆ってから、各トレンチ13の内部に基板11の表面側から導電性材料を充填し、導電性プラグ15とする。
【0199】
その後の工程、すなわち、層間絶縁膜19の形成と多層配線構造30の形成は、第1実施形態の場合と同じであるので、その説明は省略する。
【0200】
本発明の第5実施形態に係る半導体装置の製造方法は、MOSトランジスタの形成とトレンチ及び導電性プラグの形成の順序を逆にした以外は上述した第1実施形態と同じであるから、第1実施形態の場合と同じ効果が得られることが明らかである。
【0201】
(第6実施形態)
図22は、本発明の第6実施形態に係る三次元積層構造を持つ半導体装置の製造方法を示す部分断面図である。この第6実施形態は、上述した第1実施形態の第2の変形例に相当するものであり、第1実施形態においてトレンチ13の内部の導電性プラグ15の下端に形成されたマイクロバンプ電極42に代えて、マイクロバンプ電極42aを無電解メッキ法または選択CVD法により導電性プラグ15の端に直接形成する。それ以外の点は、第1実施形態の場合と同様である。
【0202】
すなわち、第6実施形態では、導電性プラグ15用の導電性材料をうまく選んで無電解メッキ法で金属膜を第1半導体回路層1aの裏面に形成すると、その金属膜を導電性プラグ15の端面のみに選択的に成長させることができる。すなわち、その金属膜よりなるマイクロバンプ電極42aが、各導電性プラグ15の下端面に自己整合的に形成されるのである。
【0203】
無電解メッキ法に好適な導電性プラグ15用の導電性材料としては、Ni、Cu、Sn、Ag、Au、Ti、PtあるいはTa、またはそれらの二つ以上からなる合金またはそれらの二つ以上からなる積層膜等が挙げられる。
【0204】
これは、選択CVD法による場合でも同様である。すなわち、導電性プラグ15用の導電性材料をうまく選ぶことにより、金属製あるいは金属以外よりなる導電膜を選択CVD法で半導体回路層1aの裏面に成長させると、その導電膜は導電性プラグ15の端面のみに選択的に成長する。こうして、マイクロバンプ電極42aが導電性プラグ15の端面に自己整合的に形成される。
【0205】
選択CVD法に好適な導電性プラグ15用の導電性材料としては、Cu、Ni、W、Ti、Ta、TiN、TaN等、またはそれらの二つ以上からなる合金またはそれらの二つ以上からなる積層膜等が挙げられる。
【0206】
したがって、第6実施形態に係る半導体装置の製造方法では、上述した第1実施形態の場合と同様の効果が得られることが明らかである。
【0207】
(第7実施形態)
図23(a)〜図25(e)は、本発明の第7実施形態に係る三次元積層構造を持つ半導体装置の製造方法を示す部分断面図である。この第7実施形態は、上述した第1実施形態の第3の変形例に相当するものであり、第1実施形態の場合とは異なる方法でマイクロバンプ電極42を形成する。すなわち、第1実施形態と同様にして、図1(a)〜図3(g)までの工程を実行した後、それ以降の工程を図23(b)〜図25(e)に示す工程を順に実行する。
【0208】
まず、第1実施形態と同様にして、図23(a)(これは図3(f)に等しい)に示す構成を形成する。次に、Si基板11の裏面とそれより露出したSiO膜14の上に、図23(b)に示すようにSiO膜41を形成する。第1実施形態では、この状態からただちにSiO膜41をCMP法で研磨することにより、SiO膜41と共にSiO膜14を選択的に除去し、図4(h)に示すように、トレンチ13の内部の導電性プラグ15の下端を露出させている。これに対し、第7実施形態では、こうして形成したSiO膜41の上にさらに平坦化膜としてレジスト膜60を形成する。このレジスト膜60により、図23(b)に示すように、第1半導体回路層1aの裏面の凹凸が埋められて平坦化せしめられる。
【0209】
その後、エッチバック法によりこのレジスト膜(平坦化膜)60を選択的にエッチングし、図24(c)に示すように、各導電性プラグ15の下端部においてSiO膜41をレジスト膜60から露出させる。この時、レジスト膜60は、SiO膜41の上において導電性プラグ15とSiO膜14の外側に残存する。
【0210】
そして、SiO膜41上に残存しているレジスト膜60をマスクとして、SiO膜14とその上のSiO膜41を選択的に除去し、図24(d)に示すようにトレンチ13内の導電性プラグ15の下端を露出させる。この状態では、各導電性プラグ15の下端は、SiO膜41とレジスト膜60の露出面と同じ面内にあり、基板11すなわち第1半導体回路層1aの裏面全体が平坦になっている。
【0211】
その後、図25(e)に示すように、露出している各導電性プラグ15の下端にそれぞれマイクロバンプ電極42を形成する。これらのマイクロバンプ電極42の形成方法は、上述した第1実施形態または第6実施形態で使用したものを使用することができる。残存しているSiO膜41とレジスト膜60は、第2半導体回路層(図示せず)との間の電気的な絶縁作用を行う。
【0212】
なお、図24(d)に示す状態において、残存しているレジスト膜60を除去してもよい。この場合は、残存しているSiO膜41が、第2半導体回路層(図示せず)との間の電気的な絶縁作用を行う。レジスト膜60の除去によりその部分に空隙が生じるが、その空隙には第1半導体回路層1aを第2半導体回路層(図示せず)に対して固着する際に接着剤が充填されるため、何ら支障はない。
【0213】
第7実施形態に係る半導体装置の製造方法では、上述した第1実施形態の場合と同様の効果が得られることが明らかである。
【0214】
(第8実施形態)
図26は、本発明の第8実施形態に係る三次元積層構造を持つ半導体装置の製造方法を示す部分断面図であり、図2(d)に対応するものである。この第8実施形態は、上述した第1実施形態の第4の変形例に相当するもので、第1半導体回路層が多層配線構造30を有していない点のみが異なっている。それ以外は、第1実施形態の製造方法と同じである。
【0215】
上述した第1〜第7実施形態では、いずれも、第1半導体回路層が多層配線構造を有しているが、本発明はこのような構成に限定されるものではない。第8実施形態は、多層配線構造を有しない一例として示したものである。ここでは、第8実施形態を第1実施形態の変形例として説明するが、第2〜第7実施形態のいずれかの変形例としても適用可能である。
【0216】
第8実施形態では、図26に示すように、第1半導体回路層1"が多層配線構造30を有していない。第1半導体回路層1"を構成するSi基板11の表面にある層間絶縁膜19上に、パターン化された金属配線膜20(これは、MOSトランジスタと導電性プラグ15を電気的に接続するための導電膜であり、多層配線構造30には含まれない)が形成されており、その金属配線膜20は層間絶縁膜19上に形成されたもう一つの層間絶縁膜19aによって覆われている。層間絶縁膜19aの表面は平坦化されていて、その表面に複数のマイクロバンプ電極37が形成されている。各マイクロバンプ電極37は、導電体35aを介して金属配線膜20の対応する部分に接続されている。第8実施形態では、基板11の表面は、二つの層間絶縁膜19と19aで覆われていることになる。
【0217】
図26の構成は、第2半導体回路層あるいはそれ以降の半導体回路層にも適用可能であることは言うまでもない。
【0218】
このように、本発明では、三次元積層半導体装置の複数の前記半導体回路層のうちの一つを構成する半導体回路層は、半導体基板と、その半導体基板の表面または内部に形成された素子または回路を有していれば足り、単層または多層の配線構造を有していても、有していなくてもよいのである。
【0219】
(変形例)
上述した第1〜第8実施形態は、本発明を具体化した例を示すものであり、したがって本発明はこれらの実施形態に限定されるものではなく、本発明の趣旨を外れることなく種々の変形が可能であることは言うまでもない。例えば、上述した各実施形態では、マイクロバンプ電極を使用しているが、トレンチの内部に充填された導電性材料の端をマイクロバンプ電極として機能させることができれば、マイクロバンプ電極は省略することができる。また、上述した第1〜第7実施形態では、隣接する半導体回路層のマイクロバンプ電極同士を溶着によって接合させているが、本発明はこれに限定されない。マイクロバンプ電極の材質によっては、溶着による接合が不可能または困難であるから、そのような場合には、マイクロバンプ電極同士を接合用金属(例えばハンダ合金)を用いて接合させてもよいことは言うまでもない。
【0220】
また、上述した第1〜第8実施形態では、主として第1半導体回路層を支持基板に固着する場合について説明しているが、本発明はこれに限定されない。例えば、本発明を第2半導体回路層に適用すれば、当該第2半導体回路層はそれに隣接する第1半導体回路層に固着されることになる。
【0221】
さらに、上述した第1〜第8実施形態では、半導体回路層の各々を単一の半導体ウェハーにより形成する場合と、複数の半導体チップにより形成する場合について述べているが、本発明はこれらに限定されない。例えば、少なくとも一つの半導体回路層を単一の半導体ウェハーにより形成し、残りの半導体回路層の各々を複数の半導体チップにより形成してもよい。ある半導体回路層を複数の半導体チップにより形成する場合、それら半導体チップのすべてが電子回路を内蔵していなくてもよい。すなわち、いくつかの半導体チップは電子回路を内蔵していない(または電子回路を内蔵しているが使用されていない)「ダミーチップ」でもよい。また、ある半導体回路層を単一の半導体ウェハーにより形成する場合、その半導体ウェハーが、電子回路を内蔵していない(または電子回路を内蔵しているが使用されていない)「ダミー領域」を含んでいてもよい。
【符号の説明】
【0222】
1、1'、1"、1A、1B 第1半導体回路層
1a、1a'、1Aa、1Ba 薄くされた第1半導体回路層
2、2'、 第2半導体回路層
2a、2a' 薄くされた第2半導体回路層
11 半導体基板
12 SiO
12b ゲート絶縁膜
13、13a トレンチ
14 SiO
15 導電性プラグ
16 ソース・ドレイン領域
18 ゲート電極
19、19a 層間絶縁膜
20 金属配線膜
21 導電性材料
30、30A、30B 多層配線構造
31 絶縁材料
32、33、34 配線層
35、35a、36 導電体
37 マイクロバンプ電極
38 導電体
39 接着剤
40 支持基板
41 接着剤
42、42a、43 マイクロバンプ電極
44 接着剤
51、52 Siチップ
51a、52a 薄くされたSiチップ
53 接着剤
61、62 Siチップ
61a、62a 薄くされたSiチップ

【特許請求の範囲】
【請求項1】
複数の半導体回路層を支持基板上に積層して構成された三次元積層構造を持つ半導体装置の製造方法であって、
複数の前記半導体回路層のうちの一つを構成する半導体基板の内部または表面にその表面側から所望の素子または回路を形成する工程と、
前記素子または回路が形成された前記半導体基板の内部にその表面側から、第1絶縁膜で内壁面が覆われたトレンチを形成する工程と、
前記半導体基板の表面側から前記トレンチの内部に導電性材料を充填して導電性プラグを形成する工程と、
前記素子または回路と前記導電性プラグが形成された前記半導体基板の表面を第2絶縁膜で覆う工程と、
前記第2絶縁膜を直接または配線構造を介して間接的に、前記支持基板または複数の前記半導体回路層の他の一つに接合することにより、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程と、
前記支持基板または複数の前記半導体回路層の他の一つに固定された前記半導体基板をその裏面側から選択的に除去し、もって前記第1絶縁膜を前記半導体基板の裏面側に露出させる工程と、
前記半導体基板の裏面側に露出せしめられた前記第1絶縁膜を選択的に除去し、もって前記導電性プラグを前記半導体基板の裏面側に露出させる工程と
を備えてなることを特徴とする半導体装置の製造方法。
【請求項2】
前記第2絶縁膜または前記配線構造と、前記支持基板または複数の前記半導体回路層の他の一つとの少なくとも一方に第1電極を配置する工程をさらに備えており、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程が、前記第1電極を使用して実行される請求項1に記載の半導体装置の製造方法。
【請求項3】
前記半導体回路層が、前記素子または回路に加えて、前記第2絶縁膜上に形成された配線構造を有しており、前記第1電極が前記第2絶縁膜上に前記配線構造を介して間接的に形成される請求項2に記載の半導体装置の製造方法。
【請求項4】
前記半導体基板の裏面側に前記第1絶縁膜を露出させる工程と、前記半導体基板の裏面側に前記導電性プラグを露出させる工程との間に、前記半導体基板の裏面を覆う第3絶縁膜を形成する工程をさらに含んでおり、
前記導電性プラグを露出させる工程において、前記第1絶縁膜と共に前記第3絶縁膜が選択的に除去される請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
【請求項5】
前記半導体基板の裏面側に前記第1絶縁膜を露出させる工程と、前記半導体基板の裏面側に前記導電性プラグを露出させる工程との間に、前記半導体基板の裏面を覆う第3絶縁膜を形成する工程と、前記第3絶縁膜の上に平坦化膜を形成する工程と、前記平坦化膜を選択的に除去する工程とをさらに含んでおり、
前記導電性プラグを露出させる工程において、前記第1絶縁膜と共に、前記第3絶縁膜と残存した前記平坦化膜とが選択的に除去される請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
【請求項6】
前記半導体基板の裏面側に露出せしめられた前記導電性プラグの端に、第2電極を形成する工程をさらに含む請求項1〜5のいずれか1項に記載の半導体装置の製造方法。
【請求項7】
前記第2電極形成工程において、別個に形成された導電性材料片を前記導電性プラグの端に固着させることにより、前記第2電極が形成される請求項6に記載の半導体装置の製造方法。
【請求項8】
前記第2電極形成工程において、前記導電性プラグの端に導電性材料を直接堆積させることにより、前記第2電極が形成される請求項6に記載の半導体装置の製造方法。
【請求項9】
前記半導体基板の裏面側に露出せしめられた前記導電性プラグの端が第2電極として使用される請求項1〜5のいずれか1項に記載の半導体装置の製造方法。
【請求項10】
前記半導体基板が、単一の半導体部材により形成されている請求項1〜9のいずれか1項に記載の半導体装置の製造方法。
【請求項11】
前記半導体基板が複数の半導体部材の組み合わせにより形成されている請求項1〜9のいずれか1項に記載の半導体装置の製造方法。
【請求項12】
複数の半導体回路層を支持基板上に積層して構成された三次元積層構造を持つ半導体装置の製造方法であって、
複数の前記半導体回路層のうちの一つを構成する半導体基板の内部または表面にその表面側から所望の素子または回路を形成する工程と、
前記素子または回路が形成された前記半導体基板の表面を第1絶縁膜で覆う工程と、
前記第1絶縁膜を貫通して前記半導体基板の内部に到達すると共に、第2絶縁膜で内壁面が覆われたトレンチを、前記半導体基板の表面側から形成する工程と、
前記半導体基板の表面側から前記トレンチの内部に導電性材料を充填して導電性プラグを形成する工程と、
前記導電性プラグの前記半導体基板の表面側の端に対応する位置に配置される第1電極を使用して、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程と、
前記支持基板または複数の前記半導体回路層の他の一つに固定された前記半導体基板をその裏面側から選択的に除去し、もって前記第2絶縁膜を前記半導体基板の裏面側に露出させる工程と、
前記半導体基板の裏面側に露出せしめられた前記第2絶縁膜を選択的に除去し、もって前記導電性プラグを前記半導体基板の裏面側に露出させる工程と
を備えてなることを特徴とする半導体装置の製造方法。
【請求項13】
前記半導体回路層が、前記素子または回路に加えて、前記第1絶縁膜上に形成された配線構造を有しており、前記トレンチが、前記第1絶縁膜と前記配線構造を貫通して形成される請求項12に記載の半導体装置の製造方法。
【請求項14】
前記半導体基板の裏面側に前記第2絶縁膜を露出させる工程と、前記半導体基板の裏面側に前記導電性プラグを露出させる工程との間に、前記半導体基板の裏面を覆う第3絶縁膜を形成する工程をさらに含んでおり、
前記前記導電性プラグを露出させる工程において、前記トレンチの壁面を覆う前記第2絶縁膜と共に前記第3絶縁膜が選択的に除去される請求項12または13に記載の半導体装置の製造方法。
【請求項15】
前記半導体基板の裏面側に前記第2絶縁膜を露出させる工程と、前記半導体基板の裏面側に前記導電性プラグを露出させる工程との間に、前記半導体基板の裏面を覆う第3絶縁膜を形成する工程と、前記第3絶縁膜の上に平坦化膜を形成する工程と、前記平坦化膜を選択的に除去する工程とをさらに含んでおり、
前記導電性プラグを露出させる工程において、前記第2絶縁膜と共に、前記第3絶縁膜と残存した前記平坦化膜とが選択的に除去される請求項12〜14のいずれか1項に記載の半導体装置の製造方法。
【請求項16】
前記半導体基板の裏面側に露出せしめられた前記導電性プラグの端に、第2電極を形成する工程をさらに含む請求項12〜15のいずれか1項に記載の半導体装置の製造方法。
【請求項17】
前記第2電極を形成する工程において、別個に形成された導電性材料片を前記導電性プラグの端に固着させることにより、前記第2電極が形成される請求項16に記載の半導体装置の製造方法。
【請求項18】
前記第2電極を形成する工程において、前記導電性プラグの端に導電性材料を直接堆積させることにより、前記第2電極が形成される請求項16に記載の半導体装置の製造方法。
【請求項19】
前記半導体基板の裏面側に露出せしめられた前記導電性プラグの端が、第2電極として使用される請求項12〜15のいずれか1項に記載の半導体装置の製造方法。
【請求項20】
前記半導体基板が単一の半導体部材により形成されている請求項12〜19のいずれか1項に記載の半導体装置の製造方法。
【請求項21】
前記半導体基板が複数の半導体部材により形成されている請求項12〜19のいずれか1項に記載の半導体装置の製造方法。
【請求項22】
複数の半導体回路層を支持基板上に積層して構成された三次元積層構造を持つ半導体装置の製造方法であって、
複数の前記半導体回路層のうちの一つを構成する半導体基板の内部または表面にその表面側から所望の素子または回路を形成する工程と、
前記素子または回路が形成された前記半導体基板の表面を第1絶縁膜で覆う工程と、
前記第1絶縁膜を直接または配線構造を介して間接的に、前記支持基板または複数の前記半導体回路層の他の一つに接合することにより、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程と、
前記支持基板または複数の前記半導体回路層の他の一つに固定された前記半導体基板の内部にその裏面側から、第2絶縁膜で内壁面が覆われたトレンチを形成する工程と、
前記半導体基板の裏面側から前記トレンチの内部に導電性材料を充填して導電性プラグを形成する工程と
を備えてなることを特徴とする半導体装置の製造方法。
【請求項23】
前記第1絶縁膜または前記配線構造と、前記支持基板または複数の前記半導体回路層の他の一つとの少なくとも一方に第1電極を配置する工程をさらに備えており、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程が、前記第1電極を使用して実行される請求項22に記載の半導体装置の製造方法。
【請求項24】
前記半導体回路層が、前記素子または回路に加えて、前記第1絶縁膜上に形成された配線構造を有しており、前記第1電極が前記第1絶縁膜上に前記配線構造を介して間接的に形成される請求項23に記載の半導体装置の製造方法。
【請求項25】
前記第2絶縁膜で内壁面が覆われた前記トレンチを形成する工程において、前記半導体基板をその裏面側から選択的に除去することによって前記半導体基板を貫通する前記トレンチが形成され、そのトレンチの内壁面を覆う前記第2絶縁膜は、前記第1電極と前記導電性プラグとの電気的接続を可能にする開口を持つように形成される請求項23または24に記載の半導体装置の製造方法。
【請求項26】
前記第2絶縁膜の前記開口が、前記トレンチの前記半導体基板の表面側の端部近傍に形成される請求項25に記載の半導体装置の製造方法。
【請求項27】
前記半導体基板の裏面側に露出した前記導電性プラグの端に、第2電極を形成する工程をさらに含む請求項23〜26のいずれか1項に記載の半導体装置の製造方法。
【請求項28】
前記第2電極を形成する工程において、別個に形成された導電性材料片を前記導電性プラグの端に固着させることにより、前記第2電極が形成される請求項27に記載の半導体装置の製造方法。
【請求項29】
前記第2電極を形成する工程において、前記導電性プラグの端に導電性材料を直接堆積させることにより、前記第2電極が形成される請求項27に記載の半導体装置の製造方法。
【請求項30】
前記半導体基板の裏面側に露出せしめられた前記導電性プラグの端が第2電極として使用される請求項23〜26のいずれか1項に記載の半導体装置の製造方法。
【請求項31】
前記半導体基板が単一の半導体部材により形成されている請求項23〜30のいずれか1項に記載の半導体装置の製造方法。
【請求項32】
前記半導体基板が複数の半導体部材により形成されている請求項23〜30のいずれか1項に記載の半導体装置の製造方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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【図21】
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【図22】
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【図23】
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【図24】
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【図25】
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【図26】
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【公開番号】特開2012−129551(P2012−129551A)
【公開日】平成24年7月5日(2012.7.5)
【国際特許分類】
【出願番号】特願2012−56531(P2012−56531)
【出願日】平成24年3月13日(2012.3.13)
【分割の表示】特願2006−531871(P2006−531871)の分割
【原出願日】平成17年8月19日(2005.8.19)
【出願人】(503456832)株式会社ザイキューブ (36)
【Fターム(参考)】