不揮発性メモリデバイス
不揮発性メモリデバイス(100)は、基板(110)、絶縁層(120)、フィン(210)、複数の誘電層(310〜330)及び制御ゲート(510/520)を備える。絶縁層(120)は、基板(110)上に形成され、フィン(210)は、絶縁層(120)上に形成される。誘電層(310〜330)は、このフィン(210)を覆うように形成され、制御ゲート(510/520)は、誘電層(310〜330)上に形成される。誘電層(310〜330)は、メモリデバイス(100)の電荷格納構造として機能する酸化物−窒化物−酸化物層を備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、概して、メモリデバイス及びメモリデバイスを製造する方法に関する。本発明は、特に、不揮発性メモリデバイスに適用される。
【背景技術】
【0002】
不揮発性メモリデバイスに関する高密度かつ高性能に対する需要が益々拡大しており、こうした需要により、小さな設計的特徴特徴設計的特徴、高い信頼性、製造スループットの増大が求められている。しかし、こうした設計的特徴の縮小化(reduction)は従来の方法論の限界に直面している。例えば、特徴設計的特徴の縮小化(reduction)が、メモリデバイスに期待されるデータ保存への要求、例えばデータを10年間保存することへの要求を満たすことを困難にしている。
【発明の開示】
【発明が解決しようとする課題】
【0003】
本発明に従った実施例では、フィン構造を用いて形成された不揮発性メモリデバイスが提供される。酸化物−窒化物−酸化物(ONO:Oxide-Nitride-Oxide)層は、フィン構造上に形成され、ポリシリコン層は、ONO層上に形成される。ONO層内の窒化層は、不揮発性メモリデバイスの浮遊ゲート電極として機能する。ポリシリコン層は、制御ゲートとして機能し、ONO層の上部酸化層によって浮遊ゲートから絶縁されている。
【課題を解決するための手段】
【0004】
本発明の更なる優位性優位性及び他の特徴特徴は、以下の明細書に部分的に記載され、当業者にとって、以下の明細書の審査において、あるいは、本発明が実施されることにより明らかになるであろう。本発明の優位性優位性と特徴特徴は、特に、添付の特許請求の範囲に明らかにされることにより、実現され、得られる。
【0005】
本発明によれば、以下に記載する優位性及び他の優位性は、基板、絶縁層、フィン構造、複数の誘電層、制御ゲートを有するメモリデバイスによって部分的に実現される。絶縁層は、基板上に形成され、フィン構造は、絶縁層上に形成される。誘電層は、フィン構造を覆うように形成され、電荷格納誘電層として機能し、制御ゲートは、誘電層上に形成される。
【0006】
本発明の他の形態によれば、不揮発性メモリデバイスを製造する方法が提供される。この方法は、絶縁層の上にフィンを形成する工程を有する。このフィン構造は、不揮発性メモリデバイス用の基板及びビットラインとして機能する。この方法は、フィンを覆う複数の複数の誘電層をさらに形成する工程を有する。この誘電層は、電荷格納誘電層として機能する。この方法は、ソース領域及びドレイン領域を形成する工程、誘電層上にゲート材料を堆積積層する工程、及び、このゲート材料をパターニングするとともにエッチングして制御ゲートを形成する工程を有する。
【0007】
本発明の他の形態によれば、基板、絶縁層、複数の導電フィン、複数の誘電層、及び、複数のゲートを有する不揮発性メモリアレイが提供される。絶縁層は、基板上に形成され、導電層は、絶縁層に形成される。導電フィンは、メモリアレイ用のビットラインとして機能する。誘電層は、フィン構造を覆うように形成され、ゲートは、誘電層上に形成される。このゲートは、メモリアレイ用のワードラインとして動作する。
【0008】
本発明の他の優位性及び特徴は、以下の詳細な説明によって当業者にとって容易に明らかになるであろう。以下に示され、記載された実施形態は、本発明を実施するための最良の形態を例示するものである。本発明は種々の明らかな形態に変形可能であり、これらは本発明の技術的範囲から逸脱するものではない。従って、図面は、例示的なものであって、限定的なものではない。
【発明を実施するための最良の形態】
【0009】
以下、本発明の詳細な説明を添付図面に従って記載する。異なる図面において用いる同一の符号は、同一あるいは同様の構成を示す。また、以下の明細書は、本発明を限定するものではない。本発明の技術的範囲は、添付の特許請求の範囲及び均等物によって定義される。
【0010】
本発明に従った実施例では、電気的に消去可能なプログラマブルリードオンリメモリ(EEPROM:Electrically Erasable Programmable Read Only Memory)デバイスのような不揮発性メモリデバイス、及び、そのようなデバイスを製造する方法を提供する。このメモリデバイスは、誘電層とフィンを覆うように形成された制御ゲート層を備えたフィン電解効果トランジスタ(FinFET:フィンFET)構造を含む。1つあるいはそれ以上の誘電層は、メモリデバイス用の浮遊ゲートとして動作する。
【0011】
図1は、本発明の実施形態によって形成された半導体デバイス100の断面構造を示す図である。図1において、半導体デバイス100は、シリコン基板110、埋め込み酸化層120、及び、埋め込み酸化層120上のシリコン層130を備えるシリコン・オン・インシュレータ(SOI:Silicon-On-Insulation)構造を備える。埋め込み酸化層120及びシリコン層130は、従来の方法で基板110上に形成される。
【0012】
例示的な実施形態では、埋め込み酸化層120は、例えばSiO2で構成されるシリコン酸化物を備え、約50Å〜約1000Åの範囲の厚さを有する。シリコン層130は、単結晶シリコンあるいは多結晶シリコンを備え、その厚さは、約200Å〜約3000Åの範囲である。このシリコン層130は、以下に詳細が記載されるようにフィン構造を形成するように用いられる。
【0013】
本発明に従った他の実施形態では、基板110及びシリコン層130は、ゲルマニウムのような他の半導体材料、あるいは、シリコンゲルマニウムのような半導体材料の組み合わせを備えてもよい。また、埋め込み層120が他の誘電材料を含むように構成されていてもよい。
【0014】
さらに、シリコン窒化層あるいはシリコン酸化層のような誘電層(図示しない)が後続的に行われるエッチング処理における保護キャップとして機能するようにシリコン層130上に形成されていてもよい。
【0015】
図1に示すように、フォトレジスト材料が堆積されるとともに、パターニングされ、後続的に行われる処理用のフォトレジストマスク層140が形成される。フォトレジスト材料は、いかなる従来の方法で堆積され、パターニングされる。
【0016】
この処理に続いて、半導体デバイス100がエッチングされる。図2Aに表すように、例示的な形態では、従来と同様の方法により、シリコン層130のエッチングは、埋め込み酸化層120の上で停止される。図2Aに示すように、フォトレジストマスク層140の下に位置するシリコン層130の部分は、エッチングされずに、シリコン層を有するフィン210を形成する。例示的な一実施形態では、フィン210の幅は、約100Å〜約3000Åである。以下で更に詳細に記載するが、フィン210は、半導体デバイス100の基板及びビットラインとして機能する。
【0017】
フィン210を形成する際に、ビットラインピックアップあるいはソース領域及びドレイン領域をフィン210の各終端に隣接するように形成する。例えば、シリコン層130がパターニングされて、エッチングされ、ビットラインピックアップあるいはソース領域及びドレイン領域が形成される。図2Bは、本発明の例示的な一実施形態による半導体100の上面図を示しており、埋め込み層120の上において、フィン210に隣接してソース領域220及びドレイン領域230が形成されている。図を簡潔にするために、図2Bには、埋め込み層及びフォトレジストマスクは表されてない。
【0018】
この処理の後に、フォトレジストマスク140が除去される。さらにこの後、複数の薄膜がフィン210の上に堆積される。例示的な一実施形態では、酸化物−窒化物−酸化物(ONO:Oxide-Nitride-Oxide)層がフィン210を覆うように形成される。例えば、図3に示すように、酸化物層310がフィン210を覆うように形成される。図3は、図2BのA−A線に沿った断面を示す図である。例示的な一実施形態によれば、約15Å〜約150Åの範囲の膜厚まで、酸化物層310が堆積され、または、熱的に成長される。次に、図3に示すように、窒化物層320が酸化物層310を覆うように形成される。例示的な一実施形態では、窒化物層320は、約10Å〜約180Åの範囲の膜厚に堆積される。この後、図3に表すように、もう1つの酸化物層330が窒化物層320を覆うように形成される。例示的な一実施形態では、約15Å〜約200Åの範囲の膜厚まで、酸化物層330が堆積されるか、あるいは熱的に成長される。複数の層310〜330は、後に形成るメモリデバイスのONO電荷格納誘電層を形成する。より具体的には、窒化物層320は、メモリデバイス用の浮遊ゲート電極として機能する。
【0019】
次の処理では、従来の方法によって、図4に示すように、シリコン層410が半導体100を覆うように形成される。シリコン層410は、後に形成される制御ゲート電極のゲート材として用いられる。例示的な一実施形態では、シリコン層410は、従来の化学気相成長(CVD:Chenmical Vapor Deposition)を用いて約300Å〜約4000Åの範囲の膜厚に堆積されたポリシリコンを有する。これに変えて、ゲルマニウム、あるいはシリコン及びゲルマニウムの化合物のような他の様々な金属からなる半導体材料がゲート材料に用いられてもよい。
【0020】
これに続いて、シリコン層410がパターニングされるとともに、エッチングされ、半導体デバイス100の制御ゲートを形成する。図5は本発明の半導体デバイス100の上面図を示しており、制御ゲート電極が形成された状態を示している。図5に示す通り、シリコン層410は、パターニングされるとともに、エッチングされており、フィン210の両側に配置される制御ゲート電極510及び520を形成する。図5には示さないが、ONO層310〜330は制御ゲート電極510及び520とフィン210との間に配置される。
【0021】
その後、ソース/ドレイン領域220及び230に注入を行う。例えば、n型あるいはp型不純物がソース/ドレイン領域220及び230に注入される。例えば、燐のようなn型注入物が、約0.5KeV〜約100KeVの注入エネルギーで約1×1014atom/cm2〜5×1015atom/cm2の範囲の注入量で注入すればよい。これに変えて、同様の注入量及び注入エネルギーで、ボロンのようなp型注入物を注入してもよい。ある特定の注入量及びエネルギーが、ある特定の完成品デバイスの要求に基づいて選択すればよい。当業者であれば、回路の要求に基づき、ソース/ドレイン注入プロセスを最適化することができるであろう。これに変えて、ソース/ドレイン領域220及び230は、ONO層310〜330を形成する前のように、半導体デバイス100形成における比較的早い工程で注入してもよい。これに加えて、ある特定の回路の要求に基づいてソース/ドレイン接合の位置を制御するように、ソース/ドレインイオン注入を行う前に、側壁スペーサを形成してもよい。この処理に続いて、ソース/ドレイン領域220及び230を活性化するために、アニーリングを行ってもよい。
【0022】
図5に示される完成した半導体デバイス100は、シリコン−酸化物−窒化物ー酸化物ーシリコン(SONOS)構造を有する。すなわち、半導体デバイス100は、ONO誘電層310〜330を備えたシリコンフィン210とその上に形成されたシリコン制御ゲート510及び520を備える。フィン210は、メモリデバイスの基板電極として機能し、ONO層310〜330は、電荷格納構造として機能する。
【0023】
半導体デバイス100は、EEPROMのような不揮発性メモリデバイスとして動作可能である。書き込み状態にする(Programming)ためには、例えば約3〜約20ボルトのバイアスを制御ゲート510または制御ゲート520に印加すればよい。例えば、バイアスが制御ゲート510に印加されると、電子は、フィン基板210からONO層310〜330(すなわち電荷格納電極)にトンネル効果により通過する。制御ゲート520にバイアスを印加しても同様の事象が生じる。例えば約−3〜約−20ボルトのバイアスを制御ゲート510及び520に印加すれば、消去動作を実現できる。
【0024】
それゆえ、本発明では、不揮発性メモリデバイスは、フィンFET構造を用いて形成される。優位な点として、半導体デバイス100は、制御ゲート510及び520がフィン210の両側に形成された二重ゲート構造を有する。制御ゲート510及び520は、それぞれ、メモリデバイスをプログラムするように用いられる。これに加え、フィンFET構造は、従来のメモリデバイスと比べて、完成されたメモリデバイス100の回路密度を増大させることを可能にする。本発明は、従来の半導体製造処理にも容易に統合することができる。
【0025】
図5に示す半導体デバイス構造は、SONOS型の不揮発性メモリアレイを構成する。例えば、図5に示す半導体デバイス100は、単一ビットの情報を記録するのに使用されるメモリセルを備える。例示的な一実施例によれば、図5に示されるメモリセルと同様の複数のメモリセルがメモリアレイを構成するように用いてもよい。例えば、例えば、図6は本発明の一実施形態に従って形成された例示的なメモリアレイ600を表す。図6に示すように、メモリアレイ600は、所定の間隙で離間した複数のシリコンフィン610を備える。シリコンフィン610は、フィン210に関して上述したような同様の方法で形成される。フィン610の各々は、ビットラインを表し、フィン610は、500Åほどの横方向の所定の間隔だけ離間している。
【0026】
これに続いて、図3に示すONO層310〜330について上述したのと同様の方法でONO膜620がフィン610を覆うように形成される。図6に示されるように、ONO膜620は、フィン610の所定の部分を覆うように形成される。その後、シリコン層は、シリコン層410(図4)と同様に堆積され、パターニングされ、さらに、エッチングされ、図6に示すように、ONO層620を覆うように制御ゲート630が形成される。図6に示すように、制御ゲート630は、各ONO層620を覆うように形成され、各制御ゲート630は、メモリアレイ600のワードラインとなる。
【0027】
これに続いて、ビットラインデコーダ640及びワードラインデコーダ650は、それぞれ、ビットライン610及びワードライン630に接続される。そして、ビットラインデコーダ640とワードラインデコーダ650は、書き込みを行うことと、メモリアレイ600の各固有のセルに記録されたデータを読み出すこととを容易にするように用いられる。この方法では、高密度の不揮発性メモリアレイがフィンFET構造を用いて構成される。
【0028】
「他の実施形態」
本発明の他の実施形態によれば、図7Aに示すように、多数のフィンを備えたメモリデバイスが形成される。図7Aには、半導体デバイス700は、基板(図示しない)上に形成された埋め込み酸化層710と、この埋め込み酸化層710上に形成されたシリコンフィン730とを備えるシリコン・オン・インシュレータ(SOI:Silicon-On-Insulator)構造を備えることが示されている。シリコンフィン730は、図1及び図2Aに関して上述したフィン210と同様な方法で、シリコン層を選択的にエッチングすることによって形成される。
【0029】
図7Bに示すように、フッ化酸化物のような低誘電率(low-K)材料740が次に複数のシリコンフィン730間の空隙を充填するように堆積される。これに変えて、他の低誘電率材料を用いてもよい。図7Bに示すように、低誘電率材料730は、フィン730の上面において平坦化される。優位な点としては、低誘電率材料730によって容量結合が削減され、複数のフィン730が相互に効率的に絶縁される。
【0030】
さらに他の実施形態では、小さなピッチで排泄された複数のフィンを有するフィンFETメモリデバイスがシリコン・オン・インシュレータ(SOI:Silicon-On-Insulator)構造から形成される。例えば、図8に示すように、半導体デバイス800は、基板(図示しない)上に形成された酸化物810を含み、その上にはシリコン層820が形成されている。図8Aに示すように、シリコン窒化物又はシリコン酸化物は、堆積されるとともに、パターニングされ、ハードマスク830が形成される。次に、SiN、SiOのようなスペーサ材料又は複数の他の材料が堆積されて、エッチングされ、図8Bに示すようにハードマスク830の側面にスペーサ840が形成される。その後、シリコン層820は、構造体830及び840をマスクとして用いてエッチングされ、図8Cに示すようにシリコンフィン850が形成される。シリコンフィン850は、メモリアレイのビットラインとして用いられる。ここで優位な点としては、シリコンフィン850は、複数のフィン850の間に小さな間隔をもって形成されることである。スペーサ840及びハードマスク830は、その後除去される。
【0031】
さらに他の実施形態にでは、メモリデバイスのT型ゲートを形成するために、ポリシリコンフィンをトリミングしてもよい。例えば、図9Aに示すように、半導体デバイス900は、基板(図示しない)上に形成された埋め込み酸化層910を備え、その上にはシリコンフィン920が形成されている。図9Aに示すように、誘電層キャップ930は、シリコンフィン920上に形成される。その後、図9Bに示すように、ポリシリコンフィン920は、T型形状を形成するように整形される(trimmed)。この後、フィン920は、メモリデバイスの浮遊ゲート電極として用いられる。例えば、誘電層940は、フィン920の側表面に形成され、さらに、図9Cに示すように、ポリシリコン構造950が行われる。誘電層940は、埋め込みゲート誘電体として機能し、ポリシリコン構造950は、半導体デバイス900の制御ゲートとして機能する。
【0032】
さらに他の実施形態では、フィンFETメモリデバイスは、図1〜図5に示す方法と同様な方法によって形成される。例えば、半導体デバイス1000は、フィン1030上に形成された制御ゲート1010及び1020を備え、このフィン1030は、その終端に隣接して形成されたソース/ドレイン領域1040及び1050を備える。図3に示すONO膜310〜330の形成方法と同様の方法により、ONO誘電層(図示しない)がフィン1030上に形成される。ONO誘電層における酸化膜を形成している間は、窒素雰囲気(nitrogen ambient environment)が使用される。例えば、N2O又はNOを含有する雰囲気下でフィン1030上に酸化膜が熱的に成長される。この酸化膜は、ONO埋め込み誘電層のうちの比較的下部の層を形成する。ONO誘電層の上部酸化膜も窒素含有雰囲気下で形成される。また、ソース/ドレイン領域1040及び1050も窒素含有雰囲気下でアニーリングされる。窒素含有雰囲気下でこれらの処理を実行することの優位な点は、移動度を改善することである。
【0033】
さらに他の実施形態では、図11Aに示すように、半導体デバイス1100は、基板(図示しない)上に形成された埋め込み酸化層1110を備え、この上には、シリコンフィン1120が形成されている。図11Aに示すように、誘電層1130は、シリコンフィン1120に隣接して形成されており、マスク1140は、誘電層1130の部分の上に形成される。マスク1140は、半導体デバイス1100の非接触領域を覆う。次に、マスク1140によって覆われていない誘電層部分1130は、図11Bに示すように、フィン1120に隣接して接触領域1150を形成するようにエッチングされる。この後、マスク1140は、除去され、コンタクト領域1150は、フィン1120に密着するように導電材料で充填される。このような方法により、マスクは、半導体デバイス1100のコンタクト領域を規定するように使用される。
【0034】
以上の説明において、本発明の完全な理解を提供する目的で、特定の材料、構造、化学物質、プロセス等のような多くの詳細事項を記載した。しかし、本発明は、本文に記載された特定的な詳細に頼ることなく実施可能である。その他の事例における公知の処理構造は、本発明の趣旨を無用に曖昧にしないよう、その詳細は省略している。
【0035】
本発明による半導体デバイスを製造する際に利用される誘電層及び導電層は、従来の堆積技術によって堆積可能である。例えば、低圧化学気相成長(LPCVD;Low Pressure Chemical Vapor Deposition)及びエンハンスド化学気相成長(ECVD;Enhanced Chemical Vapor Deposition)を備える化学気相成長(CVD;Chemical Vapor Deposition)のような様々な形式の金属被覆技術を適用することができる。
【0036】
本発明は、フィンFET半導体デバイス、特に100nmあるいはそれ以下の特徴設計的特徴を備えるフィンFETデバイスの製造に適用することができる。本発明は、半導体デバイスの様々な形式の全ての形式のものに対して適用可能であり、それゆえ、本発明の趣旨を曖昧にすることを避けるために詳細を記載していない。本発明を実施する際、従来のフォトリソグラフィック及びエッチング技術が利用される。それゆえ、そのような技術の詳細について本文に記載していない。加えて、図5に表す半導体デバイスの一連のプロセスが記載された一方で、本発明に従った他の実施例における様々なプロセスステップの順序を変更可能であることが理解されよう。
【0037】
本開示において本発明の好適な実施形態のみ及び多機能性の複数の例が示され、記載されている。本発明が様々な他の組み合わせ及び環境において利用可能であり、本文に表された進歩的な概念の趣旨の範囲内で変更が可能であることが理解されよう。
【0038】
加えて、本発明の明細書に記載された構成要素、機能あるいは指示(instruction)が、明白に説明されていない限り本発明にとって重大で必須であるものと解されてはならない。また、冠詞“a”は、1つあるいはそれ以上の項目を含むことを意図したものである。1項目のみを意図する箇所では、用語“one:1つの”あるいは同様の言葉が使用される。添付の図面を参照しながら説明する。同符号は、本文中同要素を表す。
【図面の簡単な説明】
【0039】
【図1】本発明の形態によるフィンを形成するように使用される実施例の層を表す断面図。
【図2A】本発明の例示的な形態によるフィンの形成を表す断面図。
【図2B】本発明の例示的な形態によるフィンに隣接して形成されたソース領域及びドレイン領域に沿った図2Aのフィンを表す上面図。
【図3】本発明の例示的な形態による図2Aに示されたフィン上の誘電層の形成を表す断面図。
【図4】本発明の例示的な形態による図3に示されたデバイス上の制御ゲート材料の形成を表す断面図。
【図5】本発明の例示的な形態によって形成された例示的な不揮発性メモリデバイスを表す上面図。
【図6】本発明の例示的な形態によって形成された例示的な不揮発性メモリアレイを表す透視図。
【図7A】本発明の形態による複数のフィンを備える半導体デバイスの形成を表す断面図。
【図7B】本発明の形態による複数のフィンを備える半導体デバイスの形成を表す断面図。
【図8A】本発明の他の形態による小さなピッチを有する複数のフィンを備える半導体デバイスの形成を表す断面図。
【図8B】本発明の他の形態による小さなピッチを有する複数のフィンを備える半導体デバイスの形成を表す断面図。
【図8C】本発明の他の形態による小さなピッチを有する複数のフィンを備える半導体デバイスの形成を表す断面図。
【図9A】本発明の他の形態によるT型形状のゲートを備える半導体デバイスの形成を表す断面図。
【図9B】本発明の他の形態によるT型形状のゲートを備える半導体デバイスの形成を表す断面図。
【図9C】本発明の他の形態によるT型形状のゲートを備えた半導体デバイスの形成を表す断面図。
【図10】本発明の他の形態による窒素含有周囲を用いた半導体デバイスの形成を表す断面図。
【図11A】本発明の他の形態によるコンタクト領域の形成を表す断面図。
【図11B】本発明の他の形態によるコンタクト領域の形成を表す断面図。
【技術分野】
【0001】
本発明は、概して、メモリデバイス及びメモリデバイスを製造する方法に関する。本発明は、特に、不揮発性メモリデバイスに適用される。
【背景技術】
【0002】
不揮発性メモリデバイスに関する高密度かつ高性能に対する需要が益々拡大しており、こうした需要により、小さな設計的特徴特徴設計的特徴、高い信頼性、製造スループットの増大が求められている。しかし、こうした設計的特徴の縮小化(reduction)は従来の方法論の限界に直面している。例えば、特徴設計的特徴の縮小化(reduction)が、メモリデバイスに期待されるデータ保存への要求、例えばデータを10年間保存することへの要求を満たすことを困難にしている。
【発明の開示】
【発明が解決しようとする課題】
【0003】
本発明に従った実施例では、フィン構造を用いて形成された不揮発性メモリデバイスが提供される。酸化物−窒化物−酸化物(ONO:Oxide-Nitride-Oxide)層は、フィン構造上に形成され、ポリシリコン層は、ONO層上に形成される。ONO層内の窒化層は、不揮発性メモリデバイスの浮遊ゲート電極として機能する。ポリシリコン層は、制御ゲートとして機能し、ONO層の上部酸化層によって浮遊ゲートから絶縁されている。
【課題を解決するための手段】
【0004】
本発明の更なる優位性優位性及び他の特徴特徴は、以下の明細書に部分的に記載され、当業者にとって、以下の明細書の審査において、あるいは、本発明が実施されることにより明らかになるであろう。本発明の優位性優位性と特徴特徴は、特に、添付の特許請求の範囲に明らかにされることにより、実現され、得られる。
【0005】
本発明によれば、以下に記載する優位性及び他の優位性は、基板、絶縁層、フィン構造、複数の誘電層、制御ゲートを有するメモリデバイスによって部分的に実現される。絶縁層は、基板上に形成され、フィン構造は、絶縁層上に形成される。誘電層は、フィン構造を覆うように形成され、電荷格納誘電層として機能し、制御ゲートは、誘電層上に形成される。
【0006】
本発明の他の形態によれば、不揮発性メモリデバイスを製造する方法が提供される。この方法は、絶縁層の上にフィンを形成する工程を有する。このフィン構造は、不揮発性メモリデバイス用の基板及びビットラインとして機能する。この方法は、フィンを覆う複数の複数の誘電層をさらに形成する工程を有する。この誘電層は、電荷格納誘電層として機能する。この方法は、ソース領域及びドレイン領域を形成する工程、誘電層上にゲート材料を堆積積層する工程、及び、このゲート材料をパターニングするとともにエッチングして制御ゲートを形成する工程を有する。
【0007】
本発明の他の形態によれば、基板、絶縁層、複数の導電フィン、複数の誘電層、及び、複数のゲートを有する不揮発性メモリアレイが提供される。絶縁層は、基板上に形成され、導電層は、絶縁層に形成される。導電フィンは、メモリアレイ用のビットラインとして機能する。誘電層は、フィン構造を覆うように形成され、ゲートは、誘電層上に形成される。このゲートは、メモリアレイ用のワードラインとして動作する。
【0008】
本発明の他の優位性及び特徴は、以下の詳細な説明によって当業者にとって容易に明らかになるであろう。以下に示され、記載された実施形態は、本発明を実施するための最良の形態を例示するものである。本発明は種々の明らかな形態に変形可能であり、これらは本発明の技術的範囲から逸脱するものではない。従って、図面は、例示的なものであって、限定的なものではない。
【発明を実施するための最良の形態】
【0009】
以下、本発明の詳細な説明を添付図面に従って記載する。異なる図面において用いる同一の符号は、同一あるいは同様の構成を示す。また、以下の明細書は、本発明を限定するものではない。本発明の技術的範囲は、添付の特許請求の範囲及び均等物によって定義される。
【0010】
本発明に従った実施例では、電気的に消去可能なプログラマブルリードオンリメモリ(EEPROM:Electrically Erasable Programmable Read Only Memory)デバイスのような不揮発性メモリデバイス、及び、そのようなデバイスを製造する方法を提供する。このメモリデバイスは、誘電層とフィンを覆うように形成された制御ゲート層を備えたフィン電解効果トランジスタ(FinFET:フィンFET)構造を含む。1つあるいはそれ以上の誘電層は、メモリデバイス用の浮遊ゲートとして動作する。
【0011】
図1は、本発明の実施形態によって形成された半導体デバイス100の断面構造を示す図である。図1において、半導体デバイス100は、シリコン基板110、埋め込み酸化層120、及び、埋め込み酸化層120上のシリコン層130を備えるシリコン・オン・インシュレータ(SOI:Silicon-On-Insulation)構造を備える。埋め込み酸化層120及びシリコン層130は、従来の方法で基板110上に形成される。
【0012】
例示的な実施形態では、埋め込み酸化層120は、例えばSiO2で構成されるシリコン酸化物を備え、約50Å〜約1000Åの範囲の厚さを有する。シリコン層130は、単結晶シリコンあるいは多結晶シリコンを備え、その厚さは、約200Å〜約3000Åの範囲である。このシリコン層130は、以下に詳細が記載されるようにフィン構造を形成するように用いられる。
【0013】
本発明に従った他の実施形態では、基板110及びシリコン層130は、ゲルマニウムのような他の半導体材料、あるいは、シリコンゲルマニウムのような半導体材料の組み合わせを備えてもよい。また、埋め込み層120が他の誘電材料を含むように構成されていてもよい。
【0014】
さらに、シリコン窒化層あるいはシリコン酸化層のような誘電層(図示しない)が後続的に行われるエッチング処理における保護キャップとして機能するようにシリコン層130上に形成されていてもよい。
【0015】
図1に示すように、フォトレジスト材料が堆積されるとともに、パターニングされ、後続的に行われる処理用のフォトレジストマスク層140が形成される。フォトレジスト材料は、いかなる従来の方法で堆積され、パターニングされる。
【0016】
この処理に続いて、半導体デバイス100がエッチングされる。図2Aに表すように、例示的な形態では、従来と同様の方法により、シリコン層130のエッチングは、埋め込み酸化層120の上で停止される。図2Aに示すように、フォトレジストマスク層140の下に位置するシリコン層130の部分は、エッチングされずに、シリコン層を有するフィン210を形成する。例示的な一実施形態では、フィン210の幅は、約100Å〜約3000Åである。以下で更に詳細に記載するが、フィン210は、半導体デバイス100の基板及びビットラインとして機能する。
【0017】
フィン210を形成する際に、ビットラインピックアップあるいはソース領域及びドレイン領域をフィン210の各終端に隣接するように形成する。例えば、シリコン層130がパターニングされて、エッチングされ、ビットラインピックアップあるいはソース領域及びドレイン領域が形成される。図2Bは、本発明の例示的な一実施形態による半導体100の上面図を示しており、埋め込み層120の上において、フィン210に隣接してソース領域220及びドレイン領域230が形成されている。図を簡潔にするために、図2Bには、埋め込み層及びフォトレジストマスクは表されてない。
【0018】
この処理の後に、フォトレジストマスク140が除去される。さらにこの後、複数の薄膜がフィン210の上に堆積される。例示的な一実施形態では、酸化物−窒化物−酸化物(ONO:Oxide-Nitride-Oxide)層がフィン210を覆うように形成される。例えば、図3に示すように、酸化物層310がフィン210を覆うように形成される。図3は、図2BのA−A線に沿った断面を示す図である。例示的な一実施形態によれば、約15Å〜約150Åの範囲の膜厚まで、酸化物層310が堆積され、または、熱的に成長される。次に、図3に示すように、窒化物層320が酸化物層310を覆うように形成される。例示的な一実施形態では、窒化物層320は、約10Å〜約180Åの範囲の膜厚に堆積される。この後、図3に表すように、もう1つの酸化物層330が窒化物層320を覆うように形成される。例示的な一実施形態では、約15Å〜約200Åの範囲の膜厚まで、酸化物層330が堆積されるか、あるいは熱的に成長される。複数の層310〜330は、後に形成るメモリデバイスのONO電荷格納誘電層を形成する。より具体的には、窒化物層320は、メモリデバイス用の浮遊ゲート電極として機能する。
【0019】
次の処理では、従来の方法によって、図4に示すように、シリコン層410が半導体100を覆うように形成される。シリコン層410は、後に形成される制御ゲート電極のゲート材として用いられる。例示的な一実施形態では、シリコン層410は、従来の化学気相成長(CVD:Chenmical Vapor Deposition)を用いて約300Å〜約4000Åの範囲の膜厚に堆積されたポリシリコンを有する。これに変えて、ゲルマニウム、あるいはシリコン及びゲルマニウムの化合物のような他の様々な金属からなる半導体材料がゲート材料に用いられてもよい。
【0020】
これに続いて、シリコン層410がパターニングされるとともに、エッチングされ、半導体デバイス100の制御ゲートを形成する。図5は本発明の半導体デバイス100の上面図を示しており、制御ゲート電極が形成された状態を示している。図5に示す通り、シリコン層410は、パターニングされるとともに、エッチングされており、フィン210の両側に配置される制御ゲート電極510及び520を形成する。図5には示さないが、ONO層310〜330は制御ゲート電極510及び520とフィン210との間に配置される。
【0021】
その後、ソース/ドレイン領域220及び230に注入を行う。例えば、n型あるいはp型不純物がソース/ドレイン領域220及び230に注入される。例えば、燐のようなn型注入物が、約0.5KeV〜約100KeVの注入エネルギーで約1×1014atom/cm2〜5×1015atom/cm2の範囲の注入量で注入すればよい。これに変えて、同様の注入量及び注入エネルギーで、ボロンのようなp型注入物を注入してもよい。ある特定の注入量及びエネルギーが、ある特定の完成品デバイスの要求に基づいて選択すればよい。当業者であれば、回路の要求に基づき、ソース/ドレイン注入プロセスを最適化することができるであろう。これに変えて、ソース/ドレイン領域220及び230は、ONO層310〜330を形成する前のように、半導体デバイス100形成における比較的早い工程で注入してもよい。これに加えて、ある特定の回路の要求に基づいてソース/ドレイン接合の位置を制御するように、ソース/ドレインイオン注入を行う前に、側壁スペーサを形成してもよい。この処理に続いて、ソース/ドレイン領域220及び230を活性化するために、アニーリングを行ってもよい。
【0022】
図5に示される完成した半導体デバイス100は、シリコン−酸化物−窒化物ー酸化物ーシリコン(SONOS)構造を有する。すなわち、半導体デバイス100は、ONO誘電層310〜330を備えたシリコンフィン210とその上に形成されたシリコン制御ゲート510及び520を備える。フィン210は、メモリデバイスの基板電極として機能し、ONO層310〜330は、電荷格納構造として機能する。
【0023】
半導体デバイス100は、EEPROMのような不揮発性メモリデバイスとして動作可能である。書き込み状態にする(Programming)ためには、例えば約3〜約20ボルトのバイアスを制御ゲート510または制御ゲート520に印加すればよい。例えば、バイアスが制御ゲート510に印加されると、電子は、フィン基板210からONO層310〜330(すなわち電荷格納電極)にトンネル効果により通過する。制御ゲート520にバイアスを印加しても同様の事象が生じる。例えば約−3〜約−20ボルトのバイアスを制御ゲート510及び520に印加すれば、消去動作を実現できる。
【0024】
それゆえ、本発明では、不揮発性メモリデバイスは、フィンFET構造を用いて形成される。優位な点として、半導体デバイス100は、制御ゲート510及び520がフィン210の両側に形成された二重ゲート構造を有する。制御ゲート510及び520は、それぞれ、メモリデバイスをプログラムするように用いられる。これに加え、フィンFET構造は、従来のメモリデバイスと比べて、完成されたメモリデバイス100の回路密度を増大させることを可能にする。本発明は、従来の半導体製造処理にも容易に統合することができる。
【0025】
図5に示す半導体デバイス構造は、SONOS型の不揮発性メモリアレイを構成する。例えば、図5に示す半導体デバイス100は、単一ビットの情報を記録するのに使用されるメモリセルを備える。例示的な一実施例によれば、図5に示されるメモリセルと同様の複数のメモリセルがメモリアレイを構成するように用いてもよい。例えば、例えば、図6は本発明の一実施形態に従って形成された例示的なメモリアレイ600を表す。図6に示すように、メモリアレイ600は、所定の間隙で離間した複数のシリコンフィン610を備える。シリコンフィン610は、フィン210に関して上述したような同様の方法で形成される。フィン610の各々は、ビットラインを表し、フィン610は、500Åほどの横方向の所定の間隔だけ離間している。
【0026】
これに続いて、図3に示すONO層310〜330について上述したのと同様の方法でONO膜620がフィン610を覆うように形成される。図6に示されるように、ONO膜620は、フィン610の所定の部分を覆うように形成される。その後、シリコン層は、シリコン層410(図4)と同様に堆積され、パターニングされ、さらに、エッチングされ、図6に示すように、ONO層620を覆うように制御ゲート630が形成される。図6に示すように、制御ゲート630は、各ONO層620を覆うように形成され、各制御ゲート630は、メモリアレイ600のワードラインとなる。
【0027】
これに続いて、ビットラインデコーダ640及びワードラインデコーダ650は、それぞれ、ビットライン610及びワードライン630に接続される。そして、ビットラインデコーダ640とワードラインデコーダ650は、書き込みを行うことと、メモリアレイ600の各固有のセルに記録されたデータを読み出すこととを容易にするように用いられる。この方法では、高密度の不揮発性メモリアレイがフィンFET構造を用いて構成される。
【0028】
「他の実施形態」
本発明の他の実施形態によれば、図7Aに示すように、多数のフィンを備えたメモリデバイスが形成される。図7Aには、半導体デバイス700は、基板(図示しない)上に形成された埋め込み酸化層710と、この埋め込み酸化層710上に形成されたシリコンフィン730とを備えるシリコン・オン・インシュレータ(SOI:Silicon-On-Insulator)構造を備えることが示されている。シリコンフィン730は、図1及び図2Aに関して上述したフィン210と同様な方法で、シリコン層を選択的にエッチングすることによって形成される。
【0029】
図7Bに示すように、フッ化酸化物のような低誘電率(low-K)材料740が次に複数のシリコンフィン730間の空隙を充填するように堆積される。これに変えて、他の低誘電率材料を用いてもよい。図7Bに示すように、低誘電率材料730は、フィン730の上面において平坦化される。優位な点としては、低誘電率材料730によって容量結合が削減され、複数のフィン730が相互に効率的に絶縁される。
【0030】
さらに他の実施形態では、小さなピッチで排泄された複数のフィンを有するフィンFETメモリデバイスがシリコン・オン・インシュレータ(SOI:Silicon-On-Insulator)構造から形成される。例えば、図8に示すように、半導体デバイス800は、基板(図示しない)上に形成された酸化物810を含み、その上にはシリコン層820が形成されている。図8Aに示すように、シリコン窒化物又はシリコン酸化物は、堆積されるとともに、パターニングされ、ハードマスク830が形成される。次に、SiN、SiOのようなスペーサ材料又は複数の他の材料が堆積されて、エッチングされ、図8Bに示すようにハードマスク830の側面にスペーサ840が形成される。その後、シリコン層820は、構造体830及び840をマスクとして用いてエッチングされ、図8Cに示すようにシリコンフィン850が形成される。シリコンフィン850は、メモリアレイのビットラインとして用いられる。ここで優位な点としては、シリコンフィン850は、複数のフィン850の間に小さな間隔をもって形成されることである。スペーサ840及びハードマスク830は、その後除去される。
【0031】
さらに他の実施形態にでは、メモリデバイスのT型ゲートを形成するために、ポリシリコンフィンをトリミングしてもよい。例えば、図9Aに示すように、半導体デバイス900は、基板(図示しない)上に形成された埋め込み酸化層910を備え、その上にはシリコンフィン920が形成されている。図9Aに示すように、誘電層キャップ930は、シリコンフィン920上に形成される。その後、図9Bに示すように、ポリシリコンフィン920は、T型形状を形成するように整形される(trimmed)。この後、フィン920は、メモリデバイスの浮遊ゲート電極として用いられる。例えば、誘電層940は、フィン920の側表面に形成され、さらに、図9Cに示すように、ポリシリコン構造950が行われる。誘電層940は、埋め込みゲート誘電体として機能し、ポリシリコン構造950は、半導体デバイス900の制御ゲートとして機能する。
【0032】
さらに他の実施形態では、フィンFETメモリデバイスは、図1〜図5に示す方法と同様な方法によって形成される。例えば、半導体デバイス1000は、フィン1030上に形成された制御ゲート1010及び1020を備え、このフィン1030は、その終端に隣接して形成されたソース/ドレイン領域1040及び1050を備える。図3に示すONO膜310〜330の形成方法と同様の方法により、ONO誘電層(図示しない)がフィン1030上に形成される。ONO誘電層における酸化膜を形成している間は、窒素雰囲気(nitrogen ambient environment)が使用される。例えば、N2O又はNOを含有する雰囲気下でフィン1030上に酸化膜が熱的に成長される。この酸化膜は、ONO埋め込み誘電層のうちの比較的下部の層を形成する。ONO誘電層の上部酸化膜も窒素含有雰囲気下で形成される。また、ソース/ドレイン領域1040及び1050も窒素含有雰囲気下でアニーリングされる。窒素含有雰囲気下でこれらの処理を実行することの優位な点は、移動度を改善することである。
【0033】
さらに他の実施形態では、図11Aに示すように、半導体デバイス1100は、基板(図示しない)上に形成された埋め込み酸化層1110を備え、この上には、シリコンフィン1120が形成されている。図11Aに示すように、誘電層1130は、シリコンフィン1120に隣接して形成されており、マスク1140は、誘電層1130の部分の上に形成される。マスク1140は、半導体デバイス1100の非接触領域を覆う。次に、マスク1140によって覆われていない誘電層部分1130は、図11Bに示すように、フィン1120に隣接して接触領域1150を形成するようにエッチングされる。この後、マスク1140は、除去され、コンタクト領域1150は、フィン1120に密着するように導電材料で充填される。このような方法により、マスクは、半導体デバイス1100のコンタクト領域を規定するように使用される。
【0034】
以上の説明において、本発明の完全な理解を提供する目的で、特定の材料、構造、化学物質、プロセス等のような多くの詳細事項を記載した。しかし、本発明は、本文に記載された特定的な詳細に頼ることなく実施可能である。その他の事例における公知の処理構造は、本発明の趣旨を無用に曖昧にしないよう、その詳細は省略している。
【0035】
本発明による半導体デバイスを製造する際に利用される誘電層及び導電層は、従来の堆積技術によって堆積可能である。例えば、低圧化学気相成長(LPCVD;Low Pressure Chemical Vapor Deposition)及びエンハンスド化学気相成長(ECVD;Enhanced Chemical Vapor Deposition)を備える化学気相成長(CVD;Chemical Vapor Deposition)のような様々な形式の金属被覆技術を適用することができる。
【0036】
本発明は、フィンFET半導体デバイス、特に100nmあるいはそれ以下の特徴設計的特徴を備えるフィンFETデバイスの製造に適用することができる。本発明は、半導体デバイスの様々な形式の全ての形式のものに対して適用可能であり、それゆえ、本発明の趣旨を曖昧にすることを避けるために詳細を記載していない。本発明を実施する際、従来のフォトリソグラフィック及びエッチング技術が利用される。それゆえ、そのような技術の詳細について本文に記載していない。加えて、図5に表す半導体デバイスの一連のプロセスが記載された一方で、本発明に従った他の実施例における様々なプロセスステップの順序を変更可能であることが理解されよう。
【0037】
本開示において本発明の好適な実施形態のみ及び多機能性の複数の例が示され、記載されている。本発明が様々な他の組み合わせ及び環境において利用可能であり、本文に表された進歩的な概念の趣旨の範囲内で変更が可能であることが理解されよう。
【0038】
加えて、本発明の明細書に記載された構成要素、機能あるいは指示(instruction)が、明白に説明されていない限り本発明にとって重大で必須であるものと解されてはならない。また、冠詞“a”は、1つあるいはそれ以上の項目を含むことを意図したものである。1項目のみを意図する箇所では、用語“one:1つの”あるいは同様の言葉が使用される。添付の図面を参照しながら説明する。同符号は、本文中同要素を表す。
【図面の簡単な説明】
【0039】
【図1】本発明の形態によるフィンを形成するように使用される実施例の層を表す断面図。
【図2A】本発明の例示的な形態によるフィンの形成を表す断面図。
【図2B】本発明の例示的な形態によるフィンに隣接して形成されたソース領域及びドレイン領域に沿った図2Aのフィンを表す上面図。
【図3】本発明の例示的な形態による図2Aに示されたフィン上の誘電層の形成を表す断面図。
【図4】本発明の例示的な形態による図3に示されたデバイス上の制御ゲート材料の形成を表す断面図。
【図5】本発明の例示的な形態によって形成された例示的な不揮発性メモリデバイスを表す上面図。
【図6】本発明の例示的な形態によって形成された例示的な不揮発性メモリアレイを表す透視図。
【図7A】本発明の形態による複数のフィンを備える半導体デバイスの形成を表す断面図。
【図7B】本発明の形態による複数のフィンを備える半導体デバイスの形成を表す断面図。
【図8A】本発明の他の形態による小さなピッチを有する複数のフィンを備える半導体デバイスの形成を表す断面図。
【図8B】本発明の他の形態による小さなピッチを有する複数のフィンを備える半導体デバイスの形成を表す断面図。
【図8C】本発明の他の形態による小さなピッチを有する複数のフィンを備える半導体デバイスの形成を表す断面図。
【図9A】本発明の他の形態によるT型形状のゲートを備える半導体デバイスの形成を表す断面図。
【図9B】本発明の他の形態によるT型形状のゲートを備える半導体デバイスの形成を表す断面図。
【図9C】本発明の他の形態によるT型形状のゲートを備えた半導体デバイスの形成を表す断面図。
【図10】本発明の他の形態による窒素含有周囲を用いた半導体デバイスの形成を表す断面図。
【図11A】本発明の他の形態によるコンタクト領域の形成を表す断面図。
【図11B】本発明の他の形態によるコンタクト領域の形成を表す断面図。
【特許請求の範囲】
【請求項1】
基板(110)、
前記基板(110)の上に形成された絶縁層(120)、
前記絶縁層(130)の上に形成されたフィン構造(210)、
前記のフィン構造(210)を覆うように形成され、少なくとも一つがメモリデバイスの電荷格納誘電体として機能する複数の誘電層(310〜330)、及び、
前記複数の誘電層(310〜330)の上に形成された制御ゲート(510)、
を備える
メモリデバイス。
【請求項2】
前記絶縁層(120)の上に形成され、前記フィン構造(210)の第1端部に隣接して配置されるソース領域(220)、及び、
前記絶縁層(120)の上に形成され、前記フィン構造(210)の第2端部に隣接して配置されるドレイン領域(230)をさらに備え、前記複数の誘電層(310−330)は、前記フィン構造(210)の上に形成された第1酸化層(310)、前記酸化層(310)の上に形成された窒化層(320)、及び、前記窒化層(320)の上に形成された第2酸化層(330)を有し、前記窒化層(320)は、浮遊ゲート電極として機能する
請求項1記載のメモリデバイス(100)。
【請求項3】
前記第1酸化層(310)は、約15Å〜約150Åの範囲の膜厚を有し、前記窒化層(320)は、約10Å〜約180Åの範囲の膜厚を有し、及び、前記第2酸化層(330)は、約15Å〜約200Åの範囲の膜厚を有する、
請求項2記載のメモリデバイス(100)。
【請求項4】
前記複数の誘電層(310−330)は、全体で約40Å〜約530Åの範囲の膜厚を有する、
請求項1記載のメモリデバイス(100)。
【請求項5】
前記制御ゲート(510)は、ポリシリコンを含み、約300Å〜約4000Åの範囲の膜厚を有する、
請求項1記載のメモリデバイス(100)。
【請求項6】
前記絶縁層(120)は、埋め込み層を含み、前記フィン構造(210)は、シリコンとゲルマニウムのうちの少なくとも一つを含み、前記フィン構造(210)は、約100Å〜約3000Åの範囲の幅を有する、
請求項1記載のメモリデバイス(100)。
【請求項7】
不揮発性メモリデバイス(100)を製造する方法であって、
絶縁層(120)の上に前記不揮発メモリデバイス(100)の基板及びビットラインとして機能する、フィン(210)を形成する工程、
前記フィン(210)の上に配置され、電荷格納誘電体として機能する、複数の誘電層(310−330)を形成する工程、
ソース領域及びドレイン領域(220/230)を形成する工程、
前記複数の誘電層(310−330)の上にゲート材料(410)を堆積する工程、及び、
制御ゲート(510/520)を形成するために、前記ゲート材料(410)をパターニングして、エッチングする工程、
を備える方法。
【請求項8】
前記複数の誘電層(310〜330)を形成する工程は、
前記フィン(210)の上に第1酸化層(310)を形成する工程、
前記第1酸化層(310)の上に窒化層(320)を堆積する工程、及び、
前記窒化層(320)の上に第2酸化層(330)を形成する工程、
を有する請求項7記載の方法。
【請求項9】
前記第1酸化層(310)は、約15Å〜約150Åの範囲の膜厚を有し、前記窒化層(320)は、約10Å〜約180Åの範囲の膜厚を有し、前記第2酸化層(330)は、約15Å〜約200Åの範囲の膜厚を有する、
請求項8記載の方法。
【請求項10】
基板、及び、前記基板上に形成された絶縁層を備える不揮発性メモリアレイ(600)であって、前記不揮発性メモリアレイ(600)は、
前記絶縁層上に形成され、前記不揮発メモリアレイ(600)のビットラインとして機能する複数の導電フィン(610)、
前記複数のフィン(610)の上に形成された複数の誘電層(620)、及び、
前記複数の誘電層(620)の上に形成され、不揮発性メモリアレイ(600)のワードラインとして機能する複数のゲート(630)、
によって特徴付けられる不揮発性メモリアレイ。
【請求項1】
基板(110)、
前記基板(110)の上に形成された絶縁層(120)、
前記絶縁層(130)の上に形成されたフィン構造(210)、
前記のフィン構造(210)を覆うように形成され、少なくとも一つがメモリデバイスの電荷格納誘電体として機能する複数の誘電層(310〜330)、及び、
前記複数の誘電層(310〜330)の上に形成された制御ゲート(510)、
を備える
メモリデバイス。
【請求項2】
前記絶縁層(120)の上に形成され、前記フィン構造(210)の第1端部に隣接して配置されるソース領域(220)、及び、
前記絶縁層(120)の上に形成され、前記フィン構造(210)の第2端部に隣接して配置されるドレイン領域(230)をさらに備え、前記複数の誘電層(310−330)は、前記フィン構造(210)の上に形成された第1酸化層(310)、前記酸化層(310)の上に形成された窒化層(320)、及び、前記窒化層(320)の上に形成された第2酸化層(330)を有し、前記窒化層(320)は、浮遊ゲート電極として機能する
請求項1記載のメモリデバイス(100)。
【請求項3】
前記第1酸化層(310)は、約15Å〜約150Åの範囲の膜厚を有し、前記窒化層(320)は、約10Å〜約180Åの範囲の膜厚を有し、及び、前記第2酸化層(330)は、約15Å〜約200Åの範囲の膜厚を有する、
請求項2記載のメモリデバイス(100)。
【請求項4】
前記複数の誘電層(310−330)は、全体で約40Å〜約530Åの範囲の膜厚を有する、
請求項1記載のメモリデバイス(100)。
【請求項5】
前記制御ゲート(510)は、ポリシリコンを含み、約300Å〜約4000Åの範囲の膜厚を有する、
請求項1記載のメモリデバイス(100)。
【請求項6】
前記絶縁層(120)は、埋め込み層を含み、前記フィン構造(210)は、シリコンとゲルマニウムのうちの少なくとも一つを含み、前記フィン構造(210)は、約100Å〜約3000Åの範囲の幅を有する、
請求項1記載のメモリデバイス(100)。
【請求項7】
不揮発性メモリデバイス(100)を製造する方法であって、
絶縁層(120)の上に前記不揮発メモリデバイス(100)の基板及びビットラインとして機能する、フィン(210)を形成する工程、
前記フィン(210)の上に配置され、電荷格納誘電体として機能する、複数の誘電層(310−330)を形成する工程、
ソース領域及びドレイン領域(220/230)を形成する工程、
前記複数の誘電層(310−330)の上にゲート材料(410)を堆積する工程、及び、
制御ゲート(510/520)を形成するために、前記ゲート材料(410)をパターニングして、エッチングする工程、
を備える方法。
【請求項8】
前記複数の誘電層(310〜330)を形成する工程は、
前記フィン(210)の上に第1酸化層(310)を形成する工程、
前記第1酸化層(310)の上に窒化層(320)を堆積する工程、及び、
前記窒化層(320)の上に第2酸化層(330)を形成する工程、
を有する請求項7記載の方法。
【請求項9】
前記第1酸化層(310)は、約15Å〜約150Åの範囲の膜厚を有し、前記窒化層(320)は、約10Å〜約180Åの範囲の膜厚を有し、前記第2酸化層(330)は、約15Å〜約200Åの範囲の膜厚を有する、
請求項8記載の方法。
【請求項10】
基板、及び、前記基板上に形成された絶縁層を備える不揮発性メモリアレイ(600)であって、前記不揮発性メモリアレイ(600)は、
前記絶縁層上に形成され、前記不揮発メモリアレイ(600)のビットラインとして機能する複数の導電フィン(610)、
前記複数のフィン(610)の上に形成された複数の誘電層(620)、及び、
前記複数の誘電層(620)の上に形成され、不揮発性メモリアレイ(600)のワードラインとして機能する複数のゲート(630)、
によって特徴付けられる不揮発性メモリアレイ。
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図9C】
【図10】
【図11A】
【図11B】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図9C】
【図10】
【図11A】
【図11B】
【公表番号】特表2007−500953(P2007−500953A)
【公表日】平成19年1月18日(2007.1.18)
【国際特許分類】
【出願番号】特願2006−533566(P2006−533566)
【出願日】平成16年6月5日(2004.6.5)
【国際出願番号】PCT/US2004/017726
【国際公開番号】WO2004/112042
【国際公開日】平成16年12月23日(2004.12.23)
【出願人】(591016172)アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ADVANCED MICRO DEVICES INCORPORATED
【Fターム(参考)】
【公表日】平成19年1月18日(2007.1.18)
【国際特許分類】
【出願日】平成16年6月5日(2004.6.5)
【国際出願番号】PCT/US2004/017726
【国際公開番号】WO2004/112042
【国際公開日】平成16年12月23日(2004.12.23)
【出願人】(591016172)アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ADVANCED MICRO DEVICES INCORPORATED
【Fターム(参考)】
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