不揮発性メモリ装置、不揮発性メモリ装置のプログラム方法、不揮発性メモリ装置を含むメモリシステム
【課題】向上された信頼性を有する不揮発性メモリ装置のプログラム方法が提供される。
【解決手段】本発明のプログラム方法は、第１メモリセルトランジスターの閾値電圧がプログラム状態から移動する傾向を判別する段階と、判別結果に応答して、複数の検証電圧の中で第１検証電圧を選択する段階と、第１メモリセルトランジスターの閾値電圧が変化するように第１メモリセルトランジスターをプログラムする段階と、で構成される。プログラムする段階は第１メモリセルトランジスターの閾値電圧が十分に変化されたかを第１検証電圧を利用して検証する段階を含む。判別する段階は第１メモリセルトランジスターの閾値電圧の第１範囲からの変化を判別する段階を含む。
【解決手段】本発明のプログラム方法は、第１メモリセルトランジスターの閾値電圧がプログラム状態から移動する傾向を判別する段階と、判別結果に応答して、複数の検証電圧の中で第１検証電圧を選択する段階と、第１メモリセルトランジスターの閾値電圧が変化するように第１メモリセルトランジスターをプログラムする段階と、で構成される。プログラムする段階は第１メモリセルトランジスターの閾値電圧が十分に変化されたかを第１検証電圧を利用して検証する段階を含む。判別する段階は第１メモリセルトランジスターの閾値電圧の第１範囲からの変化を判別する段階を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリに関し、さらに詳細には不揮発性メモリ装置、不揮発性メモリ装置のプログラム方法、不揮発性メモリ装置を含むメモリシステムに関する。
【背景技術】
【０００２】
半導体メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）はシリコン（Ｓｉ、ｓｉｌｉｃｏｎ）、ゲルマニウム（Ｇｅ、Ｇｅｒｍａｎｉｕｍ）、ヒ化ガリウム（ＧａＡｓ、ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅ）、リン化インジウム（ＩｎＰ、ｉｎｄｉｕｍ ｐｈｏｓｐｉｄｅ）等のような半導体を利用して具現される記憶装置である。半導体メモリ装置は大きく揮発性メモリ装置（Ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と不揮発性メモリ装置（Ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）とに区分される。
【０００３】
揮発性メモリ装置は電源供給が遮断されれば、格納されたデータが消滅されるメモリ装置である。揮発性メモリ装置にはＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等がある。不揮発性メモリ装置は電源供給が遮断されても格納されたデータを維持するメモリ装置である。不揮発性メモリ装置としてはＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、フラッシュメモリ装置、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ(登録商標)（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ(登録商標)（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）等がある。フラッシュメモリ装置は大きくＮＯＲタイプとＮＡＮＤタイプとに区分される。
【０００４】
最近に、半導体メモリ装置の集積度を向上させるために、３次元構造を有する半導体メモリ装置が研究されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国特許出願公開第１０−２０１０−０００６７１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は向上された信頼性を有する不揮発性メモリ装置、不揮発性メモリ装置のプログラム方法、不揮発性メモリ装置を含むメモリシステムを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の実施形態による不揮発性メモリ装置のプログラム方法は、（ａ）第１メモリセルトランジスターの閾値電圧がプログラム状態から移動する傾向を判別する段階と、（ｂ）前記判別結果に応答して、複数の検証電圧の中で第１検証電圧を選択する段階と、（ｃ）前記第１メモリセルトランジスターの閾値電圧が変化するように前記第１メモリセルトランジスターをプログラムする段階と、を含み、前記プログラムする段階（ｃ）は前記第１メモリセルトランジスターの閾値電圧が十分に変化されたかを前記第１検証電圧を利用して検証する段階を含み、前記判別する段階（ａ）は前記第１メモリセルトランジスターの閾値電圧の第１範囲からの変化を判別する段階を含む。
【０００８】
実施形態として、（ｄ）前記第１メモリセルトランジスターの閾値電圧が前記第１範囲内に変化するように前記第１メモリセルトランジスターをプログラムする段階をさらに含む。
【０００９】
実施形態として、前記プログラムする段階（ｃ）は前記第１メモリセルトランジスターの閾値電圧をデータの少なくとも第１ビット及び第２ビットを示す第２範囲に変化段階を含む。
【００１０】
実施形態として、前記第１メモリセルトランジスターは直列連結されてＮＡＮＤストリングを形成する複数のメモリトランジスターの中で１つであり、前記第１メモリセルトランジスターを検証する動作は前記第１検証電圧を前記第１メモリセルトランジスターに連結されたワードラインへ印加する動作を含む。
【００１１】
実施形態として、前記メモリ装置はワードライン及び第２メモリセルトランジスターを含み、前記第１メモリセルトランジスターは前記第２メモリセルトランジスターと共に前記ワードラインに連結され、前記プログラム方法は、（ｅ）前記第２メモリセルトランジスターの閾値電圧がプログラム状態から変化する傾向を判別する段階と、（ｆ）前記判別結果（ｅ）に応答して、複数の検証電圧の中で前記第１検証電圧と異なる第２検証電圧を選択する段階と、を含み、前記プログラムする段階（ｃ）は前記第２メモリセルトランジスターをプログラムして、前記第２メモリセルトランジスターの閾値電圧をデータの少なくともその他の第１ビット及び第２ビットを示す前記第２範囲に変化する段階及び前記第２メモリセルトランジスターの閾値電圧が十分に変化されたかを前記第２検証電圧を利用して検証する段階を含み、前記判別する段階（ｅ）は前記第２メモリセルトランジスターの閾値電圧が前記第１範囲から変化するかを判別する段階を含む。
【００１２】
実施形態として、前記プログラムする段階（ｄ）は前記第２メモリセルトランジスターの閾値電圧が前記第１範囲に属するように前記第２メモリセルトランジスターをプログラムする段階を含む。
【００１３】
実施形態として、前記プログラムする段階（ｃ）は、（ｉ）前記第１及び第２メモリセルトランジスターの閾値電圧が変化するように前記ワードラインへプログラムパルスを印加する段階と、（ｉｉ）前記第１メモリセルトランジスターの閾値電圧が十分に変化されたかを検証するために前記ワードラインへ前記第１検証電圧を印加する段階と、（ｉｉｉ）前記第２メモリセルトランジスターの閾値電圧が十分に変されたかを検証するために前記ワードラインへ前記第２検証電圧を印加する段階を含む。
【００１４】
実施形態として、前記プログラムパルスを印加する段階（ｉ）、第１検証電圧を印加する段階（ｉｉ）及び第２検証電圧を印加する段階（ｉｉｉ）は、前記第１及び第２メモリセルトランジスターの中で少なくとも１つの閾値電圧が十分に変化されなければ、少なくとも数回反復される。
【００１５】
実施形態として、前記第１範囲は前記第１メモリセルトランジスターを前記データの第２ビットにプログラムする前に前記データの第１ビットの閾値電圧値を示す。
【００１６】
実施形態として、前記プログラムする段階（ｃ）は、（ｉ）前記第１メモリセルトランジスターの閾値電圧が変化するように前記ワードラインへプログラムパルスを印加する段階と、（ｉｉ）前記第１メモリセルトランジスターの閾値電圧が少なくとも中間レベルに増加されたかを検証するために前記ワードラインへ中間検証電圧を印加する段階と、前記メモリセルトランジスターの閾値電圧が前記第１範囲外に変化したことを判定（ａ）した後に、（ｉｉｉ）前記第１メモリセルトランジスターの閾値電圧を変化するために前記ワードラインへプログラムパルスを印加する段階と、（ｉｖ）前記第１メモリセルトランジスターの閾値電圧が十分に変化するかを判別するために前記第１検証電圧を前記ワードラインへ印加する段階と、を含む。
【００１７】
本発明の実施形態による不揮発性メモリ装置は、複数のビットラインと、複数のワードラインと、各メモリセルストリングが各ビットラインに連結され、互いに異なるメモリセルストリングのメモリセルが各ワードラインに連結され、垂直に積層されたメモリセルを含む複数のメモリセルストリングを含む複数のメモリセルの３次元アレイと、対応するビットラインに連結される複数のデータラッチ及び第２ラッチを含むページバッファと、プログラム電圧を生成するように構成される電圧生成器と、アドレスをデコーディングし、ワードラインを選択するように構成される行デコーダーと、各プログラムループが前記行デコーダーによって選択されたワードラインへプログラムパルスを印加し、前記選択されたワードラインに連結されたメモリセルの第１行目の各プログラムレベルを検証する複数の順次的検証動作を含み、複数のプログラムループを遂行することを含むプログラム動作を制御するように構成される制御ロジックと、を含み、前記ページバッファのデータラッチは対応するデータラッチに連結されたビットラインに連結されたメモリセルの第１行目のプログラム動作を禁止又は許容するように構成され、前記第２ラッチはプログラムループの前記複数の検証動作の各々に対応する複数の検証結果の中で１つを選択するように構成される。
【００１８】
実施形態として、前記制御ロジックはプログラム動作を制御して、前記第１行目のメモリセルの各々のメモリセル特性を複数のプログラム状態の中で１つに調節するように構成され、各プログラム状態は１つ又はその以上のデータビットの互いに異なるデータセットを示す。
【００１９】
実施形態として、前記制御ロジックは複数のプログラムループを遂行するように構成され、各プログラムループは前記プログラム状態の中で少なくとも１つに複数の検証動作を遂行するすることを含む。
【００２０】
実施形態として、前記第２ラッチは再配列ラッチであり、前記メモリセルの第１行目の電荷再配列特性を示し、前記再配列ラッチに連結されたビットラインに対応する再配列データを格納するように構成される。
【００２１】
実施形態として、前記メモリセルの第１行目に最下位ビット及び追加ビットをプログラムする時、前記制御ロジックは、前記メモリセルの第１行目の最下位ビットプログラム状態の状態読出し動作を遂行して前記複数の検証結果の中で１つを選択するのに効果的に対応する再配列データを生成し、対応する再配列ラッチに格納するように構成される。
【００２２】
実施形態として、前記制御ロジックは、前記選択されたワードラインへ第１読出し電圧を印加する第１読出し動作及び前記選択されたワードラインへ前記第１読出し電圧より高い第２読出し電圧を印加する第２読出し動作を含む、第１プログラム状態の状態読出し動作を遂行するように構成され、前記第１及び第２読出し電圧は前記第１プログラム状態を示す閾値電圧範囲内の振幅（ｍａｇｎｉｔｕｄｅ）を有し、前記再配列ラッチの再配列データは前記状態読出し動作の結果の情報を含む。
【００２３】
実施形態として、前記制御ロジックは、上昇する閾値電圧電荷再配列特性を有する前記第１行目のメモリセルを前記第２読出し電圧より高い閾値電圧を有するメモリセルと判別し、下降する閾値電圧電荷再配列特性を有する前記第１行目のメモリセルを前記第１読出し電圧より低い閾値電圧を有するメモリセルと判別する。
【００２４】
実施形態として、前記制御ロジックは、上昇する電荷再配列特性を有することと判別されたメモリセルが第２プログラム状態にプログラムなるように第１検証電圧の検証結果を選択し、そして下降する電荷再配列特性を有することと判別されたメモリセルが第２プログラム状態にプログラムされるように第１検証電圧より高い第２検証電圧の検証結果を選択するように、前記再配列ラッチにデータを格納するように構成される。
【００２５】
実施形態として、前記制御ロジックは、前記選択されたワードラインに連結された前記メモリセルの第１行目が前記第１プログラム状態にプログラムされた後、前記状態読出し動作の結果の機能、及び前記選択されたワードラインに隣接するワードラインのメモリセルのプログラム動作の機能として、前記再配列ラッチに格納される前記再配列データを生成するように構成される。
【００２６】
実施形態として、前記制御ロジックは、前記状態読出し動作の結果の機能、及び前記選択されたワードラインのメモリセル及び前記隣接するワードラインのメモリセルの中で隣接するメモリの間の閾値電圧差異の機能として、前記再配列ラッチに格納される前記再配列データを生成するように構成される。
【発明の効果】
【００２７】
本発明によれば、電荷の再配列を考慮して状態読出し（ｓｔａｔｅ ｒｅａｄ）が遂行され、状態読出しの結果にしたがって互いに異なるレベルを有する複数の検証電圧を利用して１つのプログラム状態がプログラムされる。したがって、電荷の再配列が進行されてもデータを維持する向上された信頼性を有する不揮発性メモリ装置、不揮発性メモリ装置のプログラム方法、不揮発性メモリ装置を含むメモリシステムが提供される。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１実施形態による不揮発性メモリ装置を示すブロック図である。
【図２】図１のメモリセルアレイを示すブロック図である。
【図３】図２のメモリブロックの中で１つのメモリブロックの一部を示す第１例にしたがう平面図である。
【図４】図３のIV−IV’線に沿う斜視断面図の第１例を示す。
【図５】図４のIV−IV’線に沿う断面図の第１例を示す。
【図６】図５のセルトランジスターの中で１つを示す拡大図である。
【図７】図３の平面図の一部分の第１例にしたがう等価回路を示す回路図である。
【図８Ａ】電荷再配列現象を示す。
【図８Ｂ】電荷再配列現象を示す。
【図８Ｃ】電荷再配列現象を示す。
【図８Ｄ】電荷再配列現象を示す。
【図９】本発明の第１実施形態によるプログラム方法を示すフローチャートである。
【図１０】メモリセルに最下位ビットデータがプログラムされる時、メモリセルの閾値電圧散布を示す図面である。
【図１１】図９の状態読出しを遂行する方法を詳細に示すフローチャートである。
【図１２】図１１の状態読出しが遂行される方法を示す図面である。
【図１３】図９のプログラムデータをメモリセルにプログラムする方法を詳細に示すフローチャートである。
【図１４】図１３のプログラム方法によってプログラムされるメモリセルの閾値電圧散布を示す図面である。
【図１５】図１４のようにプログラムされたメモリセルで電荷の再配列にしたがう閾値電圧の変化を示す図面である。
【図１６】図１３及び図１４のプログラムする方法によって選択されたワードラインへ印加される電圧を示すタイミング図の第１例を示す。
【図１７】図１３及び図１４のプログラムする方法によって選択されたワードラインへ印加される電圧を示すタイミング図の第２例を示す。
【図１８】図１３のプログラム方法によって、プログラムされるメモリセルの閾値電圧散布の応用例を示す図面である。
【図１９】図１３のプログラム方法によって、プログラムされるメモリセルの閾値電圧散布の他の応用例を示す図面である。
【図２０】本発明の第２実施形態による不揮発性メモリ装置を示すブロック図である。
【図２１】本発明の第２実施形態によるプログラム方法を示すフローチャートである。
【図２２Ａ】図２１のプログラム方法にしたがうメモリセルの閾値電圧散布を示す図面である。
【図２２Ｂ】粗いプログラム状態の精巧なプログラムと連関された例を示す。
【図２３】本発明の第３実施形態による不揮発性メモリ装置を示すブロック図である。
【図２４】本発明の第３実施形態によるプログラム方法を示すフローチャートである。
【図２５】本発明の第４実施形態による不揮発性メモリ装置を示すフローチャートである。
【図２６】本発明の第４実施形態によるプログラム方法を示すフローチャートである。
【図２７】本発明の第５実施形態によるプログラム方法を示すフローチャートである。
【図２８】本発明の第６実施形態によるプログラム方法を示すフローチャートである。
【図２９】本発明の第７実施形態によるプログラム方法を示すフローチャートである。
【図３０Ａ】図２９のプログラム方法によって選択されたワードラインへ印加される電圧を示すタイミング図である。
【図３０Ｂ】図２９のプログラム方法及び図３０Ａの電圧印加にしたがうメモリセルの閾値電圧散布の変化を示すグラフである。
【図３１】図３の平面図の一部分の第２例にしたがう等価回路を示す回路図である。
【図３２】図３の平面図の一部分の第３例にしたがう等価回路を示す回路図である。
【図３３】図３の平面図の一部分の第４例にしたがう等価回路を示す回路図である。
【図３４】図３の平面図の一部分の第５例にしたがう等価回路を示す回路図である。
【図３５】図３の平面図の一部分の第６例にしたがう等価回路を示す回路図である。
【図３６】図３の平面図の一部分の第７例にしたがう等価回路を示す回路図である。
【図３７】図３のIV−IV’線に沿う斜視断面図の第２例を示す。
【図３８】図３のIV−IV’線に沿う断面図の第２例を示す。
【図３９】図３のIV−IV’線に沿う斜視断面図の第３例を示す。
【図４０】図３のIV−IV’線に沿う断面図の第３例を示す。
【図４１】図３のIV−IV’線に沿う斜視断面図の第４例を示す。
【図４２】図３のIV−IV’線に沿う断面図の第４例を示す。
【図４３】図２のメモリブロックの中で１つのメモリブロックの一部を示す第２例にしたがう平面図である。
【図４４】図４３のXXXXIV−XXXXIV’線に沿う斜視断面図を示す。
【図４５】図４３のXXXXIV−XXXXIV’線に沿う断面図を示す。
【図４６】図２のメモリブロックの中で１つのメモリブロックの一部を示す第３例にしたがう平面図である。
【図４７】図４６のXXXXVII−XXXXVII’線に沿う斜視断面図を示す。
【図４８】図４６のXXXXVII−XXXXVII’線に沿う断面図を示す。
【図４９】図２のメモリブロックの中で１つのメモリブロックの一部を示す第４例にしたがう平面図である。
【図５０】図４９のXXXXX−XXXXX’線に沿う斜視断面図を示す。
【図５１】図２のメモリブロックの中で１つのメモリブロックの一部を示す第５例にしたがう平面図である。
【図５２】図５１のXXXXXII−XXXXXII’線に沿う斜視断面図を示す。
【図５３】図５１のXXXXXII−XXXXXII’線に沿う断面図を示す。
【図５４】図２のメモリブロックの中で１つのメモリブロックの一部を示す第６例にしたがう平面図である。
【図５５】図５４のXXXXXV−XXXXXV’線に沿う斜視断面図の第１例を示す。
【図５６】図５４のXXXXXV−XXXXXV’線に沿う断面図の第１例を示す。
【図５７】図５４の平面図の一部分の第１例にしたがう等価回路を示す回路図である。
【図５８】図５４のXXXXXV−XXXXXV’線に沿う斜視断面図の第２例を示す。
【図５９】図５４のXXXXXV−XXXXXV’線に沿う断面図の第２例を示す。
【図６０】図５４の平面図の一部分の第２例にしたがう等価回路を示す回路図である。
【図６１】本発明の実施形態によるメモリシステムを示すブロック図である。
【図６２】本発明の第１実施形態によるメモリシステムのプログラム方法を示すフローチャートである。
【図６３】本発明の第１実施形態によるメモリシステムの状態読出し方法を示すフローチャートである。
【図６４】図６１のメモリシステムの応用例を示すブロック図である。
【図６５】本発明の実施形態によるメモリカードを示す。
【図６６】本発明の実施形態によるソリッドステートドライブを示す。
【図６７】本発明の実施形態によるコンピューティングシステムを示すブロック図である。
【発明を実施するための形態】
【００２９】
以下で、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるするように詳細に説明するために、本発明の実施形態を添付されたの図面を参照して説明する。
【００３０】
‘選択されたメモリブロック’は複数のメモリブロックの中でプログラム、読出し又は消去のために選択されたメモリブロックを示す。‘選択されたサブブロック’は１つのメモリブロックの複数のサブブロックの中でプログラム、読出し、又は消去のために選択されたサブブロックを示す。
【００３１】
‘選択されたビットライン’又は‘選択された複数のビットライン’は複数のビットラインの中でプログラム又は読出しの対象になるセルトランジスターに連結されたビットライン又は複数のビットラインを示す。‘非選択されたビットライン’又は‘非選択されたビットライン’は複数のビットラインの中でプログラム禁止又は読出し禁止の 対象になるセルトランジスターに連結されたビットライン又はビットラインを示す。
【００３２】
‘選択されたストリング選択ライン’は複数のストリング選択ラインの中でプログラム又は読出しの対象になるセルトランジスターを含むセルストリングに連結されたストリング選択ラインを示す。‘非選択されたストリング選択ライン’又は‘非選択された複数のストリング選択ライン’は複数のストリング選択ラインの中で選択されたストリング選択ラインを除外した残りのストリング選択ライン又は複数の残りのストリング選択ラインを示す。‘選択されたストリング選択トランジスター’は選択されたストリング選択ラインに連結された複数のストリング選択トランジスターを示す。‘非選択された複数のストリング選択トランジスター’は非選択されたストリング選択ライン又は非選択された複数のストリング選択ラインに連結されたストリング選択トランジスターを示す。
【００３３】
‘選択された接地選択ライン’は複数の接地選択ラインの中でプログラム又は読出しの対象になるセルトランジスターを含むセルストリングに連結された接地選択ラインを示す。‘非選択された接地選択ライン’は複数の接地選択ラインの中で選択された接地選択ラインを除外した残りの接地選択ライン又は複数の残りの接地選択ラインを示す。‘選択された接地選択トランジスター’は選択された接地選択ラインに連結された複数の接地選択トランジスターを示す。‘非選択された接地選択トランジスター’は非選択された接地選択ライン又は非選択された複数の接地選択ラインに連結された接地選択トランジスターを示す。
【００３４】
‘選択されたワードライン’は複数のワードラインの中でプログラム又は読出しの対象になるセルトランジスターに連結されたワードラインを示す。‘非選択されたワードライン’又は‘非選択された複数のワードライン’は複数のワードラインの中で選択されたワードラインを除外した残りのワードライン又は複数の残りのワードラインを示す。
【００３５】
‘選択されたメモリセル’又は‘選択された複数のメモリセル’は複数のメモリセルの中でプログラム又は読出しの対象になるメモリセルを示す。‘非選択されたメモリセル’又は‘非選択されたメモリセル’は複数のメモリセルの中で選択されたメモリセル又は選択されたメモリセルを除外した残りのメモリセル又は複数の残りのメモリセルを示す。
【００３６】
例示的に、ＮＡＮＤフラッシュメモリを参照して本発明の実施形態が説明され得る。しかし、本発明の技術的思想はＮＡＮＤフラッシュメモリに限定されない。本発明の技術的思想はＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＮＯＲフラッシュメモリ装置、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ(登録商標)（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ(登録商標)（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）等のような多様な不揮発性メモリ装置に適用され得る。
【００３７】
図１は本発明の第１実施形態による不揮発性メモリ装置１００を示すブロック図である。図１を参照すれば、不揮発性メモリ装置１００はメモリセルアレイ１１０、アドレスデコーディング部１２０、ページバッファ部１３０、データ入出力部１４０、電圧生成部１５０、及び制御部１６０を含む。
【００３８】
メモリセルアレイ１１０は基板の上に行及び列方向に沿って配置された複数のセルストリングを含む。各セルストリングは基板と垂直になる方向に沿って積層された複数のメモリセルを含む。即ち、メモリセルは基板の上で行及び列に沿って提供され、基板と垂直になる方向に積層されて３次元構造を形成する。例示的に、メモリセルアレイ１１０はセル当たり１つ又はその以上のビットを格納できる複数のメモリセルを含む。
【００３９】
アドレスデコーディング部１２０はワードラインＷＬ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを通じてメモリセルアレイ１１０に連結される。アドレスデコーディング部１２０は制御部１６０の制御に応答して動作するように構成される。アドレスデコーディング部１２０は外部からアドレスＡＤＤＲを受信できる。
【００４０】
アドレスデコーディング部１２０は受信されたアドレスＡＤＤＲの中で行アドレスをデコーディングするように構成される。アドレスデコーディング部１２０はワードラインＷＬの中でデコーディングされた行アドレスに対応するワードラインを選択するように構成される。アドレスデコーディング部１２０はストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬの中でデコーディングされた行アドレスに対応するストリング選択ライン及び接地選択ラインを選択するように構成される。
【００４１】
アドレスデコーディング部１２０はデコーディングされた行アドレス及び制御部１６０の制御に応答して、電圧生成部１５０から伝達される電圧をワードラインＷＬへ供給することができる。アドレスデコーディング部１２０は電圧生成部１５０から上位（ｕｐｐｅｒ）検証電圧ＶＦＹＵ、正常（ｎｏｒｍａｌ）検証電圧ＶＦＹＮ、下位（ｌｏｗｅｒ）検証電圧ＶＦＹＬ、正常状態読出し電圧ＶＳＲＮ（ｎｏｒｍａｌ ｓｔａｔｅ−ｒｅａｄ ｖｏｌｔａｇｅ）、上位状態読出し電圧ＶＳＲＵ（ｕｐｐｅｒ ｓｔａｔｅ−ｒｅａｄ ｖｏｌｔａｇｅ）、パス電圧ＶＰＡＳＳ、プログラム電圧ＶＰＧＭ、検証電圧ＶＦＹ、読出し電圧Ｖｒｄ、及び非選択読出し電圧Ｖｒｅａｄを受信し、受信された電圧をワードラインＷＬへ選択的に供給することができる。
【００４２】
アドレスデコーディング部１２０は受信されたアドレスＡＤＤＲの中で列アドレスをデコーディングするように構成される。アドレスデコーディング部１２０はデコーディングされた列アドレスＤＣＡをページバッファ部１３０へ伝達する。
【００４３】
ページバッファ部１３０はビットラインＢＬを通じてメモリセルアレイ１１０に連結される。ページバッファ部１３０はデータラインＤＬを通じてデータ入出力部１４０に連結される。ページバッファ部１３０は制御部１６０の制御に応答して動作する。ページバッファ部１３０はアドレスデコーディング部１２０からデコーディングされた列アドレスＤＣＡを受信する。デコーディングされた列アドレスＤＣＡに応答して、ページバッファ部１３０はビットラインＢＬを選択する。
【００４４】
ページバッファ部１３０は複数のページバッファＰＢを含む。各ページバッファＰＢは１つのビットラインＢＬに連結され得る。各ページバッファＰＢはデータラッチＤＬ及び再配列ラッチＲＬを含む。
【００４５】
データラッチＤＬに、複数のメモリセルにプログラムされたデータ及び複数のメモリセルにプログラムされるデータが格納され得る。例えば、複数のメモリセルに予めプログラムされたデータとその複数のメモリセルにプログラムされたデータがデータラッチＤＬに格納され得る。
【００４６】
再配列ラッチＲＬにメモリセルの電荷再配列に対する情報が格納され得る。例えば、メモリセルの状態読出し結果（後述する）が再配列ラッチＲＬに格納され得る。
【００４７】
制御部１６０の制御にしたがって、アドレスデコーディング部１２０及びページバッファ部１３０はプログラム及び読出しを遂行できる。アドレスデコーディング部１２０がストリング選択ラインＳＳＬ、ワードラインＷＬ、及び接地選択ラインＧＳＬを制御し、ページバッファ部１３０がビットラインＢＬを制御することによって、メモリセルアレイ１１０でプログラム及び読出しが遂行できる。プログラムの時に、検証読出しが遂行できる。ページバッファ部１３０は検証読出しの結果を制御部１６０へ出力することができる。
【００４８】
ページバッファ部１３０はデータラインＤＬを通じてデータＤＡＴＡを受信できる。ページバッファ部１３０に受信されたデータはメモリセルアレイ１１０に書き込むことができる。ページバッファ部１３０はメモリセルアレイ１１０から読み出されたデータをデータラインＤＬを通じて出力することができる。ページバッファ部１３０はメモリセルアレイ１１０の第１格納領域から読み出されたデータを格納できる。ページバッファ部１３０に格納されたデータはメモリセルアレイ１１０の第２格納領域に書き込むことができる。即ち、コピーバック（ｃｏｐｙ−ｂａｃｋ）動作が遂行できる。
【００４９】
制御部１６０の制御にしたがって、アドレスデコーディング部１２０及びページバッファ部１３０は状態読出し（後述する）を遂行できる。制御部１６０の制御にしたがって、アドレスデコーディング部１２０及びページバッファ部１３０は再配列を考慮したプログラム（後述する）を遂行できる。
【００５０】
データ入出力部１４０はデータラインＤＬを通じてページバッファ部１３０に連結される。データ入出力部１４０は外部とデータＤＡＴＡを交換するように構成される。データ入出力部１４０はページバッファ部１３０からデータラインＤＬを通じて受信されるデータを外部へ出力することができる。データ入出力部１４０は外部から受信されるデータをデータラインＤＬを通じてページバッファ部１３０へ伝送することができる。
【００５１】
電圧発生器１５０は制御部１６０の制御にしたがって多様な電圧を生成する。電圧発生器１５０は上位（ｕｐｐｅｒ）検証電圧ＶＦＹＵ、正常（ｎｏｒｍａｌ）検証電圧ＶＦＹＮ、下位（ｌｏｗｅｒ）検証電圧ＶＦＹＬ、正常状態読出し電圧ＶＳＲＮ（ｎｏｒｍａｌ ｓｔａｔｅ−ｒｅａｄ ｖｏｌｔａｇｅ）、上位状態読出し電圧ＶＳＲＵ（ｕｐｐｅｒ ｓｔａｔｅ−ｒｅａｄ ｖｏｌｔａｇｅ）、パス電圧ＶＰＡＳＳ、プログラム電圧ＶＰＧＭ、検証電圧ＶＦＹ、読出し電圧Ｖｒｄ、及び非選択読出し電圧Ｖｒｅａｄを生成してアドレスデコーディング部１２０へ出力することができる。
【００５２】
上位検証電圧ＶＦＹＵ、正常検証電圧ＶＦＹＮ、及び下位検証電圧ＶＦＹＬは電荷の再配列（ｒｅａｒｒａｎｇｅｍｅｎｔ）を考慮して、メモリセルを１つのプログラム状態にプログラム使用される検証電圧であり得る。
【００５３】
正常状態読出し電圧ＶＳＲＮ及び上位状態読出し電圧ＶＳＲＵは電荷の再配列（ｒｅａｒｒａｎｇｅｍｅｎｔ）を検出する状態読出し（ｓｔａｔｅ ｒｅａｄ）の時に使用される読出し電圧であり得る。
【００５４】
上位検証電圧ＶＦＹＵ、正常検証電圧ＶＦＹＮ、下位検証電圧ＶＦＹＬ、正常状態読出し電圧ＶＳＲＮ、及び上位状態読出し電圧ＶＳＲＵの各々は電圧のセットであり得る。例えば、上位検証電圧ＶＦＹＵは最下位ビット（ＬＳＢ：Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）、中間ビット（ＣＳＢ：Ｃｅｎｔｒａｌ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）、及び最上位ビット（ＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）の各々のプログラム状態に対応する多様なレベルを有する電圧のセットを示すことができる。このようなビットは第２位ビット２ＳＢのように他の名で参照され得る。通常的に、“等位ビット（ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）”は本出願でマルチレベルセルにプログラムされる情報の多様なビットを区分するために使用される。典型的に、フラッシュメモリのプログラムはマルチレベルセルにプログラムされる第１番目ビットを最下位ビットＬＳＢと称し、マルチレベルセルにプログラムされる最後ビットを最上位ビットＭＳＢと称する。マルチレベルセルが２ビット以上を有する時、中間ビットは中間ビットＣＳＢ、第２位ビット２ＳＢ等と称される。説明を簡単にするために、本出願はプログラムを同一の方法で説明する。しかし、情報のビットの等位はマルチレベルセルに格納される他のビットと連関された順序に依存しない点を強調する。ビットの他のビットと連関された等位は使用者による使用、メモリ装置によるデータ処理（例えば、メモリ装置の入出力回路）、又は外部装置（例えば、メモリコントローラ）によって決定され得る。したがって、最下位ビットとして参照されるデータは実際に最上位ビットとして取り扱うことができ、最上位ビットデータは実際に最下位ビットデータであり得る。
【００５５】
正常検証電圧ＶＦＹＮ、下位検証電圧ＶＦＹＬ、正常状態読出し電圧ＶＳＲＮ、及び上位状態読出し電圧ＶＳＲＵの各々は多様なレベルを有する電圧のセットを示し得る。電圧のセットの中で特定の電圧は参照記号の後に参照番号が結合された形態に表示され得る。
【００５６】
パス電圧ＶＰＡＳＳ、プログラム電圧ＶＰＧＭ、検証電圧ＶＦＹ、読出し電圧Ｖｒｄ、及び非選択読出し電圧Ｖｒｅａｄはプログラム及び読出しの時に使用される電圧であり得る。
【００５７】
制御部１６０は不揮発性メモリ装置１００の諸般動作を制御するように構成される。制御部１６０は外部から受信される制御信号ＣＴＲＬ及びコマンドＣＭＤに応答して動作できる。制御部１６０はページバッファ部１３０から検証読出し結果を受信し、プログラムパス(program pass)又はプログラムフェイル(program fail)を判別することができる。制御部１６０はプログラム、読出し、消去、状態読出し、及び再配列プログラムを遂行するように不揮発性メモリ装置１００を制御することができる。
【００５８】
制御部１６０は再配列制御器１６１を含む。再配列制御器１６１はプログラムされたメモリセルの電荷の再配列特性を検出（又は予測）する状態読出し、及び状態読出し結果にしたがって、再配列を考慮したプログラムを制御することができる。
【００５９】
図２は図１のメモリセルアレイ１１０を示すブロック図である。図１及び図２を参照すれば、メモリセルアレイ１１０は複数のメモリブロックＢＬＫ１〜ＢＬＫｚを含む。各メモリブロックＢＬＫは３次元構造（又は垂直構造）を有する。例えば、各メモリブロックＢＬＫは第１から第３方向に沿って伸張された構造物を包含できる。各メモリブロックＢＬＫは第２方向に沿って伸張された複数のセルストリング（図示せず）を包含できる。複数のセルストリング（図示せず）は第１及び第３方向に沿って互いに離隔され得る。
【００６０】
１つのメモリブロックのセルストリング（図示せず）は複数のビットラインＢＬ、複数のストリング選択ラインＳＳＬ、複数のワードラインＷＬ、１つの接地選択ライン又は複数の接地選択ラインＧＳＬ、及び共通ソースライン（図示せず）に連結される。複数のメモリブロックＢＬＫ１〜ＢＬＫｚのセルストリング（図示せず）は複数のビットラインＢＬを共有することができる。例えば、複数のビットラインＢＬは第２方向に沿って伸張されて、複数のメモリブロックＢＬＫ１〜ＢＬＫｚで共有され得る。
【００６１】
メモリブロックＢＬＫ１〜ＢＬＫｚは図１に図示されたアドレスデコーディング部１２０によって選択され得る。例えば、アドレスデコーディング部１２０はメモリブロックＢＬＫ１〜ＢＬＫｚの中で受信されたアドレスＡＤＤＲに対応するメモリブロックを選択することができる。プログラム、読出し、及び消去は選択されたメモリブロックで遂行される。メモリブロックＢＬＫ１〜ＢＬＫｚは図３から図６を参照してさらに詳細に説明される。
【００６２】
図３は図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つのメモリブロックＢＬＫａの一部を示す第１例にしたがう平面図である。図４は図３のIV−IV’線に沿う斜視断面図の第１例を示す。図５は図４のIV−IV’線に沿う断面図の第１例を示す。
【００６３】
図３から図５を参照すれば、第１から第３方向に沿って伸張された３次元構造物が提供される。
【００６４】
基板１１１が提供される。例示的に、基板１１１は第１導電形（ｃｏｎｄｕｃｔｉｖｅ ｔｙｐｅ）を有するウェル（ｗｅｌｌ）であり得る。例えば、基板１１１はホウ素（Ｂ、Ｂｏｒｏｎ）のような３族元素が注入されて形成されたＰウェルであり得る。例えば、基板１１１はＮウェルの内に提供されるポケットＰウェルであり得る。以下で、基板１１１はＰウェル（又はポケットＰウェル）であることと仮定する。しかし、基板１１１はＰ導電形を有することに限定されない。
【００６５】
基板１１１の上に、第１方向に沿って伸張され、第２方向に沿って互いに離隔された複数の共通ソース領域ＣＳＲが提供される。複数の共通ソース領域ＣＳＲは共通に連結されて、共通ソースラインを構成することができる。
【００６６】
複数の共通ソース領域ＣＳＲは基板１１１と異なる第２導電形（ｃｏｎｄｕｃｔｉｖｅ ｔｙｐｅ）を有する。例えば、複数の共通ソース領域ＣＳＲはＮ導電形を有することができる。以下で、複数の共通ソース領域ＣＳＲはＮ導電形を有することと仮定する。しかし、複数の共通ソース領域ＣＳＲはＮ導電形を有することに限定されない。
【００６７】
複数の共通ソース領域ＣＳＲの中で隣接する２つの共通ソース領域の間で、複数の絶縁物質１１２、１１２ａが第３方向（即ち、基板と垂直になる方向）に沿って基板１１１の上に順次的に提供される。複数の絶縁物質１１２、１１２ａは第３方向に沿って互いに離隔され得る。複数の絶縁物質１１２、１１２ａは第１方向に沿って伸張される。例示的に、複数の絶縁物質１１２、１１２ａは半導体酸化膜のような絶縁物質を包含できる。例示的に、複数の絶縁物質１１２、１１２ａの中で基板１１１と接触する絶縁物質１１２ａの厚さは他の絶縁物質１１２の厚さより薄いことがあり得る。
【００６８】
隣接する２つの共通ソース領域の間で、第１方向に沿って順次的に配置され、第２方向に沿って複数の絶縁物質１１２、１１２ａを貫通する複数のピラーＰＬが提供される。例示的に、複数のピラーＰＬは絶縁物質１１２、１１２ａを貫通して基板１１１と接触することができる。
【００６９】
例示的に、隣接する２つの共通ソース領域の間で、複数のピラーは第１方向に沿って互いに離隔され得る。ピラーは第１方向に沿って１列に配置され得る。
【００７０】
例示的に、複数のピラーＰＬは複数の物質を包含できる。例えば、ピラーＰＬはチャンネル膜１１４及びチャンネル膜１１４の内部の内部物質１１５を包含できる。
【００７１】
チャンネル膜１１４は第１導電形を有する半導体物質（例えば、シリコン）を包含できる。チャンネル膜１１４は基板１１１と同一の導電形有する半導体物質（例えば、シリコン）を包含できる。チャンネル膜１１４は導電形を有しない真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を包含できる。
【００７２】
内部物質１１５は絶縁物質を含む。例えば、内部物質１１５はシリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）のような絶縁物質を包含できる。例えば、内部物質１１５はエアーギャップ（ａｉｒ ｇａｐ）を包含できる。
【００７３】
隣接する２つの共通ソース領域の間で、絶縁物質１１２、１１２ａ及びピラーＰＬの露出された表面に情報格納膜１１６が提供される。情報格納膜１１６は電荷を捕獲又は流出することによって、情報を格納できる。
【００７４】
隣接する２つの共通ソース領域の間で、そして絶縁物質１１２、１１２ａの間で、情報格納膜１１６の露出された表面に導電物質ＣＭ１〜ＣＭ８が提供される。導電物質ＣＭ１〜ＣＭ８は第１方向に沿って伸張され得る。共通ソース領域ＣＳＲの上で、導電物質ＣＭ１〜ＣＭ８はワードラインカット（ＷＬ ｃｕｔ）によって分離され得る。ワードラインカット（ＷＬ Ｃｕｔ）は共通ソース領域ＣＳＲを露出することができる。ワードラインカット（ＷＬ ｃｕｔ）は第１方向に沿って伸張され得る。
【００７５】
例示的に、導電物質ＣＭ１〜ＣＭ８は金属性導電物質を包含することができる。導電物質ＣＭ１〜ＣＭ８はポリシリコン等のような非金属性導電物質を包含できる。
【００７６】
例示的に、絶縁物質１１２、１１２ａの中で最上部に位置した絶縁物質の上部面に提供される情報格納膜１１６は除去され得る。例示的に、絶縁物質１１２、１１２ａの側面の中でピラーＰＬと対向する側面に提供される情報格納膜１１６は除去され得る。
【００７７】
複数のピラーＰＬの上に複数のドレーン３２０が提供される。例示的に、ドレーン３２０は第２導電形を有する半導体物質（例えば、シリコン）を包含できる。例えば、ドレーン３２０はＮ導電形を有する半導体物質（例えば、シリコン）を包含できる。以下で、ドレーン３２０はＮタイプシリコンを含むことと仮定する。しかし、ドレーン３２０はＮタイプシリコンを含むことに限定されない。例示的に、ドレーン３２０はピラーＰＬのチャンネル膜１１４の上部へ拡張され得る。
【００７８】
ドレーン３２０の上に、第２方向に伸張され、第１方向に沿って互いに離隔されたビットラインＢＬが提供される。ビットラインＢＬはドレーン３２０に連結される。例示的に、ドレーン３２０及びビットラインＢＬはコンタクトプラグ（図示せず）を通じて連結され得る。例示的に、ビットラインＢＬ１、ＢＬ２は金属性導電物質を包含できる。例示的に、ビットラインＢＬ１、ＢＬ２はポリシリコンのような非金属性導電物質を包含できる。
【００７９】
導電物質ＣＭ１〜ＣＭ８は基板１１１からの順序にしたがって第１から第８高さを有することができる。
【００８０】
複数のピラーＰＬは情報格納膜１１６及び複数の導電物質ＣＭ１〜ＣＭ８と共に複数のセルストリングを形成する。複数のピラーＰＬの各々は情報格納膜１１６、及び隣接する導電物質ＣＭ１〜ＣＭ８と共に１つのセルストリングを構成する。
【００８１】
基板１１１の上で、ピラーＰＬは行方向及び列方向に沿って提供される。第８導電物質ＣＭ８は複数の行を構成することができる。同一の第８導電物質に連結されたピラーは１つの行を構成することができる。複数のビットラインＢＬは複数の列を構成することができる。同一のビットラインに連結された複数のピラーは１つの列を構成することができる。ピラーＰＬは情報格納膜１１６及び複数の導電物質ＣＭ１〜ＣＭ８と共に行及び列方向に沿って配置される複数のセルストリングを構成する。複数のセルストリングの各々は基板と垂直になる方向に積層された複数のセルトランジスターＣＴを含む。
【００８２】
図６は図５のセルトランジスターＣＴの中で１つを示す拡大図である。図３から図６を参照すれば、セルトランジスターＣＴは導電物質ＣＭ１〜ＣＭ８、ピラーＰＬ、及び導電物質ＣＭ１〜ＣＭ８とピラーＰＬとの間に提供される情報格納膜１１６で構成される。
【００８３】
情報格納膜１１６は導電物質ＣＭ１〜ＣＭ８及びピラーＰＬの間から導電物質ＣＭ１〜ＣＭ８の上面及び下面へ伸張される。情報格納膜１１６は第１から第３サブ絶縁膜１１７、１１８、１１９を含む。
【００８４】
セルトランジスターＣＴで、ピラーＰＬのチャンネル膜１１４は基板１１１と同一であるＰタイプシリコンを包含できる。チャンネル膜１１４はセルトランジスターＣＴのボディー（ｂｏｄｙ）として動作する。チャンネル膜１１４は基板１１１と垂直になる方向に形成される。即ち、チャンネル膜１１４は垂直ボディーとして動作できる。チャンネル膜１１４に垂直チャンネルが形成され得る。
【００８５】
ピラーＰＬに隣接する第１サブ絶縁膜１１７はセルトランジスターＣＴのトンネルリング絶縁膜として動作する。例えば、第１サブ絶縁膜１１７は熱酸化膜を包含できる。第１サブ絶縁膜１１７はシリコン酸化膜を包含できる。
【００８６】
第２サブ絶縁膜１１８はセルトランジスターＣＴの電荷格納膜として動作する。例えば、第２サブ絶縁膜１１８は電荷捕獲膜として動作できる。例えば、第２サブ絶縁膜１１８は窒化膜又は金属酸化膜を包含できる。
【００８７】
導電物質ＣＭ１〜ＣＭ８に隣接する第３サブ絶縁膜１１９はセルトランジスターＣＴのブロッキング絶縁膜として動作する。例示的に、第３サブ絶縁膜１１９は単一層又は多層に形成され得る。第３サブ絶縁膜１１９は第１及び第２サブ絶縁膜１１７、１１８より高い誘電定数を有する高誘電膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜等）であり得る。第３サブ絶縁膜１１９はシリコン酸化膜を包含できる。
【００８８】
例示的に、第１から第３サブ絶縁膜１１７〜１１９はＯＮＡ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ａｌｕｍｉｎｉｕｍ ｏｘｉｄｅ）又はＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）を構成することができる。
【００８９】
複数の導電物質ＣＭ１〜ＣＭ８はセルトランジスターＣＴのゲート（又は制御ゲート）として動作する。
【００９０】
即ち、ゲート（又は制御ゲート）として動作する複数の導電物質ＣＭ１〜ＣＭ８、ブロッキング絶縁膜として動作する第３サブ絶縁膜１１９、電荷格納膜として動作する第２サブ絶縁膜１１８、トンネルリング絶縁膜として動作する第１サブ絶縁膜１１７、及び垂直ボディーとして動作するチャンネル膜１１４は基板と垂直になる方向に積層された複数のセルトランジスターＣＴを構成する。例示的に、セルトランジスターＣＴは電荷捕獲型セルトランジスターであり得る。
【００９１】
セルトランジスターＣＴは高さにしたがって異なる用途で使用され得る。例えば、セルトランジスターＣＴの中で上部に提供される少なくとも１つの高さのセルトランジスターはストリング選択トランジスターとして使用され得る。ストリング選択トランジスターはセルストリングとビットラインとの間のスイッチングを遂行できる。セルトランジスターＣＴの中で、下部に提供される少なくとも１つの高さのセルトランジスターは接地選択トランジスターとして使用され得る。接地選択トランジスターはセルストリング及び共通ソース領域ＣＳＲで構成される共通ソースラインの間のスイッチングを遂行できる。ストリング選択トランジスター及び接地選択トランジスターとして使用されるセルトランジスターの間のセルトランジスターはメモリセル及びダミーメモリセルとして使用され得る。
【００９２】
導電物質ＣＭ１〜ＣＭ８は第１方向に沿って伸張されて複数のピラーＰＬに結合される。導電物質ＣＭ１〜ＣＭ８はピラーＰＬのセルトランジスターＣＴを互いに連結する導電ラインを構成することができる。例示的に、導電物質ＣＭ１〜ＣＭ８は高さにしたがってストリング選択ライン、接地選択ライン、ワードライン、又はダミーワードラインとして使用され得る。
【００９３】
ストリング選択トランジスターとして使用されるセルトランジスターを互いに連結する導電物質はストリング選択ラインとして使用され得る。接地選択トランジスターとして使用されるセルトランジスターを互いに連結する導電物質は接地選択ラインとして使用され得る。メモリセルとして使用されるセルトランジスターを互いに連結する導電物質はワードラインとして使用され得る。ダミーメモリセルとして使用されるセルトランジスターを互いに連結する導電物質はダミーワードラインとして使用され得る。
【００９４】
例示的に、図３の平面図の一部分ＥＣの第１例にしたがう等価回路ＢＬＫａ１が図７に図示されている。図３から図７を参照すれば、ビットラインＢＬ１、ＢＬ２及び共通ソースラインＣＳＬの間にセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２が提供される。第１ビットラインＢＬ１と共通ソースラインＣＳＬとの間にセルストリングＣＳ１１、ＣＳ２１が連結される。第２ビットラインＢＬ２と共通ソースラインＣＳＬとの間にセルストリングＣＳ１２、ＣＳ２２が連結される。
【００９５】
共通ソース領域ＣＳＲが共通に連結されて、共通ソースラインＣＳＬを構成することができる。
【００９６】
セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２は図３の平面図の一部分ＥＣの４つのピラーに対応する。４つのピラーは導電物質ＣＭ１〜ＣＭ８及び情報格納膜１１６と共に４つのセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２を構成する。
【００９７】
例示的に、第１導電物質ＣＭ１は情報格納膜１１６及びピラーＰＬと共に接地選択トランジスターＧＳＴを構成することができる。第１導電物質ＣＭ１は接地選択ラインＧＳＬを構成することができる。第１導電物質ＣＭ１は互いに連結されて、共通に連結された１つの接地選択ラインＧＳＬを構成することができる。
【００９８】
第２から第７導電物質ＣＭ２〜ＣＭ７は情報格納膜１１６及びピラーＰＬと共に第１から第６メモリセルＭＣ１〜ＭＣ６を構成することができる。第２から第７導電物質ＣＭ２〜ＣＭ７は第２から第６ワードラインＷＬ２〜ＷＬ６を構成することができる。
【００９９】
第２導電物質ＣＭ２は互いに連結されて、共通に連結された第１ワードラインＷＬ１を構成することができる。第３導電物質ＣＭ３は互いに連結されて、共通に連結された第２ワードラインＷＬ２を構成することができる。第４導電物質ＣＭ４は互いに連結されて、共通に連結された第３ワードラインＷＬ３を構成することができる。第５導電物質ＣＭ５は互いに連結されて、共通に連結された第４ワードラインＷＬ４を構成することができる。第６導電物質ＣＭ６は互いに連結されて、共通に連結された第５ワードラインＷＬ５を構成することができる。第７導電物質ＣＭ７は互いに連結されて、共通に連結された第６ワードラインＷＬ６を構成することができる。
【０１００】
第８導電物質ＣＭ８は情報格納膜１１６及びピラーＰＬと共にストリング選択トランジスターＳＳＴを構成することができる。第８導電物質ＣＭ８はストリング選択ラインＳＳＬ１、ＳＳＬ２を構成することができる。
【０１０１】
同一の高さのメモリセルは１つのワードラインに共通に連結されている。したがって、特定高さのワードラインへ電圧が供給される時、全てのセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２へ電圧が供給される。
【０１０２】
異なる行のセルストリングは異なるストリング選択ラインＳＳＬ１、ＳＳＬ２に各々連結される。第１及び第２ストリング選択ラインＳＳＬ１、ＳＳＬ２を選択及び非選択することによって、セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２が行単位に選択及び非選択され得る。例えば、非選択されたストリング選択ラインＳＳＬ１又はＳＳＬ２に連結されたセルストリングＣＳ１１及びＣＳ１２、又はＣＳ２１及びＣＳ２２はビットラインＢＬ１、ＢＬ２から電気的に分離され得る。選択されたストリング選択ラインＳＳＬ２又はＳＳＬ１に連結されたセルストリングＣＳ２１及びＣＳ２２、又はＣＳ１１及びＣＳ１２はビットラインＢＬ１、ＢＬ２に電気的に連結され得る。
【０１０３】
セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２は列単位にビットラインＢＬ１、ＢＬ２に連結される。第１ビットラインＢＬ１にセルストリングＣＳ１１、ＣＳ２１が連結され、第２ビットラインＢＬ２にセルストリングＣＳ１２、ＣＳ２２が連結される。ビットラインＢＬ１、ＢＬ２を選択及び非選択することによって、セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２が列単位に選択及び非選択され得る。
【０１０４】
図８Ａはメモリセルトランジスターのゲートの下端の第２サブ絶縁膜１１８’に電荷が捕獲される場合のメモリセルトランジスターの例を示す。第２サブ絶縁膜１１８’は窒化膜又は金属酸化膜であり得る。第２サブ絶縁膜１１８’はシリコン酸化膜である絶縁膜１１９’、１１７’の間に位置することができる。メモリセルトランジスターのチャンネルはシリコンゲルマニウム、ガリウム砒素、インジウムリン等のようなシリコンで形成されるチャンネル膜１１４’に形成され得る。
【０１０５】
図８Ｂはプログラム直後のメモリセルトランジスターの閾値電圧散布範囲Ｒを示す。複数のメモリセルトランジスターは同一のワードラインに連結されて同時にプログラムされ得る。閾値電圧散布範囲Ｒは単一レベルセルＳＬＣメモリセルトランジスターの値（例えば、‘０’）を示すか、或いはマルチレベルセルＭＬＣメモリセルトランジスターの値（例えば、‘０／１’）を示し得る。図示されなかった他の閾値電圧散布範囲は他のビット値を示し得る。図８Ｂの閾値電圧散布範囲Ｒはプログラム検証電圧ＶＦＹから第２電圧値ＶＦＹ＋△に延長され得る。
【０１０６】
図８Ｃは電荷再配列が発生したメモリセルトランジスターの閾値電圧散布を示す。図８Ａに示したように、第２サブ絶縁膜１１８’の内の電荷はプログラムの時に第２サブ絶縁膜１１８’に捕獲された後、移動することができる。ゲートから下方へ、そしてチャンネル膜１１４’の方へ移動する電荷はメモリセルトランジスターの閾値電圧を上昇させ得る。水平的に移動する電荷（図８Ａの左側又は右側）はメモリセルトランジスターの閾値電圧を低くすることができる。したがって、メモリセルトランジスターの閾値電圧は自然的にプログラム直後の閾値電圧散布範囲Ｒから増加するか、或いは減少することができる。電荷再配列の以後の閾値電圧散布範囲の例が図８Ｃに図示されている。
【０１０７】
図８Ｃに示したように、閾値電圧散布範囲Ｒより高い閾値電圧（Ｃ、上部テール）及び低い閾値電圧（Ａ、下部テール）を有する電荷再配列の後の閾値電圧散布範囲は図８Ｂに図示された閾値電圧散布範囲Ｒより広い。互いに異なる閾値電圧範囲の間のマージンが少なければ、電荷再配列は読出し間違いを発生させ得る。例えば、メモリセルトランジスターＡ、Ｃは異なる閾値電圧散布範囲に属する閾値電圧値を有することができる。
【０１０８】
図８Ｄは図６のセルトランジスターＣＴの右側部分の拡大図である。図８Ｄを参照すれば、第１から第３サブ絶縁膜１１７〜１１９を含む情報格納膜１１６、第５導電物質ＣＭ５、及びチャンネル膜１１４の拡大図が図示されている。
【０１０９】
図６及び図８ＤのセルトランジスターＣＴがプログラムされる時、チャンネル膜１１４の電荷ｅは第１サブ絶縁膜１１７を通過して第２サブ絶縁膜１１８に捕獲（ｔｒａｐ）され得る。電荷ｅが第２サブ絶縁膜１１８に捕獲されることによって、セルトランジスターＣＴの閾値電圧が調節され得る。
【０１１０】
第２サブ絶縁膜１１８に捕獲されたばかりの電荷ｅは不安定状態であり得る。捕獲された電荷ｅは第２サブ絶縁膜１１８の内で移動して安定状態に到達することができる。このように、捕獲された電荷ｅが安定状態に到達するために移動する現象は電荷ｅの再配列（ｒｅａｒｒａｎｇｅｍｅｎｔ）現象であり得る。
【０１１１】
電荷ｅの再配列が発生する以前と以後に、第５導電物質ＣＭ５、捕獲された電荷ｅ、及びチャンネル膜１１４の間の電場（ｅｌｅｃｔｒｉｃ ｆｉｌｅｄ）の変化が存在することができる。即ち、電荷ｅの再配列が発生する以前と以後に、セルトランジスターＣＴの閾値電圧の変化が存在することができる。セルトランジスターＣＴの閾値電圧が目標電圧レベルにプログラムされても、電荷ｅの再配列によってセルトランジスターＣＴの閾値電圧が目標電圧より低くなるか、或いは高くなり得る。
【０１１２】
このような問題を防止するために、電荷ｅの再配列を考慮したプログラムが遂行できる。
【０１１３】
図９は本発明の第１実施形態によるプログラム方法を示すフローチャートである。図１、図７、及び図９を参照すれば、Ｓ１１０段階でメモリセルにプログラムされるプログラムデータが受信される。例えば、１つの選択されたワードラインに連結されたメモリセルの中で１つの選択されたストリング選択ラインに対応するメモリセルにプログラムされるプログラムデータが受信され得る。プログラムデータは複数のメモリセルに格納される前に先ずデータラッチＤＬに格納され得る。
【０１１４】
Ｓ１２０段階で、プログラムデータが最上位ビット（ＭＳＢ、Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）プログラムに対応するするか否かが判別される。プログラムデータが最上位ビットＭＳＢプログラムに対応しなければ、Ｓ１４０段階でプログラムデータが通常的な方法でメモリセルにプログラムされる。例えば、プログラムデータは電荷の再配列を考慮しなくてプログラムされ得る。
【０１１５】
プログラムデータが最上位ビットＭＳＢプログラムに対応すれば、Ｓ１３０段階及びＳ１５０段階の読出し動作がＳ１６０段階の最上位ビットプログラムに先行して遂行される。Ｓ１３０段階で、メモリセルを読み出して消去状態及び少なくとも１つのプログラム状態が判別される。例えば、最上位ビットプログラムが以前に最下位ビットＬＳＢデータがプログラムされたメモリセルのワードラインに対するプログラムであれば、このワードラインのメモリセルに対する読出し動作が遂行されて、最下位ビットＬＳＢデータが判別される。メモリセルの最下位ビットＬＳＢデータは消去状態（例えば、最下位ビットＬＳＢデータが‘１’及びプログラム状態（例えば、最下位ビットＬＳＢデータが‘０’に示され得る。読出し結果はデータラッチＤＬに格納され得る。
【０１１６】
Ｓ１５０段階で、複数の状態読出し電圧を利用して少なくとも１つのプログラム状態に状態読出しが遂行される。例えば、メモリセルの少なくとも１つのプログラム状態の各々に対して、複数の状態読出し電圧を利用して状態読出しが遂行できる。状態読出しの結果は再配列ラッチＲＬに格納され得る。
【０１１７】
Ｓ１６０段階で、状態読出し結果にしたがって、互いに異なるレベルを有する複数の検証電圧を利用してメモリセルにプログラムデータがプログラムされる。例えば、最上位ビットプログラムで、メモリセルの一部は閾値電圧のレベルをＭＳＢ／ＬＳＢデータを示す特定の閾値電圧範囲（例えば、ＬＳＢ／ＭＳＢデータが‘０／０’である閾値電圧範囲）へ移動させる目標になり得る。このような‘０／０’データメモリセルは互いに異なる検証電圧を利用してプログラムされ得る。
【０１１８】
例示的に、状態読出し及びそれにしたがうプログラムはプログラムデータが最上位ビットＭＳＢデータである時、遂行されることに限定されない。プログラムデータが最上位ビットＭＳＢデータではなくても、状態読出し及びそれにしたがうプログラムが遂行できる。
【０１１９】
図１０はメモリセルに最下位ビットＬＳＢデータがプログラムされる時、メモリセルの閾値電圧散布を示す図面である。図１０で、横軸は閾値電圧を示し、縦軸はメモリセルの数を示す。
【０１２０】
最下位ビットＬＳＢデータがプログラムされる前に、メモリセルは消去状態Ｅであり得る。消去状態Ｅのメモリセルに最下位ビットＬＳＢデータがプログラムされれば、メモリセルは消去状態Ｅ及び最下位ビットプログラム状態(ＬＳＢ ｐｒｏｇｒａｍ ｓｔａｔｅ)ＬＰを有することができる。メモリセルは検証電圧ＶＦＹ１より高いレベルを有するようにプログラムされ得る。
【０１２１】
最下位ビットプログラム状態ＬＰにプログラムされたメモリセルで、電荷の再配列（Ｒｅａｒｒａｎｇｅｍｅｎｔ）が発生できる。電荷の再配列が発生すれば、メモリセルの閾値電圧が変化するので、最下位ビットプログラム状態ＬＰのメモリセルの閾値電圧散布が広くなり得る。メモリセルの閾値電圧は電荷漏洩、読出し攪乱又は電荷カップリングのような電荷再配列の以外の要因によっても変化することができる。これは、最下位ビットプログラムのＬＰ状態のメモリセルの閾値電圧散布が広くなり得ることを意味する。
【０１２２】
図１１は図９の状態読出しを遂行する方法（Ｓ１５０）を詳細に示すフローチャートである。図１、図９、及び図１１を参照すれば、Ｓ１５１段階で正常状態読出し電圧を利用してメモリセルの各プログラム状態を読み出して、下位テールメモリセルが判別される。例えば、正常状態読出し電圧より低い閾値電圧を有するメモリセルとして読み出される、最下位ビットプログラム状態ＬＰにプログラムされたメモリセルは、下位テールメモリセルとして判別され得る。
【０１２３】
Ｓ１５３段階で、上部状態読出し電圧を利用してメモリセルの各プログラム状態を読み出して、上位テールメモリセルが判別される。例えば、上部状態読出し電圧より高い閾値電圧を有するメモリセルは上位テールメモリセルとして判別され得る。上部状態読出し電圧は正常状態読出し電圧より高いレベルを有することができる。
【０１２４】
Ｓ１５５段階で、状態読出し結果が再配列ラッチＲＬに格納される。状態読出し結果は最下位ビットのＬＰ状態にプログラムされたメモリセルの中で下位テールメモリセル及び上位テールメモリセル、及び下位及び上位テールメモリセルではないメモリセル（例えば、正常メモリセル）を示す。
【０１２５】
図１２は図１１の状態読出しが遂行される方法を示す図面である。図１、図１１、及び図１２を参照すれば、状態読出しは各プログラム状態（例えば、メモリセルに以前にプログラムされたデータを示す各閾値電圧の範囲）で遂行できる。図１２で、１つのプログラム状態、最下位ビットプログラム状態ＬＰが図示されている。
【０１２６】
読出し電圧Ｖｒｄ１は消去状態Ｅ及び最下位ビットプログラム状態ＬＰを判別する電圧であり得る。例えば、非選択ワードラインに連結されたメモリセルがオンされるように非選択ワードラインへパス電圧が印加される間、読出し電圧Ｖｒｄ１が選択されたメモリセルへ印加され得る。メモリセルに各々連結されたビットラインへ電荷が印加された後、又は印加される間、読出し電圧Ｖｒｄ１より低い閾値電圧を有するメモリセル（オンされるメモリセル）に連結されたビットラインの電圧は接地電圧に低くなり、読出し電圧Ｖｒｄ１より高い閾値電圧を有するメモリセル（タンオフされるメモリセル）に連結されたビットラインの電圧は維持される。ビットラインの電荷又は電圧の検出は選択されたワードラインに連結された対応するメモリセルの閾値電圧レベルを検出するために使用され、データを示し得る。
【０１２７】
正常状態読出し電圧ＶＳＲＮ１を利用して状態読出しが遂行できる。正常状態読出し電圧ＶＳＲＮ１より低い閾値電圧を有するメモリセルは下位テールメモリセルＬＰ＿Ｌとして判別され得る。
【０１２８】
上部状態読出し電圧ＶＳＲＵ１を利用して状態読出しが遂行できる。上部状態読出し電圧ＶＳＲＮ１より高い閾値電圧を有するメモリセルは上位テールメモリセルＬＰ＿Ｕとして判別され得る。メモリセルに最下位ビットプログラム状態ＬＰより高いプログラム状態がない場合、上部状態読出し電圧ＶＳＲＵ１より高い閾値電圧を有するメモリセルは上位テールメモリセルＬＰ＿Ｕとして判定され得る。
【０１２９】
正常状態読出し電圧ＶＳＲＮ１より高くて上部状態読出し電圧ＶＳＲＵ１より低い閾値電圧を有するメモリセルは正常メモリセルＬＰ＿Ｎとして判別され得る。
【０１３０】
例示的に、正常状態読出し電圧ＶＳＲＮ１及び上部状態読出し電圧ＶＳＲＵ１は電荷の再配列が発生しない時、最下位ビットプログラム状態ＬＰのメモリセルが有する閾値電圧散布の範囲に該当するレベルを有することができる。正常状態読出し電圧ＶＳＲＮ１はメモリセルを最下位ビットプログラム状態ＬＰとしてプログラム使用される検証電圧ＶＦＹ１（図１０参照）と同一のレベルを有することができる。上部状態読出し電圧ＶＳＲＵ１は最下位ビットプログラム状態ＬＰの上限と同一であるレベルを有することができる。最下位ビットプログラム状態ＬＰの上限はメモリ装置のデザイン過程で測定されるか、或いは類似なメモリ装置のテストに基づいて測定されるか、或いは製造以後過程のテストを通じて測定されるか、或いは周期的にプログラムの直後に最下位ビットプログラム状態ＬＰを順次的に読出し電圧を増加させ、読み出すことによって測定され得る。
【０１３１】
下位テールメモリセルＬＰ＿Ｌは正常状態読出し電圧ＶＳＲＮ１より低いレベルを有する。即ち、下位テールメモリセルＬＰ＿Ｌは電荷の再配列によって閾値電圧が低くなったメモリセルであり得る。
【０１３２】
上位テールメモリセルＬＰ＿Ｕは上部状態読出し電圧ＶＳＲＵ１より高いレベルを有する。即ち、上位テールメモリセルＬＰ＿Ｕは電荷の再配列によって閾値電圧が高くなるメモリセルであり得る。
【０１３３】
状態読出しが遂行されれば、電荷の再配列によって閾値電圧が低くなる下位テールメモリセルＬＰ＿Ｌ、及び電荷の再配列によって閾値電圧が高くなる上位テールメモリセルＬＰ＿Ｕが判別される。即ち、電荷の再配列にしたがうメモリセルの閾値電圧変化の特性が識別され得る。
【０１３４】
図１３は図９のプログラムデータをメモリセルにプログラムする方法（Ｓ１６０）を詳細に示すフローチャートである。図１、図９から図１３を参照すれば、Ｓ１６１段階でビットラインＢＬがバイアスされる。例えば、ビットラインＢＬはデータラッチＤＬに格納されたデータにしたがってバイアスされ得る。即ち、ビットラインＢＬはプログラムデータ及びメモリセルに予めプログラムされたデータにしたがってバイアスされ得る。ビットラインへ印加されたバイアス電圧のレベル（例えば、ロジックハイ又はロジックロー電圧）に応答して、ビットラインに連結されたメモリセルはプログラムのために選択されるか、或いはプログラムされることが禁止され得る。
【０１３５】
Ｓ１６２段階で、選択されたワードラインへプログラム電圧ＶＰＧＭが印加され、非選択されたワードラインへパス電圧ＶＰＡＳＳが印加される。プログラム電圧ＶＰＧＭはメモリセルで、ファウラーノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネルリングを発生させる電圧であり得る。パス電圧ＶＰＧＭはメモリセルにチャンネルを形成する電圧であり得る。
【０１３６】
Ｓ１６３、Ｓ１６４、Ｓ１６５、Ｓ１６６、Ｓ１６７、及びＳ１６８段階の選択されたワードラインのメモリセルの検証は互いに異なる検証電圧を利用して遂行できる。Ｓ１６３段階で、選択されたワードラインへ下位検証電圧が印加され、非選択されたワードラインへ非選択読出し電圧が印加される。下位検証電圧は正常検証電圧より低いレベルを有することができる。非選択読出し電圧はメモリセルにチャンネルを形成する電圧であり得る。
Ｓ１６４段階で、検証結果が上位テールメモリセルＬＰ＿Ｕに対応するデータラッチＤＬに格納される。即ち、下位検証電圧は上位テールメモリセルＬＰ＿Ｕの検証のために使用され、正常メモリセルＬＰ＿Ｎ及び下位テールメモリセルＬＰ＿Ｌの検証のために使用されない。
【０１３７】
Ｓ１６５段階で、選択されたワードラインへ正常検証電圧が印加され、非選択されたワードラインへ非選択読出し電圧が印加される。Ｓ１６６段階で、検証結果が正常メモリセルに対応するデータラッチＤＬに格納される。即ち、正常検証電圧は正常メモリセルＬＰ＿Ｎを検証するために使用され、上位テールメモリセルＬＰ＿Ｕ及び下位テールメモリセルＬＰ＿Ｌを検証するために使用されない。
【０１３８】
Ｓ１６７段階で、選択されたワードラインへ上位検証電圧が印加され、非選択されたワードラインへ非選択読出し電圧が印加される。上位検証電圧は正常検証電圧より高いレベルを有することができる。Ｓ１６８段階で、検証結果が下位テールメモリセルＬＰ＿Ｌに対応するデータラッチＤＬに格納される。即ち、上位検証電圧は下位テールメモリセルＬＰ＿Ｌを検証するために使用され、正常メモリセルＬＰ＿Ｎ及び上位テールメモリセルＬＰ＿Ｕを検証するために使用されない。
【０１３９】
Ｓ１６９段階で、プログラムパスであるか否かを判別される。プログラムされる全てのメモリセルが対応する検証電圧（Ｓ１６３、Ｓ１６５及びＳ１６７段階で説明された）を超える閾値電圧レベルにプログラムされれば、プログラム動作は終了される。一部メモリセルがプログラム完了されなければ、動作は最初から反復される。
【０１４０】
図１４は図１３のプログラム方法によってプログラムされるメモリセルの閾値電圧散布を示す図面である。例示的に、第２位ビット２ＳＢ（ｓｅｃｏｎｄ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）がメモリセルにプログラムされ得る。図１、図９から図１４を参照すれば、消去状態Ｅのメモリセルは消去状態Ｅを維持されるか、或いは第１プログラム状態Ｐ１にプログラムされ得る。
最下位ビットプログラム状態ＬＰのメモリセルは第２プログラム状態Ｐ２又は第３プログラム状態Ｐ３にプログラムされ得る。
【０１４１】
最下位ビットプログラム状態ＬＰの正常メモリセルＬＰ＿Ｎは正常検証電圧ＶＦＹＮ１又はＶＦＹＮ２を利用して第２正常プログラム状態Ｐ２Ｎ又は第３正常プログラム状態Ｐ３Ｎにプログラムされ得る。最下位ビットプログラム状態ＬＰの上位テールメモリセルＬＰ＿Ｕは下位検証電圧ＶＦＹＬ１又はＶＦＹＬ２を利用して第２下位プログラム状態Ｐ２Ｌ又は第３下位プログラム状態Ｐ３Ｌにプログラムされ得る。最下位ビットプログラム状態ＬＰの下位テールメモリセルＬＰ＿Ｌは上位検証電圧ＶＦＹＵ１又はＶＦＹＵ２を利用して第２上位プログラム状態Ｐ３Ｕ又は第３上位プログラム状態Ｐ３Ｕにプログラムされ得る。
【０１４２】
第２下位プログラム状態Ｐ２Ｌ、第２正常プログラム状態Ｐ２Ｎ、及び第２上位プログラム状態Ｐ２Ｕは第２プログラム状態Ｐを形成できる。第３下位プログラム状態Ｐ３Ｌ、第３正常プログラム状態Ｐ３Ｎ、及び第３上位プログラム状態Ｐ３Ｕは第３プログラム状態Ｐ３を形成できる。
【０１４３】
下位検証電圧ＶＦＹＬ１又はＶＦＹＬ２は正常検証電圧ＶＦＹＮ１又はＶＦＹＮ２より低いレベルを有し、上位検証電圧ＶＦＹＵ１又はＶＦＹＵ２は正常検証電圧ＶＦＹＮ１又はＶＦＹＮ２より高いレベルを有することができる。
【０１４４】
図１５は図１４のようにプログラムされたメモリセルで電荷の再配列にしたがう閾値電圧の変化を示す図面である。図１、図９から図１５を参照すれば、第１から第３プログラム状態Ｐ１〜Ｐ３にプログラムされたメモリセルで電荷の再配列が発生する。
【０１４５】
再配列を通じて閾値電圧が上昇する上位テールメモリセルＬＰ＿Ｕは第２又は第３下位プログラム状態Ｐ２Ｌ又はＰ３Ｌにプログラムされる。再配列が発生すれば、第２又は第３下位プログラム状態Ｐ２Ｌ又はＰ３Ｌのメモリセルの閾値電圧が上昇して、第２又は第３正常プログラム状態Ｐ２Ｎ又はＰ３Ｎと同じくなり得る。
【０１４６】
再配列を通じて閾値電圧が下降する下位テールメモリセルＬＰ＿Ｌは第２又は第３上位プログラム状態Ｐ２Ｕ又はＰ３Ｕにプログラムされる。再配列が発生すれば、第２又は第３上位プログラム状態Ｐ２Ｕ又はＰ３Ｕのメモリセルの閾値電圧が下降して、第２又は第３正常プログラム状態Ｐ２Ｎ又はＰ３Ｎと同じくなり得る。
【０１４７】
本発明の実施形態によれば、再配列を通じて閾値電圧が上昇するメモリセルは正常検証電圧より低い検証電圧を利用してプログラムされる。再配列を通じて閾値電圧が下降するメモリセルは正常検証電圧より高い検証電圧を利用してプログラムされる。再配列を考慮して検証電圧を使用してプログラムが遂行されれば、メモリセルの閾値電圧散布は狭くなり得る。即ち、向上されたデータ信頼性を有する不揮発性メモリ装置１００及びそれのプログラム方法が提供される。
【０１４８】
マルチビットデータがメモリセルにプログラムされる時、メモリセルに予めプログラムされたデータを判別するために読出しが遂行される。予めプログラムされたデータを判別するための読出しに加えて、各プログラム状態の上位テールメモリセル及び下位テールメモリセルを判別するための状態読出しが遂行できる。
【０１４９】
状態読出しは各プログラム状態に２つの状態読出し電圧を利用して遂行されることと説明された。しかし、各プログラム状態に使用される読出し電圧の数は限定されない。例えば、メモリセルの閾値電圧の変化傾向を判別するのにその他の粒度（ｇｒａｎｕｌａｒｉｔｙ）が必要としてもよい。この場合、４つの状態読出し電圧が最上位のテールメモリセル、次上位のテールメモリセル、正常メモリセル、次下位のテールメモリセル、最下位のテールメモリセルを判別するために使用され得る。この例で、メモリセルの分類のために５つの検証電圧が使用され得る。他の応用もまた可能である。例えば、ある方向(上昇又は下降)の閾値電圧の変化が、他方より大きいと決定されれば、より大きな状態読出し電圧が、メモリセルを分類するために該他方よりも該ある方向に使用され得る。その他の例として、状態読出し電圧は上位テールメモリセルを区分するためのみに使用されることもあり得るし、下位テールメモリセルを区分するためのみに使用されることもあり得る。
【０１５０】
図１６は図１３及び図１４のプログラムする方法によって選択されたワードラインへ印加される電圧を示すタイミング図の第１例を示す。例示的に、メモリセルを第２プログラム状態Ｐ２にプログラムする電圧が図示される。図１３、図１４、及び図１６を参照すれば、選択されたワードラインへプログラム電圧ＶＰＧＭが印加される。以後に、選択されたワードラインへ下位検証電圧ＶＦＹＬ１、正常検証電圧ＶＦＹＮ１、及び上位検証電圧ＶＦＹＵ１が順次的に印加される。プログラム電圧ＶＰＧＭ及び検証電圧ＶＦＹＬ１、ＶＦＹＮ１、ＶＦＹＵ１の印加は１つのプログラムループを形成できる。
【０１５１】
プログラムループが遂行された後に、不揮発性メモリ装置１００（図１参照）の制御部１６０で、プログラムパス及びプログラムフェイルが判別され得る。プログラムパスが判別されれば、プログラムが終了され得る。プログラムフェイルが判別されれば、次にプログラムループが遂行できる。
【０１５２】
次のプログラムループで、増加されたレベルを有するプログラム電圧ＶＰＧＭが印加され得る。以後に、検証電圧ＶＦＹＬ１、ＶＦＹＮ１、ＶＦＹＵ１が順次的に印加され得る。プログラムループが反復されるほど、プログラム電圧ＶＰＧＭのレベルは増加され得る。
【０１５３】
再配列ラッチＲＬ（図１参照）に格納されたデータにしたがって、ページバッファＰＢは検証電圧ＶＦＹＬ１、ＶＦＹＮ１、ＶＦＹＵ１の中で有効な検証電圧を選択することができる。例えば、再配列ラッチＲＬに格納されたデータが上位テールメモリセルを示す時、ページバッファＰＢは有効な電圧として下位検証電圧ＶＦＹＬ１を選択し、検証電圧ＶＦＹＮ１、ＶＦＹＵ１を使用した読み取り検証操作を無視することができる。例えば、異なる検証電圧ＶＦＹＮ１、ＶＦＹＵ１が印加される時、ページバッファＰＢはデータラッチの値が変化しないようにビットラインＢＬをバイアスできる。
【０１５４】
同様に、再配列ラッチＲＬに格納されたデータが正常メモリセルを示す時、ページバッファＰＢは有効な電圧として正常検証電圧ＶＦＹＮ１を選択し、検証電圧ＶＦＹＬ１、ＶＦＹＵ１を使用した読み取り検証操作をを無視することができる。再配列ラッチＲＬに格納されたデータが上位テールメモリセルを示す時、ページバッファＰＢは有効な電圧として下位検証電圧ＶＦＹＬ１を選択し、検証電圧ＶＦＹＮ１、ＶＦＹＵ１を使用した読み取り検証操作を無視することができる。
【０１５５】
図１７は図１３及び図１４のプログラムする方法によって選択されたワードラインへ印加される電圧を示すタイミング図の第２例を示す。例示的に、メモリセルを第２及び第３プログラム状態Ｐ２、Ｐ３にプログラムする電圧が図示される。図１３、図１４、及び図１７を参照すれば、選択されたワードラインへプログラム電圧ＶＰＧＭが印加される。以後に、選択されたワードラインへ下位検証電圧ＶＦＹＬ１、正常検証電圧ＶＦＹＮ１、上位検証電圧ＶＦＹＵ１、下位検証電圧ＶＦＹＬ２、正常検証電圧ＶＦＹＮ２、及び上位検証電圧ＶＦＹＵ２が順次的に印加される。プログラム電圧ＶＰＧＭ及び検証電圧ＶＦＹＬ１、ＶＦＹＮ１、ＶＦＹＵ１、ＶＦＹＬ２、ＶＦＹＮ２、ＶＦＹＵ２の印加は１つのプログラムループを形成できる。
【０１５６】
プログラムループが遂行された後に、不揮発性メモリ装置１００（図１参照）の制御部１６０でプログラムパス及びプログラムフェイルが判別され得る。プログラムパスが判別されれば、プログラムが終了され得る。プログラムフェイルが判別されれば、次のプログラムループが遂行できる。
【０１５７】
次のプログラムループで、増加されたレベルを有するプログラム電圧ＶＰＧＭが印加され得る。以後に、検証電圧ＶＦＹＬ１、ＶＦＹＮ１、ＶＦＹＵ１、ＶＦＹＬ２、ＶＦＹＮ２、ＶＦＹＵ２が順次的に印加され得る。プログラムループが反復されるほど、プログラム電圧ＶＰＧＭのレベルは増加され得る。
【０１５８】
データラッチＤＬ（図１参照）と再配列ラッチＲＬとに格納されたデータにしたがって、ページバッファＰＢは有効な検証電圧を選択することができる。例えば、データラッチＤＬに格納されたデータが第２プログラム状態Ｐ２を示す時、ページバッファＰＢは検証電圧ＶＦＹＬ２、ＶＦＹＮ２、ＶＦＹＵ２を無視することができる。再配列ラッチＲＬに格納されたデータが下位テールメモリセルを示す時、ページバッファＰＢは、有効な電圧として上位検証電圧ＶＦＹＵ１が有効するように選択し、検証電圧ＶＦＹＮ１、ＶＦＹＵ１を使用した読み取り検証操作を無視することができる。非選択された検証電圧が印加される時、ページバッファＰＢはデータラッチＤＬのデータが変化しないようにビットラインＢＬバイアスできる。
【０１５９】
データラッチＤＬに格納されたデータが第２プログラム状態Ｐ２を示し、再配列ラッチＲＬに格納されたデータが正常メモリセルを示す時、ページバッファＰＢは、有効な電圧として正常検証電圧ＶＦＹＮ１を選択し、残りの検証電圧ＶＦＹＬ１、ＶＦＹＵ１、ＶＦＹＬ２、ＶＦＹＮ２、ＶＦＹＵ２を使用した読み取り検証操作を無視することができる。
【０１６０】
データラッチＤＬに格納されたデータが第２プログラム状態Ｐ２を示し、再配列ラッチＲＬに格納されたデータが上位テールメモリセルを示す時、ページバッファＰＢは、有効な電圧として下位検証電圧ＶＦＹＬ１を選択し、検証電圧ＶＦＹＮ１、ＶＦＹＵ１、ＶＦＹＬ２、ＶＦＹＮ２、ＶＦＹＵ２を使用した読み取り検証操作を無視することができる。
【０１６１】
データラッチＤＬに格納されたデータが第３プログラム状態Ｐ３を示し、再配列ラッチＲＬに格納されたデータが下位テールメモリセルを示す時、ページバッファＰＢは、有効な電圧として上位検証電圧ＶＦＹＵ２を選択し、検証電圧ＶＦＹＬ１、ＶＦＹＮ１、ＶＦＹＵ１、ＶＦＹＬ２、ＶＦＹＮ２を使用した読み取り検証操作を無視することができる。
【０１６２】
データラッチＤＬに格納されたデータが第３プログラム状態Ｐ３を示し、再配列ラッチＲＬに格納されたデータが正常メモリセルを示す時、ページバッファＰＢは、有効な電圧として正常検証電圧ＶＦＹＮ２を選択し、検証電圧ＶＦＹＬ１、ＶＦＹＮ１、ＶＦＹＵ１、ＶＦＹＬ２、ＶＦＹＵ２を使用した読み取り検証操作を無視することができる。
【０１６３】
データラッチＤＬに格納されたデータが第３プログラム状態Ｐ３を示し、再配列ラッチＲＬに格納されたデータが上位テールメモリセルを示す時、ページバッファＰＢは、有効な電圧として下位検証電圧ＶＦＹＬ２を選択し、検証電圧ＶＦＹＬ１、ＶＦＹＮ１、ＶＦＹＵ１、ＶＦＹＮ２、ＶＦＹＵ２を使用した読み取り検証操作を無視することができる。
【０１６４】
図１８は図１３のプログラム方法によって、プログラムされるメモリセルの閾値電圧散布の応用例を示す図面である。図１４の閾値電圧散布と比較すれば、消去状態Ｅのメモリセルに対しても状態読出しが遂行されて、下位テールメモリセル、正常メモリセル、及び上位テールメモリセルが判別され得る。
【０１６５】
第２ビット２ＳＢプログラムを通じて、消去状態Ｅの下位テールメモリセルは第１上位プログラム状態Ｐ１＿Ｕにプログラムされ得る。消去状態Ｅの正常メモリセルは第１正常プログラム状態Ｐ１＿Ｎにプログラムされ得る。消去状態Ｅの上位テールメモリセルは第１下位プログラム状態Ｐ１＿Ｌにプログラムされ得る。第１下位プログラム状態Ｐ１＿Ｌ、第１正常プログラム状態Ｐ１＿Ｎ、及び第１上位プログラム状態Ｐ１＿Ｕは第１プログラム状態Ｐ１を形成できる。
【０１６６】
消去状態Ｅに対して状態読出しが追加的に遂行され、再配列を考慮したプログラムが遂行される。再配列が発生すれば、第１から第３プログラム状態Ｐ１〜Ｐ３の閾値電圧散布は狭くなり得る。
【０１６７】
図１９は図１３のプログラム方法によって、プログラムされるメモリセルの閾値電圧散布の他の応用例を示す図面である。図１４の閾値電圧散布と比較すれば、最下位ビットＬＳＢプログラムが遂行される時、消去状態Ｅのメモリセルに対しても状態読出しが遂行されて、下位テールメモリセル、正常メモリセル、及び上位テールメモリセルが判別され得る。
【０１６８】
最下位ビットＬＳＢプログラムを通じて、消去状態Ｅのメモリセルは消去状態Ｅを維持されるか、或いは最下位ビットプログラム状態ＬＰにプログラムされ得る。消去状態Ｅの下位テールメモリセルは第１上位プログラム状態ＬＰ１＿Ｕにプログラムされ得る。消去状態Ｅの正常メモリセルは第１正常プログラム状態ＬＰ１＿Ｎにプログラムされ得る。消去状態Ｅの上位テールメモリセルは第１下位プログラム状態ＬＰ１＿Ｌにプログラムされ得る。第１下位プログラム状態ＬＰ１＿Ｌ、第１正常プログラム状態ＬＰ１＿Ｎ、及び第１上位プログラム状態ＬＰ１＿Ｕは最下位ビットプログラム状態ＬＰを形成できる。
【０１６９】
最下位ビットＬＳＢプログラムが遂行される時、消去状態Ｅに対して状態読出しが追加的に遂行され、再配列を考慮したプログラムが遂行できる。
【０１７０】
図１４から図１９を参照して、メモリセルに第２位ビット２ＳＢがプログラムされる時、状態読出し及び再配列を考慮したプログラムが遂行されると説明された。しかし、状態読出し及び再配列を考慮したプログラムは第２位ビット２ＳＢのプログラムの時に遂行されることに限定されない。メモリセルに第２位ビット２ＳＢから最上位ビットＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）がプログラムされる時、状態読出し及び再配列を考慮したプログラムは１回以上遂行できる。
【０１７１】
図２０は本発明の第２実施形態による不揮発性メモリ装置２００を示すブロック図である。図２０を参照すれば、不揮発性メモリ装置２００はメモリセルアレイ２１０、アドレスデコーディング部２２０、ページバッファ部２３０、データ入出力部２４０、電圧生成部２５０、及び制御部２６０を含む。
【０１７２】
メモリセルアレイ２１０が使用者データ領域２１１及びバッファ領域２１３を含み、バッファ領域２１３を利用する３−ステッププログラムが遂行されることを除外すれば、不揮発性メモリ装置２００は図１の不揮発性メモリ装置１００と同一の構成を有し、同一の方法で動作できる。バッファ領域２１３はメモリセルアレイと集積されて形成され得る。例えば、メモリ装置２００が半導体チップである場合、バッファ領域２１３は半導体チップの一部として形成され、使用者データ領域２１１のメモリセルと同一のタイプのメモリセルとして形成され得る。バッファ領域２１３はメモリセルアレイ２１０の予め決定された物理的位置に形成されるか、或いはブロックの構成を最適化してバッファ領域２１３及び使用者データ領域２１１を構成するブロック管理システムによって決定され得る。
【０１７３】
図２１は本発明の第２実施形態によるプログラム方法を示すフローチャートである。図２０及び図２１を参照すれば、Ｓ２１０段階でバッファ領域２１３のメモリセルを読み出して、使用者データ領域２１１のメモリセルの消去状態及び少なくとも１つのプログラム状態が判別される。
【０１７４】
Ｓ２２０段階で、精巧なプログラム（ｆｉｎｅ ｐｒｏｇｒａｍ）が遂行されるか否かを判別される。精巧なプログラムが遂行されなかったら、Ｓ２３０段階で１−ステッププログラム又は粗いプログラム（ｃｏａｒｓｅ ｐｒｏｇｒａｍ）が遂行される。１−ステッププログラム及び粗いプログラムは精巧なプログラムより高いプログラム電圧又はさらに長い電圧印加時間を利用してプログラムする動作を包含できる。粗いプログラム状態（例えば、図２２ＡのＣＰ１からＣＰ７）は精巧なプログラムにしたがうプログラム状態より広い閾値電圧散布範囲を有することができる。１−ステッププログラムは１つのプログラムサイクル又は多重プログラムサイクルを包含できる。
【０１７５】
精巧なプログラムが遂行される時、Ｓ２４０段階で複数の状態読出し電圧を利用して少なくとも１つのプログラム状態に状態読出しが遂行される。以後に、Ｓ２５０段階で状態読出し結果にしたがって互いに異なるレベルを有する複数の検証電圧を利用して精巧なプログラムが遂行される。
【０１７６】
図２２Ａは図２１のプログラム方法にしたがうメモリセルの閾値電圧散布を示す図面である。図２０から図２２Ａを参照すれば、メモリセルで１−ステッププログラムが遂行できる。１−ステッププログラムは状態読出し及びそれにしたがうプログラム無しで遂行できる。１−ステッププログラムを通じて使用者データ領域２１１の１つのメモリセルに１ビット又は２ビットデータをプログラムすることができる。１−ステッププログラムが遂行される時、プログラムデータはバッファ領域２１３にさらにプログラムされ得る。例えば、プログラムデータはバッファ領域２１３の単一レベルセルＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌｓ）にプログラムされ得る。
【０１７７】
１−ステッププログラムが遂行されれば、使用者データ領域２１１の消去状態Ｅのメモリセルは消去状態Ｅを維持されるか、或いは第１から第３プログラム状態ＯＰ１〜ＯＰ３の中で１つにプログラムされ得る。１−ステッププログラム結果が４つの状態を包含する時、１−ステッププログラムは２ビットデータＬＳＢ、２ＳＢに基づいて遂行できる。
【０１７８】
１−ステッププログラムが遂行された後、電荷の再配列（Ｒｅａｒｒａｎｇｅｍｅｎｔ）が発生できる。電荷の再配列が発生すれば、第１から第３プログラム状態ＯＰ１〜ＯＰ３の閾値電圧散布が広くなり得る。
【０１７９】
１−ステッププログラムされたメモリセルに粗いプログラム（Ｃｏａｒｓｅ Ｐｒｏｇｒａｍ）が遂行できる。粗いプログラムが遂行される時、バッファ領域２１３のメモリセルを読み出して、使用者データ領域２１１のメモリセルの消去状態及び少なくとも１つのプログラム状態が判別され得る。判別結果及びプログラムされるプログラムデータにしたがって、粗いプログラムを遂行できる。粗いプログラムが遂行されれば、メモリセルは消去状態Ｅを維持されるか、或いは第１から第７粗いプログラム状態ＣＰ１〜ＣＰ７にプログラムされ得る。粗いプログラムが遂行される時、プログラムデータはバッファ領域２１３のメモリセルにさらにプログラムされ得る。例えば、プログラムデータはバッファ領域２１３の単一レベルセルＳＬＣにプログラムされ得る。
【０１８０】
粗いプログラムが遂行された後、電荷の再配列（Ｒｅａｒｒａｎｇｅｍｅｎｔ）が発生できる。電荷の再配列が発生すれば、第１から第７粗いプログラム状態ＣＰ１〜ＣＰ７の閾値電圧散布が広くなり得る。例示的に、第１から第７粗いプログラム状態ＣＰ１〜ＣＰ７の閾値電圧散布が互いに重なる部分が発生できる。
【０１８１】
粗いプログラムが遂行されたメモリセルに精巧なプログラム（Ｆｉｎｅ Ｐｒｏｇｒａｍ）が遂行できる。図２１に示したように、精巧なプログラムは状態読出し及びそれにしたがうプログラムを随伴する。
【０１８２】
バッファ領域２１３のメモリセルを読み出して、使用者データ領域２１１のメモリセルの消去状態及び少なくとも１つのプログラム状態が判別され得る。バッファ領域２１３はプログラムされるメモリセルの全てのデータを格納できる。このデータはプログラムされるメモリセルの各々の消去又はプログラム状態を判別するために使用され得る。少なくとも１つのプログラム状態（又は消去状態）の各々に対して状態読出し（Ｓｔａｔｅ ｒｅａｄ）が遂行できる。状態読出しが遂行されれば、各プログラム状態（又は消去状態）の下位テールメモリセル、正常メモリセル、及び上位テールメモリセルが判別され得る。
【０１８３】
状態読出し結果にしたがって、メモリセルが複数の検証電圧を利用してプログラムされる。下位テールメモリセルは上位検証電圧を利用して、正常メモリセルは正常検証電圧を利用して、及び上位テールメモリセルは下位検証電圧を利用して、プログラムされ得る。メモリセルは第１から第７プログラム状態Ｐ１〜Ｐ７にプログラムされ得る。他の例として、上位テールメモリセルは精巧なプログラム動作でプログラムされないことがあり得る。精巧なプログラム動作は下位テールメモリセル及び正常メモリセルに対して遂行され、上位テールメモリセルは粗いプログラム動作でプログラムされた閾値電圧レベルに残っていることがあり得る。図２２Ｂは粗いプログラム状態ＣＰ１の精巧なプログラムと連関された例を示す。図２２Ｂは粗いプログラム状態ＣＰ１の上位テールメモリセルＵＴが粗いプログラム状態に残っているし、正常メモリセルＮが精巧なプログラムの時に下部検証電圧ＶＦＹＮを利用して検証され、そして下位テールメモリセルＬＴが精巧なプログラムの時に上部検証電圧ＶＦＹＵを利用して検証される例を示す。この例で、下位テール、正常及び上位テールメモリセルの粗いプログラム状態から精巧なプログラムが遂行された時の閾値電圧散布範囲が各々図示されている。
【０１８４】
精巧なプログラムが遂行された後に再配列が発生できる。再配列が発生すれば、第１から第７プログラム状態Ｐ１〜Ｐ７の閾値電圧散布が狭くなり得る。即ち、不揮発性メモリ装置２００のデータ格納信頼性が向上され得る。
【０１８５】
図２３は本発明の第３実施形態による不揮発性メモリ装置３００を示すブロック図である。図２３を参照すれば、不揮発性メモリ装置３００はメモリセルアレイ３１０、アドレスデコーディング部３２０、ページバッファ部３３０、データ入出力部３４０、電圧生成部３５０、及び制御部３６０を含む。
【０１８６】
メモリセルアレイ３１０が使用者データ領域３１１及び補助領域３１３を含み、状態読出しの結果が補助領域３１３にプログラムされることを除外すれば、不揮発性メモリ装置３００は図１の不揮発性メモリ装置１００と同一の構造を有し、同一の方法で動作する。
【０１８７】
図２４は本発明の第３実施形態によるプログラム方法を示すフローチャートである。図２４を参照すれば、Ｓ３１０段階で第１プログラムデータがメモリセルにプログラムされる。例えば、第１プログラムデータが受信され、メモリセルに予めプログラムされたデータが読み出され、状態読出しが遂行され、第１プログラムデータ、読出し結果、及び状態読出し結果にしたがって第１プログラムデータがプログラムされ得る。
【０１８８】
Ｓ３２０段階で、状態読出し結果が補助領域３１３にプログラムされる。
【０１８９】
Ｓ３３０段階で、メモリセルにプログラムされる第２プログラムデータが受信される。例えば、第２プログラムデータは第１プログラムデータの次にプログラムされる上位ビットデータであり得る。第２プログラムデータはメモリセルが消去された後、プログラムされる下位ビットデータであり得る。
【０１９０】
Ｓ３４０段階で、メモリセルを読み出して消去状態及び少なくとも１つのプログラム状態が判別される。Ｓ３４０段階は図９のＳ１２０段階に対応することができる。
【０１９１】
Ｓ３５０段階で、補助領域３１３から状態読出し結果が読み出される。Ｓ３２０段階に補助領域３１３にプログラムされた状態読出し結果がＳ３５０段階で読み出され得る。読み出された状態読出し結果は再配列ラッチＲＬに格納され得る。
【０１９２】
Ｓ３６０段階で、読み出された状態読出し結果にしたがって互いに異なるレベルを有する複数の検証電圧を利用して第２プログラムデータがメモリセルにプログラムされる。Ｓ３６０段階は図９のＳ１５０段階に対応することができる。
【０１９３】
上述したように、メモリセルの再配列特性が状態読出しを通じて判別され、状態読出し結果がメモリセルアレイ３１０の補助領域３１３にプログラムされ得る。以後に、該当メモリセルにデータがプログラムされる時、補助領域３１３にプログラムされた状態読出し結果にしたがって再配列特性を判別し、プログラムが遂行できる。したがって、向上されたデータ信頼性を有する不揮発性メモリ装置３００及びそれのプログラム方法が提供される。
【０１９４】
補助領域３１３に格納された状態読出し結果の使用は状態読出しの遂行無しで状態読出し結果をプログラム動作で使用できるようにする。例えば、メモリセルのプログラム動作は該当メモリセルの状態読出しによって獲得されて補助領域３１３に格納された状態読出し結果を使用して遂行できる。
【０１９５】
図２５は本発明の第４実施形態による不揮発性メモリ装置４００を示すフローチャートである。図２５を参照すれば、不揮発性メモリ装置４００はメモリセルアレイ４１０、アドレスデコーディング部４２０、ページバッファ部４３０、データ入出力部４４０、電圧生成部４５０、及び制御部４６０を含む。
【０１９６】
メモリセルアレイ４１０が使用者データ領域４１１及びテストデータ領域４１３を含み、状態読出しが遂行される代わりにテストデータ領域４１３で読出しが遂行されることを除外すれば、不揮発性メモリ装置４００は図１の不揮発性メモリ装置１００と同一の構成を有し、同一の方法で動作できる。
【０１９７】
テストデータ領域４１３は使用者データ領域４１１のメモリセルの再配列特性に対する情報を格納できる。例示的に、不揮発性メモリ装置４００の使用者データ領域４１１のメモリセルがテストされ、テスト結果がテストデータ領域４１３にプログラムされ得る。
【０１９８】
図２６は本発明の第４実施形態によるプログラム方法を示すフローチャートである。図２５及び図２６を参照すれば、Ｓ４１０段階で使用者データ領域４１１のメモリセルにプログラムされるデータが受信される。Ｓ４１０段階は図９のＳ１１０段階に対応することができる。
【０１９９】
Ｓ４２０段階で、使用者データ領域のメモリセルを読み出して消去状態及び少なくとも１つのプログラム状態が判別される。Ｓ４２０段階は図９のＳ１２０段階に対応することができる。
【０２００】
Ｓ４３０段階で、使用者データ領域４１１のメモリセルに対応するテストデータ領域４１３のメモリセルで読出しが遂行される。例えば、使用者データ領域４１１のメモリセルの再配列特性に対する情報を格納するメモリセルが読み出され得る。
【０２０１】
Ｓ４４０段階で、テストデータ領域４１３のメモリセルの読出し結果にしたがって、互いに異なるレベルを有する複数の検証電圧を利用して使用者データ領域４１１のメモリセルにプログラムデータがプログラムされ得る。Ｓ４４０段階は図９のＳ１５０段階に対応することができる。
【０２０２】
図２５及び図２６を参照して説明されたように、メモリセルの再配列特性はテストを通じて検出されることができ、再配列特性を示す情報はテストデータ領域４１３にプログラムされることができる。テストは製造工程の一部として遂行できる。例えば、テストはメモリ装置のパッケイジングの後又はパッケイジングの前に、パッケイジング欠陥の検出の前に、又はパッケイジングの後、サードパーティー（ｔｈｉｒｄ ｐａｒｔｙ）へ配送される前に遂行できる。他の例又は追加的な例として、テストはメモリ装置がアクセスされない間の背景動作として遂行できる。例えば、自由ブロックのようなＮＡＮＤフラッシュメモリのブロックはブロックの物理的ページに書き込まれるテストデータを有することができる。以後に、メモリセルの再配列特性を判別するために読出しが遂行できる。テストデータ領域４１３にプログラムされた再配列特性に対する情報を利用して、使用者データ領域４１１で再配列を考慮したプログラムが遂行できる。
【０２０３】
図２７は本発明の第５実施形態によるプログラム方法を示すフローチャートである。図２５及び図２７を参照すれば、Ｓ５１０段階で第１メモリセルにプログラムされる第１データが受信されて第１ワードラインに連結された第１メモリセルにプログラムされる。
【０２０４】
Ｓ５２０段階で、第２データが受信され、第１ワードラインに隣接する第２ワードラインに連結されたメモリセルにプログラムされる。
【０２０５】
Ｓ５３０段階で、複数の状態読出し電圧を利用して、第１メモリセルにプログラムされた第１データのプログラム状態が状態読出しを通じて読み出され得る。状態読出しは図１２、図２２Ａ又はそれと連関された説明と類似な方法で遂行できる。
【０２０６】
Ｓ５４０段階で、第３データが受信され、複数の検証電圧を利用して第１ワードラインに連結された第１メモリセルにプログラムされる。それにしたがうプログラム状態は第１及び第３データの組合を示され得る。例えば、第１データはＬＳＢデータ及び２ＳＢデータであり、Ｓ５１０段階のプログラム動作の以後の図２２Ａに図示されたプログラム状態Ｅ、ＯＰ１、ＯＰ２、ＯＰ３であり得る。第３データはＭＳＢデータであり、Ｓ５４０段階のプログラム動作は図２２Ａに図示されたプログラム状態Ｅ、Ｐ１〜Ｐ７を導出できる。図２２Ａに図示された粗いプログラムは遂行されることもあり、遂行されないこともあり得る。Ｓ５４０段階で、メモリセルの検証電圧の選択はＳ５３０段階の状態読出しの結果及び第２メモリセルにプログラムされた第２データを考慮して遂行できる。第２データはＳ５４０段階に先行して第２ワードラインから読み出されるか、或いはＳ５２０段階の第２データのプログラムの後に再配列ラッチＲＬのようなページバッファのラッチに維持され得る。第２データは第１ワードラインに連結されたメモリセルに第３データをプログラムする検証電圧を決定する時に使用され得る。
【０２０７】
例えば、Ｓ５４０段階で第１メモリセルの中で特定のメモリセルに第３データをプログラムする検証電圧は、第１データがプログラムされた特定のメモリセルの閾値電圧と特定のメモリセルに隣接する１つ又はその以上のメモリセルの閾値電圧の間の差異にしたがって決定され得る。他の例又は追加的な例として、Ｓ５４０段階で第１メモリセルの中で特定のメモリセルに第３データをプログラムする検証電圧は、Ｓ５１０段階の第１データのプログラムの後、Ｓ５２０段階の第２データのプログラムによる閾値電圧の増加にしたがって決定され得る。
【０２０８】
プログラムデータのプログラムによって、特定メモリセルの情報格納膜に電荷が捕獲され得る。特定メモリセルに捕獲された電荷は隣接するメモリセルに捕獲された電荷から電場の影響を受けられる。特定メモリセルに捕獲された電荷の再配列は電場の影響を受けられる。特定メモリセルの閾値電圧及び隣接するメモリセルの閾値電圧の間の差異が大きいほど、電場の強さは増加し、再配列に及ぶ影響が増加する。即ち、隣接する第２メモリセルの再配列への影響が増加することができる。また、隣接する第２メモリセルは寄生カップリングのような他のメカニズムによって特定メモリセルの閾値電圧に影響を与えられる。したがって、特定メモリセル（第１ワードラインの第１メモリセル）の閾値電圧変化は再配列及び隣接するメモリセルの多様な影響によって発生され得る。隣接する第２メモリセルの閾値電圧変化又は閾値電圧差異を分析することによって、第２メモリセルの影響による特定メモリセルの閾値電圧変化が測定され得る。
【０２０９】
隣接する第２メモリセルの影響から測定された変化がＳ５３０段階の状態読出しから決定された閾値電圧変化と一致すれば、特定のメモリセルは正常メモリセルとして判別され、正常検証電圧がＳ５４０段階のプログラム動作で使用され得る。隣接する第２メモリセルから測定された変化がＳ５３０段階の状態読出しから決定される閾値電圧変化と一致しなければ、正常検証電圧ではない他の検証電圧がＳ５４０段階のプログラム動作で使用され得る。例えば、上位検証電圧又は下位検証電圧が使用され得る。また、隣接する第２メモリセルから測定された変化は再配列による閾値電圧変化と相殺され得る。この場合、再配列から決定された閾値電圧変化はＳ５３０段階の状態読出しで閾値電圧が変化されなくとも、今後のプログラムで使用され得る。
【０２１０】
Ｓ５４０段階の第３データのプログラムは検出（又は予測）された再配列特性によって、図１３及び図１４を参照して説明されたように再配列を考慮して遂行できる。
【０２１１】
例示的に、図２７のプログラム方法が遂行される時、図２５の不揮発性メモリ装置４００で正常状態読出し電圧ＶＳＲＮ及び上位状態読出し電圧ＶＳＲＵは発生されるか、或いは利用されないことがあり得る。
【０２１２】
図２８は本発明の第６実施形態によるプログラム方法を示すフローチャートである。図２５及び図２８を参照すれば、Ｓ６１０段階で第１メモリセルにプログラムされる第１プログラムデータが受信される。第１プログラムデータはデータラッチＤＬ０に格納され得る。
【０２１３】
Ｓ６２０段階で、第１メモリセルに連結されたワードラインに隣接する少なくとも１つのワードラインに連結された第２メモリセルにプログラムされる第２プログラムデータが受信される。第２プログラムデータは第１プログラムデータがプログラムされた後にプログラムされるデータであり得る。第２プログラムデータはデータラッチＤＬ又は再配列ラッチＲＬに格納され得る。
【０２１４】
Ｓ６３０段階で、第２プログラムデータにしたがって、互いに異なるレベルを有する複数の検証電圧を利用して第１プログラムデータが第１メモリセルにプログラムされる。第１プログラムデータがプログラムされたメモリセルは第２プログラムデータがプログラムされる時の電場の影響で再配列又は寄生的な影響による閾値電圧変化を経験することができる。したがって、隣接するメモリセルに予めプログラムされたデータと隣接するメモリセルが次にプログラムされるデータにしたがって再配列効果が考慮されれば、データ信頼性が向上された不揮発性メモリ装置４００及びプログラム方法が提供され得る。
【０２１５】
例示的に、図２８のプログラム方法が遂行される時、図２５の不揮発性メモリ装置４００で正常状態読出し電圧ＶＳＲＮ及び上位状態読出し電圧ＶＳＲＵは発生されるか、或いは利用されないことがあり得る。
【０２１６】
図２９は本発明の第７実施形態によるプログラム方法を示すフローチャートである。図２９を参照すれば、Ｓ８１０段階でメモリセルにプログラムされるプログラムデータが受信される。例示的に、最下位ビットＬＳＢデータがプログラムデータに受信され得る。
【０２１７】
Ｓ８２０段階で、プログラムデータがデータラッチＤＬ（図１参照）へローディングされる。データラッチＤＬへローディングされたプログラムデータにしたがって、ビットラインＢＬがバイアスされ得る。
【０２１８】
Ｓ８３０段階で、プログラムループが遂行されて、プログラム電圧及び検証電圧が印加される。例えば、選択されたワードラインへプログラム電圧が１回印加され、以後に検証電圧が１回印加され得る。
【０２１９】
Ｓ８４０段階で、閾値条件が満足されるか否かを判別される。例えば、閾値条件はプログラムループの数であり得る。プログラムループが反復された回数が特定値以上になる時、閾値条件が満足され得る。閾値条件は最初のプログラムパスであり得る。プログラムパスされたメモリセルが最初に検出される時、閾値条件が満足され得る。閾値条件はプログラムパスされたメモリセルの数であり得る。プログラムパスされたメモリセルの数が特定値以上である時、閾値条件が満足され得る。その以外に、多様な条件が閾値条件として使用され得る。閾値条件が満足されれば、Ｓ８５０段階が遂行される。閾値条件が満足されなければ、Ｓ８３０段階でプログラムループが再び遂行できる。この時、プログラム電圧のレベルは増加され得る。
【０２２０】
Ｓ８５０段階で、プログラムの中であるメモリセル（閾値電圧が調節されるメモリセル）に複数の状態読出し電圧を利用して状態読出しが遂行される。Ｓ８３０段階及びＳ８５０段階の間に電荷再配列が生じる充分な時間を与えるための遅延時間が提供され得る。Ｓ８６０段階で、プログラムループが遂行されて、プログラム電圧が１回印加され複数の検証電圧が１回ずつ印加される。複数の検証電圧は互いに異なるレベルを有することができる。プログラムの中であるメモリセルが複数の検証電圧の中でいずれか検証電圧によって検証されるか否かは状態読出しの結果にしたがって判別され得る。
【０２２１】
Ｓ８６０段階でプログラムされるメモリセルへ印加されるプログラム電圧はＳ８３０段階でプログラムされるメモリセルへ印加されるプログラム電圧と同一であり得る。他の例として、Ｓ８６０段階でプログラムされるメモリセルへ印加されるプログラム電圧はＳ８３０段階でプログラムされるメモリセルへ印加されるプログラム電圧より低いことがあり得る。
【０２２２】
Ｓ８７０段階で、プログラムパスであるか否かを判別される。プログラムパスであれば、プログラムは終了される。プログラムフェイルであれば、Ｓ８６０段階でプログラムループが再び遂行される。この時、プログラム電圧のレベルは増加され得る。
【０２２３】
図３０Ａは図２９のプログラム方法によって選択されたワードラインへ印加される電圧を示すタイミング図である。図３０Ｂは図２９のプログラム方法及び図３０Ａの電圧印加にしたがうメモリセルの閾値電圧散布の変化を示すグラフである。
【０２２４】
図３０Ａ及び図３０Ｂを参照すれば、プログラムループが遂行される時、プログラム電圧ＶＰＧＭが１回印加され、検証電圧ＶＦＹ１が１回印加され得る。プログラムループが反復される度に、プログラム電圧ＶＰＧＭのレベルは増加され得る。プログラムループが反復されることにしたがって、プログラムされるメモリセルの閾値電圧が消去状態Ｅから上昇する。閾値電圧が上昇したメモリセル（プログラムの中であるメモリセル）は中間状態（ＩＳ、Ｉｎｔｅｒｍｅｄｉａｔｅ Ｓｔａｔｅ）を有することができる。
【０２２５】
閾値条件が満足されれば、状態読出しが遂行される。中間状態ＩＳのメモリセルに対して状態読出しが遂行できる。正常状態読出し電圧ＶＳＲＮ及び上位状態読出し電圧ＶＳＲＵが中間状態のメモリセルへ印加されて、状態読出しが遂行できる。正常状態読出し電圧ＶＳＲＮは検証電圧ＶＦＹ１より低いレベルを有することができる。上位状態読出し電圧ＶＳＲＵは検証電圧ＶＦＹ１のようなレベルを有することができる。
【０２２６】
状態読出しが遂行されれば、上部テールメモリセルＬＰ＿Ｕ、正常メモリセルＬＰ＿Ｎ、及び下部テールメモリセルＬＰ＿Ｌが判別され得る。例示的に、製造工程の微細化によってメモリセルの大きさが小さくなるほど、再配列が発生する時間は短くなり得る。即ち、メモリセルの大きさが小さくなるほど、プログラム電圧が印加された後、検証が遂行される時、メモリセルで再配列がさらに多く発生できる。閾値条件が満足される時に状態読出しが遂行されれば、再配列によって閾値電圧が上昇する上部テールメモリセルＬＰ＿Ｕ、再配列が生じても閾値電圧に大きいな変化がない正常メモリセルＬＰ＿Ｎ、及び再配列によって閾値電圧が低くなる下部テールメモリセルＬＰ＿Ｕが検出され得る。
【０２２７】
以後に、再配列を考慮したプログラムループが遂行できる。上部テールメモリセルＬＰ＿Ｕは下位検証電圧ＶＦＹＬを利用してプログラムされ、正常メモリセルＬＰ＿Ｎは正常検証電圧ＶＦＹＮを利用してプログラムされ、そして下部テールメモリセルＬＰ＿Ｕは上位検証電圧ＶＦＹＵを利用してプログラムされ得る。プログラムを通じて、中間状態ＩＳのメモリセルはプログラム状態ＬＰを有することができる。再配列を考慮したプログラムが遂行されれば、再配列が発生する時にメモリセルの閾値電圧散布が狭くなり得る。
【０２２８】
例示的に、状態読出しの結果はメモリセルアレイの補助領域に格納され、必要とする時に読み出され得る。状態読出しの結果は外部へ出力され得る。メモリセルの再配列特性がメモリセルアレイのテスト領域に予め格納された場合、状態読出しは遂行されなくテスト領域から読み出された再配列特性を参照してプログラムが遂行できる。
【０２２９】
図３１は図３の平面図の一部分ＥＣの第２例にしたがう等価回路ＢＬＫａ２を示す回路図である。図７の等価回路ＢＬＫａ１と比較すれば、各セルストリングに側面トランジスターＬＴＲが追加的に提供される。
【０２３０】
図３から図６、及び図３１を参照すれば、各セルストリングで、側面トランジスターＬＴＲは接地選択トランジスターＧＳＴ及び共通ソースラインＣＳＬの間に連結される。側面トランジスターＬＴＲのゲート（又は制御ゲート）は接地選択トランジスターＧＳＴのゲート（又は制御ゲート）と共に接地選択ラインＧＳＬに連結される。
【０２３１】
チャンネル膜１１４は第１導電物質ＣＭ１の垂直ボディーとして動作する。即ち、第１導電物質ＣＭ１はチャンネル膜１１４と共に垂直トランジスターを構成する。第１導電物質ＣＭ１はチャンネル膜１１４と共に基板１１１と垂直になる接地選択トランジスターＧＳＴを構成することができる。
【０２３２】
基板１１１と第１導電物質ＣＭ１との間に情報格納膜１１６が提供される。基板１１１は第１導電物質ＣＭ１の水平ボディーとして動作できる。即ち、第１導電物質ＣＭ１は基板１１１と共に水平トランジスターＬＴＲを構成することができる。
【０２３３】
第１導電物質ＣＭ１へ電圧が供給される時、第１導電物質ＣＭ１とチャンネル膜１１４との間に電場が形成される。形成された電場によって、チャンネル膜１１４にチャンネルが形成され得る。第１導電物質ＣＭ１へ電圧が供給される時、第１導電物質ＣＭ１と基板１１１との間に電場が形成される。形成された電場によって、基板１１１にチャンネルが形成される。基板１１１に形成されたチャンネルは共通ソース領域ＣＳＲ及びチャンネル膜１１４に連結され得る。即ち、接地選択ラインＧＳＬへ電圧が供給される時に接地選択トランジスターＧＳＴと水平トランジスターＬＴＲとが共にオンされて、セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２は共通ソースラインＣＳＬに連結され得る。
【０２３４】
図３２は図３の平面図の一部分ＥＣの第３例にしたがう等価回路ＢＬＫａ３を示す回路図である。図７に図示された等価回路ＢＬＫａ１と比較すれば、接地選択トランジスターＧＳＴは第１及び第２接地選択ラインＧＳＬ１、ＧＳＬ２に連結される。図３から図６、及び図３２を参照すれば、第１導電物質ＣＭ１は第１及び第２接地選択ラインＧＳＬ１、ＧＳＬ２を構成することができる。
【０２３５】
図１から図２８を参照して説明されたように、読出しを通じてメモリセルＭＣ１〜ＭＣ６の再配列特性が検出（又は予測）され得る。図１から図２８を参照して説明されたように、検出（又は予測）された再配列特性を考慮して、メモリセルＭＣ１〜ＭＣ６がプログラムされ得る。
【０２３６】
図３１を参照して説明されたように、等価回路ＢＬＫａ３に側面トランジスターＬＴＲが提供され得る。
【０２３７】
図３３は図３の平面図の一部分ＥＣの第４例にしたがう等価回路ＢＬＫａ４を示す回路図である。図３から図６、及び図３３を参照すれば、複数のサブブロックが提供され得る。例示的に、第２及び第３導電物質ＣＭ２、ＣＭ３は第１及び第２メモリセルＭＣ１、ＭＣ２を構成し、第１サブブロックとして使用され得る。第６及び第７導電物質ＣＭ６、ＣＭ７は第３及び第４メモリセルＭＣ３、ＭＣ４を構成し、第２サブブロックとして使用され得る。第４及び第５導電物質ＣＭ４、ＣＭ５は第１及び第２サブブロックの間に提供される第１及び第２ダミーメモリセルＤＭＣ１、ＤＭＣ２を構成することができる。第１及び第２サブブロックは独立的にプログラムされ、読み出され、そして消去され得る。
【０２３８】
図１から図２８を参照して説明されたように、読出しを通じてメモリセルＭＣ１〜ＭＣ４の再配列特性が検出（又は予測）され得る。図１から図２８を参照して説明されたように、検出（又は予測）された再配列特性を考慮して、メモリセルＭＣ１〜ＭＣ４がプログラムされ得る。
【０２３９】
図３１を参照して説明されたように、等価回路ＢＬＫａ３に側面トランジスターＬＴＲが提供され得る。
【０２４０】
図３４は図３の平面図の一部分ＥＣの第５例にしたがう等価回路ＢＬＫａ５を示す回路図である。図３から図６、及び図３４を参照すれば、第１及び第２導電物質ＣＭ１、ＣＭ２は各々の第１及び第２高さを有する接地選択トランジスターＧＳＴａ、ＧＳＴｂを形成できる。第７及び第８導電物質ＣＭ７、ＣＭ８は各々の第７及び第８高さを有するストリング選択トランジスターＳＳＴａ、ＳＳＴｂを形成できる。第３から第６導電物質ＣＭ３〜ＣＭ６は第１から第４メモリセルＭＣ１〜ＭＣ４を形成できる。
【０２４１】
第１及び第２導電物質ＣＭ１、ＣＭ２は共通に連結されて１つの接地選択ラインＧＳＬを構成することができる。セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２は接地選択ラインＧＳＬに共通に連結され得る。
【０２４２】
セルストリングＣＳ１１、ＣＳ１２は第７及び第８導電物質ＣＭ７、ＣＭ８によって各々形成された第７及び第８高さを有する２つのストリング選択ラインＳＳＬ１ａ、ＳＳＬ１ｂに連結され得る。セルストリングＣＳ２１、ＣＳ２２は第７及び第８導電物質ＣＭ７、ＣＭ８によって各々形成された第７及び第８高さを有する２つのストリング選択ラインＳＳＬ２ａ、ＳＳＬ２ｂに連結され得る。
【０２４３】
少なくとも３つの高さに対応する導電物質が接地選択トランジスターを形成できる。少なくとも３つの高さに対応する導電物質がストリング選択トランジスターを形成できる。
【０２４４】
図１から図２８を参照して説明されたように、読出しを通じてメモリセルＭＣ１〜ＭＣ４の再配列特性が検出（又は予測）され得る。図１から図２８を参照して説明されたように、検出（又は予測）された再配列特性を考慮して、メモリセルＭＣ１〜ＭＣ４がプログラムされ得る。
【０２４５】
図３１を参照して説明されたように、等価回路ＢＬＫａ５に側面トランジスターＬＴＲが提供され得る。図３２を参照して説明された等価回路ＢＬＫａ３と同様に、セルストリングＣＳ１１、ＣＳ１２は１つの接地選択ライン（図示せず）に連結され、セルストリングＣＳ２１、ＣＳ２２は他の１つの接地選択ライン（図示せず）に連結され得る。図３３を参照して説明された等価回路ＢＬＫａ４と同様に、メモリセルＭＣ１〜ＭＣ４は複数のサブブロックを形成できる。
【０２４６】
図３５は図３の平面図の一部分ＥＣの第６例にしたがう等価回路ＢＬＫａ６を示す回路図である。図３４に図示された等価回路ＢＬＫａ５と比較すれば、同一の行のセルストリングで、ストリング選択トランジスターＳＳＴａ、ＳＳＴｂは１つのストリング選択ラインを共有する。セルストリングＣＳ１１、ＣＳ１２のストリング選択トランジスターＳＳＴａ、ＳＳＴｂは第１ストリング選択ラインＳＳＬ１に共通に連結される。セルストリングＣＳ２１、ＣＳ２２のストリング選択トランジスターＳＳＴａ、ＳＳＴｂは第２ストリング選択ラインＳＳＬ２に共通に連結される。
【０２４７】
図１から図２８を参照して説明されたように、読出しを通じてメモリセルＭＣ１〜ＭＣ４の再配列特性が検出（又は予測）され得る。図１から図２８を参照して説明されたように、検出（又は予測）された再配列特性を考慮して、メモリセルＭＣ１〜ＭＣ４がプログラムされ得る。
【０２４８】
図３１を参照して説明されたように、等価回路ＢＬＫａ５に側面トランジスターＬＴＲが提供され得る。図３２を参照して説明された等価回路ＢＬＫａ３と同様に、セルストリングＣＳ１１、ＣＳ１２は１つの接地選択ライン（図示せず）に連結され、セルストリングＣＳ２１、ＣＳ２２は他の１つの接地選択ライン（図示せず）に連結され得る。図３３を参照して説明された等価回路ＢＬＫａ４と同様に、メモリセルＭＣ１〜ＭＣ４は複数のサブブロックを形成できる。
【０２４９】
図３６は図３の平面図の一部分ＥＣの第７例にしたがう等価回路ＢＬＫａ７を示す回路図である。図３から図６、及び図３６を参照すれば、第２導電物質ＣＭ２は第１ダミーメモリセルＤＭＣ１を構成する。第７導電物質ＣＭ７は第２ダミーメモリセルＤＭＣ２を構成する。
【０２５０】
例示的に、２以上の高さに対応する導電物質がメモリセルと接地選択トランジスターＧＳＴとの間のダミーメモリセル（図示せず）を構成することができる。２以上の高さに対応する導電物質がメモリセルとストリング選択トランジスターＳＳＴとの間のダミーメモリセル（図示せず）を構成することができる。接地選択トランジスターＧＳＴの側とストリング選択トランジスターＳＳＴの側の中で一方のみにダミーメモリセル（図示せず）が提供され得る。
【０２５１】
図１から図２８を参照して説明されたように、読出しを通じてメモリセルＭＣ１〜ＭＣ４の再配列特性が検出（又は予測）され得る。図１から図２８を参照して説明されたように、検出（又は予測）された再配列特性を考慮して、メモリセルＭＣ１〜ＭＣ４がプログラムされ得る。
【０２５２】
図３１を参照して説明されたように、等価回路ＢＬＫａ５に側面トランジスターＬＴＲが提供され得る。図３２を参照して説明された等価回路ＢＬＫａ３と同様に、セルストリングＣＳ１１、ＣＳ１２は１つの接地選択ライン（図示せず）に連結され、セルストリングＣＳ２１、ＣＳ２２は他の１つの接地選択ライン（図示せず）に連結され得る。図３３を参照して説明された等価回路ＢＬＫａ４と同様に、メモリセルＭＣ１〜ＭＣ４は複数のサブブロックを形成できる。
【０２５３】
図３４を参照して説明されたように、２以上の高さの導電物質がストリング選択トランジスターＳＳＴａ、ＳＳＴｂを構成することができる。２以上の高さの導電物質が接地選択トランジスターＧＳＴａ、ＧＳＴｂを構成することができる。図３５を参照して説明されたように、同一の行のストリング選択トランジスターＳＳＴａ、ＳＳＴｂは１つのストリング選択ラインＳＳＬ１又はＳＳＬ２に連結され得る。
【０２５４】
図３７は図３のIV−IV’線に沿う斜視断面図の第２例を示す。図３８は図３のIV−IV’線に沿う断面図の第２例を示す。図３、図３７、及び図３８を参照すれば、導電物質ＣＭ１〜ＣＭ８と絶縁物質１１２、１１２ａ及びピラーＰＬの間に第１情報格納膜１１６ａが提供され、ピラーＰＬの内側壁に第２情報格納膜１１６ｂが提供される。
【０２５５】
第１情報格納膜１１６ａは第３サブ絶縁膜１１９（図４及び図５参照）のようなブロッキング絶縁膜を包含できる。第１情報格納膜１１６ａは図４及び図５に図示された情報格納膜１１６と同一の位置に形成され得る。第２情報格納膜１１６ｂは第１及び第２サブ絶縁膜１１７、１１８のような電荷捕獲膜及びトンネルリング絶縁膜を包含できる。
【０２５６】
図３、図３７、及び図３８を参照して説明されたメモリブロックの等価回路は上述された等価回路ＢＬＫａ１〜ＢＬＫａ７の中で１つであり得る。
【０２５７】
図３９は図３のIV−IV’線に沿う斜視断面図の第３例を示す。図４０は図３のIV−IV’線に沿う断面図の第３例を示す。図３、図３９、及び図４０を参照すれば、基板と垂直になる方向に積層された下部ピラーＰＬａ及び上部ピラーＰＬｂが提供される。
【０２５８】
下部ピラーＰＬａは第３方向に沿って絶縁膜１１２、１１２ａを貫通して基板１１１と接触する。下部ピラーＰＬａは下部チャンネル膜１１４ａ及び下部内部物質１１５ａを含む。下部チャンネル膜１１４ａは基板１１１と同一の導電形を有する半導体物質又は真性半導体を含む。下部チャンネル膜１１４ａは第１から第４導電物質ＣＭ１〜ＣＭ４の垂直ボディーとして動作する。下部内部物質１１５ａは絶縁物質を含む。
【０２５９】
下部ピラーＰＬａの上に上部ピラーＰＬｂが提供される。上部ピラーＰＬｂは第３方向に沿って絶縁膜１１２を貫通して、下部ピラーＰＬａの上部面と接触する。上部ピラーＰＬｂは上部チャンネル膜１１４ｂ及び上部内部物質１１５ｂを含む。上部チャンネル膜１１４ｂは下部チャンネル膜１１４ａと同一の導電形を有する半導体物質又は真性半導体を含む。上部チャンネル膜１１４ｂは第５から第８導電物質ＣＭ５〜ＣＭ８の垂直ボディーとして動作する。上部内部物質１１５ｂは絶縁物質を含む。
【０２６０】
下部チャンネル膜１１４ａ及び上部チャンネル膜１１４ｂは互いに連結されて垂直方向のボディーとして動作する。例示的に、下部ピラーＰＬａの上部に半導体パッドＳＰが提供され得る。半導体パッドＳＰは下部チャンネル膜１１４ａと同一の導電形を有する半導体物質又は真性半導体を含む。下部チャンネル膜１１４ａ及び上部チャンネル膜１１４ｂは半導体パッドＳＰを通じて結合され得る。
【０２６１】
例示的に、第１から第８導電物質ＣＭ１〜ＣＭ８の中で半導体パッドＳＰに隣接する導電物質はダミーワードライン及びダミーメモリセルを構成することができる。例えば、半導体パッドＳＰに隣接する第４導電物質ＣＭ４、第５導電物質ＣＭ５、又は第４及び第５導電物質ＣＭ４、ＣＭ５はダミーワードライン及びダミーメモリセルを構成することができる。
【０２６２】
図３、図３９、及び図４０を参照して説明されたメモリブロックの等価回路は上述された等価回路ＢＬＫａ１〜ＢＬＫａ７の中で１つであり得る。
【０２６３】
図４１は図３のIV−IV’線に沿う斜視断面図の第４例を示す。図４２は図３のIV−IV’線に沿う断面図の第４例を示す。図３、図４１、及び図４２を参照すれば、下部ピラーＰＬａ及び上部ピラーＰＬｂが提供され得る（図３９及び図４０参照）。そして、導電物質ＣＭ１〜ＣＭ８と絶縁物質１１２、１１２ａ及びピラーＰＬａ、ＰＬｂの間に第１情報格納膜１１６ａが提供され、ピラーＰＬａ、ＰＬｂの内側壁に第２情報格納膜１１６ｂが提供され得る（図３７及び図３８参照）。
【０２６４】
図３、図４１、及び図４２を参照して説明されたメモリブロックの等価回路は上述された等価回路ＢＬＫａ１〜ＢＬＫａ７の中で１つであり得る。
【０２６５】
図４３は図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つのメモリブロックＢＬＫｂの一部を示す第２例にしたがう平面図である。図４４は図４３のXXXXIV−XXXXIV’線に沿う斜視断面図を示す。図４５は図４３のXXXXIV−XXXXIV’線に沿う断面図を示す。
【０２６６】
図３から図６を参照して説明されたメモリブロックＢＬＫａと比較すれば、第１方向に沿って伸張されるストリング選択ラインカット（ＳＳＬ Ｃｕｔ）とワードラインカット（ＷＬ Ｃｕｔ）とが第２方向に沿って交互いに提供される。ワードラインカット（ＷＬ Ｃｕｔ）は導電物質ＣＭ１〜ＣＭ８及び絶縁物質１１２、１１２ａを貫通して、共通ソース領域ＣＳＲの一部分を露出することができる。ストリング選択ラインカット（ＳＳＬ Ｃｕｔ）は１つ又はその以上の導電物質（例えば、ＣＭ８）及びその上の絶縁物質１１２を貫通できる。ストリング選択ラインカット（ＳＳＬ Ｃｕｔ）はストリング選択トランジスターＳＳＴを構成する第８導電物質ＣＭ８を分離できる。２以上の高さの導電物質がストリング選択トランジスターＳＳＴを構成する時、ストリング選択ラインカット（ＳＳＬ Ｃｕｔ）は２以上の高さの導電物質を分離できる。
【０２６７】
図４３の平面図の一部分ＥＣは第１から第７例にしたがう等価回路ＢＬＫａ１〜ＢＬＫａ７の中で１つに対応することができる。
【０２６８】
例示的に、図３９及び図４０を参照して説明されたように、ピラーＰＬは下部ピラー及び上部ピラーで構成され得る。
【０２６９】
例示的に、図３７及び図３８を参照して説明されたように、第１情報格納膜１１６ａ及び第２情報格納膜１１６ｂが提供され得る。
【０２７０】
図４６は図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つのメモリブロックＢＬＫｃの一部を示す第３例にしたがう平面図である。図４７は図４６のXXXXVII−XXXXVII’線に沿う斜視断面図を示す。図４８は図４６のXXXXVII−XXXXVII’線に沿う断面図を示す。
【０２７１】
図３から図６を参照して説明されたメモリブロックＢＬＫａと比較すれば、隣接する共通ソース領域の間に提供されるピラーは第１方向に沿ってジグザグ形態に配置される。
【０２７２】
例示的に、図３９及び図４０を参照して説明されたように、ピラーＰＬは下部ピラー及び上部ピラーで構成され得る。図３７及び図３８を参照して説明されたように、第１情報格納膜１１６ａ及び第２情報格納膜１１６ｂが提供され得る。図４３から図４５を参照して説明されたように、ストリング選択ラインカット（ＳＳＬ Ｃｕｔ）が提供され得る。隣接するワードラインカット（ＷＬ Ｃｕｔ）とストリング選択ラインカット（ＳＳＬ Ｃｕｔ）の間に、第１方向に沿ってジグザグ形態に配置される１列のピラーが提供され得る。
【０２７３】
図４６の平面図の一部分ＥＣは第１から第７例にしたがう等価回路ＢＬＫａ１〜ＢＬＫａ７の中で１つに対応することができる。
【０２７４】
図４９は図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つのメモリブロックＢＬＫｄの一部を示す第４例にしたがう平面図である。図５０は図４９のXXXXX−XXXXX’線に沿う斜視断面図を示す。図４９のXXXXX−XXXXX’線に沿う断面図は図５に図示された断面図と同一である。したがって、断面図は省略される。
【０２７５】
図３から図６を参照して説明されたメモリブロックＢＬＫａと比較すれば、メモリブロックＢＬＫｄで方形柱形態のピラーＰＬが提供される。隣接する共通ソース領域ＣＳＲの間で第１方向に沿って１列に配置されたピラーの間に、絶縁物質ＩＭが提供される。絶縁物質ＩＭは第３方向に沿って伸張されて基板１１１と接触する。
【０２７６】
ピラーＰＬはチャンネル膜１１４及び内部物質ＰＬを含む。例示的に、チャンネル膜１１４はピラーＰＬの各々の４側面の中で導電物質ＣＭ１〜ＣＭ８と隣接する２つの側面に提供され得る。
【０２７７】
各ピラーの１側面のチャンネル膜は導電物質ＣＭ１〜ＣＭ８及び情報格納膜１１６と共に１つのセルストリングを構成することができる。各ピラーの他の一側面のチャンネル膜は導電物質ＣＭ１〜ＣＭ８及び情報格納膜１１６と共に他の１つのセルストリングを構成することができる。即ち、１つのピラーは２つのセルストリングを構成することができる。
【０２７８】
例示的に、図３９及び図４０を参照して説明されたように、ピラーＰＬは下部ピラー及び上部ピラーで構成され得る。図３７及び図３８を参照して説明されたように、第１情報格納膜１１６ａ及び第２情報格納膜１１６ｂが提供され得る。図４３から図４５を参照して説明されたように、ストリング選択ラインカット（ＳＳＬ Ｃｕｔ）が提供され得る。隣接するワードラインカット（ＷＬ Ｃｕｔ）とストリング選択ラインカット（ＳＳＬ Ｃｕｔ）との間に、第１方向に沿ってジグザグ形態に配置される１列のピラーが提供され得る。
【０２７９】
図４９の平面図の一部分ＥＣは第１から第７例にしたがう等価回路ＢＬＫａ１〜ＢＬＫａ７の中で１つに対応することができる。
【０２８０】
図５１は図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つのメモリブロックＢＬＫｅの一部を示す第５例にしたがう平面図である。図５２は図５１のXXXXXII−XXXXXII’線に沿う斜視断面図を示す。図５３は図５１のXXXXXII−XXXXXII’線に沿う断面図を示す。
【０２８１】
図５１から図５３を参照すれば、基板１１１の上に、第１方向に沿って伸張される第１から第４上部導電物質ＣＭＵ１〜ＣＭＵ４と第５から第８上部導電物質ＣＭＵ５〜ＣＭＵ８とが提供される。第１から第４上部導電物質ＣＭＵ１〜ＣＭＵ４は基板１１１と垂直になる方向に積層され、基板１１１と垂直になる方向に互いに離隔される。第５から第８上部導電物質ＣＭＵ５〜ＣＭＵ８は基板１１１と垂直になる方向に積層され、基板１１１と垂直になる方向に互いに離隔される。第１から第４上部導電物質ＣＭＵ１〜ＣＭＵ４と第５から第８上部導電物質ＣＭＵ５〜ＣＭＵ８は第２方向に沿って互いに離隔される。
【０２８２】
第１から第４上部導電物質ＣＭＵ１〜ＣＭＵ４と第５から第８上部導電物質ＣＭＵ５〜ＣＭＵ８との間に、第１方向に沿って伸張される第１ａ及び第１ｂ下部導電物質ＣＭＤ１ａ、ＣＭＤ１ｂ、及び第２から第４下部導電物質ＣＭＤ２〜ＣＭＤ４が提供される。第２から第４下部導電物質ＣＭＤ２〜ＣＭＤ４は基板１１１と垂直になる方向に積層され、基板１１１と垂直になる方向に互いに離隔される。第２下部導電物質ＣＭＤ２の上に、第１ａ及び第１ｂの下部導電物質ＣＭＤ１ａ、ＣＭＤ１ｂが提供される。第１ａ及び第１ｂの下部導電物質ＣＭＤ１ａ、ＣＭＤ１ｂは第２方向に沿って互いに離隔される。
【０２８３】
基板１１１と垂直になる方向に第１から第４上部導電物質ＣＭＵ１〜ＣＭＵ４、又は第５から第８上部導電物質ＣＭＵ５〜ＣＭＵ８を貫通して基板１１１と接触する複数の上部ピラーＰＬＵが形成される。第１上部導電物質ＣＭＵ１で、上部ピラーは第１方向に沿って１列に配置され、第１方向に沿って互いに離隔される。第８上部導電物質ＣＭＵ８で、上部ピラーは第１方向に沿って１列に配置され、第１方向に沿って互いに離隔される。
【０２８４】
複数の上部ピラーＰＬＵは情報格納膜１１６及びチャンネル膜１１４を含む。情報格納膜１１６は電荷を捕獲又は流出することによって、情報を格納できる。情報格納膜１１６はトンネルリング絶縁膜、電荷捕獲膜、及びブロッキング絶縁膜を包含できる。
【０２８５】
チャンネル膜１１４は複数の上部ピラーＰＬＵの垂直ボディーとして動作できる。チャンネル膜１１４は真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を包含できる。チャンネル膜１１４は基板１１１と同一の導電形（例えば、Ｐ導電形）を有する半導体を包含できる。
【０２８６】
基板１１１と垂直になる方向に第２から第４下部導電物質ＣＭＤ２〜ＣＭＤ４、及び第１ａ又は第１ｂの下部導電物質ＣＭＤ１ａ又はＣＭＤ１ｂを貫通して基板１１１と接触する複数の下部ピラーＰＬＤが形成される。第１ａの下部導電物質ＣＭＤ１ａで、下部ピラーは第１方向に沿って１列に配置され、第１方向に沿って互いに離隔される。第１ｂの下部導電物質ＣＭＤ１ｂで、下部ピラーは第１方向に沿って１列に配置され、第１方向に沿って互いに離隔される。
【０２８７】
複数の下部ピラーＰＬＤは情報格納膜１１６及びチャンネル膜１１４を含む。情報格納膜１１６は電荷を捕獲又は流出することによって、情報を格納できる。情報格納膜１１６はトンネルリング絶縁膜、電荷捕獲膜、及びブロッキング絶縁膜を包含できる。
【０２８８】
チャンネル膜１１４は複数の下部ピラーＰＬＤの垂直ボディーとして動作できる。チャンネル膜１１４は真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を包含できる。チャンネル膜１１４は基板１１１と同一の導電形（例えば、Ｐ導電形）を有する半導体を包含できる。
【０２８９】
基板１１１に複数のパイプラインコンタクトＰＣが提供される。パイプラインコンタクトＰＣはビットラインＢＬの方向に伸張されて、第１上部導電物質ＣＭＵ１に形成された上部ピラーの下部面、及び第１ａ下部導電物質ＣＭＤ１ａに形成された下部ピラーＰＬＤの下部面を互いに連結する。パイプラインコンタクトＰＣはビットラインＢＬの方向に伸張されて、第８上部導電物質ＣＭＵ８に形成された上部ピラーの下部面、及び第１ｂの下部導電物質ＣＭＤ１ｂに形成された下部ピラーＰＬＤの下部面を互いに連結する。
【０２９０】
例示的に、パイプラインコンタクトＰＣはチャンネル膜１１４及び情報格納膜１１６を包含できる。パイプラインコンタクトＰＣのチャンネル膜１１４は上部ピラーＰＬＵのチャンネル膜１１４と下部ピラーＰＬＤのチャンネル膜とを互いに連結することができる。パイプラインコンタクトＰＣの情報格納膜１１６は上部ピラーＰＬＵの情報格納膜１１６と下部ピラーＰＬＤの情報格納膜１１６とを互いに連結することができる。
【０２９１】
下部ピラーＰＬＤの上に、第１方向に沿って伸張される共通ソース領域ＣＳＲが提供され得る。共通ソース領域ＣＳＲは第１方向に沿って伸張されて複数の下部ピラーＰＬＤに連結され得る。共通ソース領域ＣＳＲは共通ソースラインＣＳＬを形成できる。共通ソース領域ＣＳＲは金属物質を包含できる。共通ソース領域ＣＳＲは基板１１１と異なる導電形を有することができる。
【０２９２】
上部ピラーＰＬＵの上にドレーン３２０が提供され得る。ドレーン３２０は基板１１１と異なる導電形（例えば、Ｎ導電形）を有する半導体物質を包含できる。ドレーン３２０の上にビットラインＢＬが形成される。ビットラインＢＬは第１方向に沿って互いに離隔される。ビットラインＢＬは第２方向に沿って伸張されて、複数のドレーン３２０に連結される。
【０２９３】
例示的に、ビットラインＢＬとドレーン３２０、及び共通ソース領域ＣＳＲと下部ピラーＰＬＤとはコンタクトプラグを通じて連結され得る。
【０２９４】
１つのパイプラインコンタクトを通じて連結された１つの下部ピラーと１つの上部ピラーとは１つのセルストリングを構成することができる。
【０２９５】
例示的に、図４３から図４５を参照して説明されたように、上部ピラーＰＬＵ及び下部ピラーＰＬＤは第１方向に沿ってジグザグ形態に配置され得る。
【０２９６】
図５１の平面図の一部分ＥＣは第１から第７例にしたがう等価回路ＢＬＫａ１〜ＢＬＫａ７の中で１つに対応することができる。
【０２９７】
図５４は図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つのメモリブロックＢＬＫｆの一部を示す第６例にしたがう平面図である。図５５は図５４のXXXXXV−XXXXXV’線に沿う斜視断面図の第１例を示す。図５６は図５４のXXXXXV−XXXXXV’線に沿う断面図の第１例を示す。
【０２９８】
図５４から図５６を参照すれば、基板１１１に共通ソース領域ＣＳＲが形成される。例示的に、共通ソース領域ＣＳＲは１つのドーピング領域であり得る。共通ソース領域ＣＳＲは共通ソースラインＣＳＬを構成することができる。
【０２９９】
共通ソース領域ＣＳＲ上に、基板１１１と垂直になる方向に積層され、基板１１１と垂直になる方向に互いに離隔された第１から第８導電物質ＣＭ１〜ＣＭ８が形成される。第１から第８導電物質ＣＭ１〜ＣＭ８の中でストリング選択トランジスターＳＳＴを構成する導電物質はストリング選択ラインカット（ＳＳＬ Ｃｕｔ）によって分離され得る。ストリング選択ラインカット（ＳＳＬ Ｃｕｔ）は第１方向に沿って伸張され、第２方向に沿って互いに離隔され得る。ストリング選択トランジスターＳＳＴを構成しない導電物質は共通ソース領域ＣＳＲの上で第１及び第２方向に沿って伸張されるプレート（ｐｌａｔｅ）形態を有することができる。
【０３００】
例示的に、第１から第７導電物質ＣＭ１〜ＣＭ７はプレート形態を有し、第８導電物質ＣＭ８はストリング選択ラインカット（ＳＳＬ Ｃｕｔ）によって分離され得る。第８導電物質ＣＭ８は共通ソース領域ＣＳＲの上で第１方向に沿って伸張され、第２方向に沿って互いに離隔され得る。
【０３０１】
第１から第８導電物質ＣＭ１〜ＣＭ８で、基板１１１と垂直になる方向に第１から第８導電物質ＣＭ１〜ＣＭ８を貫通して共通ソース領域ＣＳＲと接触する複数のピラーＰＬが提供される。第８導電物質ＣＭ８の中で１つの導電物質で、第１方向に沿って１列のピラーＰＬが提供され得る。ピラーＰＬは情報格納膜１１６、チャンネル膜１１４、及び内部物質１１５を包含できる。
【０３０２】
情報格納膜１１６は電荷を捕獲又は流出することによって、情報を格納できる。情報格納膜１１６はトンネルリング絶縁膜、電荷捕獲膜、及びブロッキング絶縁膜を包含できる。チャンネル膜１１４は複数のピラーＰＬの垂直ボディーとして動作できる。チャンネル膜１１４は真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を包含できる。チャンネル膜１１４は基板１１１と同一の導電形（例えば、Ｐ導電形）を有する半導体を包含できる。内部物質１１５は絶縁物質又はエアーギャップ（ａｉｒ ｇａｐ）を包含できる。
【０３０３】
例示的に、図３９及び図４０を参照して説明されたように、ピラーＰＬは下部ピラー及び上部ピラーで構成され得る。図４３から図４５を参照して説明されたように、ピラーＰＬは第１方向に沿ってジグザグ形態に配置され得る。
【０３０４】
図５４の平面図の一部分ＥＣの第１例にしたがう等価回路ＢＬＫｆ１が図５７に図示されている。図５４から図５７を参照すれば、ピラーＰＬと基板１１１との間に共通ソース領域ＣＳＲが形成される。
【０３０５】
チャンネル膜１１４はＰ導電形を有し得り、共通ソース領域ＣＳＲはＮ導電形を有することができる。チャンネル膜１１４の中で接地選択トランジスターＧＳＴに対応する部分はＰ導電形を有することができ、共通ソース領域ＣＳＲはＮ導電形を有することができる。即ち、チャンネル膜１１４と共通ソース領域ＣＳＲとはＰＮ接合を形成できる。したがって、ピラーＰＬによって構成されるセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２と共通ソース領域ＣＳＲによって構成される共通ソースラインＣＳＬの間にダイオードＤが形成され得る。ダイオードＤが提供されることを除外すれば、等価回路ＢＬＫｆ１は図７を参照して説明された等価回路ＢＬＫａ１と同一である。
【０３０６】
等価回路ＢＬＫｆ１は第２から第７例にしたがう等価回路ＢＬＫａ２〜ＢＬＫａ７のように応用され得る。
【０３０７】
図５８は図５４のXXXXXV−XXXXXV’線に沿う斜視断面図の第２例を示す。図５９は図５４のXXXXXV−XXXXXV’線に沿う断面図の第２例を示す。
【０３０８】
図５４、図５８、及び図５９を参照すれば、第１から第８導電物質ＣＭ１〜ＣＭ８の中で接地選択トランジスターＧＳＴを構成する導電物質は第１方向に沿って伸張され、第２方向に沿って互いに離隔され得る。接地選択トランジスターＧＳＴを構成する導電物質はストリング選択トランジスターＳＳＴを構成する導電物質と同一の構造を有することができる。例示的に、第１導電物質ＣＭ１は第８導電物質ＣＭ８と同一の構造を有することができる。
【０３０９】
例示的に、図３９及び図４０を参照して説明されたように、ピラーＰＬは下部ピラー及び上部ピラーで構成され得る。図４３から図４５を参照して説明されたように、ピラーＰＬは第１方向に沿ってジグザグ形態に配置され得る。
【０３１０】
図５４の平面図の一部分ＥＣの第２例にしたがう等価回路ＢＬＫｆ２が図６０に図示されている。図５４、図５８から図６０を参照すれば、セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２と共通ソースラインＣＳＬとの間にダイオードＤが形成される。接地選択トランジスターＧＳＴは複数の接地選択ラインＧＳＬ１、ＧＳＬ２に連結される。例示的に、セルストリングＣＳ１１、ＣＳ１２の接地選択トランジスターは第１接地選択ラインＧＳＬ１に連結され、セルストリングＣＳ２１、ＣＳ２２の接地選択トランジスターは第２接地選択ラインＧＳＬ２に連結される。
【０３１１】
等価回路ＢＬＫｆ２は第２から第７例にしたがう等価回路ＢＬＫａ２〜ＢＬＫａ７のように応用され得る。
【０３１２】
図６１は本発明の実施形態によるメモリシステム１０００を示すブロック図である。図６１を参照すれば、メモリシステム１０００は不揮発性メモリ装置１１００及びコントローラ１２００を含む。
【０３１３】
不揮発性メモリ装置１１００は本発明の実施形態による不揮発性メモリ装置１００〜５００の中で１つと同一の構造を有することができる。即ち、不揮発性メモリ装置１１００は基板１１１の上に提供される複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２を含み、複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２の各々は基板１１１と垂直になる方向に積層された複数のセルトランジスターＣＴを含む。不揮発性メモリ装置１１００は上述されたプログラム方法によってプログラムを遂行できる。不揮発性メモリ装置１１００は状態読出しを遂行し、状態読出し結果にしたがって再配列を考慮してプログラムを遂行できる。
【０３１４】
コントローラ１２００はホスト（Ｈｏｓｔ）及び不揮発性メモリ装置１１００に連結される。ホスト（Ｈｏｓｔ）からの要請に応答して、コントローラ１２００は不揮発性メモリ装置１１００をアクセスするように構成される。例えば、コントローラ１２００は不揮発性メモリ装置１１００の読出し、プログラム、消去、状態読出し、再配列を考慮したプログラム、及び背景（ｂａｃｋｇｒｏｕｎｄ）動作を制御するように構成される。コントローラ１２００は不揮発性メモリ装置１１００及びホスト（Ｈｏｓｔ）の間にインターフェイスを提供するように構成される。コントローラ１２００は不揮発性メモリ装置１１００を制御するためのファームウェア（ｆｉｒｍｗａｒｅ）を駆動するように構成される。
【０３１５】
コントローラ１２００は不揮発性メモリ装置１１００へ制御信号ＣＴＲＬ、コマンドＣＭＤ及びアドレスＡＤＤＲを提供するように構成される。コントローラ１２００から提供される制御信号ＣＴＲＬ、コマンドＣＭＤ、及びアドレスＡＤＤＲに応答して、不揮発性メモリ装置１１００は読出し、プログラム、状態読出し、再配列を考慮したプログラム、及び消去動作を遂行するように構成される。
【０３１６】
例示的に、コントローラ１２００はプロセシングユニット（ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、ホストインターフェイス（ｈｏｓｔ ｉｎｔｅｒｆａｃｅ）、及びメモリインターフェイス（ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ）のような構成要素をさらに包含できる。プロセシングユニットはコントローラ１２００の諸般動作を制御する。
【０３１７】
ホストインターフェイスはホスト（Ｈｏｓｔ）及びコントローラ１２００の間のデータ交換を遂行するためのプロトコルを含む。例示的に、コントローラ１２００はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ−ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ−ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｍａｌｌ ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）プロトコル、及びＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコル等のような多様なインターフェイスプロトコルの中で少なくとも１つを通じて外部（ホスト）と通信するように構成される。メモリインターフェイスは不揮発性メモリ装置１１００とインターフェイシングする。例えば、メモリインターフェイスはＮＡＮＤインターフェイス又はＮＯＲインターフェイスを含む。
【０３１８】
メモリシステム１０００はコンピューター、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピューター、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、タブレットコンピューター（ｔａｂｌｅｔ ｃｏｍｐｕｔｅｒ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ｅ−ブック（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、ＤＭＢ（Ｄｉｇｉｔａｌ Ｍｕｌｔｉｍｅｄｉａ Ｂｒｏａｄｃａｓｔｉｎｇ）再生器、３次元受像機（３−ｄｉｍｅｎｓｉｏｎａｌ ｔｅｌｅｖｉｓｉｏｎ）、デジタル音声録音機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｒｅｃｏｒｄｅｒ）、デジタル音声再生器（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル映像録画器（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル映像再生器（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタル動画録画器（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタル動画再生器（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）、データセンターを構成するストレージ、情報を無線環境で送受信できる装置、溝ネットワークを構成する多様な電子装置の中で１つ、コンピューターネットワークを構成する多様な電子装置の中で１つ、テレマティクスネットワークを構成する多様な電子装置の中で１つ、ＲＦＩＤ装置、又はコンピューティングシステムを構成する多様な構成要素の中で１つ等のような電子装置の多様な構成要素の中で１つに提供される。
【０３１９】
不揮発性メモリ装置１１００又はメモリシステム１０００は多様な形態のパッケージによって実装され得る。例えば、不揮発性メモリ装置１１００又はメモリシステム１０００はＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等のような方式にパッケージ化されて実装され得る。
【０３２０】
図６２は本発明の第１実施形態によるメモリシステム１０００のプログラム方法を示すフローチャートである。図６１及び図６２を参照すれば、Ｓ１１１０段階でコントローラ１２００は不揮発性メモリ装置１１００へプログラムコマンド及びプログラムデータを伝送することができる。プログラムデータがプログラムされるメモリセルのアドレスが共に伝送され得る。
【０３２１】
Ｓ１１２０段階で、不揮発性メモリ装置１１００は本発明の第１から第７実施形態によるプログラム方法の中で１つにしたがって消去を遂行できる。例えば、不揮発性メモリ装置１１００は状態読出しを遂行し、状態読出し結果にしたがってプログラムを遂行できる。不揮発性メモリ装置１１００はプログラムデータが最上位ビットＭＳＢデータである時、状態読出しを遂行し、状態読出し結果にしたがってプログラムを遂行できる。不揮発性メモリ装置１１００はプログラムデータが精巧なプログラムデータである時、状態読出しを遂行し、状態読出し結果にしたがってプログラムを遂行できる。不揮発性メモリ装置１１００は状態読出し結果を補助領域に格納し、必要とする時、読み出して使用することができる。不揮発性メモリ装置１１００は必要とする時、テストデータ領域から状態読出し結果を読み出して使用することができる。不揮発性メモリ装置１１００は予めプログラムされたデータとプログラムデータにしたがって再配列特性を検出（又は予測）し、それにしたがってプログラムを遂行できる。不揮発性メモリ装置１１００は予めプログラムされたデータ、プログラムデータ、次にプログラムされるデータにしたがって再配列特性を検出（又は予測）し、それにしたがってプログラムを遂行できる。
【０３２２】
図６３は本発明の第１実施形態によるメモリシステム１０００の状態読出し方法を示すフローチャートである。図６１及び図６３を参照すれば、Ｓ１２１０段階でコントローラ１２００は不揮発性メモリ装置１１００へ状態読出しコマンドを伝送することができる。状態読出しが遂行されるメモリセルのアドレスが共に伝送され得る。
【０３２３】
Ｓ１２２０段階で、不揮発性メモリ装置１１００は本発明の実施形態にしたがって（Ｓ１５１段階からＳ１５５段階）状態読出しを遂行する。
【０３２４】
Ｓ１２３０段階で、不揮発性メモリ装置１１００は状態読出し結果をコントローラ１２００へ伝送することができる。
【０３２５】
伝送された状態読出し結果に基づいて、コントローラ１２００は不揮発性メモリ装置１１００の多様な動作、例えばプログラム、読出し及び消去動作を制御することができる。
【０３２６】
コントローラ１２００は不揮発性メモリ装置１１００から予めプログラムされたデータを受信し、外部からプログラムデータ及び次にプログラムされるデータを受信し、プログラムデータのプログラムの時に使用される検証電圧のレベルを決定してプログラムデータと共に不揮発性メモリ装置１１００へ伝送することができる。
【０３２７】
図６４は図６１のメモリシステム１０００の応用例を示すブロック図である。図６４を参照すれば、メモリシステム２０００は不揮発性メモリ装置２１００及びコントローラ２２００を含む。不揮発性メモリ装置２１００は複数の不揮発性メモリチップを含む。複数の不揮発性メモリチップは複数のグループを形成する。複数の不揮発性メモリチップのグループの各々は１つの共通チャンネルを通じてコントローラ２２００と通信するように構成される。例示的に、複数の不揮発性メモリチップは第１から第ｋチャンネルＣＨ１〜ＣＨｋを通じてコントローラ２２００と通信できる。
【０３２８】
不揮発性メモリチップの各々は本発明の実施形態による不揮発性メモリ装置１００〜５００の中で１つと同一の構造を有し、同様に動作できる。即ち、不揮発性メモリ装置２１００は基板１１１の上に提供される複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２を含み、複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２各々は基板１１１と垂直になる方向に積層された複数のセルトランジスターＣＴを含む。不揮発性メモリ装置２１００は本発明の実施形態にしたがって状態読出しを遂行し、その結果にしたがって再配列を考慮してプログラムを遂行できる。コントローラ２２００は本発明の実施形態にしたがって状態読出し及びそれにしたがうプログラムを遂行するように不揮発性メモリ装置２１００を制御することができる。コントローラ２２００は本発明の実施形態にしたがって状態読出しを遂行するように不揮発性メモリ装置２１００を制御し、状態読出し結果を受信して不揮発性メモリ装置２１００の動作を制御することができる。
【０３２９】
図６４で、１つのチャンネルに複数の不揮発性メモリチップが連結されると説明された。しかし、１つのチャンネルに１つの不揮発性メモリチップが連結されるようにメモリシステム２０００が変形され得る。
【０３３０】
図６５は本発明の実施形態によるメモリカード３０００を示す。図６５を参照すれば、メモリカード３０００は不揮発性メモリ装置３１００、コントローラ３２００、及びコネクター３３００を含む。
【０３３１】
不揮発性メモリ装置３１００は本発明の実施形態による不揮発性メモリ装置１００〜５００の中で１つと同一の構造を有し、同様に動作できる。即ち、不揮発性メモリ装置３１００は基板１１１の上に提供される複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２を含み、複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２の各々は基板１１１と垂直になる方向に積層された複数のセルトランジスターＣＴを含む。不揮発性メモリ装置３１００は本発明の実施形態にしたがって状態読出しを遂行し、その結果にしたがって再配列を考慮してプログラムを遂行できる。コントローラ３２００は本発明の実施形態にしたがって状態読出し及びそれにしたがうプログラムを遂行するように不揮発性メモリ装置３１００を制御することができる。コントローラ３２００は本発明の実施形態にしたがって状態読出しを遂行するように不揮発性メモリ装置３１００を制御し、状態読出し結果を受信して不揮発性メモリ装置３１００の動作を制御することができる。
【０３３２】
コネクター３３００はメモリカード３０００とホストを電気的に連結することができる。
【０３３３】
メモリカード３０００はＰＣカードＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ(登録商標)カード（ＣＦ）、スマトメディアカード（ＳＭ、ＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーサルフラッシュ記憶装置（ＵＦＳ）等のようなメモリカードを構成することができる。
【０３３４】
図６６は本発明の実施形態によるソリッドステートドライブ４０００（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）を示す。図６６を参照すれば、ソリッドステートドライブ４０００は複数の不揮発性メモリ装置４１００、コントローラ４２００、及びコネクター４３００を含む。
【０３３５】
不揮発性メモリ装置４１００の各々は本発明の実施形態による不揮発性メモリ装置１００〜５００の中で１つと同一の構造を有し、同様に動作できる。即ち、不揮発性メモリ装置４１００の各々は基板１１１の上に提供される複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２を含み、複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２の各々は基板１１１と垂直になる方向に積層された複数のセルトランジスターＣＴを含む。不揮発性メモリ装置２１００は本発明の実施形態にしたがって状態読出しを遂行し、その結果にしたがって再配列を考慮してプログラムを遂行できる。コントローラ２２００は本発明の実施形態にしたがって状態読出し及びそれにしたがうプログラムを遂行するように不揮発性メモリ装置２１００を制御することができる。コントローラ２２００は本発明の実施形態にしたがって状態読出しを遂行するように不揮発性メモリ装置２１００を制御し、状態読出し結果を受信して不揮発性メモリ装置２１００の動作を制御することができる。
【０３３６】
コネクター４３００はソリッドステートドライブ４０００とホストを電気的に連結することができる。
図６７は本発明の実施形態によるコンピューティングシステム５０００を示すブロック図である。図６７を参照すれば、コンピューティングシステム５０００は中央処理装置５１００、ＲＡＭ５２００（ＲＡＭ、Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、使用者インターフェイス５３００、モデム５４００、及びメモリシステム５６００を含む。
【０３３７】
メモリシステム５６００はシステムバス５５００を通じて、中央処理装置５１００、ＲＡＭ５２００、使用者インターフェイス５３００、及びモデム５４００に電気的に連結される。使用者インターフェイス５３００を通じて提供されるか、或いは中央処理装置５１００によって処理されたデータはメモリシステム５６００に格納される。
【０３３８】
メモリシステム５６００は不揮発性メモリ装置５６１０及びコントローラ５６２０を含む。メモリシステム５６００は本発明の実施形態によるメモリシステム１０００、２０００、メモリカード３０００、又はソリッドステートドライブ４０００であり得る。
【０３３９】
本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲と技術的思想から逸脱しない限度内で様々な変形が可能である。したがって、本発明の範囲は上述した実施形態に限定されて定められるべきではなく、後述する特許請求の範囲のみならずこの発明の特許請求範囲と均等なもの等によって定まれるべきである。
【符号の説明】
【０３４０】
１００、２００、３００、４００、５００ ・・・不揮発性メモリ装置
１１０、２１０、３１０、４１０、５１０ ・・・メモリセルアレイ
１２０、２２０、３２０、４２０、５２０ ・・・アドレスデコーディング部
１３０、２３０、３３０、４３０、５３０ ・・・ページバッファ部
１４０、２４０、３４０、４４０、５４０ ・・・データ入出力部
１５０、２５０、３５０、４５０、５５０ ・・・電圧生成部
１６０、２６０、３６０、４６０、５６０ ・・・制御部
ＢＬＫ１〜ＢＬＫｚ ・・・メモリブロック
１１１ ・・・基板
１１２、１１２ａ ・・・絶縁物質
ＰＬ、ＰＬａ、ＰＬｂ ・・・ピラー
１１４、１１４ａ、１１４ｂ ・・・チャンネル膜
１１５、１１５ａ、１１５ｂ ・・・内部物質
１１６ ・・・情報格納膜
１１７〜１１９ ・・・第１から第３サブ絶縁膜
ＣＭ１〜ＣＭ８ ・・・第１から第８導電物質
ＣＴ ・・・セルトランジスター
ＷＬ Ｃｕｔ ・・・ワードラインカット
ＣＳＲ ・・・共通ソース領域
３２０ ・・・ドレーン
ＢＬ、ＢＬ１、ＢＬ２ ・・・ビットライン
ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２ ・・・セルストリング
ＧＳＴ、ＧＳＴａ、ＧＳＴｂ ・・・接地選択トランジスター
ＧＳＬ、ＧＳＬ１、ＧＳＬ２ ・・・接地選択ライン
ＭＣ１〜ＭＣ６ ・・・メモリセル
ＷＬ１〜ＷＬ６ ・・・ワードライン
ＣＳＬ ・・・共通ソースライン
ＳＳＴ、ＳＳＴａ、ＳＳＴｂ ・・・ストリング選択トランジスター
ＳＳＬ１、ＳＳＬ２、ＳＳＬ１ａ、ＳＳＬ１ｂ、ＳＳＬ２ａ、ＳＳＬ２ｂ ・・・ストリング選択ライン
ＢＬＫａ１〜ＢＬＫ７ ・・・等価回路
ＩＭ ・・・絶縁物質
ＣＭＵ１〜ＣＭＵ８ ・・・上部導電物質
ＣＭＤ１ａ、ＣＭＤ１ｂ、ＣＭＤ２〜ＣＭＤ４ ・・・下部導電物質
ＰＬＵ ・・・上部ピラー
ＰＬＤ ・・・下部ピラー
Ｄ ・・・ダイオード
１０００、２０００ ・・・メモリシステム
３０００ ・・・メモリカード
４０００ ・・・ソリッドステートドライブ
５０００ ・・・コンピューティングシステム
【技術分野】
【０００１】
本発明は半導体メモリに関し、さらに詳細には不揮発性メモリ装置、不揮発性メモリ装置のプログラム方法、不揮発性メモリ装置を含むメモリシステムに関する。
【背景技術】
【０００２】
半導体メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）はシリコン（Ｓｉ、ｓｉｌｉｃｏｎ）、ゲルマニウム（Ｇｅ、Ｇｅｒｍａｎｉｕｍ）、ヒ化ガリウム（ＧａＡｓ、ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅ）、リン化インジウム（ＩｎＰ、ｉｎｄｉｕｍ ｐｈｏｓｐｉｄｅ）等のような半導体を利用して具現される記憶装置である。半導体メモリ装置は大きく揮発性メモリ装置（Ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と不揮発性メモリ装置（Ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）とに区分される。
【０００３】
揮発性メモリ装置は電源供給が遮断されれば、格納されたデータが消滅されるメモリ装置である。揮発性メモリ装置にはＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等がある。不揮発性メモリ装置は電源供給が遮断されても格納されたデータを維持するメモリ装置である。不揮発性メモリ装置としてはＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、フラッシュメモリ装置、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ(登録商標)（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ(登録商標)（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）等がある。フラッシュメモリ装置は大きくＮＯＲタイプとＮＡＮＤタイプとに区分される。
【０００４】
最近に、半導体メモリ装置の集積度を向上させるために、３次元構造を有する半導体メモリ装置が研究されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国特許出願公開第１０−２０１０−０００６７１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は向上された信頼性を有する不揮発性メモリ装置、不揮発性メモリ装置のプログラム方法、不揮発性メモリ装置を含むメモリシステムを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の実施形態による不揮発性メモリ装置のプログラム方法は、（ａ）第１メモリセルトランジスターの閾値電圧がプログラム状態から移動する傾向を判別する段階と、（ｂ）前記判別結果に応答して、複数の検証電圧の中で第１検証電圧を選択する段階と、（ｃ）前記第１メモリセルトランジスターの閾値電圧が変化するように前記第１メモリセルトランジスターをプログラムする段階と、を含み、前記プログラムする段階（ｃ）は前記第１メモリセルトランジスターの閾値電圧が十分に変化されたかを前記第１検証電圧を利用して検証する段階を含み、前記判別する段階（ａ）は前記第１メモリセルトランジスターの閾値電圧の第１範囲からの変化を判別する段階を含む。
【０００８】
実施形態として、（ｄ）前記第１メモリセルトランジスターの閾値電圧が前記第１範囲内に変化するように前記第１メモリセルトランジスターをプログラムする段階をさらに含む。
【０００９】
実施形態として、前記プログラムする段階（ｃ）は前記第１メモリセルトランジスターの閾値電圧をデータの少なくとも第１ビット及び第２ビットを示す第２範囲に変化段階を含む。
【００１０】
実施形態として、前記第１メモリセルトランジスターは直列連結されてＮＡＮＤストリングを形成する複数のメモリトランジスターの中で１つであり、前記第１メモリセルトランジスターを検証する動作は前記第１検証電圧を前記第１メモリセルトランジスターに連結されたワードラインへ印加する動作を含む。
【００１１】
実施形態として、前記メモリ装置はワードライン及び第２メモリセルトランジスターを含み、前記第１メモリセルトランジスターは前記第２メモリセルトランジスターと共に前記ワードラインに連結され、前記プログラム方法は、（ｅ）前記第２メモリセルトランジスターの閾値電圧がプログラム状態から変化する傾向を判別する段階と、（ｆ）前記判別結果（ｅ）に応答して、複数の検証電圧の中で前記第１検証電圧と異なる第２検証電圧を選択する段階と、を含み、前記プログラムする段階（ｃ）は前記第２メモリセルトランジスターをプログラムして、前記第２メモリセルトランジスターの閾値電圧をデータの少なくともその他の第１ビット及び第２ビットを示す前記第２範囲に変化する段階及び前記第２メモリセルトランジスターの閾値電圧が十分に変化されたかを前記第２検証電圧を利用して検証する段階を含み、前記判別する段階（ｅ）は前記第２メモリセルトランジスターの閾値電圧が前記第１範囲から変化するかを判別する段階を含む。
【００１２】
実施形態として、前記プログラムする段階（ｄ）は前記第２メモリセルトランジスターの閾値電圧が前記第１範囲に属するように前記第２メモリセルトランジスターをプログラムする段階を含む。
【００１３】
実施形態として、前記プログラムする段階（ｃ）は、（ｉ）前記第１及び第２メモリセルトランジスターの閾値電圧が変化するように前記ワードラインへプログラムパルスを印加する段階と、（ｉｉ）前記第１メモリセルトランジスターの閾値電圧が十分に変化されたかを検証するために前記ワードラインへ前記第１検証電圧を印加する段階と、（ｉｉｉ）前記第２メモリセルトランジスターの閾値電圧が十分に変されたかを検証するために前記ワードラインへ前記第２検証電圧を印加する段階を含む。
【００１４】
実施形態として、前記プログラムパルスを印加する段階（ｉ）、第１検証電圧を印加する段階（ｉｉ）及び第２検証電圧を印加する段階（ｉｉｉ）は、前記第１及び第２メモリセルトランジスターの中で少なくとも１つの閾値電圧が十分に変化されなければ、少なくとも数回反復される。
【００１５】
実施形態として、前記第１範囲は前記第１メモリセルトランジスターを前記データの第２ビットにプログラムする前に前記データの第１ビットの閾値電圧値を示す。
【００１６】
実施形態として、前記プログラムする段階（ｃ）は、（ｉ）前記第１メモリセルトランジスターの閾値電圧が変化するように前記ワードラインへプログラムパルスを印加する段階と、（ｉｉ）前記第１メモリセルトランジスターの閾値電圧が少なくとも中間レベルに増加されたかを検証するために前記ワードラインへ中間検証電圧を印加する段階と、前記メモリセルトランジスターの閾値電圧が前記第１範囲外に変化したことを判定（ａ）した後に、（ｉｉｉ）前記第１メモリセルトランジスターの閾値電圧を変化するために前記ワードラインへプログラムパルスを印加する段階と、（ｉｖ）前記第１メモリセルトランジスターの閾値電圧が十分に変化するかを判別するために前記第１検証電圧を前記ワードラインへ印加する段階と、を含む。
【００１７】
本発明の実施形態による不揮発性メモリ装置は、複数のビットラインと、複数のワードラインと、各メモリセルストリングが各ビットラインに連結され、互いに異なるメモリセルストリングのメモリセルが各ワードラインに連結され、垂直に積層されたメモリセルを含む複数のメモリセルストリングを含む複数のメモリセルの３次元アレイと、対応するビットラインに連結される複数のデータラッチ及び第２ラッチを含むページバッファと、プログラム電圧を生成するように構成される電圧生成器と、アドレスをデコーディングし、ワードラインを選択するように構成される行デコーダーと、各プログラムループが前記行デコーダーによって選択されたワードラインへプログラムパルスを印加し、前記選択されたワードラインに連結されたメモリセルの第１行目の各プログラムレベルを検証する複数の順次的検証動作を含み、複数のプログラムループを遂行することを含むプログラム動作を制御するように構成される制御ロジックと、を含み、前記ページバッファのデータラッチは対応するデータラッチに連結されたビットラインに連結されたメモリセルの第１行目のプログラム動作を禁止又は許容するように構成され、前記第２ラッチはプログラムループの前記複数の検証動作の各々に対応する複数の検証結果の中で１つを選択するように構成される。
【００１８】
実施形態として、前記制御ロジックはプログラム動作を制御して、前記第１行目のメモリセルの各々のメモリセル特性を複数のプログラム状態の中で１つに調節するように構成され、各プログラム状態は１つ又はその以上のデータビットの互いに異なるデータセットを示す。
【００１９】
実施形態として、前記制御ロジックは複数のプログラムループを遂行するように構成され、各プログラムループは前記プログラム状態の中で少なくとも１つに複数の検証動作を遂行するすることを含む。
【００２０】
実施形態として、前記第２ラッチは再配列ラッチであり、前記メモリセルの第１行目の電荷再配列特性を示し、前記再配列ラッチに連結されたビットラインに対応する再配列データを格納するように構成される。
【００２１】
実施形態として、前記メモリセルの第１行目に最下位ビット及び追加ビットをプログラムする時、前記制御ロジックは、前記メモリセルの第１行目の最下位ビットプログラム状態の状態読出し動作を遂行して前記複数の検証結果の中で１つを選択するのに効果的に対応する再配列データを生成し、対応する再配列ラッチに格納するように構成される。
【００２２】
実施形態として、前記制御ロジックは、前記選択されたワードラインへ第１読出し電圧を印加する第１読出し動作及び前記選択されたワードラインへ前記第１読出し電圧より高い第２読出し電圧を印加する第２読出し動作を含む、第１プログラム状態の状態読出し動作を遂行するように構成され、前記第１及び第２読出し電圧は前記第１プログラム状態を示す閾値電圧範囲内の振幅（ｍａｇｎｉｔｕｄｅ）を有し、前記再配列ラッチの再配列データは前記状態読出し動作の結果の情報を含む。
【００２３】
実施形態として、前記制御ロジックは、上昇する閾値電圧電荷再配列特性を有する前記第１行目のメモリセルを前記第２読出し電圧より高い閾値電圧を有するメモリセルと判別し、下降する閾値電圧電荷再配列特性を有する前記第１行目のメモリセルを前記第１読出し電圧より低い閾値電圧を有するメモリセルと判別する。
【００２４】
実施形態として、前記制御ロジックは、上昇する電荷再配列特性を有することと判別されたメモリセルが第２プログラム状態にプログラムなるように第１検証電圧の検証結果を選択し、そして下降する電荷再配列特性を有することと判別されたメモリセルが第２プログラム状態にプログラムされるように第１検証電圧より高い第２検証電圧の検証結果を選択するように、前記再配列ラッチにデータを格納するように構成される。
【００２５】
実施形態として、前記制御ロジックは、前記選択されたワードラインに連結された前記メモリセルの第１行目が前記第１プログラム状態にプログラムされた後、前記状態読出し動作の結果の機能、及び前記選択されたワードラインに隣接するワードラインのメモリセルのプログラム動作の機能として、前記再配列ラッチに格納される前記再配列データを生成するように構成される。
【００２６】
実施形態として、前記制御ロジックは、前記状態読出し動作の結果の機能、及び前記選択されたワードラインのメモリセル及び前記隣接するワードラインのメモリセルの中で隣接するメモリの間の閾値電圧差異の機能として、前記再配列ラッチに格納される前記再配列データを生成するように構成される。
【発明の効果】
【００２７】
本発明によれば、電荷の再配列を考慮して状態読出し（ｓｔａｔｅ ｒｅａｄ）が遂行され、状態読出しの結果にしたがって互いに異なるレベルを有する複数の検証電圧を利用して１つのプログラム状態がプログラムされる。したがって、電荷の再配列が進行されてもデータを維持する向上された信頼性を有する不揮発性メモリ装置、不揮発性メモリ装置のプログラム方法、不揮発性メモリ装置を含むメモリシステムが提供される。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１実施形態による不揮発性メモリ装置を示すブロック図である。
【図２】図１のメモリセルアレイを示すブロック図である。
【図３】図２のメモリブロックの中で１つのメモリブロックの一部を示す第１例にしたがう平面図である。
【図４】図３のIV−IV’線に沿う斜視断面図の第１例を示す。
【図５】図４のIV−IV’線に沿う断面図の第１例を示す。
【図６】図５のセルトランジスターの中で１つを示す拡大図である。
【図７】図３の平面図の一部分の第１例にしたがう等価回路を示す回路図である。
【図８Ａ】電荷再配列現象を示す。
【図８Ｂ】電荷再配列現象を示す。
【図８Ｃ】電荷再配列現象を示す。
【図８Ｄ】電荷再配列現象を示す。
【図９】本発明の第１実施形態によるプログラム方法を示すフローチャートである。
【図１０】メモリセルに最下位ビットデータがプログラムされる時、メモリセルの閾値電圧散布を示す図面である。
【図１１】図９の状態読出しを遂行する方法を詳細に示すフローチャートである。
【図１２】図１１の状態読出しが遂行される方法を示す図面である。
【図１３】図９のプログラムデータをメモリセルにプログラムする方法を詳細に示すフローチャートである。
【図１４】図１３のプログラム方法によってプログラムされるメモリセルの閾値電圧散布を示す図面である。
【図１５】図１４のようにプログラムされたメモリセルで電荷の再配列にしたがう閾値電圧の変化を示す図面である。
【図１６】図１３及び図１４のプログラムする方法によって選択されたワードラインへ印加される電圧を示すタイミング図の第１例を示す。
【図１７】図１３及び図１４のプログラムする方法によって選択されたワードラインへ印加される電圧を示すタイミング図の第２例を示す。
【図１８】図１３のプログラム方法によって、プログラムされるメモリセルの閾値電圧散布の応用例を示す図面である。
【図１９】図１３のプログラム方法によって、プログラムされるメモリセルの閾値電圧散布の他の応用例を示す図面である。
【図２０】本発明の第２実施形態による不揮発性メモリ装置を示すブロック図である。
【図２１】本発明の第２実施形態によるプログラム方法を示すフローチャートである。
【図２２Ａ】図２１のプログラム方法にしたがうメモリセルの閾値電圧散布を示す図面である。
【図２２Ｂ】粗いプログラム状態の精巧なプログラムと連関された例を示す。
【図２３】本発明の第３実施形態による不揮発性メモリ装置を示すブロック図である。
【図２４】本発明の第３実施形態によるプログラム方法を示すフローチャートである。
【図２５】本発明の第４実施形態による不揮発性メモリ装置を示すフローチャートである。
【図２６】本発明の第４実施形態によるプログラム方法を示すフローチャートである。
【図２７】本発明の第５実施形態によるプログラム方法を示すフローチャートである。
【図２８】本発明の第６実施形態によるプログラム方法を示すフローチャートである。
【図２９】本発明の第７実施形態によるプログラム方法を示すフローチャートである。
【図３０Ａ】図２９のプログラム方法によって選択されたワードラインへ印加される電圧を示すタイミング図である。
【図３０Ｂ】図２９のプログラム方法及び図３０Ａの電圧印加にしたがうメモリセルの閾値電圧散布の変化を示すグラフである。
【図３１】図３の平面図の一部分の第２例にしたがう等価回路を示す回路図である。
【図３２】図３の平面図の一部分の第３例にしたがう等価回路を示す回路図である。
【図３３】図３の平面図の一部分の第４例にしたがう等価回路を示す回路図である。
【図３４】図３の平面図の一部分の第５例にしたがう等価回路を示す回路図である。
【図３５】図３の平面図の一部分の第６例にしたがう等価回路を示す回路図である。
【図３６】図３の平面図の一部分の第７例にしたがう等価回路を示す回路図である。
【図３７】図３のIV−IV’線に沿う斜視断面図の第２例を示す。
【図３８】図３のIV−IV’線に沿う断面図の第２例を示す。
【図３９】図３のIV−IV’線に沿う斜視断面図の第３例を示す。
【図４０】図３のIV−IV’線に沿う断面図の第３例を示す。
【図４１】図３のIV−IV’線に沿う斜視断面図の第４例を示す。
【図４２】図３のIV−IV’線に沿う断面図の第４例を示す。
【図４３】図２のメモリブロックの中で１つのメモリブロックの一部を示す第２例にしたがう平面図である。
【図４４】図４３のXXXXIV−XXXXIV’線に沿う斜視断面図を示す。
【図４５】図４３のXXXXIV−XXXXIV’線に沿う断面図を示す。
【図４６】図２のメモリブロックの中で１つのメモリブロックの一部を示す第３例にしたがう平面図である。
【図４７】図４６のXXXXVII−XXXXVII’線に沿う斜視断面図を示す。
【図４８】図４６のXXXXVII−XXXXVII’線に沿う断面図を示す。
【図４９】図２のメモリブロックの中で１つのメモリブロックの一部を示す第４例にしたがう平面図である。
【図５０】図４９のXXXXX−XXXXX’線に沿う斜視断面図を示す。
【図５１】図２のメモリブロックの中で１つのメモリブロックの一部を示す第５例にしたがう平面図である。
【図５２】図５１のXXXXXII−XXXXXII’線に沿う斜視断面図を示す。
【図５３】図５１のXXXXXII−XXXXXII’線に沿う断面図を示す。
【図５４】図２のメモリブロックの中で１つのメモリブロックの一部を示す第６例にしたがう平面図である。
【図５５】図５４のXXXXXV−XXXXXV’線に沿う斜視断面図の第１例を示す。
【図５６】図５４のXXXXXV−XXXXXV’線に沿う断面図の第１例を示す。
【図５７】図５４の平面図の一部分の第１例にしたがう等価回路を示す回路図である。
【図５８】図５４のXXXXXV−XXXXXV’線に沿う斜視断面図の第２例を示す。
【図５９】図５４のXXXXXV−XXXXXV’線に沿う断面図の第２例を示す。
【図６０】図５４の平面図の一部分の第２例にしたがう等価回路を示す回路図である。
【図６１】本発明の実施形態によるメモリシステムを示すブロック図である。
【図６２】本発明の第１実施形態によるメモリシステムのプログラム方法を示すフローチャートである。
【図６３】本発明の第１実施形態によるメモリシステムの状態読出し方法を示すフローチャートである。
【図６４】図６１のメモリシステムの応用例を示すブロック図である。
【図６５】本発明の実施形態によるメモリカードを示す。
【図６６】本発明の実施形態によるソリッドステートドライブを示す。
【図６７】本発明の実施形態によるコンピューティングシステムを示すブロック図である。
【発明を実施するための形態】
【００２９】
以下で、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるするように詳細に説明するために、本発明の実施形態を添付されたの図面を参照して説明する。
【００３０】
‘選択されたメモリブロック’は複数のメモリブロックの中でプログラム、読出し又は消去のために選択されたメモリブロックを示す。‘選択されたサブブロック’は１つのメモリブロックの複数のサブブロックの中でプログラム、読出し、又は消去のために選択されたサブブロックを示す。
【００３１】
‘選択されたビットライン’又は‘選択された複数のビットライン’は複数のビットラインの中でプログラム又は読出しの対象になるセルトランジスターに連結されたビットライン又は複数のビットラインを示す。‘非選択されたビットライン’又は‘非選択されたビットライン’は複数のビットラインの中でプログラム禁止又は読出し禁止の 対象になるセルトランジスターに連結されたビットライン又はビットラインを示す。
【００３２】
‘選択されたストリング選択ライン’は複数のストリング選択ラインの中でプログラム又は読出しの対象になるセルトランジスターを含むセルストリングに連結されたストリング選択ラインを示す。‘非選択されたストリング選択ライン’又は‘非選択された複数のストリング選択ライン’は複数のストリング選択ラインの中で選択されたストリング選択ラインを除外した残りのストリング選択ライン又は複数の残りのストリング選択ラインを示す。‘選択されたストリング選択トランジスター’は選択されたストリング選択ラインに連結された複数のストリング選択トランジスターを示す。‘非選択された複数のストリング選択トランジスター’は非選択されたストリング選択ライン又は非選択された複数のストリング選択ラインに連結されたストリング選択トランジスターを示す。
【００３３】
‘選択された接地選択ライン’は複数の接地選択ラインの中でプログラム又は読出しの対象になるセルトランジスターを含むセルストリングに連結された接地選択ラインを示す。‘非選択された接地選択ライン’は複数の接地選択ラインの中で選択された接地選択ラインを除外した残りの接地選択ライン又は複数の残りの接地選択ラインを示す。‘選択された接地選択トランジスター’は選択された接地選択ラインに連結された複数の接地選択トランジスターを示す。‘非選択された接地選択トランジスター’は非選択された接地選択ライン又は非選択された複数の接地選択ラインに連結された接地選択トランジスターを示す。
【００３４】
‘選択されたワードライン’は複数のワードラインの中でプログラム又は読出しの対象になるセルトランジスターに連結されたワードラインを示す。‘非選択されたワードライン’又は‘非選択された複数のワードライン’は複数のワードラインの中で選択されたワードラインを除外した残りのワードライン又は複数の残りのワードラインを示す。
【００３５】
‘選択されたメモリセル’又は‘選択された複数のメモリセル’は複数のメモリセルの中でプログラム又は読出しの対象になるメモリセルを示す。‘非選択されたメモリセル’又は‘非選択されたメモリセル’は複数のメモリセルの中で選択されたメモリセル又は選択されたメモリセルを除外した残りのメモリセル又は複数の残りのメモリセルを示す。
【００３６】
例示的に、ＮＡＮＤフラッシュメモリを参照して本発明の実施形態が説明され得る。しかし、本発明の技術的思想はＮＡＮＤフラッシュメモリに限定されない。本発明の技術的思想はＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＮＯＲフラッシュメモリ装置、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ(登録商標)（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ(登録商標)（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）等のような多様な不揮発性メモリ装置に適用され得る。
【００３７】
図１は本発明の第１実施形態による不揮発性メモリ装置１００を示すブロック図である。図１を参照すれば、不揮発性メモリ装置１００はメモリセルアレイ１１０、アドレスデコーディング部１２０、ページバッファ部１３０、データ入出力部１４０、電圧生成部１５０、及び制御部１６０を含む。
【００３８】
メモリセルアレイ１１０は基板の上に行及び列方向に沿って配置された複数のセルストリングを含む。各セルストリングは基板と垂直になる方向に沿って積層された複数のメモリセルを含む。即ち、メモリセルは基板の上で行及び列に沿って提供され、基板と垂直になる方向に積層されて３次元構造を形成する。例示的に、メモリセルアレイ１１０はセル当たり１つ又はその以上のビットを格納できる複数のメモリセルを含む。
【００３９】
アドレスデコーディング部１２０はワードラインＷＬ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを通じてメモリセルアレイ１１０に連結される。アドレスデコーディング部１２０は制御部１６０の制御に応答して動作するように構成される。アドレスデコーディング部１２０は外部からアドレスＡＤＤＲを受信できる。
【００４０】
アドレスデコーディング部１２０は受信されたアドレスＡＤＤＲの中で行アドレスをデコーディングするように構成される。アドレスデコーディング部１２０はワードラインＷＬの中でデコーディングされた行アドレスに対応するワードラインを選択するように構成される。アドレスデコーディング部１２０はストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬの中でデコーディングされた行アドレスに対応するストリング選択ライン及び接地選択ラインを選択するように構成される。
【００４１】
アドレスデコーディング部１２０はデコーディングされた行アドレス及び制御部１６０の制御に応答して、電圧生成部１５０から伝達される電圧をワードラインＷＬへ供給することができる。アドレスデコーディング部１２０は電圧生成部１５０から上位（ｕｐｐｅｒ）検証電圧ＶＦＹＵ、正常（ｎｏｒｍａｌ）検証電圧ＶＦＹＮ、下位（ｌｏｗｅｒ）検証電圧ＶＦＹＬ、正常状態読出し電圧ＶＳＲＮ（ｎｏｒｍａｌ ｓｔａｔｅ−ｒｅａｄ ｖｏｌｔａｇｅ）、上位状態読出し電圧ＶＳＲＵ（ｕｐｐｅｒ ｓｔａｔｅ−ｒｅａｄ ｖｏｌｔａｇｅ）、パス電圧ＶＰＡＳＳ、プログラム電圧ＶＰＧＭ、検証電圧ＶＦＹ、読出し電圧Ｖｒｄ、及び非選択読出し電圧Ｖｒｅａｄを受信し、受信された電圧をワードラインＷＬへ選択的に供給することができる。
【００４２】
アドレスデコーディング部１２０は受信されたアドレスＡＤＤＲの中で列アドレスをデコーディングするように構成される。アドレスデコーディング部１２０はデコーディングされた列アドレスＤＣＡをページバッファ部１３０へ伝達する。
【００４３】
ページバッファ部１３０はビットラインＢＬを通じてメモリセルアレイ１１０に連結される。ページバッファ部１３０はデータラインＤＬを通じてデータ入出力部１４０に連結される。ページバッファ部１３０は制御部１６０の制御に応答して動作する。ページバッファ部１３０はアドレスデコーディング部１２０からデコーディングされた列アドレスＤＣＡを受信する。デコーディングされた列アドレスＤＣＡに応答して、ページバッファ部１３０はビットラインＢＬを選択する。
【００４４】
ページバッファ部１３０は複数のページバッファＰＢを含む。各ページバッファＰＢは１つのビットラインＢＬに連結され得る。各ページバッファＰＢはデータラッチＤＬ及び再配列ラッチＲＬを含む。
【００４５】
データラッチＤＬに、複数のメモリセルにプログラムされたデータ及び複数のメモリセルにプログラムされるデータが格納され得る。例えば、複数のメモリセルに予めプログラムされたデータとその複数のメモリセルにプログラムされたデータがデータラッチＤＬに格納され得る。
【００４６】
再配列ラッチＲＬにメモリセルの電荷再配列に対する情報が格納され得る。例えば、メモリセルの状態読出し結果（後述する）が再配列ラッチＲＬに格納され得る。
【００４７】
制御部１６０の制御にしたがって、アドレスデコーディング部１２０及びページバッファ部１３０はプログラム及び読出しを遂行できる。アドレスデコーディング部１２０がストリング選択ラインＳＳＬ、ワードラインＷＬ、及び接地選択ラインＧＳＬを制御し、ページバッファ部１３０がビットラインＢＬを制御することによって、メモリセルアレイ１１０でプログラム及び読出しが遂行できる。プログラムの時に、検証読出しが遂行できる。ページバッファ部１３０は検証読出しの結果を制御部１６０へ出力することができる。
【００４８】
ページバッファ部１３０はデータラインＤＬを通じてデータＤＡＴＡを受信できる。ページバッファ部１３０に受信されたデータはメモリセルアレイ１１０に書き込むことができる。ページバッファ部１３０はメモリセルアレイ１１０から読み出されたデータをデータラインＤＬを通じて出力することができる。ページバッファ部１３０はメモリセルアレイ１１０の第１格納領域から読み出されたデータを格納できる。ページバッファ部１３０に格納されたデータはメモリセルアレイ１１０の第２格納領域に書き込むことができる。即ち、コピーバック（ｃｏｐｙ−ｂａｃｋ）動作が遂行できる。
【００４９】
制御部１６０の制御にしたがって、アドレスデコーディング部１２０及びページバッファ部１３０は状態読出し（後述する）を遂行できる。制御部１６０の制御にしたがって、アドレスデコーディング部１２０及びページバッファ部１３０は再配列を考慮したプログラム（後述する）を遂行できる。
【００５０】
データ入出力部１４０はデータラインＤＬを通じてページバッファ部１３０に連結される。データ入出力部１４０は外部とデータＤＡＴＡを交換するように構成される。データ入出力部１４０はページバッファ部１３０からデータラインＤＬを通じて受信されるデータを外部へ出力することができる。データ入出力部１４０は外部から受信されるデータをデータラインＤＬを通じてページバッファ部１３０へ伝送することができる。
【００５１】
電圧発生器１５０は制御部１６０の制御にしたがって多様な電圧を生成する。電圧発生器１５０は上位（ｕｐｐｅｒ）検証電圧ＶＦＹＵ、正常（ｎｏｒｍａｌ）検証電圧ＶＦＹＮ、下位（ｌｏｗｅｒ）検証電圧ＶＦＹＬ、正常状態読出し電圧ＶＳＲＮ（ｎｏｒｍａｌ ｓｔａｔｅ−ｒｅａｄ ｖｏｌｔａｇｅ）、上位状態読出し電圧ＶＳＲＵ（ｕｐｐｅｒ ｓｔａｔｅ−ｒｅａｄ ｖｏｌｔａｇｅ）、パス電圧ＶＰＡＳＳ、プログラム電圧ＶＰＧＭ、検証電圧ＶＦＹ、読出し電圧Ｖｒｄ、及び非選択読出し電圧Ｖｒｅａｄを生成してアドレスデコーディング部１２０へ出力することができる。
【００５２】
上位検証電圧ＶＦＹＵ、正常検証電圧ＶＦＹＮ、及び下位検証電圧ＶＦＹＬは電荷の再配列（ｒｅａｒｒａｎｇｅｍｅｎｔ）を考慮して、メモリセルを１つのプログラム状態にプログラム使用される検証電圧であり得る。
【００５３】
正常状態読出し電圧ＶＳＲＮ及び上位状態読出し電圧ＶＳＲＵは電荷の再配列（ｒｅａｒｒａｎｇｅｍｅｎｔ）を検出する状態読出し（ｓｔａｔｅ ｒｅａｄ）の時に使用される読出し電圧であり得る。
【００５４】
上位検証電圧ＶＦＹＵ、正常検証電圧ＶＦＹＮ、下位検証電圧ＶＦＹＬ、正常状態読出し電圧ＶＳＲＮ、及び上位状態読出し電圧ＶＳＲＵの各々は電圧のセットであり得る。例えば、上位検証電圧ＶＦＹＵは最下位ビット（ＬＳＢ：Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）、中間ビット（ＣＳＢ：Ｃｅｎｔｒａｌ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）、及び最上位ビット（ＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）の各々のプログラム状態に対応する多様なレベルを有する電圧のセットを示すことができる。このようなビットは第２位ビット２ＳＢのように他の名で参照され得る。通常的に、“等位ビット（ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）”は本出願でマルチレベルセルにプログラムされる情報の多様なビットを区分するために使用される。典型的に、フラッシュメモリのプログラムはマルチレベルセルにプログラムされる第１番目ビットを最下位ビットＬＳＢと称し、マルチレベルセルにプログラムされる最後ビットを最上位ビットＭＳＢと称する。マルチレベルセルが２ビット以上を有する時、中間ビットは中間ビットＣＳＢ、第２位ビット２ＳＢ等と称される。説明を簡単にするために、本出願はプログラムを同一の方法で説明する。しかし、情報のビットの等位はマルチレベルセルに格納される他のビットと連関された順序に依存しない点を強調する。ビットの他のビットと連関された等位は使用者による使用、メモリ装置によるデータ処理（例えば、メモリ装置の入出力回路）、又は外部装置（例えば、メモリコントローラ）によって決定され得る。したがって、最下位ビットとして参照されるデータは実際に最上位ビットとして取り扱うことができ、最上位ビットデータは実際に最下位ビットデータであり得る。
【００５５】
正常検証電圧ＶＦＹＮ、下位検証電圧ＶＦＹＬ、正常状態読出し電圧ＶＳＲＮ、及び上位状態読出し電圧ＶＳＲＵの各々は多様なレベルを有する電圧のセットを示し得る。電圧のセットの中で特定の電圧は参照記号の後に参照番号が結合された形態に表示され得る。
【００５６】
パス電圧ＶＰＡＳＳ、プログラム電圧ＶＰＧＭ、検証電圧ＶＦＹ、読出し電圧Ｖｒｄ、及び非選択読出し電圧Ｖｒｅａｄはプログラム及び読出しの時に使用される電圧であり得る。
【００５７】
制御部１６０は不揮発性メモリ装置１００の諸般動作を制御するように構成される。制御部１６０は外部から受信される制御信号ＣＴＲＬ及びコマンドＣＭＤに応答して動作できる。制御部１６０はページバッファ部１３０から検証読出し結果を受信し、プログラムパス(program pass)又はプログラムフェイル(program fail)を判別することができる。制御部１６０はプログラム、読出し、消去、状態読出し、及び再配列プログラムを遂行するように不揮発性メモリ装置１００を制御することができる。
【００５８】
制御部１６０は再配列制御器１６１を含む。再配列制御器１６１はプログラムされたメモリセルの電荷の再配列特性を検出（又は予測）する状態読出し、及び状態読出し結果にしたがって、再配列を考慮したプログラムを制御することができる。
【００５９】
図２は図１のメモリセルアレイ１１０を示すブロック図である。図１及び図２を参照すれば、メモリセルアレイ１１０は複数のメモリブロックＢＬＫ１〜ＢＬＫｚを含む。各メモリブロックＢＬＫは３次元構造（又は垂直構造）を有する。例えば、各メモリブロックＢＬＫは第１から第３方向に沿って伸張された構造物を包含できる。各メモリブロックＢＬＫは第２方向に沿って伸張された複数のセルストリング（図示せず）を包含できる。複数のセルストリング（図示せず）は第１及び第３方向に沿って互いに離隔され得る。
【００６０】
１つのメモリブロックのセルストリング（図示せず）は複数のビットラインＢＬ、複数のストリング選択ラインＳＳＬ、複数のワードラインＷＬ、１つの接地選択ライン又は複数の接地選択ラインＧＳＬ、及び共通ソースライン（図示せず）に連結される。複数のメモリブロックＢＬＫ１〜ＢＬＫｚのセルストリング（図示せず）は複数のビットラインＢＬを共有することができる。例えば、複数のビットラインＢＬは第２方向に沿って伸張されて、複数のメモリブロックＢＬＫ１〜ＢＬＫｚで共有され得る。
【００６１】
メモリブロックＢＬＫ１〜ＢＬＫｚは図１に図示されたアドレスデコーディング部１２０によって選択され得る。例えば、アドレスデコーディング部１２０はメモリブロックＢＬＫ１〜ＢＬＫｚの中で受信されたアドレスＡＤＤＲに対応するメモリブロックを選択することができる。プログラム、読出し、及び消去は選択されたメモリブロックで遂行される。メモリブロックＢＬＫ１〜ＢＬＫｚは図３から図６を参照してさらに詳細に説明される。
【００６２】
図３は図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つのメモリブロックＢＬＫａの一部を示す第１例にしたがう平面図である。図４は図３のIV−IV’線に沿う斜視断面図の第１例を示す。図５は図４のIV−IV’線に沿う断面図の第１例を示す。
【００６３】
図３から図５を参照すれば、第１から第３方向に沿って伸張された３次元構造物が提供される。
【００６４】
基板１１１が提供される。例示的に、基板１１１は第１導電形（ｃｏｎｄｕｃｔｉｖｅ ｔｙｐｅ）を有するウェル（ｗｅｌｌ）であり得る。例えば、基板１１１はホウ素（Ｂ、Ｂｏｒｏｎ）のような３族元素が注入されて形成されたＰウェルであり得る。例えば、基板１１１はＮウェルの内に提供されるポケットＰウェルであり得る。以下で、基板１１１はＰウェル（又はポケットＰウェル）であることと仮定する。しかし、基板１１１はＰ導電形を有することに限定されない。
【００６５】
基板１１１の上に、第１方向に沿って伸張され、第２方向に沿って互いに離隔された複数の共通ソース領域ＣＳＲが提供される。複数の共通ソース領域ＣＳＲは共通に連結されて、共通ソースラインを構成することができる。
【００６６】
複数の共通ソース領域ＣＳＲは基板１１１と異なる第２導電形（ｃｏｎｄｕｃｔｉｖｅ ｔｙｐｅ）を有する。例えば、複数の共通ソース領域ＣＳＲはＮ導電形を有することができる。以下で、複数の共通ソース領域ＣＳＲはＮ導電形を有することと仮定する。しかし、複数の共通ソース領域ＣＳＲはＮ導電形を有することに限定されない。
【００６７】
複数の共通ソース領域ＣＳＲの中で隣接する２つの共通ソース領域の間で、複数の絶縁物質１１２、１１２ａが第３方向（即ち、基板と垂直になる方向）に沿って基板１１１の上に順次的に提供される。複数の絶縁物質１１２、１１２ａは第３方向に沿って互いに離隔され得る。複数の絶縁物質１１２、１１２ａは第１方向に沿って伸張される。例示的に、複数の絶縁物質１１２、１１２ａは半導体酸化膜のような絶縁物質を包含できる。例示的に、複数の絶縁物質１１２、１１２ａの中で基板１１１と接触する絶縁物質１１２ａの厚さは他の絶縁物質１１２の厚さより薄いことがあり得る。
【００６８】
隣接する２つの共通ソース領域の間で、第１方向に沿って順次的に配置され、第２方向に沿って複数の絶縁物質１１２、１１２ａを貫通する複数のピラーＰＬが提供される。例示的に、複数のピラーＰＬは絶縁物質１１２、１１２ａを貫通して基板１１１と接触することができる。
【００６９】
例示的に、隣接する２つの共通ソース領域の間で、複数のピラーは第１方向に沿って互いに離隔され得る。ピラーは第１方向に沿って１列に配置され得る。
【００７０】
例示的に、複数のピラーＰＬは複数の物質を包含できる。例えば、ピラーＰＬはチャンネル膜１１４及びチャンネル膜１１４の内部の内部物質１１５を包含できる。
【００７１】
チャンネル膜１１４は第１導電形を有する半導体物質（例えば、シリコン）を包含できる。チャンネル膜１１４は基板１１１と同一の導電形有する半導体物質（例えば、シリコン）を包含できる。チャンネル膜１１４は導電形を有しない真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を包含できる。
【００７２】
内部物質１１５は絶縁物質を含む。例えば、内部物質１１５はシリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）のような絶縁物質を包含できる。例えば、内部物質１１５はエアーギャップ（ａｉｒ ｇａｐ）を包含できる。
【００７３】
隣接する２つの共通ソース領域の間で、絶縁物質１１２、１１２ａ及びピラーＰＬの露出された表面に情報格納膜１１６が提供される。情報格納膜１１６は電荷を捕獲又は流出することによって、情報を格納できる。
【００７４】
隣接する２つの共通ソース領域の間で、そして絶縁物質１１２、１１２ａの間で、情報格納膜１１６の露出された表面に導電物質ＣＭ１〜ＣＭ８が提供される。導電物質ＣＭ１〜ＣＭ８は第１方向に沿って伸張され得る。共通ソース領域ＣＳＲの上で、導電物質ＣＭ１〜ＣＭ８はワードラインカット（ＷＬ ｃｕｔ）によって分離され得る。ワードラインカット（ＷＬ Ｃｕｔ）は共通ソース領域ＣＳＲを露出することができる。ワードラインカット（ＷＬ ｃｕｔ）は第１方向に沿って伸張され得る。
【００７５】
例示的に、導電物質ＣＭ１〜ＣＭ８は金属性導電物質を包含することができる。導電物質ＣＭ１〜ＣＭ８はポリシリコン等のような非金属性導電物質を包含できる。
【００７６】
例示的に、絶縁物質１１２、１１２ａの中で最上部に位置した絶縁物質の上部面に提供される情報格納膜１１６は除去され得る。例示的に、絶縁物質１１２、１１２ａの側面の中でピラーＰＬと対向する側面に提供される情報格納膜１１６は除去され得る。
【００７７】
複数のピラーＰＬの上に複数のドレーン３２０が提供される。例示的に、ドレーン３２０は第２導電形を有する半導体物質（例えば、シリコン）を包含できる。例えば、ドレーン３２０はＮ導電形を有する半導体物質（例えば、シリコン）を包含できる。以下で、ドレーン３２０はＮタイプシリコンを含むことと仮定する。しかし、ドレーン３２０はＮタイプシリコンを含むことに限定されない。例示的に、ドレーン３２０はピラーＰＬのチャンネル膜１１４の上部へ拡張され得る。
【００７８】
ドレーン３２０の上に、第２方向に伸張され、第１方向に沿って互いに離隔されたビットラインＢＬが提供される。ビットラインＢＬはドレーン３２０に連結される。例示的に、ドレーン３２０及びビットラインＢＬはコンタクトプラグ（図示せず）を通じて連結され得る。例示的に、ビットラインＢＬ１、ＢＬ２は金属性導電物質を包含できる。例示的に、ビットラインＢＬ１、ＢＬ２はポリシリコンのような非金属性導電物質を包含できる。
【００７９】
導電物質ＣＭ１〜ＣＭ８は基板１１１からの順序にしたがって第１から第８高さを有することができる。
【００８０】
複数のピラーＰＬは情報格納膜１１６及び複数の導電物質ＣＭ１〜ＣＭ８と共に複数のセルストリングを形成する。複数のピラーＰＬの各々は情報格納膜１１６、及び隣接する導電物質ＣＭ１〜ＣＭ８と共に１つのセルストリングを構成する。
【００８１】
基板１１１の上で、ピラーＰＬは行方向及び列方向に沿って提供される。第８導電物質ＣＭ８は複数の行を構成することができる。同一の第８導電物質に連結されたピラーは１つの行を構成することができる。複数のビットラインＢＬは複数の列を構成することができる。同一のビットラインに連結された複数のピラーは１つの列を構成することができる。ピラーＰＬは情報格納膜１１６及び複数の導電物質ＣＭ１〜ＣＭ８と共に行及び列方向に沿って配置される複数のセルストリングを構成する。複数のセルストリングの各々は基板と垂直になる方向に積層された複数のセルトランジスターＣＴを含む。
【００８２】
図６は図５のセルトランジスターＣＴの中で１つを示す拡大図である。図３から図６を参照すれば、セルトランジスターＣＴは導電物質ＣＭ１〜ＣＭ８、ピラーＰＬ、及び導電物質ＣＭ１〜ＣＭ８とピラーＰＬとの間に提供される情報格納膜１１６で構成される。
【００８３】
情報格納膜１１６は導電物質ＣＭ１〜ＣＭ８及びピラーＰＬの間から導電物質ＣＭ１〜ＣＭ８の上面及び下面へ伸張される。情報格納膜１１６は第１から第３サブ絶縁膜１１７、１１８、１１９を含む。
【００８４】
セルトランジスターＣＴで、ピラーＰＬのチャンネル膜１１４は基板１１１と同一であるＰタイプシリコンを包含できる。チャンネル膜１１４はセルトランジスターＣＴのボディー（ｂｏｄｙ）として動作する。チャンネル膜１１４は基板１１１と垂直になる方向に形成される。即ち、チャンネル膜１１４は垂直ボディーとして動作できる。チャンネル膜１１４に垂直チャンネルが形成され得る。
【００８５】
ピラーＰＬに隣接する第１サブ絶縁膜１１７はセルトランジスターＣＴのトンネルリング絶縁膜として動作する。例えば、第１サブ絶縁膜１１７は熱酸化膜を包含できる。第１サブ絶縁膜１１７はシリコン酸化膜を包含できる。
【００８６】
第２サブ絶縁膜１１８はセルトランジスターＣＴの電荷格納膜として動作する。例えば、第２サブ絶縁膜１１８は電荷捕獲膜として動作できる。例えば、第２サブ絶縁膜１１８は窒化膜又は金属酸化膜を包含できる。
【００８７】
導電物質ＣＭ１〜ＣＭ８に隣接する第３サブ絶縁膜１１９はセルトランジスターＣＴのブロッキング絶縁膜として動作する。例示的に、第３サブ絶縁膜１１９は単一層又は多層に形成され得る。第３サブ絶縁膜１１９は第１及び第２サブ絶縁膜１１７、１１８より高い誘電定数を有する高誘電膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜等）であり得る。第３サブ絶縁膜１１９はシリコン酸化膜を包含できる。
【００８８】
例示的に、第１から第３サブ絶縁膜１１７〜１１９はＯＮＡ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ａｌｕｍｉｎｉｕｍ ｏｘｉｄｅ）又はＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）を構成することができる。
【００８９】
複数の導電物質ＣＭ１〜ＣＭ８はセルトランジスターＣＴのゲート（又は制御ゲート）として動作する。
【００９０】
即ち、ゲート（又は制御ゲート）として動作する複数の導電物質ＣＭ１〜ＣＭ８、ブロッキング絶縁膜として動作する第３サブ絶縁膜１１９、電荷格納膜として動作する第２サブ絶縁膜１１８、トンネルリング絶縁膜として動作する第１サブ絶縁膜１１７、及び垂直ボディーとして動作するチャンネル膜１１４は基板と垂直になる方向に積層された複数のセルトランジスターＣＴを構成する。例示的に、セルトランジスターＣＴは電荷捕獲型セルトランジスターであり得る。
【００９１】
セルトランジスターＣＴは高さにしたがって異なる用途で使用され得る。例えば、セルトランジスターＣＴの中で上部に提供される少なくとも１つの高さのセルトランジスターはストリング選択トランジスターとして使用され得る。ストリング選択トランジスターはセルストリングとビットラインとの間のスイッチングを遂行できる。セルトランジスターＣＴの中で、下部に提供される少なくとも１つの高さのセルトランジスターは接地選択トランジスターとして使用され得る。接地選択トランジスターはセルストリング及び共通ソース領域ＣＳＲで構成される共通ソースラインの間のスイッチングを遂行できる。ストリング選択トランジスター及び接地選択トランジスターとして使用されるセルトランジスターの間のセルトランジスターはメモリセル及びダミーメモリセルとして使用され得る。
【００９２】
導電物質ＣＭ１〜ＣＭ８は第１方向に沿って伸張されて複数のピラーＰＬに結合される。導電物質ＣＭ１〜ＣＭ８はピラーＰＬのセルトランジスターＣＴを互いに連結する導電ラインを構成することができる。例示的に、導電物質ＣＭ１〜ＣＭ８は高さにしたがってストリング選択ライン、接地選択ライン、ワードライン、又はダミーワードラインとして使用され得る。
【００９３】
ストリング選択トランジスターとして使用されるセルトランジスターを互いに連結する導電物質はストリング選択ラインとして使用され得る。接地選択トランジスターとして使用されるセルトランジスターを互いに連結する導電物質は接地選択ラインとして使用され得る。メモリセルとして使用されるセルトランジスターを互いに連結する導電物質はワードラインとして使用され得る。ダミーメモリセルとして使用されるセルトランジスターを互いに連結する導電物質はダミーワードラインとして使用され得る。
【００９４】
例示的に、図３の平面図の一部分ＥＣの第１例にしたがう等価回路ＢＬＫａ１が図７に図示されている。図３から図７を参照すれば、ビットラインＢＬ１、ＢＬ２及び共通ソースラインＣＳＬの間にセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２が提供される。第１ビットラインＢＬ１と共通ソースラインＣＳＬとの間にセルストリングＣＳ１１、ＣＳ２１が連結される。第２ビットラインＢＬ２と共通ソースラインＣＳＬとの間にセルストリングＣＳ１２、ＣＳ２２が連結される。
【００９５】
共通ソース領域ＣＳＲが共通に連結されて、共通ソースラインＣＳＬを構成することができる。
【００９６】
セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２は図３の平面図の一部分ＥＣの４つのピラーに対応する。４つのピラーは導電物質ＣＭ１〜ＣＭ８及び情報格納膜１１６と共に４つのセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２を構成する。
【００９７】
例示的に、第１導電物質ＣＭ１は情報格納膜１１６及びピラーＰＬと共に接地選択トランジスターＧＳＴを構成することができる。第１導電物質ＣＭ１は接地選択ラインＧＳＬを構成することができる。第１導電物質ＣＭ１は互いに連結されて、共通に連結された１つの接地選択ラインＧＳＬを構成することができる。
【００９８】
第２から第７導電物質ＣＭ２〜ＣＭ７は情報格納膜１１６及びピラーＰＬと共に第１から第６メモリセルＭＣ１〜ＭＣ６を構成することができる。第２から第７導電物質ＣＭ２〜ＣＭ７は第２から第６ワードラインＷＬ２〜ＷＬ６を構成することができる。
【００９９】
第２導電物質ＣＭ２は互いに連結されて、共通に連結された第１ワードラインＷＬ１を構成することができる。第３導電物質ＣＭ３は互いに連結されて、共通に連結された第２ワードラインＷＬ２を構成することができる。第４導電物質ＣＭ４は互いに連結されて、共通に連結された第３ワードラインＷＬ３を構成することができる。第５導電物質ＣＭ５は互いに連結されて、共通に連結された第４ワードラインＷＬ４を構成することができる。第６導電物質ＣＭ６は互いに連結されて、共通に連結された第５ワードラインＷＬ５を構成することができる。第７導電物質ＣＭ７は互いに連結されて、共通に連結された第６ワードラインＷＬ６を構成することができる。
【０１００】
第８導電物質ＣＭ８は情報格納膜１１６及びピラーＰＬと共にストリング選択トランジスターＳＳＴを構成することができる。第８導電物質ＣＭ８はストリング選択ラインＳＳＬ１、ＳＳＬ２を構成することができる。
【０１０１】
同一の高さのメモリセルは１つのワードラインに共通に連結されている。したがって、特定高さのワードラインへ電圧が供給される時、全てのセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２へ電圧が供給される。
【０１０２】
異なる行のセルストリングは異なるストリング選択ラインＳＳＬ１、ＳＳＬ２に各々連結される。第１及び第２ストリング選択ラインＳＳＬ１、ＳＳＬ２を選択及び非選択することによって、セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２が行単位に選択及び非選択され得る。例えば、非選択されたストリング選択ラインＳＳＬ１又はＳＳＬ２に連結されたセルストリングＣＳ１１及びＣＳ１２、又はＣＳ２１及びＣＳ２２はビットラインＢＬ１、ＢＬ２から電気的に分離され得る。選択されたストリング選択ラインＳＳＬ２又はＳＳＬ１に連結されたセルストリングＣＳ２１及びＣＳ２２、又はＣＳ１１及びＣＳ１２はビットラインＢＬ１、ＢＬ２に電気的に連結され得る。
【０１０３】
セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２は列単位にビットラインＢＬ１、ＢＬ２に連結される。第１ビットラインＢＬ１にセルストリングＣＳ１１、ＣＳ２１が連結され、第２ビットラインＢＬ２にセルストリングＣＳ１２、ＣＳ２２が連結される。ビットラインＢＬ１、ＢＬ２を選択及び非選択することによって、セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２が列単位に選択及び非選択され得る。
【０１０４】
図８Ａはメモリセルトランジスターのゲートの下端の第２サブ絶縁膜１１８’に電荷が捕獲される場合のメモリセルトランジスターの例を示す。第２サブ絶縁膜１１８’は窒化膜又は金属酸化膜であり得る。第２サブ絶縁膜１１８’はシリコン酸化膜である絶縁膜１１９’、１１７’の間に位置することができる。メモリセルトランジスターのチャンネルはシリコンゲルマニウム、ガリウム砒素、インジウムリン等のようなシリコンで形成されるチャンネル膜１１４’に形成され得る。
【０１０５】
図８Ｂはプログラム直後のメモリセルトランジスターの閾値電圧散布範囲Ｒを示す。複数のメモリセルトランジスターは同一のワードラインに連結されて同時にプログラムされ得る。閾値電圧散布範囲Ｒは単一レベルセルＳＬＣメモリセルトランジスターの値（例えば、‘０’）を示すか、或いはマルチレベルセルＭＬＣメモリセルトランジスターの値（例えば、‘０／１’）を示し得る。図示されなかった他の閾値電圧散布範囲は他のビット値を示し得る。図８Ｂの閾値電圧散布範囲Ｒはプログラム検証電圧ＶＦＹから第２電圧値ＶＦＹ＋△に延長され得る。
【０１０６】
図８Ｃは電荷再配列が発生したメモリセルトランジスターの閾値電圧散布を示す。図８Ａに示したように、第２サブ絶縁膜１１８’の内の電荷はプログラムの時に第２サブ絶縁膜１１８’に捕獲された後、移動することができる。ゲートから下方へ、そしてチャンネル膜１１４’の方へ移動する電荷はメモリセルトランジスターの閾値電圧を上昇させ得る。水平的に移動する電荷（図８Ａの左側又は右側）はメモリセルトランジスターの閾値電圧を低くすることができる。したがって、メモリセルトランジスターの閾値電圧は自然的にプログラム直後の閾値電圧散布範囲Ｒから増加するか、或いは減少することができる。電荷再配列の以後の閾値電圧散布範囲の例が図８Ｃに図示されている。
【０１０７】
図８Ｃに示したように、閾値電圧散布範囲Ｒより高い閾値電圧（Ｃ、上部テール）及び低い閾値電圧（Ａ、下部テール）を有する電荷再配列の後の閾値電圧散布範囲は図８Ｂに図示された閾値電圧散布範囲Ｒより広い。互いに異なる閾値電圧範囲の間のマージンが少なければ、電荷再配列は読出し間違いを発生させ得る。例えば、メモリセルトランジスターＡ、Ｃは異なる閾値電圧散布範囲に属する閾値電圧値を有することができる。
【０１０８】
図８Ｄは図６のセルトランジスターＣＴの右側部分の拡大図である。図８Ｄを参照すれば、第１から第３サブ絶縁膜１１７〜１１９を含む情報格納膜１１６、第５導電物質ＣＭ５、及びチャンネル膜１１４の拡大図が図示されている。
【０１０９】
図６及び図８ＤのセルトランジスターＣＴがプログラムされる時、チャンネル膜１１４の電荷ｅは第１サブ絶縁膜１１７を通過して第２サブ絶縁膜１１８に捕獲（ｔｒａｐ）され得る。電荷ｅが第２サブ絶縁膜１１８に捕獲されることによって、セルトランジスターＣＴの閾値電圧が調節され得る。
【０１１０】
第２サブ絶縁膜１１８に捕獲されたばかりの電荷ｅは不安定状態であり得る。捕獲された電荷ｅは第２サブ絶縁膜１１８の内で移動して安定状態に到達することができる。このように、捕獲された電荷ｅが安定状態に到達するために移動する現象は電荷ｅの再配列（ｒｅａｒｒａｎｇｅｍｅｎｔ）現象であり得る。
【０１１１】
電荷ｅの再配列が発生する以前と以後に、第５導電物質ＣＭ５、捕獲された電荷ｅ、及びチャンネル膜１１４の間の電場（ｅｌｅｃｔｒｉｃ ｆｉｌｅｄ）の変化が存在することができる。即ち、電荷ｅの再配列が発生する以前と以後に、セルトランジスターＣＴの閾値電圧の変化が存在することができる。セルトランジスターＣＴの閾値電圧が目標電圧レベルにプログラムされても、電荷ｅの再配列によってセルトランジスターＣＴの閾値電圧が目標電圧より低くなるか、或いは高くなり得る。
【０１１２】
このような問題を防止するために、電荷ｅの再配列を考慮したプログラムが遂行できる。
【０１１３】
図９は本発明の第１実施形態によるプログラム方法を示すフローチャートである。図１、図７、及び図９を参照すれば、Ｓ１１０段階でメモリセルにプログラムされるプログラムデータが受信される。例えば、１つの選択されたワードラインに連結されたメモリセルの中で１つの選択されたストリング選択ラインに対応するメモリセルにプログラムされるプログラムデータが受信され得る。プログラムデータは複数のメモリセルに格納される前に先ずデータラッチＤＬに格納され得る。
【０１１４】
Ｓ１２０段階で、プログラムデータが最上位ビット（ＭＳＢ、Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）プログラムに対応するするか否かが判別される。プログラムデータが最上位ビットＭＳＢプログラムに対応しなければ、Ｓ１４０段階でプログラムデータが通常的な方法でメモリセルにプログラムされる。例えば、プログラムデータは電荷の再配列を考慮しなくてプログラムされ得る。
【０１１５】
プログラムデータが最上位ビットＭＳＢプログラムに対応すれば、Ｓ１３０段階及びＳ１５０段階の読出し動作がＳ１６０段階の最上位ビットプログラムに先行して遂行される。Ｓ１３０段階で、メモリセルを読み出して消去状態及び少なくとも１つのプログラム状態が判別される。例えば、最上位ビットプログラムが以前に最下位ビットＬＳＢデータがプログラムされたメモリセルのワードラインに対するプログラムであれば、このワードラインのメモリセルに対する読出し動作が遂行されて、最下位ビットＬＳＢデータが判別される。メモリセルの最下位ビットＬＳＢデータは消去状態（例えば、最下位ビットＬＳＢデータが‘１’及びプログラム状態（例えば、最下位ビットＬＳＢデータが‘０’に示され得る。読出し結果はデータラッチＤＬに格納され得る。
【０１１６】
Ｓ１５０段階で、複数の状態読出し電圧を利用して少なくとも１つのプログラム状態に状態読出しが遂行される。例えば、メモリセルの少なくとも１つのプログラム状態の各々に対して、複数の状態読出し電圧を利用して状態読出しが遂行できる。状態読出しの結果は再配列ラッチＲＬに格納され得る。
【０１１７】
Ｓ１６０段階で、状態読出し結果にしたがって、互いに異なるレベルを有する複数の検証電圧を利用してメモリセルにプログラムデータがプログラムされる。例えば、最上位ビットプログラムで、メモリセルの一部は閾値電圧のレベルをＭＳＢ／ＬＳＢデータを示す特定の閾値電圧範囲（例えば、ＬＳＢ／ＭＳＢデータが‘０／０’である閾値電圧範囲）へ移動させる目標になり得る。このような‘０／０’データメモリセルは互いに異なる検証電圧を利用してプログラムされ得る。
【０１１８】
例示的に、状態読出し及びそれにしたがうプログラムはプログラムデータが最上位ビットＭＳＢデータである時、遂行されることに限定されない。プログラムデータが最上位ビットＭＳＢデータではなくても、状態読出し及びそれにしたがうプログラムが遂行できる。
【０１１９】
図１０はメモリセルに最下位ビットＬＳＢデータがプログラムされる時、メモリセルの閾値電圧散布を示す図面である。図１０で、横軸は閾値電圧を示し、縦軸はメモリセルの数を示す。
【０１２０】
最下位ビットＬＳＢデータがプログラムされる前に、メモリセルは消去状態Ｅであり得る。消去状態Ｅのメモリセルに最下位ビットＬＳＢデータがプログラムされれば、メモリセルは消去状態Ｅ及び最下位ビットプログラム状態(ＬＳＢ ｐｒｏｇｒａｍ ｓｔａｔｅ)ＬＰを有することができる。メモリセルは検証電圧ＶＦＹ１より高いレベルを有するようにプログラムされ得る。
【０１２１】
最下位ビットプログラム状態ＬＰにプログラムされたメモリセルで、電荷の再配列（Ｒｅａｒｒａｎｇｅｍｅｎｔ）が発生できる。電荷の再配列が発生すれば、メモリセルの閾値電圧が変化するので、最下位ビットプログラム状態ＬＰのメモリセルの閾値電圧散布が広くなり得る。メモリセルの閾値電圧は電荷漏洩、読出し攪乱又は電荷カップリングのような電荷再配列の以外の要因によっても変化することができる。これは、最下位ビットプログラムのＬＰ状態のメモリセルの閾値電圧散布が広くなり得ることを意味する。
【０１２２】
図１１は図９の状態読出しを遂行する方法（Ｓ１５０）を詳細に示すフローチャートである。図１、図９、及び図１１を参照すれば、Ｓ１５１段階で正常状態読出し電圧を利用してメモリセルの各プログラム状態を読み出して、下位テールメモリセルが判別される。例えば、正常状態読出し電圧より低い閾値電圧を有するメモリセルとして読み出される、最下位ビットプログラム状態ＬＰにプログラムされたメモリセルは、下位テールメモリセルとして判別され得る。
【０１２３】
Ｓ１５３段階で、上部状態読出し電圧を利用してメモリセルの各プログラム状態を読み出して、上位テールメモリセルが判別される。例えば、上部状態読出し電圧より高い閾値電圧を有するメモリセルは上位テールメモリセルとして判別され得る。上部状態読出し電圧は正常状態読出し電圧より高いレベルを有することができる。
【０１２４】
Ｓ１５５段階で、状態読出し結果が再配列ラッチＲＬに格納される。状態読出し結果は最下位ビットのＬＰ状態にプログラムされたメモリセルの中で下位テールメモリセル及び上位テールメモリセル、及び下位及び上位テールメモリセルではないメモリセル（例えば、正常メモリセル）を示す。
【０１２５】
図１２は図１１の状態読出しが遂行される方法を示す図面である。図１、図１１、及び図１２を参照すれば、状態読出しは各プログラム状態（例えば、メモリセルに以前にプログラムされたデータを示す各閾値電圧の範囲）で遂行できる。図１２で、１つのプログラム状態、最下位ビットプログラム状態ＬＰが図示されている。
【０１２６】
読出し電圧Ｖｒｄ１は消去状態Ｅ及び最下位ビットプログラム状態ＬＰを判別する電圧であり得る。例えば、非選択ワードラインに連結されたメモリセルがオンされるように非選択ワードラインへパス電圧が印加される間、読出し電圧Ｖｒｄ１が選択されたメモリセルへ印加され得る。メモリセルに各々連結されたビットラインへ電荷が印加された後、又は印加される間、読出し電圧Ｖｒｄ１より低い閾値電圧を有するメモリセル（オンされるメモリセル）に連結されたビットラインの電圧は接地電圧に低くなり、読出し電圧Ｖｒｄ１より高い閾値電圧を有するメモリセル（タンオフされるメモリセル）に連結されたビットラインの電圧は維持される。ビットラインの電荷又は電圧の検出は選択されたワードラインに連結された対応するメモリセルの閾値電圧レベルを検出するために使用され、データを示し得る。
【０１２７】
正常状態読出し電圧ＶＳＲＮ１を利用して状態読出しが遂行できる。正常状態読出し電圧ＶＳＲＮ１より低い閾値電圧を有するメモリセルは下位テールメモリセルＬＰ＿Ｌとして判別され得る。
【０１２８】
上部状態読出し電圧ＶＳＲＵ１を利用して状態読出しが遂行できる。上部状態読出し電圧ＶＳＲＮ１より高い閾値電圧を有するメモリセルは上位テールメモリセルＬＰ＿Ｕとして判別され得る。メモリセルに最下位ビットプログラム状態ＬＰより高いプログラム状態がない場合、上部状態読出し電圧ＶＳＲＵ１より高い閾値電圧を有するメモリセルは上位テールメモリセルＬＰ＿Ｕとして判定され得る。
【０１２９】
正常状態読出し電圧ＶＳＲＮ１より高くて上部状態読出し電圧ＶＳＲＵ１より低い閾値電圧を有するメモリセルは正常メモリセルＬＰ＿Ｎとして判別され得る。
【０１３０】
例示的に、正常状態読出し電圧ＶＳＲＮ１及び上部状態読出し電圧ＶＳＲＵ１は電荷の再配列が発生しない時、最下位ビットプログラム状態ＬＰのメモリセルが有する閾値電圧散布の範囲に該当するレベルを有することができる。正常状態読出し電圧ＶＳＲＮ１はメモリセルを最下位ビットプログラム状態ＬＰとしてプログラム使用される検証電圧ＶＦＹ１（図１０参照）と同一のレベルを有することができる。上部状態読出し電圧ＶＳＲＵ１は最下位ビットプログラム状態ＬＰの上限と同一であるレベルを有することができる。最下位ビットプログラム状態ＬＰの上限はメモリ装置のデザイン過程で測定されるか、或いは類似なメモリ装置のテストに基づいて測定されるか、或いは製造以後過程のテストを通じて測定されるか、或いは周期的にプログラムの直後に最下位ビットプログラム状態ＬＰを順次的に読出し電圧を増加させ、読み出すことによって測定され得る。
【０１３１】
下位テールメモリセルＬＰ＿Ｌは正常状態読出し電圧ＶＳＲＮ１より低いレベルを有する。即ち、下位テールメモリセルＬＰ＿Ｌは電荷の再配列によって閾値電圧が低くなったメモリセルであり得る。
【０１３２】
上位テールメモリセルＬＰ＿Ｕは上部状態読出し電圧ＶＳＲＵ１より高いレベルを有する。即ち、上位テールメモリセルＬＰ＿Ｕは電荷の再配列によって閾値電圧が高くなるメモリセルであり得る。
【０１３３】
状態読出しが遂行されれば、電荷の再配列によって閾値電圧が低くなる下位テールメモリセルＬＰ＿Ｌ、及び電荷の再配列によって閾値電圧が高くなる上位テールメモリセルＬＰ＿Ｕが判別される。即ち、電荷の再配列にしたがうメモリセルの閾値電圧変化の特性が識別され得る。
【０１３４】
図１３は図９のプログラムデータをメモリセルにプログラムする方法（Ｓ１６０）を詳細に示すフローチャートである。図１、図９から図１３を参照すれば、Ｓ１６１段階でビットラインＢＬがバイアスされる。例えば、ビットラインＢＬはデータラッチＤＬに格納されたデータにしたがってバイアスされ得る。即ち、ビットラインＢＬはプログラムデータ及びメモリセルに予めプログラムされたデータにしたがってバイアスされ得る。ビットラインへ印加されたバイアス電圧のレベル（例えば、ロジックハイ又はロジックロー電圧）に応答して、ビットラインに連結されたメモリセルはプログラムのために選択されるか、或いはプログラムされることが禁止され得る。
【０１３５】
Ｓ１６２段階で、選択されたワードラインへプログラム電圧ＶＰＧＭが印加され、非選択されたワードラインへパス電圧ＶＰＡＳＳが印加される。プログラム電圧ＶＰＧＭはメモリセルで、ファウラーノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネルリングを発生させる電圧であり得る。パス電圧ＶＰＧＭはメモリセルにチャンネルを形成する電圧であり得る。
【０１３６】
Ｓ１６３、Ｓ１６４、Ｓ１６５、Ｓ１６６、Ｓ１６７、及びＳ１６８段階の選択されたワードラインのメモリセルの検証は互いに異なる検証電圧を利用して遂行できる。Ｓ１６３段階で、選択されたワードラインへ下位検証電圧が印加され、非選択されたワードラインへ非選択読出し電圧が印加される。下位検証電圧は正常検証電圧より低いレベルを有することができる。非選択読出し電圧はメモリセルにチャンネルを形成する電圧であり得る。
Ｓ１６４段階で、検証結果が上位テールメモリセルＬＰ＿Ｕに対応するデータラッチＤＬに格納される。即ち、下位検証電圧は上位テールメモリセルＬＰ＿Ｕの検証のために使用され、正常メモリセルＬＰ＿Ｎ及び下位テールメモリセルＬＰ＿Ｌの検証のために使用されない。
【０１３７】
Ｓ１６５段階で、選択されたワードラインへ正常検証電圧が印加され、非選択されたワードラインへ非選択読出し電圧が印加される。Ｓ１６６段階で、検証結果が正常メモリセルに対応するデータラッチＤＬに格納される。即ち、正常検証電圧は正常メモリセルＬＰ＿Ｎを検証するために使用され、上位テールメモリセルＬＰ＿Ｕ及び下位テールメモリセルＬＰ＿Ｌを検証するために使用されない。
【０１３８】
Ｓ１６７段階で、選択されたワードラインへ上位検証電圧が印加され、非選択されたワードラインへ非選択読出し電圧が印加される。上位検証電圧は正常検証電圧より高いレベルを有することができる。Ｓ１６８段階で、検証結果が下位テールメモリセルＬＰ＿Ｌに対応するデータラッチＤＬに格納される。即ち、上位検証電圧は下位テールメモリセルＬＰ＿Ｌを検証するために使用され、正常メモリセルＬＰ＿Ｎ及び上位テールメモリセルＬＰ＿Ｕを検証するために使用されない。
【０１３９】
Ｓ１６９段階で、プログラムパスであるか否かを判別される。プログラムされる全てのメモリセルが対応する検証電圧（Ｓ１６３、Ｓ１６５及びＳ１６７段階で説明された）を超える閾値電圧レベルにプログラムされれば、プログラム動作は終了される。一部メモリセルがプログラム完了されなければ、動作は最初から反復される。
【０１４０】
図１４は図１３のプログラム方法によってプログラムされるメモリセルの閾値電圧散布を示す図面である。例示的に、第２位ビット２ＳＢ（ｓｅｃｏｎｄ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）がメモリセルにプログラムされ得る。図１、図９から図１４を参照すれば、消去状態Ｅのメモリセルは消去状態Ｅを維持されるか、或いは第１プログラム状態Ｐ１にプログラムされ得る。
最下位ビットプログラム状態ＬＰのメモリセルは第２プログラム状態Ｐ２又は第３プログラム状態Ｐ３にプログラムされ得る。
【０１４１】
最下位ビットプログラム状態ＬＰの正常メモリセルＬＰ＿Ｎは正常検証電圧ＶＦＹＮ１又はＶＦＹＮ２を利用して第２正常プログラム状態Ｐ２Ｎ又は第３正常プログラム状態Ｐ３Ｎにプログラムされ得る。最下位ビットプログラム状態ＬＰの上位テールメモリセルＬＰ＿Ｕは下位検証電圧ＶＦＹＬ１又はＶＦＹＬ２を利用して第２下位プログラム状態Ｐ２Ｌ又は第３下位プログラム状態Ｐ３Ｌにプログラムされ得る。最下位ビットプログラム状態ＬＰの下位テールメモリセルＬＰ＿Ｌは上位検証電圧ＶＦＹＵ１又はＶＦＹＵ２を利用して第２上位プログラム状態Ｐ３Ｕ又は第３上位プログラム状態Ｐ３Ｕにプログラムされ得る。
【０１４２】
第２下位プログラム状態Ｐ２Ｌ、第２正常プログラム状態Ｐ２Ｎ、及び第２上位プログラム状態Ｐ２Ｕは第２プログラム状態Ｐを形成できる。第３下位プログラム状態Ｐ３Ｌ、第３正常プログラム状態Ｐ３Ｎ、及び第３上位プログラム状態Ｐ３Ｕは第３プログラム状態Ｐ３を形成できる。
【０１４３】
下位検証電圧ＶＦＹＬ１又はＶＦＹＬ２は正常検証電圧ＶＦＹＮ１又はＶＦＹＮ２より低いレベルを有し、上位検証電圧ＶＦＹＵ１又はＶＦＹＵ２は正常検証電圧ＶＦＹＮ１又はＶＦＹＮ２より高いレベルを有することができる。
【０１４４】
図１５は図１４のようにプログラムされたメモリセルで電荷の再配列にしたがう閾値電圧の変化を示す図面である。図１、図９から図１５を参照すれば、第１から第３プログラム状態Ｐ１〜Ｐ３にプログラムされたメモリセルで電荷の再配列が発生する。
【０１４５】
再配列を通じて閾値電圧が上昇する上位テールメモリセルＬＰ＿Ｕは第２又は第３下位プログラム状態Ｐ２Ｌ又はＰ３Ｌにプログラムされる。再配列が発生すれば、第２又は第３下位プログラム状態Ｐ２Ｌ又はＰ３Ｌのメモリセルの閾値電圧が上昇して、第２又は第３正常プログラム状態Ｐ２Ｎ又はＰ３Ｎと同じくなり得る。
【０１４６】
再配列を通じて閾値電圧が下降する下位テールメモリセルＬＰ＿Ｌは第２又は第３上位プログラム状態Ｐ２Ｕ又はＰ３Ｕにプログラムされる。再配列が発生すれば、第２又は第３上位プログラム状態Ｐ２Ｕ又はＰ３Ｕのメモリセルの閾値電圧が下降して、第２又は第３正常プログラム状態Ｐ２Ｎ又はＰ３Ｎと同じくなり得る。
【０１４７】
本発明の実施形態によれば、再配列を通じて閾値電圧が上昇するメモリセルは正常検証電圧より低い検証電圧を利用してプログラムされる。再配列を通じて閾値電圧が下降するメモリセルは正常検証電圧より高い検証電圧を利用してプログラムされる。再配列を考慮して検証電圧を使用してプログラムが遂行されれば、メモリセルの閾値電圧散布は狭くなり得る。即ち、向上されたデータ信頼性を有する不揮発性メモリ装置１００及びそれのプログラム方法が提供される。
【０１４８】
マルチビットデータがメモリセルにプログラムされる時、メモリセルに予めプログラムされたデータを判別するために読出しが遂行される。予めプログラムされたデータを判別するための読出しに加えて、各プログラム状態の上位テールメモリセル及び下位テールメモリセルを判別するための状態読出しが遂行できる。
【０１４９】
状態読出しは各プログラム状態に２つの状態読出し電圧を利用して遂行されることと説明された。しかし、各プログラム状態に使用される読出し電圧の数は限定されない。例えば、メモリセルの閾値電圧の変化傾向を判別するのにその他の粒度（ｇｒａｎｕｌａｒｉｔｙ）が必要としてもよい。この場合、４つの状態読出し電圧が最上位のテールメモリセル、次上位のテールメモリセル、正常メモリセル、次下位のテールメモリセル、最下位のテールメモリセルを判別するために使用され得る。この例で、メモリセルの分類のために５つの検証電圧が使用され得る。他の応用もまた可能である。例えば、ある方向(上昇又は下降)の閾値電圧の変化が、他方より大きいと決定されれば、より大きな状態読出し電圧が、メモリセルを分類するために該他方よりも該ある方向に使用され得る。その他の例として、状態読出し電圧は上位テールメモリセルを区分するためのみに使用されることもあり得るし、下位テールメモリセルを区分するためのみに使用されることもあり得る。
【０１５０】
図１６は図１３及び図１４のプログラムする方法によって選択されたワードラインへ印加される電圧を示すタイミング図の第１例を示す。例示的に、メモリセルを第２プログラム状態Ｐ２にプログラムする電圧が図示される。図１３、図１４、及び図１６を参照すれば、選択されたワードラインへプログラム電圧ＶＰＧＭが印加される。以後に、選択されたワードラインへ下位検証電圧ＶＦＹＬ１、正常検証電圧ＶＦＹＮ１、及び上位検証電圧ＶＦＹＵ１が順次的に印加される。プログラム電圧ＶＰＧＭ及び検証電圧ＶＦＹＬ１、ＶＦＹＮ１、ＶＦＹＵ１の印加は１つのプログラムループを形成できる。
【０１５１】
プログラムループが遂行された後に、不揮発性メモリ装置１００（図１参照）の制御部１６０で、プログラムパス及びプログラムフェイルが判別され得る。プログラムパスが判別されれば、プログラムが終了され得る。プログラムフェイルが判別されれば、次にプログラムループが遂行できる。
【０１５２】
次のプログラムループで、増加されたレベルを有するプログラム電圧ＶＰＧＭが印加され得る。以後に、検証電圧ＶＦＹＬ１、ＶＦＹＮ１、ＶＦＹＵ１が順次的に印加され得る。プログラムループが反復されるほど、プログラム電圧ＶＰＧＭのレベルは増加され得る。
【０１５３】
再配列ラッチＲＬ（図１参照）に格納されたデータにしたがって、ページバッファＰＢは検証電圧ＶＦＹＬ１、ＶＦＹＮ１、ＶＦＹＵ１の中で有効な検証電圧を選択することができる。例えば、再配列ラッチＲＬに格納されたデータが上位テールメモリセルを示す時、ページバッファＰＢは有効な電圧として下位検証電圧ＶＦＹＬ１を選択し、検証電圧ＶＦＹＮ１、ＶＦＹＵ１を使用した読み取り検証操作を無視することができる。例えば、異なる検証電圧ＶＦＹＮ１、ＶＦＹＵ１が印加される時、ページバッファＰＢはデータラッチの値が変化しないようにビットラインＢＬをバイアスできる。
【０１５４】
同様に、再配列ラッチＲＬに格納されたデータが正常メモリセルを示す時、ページバッファＰＢは有効な電圧として正常検証電圧ＶＦＹＮ１を選択し、検証電圧ＶＦＹＬ１、ＶＦＹＵ１を使用した読み取り検証操作をを無視することができる。再配列ラッチＲＬに格納されたデータが上位テールメモリセルを示す時、ページバッファＰＢは有効な電圧として下位検証電圧ＶＦＹＬ１を選択し、検証電圧ＶＦＹＮ１、ＶＦＹＵ１を使用した読み取り検証操作を無視することができる。
【０１５５】
図１７は図１３及び図１４のプログラムする方法によって選択されたワードラインへ印加される電圧を示すタイミング図の第２例を示す。例示的に、メモリセルを第２及び第３プログラム状態Ｐ２、Ｐ３にプログラムする電圧が図示される。図１３、図１４、及び図１７を参照すれば、選択されたワードラインへプログラム電圧ＶＰＧＭが印加される。以後に、選択されたワードラインへ下位検証電圧ＶＦＹＬ１、正常検証電圧ＶＦＹＮ１、上位検証電圧ＶＦＹＵ１、下位検証電圧ＶＦＹＬ２、正常検証電圧ＶＦＹＮ２、及び上位検証電圧ＶＦＹＵ２が順次的に印加される。プログラム電圧ＶＰＧＭ及び検証電圧ＶＦＹＬ１、ＶＦＹＮ１、ＶＦＹＵ１、ＶＦＹＬ２、ＶＦＹＮ２、ＶＦＹＵ２の印加は１つのプログラムループを形成できる。
【０１５６】
プログラムループが遂行された後に、不揮発性メモリ装置１００（図１参照）の制御部１６０でプログラムパス及びプログラムフェイルが判別され得る。プログラムパスが判別されれば、プログラムが終了され得る。プログラムフェイルが判別されれば、次のプログラムループが遂行できる。
【０１５７】
次のプログラムループで、増加されたレベルを有するプログラム電圧ＶＰＧＭが印加され得る。以後に、検証電圧ＶＦＹＬ１、ＶＦＹＮ１、ＶＦＹＵ１、ＶＦＹＬ２、ＶＦＹＮ２、ＶＦＹＵ２が順次的に印加され得る。プログラムループが反復されるほど、プログラム電圧ＶＰＧＭのレベルは増加され得る。
【０１５８】
データラッチＤＬ（図１参照）と再配列ラッチＲＬとに格納されたデータにしたがって、ページバッファＰＢは有効な検証電圧を選択することができる。例えば、データラッチＤＬに格納されたデータが第２プログラム状態Ｐ２を示す時、ページバッファＰＢは検証電圧ＶＦＹＬ２、ＶＦＹＮ２、ＶＦＹＵ２を無視することができる。再配列ラッチＲＬに格納されたデータが下位テールメモリセルを示す時、ページバッファＰＢは、有効な電圧として上位検証電圧ＶＦＹＵ１が有効するように選択し、検証電圧ＶＦＹＮ１、ＶＦＹＵ１を使用した読み取り検証操作を無視することができる。非選択された検証電圧が印加される時、ページバッファＰＢはデータラッチＤＬのデータが変化しないようにビットラインＢＬバイアスできる。
【０１５９】
データラッチＤＬに格納されたデータが第２プログラム状態Ｐ２を示し、再配列ラッチＲＬに格納されたデータが正常メモリセルを示す時、ページバッファＰＢは、有効な電圧として正常検証電圧ＶＦＹＮ１を選択し、残りの検証電圧ＶＦＹＬ１、ＶＦＹＵ１、ＶＦＹＬ２、ＶＦＹＮ２、ＶＦＹＵ２を使用した読み取り検証操作を無視することができる。
【０１６０】
データラッチＤＬに格納されたデータが第２プログラム状態Ｐ２を示し、再配列ラッチＲＬに格納されたデータが上位テールメモリセルを示す時、ページバッファＰＢは、有効な電圧として下位検証電圧ＶＦＹＬ１を選択し、検証電圧ＶＦＹＮ１、ＶＦＹＵ１、ＶＦＹＬ２、ＶＦＹＮ２、ＶＦＹＵ２を使用した読み取り検証操作を無視することができる。
【０１６１】
データラッチＤＬに格納されたデータが第３プログラム状態Ｐ３を示し、再配列ラッチＲＬに格納されたデータが下位テールメモリセルを示す時、ページバッファＰＢは、有効な電圧として上位検証電圧ＶＦＹＵ２を選択し、検証電圧ＶＦＹＬ１、ＶＦＹＮ１、ＶＦＹＵ１、ＶＦＹＬ２、ＶＦＹＮ２を使用した読み取り検証操作を無視することができる。
【０１６２】
データラッチＤＬに格納されたデータが第３プログラム状態Ｐ３を示し、再配列ラッチＲＬに格納されたデータが正常メモリセルを示す時、ページバッファＰＢは、有効な電圧として正常検証電圧ＶＦＹＮ２を選択し、検証電圧ＶＦＹＬ１、ＶＦＹＮ１、ＶＦＹＵ１、ＶＦＹＬ２、ＶＦＹＵ２を使用した読み取り検証操作を無視することができる。
【０１６３】
データラッチＤＬに格納されたデータが第３プログラム状態Ｐ３を示し、再配列ラッチＲＬに格納されたデータが上位テールメモリセルを示す時、ページバッファＰＢは、有効な電圧として下位検証電圧ＶＦＹＬ２を選択し、検証電圧ＶＦＹＬ１、ＶＦＹＮ１、ＶＦＹＵ１、ＶＦＹＮ２、ＶＦＹＵ２を使用した読み取り検証操作を無視することができる。
【０１６４】
図１８は図１３のプログラム方法によって、プログラムされるメモリセルの閾値電圧散布の応用例を示す図面である。図１４の閾値電圧散布と比較すれば、消去状態Ｅのメモリセルに対しても状態読出しが遂行されて、下位テールメモリセル、正常メモリセル、及び上位テールメモリセルが判別され得る。
【０１６５】
第２ビット２ＳＢプログラムを通じて、消去状態Ｅの下位テールメモリセルは第１上位プログラム状態Ｐ１＿Ｕにプログラムされ得る。消去状態Ｅの正常メモリセルは第１正常プログラム状態Ｐ１＿Ｎにプログラムされ得る。消去状態Ｅの上位テールメモリセルは第１下位プログラム状態Ｐ１＿Ｌにプログラムされ得る。第１下位プログラム状態Ｐ１＿Ｌ、第１正常プログラム状態Ｐ１＿Ｎ、及び第１上位プログラム状態Ｐ１＿Ｕは第１プログラム状態Ｐ１を形成できる。
【０１６６】
消去状態Ｅに対して状態読出しが追加的に遂行され、再配列を考慮したプログラムが遂行される。再配列が発生すれば、第１から第３プログラム状態Ｐ１〜Ｐ３の閾値電圧散布は狭くなり得る。
【０１６７】
図１９は図１３のプログラム方法によって、プログラムされるメモリセルの閾値電圧散布の他の応用例を示す図面である。図１４の閾値電圧散布と比較すれば、最下位ビットＬＳＢプログラムが遂行される時、消去状態Ｅのメモリセルに対しても状態読出しが遂行されて、下位テールメモリセル、正常メモリセル、及び上位テールメモリセルが判別され得る。
【０１６８】
最下位ビットＬＳＢプログラムを通じて、消去状態Ｅのメモリセルは消去状態Ｅを維持されるか、或いは最下位ビットプログラム状態ＬＰにプログラムされ得る。消去状態Ｅの下位テールメモリセルは第１上位プログラム状態ＬＰ１＿Ｕにプログラムされ得る。消去状態Ｅの正常メモリセルは第１正常プログラム状態ＬＰ１＿Ｎにプログラムされ得る。消去状態Ｅの上位テールメモリセルは第１下位プログラム状態ＬＰ１＿Ｌにプログラムされ得る。第１下位プログラム状態ＬＰ１＿Ｌ、第１正常プログラム状態ＬＰ１＿Ｎ、及び第１上位プログラム状態ＬＰ１＿Ｕは最下位ビットプログラム状態ＬＰを形成できる。
【０１６９】
最下位ビットＬＳＢプログラムが遂行される時、消去状態Ｅに対して状態読出しが追加的に遂行され、再配列を考慮したプログラムが遂行できる。
【０１７０】
図１４から図１９を参照して、メモリセルに第２位ビット２ＳＢがプログラムされる時、状態読出し及び再配列を考慮したプログラムが遂行されると説明された。しかし、状態読出し及び再配列を考慮したプログラムは第２位ビット２ＳＢのプログラムの時に遂行されることに限定されない。メモリセルに第２位ビット２ＳＢから最上位ビットＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）がプログラムされる時、状態読出し及び再配列を考慮したプログラムは１回以上遂行できる。
【０１７１】
図２０は本発明の第２実施形態による不揮発性メモリ装置２００を示すブロック図である。図２０を参照すれば、不揮発性メモリ装置２００はメモリセルアレイ２１０、アドレスデコーディング部２２０、ページバッファ部２３０、データ入出力部２４０、電圧生成部２５０、及び制御部２６０を含む。
【０１７２】
メモリセルアレイ２１０が使用者データ領域２１１及びバッファ領域２１３を含み、バッファ領域２１３を利用する３−ステッププログラムが遂行されることを除外すれば、不揮発性メモリ装置２００は図１の不揮発性メモリ装置１００と同一の構成を有し、同一の方法で動作できる。バッファ領域２１３はメモリセルアレイと集積されて形成され得る。例えば、メモリ装置２００が半導体チップである場合、バッファ領域２１３は半導体チップの一部として形成され、使用者データ領域２１１のメモリセルと同一のタイプのメモリセルとして形成され得る。バッファ領域２１３はメモリセルアレイ２１０の予め決定された物理的位置に形成されるか、或いはブロックの構成を最適化してバッファ領域２１３及び使用者データ領域２１１を構成するブロック管理システムによって決定され得る。
【０１７３】
図２１は本発明の第２実施形態によるプログラム方法を示すフローチャートである。図２０及び図２１を参照すれば、Ｓ２１０段階でバッファ領域２１３のメモリセルを読み出して、使用者データ領域２１１のメモリセルの消去状態及び少なくとも１つのプログラム状態が判別される。
【０１７４】
Ｓ２２０段階で、精巧なプログラム（ｆｉｎｅ ｐｒｏｇｒａｍ）が遂行されるか否かを判別される。精巧なプログラムが遂行されなかったら、Ｓ２３０段階で１−ステッププログラム又は粗いプログラム（ｃｏａｒｓｅ ｐｒｏｇｒａｍ）が遂行される。１−ステッププログラム及び粗いプログラムは精巧なプログラムより高いプログラム電圧又はさらに長い電圧印加時間を利用してプログラムする動作を包含できる。粗いプログラム状態（例えば、図２２ＡのＣＰ１からＣＰ７）は精巧なプログラムにしたがうプログラム状態より広い閾値電圧散布範囲を有することができる。１−ステッププログラムは１つのプログラムサイクル又は多重プログラムサイクルを包含できる。
【０１７５】
精巧なプログラムが遂行される時、Ｓ２４０段階で複数の状態読出し電圧を利用して少なくとも１つのプログラム状態に状態読出しが遂行される。以後に、Ｓ２５０段階で状態読出し結果にしたがって互いに異なるレベルを有する複数の検証電圧を利用して精巧なプログラムが遂行される。
【０１７６】
図２２Ａは図２１のプログラム方法にしたがうメモリセルの閾値電圧散布を示す図面である。図２０から図２２Ａを参照すれば、メモリセルで１−ステッププログラムが遂行できる。１−ステッププログラムは状態読出し及びそれにしたがうプログラム無しで遂行できる。１−ステッププログラムを通じて使用者データ領域２１１の１つのメモリセルに１ビット又は２ビットデータをプログラムすることができる。１−ステッププログラムが遂行される時、プログラムデータはバッファ領域２１３にさらにプログラムされ得る。例えば、プログラムデータはバッファ領域２１３の単一レベルセルＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌｓ）にプログラムされ得る。
【０１７７】
１−ステッププログラムが遂行されれば、使用者データ領域２１１の消去状態Ｅのメモリセルは消去状態Ｅを維持されるか、或いは第１から第３プログラム状態ＯＰ１〜ＯＰ３の中で１つにプログラムされ得る。１−ステッププログラム結果が４つの状態を包含する時、１−ステッププログラムは２ビットデータＬＳＢ、２ＳＢに基づいて遂行できる。
【０１７８】
１−ステッププログラムが遂行された後、電荷の再配列（Ｒｅａｒｒａｎｇｅｍｅｎｔ）が発生できる。電荷の再配列が発生すれば、第１から第３プログラム状態ＯＰ１〜ＯＰ３の閾値電圧散布が広くなり得る。
【０１７９】
１−ステッププログラムされたメモリセルに粗いプログラム（Ｃｏａｒｓｅ Ｐｒｏｇｒａｍ）が遂行できる。粗いプログラムが遂行される時、バッファ領域２１３のメモリセルを読み出して、使用者データ領域２１１のメモリセルの消去状態及び少なくとも１つのプログラム状態が判別され得る。判別結果及びプログラムされるプログラムデータにしたがって、粗いプログラムを遂行できる。粗いプログラムが遂行されれば、メモリセルは消去状態Ｅを維持されるか、或いは第１から第７粗いプログラム状態ＣＰ１〜ＣＰ７にプログラムされ得る。粗いプログラムが遂行される時、プログラムデータはバッファ領域２１３のメモリセルにさらにプログラムされ得る。例えば、プログラムデータはバッファ領域２１３の単一レベルセルＳＬＣにプログラムされ得る。
【０１８０】
粗いプログラムが遂行された後、電荷の再配列（Ｒｅａｒｒａｎｇｅｍｅｎｔ）が発生できる。電荷の再配列が発生すれば、第１から第７粗いプログラム状態ＣＰ１〜ＣＰ７の閾値電圧散布が広くなり得る。例示的に、第１から第７粗いプログラム状態ＣＰ１〜ＣＰ７の閾値電圧散布が互いに重なる部分が発生できる。
【０１８１】
粗いプログラムが遂行されたメモリセルに精巧なプログラム（Ｆｉｎｅ Ｐｒｏｇｒａｍ）が遂行できる。図２１に示したように、精巧なプログラムは状態読出し及びそれにしたがうプログラムを随伴する。
【０１８２】
バッファ領域２１３のメモリセルを読み出して、使用者データ領域２１１のメモリセルの消去状態及び少なくとも１つのプログラム状態が判別され得る。バッファ領域２１３はプログラムされるメモリセルの全てのデータを格納できる。このデータはプログラムされるメモリセルの各々の消去又はプログラム状態を判別するために使用され得る。少なくとも１つのプログラム状態（又は消去状態）の各々に対して状態読出し（Ｓｔａｔｅ ｒｅａｄ）が遂行できる。状態読出しが遂行されれば、各プログラム状態（又は消去状態）の下位テールメモリセル、正常メモリセル、及び上位テールメモリセルが判別され得る。
【０１８３】
状態読出し結果にしたがって、メモリセルが複数の検証電圧を利用してプログラムされる。下位テールメモリセルは上位検証電圧を利用して、正常メモリセルは正常検証電圧を利用して、及び上位テールメモリセルは下位検証電圧を利用して、プログラムされ得る。メモリセルは第１から第７プログラム状態Ｐ１〜Ｐ７にプログラムされ得る。他の例として、上位テールメモリセルは精巧なプログラム動作でプログラムされないことがあり得る。精巧なプログラム動作は下位テールメモリセル及び正常メモリセルに対して遂行され、上位テールメモリセルは粗いプログラム動作でプログラムされた閾値電圧レベルに残っていることがあり得る。図２２Ｂは粗いプログラム状態ＣＰ１の精巧なプログラムと連関された例を示す。図２２Ｂは粗いプログラム状態ＣＰ１の上位テールメモリセルＵＴが粗いプログラム状態に残っているし、正常メモリセルＮが精巧なプログラムの時に下部検証電圧ＶＦＹＮを利用して検証され、そして下位テールメモリセルＬＴが精巧なプログラムの時に上部検証電圧ＶＦＹＵを利用して検証される例を示す。この例で、下位テール、正常及び上位テールメモリセルの粗いプログラム状態から精巧なプログラムが遂行された時の閾値電圧散布範囲が各々図示されている。
【０１８４】
精巧なプログラムが遂行された後に再配列が発生できる。再配列が発生すれば、第１から第７プログラム状態Ｐ１〜Ｐ７の閾値電圧散布が狭くなり得る。即ち、不揮発性メモリ装置２００のデータ格納信頼性が向上され得る。
【０１８５】
図２３は本発明の第３実施形態による不揮発性メモリ装置３００を示すブロック図である。図２３を参照すれば、不揮発性メモリ装置３００はメモリセルアレイ３１０、アドレスデコーディング部３２０、ページバッファ部３３０、データ入出力部３４０、電圧生成部３５０、及び制御部３６０を含む。
【０１８６】
メモリセルアレイ３１０が使用者データ領域３１１及び補助領域３１３を含み、状態読出しの結果が補助領域３１３にプログラムされることを除外すれば、不揮発性メモリ装置３００は図１の不揮発性メモリ装置１００と同一の構造を有し、同一の方法で動作する。
【０１８７】
図２４は本発明の第３実施形態によるプログラム方法を示すフローチャートである。図２４を参照すれば、Ｓ３１０段階で第１プログラムデータがメモリセルにプログラムされる。例えば、第１プログラムデータが受信され、メモリセルに予めプログラムされたデータが読み出され、状態読出しが遂行され、第１プログラムデータ、読出し結果、及び状態読出し結果にしたがって第１プログラムデータがプログラムされ得る。
【０１８８】
Ｓ３２０段階で、状態読出し結果が補助領域３１３にプログラムされる。
【０１８９】
Ｓ３３０段階で、メモリセルにプログラムされる第２プログラムデータが受信される。例えば、第２プログラムデータは第１プログラムデータの次にプログラムされる上位ビットデータであり得る。第２プログラムデータはメモリセルが消去された後、プログラムされる下位ビットデータであり得る。
【０１９０】
Ｓ３４０段階で、メモリセルを読み出して消去状態及び少なくとも１つのプログラム状態が判別される。Ｓ３４０段階は図９のＳ１２０段階に対応することができる。
【０１９１】
Ｓ３５０段階で、補助領域３１３から状態読出し結果が読み出される。Ｓ３２０段階に補助領域３１３にプログラムされた状態読出し結果がＳ３５０段階で読み出され得る。読み出された状態読出し結果は再配列ラッチＲＬに格納され得る。
【０１９２】
Ｓ３６０段階で、読み出された状態読出し結果にしたがって互いに異なるレベルを有する複数の検証電圧を利用して第２プログラムデータがメモリセルにプログラムされる。Ｓ３６０段階は図９のＳ１５０段階に対応することができる。
【０１９３】
上述したように、メモリセルの再配列特性が状態読出しを通じて判別され、状態読出し結果がメモリセルアレイ３１０の補助領域３１３にプログラムされ得る。以後に、該当メモリセルにデータがプログラムされる時、補助領域３１３にプログラムされた状態読出し結果にしたがって再配列特性を判別し、プログラムが遂行できる。したがって、向上されたデータ信頼性を有する不揮発性メモリ装置３００及びそれのプログラム方法が提供される。
【０１９４】
補助領域３１３に格納された状態読出し結果の使用は状態読出しの遂行無しで状態読出し結果をプログラム動作で使用できるようにする。例えば、メモリセルのプログラム動作は該当メモリセルの状態読出しによって獲得されて補助領域３１３に格納された状態読出し結果を使用して遂行できる。
【０１９５】
図２５は本発明の第４実施形態による不揮発性メモリ装置４００を示すフローチャートである。図２５を参照すれば、不揮発性メモリ装置４００はメモリセルアレイ４１０、アドレスデコーディング部４２０、ページバッファ部４３０、データ入出力部４４０、電圧生成部４５０、及び制御部４６０を含む。
【０１９６】
メモリセルアレイ４１０が使用者データ領域４１１及びテストデータ領域４１３を含み、状態読出しが遂行される代わりにテストデータ領域４１３で読出しが遂行されることを除外すれば、不揮発性メモリ装置４００は図１の不揮発性メモリ装置１００と同一の構成を有し、同一の方法で動作できる。
【０１９７】
テストデータ領域４１３は使用者データ領域４１１のメモリセルの再配列特性に対する情報を格納できる。例示的に、不揮発性メモリ装置４００の使用者データ領域４１１のメモリセルがテストされ、テスト結果がテストデータ領域４１３にプログラムされ得る。
【０１９８】
図２６は本発明の第４実施形態によるプログラム方法を示すフローチャートである。図２５及び図２６を参照すれば、Ｓ４１０段階で使用者データ領域４１１のメモリセルにプログラムされるデータが受信される。Ｓ４１０段階は図９のＳ１１０段階に対応することができる。
【０１９９】
Ｓ４２０段階で、使用者データ領域のメモリセルを読み出して消去状態及び少なくとも１つのプログラム状態が判別される。Ｓ４２０段階は図９のＳ１２０段階に対応することができる。
【０２００】
Ｓ４３０段階で、使用者データ領域４１１のメモリセルに対応するテストデータ領域４１３のメモリセルで読出しが遂行される。例えば、使用者データ領域４１１のメモリセルの再配列特性に対する情報を格納するメモリセルが読み出され得る。
【０２０１】
Ｓ４４０段階で、テストデータ領域４１３のメモリセルの読出し結果にしたがって、互いに異なるレベルを有する複数の検証電圧を利用して使用者データ領域４１１のメモリセルにプログラムデータがプログラムされ得る。Ｓ４４０段階は図９のＳ１５０段階に対応することができる。
【０２０２】
図２５及び図２６を参照して説明されたように、メモリセルの再配列特性はテストを通じて検出されることができ、再配列特性を示す情報はテストデータ領域４１３にプログラムされることができる。テストは製造工程の一部として遂行できる。例えば、テストはメモリ装置のパッケイジングの後又はパッケイジングの前に、パッケイジング欠陥の検出の前に、又はパッケイジングの後、サードパーティー（ｔｈｉｒｄ ｐａｒｔｙ）へ配送される前に遂行できる。他の例又は追加的な例として、テストはメモリ装置がアクセスされない間の背景動作として遂行できる。例えば、自由ブロックのようなＮＡＮＤフラッシュメモリのブロックはブロックの物理的ページに書き込まれるテストデータを有することができる。以後に、メモリセルの再配列特性を判別するために読出しが遂行できる。テストデータ領域４１３にプログラムされた再配列特性に対する情報を利用して、使用者データ領域４１１で再配列を考慮したプログラムが遂行できる。
【０２０３】
図２７は本発明の第５実施形態によるプログラム方法を示すフローチャートである。図２５及び図２７を参照すれば、Ｓ５１０段階で第１メモリセルにプログラムされる第１データが受信されて第１ワードラインに連結された第１メモリセルにプログラムされる。
【０２０４】
Ｓ５２０段階で、第２データが受信され、第１ワードラインに隣接する第２ワードラインに連結されたメモリセルにプログラムされる。
【０２０５】
Ｓ５３０段階で、複数の状態読出し電圧を利用して、第１メモリセルにプログラムされた第１データのプログラム状態が状態読出しを通じて読み出され得る。状態読出しは図１２、図２２Ａ又はそれと連関された説明と類似な方法で遂行できる。
【０２０６】
Ｓ５４０段階で、第３データが受信され、複数の検証電圧を利用して第１ワードラインに連結された第１メモリセルにプログラムされる。それにしたがうプログラム状態は第１及び第３データの組合を示され得る。例えば、第１データはＬＳＢデータ及び２ＳＢデータであり、Ｓ５１０段階のプログラム動作の以後の図２２Ａに図示されたプログラム状態Ｅ、ＯＰ１、ＯＰ２、ＯＰ３であり得る。第３データはＭＳＢデータであり、Ｓ５４０段階のプログラム動作は図２２Ａに図示されたプログラム状態Ｅ、Ｐ１〜Ｐ７を導出できる。図２２Ａに図示された粗いプログラムは遂行されることもあり、遂行されないこともあり得る。Ｓ５４０段階で、メモリセルの検証電圧の選択はＳ５３０段階の状態読出しの結果及び第２メモリセルにプログラムされた第２データを考慮して遂行できる。第２データはＳ５４０段階に先行して第２ワードラインから読み出されるか、或いはＳ５２０段階の第２データのプログラムの後に再配列ラッチＲＬのようなページバッファのラッチに維持され得る。第２データは第１ワードラインに連結されたメモリセルに第３データをプログラムする検証電圧を決定する時に使用され得る。
【０２０７】
例えば、Ｓ５４０段階で第１メモリセルの中で特定のメモリセルに第３データをプログラムする検証電圧は、第１データがプログラムされた特定のメモリセルの閾値電圧と特定のメモリセルに隣接する１つ又はその以上のメモリセルの閾値電圧の間の差異にしたがって決定され得る。他の例又は追加的な例として、Ｓ５４０段階で第１メモリセルの中で特定のメモリセルに第３データをプログラムする検証電圧は、Ｓ５１０段階の第１データのプログラムの後、Ｓ５２０段階の第２データのプログラムによる閾値電圧の増加にしたがって決定され得る。
【０２０８】
プログラムデータのプログラムによって、特定メモリセルの情報格納膜に電荷が捕獲され得る。特定メモリセルに捕獲された電荷は隣接するメモリセルに捕獲された電荷から電場の影響を受けられる。特定メモリセルに捕獲された電荷の再配列は電場の影響を受けられる。特定メモリセルの閾値電圧及び隣接するメモリセルの閾値電圧の間の差異が大きいほど、電場の強さは増加し、再配列に及ぶ影響が増加する。即ち、隣接する第２メモリセルの再配列への影響が増加することができる。また、隣接する第２メモリセルは寄生カップリングのような他のメカニズムによって特定メモリセルの閾値電圧に影響を与えられる。したがって、特定メモリセル（第１ワードラインの第１メモリセル）の閾値電圧変化は再配列及び隣接するメモリセルの多様な影響によって発生され得る。隣接する第２メモリセルの閾値電圧変化又は閾値電圧差異を分析することによって、第２メモリセルの影響による特定メモリセルの閾値電圧変化が測定され得る。
【０２０９】
隣接する第２メモリセルの影響から測定された変化がＳ５３０段階の状態読出しから決定された閾値電圧変化と一致すれば、特定のメモリセルは正常メモリセルとして判別され、正常検証電圧がＳ５４０段階のプログラム動作で使用され得る。隣接する第２メモリセルから測定された変化がＳ５３０段階の状態読出しから決定される閾値電圧変化と一致しなければ、正常検証電圧ではない他の検証電圧がＳ５４０段階のプログラム動作で使用され得る。例えば、上位検証電圧又は下位検証電圧が使用され得る。また、隣接する第２メモリセルから測定された変化は再配列による閾値電圧変化と相殺され得る。この場合、再配列から決定された閾値電圧変化はＳ５３０段階の状態読出しで閾値電圧が変化されなくとも、今後のプログラムで使用され得る。
【０２１０】
Ｓ５４０段階の第３データのプログラムは検出（又は予測）された再配列特性によって、図１３及び図１４を参照して説明されたように再配列を考慮して遂行できる。
【０２１１】
例示的に、図２７のプログラム方法が遂行される時、図２５の不揮発性メモリ装置４００で正常状態読出し電圧ＶＳＲＮ及び上位状態読出し電圧ＶＳＲＵは発生されるか、或いは利用されないことがあり得る。
【０２１２】
図２８は本発明の第６実施形態によるプログラム方法を示すフローチャートである。図２５及び図２８を参照すれば、Ｓ６１０段階で第１メモリセルにプログラムされる第１プログラムデータが受信される。第１プログラムデータはデータラッチＤＬ０に格納され得る。
【０２１３】
Ｓ６２０段階で、第１メモリセルに連結されたワードラインに隣接する少なくとも１つのワードラインに連結された第２メモリセルにプログラムされる第２プログラムデータが受信される。第２プログラムデータは第１プログラムデータがプログラムされた後にプログラムされるデータであり得る。第２プログラムデータはデータラッチＤＬ又は再配列ラッチＲＬに格納され得る。
【０２１４】
Ｓ６３０段階で、第２プログラムデータにしたがって、互いに異なるレベルを有する複数の検証電圧を利用して第１プログラムデータが第１メモリセルにプログラムされる。第１プログラムデータがプログラムされたメモリセルは第２プログラムデータがプログラムされる時の電場の影響で再配列又は寄生的な影響による閾値電圧変化を経験することができる。したがって、隣接するメモリセルに予めプログラムされたデータと隣接するメモリセルが次にプログラムされるデータにしたがって再配列効果が考慮されれば、データ信頼性が向上された不揮発性メモリ装置４００及びプログラム方法が提供され得る。
【０２１５】
例示的に、図２８のプログラム方法が遂行される時、図２５の不揮発性メモリ装置４００で正常状態読出し電圧ＶＳＲＮ及び上位状態読出し電圧ＶＳＲＵは発生されるか、或いは利用されないことがあり得る。
【０２１６】
図２９は本発明の第７実施形態によるプログラム方法を示すフローチャートである。図２９を参照すれば、Ｓ８１０段階でメモリセルにプログラムされるプログラムデータが受信される。例示的に、最下位ビットＬＳＢデータがプログラムデータに受信され得る。
【０２１７】
Ｓ８２０段階で、プログラムデータがデータラッチＤＬ（図１参照）へローディングされる。データラッチＤＬへローディングされたプログラムデータにしたがって、ビットラインＢＬがバイアスされ得る。
【０２１８】
Ｓ８３０段階で、プログラムループが遂行されて、プログラム電圧及び検証電圧が印加される。例えば、選択されたワードラインへプログラム電圧が１回印加され、以後に検証電圧が１回印加され得る。
【０２１９】
Ｓ８４０段階で、閾値条件が満足されるか否かを判別される。例えば、閾値条件はプログラムループの数であり得る。プログラムループが反復された回数が特定値以上になる時、閾値条件が満足され得る。閾値条件は最初のプログラムパスであり得る。プログラムパスされたメモリセルが最初に検出される時、閾値条件が満足され得る。閾値条件はプログラムパスされたメモリセルの数であり得る。プログラムパスされたメモリセルの数が特定値以上である時、閾値条件が満足され得る。その以外に、多様な条件が閾値条件として使用され得る。閾値条件が満足されれば、Ｓ８５０段階が遂行される。閾値条件が満足されなければ、Ｓ８３０段階でプログラムループが再び遂行できる。この時、プログラム電圧のレベルは増加され得る。
【０２２０】
Ｓ８５０段階で、プログラムの中であるメモリセル（閾値電圧が調節されるメモリセル）に複数の状態読出し電圧を利用して状態読出しが遂行される。Ｓ８３０段階及びＳ８５０段階の間に電荷再配列が生じる充分な時間を与えるための遅延時間が提供され得る。Ｓ８６０段階で、プログラムループが遂行されて、プログラム電圧が１回印加され複数の検証電圧が１回ずつ印加される。複数の検証電圧は互いに異なるレベルを有することができる。プログラムの中であるメモリセルが複数の検証電圧の中でいずれか検証電圧によって検証されるか否かは状態読出しの結果にしたがって判別され得る。
【０２２１】
Ｓ８６０段階でプログラムされるメモリセルへ印加されるプログラム電圧はＳ８３０段階でプログラムされるメモリセルへ印加されるプログラム電圧と同一であり得る。他の例として、Ｓ８６０段階でプログラムされるメモリセルへ印加されるプログラム電圧はＳ８３０段階でプログラムされるメモリセルへ印加されるプログラム電圧より低いことがあり得る。
【０２２２】
Ｓ８７０段階で、プログラムパスであるか否かを判別される。プログラムパスであれば、プログラムは終了される。プログラムフェイルであれば、Ｓ８６０段階でプログラムループが再び遂行される。この時、プログラム電圧のレベルは増加され得る。
【０２２３】
図３０Ａは図２９のプログラム方法によって選択されたワードラインへ印加される電圧を示すタイミング図である。図３０Ｂは図２９のプログラム方法及び図３０Ａの電圧印加にしたがうメモリセルの閾値電圧散布の変化を示すグラフである。
【０２２４】
図３０Ａ及び図３０Ｂを参照すれば、プログラムループが遂行される時、プログラム電圧ＶＰＧＭが１回印加され、検証電圧ＶＦＹ１が１回印加され得る。プログラムループが反復される度に、プログラム電圧ＶＰＧＭのレベルは増加され得る。プログラムループが反復されることにしたがって、プログラムされるメモリセルの閾値電圧が消去状態Ｅから上昇する。閾値電圧が上昇したメモリセル（プログラムの中であるメモリセル）は中間状態（ＩＳ、Ｉｎｔｅｒｍｅｄｉａｔｅ Ｓｔａｔｅ）を有することができる。
【０２２５】
閾値条件が満足されれば、状態読出しが遂行される。中間状態ＩＳのメモリセルに対して状態読出しが遂行できる。正常状態読出し電圧ＶＳＲＮ及び上位状態読出し電圧ＶＳＲＵが中間状態のメモリセルへ印加されて、状態読出しが遂行できる。正常状態読出し電圧ＶＳＲＮは検証電圧ＶＦＹ１より低いレベルを有することができる。上位状態読出し電圧ＶＳＲＵは検証電圧ＶＦＹ１のようなレベルを有することができる。
【０２２６】
状態読出しが遂行されれば、上部テールメモリセルＬＰ＿Ｕ、正常メモリセルＬＰ＿Ｎ、及び下部テールメモリセルＬＰ＿Ｌが判別され得る。例示的に、製造工程の微細化によってメモリセルの大きさが小さくなるほど、再配列が発生する時間は短くなり得る。即ち、メモリセルの大きさが小さくなるほど、プログラム電圧が印加された後、検証が遂行される時、メモリセルで再配列がさらに多く発生できる。閾値条件が満足される時に状態読出しが遂行されれば、再配列によって閾値電圧が上昇する上部テールメモリセルＬＰ＿Ｕ、再配列が生じても閾値電圧に大きいな変化がない正常メモリセルＬＰ＿Ｎ、及び再配列によって閾値電圧が低くなる下部テールメモリセルＬＰ＿Ｕが検出され得る。
【０２２７】
以後に、再配列を考慮したプログラムループが遂行できる。上部テールメモリセルＬＰ＿Ｕは下位検証電圧ＶＦＹＬを利用してプログラムされ、正常メモリセルＬＰ＿Ｎは正常検証電圧ＶＦＹＮを利用してプログラムされ、そして下部テールメモリセルＬＰ＿Ｕは上位検証電圧ＶＦＹＵを利用してプログラムされ得る。プログラムを通じて、中間状態ＩＳのメモリセルはプログラム状態ＬＰを有することができる。再配列を考慮したプログラムが遂行されれば、再配列が発生する時にメモリセルの閾値電圧散布が狭くなり得る。
【０２２８】
例示的に、状態読出しの結果はメモリセルアレイの補助領域に格納され、必要とする時に読み出され得る。状態読出しの結果は外部へ出力され得る。メモリセルの再配列特性がメモリセルアレイのテスト領域に予め格納された場合、状態読出しは遂行されなくテスト領域から読み出された再配列特性を参照してプログラムが遂行できる。
【０２２９】
図３１は図３の平面図の一部分ＥＣの第２例にしたがう等価回路ＢＬＫａ２を示す回路図である。図７の等価回路ＢＬＫａ１と比較すれば、各セルストリングに側面トランジスターＬＴＲが追加的に提供される。
【０２３０】
図３から図６、及び図３１を参照すれば、各セルストリングで、側面トランジスターＬＴＲは接地選択トランジスターＧＳＴ及び共通ソースラインＣＳＬの間に連結される。側面トランジスターＬＴＲのゲート（又は制御ゲート）は接地選択トランジスターＧＳＴのゲート（又は制御ゲート）と共に接地選択ラインＧＳＬに連結される。
【０２３１】
チャンネル膜１１４は第１導電物質ＣＭ１の垂直ボディーとして動作する。即ち、第１導電物質ＣＭ１はチャンネル膜１１４と共に垂直トランジスターを構成する。第１導電物質ＣＭ１はチャンネル膜１１４と共に基板１１１と垂直になる接地選択トランジスターＧＳＴを構成することができる。
【０２３２】
基板１１１と第１導電物質ＣＭ１との間に情報格納膜１１６が提供される。基板１１１は第１導電物質ＣＭ１の水平ボディーとして動作できる。即ち、第１導電物質ＣＭ１は基板１１１と共に水平トランジスターＬＴＲを構成することができる。
【０２３３】
第１導電物質ＣＭ１へ電圧が供給される時、第１導電物質ＣＭ１とチャンネル膜１１４との間に電場が形成される。形成された電場によって、チャンネル膜１１４にチャンネルが形成され得る。第１導電物質ＣＭ１へ電圧が供給される時、第１導電物質ＣＭ１と基板１１１との間に電場が形成される。形成された電場によって、基板１１１にチャンネルが形成される。基板１１１に形成されたチャンネルは共通ソース領域ＣＳＲ及びチャンネル膜１１４に連結され得る。即ち、接地選択ラインＧＳＬへ電圧が供給される時に接地選択トランジスターＧＳＴと水平トランジスターＬＴＲとが共にオンされて、セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２は共通ソースラインＣＳＬに連結され得る。
【０２３４】
図３２は図３の平面図の一部分ＥＣの第３例にしたがう等価回路ＢＬＫａ３を示す回路図である。図７に図示された等価回路ＢＬＫａ１と比較すれば、接地選択トランジスターＧＳＴは第１及び第２接地選択ラインＧＳＬ１、ＧＳＬ２に連結される。図３から図６、及び図３２を参照すれば、第１導電物質ＣＭ１は第１及び第２接地選択ラインＧＳＬ１、ＧＳＬ２を構成することができる。
【０２３５】
図１から図２８を参照して説明されたように、読出しを通じてメモリセルＭＣ１〜ＭＣ６の再配列特性が検出（又は予測）され得る。図１から図２８を参照して説明されたように、検出（又は予測）された再配列特性を考慮して、メモリセルＭＣ１〜ＭＣ６がプログラムされ得る。
【０２３６】
図３１を参照して説明されたように、等価回路ＢＬＫａ３に側面トランジスターＬＴＲが提供され得る。
【０２３７】
図３３は図３の平面図の一部分ＥＣの第４例にしたがう等価回路ＢＬＫａ４を示す回路図である。図３から図６、及び図３３を参照すれば、複数のサブブロックが提供され得る。例示的に、第２及び第３導電物質ＣＭ２、ＣＭ３は第１及び第２メモリセルＭＣ１、ＭＣ２を構成し、第１サブブロックとして使用され得る。第６及び第７導電物質ＣＭ６、ＣＭ７は第３及び第４メモリセルＭＣ３、ＭＣ４を構成し、第２サブブロックとして使用され得る。第４及び第５導電物質ＣＭ４、ＣＭ５は第１及び第２サブブロックの間に提供される第１及び第２ダミーメモリセルＤＭＣ１、ＤＭＣ２を構成することができる。第１及び第２サブブロックは独立的にプログラムされ、読み出され、そして消去され得る。
【０２３８】
図１から図２８を参照して説明されたように、読出しを通じてメモリセルＭＣ１〜ＭＣ４の再配列特性が検出（又は予測）され得る。図１から図２８を参照して説明されたように、検出（又は予測）された再配列特性を考慮して、メモリセルＭＣ１〜ＭＣ４がプログラムされ得る。
【０２３９】
図３１を参照して説明されたように、等価回路ＢＬＫａ３に側面トランジスターＬＴＲが提供され得る。
【０２４０】
図３４は図３の平面図の一部分ＥＣの第５例にしたがう等価回路ＢＬＫａ５を示す回路図である。図３から図６、及び図３４を参照すれば、第１及び第２導電物質ＣＭ１、ＣＭ２は各々の第１及び第２高さを有する接地選択トランジスターＧＳＴａ、ＧＳＴｂを形成できる。第７及び第８導電物質ＣＭ７、ＣＭ８は各々の第７及び第８高さを有するストリング選択トランジスターＳＳＴａ、ＳＳＴｂを形成できる。第３から第６導電物質ＣＭ３〜ＣＭ６は第１から第４メモリセルＭＣ１〜ＭＣ４を形成できる。
【０２４１】
第１及び第２導電物質ＣＭ１、ＣＭ２は共通に連結されて１つの接地選択ラインＧＳＬを構成することができる。セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２は接地選択ラインＧＳＬに共通に連結され得る。
【０２４２】
セルストリングＣＳ１１、ＣＳ１２は第７及び第８導電物質ＣＭ７、ＣＭ８によって各々形成された第７及び第８高さを有する２つのストリング選択ラインＳＳＬ１ａ、ＳＳＬ１ｂに連結され得る。セルストリングＣＳ２１、ＣＳ２２は第７及び第８導電物質ＣＭ７、ＣＭ８によって各々形成された第７及び第８高さを有する２つのストリング選択ラインＳＳＬ２ａ、ＳＳＬ２ｂに連結され得る。
【０２４３】
少なくとも３つの高さに対応する導電物質が接地選択トランジスターを形成できる。少なくとも３つの高さに対応する導電物質がストリング選択トランジスターを形成できる。
【０２４４】
図１から図２８を参照して説明されたように、読出しを通じてメモリセルＭＣ１〜ＭＣ４の再配列特性が検出（又は予測）され得る。図１から図２８を参照して説明されたように、検出（又は予測）された再配列特性を考慮して、メモリセルＭＣ１〜ＭＣ４がプログラムされ得る。
【０２４５】
図３１を参照して説明されたように、等価回路ＢＬＫａ５に側面トランジスターＬＴＲが提供され得る。図３２を参照して説明された等価回路ＢＬＫａ３と同様に、セルストリングＣＳ１１、ＣＳ１２は１つの接地選択ライン（図示せず）に連結され、セルストリングＣＳ２１、ＣＳ２２は他の１つの接地選択ライン（図示せず）に連結され得る。図３３を参照して説明された等価回路ＢＬＫａ４と同様に、メモリセルＭＣ１〜ＭＣ４は複数のサブブロックを形成できる。
【０２４６】
図３５は図３の平面図の一部分ＥＣの第６例にしたがう等価回路ＢＬＫａ６を示す回路図である。図３４に図示された等価回路ＢＬＫａ５と比較すれば、同一の行のセルストリングで、ストリング選択トランジスターＳＳＴａ、ＳＳＴｂは１つのストリング選択ラインを共有する。セルストリングＣＳ１１、ＣＳ１２のストリング選択トランジスターＳＳＴａ、ＳＳＴｂは第１ストリング選択ラインＳＳＬ１に共通に連結される。セルストリングＣＳ２１、ＣＳ２２のストリング選択トランジスターＳＳＴａ、ＳＳＴｂは第２ストリング選択ラインＳＳＬ２に共通に連結される。
【０２４７】
図１から図２８を参照して説明されたように、読出しを通じてメモリセルＭＣ１〜ＭＣ４の再配列特性が検出（又は予測）され得る。図１から図２８を参照して説明されたように、検出（又は予測）された再配列特性を考慮して、メモリセルＭＣ１〜ＭＣ４がプログラムされ得る。
【０２４８】
図３１を参照して説明されたように、等価回路ＢＬＫａ５に側面トランジスターＬＴＲが提供され得る。図３２を参照して説明された等価回路ＢＬＫａ３と同様に、セルストリングＣＳ１１、ＣＳ１２は１つの接地選択ライン（図示せず）に連結され、セルストリングＣＳ２１、ＣＳ２２は他の１つの接地選択ライン（図示せず）に連結され得る。図３３を参照して説明された等価回路ＢＬＫａ４と同様に、メモリセルＭＣ１〜ＭＣ４は複数のサブブロックを形成できる。
【０２４９】
図３６は図３の平面図の一部分ＥＣの第７例にしたがう等価回路ＢＬＫａ７を示す回路図である。図３から図６、及び図３６を参照すれば、第２導電物質ＣＭ２は第１ダミーメモリセルＤＭＣ１を構成する。第７導電物質ＣＭ７は第２ダミーメモリセルＤＭＣ２を構成する。
【０２５０】
例示的に、２以上の高さに対応する導電物質がメモリセルと接地選択トランジスターＧＳＴとの間のダミーメモリセル（図示せず）を構成することができる。２以上の高さに対応する導電物質がメモリセルとストリング選択トランジスターＳＳＴとの間のダミーメモリセル（図示せず）を構成することができる。接地選択トランジスターＧＳＴの側とストリング選択トランジスターＳＳＴの側の中で一方のみにダミーメモリセル（図示せず）が提供され得る。
【０２５１】
図１から図２８を参照して説明されたように、読出しを通じてメモリセルＭＣ１〜ＭＣ４の再配列特性が検出（又は予測）され得る。図１から図２８を参照して説明されたように、検出（又は予測）された再配列特性を考慮して、メモリセルＭＣ１〜ＭＣ４がプログラムされ得る。
【０２５２】
図３１を参照して説明されたように、等価回路ＢＬＫａ５に側面トランジスターＬＴＲが提供され得る。図３２を参照して説明された等価回路ＢＬＫａ３と同様に、セルストリングＣＳ１１、ＣＳ１２は１つの接地選択ライン（図示せず）に連結され、セルストリングＣＳ２１、ＣＳ２２は他の１つの接地選択ライン（図示せず）に連結され得る。図３３を参照して説明された等価回路ＢＬＫａ４と同様に、メモリセルＭＣ１〜ＭＣ４は複数のサブブロックを形成できる。
【０２５３】
図３４を参照して説明されたように、２以上の高さの導電物質がストリング選択トランジスターＳＳＴａ、ＳＳＴｂを構成することができる。２以上の高さの導電物質が接地選択トランジスターＧＳＴａ、ＧＳＴｂを構成することができる。図３５を参照して説明されたように、同一の行のストリング選択トランジスターＳＳＴａ、ＳＳＴｂは１つのストリング選択ラインＳＳＬ１又はＳＳＬ２に連結され得る。
【０２５４】
図３７は図３のIV−IV’線に沿う斜視断面図の第２例を示す。図３８は図３のIV−IV’線に沿う断面図の第２例を示す。図３、図３７、及び図３８を参照すれば、導電物質ＣＭ１〜ＣＭ８と絶縁物質１１２、１１２ａ及びピラーＰＬの間に第１情報格納膜１１６ａが提供され、ピラーＰＬの内側壁に第２情報格納膜１１６ｂが提供される。
【０２５５】
第１情報格納膜１１６ａは第３サブ絶縁膜１１９（図４及び図５参照）のようなブロッキング絶縁膜を包含できる。第１情報格納膜１１６ａは図４及び図５に図示された情報格納膜１１６と同一の位置に形成され得る。第２情報格納膜１１６ｂは第１及び第２サブ絶縁膜１１７、１１８のような電荷捕獲膜及びトンネルリング絶縁膜を包含できる。
【０２５６】
図３、図３７、及び図３８を参照して説明されたメモリブロックの等価回路は上述された等価回路ＢＬＫａ１〜ＢＬＫａ７の中で１つであり得る。
【０２５７】
図３９は図３のIV−IV’線に沿う斜視断面図の第３例を示す。図４０は図３のIV−IV’線に沿う断面図の第３例を示す。図３、図３９、及び図４０を参照すれば、基板と垂直になる方向に積層された下部ピラーＰＬａ及び上部ピラーＰＬｂが提供される。
【０２５８】
下部ピラーＰＬａは第３方向に沿って絶縁膜１１２、１１２ａを貫通して基板１１１と接触する。下部ピラーＰＬａは下部チャンネル膜１１４ａ及び下部内部物質１１５ａを含む。下部チャンネル膜１１４ａは基板１１１と同一の導電形を有する半導体物質又は真性半導体を含む。下部チャンネル膜１１４ａは第１から第４導電物質ＣＭ１〜ＣＭ４の垂直ボディーとして動作する。下部内部物質１１５ａは絶縁物質を含む。
【０２５９】
下部ピラーＰＬａの上に上部ピラーＰＬｂが提供される。上部ピラーＰＬｂは第３方向に沿って絶縁膜１１２を貫通して、下部ピラーＰＬａの上部面と接触する。上部ピラーＰＬｂは上部チャンネル膜１１４ｂ及び上部内部物質１１５ｂを含む。上部チャンネル膜１１４ｂは下部チャンネル膜１１４ａと同一の導電形を有する半導体物質又は真性半導体を含む。上部チャンネル膜１１４ｂは第５から第８導電物質ＣＭ５〜ＣＭ８の垂直ボディーとして動作する。上部内部物質１１５ｂは絶縁物質を含む。
【０２６０】
下部チャンネル膜１１４ａ及び上部チャンネル膜１１４ｂは互いに連結されて垂直方向のボディーとして動作する。例示的に、下部ピラーＰＬａの上部に半導体パッドＳＰが提供され得る。半導体パッドＳＰは下部チャンネル膜１１４ａと同一の導電形を有する半導体物質又は真性半導体を含む。下部チャンネル膜１１４ａ及び上部チャンネル膜１１４ｂは半導体パッドＳＰを通じて結合され得る。
【０２６１】
例示的に、第１から第８導電物質ＣＭ１〜ＣＭ８の中で半導体パッドＳＰに隣接する導電物質はダミーワードライン及びダミーメモリセルを構成することができる。例えば、半導体パッドＳＰに隣接する第４導電物質ＣＭ４、第５導電物質ＣＭ５、又は第４及び第５導電物質ＣＭ４、ＣＭ５はダミーワードライン及びダミーメモリセルを構成することができる。
【０２６２】
図３、図３９、及び図４０を参照して説明されたメモリブロックの等価回路は上述された等価回路ＢＬＫａ１〜ＢＬＫａ７の中で１つであり得る。
【０２６３】
図４１は図３のIV−IV’線に沿う斜視断面図の第４例を示す。図４２は図３のIV−IV’線に沿う断面図の第４例を示す。図３、図４１、及び図４２を参照すれば、下部ピラーＰＬａ及び上部ピラーＰＬｂが提供され得る（図３９及び図４０参照）。そして、導電物質ＣＭ１〜ＣＭ８と絶縁物質１１２、１１２ａ及びピラーＰＬａ、ＰＬｂの間に第１情報格納膜１１６ａが提供され、ピラーＰＬａ、ＰＬｂの内側壁に第２情報格納膜１１６ｂが提供され得る（図３７及び図３８参照）。
【０２６４】
図３、図４１、及び図４２を参照して説明されたメモリブロックの等価回路は上述された等価回路ＢＬＫａ１〜ＢＬＫａ７の中で１つであり得る。
【０２６５】
図４３は図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つのメモリブロックＢＬＫｂの一部を示す第２例にしたがう平面図である。図４４は図４３のXXXXIV−XXXXIV’線に沿う斜視断面図を示す。図４５は図４３のXXXXIV−XXXXIV’線に沿う断面図を示す。
【０２６６】
図３から図６を参照して説明されたメモリブロックＢＬＫａと比較すれば、第１方向に沿って伸張されるストリング選択ラインカット（ＳＳＬ Ｃｕｔ）とワードラインカット（ＷＬ Ｃｕｔ）とが第２方向に沿って交互いに提供される。ワードラインカット（ＷＬ Ｃｕｔ）は導電物質ＣＭ１〜ＣＭ８及び絶縁物質１１２、１１２ａを貫通して、共通ソース領域ＣＳＲの一部分を露出することができる。ストリング選択ラインカット（ＳＳＬ Ｃｕｔ）は１つ又はその以上の導電物質（例えば、ＣＭ８）及びその上の絶縁物質１１２を貫通できる。ストリング選択ラインカット（ＳＳＬ Ｃｕｔ）はストリング選択トランジスターＳＳＴを構成する第８導電物質ＣＭ８を分離できる。２以上の高さの導電物質がストリング選択トランジスターＳＳＴを構成する時、ストリング選択ラインカット（ＳＳＬ Ｃｕｔ）は２以上の高さの導電物質を分離できる。
【０２６７】
図４３の平面図の一部分ＥＣは第１から第７例にしたがう等価回路ＢＬＫａ１〜ＢＬＫａ７の中で１つに対応することができる。
【０２６８】
例示的に、図３９及び図４０を参照して説明されたように、ピラーＰＬは下部ピラー及び上部ピラーで構成され得る。
【０２６９】
例示的に、図３７及び図３８を参照して説明されたように、第１情報格納膜１１６ａ及び第２情報格納膜１１６ｂが提供され得る。
【０２７０】
図４６は図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つのメモリブロックＢＬＫｃの一部を示す第３例にしたがう平面図である。図４７は図４６のXXXXVII−XXXXVII’線に沿う斜視断面図を示す。図４８は図４６のXXXXVII−XXXXVII’線に沿う断面図を示す。
【０２７１】
図３から図６を参照して説明されたメモリブロックＢＬＫａと比較すれば、隣接する共通ソース領域の間に提供されるピラーは第１方向に沿ってジグザグ形態に配置される。
【０２７２】
例示的に、図３９及び図４０を参照して説明されたように、ピラーＰＬは下部ピラー及び上部ピラーで構成され得る。図３７及び図３８を参照して説明されたように、第１情報格納膜１１６ａ及び第２情報格納膜１１６ｂが提供され得る。図４３から図４５を参照して説明されたように、ストリング選択ラインカット（ＳＳＬ Ｃｕｔ）が提供され得る。隣接するワードラインカット（ＷＬ Ｃｕｔ）とストリング選択ラインカット（ＳＳＬ Ｃｕｔ）の間に、第１方向に沿ってジグザグ形態に配置される１列のピラーが提供され得る。
【０２７３】
図４６の平面図の一部分ＥＣは第１から第７例にしたがう等価回路ＢＬＫａ１〜ＢＬＫａ７の中で１つに対応することができる。
【０２７４】
図４９は図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つのメモリブロックＢＬＫｄの一部を示す第４例にしたがう平面図である。図５０は図４９のXXXXX−XXXXX’線に沿う斜視断面図を示す。図４９のXXXXX−XXXXX’線に沿う断面図は図５に図示された断面図と同一である。したがって、断面図は省略される。
【０２７５】
図３から図６を参照して説明されたメモリブロックＢＬＫａと比較すれば、メモリブロックＢＬＫｄで方形柱形態のピラーＰＬが提供される。隣接する共通ソース領域ＣＳＲの間で第１方向に沿って１列に配置されたピラーの間に、絶縁物質ＩＭが提供される。絶縁物質ＩＭは第３方向に沿って伸張されて基板１１１と接触する。
【０２７６】
ピラーＰＬはチャンネル膜１１４及び内部物質ＰＬを含む。例示的に、チャンネル膜１１４はピラーＰＬの各々の４側面の中で導電物質ＣＭ１〜ＣＭ８と隣接する２つの側面に提供され得る。
【０２７７】
各ピラーの１側面のチャンネル膜は導電物質ＣＭ１〜ＣＭ８及び情報格納膜１１６と共に１つのセルストリングを構成することができる。各ピラーの他の一側面のチャンネル膜は導電物質ＣＭ１〜ＣＭ８及び情報格納膜１１６と共に他の１つのセルストリングを構成することができる。即ち、１つのピラーは２つのセルストリングを構成することができる。
【０２７８】
例示的に、図３９及び図４０を参照して説明されたように、ピラーＰＬは下部ピラー及び上部ピラーで構成され得る。図３７及び図３８を参照して説明されたように、第１情報格納膜１１６ａ及び第２情報格納膜１１６ｂが提供され得る。図４３から図４５を参照して説明されたように、ストリング選択ラインカット（ＳＳＬ Ｃｕｔ）が提供され得る。隣接するワードラインカット（ＷＬ Ｃｕｔ）とストリング選択ラインカット（ＳＳＬ Ｃｕｔ）との間に、第１方向に沿ってジグザグ形態に配置される１列のピラーが提供され得る。
【０２７９】
図４９の平面図の一部分ＥＣは第１から第７例にしたがう等価回路ＢＬＫａ１〜ＢＬＫａ７の中で１つに対応することができる。
【０２８０】
図５１は図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つのメモリブロックＢＬＫｅの一部を示す第５例にしたがう平面図である。図５２は図５１のXXXXXII−XXXXXII’線に沿う斜視断面図を示す。図５３は図５１のXXXXXII−XXXXXII’線に沿う断面図を示す。
【０２８１】
図５１から図５３を参照すれば、基板１１１の上に、第１方向に沿って伸張される第１から第４上部導電物質ＣＭＵ１〜ＣＭＵ４と第５から第８上部導電物質ＣＭＵ５〜ＣＭＵ８とが提供される。第１から第４上部導電物質ＣＭＵ１〜ＣＭＵ４は基板１１１と垂直になる方向に積層され、基板１１１と垂直になる方向に互いに離隔される。第５から第８上部導電物質ＣＭＵ５〜ＣＭＵ８は基板１１１と垂直になる方向に積層され、基板１１１と垂直になる方向に互いに離隔される。第１から第４上部導電物質ＣＭＵ１〜ＣＭＵ４と第５から第８上部導電物質ＣＭＵ５〜ＣＭＵ８は第２方向に沿って互いに離隔される。
【０２８２】
第１から第４上部導電物質ＣＭＵ１〜ＣＭＵ４と第５から第８上部導電物質ＣＭＵ５〜ＣＭＵ８との間に、第１方向に沿って伸張される第１ａ及び第１ｂ下部導電物質ＣＭＤ１ａ、ＣＭＤ１ｂ、及び第２から第４下部導電物質ＣＭＤ２〜ＣＭＤ４が提供される。第２から第４下部導電物質ＣＭＤ２〜ＣＭＤ４は基板１１１と垂直になる方向に積層され、基板１１１と垂直になる方向に互いに離隔される。第２下部導電物質ＣＭＤ２の上に、第１ａ及び第１ｂの下部導電物質ＣＭＤ１ａ、ＣＭＤ１ｂが提供される。第１ａ及び第１ｂの下部導電物質ＣＭＤ１ａ、ＣＭＤ１ｂは第２方向に沿って互いに離隔される。
【０２８３】
基板１１１と垂直になる方向に第１から第４上部導電物質ＣＭＵ１〜ＣＭＵ４、又は第５から第８上部導電物質ＣＭＵ５〜ＣＭＵ８を貫通して基板１１１と接触する複数の上部ピラーＰＬＵが形成される。第１上部導電物質ＣＭＵ１で、上部ピラーは第１方向に沿って１列に配置され、第１方向に沿って互いに離隔される。第８上部導電物質ＣＭＵ８で、上部ピラーは第１方向に沿って１列に配置され、第１方向に沿って互いに離隔される。
【０２８４】
複数の上部ピラーＰＬＵは情報格納膜１１６及びチャンネル膜１１４を含む。情報格納膜１１６は電荷を捕獲又は流出することによって、情報を格納できる。情報格納膜１１６はトンネルリング絶縁膜、電荷捕獲膜、及びブロッキング絶縁膜を包含できる。
【０２８５】
チャンネル膜１１４は複数の上部ピラーＰＬＵの垂直ボディーとして動作できる。チャンネル膜１１４は真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を包含できる。チャンネル膜１１４は基板１１１と同一の導電形（例えば、Ｐ導電形）を有する半導体を包含できる。
【０２８６】
基板１１１と垂直になる方向に第２から第４下部導電物質ＣＭＤ２〜ＣＭＤ４、及び第１ａ又は第１ｂの下部導電物質ＣＭＤ１ａ又はＣＭＤ１ｂを貫通して基板１１１と接触する複数の下部ピラーＰＬＤが形成される。第１ａの下部導電物質ＣＭＤ１ａで、下部ピラーは第１方向に沿って１列に配置され、第１方向に沿って互いに離隔される。第１ｂの下部導電物質ＣＭＤ１ｂで、下部ピラーは第１方向に沿って１列に配置され、第１方向に沿って互いに離隔される。
【０２８７】
複数の下部ピラーＰＬＤは情報格納膜１１６及びチャンネル膜１１４を含む。情報格納膜１１６は電荷を捕獲又は流出することによって、情報を格納できる。情報格納膜１１６はトンネルリング絶縁膜、電荷捕獲膜、及びブロッキング絶縁膜を包含できる。
【０２８８】
チャンネル膜１１４は複数の下部ピラーＰＬＤの垂直ボディーとして動作できる。チャンネル膜１１４は真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を包含できる。チャンネル膜１１４は基板１１１と同一の導電形（例えば、Ｐ導電形）を有する半導体を包含できる。
【０２８９】
基板１１１に複数のパイプラインコンタクトＰＣが提供される。パイプラインコンタクトＰＣはビットラインＢＬの方向に伸張されて、第１上部導電物質ＣＭＵ１に形成された上部ピラーの下部面、及び第１ａ下部導電物質ＣＭＤ１ａに形成された下部ピラーＰＬＤの下部面を互いに連結する。パイプラインコンタクトＰＣはビットラインＢＬの方向に伸張されて、第８上部導電物質ＣＭＵ８に形成された上部ピラーの下部面、及び第１ｂの下部導電物質ＣＭＤ１ｂに形成された下部ピラーＰＬＤの下部面を互いに連結する。
【０２９０】
例示的に、パイプラインコンタクトＰＣはチャンネル膜１１４及び情報格納膜１１６を包含できる。パイプラインコンタクトＰＣのチャンネル膜１１４は上部ピラーＰＬＵのチャンネル膜１１４と下部ピラーＰＬＤのチャンネル膜とを互いに連結することができる。パイプラインコンタクトＰＣの情報格納膜１１６は上部ピラーＰＬＵの情報格納膜１１６と下部ピラーＰＬＤの情報格納膜１１６とを互いに連結することができる。
【０２９１】
下部ピラーＰＬＤの上に、第１方向に沿って伸張される共通ソース領域ＣＳＲが提供され得る。共通ソース領域ＣＳＲは第１方向に沿って伸張されて複数の下部ピラーＰＬＤに連結され得る。共通ソース領域ＣＳＲは共通ソースラインＣＳＬを形成できる。共通ソース領域ＣＳＲは金属物質を包含できる。共通ソース領域ＣＳＲは基板１１１と異なる導電形を有することができる。
【０２９２】
上部ピラーＰＬＵの上にドレーン３２０が提供され得る。ドレーン３２０は基板１１１と異なる導電形（例えば、Ｎ導電形）を有する半導体物質を包含できる。ドレーン３２０の上にビットラインＢＬが形成される。ビットラインＢＬは第１方向に沿って互いに離隔される。ビットラインＢＬは第２方向に沿って伸張されて、複数のドレーン３２０に連結される。
【０２９３】
例示的に、ビットラインＢＬとドレーン３２０、及び共通ソース領域ＣＳＲと下部ピラーＰＬＤとはコンタクトプラグを通じて連結され得る。
【０２９４】
１つのパイプラインコンタクトを通じて連結された１つの下部ピラーと１つの上部ピラーとは１つのセルストリングを構成することができる。
【０２９５】
例示的に、図４３から図４５を参照して説明されたように、上部ピラーＰＬＵ及び下部ピラーＰＬＤは第１方向に沿ってジグザグ形態に配置され得る。
【０２９６】
図５１の平面図の一部分ＥＣは第１から第７例にしたがう等価回路ＢＬＫａ１〜ＢＬＫａ７の中で１つに対応することができる。
【０２９７】
図５４は図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つのメモリブロックＢＬＫｆの一部を示す第６例にしたがう平面図である。図５５は図５４のXXXXXV−XXXXXV’線に沿う斜視断面図の第１例を示す。図５６は図５４のXXXXXV−XXXXXV’線に沿う断面図の第１例を示す。
【０２９８】
図５４から図５６を参照すれば、基板１１１に共通ソース領域ＣＳＲが形成される。例示的に、共通ソース領域ＣＳＲは１つのドーピング領域であり得る。共通ソース領域ＣＳＲは共通ソースラインＣＳＬを構成することができる。
【０２９９】
共通ソース領域ＣＳＲ上に、基板１１１と垂直になる方向に積層され、基板１１１と垂直になる方向に互いに離隔された第１から第８導電物質ＣＭ１〜ＣＭ８が形成される。第１から第８導電物質ＣＭ１〜ＣＭ８の中でストリング選択トランジスターＳＳＴを構成する導電物質はストリング選択ラインカット（ＳＳＬ Ｃｕｔ）によって分離され得る。ストリング選択ラインカット（ＳＳＬ Ｃｕｔ）は第１方向に沿って伸張され、第２方向に沿って互いに離隔され得る。ストリング選択トランジスターＳＳＴを構成しない導電物質は共通ソース領域ＣＳＲの上で第１及び第２方向に沿って伸張されるプレート（ｐｌａｔｅ）形態を有することができる。
【０３００】
例示的に、第１から第７導電物質ＣＭ１〜ＣＭ７はプレート形態を有し、第８導電物質ＣＭ８はストリング選択ラインカット（ＳＳＬ Ｃｕｔ）によって分離され得る。第８導電物質ＣＭ８は共通ソース領域ＣＳＲの上で第１方向に沿って伸張され、第２方向に沿って互いに離隔され得る。
【０３０１】
第１から第８導電物質ＣＭ１〜ＣＭ８で、基板１１１と垂直になる方向に第１から第８導電物質ＣＭ１〜ＣＭ８を貫通して共通ソース領域ＣＳＲと接触する複数のピラーＰＬが提供される。第８導電物質ＣＭ８の中で１つの導電物質で、第１方向に沿って１列のピラーＰＬが提供され得る。ピラーＰＬは情報格納膜１１６、チャンネル膜１１４、及び内部物質１１５を包含できる。
【０３０２】
情報格納膜１１６は電荷を捕獲又は流出することによって、情報を格納できる。情報格納膜１１６はトンネルリング絶縁膜、電荷捕獲膜、及びブロッキング絶縁膜を包含できる。チャンネル膜１１４は複数のピラーＰＬの垂直ボディーとして動作できる。チャンネル膜１１４は真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を包含できる。チャンネル膜１１４は基板１１１と同一の導電形（例えば、Ｐ導電形）を有する半導体を包含できる。内部物質１１５は絶縁物質又はエアーギャップ（ａｉｒ ｇａｐ）を包含できる。
【０３０３】
例示的に、図３９及び図４０を参照して説明されたように、ピラーＰＬは下部ピラー及び上部ピラーで構成され得る。図４３から図４５を参照して説明されたように、ピラーＰＬは第１方向に沿ってジグザグ形態に配置され得る。
【０３０４】
図５４の平面図の一部分ＥＣの第１例にしたがう等価回路ＢＬＫｆ１が図５７に図示されている。図５４から図５７を参照すれば、ピラーＰＬと基板１１１との間に共通ソース領域ＣＳＲが形成される。
【０３０５】
チャンネル膜１１４はＰ導電形を有し得り、共通ソース領域ＣＳＲはＮ導電形を有することができる。チャンネル膜１１４の中で接地選択トランジスターＧＳＴに対応する部分はＰ導電形を有することができ、共通ソース領域ＣＳＲはＮ導電形を有することができる。即ち、チャンネル膜１１４と共通ソース領域ＣＳＲとはＰＮ接合を形成できる。したがって、ピラーＰＬによって構成されるセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２と共通ソース領域ＣＳＲによって構成される共通ソースラインＣＳＬの間にダイオードＤが形成され得る。ダイオードＤが提供されることを除外すれば、等価回路ＢＬＫｆ１は図７を参照して説明された等価回路ＢＬＫａ１と同一である。
【０３０６】
等価回路ＢＬＫｆ１は第２から第７例にしたがう等価回路ＢＬＫａ２〜ＢＬＫａ７のように応用され得る。
【０３０７】
図５８は図５４のXXXXXV−XXXXXV’線に沿う斜視断面図の第２例を示す。図５９は図５４のXXXXXV−XXXXXV’線に沿う断面図の第２例を示す。
【０３０８】
図５４、図５８、及び図５９を参照すれば、第１から第８導電物質ＣＭ１〜ＣＭ８の中で接地選択トランジスターＧＳＴを構成する導電物質は第１方向に沿って伸張され、第２方向に沿って互いに離隔され得る。接地選択トランジスターＧＳＴを構成する導電物質はストリング選択トランジスターＳＳＴを構成する導電物質と同一の構造を有することができる。例示的に、第１導電物質ＣＭ１は第８導電物質ＣＭ８と同一の構造を有することができる。
【０３０９】
例示的に、図３９及び図４０を参照して説明されたように、ピラーＰＬは下部ピラー及び上部ピラーで構成され得る。図４３から図４５を参照して説明されたように、ピラーＰＬは第１方向に沿ってジグザグ形態に配置され得る。
【０３１０】
図５４の平面図の一部分ＥＣの第２例にしたがう等価回路ＢＬＫｆ２が図６０に図示されている。図５４、図５８から図６０を参照すれば、セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２と共通ソースラインＣＳＬとの間にダイオードＤが形成される。接地選択トランジスターＧＳＴは複数の接地選択ラインＧＳＬ１、ＧＳＬ２に連結される。例示的に、セルストリングＣＳ１１、ＣＳ１２の接地選択トランジスターは第１接地選択ラインＧＳＬ１に連結され、セルストリングＣＳ２１、ＣＳ２２の接地選択トランジスターは第２接地選択ラインＧＳＬ２に連結される。
【０３１１】
等価回路ＢＬＫｆ２は第２から第７例にしたがう等価回路ＢＬＫａ２〜ＢＬＫａ７のように応用され得る。
【０３１２】
図６１は本発明の実施形態によるメモリシステム１０００を示すブロック図である。図６１を参照すれば、メモリシステム１０００は不揮発性メモリ装置１１００及びコントローラ１２００を含む。
【０３１３】
不揮発性メモリ装置１１００は本発明の実施形態による不揮発性メモリ装置１００〜５００の中で１つと同一の構造を有することができる。即ち、不揮発性メモリ装置１１００は基板１１１の上に提供される複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２を含み、複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２の各々は基板１１１と垂直になる方向に積層された複数のセルトランジスターＣＴを含む。不揮発性メモリ装置１１００は上述されたプログラム方法によってプログラムを遂行できる。不揮発性メモリ装置１１００は状態読出しを遂行し、状態読出し結果にしたがって再配列を考慮してプログラムを遂行できる。
【０３１４】
コントローラ１２００はホスト（Ｈｏｓｔ）及び不揮発性メモリ装置１１００に連結される。ホスト（Ｈｏｓｔ）からの要請に応答して、コントローラ１２００は不揮発性メモリ装置１１００をアクセスするように構成される。例えば、コントローラ１２００は不揮発性メモリ装置１１００の読出し、プログラム、消去、状態読出し、再配列を考慮したプログラム、及び背景（ｂａｃｋｇｒｏｕｎｄ）動作を制御するように構成される。コントローラ１２００は不揮発性メモリ装置１１００及びホスト（Ｈｏｓｔ）の間にインターフェイスを提供するように構成される。コントローラ１２００は不揮発性メモリ装置１１００を制御するためのファームウェア（ｆｉｒｍｗａｒｅ）を駆動するように構成される。
【０３１５】
コントローラ１２００は不揮発性メモリ装置１１００へ制御信号ＣＴＲＬ、コマンドＣＭＤ及びアドレスＡＤＤＲを提供するように構成される。コントローラ１２００から提供される制御信号ＣＴＲＬ、コマンドＣＭＤ、及びアドレスＡＤＤＲに応答して、不揮発性メモリ装置１１００は読出し、プログラム、状態読出し、再配列を考慮したプログラム、及び消去動作を遂行するように構成される。
【０３１６】
例示的に、コントローラ１２００はプロセシングユニット（ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、ホストインターフェイス（ｈｏｓｔ ｉｎｔｅｒｆａｃｅ）、及びメモリインターフェイス（ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ）のような構成要素をさらに包含できる。プロセシングユニットはコントローラ１２００の諸般動作を制御する。
【０３１７】
ホストインターフェイスはホスト（Ｈｏｓｔ）及びコントローラ１２００の間のデータ交換を遂行するためのプロトコルを含む。例示的に、コントローラ１２００はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ−ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ−ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｍａｌｌ ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）プロトコル、及びＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコル等のような多様なインターフェイスプロトコルの中で少なくとも１つを通じて外部（ホスト）と通信するように構成される。メモリインターフェイスは不揮発性メモリ装置１１００とインターフェイシングする。例えば、メモリインターフェイスはＮＡＮＤインターフェイス又はＮＯＲインターフェイスを含む。
【０３１８】
メモリシステム１０００はコンピューター、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピューター、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、タブレットコンピューター（ｔａｂｌｅｔ ｃｏｍｐｕｔｅｒ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ｅ−ブック（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、ＤＭＢ（Ｄｉｇｉｔａｌ Ｍｕｌｔｉｍｅｄｉａ Ｂｒｏａｄｃａｓｔｉｎｇ）再生器、３次元受像機（３−ｄｉｍｅｎｓｉｏｎａｌ ｔｅｌｅｖｉｓｉｏｎ）、デジタル音声録音機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｒｅｃｏｒｄｅｒ）、デジタル音声再生器（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル映像録画器（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル映像再生器（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタル動画録画器（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタル動画再生器（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）、データセンターを構成するストレージ、情報を無線環境で送受信できる装置、溝ネットワークを構成する多様な電子装置の中で１つ、コンピューターネットワークを構成する多様な電子装置の中で１つ、テレマティクスネットワークを構成する多様な電子装置の中で１つ、ＲＦＩＤ装置、又はコンピューティングシステムを構成する多様な構成要素の中で１つ等のような電子装置の多様な構成要素の中で１つに提供される。
【０３１９】
不揮発性メモリ装置１１００又はメモリシステム１０００は多様な形態のパッケージによって実装され得る。例えば、不揮発性メモリ装置１１００又はメモリシステム１０００はＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等のような方式にパッケージ化されて実装され得る。
【０３２０】
図６２は本発明の第１実施形態によるメモリシステム１０００のプログラム方法を示すフローチャートである。図６１及び図６２を参照すれば、Ｓ１１１０段階でコントローラ１２００は不揮発性メモリ装置１１００へプログラムコマンド及びプログラムデータを伝送することができる。プログラムデータがプログラムされるメモリセルのアドレスが共に伝送され得る。
【０３２１】
Ｓ１１２０段階で、不揮発性メモリ装置１１００は本発明の第１から第７実施形態によるプログラム方法の中で１つにしたがって消去を遂行できる。例えば、不揮発性メモリ装置１１００は状態読出しを遂行し、状態読出し結果にしたがってプログラムを遂行できる。不揮発性メモリ装置１１００はプログラムデータが最上位ビットＭＳＢデータである時、状態読出しを遂行し、状態読出し結果にしたがってプログラムを遂行できる。不揮発性メモリ装置１１００はプログラムデータが精巧なプログラムデータである時、状態読出しを遂行し、状態読出し結果にしたがってプログラムを遂行できる。不揮発性メモリ装置１１００は状態読出し結果を補助領域に格納し、必要とする時、読み出して使用することができる。不揮発性メモリ装置１１００は必要とする時、テストデータ領域から状態読出し結果を読み出して使用することができる。不揮発性メモリ装置１１００は予めプログラムされたデータとプログラムデータにしたがって再配列特性を検出（又は予測）し、それにしたがってプログラムを遂行できる。不揮発性メモリ装置１１００は予めプログラムされたデータ、プログラムデータ、次にプログラムされるデータにしたがって再配列特性を検出（又は予測）し、それにしたがってプログラムを遂行できる。
【０３２２】
図６３は本発明の第１実施形態によるメモリシステム１０００の状態読出し方法を示すフローチャートである。図６１及び図６３を参照すれば、Ｓ１２１０段階でコントローラ１２００は不揮発性メモリ装置１１００へ状態読出しコマンドを伝送することができる。状態読出しが遂行されるメモリセルのアドレスが共に伝送され得る。
【０３２３】
Ｓ１２２０段階で、不揮発性メモリ装置１１００は本発明の実施形態にしたがって（Ｓ１５１段階からＳ１５５段階）状態読出しを遂行する。
【０３２４】
Ｓ１２３０段階で、不揮発性メモリ装置１１００は状態読出し結果をコントローラ１２００へ伝送することができる。
【０３２５】
伝送された状態読出し結果に基づいて、コントローラ１２００は不揮発性メモリ装置１１００の多様な動作、例えばプログラム、読出し及び消去動作を制御することができる。
【０３２６】
コントローラ１２００は不揮発性メモリ装置１１００から予めプログラムされたデータを受信し、外部からプログラムデータ及び次にプログラムされるデータを受信し、プログラムデータのプログラムの時に使用される検証電圧のレベルを決定してプログラムデータと共に不揮発性メモリ装置１１００へ伝送することができる。
【０３２７】
図６４は図６１のメモリシステム１０００の応用例を示すブロック図である。図６４を参照すれば、メモリシステム２０００は不揮発性メモリ装置２１００及びコントローラ２２００を含む。不揮発性メモリ装置２１００は複数の不揮発性メモリチップを含む。複数の不揮発性メモリチップは複数のグループを形成する。複数の不揮発性メモリチップのグループの各々は１つの共通チャンネルを通じてコントローラ２２００と通信するように構成される。例示的に、複数の不揮発性メモリチップは第１から第ｋチャンネルＣＨ１〜ＣＨｋを通じてコントローラ２２００と通信できる。
【０３２８】
不揮発性メモリチップの各々は本発明の実施形態による不揮発性メモリ装置１００〜５００の中で１つと同一の構造を有し、同様に動作できる。即ち、不揮発性メモリ装置２１００は基板１１１の上に提供される複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２を含み、複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２各々は基板１１１と垂直になる方向に積層された複数のセルトランジスターＣＴを含む。不揮発性メモリ装置２１００は本発明の実施形態にしたがって状態読出しを遂行し、その結果にしたがって再配列を考慮してプログラムを遂行できる。コントローラ２２００は本発明の実施形態にしたがって状態読出し及びそれにしたがうプログラムを遂行するように不揮発性メモリ装置２１００を制御することができる。コントローラ２２００は本発明の実施形態にしたがって状態読出しを遂行するように不揮発性メモリ装置２１００を制御し、状態読出し結果を受信して不揮発性メモリ装置２１００の動作を制御することができる。
【０３２９】
図６４で、１つのチャンネルに複数の不揮発性メモリチップが連結されると説明された。しかし、１つのチャンネルに１つの不揮発性メモリチップが連結されるようにメモリシステム２０００が変形され得る。
【０３３０】
図６５は本発明の実施形態によるメモリカード３０００を示す。図６５を参照すれば、メモリカード３０００は不揮発性メモリ装置３１００、コントローラ３２００、及びコネクター３３００を含む。
【０３３１】
不揮発性メモリ装置３１００は本発明の実施形態による不揮発性メモリ装置１００〜５００の中で１つと同一の構造を有し、同様に動作できる。即ち、不揮発性メモリ装置３１００は基板１１１の上に提供される複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２を含み、複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２の各々は基板１１１と垂直になる方向に積層された複数のセルトランジスターＣＴを含む。不揮発性メモリ装置３１００は本発明の実施形態にしたがって状態読出しを遂行し、その結果にしたがって再配列を考慮してプログラムを遂行できる。コントローラ３２００は本発明の実施形態にしたがって状態読出し及びそれにしたがうプログラムを遂行するように不揮発性メモリ装置３１００を制御することができる。コントローラ３２００は本発明の実施形態にしたがって状態読出しを遂行するように不揮発性メモリ装置３１００を制御し、状態読出し結果を受信して不揮発性メモリ装置３１００の動作を制御することができる。
【０３３２】
コネクター３３００はメモリカード３０００とホストを電気的に連結することができる。
【０３３３】
メモリカード３０００はＰＣカードＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ(登録商標)カード（ＣＦ）、スマトメディアカード（ＳＭ、ＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーサルフラッシュ記憶装置（ＵＦＳ）等のようなメモリカードを構成することができる。
【０３３４】
図６６は本発明の実施形態によるソリッドステートドライブ４０００（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）を示す。図６６を参照すれば、ソリッドステートドライブ４０００は複数の不揮発性メモリ装置４１００、コントローラ４２００、及びコネクター４３００を含む。
【０３３５】
不揮発性メモリ装置４１００の各々は本発明の実施形態による不揮発性メモリ装置１００〜５００の中で１つと同一の構造を有し、同様に動作できる。即ち、不揮発性メモリ装置４１００の各々は基板１１１の上に提供される複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２を含み、複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２の各々は基板１１１と垂直になる方向に積層された複数のセルトランジスターＣＴを含む。不揮発性メモリ装置２１００は本発明の実施形態にしたがって状態読出しを遂行し、その結果にしたがって再配列を考慮してプログラムを遂行できる。コントローラ２２００は本発明の実施形態にしたがって状態読出し及びそれにしたがうプログラムを遂行するように不揮発性メモリ装置２１００を制御することができる。コントローラ２２００は本発明の実施形態にしたがって状態読出しを遂行するように不揮発性メモリ装置２１００を制御し、状態読出し結果を受信して不揮発性メモリ装置２１００の動作を制御することができる。
【０３３６】
コネクター４３００はソリッドステートドライブ４０００とホストを電気的に連結することができる。
図６７は本発明の実施形態によるコンピューティングシステム５０００を示すブロック図である。図６７を参照すれば、コンピューティングシステム５０００は中央処理装置５１００、ＲＡＭ５２００（ＲＡＭ、Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、使用者インターフェイス５３００、モデム５４００、及びメモリシステム５６００を含む。
【０３３７】
メモリシステム５６００はシステムバス５５００を通じて、中央処理装置５１００、ＲＡＭ５２００、使用者インターフェイス５３００、及びモデム５４００に電気的に連結される。使用者インターフェイス５３００を通じて提供されるか、或いは中央処理装置５１００によって処理されたデータはメモリシステム５６００に格納される。
【０３３８】
メモリシステム５６００は不揮発性メモリ装置５６１０及びコントローラ５６２０を含む。メモリシステム５６００は本発明の実施形態によるメモリシステム１０００、２０００、メモリカード３０００、又はソリッドステートドライブ４０００であり得る。
【０３３９】
本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲と技術的思想から逸脱しない限度内で様々な変形が可能である。したがって、本発明の範囲は上述した実施形態に限定されて定められるべきではなく、後述する特許請求の範囲のみならずこの発明の特許請求範囲と均等なもの等によって定まれるべきである。
【符号の説明】
【０３４０】
１００、２００、３００、４００、５００ ・・・不揮発性メモリ装置
１１０、２１０、３１０、４１０、５１０ ・・・メモリセルアレイ
１２０、２２０、３２０、４２０、５２０ ・・・アドレスデコーディング部
１３０、２３０、３３０、４３０、５３０ ・・・ページバッファ部
１４０、２４０、３４０、４４０、５４０ ・・・データ入出力部
１５０、２５０、３５０、４５０、５５０ ・・・電圧生成部
１６０、２６０、３６０、４６０、５６０ ・・・制御部
ＢＬＫ１〜ＢＬＫｚ ・・・メモリブロック
１１１ ・・・基板
１１２、１１２ａ ・・・絶縁物質
ＰＬ、ＰＬａ、ＰＬｂ ・・・ピラー
１１４、１１４ａ、１１４ｂ ・・・チャンネル膜
１１５、１１５ａ、１１５ｂ ・・・内部物質
１１６ ・・・情報格納膜
１１７〜１１９ ・・・第１から第３サブ絶縁膜
ＣＭ１〜ＣＭ８ ・・・第１から第８導電物質
ＣＴ ・・・セルトランジスター
ＷＬ Ｃｕｔ ・・・ワードラインカット
ＣＳＲ ・・・共通ソース領域
３２０ ・・・ドレーン
ＢＬ、ＢＬ１、ＢＬ２ ・・・ビットライン
ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２ ・・・セルストリング
ＧＳＴ、ＧＳＴａ、ＧＳＴｂ ・・・接地選択トランジスター
ＧＳＬ、ＧＳＬ１、ＧＳＬ２ ・・・接地選択ライン
ＭＣ１〜ＭＣ６ ・・・メモリセル
ＷＬ１〜ＷＬ６ ・・・ワードライン
ＣＳＬ ・・・共通ソースライン
ＳＳＴ、ＳＳＴａ、ＳＳＴｂ ・・・ストリング選択トランジスター
ＳＳＬ１、ＳＳＬ２、ＳＳＬ１ａ、ＳＳＬ１ｂ、ＳＳＬ２ａ、ＳＳＬ２ｂ ・・・ストリング選択ライン
ＢＬＫａ１〜ＢＬＫ７ ・・・等価回路
ＩＭ ・・・絶縁物質
ＣＭＵ１〜ＣＭＵ８ ・・・上部導電物質
ＣＭＤ１ａ、ＣＭＤ１ｂ、ＣＭＤ２〜ＣＭＤ４ ・・・下部導電物質
ＰＬＵ ・・・上部ピラー
ＰＬＤ ・・・下部ピラー
Ｄ ・・・ダイオード
１０００、２０００ ・・・メモリシステム
３０００ ・・・メモリカード
４０００ ・・・ソリッドステートドライブ
５０００ ・・・コンピューティングシステム
【特許請求の範囲】
【請求項１】
不揮発性メモリ装置のプログラム方法において、
（ａ）第１メモリセルトランジスターの閾値電圧がプログラム状態から移動する傾向を判別する段階と、
（ｂ）前記判別結果に応答して、複数の検証電圧の中で第１検証電圧を選択する段階と、
（ｃ）前記第１メモリセルトランジスターの閾値電圧が変化するように前記第１メモリセルトランジスターをプログラムする段階と、を含み、
前記プログラムする段階（ｃ）は、前記第１メモリセルトランジスターの閾値電圧が十分に変化されたかを前記第１検証電圧を利用して検証する段階を含み、
前記判別する段階（ａ）は、前記第１メモリセルトランジスターの閾値電圧の第１範囲からの変化を判別する段階を含むプログラム方法。
【請求項２】
（ｄ）前記第１メモリセルトランジスターの閾値電圧が前記第１範囲内に変化するように前記第１メモリセルトランジスターをプログラムする段階をさらに含む請求項１に記載のプログラム方法。
【請求項３】
前記プログラムする段階（ｃ）は、前記第１メモリセルトランジスターの閾値電圧をデータの少なくとも第１ビット及び第２ビットを示す第２範囲へ変化させる段階を含む請求項２に記載のプログラム方法。
【請求項４】
前記第１メモリセルトランジスターは、直列連結されてＮＡＮＤストリングを形成する複数のメモリトランジスターの中で１つであり、
前記第１メモリセルトランジスターを検証する動作は前記第１検証電圧を前記第１メモリセルトランジスターに連結されたワードラインへ印加する動作を含む請求項３に記載のプログラム方法。
【請求項５】
前記メモリ装置は、ワードライン及び第２メモリセルトランジスターを含み、
前記第１メモリセルトランジスターは前記第２メモリセルトランジスターと共に前記ワードラインに連結され、
前記プログラム方法は、
（ｅ）前記第２メモリセルトランジスターの閾値電圧がプログラム状態から変化する傾向を判別する段階と、
（ｆ）前記判別結果（ｅ）に応答して、複数の検証電圧の中で前記第１検証電圧と異なる第２検証電圧を選択する段階と、を含み、
前記プログラムする段階（ｃ）は前記第２メモリセルトランジスターをプログラムして、前記第２メモリセルトランジスターの閾値電圧を、データの少なくともその他の第１ビット及び第２ビットを示す前記第２範囲へ変化させる段階と、前記第２メモリセルトランジスターの閾値電圧が十分に変化されたかを前記第２検証電圧を利用して検証する段階とを含み、
前記判別する段階（ｅ）は前記第２メモリセルトランジスターの閾値電圧が前記第１範囲からの変化を判別する段階を含む請求項３に記載のプログラム方法。
【請求項６】
前記プログラムする段階（ｄ）は、前記第２メモリセルトランジスターの閾値電圧が前記第１範囲に属するように前記第２メモリセルトランジスターをプログラムする段階を含む請求項５に記載のプログラム方法。
【請求項７】
前記プログラムする段階（ｃ）は、
（ｉ）前記第１及び第２メモリセルトランジスターの閾値電圧が変化するように前記ワードラインへプログラムパルスを印加する段階と、
（ｉｉ）前記第１メモリセルトランジスターの閾値電圧が十分に変化されたかを検証するために前記ワードラインへ前記第１検証電圧を印加する段階と、
（ｉｉｉ）前記第２メモリセルトランジスターの閾値電圧が十分に変化されたかを検証するために前記ワードラインへ前記第２検証電圧を印加する段階を含む請求項６に記載のプログラム方法。
【請求項８】
前記プログラムパルスを印加する段階（ｉ）、第１検証電圧を印加する段階（ｉｉ）及び第２検証電圧を印加する段階（ｉｉｉ）は、前記第１及び第２メモリセルトランジスターの中で少なくとも１つの閾値電圧が十分に変化されなければ、少なくとも１回以上反復される請求項７に記載のプログラム方法。
【請求項９】
前記第１範囲は、前記第１メモリセルトランジスターに前記データの第２ビットの情報をプログラムする前の状態において、前記データの第１ビットを示す閾値電圧値の範囲である請求項３に記載のプログラム方法。
【請求項１０】
前記プログラムする段階（ｃ）は、
（ｉ）前記第１メモリセルトランジスターの閾値電圧が変化するように前記ワードラインへプログラムパルスを印加する段階と、
（ｉｉ）前記第１メモリセルトランジスターの閾値電圧が少なくとも中間レベルに増加されたかを検証するために前記ワードラインへ中間検証電圧を印加する段階とを含み、
前記第１メモリセルトランジスターの閾値電圧が前記第１範囲の外に変化したことを判定（ａ）した後に、
（ｉｉｉ）前記第１メモリセルトランジスターの閾値電圧を変化するために前記ワードラインへプログラムパルスを印加する段階と、
（ｉｖ）前記第１メモリセルトランジスターの閾値電圧が十分に変化されたかを判別するために前記第１検証電圧を前記ワードラインへ印加する段階と、を含む請求項３に記載のプログラム方法。
【請求項１１】
複数のビットラインと、
複数のワードラインと、
各メモリセルストリングが各ビットラインに連結され、互いに異なるメモリセルストリングのメモリセルが各ワードラインに連結され、垂直に積層されたメモリセルを、含む複数のメモリセルストリングを含む複数のメモリセルの３次元アレイと、
対応するビットラインに連結される複数のデータラッチ及び第２ラッチを含むページバッファと、
プログラム電圧を生成するように構成される電圧生成器と、
アドレスをデコーディングし、ワードラインを選択するように構成される行デコーダーと、
各プログラムループが前記行デコーダーによって選択されたワードラインへプログラムパルスを印加し、前記選択されたワードラインに連結されたメモリセルの第１行目の各プログラムレベルを検証する複数の順次的検証動作を含み、複数のプログラムループの遂行を含むプログラム動作を制御するように構成される制御ロジックと、を含み、
前記ページバッファのデータラッチは対応するデータラッチに連結されたビットラインに連結されたメモリセルの第１行目のプログラム動作を禁止又は許容するように構成され、
前記第２ラッチはプログラムループの前記複数の検証動作の各々に対応する複数の検証結果の中で１つを選択するように構成される不揮発性メモリ装置。
【請求項１２】
前記制御ロジックは、プログラム動作を制御して、前記第１行目の複数のメモリセルの各々のメモリセル特性を複数のプログラム状態の中で１つに調節するように構成され、
各プログラム状態は１つ又はその以上のデータビットの互いに異なるデータセットを示す請求項１１に記載の不揮発性メモリ装置。
【請求項１３】
前記制御ロジックは複数のプログラムループを遂行するように構成され、
各プログラムループは前記プログラム状態の中で少なくとも１つに複数の検証動作を遂行することを含む請求項１２に記載の不揮発性メモリ装置。
【請求項１４】
前記第２ラッチは再配列ラッチであり、前記メモリセルの第１行目の電荷再配列特性を示し、前記再配列ラッチに連結されたビットラインに対応する再配列データを格納するように構成される請求項１３に記載の不揮発性メモリ装置。
【請求項１５】
前記メモリセルの第１行目に最下位ビット及び追加ビットをプログラムする時、前記制御ロジックは、前記メモリセルの第１行目の最下位ビットプログラム状態の状態読出し動作を遂行して前記複数の検証結果の中で１つを選択するのに効果的に対応する再配列データを生成し、対応する再配列ラッチに格納するように構成される請求項１４に記載の不揮発性メモリ装置。
【請求項１６】
前記制御ロジックは、前記選択されたワードラインへ第１読出し電圧を印加する第１読出し動作、及び前記選択されたワードラインへ前記第１読出し電圧より高い第２読出し電圧を印加する第２読出し動作を含む、第１プログラム状態の状態読出し動作を遂行するように構成され、
前記第１及び第２読出し電圧は前記第１プログラム状態を示す閾値電圧範囲内の大きさ（ｍａｇｎｉｔｕｄｅ）を有し、
前記再配列ラッチの再配列データは前記状態読出し動作の結果の情報を含む請求項１４に記載の不揮発性メモリ装置。
【請求項１７】
前記制御ロジックは、上昇する閾値電圧電荷再配列特性を有する前記第１行目のメモリセルを、前記第２読出し電圧より高い閾値電圧を有するメモリセルとして判別し、下降する閾値電圧電荷再配列特性を有する前記第１行目のメモリセルを前記第１読出し電圧より低い閾値電圧を有するメモリセルとして判別する請求項１６に記載の不揮発性メモリ装置。
【請求項１８】
前記制御ロジックは、上昇する電荷再配列特性を有する判別されたメモリセルが第２プログラム状態にプログラムされるように第１検証電圧の検証結果を選択し、そして下降する電荷再配列特性を有すると判別されたメモリセルが第２プログラム状態にプログラムされるように第１検証電圧より高い第２検証電圧の検証結果を選択するように、前記再配列ラッチにデータを格納するように構成される請求項１７に記載の不揮発性メモリ装置。
【請求項１９】
前記制御ロジックは、前記選択されたワードラインに連結された前記メモリセルの第１行目が前記第１プログラム状態にプログラムされた後、前記状態読出し動作の結果の機能、及び前記選択されたワードラインに隣接するワードラインのメモリセルのプログラム動作の機能として、前記再配列ラッチに格納される前記再配列データを生成するように構成される請求項１６に記載の不揮発性メモリ装置。
【請求項２０】
前記制御ロジックは、前記状態読出し動作の結果の機能、及び前記選択されたワードラインのメモリセル及び前記隣接するワードラインのメモリセルの中で隣接するメモリの間の閾値電圧差異の機能として、前記再配列ラッチに格納される前記再配列データを生成するように構成される請求項１９に記載の不揮発性メモリ装置。
【請求項１】
不揮発性メモリ装置のプログラム方法において、
（ａ）第１メモリセルトランジスターの閾値電圧がプログラム状態から移動する傾向を判別する段階と、
（ｂ）前記判別結果に応答して、複数の検証電圧の中で第１検証電圧を選択する段階と、
（ｃ）前記第１メモリセルトランジスターの閾値電圧が変化するように前記第１メモリセルトランジスターをプログラムする段階と、を含み、
前記プログラムする段階（ｃ）は、前記第１メモリセルトランジスターの閾値電圧が十分に変化されたかを前記第１検証電圧を利用して検証する段階を含み、
前記判別する段階（ａ）は、前記第１メモリセルトランジスターの閾値電圧の第１範囲からの変化を判別する段階を含むプログラム方法。
【請求項２】
（ｄ）前記第１メモリセルトランジスターの閾値電圧が前記第１範囲内に変化するように前記第１メモリセルトランジスターをプログラムする段階をさらに含む請求項１に記載のプログラム方法。
【請求項３】
前記プログラムする段階（ｃ）は、前記第１メモリセルトランジスターの閾値電圧をデータの少なくとも第１ビット及び第２ビットを示す第２範囲へ変化させる段階を含む請求項２に記載のプログラム方法。
【請求項４】
前記第１メモリセルトランジスターは、直列連結されてＮＡＮＤストリングを形成する複数のメモリトランジスターの中で１つであり、
前記第１メモリセルトランジスターを検証する動作は前記第１検証電圧を前記第１メモリセルトランジスターに連結されたワードラインへ印加する動作を含む請求項３に記載のプログラム方法。
【請求項５】
前記メモリ装置は、ワードライン及び第２メモリセルトランジスターを含み、
前記第１メモリセルトランジスターは前記第２メモリセルトランジスターと共に前記ワードラインに連結され、
前記プログラム方法は、
（ｅ）前記第２メモリセルトランジスターの閾値電圧がプログラム状態から変化する傾向を判別する段階と、
（ｆ）前記判別結果（ｅ）に応答して、複数の検証電圧の中で前記第１検証電圧と異なる第２検証電圧を選択する段階と、を含み、
前記プログラムする段階（ｃ）は前記第２メモリセルトランジスターをプログラムして、前記第２メモリセルトランジスターの閾値電圧を、データの少なくともその他の第１ビット及び第２ビットを示す前記第２範囲へ変化させる段階と、前記第２メモリセルトランジスターの閾値電圧が十分に変化されたかを前記第２検証電圧を利用して検証する段階とを含み、
前記判別する段階（ｅ）は前記第２メモリセルトランジスターの閾値電圧が前記第１範囲からの変化を判別する段階を含む請求項３に記載のプログラム方法。
【請求項６】
前記プログラムする段階（ｄ）は、前記第２メモリセルトランジスターの閾値電圧が前記第１範囲に属するように前記第２メモリセルトランジスターをプログラムする段階を含む請求項５に記載のプログラム方法。
【請求項７】
前記プログラムする段階（ｃ）は、
（ｉ）前記第１及び第２メモリセルトランジスターの閾値電圧が変化するように前記ワードラインへプログラムパルスを印加する段階と、
（ｉｉ）前記第１メモリセルトランジスターの閾値電圧が十分に変化されたかを検証するために前記ワードラインへ前記第１検証電圧を印加する段階と、
（ｉｉｉ）前記第２メモリセルトランジスターの閾値電圧が十分に変化されたかを検証するために前記ワードラインへ前記第２検証電圧を印加する段階を含む請求項６に記載のプログラム方法。
【請求項８】
前記プログラムパルスを印加する段階（ｉ）、第１検証電圧を印加する段階（ｉｉ）及び第２検証電圧を印加する段階（ｉｉｉ）は、前記第１及び第２メモリセルトランジスターの中で少なくとも１つの閾値電圧が十分に変化されなければ、少なくとも１回以上反復される請求項７に記載のプログラム方法。
【請求項９】
前記第１範囲は、前記第１メモリセルトランジスターに前記データの第２ビットの情報をプログラムする前の状態において、前記データの第１ビットを示す閾値電圧値の範囲である請求項３に記載のプログラム方法。
【請求項１０】
前記プログラムする段階（ｃ）は、
（ｉ）前記第１メモリセルトランジスターの閾値電圧が変化するように前記ワードラインへプログラムパルスを印加する段階と、
（ｉｉ）前記第１メモリセルトランジスターの閾値電圧が少なくとも中間レベルに増加されたかを検証するために前記ワードラインへ中間検証電圧を印加する段階とを含み、
前記第１メモリセルトランジスターの閾値電圧が前記第１範囲の外に変化したことを判定（ａ）した後に、
（ｉｉｉ）前記第１メモリセルトランジスターの閾値電圧を変化するために前記ワードラインへプログラムパルスを印加する段階と、
（ｉｖ）前記第１メモリセルトランジスターの閾値電圧が十分に変化されたかを判別するために前記第１検証電圧を前記ワードラインへ印加する段階と、を含む請求項３に記載のプログラム方法。
【請求項１１】
複数のビットラインと、
複数のワードラインと、
各メモリセルストリングが各ビットラインに連結され、互いに異なるメモリセルストリングのメモリセルが各ワードラインに連結され、垂直に積層されたメモリセルを、含む複数のメモリセルストリングを含む複数のメモリセルの３次元アレイと、
対応するビットラインに連結される複数のデータラッチ及び第２ラッチを含むページバッファと、
プログラム電圧を生成するように構成される電圧生成器と、
アドレスをデコーディングし、ワードラインを選択するように構成される行デコーダーと、
各プログラムループが前記行デコーダーによって選択されたワードラインへプログラムパルスを印加し、前記選択されたワードラインに連結されたメモリセルの第１行目の各プログラムレベルを検証する複数の順次的検証動作を含み、複数のプログラムループの遂行を含むプログラム動作を制御するように構成される制御ロジックと、を含み、
前記ページバッファのデータラッチは対応するデータラッチに連結されたビットラインに連結されたメモリセルの第１行目のプログラム動作を禁止又は許容するように構成され、
前記第２ラッチはプログラムループの前記複数の検証動作の各々に対応する複数の検証結果の中で１つを選択するように構成される不揮発性メモリ装置。
【請求項１２】
前記制御ロジックは、プログラム動作を制御して、前記第１行目の複数のメモリセルの各々のメモリセル特性を複数のプログラム状態の中で１つに調節するように構成され、
各プログラム状態は１つ又はその以上のデータビットの互いに異なるデータセットを示す請求項１１に記載の不揮発性メモリ装置。
【請求項１３】
前記制御ロジックは複数のプログラムループを遂行するように構成され、
各プログラムループは前記プログラム状態の中で少なくとも１つに複数の検証動作を遂行することを含む請求項１２に記載の不揮発性メモリ装置。
【請求項１４】
前記第２ラッチは再配列ラッチであり、前記メモリセルの第１行目の電荷再配列特性を示し、前記再配列ラッチに連結されたビットラインに対応する再配列データを格納するように構成される請求項１３に記載の不揮発性メモリ装置。
【請求項１５】
前記メモリセルの第１行目に最下位ビット及び追加ビットをプログラムする時、前記制御ロジックは、前記メモリセルの第１行目の最下位ビットプログラム状態の状態読出し動作を遂行して前記複数の検証結果の中で１つを選択するのに効果的に対応する再配列データを生成し、対応する再配列ラッチに格納するように構成される請求項１４に記載の不揮発性メモリ装置。
【請求項１６】
前記制御ロジックは、前記選択されたワードラインへ第１読出し電圧を印加する第１読出し動作、及び前記選択されたワードラインへ前記第１読出し電圧より高い第２読出し電圧を印加する第２読出し動作を含む、第１プログラム状態の状態読出し動作を遂行するように構成され、
前記第１及び第２読出し電圧は前記第１プログラム状態を示す閾値電圧範囲内の大きさ（ｍａｇｎｉｔｕｄｅ）を有し、
前記再配列ラッチの再配列データは前記状態読出し動作の結果の情報を含む請求項１４に記載の不揮発性メモリ装置。
【請求項１７】
前記制御ロジックは、上昇する閾値電圧電荷再配列特性を有する前記第１行目のメモリセルを、前記第２読出し電圧より高い閾値電圧を有するメモリセルとして判別し、下降する閾値電圧電荷再配列特性を有する前記第１行目のメモリセルを前記第１読出し電圧より低い閾値電圧を有するメモリセルとして判別する請求項１６に記載の不揮発性メモリ装置。
【請求項１８】
前記制御ロジックは、上昇する電荷再配列特性を有する判別されたメモリセルが第２プログラム状態にプログラムされるように第１検証電圧の検証結果を選択し、そして下降する電荷再配列特性を有すると判別されたメモリセルが第２プログラム状態にプログラムされるように第１検証電圧より高い第２検証電圧の検証結果を選択するように、前記再配列ラッチにデータを格納するように構成される請求項１７に記載の不揮発性メモリ装置。
【請求項１９】
前記制御ロジックは、前記選択されたワードラインに連結された前記メモリセルの第１行目が前記第１プログラム状態にプログラムされた後、前記状態読出し動作の結果の機能、及び前記選択されたワードラインに隣接するワードラインのメモリセルのプログラム動作の機能として、前記再配列ラッチに格納される前記再配列データを生成するように構成される請求項１６に記載の不揮発性メモリ装置。
【請求項２０】
前記制御ロジックは、前記状態読出し動作の結果の機能、及び前記選択されたワードラインのメモリセル及び前記隣接するワードラインのメモリセルの中で隣接するメモリの間の閾値電圧差異の機能として、前記再配列ラッチに格納される前記再配列データを生成するように構成される請求項１９に記載の不揮発性メモリ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２Ａ】
【図２２Ｂ】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０Ａ】
【図３０Ｂ】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２Ａ】
【図２２Ｂ】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０Ａ】
【図３０Ｂ】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【公開番号】特開２０１３−８９２８２（Ｐ２０１３−８９２８２Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１２−２２６７５１（Ｐ２０１２−２２６７５１）
【出願日】平成２４年１０月１２日（２０１２．１０．１２）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２４年１０月１２日（２０１２．１０．１２）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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