不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置
【課題】フローティングゲートへの電荷の蓄積と消去を容易に行え、またフローティングゲートの電荷を消去する場合にメモリセルの閾値を容易に制御できる、不揮発性半導体メモリ素子を提供する。
【解決手段】フローティングゲートへの電荷の蓄積時に、フローティングゲートとドレイン(またはソース)間に電圧を印加し、バンド・バンド間によるホットエレクトロンを半導体基板中に発生させ、フローティングゲートに電荷を注入する。また、フローティングゲートの電荷の消去時には、フローティングゲートとドレイン(またはソース)間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、該ホットホールにより蓄積された電荷を消去する。また、フローティングゲートの電荷の消去時には、メモリセルのコントロールゲートとソース間の閾値が所望の値になるように制御しながら、電荷を消去する。
【解決手段】フローティングゲートへの電荷の蓄積時に、フローティングゲートとドレイン(またはソース)間に電圧を印加し、バンド・バンド間によるホットエレクトロンを半導体基板中に発生させ、フローティングゲートに電荷を注入する。また、フローティングゲートの電荷の消去時には、フローティングゲートとドレイン(またはソース)間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、該ホットホールにより蓄積された電荷を消去する。また、フローティングゲートの電荷の消去時には、メモリセルのコントロールゲートとソース間の閾値が所望の値になるように制御しながら、電荷を消去する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性半導体メモリ装置に関し、特に、標準CMOSプロセスで構成されるフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)、およびこの不揮発性半導体メモリ素子を備える不揮発性半導体メモリ装置に関する。
本願は、2007年12月05日に日本に出願された特願2007−315113号、および2007年12月25日に日本に出願された特願2007−331380号に基づき優先権を主張し、その内容をここに援用する。
【背景技術】
【0002】
フラッシュメモリやEEPROM(Electrically Erasable programmable Read Only Memory)に代表される不揮発性半導体メモリ装置は、電源を切っても情報が消えないことから、多くの用途に用いられてきた。フラッシュメモリの代表的な例としては大容量のファイル用途のNAND型フラッシュメモリ、携帯電話等の記憶制御に用いるNOR型フラッシュメモリ、また、EEPROMの代表的な用途としては、ICカードがある。
【0003】
また、いつでも用途に応じて書き換えが出来る便利さから、マイコン内のマスクROMの置き換えとしてEEPROMやフラッシュメモリが使われている。さらに、近年では、システムLSIや、論理ICの一部に不揮発性メモリを取り込んだ、埋め込み型の所謂、ロジック混載メモリ(Embedded Memory)が必要になってきた。さらには、アナログ回路に組み込んで、高精度のアナログ回路のチューニング等を行うための調整用スイッチとして、数百ビットから数Kビット程度の小規模の不揮発性メモリも必要になってきている。
【0004】
しかしながら、大容量向けのフラッシュメモリでは、メモリセルは微細化可能であるが、メモリセルの制御が複雑であり、メモリセルの制御回路を含む、メモリセル以外の周辺回路の面積が大きくなり、小容量の不揮発性メモリには不向きであった。
【0005】
このような不揮発性半導体メモリ装置に関して、種々の従来技術が開示されている(例えば、特許文献1、2、3を参照)。
特許文献1の従来技術には、NOR型フラッシュメモリの全体システム例が示されている。メモリセルの構成は、1トランジスタがNOR型に接続されて、非常に高密度に配置できるが、閾値が負になると不良になるため、一旦消去した後、負になったセルにポスト消去(浅い書き込み)を行い、メモリセルの閾値を正側に制御する必要があり、メモリセルの閾値制御が複雑になる。特許文献2の従来技術には、主にNAND型フラッシュメモリを例に、特にメモリセルの閾値を制御する複雑な電源システムの例を示している。また、特許文献3の従来技術には、NOR型フラッシュメモリを例に、同じくメモリセルの閾値を制御するための複雑な電源システムの例を示している。
【0006】
また、2トランジスタから構成されるEEPROMは、制御回路はシンプルであるが、メモリセルが比較的大きくなるため、コスト高になることが問題であった。さらに、プロセス構造上の問題として、従来の不揮発性メモリは2層ポリシリコンあるいは3層ポリシリコンを用いたセル構造が一般的で、製造工程は標準CMOSロジックプロセスより複雑で製造工程も多く、不揮発性メモリと標準ロジックを1チップの中に同時に埋め込もうとすると、製造工程が多く、歩留まりも低下し、製品の価格(コスト)が上る問題が生じていた。
【0007】
この問題を解決するひとつの手段として、1層ポリシリコンを用いたEEPROMが提案されている(特許文献4を参照)。この1層ポリシリコンEEPROMを用いれば、従来の2層ポリシリコンプロセスより製造工程を削減できる。
【0008】
しかしながら、コントロールゲートとして使用されている2層目のポリシリコンを省略したために、フローティングゲートの下に拡散層からなるコントロールゲートを埋め込む必要があり、ロジックで用いられる標準CMOSプロセスより複雑な製造工程となってしまう。さらに、高濃度で埋め込まれた拡散層を酸化すると、質の悪い酸化膜となり、不良の発生する確率が高く、信頼性も問題となる。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2002−133878号公報
【特許文献2】特開2000−100184号公報
【特許文献3】特開2001−210086号公報
【特許文献4】特開平10−289959号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
前述の如く、従来技術の不揮発性半導体メモリ装置においては、不揮発性半導体メモリ素子(メモリセル)内のフローティングゲートに蓄積された電荷を消去する際に、メモリセルの閾値が正になるように制御するための複雑な制御回路が必要である。これは、従来は、ファウラーノルトハイム(Fauler-Nordheim)によるトンネル電流により電荷を消去する方法が主に使用されており、この方法ではメモリセルとソース間の閾値を所定の正の値に制御することが困難なためである。また、1層ポリシリコンを用いたEEPROMを実現するためには、標準CMOSプロセスより複雑な製造工程が必要である。
【0011】
本発明は、斯かる実情に鑑みなされたものであり、本発明の目的は、不揮発性半導体メモリ装置のメモリセル内の蓄積電荷を消去する場合に、複雑な制御回路を使用することなくメモリセルの閾値を正側であるように制御でき、また、標準CMOSプロセスにより製造することができる、不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置を提供することにある。
また、本発明の別の目的は、不揮発性半導体メモリ装置を構成する不揮発性半導体メモリ素子(メモリセル)のフローティングゲートへの電荷の蓄積と消去を容易に行え、またフローティングゲートに蓄積された電荷を消去する場合にメモリセルの閾値を容易に制御でき、また、1層ポリシリコンのフローティングゲートを用いて製造することができる、不揮発性半導体メモリ素子、およびこの不揮発性半導体メモリ素子を備える不揮発性半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【0012】
本発明は上記課題を解決するためになされたものであり、本発明の第1態様は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートとを備えるフローティングゲートタイプの1トランジスタ構成の不揮発性半導体メモリ素子に関する。この不揮発性半導体メモリ素子は前記コントロールゲートに電圧を印加してソース・ドレイン間に電流を流し、チャネルで発生した電荷を前記フローティングゲートに注入して蓄積する。また、この不揮発性半導体メモリ素子は、前記フローティングゲートに蓄積された電荷の消去時に、前記フローティングゲートとドレイン間、または前記フローティングゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成される。
この場合、フローティングゲートタイプの1トランジスタ(FET(Field effect transistor))構成の不揮発性半導体メモリ素子(メモリセル)において、フローティング
ゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。
これにより、従来のトンネル電流によるフローティングゲートの電荷の消去方法と異なり、メモリセルのコントロールゲートとソース間の閾値を正側であるようにしながら、フローティングゲートの電荷を消去することができる。また、ホットホールによる電荷の消去方法では、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減させる効果を奏する。
【0013】
前記フローティングゲートに蓄積された電荷を前記ホットホールにより消去する際に、前記コントロールゲートに正のバイアスを印加することにより、前記コントロールゲートとソースとの間で正の閾値を持つように制御してもよい。
この場合、フローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。
これにより、従来のトンネル電流によるフローティングゲートの電荷の消去方法とは異なり、コントロールゲートにバイアス電圧を印加することで、メモリセルのコントロールゲートとソース間の閾値を正側であるように制御しながら、フローティングゲートの電荷を消去することができる。また、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
【0014】
本発明の第2態様は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートとを備えるフローティングゲートタイプの1トランジスタ構成の不揮発性半導体メモリ素子を、複数配列して構成される不揮発性半導体メモリ装置に関する。この不揮発性半導体メモリ素子は、前記コントロールゲートに電圧を印加してソース・ドレイン間に電流を流し、チャネルで発生した電荷を前記フローティングゲートに注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記フローティングゲートとドレイン間、または前記フローティングゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去する。この不揮発性半導体メモリ素子は、さらに、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で正の閾値を持つように、前記コントロールゲートに正のバイアスを印加する。
この場合、フローティングゲートタイプの1トランジスタ(FET)構成の不揮発性半導体メモリ素子(メモリセル)を複数配列した不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去する。また、フローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。
これにより、不揮発性半導体メモリ装置内の各メモリセルにおいて、コントロールゲートにバイアス電圧を印加するだけで、メモリセルのコントロールゲートとソース間の閾値を正側であるように制御しながら、フローティングゲートの電荷を消去することができる。また、制御回路による複雑な制御が必要ないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
【0015】
不揮発性半導体メモリ装置内の各不揮発性半導体メモリ素子に対し、前記フローティングゲートに蓄積された電荷の消去時に、選択された不揮発性半導体メモリ素子のコントロールゲートには前記電荷の消去時に正の閾値を与えるための第1のバイアス電圧を印加し、非選択の不揮発性半導体メモリ素子のコントロールゲートには前記ホットホールの発生を抑止するための第2のバイアス電圧を印加してもよい。
この場合、フローティングゲートに蓄積された電荷を消去しようとする不揮発性半導体メモリ素子(メモリセル)に対しては、フローティングゲート内の電荷の消去時に正の閾値を与えるための第1のバイアス電圧(例えば、1v)を印加する。また、フローティングゲートに蓄積された電荷を消去しないメモリセルに対しては、ホットホールの発生を抑止するための第2のバイアス電圧コントロールゲートに第2のバイアス電圧(例えば、4v)を印加する。
これにより、各メモリセルのドレインまたはソースに共通の電圧(例えば、7v)を印加した場合に、ホットホールを発生させて電荷を消去するメモリセルと、ホットホールを発生させないで電荷を消去しないメモリセルとを、コントロールゲートに印加するバイアス電圧により選択することができる。
【0016】
前記第1のバイアス電圧より前記第2のバイアス電圧のほうが高くてもよい。
この場合、フローティングゲートに蓄積された電荷を消去しようとする不揮発性半導体メモリ素子(メモリセル)に対しては、コントロールゲートに第1のバイアス電圧(例えば、1v)を印加する。また、フローティングゲートに蓄積された電荷を消去しないメモリセルに対しては、コントロールゲートに第2のバイアス電圧(例えば、4v)を印加する。このように、第1のバイアス電圧より前記第2のバイアス電圧のほうを高くする。
これにより、各メモリセルのコントロールゲートに印加する電圧の高低を選択することで、ホットホールを発生させて電荷を消去するメモリセルと、ホットホールを発生させないで電荷を消去しないメモリセルとを選択することができる。
【0017】
本発明の第3態様は、標準CMOSプロセスで構成されるFET上に1層ポリシリコンのフローティングゲートを備えるフローティングゲートタイプの不揮発性半導体メモリ素子に関する。この不揮発性半導体メモリ装置は、前記フローティングゲートにゲート電圧を与えるコントロールゲートを備え、前記コントロールゲートに電圧を印加してソース・ドレイン間に電流を流しチャネルで発生した電荷を前記フローティングゲートに注入して蓄積する不揮発性半導体メモリ素子を、複数配列して構成される。この不揮発性半導体メモリ装置において、前記不揮発性半導体メモリ素子は、前記フローティングゲートに蓄積された電荷の消去時に、前記フローティングゲートとドレイン間、または前記フローティングゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成される。
この場合、標準CMOSプロセスで構成されるFET上に1層ポリシリコンのフローティングゲートを備えるフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を備える不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。
これにより、1層ポリシリコンのフローティングゲートタイプのメモリセルを備える不揮発性半導体メモリ装置において、従来のトンネル電流によるフローティングゲートの電荷の消去方法と異なり、メモリセルのコントロールゲートとソース間の閾値を正側であるようにしながら、フローティングゲートの電荷を消去することができる。また、ホットホールによる電荷の消去方法では、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
【0018】
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で正の閾値を持つように、前記コントロールゲートに正のバイアスを印加してもよい。
この場合、1層ポリシリコンのフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を備える不揮発性半導体メモリ装置において、メモリセル内のフローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。
これにより、不揮発性半導体メモリ装置内のメモリセルにおいて、従来のトンネル電流によるフローティングゲートの電荷の消去方法とは異なり、コントロールゲートにバイアス電圧を印加することで、メモリセルのコントロールゲートとソース間の閾値を正側であるようにしながら、フローティングゲートの電荷を消去することができる。また、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
【0019】
前記フローティングゲートに蓄積された電荷の消去時に、選択された不揮発性半導体メモリ素子のコントロールゲートには前記電荷の消去時に正の閾値を与えるための第1のバイアス電圧を印加し、非選択の不揮発性半導体メモリ素子のコントロールゲートには前記ホットホールの発生を抑止するための第2のバイアス電圧を印加してもよい。
この場合、1層ポリシリコンのフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を備える不揮発性半導体メモリ装置において、メモリセル内のフローティングゲートに蓄積された電荷を消去しようとするメモリセルに対しては、コントロールゲートに第1のバイアス電圧(例えば、1v)を印加する。また、フローティングゲートに蓄積された電荷を消去しないメモリセルに対しては、コントロールゲートに第2のバイアス電圧(例えば、4v)を印加する。
これにより、各メモリセルのドレインまたはソースに共通の電圧(例えば、7v)を印加した場合に、ホットホールを発生させて電荷を消去するメモリセルと、ホットホールを発生させないで電荷を消去しないメモリセルとを、コントロールゲートに印加するバイアス電圧により選択することができる。
【0020】
本発明の第4態様は、第1層のポリシリコンのフローティングゲートと、前記フローティングゲートに電圧を与える第2層のポリシリコンのコントロールゲートとの2層ポリシリコンゲート構造を有すると共に、前記コントロールゲートに電圧を印加してソース・ドレイン間に電流を流し、チャネルで発生した電荷を前記フローティングゲートに注入して蓄積する不揮発性半導体メモリ素子を、複数配列して構成される不揮発性半導体メモリ装置に関する。前記不揮発性半導体メモリ素子は、前記フローティングゲートに蓄積された電荷の消去時に、前記フローティングゲートとドレイン間、または前記フローティングゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去する。
この場合、2層ポリシリコンゲート構造のフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を備える不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。
これにより、2層ポリシリコンゲート構造の不揮発性半導体メモリ装置において、従来のトンネル電流によるフローティングゲートの電荷の消去方法と異なり、メモリセルのコントロールゲートとソース間の閾値を正側であるようにしながら、フローティングゲートの電荷を消去することができる。また、ホットホールによる電荷の消去方法では、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
【0021】
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で正の閾値を持つように、前記コントロールゲートに正のバイアスを印加してもよい。
この場合、2層ポリシリコンゲート構造のフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を備える不揮発性半導体メモリ装置において、メモリセル内のフローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。
これにより、2層ポリシリコンゲート構造のメモリセルにおいて、従来のトンネル電流によるフローティングゲートの電荷の消去方法とは異なり、コントロールゲートにバイアス電圧を印加することで、メモリセルのコントロールゲートとソース間の閾値を正側であるようにしながら、フローティングゲートの電荷を消去することができる。また、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
【0022】
前記フローティングゲートに蓄積された電荷の消去時に、選択された不揮発性半導体メモリ素子のコントロールゲートには前記電荷の消去時に正の閾値を与えるための第1のバイアス電圧を印加し、非選択の不揮発性半導体メモリ素子のコントロールゲートには前記ホットホールの発生を抑止するための第2のバイアス電圧を印加してもよい。
この場合、2層ポリシリコンゲート構造のフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を備える不揮発性半導体メモリ装置において、メモリセル内のフローティングゲートに蓄積された電荷を消去しようとするメモリセルに対しては、コントロールゲートに第1のバイアス電圧(例えば、1v)を印加する。また、フローティングゲートに蓄積された電荷を消去しないメモリセルに対しては、コントロールゲートに第2のバイアス電圧(例えば、4v)を印加する。
これにより、2層ポリシリコンゲート構造のメモリセルにおいて、各メモリセルのドレインまたはソースに共通の電圧(例えば、7v)を印加した場合に、ホットホールを発生させて電荷を消去するメモリセルと、ホットホールを発生させないで電荷を消去しないメモリセルとを、コントロールゲートに印加するバイアス電圧により選択することができる。
【0023】
本発明の第5態様は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートとを備え、前記コントロールゲートに電圧を印加してソース・ドレイン間に電流を流しチャネルで発生した電荷を前記フローティングゲートに注入して電荷を蓄積する不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリック状に配列して構成される不揮発性半導体メモリ装置に関する。前記メモリセルは、前記フローティングゲートに蓄積された電荷の消去時に、前記フローティングゲートとドレイン間、または前記フローティングゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で正の閾値を持つように、前記コントロールゲートに正のバイアスを印加するように構成される。前記メモリセルは、さらに、前記メモリセルのコントロールゲートが対応するワード線に接続され、前記メモリセルのドレインが対応するデータ線に接続され、前記メモリセルのソースは共通接続されると共に、前記共通接続されたソース線が前記ソースに所望のバイアス電圧を印加するソース制御回路に接続される。
この場合、フローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を複数配列した不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。また、フローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。そして、さらに、メモリセルのコントロールゲートが対応するワード線に接続され、ドレインが対応するデータ線に接続され、ソースは共通接続されると共に、前記共通接続されたソース線が前記ソースに所望の電圧を印加するソース制御回路に接続されるように構成する。
これにより、ワード線、データ線、およびソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、フローティングゲートに蓄積された電荷を消去することができる。
【0024】
前記不揮発性半導体メモリ装置は、前記ドレイン側から前記ホットホールの発生に必要なバイアス電圧を与えて前記蓄積された電荷を消去する動作モードとして、全メモリセルの電荷を同時に消去する一括消去モードと、選択したワード線に接続されたメモリセルの電荷のみを消去するページ消去モードと、選択した1個のメモリセルのみの電荷を消去するビット消去モードとを備えて構成される。前記一括消去モードは、前記ワード線の全てに対し前記メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Aを印加し、前記データ線の全てに対し前記ホットホールを発生に必要なバイアス電圧Bを印加し、前記共通接続されたソースをオープンにするか、またはメモリセルをオフさせるためのバイアス電圧Cを印加するように構成される(バイアス電圧A<バイアス電圧C<バイアス電圧B)、前記ページ消去モードは、所望のワード線に対し前記ワード線で選択されたメモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Aを印加し、他のワード線に対して前記ホットホールの発生を抑止するためのバイアス電圧Dを印加し、前記データ線の全てに対し前記ホットホールを発生に必要なバイアス電圧Bを印加し、前記メモリセルの共通接続されたソースをオープンにするか、またはメモリセルをオフさせるためのバイアス電圧Dを印加するように構成される(バイアス電圧A<バイアス電圧D<バイアス電圧B)。前記ビット消去モードにおいては、所望のワード線に対し前記ワード線で選択されたメモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Aを印加し、他のワード線に対して前記ホットホールの発生を抑止するためのバイアス電圧Dを印加し、所望のデータ線に対し前記データ線で選択されたメモリセルに前記ホットホールの発生に必要なバイアス電圧Bを印加し、他のデータ線をオープンにするか、またはメモリセルをオフにするためのバイアス電圧Dを印加し、前記不揮発性半導体メモリ素子の共通接続されたソースをオープンにするか、またはメモリセルをオフさせるためのバイアス電圧Dを印加してもよい。
この場合、ドレイン側からメモリセル内のフローティングゲートの電荷を消去できる。この場合一括消去モードにおいては、ワード線の全てに対し前記メモリセルに正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、データ線の全てに対しホットホールを発生に必要な正のバイアス電圧B(例えば、7v)を印加し、共通接続されたソースをオープンにする。ページ消去モードにおいては、ワード線で選択されたメモリセルに正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、他のワード線に対してホットホールの発生を抑止するためのバイアス電圧D(例えば、4v)を印加し、データ線の全てに対しホットホールを発生に必要なバイアス電圧B(例えば、7v)を印加し、メモリセルの共通接続されたソースをオープンにする。また、ビット消去モードにおいては、ワード線で選択されたメモリセル内に正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、他のワード線に対してホットホールの発生を抑止するためのバイアス電圧D(例えば、4v)を印加し、データ線で選択されたメモリセルにホットホールの発生に必要なバイアス電圧B(例えば、7v)を印加し、他のデータ線をオープンにし、共通接続されたソースをオープンにする。
これにより、ワード線、データ線、および共通接続されたソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、メモリセの一括消去、ページ消去、およびビット消去をドレイン側から行うことができる。
【0025】
前記不揮発性半導体メモリ装置は、前記ソース側から前記ホットホールの発生に必要なバイアス電圧を与えて前記蓄積された電荷を消去する動作モードとして、全メモリセルの電荷を同時に消去する一括消去モードと、選択したワード線に接続されたメモリセルの電荷のみを消去するページ消去モードとを備えて構成されている。前記一括消去モードにおいては、前記ワード線の全てに対し前記メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Aを印加し、前記データ線の全てをオープンにするか、または前記メモリセルをオフにするバイアス電圧Cを印加し、前記共通接続されたソースに前記ホットホールの発生に必要なバイアス電圧Bを印加するように構成される(バイアス電圧A<バイアス電圧C<バイアス電圧B)。また、前記ページ消去モードにおいては、所望のワード線に対し前記ワード線で選択されたメモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Aを印加し、他のワード線に対して前記ホットホールの発生を抑止するためのバイアス電圧Dを印加し、前記データ線の全てをオープンにするか、または、前記メモリセルをオフにするためのバイアス電圧Dを印加し、前記共通接続されたソースに前記ホットホールの発生に必要なバイアス電圧Bを印加(バイアス電圧A<バイアス電圧D<バイアス電圧B)してもよい。
この場合、ソース側からメモリセル内のフローティングゲートの電荷を消去できる。この場合、一括消去モードにおいては、ワード線の全てに対しメモリセル内に正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、データ線の全てをオープンにし、共通接続されたソースにホットホールの発生に必要なバイアス電圧B(例えば、7v)を印加する。また、ページ消去モードにおいては、ワード線で選択されたメモリセルに正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、他のワード線に対してホットホールの発生を抑止するためのバイアス電圧D(例えば、4v)を印加し、データ線の全てをオープンにし、共通接続されたソースにホットホールの発生に必要なバイアス電圧B(例えば、7v)を印加する。
これにより、ワード線、データ線、および共通接続されたソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、メモリセの一括消去、ページ消去をソース側から行うことができる。このため、ドレイン側の酸化膜を劣化させる可能性がなくなる。
【0026】
前記不揮発性半導体メモリ素子は、標準CMOSプロセスで構成されるFET上に1層ポリシリコンのフローティングゲートを備えるフローティングゲートタイプの不揮発性半導体メモリ素子であってもよい。
これにより、1層ポリシリコンのフローティングゲートタイプのメモリセルを備える不揮発性半導体メモリ装置において、ワード線、データ線、および共通接続されたソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、フローティングゲートに蓄積された電荷を消去することができる。
【0027】
前記不揮発性半導体メモリ素子は、第1層のポリシリコンのフローティングゲートと、前記フローティングゲートに電圧を与える第2層のポリシリコンのコントロールゲートの2層ポリシリコンゲート構造を有してもよい。
これにより、2層ポリシリコンゲート構造のメモリセルを備える不揮発性半導体メモリ装置において、ワード線、データ線、および共通接続されたソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、フローティングゲートに蓄積された電荷を消去することができる。
【0028】
本発明の第6態様は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートとを備え、前記コントロールゲートに電圧を印加してソース・ドレイン間に電流を流しチャネルで発生した電荷を前記フローティングゲートに注入して電荷を蓄積する不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリック状に配列して構成される不揮発性半導体メモリ装置に関する。前記メモリセルは、前記フローティングゲートに蓄積された電荷の消去時に、前記フローティングゲートとドレイン間、または前記フローティングゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で正の閾値を持つように、前記コントロールゲートに正のバイアスを印加するように構成される。さらに、前記メモリセルのコントロールゲートが対応するワード線に接続され、前記メモリセルのドレインが対応するデータ線に接続され、前記各メモリセルのソースは、前記データ線と平行に配列された対応するソース線に接続される。
この場合、フローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を複数配列した不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去する。また、フローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。そして、さらに、メモリセルのコントロールゲートが対応するワード線に接続され、ドレインが対応するデータ線に接続され、ソースは対応するソース線に接続される。
これにより、ワード線、データ線、およびソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、フローティングゲートに蓄積された電荷を消去することができる。特に、ソース側からフローティングゲートの電荷を消去できるので、ドレイン側の酸化膜を劣化させる可能性がなくなる。
【0029】
前記不揮発性半導体メモリ装置は、前記ソース側から前記ホットホールの発生に必要なバイアス電圧を与えて前記蓄積された電荷を消去する動作モードとして、全メモリセルの電荷を同時に消去する一括消去モードと、選択したワード線に接続されたメモリセルの電荷のみを消去するページ消去モードと、選択した1個のメモリセルのみの電荷を消去するビット消去モードとを備えて構成される。前記一括消去モードにおいては、前記ワード線の全てに対し前記メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Aを印加し、前記データ線の全てをオープンにし、前記ソース線の全てに対し前記ホットホールを発生に必要なバイアス電圧Bを印加するように構成される(バイアス電圧A<バイアス電圧B)。また、前記ページ消去モードにおいては、所望のワード線に対し前記ワード線で選択されたメモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Aを印加し、他のワード線に対して前記ホットホールの発生を抑止するためのバイアス電圧Dを印加し、前記データ線の全てをオープンにし、前記ソース線の全てに対し前記ホットホールの発生に必要なバイアス電圧Bを印加する(バイアス電圧A<バイアス電圧D<バイアス電圧B)。また、前記ビット消去モードにおいては、所望のワード線に対し前記ワード線で選択されたメモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Aを印加し、他のワード線に対して前記ホットホールの発生を抑止するためのバイアス電圧Dを印加し、前記データ線の全てをオープンにし、所望のソース線に対し前記ホットホールの発生に必要なバイアス電圧Bを印加し、他のソース線をオープンにする(バイアス電圧A<バイアス電圧D<バイアス電圧B)。
この場合、メモリセル内の電荷の消去モードにおいて、一括消去、ページ消去、およびビット消去をソース側から行う。この場合に、一括消去モードにおいては、ワード線の全てに対しメモリセルに正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、データ線の全てをオープンにし、ソース線の全てに対しホットホールを発生に必要なバイアス電圧B(例えば、7v)を印加する。ページ消去モードにおいては、ワード線で選択されたメモリセルに正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、他のワード線に対してホットホールの発生を抑止するためのバイアス電圧D(例えば、4v)を印加し、データ線の全てをオープンにし、ソース線の全てに対しホットホールの発生に必要なバイアス電圧B(例えば、7v)を印加する。また、ビット消去モードにおいては、ワード線で選択されたメモリセルに正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、他のワード線に対してホットホールの発生を抑止するためのバイアス電圧D(例えば、4v)を印加し、データ線の全てをオープンにし、所望のソース線に対しホットホールの発生に必要なバイアス電圧B(例えば、7v)を印加し、他のソース線をオープンにする。
これにより、メモリセル内の電荷の消去モードにおいて、一括消去、ページ消去、およびビット消去をソース側から行うことができる。特に、ソース側からフローティングゲートの電荷を消去できるので、ドレイン側の酸化膜を劣化させる可能性がなくなる。
【0030】
前記不揮発性半導体メモリ素子は、標準CMOSプロセスで構成されるFET上に1層ポリシリコンのフローティングゲートを備えるフローティングゲートタイプの不揮発性半導体メモリ素子であってもよい。
これにより、1層ポリシリコンのフローティングゲートタイプのメモリセルを備える不揮発性半導体メモリ装置において、メモリセル内の電荷を消去する場合に、一括消去、ページ消去、およびビット消去をソース側から行うことができる。特に、ソース側からフローティングゲートの電荷を消去できるので、ドレイン側の酸化膜を劣化させる可能性がなくなる。
【0031】
第1層のポリシリコンのフローティングゲートと、前記フローティングゲートに電圧を与える第2層のポリシリコンのコントロールゲートの2層ポリシリコンゲート構造を有してもよい。
これにより、2層ポリシリコンゲート構造のメモリセルを備える不揮発性半導体メモリ装置において、モリセル内の電荷を消去する場合に、一括消去、ページ消去、およびビット消去をソース側から行うことができる。特に、ソース側からフローティングゲートの電荷を消去できるので、ドレイン側の酸化膜を劣化させる可能性がなくなる。
【0032】
本発明の第7態様は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子に関する。この揮発性半導体メモリ素子では、前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ドレインに第1の高電圧を印加するか、または、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ドレインに第2の高電圧を印加するか、または、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去する。
この場合、フローティングゲートタイプのトランジスタ(FET(Field effect trans
istor))で構成される不揮発性半導体メモリ素子(メモリセル)において、フローティ
ングゲートへの電荷の蓄積時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを半導体基板中に発生させ、前記ホットエレクトロンによりフローティングゲートに電荷を注入する。また、フローティングゲートに蓄積された電荷の消去時には、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。このように、本発明においては、フローティングゲートへの電荷の注入および電荷の消去を、同じバンド・バンド間制御方式で行なう。また、フローティングゲートの電荷の消去時には、従来のトンネル電流によるフローティングゲートの電荷の消去方法と異なり、メモリセルのコントロールゲートとソース間の閾値を所望の値になるように制御しながら、フローティングゲートの電荷を消去する。
これにより、フローティングゲートへの電荷の蓄積および消去を、ドレイン(またはソース)とコントロールゲート間に印加する電圧を制御することで行なうことができ、複雑な制御回路を必要としない。また、標準CMOSプロセスより製造することができる。さらに、複雑な制御回路を必要としないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
【0033】
前記第1の高電圧のほうが第2の高電圧より高く、前記第1の低電圧のほうが第2の低電圧より高く(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)てもよい。
上記構成からなる本発明の不揮発性半導体メモリ素子では、フローティングゲートへの電荷の蓄積時に、例えば、ソースをオープンにし前記コントロールゲートに第1の低電圧(3v)を印加しドレインに第1の高電圧(9v)を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを半導体基板中に発生させ、フローティングゲートに電荷を注入して蓄積する。また、フローティングゲートに蓄積された電荷の消去時に、例えば、ソースをオープンにしコントロールゲートに第2の低電圧(−1〜0v)を印加しドレインに第2の高電圧(7v)を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。
これにより、コントロールゲートとドレイン(またはソース)とに印加する電圧を制御するだけで、フローティングゲートへの電荷の注入、および蓄積された電荷の消去を容易に行うことができる。また、フローティングゲートへの電荷の消去時に、コントロールゲートとソース間の閾値を所望の値になるように制御できる。
【0034】
前記第2の低電圧は負であり、前記フローティングゲートに蓄積された電荷を消去する際に、前記コントロールゲートに負の電圧を印加することにより、前記コントロールゲートとソースとの間で負の閾値を持つように制御してもよい。
この場合、フローティングゲートに蓄積された電荷の消去時にコントロールゲートに負の電圧を印加するようにしたので、これにより、コントロールゲートとソース間の閾値が負の値になるように制御できる。すなわち、本発明の不揮発性半導体メモリ素子においては、コントロールゲートに印加する電圧を制御することにより、閾値を正側にも負側にも制御でき、メモリセルに書き込むデータを明確に区別できる。
【0035】
前記不揮発性半導体メモリ素子は1層ポリシリコン構造のフローティングゲートを有してもよい。
これにより、1層ポリシリコン構造のフローティングゲートを有する不揮発性半導体メモリ素子において、コントロールゲートとドレイン(またはソース)とに印加する電圧を制御するだけで、フローティングゲートへの電荷の注入、および蓄積された電荷の消去を容易に行うことができる。また、フローティングゲートへの電荷の消去時に、コントロールゲートとソース間の閾値を所望の値になるように制御できる。
【0036】
本発明の第8態様は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子を、複数配列して構成される不揮発性半導体メモリ装置に関する。前記不揮発性半導体メモリ素子は、前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)、さらに、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で所定の閾値を持つように、前記コントロールゲートに所定の値の前記第2の低電圧を印加する。
この場合、フローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を複数配列した不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。
これにより、不揮発性半導体メモリ装置内のメモリセルにおいて、フローティングゲートへの電荷の蓄積および消去を、ドレイン(またはソース)とコントロールゲート間に印加する電圧を制御することで行なうことができ、複雑な制御回路を必要としない。また、複雑な制御回路を必要としないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
【0037】
本発明の第9態様は、第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを備える不揮発性半導体メモリ装置であって、前記第1および第2の不揮発性半導体メモリ素子は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成される。この不揮発性半導体メモリ装置は、前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成される(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)。また、この不揮発性半導体メモリ装置では、前記第1の不揮発性半導体メモリ素子のソースと第2の不揮発性半導体メモリ素子のソースとが共通接続され、前記第1の不揮発性半導体メモリ素子のドレインと第1のトランスファーゲートとが接続され、前記第2の不揮発性半導体メモリ素子のドレインと第2のトランスファーゲートと接続され、前記第1および第2の不揮発性半導体メモリ素子のデータを読み出す際には、前記第1の不揮発性半導体メモリ素子のコントロールゲートと、前記第2の不揮発性半導体メモリ素子のコントロールゲートのそれぞれに所定のゲート電圧を印加すると共に、前記第1および第2の不揮発性半導体メモリ素子のドレインからの出力信号を前記トランスファーゲートをオンにして読み出す。
この場合、2つの不揮発性半導体メモリ素子をメモリセルとして備え、このメモリセルは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。そして、2つのメモリセルのソースは共通接続され、また、ドレインはそれぞれトランスファーゲートに接続されている。そして、メモリセルのデータを読み出す際には、各メモリセルのコントロールゲートに所定のゲート電圧を印加すると共に、トランスファーゲートをオンにしてメモリセルのデータを読み出す。
これにより、本発明の不揮発性半導体メモリ素子(メモリセル)を2つ用いてメモリを構成し、メモリに保持されたデータの正論理信号とそのデータの反転論理信号とを独立に出力できる。
【0038】
前記不揮発性半導体メモリ装置は、フリップフロップ回路により信号を保持するSRAM(Static Random Access Memory)を備えており、前記第1および第2の不揮発性半導
体メモリ素子からの出力信号を前記トランスファーゲートを介して前記フリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持してもよい。
この場合、フリップフロップ回路により信号を保持するSRAMを備えており、例えば、回路電源の立ち上がり時等に、第1および第2の不揮発性半導体メモリ素子からの出力信号をフリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持する。
これにより、SRAM内に本発明の不揮発性半導体メモリ素子を容易に組み込むことができる。このため、SRAMを不揮発性半導体メモリ装置として使用できるようになる。
【0039】
本発明の第10態様は、第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを備える不揮発性半導体メモリ装置であって、前記第1および第2の不揮発性半導体メモリ素子は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成される。この不揮発性半導体メモリ装置は、前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されている(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)。また、前記第1の不揮発性半導体メモリ素子のソースは第1のソース線SLに接続され、第2の不揮発性半導体メモリ素子のソースは第2のソース線SRに接続され、前記第1の不揮発性半導体メモリ素子のドレインと第1のトランスファーゲートとが接続され、前記第2の不揮発性半導体メモリ素子のドレインと第2のトランスファーゲートとが接続され、前記第1および第2の不揮発性半導体メモリ素子のデータを読み出す際には、前記第1の不揮発性半導体メモリ素子のコントロールゲートと、前記第2の不揮発性半導体メモリ素子のコントロールゲートのそれぞれに所定のゲート電圧を印加すると共に、前記第1および第2の不揮発性半導体メモリ素子のドレインからの出力信号を前記トランスファーゲートをオンにして読み出す。
この場合、2つの不揮発性半導体メモリ素子をメモリセルとして備え、このメモリセルは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。そして、2つのメモリセルのソースはそれぞれ独立したソース線に接続され、また、ドレインはそれぞれのトランスファーゲートに接続されている。そして、メモリセルのデータを読み出す際には、各メモリセルのコントロールゲートに所定のゲート電圧を印加すると共に、トランスファーゲートをオンにしてメモリセルのデータを読み出す。
これにより、本発明の不揮発性半導体メモリ素子(メモリセル)を2つ用いてメモリを構成し、メモリに保持されたデータの正論理信号とそのデータの反転論理信号とを独立に出力できる。この場合に、2つのメモリセルのソース線が独立しているので、各メモリセルアへのデータの書込み(フローティングゲートへの電荷の注入)時と、消去(フローティングゲートの電荷の消去)時において、各メモリセルに対して異なるソース電圧を印加できるようになる。
【0040】
前記不揮発性半導体メモリ装置は、フリップフロップ回路により信号を保持するSRAM(Static Random Access Memory)を備えており、前記第1および第2の不揮発性半導
体メモリ素子からの出力信号を前記トランスファーゲートを介して前記フリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持してもよい。
この場合、フリップフロップ回路により信号を保持するSRAMを備えており、例えば、回路電源の立ち上がり時等に、第1および第2の不揮発性半導体メモリ素子からの出力信号をフリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持する。
これにより、SRAM内に本発明の不揮発性半導体メモリ素子を容易に組み込むことができる。このため、SRAMを不揮発性半導体メモリ装置として使用できるようになる。
【0041】
前記SRAM中のフリップフロップ回路への電源供給線は電源スイッチ用トランジスタを介して電源と接続されており、前記電源スイッチ用トランジスタのオン・オフを制御して前記フリップフロップ回路に電源を印加してもよい。
この場合、SRAM中のフリップフロップ回路への電源供給を電源スイッチ用トランジスタを介して行なう。これにより、所望のタイミングで記憶部に保持されたデータをSRAMに転送できるようになる。
【0042】
本発明の第11態様は、第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを含む記憶部が複数個配列され、選択された記憶部中の前記第1および第2の不揮発性半導体メモリ素子からの出力信号を入力し、前記入力信号を増幅するセンスアンプを備える不揮発性半導体メモリ装置であって、前記第1および第2の不揮発性半導体メモリ素子は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成される。この不揮発性半導体メモリ装置は、前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されている(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)。また、前記各記憶部中において前記第1の不揮発性半導体メモリ素子とドレインと第1のトランスファーゲートとが接続され、前記第2の不揮発性半導体メモリ素子のドレインと第2のトランスファーゲートと接続され、各記憶部中の前記第1の不揮発性半導体メモリ素子のソースは第1のソース線Sに共通接続され、第2の不揮発性半導体メモリ素子のソースは第2のソース線SBに共通接続される。また、前記センスアンプは、一対のトランジスタのそれぞれのゲートを相手方のドレインに接続したラッチ回路を備えており、前記各記憶部中の第1のトランスファーゲートの出力は前記センスアンプのラッチ回路の一方のトランジスのゲートに共通接続され、第2のトランスファーゲートの出力は前記センスアンプのラッチ回路の他方のトランジスのゲートに共通接続され、前記各記憶部億部中の第1の不揮発性半導体メモリ素子のゲートは第1のコントロールゲート線CGnに接続され、前記第2の不揮発性半導体メモリ素子のゲートは第2のコントロールゲート線CGnBに接続される。そして、前記複数の記憶部から所望の記憶部を選択する際には、所望の記憶部中のトランスファーゲートをオンにすると共に、この記憶部に対応する第1および第2のコントロールゲート線CGn、CGnBを活性化することにより、前記第1および第2の不揮発性半導体メモリ素子からの出力信号を前記トランスファーゲートを介して前記センスアンプ中のラッチ回路に転送する。
この場合、2つの不揮発性半導体メモリ素子をメモリセルとして含む記憶部を複数個配列する。このメモリセルは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、このホットホールによりフローティングゲートに蓄積された電荷を消去する。そして、各記憶部においては、2つのメモリセルのドレインのそれぞれにトランスファーゲートが接続され、また、各記憶部中の2つのメモリセルのソースは、それぞれ独立のソース線に共通接続される。そして、複数の記憶部から所望の記憶部を選択する際には、所望の記憶部中のトランスファーゲートをオンにすると共に、この記憶部に対応するコントロールゲート線を活性化することにより、メモリセルからの出力信号をセンスアンプ中のラッチ回路に転送する。
これにより、本発明の不揮発性半導体メモリ素子を使用した記憶部を複数配列した不揮発性半導体メモリ装置を構成することができる。
【0043】
本発明の第12態様は、第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを備える不揮発性半導体メモリ装置であって、前記第1の不揮発性半導体メモリ素子および第2の不揮発性半導体メモリ素子は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成される。この不揮発性半導体メモリ装置は、前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されている(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)。また、前記第1の不揮発性半導体メモリ素子のソースは第1のソース線Sに接続され、第2の不揮発性半導体メモリ素子のソースは第2のソース線SBに接続され、前記第1の不揮発性半導体メモリ素子のゲートは第1のワード線WLnに接続され、前記第2の不揮発性半導体メモリ素子のゲートは第2のワード線WLnBに接続され、前記第1の不揮発性半導体メモリ素子のドレインは第1のデータ線Dに接続され、前記第2の不揮発性半導体メモリ素子のドレインは第2のデータ線DBに接続される。
この場合、2つの不揮発性半導体メモリ素子をメモリセルとして備え、このメモリセルは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。そして、2つのメモリセルのソースはそれぞれ独立したソース線に接続され、また、ドレインはそれぞれ独立したデータ線に接続される。そして、メモリセルのデータを読み出す際には、各メモリセルのコントロールゲートに所定のゲート電圧を印加する。
これにより、本発明の不揮発性半導体メモリ素子を2つ用いてメモリを構成し、メモリに保持されたデータの正論理信号とそのデータの反転論理信号とを独立に出力できる。
【0044】
本発明の第13態様は、第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを含む記憶部が複数配列され、選択された記憶部中の前記第1および第2の不揮発性半導体メモリ素子からの出力信号を列選択信号で駆動されるトランスファーゲート部を介して入力し、前記入力信号を増幅するセンスアンプを備える不揮発性半導体メモリ装置である。前記第1および第2の不揮発性半導体メモリ素子は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成され、前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成される(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)。また、前記各記憶部中の第1の不揮発性半導体メモリ素子のソースは第1のソース線Sに共通接続され、第2の不揮発性半導体メモリ素子のソースは第2のソース線SBに共通接続され、さらに前記各記憶部中の第1の不揮発性半導体メモリ素子のドレインは前記トランスファーゲート部の第1のトランスファーゲートに共通接続され、前記第2の不揮発性半導体メモリ素子のドレインは前記トランスファーゲート部の第2のトランスファーゲートに共通接続され、前記各記憶部中の第1の不揮発性半導体メモリ素子のゲートは前記不揮発性半導体メモリ素子を選択するための第1のワード線WLnに接続され、前記第2の不揮発性半導体メモリ素子のゲートは前記不揮発性半導体メモリ素子を選択するための第2のワード線WLnBに接続され、前記複数の記憶部から所望の記憶部を選択する際に、選択する記憶部における前記第1のワード線WLnおよび第2のワード線WLnBを活性化すると共に、前記第1および第2のトランスファーゲートをオンにすることにより、この記憶部の第1および第2の不揮発性半導体メモリ素子からの出力信号を前記センスアンプに転送する。
この場合、2つの不揮発性半導体メモリ素子をメモリセルとして含む記憶部を複数個配列する。このメモリセルは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、このホットホールによりフローティングゲートに蓄積された電荷を消去する。そして、各記憶部において、2つのメモリセルのソースは、それぞれ独立のソース線に共通接続される。そして、各記憶部中の第1のメモリセルのドレインはトランスファーゲート部の第1のトランスファーゲートに共通接続され、第2のメモリセルのドレインはトランスファーゲート部の第2のトランスファーゲートに共通接続される。そして、複数の記憶部から所望の記憶部を選択する際には、所望の記憶部中のメモリセルのコントロールゲートを活性化すると共に、トランスファーゲート部の第1および第2のトランスファーゲートをオンにし、メモリセルからの出力信号をセンスアンプ中のラッチ回路に転送する。
これにより、本発明の不揮発性半導体メモリ素子を使用した記憶部によりメモリセルアレイを構成することができる。
【発明の効果】
【0045】
従来のEEPROM等では、消去時において、不揮発性半導体メモリ素子(メモリセル)の閾値を正側であるように制御しながら、電荷を消去する必要があり、そのために複雑な制御回路を必要としていた。
これに対して、本発明においては、メモリセルのフローティングゲート内の電荷をホットホールにより消去するため、コントロールゲートの電圧を制御するだけでよく、複雑な制御回路を必要としない。
また、本発明の別の態様においては、メモリセルのフローティングゲートへの電荷の注入をホットエレクトロンにより行い、また、電荷の消去をホットホールにより行なうため、ドレイン(またはソース)の電圧と、コントロールゲートの電圧とを制御するだけでよく、複雑な制御回路を必要としない。また、コントロールゲートの電圧を制御することにより、閾値を正側、または負側に設定することができる。また、1層ポリシリコンのフローティングゲートを用いて標準CMOSプロセスで製造することができる。
【0046】
また、複雑な制御回路を必要としないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
【図面の簡単な説明】
【0047】
【図1A】本発明の第1の実施の形態に係る不揮発性半導体メモリ素子の平面図である。
【図1B】図1Aの不揮発性半導体メモリ素子の等価回路図である。
【図1C】図1Aの不揮発性半導体メモリ素子のA−A’断面図である。
【図1D】図1Aの不揮発性半導体メモリ素子のB−B’断面図である。
【図2A】図1に示すメモリセルの動作を説明するための表である。
【図2B】図1に示すメモリセルの動作を説明するための表である。
【図3A】バンド・バンド間(Band to Band)によるホットホールについて説明するための図である。
【図3B】バンド・バンド間(Band to Band)によるホットホールについて説明するための別の図である。
【図4】初期時、書き込み時、消去時のVg−Id特性を示す図である。
【図5】ファウラーノルトハイムのトンネル電流による消去特性を示す図である。
【図6A】バンド・バンド間(Band to Band)電流による消去特性を示す図である。
【図6B】バンド・バンド間(Band to Band)電流による消去特性を示す別の図である。
【図7】メモリセルのカップリング系の等価回路を示す図である。
【図8】コントロールゲート電圧VCGとフローティングゲート電圧VFGとの関係を示す図である。
【図9】2層ポリシリコンゲート構造のメモリ素子の構成を示す図である。
【図10】本発明の第2の実施の形態に係るメモリセルアレイの構成を示す図である。
【図11A】本発明の第2の実施の形態に係るメモリセルアレイの構成を示す図である。
【図11B】図10に示すメモリセルアレイの動作を説明するための表である。
【図11C】図10に示すメモリセルアレイの動作を説明するための表である。
【図12A】本発明の第3の実施の形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図12B】本発明の第3の実施の形態に係る不揮発性半導体メモリ装置の動作を説明するための表である。
【図13】本発明の第4の実施の形態に係る不揮発性半導体メモリ素子に採用されるプロセス構造を示す図である。
【図14A】本発明の第4の実施の形態に係る不揮発性半導体メモリ装置の第1の実施例を示す図である。
【図14B】本発明の第4の実施の形態に係る不揮発性半導体メモリ装置の第1の実施例の動作を説明するための表である。
【図15A】本発明の第4の実施の形態に係る不揮発性半導体メモリ装置の第2の実施例を示す図である。
【図15B】本発明の第4の実施の形態に係る不揮発性半導体メモリ装置の第2の実施例の動作を説明するための表である。
【図16A】本発明の第4の実施の形態に係る不揮発性半導体メモリ装置の第3の実施例を示す図である。
【図16B】本発明の第4の実施の形態に係る不揮発性半導体メモリ装置の第3の実施例の動作を説明するための表である。
【図17】本発明の第4の実施の形態に係る不揮発性半導体メモリ装置の第4の実施例を示す図である。
【図18】図17に示す第4の実施例の動作を説明するための表である。
【図19】本発明の第4の実施の形態に係る不揮発性半導体メモリ装置の第5の実施例を示す図である。
【図20】図19に示す第5の実施例の動作を説明するための表である。
【図21】本発明の第4の実施の形態に係る不揮発性半導体メモリ装置の第6の実施例を示す図である。
【発明を実施するための形態】
【0048】
以下、本発明の実施の形態を添付図面を参照して説明する。
【0049】
[第1の実施の形態]
図1A〜図1Dは、本発明の第1の実施の形態に係る不揮発性半導体メモリ素子の構成を示す図であり、フローティングゲートタイプのEEPROMの構成を示す図である。
【0050】
図1AにEEPROMセルの平面図を示す。図1Bには等価回路図(図1Aに示すメモリセルの動作を説明するための図)、図1Cには図1AのA−A’に沿った断面図、図1DにはB−B’に沿った断面図を示す。
【0051】
このEEPROMセルは、図1Bの等価回路に示すように、トランジスタ(FET)Tr,ドレインD、ソースS、コントロールゲートCG、フローティングゲートFG及びコントロールゲートCGとフローティングゲートFGとの間のキャパシタC(FC)とからなる。
【0052】
構造的には、図1Aにおいて、1は、p型半導体基板Psub上に形成されたn型ウェル(以下n−well)、2はこのn−well上に形成されたn+拡散領域、3はフロー
ティングゲートとなるポリシリコンゲート、4はトランジスタのドレインとなるn+型の拡散層、5はソースとなるn+型の拡散層、6はトランジスタのゲート部、7はメタル配線層と拡散層をつなぐコンタクト、8はドレインにつながるメタル配線、9はソースに繋がるメタル配線、10はフローティングゲートのキャパシタとなるゲート部、11はコントロールゲートとなるメタル配線、12はn+拡散層とメタル配線11を繋げるコンタクト、13は素子分離用のフィールド酸化膜である。
【0053】
次に、このセルの動作を説明する。図2A及び図2Bは、図1Aに示すメモリセルへの書き込み動作、消去動作及び読み出し動作の各端子の電圧関係を表で示している。
【0054】
図2Aを参照して、書き込み時には、コントロールゲートCGの電圧を7V、ドレインDの電圧を5V、ソースSの電圧を0Vに設定する。この状態では、カップリング用のキャパシタC(FC)によって、後述するカップリング比の設定により、フローティングゲートの電圧が約4.2V位になり、トランジスタTrがオンする。
【0055】
このとき、ドレインDの電圧が5Vなので、Trは飽和領域での動作となり過剰電圧が印加されるので、ホットエレクトロンが発生しフローティングゲートに電子が注入される。この状態を書き込み状態とする。このとき、例えば、ドレインDの電圧を0Vとすれば、Trには電流が流れないので、ホットエレクトロンは発生せず、電子はフローティングゲートに注入されない。すなわち選択的に書き込みが行われる。
【0056】
一方、消去時には、コントロールゲートCGの電圧を1〜2V、ドレインDの電圧を7V、ソースSをオープン(open)とする。
【0057】
図3Aは、バンド・バンド間(Band to Band)によるホットホールの発生を示す図であり、コントロールゲートCGの電圧Vcgを0V、ドレインDの電圧Vdを高電圧(Vd=high)、ソースSをオープン(open)とする。まず初めに、ドレインDの近傍にて空乏層の電界集中が起こる。
【0058】
そして、図3Bに示すように、いわゆる高エネルギーによるバンド・バンド間(Band to Band)の電流が流れ、ホールと電子のペアが発生する。高エネルギーを持ったホール(ホットホール)が一部フローティングゲートFGに取り込まれる。バンド・バンド間(Band to Band)のことを、以降、単に「B to B」ともいう。
【0059】
さらに電圧を上げ、フローティングゲートとの間の酸化膜に過電界が印加されると、ファウラーノルトハイム(Fauler-Nordheim)のトンネル電流が流れ、フローティングゲート
FGからドレインDへ電子が放出される。さらに電圧を上げると、ジャンクションブレークダウンが起こり、大電流が基板に流れる。このブレークダウン電圧をVBDとする。
【0060】
このように、フローティングゲートへの書き込み、消去を行うと、フローティングゲート内の電子の数が、増減し、その結果、コントロールゲートとソース間の閾値が変化する。
【0061】
バンド・バンド間(B to B)電流の詳細は、「文献:『フラッシュメモリ技術ハンドブック』、編者:舛岡富士雄、発行所:株式会社サイエンスフォーラム、1993年8月15日第1版第1刷発行。第5章第2節 不揮発性メモリセルにおけるバンド間トンネ
ル現象の解析、P206〜215」を参照。
【0062】
この文献中の図7には、ドレイン電流とドレイン・ゲート間電圧依存性を測定した結果が示されており、ドレイン電圧を上げるに従い、アバランシェブレークダウンが起こる前のドレイン電流の変化の様子が示されている。
【0063】
また、図4は、初期時(Initial)、書き込み時(Program)、消去時(Erase)のコントロー
ルゲート電圧Vgとドレイン電流Idの特性(Vg−Id特性)を示す図である。図4に示すように、このセルは消去し過ぎる(過消去)と、閾値が負になってしまうので、その限界点をErase(Limit)とする。また、過消去により閾値が負になった場合の特性をErase(
Over)に示す。
【0064】
図5は、ファウラーノルトハイムのトンネル電流による消去特性を示している。
消去時間と閾値を示す。トンネル電流による消去特性は電界に依存するので、消去特性は時間tを対数で表現したLog(t)に対しほぼ直線になる。この場合は、消去時間が長すぎると過消去(オーバイレース)になってしまうので、時間の制御が非常に困難である。
【0065】
図6Aには、BtoBによる消去特性を示す。BtoBでは過剰な電子とホールが基板のドレイン近傍に発生するので、フローティングゲートがほぼ中性状態になると、消去特性は飽和してくる。実験では、多少負側で飽和する。但し、多少でも負の閾値になると、このセルはリークが発生し、問題である。この問題を解決するために、消去時、コントロールゲートにバイアス(VCG=1v)を印加して、消去を制御する。このように、コントロールゲートにバイアス電圧を印加することにより、過消去(オーバイレース)した場合にも閾値を正側に維持することができる。
【0066】
図7に、このメモリセルのカップリング系の等価回路を示す。
フローティングゲートの状態が初期状態(中性状態)とすると、この系のトータルチャージはゼロということから、(VCG−VFG)*C(FC)+(Vsub−VFG)*C(FB)+(VD−VFG)*C(FD)+(VS−VFG)*C(FS)=0。C(FC)+C(FB)+C(FD)+C(FS)=CT(トータル)とすると、VFG=VCG*C(FC)/CT+Vsub*C(FB)/CT+VD*C(FD)/CT+VS*C(FS)/CTここで、C(FD)=C(FS)≒0、Vsub=VS=0 とすると、VFG=VCG*C(FG)/{C(FC)+C(FB)}ここで、C(FG)/{C(FC)+C(FB)}=α(カップリング比)とすると、VFG=αVCG となる。通常、α≒0.6に設定する。
【0067】
例えば、中性状態で、VCG=1vとすると、フローティングゲートの電圧VFGは0.6vとなり、等価的にホールが注入された状態になる。従って、この状態で、BtoBの消去を行うと、図6のグラフのように、上へ1vシフトした形となり、消去限界点の閾値に収束させることが出来る。このように、消去時VCGの電圧を最適な正電圧とすることで、任意の閾値に設定でき、過消去を防ぐことが出来る。
【0068】
このメモリセルの動作は図2Aに示されている。書き込みは、CGに7v、ドレインDに5v、ソースSを0vとすると、ホットエレクトロンが発生して、フローティングゲートFGに電子が注入される。
【0069】
消去は、消去後の閾値を設定するために、CGに1〜2vを印加する。ドレインDに7v、ソースSをopenにすると、BtoBのホットホールが発生してフローティングゲートにホールが注入(電子が放出)され、消去される。
【0070】
読み出しは、CGに3v、ドレインに1v、ソースSを0vとする。書き込みされて閾値が3v以上になっていればオフ(“0”)、消去されて閾値が0.5vになっていればオン(“1”)となる。
【0071】
図8は、コントロールゲートに印加される電圧VCGと、フローティングゲートに印加される電圧VFGとの関係を示したものである。図に示すように、コントロールゲートの電圧VCGを増加すると、フローティングゲートの電圧VFGは、それに比例して増加する。
【0072】
以上、本発明の第1の実施の形態として、標準CMOSプロセスを使用するケースとして、図1に示す1層ポリシリコンゲートのメモリ素子を例に説明してきたが、多少のプロセス変更を許すならば、面積の縮小できる2層ポリシリコンゲート構造のメモリ素子を使用しても動作は同じである。
【0073】
図9は、2層ポリシリコンゲート構造のメモリ素子の構成を示す図である。図9に示すように、コントロールゲートCGとフローティングゲートFGをそれぞれポリシリコンで構成した、2層ポリシリコンゲート構造とすることができる。
【0074】
[第2の実施の形態]
以上、本発明の第1の実施の形態として不揮発性半導体メモリ素子(メモリセル)の例について説明したが、次に、本発明の第2の実施の形態として、このメモリセルをマトリックスアレイに組み込んだ場合の不揮発性半導体メモリ装置の実施の形態について説明する。
【0075】
図10は、本発明の第2の実施の形態に係る不揮発性半導体メモリ装置の構成を示す図である。
図10に示すように、メモリセルM11〜Mmnがマトリックス上に配列されてメモリセルアレイを形成する。これらのメモリセルM11〜Mmnは、本発明によるフローティングゲートタイプの不揮発性半導体メモリ素子である。
【0076】
図10において、図示しない行デコーダによりワード線WL1〜WLmが選択され、図示しない列デコーダによりデータ線D1〜Dnが選択される。
【0077】
ワード線WL1にはメモリセルM11、M12〜M1nのコントロールゲートCGが接続される。ワード線WL2には、メモリセルM21、M22〜M2nのコントロールゲートCGが接続される。同様にワード線WLmに、メモリセルMm1、Mm2、〜MmnのコントロールゲートCGが接続される。
【0078】
データ線D1にはメモリセルM11、M21、〜Mm1のドレインDが接続される。データ線D2にはメモリセルM12、M22、〜Mm2のドレインDが接続される。同様に、データ線Dnには、メモリセルM1n、M2n〜MmnのドレインDが接続される。
【0079】
メモリセルM11、M21〜MmnのソースSは共通接続のソース線Sourceに接続される。共通接続のソース線Sourceはソース制御回路200に接続される。ソース制御回路200は、読み出し時と書き込み時においてR/W信号により駆動されるNch(N型チャネル)トランジスタ201と、消去時においてErase信号により駆動されるPch(P型チャネル)トランジスタ202とが直列に接続されて構成されている。
このトランジスタ201とトランジスタ202の接続点がソース線Sourceに接続される。このソース制御回路200では、読み出し時と書き込み時にトランジスタ201によりソース線Sourceを0vにする。また、消去時にトランジスタ202によりソース線Sourceを所望のバイアス電圧Vbにバイアスする。
【0080】
図11Aは、図10に示すメモリセルアレイの動作を説明するための図である。図11Bに示す表は消去をドレイン側で行うメモリの例を示しており、図11Cに示す表は消去をソース側で行うメモリの例を示している。
【0081】
図11Bの表に示すように、ドレイン側で蓄積電荷の消去を行なう場合は、全メモリセルの蓄積電荷を同時に消去する一括消去モードと、選択したワード線に接続されたメモリセルの蓄積電荷のみを消去するページ消去モードと、選択した1個のメモリセルのみの蓄積電荷を消去するビット消去モードとを選択できる。
【0082】
また、図11Cの表に示すように、ソース側で蓄積電荷の消去を行なう場合は、全メモリセルの蓄積電荷を同時に消去する一括消去モードと、選択したワード線に接続されたメモリセルの蓄積電荷のみを消去するページ消去モードとを選択できる。
【0083】
最初に、図11Bに示す表を参照して、ドレイン側で電荷の消去を行う場合を説明する。
一括消去モードでは、ワード線WL1,WL2〜mに対し、メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧として、1vを印加する。データ線D1,D2〜nに対し、ホットホールを発生に必要なバイアス電圧として、7vを印加する。また、共通接続されたソース線Sourceをオープンにするにするか、メモリセルをオフさせるための適当なバイアス電圧として例えば2vを印加する。この状態では全メモリセルが同時に消去される。
【0084】
次に、ページ消去モードでは、ワード線WL1に対し、メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧として、1vを印加する。また、他のワード線WL2〜mに対し、電界を緩和しホットホールの発生を抑止するためのバイアス電圧として、4vを印加する。データ線D1〜Dnには、ホットホールを発生に必要なバイアス電圧として、7vを印加する。共通接続されたソース線Sourceはオープンにするか、或いはメモリセルをオフにするためのバイアス電圧として、4vを印加する。
【0085】
この状態では、ワード線WL1に接続されるメモリセルM11〜M1nは消去されるが、ワーソ線WL2〜WLmに繋がるメモリセルは、ゲート電圧が4vと高いので、ドレインとの電界が弱くなり、BtoBのホットホールが発生し難くなり、消去されない。よって、ワード線WL1に接続されたメモリセルM11〜M1nのみ消去される。
【0086】
ビット消去モードでは、例えば、メモリセルM11のビット消去を行なう場合は、ワード線WL1に1v、ワード線WL2〜mに4v、データ線D1に7v、データ線D2〜Dnをopenあるいはバイアス4vを印加する。また、ソース線Sourceはオープンにするか或いは4vを印加する。この状態では、メモリセルM11のみが消去される。
【0087】
書き込み及び読み出しは、選択されたメモリセル例えばM11が選択される場合は、ワード線WL1とデータ線D1に電圧を印加すれば書き込み或いは読み出しが行われる。
【0088】
次に、図11Cに示す表を参照して、ソース側で電荷の消去を行う場合を説明する。
一括消去モードの場合は、データ線WL1〜WLmに対し、メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧として、1vを印加する。データ線D1〜Dnをオープンにするか、あるいはメモリセルをオフにするためのバイアス電圧として、2vを印加する。また、共通接続されたソース線Sourceに対し、ホットホールを発生に必要なバイアス電圧として、7v印加する。これにより、全てのメモリセルにおいて、蓄積された電荷が消去される。
【0089】
ページ消去モードの場合は、ワード線WL1に対し、メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧として、1vを印加し、他のワード線WL2〜mにバイアス電圧、4vを印加すると、非選択のメモリセルは電界が緩和され消去されず、WL1のセルのみが消去される。書き込み、読み出しは同じ動作である。
【0090】
ソース側での消去のメリットとしては、ホットホールでのダメージがソース側に起こるので、読み出し時のドレイン側には影響されず、信頼性には良好な結果が期待できる。
また、他のメリットとしては、ソース側のみに高電圧が印加されるので、ドレイン側の回路(図示しない列デコーダ等)は、低電圧用のトランジスタで構成できるので、回路特性向上、レイアウト面積削減が期待できる。
【0091】
前述の第1のバイアス電圧は、メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧「1v」が相当する。前述の第2のバイアス電圧は、電界を緩和しホットホールの発生を抑止するためのバイアス電圧「4v」が相当する。
【0092】
また、前述のバイアス電圧Aは、メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧「1v」が相当する。前述のバイアス電圧Bは、ホットホールを発生に必要なバイアス電圧「7v」が相当する。前述のバイアス電圧Cは、メモリセルをオフさせるためのバイアス電圧「2v」が相当する。また、前述のバイアス電圧Dは、電界を緩和しホットホールの発生を抑止するためのバイアス電圧あるいはメモリセルをオフにするためのバイアス電圧「4v」が相当する。
【0093】
[第3の実施の形態]
図12Aは、本発明の第3の実施の形態に係る不揮発性半導体メモリ装置の構成を示す図である。図12Aは、ソース線をドレイン線と並行に設けたメモリセルアレイの例を示している。図12Aに示すメモリセルアレイが、図10に示すメモリセルアレイと構成上異なるのは、ソース線S1〜Sn1をドレイン線D1〜Dnと並行に独立して設けた点であり、他の構成は同様である。
【0094】
図12Aに示すメモリセルアレイでは、ソース線S1にはメモリセルM11〜Mm1のソースSが接続される。ソース線S2にはメモリセルM12〜Mm2のソースSが接続される。同様に、ソース線SnにはメモリセルM1n〜MmnのソースSが接続される。
【0095】
また、図12Bは、図12Aに示すメモリセルアレイの動作モードを表で示したものである。
【0096】
図12Bに示されるように、ソース側で蓄積電荷の消去を行なう場合にも、全メモリセルの蓄積電荷を同時に消去する一括消去モードと、選択したワード線に接続されたメモリセルの蓄積電荷のみを消去するページ消去モードと、選択した1個のメモリセルのみの蓄積電荷を消去するビット消去モードとを選択できる。
【0097】
図12Bの表において、一括消去モードでは、WL1,WL2〜mに1vを印加、D1,D2〜nをopenにし、S1、S2〜nに7Vを印加する。この状態では全メモリセルが同時に消去される。すなわち、全メモリセルはソース側から消去される。
【0098】
次に、ページ消去モードでは、WL1に1v、WL2〜mに4vを印加する。D1〜Dnはopenにし、S1、S2〜nに7Vを印加する。この状態では、WL1に接続されるM11〜M1nは消去されるが、WL2〜WLmに繋がるメモリセルは、ゲート電圧が4vと高いので、ソースとの電界が弱くなり、BtoBのホットホールが発生し難くなり、消去されない。よって、WL1のみ消去される。
【0099】
ビット消去モードでは、例えば、メモリセルM11のビット消去を行なう場合は、WL1に1v、WL2〜mに4v、D1、D2〜Dnをopen、S1に7v、S2〜nをopenにする。この状態では、M11のみが消去される。
【0100】
書き込み及び読み出しは、選択されたメモリセル例えばM11が選択される場合は、WL1とD1に電圧を印加すれば書き込み或いは読み出しがが行われる。
【0101】
以上、本発明の不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置について説明したが、上述した実施の形態では、書き込みについては、ホットエレクトロンによる書き込みを例に説明したが、コントロールゲートCGに例えば10〜15v程度の高電圧を印加して、ファウラーノルトハイムのトンネル電流による書き込みも可能である。但し、トンネル電流による書き込みは、比較的高電圧を必要とする。
【0102】
以上説明したように、従来のEEPROM等では、消去時において、閾値を正側であるように制御しながら、電荷を消去する必要があり、そのために複雑な制御回路を要していた。これに対して、本発明においては、フローティングゲート内の電荷をホットホールにより消去するため、コントロールゲートの電圧を制御するだけでよく、複雑な制御回路を必要としない。
【0103】
[第4の実施の形態]
次に、本発明の第4の実施の形態に係る不揮発性半導体メモリ素子として、第1の実施の形態に係る不揮発性半導体メモリ素子において、消去時のコントロールゲートの電位が負になる場合について説明する。第1の実施の形態に係る不揮発性半導体メモリ素子と重複する説明は割愛する。
【0104】
図2Bを参照して、書き込みは、コントロールゲートCGを3v、ドレインDを9v、ソースSをオープン(open)にすると、ドレイン近傍でバンド・バンド間(Band to Band)によるホットホール(Hot Hole)とホットエレクトロン(Hot Electron)が発生し、ゲート電圧が正電位なので、ホットエレクトロンがフローティングゲート内へ注入され、電荷として蓄積される。
【0105】
このとき、ドレインDを7vにすると、ゲート電圧を3vに上げているので、ホットホール及びホットエレクトロンは発生せず、書き込みは起こらない。この条件を書き込み禁止とする。
【0106】
消去は、コントロールゲートCGを−1v〜0v、ドレインDに7v、ソースSをオープンにすると、ドレイン近傍でバンド間(Band to Band)によるホットホール(Hot Hole)が発生し、フローティングゲート内にホットホールが注入され、蓄積された電荷が消去される。コントロールゲートCGにマイナスのバイアスを印加すると、フローティングゲートの電位が負になるので、さらに消去が起こり易くなる。
【0107】
MOSFETではソースとドレインの構造が対称であるため、ドレインをオープンにしてソース側に電圧を印加するようにしても、同様な書込み、消去動作を行なうことができる。
【0108】
また、読み出しは、コントロールゲートCGに0〜3v、ドレインDに1v、ソースSを0vにすると、書き込みが行われて閾値が3v以上になっている場合は、電流が流れず“0”と判断され、消去が行われて閾値が負、或いは3v以下になっている場合は電流が流れて“1”と判断される。
【0109】
このように、フローティングゲートへの書き込み、消去を行うと、フローティングゲート内の電子の数が、増減し、その結果、コントロールゲートとソース間の閾値が変化する。
【0110】
前述の第1の低電圧は、図2Bのコントロールゲートに印加する電圧「3v」が相当し、第2の低電圧は、図2Bのコントロールゲートに印加する電圧「−1〜0v」が相当する。また、前述の第1の高電圧は、図2Bのコントロールゲートに印加する電圧「9v」が相当し、第2の高電圧は、図2Bのドレインに印加する電圧「7v」が相当する。
【0111】
また、BtoBによる消去特性を示す図6Bにおいて、コントロールゲートの電圧VCGを変化させることにより、閾値を制御することができる。図中の(a)のグラフで示す「VCG=0v」の場合は、閾値を少しだけ負にすることができる。図中の(b)のグラフで示す「VCG=1v」の場合は、閾値を正(例えば、1V)とすることができ、図中の(c)のグラフで示す「VCG=−1v」の場合は、閾値を負(例えば、−1V)とすることができる。このように、コントロールゲートの電圧を制御することにより、閾値を変化させることができる。本発明では、この特性を利用している。
【0112】
例えば、中性状態で、コントロールゲート電圧VCGを1v(VCG=1v)とすると、フローティングゲート電圧VFGは0.6V(VFG=0.6v)となり、等価的にホールが注入された状態になる。従って、この状態で、BtoBの消去を行うと、図6Bの(b)のグラフのように、上へ1vシフトした形となり、正の閾値に収束させることが出来る。また、逆に、コントロールゲート電圧VCGを−1vにすると、図6Bの(c)のグラフのようにグラフは下にシフトし、電子が注入される。このように、消去時にコントロールゲート電圧VCGを最適な電圧とすることで、任意の閾値に設定でき、過消去を防ぐことが出来る。
【0113】
このメモリセルの動作は、図2Bと同じであり、重複した説明は省略する。
【0114】
ここで、コントロールゲートCGに負電圧を印加する方法について説明する。
図13は、本発明の不揮発性半導体メモリ素子に採用されるプロセス構造を示す図である。図13に示すように、P型基板(Psub)上に、不揮発性素子を構成するwell構造(図面右側)と、制御用の回路を構成する高電圧系のトランジスタを構成するwell構造(図面左側)を採用する。
【0115】
不揮発性素子の微細トランジスタは、Psub上に形成されたDeep−Nwell(DNW)内に、例えば不揮発性NMOS素子NV−NMOS(Non-Volatile-N channel M
etal-Oxide-Semiconductor)を作るためのP−well(PW)と不揮発性PMOS素子
NV−PMOSを作るためのN−well(NW)を構成する。
【0116】
NMOSのP−wellにはwell電圧VPWが、PMOSのN−wellにはwell電圧VNWが印加される。また、不揮発性素子のドレイン、ソースにはそれぞれ測定電圧を印加する端子D、Sが接続される。
【0117】
一方、不揮発性素子に高電圧を供給する目的で、20v(ボルト)系のトランジスタが、図左側のように、Psub上に、20v系NMOSを作るための高電圧用P−well(HPW)と、20v系PMOSを作るための高電圧用N−well(HNW)を構成する。
【0118】
NMOSトランジスタのソース、PsubはVssと共通接続する。また、PMOSトランジスタのソース、well(HNW)はVppに接続する。この構造を採用すると、NV−MOS系のwellと20v系のwellを電気的に分離できるので、wellに異なった電圧を印加できる。
【0119】
ここでは、Vss=−2v〜0v,Vpp=3v〜9vとする。なお、この構造自体は、例えばフラッシュメモリのように、消去時にメモリセルのP−wellに正の電圧を印加するような製品には良く用いられる。
【0120】
以上、本発明の実施の形態として、標準CMOSプロセスを使用するケースとして、図1Aに示す1層ポリシリコンゲートのメモリ素子を例に説明してきたが、多少のプロセス変更を許すならば、面積の縮小できる2層ポリシリコンゲート構造のメモリ素子を使用しても動作は同じである。
【実施例1】
【0121】
次に、本発明の不揮発性半導体メモリ素子(メモリセル)の応用例として、本発明の不揮発性半導体メモリ素子をメモリセルとして構成されたメモリセルアレイを備える、不揮発性半導体メモリ装置の例を示す。
【0122】
図14Aは、本発明の不揮発性半導体メモリ装置の第1の実施例を示す図である。図14Aに示す不揮発性半導体メモリ装置は、SRAM100と、本発明の不揮発性半導体メモリ素子を使用した記憶部200とで構成されている。
【0123】
SRAM100はデータを保持するSRAMであり、周知のシングルポートSRAM(SP−SRAM)の回路構成を示している。このSRAM100は、スイッチ用のトランジス101、102と、左側のインバータを構成するトランジスタ111、112、右側のインバータを構成するトランジスタ121、122とで構成される。また、2つのインバータの入力と出力とが互いに接続されて、フリップフロップが構成されている。
【0124】
記憶部200のトランジスタ201、202は、データを転送するトランスファーゲートとなるトランジスタ、トランジスタ(メモリセル)202、204は、本発明のフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)である。
【0125】
そして、SRAM100のインバータ用のトランジスタ111、112のゲートが記憶部200内のトランスファーゲート用のトランジスタ201に接続される。また、SRAM100のインバータ用のトランジスタ121、122のゲートが記憶部200内のトランスファーゲート用のトランジスタ203に接続される。
【0126】
前述の第1の不揮発性半導体メモリ素子は、トランジスタ(メモリセル)202が相当し、第2の不揮発性半導体メモリ素子は、トランジスタ(メモリセル)204が相当する。また、前述の第1のトランスファーゲートはトランジス201が相当し、第2のトランスファーゲートはトランジスタ203が相当する。
【0127】
このメモリの動作を、図14Bにおいて示している。図示はしていないが、このメモリセルの初期設定として、エレクトロンを注入した状態に設定する。このメモリセルにエレクトロンを注入するためには、トランスファーゲートとなるトランジスタ201、203のゲート信号TRFを0v、ゲート信号CGL及びCGRを3v、ソースに9Vを印加する。この状態では、トランジスタ(メモリセル)202、204のフローティングゲートにはエレクトロンが注入される。
図14Bを参照して、書き込みは、トランスファーゲートとなるトランジスタ201、203のゲート信号TRFを0v、ゲート信号CGL(左側セル)を3v、ゲート信号CGR(右側セル)を0〜−2v、ソースSに7vを印加する。左側メモリセル202は電界が緩和され、消去されず、右側メモリセル204は消去される。この状態を書き込みと定義する。
【0128】
一方、消去は、ゲート信号TRFを0v、コントロールゲートCGLを0〜−2v、コントロールゲートCGRを3v、ソースSを7vとすると、左側セル202は消去、右セル204は消去されない。この状態を消去とする。
【0129】
セルデータ転送モードでは、この記憶部200のデータをSRAM100に転送するモードである。転送は、基本的には、電源立上げ時に行われる。トランスファーゲートのゲート信号TRFをVcc印加状態、CGL、CGR及びSを0vとする。ここで、記憶部200に書き込みが行われている場合は、右側メモリセル204が消去されているので、電源Vccが徐々に立ち上がってくると、メモリセル202はオフ、メモリセル204がオンして信号Bitが信号BitBより低い電圧になるので、SRAM100の設定は、結果的にBitが0v、BitBがVccに設定される。
【0130】
一方、記憶部200が消去状態の場合は、電源立上げ時、メモリセル202がオン、メモリセル204はオフしているので、BitがVcc,BitBが0vに設定される。
【0131】
SRAMの読み出しは、トランスファーゲートのゲート信号TRFが0v、ワード線WLが3v(Vcc)となり、信号CGL、CGR、ソースSを0vとする。TRFが0vなので、メモリセル202、204はSRAMから切り離されているので、電源投入後は、このメモリはSRAMと同様に動作する。
【0132】
ここで特徴的なのは、メモリセル202、204は最大9vまでの電圧が印加されるので、中耐圧のMOS、例えば3v系のMOSトランジスタを用いるのが推奨されるが、SRAM100及びスイッチトランジスタ201、202は高い電圧が印加されないので、低電圧MOSトランジスタ、たとえば1v系のMOSで構成できる。従って、微細化に適し
ており、面積的にも微小なメモリが実現できる。
【実施例2】
【0133】
図15Aに、本発明の不揮発性半導体メモリ装置の第2の実施例を示す。図15Aに示す不揮発性半導体メモリ装置が、図14Aに示す不揮発性半導体メモリ装置と構成上異なるのは、図14Aにおいて、ソースSを、左側のメモリセル202用のソースSLと、右側のメモリセル204用のソースSRに分けた点であり、他の構成は図14Aに示す不揮発性半導体メモリ装置と同様である。このため、同一の構成部分には同一の符号を付し、重複する説明は省略する。このような構成とするとことにより、ソースに印加する電圧を独立に設定でき、書き換えが容易になる。
【0134】
前述の第1のソース線SLはソース線SLが相当し、第2のソース線SRはソース線SRが相当する。
【0135】
このメモリの動作を、図15Bにおいて示している。
【0136】
図15Bを参照して、書き込みは、トランスファーゲート用のゲート信号TRFを0v、ワード線WLを0v、ゲート信号CGLを3v、CGRを−2v、ソースSLを9v、ソースSRを7vとする。左のメモリセル202には電子が注入されて閾値が高くなり、右のメモリセル204は消去されて電子が放出され、閾値が低くなる。
【0137】
消去は逆に、トランスファーゲート用のゲート信号TRFを0v、ワード線WLを0v、ゲート信号CGLを−2v、CGRを3v、ソースSLを7v、SRを9vに設定すると、メモリセル202の閾値は低くなり、メモリセル204の閾値は高くなる。この書き込み、消去セルの状態は可逆性があるので、書き込み/消去の繰り返しが容易に実現できる。セルデータ転送、SRAM読み出しモードは図11の実施例と同様である。
【実施例3】
【0138】
図16Aに、本発明の不揮発性半導体メモリ装置の第3の実施例を示す。図16Aに示す不揮発性半導体メモリ装置が、図15Aに示す不揮発性半導体メモリ装置と構成上異なるのは、図15Aにおいて、SRAM100の電源側にスイッチ用トランジスタ131を設けた点であり、他の構成は図15Aに示す不揮発性半導体メモリ装置と同様である。このため、同一の構成部分には同一の符号を付している。また、131のゲートには、SET信号が接続される。
【0139】
このメモリの動作を、図16Bにより示している。
図16Bと、図15Bとの違いは、セルデータ転送の状態である。図16Bの例では、セルデータ転送時、電源Vccは既に立ち上がっている。このとき、ゲート信号TRFをVccにして、ゲート信号SETをVccから徐々に0vにスイッチさせると、電源を立ち上げるのと同様の状態になり、SRAM100のフリップフロップがセルの状態に対応して設定される。
【実施例4】
【0140】
図17に、本発明の不揮発性半導体メモリ装置の第4の実施例を示す。図17は、記憶部500をm個のメモリアレイで構成した実施例である。
【0141】
図17において、300はデータを増幅して出力するメインアンプ、400はセルのデータを増幅する初段のアンプを示している。センスアンプ400は、電流源となるトランジスタ401、402を負荷にして、ゲートを交差させたラッチ回路用のトランジスタ403、404と、センスアンプ400を活性化させるためのトランジスタ405で構成される。
【0142】
トランジスタ405のゲートには、このトランジスタ405をオンにしセンスアンプ400を活性化させるためのセンスエネーブル信号SENが入力される。また、トランジスタ403、404のドレインは信号線SO、SOBを介して、メインアンプ(Main Amp)300に接続される。
【0143】
さらに、トランジスタ403、404のそれぞれのゲートは信号線D、DBにより記憶部500−1〜500−m内のトランスファーゲートに接続される。
【0144】
記憶部500−1〜500−mは、トランスファーゲートとなるトランジス501、503と、本発明による不揮発性半導体メモリ素子であるメモリセル502、504とで構成される。
【0145】
記憶部500−1のトランスファーゲート用のトランジス501、503のゲートには、セルデータをセンスアンプ400にトランスファーするときに選択する信号SEL1が接続される。メモリセル502及び504のゲートにはそれぞれゲート信号CG1、CG1Bが接続される。また、メモリセル502のソースは信号線Sに接続され、メモリセル504のソースは信号線SBに接続される。
【0146】
また、同様にして、記憶部500−2には、信号線SEL2、CG2、CG2Bが接続され、ソースはそれぞれ信号線S及びSBに接続される。同様にして、記憶部500−mには、信号線SELm、CGm、CGmBが接続され、ソースはそれぞれ信号線S及びSBに接続される。
【0147】
前述のセンスアンプはセンスアンプ400が相当し、前述の第1の不揮発性半導体メモリ素子は、トランジスタ(メモリセル)502が相当し、第2の不揮発性半導体メモリ素子は、トランジスタ(メモリセル)504が相当する。また、前述の第1のトランスファーゲートはトランジス501が相当し、第2のトランスファーゲートはトランジスタ503が相当する。また、前述の第1のソース線はソース線Sが相当し、第2のソース線SBはソース線SBが相当する。また、前述の第1のコントロールゲート線CGnはコントロールゲート線CG1〜CGmが相当し、第2のコントロールゲート線CGnBはコントロールゲート線CG1B〜CGmBが相当する。
【0148】
このメモリアレイの動作を、図18に示す。なお、図18では、記憶部500−1のメモリセルの動作を例として示している。
【0149】
図18を参照して、書き込みは、トランスファーゲートのゲート信号SEL1を0v、コントロールゲート信号CG1を2v、コントロールゲート信号CG1Bを−2v、ソースSを9v、ソースSBを7vに設定する。
【0150】
この書込み状態では、不揮発性半導体メモリ素子(メモリセル)502にはフローティングゲート内に電子が注入され、閾値が高くなるためoff状態となる。また、メモリセル504は、ホールが注入されるため、閾値が下がり、on状態となる。このとき、トランスファーゲートのゲート信号SEL1は0vでトランジスタ501、503はオフしているので、信号線D、DBのレベルは確定しておらず、センスアンプ400はまだ活性化する必要がないので、信号SENは0vである。当然、センスアンプの出力SO、SOBも確定していない。
【0151】
消去は、トランスファーゲートのゲート信号SEL1を0v、ゲート信号CG1を−2v、ゲート信号CG1Bを2v、ソースSを7v、ソースSBを9vに設定すると、メモリセル502は、フローティングゲート内にホールが注入されるため、閾値が下がり、on状態となる。また、不揮発性半導体メモリ素子(メモリセル)504は、電子が注入され、閾値が高くなるためオフ状態となる。
【0152】
ここで、ソースS、ソースSBは選択された記憶部以外にも共通接続されている、すなわち、500−1が選択されている場合、500−2〜500−mのゲート信号CG1、CG1Bは、4V程度に高く設定して、メモリ素子に書き込み、消去を禁止する。
【0153】
次に、このメモリ素子を読み出す。
“0”を読み出す場合、トランスファーゲートのゲート信号SEL1をH(High)として501、503をオンさせ、ゲート信号CG1、CG1Bを0v或いは1v程度に設定する。ソースS、SBは0vとする。502の閾値は高く、オフしており、504の閾値は低くオンしているので、信号線Dは“1”に、信号線DBは“0”になる。ここで、センスアンプ400を活性化するためにゲート信号SENをHにすると、信号線D、DBのレベルをセンスアンプ400が感知して増幅し、信号線SO、SOBのレベルが“0”及び“1”に確定する。この信号を、メインアンプ300で増幅して出力OUTを出力する。“1”読み出しの場合は、データが逆であること以外は、動作は同様である。
【実施例5】
【0154】
図19に、本発明の不揮発性半導体メモリ装置の第5の実施例を示す。図19は、不揮発性半導体メモリ装置のメモリセルアレイを、1列にm個の記憶部700−1〜700−mを配列して構成した実施例である。
【0155】
図19に示す不揮発性半導体メモリ装置において、メインアンプ300、センスアンプ400は図14に示す例と同様であり、同一の構成部分には同一の符号を付し、重複する説明は省略する。
【0156】
図19に示す不揮発性半導体メモリ装置において、図示しない列デコーダより列選択信号COLiがトランジス601、602で構成されるトランスファーゲート部に出力される。iは1≦i≦nである。このトランジスタ601、602はカラムのトランスファーゲートとなるトランジスタであり、ゲートに列選択信号COLiが接続され、この列選択信号COLiにより選択される列セレクタゲートとなる。
【0157】
記憶部700−1は、本発明による不揮発性半導体メモリ素子であるメモリセル701と702で構成される。メモリセル701のゲートには図示しない行デコーダより出力されるワード線WL1が接続され、メモリセル702には同じく図示しない行デコーダより出力されるワード線WL1Bが接続される。また、メモリセル701のソースは信号線Sに接続され、メモリセル702のソースは信号線SBに接続される。また、メモリセル701のドレインは共通データ線Dを通してトランスファーゲート部のトランジス601に接続され、メモリセル702のドレインは共通データ線DBを通してトランスファーゲート部のトランジス602に接続される。
【0158】
また、同様にして、記憶部700−2内の各メモリセルには、ワード線WL2、WL2Bが接続され、各メモリセルのソースはそれぞれソース線S及びSBに接続される。同様にして、記憶部500−mには、ワード線WLm、WLmBが接続され、ソースはそれぞれソース線S及びSBに接続される。
【0159】
前述のセンスアンプはセンスアンプ400が相当し、前述の第1の不揮発性半導体メモリ素子は、トランジスタ(メモリセル)701が相当し、第2の不揮発性半導体メモリ素子は、トランジスタ(メモリセル)702が相当する。また、前述のトランスファーゲート部はトランジス601、602が相当する。また、前述のトランスファーゲート部の第1のトランスファーゲートはトランジス601が相当し、第2のトランスファーゲートはトランジスタ602が相当する。また、前述の第1のソース線Sはソース線Sが相当し、前述の第2のソース線SBはソース線SBが相当する。また、前述の第1のワード線WLnはワード線WL1〜WLnが相当し、前述の第2のワード線WLnBはワード線WL1B〜WLnBが相当する。また、前述の第1のデータ線Dは共通データ線Dが相当し、前述の第2のデータ線は共通データ線DBが相当する。
【0160】
このメモリアレイの動作を、図20に示す。図20においては、記憶部700−1のメモリセルの動作を例として示している。
【0161】
図20を参照して、書き込みは列選択信号COLiを0vとしてトランスファーゲートのトランジスタ601、602をオフさせ、ワード線WL1を2v、ワード線WL1Bを−2v、ソースSを9v、ソースSBを7vに設定する。メモリセル701はホットエレクトロンによる電子注入が起こり、702にはホットホールによるホール注入が起こる。
【0162】
消去は、逆に、ワード線WL1に−2v、ワード線WL1Bを2v、ソースSを7v、ソースSBを9vとすると、702にはホールが、704には電子が注入される。なお、記憶部700−2〜700−mには書き込み、消去が起こらないように、ワード線WL1、WLBには例えば4vを印加して置く。
【0163】
読み出し時は、選択されたワード線WL1、WL1Bに2v、非選択ワード線には−2v、を印加する。選択されたカラムCOLiが選択されてH(オン)になると、“0”読み出しの場合は、信号線Dが“1”、信号線DBが“0”となり、ここでセンスアンプ400中のトランジスタ405のゲート信号SENがH(オン)となり、センスアンプ400の信号が確定して、信号線SOが“0”、信号線SOBが“1”となる。“1”データの読み出しも同様である。
【実施例6】
【0164】
図21に、本発明の不揮発性半導体メモリ装置の第6の実施例を示す。図21は、図19に示すメモリセルを、具体的に列方向にもn個配置した例を示したものである。
【0165】
図21に示す例では、記憶部701−11から700−mnで示すm×n個の記憶部が配置され、行方向をワード線WL1〜WLm、およびワード線WL1B〜WLmBで選択し、列方向を列選択信号SEL1〜SELnで選択する。メインアンプ300とセンスアンプ400の動作は、図19で説明した動作と同様である。また、書込み、消去、読み出しの動作も同様である。
【0166】
以上、本発明の実施の形態について説明したが、本発明の不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【産業上の利用可能性】
【0167】
本発明によれば、不揮発性半導体メモリ装置のメモリセル内の蓄積電荷を消去する場合に、複雑な制御回路を使用することなくメモリセルの閾値を正側であるように制御でき、また、標準CMOSプロセスにより製造することができる、不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置を提供することができる。さらに、不揮発性半導体メモリ装置を構成する不揮発性半導体メモリ素子(メモリセル)のフローティングゲートへの電荷の蓄積と消去を容易に行え、またフローティングゲートに蓄積された電荷を消去する場合にメモリセルの閾値を容易に制御でき、また、1層ポリシリコンのフローティングゲートを用いて製造することができる、不揮発性半導体メモリ素子、およびこの不揮発性半導体メモリ素子を備える不揮発性半導体メモリ装置を提供することができる。
【符号の説明】
【0168】
1・・・p型半導体基板に形成されたn型ウェル、2・・・n+拡散領域、3・・・フローティングゲート、4・・・ドレイン(n+型の拡散層)、5・・・ソース(n+型の拡散層)、6・・・トランジスタのゲート、11・・・コントロールゲート、Psub・・・p型半導体基板、CG・・・コントロールゲート、FG・・・フローティングゲート、D・・・ドレイン、S・・・ソース、C(FC)・・・コントロールゲートCGとフローティングゲートFGとの間のキャパシタ、Tr・・・トランジスタ(FET)、100・・・メモリセルアレイ、200・・・ソース制御回路、201・・・Nchトランジスタ、202・・・Pchトランジスタ
【技術分野】
【0001】
本発明は、不揮発性半導体メモリ装置に関し、特に、標準CMOSプロセスで構成されるフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)、およびこの不揮発性半導体メモリ素子を備える不揮発性半導体メモリ装置に関する。
本願は、2007年12月05日に日本に出願された特願2007−315113号、および2007年12月25日に日本に出願された特願2007−331380号に基づき優先権を主張し、その内容をここに援用する。
【背景技術】
【0002】
フラッシュメモリやEEPROM(Electrically Erasable programmable Read Only Memory)に代表される不揮発性半導体メモリ装置は、電源を切っても情報が消えないことから、多くの用途に用いられてきた。フラッシュメモリの代表的な例としては大容量のファイル用途のNAND型フラッシュメモリ、携帯電話等の記憶制御に用いるNOR型フラッシュメモリ、また、EEPROMの代表的な用途としては、ICカードがある。
【0003】
また、いつでも用途に応じて書き換えが出来る便利さから、マイコン内のマスクROMの置き換えとしてEEPROMやフラッシュメモリが使われている。さらに、近年では、システムLSIや、論理ICの一部に不揮発性メモリを取り込んだ、埋め込み型の所謂、ロジック混載メモリ(Embedded Memory)が必要になってきた。さらには、アナログ回路に組み込んで、高精度のアナログ回路のチューニング等を行うための調整用スイッチとして、数百ビットから数Kビット程度の小規模の不揮発性メモリも必要になってきている。
【0004】
しかしながら、大容量向けのフラッシュメモリでは、メモリセルは微細化可能であるが、メモリセルの制御が複雑であり、メモリセルの制御回路を含む、メモリセル以外の周辺回路の面積が大きくなり、小容量の不揮発性メモリには不向きであった。
【0005】
このような不揮発性半導体メモリ装置に関して、種々の従来技術が開示されている(例えば、特許文献1、2、3を参照)。
特許文献1の従来技術には、NOR型フラッシュメモリの全体システム例が示されている。メモリセルの構成は、1トランジスタがNOR型に接続されて、非常に高密度に配置できるが、閾値が負になると不良になるため、一旦消去した後、負になったセルにポスト消去(浅い書き込み)を行い、メモリセルの閾値を正側に制御する必要があり、メモリセルの閾値制御が複雑になる。特許文献2の従来技術には、主にNAND型フラッシュメモリを例に、特にメモリセルの閾値を制御する複雑な電源システムの例を示している。また、特許文献3の従来技術には、NOR型フラッシュメモリを例に、同じくメモリセルの閾値を制御するための複雑な電源システムの例を示している。
【0006】
また、2トランジスタから構成されるEEPROMは、制御回路はシンプルであるが、メモリセルが比較的大きくなるため、コスト高になることが問題であった。さらに、プロセス構造上の問題として、従来の不揮発性メモリは2層ポリシリコンあるいは3層ポリシリコンを用いたセル構造が一般的で、製造工程は標準CMOSロジックプロセスより複雑で製造工程も多く、不揮発性メモリと標準ロジックを1チップの中に同時に埋め込もうとすると、製造工程が多く、歩留まりも低下し、製品の価格(コスト)が上る問題が生じていた。
【0007】
この問題を解決するひとつの手段として、1層ポリシリコンを用いたEEPROMが提案されている(特許文献4を参照)。この1層ポリシリコンEEPROMを用いれば、従来の2層ポリシリコンプロセスより製造工程を削減できる。
【0008】
しかしながら、コントロールゲートとして使用されている2層目のポリシリコンを省略したために、フローティングゲートの下に拡散層からなるコントロールゲートを埋め込む必要があり、ロジックで用いられる標準CMOSプロセスより複雑な製造工程となってしまう。さらに、高濃度で埋め込まれた拡散層を酸化すると、質の悪い酸化膜となり、不良の発生する確率が高く、信頼性も問題となる。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2002−133878号公報
【特許文献2】特開2000−100184号公報
【特許文献3】特開2001−210086号公報
【特許文献4】特開平10−289959号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
前述の如く、従来技術の不揮発性半導体メモリ装置においては、不揮発性半導体メモリ素子(メモリセル)内のフローティングゲートに蓄積された電荷を消去する際に、メモリセルの閾値が正になるように制御するための複雑な制御回路が必要である。これは、従来は、ファウラーノルトハイム(Fauler-Nordheim)によるトンネル電流により電荷を消去する方法が主に使用されており、この方法ではメモリセルとソース間の閾値を所定の正の値に制御することが困難なためである。また、1層ポリシリコンを用いたEEPROMを実現するためには、標準CMOSプロセスより複雑な製造工程が必要である。
【0011】
本発明は、斯かる実情に鑑みなされたものであり、本発明の目的は、不揮発性半導体メモリ装置のメモリセル内の蓄積電荷を消去する場合に、複雑な制御回路を使用することなくメモリセルの閾値を正側であるように制御でき、また、標準CMOSプロセスにより製造することができる、不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置を提供することにある。
また、本発明の別の目的は、不揮発性半導体メモリ装置を構成する不揮発性半導体メモリ素子(メモリセル)のフローティングゲートへの電荷の蓄積と消去を容易に行え、またフローティングゲートに蓄積された電荷を消去する場合にメモリセルの閾値を容易に制御でき、また、1層ポリシリコンのフローティングゲートを用いて製造することができる、不揮発性半導体メモリ素子、およびこの不揮発性半導体メモリ素子を備える不揮発性半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【0012】
本発明は上記課題を解決するためになされたものであり、本発明の第1態様は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートとを備えるフローティングゲートタイプの1トランジスタ構成の不揮発性半導体メモリ素子に関する。この不揮発性半導体メモリ素子は前記コントロールゲートに電圧を印加してソース・ドレイン間に電流を流し、チャネルで発生した電荷を前記フローティングゲートに注入して蓄積する。また、この不揮発性半導体メモリ素子は、前記フローティングゲートに蓄積された電荷の消去時に、前記フローティングゲートとドレイン間、または前記フローティングゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成される。
この場合、フローティングゲートタイプの1トランジスタ(FET(Field effect transistor))構成の不揮発性半導体メモリ素子(メモリセル)において、フローティング
ゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。
これにより、従来のトンネル電流によるフローティングゲートの電荷の消去方法と異なり、メモリセルのコントロールゲートとソース間の閾値を正側であるようにしながら、フローティングゲートの電荷を消去することができる。また、ホットホールによる電荷の消去方法では、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減させる効果を奏する。
【0013】
前記フローティングゲートに蓄積された電荷を前記ホットホールにより消去する際に、前記コントロールゲートに正のバイアスを印加することにより、前記コントロールゲートとソースとの間で正の閾値を持つように制御してもよい。
この場合、フローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。
これにより、従来のトンネル電流によるフローティングゲートの電荷の消去方法とは異なり、コントロールゲートにバイアス電圧を印加することで、メモリセルのコントロールゲートとソース間の閾値を正側であるように制御しながら、フローティングゲートの電荷を消去することができる。また、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
【0014】
本発明の第2態様は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートとを備えるフローティングゲートタイプの1トランジスタ構成の不揮発性半導体メモリ素子を、複数配列して構成される不揮発性半導体メモリ装置に関する。この不揮発性半導体メモリ素子は、前記コントロールゲートに電圧を印加してソース・ドレイン間に電流を流し、チャネルで発生した電荷を前記フローティングゲートに注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記フローティングゲートとドレイン間、または前記フローティングゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去する。この不揮発性半導体メモリ素子は、さらに、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で正の閾値を持つように、前記コントロールゲートに正のバイアスを印加する。
この場合、フローティングゲートタイプの1トランジスタ(FET)構成の不揮発性半導体メモリ素子(メモリセル)を複数配列した不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去する。また、フローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。
これにより、不揮発性半導体メモリ装置内の各メモリセルにおいて、コントロールゲートにバイアス電圧を印加するだけで、メモリセルのコントロールゲートとソース間の閾値を正側であるように制御しながら、フローティングゲートの電荷を消去することができる。また、制御回路による複雑な制御が必要ないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
【0015】
不揮発性半導体メモリ装置内の各不揮発性半導体メモリ素子に対し、前記フローティングゲートに蓄積された電荷の消去時に、選択された不揮発性半導体メモリ素子のコントロールゲートには前記電荷の消去時に正の閾値を与えるための第1のバイアス電圧を印加し、非選択の不揮発性半導体メモリ素子のコントロールゲートには前記ホットホールの発生を抑止するための第2のバイアス電圧を印加してもよい。
この場合、フローティングゲートに蓄積された電荷を消去しようとする不揮発性半導体メモリ素子(メモリセル)に対しては、フローティングゲート内の電荷の消去時に正の閾値を与えるための第1のバイアス電圧(例えば、1v)を印加する。また、フローティングゲートに蓄積された電荷を消去しないメモリセルに対しては、ホットホールの発生を抑止するための第2のバイアス電圧コントロールゲートに第2のバイアス電圧(例えば、4v)を印加する。
これにより、各メモリセルのドレインまたはソースに共通の電圧(例えば、7v)を印加した場合に、ホットホールを発生させて電荷を消去するメモリセルと、ホットホールを発生させないで電荷を消去しないメモリセルとを、コントロールゲートに印加するバイアス電圧により選択することができる。
【0016】
前記第1のバイアス電圧より前記第2のバイアス電圧のほうが高くてもよい。
この場合、フローティングゲートに蓄積された電荷を消去しようとする不揮発性半導体メモリ素子(メモリセル)に対しては、コントロールゲートに第1のバイアス電圧(例えば、1v)を印加する。また、フローティングゲートに蓄積された電荷を消去しないメモリセルに対しては、コントロールゲートに第2のバイアス電圧(例えば、4v)を印加する。このように、第1のバイアス電圧より前記第2のバイアス電圧のほうを高くする。
これにより、各メモリセルのコントロールゲートに印加する電圧の高低を選択することで、ホットホールを発生させて電荷を消去するメモリセルと、ホットホールを発生させないで電荷を消去しないメモリセルとを選択することができる。
【0017】
本発明の第3態様は、標準CMOSプロセスで構成されるFET上に1層ポリシリコンのフローティングゲートを備えるフローティングゲートタイプの不揮発性半導体メモリ素子に関する。この不揮発性半導体メモリ装置は、前記フローティングゲートにゲート電圧を与えるコントロールゲートを備え、前記コントロールゲートに電圧を印加してソース・ドレイン間に電流を流しチャネルで発生した電荷を前記フローティングゲートに注入して蓄積する不揮発性半導体メモリ素子を、複数配列して構成される。この不揮発性半導体メモリ装置において、前記不揮発性半導体メモリ素子は、前記フローティングゲートに蓄積された電荷の消去時に、前記フローティングゲートとドレイン間、または前記フローティングゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成される。
この場合、標準CMOSプロセスで構成されるFET上に1層ポリシリコンのフローティングゲートを備えるフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を備える不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。
これにより、1層ポリシリコンのフローティングゲートタイプのメモリセルを備える不揮発性半導体メモリ装置において、従来のトンネル電流によるフローティングゲートの電荷の消去方法と異なり、メモリセルのコントロールゲートとソース間の閾値を正側であるようにしながら、フローティングゲートの電荷を消去することができる。また、ホットホールによる電荷の消去方法では、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
【0018】
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で正の閾値を持つように、前記コントロールゲートに正のバイアスを印加してもよい。
この場合、1層ポリシリコンのフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を備える不揮発性半導体メモリ装置において、メモリセル内のフローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。
これにより、不揮発性半導体メモリ装置内のメモリセルにおいて、従来のトンネル電流によるフローティングゲートの電荷の消去方法とは異なり、コントロールゲートにバイアス電圧を印加することで、メモリセルのコントロールゲートとソース間の閾値を正側であるようにしながら、フローティングゲートの電荷を消去することができる。また、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
【0019】
前記フローティングゲートに蓄積された電荷の消去時に、選択された不揮発性半導体メモリ素子のコントロールゲートには前記電荷の消去時に正の閾値を与えるための第1のバイアス電圧を印加し、非選択の不揮発性半導体メモリ素子のコントロールゲートには前記ホットホールの発生を抑止するための第2のバイアス電圧を印加してもよい。
この場合、1層ポリシリコンのフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を備える不揮発性半導体メモリ装置において、メモリセル内のフローティングゲートに蓄積された電荷を消去しようとするメモリセルに対しては、コントロールゲートに第1のバイアス電圧(例えば、1v)を印加する。また、フローティングゲートに蓄積された電荷を消去しないメモリセルに対しては、コントロールゲートに第2のバイアス電圧(例えば、4v)を印加する。
これにより、各メモリセルのドレインまたはソースに共通の電圧(例えば、7v)を印加した場合に、ホットホールを発生させて電荷を消去するメモリセルと、ホットホールを発生させないで電荷を消去しないメモリセルとを、コントロールゲートに印加するバイアス電圧により選択することができる。
【0020】
本発明の第4態様は、第1層のポリシリコンのフローティングゲートと、前記フローティングゲートに電圧を与える第2層のポリシリコンのコントロールゲートとの2層ポリシリコンゲート構造を有すると共に、前記コントロールゲートに電圧を印加してソース・ドレイン間に電流を流し、チャネルで発生した電荷を前記フローティングゲートに注入して蓄積する不揮発性半導体メモリ素子を、複数配列して構成される不揮発性半導体メモリ装置に関する。前記不揮発性半導体メモリ素子は、前記フローティングゲートに蓄積された電荷の消去時に、前記フローティングゲートとドレイン間、または前記フローティングゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去する。
この場合、2層ポリシリコンゲート構造のフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を備える不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。
これにより、2層ポリシリコンゲート構造の不揮発性半導体メモリ装置において、従来のトンネル電流によるフローティングゲートの電荷の消去方法と異なり、メモリセルのコントロールゲートとソース間の閾値を正側であるようにしながら、フローティングゲートの電荷を消去することができる。また、ホットホールによる電荷の消去方法では、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
【0021】
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で正の閾値を持つように、前記コントロールゲートに正のバイアスを印加してもよい。
この場合、2層ポリシリコンゲート構造のフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を備える不揮発性半導体メモリ装置において、メモリセル内のフローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。
これにより、2層ポリシリコンゲート構造のメモリセルにおいて、従来のトンネル電流によるフローティングゲートの電荷の消去方法とは異なり、コントロールゲートにバイアス電圧を印加することで、メモリセルのコントロールゲートとソース間の閾値を正側であるようにしながら、フローティングゲートの電荷を消去することができる。また、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
【0022】
前記フローティングゲートに蓄積された電荷の消去時に、選択された不揮発性半導体メモリ素子のコントロールゲートには前記電荷の消去時に正の閾値を与えるための第1のバイアス電圧を印加し、非選択の不揮発性半導体メモリ素子のコントロールゲートには前記ホットホールの発生を抑止するための第2のバイアス電圧を印加してもよい。
この場合、2層ポリシリコンゲート構造のフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を備える不揮発性半導体メモリ装置において、メモリセル内のフローティングゲートに蓄積された電荷を消去しようとするメモリセルに対しては、コントロールゲートに第1のバイアス電圧(例えば、1v)を印加する。また、フローティングゲートに蓄積された電荷を消去しないメモリセルに対しては、コントロールゲートに第2のバイアス電圧(例えば、4v)を印加する。
これにより、2層ポリシリコンゲート構造のメモリセルにおいて、各メモリセルのドレインまたはソースに共通の電圧(例えば、7v)を印加した場合に、ホットホールを発生させて電荷を消去するメモリセルと、ホットホールを発生させないで電荷を消去しないメモリセルとを、コントロールゲートに印加するバイアス電圧により選択することができる。
【0023】
本発明の第5態様は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートとを備え、前記コントロールゲートに電圧を印加してソース・ドレイン間に電流を流しチャネルで発生した電荷を前記フローティングゲートに注入して電荷を蓄積する不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリック状に配列して構成される不揮発性半導体メモリ装置に関する。前記メモリセルは、前記フローティングゲートに蓄積された電荷の消去時に、前記フローティングゲートとドレイン間、または前記フローティングゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で正の閾値を持つように、前記コントロールゲートに正のバイアスを印加するように構成される。前記メモリセルは、さらに、前記メモリセルのコントロールゲートが対応するワード線に接続され、前記メモリセルのドレインが対応するデータ線に接続され、前記メモリセルのソースは共通接続されると共に、前記共通接続されたソース線が前記ソースに所望のバイアス電圧を印加するソース制御回路に接続される。
この場合、フローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を複数配列した不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。また、フローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。そして、さらに、メモリセルのコントロールゲートが対応するワード線に接続され、ドレインが対応するデータ線に接続され、ソースは共通接続されると共に、前記共通接続されたソース線が前記ソースに所望の電圧を印加するソース制御回路に接続されるように構成する。
これにより、ワード線、データ線、およびソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、フローティングゲートに蓄積された電荷を消去することができる。
【0024】
前記不揮発性半導体メモリ装置は、前記ドレイン側から前記ホットホールの発生に必要なバイアス電圧を与えて前記蓄積された電荷を消去する動作モードとして、全メモリセルの電荷を同時に消去する一括消去モードと、選択したワード線に接続されたメモリセルの電荷のみを消去するページ消去モードと、選択した1個のメモリセルのみの電荷を消去するビット消去モードとを備えて構成される。前記一括消去モードは、前記ワード線の全てに対し前記メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Aを印加し、前記データ線の全てに対し前記ホットホールを発生に必要なバイアス電圧Bを印加し、前記共通接続されたソースをオープンにするか、またはメモリセルをオフさせるためのバイアス電圧Cを印加するように構成される(バイアス電圧A<バイアス電圧C<バイアス電圧B)、前記ページ消去モードは、所望のワード線に対し前記ワード線で選択されたメモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Aを印加し、他のワード線に対して前記ホットホールの発生を抑止するためのバイアス電圧Dを印加し、前記データ線の全てに対し前記ホットホールを発生に必要なバイアス電圧Bを印加し、前記メモリセルの共通接続されたソースをオープンにするか、またはメモリセルをオフさせるためのバイアス電圧Dを印加するように構成される(バイアス電圧A<バイアス電圧D<バイアス電圧B)。前記ビット消去モードにおいては、所望のワード線に対し前記ワード線で選択されたメモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Aを印加し、他のワード線に対して前記ホットホールの発生を抑止するためのバイアス電圧Dを印加し、所望のデータ線に対し前記データ線で選択されたメモリセルに前記ホットホールの発生に必要なバイアス電圧Bを印加し、他のデータ線をオープンにするか、またはメモリセルをオフにするためのバイアス電圧Dを印加し、前記不揮発性半導体メモリ素子の共通接続されたソースをオープンにするか、またはメモリセルをオフさせるためのバイアス電圧Dを印加してもよい。
この場合、ドレイン側からメモリセル内のフローティングゲートの電荷を消去できる。この場合一括消去モードにおいては、ワード線の全てに対し前記メモリセルに正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、データ線の全てに対しホットホールを発生に必要な正のバイアス電圧B(例えば、7v)を印加し、共通接続されたソースをオープンにする。ページ消去モードにおいては、ワード線で選択されたメモリセルに正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、他のワード線に対してホットホールの発生を抑止するためのバイアス電圧D(例えば、4v)を印加し、データ線の全てに対しホットホールを発生に必要なバイアス電圧B(例えば、7v)を印加し、メモリセルの共通接続されたソースをオープンにする。また、ビット消去モードにおいては、ワード線で選択されたメモリセル内に正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、他のワード線に対してホットホールの発生を抑止するためのバイアス電圧D(例えば、4v)を印加し、データ線で選択されたメモリセルにホットホールの発生に必要なバイアス電圧B(例えば、7v)を印加し、他のデータ線をオープンにし、共通接続されたソースをオープンにする。
これにより、ワード線、データ線、および共通接続されたソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、メモリセの一括消去、ページ消去、およびビット消去をドレイン側から行うことができる。
【0025】
前記不揮発性半導体メモリ装置は、前記ソース側から前記ホットホールの発生に必要なバイアス電圧を与えて前記蓄積された電荷を消去する動作モードとして、全メモリセルの電荷を同時に消去する一括消去モードと、選択したワード線に接続されたメモリセルの電荷のみを消去するページ消去モードとを備えて構成されている。前記一括消去モードにおいては、前記ワード線の全てに対し前記メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Aを印加し、前記データ線の全てをオープンにするか、または前記メモリセルをオフにするバイアス電圧Cを印加し、前記共通接続されたソースに前記ホットホールの発生に必要なバイアス電圧Bを印加するように構成される(バイアス電圧A<バイアス電圧C<バイアス電圧B)。また、前記ページ消去モードにおいては、所望のワード線に対し前記ワード線で選択されたメモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Aを印加し、他のワード線に対して前記ホットホールの発生を抑止するためのバイアス電圧Dを印加し、前記データ線の全てをオープンにするか、または、前記メモリセルをオフにするためのバイアス電圧Dを印加し、前記共通接続されたソースに前記ホットホールの発生に必要なバイアス電圧Bを印加(バイアス電圧A<バイアス電圧D<バイアス電圧B)してもよい。
この場合、ソース側からメモリセル内のフローティングゲートの電荷を消去できる。この場合、一括消去モードにおいては、ワード線の全てに対しメモリセル内に正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、データ線の全てをオープンにし、共通接続されたソースにホットホールの発生に必要なバイアス電圧B(例えば、7v)を印加する。また、ページ消去モードにおいては、ワード線で選択されたメモリセルに正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、他のワード線に対してホットホールの発生を抑止するためのバイアス電圧D(例えば、4v)を印加し、データ線の全てをオープンにし、共通接続されたソースにホットホールの発生に必要なバイアス電圧B(例えば、7v)を印加する。
これにより、ワード線、データ線、および共通接続されたソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、メモリセの一括消去、ページ消去をソース側から行うことができる。このため、ドレイン側の酸化膜を劣化させる可能性がなくなる。
【0026】
前記不揮発性半導体メモリ素子は、標準CMOSプロセスで構成されるFET上に1層ポリシリコンのフローティングゲートを備えるフローティングゲートタイプの不揮発性半導体メモリ素子であってもよい。
これにより、1層ポリシリコンのフローティングゲートタイプのメモリセルを備える不揮発性半導体メモリ装置において、ワード線、データ線、および共通接続されたソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、フローティングゲートに蓄積された電荷を消去することができる。
【0027】
前記不揮発性半導体メモリ素子は、第1層のポリシリコンのフローティングゲートと、前記フローティングゲートに電圧を与える第2層のポリシリコンのコントロールゲートの2層ポリシリコンゲート構造を有してもよい。
これにより、2層ポリシリコンゲート構造のメモリセルを備える不揮発性半導体メモリ装置において、ワード線、データ線、および共通接続されたソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、フローティングゲートに蓄積された電荷を消去することができる。
【0028】
本発明の第6態様は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートとを備え、前記コントロールゲートに電圧を印加してソース・ドレイン間に電流を流しチャネルで発生した電荷を前記フローティングゲートに注入して電荷を蓄積する不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリック状に配列して構成される不揮発性半導体メモリ装置に関する。前記メモリセルは、前記フローティングゲートに蓄積された電荷の消去時に、前記フローティングゲートとドレイン間、または前記フローティングゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で正の閾値を持つように、前記コントロールゲートに正のバイアスを印加するように構成される。さらに、前記メモリセルのコントロールゲートが対応するワード線に接続され、前記メモリセルのドレインが対応するデータ線に接続され、前記各メモリセルのソースは、前記データ線と平行に配列された対応するソース線に接続される。
この場合、フローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を複数配列した不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去する。また、フローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。そして、さらに、メモリセルのコントロールゲートが対応するワード線に接続され、ドレインが対応するデータ線に接続され、ソースは対応するソース線に接続される。
これにより、ワード線、データ線、およびソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、フローティングゲートに蓄積された電荷を消去することができる。特に、ソース側からフローティングゲートの電荷を消去できるので、ドレイン側の酸化膜を劣化させる可能性がなくなる。
【0029】
前記不揮発性半導体メモリ装置は、前記ソース側から前記ホットホールの発生に必要なバイアス電圧を与えて前記蓄積された電荷を消去する動作モードとして、全メモリセルの電荷を同時に消去する一括消去モードと、選択したワード線に接続されたメモリセルの電荷のみを消去するページ消去モードと、選択した1個のメモリセルのみの電荷を消去するビット消去モードとを備えて構成される。前記一括消去モードにおいては、前記ワード線の全てに対し前記メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Aを印加し、前記データ線の全てをオープンにし、前記ソース線の全てに対し前記ホットホールを発生に必要なバイアス電圧Bを印加するように構成される(バイアス電圧A<バイアス電圧B)。また、前記ページ消去モードにおいては、所望のワード線に対し前記ワード線で選択されたメモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Aを印加し、他のワード線に対して前記ホットホールの発生を抑止するためのバイアス電圧Dを印加し、前記データ線の全てをオープンにし、前記ソース線の全てに対し前記ホットホールの発生に必要なバイアス電圧Bを印加する(バイアス電圧A<バイアス電圧D<バイアス電圧B)。また、前記ビット消去モードにおいては、所望のワード線に対し前記ワード線で選択されたメモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧Aを印加し、他のワード線に対して前記ホットホールの発生を抑止するためのバイアス電圧Dを印加し、前記データ線の全てをオープンにし、所望のソース線に対し前記ホットホールの発生に必要なバイアス電圧Bを印加し、他のソース線をオープンにする(バイアス電圧A<バイアス電圧D<バイアス電圧B)。
この場合、メモリセル内の電荷の消去モードにおいて、一括消去、ページ消去、およびビット消去をソース側から行う。この場合に、一括消去モードにおいては、ワード線の全てに対しメモリセルに正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、データ線の全てをオープンにし、ソース線の全てに対しホットホールを発生に必要なバイアス電圧B(例えば、7v)を印加する。ページ消去モードにおいては、ワード線で選択されたメモリセルに正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、他のワード線に対してホットホールの発生を抑止するためのバイアス電圧D(例えば、4v)を印加し、データ線の全てをオープンにし、ソース線の全てに対しホットホールの発生に必要なバイアス電圧B(例えば、7v)を印加する。また、ビット消去モードにおいては、ワード線で選択されたメモリセルに正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、他のワード線に対してホットホールの発生を抑止するためのバイアス電圧D(例えば、4v)を印加し、データ線の全てをオープンにし、所望のソース線に対しホットホールの発生に必要なバイアス電圧B(例えば、7v)を印加し、他のソース線をオープンにする。
これにより、メモリセル内の電荷の消去モードにおいて、一括消去、ページ消去、およびビット消去をソース側から行うことができる。特に、ソース側からフローティングゲートの電荷を消去できるので、ドレイン側の酸化膜を劣化させる可能性がなくなる。
【0030】
前記不揮発性半導体メモリ素子は、標準CMOSプロセスで構成されるFET上に1層ポリシリコンのフローティングゲートを備えるフローティングゲートタイプの不揮発性半導体メモリ素子であってもよい。
これにより、1層ポリシリコンのフローティングゲートタイプのメモリセルを備える不揮発性半導体メモリ装置において、メモリセル内の電荷を消去する場合に、一括消去、ページ消去、およびビット消去をソース側から行うことができる。特に、ソース側からフローティングゲートの電荷を消去できるので、ドレイン側の酸化膜を劣化させる可能性がなくなる。
【0031】
第1層のポリシリコンのフローティングゲートと、前記フローティングゲートに電圧を与える第2層のポリシリコンのコントロールゲートの2層ポリシリコンゲート構造を有してもよい。
これにより、2層ポリシリコンゲート構造のメモリセルを備える不揮発性半導体メモリ装置において、モリセル内の電荷を消去する場合に、一括消去、ページ消去、およびビット消去をソース側から行うことができる。特に、ソース側からフローティングゲートの電荷を消去できるので、ドレイン側の酸化膜を劣化させる可能性がなくなる。
【0032】
本発明の第7態様は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子に関する。この揮発性半導体メモリ素子では、前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ドレインに第1の高電圧を印加するか、または、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ドレインに第2の高電圧を印加するか、または、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去する。
この場合、フローティングゲートタイプのトランジスタ(FET(Field effect trans
istor))で構成される不揮発性半導体メモリ素子(メモリセル)において、フローティ
ングゲートへの電荷の蓄積時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを半導体基板中に発生させ、前記ホットエレクトロンによりフローティングゲートに電荷を注入する。また、フローティングゲートに蓄積された電荷の消去時には、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。このように、本発明においては、フローティングゲートへの電荷の注入および電荷の消去を、同じバンド・バンド間制御方式で行なう。また、フローティングゲートの電荷の消去時には、従来のトンネル電流によるフローティングゲートの電荷の消去方法と異なり、メモリセルのコントロールゲートとソース間の閾値を所望の値になるように制御しながら、フローティングゲートの電荷を消去する。
これにより、フローティングゲートへの電荷の蓄積および消去を、ドレイン(またはソース)とコントロールゲート間に印加する電圧を制御することで行なうことができ、複雑な制御回路を必要としない。また、標準CMOSプロセスより製造することができる。さらに、複雑な制御回路を必要としないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
【0033】
前記第1の高電圧のほうが第2の高電圧より高く、前記第1の低電圧のほうが第2の低電圧より高く(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)てもよい。
上記構成からなる本発明の不揮発性半導体メモリ素子では、フローティングゲートへの電荷の蓄積時に、例えば、ソースをオープンにし前記コントロールゲートに第1の低電圧(3v)を印加しドレインに第1の高電圧(9v)を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを半導体基板中に発生させ、フローティングゲートに電荷を注入して蓄積する。また、フローティングゲートに蓄積された電荷の消去時に、例えば、ソースをオープンにしコントロールゲートに第2の低電圧(−1〜0v)を印加しドレインに第2の高電圧(7v)を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。
これにより、コントロールゲートとドレイン(またはソース)とに印加する電圧を制御するだけで、フローティングゲートへの電荷の注入、および蓄積された電荷の消去を容易に行うことができる。また、フローティングゲートへの電荷の消去時に、コントロールゲートとソース間の閾値を所望の値になるように制御できる。
【0034】
前記第2の低電圧は負であり、前記フローティングゲートに蓄積された電荷を消去する際に、前記コントロールゲートに負の電圧を印加することにより、前記コントロールゲートとソースとの間で負の閾値を持つように制御してもよい。
この場合、フローティングゲートに蓄積された電荷の消去時にコントロールゲートに負の電圧を印加するようにしたので、これにより、コントロールゲートとソース間の閾値が負の値になるように制御できる。すなわち、本発明の不揮発性半導体メモリ素子においては、コントロールゲートに印加する電圧を制御することにより、閾値を正側にも負側にも制御でき、メモリセルに書き込むデータを明確に区別できる。
【0035】
前記不揮発性半導体メモリ素子は1層ポリシリコン構造のフローティングゲートを有してもよい。
これにより、1層ポリシリコン構造のフローティングゲートを有する不揮発性半導体メモリ素子において、コントロールゲートとドレイン(またはソース)とに印加する電圧を制御するだけで、フローティングゲートへの電荷の注入、および蓄積された電荷の消去を容易に行うことができる。また、フローティングゲートへの電荷の消去時に、コントロールゲートとソース間の閾値を所望の値になるように制御できる。
【0036】
本発明の第8態様は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子を、複数配列して構成される不揮発性半導体メモリ装置に関する。前記不揮発性半導体メモリ素子は、前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)、さらに、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で所定の閾値を持つように、前記コントロールゲートに所定の値の前記第2の低電圧を印加する。
この場合、フローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を複数配列した不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。
これにより、不揮発性半導体メモリ装置内のメモリセルにおいて、フローティングゲートへの電荷の蓄積および消去を、ドレイン(またはソース)とコントロールゲート間に印加する電圧を制御することで行なうことができ、複雑な制御回路を必要としない。また、複雑な制御回路を必要としないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
【0037】
本発明の第9態様は、第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを備える不揮発性半導体メモリ装置であって、前記第1および第2の不揮発性半導体メモリ素子は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成される。この不揮発性半導体メモリ装置は、前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成される(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)。また、この不揮発性半導体メモリ装置では、前記第1の不揮発性半導体メモリ素子のソースと第2の不揮発性半導体メモリ素子のソースとが共通接続され、前記第1の不揮発性半導体メモリ素子のドレインと第1のトランスファーゲートとが接続され、前記第2の不揮発性半導体メモリ素子のドレインと第2のトランスファーゲートと接続され、前記第1および第2の不揮発性半導体メモリ素子のデータを読み出す際には、前記第1の不揮発性半導体メモリ素子のコントロールゲートと、前記第2の不揮発性半導体メモリ素子のコントロールゲートのそれぞれに所定のゲート電圧を印加すると共に、前記第1および第2の不揮発性半導体メモリ素子のドレインからの出力信号を前記トランスファーゲートをオンにして読み出す。
この場合、2つの不揮発性半導体メモリ素子をメモリセルとして備え、このメモリセルは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。そして、2つのメモリセルのソースは共通接続され、また、ドレインはそれぞれトランスファーゲートに接続されている。そして、メモリセルのデータを読み出す際には、各メモリセルのコントロールゲートに所定のゲート電圧を印加すると共に、トランスファーゲートをオンにしてメモリセルのデータを読み出す。
これにより、本発明の不揮発性半導体メモリ素子(メモリセル)を2つ用いてメモリを構成し、メモリに保持されたデータの正論理信号とそのデータの反転論理信号とを独立に出力できる。
【0038】
前記不揮発性半導体メモリ装置は、フリップフロップ回路により信号を保持するSRAM(Static Random Access Memory)を備えており、前記第1および第2の不揮発性半導
体メモリ素子からの出力信号を前記トランスファーゲートを介して前記フリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持してもよい。
この場合、フリップフロップ回路により信号を保持するSRAMを備えており、例えば、回路電源の立ち上がり時等に、第1および第2の不揮発性半導体メモリ素子からの出力信号をフリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持する。
これにより、SRAM内に本発明の不揮発性半導体メモリ素子を容易に組み込むことができる。このため、SRAMを不揮発性半導体メモリ装置として使用できるようになる。
【0039】
本発明の第10態様は、第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを備える不揮発性半導体メモリ装置であって、前記第1および第2の不揮発性半導体メモリ素子は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成される。この不揮発性半導体メモリ装置は、前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されている(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)。また、前記第1の不揮発性半導体メモリ素子のソースは第1のソース線SLに接続され、第2の不揮発性半導体メモリ素子のソースは第2のソース線SRに接続され、前記第1の不揮発性半導体メモリ素子のドレインと第1のトランスファーゲートとが接続され、前記第2の不揮発性半導体メモリ素子のドレインと第2のトランスファーゲートとが接続され、前記第1および第2の不揮発性半導体メモリ素子のデータを読み出す際には、前記第1の不揮発性半導体メモリ素子のコントロールゲートと、前記第2の不揮発性半導体メモリ素子のコントロールゲートのそれぞれに所定のゲート電圧を印加すると共に、前記第1および第2の不揮発性半導体メモリ素子のドレインからの出力信号を前記トランスファーゲートをオンにして読み出す。
この場合、2つの不揮発性半導体メモリ素子をメモリセルとして備え、このメモリセルは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。そして、2つのメモリセルのソースはそれぞれ独立したソース線に接続され、また、ドレインはそれぞれのトランスファーゲートに接続されている。そして、メモリセルのデータを読み出す際には、各メモリセルのコントロールゲートに所定のゲート電圧を印加すると共に、トランスファーゲートをオンにしてメモリセルのデータを読み出す。
これにより、本発明の不揮発性半導体メモリ素子(メモリセル)を2つ用いてメモリを構成し、メモリに保持されたデータの正論理信号とそのデータの反転論理信号とを独立に出力できる。この場合に、2つのメモリセルのソース線が独立しているので、各メモリセルアへのデータの書込み(フローティングゲートへの電荷の注入)時と、消去(フローティングゲートの電荷の消去)時において、各メモリセルに対して異なるソース電圧を印加できるようになる。
【0040】
前記不揮発性半導体メモリ装置は、フリップフロップ回路により信号を保持するSRAM(Static Random Access Memory)を備えており、前記第1および第2の不揮発性半導
体メモリ素子からの出力信号を前記トランスファーゲートを介して前記フリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持してもよい。
この場合、フリップフロップ回路により信号を保持するSRAMを備えており、例えば、回路電源の立ち上がり時等に、第1および第2の不揮発性半導体メモリ素子からの出力信号をフリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持する。
これにより、SRAM内に本発明の不揮発性半導体メモリ素子を容易に組み込むことができる。このため、SRAMを不揮発性半導体メモリ装置として使用できるようになる。
【0041】
前記SRAM中のフリップフロップ回路への電源供給線は電源スイッチ用トランジスタを介して電源と接続されており、前記電源スイッチ用トランジスタのオン・オフを制御して前記フリップフロップ回路に電源を印加してもよい。
この場合、SRAM中のフリップフロップ回路への電源供給を電源スイッチ用トランジスタを介して行なう。これにより、所望のタイミングで記憶部に保持されたデータをSRAMに転送できるようになる。
【0042】
本発明の第11態様は、第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを含む記憶部が複数個配列され、選択された記憶部中の前記第1および第2の不揮発性半導体メモリ素子からの出力信号を入力し、前記入力信号を増幅するセンスアンプを備える不揮発性半導体メモリ装置であって、前記第1および第2の不揮発性半導体メモリ素子は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成される。この不揮発性半導体メモリ装置は、前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されている(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)。また、前記各記憶部中において前記第1の不揮発性半導体メモリ素子とドレインと第1のトランスファーゲートとが接続され、前記第2の不揮発性半導体メモリ素子のドレインと第2のトランスファーゲートと接続され、各記憶部中の前記第1の不揮発性半導体メモリ素子のソースは第1のソース線Sに共通接続され、第2の不揮発性半導体メモリ素子のソースは第2のソース線SBに共通接続される。また、前記センスアンプは、一対のトランジスタのそれぞれのゲートを相手方のドレインに接続したラッチ回路を備えており、前記各記憶部中の第1のトランスファーゲートの出力は前記センスアンプのラッチ回路の一方のトランジスのゲートに共通接続され、第2のトランスファーゲートの出力は前記センスアンプのラッチ回路の他方のトランジスのゲートに共通接続され、前記各記憶部億部中の第1の不揮発性半導体メモリ素子のゲートは第1のコントロールゲート線CGnに接続され、前記第2の不揮発性半導体メモリ素子のゲートは第2のコントロールゲート線CGnBに接続される。そして、前記複数の記憶部から所望の記憶部を選択する際には、所望の記憶部中のトランスファーゲートをオンにすると共に、この記憶部に対応する第1および第2のコントロールゲート線CGn、CGnBを活性化することにより、前記第1および第2の不揮発性半導体メモリ素子からの出力信号を前記トランスファーゲートを介して前記センスアンプ中のラッチ回路に転送する。
この場合、2つの不揮発性半導体メモリ素子をメモリセルとして含む記憶部を複数個配列する。このメモリセルは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、このホットホールによりフローティングゲートに蓄積された電荷を消去する。そして、各記憶部においては、2つのメモリセルのドレインのそれぞれにトランスファーゲートが接続され、また、各記憶部中の2つのメモリセルのソースは、それぞれ独立のソース線に共通接続される。そして、複数の記憶部から所望の記憶部を選択する際には、所望の記憶部中のトランスファーゲートをオンにすると共に、この記憶部に対応するコントロールゲート線を活性化することにより、メモリセルからの出力信号をセンスアンプ中のラッチ回路に転送する。
これにより、本発明の不揮発性半導体メモリ素子を使用した記憶部を複数配列した不揮発性半導体メモリ装置を構成することができる。
【0043】
本発明の第12態様は、第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを備える不揮発性半導体メモリ装置であって、前記第1の不揮発性半導体メモリ素子および第2の不揮発性半導体メモリ素子は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成される。この不揮発性半導体メモリ装置は、前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されている(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)。また、前記第1の不揮発性半導体メモリ素子のソースは第1のソース線Sに接続され、第2の不揮発性半導体メモリ素子のソースは第2のソース線SBに接続され、前記第1の不揮発性半導体メモリ素子のゲートは第1のワード線WLnに接続され、前記第2の不揮発性半導体メモリ素子のゲートは第2のワード線WLnBに接続され、前記第1の不揮発性半導体メモリ素子のドレインは第1のデータ線Dに接続され、前記第2の不揮発性半導体メモリ素子のドレインは第2のデータ線DBに接続される。
この場合、2つの不揮発性半導体メモリ素子をメモリセルとして備え、このメモリセルは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。そして、2つのメモリセルのソースはそれぞれ独立したソース線に接続され、また、ドレインはそれぞれ独立したデータ線に接続される。そして、メモリセルのデータを読み出す際には、各メモリセルのコントロールゲートに所定のゲート電圧を印加する。
これにより、本発明の不揮発性半導体メモリ素子を2つ用いてメモリを構成し、メモリに保持されたデータの正論理信号とそのデータの反転論理信号とを独立に出力できる。
【0044】
本発明の第13態様は、第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを含む記憶部が複数配列され、選択された記憶部中の前記第1および第2の不揮発性半導体メモリ素子からの出力信号を列選択信号で駆動されるトランスファーゲート部を介して入力し、前記入力信号を増幅するセンスアンプを備える不揮発性半導体メモリ装置である。前記第1および第2の不揮発性半導体メモリ素子は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成され、前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成される(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)。また、前記各記憶部中の第1の不揮発性半導体メモリ素子のソースは第1のソース線Sに共通接続され、第2の不揮発性半導体メモリ素子のソースは第2のソース線SBに共通接続され、さらに前記各記憶部中の第1の不揮発性半導体メモリ素子のドレインは前記トランスファーゲート部の第1のトランスファーゲートに共通接続され、前記第2の不揮発性半導体メモリ素子のドレインは前記トランスファーゲート部の第2のトランスファーゲートに共通接続され、前記各記憶部中の第1の不揮発性半導体メモリ素子のゲートは前記不揮発性半導体メモリ素子を選択するための第1のワード線WLnに接続され、前記第2の不揮発性半導体メモリ素子のゲートは前記不揮発性半導体メモリ素子を選択するための第2のワード線WLnBに接続され、前記複数の記憶部から所望の記憶部を選択する際に、選択する記憶部における前記第1のワード線WLnおよび第2のワード線WLnBを活性化すると共に、前記第1および第2のトランスファーゲートをオンにすることにより、この記憶部の第1および第2の不揮発性半導体メモリ素子からの出力信号を前記センスアンプに転送する。
この場合、2つの不揮発性半導体メモリ素子をメモリセルとして含む記憶部を複数個配列する。このメモリセルは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、このホットホールによりフローティングゲートに蓄積された電荷を消去する。そして、各記憶部において、2つのメモリセルのソースは、それぞれ独立のソース線に共通接続される。そして、各記憶部中の第1のメモリセルのドレインはトランスファーゲート部の第1のトランスファーゲートに共通接続され、第2のメモリセルのドレインはトランスファーゲート部の第2のトランスファーゲートに共通接続される。そして、複数の記憶部から所望の記憶部を選択する際には、所望の記憶部中のメモリセルのコントロールゲートを活性化すると共に、トランスファーゲート部の第1および第2のトランスファーゲートをオンにし、メモリセルからの出力信号をセンスアンプ中のラッチ回路に転送する。
これにより、本発明の不揮発性半導体メモリ素子を使用した記憶部によりメモリセルアレイを構成することができる。
【発明の効果】
【0045】
従来のEEPROM等では、消去時において、不揮発性半導体メモリ素子(メモリセル)の閾値を正側であるように制御しながら、電荷を消去する必要があり、そのために複雑な制御回路を必要としていた。
これに対して、本発明においては、メモリセルのフローティングゲート内の電荷をホットホールにより消去するため、コントロールゲートの電圧を制御するだけでよく、複雑な制御回路を必要としない。
また、本発明の別の態様においては、メモリセルのフローティングゲートへの電荷の注入をホットエレクトロンにより行い、また、電荷の消去をホットホールにより行なうため、ドレイン(またはソース)の電圧と、コントロールゲートの電圧とを制御するだけでよく、複雑な制御回路を必要としない。また、コントロールゲートの電圧を制御することにより、閾値を正側、または負側に設定することができる。また、1層ポリシリコンのフローティングゲートを用いて標準CMOSプロセスで製造することができる。
【0046】
また、複雑な制御回路を必要としないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
【図面の簡単な説明】
【0047】
【図1A】本発明の第1の実施の形態に係る不揮発性半導体メモリ素子の平面図である。
【図1B】図1Aの不揮発性半導体メモリ素子の等価回路図である。
【図1C】図1Aの不揮発性半導体メモリ素子のA−A’断面図である。
【図1D】図1Aの不揮発性半導体メモリ素子のB−B’断面図である。
【図2A】図1に示すメモリセルの動作を説明するための表である。
【図2B】図1に示すメモリセルの動作を説明するための表である。
【図3A】バンド・バンド間(Band to Band)によるホットホールについて説明するための図である。
【図3B】バンド・バンド間(Band to Band)によるホットホールについて説明するための別の図である。
【図4】初期時、書き込み時、消去時のVg−Id特性を示す図である。
【図5】ファウラーノルトハイムのトンネル電流による消去特性を示す図である。
【図6A】バンド・バンド間(Band to Band)電流による消去特性を示す図である。
【図6B】バンド・バンド間(Band to Band)電流による消去特性を示す別の図である。
【図7】メモリセルのカップリング系の等価回路を示す図である。
【図8】コントロールゲート電圧VCGとフローティングゲート電圧VFGとの関係を示す図である。
【図9】2層ポリシリコンゲート構造のメモリ素子の構成を示す図である。
【図10】本発明の第2の実施の形態に係るメモリセルアレイの構成を示す図である。
【図11A】本発明の第2の実施の形態に係るメモリセルアレイの構成を示す図である。
【図11B】図10に示すメモリセルアレイの動作を説明するための表である。
【図11C】図10に示すメモリセルアレイの動作を説明するための表である。
【図12A】本発明の第3の実施の形態に係る不揮発性半導体メモリ装置の構成を示す図である。
【図12B】本発明の第3の実施の形態に係る不揮発性半導体メモリ装置の動作を説明するための表である。
【図13】本発明の第4の実施の形態に係る不揮発性半導体メモリ素子に採用されるプロセス構造を示す図である。
【図14A】本発明の第4の実施の形態に係る不揮発性半導体メモリ装置の第1の実施例を示す図である。
【図14B】本発明の第4の実施の形態に係る不揮発性半導体メモリ装置の第1の実施例の動作を説明するための表である。
【図15A】本発明の第4の実施の形態に係る不揮発性半導体メモリ装置の第2の実施例を示す図である。
【図15B】本発明の第4の実施の形態に係る不揮発性半導体メモリ装置の第2の実施例の動作を説明するための表である。
【図16A】本発明の第4の実施の形態に係る不揮発性半導体メモリ装置の第3の実施例を示す図である。
【図16B】本発明の第4の実施の形態に係る不揮発性半導体メモリ装置の第3の実施例の動作を説明するための表である。
【図17】本発明の第4の実施の形態に係る不揮発性半導体メモリ装置の第4の実施例を示す図である。
【図18】図17に示す第4の実施例の動作を説明するための表である。
【図19】本発明の第4の実施の形態に係る不揮発性半導体メモリ装置の第5の実施例を示す図である。
【図20】図19に示す第5の実施例の動作を説明するための表である。
【図21】本発明の第4の実施の形態に係る不揮発性半導体メモリ装置の第6の実施例を示す図である。
【発明を実施するための形態】
【0048】
以下、本発明の実施の形態を添付図面を参照して説明する。
【0049】
[第1の実施の形態]
図1A〜図1Dは、本発明の第1の実施の形態に係る不揮発性半導体メモリ素子の構成を示す図であり、フローティングゲートタイプのEEPROMの構成を示す図である。
【0050】
図1AにEEPROMセルの平面図を示す。図1Bには等価回路図(図1Aに示すメモリセルの動作を説明するための図)、図1Cには図1AのA−A’に沿った断面図、図1DにはB−B’に沿った断面図を示す。
【0051】
このEEPROMセルは、図1Bの等価回路に示すように、トランジスタ(FET)Tr,ドレインD、ソースS、コントロールゲートCG、フローティングゲートFG及びコントロールゲートCGとフローティングゲートFGとの間のキャパシタC(FC)とからなる。
【0052】
構造的には、図1Aにおいて、1は、p型半導体基板Psub上に形成されたn型ウェル(以下n−well)、2はこのn−well上に形成されたn+拡散領域、3はフロー
ティングゲートとなるポリシリコンゲート、4はトランジスタのドレインとなるn+型の拡散層、5はソースとなるn+型の拡散層、6はトランジスタのゲート部、7はメタル配線層と拡散層をつなぐコンタクト、8はドレインにつながるメタル配線、9はソースに繋がるメタル配線、10はフローティングゲートのキャパシタとなるゲート部、11はコントロールゲートとなるメタル配線、12はn+拡散層とメタル配線11を繋げるコンタクト、13は素子分離用のフィールド酸化膜である。
【0053】
次に、このセルの動作を説明する。図2A及び図2Bは、図1Aに示すメモリセルへの書き込み動作、消去動作及び読み出し動作の各端子の電圧関係を表で示している。
【0054】
図2Aを参照して、書き込み時には、コントロールゲートCGの電圧を7V、ドレインDの電圧を5V、ソースSの電圧を0Vに設定する。この状態では、カップリング用のキャパシタC(FC)によって、後述するカップリング比の設定により、フローティングゲートの電圧が約4.2V位になり、トランジスタTrがオンする。
【0055】
このとき、ドレインDの電圧が5Vなので、Trは飽和領域での動作となり過剰電圧が印加されるので、ホットエレクトロンが発生しフローティングゲートに電子が注入される。この状態を書き込み状態とする。このとき、例えば、ドレインDの電圧を0Vとすれば、Trには電流が流れないので、ホットエレクトロンは発生せず、電子はフローティングゲートに注入されない。すなわち選択的に書き込みが行われる。
【0056】
一方、消去時には、コントロールゲートCGの電圧を1〜2V、ドレインDの電圧を7V、ソースSをオープン(open)とする。
【0057】
図3Aは、バンド・バンド間(Band to Band)によるホットホールの発生を示す図であり、コントロールゲートCGの電圧Vcgを0V、ドレインDの電圧Vdを高電圧(Vd=high)、ソースSをオープン(open)とする。まず初めに、ドレインDの近傍にて空乏層の電界集中が起こる。
【0058】
そして、図3Bに示すように、いわゆる高エネルギーによるバンド・バンド間(Band to Band)の電流が流れ、ホールと電子のペアが発生する。高エネルギーを持ったホール(ホットホール)が一部フローティングゲートFGに取り込まれる。バンド・バンド間(Band to Band)のことを、以降、単に「B to B」ともいう。
【0059】
さらに電圧を上げ、フローティングゲートとの間の酸化膜に過電界が印加されると、ファウラーノルトハイム(Fauler-Nordheim)のトンネル電流が流れ、フローティングゲート
FGからドレインDへ電子が放出される。さらに電圧を上げると、ジャンクションブレークダウンが起こり、大電流が基板に流れる。このブレークダウン電圧をVBDとする。
【0060】
このように、フローティングゲートへの書き込み、消去を行うと、フローティングゲート内の電子の数が、増減し、その結果、コントロールゲートとソース間の閾値が変化する。
【0061】
バンド・バンド間(B to B)電流の詳細は、「文献:『フラッシュメモリ技術ハンドブック』、編者:舛岡富士雄、発行所:株式会社サイエンスフォーラム、1993年8月15日第1版第1刷発行。第5章第2節 不揮発性メモリセルにおけるバンド間トンネ
ル現象の解析、P206〜215」を参照。
【0062】
この文献中の図7には、ドレイン電流とドレイン・ゲート間電圧依存性を測定した結果が示されており、ドレイン電圧を上げるに従い、アバランシェブレークダウンが起こる前のドレイン電流の変化の様子が示されている。
【0063】
また、図4は、初期時(Initial)、書き込み時(Program)、消去時(Erase)のコントロー
ルゲート電圧Vgとドレイン電流Idの特性(Vg−Id特性)を示す図である。図4に示すように、このセルは消去し過ぎる(過消去)と、閾値が負になってしまうので、その限界点をErase(Limit)とする。また、過消去により閾値が負になった場合の特性をErase(
Over)に示す。
【0064】
図5は、ファウラーノルトハイムのトンネル電流による消去特性を示している。
消去時間と閾値を示す。トンネル電流による消去特性は電界に依存するので、消去特性は時間tを対数で表現したLog(t)に対しほぼ直線になる。この場合は、消去時間が長すぎると過消去(オーバイレース)になってしまうので、時間の制御が非常に困難である。
【0065】
図6Aには、BtoBによる消去特性を示す。BtoBでは過剰な電子とホールが基板のドレイン近傍に発生するので、フローティングゲートがほぼ中性状態になると、消去特性は飽和してくる。実験では、多少負側で飽和する。但し、多少でも負の閾値になると、このセルはリークが発生し、問題である。この問題を解決するために、消去時、コントロールゲートにバイアス(VCG=1v)を印加して、消去を制御する。このように、コントロールゲートにバイアス電圧を印加することにより、過消去(オーバイレース)した場合にも閾値を正側に維持することができる。
【0066】
図7に、このメモリセルのカップリング系の等価回路を示す。
フローティングゲートの状態が初期状態(中性状態)とすると、この系のトータルチャージはゼロということから、(VCG−VFG)*C(FC)+(Vsub−VFG)*C(FB)+(VD−VFG)*C(FD)+(VS−VFG)*C(FS)=0。C(FC)+C(FB)+C(FD)+C(FS)=CT(トータル)とすると、VFG=VCG*C(FC)/CT+Vsub*C(FB)/CT+VD*C(FD)/CT+VS*C(FS)/CTここで、C(FD)=C(FS)≒0、Vsub=VS=0 とすると、VFG=VCG*C(FG)/{C(FC)+C(FB)}ここで、C(FG)/{C(FC)+C(FB)}=α(カップリング比)とすると、VFG=αVCG となる。通常、α≒0.6に設定する。
【0067】
例えば、中性状態で、VCG=1vとすると、フローティングゲートの電圧VFGは0.6vとなり、等価的にホールが注入された状態になる。従って、この状態で、BtoBの消去を行うと、図6のグラフのように、上へ1vシフトした形となり、消去限界点の閾値に収束させることが出来る。このように、消去時VCGの電圧を最適な正電圧とすることで、任意の閾値に設定でき、過消去を防ぐことが出来る。
【0068】
このメモリセルの動作は図2Aに示されている。書き込みは、CGに7v、ドレインDに5v、ソースSを0vとすると、ホットエレクトロンが発生して、フローティングゲートFGに電子が注入される。
【0069】
消去は、消去後の閾値を設定するために、CGに1〜2vを印加する。ドレインDに7v、ソースSをopenにすると、BtoBのホットホールが発生してフローティングゲートにホールが注入(電子が放出)され、消去される。
【0070】
読み出しは、CGに3v、ドレインに1v、ソースSを0vとする。書き込みされて閾値が3v以上になっていればオフ(“0”)、消去されて閾値が0.5vになっていればオン(“1”)となる。
【0071】
図8は、コントロールゲートに印加される電圧VCGと、フローティングゲートに印加される電圧VFGとの関係を示したものである。図に示すように、コントロールゲートの電圧VCGを増加すると、フローティングゲートの電圧VFGは、それに比例して増加する。
【0072】
以上、本発明の第1の実施の形態として、標準CMOSプロセスを使用するケースとして、図1に示す1層ポリシリコンゲートのメモリ素子を例に説明してきたが、多少のプロセス変更を許すならば、面積の縮小できる2層ポリシリコンゲート構造のメモリ素子を使用しても動作は同じである。
【0073】
図9は、2層ポリシリコンゲート構造のメモリ素子の構成を示す図である。図9に示すように、コントロールゲートCGとフローティングゲートFGをそれぞれポリシリコンで構成した、2層ポリシリコンゲート構造とすることができる。
【0074】
[第2の実施の形態]
以上、本発明の第1の実施の形態として不揮発性半導体メモリ素子(メモリセル)の例について説明したが、次に、本発明の第2の実施の形態として、このメモリセルをマトリックスアレイに組み込んだ場合の不揮発性半導体メモリ装置の実施の形態について説明する。
【0075】
図10は、本発明の第2の実施の形態に係る不揮発性半導体メモリ装置の構成を示す図である。
図10に示すように、メモリセルM11〜Mmnがマトリックス上に配列されてメモリセルアレイを形成する。これらのメモリセルM11〜Mmnは、本発明によるフローティングゲートタイプの不揮発性半導体メモリ素子である。
【0076】
図10において、図示しない行デコーダによりワード線WL1〜WLmが選択され、図示しない列デコーダによりデータ線D1〜Dnが選択される。
【0077】
ワード線WL1にはメモリセルM11、M12〜M1nのコントロールゲートCGが接続される。ワード線WL2には、メモリセルM21、M22〜M2nのコントロールゲートCGが接続される。同様にワード線WLmに、メモリセルMm1、Mm2、〜MmnのコントロールゲートCGが接続される。
【0078】
データ線D1にはメモリセルM11、M21、〜Mm1のドレインDが接続される。データ線D2にはメモリセルM12、M22、〜Mm2のドレインDが接続される。同様に、データ線Dnには、メモリセルM1n、M2n〜MmnのドレインDが接続される。
【0079】
メモリセルM11、M21〜MmnのソースSは共通接続のソース線Sourceに接続される。共通接続のソース線Sourceはソース制御回路200に接続される。ソース制御回路200は、読み出し時と書き込み時においてR/W信号により駆動されるNch(N型チャネル)トランジスタ201と、消去時においてErase信号により駆動されるPch(P型チャネル)トランジスタ202とが直列に接続されて構成されている。
このトランジスタ201とトランジスタ202の接続点がソース線Sourceに接続される。このソース制御回路200では、読み出し時と書き込み時にトランジスタ201によりソース線Sourceを0vにする。また、消去時にトランジスタ202によりソース線Sourceを所望のバイアス電圧Vbにバイアスする。
【0080】
図11Aは、図10に示すメモリセルアレイの動作を説明するための図である。図11Bに示す表は消去をドレイン側で行うメモリの例を示しており、図11Cに示す表は消去をソース側で行うメモリの例を示している。
【0081】
図11Bの表に示すように、ドレイン側で蓄積電荷の消去を行なう場合は、全メモリセルの蓄積電荷を同時に消去する一括消去モードと、選択したワード線に接続されたメモリセルの蓄積電荷のみを消去するページ消去モードと、選択した1個のメモリセルのみの蓄積電荷を消去するビット消去モードとを選択できる。
【0082】
また、図11Cの表に示すように、ソース側で蓄積電荷の消去を行なう場合は、全メモリセルの蓄積電荷を同時に消去する一括消去モードと、選択したワード線に接続されたメモリセルの蓄積電荷のみを消去するページ消去モードとを選択できる。
【0083】
最初に、図11Bに示す表を参照して、ドレイン側で電荷の消去を行う場合を説明する。
一括消去モードでは、ワード線WL1,WL2〜mに対し、メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧として、1vを印加する。データ線D1,D2〜nに対し、ホットホールを発生に必要なバイアス電圧として、7vを印加する。また、共通接続されたソース線Sourceをオープンにするにするか、メモリセルをオフさせるための適当なバイアス電圧として例えば2vを印加する。この状態では全メモリセルが同時に消去される。
【0084】
次に、ページ消去モードでは、ワード線WL1に対し、メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧として、1vを印加する。また、他のワード線WL2〜mに対し、電界を緩和しホットホールの発生を抑止するためのバイアス電圧として、4vを印加する。データ線D1〜Dnには、ホットホールを発生に必要なバイアス電圧として、7vを印加する。共通接続されたソース線Sourceはオープンにするか、或いはメモリセルをオフにするためのバイアス電圧として、4vを印加する。
【0085】
この状態では、ワード線WL1に接続されるメモリセルM11〜M1nは消去されるが、ワーソ線WL2〜WLmに繋がるメモリセルは、ゲート電圧が4vと高いので、ドレインとの電界が弱くなり、BtoBのホットホールが発生し難くなり、消去されない。よって、ワード線WL1に接続されたメモリセルM11〜M1nのみ消去される。
【0086】
ビット消去モードでは、例えば、メモリセルM11のビット消去を行なう場合は、ワード線WL1に1v、ワード線WL2〜mに4v、データ線D1に7v、データ線D2〜Dnをopenあるいはバイアス4vを印加する。また、ソース線Sourceはオープンにするか或いは4vを印加する。この状態では、メモリセルM11のみが消去される。
【0087】
書き込み及び読み出しは、選択されたメモリセル例えばM11が選択される場合は、ワード線WL1とデータ線D1に電圧を印加すれば書き込み或いは読み出しが行われる。
【0088】
次に、図11Cに示す表を参照して、ソース側で電荷の消去を行う場合を説明する。
一括消去モードの場合は、データ線WL1〜WLmに対し、メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧として、1vを印加する。データ線D1〜Dnをオープンにするか、あるいはメモリセルをオフにするためのバイアス電圧として、2vを印加する。また、共通接続されたソース線Sourceに対し、ホットホールを発生に必要なバイアス電圧として、7v印加する。これにより、全てのメモリセルにおいて、蓄積された電荷が消去される。
【0089】
ページ消去モードの場合は、ワード線WL1に対し、メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧として、1vを印加し、他のワード線WL2〜mにバイアス電圧、4vを印加すると、非選択のメモリセルは電界が緩和され消去されず、WL1のセルのみが消去される。書き込み、読み出しは同じ動作である。
【0090】
ソース側での消去のメリットとしては、ホットホールでのダメージがソース側に起こるので、読み出し時のドレイン側には影響されず、信頼性には良好な結果が期待できる。
また、他のメリットとしては、ソース側のみに高電圧が印加されるので、ドレイン側の回路(図示しない列デコーダ等)は、低電圧用のトランジスタで構成できるので、回路特性向上、レイアウト面積削減が期待できる。
【0091】
前述の第1のバイアス電圧は、メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧「1v」が相当する。前述の第2のバイアス電圧は、電界を緩和しホットホールの発生を抑止するためのバイアス電圧「4v」が相当する。
【0092】
また、前述のバイアス電圧Aは、メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧「1v」が相当する。前述のバイアス電圧Bは、ホットホールを発生に必要なバイアス電圧「7v」が相当する。前述のバイアス電圧Cは、メモリセルをオフさせるためのバイアス電圧「2v」が相当する。また、前述のバイアス電圧Dは、電界を緩和しホットホールの発生を抑止するためのバイアス電圧あるいはメモリセルをオフにするためのバイアス電圧「4v」が相当する。
【0093】
[第3の実施の形態]
図12Aは、本発明の第3の実施の形態に係る不揮発性半導体メモリ装置の構成を示す図である。図12Aは、ソース線をドレイン線と並行に設けたメモリセルアレイの例を示している。図12Aに示すメモリセルアレイが、図10に示すメモリセルアレイと構成上異なるのは、ソース線S1〜Sn1をドレイン線D1〜Dnと並行に独立して設けた点であり、他の構成は同様である。
【0094】
図12Aに示すメモリセルアレイでは、ソース線S1にはメモリセルM11〜Mm1のソースSが接続される。ソース線S2にはメモリセルM12〜Mm2のソースSが接続される。同様に、ソース線SnにはメモリセルM1n〜MmnのソースSが接続される。
【0095】
また、図12Bは、図12Aに示すメモリセルアレイの動作モードを表で示したものである。
【0096】
図12Bに示されるように、ソース側で蓄積電荷の消去を行なう場合にも、全メモリセルの蓄積電荷を同時に消去する一括消去モードと、選択したワード線に接続されたメモリセルの蓄積電荷のみを消去するページ消去モードと、選択した1個のメモリセルのみの蓄積電荷を消去するビット消去モードとを選択できる。
【0097】
図12Bの表において、一括消去モードでは、WL1,WL2〜mに1vを印加、D1,D2〜nをopenにし、S1、S2〜nに7Vを印加する。この状態では全メモリセルが同時に消去される。すなわち、全メモリセルはソース側から消去される。
【0098】
次に、ページ消去モードでは、WL1に1v、WL2〜mに4vを印加する。D1〜Dnはopenにし、S1、S2〜nに7Vを印加する。この状態では、WL1に接続されるM11〜M1nは消去されるが、WL2〜WLmに繋がるメモリセルは、ゲート電圧が4vと高いので、ソースとの電界が弱くなり、BtoBのホットホールが発生し難くなり、消去されない。よって、WL1のみ消去される。
【0099】
ビット消去モードでは、例えば、メモリセルM11のビット消去を行なう場合は、WL1に1v、WL2〜mに4v、D1、D2〜Dnをopen、S1に7v、S2〜nをopenにする。この状態では、M11のみが消去される。
【0100】
書き込み及び読み出しは、選択されたメモリセル例えばM11が選択される場合は、WL1とD1に電圧を印加すれば書き込み或いは読み出しがが行われる。
【0101】
以上、本発明の不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置について説明したが、上述した実施の形態では、書き込みについては、ホットエレクトロンによる書き込みを例に説明したが、コントロールゲートCGに例えば10〜15v程度の高電圧を印加して、ファウラーノルトハイムのトンネル電流による書き込みも可能である。但し、トンネル電流による書き込みは、比較的高電圧を必要とする。
【0102】
以上説明したように、従来のEEPROM等では、消去時において、閾値を正側であるように制御しながら、電荷を消去する必要があり、そのために複雑な制御回路を要していた。これに対して、本発明においては、フローティングゲート内の電荷をホットホールにより消去するため、コントロールゲートの電圧を制御するだけでよく、複雑な制御回路を必要としない。
【0103】
[第4の実施の形態]
次に、本発明の第4の実施の形態に係る不揮発性半導体メモリ素子として、第1の実施の形態に係る不揮発性半導体メモリ素子において、消去時のコントロールゲートの電位が負になる場合について説明する。第1の実施の形態に係る不揮発性半導体メモリ素子と重複する説明は割愛する。
【0104】
図2Bを参照して、書き込みは、コントロールゲートCGを3v、ドレインDを9v、ソースSをオープン(open)にすると、ドレイン近傍でバンド・バンド間(Band to Band)によるホットホール(Hot Hole)とホットエレクトロン(Hot Electron)が発生し、ゲート電圧が正電位なので、ホットエレクトロンがフローティングゲート内へ注入され、電荷として蓄積される。
【0105】
このとき、ドレインDを7vにすると、ゲート電圧を3vに上げているので、ホットホール及びホットエレクトロンは発生せず、書き込みは起こらない。この条件を書き込み禁止とする。
【0106】
消去は、コントロールゲートCGを−1v〜0v、ドレインDに7v、ソースSをオープンにすると、ドレイン近傍でバンド間(Band to Band)によるホットホール(Hot Hole)が発生し、フローティングゲート内にホットホールが注入され、蓄積された電荷が消去される。コントロールゲートCGにマイナスのバイアスを印加すると、フローティングゲートの電位が負になるので、さらに消去が起こり易くなる。
【0107】
MOSFETではソースとドレインの構造が対称であるため、ドレインをオープンにしてソース側に電圧を印加するようにしても、同様な書込み、消去動作を行なうことができる。
【0108】
また、読み出しは、コントロールゲートCGに0〜3v、ドレインDに1v、ソースSを0vにすると、書き込みが行われて閾値が3v以上になっている場合は、電流が流れず“0”と判断され、消去が行われて閾値が負、或いは3v以下になっている場合は電流が流れて“1”と判断される。
【0109】
このように、フローティングゲートへの書き込み、消去を行うと、フローティングゲート内の電子の数が、増減し、その結果、コントロールゲートとソース間の閾値が変化する。
【0110】
前述の第1の低電圧は、図2Bのコントロールゲートに印加する電圧「3v」が相当し、第2の低電圧は、図2Bのコントロールゲートに印加する電圧「−1〜0v」が相当する。また、前述の第1の高電圧は、図2Bのコントロールゲートに印加する電圧「9v」が相当し、第2の高電圧は、図2Bのドレインに印加する電圧「7v」が相当する。
【0111】
また、BtoBによる消去特性を示す図6Bにおいて、コントロールゲートの電圧VCGを変化させることにより、閾値を制御することができる。図中の(a)のグラフで示す「VCG=0v」の場合は、閾値を少しだけ負にすることができる。図中の(b)のグラフで示す「VCG=1v」の場合は、閾値を正(例えば、1V)とすることができ、図中の(c)のグラフで示す「VCG=−1v」の場合は、閾値を負(例えば、−1V)とすることができる。このように、コントロールゲートの電圧を制御することにより、閾値を変化させることができる。本発明では、この特性を利用している。
【0112】
例えば、中性状態で、コントロールゲート電圧VCGを1v(VCG=1v)とすると、フローティングゲート電圧VFGは0.6V(VFG=0.6v)となり、等価的にホールが注入された状態になる。従って、この状態で、BtoBの消去を行うと、図6Bの(b)のグラフのように、上へ1vシフトした形となり、正の閾値に収束させることが出来る。また、逆に、コントロールゲート電圧VCGを−1vにすると、図6Bの(c)のグラフのようにグラフは下にシフトし、電子が注入される。このように、消去時にコントロールゲート電圧VCGを最適な電圧とすることで、任意の閾値に設定でき、過消去を防ぐことが出来る。
【0113】
このメモリセルの動作は、図2Bと同じであり、重複した説明は省略する。
【0114】
ここで、コントロールゲートCGに負電圧を印加する方法について説明する。
図13は、本発明の不揮発性半導体メモリ素子に採用されるプロセス構造を示す図である。図13に示すように、P型基板(Psub)上に、不揮発性素子を構成するwell構造(図面右側)と、制御用の回路を構成する高電圧系のトランジスタを構成するwell構造(図面左側)を採用する。
【0115】
不揮発性素子の微細トランジスタは、Psub上に形成されたDeep−Nwell(DNW)内に、例えば不揮発性NMOS素子NV−NMOS(Non-Volatile-N channel M
etal-Oxide-Semiconductor)を作るためのP−well(PW)と不揮発性PMOS素子
NV−PMOSを作るためのN−well(NW)を構成する。
【0116】
NMOSのP−wellにはwell電圧VPWが、PMOSのN−wellにはwell電圧VNWが印加される。また、不揮発性素子のドレイン、ソースにはそれぞれ測定電圧を印加する端子D、Sが接続される。
【0117】
一方、不揮発性素子に高電圧を供給する目的で、20v(ボルト)系のトランジスタが、図左側のように、Psub上に、20v系NMOSを作るための高電圧用P−well(HPW)と、20v系PMOSを作るための高電圧用N−well(HNW)を構成する。
【0118】
NMOSトランジスタのソース、PsubはVssと共通接続する。また、PMOSトランジスタのソース、well(HNW)はVppに接続する。この構造を採用すると、NV−MOS系のwellと20v系のwellを電気的に分離できるので、wellに異なった電圧を印加できる。
【0119】
ここでは、Vss=−2v〜0v,Vpp=3v〜9vとする。なお、この構造自体は、例えばフラッシュメモリのように、消去時にメモリセルのP−wellに正の電圧を印加するような製品には良く用いられる。
【0120】
以上、本発明の実施の形態として、標準CMOSプロセスを使用するケースとして、図1Aに示す1層ポリシリコンゲートのメモリ素子を例に説明してきたが、多少のプロセス変更を許すならば、面積の縮小できる2層ポリシリコンゲート構造のメモリ素子を使用しても動作は同じである。
【実施例1】
【0121】
次に、本発明の不揮発性半導体メモリ素子(メモリセル)の応用例として、本発明の不揮発性半導体メモリ素子をメモリセルとして構成されたメモリセルアレイを備える、不揮発性半導体メモリ装置の例を示す。
【0122】
図14Aは、本発明の不揮発性半導体メモリ装置の第1の実施例を示す図である。図14Aに示す不揮発性半導体メモリ装置は、SRAM100と、本発明の不揮発性半導体メモリ素子を使用した記憶部200とで構成されている。
【0123】
SRAM100はデータを保持するSRAMであり、周知のシングルポートSRAM(SP−SRAM)の回路構成を示している。このSRAM100は、スイッチ用のトランジス101、102と、左側のインバータを構成するトランジスタ111、112、右側のインバータを構成するトランジスタ121、122とで構成される。また、2つのインバータの入力と出力とが互いに接続されて、フリップフロップが構成されている。
【0124】
記憶部200のトランジスタ201、202は、データを転送するトランスファーゲートとなるトランジスタ、トランジスタ(メモリセル)202、204は、本発明のフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)である。
【0125】
そして、SRAM100のインバータ用のトランジスタ111、112のゲートが記憶部200内のトランスファーゲート用のトランジスタ201に接続される。また、SRAM100のインバータ用のトランジスタ121、122のゲートが記憶部200内のトランスファーゲート用のトランジスタ203に接続される。
【0126】
前述の第1の不揮発性半導体メモリ素子は、トランジスタ(メモリセル)202が相当し、第2の不揮発性半導体メモリ素子は、トランジスタ(メモリセル)204が相当する。また、前述の第1のトランスファーゲートはトランジス201が相当し、第2のトランスファーゲートはトランジスタ203が相当する。
【0127】
このメモリの動作を、図14Bにおいて示している。図示はしていないが、このメモリセルの初期設定として、エレクトロンを注入した状態に設定する。このメモリセルにエレクトロンを注入するためには、トランスファーゲートとなるトランジスタ201、203のゲート信号TRFを0v、ゲート信号CGL及びCGRを3v、ソースに9Vを印加する。この状態では、トランジスタ(メモリセル)202、204のフローティングゲートにはエレクトロンが注入される。
図14Bを参照して、書き込みは、トランスファーゲートとなるトランジスタ201、203のゲート信号TRFを0v、ゲート信号CGL(左側セル)を3v、ゲート信号CGR(右側セル)を0〜−2v、ソースSに7vを印加する。左側メモリセル202は電界が緩和され、消去されず、右側メモリセル204は消去される。この状態を書き込みと定義する。
【0128】
一方、消去は、ゲート信号TRFを0v、コントロールゲートCGLを0〜−2v、コントロールゲートCGRを3v、ソースSを7vとすると、左側セル202は消去、右セル204は消去されない。この状態を消去とする。
【0129】
セルデータ転送モードでは、この記憶部200のデータをSRAM100に転送するモードである。転送は、基本的には、電源立上げ時に行われる。トランスファーゲートのゲート信号TRFをVcc印加状態、CGL、CGR及びSを0vとする。ここで、記憶部200に書き込みが行われている場合は、右側メモリセル204が消去されているので、電源Vccが徐々に立ち上がってくると、メモリセル202はオフ、メモリセル204がオンして信号Bitが信号BitBより低い電圧になるので、SRAM100の設定は、結果的にBitが0v、BitBがVccに設定される。
【0130】
一方、記憶部200が消去状態の場合は、電源立上げ時、メモリセル202がオン、メモリセル204はオフしているので、BitがVcc,BitBが0vに設定される。
【0131】
SRAMの読み出しは、トランスファーゲートのゲート信号TRFが0v、ワード線WLが3v(Vcc)となり、信号CGL、CGR、ソースSを0vとする。TRFが0vなので、メモリセル202、204はSRAMから切り離されているので、電源投入後は、このメモリはSRAMと同様に動作する。
【0132】
ここで特徴的なのは、メモリセル202、204は最大9vまでの電圧が印加されるので、中耐圧のMOS、例えば3v系のMOSトランジスタを用いるのが推奨されるが、SRAM100及びスイッチトランジスタ201、202は高い電圧が印加されないので、低電圧MOSトランジスタ、たとえば1v系のMOSで構成できる。従って、微細化に適し
ており、面積的にも微小なメモリが実現できる。
【実施例2】
【0133】
図15Aに、本発明の不揮発性半導体メモリ装置の第2の実施例を示す。図15Aに示す不揮発性半導体メモリ装置が、図14Aに示す不揮発性半導体メモリ装置と構成上異なるのは、図14Aにおいて、ソースSを、左側のメモリセル202用のソースSLと、右側のメモリセル204用のソースSRに分けた点であり、他の構成は図14Aに示す不揮発性半導体メモリ装置と同様である。このため、同一の構成部分には同一の符号を付し、重複する説明は省略する。このような構成とするとことにより、ソースに印加する電圧を独立に設定でき、書き換えが容易になる。
【0134】
前述の第1のソース線SLはソース線SLが相当し、第2のソース線SRはソース線SRが相当する。
【0135】
このメモリの動作を、図15Bにおいて示している。
【0136】
図15Bを参照して、書き込みは、トランスファーゲート用のゲート信号TRFを0v、ワード線WLを0v、ゲート信号CGLを3v、CGRを−2v、ソースSLを9v、ソースSRを7vとする。左のメモリセル202には電子が注入されて閾値が高くなり、右のメモリセル204は消去されて電子が放出され、閾値が低くなる。
【0137】
消去は逆に、トランスファーゲート用のゲート信号TRFを0v、ワード線WLを0v、ゲート信号CGLを−2v、CGRを3v、ソースSLを7v、SRを9vに設定すると、メモリセル202の閾値は低くなり、メモリセル204の閾値は高くなる。この書き込み、消去セルの状態は可逆性があるので、書き込み/消去の繰り返しが容易に実現できる。セルデータ転送、SRAM読み出しモードは図11の実施例と同様である。
【実施例3】
【0138】
図16Aに、本発明の不揮発性半導体メモリ装置の第3の実施例を示す。図16Aに示す不揮発性半導体メモリ装置が、図15Aに示す不揮発性半導体メモリ装置と構成上異なるのは、図15Aにおいて、SRAM100の電源側にスイッチ用トランジスタ131を設けた点であり、他の構成は図15Aに示す不揮発性半導体メモリ装置と同様である。このため、同一の構成部分には同一の符号を付している。また、131のゲートには、SET信号が接続される。
【0139】
このメモリの動作を、図16Bにより示している。
図16Bと、図15Bとの違いは、セルデータ転送の状態である。図16Bの例では、セルデータ転送時、電源Vccは既に立ち上がっている。このとき、ゲート信号TRFをVccにして、ゲート信号SETをVccから徐々に0vにスイッチさせると、電源を立ち上げるのと同様の状態になり、SRAM100のフリップフロップがセルの状態に対応して設定される。
【実施例4】
【0140】
図17に、本発明の不揮発性半導体メモリ装置の第4の実施例を示す。図17は、記憶部500をm個のメモリアレイで構成した実施例である。
【0141】
図17において、300はデータを増幅して出力するメインアンプ、400はセルのデータを増幅する初段のアンプを示している。センスアンプ400は、電流源となるトランジスタ401、402を負荷にして、ゲートを交差させたラッチ回路用のトランジスタ403、404と、センスアンプ400を活性化させるためのトランジスタ405で構成される。
【0142】
トランジスタ405のゲートには、このトランジスタ405をオンにしセンスアンプ400を活性化させるためのセンスエネーブル信号SENが入力される。また、トランジスタ403、404のドレインは信号線SO、SOBを介して、メインアンプ(Main Amp)300に接続される。
【0143】
さらに、トランジスタ403、404のそれぞれのゲートは信号線D、DBにより記憶部500−1〜500−m内のトランスファーゲートに接続される。
【0144】
記憶部500−1〜500−mは、トランスファーゲートとなるトランジス501、503と、本発明による不揮発性半導体メモリ素子であるメモリセル502、504とで構成される。
【0145】
記憶部500−1のトランスファーゲート用のトランジス501、503のゲートには、セルデータをセンスアンプ400にトランスファーするときに選択する信号SEL1が接続される。メモリセル502及び504のゲートにはそれぞれゲート信号CG1、CG1Bが接続される。また、メモリセル502のソースは信号線Sに接続され、メモリセル504のソースは信号線SBに接続される。
【0146】
また、同様にして、記憶部500−2には、信号線SEL2、CG2、CG2Bが接続され、ソースはそれぞれ信号線S及びSBに接続される。同様にして、記憶部500−mには、信号線SELm、CGm、CGmBが接続され、ソースはそれぞれ信号線S及びSBに接続される。
【0147】
前述のセンスアンプはセンスアンプ400が相当し、前述の第1の不揮発性半導体メモリ素子は、トランジスタ(メモリセル)502が相当し、第2の不揮発性半導体メモリ素子は、トランジスタ(メモリセル)504が相当する。また、前述の第1のトランスファーゲートはトランジス501が相当し、第2のトランスファーゲートはトランジスタ503が相当する。また、前述の第1のソース線はソース線Sが相当し、第2のソース線SBはソース線SBが相当する。また、前述の第1のコントロールゲート線CGnはコントロールゲート線CG1〜CGmが相当し、第2のコントロールゲート線CGnBはコントロールゲート線CG1B〜CGmBが相当する。
【0148】
このメモリアレイの動作を、図18に示す。なお、図18では、記憶部500−1のメモリセルの動作を例として示している。
【0149】
図18を参照して、書き込みは、トランスファーゲートのゲート信号SEL1を0v、コントロールゲート信号CG1を2v、コントロールゲート信号CG1Bを−2v、ソースSを9v、ソースSBを7vに設定する。
【0150】
この書込み状態では、不揮発性半導体メモリ素子(メモリセル)502にはフローティングゲート内に電子が注入され、閾値が高くなるためoff状態となる。また、メモリセル504は、ホールが注入されるため、閾値が下がり、on状態となる。このとき、トランスファーゲートのゲート信号SEL1は0vでトランジスタ501、503はオフしているので、信号線D、DBのレベルは確定しておらず、センスアンプ400はまだ活性化する必要がないので、信号SENは0vである。当然、センスアンプの出力SO、SOBも確定していない。
【0151】
消去は、トランスファーゲートのゲート信号SEL1を0v、ゲート信号CG1を−2v、ゲート信号CG1Bを2v、ソースSを7v、ソースSBを9vに設定すると、メモリセル502は、フローティングゲート内にホールが注入されるため、閾値が下がり、on状態となる。また、不揮発性半導体メモリ素子(メモリセル)504は、電子が注入され、閾値が高くなるためオフ状態となる。
【0152】
ここで、ソースS、ソースSBは選択された記憶部以外にも共通接続されている、すなわち、500−1が選択されている場合、500−2〜500−mのゲート信号CG1、CG1Bは、4V程度に高く設定して、メモリ素子に書き込み、消去を禁止する。
【0153】
次に、このメモリ素子を読み出す。
“0”を読み出す場合、トランスファーゲートのゲート信号SEL1をH(High)として501、503をオンさせ、ゲート信号CG1、CG1Bを0v或いは1v程度に設定する。ソースS、SBは0vとする。502の閾値は高く、オフしており、504の閾値は低くオンしているので、信号線Dは“1”に、信号線DBは“0”になる。ここで、センスアンプ400を活性化するためにゲート信号SENをHにすると、信号線D、DBのレベルをセンスアンプ400が感知して増幅し、信号線SO、SOBのレベルが“0”及び“1”に確定する。この信号を、メインアンプ300で増幅して出力OUTを出力する。“1”読み出しの場合は、データが逆であること以外は、動作は同様である。
【実施例5】
【0154】
図19に、本発明の不揮発性半導体メモリ装置の第5の実施例を示す。図19は、不揮発性半導体メモリ装置のメモリセルアレイを、1列にm個の記憶部700−1〜700−mを配列して構成した実施例である。
【0155】
図19に示す不揮発性半導体メモリ装置において、メインアンプ300、センスアンプ400は図14に示す例と同様であり、同一の構成部分には同一の符号を付し、重複する説明は省略する。
【0156】
図19に示す不揮発性半導体メモリ装置において、図示しない列デコーダより列選択信号COLiがトランジス601、602で構成されるトランスファーゲート部に出力される。iは1≦i≦nである。このトランジスタ601、602はカラムのトランスファーゲートとなるトランジスタであり、ゲートに列選択信号COLiが接続され、この列選択信号COLiにより選択される列セレクタゲートとなる。
【0157】
記憶部700−1は、本発明による不揮発性半導体メモリ素子であるメモリセル701と702で構成される。メモリセル701のゲートには図示しない行デコーダより出力されるワード線WL1が接続され、メモリセル702には同じく図示しない行デコーダより出力されるワード線WL1Bが接続される。また、メモリセル701のソースは信号線Sに接続され、メモリセル702のソースは信号線SBに接続される。また、メモリセル701のドレインは共通データ線Dを通してトランスファーゲート部のトランジス601に接続され、メモリセル702のドレインは共通データ線DBを通してトランスファーゲート部のトランジス602に接続される。
【0158】
また、同様にして、記憶部700−2内の各メモリセルには、ワード線WL2、WL2Bが接続され、各メモリセルのソースはそれぞれソース線S及びSBに接続される。同様にして、記憶部500−mには、ワード線WLm、WLmBが接続され、ソースはそれぞれソース線S及びSBに接続される。
【0159】
前述のセンスアンプはセンスアンプ400が相当し、前述の第1の不揮発性半導体メモリ素子は、トランジスタ(メモリセル)701が相当し、第2の不揮発性半導体メモリ素子は、トランジスタ(メモリセル)702が相当する。また、前述のトランスファーゲート部はトランジス601、602が相当する。また、前述のトランスファーゲート部の第1のトランスファーゲートはトランジス601が相当し、第2のトランスファーゲートはトランジスタ602が相当する。また、前述の第1のソース線Sはソース線Sが相当し、前述の第2のソース線SBはソース線SBが相当する。また、前述の第1のワード線WLnはワード線WL1〜WLnが相当し、前述の第2のワード線WLnBはワード線WL1B〜WLnBが相当する。また、前述の第1のデータ線Dは共通データ線Dが相当し、前述の第2のデータ線は共通データ線DBが相当する。
【0160】
このメモリアレイの動作を、図20に示す。図20においては、記憶部700−1のメモリセルの動作を例として示している。
【0161】
図20を参照して、書き込みは列選択信号COLiを0vとしてトランスファーゲートのトランジスタ601、602をオフさせ、ワード線WL1を2v、ワード線WL1Bを−2v、ソースSを9v、ソースSBを7vに設定する。メモリセル701はホットエレクトロンによる電子注入が起こり、702にはホットホールによるホール注入が起こる。
【0162】
消去は、逆に、ワード線WL1に−2v、ワード線WL1Bを2v、ソースSを7v、ソースSBを9vとすると、702にはホールが、704には電子が注入される。なお、記憶部700−2〜700−mには書き込み、消去が起こらないように、ワード線WL1、WLBには例えば4vを印加して置く。
【0163】
読み出し時は、選択されたワード線WL1、WL1Bに2v、非選択ワード線には−2v、を印加する。選択されたカラムCOLiが選択されてH(オン)になると、“0”読み出しの場合は、信号線Dが“1”、信号線DBが“0”となり、ここでセンスアンプ400中のトランジスタ405のゲート信号SENがH(オン)となり、センスアンプ400の信号が確定して、信号線SOが“0”、信号線SOBが“1”となる。“1”データの読み出しも同様である。
【実施例6】
【0164】
図21に、本発明の不揮発性半導体メモリ装置の第6の実施例を示す。図21は、図19に示すメモリセルを、具体的に列方向にもn個配置した例を示したものである。
【0165】
図21に示す例では、記憶部701−11から700−mnで示すm×n個の記憶部が配置され、行方向をワード線WL1〜WLm、およびワード線WL1B〜WLmBで選択し、列方向を列選択信号SEL1〜SELnで選択する。メインアンプ300とセンスアンプ400の動作は、図19で説明した動作と同様である。また、書込み、消去、読み出しの動作も同様である。
【0166】
以上、本発明の実施の形態について説明したが、本発明の不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【産業上の利用可能性】
【0167】
本発明によれば、不揮発性半導体メモリ装置のメモリセル内の蓄積電荷を消去する場合に、複雑な制御回路を使用することなくメモリセルの閾値を正側であるように制御でき、また、標準CMOSプロセスにより製造することができる、不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置を提供することができる。さらに、不揮発性半導体メモリ装置を構成する不揮発性半導体メモリ素子(メモリセル)のフローティングゲートへの電荷の蓄積と消去を容易に行え、またフローティングゲートに蓄積された電荷を消去する場合にメモリセルの閾値を容易に制御でき、また、1層ポリシリコンのフローティングゲートを用いて製造することができる、不揮発性半導体メモリ素子、およびこの不揮発性半導体メモリ素子を備える不揮発性半導体メモリ装置を提供することができる。
【符号の説明】
【0168】
1・・・p型半導体基板に形成されたn型ウェル、2・・・n+拡散領域、3・・・フローティングゲート、4・・・ドレイン(n+型の拡散層)、5・・・ソース(n+型の拡散層)、6・・・トランジスタのゲート、11・・・コントロールゲート、Psub・・・p型半導体基板、CG・・・コントロールゲート、FG・・・フローティングゲート、D・・・ドレイン、S・・・ソース、C(FC)・・・コントロールゲートCGとフローティングゲートFGとの間のキャパシタ、Tr・・・トランジスタ(FET)、100・・・メモリセルアレイ、200・・・ソース制御回路、201・・・Nchトランジスタ、202・・・Pchトランジスタ
【特許請求の範囲】
【請求項1】
半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子であって、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ドレインに第1の高電圧を印加するか、または、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ドレインに第2の高電圧を印加するか、または、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去する不揮発性半導体メモリ素子。
【請求項2】
前記第1の高電圧のほうが第2の高電圧より高く、前記第1の低電圧のほうが第2の低電圧より高い(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)請求項1に記載の不揮発性半導体メモリ素子。
【請求項3】
前記第2の低電圧は負であり、前記フローティングゲートに蓄積された電荷を消去する際に、前記コントロールゲートに負の電圧を印加することにより、前記コントロールゲートとソースとの間で負の閾値を持つように制御する請求項1または請求項2に記載の不揮発性半導体メモリ素子。
【請求項4】
前記不揮発性半導体メモリ素子は1層ポリシリコン構造のフローティングゲートを有する請求項1または請求項2に記載の不揮発性半導体メモリ素子。
【請求項5】
半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子を、複数配列して構成される不揮発性半導体メモリ装置であって、
前記不揮発性半導体メモリ素子は、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)、
さらに、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で所定の閾値を持つように、前記コントロールゲートに所定の値の前記第2の低電圧を印加する不揮発性半導体メモリ装置。
【請求項6】
第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを備える不揮発性半導体メモリ装置であって、
前記第1および第2の不揮発性半導体メモリ素子は、
半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成され、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)、
また、前記第1の不揮発性半導体メモリ素子のソースと第2の不揮発性半導体メモリ素子のソースとが共通接続され、
前記第1の不揮発性半導体メモリ素子のドレインと第1のトランスファーゲートとが接続され、前記第2の不揮発性半導体メモリ素子のドレインと第2のトランスファーゲートと接続され、
前記第1および第2の不揮発性半導体メモリ素子のデータを読み出す際には、前記第1の不揮発性半導体メモリ素子のコントロールゲートと、前記第2の不揮発性半導体メモリ素子のコントロールゲートのそれぞれに所定のゲート電圧を印加すると共に、前記第1および第2の不揮発性半導体メモリ素子のドレインからの出力信号を前記トランスファーゲートをオンにして読み出す不揮発性半導体メモリ装置。
【請求項7】
前記不揮発性半導体メモリ装置は、フリップフロップ回路により信号を保持するSRAM(Static Random Access Memory)を備えており、
前記第1および第2の不揮発性半導体メモリ素子からの出力信号を前記トランスファーゲートを介して前記フリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持するように構成される請求項6に記載の不揮発性半導体メモリ装置。
【請求項8】
第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを備える不揮発性半導体メモリ装置であって、
前記第1および第2の不揮発性半導体メモリ素子は、
半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成され、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)、
前記第1の不揮発性半導体メモリ素子のソースは第1のソース線SLに接続され、第2の不揮発性半導体メモリ素子のソースは第2のソース線SRに接続され、
前記第1の不揮発性半導体メモリ素子のドレインと第1のトランスファーゲートとが接続され、前記第2の不揮発性半導体メモリ素子のドレインと第2のトランスファーゲートとが接続され、
前記第1および第2の不揮発性半導体メモリ素子のデータを読み出す際には、前記第1の不揮発性半導体メモリ素子のコントロールゲートと、前記第2の不揮発性半導体メモリ素子のコントロールゲートのそれぞれに所定のゲート電圧を印加すると共に、前記第1および第2の不揮発性半導体メモリ素子のドレインからの出力信号を前記トランスファーゲートをオンにして読み出す不揮発性半導体メモリ装置。
【請求項9】
前記不揮発性半導体メモリ装置は、フリップフロップ回路により信号を保持するSRAM(Static Random Access Memory)を備えており、
前記第1および第2の不揮発性半導体メモリ素子からの出力信号を前記トランスファーゲートを介して前記フリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持する請求項8に記載の不揮発性半導体メモリ装置。
【請求項10】
前記SRAM中のフリップフロップ回路への電源供給線は電源スイッチ用トランジスタを介して電源と接続されており、前記電源スイッチ用トランジスタのオン・オフを制御して前記フリップフロップ回路に電源を印加する請求項9に記載の不揮発性半導体メモリ装置。
【請求項11】
第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを含む記憶部が複数個配列され、選択された記憶部中の前記第1および第2の不揮発性半導体メモリ素子からの出力信号を入力し、前記入力信号を増幅するセンスアンプを備える不揮発性半導体メモリ装置であって、
前記第1および第2の不揮発性半導体メモリ素子は、
半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成され、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)、
また、前記各記憶部中において前記第1の不揮発性半導体メモリ素子とドレインと第1のトランスファーゲートとが接続され、前記第2の不揮発性半導体メモリ素子のドレインと第2のトランスファーゲートと接続され、
各記憶部中の前記第1の不揮発性半導体メモリ素子のソースは第1のソース線Sに共通接続され、第2の不揮発性半導体メモリ素子のソースは第2のソース線SBに共通接続され、
また、前記センスアンプは、一対のトランジスタのそれぞれのゲートを相手方のドレインに接続したラッチ回路を備えており、
前記各記憶部中の第1のトランスファーゲートの出力は前記センスアンプのラッチ回路の一方のトランジスのゲートに共通接続され、第2のトランスファーゲートの出力は前記センスアンプのラッチ回路の他方のトランジスのゲートに共通接続され、
前記各記憶部億部中の第1の不揮発性半導体メモリ素子のゲートは第1のコントロールゲート線CGnに接続され、前記第2の不揮発性半導体メモリ素子のゲートは第2のコントロールゲート線CGnBに接続され、
前記複数の記憶部から所望の記憶部を選択する際には、所望の記憶部中のトランスファーゲートをオンにすると共に、この記憶部に対応する第1および第2のコントロールゲート線CGn、CGnBを活性化することにより、前記第1および第2の不揮発性半導体メモリ素子からの出力信号を前記トランスファーゲートを介して前記センスアンプ中のラッチ回路に転送する不揮発性半導体メモリ装置。
【請求項12】
第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを備える不揮発性半導体メモリ装置であって、
前記第1の不揮発性半導体メモリ素子および第2の不揮発性半導体メモリ素子は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成され、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)、
前記第1の不揮発性半導体メモリ素子のソースは第1のソース線Sに接続され、第2の不揮発性半導体メモリ素子のソースは第2のソース線SBに接続され、
前記第1の不揮発性半導体メモリ素子のゲートは第1のワード線WLnに接続され、前記第2の不揮発性半導体メモリ素子のゲートは第2のワード線WLnBに接続され、
前記第1の不揮発性半導体メモリ素子のドレインは第1のデータ線Dに接続され、前記第2の不揮発性半導体メモリ素子のドレインは第2のデータ線DBに接続される不揮発性半導体メモリ装置。
【請求項13】
第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを含む記憶部が複数配列され、選択された記憶部中の前記第1および第2の不揮発性半導体メモリ素子からの出力信号を列選択信号で駆動されるトランスファーゲート部を介して入力し、前記入力信号を増幅するセンスアンプを備える不揮発性半導体メモリ装置であって、
前記第1および第2の不揮発性半導体メモリ素子は、
半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成され、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)、
また、前記各記憶部中の第1の不揮発性半導体メモリ素子のソースは第1のソース線Sに共通接続され、第2の不揮発性半導体メモリ素子のソースは第2のソース線SBに共通接続され、
さらに前記各記憶部中の第1の不揮発性半導体メモリ素子のドレインは前記トランスファーゲート部の第1のトランスファーゲートに共通接続され、前記第2の不揮発性半導体メモリ素子のドレインは前記トランスファーゲート部の第2のトランスファーゲートに共通接続され、
前記各記憶部中の第1の不揮発性半導体メモリ素子のゲートは前記不揮発性半導体メモリ素子を選択するための第1のワード線WLnに接続され、前記第2の不揮発性半導体メモリ素子のゲートは前記不揮発性半導体メモリ素子を選択するための第2のワード線WLnBに接続され、
前記複数の記憶部から所望の記憶部を選択する際に、選択する記憶部における前記第1のワード線WLnおよび第2のワード線WLnBを活性化すると共に、前記第1および第2のトランスファーゲートをオンにすることにより、この記憶部の第1および第2の不揮発性半導体メモリ素子からの出力信号を前記センスアンプに転送する不揮発性半導体メモリ装置。
【請求項1】
半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子であって、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ドレインに第1の高電圧を印加するか、または、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ドレインに第2の高電圧を印加するか、または、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去する不揮発性半導体メモリ素子。
【請求項2】
前記第1の高電圧のほうが第2の高電圧より高く、前記第1の低電圧のほうが第2の低電圧より高い(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)請求項1に記載の不揮発性半導体メモリ素子。
【請求項3】
前記第2の低電圧は負であり、前記フローティングゲートに蓄積された電荷を消去する際に、前記コントロールゲートに負の電圧を印加することにより、前記コントロールゲートとソースとの間で負の閾値を持つように制御する請求項1または請求項2に記載の不揮発性半導体メモリ素子。
【請求項4】
前記不揮発性半導体メモリ素子は1層ポリシリコン構造のフローティングゲートを有する請求項1または請求項2に記載の不揮発性半導体メモリ素子。
【請求項5】
半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子を、複数配列して構成される不揮発性半導体メモリ装置であって、
前記不揮発性半導体メモリ素子は、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)、
さらに、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で所定の閾値を持つように、前記コントロールゲートに所定の値の前記第2の低電圧を印加する不揮発性半導体メモリ装置。
【請求項6】
第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを備える不揮発性半導体メモリ装置であって、
前記第1および第2の不揮発性半導体メモリ素子は、
半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成され、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)、
また、前記第1の不揮発性半導体メモリ素子のソースと第2の不揮発性半導体メモリ素子のソースとが共通接続され、
前記第1の不揮発性半導体メモリ素子のドレインと第1のトランスファーゲートとが接続され、前記第2の不揮発性半導体メモリ素子のドレインと第2のトランスファーゲートと接続され、
前記第1および第2の不揮発性半導体メモリ素子のデータを読み出す際には、前記第1の不揮発性半導体メモリ素子のコントロールゲートと、前記第2の不揮発性半導体メモリ素子のコントロールゲートのそれぞれに所定のゲート電圧を印加すると共に、前記第1および第2の不揮発性半導体メモリ素子のドレインからの出力信号を前記トランスファーゲートをオンにして読み出す不揮発性半導体メモリ装置。
【請求項7】
前記不揮発性半導体メモリ装置は、フリップフロップ回路により信号を保持するSRAM(Static Random Access Memory)を備えており、
前記第1および第2の不揮発性半導体メモリ素子からの出力信号を前記トランスファーゲートを介して前記フリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持するように構成される請求項6に記載の不揮発性半導体メモリ装置。
【請求項8】
第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを備える不揮発性半導体メモリ装置であって、
前記第1および第2の不揮発性半導体メモリ素子は、
半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成され、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)、
前記第1の不揮発性半導体メモリ素子のソースは第1のソース線SLに接続され、第2の不揮発性半導体メモリ素子のソースは第2のソース線SRに接続され、
前記第1の不揮発性半導体メモリ素子のドレインと第1のトランスファーゲートとが接続され、前記第2の不揮発性半導体メモリ素子のドレインと第2のトランスファーゲートとが接続され、
前記第1および第2の不揮発性半導体メモリ素子のデータを読み出す際には、前記第1の不揮発性半導体メモリ素子のコントロールゲートと、前記第2の不揮発性半導体メモリ素子のコントロールゲートのそれぞれに所定のゲート電圧を印加すると共に、前記第1および第2の不揮発性半導体メモリ素子のドレインからの出力信号を前記トランスファーゲートをオンにして読み出す不揮発性半導体メモリ装置。
【請求項9】
前記不揮発性半導体メモリ装置は、フリップフロップ回路により信号を保持するSRAM(Static Random Access Memory)を備えており、
前記第1および第2の不揮発性半導体メモリ素子からの出力信号を前記トランスファーゲートを介して前記フリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持する請求項8に記載の不揮発性半導体メモリ装置。
【請求項10】
前記SRAM中のフリップフロップ回路への電源供給線は電源スイッチ用トランジスタを介して電源と接続されており、前記電源スイッチ用トランジスタのオン・オフを制御して前記フリップフロップ回路に電源を印加する請求項9に記載の不揮発性半導体メモリ装置。
【請求項11】
第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを含む記憶部が複数個配列され、選択された記憶部中の前記第1および第2の不揮発性半導体メモリ素子からの出力信号を入力し、前記入力信号を増幅するセンスアンプを備える不揮発性半導体メモリ装置であって、
前記第1および第2の不揮発性半導体メモリ素子は、
半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成され、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)、
また、前記各記憶部中において前記第1の不揮発性半導体メモリ素子とドレインと第1のトランスファーゲートとが接続され、前記第2の不揮発性半導体メモリ素子のドレインと第2のトランスファーゲートと接続され、
各記憶部中の前記第1の不揮発性半導体メモリ素子のソースは第1のソース線Sに共通接続され、第2の不揮発性半導体メモリ素子のソースは第2のソース線SBに共通接続され、
また、前記センスアンプは、一対のトランジスタのそれぞれのゲートを相手方のドレインに接続したラッチ回路を備えており、
前記各記憶部中の第1のトランスファーゲートの出力は前記センスアンプのラッチ回路の一方のトランジスのゲートに共通接続され、第2のトランスファーゲートの出力は前記センスアンプのラッチ回路の他方のトランジスのゲートに共通接続され、
前記各記憶部億部中の第1の不揮発性半導体メモリ素子のゲートは第1のコントロールゲート線CGnに接続され、前記第2の不揮発性半導体メモリ素子のゲートは第2のコントロールゲート線CGnBに接続され、
前記複数の記憶部から所望の記憶部を選択する際には、所望の記憶部中のトランスファーゲートをオンにすると共に、この記憶部に対応する第1および第2のコントロールゲート線CGn、CGnBを活性化することにより、前記第1および第2の不揮発性半導体メモリ素子からの出力信号を前記トランスファーゲートを介して前記センスアンプ中のラッチ回路に転送する不揮発性半導体メモリ装置。
【請求項12】
第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを備える不揮発性半導体メモリ装置であって、
前記第1の不揮発性半導体メモリ素子および第2の不揮発性半導体メモリ素子は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成され、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)、
前記第1の不揮発性半導体メモリ素子のソースは第1のソース線Sに接続され、第2の不揮発性半導体メモリ素子のソースは第2のソース線SBに接続され、
前記第1の不揮発性半導体メモリ素子のゲートは第1のワード線WLnに接続され、前記第2の不揮発性半導体メモリ素子のゲートは第2のワード線WLnBに接続され、
前記第1の不揮発性半導体メモリ素子のドレインは第1のデータ線Dに接続され、前記第2の不揮発性半導体メモリ素子のドレインは第2のデータ線DBに接続される不揮発性半導体メモリ装置。
【請求項13】
第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを含む記憶部が複数配列され、選択された記憶部中の前記第1および第2の不揮発性半導体メモリ素子からの出力信号を列選択信号で駆動されるトランスファーゲート部を介して入力し、前記入力信号を増幅するセンスアンプを備える不揮発性半導体メモリ装置であって、
前記第1および第2の不揮発性半導体メモリ素子は、
半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成され、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)、
また、前記各記憶部中の第1の不揮発性半導体メモリ素子のソースは第1のソース線Sに共通接続され、第2の不揮発性半導体メモリ素子のソースは第2のソース線SBに共通接続され、
さらに前記各記憶部中の第1の不揮発性半導体メモリ素子のドレインは前記トランスファーゲート部の第1のトランスファーゲートに共通接続され、前記第2の不揮発性半導体メモリ素子のドレインは前記トランスファーゲート部の第2のトランスファーゲートに共通接続され、
前記各記憶部中の第1の不揮発性半導体メモリ素子のゲートは前記不揮発性半導体メモリ素子を選択するための第1のワード線WLnに接続され、前記第2の不揮発性半導体メモリ素子のゲートは前記不揮発性半導体メモリ素子を選択するための第2のワード線WLnBに接続され、
前記複数の記憶部から所望の記憶部を選択する際に、選択する記憶部における前記第1のワード線WLnおよび第2のワード線WLnBを活性化すると共に、前記第1および第2のトランスファーゲートをオンにすることにより、この記憶部の第1および第2の不揮発性半導体メモリ素子からの出力信号を前記センスアンプに転送する不揮発性半導体メモリ装置。
【図1A】
【図1B】
【図1C】
【図1D】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5】
【図6A】
【図6B】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図13】
【図14A】
【図14B】
【図15A】
【図15B】
【図16A】
【図16B】
【図17】
【図18】
【図19】
【図20】
【図21】
【図1B】
【図1C】
【図1D】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5】
【図6A】
【図6B】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図13】
【図14A】
【図14B】
【図15A】
【図15B】
【図16A】
【図16B】
【図17】
【図18】
【図19】
【図20】
【図21】
【公開番号】特開2013−109824(P2013−109824A)
【公開日】平成25年6月6日(2013.6.6)
【国際特許分類】
【出願番号】特願2013−4602(P2013−4602)
【出願日】平成25年1月15日(2013.1.15)
【分割の表示】特願2009−544747(P2009−544747)の分割
【原出願日】平成20年12月5日(2008.12.5)
【出願人】(000003193)凸版印刷株式会社 (10,630)
【Fターム(参考)】
【公開日】平成25年6月6日(2013.6.6)
【国際特許分類】
【出願日】平成25年1月15日(2013.1.15)
【分割の表示】特願2009−544747(P2009−544747)の分割
【原出願日】平成20年12月5日(2008.12.5)
【出願人】(000003193)凸版印刷株式会社 (10,630)
【Fターム(参考)】
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