不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
【課題】制御ゲート電極および浮遊ゲート電極を備えた構成において、制御ゲート電極を構成する多結晶シリコンの空乏化を抑制できるようにした不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された複数の浮遊ゲート電極と、複数の浮遊ゲート電極上に形成された電極間絶縁膜と、電極間絶縁膜上に形成されたワード線と、を備える。ワード線は、不純物がドープされた多結晶シリコンを含む下層および上層を分断し且つ複数の浮遊ゲート電極間に一部が位置する分断層を介在して形成され、ワード線は、その下層の高さが上層の高さよりも低い。
【解決手段】不揮発性半導体記憶装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された複数の浮遊ゲート電極と、複数の浮遊ゲート電極上に形成された電極間絶縁膜と、電極間絶縁膜上に形成されたワード線と、を備える。ワード線は、不純物がドープされた多結晶シリコンを含む下層および上層を分断し且つ複数の浮遊ゲート電極間に一部が位置する分断層を介在して形成され、ワード線は、その下層の高さが上層の高さよりも低い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
例えばＮＡＮＤ型のフラッシュメモリ装置のような不揮発性半導体記憶装置は、制御ゲート電極と半導体基板の間に浮遊ゲート電極を設け、制御ゲート電極に所定電圧を印加することで浮遊ゲート電極に電荷を蓄積する。これにより浮遊ゲート電極に情報を保持する。浮遊ゲート電極は、層間絶縁膜を介して隣接する他の浮遊ゲート電極と対向しており、浮遊ゲート電極と半導体基板の間にはトンネル酸化膜となるシリコン熱酸化膜が設けられている。
【０００３】
これらの制御ゲート電極および浮遊ゲート電極は、その材料としてリン（Ｐ）などの不純物を含む多結晶シリコンが用いられる。このような不揮発性半導体記憶装置は、素子の微細化の要求に伴い、制御ゲート電極および浮遊ゲート電極の幅寸法を細くすることが望まれており、対向する浮遊ゲート間の距離も狭くすることが望まれている。
【０００４】
このような微細化の要求に伴い、多結晶シリコンの空乏化の影響が大きくなってきている。この空乏化の原因は、制御ゲート電極および浮遊ゲート電極のアスペクト比の増加に伴い、多結晶シリコンの体積に対するゲート電極の表面積の割合が増加することが一因として挙げられる。
【０００５】
ゲート電極の表面積が増加すると、多結晶シリコンに添加されたリン（Ｐ）などの不純物の放出度が増加し、当該多結晶シリコン中の自由キャリア数が減少し、空乏化が生じると考えられる。このような空乏化の影響が大きくなると、書込時に浮遊ゲート電極にかかる電圧が減少してしまい、書込不良を生じる虞がある。このような空乏化問題に対処するため、多結晶シリコンの不純物活性化率を保持する技術が提供されている。しかしながら、微細化の要求を考慮すれば、空乏化対策として十分とは言えない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２４４１０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、制御ゲート電極および浮遊ゲート電極を備えた構成において、制御ゲート電極を構成する多結晶シリコンの空乏化を抑制できるようにした不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
一実施形態に係る不揮発性半導体記憶装置の製造方法は以下を含む。半導体基板上にゲート絶縁膜を形成する。ゲート絶縁膜上に複数の浮遊ゲート電極を形成する。複数の浮遊ゲート電極上に電極間絶縁膜を形成する。不純物がドープされた多結晶シリコンを含むワード線を電極間絶縁膜上に形成するときに、ワード線の下層と上層の間を分断し且つ複数の浮遊ゲート電極間に一部が存在するよう酸素または窒素を含有した分断層を形成する。
【０００９】
このワード線を堆積するときには、ワード線の下層をその一部の上面が複数の浮遊ゲート電極間に位置するように堆積する。分断層について酸素を含有して形成するときにはシリコンを堆積する途中に雰囲気を酸素（Ｏ２）雰囲気に置換して形成する。分断層について窒素を含有して形成するときにはシリコンを堆積する途中に雰囲気を窒素（Ｎ２）雰囲気に置換して形成する。そして分断層上にワード線の下層の高さよりも高くワード線の上層を形成する。
【００１０】
一実施形態に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された複数の浮遊ゲート電極と、複数の浮遊ゲート電極上に形成された電極間絶縁膜と、電極間絶縁膜上に形成されたワード線と、を備える。ワード線は、不純物がドープされた多結晶シリコンを含む下層および上層を分断し且つ複数の浮遊ゲート電極間に一部が存在する分断層を介在して形成されている。ワード線は、その下層の高さが上層の高さよりも低い。
【図面の簡単な説明】
【００１１】
【図１】一実施形態について不揮発性半導体記憶装置の電気的構成の一部を示す等価回路図
【図２】不揮発性半導体記憶装置のレイアウト構成の一部を示す平面図
【図３】（ａ）図２の３Ａ−３Ａ線に沿って模式的に示す縦断面図、（ｂ）図２の３Ｂ−３Ｂ線に沿って模式的に示す縦断面図
【図４】（ａ）図２の３Ａ−３Ａ線に沿って示す製造工程の一段階における模式的な縦断面図、（ｂ）図２の３Ｂ−３Ｂ線に沿って示す製造工程の一段階における模式的な縦断面図（その１）
【図５】（ａ）図２の３Ａ−３Ａ線に沿って示す製造工程の一段階における模式的な縦断面図、（ｂ）図２の３Ｂ−３Ｂ線に沿って示す製造工程の一段階における模式的な縦断面図（その２）
【図６】（ａ）図２の３Ａ−３Ａ線に沿って示す製造工程の一段階における模式的な縦断面図、（ｂ）図２の３Ｂ−３Ｂ線に沿って示す製造工程の一段階における模式的な縦断面図（その３）
【図７】（ａ）図２の３Ａ−３Ａ線に沿って示す製造工程の一段階における模式的な縦断面図、（ｂ）図２の３Ｂ−３Ｂ線に沿って示す製造工程の一段階における模式的な縦断面図（その４）
【図８】（ａ）図２の３Ａ−３Ａ線に沿って示す製造工程の一段階における模式的な縦断面図、（ｂ）図２の３Ｂ−３Ｂ線に沿って示す製造工程の一段階における模式的な縦断面図（その５）
【図９】（ａ）図２の３Ａ−３Ａ線に沿って示す製造工程の一段階における模式的な縦断面図、（ｂ）図２の３Ｂ−３Ｂ線に沿って示す製造工程の一段階における模式的な縦断面図（その６）
【図１０】（ａ）図２の３Ａ−３Ａ線に沿って示す製造工程の一段階における模式的な縦断面図、（ｂ）図２の３Ｂ−３Ｂ線に沿って示す製造工程の一段階における模式的な縦断面図（その７）
【図１１】（ａ）図２の３Ａ−３Ａ線に沿って示す製造工程の一段階における模式的な縦断面図、（ｂ）図２の３Ｂ−３Ｂ線に沿って示す製造工程の一段階における模式的な縦断面図（その８）
【図１２】（ａ）図２の３Ａ−３Ａ線に沿って示す製造工程の一段階における模式的な縦断面図、（ｂ）図２の３Ｂ−３Ｂ線に沿って示す製造工程の一段階における模式的な縦断面図（その９）
【発明を実施するための形態】
【００１２】
以下、半導体記憶装置をＮＡＮＤ型のフラッシュメモリ装置に適用した場合の一実施形態について図１ないし図１２を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付して説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。説明の都合上、当該実施するための形態の説明における上下左右や高低、深浅などの方向は、後述する半導体基板の裏面側を基準とした相対的な位置関係を示している。従って、重力方向を基準とした方向に対し、位置関係が異なる場合がある。
【００１３】
まず、本実施形態のＮＡＮＤ型のフラッシュメモリ装置の構造について説明する。図１は、ＮＡＮＤ型フラッシュメモリ装置（不揮発性半導体記憶装置に相当）１のメモリセル領域におけるメモリセルアレイの一部の等価回路図を示している。
【００１４】
ＮＡＮＤ型フラッシュメモリ装置１は、そのメモリセルアレイ内に、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に直列接続された複数個（例えば６４個）のメモリセルトランジスタＴｒｍとを有するＮＡＮＤセルユニットＳＵが行列状に配置されることにより構成されている。ＮＡＮＤセルユニットＳＵ内では、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用している。
【００１５】
図１中のＸ方向（ワード線方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中のＸ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ビット線方向）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２は、ソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１６】
図２は、メモリセル領域の一部のレイアウトパターンを平面図により示している。この図２に示すように、ＳＴＩ（shallow trench isolation）構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って延伸して形成される。これらの素子分離領域Ｓｂは、図２中、Ｘ方向に所定間隔で複数形成されている。これにより、素子領域Ｓａが図２中のＹ方向に沿って延伸形成されることになり、複数の素子領域ＳａがＸ方向に分離して形成されている。
【００１７】
ワード線ＷＬは、素子領域Ｓａと直交して交差する方向（図２中Ｘ方向）に沿って延伸形成される。ワード線ＷＬは、図２中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと交差する素子領域Ｓａ上方には、メモリセルトランジスタＴｒｍのメモリセルゲート電極ＭＧ（図３参照）が形成されている。
【００１８】
図１に示すように、Ｙ方向に隣接した複数のメモリセルトランジスタＴｒｍはＮＡＮＤ列（メモリセルストリング）を構成する。選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２は、ＮＡＮＤ列の端部メモリセルのＹ方向両外側に隣接してそれぞれ構成されている。
【００１９】
選択ゲートトランジスタＴｒｓ１はＸ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧ（図２参照）は選択ゲート線ＳＧＬ１により電気的に接続されている。なお選択ゲート線ＳＧＬ１と交差する素子領域Ｓａに、選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧが構成されている。
【００２０】
また、図１に示すように、選択ゲートトランジスタＴｒｓ２はＸ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ２の選択ゲート電極（図２および図３には図示せず）は選択ゲート線ＳＧＬ２によって電気的に接続されている。
【００２１】
図１に示すように、Ｙ方向に隣接するＮＡＮＤセルユニットＳＵ−ＳＵの選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１間にはビット線コンタクトＣＢが構成されている。複数のビット線コンタクトＣＢは複数の素子領域Ｓａ上にそれぞれ構成されている。
【００２２】
図３（ａ）は、図２の３Ａ−３Ａ線に沿う縦断面構造を模式的に示し、図３（ｂ）は図２の３Ｂ−３Ｂ線に沿う縦断面構造を模式的に示している。これらの図３（ａ）および図３（ｂ）は、メモリセルトランジスタＴｒｍの縦断面構造を示している。図３（ａ）に示すように、半導体基板（例えばｐ型のシリコン基板）２上にはゲート絶縁膜３が形成されている。このゲート絶縁膜３は例えばシリコン酸化膜を含んで構成され、メモリセルトランジスタＴｒｍの形成領域において半導体基板２の上面上に沿って形成される。
【００２３】
メモリセルトランジスタＴｒｍは、当該ゲート絶縁膜３上に形成されたメモリセルゲート電極ＭＧと、当該メモリセルゲート電極ＭＧの両脇に半導体基板２の表層に形成されたソース／ドレイン領域２ａとを含む。
【００２４】
メモリセルゲート電極ＭＧは、ゲート絶縁膜３上にリン（Ｐ）などのｎ型不純物がドープされた多結晶シリコン層４を用いた浮遊ゲート電極（電荷蓄積層）ＦＧ、電極間絶縁膜５、ワード線ＷＬとなる制御ゲート電極ＣＧが順に積層されている。
【００２５】
電極間絶縁膜５は、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの間に位置した絶縁膜であり、多結晶シリコン層を挟んで構成されたインターポリ絶縁膜、ゲート間絶縁膜となる。この電極間絶縁膜５としては、例えば酸化膜／窒化膜／酸化膜の積層構造（所謂ＯＮＯ膜）を用いて構成できるが、当該膜の成膜前後に窒化膜を成膜した所謂ＮＯＮＯＮ膜としても良いし、酸化アルミニウム（アルミナ）または酸化ハフニウムを含む高誘電率膜を中間の窒化膜の代わりに形成しても良い。
【００２６】
ワード線ＷＬとなる制御ゲート電極ＣＧは、リン（Ｐ）によるｎ型の不純物がドープされた多結晶シリコンの下層６と、この多結晶シリコンの下層６上にシリコン酸化（ＳｉＯ）層を用いて形成された分断層７と、この分断層７の上に形成された多結晶シリコンの上層８と、この上層８をシリサイド化したシリサイド層９とを含む。シリコンの上層８もまたリン（Ｐ）によるｎ型の不純物がドープされている。ここで、下層６、上層８は、不純物がドープされたアモルファスシリコンが多結晶化した層である。
【００２７】
分断層７は、多結晶シリコン層の下層６を堆積した後、酸素（Ｏ２）雰囲気中に僅かに曝露して形成された非常に薄い（数Å（オングストローム）程度：例えば５Å）酸化層を用いて形成されている。
【００２８】
シリサイド層９は、シリコンの上層８の上部を低抵抗化金属によりシリサイド化された層である。ここで、低抵抗化金属としては、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）などの遷移金属を適用できる。シリサイド層９の厚さは、シリサイド化金属材料に応じて適宜変更しても良く、適切な金属材料を選定することでシリコンの上層８の上部の全部、または上層８および下層６の全部をシリサイド層９として構成しても良い。図３（ｂ）に示すように、メモリセルトランジスタＴｒｍは、Ｙ方向に複数隣接して設けられている。
【００２９】
なお、断面構造の図示を省略しているが、選択ゲートトランジスタＴｒｓ１およびＴｒｓ２の選択ゲート電極は、メモリセルトランジスタＴｒｍのメモリセルゲート電極ＭＧとほぼ同様の構造であり、多結晶シリコン層４、電極間絶縁膜５、シリコンの下層６、分断層７、シリコンの上層８、シリサイド層９を積層した構造となっているが、電極間絶縁膜５のほぼ中央に位置して貫通孔が形成されており、シリコンの下層６および多結晶シリコン層４間を接触させることで電極間絶縁膜５としての機能を無効化している。
【００３０】
図３（ｂ）は、図２の３Ｂ−３Ｂ線に沿う縦断面図を示している。メモリセルトランジスタＴｒｍの素子領域Ｓａは、素子分離溝１０に埋め込まれたＳＴＩ(Shallow Trench Isolation)構造の素子分離絶縁膜１１によって素子分離されている。
【００３１】
素子分離絶縁膜１１は、浮遊ゲート電極ＦＧの側面に沿って自己整合的に形成されており、その上面が浮遊ゲート電極ＦＧの下面より上方で且つ浮遊ゲート電極ＦＧの上面より下方に位置している。素子分離絶縁膜１１はシリコン酸化膜を主として構成されている。図３（ａ）に示すように、電極間絶縁膜５は素子分離絶縁膜１１の上面上に沿うと共に浮遊ゲート電極ＦＧの上部側面に沿って形成されている。
【００３２】
そして、シリコンの下層６が、隣接する浮遊ゲート電極ＦＧ−ＦＧ間に挟まれた窪部に埋込まれており、これによりワード線ＷＬと浮遊ゲート電極ＦＧとの間の対向面積を拡大してカップリング比を向上している。シリコンの下層６上には分断層７を介在してシリコンの上層８が堆積されている。このシリコンの下層６の高さはシリコンの上層８の高さの例えば１０分の１ほどの高さに低く形成されている。これにより、多結晶シリコンの下層６は、その結晶粒径平均値が多結晶シリコンの上層８の結晶粒径の平均値に比較して小さくなる。これは、グレインバウンダリ（結晶粒界）が分断層７で非連続となるためであり、各メモリセルゲート電極ＭＧのシリコンの下層６の高さがシリコンの上層８の高さに比較して低くなるためである。結晶粒径の平均値は下層６が上層８に比較して小さい。
【００３３】
前記した構成の製造方法の一例について説明する。本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、必要なければ高低を削除しても良い。また、各工程は実用的に可能であれば必要に応じて入れ替えても良い。前述した膜、層と同一機能を有する被加工膜については同一または類似の符号を付して説明を行う。
【００３４】
図４（ａ）〜図１２（ａ）のうち「ａ」を付した図面は、図３（ａ）に対応した部分について一製造段階の縦断面を模式的に示すものであり、図４（ｂ）〜図１２（ｂ）の「ｂ」を付した図面は、図３（ｂ）に対応した部分について一製造段階の縦断面を模式的に示している。
【００３５】
図４（ａ）および図４（ｂ）に示すように、半導体基板２上にゲート絶縁膜３を形成する。本実施形態では、半導体基板２をｐ型のシリコン基板によって形成しているため、シリコン基板の上面を熱酸化処理することでシリコン酸化膜をゲート絶縁膜３として形成する。次に、浮遊ゲート電極ＦＧ膜となる多結晶シリコン層４をＬＰ−ＣＶＤ（化学気相成長）法により堆積する。このとき添加する不純物としてはｎ型不純物であるリン（Ｐ）を用いる。
【００３６】
次に、図５（ａ）および図５（ｂ）に示すように、この多結晶シリコン層４の上にＬＰ−ＣＶＤ法によって窒化膜１２を適切な膜厚だけ堆積し、続いて、この窒化膜１２上に化学気相成長法によって酸化膜１３を適切な膜厚だけ堆積する。次に、酸化膜１３上にレジスト１４を塗布し、露光してから現像してレジスト１４をパターニングする。このとき、レジスト１４をパターニングして所定間隔のラインアンドスペースパターンに形成する。
【００３７】
次に、図６（ａ）および図６（ｂ）に示すように、パターニングされたレジスト１４をマスクとして酸化膜１３をＲＩＥ法によりエッチングする。エッチング後にフォトレジスト１４を除去し、酸化膜１３をマスクとして窒化膜１２をエッチングし、続いて、多結晶シリコン層４、ゲート絶縁膜３、半導体基板２の上部を所定間隔でエッチングすることで素子分離溝１０を形成する。
【００３８】
次に、図７（ａ）および図７（ｂ）に示すように、素子分離溝１０内に堆積技術、塗布技術などを用いて酸化膜などによって素子分離絶縁膜１１を埋込み、素子分離絶縁膜１１を窒化膜１２の上面が露出するまでＣＭＰ(Chemical Mechanical Polishing)法により平坦化し、その後、素子分離絶縁膜１１の上面を選択的にエッチングすることで、素子分離絶縁膜１１の上部を多結晶シリコン層４の上面より下方でゲート絶縁膜３の上面より上方の位置までエッチング処理して落とし込む。この後、多結晶シリコン層４上に残留する窒化膜１２を例えばウェットエッチングで選択的にエッチング除去する。
【００３９】
次に、図８（ａ）および図８（ｂ）に示すように、多結晶シリコン層４の上面、上部側面、素子分離絶縁膜１１の上面に沿って電極間絶縁膜５を形成する。この電極間絶縁膜５は、酸化膜／窒化膜／酸化膜（所謂ＯＮＯ）の積層構造を周知のプロセスにより形成するものである。電極間絶縁膜５としてＯＮＯ膜の成膜前後にラジカル窒化処理することでＮＯＮＯＮ膜としても良いし、酸化アルミニウム（アルミナ）または酸化ハフニウムを含む高誘電率膜を中間の窒化膜の代わりに形成しても良い。
【００４０】
次に、図９（ａ）および図９（ｂ）に示すように、ワード線ＷＬ、制御ゲート電極ＣＧの一部を構成するシリコンをＬＰ−ＣＶＤ法により下層６として堆積する。このとき用いる成膜条件は、リン（Ｐ）ドープ用のフォスフィン（ＰＨ３）ガスとモノシラン（ＳｉＨ４）を反応炉内に供給すると共に当該反応炉内を所定の減圧状態に維持しシリコンを堆積する。成膜パラメータとしては、例えば、温度を５２５℃、圧力５３Ｐａ、モノシラン流量５００ｃｃ、フォスフィン流量４７．２ｃｃとする。
【００４１】
目的厚さの下層６を堆積した後この成膜を停止し、チャンパー内の雰囲気を酸素（Ｏ２）に置換し、酸素（Ｏ２）パージを２分行う。すると、図１０（ａ）および図１０（ｂ）に示すように、下層６上に酸素（Ｏ）含有層による分断層７を形成できる。分断層７の膜厚は５Å（数Å程度）としており、その他の機能膜（例えばシリコンの下層６、上層８、電極間絶縁膜５など）に比較して極薄の膜としている。酸素（Ｏ２）パージの後、成膜条件を戻して、図１１（ａ）および図１１（ｂ）に示すように、目的厚さまで上層８の成膜を行う。上層８の成膜条件は下層６の成膜条件と同様の成膜条件とする。本実施の形態では、この上層８の膜厚は下層６の厚さに比較して１０倍程度の膜厚にしている。
【００４２】
酸素（Ｏ２）パージの前後には、チャンバー内の真空引きを合計５分ほど行うが、本実施形態の成膜条件を用いることで下層６、分断層７、上層８を同一チャンバー内で連続して成膜できる。前記した温度条件で成膜されたシリコンの下層６、上層８は、堆積直後においてアモルファス状態であるものの、後の熱工程で多結晶シリコンに変成する。
【００４３】
本実施形態では、下層６の膜厚が薄く、分断層７の下方から上方にかけて結晶が成長しにくくなる。分断層７を設けることでシリコンの下層６および上層８間に結晶粒界（Grain Boundary）を設けることができ、この結果、特に多結晶シリコンの下層６の結晶粒径の平均値を小さくできる。これにより、特に下層６の空乏化を抑制できる。多結晶シリコンの単位体積中の粒界の割合が増加し、リン（Ｐ）などの不純物が多結晶シリコンの下層６中に留まりやすくなりキャリアの割合が増加する。
【００４４】
次に、シリコンの上層８の上にレジストを塗布してマスクパターン（図示せず）を形成し、図１２（ａ）および図１２（ｂ）に示すように、上層８、分断層７、下層６、電極間絶縁膜５、多結晶シリコン層４、必要に応じてゲート絶縁膜３を異方性エッチングすることによって分断し、マスクパターンを除去する。次に、分断した積層膜４〜８間の半導体基板２の表層にｎ型不純物をイオン注入する。このイオン注入された不純物は後に活性化され、この領域がソース／ドレイン領域２ａとして形成される。
【００４５】
その後、分断された積層膜４〜８間に層間絶縁膜を埋込み（図示せず）、その後、図３（ａ）および図３（ｂ）に示すように、シリコンの上層８の上部を金属でシリサイド化することでシリサイド層９を形成する。シリサイド層９はそのシリサイド化金属材料に応じて、シリコンの上層８全体のみに留まらずシリコンの下層６をシリサイド化しても良いし、シリコンの上層８のシリサイド化を分断層７でストップしても良い。
【００４６】
その後の製造工程は、本実施形態の特徴に関係しないため詳細説明を省略するが、ビット線コンタクトＣＢなどのコンタクト、多層配線構造などを構成する。その後の製造工程は発明の特徴部分に特に関係しないため説明を省略する。これにより、ＮＡＮＤ型のフラッシュメモリ装置１を形成できる。
【００４７】
以上説明したように、本実施形態によれば、シリコンの下層６上に酸素を含有する分断層７を形成するときには、シリコンを堆積する途中に雰囲気を酸素（Ｏ２）雰囲気に置換することで分断層７を形成している。すると、分断層７の下方から上方にかけてシリコンの結晶が成長しにくくなり、分断層７を設けることでシリコンの下層６および上層８間に結晶粒界を設けることができる。
【００４８】
この結果、特に多結晶シリコンの下層６の結晶粒径の平均値を小さくでき、多結晶シリコンの単位体積中の粒界の割合が増加する。リン（Ｐ）などの不純物は多結晶シリコンの粒界を伝達し当該多結晶シリコン中に滞留しやすい傾向がある。したがって、リン（Ｐ）などの不純物が多結晶シリコンの下層６中に留まりやすくなり、有効キャリアの割合が増加する。これにより下層６の電気的な空乏化を抑制できる。
【００４９】
分断層７は、隣接した浮遊ゲート電極ＦＧ−ＦＧ間に位置しているため、浮遊ゲート電極ＦＧ−ＦＧ間に位置する分断層７と電極間絶縁膜５とのスペースが小さくなり、下層６を構成するシリコンが結晶化したとしてもその平均粒径はより小さくなる。
【００５０】
（その他の実施形態）
前述実施形態の説明では、酸素（Ｏ２）雰囲気中に曝して酸素（Ｏ２）パージし酸素含有層を分断層７として構成したが、これに限定されるものではなく、窒素（Ｎ２）雰囲気中に曝して窒素（Ｎ２）パージした窒素含有層を分断層７に代えて構成しても良い。窒素（Ｎ２）パージを行う場合、約９００℃−１０００℃の温度条件を用いると良い。
【００５１】
また、上層８の膜厚は下層６の厚さに比較して１０倍程度の膜厚としたが、これに限定されるものではなく、上層８の膜厚が下層６の厚さより厚ければ、下層６の方が多結晶シリコンの粒径を小さくすることができる。
【００５２】
シリコンの下層６、上層８を堆積するときに、カーボンなどの成分をドープすることにより多結晶シリコンの粒径を小さくするようにしても良い。制御ゲート電極ＣＧを構成するシリサイド層９は設けても設けなくても良い。
【００５３】
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の半導体記憶装置にも適用できる。
本発明のいくつかの実施形態を説明したが、各実施形態に示した構成、各種条件に限定されることはなく、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５４】
図面中、１はフラッシュメモリ装置（不揮発性半導体記憶装置）、２は半導体基板、３はゲート絶縁膜、５は電極間絶縁膜、６は下層、７は分断層、８は上層、ＦＧは浮遊ゲート電極、ＷＬはワード線を示す。
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
例えばＮＡＮＤ型のフラッシュメモリ装置のような不揮発性半導体記憶装置は、制御ゲート電極と半導体基板の間に浮遊ゲート電極を設け、制御ゲート電極に所定電圧を印加することで浮遊ゲート電極に電荷を蓄積する。これにより浮遊ゲート電極に情報を保持する。浮遊ゲート電極は、層間絶縁膜を介して隣接する他の浮遊ゲート電極と対向しており、浮遊ゲート電極と半導体基板の間にはトンネル酸化膜となるシリコン熱酸化膜が設けられている。
【０００３】
これらの制御ゲート電極および浮遊ゲート電極は、その材料としてリン（Ｐ）などの不純物を含む多結晶シリコンが用いられる。このような不揮発性半導体記憶装置は、素子の微細化の要求に伴い、制御ゲート電極および浮遊ゲート電極の幅寸法を細くすることが望まれており、対向する浮遊ゲート間の距離も狭くすることが望まれている。
【０００４】
このような微細化の要求に伴い、多結晶シリコンの空乏化の影響が大きくなってきている。この空乏化の原因は、制御ゲート電極および浮遊ゲート電極のアスペクト比の増加に伴い、多結晶シリコンの体積に対するゲート電極の表面積の割合が増加することが一因として挙げられる。
【０００５】
ゲート電極の表面積が増加すると、多結晶シリコンに添加されたリン（Ｐ）などの不純物の放出度が増加し、当該多結晶シリコン中の自由キャリア数が減少し、空乏化が生じると考えられる。このような空乏化の影響が大きくなると、書込時に浮遊ゲート電極にかかる電圧が減少してしまい、書込不良を生じる虞がある。このような空乏化問題に対処するため、多結晶シリコンの不純物活性化率を保持する技術が提供されている。しかしながら、微細化の要求を考慮すれば、空乏化対策として十分とは言えない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２４４１０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、制御ゲート電極および浮遊ゲート電極を備えた構成において、制御ゲート電極を構成する多結晶シリコンの空乏化を抑制できるようにした不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
一実施形態に係る不揮発性半導体記憶装置の製造方法は以下を含む。半導体基板上にゲート絶縁膜を形成する。ゲート絶縁膜上に複数の浮遊ゲート電極を形成する。複数の浮遊ゲート電極上に電極間絶縁膜を形成する。不純物がドープされた多結晶シリコンを含むワード線を電極間絶縁膜上に形成するときに、ワード線の下層と上層の間を分断し且つ複数の浮遊ゲート電極間に一部が存在するよう酸素または窒素を含有した分断層を形成する。
【０００９】
このワード線を堆積するときには、ワード線の下層をその一部の上面が複数の浮遊ゲート電極間に位置するように堆積する。分断層について酸素を含有して形成するときにはシリコンを堆積する途中に雰囲気を酸素（Ｏ２）雰囲気に置換して形成する。分断層について窒素を含有して形成するときにはシリコンを堆積する途中に雰囲気を窒素（Ｎ２）雰囲気に置換して形成する。そして分断層上にワード線の下層の高さよりも高くワード線の上層を形成する。
【００１０】
一実施形態に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された複数の浮遊ゲート電極と、複数の浮遊ゲート電極上に形成された電極間絶縁膜と、電極間絶縁膜上に形成されたワード線と、を備える。ワード線は、不純物がドープされた多結晶シリコンを含む下層および上層を分断し且つ複数の浮遊ゲート電極間に一部が存在する分断層を介在して形成されている。ワード線は、その下層の高さが上層の高さよりも低い。
【図面の簡単な説明】
【００１１】
【図１】一実施形態について不揮発性半導体記憶装置の電気的構成の一部を示す等価回路図
【図２】不揮発性半導体記憶装置のレイアウト構成の一部を示す平面図
【図３】（ａ）図２の３Ａ−３Ａ線に沿って模式的に示す縦断面図、（ｂ）図２の３Ｂ−３Ｂ線に沿って模式的に示す縦断面図
【図４】（ａ）図２の３Ａ−３Ａ線に沿って示す製造工程の一段階における模式的な縦断面図、（ｂ）図２の３Ｂ−３Ｂ線に沿って示す製造工程の一段階における模式的な縦断面図（その１）
【図５】（ａ）図２の３Ａ−３Ａ線に沿って示す製造工程の一段階における模式的な縦断面図、（ｂ）図２の３Ｂ−３Ｂ線に沿って示す製造工程の一段階における模式的な縦断面図（その２）
【図６】（ａ）図２の３Ａ−３Ａ線に沿って示す製造工程の一段階における模式的な縦断面図、（ｂ）図２の３Ｂ−３Ｂ線に沿って示す製造工程の一段階における模式的な縦断面図（その３）
【図７】（ａ）図２の３Ａ−３Ａ線に沿って示す製造工程の一段階における模式的な縦断面図、（ｂ）図２の３Ｂ−３Ｂ線に沿って示す製造工程の一段階における模式的な縦断面図（その４）
【図８】（ａ）図２の３Ａ−３Ａ線に沿って示す製造工程の一段階における模式的な縦断面図、（ｂ）図２の３Ｂ−３Ｂ線に沿って示す製造工程の一段階における模式的な縦断面図（その５）
【図９】（ａ）図２の３Ａ−３Ａ線に沿って示す製造工程の一段階における模式的な縦断面図、（ｂ）図２の３Ｂ−３Ｂ線に沿って示す製造工程の一段階における模式的な縦断面図（その６）
【図１０】（ａ）図２の３Ａ−３Ａ線に沿って示す製造工程の一段階における模式的な縦断面図、（ｂ）図２の３Ｂ−３Ｂ線に沿って示す製造工程の一段階における模式的な縦断面図（その７）
【図１１】（ａ）図２の３Ａ−３Ａ線に沿って示す製造工程の一段階における模式的な縦断面図、（ｂ）図２の３Ｂ−３Ｂ線に沿って示す製造工程の一段階における模式的な縦断面図（その８）
【図１２】（ａ）図２の３Ａ−３Ａ線に沿って示す製造工程の一段階における模式的な縦断面図、（ｂ）図２の３Ｂ−３Ｂ線に沿って示す製造工程の一段階における模式的な縦断面図（その９）
【発明を実施するための形態】
【００１２】
以下、半導体記憶装置をＮＡＮＤ型のフラッシュメモリ装置に適用した場合の一実施形態について図１ないし図１２を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付して説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。説明の都合上、当該実施するための形態の説明における上下左右や高低、深浅などの方向は、後述する半導体基板の裏面側を基準とした相対的な位置関係を示している。従って、重力方向を基準とした方向に対し、位置関係が異なる場合がある。
【００１３】
まず、本実施形態のＮＡＮＤ型のフラッシュメモリ装置の構造について説明する。図１は、ＮＡＮＤ型フラッシュメモリ装置（不揮発性半導体記憶装置に相当）１のメモリセル領域におけるメモリセルアレイの一部の等価回路図を示している。
【００１４】
ＮＡＮＤ型フラッシュメモリ装置１は、そのメモリセルアレイ内に、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に直列接続された複数個（例えば６４個）のメモリセルトランジスタＴｒｍとを有するＮＡＮＤセルユニットＳＵが行列状に配置されることにより構成されている。ＮＡＮＤセルユニットＳＵ内では、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用している。
【００１５】
図１中のＸ方向（ワード線方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中のＸ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ビット線方向）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２は、ソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１６】
図２は、メモリセル領域の一部のレイアウトパターンを平面図により示している。この図２に示すように、ＳＴＩ（shallow trench isolation）構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って延伸して形成される。これらの素子分離領域Ｓｂは、図２中、Ｘ方向に所定間隔で複数形成されている。これにより、素子領域Ｓａが図２中のＹ方向に沿って延伸形成されることになり、複数の素子領域ＳａがＸ方向に分離して形成されている。
【００１７】
ワード線ＷＬは、素子領域Ｓａと直交して交差する方向（図２中Ｘ方向）に沿って延伸形成される。ワード線ＷＬは、図２中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと交差する素子領域Ｓａ上方には、メモリセルトランジスタＴｒｍのメモリセルゲート電極ＭＧ（図３参照）が形成されている。
【００１８】
図１に示すように、Ｙ方向に隣接した複数のメモリセルトランジスタＴｒｍはＮＡＮＤ列（メモリセルストリング）を構成する。選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２は、ＮＡＮＤ列の端部メモリセルのＹ方向両外側に隣接してそれぞれ構成されている。
【００１９】
選択ゲートトランジスタＴｒｓ１はＸ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧ（図２参照）は選択ゲート線ＳＧＬ１により電気的に接続されている。なお選択ゲート線ＳＧＬ１と交差する素子領域Ｓａに、選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧが構成されている。
【００２０】
また、図１に示すように、選択ゲートトランジスタＴｒｓ２はＸ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ２の選択ゲート電極（図２および図３には図示せず）は選択ゲート線ＳＧＬ２によって電気的に接続されている。
【００２１】
図１に示すように、Ｙ方向に隣接するＮＡＮＤセルユニットＳＵ−ＳＵの選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１間にはビット線コンタクトＣＢが構成されている。複数のビット線コンタクトＣＢは複数の素子領域Ｓａ上にそれぞれ構成されている。
【００２２】
図３（ａ）は、図２の３Ａ−３Ａ線に沿う縦断面構造を模式的に示し、図３（ｂ）は図２の３Ｂ−３Ｂ線に沿う縦断面構造を模式的に示している。これらの図３（ａ）および図３（ｂ）は、メモリセルトランジスタＴｒｍの縦断面構造を示している。図３（ａ）に示すように、半導体基板（例えばｐ型のシリコン基板）２上にはゲート絶縁膜３が形成されている。このゲート絶縁膜３は例えばシリコン酸化膜を含んで構成され、メモリセルトランジスタＴｒｍの形成領域において半導体基板２の上面上に沿って形成される。
【００２３】
メモリセルトランジスタＴｒｍは、当該ゲート絶縁膜３上に形成されたメモリセルゲート電極ＭＧと、当該メモリセルゲート電極ＭＧの両脇に半導体基板２の表層に形成されたソース／ドレイン領域２ａとを含む。
【００２４】
メモリセルゲート電極ＭＧは、ゲート絶縁膜３上にリン（Ｐ）などのｎ型不純物がドープされた多結晶シリコン層４を用いた浮遊ゲート電極（電荷蓄積層）ＦＧ、電極間絶縁膜５、ワード線ＷＬとなる制御ゲート電極ＣＧが順に積層されている。
【００２５】
電極間絶縁膜５は、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの間に位置した絶縁膜であり、多結晶シリコン層を挟んで構成されたインターポリ絶縁膜、ゲート間絶縁膜となる。この電極間絶縁膜５としては、例えば酸化膜／窒化膜／酸化膜の積層構造（所謂ＯＮＯ膜）を用いて構成できるが、当該膜の成膜前後に窒化膜を成膜した所謂ＮＯＮＯＮ膜としても良いし、酸化アルミニウム（アルミナ）または酸化ハフニウムを含む高誘電率膜を中間の窒化膜の代わりに形成しても良い。
【００２６】
ワード線ＷＬとなる制御ゲート電極ＣＧは、リン（Ｐ）によるｎ型の不純物がドープされた多結晶シリコンの下層６と、この多結晶シリコンの下層６上にシリコン酸化（ＳｉＯ）層を用いて形成された分断層７と、この分断層７の上に形成された多結晶シリコンの上層８と、この上層８をシリサイド化したシリサイド層９とを含む。シリコンの上層８もまたリン（Ｐ）によるｎ型の不純物がドープされている。ここで、下層６、上層８は、不純物がドープされたアモルファスシリコンが多結晶化した層である。
【００２７】
分断層７は、多結晶シリコン層の下層６を堆積した後、酸素（Ｏ２）雰囲気中に僅かに曝露して形成された非常に薄い（数Å（オングストローム）程度：例えば５Å）酸化層を用いて形成されている。
【００２８】
シリサイド層９は、シリコンの上層８の上部を低抵抗化金属によりシリサイド化された層である。ここで、低抵抗化金属としては、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）などの遷移金属を適用できる。シリサイド層９の厚さは、シリサイド化金属材料に応じて適宜変更しても良く、適切な金属材料を選定することでシリコンの上層８の上部の全部、または上層８および下層６の全部をシリサイド層９として構成しても良い。図３（ｂ）に示すように、メモリセルトランジスタＴｒｍは、Ｙ方向に複数隣接して設けられている。
【００２９】
なお、断面構造の図示を省略しているが、選択ゲートトランジスタＴｒｓ１およびＴｒｓ２の選択ゲート電極は、メモリセルトランジスタＴｒｍのメモリセルゲート電極ＭＧとほぼ同様の構造であり、多結晶シリコン層４、電極間絶縁膜５、シリコンの下層６、分断層７、シリコンの上層８、シリサイド層９を積層した構造となっているが、電極間絶縁膜５のほぼ中央に位置して貫通孔が形成されており、シリコンの下層６および多結晶シリコン層４間を接触させることで電極間絶縁膜５としての機能を無効化している。
【００３０】
図３（ｂ）は、図２の３Ｂ−３Ｂ線に沿う縦断面図を示している。メモリセルトランジスタＴｒｍの素子領域Ｓａは、素子分離溝１０に埋め込まれたＳＴＩ(Shallow Trench Isolation)構造の素子分離絶縁膜１１によって素子分離されている。
【００３１】
素子分離絶縁膜１１は、浮遊ゲート電極ＦＧの側面に沿って自己整合的に形成されており、その上面が浮遊ゲート電極ＦＧの下面より上方で且つ浮遊ゲート電極ＦＧの上面より下方に位置している。素子分離絶縁膜１１はシリコン酸化膜を主として構成されている。図３（ａ）に示すように、電極間絶縁膜５は素子分離絶縁膜１１の上面上に沿うと共に浮遊ゲート電極ＦＧの上部側面に沿って形成されている。
【００３２】
そして、シリコンの下層６が、隣接する浮遊ゲート電極ＦＧ−ＦＧ間に挟まれた窪部に埋込まれており、これによりワード線ＷＬと浮遊ゲート電極ＦＧとの間の対向面積を拡大してカップリング比を向上している。シリコンの下層６上には分断層７を介在してシリコンの上層８が堆積されている。このシリコンの下層６の高さはシリコンの上層８の高さの例えば１０分の１ほどの高さに低く形成されている。これにより、多結晶シリコンの下層６は、その結晶粒径平均値が多結晶シリコンの上層８の結晶粒径の平均値に比較して小さくなる。これは、グレインバウンダリ（結晶粒界）が分断層７で非連続となるためであり、各メモリセルゲート電極ＭＧのシリコンの下層６の高さがシリコンの上層８の高さに比較して低くなるためである。結晶粒径の平均値は下層６が上層８に比較して小さい。
【００３３】
前記した構成の製造方法の一例について説明する。本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、必要なければ高低を削除しても良い。また、各工程は実用的に可能であれば必要に応じて入れ替えても良い。前述した膜、層と同一機能を有する被加工膜については同一または類似の符号を付して説明を行う。
【００３４】
図４（ａ）〜図１２（ａ）のうち「ａ」を付した図面は、図３（ａ）に対応した部分について一製造段階の縦断面を模式的に示すものであり、図４（ｂ）〜図１２（ｂ）の「ｂ」を付した図面は、図３（ｂ）に対応した部分について一製造段階の縦断面を模式的に示している。
【００３５】
図４（ａ）および図４（ｂ）に示すように、半導体基板２上にゲート絶縁膜３を形成する。本実施形態では、半導体基板２をｐ型のシリコン基板によって形成しているため、シリコン基板の上面を熱酸化処理することでシリコン酸化膜をゲート絶縁膜３として形成する。次に、浮遊ゲート電極ＦＧ膜となる多結晶シリコン層４をＬＰ−ＣＶＤ（化学気相成長）法により堆積する。このとき添加する不純物としてはｎ型不純物であるリン（Ｐ）を用いる。
【００３６】
次に、図５（ａ）および図５（ｂ）に示すように、この多結晶シリコン層４の上にＬＰ−ＣＶＤ法によって窒化膜１２を適切な膜厚だけ堆積し、続いて、この窒化膜１２上に化学気相成長法によって酸化膜１３を適切な膜厚だけ堆積する。次に、酸化膜１３上にレジスト１４を塗布し、露光してから現像してレジスト１４をパターニングする。このとき、レジスト１４をパターニングして所定間隔のラインアンドスペースパターンに形成する。
【００３７】
次に、図６（ａ）および図６（ｂ）に示すように、パターニングされたレジスト１４をマスクとして酸化膜１３をＲＩＥ法によりエッチングする。エッチング後にフォトレジスト１４を除去し、酸化膜１３をマスクとして窒化膜１２をエッチングし、続いて、多結晶シリコン層４、ゲート絶縁膜３、半導体基板２の上部を所定間隔でエッチングすることで素子分離溝１０を形成する。
【００３８】
次に、図７（ａ）および図７（ｂ）に示すように、素子分離溝１０内に堆積技術、塗布技術などを用いて酸化膜などによって素子分離絶縁膜１１を埋込み、素子分離絶縁膜１１を窒化膜１２の上面が露出するまでＣＭＰ(Chemical Mechanical Polishing)法により平坦化し、その後、素子分離絶縁膜１１の上面を選択的にエッチングすることで、素子分離絶縁膜１１の上部を多結晶シリコン層４の上面より下方でゲート絶縁膜３の上面より上方の位置までエッチング処理して落とし込む。この後、多結晶シリコン層４上に残留する窒化膜１２を例えばウェットエッチングで選択的にエッチング除去する。
【００３９】
次に、図８（ａ）および図８（ｂ）に示すように、多結晶シリコン層４の上面、上部側面、素子分離絶縁膜１１の上面に沿って電極間絶縁膜５を形成する。この電極間絶縁膜５は、酸化膜／窒化膜／酸化膜（所謂ＯＮＯ）の積層構造を周知のプロセスにより形成するものである。電極間絶縁膜５としてＯＮＯ膜の成膜前後にラジカル窒化処理することでＮＯＮＯＮ膜としても良いし、酸化アルミニウム（アルミナ）または酸化ハフニウムを含む高誘電率膜を中間の窒化膜の代わりに形成しても良い。
【００４０】
次に、図９（ａ）および図９（ｂ）に示すように、ワード線ＷＬ、制御ゲート電極ＣＧの一部を構成するシリコンをＬＰ−ＣＶＤ法により下層６として堆積する。このとき用いる成膜条件は、リン（Ｐ）ドープ用のフォスフィン（ＰＨ３）ガスとモノシラン（ＳｉＨ４）を反応炉内に供給すると共に当該反応炉内を所定の減圧状態に維持しシリコンを堆積する。成膜パラメータとしては、例えば、温度を５２５℃、圧力５３Ｐａ、モノシラン流量５００ｃｃ、フォスフィン流量４７．２ｃｃとする。
【００４１】
目的厚さの下層６を堆積した後この成膜を停止し、チャンパー内の雰囲気を酸素（Ｏ２）に置換し、酸素（Ｏ２）パージを２分行う。すると、図１０（ａ）および図１０（ｂ）に示すように、下層６上に酸素（Ｏ）含有層による分断層７を形成できる。分断層７の膜厚は５Å（数Å程度）としており、その他の機能膜（例えばシリコンの下層６、上層８、電極間絶縁膜５など）に比較して極薄の膜としている。酸素（Ｏ２）パージの後、成膜条件を戻して、図１１（ａ）および図１１（ｂ）に示すように、目的厚さまで上層８の成膜を行う。上層８の成膜条件は下層６の成膜条件と同様の成膜条件とする。本実施の形態では、この上層８の膜厚は下層６の厚さに比較して１０倍程度の膜厚にしている。
【００４２】
酸素（Ｏ２）パージの前後には、チャンバー内の真空引きを合計５分ほど行うが、本実施形態の成膜条件を用いることで下層６、分断層７、上層８を同一チャンバー内で連続して成膜できる。前記した温度条件で成膜されたシリコンの下層６、上層８は、堆積直後においてアモルファス状態であるものの、後の熱工程で多結晶シリコンに変成する。
【００４３】
本実施形態では、下層６の膜厚が薄く、分断層７の下方から上方にかけて結晶が成長しにくくなる。分断層７を設けることでシリコンの下層６および上層８間に結晶粒界（Grain Boundary）を設けることができ、この結果、特に多結晶シリコンの下層６の結晶粒径の平均値を小さくできる。これにより、特に下層６の空乏化を抑制できる。多結晶シリコンの単位体積中の粒界の割合が増加し、リン（Ｐ）などの不純物が多結晶シリコンの下層６中に留まりやすくなりキャリアの割合が増加する。
【００４４】
次に、シリコンの上層８の上にレジストを塗布してマスクパターン（図示せず）を形成し、図１２（ａ）および図１２（ｂ）に示すように、上層８、分断層７、下層６、電極間絶縁膜５、多結晶シリコン層４、必要に応じてゲート絶縁膜３を異方性エッチングすることによって分断し、マスクパターンを除去する。次に、分断した積層膜４〜８間の半導体基板２の表層にｎ型不純物をイオン注入する。このイオン注入された不純物は後に活性化され、この領域がソース／ドレイン領域２ａとして形成される。
【００４５】
その後、分断された積層膜４〜８間に層間絶縁膜を埋込み（図示せず）、その後、図３（ａ）および図３（ｂ）に示すように、シリコンの上層８の上部を金属でシリサイド化することでシリサイド層９を形成する。シリサイド層９はそのシリサイド化金属材料に応じて、シリコンの上層８全体のみに留まらずシリコンの下層６をシリサイド化しても良いし、シリコンの上層８のシリサイド化を分断層７でストップしても良い。
【００４６】
その後の製造工程は、本実施形態の特徴に関係しないため詳細説明を省略するが、ビット線コンタクトＣＢなどのコンタクト、多層配線構造などを構成する。その後の製造工程は発明の特徴部分に特に関係しないため説明を省略する。これにより、ＮＡＮＤ型のフラッシュメモリ装置１を形成できる。
【００４７】
以上説明したように、本実施形態によれば、シリコンの下層６上に酸素を含有する分断層７を形成するときには、シリコンを堆積する途中に雰囲気を酸素（Ｏ２）雰囲気に置換することで分断層７を形成している。すると、分断層７の下方から上方にかけてシリコンの結晶が成長しにくくなり、分断層７を設けることでシリコンの下層６および上層８間に結晶粒界を設けることができる。
【００４８】
この結果、特に多結晶シリコンの下層６の結晶粒径の平均値を小さくでき、多結晶シリコンの単位体積中の粒界の割合が増加する。リン（Ｐ）などの不純物は多結晶シリコンの粒界を伝達し当該多結晶シリコン中に滞留しやすい傾向がある。したがって、リン（Ｐ）などの不純物が多結晶シリコンの下層６中に留まりやすくなり、有効キャリアの割合が増加する。これにより下層６の電気的な空乏化を抑制できる。
【００４９】
分断層７は、隣接した浮遊ゲート電極ＦＧ−ＦＧ間に位置しているため、浮遊ゲート電極ＦＧ−ＦＧ間に位置する分断層７と電極間絶縁膜５とのスペースが小さくなり、下層６を構成するシリコンが結晶化したとしてもその平均粒径はより小さくなる。
【００５０】
（その他の実施形態）
前述実施形態の説明では、酸素（Ｏ２）雰囲気中に曝して酸素（Ｏ２）パージし酸素含有層を分断層７として構成したが、これに限定されるものではなく、窒素（Ｎ２）雰囲気中に曝して窒素（Ｎ２）パージした窒素含有層を分断層７に代えて構成しても良い。窒素（Ｎ２）パージを行う場合、約９００℃−１０００℃の温度条件を用いると良い。
【００５１】
また、上層８の膜厚は下層６の厚さに比較して１０倍程度の膜厚としたが、これに限定されるものではなく、上層８の膜厚が下層６の厚さより厚ければ、下層６の方が多結晶シリコンの粒径を小さくすることができる。
【００５２】
シリコンの下層６、上層８を堆積するときに、カーボンなどの成分をドープすることにより多結晶シリコンの粒径を小さくするようにしても良い。制御ゲート電極ＣＧを構成するシリサイド層９は設けても設けなくても良い。
【００５３】
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の半導体記憶装置にも適用できる。
本発明のいくつかの実施形態を説明したが、各実施形態に示した構成、各種条件に限定されることはなく、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５４】
図面中、１はフラッシュメモリ装置（不揮発性半導体記憶装置）、２は半導体基板、３はゲート絶縁膜、５は電極間絶縁膜、６は下層、７は分断層、８は上層、ＦＧは浮遊ゲート電極、ＷＬはワード線を示す。
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に複数の浮遊ゲート電極を形成し、
前記複数の浮遊ゲート電極上に電極間絶縁膜を形成し、
不純物がドープされた多結晶シリコンを含むワード線を前記電極間絶縁膜上に形成するときに、前記ワード線の下層と上層を分断し且つ前記複数の浮遊ゲート電極間に一部が位置するよう酸素または窒素を含有した分断層を形成する工程であって、
前記ワード線の下層をその一部の上面が前記複数の浮遊ゲート電極間に位置するように堆積し、
前記分断層について、前記酸素を含有して形成するときにはシリコンを堆積する途中に雰囲気を酸素（Ｏ２）雰囲気に置換して形成し、前記窒素を含有して形成するときにはシリコンを堆積する途中に雰囲気を窒素（Ｎ２）雰囲気に置換して形成し、
前記分断層上に前記ワード線の下層の高さよりも高く前記ワード線の上層を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された複数の浮遊ゲート電極と、
前記複数の浮遊ゲート電極上に形成された電極間絶縁膜と、
前記電極間絶縁膜上に形成されたワード線と、を備え、
前記ワード線は、不純物がドープされた多結晶シリコンを含む下層および上層を分断し且つ前記複数の浮遊ゲート電極間に一部が位置する分断層を介在して形成され、
前記ワード線は、その下層の高さが上層の高さよりも低いことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記分断層は、シリコン酸化（ＳｉＯ）層を含むことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記分断層は、前記ワード線の下層を構成するシリコンを堆積する途中に雰囲気を酸素（Ｏ２）雰囲気に置換することで形成されていることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記分断層は、シリコン窒化（ＳｉＮ）層を含むことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項６】
前記分断層は、前記ワード線の下層を構成するシリコンを堆積する途中に雰囲気を窒素（Ｎ２）雰囲気に置換することにより形成されていることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項１】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に複数の浮遊ゲート電極を形成し、
前記複数の浮遊ゲート電極上に電極間絶縁膜を形成し、
不純物がドープされた多結晶シリコンを含むワード線を前記電極間絶縁膜上に形成するときに、前記ワード線の下層と上層を分断し且つ前記複数の浮遊ゲート電極間に一部が位置するよう酸素または窒素を含有した分断層を形成する工程であって、
前記ワード線の下層をその一部の上面が前記複数の浮遊ゲート電極間に位置するように堆積し、
前記分断層について、前記酸素を含有して形成するときにはシリコンを堆積する途中に雰囲気を酸素（Ｏ２）雰囲気に置換して形成し、前記窒素を含有して形成するときにはシリコンを堆積する途中に雰囲気を窒素（Ｎ２）雰囲気に置換して形成し、
前記分断層上に前記ワード線の下層の高さよりも高く前記ワード線の上層を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された複数の浮遊ゲート電極と、
前記複数の浮遊ゲート電極上に形成された電極間絶縁膜と、
前記電極間絶縁膜上に形成されたワード線と、を備え、
前記ワード線は、不純物がドープされた多結晶シリコンを含む下層および上層を分断し且つ前記複数の浮遊ゲート電極間に一部が位置する分断層を介在して形成され、
前記ワード線は、その下層の高さが上層の高さよりも低いことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記分断層は、シリコン酸化（ＳｉＯ）層を含むことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記分断層は、前記ワード線の下層を構成するシリコンを堆積する途中に雰囲気を酸素（Ｏ２）雰囲気に置換することで形成されていることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記分断層は、シリコン窒化（ＳｉＮ）層を含むことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項６】
前記分断層は、前記ワード線の下層を構成するシリコンを堆積する途中に雰囲気を窒素（Ｎ２）雰囲気に置換することにより形成されていることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−６９９４７（Ｐ２０１３−６９９４７Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０８３６６（Ｐ２０１１−２０８３６６）
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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