不揮発性半導体記憶装置の製造方法
【課題】選択ゲートトランジスタのゲート電極間の間隔の縮小を実現する不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板に、複数の第１の素子領域と、素子分離領域と、第２の素子領域を形成する。第１の素子領域上に、メモリセルゲート電極、２本の選択ゲート電極を形成し、第２の素子領域に周辺ゲート電極を形成する。第１の絶縁膜を形成し、周辺ゲート電極の側壁部上が開口される第１のレジストパターンを形成し、第１のエッチング処理を行い、側壁絶縁膜を形成する。第２のレジストパターンを形成し、第２のエッチング処理を行い、選択ゲート電極側壁部の第１の絶縁膜を除去する。第２の絶縁膜を堆積し、第３の絶縁膜を堆積する。２本の選択ゲート電極間上が開口される第３のレジストパターンを形成し、第３のエッチングおよび第４のエッチング処理を行い、コンタクトホールを形成する。
【解決手段】実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板に、複数の第１の素子領域と、素子分離領域と、第２の素子領域を形成する。第１の素子領域上に、メモリセルゲート電極、２本の選択ゲート電極を形成し、第２の素子領域に周辺ゲート電極を形成する。第１の絶縁膜を形成し、周辺ゲート電極の側壁部上が開口される第１のレジストパターンを形成し、第１のエッチング処理を行い、側壁絶縁膜を形成する。第２のレジストパターンを形成し、第２のエッチング処理を行い、選択ゲート電極側壁部の第１の絶縁膜を除去する。第２の絶縁膜を堆積し、第３の絶縁膜を堆積する。２本の選択ゲート電極間上が開口される第３のレジストパターンを形成し、第３のエッチングおよび第４のエッチング処理を行い、コンタクトホールを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ、ＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、ＮＡＮＤ型フラッシュメモリ等、半導体素子を用いた不揮発性半導体記憶装置は従来広く知られている。その中でもＮＡＮＤ型フラッシュメモリは、それぞれのメモリセルがソース・ドレイン拡散層を共有しているため、高密度化に有利である。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセルアレイ端部には、メモリセルブロックの選択および非選択を制御する選択ゲートトランジスタが設けられる。ＮＡＮＤ型フラッシュメモリのさらなる高密度化を実現させるために、隣接する２本の選択ゲートトランジスタのゲート電極間の間隔を縮小することが考えられる。
【０００４】
もっとも、隣接する２本の選択ゲートトランジスタの間には、上層電極配線から基板へのコンタクトを形成する必要がある。このため、選択ゲートトランジスタのゲート電極間の間隔を縮小しても、コンタクト形成プロセスのプロセスマージンが十分確保できる製造方法の確立が望まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−９１３６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、選択ゲートトランジスタのゲート電極間の間隔の縮小を実現する不揮発性半導体記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板に、第１の方向に伸長し互いに平行に配置される複数の第１の素子領域と、前記第１の素子領域を互いに分離する素子分離領域とを形成し、前記半導体基板の、前記第１の素子領域と異なる領域に第２の素子領域を形成し、前記第１の素子領域上に、前記第１の方向と直交する第２の方向に伸長し互いに平行に配置される複数のメモリセルゲート電極を形成し、前記第１の素子領域上に、前記第２の方向に伸長し互いに隣接して平行に配置される２本の選択ゲート電極を形成し、前記第２の素子領域に、周辺ゲート電極を形成し、前記メモリセルゲート電極、前記選択ゲート電極、前記周辺ゲート電極上に、第１の絶縁膜を形成し、前記周辺ゲート電極の側壁部上が開口される第１のレジストパターンを形成し、前記第１のレジストパターンをマスクとして用いて第１のエッチング処理を行い、前記周辺ゲート電極に側壁絶縁膜を形成し、前記２本の選択ゲート電極間上が開口される第２のレジストパターンを形成し、前記第２のレジストパターンをマスクとして用いて第２のエッチング処理を行い、前記選択ゲート電極側壁部の前記第１の絶縁膜を除去し、前記第１の絶縁膜上にエッチングストッパー膜となる第２の絶縁膜を堆積し、前記第２の絶縁膜上に第３の絶縁膜を堆積し、前記２本の選択ゲート電極間上が開口される第３のレジストパターンを形成し、前記第３のレジストパターンをマスクとして用いて第３のエッチング処理を行い、前記第２の絶縁膜をエッチングストッパーとして前記第３の絶縁膜を除去し、第４のエッチング処理を行い、前記第２の絶縁膜を除去することでコンタクトホールを形成する。
【図面の簡単な説明】
【０００８】
【図１】実施の形態の製造方法により製造される不揮発性半導体記憶装置の模式断面図である。
【図２】実施の形態の製造方法で製造される不揮発性半導体記憶装置の等価回路図である。
【図３】実施の形態の製造方法で製造される不揮発性半導体記憶装置のレイアウトの一例を示す図である。
【図４】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図５】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図６】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図７】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図８】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図９】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１０】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１１】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１２】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１３】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１４】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１５】実施の形態の半導体記憶装置の製造方法の作用および効果の説明図である。
【図１６】実施の形態の半導体記憶装置の製造方法の作用および効果の説明図である。
【図１７】実施の形態の半導体記憶装置の製造方法の作用および効果の説明図である。
【図１８】実施の形態の半導体記憶装置の製造方法の作用および効果の説明図である。
【図１９】実施の形態のコンタクトホールの別の形状を示す図である。
【発明を実施するための形態】
【０００９】
本実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板に、メモリセルトランジスタおよび選択ゲートトランジスタを形成するための、第１の方向（ビット線方向またはカラム方向）に伸長し互いに平行に配置される複数の第１の素子領域と、第１の素子領域を互いに分離する素子分離領域とを形成する。また、この半導体基板の、第１の素子領域と異なる領域に、周辺トランジスタを形成するための第２の素子領域を形成する。そして、第１の素子領域上に、第１の方向と直交する第２の方向（ワード線方向またはロー方向）に伸長し互いに平行に配置される複数のメモリセルゲート電極を形成し、第１の素子領域上に、第２の方向に伸長し互いに隣接して平行に配置される２本の選択ゲート電極を形成し、第２の素子領域に、周辺ゲート電極を形成する。そして、メモリセルゲート電極、選択ゲート電極、周辺ゲート電極上に、第１の絶縁膜を形成し、周辺ゲート電極の側壁部上が開口される第１のレジストパターンを形成する。そして、第１のレジストパターンをマスクとして用いて第１のエッチング処理を行い、周辺ゲート電極に側壁絶縁膜を形成し、２本の選択ゲート電極間上が開口される第２のレジストパターンを形成する。そして、第２のレジストパターンをマスクとして用いて第２のエッチング処理を行い、選択ゲート電極側壁部の第１の絶縁膜を除去する。そして、第１の絶縁膜上にエッチングストッパー膜となる第２の絶縁膜を堆積し、第２の絶縁膜上に第３の絶縁膜を堆積し、２本の選択ゲート電極間上が開口される第３のレジストパターンを形成する。そして、第３のレジストパターンをマスクとして用いて第３のエッチング処理を行い、第２の絶縁膜をエッチングストッパーとして第３の絶縁膜を除去する。そして、第４のエッチング処理を行い、第２の絶縁膜を除去することでコンタクトホールを形成する。なお、本実施の形態の不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである。
【００１０】
実施の形態の不揮発性半導体記憶装置の製造方法は、周辺トランジスタのゲート電極（周辺ゲート電極とも称する）の側壁絶縁膜（サイドウォールとも称する）形成時に、選択ゲートトランジスタのゲート電極（選択ゲート電極とも称する）間をマスクすることで、選択ゲート電極間の絶縁膜を残存させる。その後、選択ゲートトランジスタのゲート電極間の絶縁膜をウェットエッチングにより剥離する。
【００１１】
本実施の形態により、選択ゲート電極間の寸法が微細化した場合にも、選択ゲート電極間に形成するコンタクトホールの形成が容易になる。また、選択ゲートトランジスタのゲート電極間の絶縁膜を等方性のエッチングにより剥離する際に、素子分離領域を介して選択ゲートトランジスタのゲート絶縁膜が側方からエッチングされることを防止する。
【００１２】
図２は、実施の形態の製造方法で製造される不揮発性半導体記憶装置のメモリセル部の等価回路図である。
【００１３】
図２に示すように、複数のメモリセルトランジスタＭＴでメモリセルアレイが構成される。メモリセルアレイにおいては、カラム方向（以下、第１の方向またはビット線方向とも称する）、および、ロー方向（以下、第２の方向またはワード線方向）にこれらのメモリセルトランジスタが、マトリックス状に配置される。
【００１４】
メモリセル部では、複数のメモリセルトランジスタＭＴ、および、選択ゲートトランジスタＳＴＳ、ＳＴＤが直列接続されて、ＮＡＮＤストリングを構成している。ＮＡＮＤストリングの繰り返し単位の長さは、ストリング長と称される。
【００１５】
１本のＮＡＮＤストリングを構成する直列接続された一群のメモリセルトランジスタＭＴの配列の一方の端部に位置するメモリセルトランジスタＭＴのソース領域には、一群のメモリセルトランジスタＭＴを選択する選択ゲートトランジスタＳＴＳのドレイン領域が接続されている。また、１本のＮＡＮＤストリングを構成する直列接続された一群のメモリセルトランジスタＭＴの配列の他方の端部に位置するメモリセルトランジスタＭＴのドレイン領域には、一群のメモリセルトランジスタＭＴを選択する選択ゲートトランジスタＳＴＤのソース領域が接続されている。
【００１６】
選択ゲートトランジスタＳＴＳのソース領域には、共通のソース線ＳＬが接続される。
【００１７】
メモリセルトランジスタＭＴのそれぞれのゲート電極（メモリセルゲート電極）は、ワード線ＷＬを構成する。ワード線ＷＬは、ワード線スイッチトランジスタ（図示せず）に接続される。そして、それぞれのワード線ＷＬは、ワード線スイッチトランジスタを介して、昇圧回路等に接続される。そして、ワード線スイッチトランジスタによりワード線ＷＬのゲート電極に印加される動作電圧が制御される。
【００１８】
選択ゲートトランジスタＳＴＳの共通の選択ゲート線ＳＧＳと、選択ゲートトランジスタＳＴＤの共通の選択ゲート線ＳＧＤは、選択ゲートスイッチトランジスタ（図示せず）に接続される。選択ゲートスイッチトランジスタにより、選択ゲートトランジスタＳＴＳ、ＳＧＤのゲート電極（選択ゲート電極）に印加される動作電圧が制御される。
【００１９】
選択ゲートトランジスタＳＴＤのそれぞれのドレインには、ビット線コンタクトによりビット線ＢＬがそれぞれ接続される。ビット線ＢＬはセンスアンプ（図示せず）に接続され、センスアンプは、選択されたメモリセルトランジスタから、ビット線ＢＬを介して読み出されたデータを増幅する。
【００２０】
ＮＡＮＤ型フラッシュメモリでは、メモリセル部における繰り返しの基本単位であるＮＡＮＤストリングのストリング長を短縮することで、チップの面積を縮小することが可能となる。
【００２１】
図３は、本実施の形態の製造方法で製造される不揮発性半導体記憶装置のメモリセル部のレイアウトの一例を示す図である。メモリセル部では、第１の方向（ビット線方向）に伸長し、互いに平行に配置される複数のセル素子領域ＡＡ（第１の素子領域）と、第１の素子領域ＡＡを互いに分離する素子分離領域が形成されている。この第１の素子領域ＡＡ上に、第１の方向と直交する第２の方向（ワード線方向）に伸長し互いに平行に配置される複数のワード線ＷＬ（メモリセルゲート電極）が形成されている。
【００２２】
また、セル素子領域ＡＡ上に、第２の方向に伸長し互いに隣接して平行に配置される２本の選択ゲート線ＳＧＳ（選択ゲート電極）が形成されている。そして、２本の選択ゲート線ＳＧＳの間には、共通のソース線ＳＬに接続されるソース線コンタクトＣＳが設けられる。なお、２本の選択ゲート線ＳＧＳの間の間隔を選択ゲート電極間隔ｄと称するものとする。選択ゲート電極間隔ｄを狭めることでストリング長の短縮が可能となる。
【００２３】
なお、図３には示さないが、メモリセル部の外側には、周辺トランジスタを形成するための周辺素子領域（第２の素子領域）が形成される。
【００２４】
図１は、実施の形態の製造方法により製造される不揮発性半導体記憶装置の模式断面図である。図１（ａ）は、図３のＡ−Ａ方向の断面図である。図１（ｂ）は周辺トランジスタのチャネル長方向に垂直な断面図である。図１（ｃ）は、図３のＢ−Ｂ方向の断面図である。図１（ｃ）は、図１（ａ）のｂ−ｂ断面図でもある。図１（ｄ）は、図３のＣ−Ｃ方向の断面図である。図１（ｄ）は、図１（ａ）のｃ−ｃ断面図でもある。
【００２５】
図１に示すように、不揮発性半導体記憶装置は、例えば、ｐ型シリコンの半導体基板１０を用いて形成される。半導体基板１０の不純物は、例えばボロン（Ｂ）である。
【００２６】
半導体基板１０には、セル素子領域（第１の素子領域）１２と、セル素子領域を互いに分離する素子分離領域１４が形成される。セル素子領域１２上には、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴＳが形成される。
【００２７】
素子分離領域１４は、素子分離絶縁膜１６、例えば、シリコン酸化膜で埋め込まれる。実施の形態においては、素子分離絶縁膜１６に空隙１８が形成されている。この空隙１８により、素子分離領域１４を挟んで隣接するメモリトランジスタＭＴ間の素子間干渉が抑制される。
【００２８】
また、半導体基板１０には、周辺素子領域（第２の素子領域）２０が形成される。周辺素子領域２０上には、周辺トランジスタＰＴが形成される。周辺素子領域２０は図示しない素子分離領域で囲まれる。
【００２９】
メモリセルトランジスタＭＴは、半導体基板１０上に形成されるゲート絶縁膜２２と、ゲート絶縁膜２２上に形成されるゲート電極（メモリセルゲート電極）を備える。ゲート電極は、ゲート絶縁膜２２上のフローティングゲート電極２４、ゲート間絶縁膜２６、コントロールゲート電極２８で構成される。また、コントロールゲート電極２８上には、ゲート電極加工に用いられるハードマスク層３０が形成される。
【００３０】
ゲート絶縁膜２２は、例えば、シリコン酸化膜である。フローティングゲート電極２４は、例えば、多結晶シリコン膜である。ゲート間絶縁膜２６は、例えば、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜である。また、コントロールゲート電極２８は、例えば、コバルトシリサイド（ＣｏＳｉ）膜やニッケルシリサイド（ＮｉＳｉ）膜などのシリサイド膜、または、タングステン（Ｗ）膜などの金属膜である。ハードマスク層３０は、例えば、シリコン窒化膜である。
【００３１】
そして、メモリセル部の半導体基板１０中に、ソース・ドレイン領域となるｎ−型拡散層３２を備えている。ｎ−型拡散層３２は、メモリセルゲート電極を挟むように設けられる。ｎ−型拡散層３２は、例えば、不純物をヒ素（Ａｓ）とする拡散層である。
【００３２】
周辺トランジスタＰＴは、半導体基板１０上に形成されるゲート絶縁膜２２と、ゲート絶縁膜２２上に形成されるゲート電極（選択ゲート電極）を備える。選択ゲート電極は、メモリセルトランジスタＭＴと基本的に同じ層構造を備える。ただし、ゲート間絶縁膜２６に開口部が設けられ、フローティングゲート電極２４とコントロールゲート電極２８が電気的に導通するよう構成される。
【００３３】
選択ゲートトランジスタＳＴＳは、ソース・ドレイン領域となるｎ−型拡散層３４を備えている。また、選択ゲート電極間の半導体基板１０中には、ｎ−型拡散層３４に加え、ｎ−型拡散層３４よりも接合深さが深く、不純物濃度の高いコンタクト拡散層３６が形成される。ｎ−型拡散層３４およびコンタクト拡散層３６は、例えば、不純物をヒ素（Ａｓ）とする拡散層である。
【００３４】
周辺トランジスタＰＴは、半導体基板１０上に形成されるゲート絶縁膜２２と、ゲート絶縁膜２２上に形成されるゲート電極（周辺ゲート電極）を備える。周辺ゲート電極は、選択ゲートトランジスタＳＴＳと同じ層構造を備える。
【００３５】
周辺トランジスタＰＴは、ソース・ドレイン領域となるｎ−型拡散層３８と、ｎ＋型拡散層４０を備えている。ｎ＋型拡散層４０は、ｎ−型拡散層３８よりも接合深さが深く、不純物濃度が高い。ｎ−型拡散層３８およびｎ＋型拡散層４０は、例えば、不純物をヒ素（Ａｓ）とする拡散層である。周辺トランジスタＰＴは、ｎ−型拡散層３８とｎ＋型拡散層４０により、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を形成している。
【００３６】
メモリセルゲート電極間は、層間絶縁膜（第１の絶縁膜）４２で埋め込まれている。そして、メモリセルゲート電極間の層間絶縁膜４２には、空隙４４が形成されている。この空隙４４により、メモリセルゲート電極間の配線間容量やメモリセルゲート電極と半導体基板１０間の容量を低減している。層間絶縁膜４２は、例えば、Ｐｌａｓｍａ−ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成されるＰｌａｓｍａ−ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）膜や、Ｐｌａｓｍａ−ＳｉＨ４膜である。
【００３７】
層間絶縁膜４２上には、ソース線コンタクトＣＳ形成の際に、エッチングストッパーとなるエッチングストッパー膜（第２の絶縁膜）４６が形成されている。エッチングストッパー膜４６は、例えば、シリコン窒化膜である。
【００３８】
そして、選択ゲート電極間は、エッチングストッパー膜４６上の層間絶縁膜（第３の絶縁膜）４８で埋め込まれている。層間絶縁膜４８は、例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜である。さらに、ソース線（図示せず）と、選択ゲートトランジスタＳＴＳのソース・ドレイン領域を接続するソース線コンタクトＣＳが形成されている。
【００３９】
なお、選択ゲート電極間の底部には、エッチングストッパー膜４６下に、層間絶縁膜４２が残存している。選択ゲート電極の側壁部には層間絶縁膜４２は残存しない。
【００４０】
一方、周辺トランジスタＰＴのゲート電極には、層間絶縁膜４２と同一の材料の側壁絶縁膜５０が形成される。
【００４１】
次に、本実施の形態の半導体記憶装置の製造方法について、図４〜図１４を参照しつつ説明する。図４〜図１４は、本実施の形態の半導体記憶装置の製造方法を示す模式断面図である。なお、例えば、図４（ａ）は図１（ａ）、図４（ｂ）は図１（ｂ）、図４（ｃ）は図１（ｃ）、図４（ｄ）は図１（ｄ）にそれぞれ対応する位置の断面図である。図５〜図１４についても同様である。
【００４２】
まず、図４に示すように、ｐ型シリコンの半導体基板１０上に、熱酸化によりゲート絶縁膜２２を形成する。次に、ゲート絶縁膜２２上に、ＬＰＣＶＤ法により、フローティングゲート電極を形成するための、リン（Ｐ）またはボロン（Ｂ）を不純物として含有する多結晶シリコン膜５２を堆積する。その後、ＬＰＣＶＤ法により、シリコン窒化膜５４を形成する。
【００４３】
そして、リソグラフィー技術およびドライエッチングであるＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により、シリコン窒化膜５４をパターニングする。パターニングされたシリコン窒化膜５２をマスク材として、多結晶シリコン膜５２、ゲート絶縁膜２２、半導体基板１０を順次ＲＩＥ法によりエッチングして、素子分離領域形成のためのトレンチ５４を形成する。
【００４４】
次に、図５に示すように、トレンチ５４を素子分離絶縁膜１６で埋め込む。素子分離絶縁膜１６は、例えば、Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ−ＣＶＤ法によるシリコン酸化膜である。トレンチ５４を埋め込んだ後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化し、さらに、例えば、ＲＩＥ法にてエッチバックする。
【００４５】
このようにして、半導体基板１０に、メモリセルトランジスタＭＴおよび選択ゲートトランジスタＳＴＳを形成するための、第１の方向に伸長し互いに平行に配置される複数のセル素子領域（第１の素子領域）１２と、セル素子領域１２を互いに分離する素子分離領域１４が形成される。
【００４６】
なお、素子分離領域１４を形成する際に、素子分離領域１４に埋め込まれる素子分離絶縁膜１６に空隙１８が形成されることが望ましい。素子分離領域１４を挟んで形成されるメモリセルトランジスタＭＴ間同士の干渉が抑制され、誤書き込み等の誤動作が抑制されるからである。空隙１８の形成は、例えば、素子分離絶縁膜１６としてステップカバレッジの悪い膜を適用することで実現が可能である。
【００４７】
また、セル素子領域１２と同時に、図５（ｂ）に示すように、半導体基板１０に、周辺トランジスタＰＴを形成するための周辺素子領域（第２の素子領域）２０が形成される。
【００４８】
次に、図６に示すように、例えば、熱リン酸処理によりシリコン窒化膜５４を剥離する。そして、ゲート間絶縁膜２６としてＯＮＯ膜を形成し、コントロールゲート電極２８用のリン（Ｐ）または（Ｂ）を不純物として含有する多結晶シリコン膜を形成する。なお、選択ゲート電極部、周辺ゲート電極部には、ＯＮＯ膜に開口部を設けておくようにする。
【００４９】
さらに、多結晶シリコン膜上に、ゲート電極加工に用いられるシリコン窒化膜のハードマスク層３０が形成される。そして、リソグラフィー技術およびＲＩＥ法により、ハードマスク層３０をパターニングする。
【００５０】
パターニングされたハードマスク層３０をマスク材として、多結晶シリコン膜、ＯＮＯ膜、多結晶シリコン膜５２を順次ＲＩＥ法によりエッチングして、メモリセルゲート電極、選択ゲート電極、周辺ゲート電極を形成する。
【００５１】
このようにして、セル素子領域（第１の素子領域）１４上に、第１の方向と直交する第２の方向に伸長し互いに平行に配置される複数のメモリセルゲート電極が形成される。また、セル素子領域１４上、第２の方向に伸長し互いに隣接して平行に配置される２本の選択ゲート電極が形成される。さらに、周辺素子領域に、周辺ゲート電極が形成される。
【００５２】
その後、例えば、ヒ素（Ａｓ）のイオン注入により、ｎ−型拡散層３２、ｎ−型拡散層３４、ｎ−型拡散層３８を形成する。これらのｎ−型拡散層は同時に形成されるものであっても、それぞれ個別に形成されるものであってもかまわない。イオン注入後、活性化のための熱処理を行う。
【００５３】
次に、図７に示すように、メモリセルゲート電極、選択ゲート電極、周辺ゲート電極上に、層間絶縁膜（第１の絶縁膜）４２を形成する。この時、メモリセルゲート電極間の層間絶縁膜４２には、空隙４４が形成されることが望ましい。空隙４４の形成により、メモリセルゲート電極間の配線間やメモリセルゲート電極と基板間の容量が低減され、メモリセル間の干渉による誤動作の抑制や配線遅延の抑制が実現されるからである。空隙４４を形成するには、層間絶縁膜４２としてステップカバレッジの悪い膜、例えば、Ｐｌａｓｍａ−ＴＥＯＳ膜や、Ｐｌａｓｍａ−ＳｉＨ４膜を適用することが考えられる。
【００５４】
ここで、２本の選択ゲート電極間の底部の膜厚（図７（ａ）中のｔ１）が、選択ゲート電極側壁部の膜厚（図７（ａ）中のｔ２）よりも厚くなるよう層間絶縁膜４２を堆積することが望ましい。すなわち、ｔ１／ｔ２＞１とすることが望ましい。後の工程で、層間絶縁膜４２をウェットエッチングにより除去する際に、選択ゲート電極のゲート絶縁膜２２が素子分離領域１４を介して側方からエッチングされることを抑制するためである。
【００５５】
次に、図８に示すように、周辺トランジスタＰＴの周辺ゲート電極の側壁部上が開口される第１のレジストパターン５６を層間絶縁膜４２上に形成する。そして、第１のレジストパターン５６を用いて、ＲＩＥ法によるドライエッチング（第１のエッチング処理）を行い、層間絶縁膜４２をエッチングして周辺ゲート電極に側壁絶縁膜（サイドウォール）５０を形成する。このドライエッチングは異方性エッチングである。
【００５６】
この際、メモリセル電極部および選択ゲート電極部は、第１のレジストパターン５６で覆われているため、層間絶縁膜４２はエッチングされず、側壁絶縁膜５０は形成されない。したがって、２本の選択ゲート電極間には層間絶縁膜４２は堆積時の状態で残存する。
【００５７】
次に、図９に示すように、第１のレジストパターン５６を剥離した後、側壁絶縁膜５０をマスクに、例えば、ヒ素（Ａｓ）のイオン注入を行い、周辺トランジスタＰＴのｎ＋型拡散層４０を形成する。この際、選択トランジスタＳＴＳのソース・ドレイン領域は、層間絶縁膜４２で覆われているため、ｎ＋型拡散層４０は形成されない。イオン注入後、活性化のための熱処理を行う。
【００５８】
次に、図１０に示すように、リソグラフィー技術により、２本の選択ゲート電極間上が開口される第２のレジストパターン５８を形成する。
【００５９】
次に、図１１に示すように、第２のレジストパターン５８を用いて等方性エッチングであるウェットエッチングを行い、選択ゲート電極の側壁部の層間絶縁膜（第１の絶縁膜）４２を除去する。ウェットエッチング処理の薬液には、例えば、希弗化アンモニウム液を用いる。選択ゲート電極の側壁部の層間絶縁膜（第１の絶縁膜）４２は残存させずにすべてエッチングすることが、後のコンタクトホール形成のプロセスマージンを広げる観点から望ましい。
【００６０】
この際、２本の選択ゲート電極間の底部の層間絶縁膜（第１の絶縁膜）４２を一部残存させることが望ましい。一部残存するようにウェットエッチング量を設定することで、層間絶縁膜４２をウェットエッチング処理により除去する際に、選択ゲート電極のゲート絶縁膜２２がエッチングされることを抑制することが可能となる。
【００６１】
なお、ここではウェットエッチングを例に説明したが、等方性のドライエッチングを適用することも可能である。
【００６２】
次に、図１２に示すように、第２のレジストパターン５８を剥離した後、層間絶縁膜（第１の絶縁膜）４２上にエッチングストッパー膜（第２の絶縁膜）４６を堆積する。エッチングストッパー膜４６は、例えば、ＬＰＣＶＤ法により形成されるシリコン窒化膜である。
【００６３】
そして、エッチングストッパー膜４６上に層間絶縁膜（第３の絶縁膜）４８を堆積する。層間絶縁膜４８は、例えば、ＬＰＣＶＤ法により形成されるＢＰＳＧ膜である。その後、層間絶縁膜４８をＣＭＰ法により平坦化する。層間絶縁膜（第３の絶縁膜）４８は、後のドライエッチング（第３のエッチング処理）の際のエッチングレートが、エッチングストッパー膜（第２の絶縁膜）４６のエッチングレートより大きくなる材料を選択する。
【００６４】
次に、図１３に示すように、コンタクトホールを形成するために、２本の選択ゲート電極間上、すなわち、２本の選択ゲート電極間の半導体基板上が開口される第３のレジストパターン６０を形成する。
【００６５】
次に、第３のレジストパターン６０を用いてドライエッチング（第３のエッチング処理）を行い、エッチングストッパー膜（第２の絶縁膜）４６をエッチングストッパーとして層間絶縁膜（第３の絶縁膜）４８を除去する。上述のように、このドライエッチングでは、エッチングストッパー膜（第２の絶縁膜）４６に対するエッチング選択比の高い条件を選択する。
【００６６】
このように、エッチングストッパー膜４６をエッチングストッパーとして用いることにより、層間絶縁膜４８をエッチングする際のエッチング量を十分確保することが可能となりプロセスマージンの広い安定したコンタクトホール６２の形成が可能となる。
【００６７】
次に、図１４に示すように、ドライエッチング（第４のエッチング処理）によりエッチングストッパー膜（第２の絶縁膜）４６およびその下の層間絶縁膜（第１の絶縁膜）４２等を除去することでコンタクトホール６２を形成する。コンタクトホール６２の形成後、コンタクトホール６２を通して半導体基板１０中に、不純物として、例えば、ヒ素（Ａｓ）をイオン注入して、熱処理により活性化することにより、ｎ＋型のコンタクト拡散層３６を形成する。
【００６８】
この後、コンタクトホール６２に金属プラグを形成し、図１に示すように、ソース線コンタクトＣＳが形成される。例えば、ＣＶＤ法によりバリアメタルとなるチタンナイトライド（ＴｉＮ）膜を堆積し、続いて、ＣＶＤ法によりタングステン（Ｗ）膜を堆積する。その後、ＣＭＰ法によりコンタクトホール６２部以外の膜を除去して金属プラグが形成される。
【００６９】
このように、コンタクト拡散層３６は、コンタクトホール６２を通したイオン注入により形成される。このため、リソグラフィーの合わせズレ等によりソース線コンタクトＣＳが拡散層から外れることがない。したがって、ソース線コンタクトＣＳの高抵抗不良や高いジャンクションリークの発生を抑制することが可能となる。
【００７０】
この後、公知のプロセス技術を採用することにより上層電極配線等を形成し、不揮発性半導体記憶装置が形成される。
【００７１】
以下、図面を参照しつつ、実施の形態の不揮発性半導体記憶装置の製造方法の作用および効果を説明する。図１５〜１８は、実施の形態の不揮発性半導体記憶装置の製造方法の作用および効果の説明図である。
【００７２】
図１５は、エッチングストッパー膜４６上に層間絶縁膜（第３の絶縁膜）４８を堆積しＣＭＰ法による平坦化を行った直後の工程断面図である。図１５（ａ）、図１５（ｂ）が本実施の形態の場合である。また、図１５（ｃ）、図１５（ｄ）が、選択ゲート電極部にも周辺ゲート電極同様に側壁絶縁膜（サイドウォール）５０を形成し、この側壁絶縁膜５０のウェットエッチングによる剥離工程を行わない場合の断面図である。なお、図１５（ａ）、図１５（ｃ）はメモリセル部の断面図であり、図１５（ｂ）、図１５（ｄ）は、周辺トランジスタＰＴ部の断面図である。
【００７３】
図１５（ｃ）に示すように、選択ゲート電極部にも周辺ゲート電極と同様に側壁絶縁膜５０を形成し、この側壁絶縁膜５０のウェットエッチングによる剥離工程を行わない場合、エッチングストッパー膜（第２の絶縁膜）４６が、選択ゲート電極間の側壁絶縁膜５０間を塞いでしまうおそれがある。
【００７４】
図１６は、図１５の状態に対して、第３のレジストパターン６０を用いてドライエッチング（第３のエッチング処理）を行い、コンタクトホール６２を形成する際の断面図である。図１６（ｃ）に示すように、選択ゲート電極間の側壁絶縁膜５０間が、エッチングストッパー膜４６で塞がれることにより、コンタクトホール６２が開口できなくなるという問題が生じる。
【００７５】
これに対し、実施の形態の場合は、図１６（ａ）に示すように、選択ゲート電極の側面に堆積された層間絶縁膜（第１の絶縁膜）４２をウェットエッチングにより剥離することで、エッチングストッパー膜（第２の絶縁膜）４６が、選択ゲート電極間を塞いでしまうことを抑制する。したがって、安定したコンタクトホール６２の形成が可能となる。
【００７６】
図１７は、第２のレジストパターン５８を形成した直後の断面である。第２のレジストパターン５８は、層間絶縁膜（第１の絶縁膜）４２をウェットエッチングにより剥離するための開口部を、選択ゲート電極間上に備える。
【００７７】
図１７（ａ）、図１７（ｂ）が実施の形態の場合の断面図である。また、図１７（ｃ）、図１７（ｄ）が、選択ゲート電極部にも周辺ゲート電極同様に側壁絶縁膜（サイドウォール）５０を形成した場合の断面図である。なお、図１７（ａ）、図１７（ｃ）はメモリセル部の断面図である。また、図１７（ｂ）、図１７（ｄ）は、選択ゲート電極間の断面図、すなわち、図１７（ａ）、図１７（ｃ）それぞれのｃ−ｃ断面図である。
【００７８】
図１７（ｄ）から明らかなように、側壁絶縁膜（サイドウォール）５０を形成した場合は、素子分離領域１４の素子分離絶縁膜１６上面が露出している。これに対し、実施の形態の場合は、図１７（ｂ）から明らかなように、素子分離領域１４の素子分離絶縁膜１６上は、層間絶縁膜（第１の絶縁膜）４２で覆われている。
【００７９】
図１８は、図１７の状態に対して、第２のレジストパターン５８を用いてウェットエッチングを行い、選択ゲート電極の側壁部の層間絶縁膜（第１の絶縁膜）４２または側壁絶縁膜５０を除去した直後の断面である。図１８（ａ）、図１８（ｂ）、図１８（ｃ）が実施の形態の場合の断面図である。また、図１８（ｄ）、図１８（ｅ）、図１８（ｆ）が、選択ゲート電極部にも周辺ゲート電極同様に側壁絶縁膜（サイドウォール）５０を形成した場合の断面図である。なお、図１８（ａ）、図１８（ｄ）はメモリセル部の断面図である。また、図１８（ｂ）、図１８（ｅ）は、選択ゲート電極間の断面図、すなわち、図１８（ａ）、図１８（ｄ）それぞれのｃ−ｃ断面図である。また、図１８（ｃ）、図１８（ｆ）は、選択ゲート電極部の断面図、すなわち、図１８（ａ）、図１８（ｄ）それぞれのｄ−ｄ断面図である。
【００８０】
図１８（ｅ）から明らかなように、側壁絶縁膜（サイドウォール）５０を形成した場合は、側壁絶縁膜５０をすべてウェットエッチングにより除去した場合、素子分離絶縁膜１６の上面がエッチングにより後退する。特に、素子分離絶縁膜１６中に空隙１８がある場合には、素子分離絶縁膜１６が選択ゲート電極のチャネル長方向にも早くエッチングが進む。したがって、図１８（ｆ）に示すように、選択ゲート電極間の素子分離絶縁膜１６がエッチングされ、選択ゲート電極のゲート絶縁膜２２が、側方すなわち素子分離領域１４側からエッチングされるおそれが生ずる。
【００８１】
これに対し、実施の形態の場合、図１８（ｂ）から明らかなように、選択ゲート電極側壁部の層間絶縁膜（第１の絶縁膜）４２をすべてウェットエッチングにより除去した後も、素子分離絶縁膜１６の上面は、層間絶縁膜４２が残存する。したがって、選択ゲート電極のゲート絶縁膜２２が、素子分離領域１４側からエッチングされることが防止される。
【００８２】
なお、実施の形態の製造方法において、選択ゲート電極側壁部の層間絶縁膜４２をすべてウェットエッチングにより除去した後に、素子分離絶縁膜１６の上面に残存する層間絶縁膜４２の膜厚は、層間絶縁膜４２の堆積時のカバレッジに依存する。すなわち、２本の選択ゲート電極間の底部の膜厚（図７（ａ）中のｔ１）が、選択ゲート電極側壁部の膜厚（図７（ａ）中のｔ２）よりも厚くなるよう層間絶縁膜４２を堆積することで、層間絶縁膜４２が残存する。
【００８３】
ｔ１／ｔ２＞１であることが、素子分離絶縁膜１６の上面に層間絶縁膜４２を残存させる観点から好ましい。さらに、ｔ１／ｔ２＞１．５であることが望ましく、ｔ１／ｔ２＞２であることがより望ましい。
【００８４】
もっとも、ｔ１／ｔ２≦１であったとしても、選択ゲート電極側壁部の層間絶縁膜４２のウェットエッチング前に、膜厚ｔ１の層間絶縁膜４２が選択ゲート電極間底部に存在する。したがって、図１７（ｃ）に示すような選択ゲート電極部にも周辺ゲート電極同様に側壁絶縁膜５０を形成した場合に比較すれば、選択ゲート電極のゲート絶縁膜２２のエッチングに対するプロセスマージンは向上する。
【００８５】
なお、残存する層間絶縁膜４２の膜厚が厚くなりすぎると、コンタクトホール６２形成の際に、エッチングストッパー膜４６を除去した後のエッチング必要量が増大するため望ましくない。この観点から、望ましくはｔ１／ｔ２＜８、より望ましくはｔ１／ｔ２＜４である。
【００８６】
以上、実施の形態によれば、選択ゲート電極間隔ｄ（図３）が縮小されても、安定して選択ゲート電極間のコンタクトを形成することが可能となる。すなわち、コンタクト形成プロセスのプロセスマージンが十分確保できる。したがって、選択ゲートトランジスタのゲート電極間の間隔の縮小を実現する不揮発性半導体記憶装置の製造方法置を提供することが可能となる。
【００８７】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、不揮発性半導体記憶装置や不揮発性半導体記憶装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる不揮発性半導体記憶装置や不揮発性半導体記憶装置の製造方法等に関わる要素を適宜選択して用いることができる。
【００８８】
例えば、コンタクトホールのパターンとして、図３に示すような円形状のパターンを例に説明したが、コンタクトホールのパターンは円形状に限られるものではない。図１９は本実施の形態のコンタクトホールの別の形状を示す図である。図１９に破線で示すように２本の選択ゲート電極間をロー方向（第２の方向）に沿って連続して開口する矩形形状のパターンであってもかまわない。また、楕円形状であっても、長方形状であってもかまわない。
【００８９】
また、例えば、実施の形態においては、ソース線コンタクトＣＳが形成される選択ゲートトランジスタＳＴＳの領域について説明したが、ビット線コンタクトが形成される選択ゲートトランジスタＳＧＤの領域についても同様の製造方法を適用することが可能である。
【００９０】
また、例えば、実施の形態においては、素子分離絶縁膜１６に空隙１８がある場合を例に説明した。特に、空隙１８がある場合に実施の形態の製造方法は効果的であるが、空隙１８がない場合でも、選択ゲート電極のゲート絶縁膜２２のエッチングに対するプロセスマージンは向上する。
【００９１】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての不揮発性半導体記憶装置の製造方法が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【００９２】
１０ 半導体基板
１２ セル素子領域（第１の素子領域）
１４ 素子分離領域
１６ 素子分離絶縁膜
１８ 空隙
２０ 周辺素子領域（第２の素子領域）
４２ 層間絶縁膜（第１の絶縁膜）
４６ エッチングストッパー膜（第２の絶縁膜）
４８ 層間絶縁膜（第３の絶縁膜）
５６ 第１のレジストパターン
５８ 第２のレジストパターン
６０ 第３のレジストパターン
６２ コンタクトホール
ＭＴ メモリセルトランジスタ
ＳＴＳ 選択ゲートトランジスタ
ＳＴＤ 選択ゲートトランジスタ
ＰＴ 周辺トランジスタ
【技術分野】
【０００１】
本発明の実施の形態は、不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ、ＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、ＮＡＮＤ型フラッシュメモリ等、半導体素子を用いた不揮発性半導体記憶装置は従来広く知られている。その中でもＮＡＮＤ型フラッシュメモリは、それぞれのメモリセルがソース・ドレイン拡散層を共有しているため、高密度化に有利である。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセルアレイ端部には、メモリセルブロックの選択および非選択を制御する選択ゲートトランジスタが設けられる。ＮＡＮＤ型フラッシュメモリのさらなる高密度化を実現させるために、隣接する２本の選択ゲートトランジスタのゲート電極間の間隔を縮小することが考えられる。
【０００４】
もっとも、隣接する２本の選択ゲートトランジスタの間には、上層電極配線から基板へのコンタクトを形成する必要がある。このため、選択ゲートトランジスタのゲート電極間の間隔を縮小しても、コンタクト形成プロセスのプロセスマージンが十分確保できる製造方法の確立が望まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−９１３６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、選択ゲートトランジスタのゲート電極間の間隔の縮小を実現する不揮発性半導体記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板に、第１の方向に伸長し互いに平行に配置される複数の第１の素子領域と、前記第１の素子領域を互いに分離する素子分離領域とを形成し、前記半導体基板の、前記第１の素子領域と異なる領域に第２の素子領域を形成し、前記第１の素子領域上に、前記第１の方向と直交する第２の方向に伸長し互いに平行に配置される複数のメモリセルゲート電極を形成し、前記第１の素子領域上に、前記第２の方向に伸長し互いに隣接して平行に配置される２本の選択ゲート電極を形成し、前記第２の素子領域に、周辺ゲート電極を形成し、前記メモリセルゲート電極、前記選択ゲート電極、前記周辺ゲート電極上に、第１の絶縁膜を形成し、前記周辺ゲート電極の側壁部上が開口される第１のレジストパターンを形成し、前記第１のレジストパターンをマスクとして用いて第１のエッチング処理を行い、前記周辺ゲート電極に側壁絶縁膜を形成し、前記２本の選択ゲート電極間上が開口される第２のレジストパターンを形成し、前記第２のレジストパターンをマスクとして用いて第２のエッチング処理を行い、前記選択ゲート電極側壁部の前記第１の絶縁膜を除去し、前記第１の絶縁膜上にエッチングストッパー膜となる第２の絶縁膜を堆積し、前記第２の絶縁膜上に第３の絶縁膜を堆積し、前記２本の選択ゲート電極間上が開口される第３のレジストパターンを形成し、前記第３のレジストパターンをマスクとして用いて第３のエッチング処理を行い、前記第２の絶縁膜をエッチングストッパーとして前記第３の絶縁膜を除去し、第４のエッチング処理を行い、前記第２の絶縁膜を除去することでコンタクトホールを形成する。
【図面の簡単な説明】
【０００８】
【図１】実施の形態の製造方法により製造される不揮発性半導体記憶装置の模式断面図である。
【図２】実施の形態の製造方法で製造される不揮発性半導体記憶装置の等価回路図である。
【図３】実施の形態の製造方法で製造される不揮発性半導体記憶装置のレイアウトの一例を示す図である。
【図４】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図５】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図６】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図７】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図８】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図９】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１０】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１１】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１２】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１３】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１４】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１５】実施の形態の半導体記憶装置の製造方法の作用および効果の説明図である。
【図１６】実施の形態の半導体記憶装置の製造方法の作用および効果の説明図である。
【図１７】実施の形態の半導体記憶装置の製造方法の作用および効果の説明図である。
【図１８】実施の形態の半導体記憶装置の製造方法の作用および効果の説明図である。
【図１９】実施の形態のコンタクトホールの別の形状を示す図である。
【発明を実施するための形態】
【０００９】
本実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板に、メモリセルトランジスタおよび選択ゲートトランジスタを形成するための、第１の方向（ビット線方向またはカラム方向）に伸長し互いに平行に配置される複数の第１の素子領域と、第１の素子領域を互いに分離する素子分離領域とを形成する。また、この半導体基板の、第１の素子領域と異なる領域に、周辺トランジスタを形成するための第２の素子領域を形成する。そして、第１の素子領域上に、第１の方向と直交する第２の方向（ワード線方向またはロー方向）に伸長し互いに平行に配置される複数のメモリセルゲート電極を形成し、第１の素子領域上に、第２の方向に伸長し互いに隣接して平行に配置される２本の選択ゲート電極を形成し、第２の素子領域に、周辺ゲート電極を形成する。そして、メモリセルゲート電極、選択ゲート電極、周辺ゲート電極上に、第１の絶縁膜を形成し、周辺ゲート電極の側壁部上が開口される第１のレジストパターンを形成する。そして、第１のレジストパターンをマスクとして用いて第１のエッチング処理を行い、周辺ゲート電極に側壁絶縁膜を形成し、２本の選択ゲート電極間上が開口される第２のレジストパターンを形成する。そして、第２のレジストパターンをマスクとして用いて第２のエッチング処理を行い、選択ゲート電極側壁部の第１の絶縁膜を除去する。そして、第１の絶縁膜上にエッチングストッパー膜となる第２の絶縁膜を堆積し、第２の絶縁膜上に第３の絶縁膜を堆積し、２本の選択ゲート電極間上が開口される第３のレジストパターンを形成する。そして、第３のレジストパターンをマスクとして用いて第３のエッチング処理を行い、第２の絶縁膜をエッチングストッパーとして第３の絶縁膜を除去する。そして、第４のエッチング処理を行い、第２の絶縁膜を除去することでコンタクトホールを形成する。なお、本実施の形態の不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである。
【００１０】
実施の形態の不揮発性半導体記憶装置の製造方法は、周辺トランジスタのゲート電極（周辺ゲート電極とも称する）の側壁絶縁膜（サイドウォールとも称する）形成時に、選択ゲートトランジスタのゲート電極（選択ゲート電極とも称する）間をマスクすることで、選択ゲート電極間の絶縁膜を残存させる。その後、選択ゲートトランジスタのゲート電極間の絶縁膜をウェットエッチングにより剥離する。
【００１１】
本実施の形態により、選択ゲート電極間の寸法が微細化した場合にも、選択ゲート電極間に形成するコンタクトホールの形成が容易になる。また、選択ゲートトランジスタのゲート電極間の絶縁膜を等方性のエッチングにより剥離する際に、素子分離領域を介して選択ゲートトランジスタのゲート絶縁膜が側方からエッチングされることを防止する。
【００１２】
図２は、実施の形態の製造方法で製造される不揮発性半導体記憶装置のメモリセル部の等価回路図である。
【００１３】
図２に示すように、複数のメモリセルトランジスタＭＴでメモリセルアレイが構成される。メモリセルアレイにおいては、カラム方向（以下、第１の方向またはビット線方向とも称する）、および、ロー方向（以下、第２の方向またはワード線方向）にこれらのメモリセルトランジスタが、マトリックス状に配置される。
【００１４】
メモリセル部では、複数のメモリセルトランジスタＭＴ、および、選択ゲートトランジスタＳＴＳ、ＳＴＤが直列接続されて、ＮＡＮＤストリングを構成している。ＮＡＮＤストリングの繰り返し単位の長さは、ストリング長と称される。
【００１５】
１本のＮＡＮＤストリングを構成する直列接続された一群のメモリセルトランジスタＭＴの配列の一方の端部に位置するメモリセルトランジスタＭＴのソース領域には、一群のメモリセルトランジスタＭＴを選択する選択ゲートトランジスタＳＴＳのドレイン領域が接続されている。また、１本のＮＡＮＤストリングを構成する直列接続された一群のメモリセルトランジスタＭＴの配列の他方の端部に位置するメモリセルトランジスタＭＴのドレイン領域には、一群のメモリセルトランジスタＭＴを選択する選択ゲートトランジスタＳＴＤのソース領域が接続されている。
【００１６】
選択ゲートトランジスタＳＴＳのソース領域には、共通のソース線ＳＬが接続される。
【００１７】
メモリセルトランジスタＭＴのそれぞれのゲート電極（メモリセルゲート電極）は、ワード線ＷＬを構成する。ワード線ＷＬは、ワード線スイッチトランジスタ（図示せず）に接続される。そして、それぞれのワード線ＷＬは、ワード線スイッチトランジスタを介して、昇圧回路等に接続される。そして、ワード線スイッチトランジスタによりワード線ＷＬのゲート電極に印加される動作電圧が制御される。
【００１８】
選択ゲートトランジスタＳＴＳの共通の選択ゲート線ＳＧＳと、選択ゲートトランジスタＳＴＤの共通の選択ゲート線ＳＧＤは、選択ゲートスイッチトランジスタ（図示せず）に接続される。選択ゲートスイッチトランジスタにより、選択ゲートトランジスタＳＴＳ、ＳＧＤのゲート電極（選択ゲート電極）に印加される動作電圧が制御される。
【００１９】
選択ゲートトランジスタＳＴＤのそれぞれのドレインには、ビット線コンタクトによりビット線ＢＬがそれぞれ接続される。ビット線ＢＬはセンスアンプ（図示せず）に接続され、センスアンプは、選択されたメモリセルトランジスタから、ビット線ＢＬを介して読み出されたデータを増幅する。
【００２０】
ＮＡＮＤ型フラッシュメモリでは、メモリセル部における繰り返しの基本単位であるＮＡＮＤストリングのストリング長を短縮することで、チップの面積を縮小することが可能となる。
【００２１】
図３は、本実施の形態の製造方法で製造される不揮発性半導体記憶装置のメモリセル部のレイアウトの一例を示す図である。メモリセル部では、第１の方向（ビット線方向）に伸長し、互いに平行に配置される複数のセル素子領域ＡＡ（第１の素子領域）と、第１の素子領域ＡＡを互いに分離する素子分離領域が形成されている。この第１の素子領域ＡＡ上に、第１の方向と直交する第２の方向（ワード線方向）に伸長し互いに平行に配置される複数のワード線ＷＬ（メモリセルゲート電極）が形成されている。
【００２２】
また、セル素子領域ＡＡ上に、第２の方向に伸長し互いに隣接して平行に配置される２本の選択ゲート線ＳＧＳ（選択ゲート電極）が形成されている。そして、２本の選択ゲート線ＳＧＳの間には、共通のソース線ＳＬに接続されるソース線コンタクトＣＳが設けられる。なお、２本の選択ゲート線ＳＧＳの間の間隔を選択ゲート電極間隔ｄと称するものとする。選択ゲート電極間隔ｄを狭めることでストリング長の短縮が可能となる。
【００２３】
なお、図３には示さないが、メモリセル部の外側には、周辺トランジスタを形成するための周辺素子領域（第２の素子領域）が形成される。
【００２４】
図１は、実施の形態の製造方法により製造される不揮発性半導体記憶装置の模式断面図である。図１（ａ）は、図３のＡ−Ａ方向の断面図である。図１（ｂ）は周辺トランジスタのチャネル長方向に垂直な断面図である。図１（ｃ）は、図３のＢ−Ｂ方向の断面図である。図１（ｃ）は、図１（ａ）のｂ−ｂ断面図でもある。図１（ｄ）は、図３のＣ−Ｃ方向の断面図である。図１（ｄ）は、図１（ａ）のｃ−ｃ断面図でもある。
【００２５】
図１に示すように、不揮発性半導体記憶装置は、例えば、ｐ型シリコンの半導体基板１０を用いて形成される。半導体基板１０の不純物は、例えばボロン（Ｂ）である。
【００２６】
半導体基板１０には、セル素子領域（第１の素子領域）１２と、セル素子領域を互いに分離する素子分離領域１４が形成される。セル素子領域１２上には、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴＳが形成される。
【００２７】
素子分離領域１４は、素子分離絶縁膜１６、例えば、シリコン酸化膜で埋め込まれる。実施の形態においては、素子分離絶縁膜１６に空隙１８が形成されている。この空隙１８により、素子分離領域１４を挟んで隣接するメモリトランジスタＭＴ間の素子間干渉が抑制される。
【００２８】
また、半導体基板１０には、周辺素子領域（第２の素子領域）２０が形成される。周辺素子領域２０上には、周辺トランジスタＰＴが形成される。周辺素子領域２０は図示しない素子分離領域で囲まれる。
【００２９】
メモリセルトランジスタＭＴは、半導体基板１０上に形成されるゲート絶縁膜２２と、ゲート絶縁膜２２上に形成されるゲート電極（メモリセルゲート電極）を備える。ゲート電極は、ゲート絶縁膜２２上のフローティングゲート電極２４、ゲート間絶縁膜２６、コントロールゲート電極２８で構成される。また、コントロールゲート電極２８上には、ゲート電極加工に用いられるハードマスク層３０が形成される。
【００３０】
ゲート絶縁膜２２は、例えば、シリコン酸化膜である。フローティングゲート電極２４は、例えば、多結晶シリコン膜である。ゲート間絶縁膜２６は、例えば、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜である。また、コントロールゲート電極２８は、例えば、コバルトシリサイド（ＣｏＳｉ）膜やニッケルシリサイド（ＮｉＳｉ）膜などのシリサイド膜、または、タングステン（Ｗ）膜などの金属膜である。ハードマスク層３０は、例えば、シリコン窒化膜である。
【００３１】
そして、メモリセル部の半導体基板１０中に、ソース・ドレイン領域となるｎ−型拡散層３２を備えている。ｎ−型拡散層３２は、メモリセルゲート電極を挟むように設けられる。ｎ−型拡散層３２は、例えば、不純物をヒ素（Ａｓ）とする拡散層である。
【００３２】
周辺トランジスタＰＴは、半導体基板１０上に形成されるゲート絶縁膜２２と、ゲート絶縁膜２２上に形成されるゲート電極（選択ゲート電極）を備える。選択ゲート電極は、メモリセルトランジスタＭＴと基本的に同じ層構造を備える。ただし、ゲート間絶縁膜２６に開口部が設けられ、フローティングゲート電極２４とコントロールゲート電極２８が電気的に導通するよう構成される。
【００３３】
選択ゲートトランジスタＳＴＳは、ソース・ドレイン領域となるｎ−型拡散層３４を備えている。また、選択ゲート電極間の半導体基板１０中には、ｎ−型拡散層３４に加え、ｎ−型拡散層３４よりも接合深さが深く、不純物濃度の高いコンタクト拡散層３６が形成される。ｎ−型拡散層３４およびコンタクト拡散層３６は、例えば、不純物をヒ素（Ａｓ）とする拡散層である。
【００３４】
周辺トランジスタＰＴは、半導体基板１０上に形成されるゲート絶縁膜２２と、ゲート絶縁膜２２上に形成されるゲート電極（周辺ゲート電極）を備える。周辺ゲート電極は、選択ゲートトランジスタＳＴＳと同じ層構造を備える。
【００３５】
周辺トランジスタＰＴは、ソース・ドレイン領域となるｎ−型拡散層３８と、ｎ＋型拡散層４０を備えている。ｎ＋型拡散層４０は、ｎ−型拡散層３８よりも接合深さが深く、不純物濃度が高い。ｎ−型拡散層３８およびｎ＋型拡散層４０は、例えば、不純物をヒ素（Ａｓ）とする拡散層である。周辺トランジスタＰＴは、ｎ−型拡散層３８とｎ＋型拡散層４０により、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を形成している。
【００３６】
メモリセルゲート電極間は、層間絶縁膜（第１の絶縁膜）４２で埋め込まれている。そして、メモリセルゲート電極間の層間絶縁膜４２には、空隙４４が形成されている。この空隙４４により、メモリセルゲート電極間の配線間容量やメモリセルゲート電極と半導体基板１０間の容量を低減している。層間絶縁膜４２は、例えば、Ｐｌａｓｍａ−ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成されるＰｌａｓｍａ−ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）膜や、Ｐｌａｓｍａ−ＳｉＨ４膜である。
【００３７】
層間絶縁膜４２上には、ソース線コンタクトＣＳ形成の際に、エッチングストッパーとなるエッチングストッパー膜（第２の絶縁膜）４６が形成されている。エッチングストッパー膜４６は、例えば、シリコン窒化膜である。
【００３８】
そして、選択ゲート電極間は、エッチングストッパー膜４６上の層間絶縁膜（第３の絶縁膜）４８で埋め込まれている。層間絶縁膜４８は、例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜である。さらに、ソース線（図示せず）と、選択ゲートトランジスタＳＴＳのソース・ドレイン領域を接続するソース線コンタクトＣＳが形成されている。
【００３９】
なお、選択ゲート電極間の底部には、エッチングストッパー膜４６下に、層間絶縁膜４２が残存している。選択ゲート電極の側壁部には層間絶縁膜４２は残存しない。
【００４０】
一方、周辺トランジスタＰＴのゲート電極には、層間絶縁膜４２と同一の材料の側壁絶縁膜５０が形成される。
【００４１】
次に、本実施の形態の半導体記憶装置の製造方法について、図４〜図１４を参照しつつ説明する。図４〜図１４は、本実施の形態の半導体記憶装置の製造方法を示す模式断面図である。なお、例えば、図４（ａ）は図１（ａ）、図４（ｂ）は図１（ｂ）、図４（ｃ）は図１（ｃ）、図４（ｄ）は図１（ｄ）にそれぞれ対応する位置の断面図である。図５〜図１４についても同様である。
【００４２】
まず、図４に示すように、ｐ型シリコンの半導体基板１０上に、熱酸化によりゲート絶縁膜２２を形成する。次に、ゲート絶縁膜２２上に、ＬＰＣＶＤ法により、フローティングゲート電極を形成するための、リン（Ｐ）またはボロン（Ｂ）を不純物として含有する多結晶シリコン膜５２を堆積する。その後、ＬＰＣＶＤ法により、シリコン窒化膜５４を形成する。
【００４３】
そして、リソグラフィー技術およびドライエッチングであるＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により、シリコン窒化膜５４をパターニングする。パターニングされたシリコン窒化膜５２をマスク材として、多結晶シリコン膜５２、ゲート絶縁膜２２、半導体基板１０を順次ＲＩＥ法によりエッチングして、素子分離領域形成のためのトレンチ５４を形成する。
【００４４】
次に、図５に示すように、トレンチ５４を素子分離絶縁膜１６で埋め込む。素子分離絶縁膜１６は、例えば、Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ−ＣＶＤ法によるシリコン酸化膜である。トレンチ５４を埋め込んだ後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化し、さらに、例えば、ＲＩＥ法にてエッチバックする。
【００４５】
このようにして、半導体基板１０に、メモリセルトランジスタＭＴおよび選択ゲートトランジスタＳＴＳを形成するための、第１の方向に伸長し互いに平行に配置される複数のセル素子領域（第１の素子領域）１２と、セル素子領域１２を互いに分離する素子分離領域１４が形成される。
【００４６】
なお、素子分離領域１４を形成する際に、素子分離領域１４に埋め込まれる素子分離絶縁膜１６に空隙１８が形成されることが望ましい。素子分離領域１４を挟んで形成されるメモリセルトランジスタＭＴ間同士の干渉が抑制され、誤書き込み等の誤動作が抑制されるからである。空隙１８の形成は、例えば、素子分離絶縁膜１６としてステップカバレッジの悪い膜を適用することで実現が可能である。
【００４７】
また、セル素子領域１２と同時に、図５（ｂ）に示すように、半導体基板１０に、周辺トランジスタＰＴを形成するための周辺素子領域（第２の素子領域）２０が形成される。
【００４８】
次に、図６に示すように、例えば、熱リン酸処理によりシリコン窒化膜５４を剥離する。そして、ゲート間絶縁膜２６としてＯＮＯ膜を形成し、コントロールゲート電極２８用のリン（Ｐ）または（Ｂ）を不純物として含有する多結晶シリコン膜を形成する。なお、選択ゲート電極部、周辺ゲート電極部には、ＯＮＯ膜に開口部を設けておくようにする。
【００４９】
さらに、多結晶シリコン膜上に、ゲート電極加工に用いられるシリコン窒化膜のハードマスク層３０が形成される。そして、リソグラフィー技術およびＲＩＥ法により、ハードマスク層３０をパターニングする。
【００５０】
パターニングされたハードマスク層３０をマスク材として、多結晶シリコン膜、ＯＮＯ膜、多結晶シリコン膜５２を順次ＲＩＥ法によりエッチングして、メモリセルゲート電極、選択ゲート電極、周辺ゲート電極を形成する。
【００５１】
このようにして、セル素子領域（第１の素子領域）１４上に、第１の方向と直交する第２の方向に伸長し互いに平行に配置される複数のメモリセルゲート電極が形成される。また、セル素子領域１４上、第２の方向に伸長し互いに隣接して平行に配置される２本の選択ゲート電極が形成される。さらに、周辺素子領域に、周辺ゲート電極が形成される。
【００５２】
その後、例えば、ヒ素（Ａｓ）のイオン注入により、ｎ−型拡散層３２、ｎ−型拡散層３４、ｎ−型拡散層３８を形成する。これらのｎ−型拡散層は同時に形成されるものであっても、それぞれ個別に形成されるものであってもかまわない。イオン注入後、活性化のための熱処理を行う。
【００５３】
次に、図７に示すように、メモリセルゲート電極、選択ゲート電極、周辺ゲート電極上に、層間絶縁膜（第１の絶縁膜）４２を形成する。この時、メモリセルゲート電極間の層間絶縁膜４２には、空隙４４が形成されることが望ましい。空隙４４の形成により、メモリセルゲート電極間の配線間やメモリセルゲート電極と基板間の容量が低減され、メモリセル間の干渉による誤動作の抑制や配線遅延の抑制が実現されるからである。空隙４４を形成するには、層間絶縁膜４２としてステップカバレッジの悪い膜、例えば、Ｐｌａｓｍａ−ＴＥＯＳ膜や、Ｐｌａｓｍａ−ＳｉＨ４膜を適用することが考えられる。
【００５４】
ここで、２本の選択ゲート電極間の底部の膜厚（図７（ａ）中のｔ１）が、選択ゲート電極側壁部の膜厚（図７（ａ）中のｔ２）よりも厚くなるよう層間絶縁膜４２を堆積することが望ましい。すなわち、ｔ１／ｔ２＞１とすることが望ましい。後の工程で、層間絶縁膜４２をウェットエッチングにより除去する際に、選択ゲート電極のゲート絶縁膜２２が素子分離領域１４を介して側方からエッチングされることを抑制するためである。
【００５５】
次に、図８に示すように、周辺トランジスタＰＴの周辺ゲート電極の側壁部上が開口される第１のレジストパターン５６を層間絶縁膜４２上に形成する。そして、第１のレジストパターン５６を用いて、ＲＩＥ法によるドライエッチング（第１のエッチング処理）を行い、層間絶縁膜４２をエッチングして周辺ゲート電極に側壁絶縁膜（サイドウォール）５０を形成する。このドライエッチングは異方性エッチングである。
【００５６】
この際、メモリセル電極部および選択ゲート電極部は、第１のレジストパターン５６で覆われているため、層間絶縁膜４２はエッチングされず、側壁絶縁膜５０は形成されない。したがって、２本の選択ゲート電極間には層間絶縁膜４２は堆積時の状態で残存する。
【００５７】
次に、図９に示すように、第１のレジストパターン５６を剥離した後、側壁絶縁膜５０をマスクに、例えば、ヒ素（Ａｓ）のイオン注入を行い、周辺トランジスタＰＴのｎ＋型拡散層４０を形成する。この際、選択トランジスタＳＴＳのソース・ドレイン領域は、層間絶縁膜４２で覆われているため、ｎ＋型拡散層４０は形成されない。イオン注入後、活性化のための熱処理を行う。
【００５８】
次に、図１０に示すように、リソグラフィー技術により、２本の選択ゲート電極間上が開口される第２のレジストパターン５８を形成する。
【００５９】
次に、図１１に示すように、第２のレジストパターン５８を用いて等方性エッチングであるウェットエッチングを行い、選択ゲート電極の側壁部の層間絶縁膜（第１の絶縁膜）４２を除去する。ウェットエッチング処理の薬液には、例えば、希弗化アンモニウム液を用いる。選択ゲート電極の側壁部の層間絶縁膜（第１の絶縁膜）４２は残存させずにすべてエッチングすることが、後のコンタクトホール形成のプロセスマージンを広げる観点から望ましい。
【００６０】
この際、２本の選択ゲート電極間の底部の層間絶縁膜（第１の絶縁膜）４２を一部残存させることが望ましい。一部残存するようにウェットエッチング量を設定することで、層間絶縁膜４２をウェットエッチング処理により除去する際に、選択ゲート電極のゲート絶縁膜２２がエッチングされることを抑制することが可能となる。
【００６１】
なお、ここではウェットエッチングを例に説明したが、等方性のドライエッチングを適用することも可能である。
【００６２】
次に、図１２に示すように、第２のレジストパターン５８を剥離した後、層間絶縁膜（第１の絶縁膜）４２上にエッチングストッパー膜（第２の絶縁膜）４６を堆積する。エッチングストッパー膜４６は、例えば、ＬＰＣＶＤ法により形成されるシリコン窒化膜である。
【００６３】
そして、エッチングストッパー膜４６上に層間絶縁膜（第３の絶縁膜）４８を堆積する。層間絶縁膜４８は、例えば、ＬＰＣＶＤ法により形成されるＢＰＳＧ膜である。その後、層間絶縁膜４８をＣＭＰ法により平坦化する。層間絶縁膜（第３の絶縁膜）４８は、後のドライエッチング（第３のエッチング処理）の際のエッチングレートが、エッチングストッパー膜（第２の絶縁膜）４６のエッチングレートより大きくなる材料を選択する。
【００６４】
次に、図１３に示すように、コンタクトホールを形成するために、２本の選択ゲート電極間上、すなわち、２本の選択ゲート電極間の半導体基板上が開口される第３のレジストパターン６０を形成する。
【００６５】
次に、第３のレジストパターン６０を用いてドライエッチング（第３のエッチング処理）を行い、エッチングストッパー膜（第２の絶縁膜）４６をエッチングストッパーとして層間絶縁膜（第３の絶縁膜）４８を除去する。上述のように、このドライエッチングでは、エッチングストッパー膜（第２の絶縁膜）４６に対するエッチング選択比の高い条件を選択する。
【００６６】
このように、エッチングストッパー膜４６をエッチングストッパーとして用いることにより、層間絶縁膜４８をエッチングする際のエッチング量を十分確保することが可能となりプロセスマージンの広い安定したコンタクトホール６２の形成が可能となる。
【００６７】
次に、図１４に示すように、ドライエッチング（第４のエッチング処理）によりエッチングストッパー膜（第２の絶縁膜）４６およびその下の層間絶縁膜（第１の絶縁膜）４２等を除去することでコンタクトホール６２を形成する。コンタクトホール６２の形成後、コンタクトホール６２を通して半導体基板１０中に、不純物として、例えば、ヒ素（Ａｓ）をイオン注入して、熱処理により活性化することにより、ｎ＋型のコンタクト拡散層３６を形成する。
【００６８】
この後、コンタクトホール６２に金属プラグを形成し、図１に示すように、ソース線コンタクトＣＳが形成される。例えば、ＣＶＤ法によりバリアメタルとなるチタンナイトライド（ＴｉＮ）膜を堆積し、続いて、ＣＶＤ法によりタングステン（Ｗ）膜を堆積する。その後、ＣＭＰ法によりコンタクトホール６２部以外の膜を除去して金属プラグが形成される。
【００６９】
このように、コンタクト拡散層３６は、コンタクトホール６２を通したイオン注入により形成される。このため、リソグラフィーの合わせズレ等によりソース線コンタクトＣＳが拡散層から外れることがない。したがって、ソース線コンタクトＣＳの高抵抗不良や高いジャンクションリークの発生を抑制することが可能となる。
【００７０】
この後、公知のプロセス技術を採用することにより上層電極配線等を形成し、不揮発性半導体記憶装置が形成される。
【００７１】
以下、図面を参照しつつ、実施の形態の不揮発性半導体記憶装置の製造方法の作用および効果を説明する。図１５〜１８は、実施の形態の不揮発性半導体記憶装置の製造方法の作用および効果の説明図である。
【００７２】
図１５は、エッチングストッパー膜４６上に層間絶縁膜（第３の絶縁膜）４８を堆積しＣＭＰ法による平坦化を行った直後の工程断面図である。図１５（ａ）、図１５（ｂ）が本実施の形態の場合である。また、図１５（ｃ）、図１５（ｄ）が、選択ゲート電極部にも周辺ゲート電極同様に側壁絶縁膜（サイドウォール）５０を形成し、この側壁絶縁膜５０のウェットエッチングによる剥離工程を行わない場合の断面図である。なお、図１５（ａ）、図１５（ｃ）はメモリセル部の断面図であり、図１５（ｂ）、図１５（ｄ）は、周辺トランジスタＰＴ部の断面図である。
【００７３】
図１５（ｃ）に示すように、選択ゲート電極部にも周辺ゲート電極と同様に側壁絶縁膜５０を形成し、この側壁絶縁膜５０のウェットエッチングによる剥離工程を行わない場合、エッチングストッパー膜（第２の絶縁膜）４６が、選択ゲート電極間の側壁絶縁膜５０間を塞いでしまうおそれがある。
【００７４】
図１６は、図１５の状態に対して、第３のレジストパターン６０を用いてドライエッチング（第３のエッチング処理）を行い、コンタクトホール６２を形成する際の断面図である。図１６（ｃ）に示すように、選択ゲート電極間の側壁絶縁膜５０間が、エッチングストッパー膜４６で塞がれることにより、コンタクトホール６２が開口できなくなるという問題が生じる。
【００７５】
これに対し、実施の形態の場合は、図１６（ａ）に示すように、選択ゲート電極の側面に堆積された層間絶縁膜（第１の絶縁膜）４２をウェットエッチングにより剥離することで、エッチングストッパー膜（第２の絶縁膜）４６が、選択ゲート電極間を塞いでしまうことを抑制する。したがって、安定したコンタクトホール６２の形成が可能となる。
【００７６】
図１７は、第２のレジストパターン５８を形成した直後の断面である。第２のレジストパターン５８は、層間絶縁膜（第１の絶縁膜）４２をウェットエッチングにより剥離するための開口部を、選択ゲート電極間上に備える。
【００７７】
図１７（ａ）、図１７（ｂ）が実施の形態の場合の断面図である。また、図１７（ｃ）、図１７（ｄ）が、選択ゲート電極部にも周辺ゲート電極同様に側壁絶縁膜（サイドウォール）５０を形成した場合の断面図である。なお、図１７（ａ）、図１７（ｃ）はメモリセル部の断面図である。また、図１７（ｂ）、図１７（ｄ）は、選択ゲート電極間の断面図、すなわち、図１７（ａ）、図１７（ｃ）それぞれのｃ−ｃ断面図である。
【００７８】
図１７（ｄ）から明らかなように、側壁絶縁膜（サイドウォール）５０を形成した場合は、素子分離領域１４の素子分離絶縁膜１６上面が露出している。これに対し、実施の形態の場合は、図１７（ｂ）から明らかなように、素子分離領域１４の素子分離絶縁膜１６上は、層間絶縁膜（第１の絶縁膜）４２で覆われている。
【００７９】
図１８は、図１７の状態に対して、第２のレジストパターン５８を用いてウェットエッチングを行い、選択ゲート電極の側壁部の層間絶縁膜（第１の絶縁膜）４２または側壁絶縁膜５０を除去した直後の断面である。図１８（ａ）、図１８（ｂ）、図１８（ｃ）が実施の形態の場合の断面図である。また、図１８（ｄ）、図１８（ｅ）、図１８（ｆ）が、選択ゲート電極部にも周辺ゲート電極同様に側壁絶縁膜（サイドウォール）５０を形成した場合の断面図である。なお、図１８（ａ）、図１８（ｄ）はメモリセル部の断面図である。また、図１８（ｂ）、図１８（ｅ）は、選択ゲート電極間の断面図、すなわち、図１８（ａ）、図１８（ｄ）それぞれのｃ−ｃ断面図である。また、図１８（ｃ）、図１８（ｆ）は、選択ゲート電極部の断面図、すなわち、図１８（ａ）、図１８（ｄ）それぞれのｄ−ｄ断面図である。
【００８０】
図１８（ｅ）から明らかなように、側壁絶縁膜（サイドウォール）５０を形成した場合は、側壁絶縁膜５０をすべてウェットエッチングにより除去した場合、素子分離絶縁膜１６の上面がエッチングにより後退する。特に、素子分離絶縁膜１６中に空隙１８がある場合には、素子分離絶縁膜１６が選択ゲート電極のチャネル長方向にも早くエッチングが進む。したがって、図１８（ｆ）に示すように、選択ゲート電極間の素子分離絶縁膜１６がエッチングされ、選択ゲート電極のゲート絶縁膜２２が、側方すなわち素子分離領域１４側からエッチングされるおそれが生ずる。
【００８１】
これに対し、実施の形態の場合、図１８（ｂ）から明らかなように、選択ゲート電極側壁部の層間絶縁膜（第１の絶縁膜）４２をすべてウェットエッチングにより除去した後も、素子分離絶縁膜１６の上面は、層間絶縁膜４２が残存する。したがって、選択ゲート電極のゲート絶縁膜２２が、素子分離領域１４側からエッチングされることが防止される。
【００８２】
なお、実施の形態の製造方法において、選択ゲート電極側壁部の層間絶縁膜４２をすべてウェットエッチングにより除去した後に、素子分離絶縁膜１６の上面に残存する層間絶縁膜４２の膜厚は、層間絶縁膜４２の堆積時のカバレッジに依存する。すなわち、２本の選択ゲート電極間の底部の膜厚（図７（ａ）中のｔ１）が、選択ゲート電極側壁部の膜厚（図７（ａ）中のｔ２）よりも厚くなるよう層間絶縁膜４２を堆積することで、層間絶縁膜４２が残存する。
【００８３】
ｔ１／ｔ２＞１であることが、素子分離絶縁膜１６の上面に層間絶縁膜４２を残存させる観点から好ましい。さらに、ｔ１／ｔ２＞１．５であることが望ましく、ｔ１／ｔ２＞２であることがより望ましい。
【００８４】
もっとも、ｔ１／ｔ２≦１であったとしても、選択ゲート電極側壁部の層間絶縁膜４２のウェットエッチング前に、膜厚ｔ１の層間絶縁膜４２が選択ゲート電極間底部に存在する。したがって、図１７（ｃ）に示すような選択ゲート電極部にも周辺ゲート電極同様に側壁絶縁膜５０を形成した場合に比較すれば、選択ゲート電極のゲート絶縁膜２２のエッチングに対するプロセスマージンは向上する。
【００８５】
なお、残存する層間絶縁膜４２の膜厚が厚くなりすぎると、コンタクトホール６２形成の際に、エッチングストッパー膜４６を除去した後のエッチング必要量が増大するため望ましくない。この観点から、望ましくはｔ１／ｔ２＜８、より望ましくはｔ１／ｔ２＜４である。
【００８６】
以上、実施の形態によれば、選択ゲート電極間隔ｄ（図３）が縮小されても、安定して選択ゲート電極間のコンタクトを形成することが可能となる。すなわち、コンタクト形成プロセスのプロセスマージンが十分確保できる。したがって、選択ゲートトランジスタのゲート電極間の間隔の縮小を実現する不揮発性半導体記憶装置の製造方法置を提供することが可能となる。
【００８７】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、不揮発性半導体記憶装置や不揮発性半導体記憶装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる不揮発性半導体記憶装置や不揮発性半導体記憶装置の製造方法等に関わる要素を適宜選択して用いることができる。
【００８８】
例えば、コンタクトホールのパターンとして、図３に示すような円形状のパターンを例に説明したが、コンタクトホールのパターンは円形状に限られるものではない。図１９は本実施の形態のコンタクトホールの別の形状を示す図である。図１９に破線で示すように２本の選択ゲート電極間をロー方向（第２の方向）に沿って連続して開口する矩形形状のパターンであってもかまわない。また、楕円形状であっても、長方形状であってもかまわない。
【００８９】
また、例えば、実施の形態においては、ソース線コンタクトＣＳが形成される選択ゲートトランジスタＳＴＳの領域について説明したが、ビット線コンタクトが形成される選択ゲートトランジスタＳＧＤの領域についても同様の製造方法を適用することが可能である。
【００９０】
また、例えば、実施の形態においては、素子分離絶縁膜１６に空隙１８がある場合を例に説明した。特に、空隙１８がある場合に実施の形態の製造方法は効果的であるが、空隙１８がない場合でも、選択ゲート電極のゲート絶縁膜２２のエッチングに対するプロセスマージンは向上する。
【００９１】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての不揮発性半導体記憶装置の製造方法が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【００９２】
１０ 半導体基板
１２ セル素子領域（第１の素子領域）
１４ 素子分離領域
１６ 素子分離絶縁膜
１８ 空隙
２０ 周辺素子領域（第２の素子領域）
４２ 層間絶縁膜（第１の絶縁膜）
４６ エッチングストッパー膜（第２の絶縁膜）
４８ 層間絶縁膜（第３の絶縁膜）
５６ 第１のレジストパターン
５８ 第２のレジストパターン
６０ 第３のレジストパターン
６２ コンタクトホール
ＭＴ メモリセルトランジスタ
ＳＴＳ 選択ゲートトランジスタ
ＳＴＤ 選択ゲートトランジスタ
ＰＴ 周辺トランジスタ
【特許請求の範囲】
【請求項１】
半導体基板に、第１の方向に伸長し互いに平行に配置される複数の第１の素子領域と、前記第１の素子領域を互いに分離する素子分離領域とを形成し、
前記半導体基板の、前記第１の素子領域と異なる領域に第２の素子領域を形成し、
前記第１の素子領域上に、前記第１の方向と直交する第２の方向に伸長し互いに平行に配置される複数のメモリセルゲート電極を形成し、
前記第１の素子領域上に、前記第２の方向に伸長し互いに隣接して平行に配置される２本の選択ゲート電極を形成し、
前記第２の素子領域に、周辺ゲート電極を形成し、
前記メモリセルゲート電極、前記選択ゲート電極、前記周辺ゲート電極上に、第１の絶縁膜を形成し、
前記周辺ゲート電極の側壁部上が開口される第１のレジストパターンを形成し、
前記第１のレジストパターンをマスクとして用いて第１のエッチング処理を行い、前記周辺ゲート電極に側壁絶縁膜を形成し、
前記２本の選択ゲート電極間上が開口される第２のレジストパターンを形成し、
前記第２のレジストパターンをマスクとして用いて第２のエッチング処理を行い、前記選択ゲート電極側壁部の前記第１の絶縁膜を除去し、
前記第１の絶縁膜上にエッチングストッパー膜となる第２の絶縁膜を堆積し、
前記第２の絶縁膜上に第３の絶縁膜を堆積し、
前記２本の選択ゲート電極間上が開口される第３のレジストパターンを形成し、
前記第３のレジストパターンをマスクとして用いて第３のエッチング処理を行い、前記第２の絶縁膜をエッチングストッパーとして前記第３の絶縁膜を除去し、
第４のエッチング処理を行い、前記第２の絶縁膜を除去することでコンタクトホールを形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記素子分離領域を形成する際に、前記素子分離領域に埋め込まれる絶縁膜に空隙を形成することを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記２本の選択ゲート電極間の底部の膜厚が前記選択ゲート電極側壁部の膜厚よりも厚くなるよう前記第１の絶縁膜を堆積し、前記第１の絶縁膜を前記第２のエッチング処理により除去する際に、前記２本の選択ゲート電極間の底部の前記第１の絶縁膜を一部残存させることを特徴とする請求項１または請求項２記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記コンタクトホールの形成後、さらに、前記コンタクトホールを通して前記半導体基板中に、不純物をイオン注入することを特徴とする請求項１ないし請求項３いずれか一項記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第１のエッチング処理がドライエッチングによる異方性エッチングであり、前記第２のエッチング処理がウェットエッチングによる等方性エッチングであることを特徴とする請求項１ないし請求項４いずれか一項記載の不揮発性半導体記憶装置の製造方法。
【請求項１】
半導体基板に、第１の方向に伸長し互いに平行に配置される複数の第１の素子領域と、前記第１の素子領域を互いに分離する素子分離領域とを形成し、
前記半導体基板の、前記第１の素子領域と異なる領域に第２の素子領域を形成し、
前記第１の素子領域上に、前記第１の方向と直交する第２の方向に伸長し互いに平行に配置される複数のメモリセルゲート電極を形成し、
前記第１の素子領域上に、前記第２の方向に伸長し互いに隣接して平行に配置される２本の選択ゲート電極を形成し、
前記第２の素子領域に、周辺ゲート電極を形成し、
前記メモリセルゲート電極、前記選択ゲート電極、前記周辺ゲート電極上に、第１の絶縁膜を形成し、
前記周辺ゲート電極の側壁部上が開口される第１のレジストパターンを形成し、
前記第１のレジストパターンをマスクとして用いて第１のエッチング処理を行い、前記周辺ゲート電極に側壁絶縁膜を形成し、
前記２本の選択ゲート電極間上が開口される第２のレジストパターンを形成し、
前記第２のレジストパターンをマスクとして用いて第２のエッチング処理を行い、前記選択ゲート電極側壁部の前記第１の絶縁膜を除去し、
前記第１の絶縁膜上にエッチングストッパー膜となる第２の絶縁膜を堆積し、
前記第２の絶縁膜上に第３の絶縁膜を堆積し、
前記２本の選択ゲート電極間上が開口される第３のレジストパターンを形成し、
前記第３のレジストパターンをマスクとして用いて第３のエッチング処理を行い、前記第２の絶縁膜をエッチングストッパーとして前記第３の絶縁膜を除去し、
第４のエッチング処理を行い、前記第２の絶縁膜を除去することでコンタクトホールを形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記素子分離領域を形成する際に、前記素子分離領域に埋め込まれる絶縁膜に空隙を形成することを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記２本の選択ゲート電極間の底部の膜厚が前記選択ゲート電極側壁部の膜厚よりも厚くなるよう前記第１の絶縁膜を堆積し、前記第１の絶縁膜を前記第２のエッチング処理により除去する際に、前記２本の選択ゲート電極間の底部の前記第１の絶縁膜を一部残存させることを特徴とする請求項１または請求項２記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記コンタクトホールの形成後、さらに、前記コンタクトホールを通して前記半導体基板中に、不純物をイオン注入することを特徴とする請求項１ないし請求項３いずれか一項記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第１のエッチング処理がドライエッチングによる異方性エッチングであり、前記第２のエッチング処理がウェットエッチングによる等方性エッチングであることを特徴とする請求項１ないし請求項４いずれか一項記載の不揮発性半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−１６７１２（Ｐ２０１３−１６７１２Ａ）
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願番号】特願２０１１−１４９５３９（Ｐ２０１１−１４９５３９）
【出願日】平成２３年７月５日（２０１１．７．５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願日】平成２３年７月５日（２０１１．７．５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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