不揮発性半導体記憶装置
【課題】非選択メモリセルに流れる逆方向電流を低減させた不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、選択第１配線に選択第１配線電圧を供給し、非選択第１配線に非選択第１配線電圧を供給する第１配線制御回路と、アクセス対象となるメモリセルに接続された第２配線である選択第２配線に選択第２配線電圧を供給し、その他の第２配線である非選択第２配線に非選択第２配線電圧を供給する第２配線制御回路とを備え、メモリセルは、第１ダイオードのアノード側に第２配線が接続され、第１ダイオードのカソード側に第１配線が接続され、メモリセルアレイは、第２配線制御回路及びメモリセル間の第２配線に挿入され、第２配線制御回路側をアノード、メモリセル側をカソードとする第２ダイオードを有することを特徴とする。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、選択第１配線に選択第１配線電圧を供給し、非選択第１配線に非選択第１配線電圧を供給する第１配線制御回路と、アクセス対象となるメモリセルに接続された第２配線である選択第２配線に選択第２配線電圧を供給し、その他の第２配線である非選択第２配線に非選択第２配線電圧を供給する第２配線制御回路とを備え、メモリセルは、第１ダイオードのアノード側に第２配線が接続され、第１ダイオードのカソード側に第１配線が接続され、メモリセルアレイは、第２配線制御回路及びメモリセル間の第２配線に挿入され、第２配線制御回路側をアノード、メモリセル側をカソードとする第２ダイオードを有することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、クロスポイント型のメモリセルに、酸化膜の上下を電極で挟んだ構造を持つＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）を用いた不揮発性半導体記憶装置が注目されている。このメモリセルは、ＲｅＲＡＭとダイオード等の整流素子とを組み合わせたものがある。
【０００３】
このメモリセルの動作としては、酸化膜の上下電極に所定のセット電圧が印加されることで酸化膜の抵抗値が低くなるセット動作と、所定のリセット電圧が印加されることで酸化膜の抵抗値が高くなるリセット動作がある。また、初期工程においては、これらセット動作及びリセット動作を可能するために酸化膜に電流パスを形成するフォーミングを実行する必要もある。
【０００４】
所定の選択メモリセルにこれら動作或いはフォーミングを実行する場合、他の非選択メモリセルがこれら動作或いはフォーミングが起こらないように、メモリセルアレイには、非選択メモリセルに対してダイオードの逆方向のバイアスが印加されるようなバイアス状態を作り出す。しかし、この場合、非選択メモリセルでは逆方向電流が発生してしまい、その大きさは、回路規模が大きくなると無視できないものとなる。特に、フォーミングではセット動作、リセット動作よりも大きな逆方向バイアスが印加されるため大きな問題となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１７７３８７号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
非選択メモリセルに流れる逆方向電流を低減させた不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る不揮発性半導体記憶装置は、互いに交差する複数の第１配線及び第２配線、並びに、前記複数の第１配線及び第２配線の各交差部に設けられ、可変抵抗素子及び第１ダイオードを直列接続してなる複数のメモリセルを有するメモリセルアレイと、アクセス対象となる前記メモリセルに接続された前記第１配線である選択第１配線に選択第１配線電圧を供給し、その他の前記第１配線である非選択第１配線に非選択第１配線電圧を供給する第１配線制御回路と、前記アクセス対象となるメモリセルに接続された前記第２配線である選択第２配線に選択第２配線電圧を供給し、その他の前記第２配線である非選択第２配線に非選択第２配線電圧を供給する第２配線制御回路とを備え、前記メモリセルは、前記第１ダイオードのアノード側に前記第２配線が接続され、前記第１ダイオードのカソード側に前記第１配線が接続され、前記メモリセルアレイは、前記第２配線制御回路及び前記メモリセル間の前記第２配線に挿入され、前記第２配線制御回路側をアノード、前記メモリセル側をカソードとする第２ダイオードを有することを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部の斜視図である。
【図３】図２におけるＩ−Ｉ´線で切断して矢印方向に見たメモリセル１個分の断面図である。
【図４】本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの回路図及びフォーミング時のメモリセルアレイのバイアス状態を示す図である。
【図５】図４に示すメモリセルのバイアス状態を見易くした等価回路図である。
【図６】本実施形態に係る不揮発性半導体記憶装置におけるフォーミング時の非選択メモリセルに流れる逆方向電流の低減効果を説明する図である。
【図７】本実施形態に係る不揮発性半導体記憶装置の断面図の一例である。
【図８】本実施形態に係る不揮発性半導体記憶装置の断面図の他の例である。
【図９】本実施形態に係る不揮発性半導体記憶装置の断面図の他の例である。
【図１０】第２の実施形態に係る不揮発性半導体記憶装置の断面図の一例である。
【図１１】本実施形態に係る不揮発性半導体記憶装置の断面図の他の例である。
【図１２】第３の実施形態に係る不揮発性半導体記憶装置の断面図の一例である。
【図１３】比較例に係る不揮発性半導体記憶装置のメモリセルアレイの回路図及びフォーミング時のメモリセルアレイのバイアス状態を示す図である。
【図１４】図１３に示すメモリセルのバイアス状態を見易くした等価回路図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。
【００１０】
［第１の実施形態］
＜全体構成＞
図１は、第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。
この不揮発性半導体記憶装置は、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルへのデータ書き込み及びメモリセルからのデータ読み出しを行うカラム制御回路２（第２配線制御回路）が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルへのデータ書き込み及びメモリセルからのデータ読み出しに必要な電圧を供給するロウ制御回路３（第１配線制御回路）が設けられている。なお、カラム制御回路２及びロウ制御回路３はデータ書込み部に含まれる。
【００１１】
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。コマンド・インタフェース６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性半導体記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。このステータス情報は書き込みの制御にも利用される。
【００１２】
また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。具体的には、ステートマシン７が、外部から与えられたアドレスをアドレスレジスタ５を介して入力し、どのメモリセルへのアクセスかを判定し、そのメモリセルに対応するパラメータを用いて、パルスジェネレータ９からのパルスの高さ・幅を制御する。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
【００１３】
なお、メモリセルアレイ１以外の周辺回路はメモリセルアレイ１の直下のシリコン基板に形成可能であり、これにより、この半導体記憶装置のチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００１４】
＜メモリセル及びメモリセルアレイ＞
図２は、メモリセルアレイ１の一部の斜視図であり、図３は、図２におけるＩ−Ｉ´線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【００１５】
複数本のワード線ＷＬ０〜ＷＬ２（第１配線）が平行に配設され、これと交差して複数本のビット線ＢＬ０〜ＢＬ２（第２配線）が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。ワード線ＷＬ及びビット線ＢＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
【００１６】
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
【００１７】
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置される。電極材としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ／ＴａＡｌＮ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。さらに、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００１８】
可変抵抗素子ＶＲは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの（ＲｅＲＡＭ）を用いることができる。
【００１９】
＜セット動作、リセット動作、フォーミング＞
次に、メモリセルＭＣの動作について簡単に説明しておく。ここでは、非オーミック素子ＮＯとしてダイオードを用いたユニポーラ動作をするメモリセルＭＣについて説明する。なお、ここで説明する動作は、一例であって、物質によって様々な動作が考えられることに留意されたい。
【００２０】
このユニポーラ動作をするメモリセルＭＣの場合、メモリセルＭＣに印加する電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することによって、可変抵抗素子ＶＲの抵抗状態を切り替えることができる。以下、高抵抗状態の可変抵抗素子ＶＲを低抵抗状態にする動作を「セット動作」、低抵抗状態の可変抵抗素子ＶＲを高抵抗状態にする動作を「リセット動作」と呼ぶ。
【００２１】
セット動作では、可変抵抗素子ＶＲに対して、例えば１．５Ｖの程度の電圧（以下、「セット電圧」と呼ぶ）、１０ｎＡ程度の電流を１０〜１００ｎｓ程度の時間印加する。このように、可変抵抗素子ＶＲに高電圧を印加することで可変抵抗素子ＶＲ内部のカチオン（正電荷イオン）の移動が起こり、絶縁状態の物質が電気化学ポテンシャル的に（準）安定な導電体物質の直列結合の状態に相変化する。その結果、可変抵抗素子ＶＲの抵抗状態が、高抵抗状態から低抵抗状態へと遷移する。
【００２２】
一方、リセット動作では、可変抵抗素子ＶＲに対して、例えば０．６Ｖの電圧（以下、「リセット電圧」と呼ぶ）、１〜１０μＡ程度の電流を５００ｎ〜２μｓ程度の時間印加する。このように、可変抵抗素子ＶＲに長時間、低電圧を印加すると可変抵抗素子ＶＲ内部でジュール熱が発生し、これによって、原子が熱拡散して熱平衡状態に変化する。その結果、可変抵抗素子ＶＲの抵抗状態が、低抵抗状態から高抵抗状態へと遷移する。
【００２３】
ところで、製造直後の可変抵抗素子ＶＲは、抵抗値が変化しない定常的な高抵抗状態となっている。そのため、可変抵抗素子ＶＲに上記セット動作或いはリセット動作をさせるために、可変抵抗素子ＶＲに対してフォーミングと呼ばれる処理を施す必要がある。このフォーミングは、可変抵抗素子ＶＲの上下の電極ＥＬ１、ＥＬ２間に所定の電圧（以下、「フォーミング電圧」と呼ぶ）を印加し、可変抵抗素子ＶＲにフィラメントパスと呼ばれる低抵抗領域を形成することをいう。そして、この際用いられるフォーミング電圧は、セット電圧やリセット電圧よりも遙かに高く、例えば５〜１０Ｖの大きさとなる。
【００２４】
次に、本実施形態の理解を容易にするために、比較例に係る不揮発性半導体記憶装置におけるフォーミングについて説明しておく。
【００２５】
図１３は、比較例に係る不揮発性半導体記憶装置におけるフォーミング時のメモリセルアレイのバイアス状態を示す図であり、図１４は、図１３中に示すメモリセルＭＣ１〜ＭＣ４のバイアス状態を見易くした等価回路図である。
【００２６】
図１３には、ワード線ＷＬ０〜ＷＬ４（第１配線）、ビット線ＢＬ０〜ＢＬ４（第２配線）、並びに、これらワード線ＷＬ及びビット線ＢＬの各交差部に設けられたメモリセルＭＣが示されている。また、メモリセルＭＣは、直列接続された可変抵抗素子ＶＲとダイオードＲＤｍからなる。ダイオードＲＤｍのカソード及びアノードは、それぞれビット線ＢＬ及びワード線ＷＬに接続されている。したがって、ワード線ＷＬの電圧よりもビット線ＢＬの電圧が高い場合、メモリセルＭＣには順方向バイアスが掛かり、順方向電流が流れる。逆に、ビット線ＢＬの電圧よりもワード線ＷＬの電圧が高い場合、メモリセルＭＣには逆方向バイアスが掛かり、逆方向電流が流れる。
【００２７】
以上示した構成のメモリセルアレイについて、以下では、ワード線ＷＬ２及びビット線ＢＬ２に接続されたメモリセルＭＣをフォーミングする場合を例に説明する。以下において、フォーミング対象（アクセス対象）となるメモリセルＭＣを「選択メモリセル」、その他のメモリセルＭＣを「非選択メモリセル」、選択メモリセルに接続されたワード線ＷＬを「選択ワード線」（選択第１配線）、その他のワード線ＷＬを「非選択ワード線」（非選択第１配線）、選択メモリセルに接続されたビット線ＢＬを「選択ビット線」（選択第２配線）、その他のビット線ＢＬを「非選択ビット線」（非選択第２配線）と呼ぶ。したがって、本例では、選択ワード線がワード線ＷＬ２、選択ビット線がビット線ＢＬ２となる。
【００２８】
選択ワード線ＷＬ２及び選択ビット線ＢＬ２間に接続された選択メモリセルＭＣ２をフォーミングする場合、選択ビット線ＢＬに６．２Ｖのフォーミング電圧ＶＷＲ、選択ワード線ＷＬに接地電圧ＶＳＳ（０Ｖ）を印加すると共に、非選択ビット線ＢＬに０．５Ｖの非選択ビット線電圧ＶＵＢ、非選択ワード線ＷＬに５．７Ｖの非選択ワード線電圧ＶＵＸを印加する。
【００２９】
ここで、ダイオードＲＤｍを一般的な電圧−電流特性を持つ素子であると仮定し、メモリセルＭＣ１、ＭＣ２、ＭＣ３及びＭＣ４のダイオードＲＤｍにおける電圧降下を、それぞれ、０．９Ｖ、０．５Ｖ、５．２Ｖ及び０．５Ｖとすると、選択ワード線ＷＬ２及び選択ビット線ＢＬ２に接続された選択メモリセルＭＣ１には、フォーミングに必要な６．２Ｖの順方向バイアスが掛かる。
【００３０】
一方、非選択ワード線ＷＬ０、ＷＬ１、ＷＬ３及びＷＬ４並びに選択ビット線ＢＬ２に接続された非選択メモリセルＭＣ２には、０．５Ｖの順方向バイアス、非選択ワード線ＷＬ０、ＷＬ１、ＷＬ３及びＷＬ４並びに非選択ビット線ＢＬ０、ＢＬ１、ＢＬ３及びＢＬ４に接続された非選択メモリセルＭＣ３には、５．２Ｖの逆方向バイアス、選択ワード線ＷＬ２並びに非選択ビット線ＢＬ０、ＢＬ１、ＢＬ３及びＢＬ４に接続された非選択メモリセルＭＣ４には、０．５Ｖの順方向バイアスがそれぞれ掛かる。但し、これらメモリセルＭＣ２〜ＭＣ４に掛かるバイアスは、フォーミングできない程度の大きさである。
【００３１】
つまり、メモリセルアレイを図１３に示すようなバイアス状態にすることで、選択メモリセルＭＣ１のみをフォーミングすることができる。
【００３２】
しかし、図１３に示す場合、図中点線で囲まれた非選択メモリセルＭＣ３については、５．７Ｖもの逆方向バイアスが掛かり、大きな逆方向電流が流れてしまう。しかも、メモリセルアレイを構成するメモリセルＭＣの大半が非選択メモリセルＭＣ３になることを考えるとその影響は大きく、特に大規模なメモリセルアレイの場合、消費電力として無視できない大きさになる。このこと程度の違いはあるにせよセット動作時或いはリセット動作時においても同様のことが言える。
【００３３】
そこで、本実施形態では、メモリセルＭＣ３に掛かる逆方向バイアスを抑制するようにビット線ＢＬに対してダイオードを挿入させる。なお、このダイオードとメモリセルＭＣのダイオードＲＤｍを区別するため、メモリセルＭＣのダイオードＲＤｍを「メモリセル内ダイオード」（第１ダイオード）、ビット線ＢＬに挿入させるダイオードを「逆方向電流低減用ダイオード」（第２ダイオード）と呼ぶことにする。
【００３４】
図４は、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１の等価回路図であり、フォーミング時のバイアス状態も併せて示している。また、図５は、図４中に示すメモリセルＭＣ１〜ＭＣ４のバイアス状態を見易くした等価回路図である。
【００３５】
本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１は、図１３に示すメモリセルアレイの複数のビット線ＢＬに対して、それぞれ電圧供給元であるカラム制御回路２側をアノード、メモリセルＭＣ側をカソードとする逆方向電流低減用ダイオードＲＤｒが挿入されている。
【００３６】
本実施形態のフォーミングの場合、選択ビット線ＢＬに例えば７．０Ｖのフォーミング電圧ＶＷＲ（選択第２配線電圧）、選択ワード線ＷＬに例えば接地電圧ＶＳＳ（０Ｖ）（選択第１配線電圧）を印加すると共に、非選択ビット線ＢＬに例えば−４．２Ｖの非選択ビット線電圧ＶＵＢ（非選択第２配線電圧）、非選択ワード線ＷＬに例えば５．６Ｖの非選択ワード線電圧ＶＵＸ（非選択第１配線電圧）を印加する。
【００３７】
この場合、逆方向電流低減用ダイオードＲＤｒの電圧−電流特性をメモリセル内ダイオードＲＤｍの電圧−電流特性と同程度であると仮定すると、メモリセルＭＣ１、ＭＣ２、ＭＣ３及びＭＣ４のメモリセル内ダイオードＲＤｍにおける電圧降下は、それぞれ、例えば０．９Ｖ、０．５Ｖ、４．９５Ｖ及び０．６５Ｖとなる。また、選択ビット線ＢＬ及び非選択ビット線ＢＬに挿入された逆方向電流低減用ダイオードＲＤｒは、それぞれ、例えば０．９Ｖ及び４．８５Ｖとなる。
【００３８】
これによって、選択メモリセルＭＣ１には、フォーミングに必要な６．１Ｖの順方向バイアスが掛かる。
【００３９】
一方、非選択メモリセルＭＣ２には、０．５Ｖの順方向バイアス、非選択メモリセルＭＣ３には、４．９５Ｖの逆方向バイアス、非選択メモリセルＭＣ４には、０．６５Ｖの順方向バイアスがそれぞれ掛かる。
【００４０】
つまり、メモリセルアレイ１を図４に示すようなバイアス状態にすることで、比較例と同様に選択メモリセルＭＣ１のみをフォーミングすることができる一方、比較例と比べて非選択メモリセルＭＣ３に掛かる逆方向バイアスと、非選択メモリセルＭＣ３に流れる逆方向電流を低減させることができる。つまり、非選択メモリセルＭＣ３における消費電力を低減させることができる。
【００４１】
図６は、本実施形態と比較例におけるメモリセルＭＣ３に流れる逆方向電流を対比させたグラフである。図中左のグラフが比較例におけるメモリセル内ダイオードＲＤｍの電圧−電流特性、図中右のグラフが本実施形態におけるメモリセル内ダイオードＲＤｍの電圧−電流特性を示している。
【００４２】
比較例の場合、非選択メモリセルＭＣ３のメモリセル内ダイオードＲＤｍには５．２Ｖの逆方向バイアスが掛かるため、非選択メモリセルＭＣ３に流れる逆方向電流Ｉ１´は、およそ９．６４×１０−８Ａになる。この場合、２Ｋ×８Ｋのメモリセルアレイであれば、非選択メモリセルＭＣ３に流れる総逆方向電流は、９．６４×１０−８Ａ×（２Ｋ×８Ｋ−２Ｋ−８Ｋ＋１）＝１．６２Ａとなり、これは回路を破壊してしまうほどの大きさとなる。また、非選択メモリセルＭＣ３における総消費電力は、５．２Ｖ×１．６２Ａ＝８．４１Ｗにもなる。
【００４３】
これに対し、本実施形態の場合、非選択メモリセルＭＣ３のメモリセル内ダイオードＲＤｍには、４．９５Ｖの逆方向バイアスしか掛からない。そのため、非選択メモリセルＭＣ３に流れる逆方向電流Ｉ１は、およそ５．７８×１０−８Ａになる。この場合、２Ｋ×８Ｋのメモリセルアレイ１であれば、非選択メモリセルＭＣ３に流れる総逆方向電流は、５．７８×１０−８Ａ×（２Ｋ×８Ｋ−２Ｋ−８Ｋ＋１）＝０．９７Ａまで抑制される。なお、この逆方向電流Ｉ１は、メモリセルＭＣ４に流れる順方向電流Ｉ２と、非選択ビット線ＢＬに挿入された逆方向電流低減用ダイオードＲＤｒに流れる逆方向電流Ｉ３の和になる。また、非選択メモリセルＭＣ３における総消費電力も、４．９５Ｖ×０．９７Ａ＝４．８０Ｗまで抑制される。
【００４４】
つまり、本実施形態によれば、非選択メモリセルＭＣ３に流れる逆方向電流を比較例と比べて４０％程度削減することができ（図６中白抜き矢印ａ１）、非選択メモリセルＭＣ３における総消費電力も比較例と比べて４３％程度削減することができる。
【００４５】
＜逆方向電流低減用ダイオードの構造及び形成方法＞
次に、逆方向電流低減用ダイオードＲＤｒの構造及び形成方法の例を図７〜図９に示す不揮発性半導体記憶装置の断面図を用いて説明する。
【００４６】
図７に示す場合、不揮発性半導体記憶装置は、図示しないＰ型シリコン基板上に積層されたディープＮ型ウエル１０７、このディープＮ型ウエル１０７上に設けられたロウ方向に延びる複数の素子分離溝１１３を備える。また、ディープＮ型ウエル１０７上の２つの素子分離溝１１３間に形成されたＰ型ウエル１０３を備える。
【００４７】
このＰ型ウエル１０３上部には、ドナー（第１導電型不純物）が高濃度にドープされたＮ型高濃度領域１０１（第１導電型不純物領域）と、アクセプタ（第２導電型不純物領域）が高濃度にドープされたＰ型高濃度領域１０２（第２導電型不純物領域）が形成されている。このうちＮ型高濃度領域１０１は、Ｐ型ウエル１０３との関係で逆方向電流低減用ダイオードＲＤｒを構成するＰ＋／Ｎの片側階段接合を形成する。
【００４８】
また、Ｐ型ウエル１０３上には、カラム制御回路２からメモリセルＭＣへ延びるビット線ＢＬとなる金属配線が形成されている。この金属配線は、Ｎ型高濃度領域１０１及びＰ型高濃度領域１０２間の位置において、カラム制御回路２側に延びる部分金属配線１０４ａと、メモリセルＭＣ側に延びる部分金属配線１０４ｂとに分断されている。そして、部分金属配線１０４ａ及び１０４ｂは、積層方向に延びるビア１０５を介してＰ型高濃度領域１０２及びＮ型高濃度領域１０１にそれぞれ接続されている。
【００４９】
次に、図７に示す構造の製造方法について説明する。
始めに、図示しないＰ型シリコン基板上にディープＮ型ウエル１０７を形成した後、ロウ方向に延びる複数の素子分離溝１１３を形成する。
【００５０】
続けて、素子分離溝１１３間のディープＮ型ウエル１０７中にアクセプタをドープしてＰ型ウエル１０３を形成する。
【００５１】
続けて、Ｐ型ウエル１０３中にドナーを高濃度にドープしてＮ型高濃度領域１０１を形成する。これによって、Ｎ型高濃度領域１０１及びＰ型ウエル１０３からＮ＋／Ｐの片側段階接合が形成される。なお、この工程は、カラム制御回路２等のＭＯＳＦＥＴのソース・ドレイン形成時に同時に行うこともできる。
【００５２】
続けて、比較的高い逆耐圧の逆方向電流低減用ダイオードＲＤｒを実現するため、Ｎ型高濃度領域１０１から十分離れた領域にドナーを高濃度でドープしてＰ型高濃度領域１０２を形成する。
【００５３】
最後に、Ｎ型高濃度領域１０１、Ｐ型高濃度領域１０２、Ｐ型ウエル１０３及び素子分離溝１１３上に図示しない層間絶縁膜を形成する。その後、この層間絶縁膜を貫通するように、Ｎ型高濃度領域１０１及びＰ型高濃度領域１０２に接続する複数のビア１０５を形成し、これらビア１０５に接続する部分金属配線１０４ｂ及び１０４ａを形成すれば、図７に示す構造を作ることができる。
【００５４】
図８は、Ｎ型ウエル１０６中にＰ＋／Ｎの片側階段接合が形成された例である。つまり、図８に示す不揮発性半導体記憶装置の場合、図示しないＰ型シリコン基板上の２つの素子分離溝１１３間にＮ型ウエル１０６が形成されており、このＮ型ウエル１０６上部にＮ型高濃度領域１０１（第１導電型不純物領域）とＰ型高濃度領域１０２（第２導電型不純物領域）が形成されている。そして、Ｐ型高濃度領域１０２とＮ型ウエル１０６との接合によって、逆方向電流低減用ダイオードＲＤｒを構成するＰ＋／Ｎの片側階段接合が形成されている。
【００５５】
図９は、ウエル同士が接合されてＰＮ接合が形成された例である。つまり、図９に示す不揮発性半導体記憶装置の場合、２つの素子分離溝１１３間のディープＮ型ウエル１０７上にロウ方向にストライプ状に延びるＰ型ウエル１０３及びＮ型ウエル１０６が形成されている。また、これらＰ型ウエル１０３上部及びＮ型ウエル１０６上部には、それぞれＰ型高濃度領域１０２（第２導電型領域）及びＮ型高濃度領域１０１（第１導電型領域）が形成されている。そして、Ｐ型ウエル１０３とＮ型ウエル１０６との接合によって、逆方向電流低減用ダイオードＲＤｒを構成するＰＮ接合が形成されている。
【００５６】
＜まとめ＞
以上、本実施形態によれば、カラム制御回路及びメモリセル間に逆方向電流低減用ダイオードを挿入させることで、比較例と比べて、非選択ワード線及び非選択ビット線に接続された非選択メモリセルに流れる逆方向電流と、この非選択メモリセルにおける消費電力を大幅に低減させることができる。
【００５７】
［第２の実施形態］
第１の実施形態で説明した逆方向電流低減用ダイオードの構造及び形成方法は、いずれも逆方向電流低減用ダイオードを他の素子と別個独立に設けるというものであった。これに対し、第２の実施形態では、カラム制御回路等の周辺回路を構成するＭＯＳＦＥＴのソース又はドレインとなる不純物高濃度領域と逆方向電流低減用ダイオードのアノード又はカソードとなる不純物高濃度領域とを共通に形成させた構造及び形成方法の例について、図１０及び図１１に示す不揮発性半導体記憶装置の断面図を用いて説明する。
【００５８】
図１０に示す場合、不揮発性半導体記憶装置は、Ｐ型シリコン基板２０８、このＰ型シリコン基板２０８上の一部に形成されたディープＮ型ウエル２０７、このディープＮ型ウエル２０７上に形成されたＰ型ウエル２０３、並びに、このＰ型ウエル２０３の両側に接合して形成されたＮ型ウエル２０６を備える。
【００５９】
これらのうちＰ型ウエル２０３上部には、ドナー（第１導電型不純物）が高濃度にドープされた２つのＮ型高濃度領域２０１（第１導電型不純物領域）が形成されている。これら２つのＮ型高濃度領域２０１は、Ｎ型ＭＯＳＦＥＴのソースおよびドレインを構成するものであり、これら２つのＮ型高濃度領域２０１の間のＰ型ウエル２０３上には、ゲート酸化膜２１１を介してスペーサ２１０に挟まれたＮ型ＭＯＳＦＥＴのゲートとなるポリシリコン２０９が形成されている。また、Ｎ型ウエル２０６上部には、アクセプタ（第２導電型不純物）が高濃度にドープされたＰ型高濃度領域２０２（第２導電型不純物領域）が形成されている。そして、このＰ型高濃度領域２０２は、Ｎ型ウエル２０２との関係で逆方向電流低減用ダイオードＲＤｒを構成するＰ＋／Ｎの片側階段接合を形成する。なお、Ｎ型高濃度領域２０１とＰ型高濃度領域２０２を十分に離して配置すれば、逆方向電流低減用ダイオードＲＤｒの逆耐圧を高くすることができる。
次に、図１０に示す構造の製造方法について説明する。
【００６０】
始めに、ディープＮ型ウエル１０７形成後のＰ型シリコン基板２０８中にアクセプタをドープしてＰ型ウエル２０３を形成する共に、このＰ型ウエル２０３に接する領域にドナーをドープしてＮ型ウエル２０６を形成する。
【００６１】
続いて、Ｐ型ウエル２０３上にゲート酸化膜２１１と、ポリシリコン２０９を形成した後、Ｎ型ＭＯＳＦＥＴのゲートを加工する。
【００６２】
続いて、Ｐ型ウエル２０３中のゲートの両側の領域にドナーを高濃度にドープし、２つのＮ型高濃度領域２０１を形成する。
【００６３】
続いて、Ｐ型ウエル２０３に隣接するＮ型ウエル２０２中にＰ型イオンを注入しＰ型高濃度領域２０２を形成する。これによって、Ｐ型高濃度領域２０２及びＮ型ウエル２０６からＰ＋／Ｎの片側階段接合が形成される。
【００６４】
最後に、Ｎ型高濃度領域２０１、Ｐ型高濃度領域２０２等に接続されるビア２０５と、このビア２０５に接続される必要な金属配線を形成すれば図１０に示す構造を作ることができる。
【００６５】
図１１は、Ｐ型ＭＯＳＦＥＴのソース及びドレインとなるＰ型高濃度領域と逆方向電流低減用ダイオードのアノードとなるＰ型高濃度領域とを共通に形成させた例である。つまり、図１１に示す不揮発性半導体装置の場合、Ｎ型ウエル２０８上部にアクセプタ（第１導電型不純物）を高濃度にドープさせた２つのＰ型高濃度領域２０２（第１導電型不純物領域）が形成されている。これら２つのＰ型不純物領域２０２は、それぞれＰ型ＭＯＳＦＥＴのソース及びドレインとなる。また、Ｐ型ウエル２０３上部には、ドナー（第２導電型不純物）を高濃度にドープさせたＮ型高濃度領域２０１（第２導電型不純物領域）が形成されている。このＮ型高濃度領域２０１は、逆方向電流低減用ダイオードＲＤｒのカソードとなる。そして、Ｎ型高濃度領域２０１及びＰ型ウエル２０３との接合によって、逆方向電流低減用ダイオードＲＤｒを構成するＮ＋／Ｐの片側階段接合が形成される。
【００６６】
なお、図１１に示す不揮発性半導体記憶装置の場合、Ｐ型ＭＯＳＦＥＴのドレイン側のＰ型ウエル２０３は、Ｐ型ＭＯＳＦＥＴがオフ状態の時、接地電圧ＶＳＳに駆動させる必要がある。したがって、この不揮発性半導体記憶装置には、Ｐ型ウエル２０３と接地電圧ＶＳＳとを接続するためのトランジスタ２１４が設けられている。そして、このトランジスタ２１４は、Ｐ型ＭＯＳＦＥＴがオン状態の時にオフ状態、Ｐ型ＭＯＳＦＥＴがオフ状態の時にオン状態となるように制御信号ＣＮＴで制御される。
【００６７】
本実施形態によれば、第１の実施形態と同様の効果を奏するばかりでなく、周辺回路のＭＯＳＦＥＴのソース又はドレインとなる不純物高濃度領域とダイオードのアノード又はカソードとなる不純物高濃度領域とが共通になっているため、第１の実施形態と比べて、チップ面積の小さい不揮発性半導体記憶装置を提供することができる。
【００６８】
［第３の実施形態］
第３の実施形態では、逆方向電流低減用ダイオードを横置き型のポリシリコンダイオードとした場合の構造及び形成方法の例について、図１２に示す不揮発性半導体記憶装置の断面図を用いて説明する。
【００６９】
図１２に示す場合、不揮発性半導体記憶装置は、図示しないＰ型シリコン基板上に形成されたポリシリコン薄膜を備える。このポリシリコン薄膜は、ポリシリコンに対してドナー（第１導電型不純物）を高濃度にドープさせたＮ型ポリシリコン薄膜３１１（第１導電型不純物領域）と、ポリシリコンに対してアクセプタ（第２導電型不純物）を高濃度にドープさせたＰ型ポリシリコン薄膜３１２（第２導電型不純物領域）からなる。これらＮ型ポリシリコン薄膜３１１とＰ型ポリシリコン薄膜３１２とは接合しており、これによって逆方向電流低減用ダイオードとなるＰＮ接合が構成されている。また、Ｎ型ポリシリコン薄膜３１１及びＰ型ポリシリコン薄膜３１２上には、ビット線ＢＬ等の必要な金属配線３０４がビア３０５を介して接続されている。
【００７０】
次に、図１２に示す構造の製造方法について説明する。
始めに、図示しないＰ型シリコン基板上にポリシリコン薄膜を形成する。この際、ポリシリコン薄膜は、均一の不純物濃度を保てる厚さで成膜することが望まし。但し、順方向電流に関してメモリセル内ダイオードＲＤｍと同等の性能を得るには、後に形成される逆方向電流低減用ダイオードＲＤｒとメモリセル内ダイオードＲＤｍの断面積が同程度になるように、ポリシリコン薄膜の厚さを設定しておく必要がある。同様に、逆方向電流低減用ダイオードＲＤｒの長さは、十分な逆耐圧を確保するのに必要な分（例えば、８０ｎｍ以上）だけとって形成しておく。
【００７１】
続いて、ポリシリコン薄膜の一部に対して、ドナーを高濃度にドープしてＮ型ポリシリコン薄膜３１１を形成すると共に、このＮ型ポリシリコン薄膜３１１に隣接する領域に対してアクセプタを高濃度にドープしてＰ型ポリシリコン薄膜３１２を形成する。なお、Ｎ型ポリシリコン薄膜３１１を形成する際には、リソグラフィでＰ型ポリシリコン薄膜３１２となる領域をカバーした上で、ドナーをドープさせる。同様に、Ｐ型ポリシリコン薄膜３１２を形成する際には、リソグラフィでＮ型ポリシリコン薄膜３１１となる領域をカバーした上で、アクセプタをドープさせる。また、Ｎ型ポリシリコン薄膜３１１及びＰ型ポリシリコン薄膜３１２によって構成されるＰＮ接合は、Ｐ型ポリシリコン薄膜３１２からＮ型ポリシリコン薄膜３１１へ向かう方向を非選択メモリセルＭＣ３に掛かる逆方向バイアスが緩和される方向となるように形成する。以上によって逆方向電流低減用ダイオードＲＤｒとなるポリシリコンダイオードが形成される。
【００７２】
最後に、ポリシリコン薄膜上に図示しない層間絶縁膜を形成する。その後、この層間絶縁膜を貫通するように、Ｎ型ポリシリコン薄膜３１１及びＰ型ポリシリコン薄膜３１２に接続される複数のビア３０５を形成し、これらビア３１５に接続される金属配線３０４を形成すれば、図１２に示す構造を作ることができる。
【００７３】
本実施形態によれば、逆方向電流低減用ダイオードとしてポリシリコンダイオードを用いた場合であっても、第１及び第２の実施形態と同様の効果を得ることができる。
【００７４】
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００７５】
例えば、上記実施形態では、いずれの場合も、ワード線を第１配線、ビット線を第２配線として説明したが、ビット線を第１配線、ワード線を第２配線とすることもできる。また、第１導電型不純物と第２導電型不純物は互いに入れ替わっても良い。
【００７６】
更に、上記実施形態は、主にフォーミングについて説明したが、セット動作時、或いはリセット動作時に非選択メモリセルに逆方向電流が流れる不揮発性半導体記憶装置であれば、上記実施形態をいずれも適用することができる。
【符号の説明】
【００７７】
１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンド・インタフェース、７・・・ステートマシン、９・・・パルスジェネレータ、１０１、２０１・・・Ｎ型高濃度領域、１０２、２０２・・・Ｐ型高濃度領域、１０３、２０３・・・Ｐ型ウエル、１０４、３０４・・・金属配線、１０５、２０５、３０５・・・ビア、１０６、２０６・・・Ｎ型ウエル、１０７、２０７・・・ディープＮ型ウエル、２０８・・・Ｐ型シリコン基板、２０９・・・ポリシリコン、２１０・・・カバー、１１３・・・素子分離溝、２１４・・・トランジスタ、３１１・・・Ｎ型ポリシリコン薄膜、３１２・・・Ｐ型ポリシリコン薄膜。
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、クロスポイント型のメモリセルに、酸化膜の上下を電極で挟んだ構造を持つＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）を用いた不揮発性半導体記憶装置が注目されている。このメモリセルは、ＲｅＲＡＭとダイオード等の整流素子とを組み合わせたものがある。
【０００３】
このメモリセルの動作としては、酸化膜の上下電極に所定のセット電圧が印加されることで酸化膜の抵抗値が低くなるセット動作と、所定のリセット電圧が印加されることで酸化膜の抵抗値が高くなるリセット動作がある。また、初期工程においては、これらセット動作及びリセット動作を可能するために酸化膜に電流パスを形成するフォーミングを実行する必要もある。
【０００４】
所定の選択メモリセルにこれら動作或いはフォーミングを実行する場合、他の非選択メモリセルがこれら動作或いはフォーミングが起こらないように、メモリセルアレイには、非選択メモリセルに対してダイオードの逆方向のバイアスが印加されるようなバイアス状態を作り出す。しかし、この場合、非選択メモリセルでは逆方向電流が発生してしまい、その大きさは、回路規模が大きくなると無視できないものとなる。特に、フォーミングではセット動作、リセット動作よりも大きな逆方向バイアスが印加されるため大きな問題となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１７７３８７号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
非選択メモリセルに流れる逆方向電流を低減させた不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る不揮発性半導体記憶装置は、互いに交差する複数の第１配線及び第２配線、並びに、前記複数の第１配線及び第２配線の各交差部に設けられ、可変抵抗素子及び第１ダイオードを直列接続してなる複数のメモリセルを有するメモリセルアレイと、アクセス対象となる前記メモリセルに接続された前記第１配線である選択第１配線に選択第１配線電圧を供給し、その他の前記第１配線である非選択第１配線に非選択第１配線電圧を供給する第１配線制御回路と、前記アクセス対象となるメモリセルに接続された前記第２配線である選択第２配線に選択第２配線電圧を供給し、その他の前記第２配線である非選択第２配線に非選択第２配線電圧を供給する第２配線制御回路とを備え、前記メモリセルは、前記第１ダイオードのアノード側に前記第２配線が接続され、前記第１ダイオードのカソード側に前記第１配線が接続され、前記メモリセルアレイは、前記第２配線制御回路及び前記メモリセル間の前記第２配線に挿入され、前記第２配線制御回路側をアノード、前記メモリセル側をカソードとする第２ダイオードを有することを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部の斜視図である。
【図３】図２におけるＩ−Ｉ´線で切断して矢印方向に見たメモリセル１個分の断面図である。
【図４】本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの回路図及びフォーミング時のメモリセルアレイのバイアス状態を示す図である。
【図５】図４に示すメモリセルのバイアス状態を見易くした等価回路図である。
【図６】本実施形態に係る不揮発性半導体記憶装置におけるフォーミング時の非選択メモリセルに流れる逆方向電流の低減効果を説明する図である。
【図７】本実施形態に係る不揮発性半導体記憶装置の断面図の一例である。
【図８】本実施形態に係る不揮発性半導体記憶装置の断面図の他の例である。
【図９】本実施形態に係る不揮発性半導体記憶装置の断面図の他の例である。
【図１０】第２の実施形態に係る不揮発性半導体記憶装置の断面図の一例である。
【図１１】本実施形態に係る不揮発性半導体記憶装置の断面図の他の例である。
【図１２】第３の実施形態に係る不揮発性半導体記憶装置の断面図の一例である。
【図１３】比較例に係る不揮発性半導体記憶装置のメモリセルアレイの回路図及びフォーミング時のメモリセルアレイのバイアス状態を示す図である。
【図１４】図１３に示すメモリセルのバイアス状態を見易くした等価回路図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。
【００１０】
［第１の実施形態］
＜全体構成＞
図１は、第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。
この不揮発性半導体記憶装置は、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルへのデータ書き込み及びメモリセルからのデータ読み出しを行うカラム制御回路２（第２配線制御回路）が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルへのデータ書き込み及びメモリセルからのデータ読み出しに必要な電圧を供給するロウ制御回路３（第１配線制御回路）が設けられている。なお、カラム制御回路２及びロウ制御回路３はデータ書込み部に含まれる。
【００１１】
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。コマンド・インタフェース６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性半導体記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。このステータス情報は書き込みの制御にも利用される。
【００１２】
また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。具体的には、ステートマシン７が、外部から与えられたアドレスをアドレスレジスタ５を介して入力し、どのメモリセルへのアクセスかを判定し、そのメモリセルに対応するパラメータを用いて、パルスジェネレータ９からのパルスの高さ・幅を制御する。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
【００１３】
なお、メモリセルアレイ１以外の周辺回路はメモリセルアレイ１の直下のシリコン基板に形成可能であり、これにより、この半導体記憶装置のチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００１４】
＜メモリセル及びメモリセルアレイ＞
図２は、メモリセルアレイ１の一部の斜視図であり、図３は、図２におけるＩ−Ｉ´線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【００１５】
複数本のワード線ＷＬ０〜ＷＬ２（第１配線）が平行に配設され、これと交差して複数本のビット線ＢＬ０〜ＢＬ２（第２配線）が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。ワード線ＷＬ及びビット線ＢＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
【００１６】
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
【００１７】
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置される。電極材としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ／ＴａＡｌＮ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。さらに、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００１８】
可変抵抗素子ＶＲは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの（ＲｅＲＡＭ）を用いることができる。
【００１９】
＜セット動作、リセット動作、フォーミング＞
次に、メモリセルＭＣの動作について簡単に説明しておく。ここでは、非オーミック素子ＮＯとしてダイオードを用いたユニポーラ動作をするメモリセルＭＣについて説明する。なお、ここで説明する動作は、一例であって、物質によって様々な動作が考えられることに留意されたい。
【００２０】
このユニポーラ動作をするメモリセルＭＣの場合、メモリセルＭＣに印加する電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することによって、可変抵抗素子ＶＲの抵抗状態を切り替えることができる。以下、高抵抗状態の可変抵抗素子ＶＲを低抵抗状態にする動作を「セット動作」、低抵抗状態の可変抵抗素子ＶＲを高抵抗状態にする動作を「リセット動作」と呼ぶ。
【００２１】
セット動作では、可変抵抗素子ＶＲに対して、例えば１．５Ｖの程度の電圧（以下、「セット電圧」と呼ぶ）、１０ｎＡ程度の電流を１０〜１００ｎｓ程度の時間印加する。このように、可変抵抗素子ＶＲに高電圧を印加することで可変抵抗素子ＶＲ内部のカチオン（正電荷イオン）の移動が起こり、絶縁状態の物質が電気化学ポテンシャル的に（準）安定な導電体物質の直列結合の状態に相変化する。その結果、可変抵抗素子ＶＲの抵抗状態が、高抵抗状態から低抵抗状態へと遷移する。
【００２２】
一方、リセット動作では、可変抵抗素子ＶＲに対して、例えば０．６Ｖの電圧（以下、「リセット電圧」と呼ぶ）、１〜１０μＡ程度の電流を５００ｎ〜２μｓ程度の時間印加する。このように、可変抵抗素子ＶＲに長時間、低電圧を印加すると可変抵抗素子ＶＲ内部でジュール熱が発生し、これによって、原子が熱拡散して熱平衡状態に変化する。その結果、可変抵抗素子ＶＲの抵抗状態が、低抵抗状態から高抵抗状態へと遷移する。
【００２３】
ところで、製造直後の可変抵抗素子ＶＲは、抵抗値が変化しない定常的な高抵抗状態となっている。そのため、可変抵抗素子ＶＲに上記セット動作或いはリセット動作をさせるために、可変抵抗素子ＶＲに対してフォーミングと呼ばれる処理を施す必要がある。このフォーミングは、可変抵抗素子ＶＲの上下の電極ＥＬ１、ＥＬ２間に所定の電圧（以下、「フォーミング電圧」と呼ぶ）を印加し、可変抵抗素子ＶＲにフィラメントパスと呼ばれる低抵抗領域を形成することをいう。そして、この際用いられるフォーミング電圧は、セット電圧やリセット電圧よりも遙かに高く、例えば５〜１０Ｖの大きさとなる。
【００２４】
次に、本実施形態の理解を容易にするために、比較例に係る不揮発性半導体記憶装置におけるフォーミングについて説明しておく。
【００２５】
図１３は、比較例に係る不揮発性半導体記憶装置におけるフォーミング時のメモリセルアレイのバイアス状態を示す図であり、図１４は、図１３中に示すメモリセルＭＣ１〜ＭＣ４のバイアス状態を見易くした等価回路図である。
【００２６】
図１３には、ワード線ＷＬ０〜ＷＬ４（第１配線）、ビット線ＢＬ０〜ＢＬ４（第２配線）、並びに、これらワード線ＷＬ及びビット線ＢＬの各交差部に設けられたメモリセルＭＣが示されている。また、メモリセルＭＣは、直列接続された可変抵抗素子ＶＲとダイオードＲＤｍからなる。ダイオードＲＤｍのカソード及びアノードは、それぞれビット線ＢＬ及びワード線ＷＬに接続されている。したがって、ワード線ＷＬの電圧よりもビット線ＢＬの電圧が高い場合、メモリセルＭＣには順方向バイアスが掛かり、順方向電流が流れる。逆に、ビット線ＢＬの電圧よりもワード線ＷＬの電圧が高い場合、メモリセルＭＣには逆方向バイアスが掛かり、逆方向電流が流れる。
【００２７】
以上示した構成のメモリセルアレイについて、以下では、ワード線ＷＬ２及びビット線ＢＬ２に接続されたメモリセルＭＣをフォーミングする場合を例に説明する。以下において、フォーミング対象（アクセス対象）となるメモリセルＭＣを「選択メモリセル」、その他のメモリセルＭＣを「非選択メモリセル」、選択メモリセルに接続されたワード線ＷＬを「選択ワード線」（選択第１配線）、その他のワード線ＷＬを「非選択ワード線」（非選択第１配線）、選択メモリセルに接続されたビット線ＢＬを「選択ビット線」（選択第２配線）、その他のビット線ＢＬを「非選択ビット線」（非選択第２配線）と呼ぶ。したがって、本例では、選択ワード線がワード線ＷＬ２、選択ビット線がビット線ＢＬ２となる。
【００２８】
選択ワード線ＷＬ２及び選択ビット線ＢＬ２間に接続された選択メモリセルＭＣ２をフォーミングする場合、選択ビット線ＢＬに６．２Ｖのフォーミング電圧ＶＷＲ、選択ワード線ＷＬに接地電圧ＶＳＳ（０Ｖ）を印加すると共に、非選択ビット線ＢＬに０．５Ｖの非選択ビット線電圧ＶＵＢ、非選択ワード線ＷＬに５．７Ｖの非選択ワード線電圧ＶＵＸを印加する。
【００２９】
ここで、ダイオードＲＤｍを一般的な電圧−電流特性を持つ素子であると仮定し、メモリセルＭＣ１、ＭＣ２、ＭＣ３及びＭＣ４のダイオードＲＤｍにおける電圧降下を、それぞれ、０．９Ｖ、０．５Ｖ、５．２Ｖ及び０．５Ｖとすると、選択ワード線ＷＬ２及び選択ビット線ＢＬ２に接続された選択メモリセルＭＣ１には、フォーミングに必要な６．２Ｖの順方向バイアスが掛かる。
【００３０】
一方、非選択ワード線ＷＬ０、ＷＬ１、ＷＬ３及びＷＬ４並びに選択ビット線ＢＬ２に接続された非選択メモリセルＭＣ２には、０．５Ｖの順方向バイアス、非選択ワード線ＷＬ０、ＷＬ１、ＷＬ３及びＷＬ４並びに非選択ビット線ＢＬ０、ＢＬ１、ＢＬ３及びＢＬ４に接続された非選択メモリセルＭＣ３には、５．２Ｖの逆方向バイアス、選択ワード線ＷＬ２並びに非選択ビット線ＢＬ０、ＢＬ１、ＢＬ３及びＢＬ４に接続された非選択メモリセルＭＣ４には、０．５Ｖの順方向バイアスがそれぞれ掛かる。但し、これらメモリセルＭＣ２〜ＭＣ４に掛かるバイアスは、フォーミングできない程度の大きさである。
【００３１】
つまり、メモリセルアレイを図１３に示すようなバイアス状態にすることで、選択メモリセルＭＣ１のみをフォーミングすることができる。
【００３２】
しかし、図１３に示す場合、図中点線で囲まれた非選択メモリセルＭＣ３については、５．７Ｖもの逆方向バイアスが掛かり、大きな逆方向電流が流れてしまう。しかも、メモリセルアレイを構成するメモリセルＭＣの大半が非選択メモリセルＭＣ３になることを考えるとその影響は大きく、特に大規模なメモリセルアレイの場合、消費電力として無視できない大きさになる。このこと程度の違いはあるにせよセット動作時或いはリセット動作時においても同様のことが言える。
【００３３】
そこで、本実施形態では、メモリセルＭＣ３に掛かる逆方向バイアスを抑制するようにビット線ＢＬに対してダイオードを挿入させる。なお、このダイオードとメモリセルＭＣのダイオードＲＤｍを区別するため、メモリセルＭＣのダイオードＲＤｍを「メモリセル内ダイオード」（第１ダイオード）、ビット線ＢＬに挿入させるダイオードを「逆方向電流低減用ダイオード」（第２ダイオード）と呼ぶことにする。
【００３４】
図４は、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１の等価回路図であり、フォーミング時のバイアス状態も併せて示している。また、図５は、図４中に示すメモリセルＭＣ１〜ＭＣ４のバイアス状態を見易くした等価回路図である。
【００３５】
本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１は、図１３に示すメモリセルアレイの複数のビット線ＢＬに対して、それぞれ電圧供給元であるカラム制御回路２側をアノード、メモリセルＭＣ側をカソードとする逆方向電流低減用ダイオードＲＤｒが挿入されている。
【００３６】
本実施形態のフォーミングの場合、選択ビット線ＢＬに例えば７．０Ｖのフォーミング電圧ＶＷＲ（選択第２配線電圧）、選択ワード線ＷＬに例えば接地電圧ＶＳＳ（０Ｖ）（選択第１配線電圧）を印加すると共に、非選択ビット線ＢＬに例えば−４．２Ｖの非選択ビット線電圧ＶＵＢ（非選択第２配線電圧）、非選択ワード線ＷＬに例えば５．６Ｖの非選択ワード線電圧ＶＵＸ（非選択第１配線電圧）を印加する。
【００３７】
この場合、逆方向電流低減用ダイオードＲＤｒの電圧−電流特性をメモリセル内ダイオードＲＤｍの電圧−電流特性と同程度であると仮定すると、メモリセルＭＣ１、ＭＣ２、ＭＣ３及びＭＣ４のメモリセル内ダイオードＲＤｍにおける電圧降下は、それぞれ、例えば０．９Ｖ、０．５Ｖ、４．９５Ｖ及び０．６５Ｖとなる。また、選択ビット線ＢＬ及び非選択ビット線ＢＬに挿入された逆方向電流低減用ダイオードＲＤｒは、それぞれ、例えば０．９Ｖ及び４．８５Ｖとなる。
【００３８】
これによって、選択メモリセルＭＣ１には、フォーミングに必要な６．１Ｖの順方向バイアスが掛かる。
【００３９】
一方、非選択メモリセルＭＣ２には、０．５Ｖの順方向バイアス、非選択メモリセルＭＣ３には、４．９５Ｖの逆方向バイアス、非選択メモリセルＭＣ４には、０．６５Ｖの順方向バイアスがそれぞれ掛かる。
【００４０】
つまり、メモリセルアレイ１を図４に示すようなバイアス状態にすることで、比較例と同様に選択メモリセルＭＣ１のみをフォーミングすることができる一方、比較例と比べて非選択メモリセルＭＣ３に掛かる逆方向バイアスと、非選択メモリセルＭＣ３に流れる逆方向電流を低減させることができる。つまり、非選択メモリセルＭＣ３における消費電力を低減させることができる。
【００４１】
図６は、本実施形態と比較例におけるメモリセルＭＣ３に流れる逆方向電流を対比させたグラフである。図中左のグラフが比較例におけるメモリセル内ダイオードＲＤｍの電圧−電流特性、図中右のグラフが本実施形態におけるメモリセル内ダイオードＲＤｍの電圧−電流特性を示している。
【００４２】
比較例の場合、非選択メモリセルＭＣ３のメモリセル内ダイオードＲＤｍには５．２Ｖの逆方向バイアスが掛かるため、非選択メモリセルＭＣ３に流れる逆方向電流Ｉ１´は、およそ９．６４×１０−８Ａになる。この場合、２Ｋ×８Ｋのメモリセルアレイであれば、非選択メモリセルＭＣ３に流れる総逆方向電流は、９．６４×１０−８Ａ×（２Ｋ×８Ｋ−２Ｋ−８Ｋ＋１）＝１．６２Ａとなり、これは回路を破壊してしまうほどの大きさとなる。また、非選択メモリセルＭＣ３における総消費電力は、５．２Ｖ×１．６２Ａ＝８．４１Ｗにもなる。
【００４３】
これに対し、本実施形態の場合、非選択メモリセルＭＣ３のメモリセル内ダイオードＲＤｍには、４．９５Ｖの逆方向バイアスしか掛からない。そのため、非選択メモリセルＭＣ３に流れる逆方向電流Ｉ１は、およそ５．７８×１０−８Ａになる。この場合、２Ｋ×８Ｋのメモリセルアレイ１であれば、非選択メモリセルＭＣ３に流れる総逆方向電流は、５．７８×１０−８Ａ×（２Ｋ×８Ｋ−２Ｋ−８Ｋ＋１）＝０．９７Ａまで抑制される。なお、この逆方向電流Ｉ１は、メモリセルＭＣ４に流れる順方向電流Ｉ２と、非選択ビット線ＢＬに挿入された逆方向電流低減用ダイオードＲＤｒに流れる逆方向電流Ｉ３の和になる。また、非選択メモリセルＭＣ３における総消費電力も、４．９５Ｖ×０．９７Ａ＝４．８０Ｗまで抑制される。
【００４４】
つまり、本実施形態によれば、非選択メモリセルＭＣ３に流れる逆方向電流を比較例と比べて４０％程度削減することができ（図６中白抜き矢印ａ１）、非選択メモリセルＭＣ３における総消費電力も比較例と比べて４３％程度削減することができる。
【００４５】
＜逆方向電流低減用ダイオードの構造及び形成方法＞
次に、逆方向電流低減用ダイオードＲＤｒの構造及び形成方法の例を図７〜図９に示す不揮発性半導体記憶装置の断面図を用いて説明する。
【００４６】
図７に示す場合、不揮発性半導体記憶装置は、図示しないＰ型シリコン基板上に積層されたディープＮ型ウエル１０７、このディープＮ型ウエル１０７上に設けられたロウ方向に延びる複数の素子分離溝１１３を備える。また、ディープＮ型ウエル１０７上の２つの素子分離溝１１３間に形成されたＰ型ウエル１０３を備える。
【００４７】
このＰ型ウエル１０３上部には、ドナー（第１導電型不純物）が高濃度にドープされたＮ型高濃度領域１０１（第１導電型不純物領域）と、アクセプタ（第２導電型不純物領域）が高濃度にドープされたＰ型高濃度領域１０２（第２導電型不純物領域）が形成されている。このうちＮ型高濃度領域１０１は、Ｐ型ウエル１０３との関係で逆方向電流低減用ダイオードＲＤｒを構成するＰ＋／Ｎの片側階段接合を形成する。
【００４８】
また、Ｐ型ウエル１０３上には、カラム制御回路２からメモリセルＭＣへ延びるビット線ＢＬとなる金属配線が形成されている。この金属配線は、Ｎ型高濃度領域１０１及びＰ型高濃度領域１０２間の位置において、カラム制御回路２側に延びる部分金属配線１０４ａと、メモリセルＭＣ側に延びる部分金属配線１０４ｂとに分断されている。そして、部分金属配線１０４ａ及び１０４ｂは、積層方向に延びるビア１０５を介してＰ型高濃度領域１０２及びＮ型高濃度領域１０１にそれぞれ接続されている。
【００４９】
次に、図７に示す構造の製造方法について説明する。
始めに、図示しないＰ型シリコン基板上にディープＮ型ウエル１０７を形成した後、ロウ方向に延びる複数の素子分離溝１１３を形成する。
【００５０】
続けて、素子分離溝１１３間のディープＮ型ウエル１０７中にアクセプタをドープしてＰ型ウエル１０３を形成する。
【００５１】
続けて、Ｐ型ウエル１０３中にドナーを高濃度にドープしてＮ型高濃度領域１０１を形成する。これによって、Ｎ型高濃度領域１０１及びＰ型ウエル１０３からＮ＋／Ｐの片側段階接合が形成される。なお、この工程は、カラム制御回路２等のＭＯＳＦＥＴのソース・ドレイン形成時に同時に行うこともできる。
【００５２】
続けて、比較的高い逆耐圧の逆方向電流低減用ダイオードＲＤｒを実現するため、Ｎ型高濃度領域１０１から十分離れた領域にドナーを高濃度でドープしてＰ型高濃度領域１０２を形成する。
【００５３】
最後に、Ｎ型高濃度領域１０１、Ｐ型高濃度領域１０２、Ｐ型ウエル１０３及び素子分離溝１１３上に図示しない層間絶縁膜を形成する。その後、この層間絶縁膜を貫通するように、Ｎ型高濃度領域１０１及びＰ型高濃度領域１０２に接続する複数のビア１０５を形成し、これらビア１０５に接続する部分金属配線１０４ｂ及び１０４ａを形成すれば、図７に示す構造を作ることができる。
【００５４】
図８は、Ｎ型ウエル１０６中にＰ＋／Ｎの片側階段接合が形成された例である。つまり、図８に示す不揮発性半導体記憶装置の場合、図示しないＰ型シリコン基板上の２つの素子分離溝１１３間にＮ型ウエル１０６が形成されており、このＮ型ウエル１０６上部にＮ型高濃度領域１０１（第１導電型不純物領域）とＰ型高濃度領域１０２（第２導電型不純物領域）が形成されている。そして、Ｐ型高濃度領域１０２とＮ型ウエル１０６との接合によって、逆方向電流低減用ダイオードＲＤｒを構成するＰ＋／Ｎの片側階段接合が形成されている。
【００５５】
図９は、ウエル同士が接合されてＰＮ接合が形成された例である。つまり、図９に示す不揮発性半導体記憶装置の場合、２つの素子分離溝１１３間のディープＮ型ウエル１０７上にロウ方向にストライプ状に延びるＰ型ウエル１０３及びＮ型ウエル１０６が形成されている。また、これらＰ型ウエル１０３上部及びＮ型ウエル１０６上部には、それぞれＰ型高濃度領域１０２（第２導電型領域）及びＮ型高濃度領域１０１（第１導電型領域）が形成されている。そして、Ｐ型ウエル１０３とＮ型ウエル１０６との接合によって、逆方向電流低減用ダイオードＲＤｒを構成するＰＮ接合が形成されている。
【００５６】
＜まとめ＞
以上、本実施形態によれば、カラム制御回路及びメモリセル間に逆方向電流低減用ダイオードを挿入させることで、比較例と比べて、非選択ワード線及び非選択ビット線に接続された非選択メモリセルに流れる逆方向電流と、この非選択メモリセルにおける消費電力を大幅に低減させることができる。
【００５７】
［第２の実施形態］
第１の実施形態で説明した逆方向電流低減用ダイオードの構造及び形成方法は、いずれも逆方向電流低減用ダイオードを他の素子と別個独立に設けるというものであった。これに対し、第２の実施形態では、カラム制御回路等の周辺回路を構成するＭＯＳＦＥＴのソース又はドレインとなる不純物高濃度領域と逆方向電流低減用ダイオードのアノード又はカソードとなる不純物高濃度領域とを共通に形成させた構造及び形成方法の例について、図１０及び図１１に示す不揮発性半導体記憶装置の断面図を用いて説明する。
【００５８】
図１０に示す場合、不揮発性半導体記憶装置は、Ｐ型シリコン基板２０８、このＰ型シリコン基板２０８上の一部に形成されたディープＮ型ウエル２０７、このディープＮ型ウエル２０７上に形成されたＰ型ウエル２０３、並びに、このＰ型ウエル２０３の両側に接合して形成されたＮ型ウエル２０６を備える。
【００５９】
これらのうちＰ型ウエル２０３上部には、ドナー（第１導電型不純物）が高濃度にドープされた２つのＮ型高濃度領域２０１（第１導電型不純物領域）が形成されている。これら２つのＮ型高濃度領域２０１は、Ｎ型ＭＯＳＦＥＴのソースおよびドレインを構成するものであり、これら２つのＮ型高濃度領域２０１の間のＰ型ウエル２０３上には、ゲート酸化膜２１１を介してスペーサ２１０に挟まれたＮ型ＭＯＳＦＥＴのゲートとなるポリシリコン２０９が形成されている。また、Ｎ型ウエル２０６上部には、アクセプタ（第２導電型不純物）が高濃度にドープされたＰ型高濃度領域２０２（第２導電型不純物領域）が形成されている。そして、このＰ型高濃度領域２０２は、Ｎ型ウエル２０２との関係で逆方向電流低減用ダイオードＲＤｒを構成するＰ＋／Ｎの片側階段接合を形成する。なお、Ｎ型高濃度領域２０１とＰ型高濃度領域２０２を十分に離して配置すれば、逆方向電流低減用ダイオードＲＤｒの逆耐圧を高くすることができる。
次に、図１０に示す構造の製造方法について説明する。
【００６０】
始めに、ディープＮ型ウエル１０７形成後のＰ型シリコン基板２０８中にアクセプタをドープしてＰ型ウエル２０３を形成する共に、このＰ型ウエル２０３に接する領域にドナーをドープしてＮ型ウエル２０６を形成する。
【００６１】
続いて、Ｐ型ウエル２０３上にゲート酸化膜２１１と、ポリシリコン２０９を形成した後、Ｎ型ＭＯＳＦＥＴのゲートを加工する。
【００６２】
続いて、Ｐ型ウエル２０３中のゲートの両側の領域にドナーを高濃度にドープし、２つのＮ型高濃度領域２０１を形成する。
【００６３】
続いて、Ｐ型ウエル２０３に隣接するＮ型ウエル２０２中にＰ型イオンを注入しＰ型高濃度領域２０２を形成する。これによって、Ｐ型高濃度領域２０２及びＮ型ウエル２０６からＰ＋／Ｎの片側階段接合が形成される。
【００６４】
最後に、Ｎ型高濃度領域２０１、Ｐ型高濃度領域２０２等に接続されるビア２０５と、このビア２０５に接続される必要な金属配線を形成すれば図１０に示す構造を作ることができる。
【００６５】
図１１は、Ｐ型ＭＯＳＦＥＴのソース及びドレインとなるＰ型高濃度領域と逆方向電流低減用ダイオードのアノードとなるＰ型高濃度領域とを共通に形成させた例である。つまり、図１１に示す不揮発性半導体装置の場合、Ｎ型ウエル２０８上部にアクセプタ（第１導電型不純物）を高濃度にドープさせた２つのＰ型高濃度領域２０２（第１導電型不純物領域）が形成されている。これら２つのＰ型不純物領域２０２は、それぞれＰ型ＭＯＳＦＥＴのソース及びドレインとなる。また、Ｐ型ウエル２０３上部には、ドナー（第２導電型不純物）を高濃度にドープさせたＮ型高濃度領域２０１（第２導電型不純物領域）が形成されている。このＮ型高濃度領域２０１は、逆方向電流低減用ダイオードＲＤｒのカソードとなる。そして、Ｎ型高濃度領域２０１及びＰ型ウエル２０３との接合によって、逆方向電流低減用ダイオードＲＤｒを構成するＮ＋／Ｐの片側階段接合が形成される。
【００６６】
なお、図１１に示す不揮発性半導体記憶装置の場合、Ｐ型ＭＯＳＦＥＴのドレイン側のＰ型ウエル２０３は、Ｐ型ＭＯＳＦＥＴがオフ状態の時、接地電圧ＶＳＳに駆動させる必要がある。したがって、この不揮発性半導体記憶装置には、Ｐ型ウエル２０３と接地電圧ＶＳＳとを接続するためのトランジスタ２１４が設けられている。そして、このトランジスタ２１４は、Ｐ型ＭＯＳＦＥＴがオン状態の時にオフ状態、Ｐ型ＭＯＳＦＥＴがオフ状態の時にオン状態となるように制御信号ＣＮＴで制御される。
【００６７】
本実施形態によれば、第１の実施形態と同様の効果を奏するばかりでなく、周辺回路のＭＯＳＦＥＴのソース又はドレインとなる不純物高濃度領域とダイオードのアノード又はカソードとなる不純物高濃度領域とが共通になっているため、第１の実施形態と比べて、チップ面積の小さい不揮発性半導体記憶装置を提供することができる。
【００６８】
［第３の実施形態］
第３の実施形態では、逆方向電流低減用ダイオードを横置き型のポリシリコンダイオードとした場合の構造及び形成方法の例について、図１２に示す不揮発性半導体記憶装置の断面図を用いて説明する。
【００６９】
図１２に示す場合、不揮発性半導体記憶装置は、図示しないＰ型シリコン基板上に形成されたポリシリコン薄膜を備える。このポリシリコン薄膜は、ポリシリコンに対してドナー（第１導電型不純物）を高濃度にドープさせたＮ型ポリシリコン薄膜３１１（第１導電型不純物領域）と、ポリシリコンに対してアクセプタ（第２導電型不純物）を高濃度にドープさせたＰ型ポリシリコン薄膜３１２（第２導電型不純物領域）からなる。これらＮ型ポリシリコン薄膜３１１とＰ型ポリシリコン薄膜３１２とは接合しており、これによって逆方向電流低減用ダイオードとなるＰＮ接合が構成されている。また、Ｎ型ポリシリコン薄膜３１１及びＰ型ポリシリコン薄膜３１２上には、ビット線ＢＬ等の必要な金属配線３０４がビア３０５を介して接続されている。
【００７０】
次に、図１２に示す構造の製造方法について説明する。
始めに、図示しないＰ型シリコン基板上にポリシリコン薄膜を形成する。この際、ポリシリコン薄膜は、均一の不純物濃度を保てる厚さで成膜することが望まし。但し、順方向電流に関してメモリセル内ダイオードＲＤｍと同等の性能を得るには、後に形成される逆方向電流低減用ダイオードＲＤｒとメモリセル内ダイオードＲＤｍの断面積が同程度になるように、ポリシリコン薄膜の厚さを設定しておく必要がある。同様に、逆方向電流低減用ダイオードＲＤｒの長さは、十分な逆耐圧を確保するのに必要な分（例えば、８０ｎｍ以上）だけとって形成しておく。
【００７１】
続いて、ポリシリコン薄膜の一部に対して、ドナーを高濃度にドープしてＮ型ポリシリコン薄膜３１１を形成すると共に、このＮ型ポリシリコン薄膜３１１に隣接する領域に対してアクセプタを高濃度にドープしてＰ型ポリシリコン薄膜３１２を形成する。なお、Ｎ型ポリシリコン薄膜３１１を形成する際には、リソグラフィでＰ型ポリシリコン薄膜３１２となる領域をカバーした上で、ドナーをドープさせる。同様に、Ｐ型ポリシリコン薄膜３１２を形成する際には、リソグラフィでＮ型ポリシリコン薄膜３１１となる領域をカバーした上で、アクセプタをドープさせる。また、Ｎ型ポリシリコン薄膜３１１及びＰ型ポリシリコン薄膜３１２によって構成されるＰＮ接合は、Ｐ型ポリシリコン薄膜３１２からＮ型ポリシリコン薄膜３１１へ向かう方向を非選択メモリセルＭＣ３に掛かる逆方向バイアスが緩和される方向となるように形成する。以上によって逆方向電流低減用ダイオードＲＤｒとなるポリシリコンダイオードが形成される。
【００７２】
最後に、ポリシリコン薄膜上に図示しない層間絶縁膜を形成する。その後、この層間絶縁膜を貫通するように、Ｎ型ポリシリコン薄膜３１１及びＰ型ポリシリコン薄膜３１２に接続される複数のビア３０５を形成し、これらビア３１５に接続される金属配線３０４を形成すれば、図１２に示す構造を作ることができる。
【００７３】
本実施形態によれば、逆方向電流低減用ダイオードとしてポリシリコンダイオードを用いた場合であっても、第１及び第２の実施形態と同様の効果を得ることができる。
【００７４】
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００７５】
例えば、上記実施形態では、いずれの場合も、ワード線を第１配線、ビット線を第２配線として説明したが、ビット線を第１配線、ワード線を第２配線とすることもできる。また、第１導電型不純物と第２導電型不純物は互いに入れ替わっても良い。
【００７６】
更に、上記実施形態は、主にフォーミングについて説明したが、セット動作時、或いはリセット動作時に非選択メモリセルに逆方向電流が流れる不揮発性半導体記憶装置であれば、上記実施形態をいずれも適用することができる。
【符号の説明】
【００７７】
１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンド・インタフェース、７・・・ステートマシン、９・・・パルスジェネレータ、１０１、２０１・・・Ｎ型高濃度領域、１０２、２０２・・・Ｐ型高濃度領域、１０３、２０３・・・Ｐ型ウエル、１０４、３０４・・・金属配線、１０５、２０５、３０５・・・ビア、１０６、２０６・・・Ｎ型ウエル、１０７、２０７・・・ディープＮ型ウエル、２０８・・・Ｐ型シリコン基板、２０９・・・ポリシリコン、２１０・・・カバー、１１３・・・素子分離溝、２１４・・・トランジスタ、３１１・・・Ｎ型ポリシリコン薄膜、３１２・・・Ｐ型ポリシリコン薄膜。
【特許請求の範囲】
【請求項１】
互いに交差する複数の第１配線及び第２配線、並びに、前記複数の第１配線及び第２配線の各交差部に設けられ、可変抵抗素子及び第１ダイオードを直列接続してなる複数のメモリセルを有するメモリセルアレイと、
アクセス対象となる前記メモリセルに接続された前記第１配線である選択第１配線に選択第１配線電圧を供給し、その他の前記第１配線である非選択第１配線に非選択第１配線電圧を供給する第１配線制御回路と、
前記アクセス対象となるメモリセルに接続された前記第２配線である選択第２配線に選択第２配線電圧を供給し、その他の前記第２配線である非選択第２配線に非選択第２配線電圧を供給する第２配線制御回路と
を備え、
前記メモリセルは、前記第１ダイオードのアノード側に前記第２配線が接続され、前記第１ダイオードのカソード側に前記第１配線が接続され、
前記メモリセルアレイは、前記第２配線制御回路及び前記メモリセル間の前記第２配線に挿入された前記第２配線制御回路側をアノード、前記メモリセル側をカソードとする第２ダイオードを有し、
前記非選択第２配線電圧は、前記非選択第１配線電圧よりも低く、
前記非選択第１配線電圧は、前記選択第１配線電圧よりも高く且つ前記選択第２配線よりも低く、
前記非選択第２配線電圧は、前記選択第１配線電圧よりも低く、
前記メモリセルアレイは、ウエル上に形成されており、
前記第２ダイオードは、前記ウエル中に形成された第１導電型不純物がドープされた第１導電型不純物領域、並びに、前記ウエル中に形成された前記第１導電型不純物とは異なる第２導電型不純物がドープされた第２導電型不純物領域からなり、
前記第２配線制御回路は、ソース及びドレインのいずれか一方を前記第２ダイオードの第１導電型不純物領域と共通に形成させた電界効果トランジスタを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
互いに交差する複数の第１配線及び第２配線、並びに、前記複数の第１配線及び第２配線の各交差部に設けられ、可変抵抗素子及び第１ダイオードを直列接続してなる複数のメモリセルを有するメモリセルアレイと、
アクセス対象となる前記メモリセルに接続された前記第１配線である選択第１配線に選択第１配線電圧を供給し、その他の前記第１配線である非選択第１配線に非選択第１配線電圧を供給する第１配線制御回路と、
前記アクセス対象となるメモリセルに接続された前記第２配線である選択第２配線に選択第２配線電圧を供給し、その他の前記第２配線である非選択第２配線に非選択第２配線電圧を供給する第２配線制御回路と
を備え、
前記メモリセルは、前記第１ダイオードのアノード側に前記第２配線が接続され、前記第１ダイオードのカソード側に前記第１配線が接続され、
前記メモリセルアレイは、前記第２配線制御回路及び前記メモリセル間の前記第２配線に挿入され、前記第２配線制御回路側をアノード、前記メモリセル側をカソードとする第２ダイオードを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記非選択第２配線電圧は、前記非選択第１配線電圧よりも低い
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記非選択第１配線電圧は、前記選択第１配線電圧よりも高く且つ前記選択第２配線よりも低く、
前記非選択第２配線電圧は、前記選択第１配線電圧よりも低い
ことを特徴とする請求項２又は３記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルアレイは、ウエル上に形成されており、
前記第２ダイオードは、前記ウエル中に形成された第１導電型不純物がドープされた第１導電型不純物領域、並びに、前記ウエル中に形成された前記第１導電型不純物とは異なる第２導電型不純物がドープされた第２導電型不純物領域からなる
ことを特徴とする請求項２〜４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
前記第２配線制御回路は、ソース及びドレインのいずれか一方を前記第２ダイオードの第１導電型不純物領域と共通となるように形成させた電界効果トランジスタを有する
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記第２ダイオードは、ポリシリコンダイオードである
ことを特徴とする請求項２〜４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１】
互いに交差する複数の第１配線及び第２配線、並びに、前記複数の第１配線及び第２配線の各交差部に設けられ、可変抵抗素子及び第１ダイオードを直列接続してなる複数のメモリセルを有するメモリセルアレイと、
アクセス対象となる前記メモリセルに接続された前記第１配線である選択第１配線に選択第１配線電圧を供給し、その他の前記第１配線である非選択第１配線に非選択第１配線電圧を供給する第１配線制御回路と、
前記アクセス対象となるメモリセルに接続された前記第２配線である選択第２配線に選択第２配線電圧を供給し、その他の前記第２配線である非選択第２配線に非選択第２配線電圧を供給する第２配線制御回路と
を備え、
前記メモリセルは、前記第１ダイオードのアノード側に前記第２配線が接続され、前記第１ダイオードのカソード側に前記第１配線が接続され、
前記メモリセルアレイは、前記第２配線制御回路及び前記メモリセル間の前記第２配線に挿入された前記第２配線制御回路側をアノード、前記メモリセル側をカソードとする第２ダイオードを有し、
前記非選択第２配線電圧は、前記非選択第１配線電圧よりも低く、
前記非選択第１配線電圧は、前記選択第１配線電圧よりも高く且つ前記選択第２配線よりも低く、
前記非選択第２配線電圧は、前記選択第１配線電圧よりも低く、
前記メモリセルアレイは、ウエル上に形成されており、
前記第２ダイオードは、前記ウエル中に形成された第１導電型不純物がドープされた第１導電型不純物領域、並びに、前記ウエル中に形成された前記第１導電型不純物とは異なる第２導電型不純物がドープされた第２導電型不純物領域からなり、
前記第２配線制御回路は、ソース及びドレインのいずれか一方を前記第２ダイオードの第１導電型不純物領域と共通に形成させた電界効果トランジスタを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
互いに交差する複数の第１配線及び第２配線、並びに、前記複数の第１配線及び第２配線の各交差部に設けられ、可変抵抗素子及び第１ダイオードを直列接続してなる複数のメモリセルを有するメモリセルアレイと、
アクセス対象となる前記メモリセルに接続された前記第１配線である選択第１配線に選択第１配線電圧を供給し、その他の前記第１配線である非選択第１配線に非選択第１配線電圧を供給する第１配線制御回路と、
前記アクセス対象となるメモリセルに接続された前記第２配線である選択第２配線に選択第２配線電圧を供給し、その他の前記第２配線である非選択第２配線に非選択第２配線電圧を供給する第２配線制御回路と
を備え、
前記メモリセルは、前記第１ダイオードのアノード側に前記第２配線が接続され、前記第１ダイオードのカソード側に前記第１配線が接続され、
前記メモリセルアレイは、前記第２配線制御回路及び前記メモリセル間の前記第２配線に挿入され、前記第２配線制御回路側をアノード、前記メモリセル側をカソードとする第２ダイオードを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記非選択第２配線電圧は、前記非選択第１配線電圧よりも低い
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記非選択第１配線電圧は、前記選択第１配線電圧よりも高く且つ前記選択第２配線よりも低く、
前記非選択第２配線電圧は、前記選択第１配線電圧よりも低い
ことを特徴とする請求項２又は３記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルアレイは、ウエル上に形成されており、
前記第２ダイオードは、前記ウエル中に形成された第１導電型不純物がドープされた第１導電型不純物領域、並びに、前記ウエル中に形成された前記第１導電型不純物とは異なる第２導電型不純物がドープされた第２導電型不純物領域からなる
ことを特徴とする請求項２〜４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
前記第２配線制御回路は、ソース及びドレインのいずれか一方を前記第２ダイオードの第１導電型不純物領域と共通となるように形成させた電界効果トランジスタを有する
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記第２ダイオードは、ポリシリコンダイオードである
ことを特徴とする請求項２〜４のいずれか１項記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−６９９２８（Ｐ２０１３−６９９２８Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０８１９４（Ｐ２０１１−２０８１９４）
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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