不揮発性記憶装置
【課題】プロセス耐性が高く、高い性能を維持する不揮発性記憶装置を提供する。
【解決手段】実施形態によれば、第１導電部と、第２導電部と、記憶層と、を含む不揮発性記憶装置が提供される。前記記憶層は、前記第１導電部と前記第２導電部との間に設けられる。前記記憶層は、前記第１導電部と前記第２導電部とを介して供給される電流により、抵抗が低い第１状態と前記第１状態よりも抵抗が高い第２状態との間を可逆的に遷移可能である。前記記憶層は、カルコパイライト構造を有する。
【解決手段】実施形態によれば、第１導電部と、第２導電部と、記憶層と、を含む不揮発性記憶装置が提供される。前記記憶層は、前記第１導電部と前記第２導電部との間に設けられる。前記記憶層は、前記第１導電部と前記第２導電部とを介して供給される電流により、抵抗が低い第１状態と前記第１状態よりも抵抗が高い第２状態との間を可逆的に遷移可能である。前記記憶層は、カルコパイライト構造を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
近年、小型携帯機器が世界的に普及し、同時に、高速情報伝送網の大幅な進展に伴い、小型で大容量の不揮発性記憶装置の需要が急速に拡大してきている。記憶密度の限界を大幅に超えることを目指した新規メモリがいくつか提案されている。例えば、低抵抗状態と高抵抗状態とを有する抵抗変化材料を用いたメモリが提案されている。抵抗変化型の不揮発性装置において、安定して高い性能を発揮することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−８４５１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、プロセス耐性が高く、高い性能を維持する不揮発性記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、第１導電部と、第２導電部と、記憶層と、を含む不揮発性記憶装置が提供される。前記記憶層は、前記第１導電部と前記第２導電部との間に設けられる。前記記憶層は、前記第１導電部と前記第２導電部とを介して供給される電流により、抵抗が低い第１状態と前記第１状態よりも抵抗が高い第２状態との間を可逆的に遷移可能である。前記記憶層は、カルコパイライト構造を有する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。
【図２】第１の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。
【図３】第１の実施形態に係る不揮発性記憶装置の動作を例示する模式図である。
【図４】不揮発性記憶装置の特性を例示する表である。
【図５】不揮発性記憶装置の特性を例示するグラフ図である。
【図６】第２の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。
【図７】第２の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。
【図８】第２の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式的断面図である。
【図９】第２の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的斜視図である。
【図１０】第２の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的斜視図である。
【図１１】第３の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。
【図１２】第３の実施形態に係る不揮発性記憶装置の構成を例示する模式的平面図である。
【図１３】第４の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。
【図１４】第４の実施形態に係る不揮発性記憶装置の動作を例示する模式的断面図である。
【図１５】第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。
【図１６】図１６（ａ）〜図１６（ｃ）は、第４の実施形態に係る別の不揮発性記憶装置を例示する模式的断面図である。
【図１７】第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。
【図１８】第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。
【図１９】第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。
【図２０】第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。
【図２１】第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。
図１に表したように、本実施形態に係る不揮発性記憶装置１１０は、第１導電部１０と、第２導電部２０と、記憶層１５と、を含む。記憶層１５は、第１導電部１０と第２導電部２０との間に設けられる。
【０００９】
記憶層１５には、第１導電部１０と第２導電部２０とを介して電流が供給される。記憶層１５は、その電流により、抵抗が低い第１状態（低抵抗状態）と、第１状態よりも抵抗が高い第２状態（高抵抗状態）との間を可逆的に遷移可能である。記憶層１５は、カルコパイライト構造を有する。
【００１０】
記憶層１５は、例えば、ＡｘＭｙＸｚで表される材料を含む。ここで、「Ａ」は、例えば、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｍｇ、Ａｌ及びＧａよりなる群から選択された少なくともいずれかである。「Ｍ」は、例えば、Ｓｉ、Ｇｅ、Ａｌ及びＧａよりなる群から選択された少なくともいずれかである。「Ｘ」は、例えば、Ｎ、Ｐ及びＡｓよりなる群から選択された少なくともいずれかを含む。
【００１１】
上記の「Ｍ」は、「Ａ」とは異なる元素を含む。これにより、ＡｘＭｙＸｚで表される化合物は、カルトパイライト構造となる。
【００１２】
また、実施形態において、「Ａ」は、遷移元素を含むことができる。例えば、Ａとして遷移元素が用いられる。また、Ａとして、複数の種類の元素（例えば元素αと元素β）が用いられる場合において、複数の元素の少なくともいずれかが遷移元素とすることができる。例えば、記憶層１５として（αｘ１β１−ｘ１）ｘＭｙＸｚで表される材料を用いることができ、元素α及び元素βの少なくともいずれかは、遷移元素である。
【００１３】
図２は、第１の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。
図２は、記憶層１５の結晶構造を例示している。なお、この例では、「Ａ」はＣｏであり、「Ｍ」はＳｉであり、「Ｘ」はＮである。図２に表したように、記憶層１５は、カルコパイライト構造を有する。
【００１４】
例えば、酸化物を用いた抵抗変化素子を半導体プロセスにさらすと、抵抗変化素子の特性が大きく変化する場合があることが分かった。例えば、抵抗変化素子に用いられる酸化物が過酷な半導体プロセスにより変質し、実際のデバイスを形成したときに所望の特性が得難いことが分かった。特に、半導体プロセスで用いられるウエットプロセスを酸化物の抵抗変化部に適用すると、所望の特性を維持することが困難である。例えば、抵抗変化素子が半導体プロセスを経るとダメージを受け、抵抗変化素子におけるスイッチング回数が減る。このことは、本願発明者が実験により見出した課題であり、実施形態は、この新に見出された課題を解決する。
【００１５】
本実施形態に係る不揮発性記憶装置１１０においては、記憶層１５として、カルコパイライト構造を有する化合物を用いる。カルコパイライト構造を有する化合物においては、元素どうしが強固に結合しているため、プロセス耐性が高い。そして、実施形態においては、記憶層１５として、酸化物などのような比較的不安定な材料を用いた場合に比べて、種々のプロセスを経た後でも、良好で安定した特性を維持できる。
【００１６】
以下、本実施形態に係る不揮発性記憶装置１１０における動作の例をモデル的に説明する。
図３は、第１の実施形態に係る不揮発性記憶装置の動作を例示する模式図である。
図３に表したように、記憶層１５は、抵抗（抵抗率）が低い低抵抗状態（低抵抗状態ＬＲ）と、低抵抗状態よりも抵抗（抵抗率）が相対的に高い高抵抗状態（高抵抗状態ＨＲ）とを有する。記憶層１５において、低抵抗状態ＬＲと、高抵抗状態ＨＲと、の間を可逆的に遷移可能である。
【００１７】
以下では、記憶層１５の初期状態が高抵抗状態ＨＲである場合として説明する。
記憶層１５に設けられた電位勾配により、記憶層１５を変化させ、記憶層１５を低抵抗状態ＬＲにすることにより情報の書き込みを行う。
【００１８】
記憶層１５は、位置が固定された陽イオン（第１陽イオン５１）と、移動可能な陽イオン（第２陽イオン５２）と、陰イオン５３と、を含む。例えば、第１陽イオン５１として上記の「Ｍ」の元素が用いられ、第２陽イオン５２として上記の「Ａ」の元素が用いられ、陰イオン５３として上記の「Ｘ」の元素が用いられる。例えば、第２陽イオン５２の少なくとも一部は、遷移元素である。すなわち、第２陽イオン５２の価数は変化可能である。
【００１９】
まず、例えば、第２導電部２０の電位が、第１導電部１０の電位よりも相対的に低い状態を作る。例えば、第１導電部１０を固定電位（例えば、接地電位）とし、第２導電部２０に負の電位を与える。これにより、第２陽イオン５２の一部が結晶中(記憶層１５の中）を第２導電部２０（陰極）に向けて移動する。結晶である記憶層１５の内部において、第２陽イオン５２の数が、陰イオン５３に対して相対的に減少する。
【００２０】
第２導電部２０の側に移動した第２陽イオン５２は、第２導電部２０から電子を受取り、例えば、金属原子５２ｍとして析出して金属層１７が形成される。すなわち、記憶層１５のうちで第２導電部２０に近い領域では、第２陽イオン５２が還元されて金属的に振る舞う。これにより、電気抵抗が減少する。
【００２１】
一方、記憶層１５の内部では、陰イオン５３が過剰となるため、記憶層１５の内部に残された第２陽イオン５２の価数が上昇する。これにより、記憶層１５において、電子伝導性が発現する。その結果、記憶層１５全体として、低抵抗状態ＬＲへと変化する。この動作を、セット動作ＳＯという。セット動作ＳＯは、例えば書き込み動作である。
【００２２】
書き込んだ情報の読み出しは、例えば電圧パルスを記憶層１５に印加し、記憶層１５の抵抗値を検出することにより行う。この時、電圧パルスの大きさは、記憶層１５の抵抗が変化しない程度の微小な値とされる。
【００２３】
なお、以上説明した過程は、一種の電気分解である。例えば、第１導電部１０（陽極）の側では電気化学的酸化により酸化剤が生じ、第２導電部２０（陰極）の側では電気化学的還元により還元剤が生じる。
【００２４】
一方、低抵抗状態ＬＲを高抵抗状態ＨＲに戻す動作（リセット動作ＲＯ）の際には、例えば、記憶層１５に大電流パルスを印加し、それによるジュール熱によって記憶層１５を加熱して、記憶層１５の酸化還元反応を促進させる。ジュール熱により、第２陽イオン５２は、熱的により安定な結晶構造内（記憶層１５の内部）へと戻り、初期の高抵抗状態ＨＲが現れる。リセット動作ＲＯは、例えば消去動作である。
【００２５】
また、セット動作ＳＯとは逆極性の電圧パルスを印加してもリセット動作ＲＯを行うことができる。例えば、第１導電部１０を固定電位とし、第２導電部２０に正の電位を与えることにより、第２導電部２０の近傍の金属原子５２ｍは第２導電部２０に電子を与え、第２陽イオン５２となる。第２陽イオン５２は、記憶層１５内の電位勾配により記憶層１５の内部に戻る。これにより、初期の高抵抗状態ＨＲへと変化する。
このようにして、本実施形態に係る不揮発性記憶装置１１０の書き込み動作及び消去動作、すなわち、セット動作ＳＯ及びリセット動作ＲＯが行われる。
【００２６】
実施形態おいては、例えば、カルコパイライト構造を有する化合物（結晶）における、陽イオンの移動に基づく電流が利用される。この陽イオンの移動を容易にするために、イオン半径が大きい陰イオンを用いる。例えば、「Ｘ」として、Ｎ、Ｐ及びＡｓよりなる群から選択された少なくともいずれかを用いることにより、陰イオンのイオン半径を大きくすることができ、陽イオンが容易に移動できるようになる。
【００２７】
なお、記憶層１５として酸化物を用いた場合においては、酸素イオンが陰イオンとなる。酸素イオン（陰イオン）のイオン半径は小さく、陽イオンが移動し難い。このため、この構成においては、良好なスイッチングが得にくいと考えられる。
【００２８】
実施形態に係る不揮発性記憶装置１１０においては、陽イオンの移動を容易にする構成を用いることで、良好で安定した電気的特性を得ることができる。
【００２９】
また、記憶層１５として、窒化物の材料を用いることで、プロセス耐性を向上し易くなる。このように、「Ｘ」として、Ｎ、Ｐ及びＡｓのように３価の元素（陰イオン５３となる元素）を用いることで、プロセス耐性が向上し易くなる。
【００３０】
実施形態においては、記憶層１５として、非酸化物を用いる。そして、陰イオンの価数をあげることで耐性が向上する。例えば、珪素と酸素とを含む骨格よりも珪素と窒素とを含む骨格の方が強い。さらに、酸素よりも窒素の方が、イオン半径が大きい。窒素を用いることで、陽イオン（例えばＣｏイオン）が結晶構造中を通る経路が大きくなり、陽イオンが動き易くできる。これにより、スイッチング確率が高くなる。そして、耐久性（endurance）が向上する。
【００３１】
なお、カルコパイライト構造を有する化合物としてＣｕＩｎＳｅ２などがある。この化合物の太陽電池などへ応用が検討されている。この場合には、電子が励起され、励起された電子が移動する機構が利用される。すなわち、太陽電池においては、イオンが移動する機構ではなく、電子の移動に基づく電流が利用される。これに対して、実施形態に係る不揮発性記憶装置１１０においては、カルコパイライト構造を有する化合物におけるイオン（例えば陽イオン）の移動が利用される。
【００３２】
例えば、スピネル構造を有する材料は、電池の材料として用いることができ、この構造においてイオンが移動する機構は知られている。しかしながら、カルコパイライト構造を有する化合物におけるイオンの移動を利用したデバイスについては従来知られていない。本実施形態においては、カルコパイライト構造におけるイオンの移動に基づく抵抗の変化が利用される。
【００３３】
実施形態において、記憶層１５が上記のＡｘＭｙＸｚで表される材料を含む場合において、「Ａ」が遷移元素を含むことで、例えば、記憶動作におけるリテンション時間を長くすることができる。
【００３４】
以下、記憶層１５に関する材料の特性の例について説明する。以下では、種々の組成の材料に関して、プロセス耐性としてＤＨＦ（１００倍に希釈した希釈フッ酸）処理後のスイッチング確率について説明する。
【００３５】
試料においては、直径が約６０ｍｍで、厚さ約１ｍｍのガラス基板からなるディスクが用いられる。このディスクの上に、下部電極層が設けられ、下部電極層の上に記憶層１５となる試料層が設けられ、その上に上部電極層（保護層）が設けられる。下部電極層及び上部電極層（保護層）には、厚さが５００ｎｍのＰｔ膜が用いられる。
【００３６】
記憶層１５となる原料を含む所定のターゲットを用い、所定の雰囲気でのＲＦマグネトロンスパッタにより、記憶層１５が形成できる。記憶層１５の形成の際のディスクの温度は３００℃〜６００℃の範囲内の値に維持される。記憶層１５の厚さは、約１０ｎｍである。記憶層１５は、形成された後に、上記のＤＨＦに１分間接触させられる。
【００３７】
上部電極層に、タングステン（Ｗ）のプローブを接触させ、記憶層１５に電流を通電する。プローブの先端の径は、約１０ｎｍである。書き込み動作においては、下部電極層とプローブとの間に１０ナノ秒（ｎｓ）で１ボルト（Ｖ）の電圧パルスを印加する。消去動作においては、下部電極層とプローブとの間に、１００ｎｓで０．１Ｖの電圧パルスを印加する。この書き込み動作と消去動作とを繰り返して実施したときに、記憶層１５における高抵抗状態ＨＲの抵抗値の、低抵抗状態ＬＲの抵抗値に対する比（オンオフ比）が１，０００以上であるときのスイッチング回数ＳＷＮ（サイクル）が評価値として用いられる。
【００３８】
第１試料においては、記憶層１５としてＣｏＳｉＮ２が用いられる。第１試料における記憶層１５は、Ｃｏ：Ｓｉ＝１：１の合金ターゲットを用い、５０％のＡｒと、５０％のＮ２と、を含む雰囲気中でのＲＦマグネトロンスパッタにより形成される。第１試料においては、１０箇所の通電点において、スイッチング回数ＳＷＮは１０，０００サイクル以上である。
【００３９】
以下の各試料において、説明しない部分は、上記の第１試料と同様である。
第２試料においては、記憶層１５としてＭｎＳｉＮ２が用いられる。
第３試料においては、記憶層１５としてＦｅＳｉＮ２が用いられる。
第４試料においては、記憶層１５としてＦｅ０．７ＳｉＮ２が用いられる。
第５試料においては、記憶層１５としてＭｎＧｅＮ２が用いられる。
第６試料においては、記憶層１５としてＦｅＧｅＮ２が用いられる。
第７試料においては、記憶層１５としてＣｏＧｅＮ２が用いられる。
第８試料においては、記憶層１５としてＦｅ０．７ＧｅＮ２が用いられる。
第９試料においては、記憶層１５としてＣｏＳｉＰ２が用いられる。
第１０試料においては、記憶層１５としてＭｎＳｉＰ２が用いられる。
第１１試料においては、記憶層１５としてＦｅＳｉＰ２が用いられる。
第１２試料においては、記憶層１５としてＦｅ０．７ＳｉＰ２が用いられる。
第１３試料においては、記憶層１５としてＭｎＧｅＰ２が用いられる。
第１４試料においては、記憶層１５としてＦｅＧｅＰ２が用いられる。
第１５試料においては、記憶層１５としてＣｏＧｅＰ２が用いられる。
第１６試料においては、記憶層１５としてＦｅ０．７ＧｅＰ２が用いられる。
第１７試料においては、記憶層１５としてＣｏ０．５Ｚｎ０．５ＳｉＮ２が用いられる。
第１８試料においては、記憶層１５としてＭｎ０．５Ｚｎ０．５ＳｉＮ２が用いられる。
第１９試料においては、記憶層１５としてＦｅ０．５Ｚｎ０．５ＳｉＮ２が用いられる。
第２０試料においては、記憶層１５としてＦｅ０．５Ｚｎ０．２５ＳｉＮ２が用いられる。
【００４０】
以上の第２〜第２０試料においては、１０箇所の通電点において、スイッチング回数ＳＷＮは１０，０００サイクル以上である。
【００４１】
第２１試料においては、記憶層１５としてＺｎＶ２Ｏ４が用いられる。
第２２試料においては、記憶層１５としてＺｎＣｒ２Ｏ４が用いられる。
第２３試料においては、記憶層１５としてＺｎＭｎ２Ｏ４が用いられる。
第２４試料においては、記憶層１５としてＺｎＣｏ２Ｏ４が用いられる。
第２５試料においては、記憶層１５としてＭｇＣｒ２Ｏ４が用いられる。
第２６試料においては、記憶層１５としてＭｇＭｎ２Ｏ４が用いられる。
【００４２】
第２１〜第２６試料のそれぞれにおいて、試料の１，０００箇所にプローブを接触させたときに、１，０００以上のオンオフ比が得られるのは、それぞれ、２箇所、１箇所、２箇所、４箇所、６箇所、７箇所である。第２１〜第２６試料においては、１サイクルのスイッチング確率は、７０％未満である。
【００４３】
第１〜第２０試料においては、記憶層１５はカルコパイライト構造を有する。第２１〜第２６試料においては、記憶層１５はカルコパイライト構造を有していない。このように、記憶層１５がカルコパイライト構造を有することで、ＤＨＦ処理のようなプロセスを経た後においても、良好な電気的特性が得られる。
【００４４】
このように、記憶層１５は、例えば、窒化コバルト、珪窒化マンガン、珪窒化鉄、窒化ゲルマニウムマンガン、窒化ゲルマニウム鉄、窒化ゲルマニウムコバルト、珪リン化コバルト、珪リン化マンガン、珪リン化鉄、リン化ゲルマニウムマンガン、リン化ゲルマニウム鉄、リン化ゲルマニウムコバルト、珪窒化コバルト亜鉛、珪窒化マンガン亜鉛、及び、珪窒化鉄亜鉛よりなる群から選択された少なくともいずれかを含む。
【００４５】
本実施形態において、記憶層１５に含まれるＡｘＭｙＸｚの組成比ｘは、例えば、０．３≦ｘ≦１を満たす。上記の組成比ｙは、０．９≦ｙ≦１．１を満たす。さらに、１．９≦（ｚ／ｙ）≦２．１を満たす。
これにより、プロセス耐性が高い記憶層１５を得易くなる。これにより、高い性能を維持する不揮発性記憶装置が提供できる。
【００４６】
以下、組成比ｘ、組成比ｙ及び組成比ｚを変えたときの記憶層１５の特性の例について説明する。
図４は、不揮発性記憶装置の特性を例示する表である。
図４には、カルコパイライト構造を有する化合物ＡｘＭｙＸｚにおいて、組成比ｘ、組成比ｙ及び組成比ｚを変えたときの、スイッチング回数（寿命）の判定Ｅｖを示している。ここで、記憶層１５において、低抵抗状態と高抵抗状態との相互の遷移（スイッチング）を繰り返したときに、オンオフ比が１，０００以上を維持できるスイッチング回数ＳＷＮが１０，０００サイクル以上の場合が、良好な特性が得られている状態である。スイッチング回数ＳＷＮが１０，０００サイクル未満の場合は、特性が良くない状態である。
図４においては、良好な特性が得られている状態は、「判定Ｅｖ」に関して「Ｘ」と表示されている。特性が良くない状態は、「判定Ｅｖ」に関して「Ｏ」と表示されている。 図４においては、「Ａ」としてＣｏを用い、「Ｍ」としてＳｉを用い、「Ｘ」としてＮを用いた時の例が示されている。
【００４７】
図４から分かるように、組成比ｘが０．２９以下または１．０１以上のときは、良好な特性が得られない（判定Ｅｖは「Ｘ」）。組成比ｘが０．３１以上０．９９以下であっても、組成比ｙが、０．８９以下、または、１．１１以上のときは、良好な特性が得られない（判定Ｅｖは「Ｘ」）。
【００４８】
これに対し、組成比ｘが０．３１以上０．９９以下であり、かつ、組成比ｙが、０．９１以上１．０９以下のときに、組成比ｚの値によって、良好な特性が得られる条件が存在する（判定Ｅｖは「Ｏ」）。
【００４９】
図５は、不揮発性記憶装置の特性を例示するグラフ図である。
図５は、図４に例示した、組成比ｘが０．３１以上で０．９９以下の試料に関し、組成比ｙ及び組成比ｚと、判定Ｅｖと、の関係を示している。図５の横軸は組成比ｙであり、図５の縦軸は組成比ｚである。図５中の「Ｏ」の表示は、良好な特性が得られること（スイッチング回数ＳＷＮが１０，０００サイクル以上）を示し、図５中の「Ｘ」の表示は、特性が良くないこと（スイッチング回数ＳＷＮが１０，０００サイクル未満）を示す。
【００５０】
図５から分かるように、組成比ｙが、０．８９以下、または、１．１１以上のときは、良好な特性が得られないのに対して組成比ｙが、０．９１以上１．０９以下のときに、良好な特性が得られる。このことから、０．９≦ｙ≦１．１のときに良好な特性が得られると考えられる。
【００５１】
そして、良好な特性が得られる組成比ｚの条件は、組成比ｙによって変化する。すなわち、この例では、１．９ｙ≦ｚ≦２．１ｙのときに良好な特性が得られる。すなわち、１．９≦（ｚ／ｙ）≦２．１のときに良好な特性が得られる。
【００５２】
また、図４では、「Ａ」がＣｏで、「Ｍ」がＳｉで、「Ｘ」がＮの時の例が示されているが、Ａが、Ｍｎ、Ｆｅ、Ｎｉ、Ｃｕ、Ｚｎ、Ｍｇ、ＡｌまたはＧａのときも同様の傾向となる。また、Ｍが、Ｇｅ、ＡｌまたはＧａのときも同様の傾向となる。また、Ｘが、ＰまたはＡｓのときも同様の傾向となる。
【００５３】
以上から、実施形態においては、上記のＡｘＭｙＸｚで表された材料を記憶層１５に用いる場合、０．３≦ｘ≦１、０．９≦ｙ≦１．１、及び、１．９≦（ｚ／ｙ）≦２．１を満たす条件に設定することが好ましい。これにより、良好なスイッチング特性がより得易くなる。
【００５４】
なお、「Ｘ」は、１％以下のハロゲン元素を含むことができる。「Ｘ」が、ハロゲン元素を含むことにより、例えば結晶化温度が低くなる。また、「Ｘ」が、ハロゲン元素を含むことにより、スイッチング特性のばらつきを小さくすることができる。
【００５５】
本実施形態において、第１導電部１０及び第２導電部２０の少なくともいずれかは、不純物がドープされた、Ｓｉ、及び、III-Ｖ族化合物半導体の少なくともいずれかを含むことが望ましい。
【００５６】
Ｓｉは、ダイヤモンド構造を有する。ダイヤモンド構造は、カルコパイライト構造に類似する。III-Ｖ族化合物半導体は、ウルファイト構造または閃亜鉛構造を有する。これらの結晶構造も、カルコパイライト構造と類似する。Ｓｉ、及び、III-Ｖ族化合物半導体における元素の結びつきの状態は、記憶層１５における元素の結びつきの状態と、同様になる。
【００５７】
記憶層１５における結晶構造と類似の結晶構造を有する材料を、第１導電部１０及び第２導電部２０の少なくともいずれかに用いることで、例えば、他の材料を用いた場合に比べて、記憶層１５における結晶欠陥が低減できる。また、第１導電部１０と記憶層１５との間の界面、及び、第２導電部２０と記憶層１５との間の界面における結晶の劣化が抑制できる。これにより、良好な電気的特性が得易くなる。
【００５８】
（第２の実施形態）
本実施形態に係る不揮発性記憶装置は、クロスポイント型の構成を有する。
図６は、第２の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。
図７は、第２の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。
図６及び図７に表したように、本実施形態に係る不揮発性記憶装置２１０においては、基板３０が設けられる。基板３０の主面に対して並行な平面をＸ−Ｙ平面とする。Ｘ−Ｙ平面内の１つの方向をＸ軸方向とする。Ｘ−Ｙ平面内においてＸ軸方向に対して垂直な方向をＹ軸方向とする。Ｘ軸方向とＹ軸方向とに対して垂直な方向をＺ軸方向とする。
【００５９】
不揮発性記憶装置２１０において、基板３０の主面の上に、Ｘ軸方向に延在する帯状の第１の配線（ワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１）が設けられる。さらに、Ｙ軸方向に延在する帯状の第２の配線（ビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１）が、設けられる。第２の配線（ビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１）は、第１の配線（ワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１）に対向する。
【００６０】
なお、上記では、第１の配線の延在方向が第２の配線の延在方向に対して直交するが、第１の配線の延在方向が第２の配線の延在方向と交差（非平行）すれば良い。
【００６１】
なお、上記において添え字ｉ及び添え字ｊは任意である。すなわち、第１の配線の数及び第２の配線の数は、任意である。
本具体例では、第１の配線がワード線となり、第２の配線がビット線となる。ただし、第１の配線がビット線で、第２の配線がワード線でも良い。以下では、第１の配線がワード線であり、第２の配線がビット線であるとして説明する。
【００６２】
図６及び図７に表したように、第１の配線と第２の配線との間にメモリセル３３が設けられる。
【００６３】
図７に表したように、例えば、ワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１の一端は、選択スイッチであるＭＯＳトランジスタＲＳＷを介して、デコーダ機能を有するワード線ドライバ３１に接続される。ビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１の一端は、選択スイッチであるＭＯＳトランジスタＣＳＷを介して、デコーダ及び読み出し機能を有するビット線ドライバ３２に接続される。
【００６４】
ＭＯＳトランジスタＲＳＷのゲートには、ワード線（ロウ）を選択するための選択信号Ｒｉ−１、Ｒｉ、Ｒｉ＋１が入力され、ＭＯＳトランジスタＣＳＷのゲートには、ビット線（カラム）を選択するための選択信号Ｃｉ−１、Ｃｉ、Ｃｉ＋１が入力される。
【００６５】
メモリセル３３は、ワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１と、ビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１と、が互いに対向する交差部に配置される。メモリセル３３には、書き込み／読み出し時における回り込み電流(sneak current)を防止するための整流素子３４を付加することができる。
【００６６】
図８は、第２の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式的断面図である。
図８に表したように、ワード線ＷＬｉとビット線ＢＬｊとの間には、メモリセル３３及び整流素子３４が設けられる。なお、ワード線ＷＬｉとビット線ＢＬｊとの上下の配置の関係は任意である。ワード線ＷＬｉとビット線ＢＬｊとの間における、メモリセル３３と整流素子３４との配置の順番は、任意である。
【００６７】
図８に表したように、メモリセル３３は、記憶部２２を含む。記憶部２２は、第１導電部１０と、第２導電部２０と、第１導電部１０と第２導電部２０との間に設けられた記憶層１５と、を含む。記憶層１５には、第１の実施形態に関して説明した構成が適用できる。
【００６８】
メモリセル３３は、保護層３３Ｂをさらに含むことができる。本具体例では、保護層３３Ｂは、記憶部２２のビット線ＢＬｊの側に設けられているが、保護層３３Ｂは、記憶部２２のワード線ＷＬｉの側に設けても良く、整流素子３４とワード線ＷＬｉとの間に設けても良い。メモリセル３３は、記憶部２２と保護層３３Ｂとの間に設けられたヒータ層３５をさらに含むことができる。ヒータ層３５及び保護層３３Ｂは、必要に応じて設けられ、省略可能である。
【００６９】
なお、第１導電部１０及び第２導電部２０の少なくともいずれかとして、記憶部２２に隣接する、例えば、ワード線ＷＬｉ、整流素子３４、ヒータ層３５、保護層３３Ｂ、ビット線ＢＬｊの少なくともいずれかを用いても良い。
【００７０】
図９及び図１０は、第２の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的斜視図である。
図９及び図１０に表したように、本実施形態に係る不揮発性記憶装置２１１及び２１２においては、ワード線、ビット線、及び、それらの間に設けられたメモリセル３３を含む積層構造体が、複数積み重ねられる。これにより、３次元構造の不揮発性記憶装置が形成される。
【００７１】
本実施形態に係る不揮発性記憶装置２１０、２１１、２１２においては、駆動部となるワード線ドライバ３１及びビット線ドライバ３２は、ワード線ＷＬｉ及びビット線ＢＬｊを介して、記憶層１５への電圧の印加、及び、記憶層１５への電流の通電、の少なくともいずれかを行う。これにより、記憶層１５に変化を発生させて情報を書き込む。例えば、駆動部は、記憶層１５に電圧を印加して記憶層１５に変化を発生させて情報を書き込む。また、書き込んだ情報を読み出すことができる。また、消去を行うことができる。
【００７２】
本実施形態に係る不揮発性記憶装置２１０、２１１、２１２においても、プロセス耐性が高く、高い性能を維持する不揮発性記憶装置が提供できる。
【００７３】
（第３の実施の形態）
本実施形態に係る不揮発性記憶装置は、プローブメモリ型の構成を有する。
図１１は、第３の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。
図１２は、第３の実施形態に係る不揮発性記憶装置の構成を例示する模式的平面図である。
図１１及び図１２に表したように、本実施形態に係る不揮発性記憶装置２５０では、ＸＹスキャナ５１６の上に、電極５２１の上に設けられた記憶層１５が配置されている。記憶層１５に対向するように、プローブアレイが配置される。電極５２１は、例えば、基板５２０上に設けられる。
【００７４】
プローブアレイは、例えば、基板５２３と、基板５２３の一面側にアレイ状に配置される複数のプローブ（ヘッド）５２４と、を有する。プローブ５２４として、例えば、カンチレバーが用いられる。複数のプローブ５２４は、マルチプレクスドライバ５２５、５２６により駆動される。
複数のプローブ５２４は、それぞれ、基板５２３内のマイクロアクチュエータを用いて個別に動作可能である。また、全てをまとめて同じ動作をさせて記憶媒体（記憶層１５）のデータエリア５３１に対してアクセスを行うこともできる。
【００７５】
例えば、電極５２１が第１導電部１０として用いられ、プローブ５２４が第２導電部２０として用いられる。また、記憶層１５の上に導電性の保護層が設けられる場合は、その保護層が、第２導電部２０となる。
【００７６】
例えば、マルチプレクスドライバ５２５、５２６を用いて、全てのプローブ５２４をＸ方向に一定周期で往復動作させ、記憶媒体（記憶層１５）のサーボエリア５３２からＹ方向の位置情報を読み出す。Ｙ方向の位置情報は、ドライバ５１５に転送される。
ドライバ５１５は、この位置情報に基づいてＸＹスキャナ５１６を駆動し、記憶媒体（記憶層１５）をＹ方向に移動させ、記憶媒体（記憶層１５）とプローブとの位置決めを行う。
両者の位置決めが完了したら、データエリア５３１上のプローブ５２４を用いてデータの書き込み、読み出しまたは消去を行う。
【００７７】
例えば、１つのデータエリア５３１に対応して１つのプローブ（ヘッド）が設けられ、１つのサーボエリア５３２に対して１つのプローブが設けられる。各プローブ５２４は、例えばマルチプレクスドライバ５２５、５２６を介して、駆動部６００に接続される。駆動部６００は、それぞれのプローブ５２４に、情報記憶のための、電圧及び電流の少なくともいずれかを供給する。記憶層１５は、プローブ５２４を介して与えられた電圧及び電流によって、高抵抗状態と低抵抗状態との間を遷移する。また、駆動部６００は、記憶層１５に記憶された高抵抗状態と低抵抗状態とを検出し、記憶された情報を読み出す。
【００７８】
このような構成の不揮発性記憶装置２５０は、記憶層１５と、記憶層１５への電圧の印加、及び、記憶層１５への電流の通電、の少なくともいずれかによって、記憶層１５に変化を発生させて情報を記憶する駆動部６００と、を備える。不揮発性記憶装置２５０は、記憶層１５に併設されたプローブ５２４をさらに備え、駆動部６００は、プローブ５２４を介して、記憶層１５の記憶単位に対して電圧の印加及び電流の通電の少なくともいずれかを行う。これにより、記憶層１５に変化を発生させて情報を記憶する。
【００７９】
なお、駆動部６００は、上記のドライバ５１５及びＸＹスキャナ５１６を含むこともでき、逆に、駆動部は、上記のドライバ５１５及びＸＹスキャナ５１６に含まれても良い。
【００８０】
本実施形態に係るプローブメモリ型の不揮発性記憶装置２５０においても、プロセス耐性が高く、高い性能を維持する不揮発性記憶装置が提供できる。
【００８１】
（第４の実施の形態）
本実施形態に係る不揮発性記憶装置は、フラッシュメモリ型の構成を有する。
図１３は、第４の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。
図１４は、第４の実施形態に係る不揮発性記憶装置の動作を例示する模式的断面図である。
図１３に表したように、本実施形態に係る不揮発性記憶装置２６０においては、フラッシュメモリ型のメモリセルを有する。このメモリセルは、ＭＩＳ(metal-insulator-semiconductor)トランジスタの構成を有する。
【００８２】
半導体基板４１の表面領域には、複数の拡散層４２が形成される。複数の拡散層４２の間にチャネル領域４２ｃが設けられる。チャネル領域４２ｃ上には、ゲート絶縁層４３が形成される。ゲート絶縁層４３上には、実施形態に係る記憶層１５が形成される。記憶層１５の上には、コントロールゲート電極４５が形成される。
【００８３】
記憶層１５は、第１の実施形態で説明した構成を有する。例えば、チャネル領域４２ｃが第１導電部１０であり、コントロールゲート電極４５が第２導電部２０であると見なすことができる。また、ゲート絶縁層４３と、コントロールゲート電極４５との間に、第１導電部１０、第２導電部２０及び記憶層１５を含む記憶部２２が設けられても良い。以下の図においては、記憶部２２を、適宜、記憶層１５として省略して表示する。
【００８４】
半導体基板４１は、ウェル領域でも良い。半導体基板４１は、拡散層４２の導電形に対して逆の導電形を有する。コントロールゲート電極４５は、ワード線となる。コントロールゲート電極４５には、例えば、導電性ポリシリコンが用いられる。
【００８５】
本実施形態においては、図示しない駆動部が、コントロールゲート電極４５に接続されて設けられる。駆動部は、コントロールゲート電極４５を介して、記憶層１５への電圧の印加、及び、記憶層１５への電流の通電、の少なくともいずれかを行う。
【００８６】
図１４に表したように、セット（書き込み）動作ＳＯでは、コントロールゲート電極４５に電位Ｖ１を与え、半導体基板４１に電位Ｖ２を与える。
電位Ｖ１及び電位Ｖ２の差は、記憶層１５が変化、すなわち、抵抗が変化するのに十分な大きさである。ただし、電位の差の極性は、特に、限定されない。すなわち、Ｖ１＞Ｖ２、及び、Ｖ１＜Ｖ２のいずれでも良い。
【００８７】
例えば、初期状態（リセット状態）において、記憶層１５が高抵抗状態ＨＲであると仮定すると、ゲート絶縁層４３が厚くなったことになるため、メモリセル（ＭＩＳトランジスタ）の閾値は、高くなる。
【００８８】
この状態から電位Ｖ１、Ｖ２を与えて記憶層１５を低抵抗状態ＬＲに変化させると、ゲート絶縁層４３が薄くなったことになるため、メモリセル（ＭＩＳトランジスタ）の閾値は、低くなる。
【００８９】
なお、電位Ｖ２は、半導体基板４１に与えたが、これに代えて、メモリセルのチャネル領域４２ｃに拡散層４２から電位Ｖ２を転送するようにしても良い。なお、同図において、矢印Ａｅは電子の移動を表し、矢印Ａｉはイオンの移動を表している。
【００９０】
一方、リセット（消去）動作ＲＯでは、コントロールゲート電極４５に電位Ｖ１’を与え、拡散層４２の一方に電位Ｖ３を与え、拡散層４２の他方に電位Ｖ４（＜Ｖ３）を与える。電位Ｖ１’は、セット状態のメモリセルの閾値を越える値にする。
【００９１】
この時、メモリセルはオンになり、電子が拡散層４２の他方から一方に向かって流れると共に、ホットエレクトロンが発生する。このホットエレクトロンは、ゲート絶縁層４３を介して記憶層１５に注入されるため、記憶層１５の温度が上昇する。
【００９２】
これにより、記憶層１５は、低抵抗状態ＬＲから高抵抗状態ＨＲに変化するため、ゲート絶縁層４３が厚くなったことになり、メモリセル（ＭＩＳトランジスタ）の閾値は、高くなる。
【００９３】
このように、フラッシュメモリと類似した原理により、メモリセルの閾値を変えることができ、不揮発性記憶装置として利用できる。
本実施形態に係る不揮発性記憶装置２６０においては、記憶層１５として第１の実施形態に関して説明した記憶層１５を用いているので、プロセス耐性が高く、高い性能を維持する不揮発性記憶装置が提供できる。
【００９４】
図１５は、第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。
図１６（ａ）〜図１６（ｃ）は、第４の実施形態に係る別の不揮発性記憶装置を例示する模式的断面図である。
本実施形態に係る別の不揮発性記憶装置２６１は、ＮＡＮＤ型フラッシュメモリである。図１５は、ＮＡＮＤセルユニット２６１ｃの回路図を示している。図２６（ａ）は、ＮＡＮＤセルユニット２６１ｃの構造を例示している。
【００９５】
図１５に表したように、ＮＡＮＤセルユニット２６１ｃは、直列接続される複数のメモリセルＭＣからなるＮＡＮＤストリングと、その両端に１つずつ接続される合計２つのセレクトゲートトランジスタＳＴと、を含む。
【００９６】
図１６（ａ）に表したように、ｐ形半導体基板４１ａ内には、ｎ形ウェル領域４１ｂ及びｐ形ウェル領域４１ｃが設けられる。ｐ形ウェル領域４１ｃ内に、ＮＡＮＤセルユニット２６１ｃが形成される。
【００９７】
この例では、メモリセルＭＣは、セレクトゲートトランジスタＳＴと同じ構造を有する。具体的には、これらは、ｎ形拡散層４２と、ｎ形拡散層４２の間のチャネル領域４２ｃ上のゲート絶縁層４３と、ゲート絶縁層４３上の記憶層１５と、記憶層１５上のコントロールゲート電極４５と、を含む。
【００９８】
図１５に表したように、各コントロールゲート電極４５（ＣＧ）は、駆動部６００に電気的に接続される。なお、駆動部６００は、ＮＡＮＤセルユニット２６１ｃが設けられる基板に設けられても良く、それとは別の基板に設けられても良い。
【００９９】
メモリセルＭＣの記憶層１５の状態（高抵抗状態ＨＲ及び低抵抗状態ＬＲ）は、図１４に関して説明した動作により変化させることが可能である。これに対し、セレクトゲートトランジスタＳＴの記憶層１５は、セット状態、すなわち、低抵抗状態ＬＲに固定される。
【０１００】
セレクトゲートトランジスタＳＴの１つは、ソース線ＳＬに接続され、他の１つは、ビット線ＢＬに接続される。
【０１０１】
セット（書き込み）動作ＳＯの前には、ＮＡＮＤセルユニット２６１ｃ内の全てのメモリセルは、リセット状態（抵抗大）になっているものとする。セット（書き込み）動作ＳＯにおいては、ソース線ＳＬ側のメモリセルＭＣからビット線ＢＬ側のメモリセルに向かって１つずつ順番に行われる。選択されたワード線（コントロールゲート電極）ＷＬに書き込み電位としてＶ１（正電位）を与え、非選択のワード線ＷＬに転送電位（メモリセルＭＣがオンになる電位）としてＶｐａｓｓを与える。ソース線ＳＬ側のセレクトゲートトランジスタＳＴをオフ、ビット線ＢＬ側のセレクトゲートトランジスタＳＴをオンにし、ビット線ＢＬから選択されたメモリセルＭＣのチャネル領域４２ｃにプログラムデータを転送する。
【０１０２】
例えば、プログラムデータが“１”の時は、選択されたメモリセルＭＣのチャネル領域４２ｃに書き込み禁止電位（例えば、Ｖ１と同じ程度の電位）を転送し、選択されたメモリセルＭＣの記憶層１５の抵抗値が高い状態から低い状態に変化しないようにする。
【０１０３】
また、プログラムデータが“０”の時は、選択されたメモリセルＭＣのチャネル領域４２ｃにＶ２（＜Ｖ１）を転送し、選択されたメモリセルＭＣの記憶層１５の抵抗値を高い状態から低い状態に変化させる。
【０１０４】
一方、リセット（消去）動作ＲＯでは、例えば、全てのワード線（コントロールゲート電極）ＷＬにＶ１’を与え、ＮＡＮＤセルユニット２６１ｃ内の全てのメモリセルＭＣをオンにする。また、２つのセレクトゲートトランジスタＳＴをオンにし、ビット線ＢＬにＶ３を与え、ソース線ＳＬにＶ４（＜Ｖ３）を与える。
【０１０５】
この時、ホットエレクトロンがＮＡＮＤセルユニット２６１ｃ内の全てのメモリセルＭＣの記憶層１５に注入されるため、ＮＡＮＤセルユニット２６１ｃ内の全てのメモリセルＭＣに対して一括してリセット動作が実行される。
【０１０６】
読み出し動作は、選択されたワード線（コントロールゲート電極）ＷＬに読み出し電位（正電位）を与え、非選択のワード線（コントロールゲート電極）ＷＬには、メモリセルＭＣがデータ“０”、“１”によらず必ずオンになる電位を与える。
また、２つのセレクトゲートトランジスタＳＴをオンにし、ＮＡＮＤストリングに読み出し電流を供給する。
選択されたメモリセルＭＣは、読み出し電位が印加されると、それに記憶されたデータの値に応じてオンまたはオフになるため、例えば、読み出し電流の変化を検出することにより、データを読み出すことができる。
【０１０７】
図１６（ｂ）に表したように、本実施形態に係る別の不揮発性記憶装置２６２では、セレクトゲートトランジスタＳＴについては、記憶層１５を設けずに、通常のＭＩＳトランジスタが用いられている。このように、セレクトゲートトランジスタＳＴの構造は任意である。
【０１０８】
図１６（ｃ）に表したように、本実施形態に係る別の不揮発性記憶装置２６３では、ＮＡＮＤストリングを構成する複数のメモリセルＭＣのゲート絶縁層がｐ形半導体層４７に置き換えられている。
【０１０９】
図１７は、第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。
図１８は、第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。
本実施形態に係る別の不揮発性記憶装置２６４は、ＮＯＲ型フラッシュメモリである。図１７は、ＮＯＲセルユニット２６４ｃの回路図を示している。図１８は、ＮＯＲセルユニット２６４ｃの構造を例示している。
【０１１０】
図１８に表したように、ｐ形半導体基板４１ａ内には、ｎ形ウェル領域４１ｂ及びｐ形ウェル領域４１ｃが形成される。ｐ形ウェル領域４１ｃ内に、ＮＯＲセルが形成される。ＮＯＲセルは、ビット線ＢＬとソース線ＳＬとの間に接続される１つのメモリセル（ＭＩＳトランジスタ）ＭＣを含む。メモリセルＭＣは、ｎ形拡散層４２と、ｎ形拡散層４２の間のチャネル領域４２ｃ上のゲート絶縁層４３と、ゲート絶縁層４３上の記憶層１５と、記憶層１５上のコントロールゲート電極４５と、を含む。
【０１１１】
図１７に表したように、各コントロールゲート電極４５（ＣＧ）は、駆動部６００に電気的に接続される。なお、駆動部６００は、ＮＯＲセルユニット２６４ｃが設けられる基板に設けられても良く、それとは別の基板に設けられても良い。不揮発性記憶装置２６４においても、図１４に関して説明した動作が実施される。
【０１１２】
図１９は、第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。
図２０は、第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。
本実施形態に係る別の不揮発性記憶装置２６５は、２トラ型フラッシュメモリである。図１９は、２トラセルユニット２６５ｃの回路図を示している。図２０は、２トラセルユニット２６５ｃの構造を例示している。
【０１１３】
図１９及び図２０に表したように、２トラセルユニット２６５ｃは、ＮＡＮＤセルユニットの特徴とＮＯＲセルの特徴とを併せ持ったセル構造を有する。
【０１１４】
ｐ形半導体基板４１ａ内には、ｎ形ウェル領域４１ｂ及びｐ形ウェル領域４１ｃが形成される。ｐ形ウェル領域４１ｃ内に、２トラセルユニット２６５ｃが形成される。
【０１１５】
２トラセルユニット２６５ｃは、直列接続される１つのメモリセルＭＣと、１つのセレクトゲートトランジスタＳＴと、を含む。メモリセルＭＣは、セレクトゲートトランジスタＳＴと同じ構造を有する。具体的には、これらは、ｎ形拡散層４２と、ｎ形拡散層４２の間のチャネル領域４２ｃ上のゲート絶縁層４３と、ゲート絶縁層４３上の記憶層１５と、記憶層１５上のコントロールゲート電極４５と、を含む。セレクトゲートトランジスタＳＴは、ソース線ＳＬに接続され、メモリセルＭＣは、ビット線ＢＬに接続される。各コントロールゲート電極４５（ＣＧ）は、駆動部６００に電気的に接続される。なお、駆動部６００は、２トラセルユニット２６５ｃが設けられる基板に設けられても良く、それとは別の基板に設けられても良い。不揮発性記憶装置２６５においても、図１４に関して説明した動作が実施される。
【０１１６】
図２１は、第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。
図２１に表したように、本実施形態に係る別の不揮発性記憶装置２６６では、セレクトゲートトランジスタＳＴについては、記憶層１５を設けずに、通常のＭＩＳトランジスタが用いられている。このように、セレクトゲートトランジスタＳＴの構造は、任意である。
【０１１７】
また、実施形態に係る不揮発性記憶装置を記憶媒体に応用しても良い。
【０１１８】
本実施形態によれば、プロセス耐性が高く、高い性能を維持する不揮発性記憶装置が提供される。
【０１１９】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、不揮発性記憶装置に含まれる第１導電部、第２導電部、記憶層、整流素子、基板、配線及び駆動部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１２０】
その他、本発明の実施の形態として上述した不揮発性記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１２１】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１２２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２３】
１０…第１導電部、 １５…記憶層、 １７…金属層、 ２０…第２導電部、 ２２…記憶部、 ３０…基板、 ３１…ワード線ドライバ、 ３２…ビット線ドライバ、 ３３…メモリセル、 ３３Ｂ…保護層、 ３４…整流素子、 ３５…ヒータ層、 ４１…半導体基板、 ４１ａ…ｐ形半導体基板、 ４１ｂ…ｎ形ウェル領域、 ４１ｃ…ｐ形ウェル領域、 ４２…拡散層（ｎ形核酸層）、 ４２ｃ…チャネル領域、 ４３…ゲート絶縁層、 ４５…コントロールゲート電極、 ４７…ｐ形半導体層、 ５１…第１陽イオン、 ５２…第２陽イオン、 ５２ｍ…金属原子、 ５３…陰イオン、 １１０、２１０、２１１、２１２、２２０、２５０、２６０、２６１〜２６６…不揮発性記憶装置、 ２６１ｃ…ＮＡＮＤセルユニット、 ２６４ｃ…ＮＯＲセルユニット、 ２６５ｃ…２トラセルユニット、 ５１５…ドライバ、 ５１６…ＸＹスキャナ、 ５２０…基板、 ５２１…電極、 ５２３…基板、 ５２４…プローブ、 ５２５、５２６…マルチプレクスドライバ、 ５３１…データエリア、 ５３２…サーボエリア、 ６００…駆動部、 Ａｅ、Ａｉ…矢印、 ＢＬ…ビット線、 ＣＷＳ…トランジスタ、 ＨＲ…高抵抗状態、 ＬＲ…低抵抗状態、 ＭＣ…メモリセル、 ＲＳＷ…トランジスタ、 ＳＬ…ソース線、 ＳＴ…セレクトゲートトランジスタ、 ＷＬ…ワード線
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
近年、小型携帯機器が世界的に普及し、同時に、高速情報伝送網の大幅な進展に伴い、小型で大容量の不揮発性記憶装置の需要が急速に拡大してきている。記憶密度の限界を大幅に超えることを目指した新規メモリがいくつか提案されている。例えば、低抵抗状態と高抵抗状態とを有する抵抗変化材料を用いたメモリが提案されている。抵抗変化型の不揮発性装置において、安定して高い性能を発揮することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−８４５１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、プロセス耐性が高く、高い性能を維持する不揮発性記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、第１導電部と、第２導電部と、記憶層と、を含む不揮発性記憶装置が提供される。前記記憶層は、前記第１導電部と前記第２導電部との間に設けられる。前記記憶層は、前記第１導電部と前記第２導電部とを介して供給される電流により、抵抗が低い第１状態と前記第１状態よりも抵抗が高い第２状態との間を可逆的に遷移可能である。前記記憶層は、カルコパイライト構造を有する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。
【図２】第１の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。
【図３】第１の実施形態に係る不揮発性記憶装置の動作を例示する模式図である。
【図４】不揮発性記憶装置の特性を例示する表である。
【図５】不揮発性記憶装置の特性を例示するグラフ図である。
【図６】第２の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。
【図７】第２の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。
【図８】第２の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式的断面図である。
【図９】第２の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的斜視図である。
【図１０】第２の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的斜視図である。
【図１１】第３の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。
【図１２】第３の実施形態に係る不揮発性記憶装置の構成を例示する模式的平面図である。
【図１３】第４の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。
【図１４】第４の実施形態に係る不揮発性記憶装置の動作を例示する模式的断面図である。
【図１５】第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。
【図１６】図１６（ａ）〜図１６（ｃ）は、第４の実施形態に係る別の不揮発性記憶装置を例示する模式的断面図である。
【図１７】第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。
【図１８】第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。
【図１９】第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。
【図２０】第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。
【図２１】第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。
図１に表したように、本実施形態に係る不揮発性記憶装置１１０は、第１導電部１０と、第２導電部２０と、記憶層１５と、を含む。記憶層１５は、第１導電部１０と第２導電部２０との間に設けられる。
【０００９】
記憶層１５には、第１導電部１０と第２導電部２０とを介して電流が供給される。記憶層１５は、その電流により、抵抗が低い第１状態（低抵抗状態）と、第１状態よりも抵抗が高い第２状態（高抵抗状態）との間を可逆的に遷移可能である。記憶層１５は、カルコパイライト構造を有する。
【００１０】
記憶層１５は、例えば、ＡｘＭｙＸｚで表される材料を含む。ここで、「Ａ」は、例えば、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｍｇ、Ａｌ及びＧａよりなる群から選択された少なくともいずれかである。「Ｍ」は、例えば、Ｓｉ、Ｇｅ、Ａｌ及びＧａよりなる群から選択された少なくともいずれかである。「Ｘ」は、例えば、Ｎ、Ｐ及びＡｓよりなる群から選択された少なくともいずれかを含む。
【００１１】
上記の「Ｍ」は、「Ａ」とは異なる元素を含む。これにより、ＡｘＭｙＸｚで表される化合物は、カルトパイライト構造となる。
【００１２】
また、実施形態において、「Ａ」は、遷移元素を含むことができる。例えば、Ａとして遷移元素が用いられる。また、Ａとして、複数の種類の元素（例えば元素αと元素β）が用いられる場合において、複数の元素の少なくともいずれかが遷移元素とすることができる。例えば、記憶層１５として（αｘ１β１−ｘ１）ｘＭｙＸｚで表される材料を用いることができ、元素α及び元素βの少なくともいずれかは、遷移元素である。
【００１３】
図２は、第１の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。
図２は、記憶層１５の結晶構造を例示している。なお、この例では、「Ａ」はＣｏであり、「Ｍ」はＳｉであり、「Ｘ」はＮである。図２に表したように、記憶層１５は、カルコパイライト構造を有する。
【００１４】
例えば、酸化物を用いた抵抗変化素子を半導体プロセスにさらすと、抵抗変化素子の特性が大きく変化する場合があることが分かった。例えば、抵抗変化素子に用いられる酸化物が過酷な半導体プロセスにより変質し、実際のデバイスを形成したときに所望の特性が得難いことが分かった。特に、半導体プロセスで用いられるウエットプロセスを酸化物の抵抗変化部に適用すると、所望の特性を維持することが困難である。例えば、抵抗変化素子が半導体プロセスを経るとダメージを受け、抵抗変化素子におけるスイッチング回数が減る。このことは、本願発明者が実験により見出した課題であり、実施形態は、この新に見出された課題を解決する。
【００１５】
本実施形態に係る不揮発性記憶装置１１０においては、記憶層１５として、カルコパイライト構造を有する化合物を用いる。カルコパイライト構造を有する化合物においては、元素どうしが強固に結合しているため、プロセス耐性が高い。そして、実施形態においては、記憶層１５として、酸化物などのような比較的不安定な材料を用いた場合に比べて、種々のプロセスを経た後でも、良好で安定した特性を維持できる。
【００１６】
以下、本実施形態に係る不揮発性記憶装置１１０における動作の例をモデル的に説明する。
図３は、第１の実施形態に係る不揮発性記憶装置の動作を例示する模式図である。
図３に表したように、記憶層１５は、抵抗（抵抗率）が低い低抵抗状態（低抵抗状態ＬＲ）と、低抵抗状態よりも抵抗（抵抗率）が相対的に高い高抵抗状態（高抵抗状態ＨＲ）とを有する。記憶層１５において、低抵抗状態ＬＲと、高抵抗状態ＨＲと、の間を可逆的に遷移可能である。
【００１７】
以下では、記憶層１５の初期状態が高抵抗状態ＨＲである場合として説明する。
記憶層１５に設けられた電位勾配により、記憶層１５を変化させ、記憶層１５を低抵抗状態ＬＲにすることにより情報の書き込みを行う。
【００１８】
記憶層１５は、位置が固定された陽イオン（第１陽イオン５１）と、移動可能な陽イオン（第２陽イオン５２）と、陰イオン５３と、を含む。例えば、第１陽イオン５１として上記の「Ｍ」の元素が用いられ、第２陽イオン５２として上記の「Ａ」の元素が用いられ、陰イオン５３として上記の「Ｘ」の元素が用いられる。例えば、第２陽イオン５２の少なくとも一部は、遷移元素である。すなわち、第２陽イオン５２の価数は変化可能である。
【００１９】
まず、例えば、第２導電部２０の電位が、第１導電部１０の電位よりも相対的に低い状態を作る。例えば、第１導電部１０を固定電位（例えば、接地電位）とし、第２導電部２０に負の電位を与える。これにより、第２陽イオン５２の一部が結晶中(記憶層１５の中）を第２導電部２０（陰極）に向けて移動する。結晶である記憶層１５の内部において、第２陽イオン５２の数が、陰イオン５３に対して相対的に減少する。
【００２０】
第２導電部２０の側に移動した第２陽イオン５２は、第２導電部２０から電子を受取り、例えば、金属原子５２ｍとして析出して金属層１７が形成される。すなわち、記憶層１５のうちで第２導電部２０に近い領域では、第２陽イオン５２が還元されて金属的に振る舞う。これにより、電気抵抗が減少する。
【００２１】
一方、記憶層１５の内部では、陰イオン５３が過剰となるため、記憶層１５の内部に残された第２陽イオン５２の価数が上昇する。これにより、記憶層１５において、電子伝導性が発現する。その結果、記憶層１５全体として、低抵抗状態ＬＲへと変化する。この動作を、セット動作ＳＯという。セット動作ＳＯは、例えば書き込み動作である。
【００２２】
書き込んだ情報の読み出しは、例えば電圧パルスを記憶層１５に印加し、記憶層１５の抵抗値を検出することにより行う。この時、電圧パルスの大きさは、記憶層１５の抵抗が変化しない程度の微小な値とされる。
【００２３】
なお、以上説明した過程は、一種の電気分解である。例えば、第１導電部１０（陽極）の側では電気化学的酸化により酸化剤が生じ、第２導電部２０（陰極）の側では電気化学的還元により還元剤が生じる。
【００２４】
一方、低抵抗状態ＬＲを高抵抗状態ＨＲに戻す動作（リセット動作ＲＯ）の際には、例えば、記憶層１５に大電流パルスを印加し、それによるジュール熱によって記憶層１５を加熱して、記憶層１５の酸化還元反応を促進させる。ジュール熱により、第２陽イオン５２は、熱的により安定な結晶構造内（記憶層１５の内部）へと戻り、初期の高抵抗状態ＨＲが現れる。リセット動作ＲＯは、例えば消去動作である。
【００２５】
また、セット動作ＳＯとは逆極性の電圧パルスを印加してもリセット動作ＲＯを行うことができる。例えば、第１導電部１０を固定電位とし、第２導電部２０に正の電位を与えることにより、第２導電部２０の近傍の金属原子５２ｍは第２導電部２０に電子を与え、第２陽イオン５２となる。第２陽イオン５２は、記憶層１５内の電位勾配により記憶層１５の内部に戻る。これにより、初期の高抵抗状態ＨＲへと変化する。
このようにして、本実施形態に係る不揮発性記憶装置１１０の書き込み動作及び消去動作、すなわち、セット動作ＳＯ及びリセット動作ＲＯが行われる。
【００２６】
実施形態おいては、例えば、カルコパイライト構造を有する化合物（結晶）における、陽イオンの移動に基づく電流が利用される。この陽イオンの移動を容易にするために、イオン半径が大きい陰イオンを用いる。例えば、「Ｘ」として、Ｎ、Ｐ及びＡｓよりなる群から選択された少なくともいずれかを用いることにより、陰イオンのイオン半径を大きくすることができ、陽イオンが容易に移動できるようになる。
【００２７】
なお、記憶層１５として酸化物を用いた場合においては、酸素イオンが陰イオンとなる。酸素イオン（陰イオン）のイオン半径は小さく、陽イオンが移動し難い。このため、この構成においては、良好なスイッチングが得にくいと考えられる。
【００２８】
実施形態に係る不揮発性記憶装置１１０においては、陽イオンの移動を容易にする構成を用いることで、良好で安定した電気的特性を得ることができる。
【００２９】
また、記憶層１５として、窒化物の材料を用いることで、プロセス耐性を向上し易くなる。このように、「Ｘ」として、Ｎ、Ｐ及びＡｓのように３価の元素（陰イオン５３となる元素）を用いることで、プロセス耐性が向上し易くなる。
【００３０】
実施形態においては、記憶層１５として、非酸化物を用いる。そして、陰イオンの価数をあげることで耐性が向上する。例えば、珪素と酸素とを含む骨格よりも珪素と窒素とを含む骨格の方が強い。さらに、酸素よりも窒素の方が、イオン半径が大きい。窒素を用いることで、陽イオン（例えばＣｏイオン）が結晶構造中を通る経路が大きくなり、陽イオンが動き易くできる。これにより、スイッチング確率が高くなる。そして、耐久性（endurance）が向上する。
【００３１】
なお、カルコパイライト構造を有する化合物としてＣｕＩｎＳｅ２などがある。この化合物の太陽電池などへ応用が検討されている。この場合には、電子が励起され、励起された電子が移動する機構が利用される。すなわち、太陽電池においては、イオンが移動する機構ではなく、電子の移動に基づく電流が利用される。これに対して、実施形態に係る不揮発性記憶装置１１０においては、カルコパイライト構造を有する化合物におけるイオン（例えば陽イオン）の移動が利用される。
【００３２】
例えば、スピネル構造を有する材料は、電池の材料として用いることができ、この構造においてイオンが移動する機構は知られている。しかしながら、カルコパイライト構造を有する化合物におけるイオンの移動を利用したデバイスについては従来知られていない。本実施形態においては、カルコパイライト構造におけるイオンの移動に基づく抵抗の変化が利用される。
【００３３】
実施形態において、記憶層１５が上記のＡｘＭｙＸｚで表される材料を含む場合において、「Ａ」が遷移元素を含むことで、例えば、記憶動作におけるリテンション時間を長くすることができる。
【００３４】
以下、記憶層１５に関する材料の特性の例について説明する。以下では、種々の組成の材料に関して、プロセス耐性としてＤＨＦ（１００倍に希釈した希釈フッ酸）処理後のスイッチング確率について説明する。
【００３５】
試料においては、直径が約６０ｍｍで、厚さ約１ｍｍのガラス基板からなるディスクが用いられる。このディスクの上に、下部電極層が設けられ、下部電極層の上に記憶層１５となる試料層が設けられ、その上に上部電極層（保護層）が設けられる。下部電極層及び上部電極層（保護層）には、厚さが５００ｎｍのＰｔ膜が用いられる。
【００３６】
記憶層１５となる原料を含む所定のターゲットを用い、所定の雰囲気でのＲＦマグネトロンスパッタにより、記憶層１５が形成できる。記憶層１５の形成の際のディスクの温度は３００℃〜６００℃の範囲内の値に維持される。記憶層１５の厚さは、約１０ｎｍである。記憶層１５は、形成された後に、上記のＤＨＦに１分間接触させられる。
【００３７】
上部電極層に、タングステン（Ｗ）のプローブを接触させ、記憶層１５に電流を通電する。プローブの先端の径は、約１０ｎｍである。書き込み動作においては、下部電極層とプローブとの間に１０ナノ秒（ｎｓ）で１ボルト（Ｖ）の電圧パルスを印加する。消去動作においては、下部電極層とプローブとの間に、１００ｎｓで０．１Ｖの電圧パルスを印加する。この書き込み動作と消去動作とを繰り返して実施したときに、記憶層１５における高抵抗状態ＨＲの抵抗値の、低抵抗状態ＬＲの抵抗値に対する比（オンオフ比）が１，０００以上であるときのスイッチング回数ＳＷＮ（サイクル）が評価値として用いられる。
【００３８】
第１試料においては、記憶層１５としてＣｏＳｉＮ２が用いられる。第１試料における記憶層１５は、Ｃｏ：Ｓｉ＝１：１の合金ターゲットを用い、５０％のＡｒと、５０％のＮ２と、を含む雰囲気中でのＲＦマグネトロンスパッタにより形成される。第１試料においては、１０箇所の通電点において、スイッチング回数ＳＷＮは１０，０００サイクル以上である。
【００３９】
以下の各試料において、説明しない部分は、上記の第１試料と同様である。
第２試料においては、記憶層１５としてＭｎＳｉＮ２が用いられる。
第３試料においては、記憶層１５としてＦｅＳｉＮ２が用いられる。
第４試料においては、記憶層１５としてＦｅ０．７ＳｉＮ２が用いられる。
第５試料においては、記憶層１５としてＭｎＧｅＮ２が用いられる。
第６試料においては、記憶層１５としてＦｅＧｅＮ２が用いられる。
第７試料においては、記憶層１５としてＣｏＧｅＮ２が用いられる。
第８試料においては、記憶層１５としてＦｅ０．７ＧｅＮ２が用いられる。
第９試料においては、記憶層１５としてＣｏＳｉＰ２が用いられる。
第１０試料においては、記憶層１５としてＭｎＳｉＰ２が用いられる。
第１１試料においては、記憶層１５としてＦｅＳｉＰ２が用いられる。
第１２試料においては、記憶層１５としてＦｅ０．７ＳｉＰ２が用いられる。
第１３試料においては、記憶層１５としてＭｎＧｅＰ２が用いられる。
第１４試料においては、記憶層１５としてＦｅＧｅＰ２が用いられる。
第１５試料においては、記憶層１５としてＣｏＧｅＰ２が用いられる。
第１６試料においては、記憶層１５としてＦｅ０．７ＧｅＰ２が用いられる。
第１７試料においては、記憶層１５としてＣｏ０．５Ｚｎ０．５ＳｉＮ２が用いられる。
第１８試料においては、記憶層１５としてＭｎ０．５Ｚｎ０．５ＳｉＮ２が用いられる。
第１９試料においては、記憶層１５としてＦｅ０．５Ｚｎ０．５ＳｉＮ２が用いられる。
第２０試料においては、記憶層１５としてＦｅ０．５Ｚｎ０．２５ＳｉＮ２が用いられる。
【００４０】
以上の第２〜第２０試料においては、１０箇所の通電点において、スイッチング回数ＳＷＮは１０，０００サイクル以上である。
【００４１】
第２１試料においては、記憶層１５としてＺｎＶ２Ｏ４が用いられる。
第２２試料においては、記憶層１５としてＺｎＣｒ２Ｏ４が用いられる。
第２３試料においては、記憶層１５としてＺｎＭｎ２Ｏ４が用いられる。
第２４試料においては、記憶層１５としてＺｎＣｏ２Ｏ４が用いられる。
第２５試料においては、記憶層１５としてＭｇＣｒ２Ｏ４が用いられる。
第２６試料においては、記憶層１５としてＭｇＭｎ２Ｏ４が用いられる。
【００４２】
第２１〜第２６試料のそれぞれにおいて、試料の１，０００箇所にプローブを接触させたときに、１，０００以上のオンオフ比が得られるのは、それぞれ、２箇所、１箇所、２箇所、４箇所、６箇所、７箇所である。第２１〜第２６試料においては、１サイクルのスイッチング確率は、７０％未満である。
【００４３】
第１〜第２０試料においては、記憶層１５はカルコパイライト構造を有する。第２１〜第２６試料においては、記憶層１５はカルコパイライト構造を有していない。このように、記憶層１５がカルコパイライト構造を有することで、ＤＨＦ処理のようなプロセスを経た後においても、良好な電気的特性が得られる。
【００４４】
このように、記憶層１５は、例えば、窒化コバルト、珪窒化マンガン、珪窒化鉄、窒化ゲルマニウムマンガン、窒化ゲルマニウム鉄、窒化ゲルマニウムコバルト、珪リン化コバルト、珪リン化マンガン、珪リン化鉄、リン化ゲルマニウムマンガン、リン化ゲルマニウム鉄、リン化ゲルマニウムコバルト、珪窒化コバルト亜鉛、珪窒化マンガン亜鉛、及び、珪窒化鉄亜鉛よりなる群から選択された少なくともいずれかを含む。
【００４５】
本実施形態において、記憶層１５に含まれるＡｘＭｙＸｚの組成比ｘは、例えば、０．３≦ｘ≦１を満たす。上記の組成比ｙは、０．９≦ｙ≦１．１を満たす。さらに、１．９≦（ｚ／ｙ）≦２．１を満たす。
これにより、プロセス耐性が高い記憶層１５を得易くなる。これにより、高い性能を維持する不揮発性記憶装置が提供できる。
【００４６】
以下、組成比ｘ、組成比ｙ及び組成比ｚを変えたときの記憶層１５の特性の例について説明する。
図４は、不揮発性記憶装置の特性を例示する表である。
図４には、カルコパイライト構造を有する化合物ＡｘＭｙＸｚにおいて、組成比ｘ、組成比ｙ及び組成比ｚを変えたときの、スイッチング回数（寿命）の判定Ｅｖを示している。ここで、記憶層１５において、低抵抗状態と高抵抗状態との相互の遷移（スイッチング）を繰り返したときに、オンオフ比が１，０００以上を維持できるスイッチング回数ＳＷＮが１０，０００サイクル以上の場合が、良好な特性が得られている状態である。スイッチング回数ＳＷＮが１０，０００サイクル未満の場合は、特性が良くない状態である。
図４においては、良好な特性が得られている状態は、「判定Ｅｖ」に関して「Ｘ」と表示されている。特性が良くない状態は、「判定Ｅｖ」に関して「Ｏ」と表示されている。 図４においては、「Ａ」としてＣｏを用い、「Ｍ」としてＳｉを用い、「Ｘ」としてＮを用いた時の例が示されている。
【００４７】
図４から分かるように、組成比ｘが０．２９以下または１．０１以上のときは、良好な特性が得られない（判定Ｅｖは「Ｘ」）。組成比ｘが０．３１以上０．９９以下であっても、組成比ｙが、０．８９以下、または、１．１１以上のときは、良好な特性が得られない（判定Ｅｖは「Ｘ」）。
【００４８】
これに対し、組成比ｘが０．３１以上０．９９以下であり、かつ、組成比ｙが、０．９１以上１．０９以下のときに、組成比ｚの値によって、良好な特性が得られる条件が存在する（判定Ｅｖは「Ｏ」）。
【００４９】
図５は、不揮発性記憶装置の特性を例示するグラフ図である。
図５は、図４に例示した、組成比ｘが０．３１以上で０．９９以下の試料に関し、組成比ｙ及び組成比ｚと、判定Ｅｖと、の関係を示している。図５の横軸は組成比ｙであり、図５の縦軸は組成比ｚである。図５中の「Ｏ」の表示は、良好な特性が得られること（スイッチング回数ＳＷＮが１０，０００サイクル以上）を示し、図５中の「Ｘ」の表示は、特性が良くないこと（スイッチング回数ＳＷＮが１０，０００サイクル未満）を示す。
【００５０】
図５から分かるように、組成比ｙが、０．８９以下、または、１．１１以上のときは、良好な特性が得られないのに対して組成比ｙが、０．９１以上１．０９以下のときに、良好な特性が得られる。このことから、０．９≦ｙ≦１．１のときに良好な特性が得られると考えられる。
【００５１】
そして、良好な特性が得られる組成比ｚの条件は、組成比ｙによって変化する。すなわち、この例では、１．９ｙ≦ｚ≦２．１ｙのときに良好な特性が得られる。すなわち、１．９≦（ｚ／ｙ）≦２．１のときに良好な特性が得られる。
【００５２】
また、図４では、「Ａ」がＣｏで、「Ｍ」がＳｉで、「Ｘ」がＮの時の例が示されているが、Ａが、Ｍｎ、Ｆｅ、Ｎｉ、Ｃｕ、Ｚｎ、Ｍｇ、ＡｌまたはＧａのときも同様の傾向となる。また、Ｍが、Ｇｅ、ＡｌまたはＧａのときも同様の傾向となる。また、Ｘが、ＰまたはＡｓのときも同様の傾向となる。
【００５３】
以上から、実施形態においては、上記のＡｘＭｙＸｚで表された材料を記憶層１５に用いる場合、０．３≦ｘ≦１、０．９≦ｙ≦１．１、及び、１．９≦（ｚ／ｙ）≦２．１を満たす条件に設定することが好ましい。これにより、良好なスイッチング特性がより得易くなる。
【００５４】
なお、「Ｘ」は、１％以下のハロゲン元素を含むことができる。「Ｘ」が、ハロゲン元素を含むことにより、例えば結晶化温度が低くなる。また、「Ｘ」が、ハロゲン元素を含むことにより、スイッチング特性のばらつきを小さくすることができる。
【００５５】
本実施形態において、第１導電部１０及び第２導電部２０の少なくともいずれかは、不純物がドープされた、Ｓｉ、及び、III-Ｖ族化合物半導体の少なくともいずれかを含むことが望ましい。
【００５６】
Ｓｉは、ダイヤモンド構造を有する。ダイヤモンド構造は、カルコパイライト構造に類似する。III-Ｖ族化合物半導体は、ウルファイト構造または閃亜鉛構造を有する。これらの結晶構造も、カルコパイライト構造と類似する。Ｓｉ、及び、III-Ｖ族化合物半導体における元素の結びつきの状態は、記憶層１５における元素の結びつきの状態と、同様になる。
【００５７】
記憶層１５における結晶構造と類似の結晶構造を有する材料を、第１導電部１０及び第２導電部２０の少なくともいずれかに用いることで、例えば、他の材料を用いた場合に比べて、記憶層１５における結晶欠陥が低減できる。また、第１導電部１０と記憶層１５との間の界面、及び、第２導電部２０と記憶層１５との間の界面における結晶の劣化が抑制できる。これにより、良好な電気的特性が得易くなる。
【００５８】
（第２の実施形態）
本実施形態に係る不揮発性記憶装置は、クロスポイント型の構成を有する。
図６は、第２の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。
図７は、第２の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。
図６及び図７に表したように、本実施形態に係る不揮発性記憶装置２１０においては、基板３０が設けられる。基板３０の主面に対して並行な平面をＸ−Ｙ平面とする。Ｘ−Ｙ平面内の１つの方向をＸ軸方向とする。Ｘ−Ｙ平面内においてＸ軸方向に対して垂直な方向をＹ軸方向とする。Ｘ軸方向とＹ軸方向とに対して垂直な方向をＺ軸方向とする。
【００５９】
不揮発性記憶装置２１０において、基板３０の主面の上に、Ｘ軸方向に延在する帯状の第１の配線（ワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１）が設けられる。さらに、Ｙ軸方向に延在する帯状の第２の配線（ビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１）が、設けられる。第２の配線（ビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１）は、第１の配線（ワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１）に対向する。
【００６０】
なお、上記では、第１の配線の延在方向が第２の配線の延在方向に対して直交するが、第１の配線の延在方向が第２の配線の延在方向と交差（非平行）すれば良い。
【００６１】
なお、上記において添え字ｉ及び添え字ｊは任意である。すなわち、第１の配線の数及び第２の配線の数は、任意である。
本具体例では、第１の配線がワード線となり、第２の配線がビット線となる。ただし、第１の配線がビット線で、第２の配線がワード線でも良い。以下では、第１の配線がワード線であり、第２の配線がビット線であるとして説明する。
【００６２】
図６及び図７に表したように、第１の配線と第２の配線との間にメモリセル３３が設けられる。
【００６３】
図７に表したように、例えば、ワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１の一端は、選択スイッチであるＭＯＳトランジスタＲＳＷを介して、デコーダ機能を有するワード線ドライバ３１に接続される。ビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１の一端は、選択スイッチであるＭＯＳトランジスタＣＳＷを介して、デコーダ及び読み出し機能を有するビット線ドライバ３２に接続される。
【００６４】
ＭＯＳトランジスタＲＳＷのゲートには、ワード線（ロウ）を選択するための選択信号Ｒｉ−１、Ｒｉ、Ｒｉ＋１が入力され、ＭＯＳトランジスタＣＳＷのゲートには、ビット線（カラム）を選択するための選択信号Ｃｉ−１、Ｃｉ、Ｃｉ＋１が入力される。
【００６５】
メモリセル３３は、ワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１と、ビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１と、が互いに対向する交差部に配置される。メモリセル３３には、書き込み／読み出し時における回り込み電流(sneak current)を防止するための整流素子３４を付加することができる。
【００６６】
図８は、第２の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式的断面図である。
図８に表したように、ワード線ＷＬｉとビット線ＢＬｊとの間には、メモリセル３３及び整流素子３４が設けられる。なお、ワード線ＷＬｉとビット線ＢＬｊとの上下の配置の関係は任意である。ワード線ＷＬｉとビット線ＢＬｊとの間における、メモリセル３３と整流素子３４との配置の順番は、任意である。
【００６７】
図８に表したように、メモリセル３３は、記憶部２２を含む。記憶部２２は、第１導電部１０と、第２導電部２０と、第１導電部１０と第２導電部２０との間に設けられた記憶層１５と、を含む。記憶層１５には、第１の実施形態に関して説明した構成が適用できる。
【００６８】
メモリセル３３は、保護層３３Ｂをさらに含むことができる。本具体例では、保護層３３Ｂは、記憶部２２のビット線ＢＬｊの側に設けられているが、保護層３３Ｂは、記憶部２２のワード線ＷＬｉの側に設けても良く、整流素子３４とワード線ＷＬｉとの間に設けても良い。メモリセル３３は、記憶部２２と保護層３３Ｂとの間に設けられたヒータ層３５をさらに含むことができる。ヒータ層３５及び保護層３３Ｂは、必要に応じて設けられ、省略可能である。
【００６９】
なお、第１導電部１０及び第２導電部２０の少なくともいずれかとして、記憶部２２に隣接する、例えば、ワード線ＷＬｉ、整流素子３４、ヒータ層３５、保護層３３Ｂ、ビット線ＢＬｊの少なくともいずれかを用いても良い。
【００７０】
図９及び図１０は、第２の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的斜視図である。
図９及び図１０に表したように、本実施形態に係る不揮発性記憶装置２１１及び２１２においては、ワード線、ビット線、及び、それらの間に設けられたメモリセル３３を含む積層構造体が、複数積み重ねられる。これにより、３次元構造の不揮発性記憶装置が形成される。
【００７１】
本実施形態に係る不揮発性記憶装置２１０、２１１、２１２においては、駆動部となるワード線ドライバ３１及びビット線ドライバ３２は、ワード線ＷＬｉ及びビット線ＢＬｊを介して、記憶層１５への電圧の印加、及び、記憶層１５への電流の通電、の少なくともいずれかを行う。これにより、記憶層１５に変化を発生させて情報を書き込む。例えば、駆動部は、記憶層１５に電圧を印加して記憶層１５に変化を発生させて情報を書き込む。また、書き込んだ情報を読み出すことができる。また、消去を行うことができる。
【００７２】
本実施形態に係る不揮発性記憶装置２１０、２１１、２１２においても、プロセス耐性が高く、高い性能を維持する不揮発性記憶装置が提供できる。
【００７３】
（第３の実施の形態）
本実施形態に係る不揮発性記憶装置は、プローブメモリ型の構成を有する。
図１１は、第３の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。
図１２は、第３の実施形態に係る不揮発性記憶装置の構成を例示する模式的平面図である。
図１１及び図１２に表したように、本実施形態に係る不揮発性記憶装置２５０では、ＸＹスキャナ５１６の上に、電極５２１の上に設けられた記憶層１５が配置されている。記憶層１５に対向するように、プローブアレイが配置される。電極５２１は、例えば、基板５２０上に設けられる。
【００７４】
プローブアレイは、例えば、基板５２３と、基板５２３の一面側にアレイ状に配置される複数のプローブ（ヘッド）５２４と、を有する。プローブ５２４として、例えば、カンチレバーが用いられる。複数のプローブ５２４は、マルチプレクスドライバ５２５、５２６により駆動される。
複数のプローブ５２４は、それぞれ、基板５２３内のマイクロアクチュエータを用いて個別に動作可能である。また、全てをまとめて同じ動作をさせて記憶媒体（記憶層１５）のデータエリア５３１に対してアクセスを行うこともできる。
【００７５】
例えば、電極５２１が第１導電部１０として用いられ、プローブ５２４が第２導電部２０として用いられる。また、記憶層１５の上に導電性の保護層が設けられる場合は、その保護層が、第２導電部２０となる。
【００７６】
例えば、マルチプレクスドライバ５２５、５２６を用いて、全てのプローブ５２４をＸ方向に一定周期で往復動作させ、記憶媒体（記憶層１５）のサーボエリア５３２からＹ方向の位置情報を読み出す。Ｙ方向の位置情報は、ドライバ５１５に転送される。
ドライバ５１５は、この位置情報に基づいてＸＹスキャナ５１６を駆動し、記憶媒体（記憶層１５）をＹ方向に移動させ、記憶媒体（記憶層１５）とプローブとの位置決めを行う。
両者の位置決めが完了したら、データエリア５３１上のプローブ５２４を用いてデータの書き込み、読み出しまたは消去を行う。
【００７７】
例えば、１つのデータエリア５３１に対応して１つのプローブ（ヘッド）が設けられ、１つのサーボエリア５３２に対して１つのプローブが設けられる。各プローブ５２４は、例えばマルチプレクスドライバ５２５、５２６を介して、駆動部６００に接続される。駆動部６００は、それぞれのプローブ５２４に、情報記憶のための、電圧及び電流の少なくともいずれかを供給する。記憶層１５は、プローブ５２４を介して与えられた電圧及び電流によって、高抵抗状態と低抵抗状態との間を遷移する。また、駆動部６００は、記憶層１５に記憶された高抵抗状態と低抵抗状態とを検出し、記憶された情報を読み出す。
【００７８】
このような構成の不揮発性記憶装置２５０は、記憶層１５と、記憶層１５への電圧の印加、及び、記憶層１５への電流の通電、の少なくともいずれかによって、記憶層１５に変化を発生させて情報を記憶する駆動部６００と、を備える。不揮発性記憶装置２５０は、記憶層１５に併設されたプローブ５２４をさらに備え、駆動部６００は、プローブ５２４を介して、記憶層１５の記憶単位に対して電圧の印加及び電流の通電の少なくともいずれかを行う。これにより、記憶層１５に変化を発生させて情報を記憶する。
【００７９】
なお、駆動部６００は、上記のドライバ５１５及びＸＹスキャナ５１６を含むこともでき、逆に、駆動部は、上記のドライバ５１５及びＸＹスキャナ５１６に含まれても良い。
【００８０】
本実施形態に係るプローブメモリ型の不揮発性記憶装置２５０においても、プロセス耐性が高く、高い性能を維持する不揮発性記憶装置が提供できる。
【００８１】
（第４の実施の形態）
本実施形態に係る不揮発性記憶装置は、フラッシュメモリ型の構成を有する。
図１３は、第４の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。
図１４は、第４の実施形態に係る不揮発性記憶装置の動作を例示する模式的断面図である。
図１３に表したように、本実施形態に係る不揮発性記憶装置２６０においては、フラッシュメモリ型のメモリセルを有する。このメモリセルは、ＭＩＳ(metal-insulator-semiconductor)トランジスタの構成を有する。
【００８２】
半導体基板４１の表面領域には、複数の拡散層４２が形成される。複数の拡散層４２の間にチャネル領域４２ｃが設けられる。チャネル領域４２ｃ上には、ゲート絶縁層４３が形成される。ゲート絶縁層４３上には、実施形態に係る記憶層１５が形成される。記憶層１５の上には、コントロールゲート電極４５が形成される。
【００８３】
記憶層１５は、第１の実施形態で説明した構成を有する。例えば、チャネル領域４２ｃが第１導電部１０であり、コントロールゲート電極４５が第２導電部２０であると見なすことができる。また、ゲート絶縁層４３と、コントロールゲート電極４５との間に、第１導電部１０、第２導電部２０及び記憶層１５を含む記憶部２２が設けられても良い。以下の図においては、記憶部２２を、適宜、記憶層１５として省略して表示する。
【００８４】
半導体基板４１は、ウェル領域でも良い。半導体基板４１は、拡散層４２の導電形に対して逆の導電形を有する。コントロールゲート電極４５は、ワード線となる。コントロールゲート電極４５には、例えば、導電性ポリシリコンが用いられる。
【００８５】
本実施形態においては、図示しない駆動部が、コントロールゲート電極４５に接続されて設けられる。駆動部は、コントロールゲート電極４５を介して、記憶層１５への電圧の印加、及び、記憶層１５への電流の通電、の少なくともいずれかを行う。
【００８６】
図１４に表したように、セット（書き込み）動作ＳＯでは、コントロールゲート電極４５に電位Ｖ１を与え、半導体基板４１に電位Ｖ２を与える。
電位Ｖ１及び電位Ｖ２の差は、記憶層１５が変化、すなわち、抵抗が変化するのに十分な大きさである。ただし、電位の差の極性は、特に、限定されない。すなわち、Ｖ１＞Ｖ２、及び、Ｖ１＜Ｖ２のいずれでも良い。
【００８７】
例えば、初期状態（リセット状態）において、記憶層１５が高抵抗状態ＨＲであると仮定すると、ゲート絶縁層４３が厚くなったことになるため、メモリセル（ＭＩＳトランジスタ）の閾値は、高くなる。
【００８８】
この状態から電位Ｖ１、Ｖ２を与えて記憶層１５を低抵抗状態ＬＲに変化させると、ゲート絶縁層４３が薄くなったことになるため、メモリセル（ＭＩＳトランジスタ）の閾値は、低くなる。
【００８９】
なお、電位Ｖ２は、半導体基板４１に与えたが、これに代えて、メモリセルのチャネル領域４２ｃに拡散層４２から電位Ｖ２を転送するようにしても良い。なお、同図において、矢印Ａｅは電子の移動を表し、矢印Ａｉはイオンの移動を表している。
【００９０】
一方、リセット（消去）動作ＲＯでは、コントロールゲート電極４５に電位Ｖ１’を与え、拡散層４２の一方に電位Ｖ３を与え、拡散層４２の他方に電位Ｖ４（＜Ｖ３）を与える。電位Ｖ１’は、セット状態のメモリセルの閾値を越える値にする。
【００９１】
この時、メモリセルはオンになり、電子が拡散層４２の他方から一方に向かって流れると共に、ホットエレクトロンが発生する。このホットエレクトロンは、ゲート絶縁層４３を介して記憶層１５に注入されるため、記憶層１５の温度が上昇する。
【００９２】
これにより、記憶層１５は、低抵抗状態ＬＲから高抵抗状態ＨＲに変化するため、ゲート絶縁層４３が厚くなったことになり、メモリセル（ＭＩＳトランジスタ）の閾値は、高くなる。
【００９３】
このように、フラッシュメモリと類似した原理により、メモリセルの閾値を変えることができ、不揮発性記憶装置として利用できる。
本実施形態に係る不揮発性記憶装置２６０においては、記憶層１５として第１の実施形態に関して説明した記憶層１５を用いているので、プロセス耐性が高く、高い性能を維持する不揮発性記憶装置が提供できる。
【００９４】
図１５は、第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。
図１６（ａ）〜図１６（ｃ）は、第４の実施形態に係る別の不揮発性記憶装置を例示する模式的断面図である。
本実施形態に係る別の不揮発性記憶装置２６１は、ＮＡＮＤ型フラッシュメモリである。図１５は、ＮＡＮＤセルユニット２６１ｃの回路図を示している。図２６（ａ）は、ＮＡＮＤセルユニット２６１ｃの構造を例示している。
【００９５】
図１５に表したように、ＮＡＮＤセルユニット２６１ｃは、直列接続される複数のメモリセルＭＣからなるＮＡＮＤストリングと、その両端に１つずつ接続される合計２つのセレクトゲートトランジスタＳＴと、を含む。
【００９６】
図１６（ａ）に表したように、ｐ形半導体基板４１ａ内には、ｎ形ウェル領域４１ｂ及びｐ形ウェル領域４１ｃが設けられる。ｐ形ウェル領域４１ｃ内に、ＮＡＮＤセルユニット２６１ｃが形成される。
【００９７】
この例では、メモリセルＭＣは、セレクトゲートトランジスタＳＴと同じ構造を有する。具体的には、これらは、ｎ形拡散層４２と、ｎ形拡散層４２の間のチャネル領域４２ｃ上のゲート絶縁層４３と、ゲート絶縁層４３上の記憶層１５と、記憶層１５上のコントロールゲート電極４５と、を含む。
【００９８】
図１５に表したように、各コントロールゲート電極４５（ＣＧ）は、駆動部６００に電気的に接続される。なお、駆動部６００は、ＮＡＮＤセルユニット２６１ｃが設けられる基板に設けられても良く、それとは別の基板に設けられても良い。
【００９９】
メモリセルＭＣの記憶層１５の状態（高抵抗状態ＨＲ及び低抵抗状態ＬＲ）は、図１４に関して説明した動作により変化させることが可能である。これに対し、セレクトゲートトランジスタＳＴの記憶層１５は、セット状態、すなわち、低抵抗状態ＬＲに固定される。
【０１００】
セレクトゲートトランジスタＳＴの１つは、ソース線ＳＬに接続され、他の１つは、ビット線ＢＬに接続される。
【０１０１】
セット（書き込み）動作ＳＯの前には、ＮＡＮＤセルユニット２６１ｃ内の全てのメモリセルは、リセット状態（抵抗大）になっているものとする。セット（書き込み）動作ＳＯにおいては、ソース線ＳＬ側のメモリセルＭＣからビット線ＢＬ側のメモリセルに向かって１つずつ順番に行われる。選択されたワード線（コントロールゲート電極）ＷＬに書き込み電位としてＶ１（正電位）を与え、非選択のワード線ＷＬに転送電位（メモリセルＭＣがオンになる電位）としてＶｐａｓｓを与える。ソース線ＳＬ側のセレクトゲートトランジスタＳＴをオフ、ビット線ＢＬ側のセレクトゲートトランジスタＳＴをオンにし、ビット線ＢＬから選択されたメモリセルＭＣのチャネル領域４２ｃにプログラムデータを転送する。
【０１０２】
例えば、プログラムデータが“１”の時は、選択されたメモリセルＭＣのチャネル領域４２ｃに書き込み禁止電位（例えば、Ｖ１と同じ程度の電位）を転送し、選択されたメモリセルＭＣの記憶層１５の抵抗値が高い状態から低い状態に変化しないようにする。
【０１０３】
また、プログラムデータが“０”の時は、選択されたメモリセルＭＣのチャネル領域４２ｃにＶ２（＜Ｖ１）を転送し、選択されたメモリセルＭＣの記憶層１５の抵抗値を高い状態から低い状態に変化させる。
【０１０４】
一方、リセット（消去）動作ＲＯでは、例えば、全てのワード線（コントロールゲート電極）ＷＬにＶ１’を与え、ＮＡＮＤセルユニット２６１ｃ内の全てのメモリセルＭＣをオンにする。また、２つのセレクトゲートトランジスタＳＴをオンにし、ビット線ＢＬにＶ３を与え、ソース線ＳＬにＶ４（＜Ｖ３）を与える。
【０１０５】
この時、ホットエレクトロンがＮＡＮＤセルユニット２６１ｃ内の全てのメモリセルＭＣの記憶層１５に注入されるため、ＮＡＮＤセルユニット２６１ｃ内の全てのメモリセルＭＣに対して一括してリセット動作が実行される。
【０１０６】
読み出し動作は、選択されたワード線（コントロールゲート電極）ＷＬに読み出し電位（正電位）を与え、非選択のワード線（コントロールゲート電極）ＷＬには、メモリセルＭＣがデータ“０”、“１”によらず必ずオンになる電位を与える。
また、２つのセレクトゲートトランジスタＳＴをオンにし、ＮＡＮＤストリングに読み出し電流を供給する。
選択されたメモリセルＭＣは、読み出し電位が印加されると、それに記憶されたデータの値に応じてオンまたはオフになるため、例えば、読み出し電流の変化を検出することにより、データを読み出すことができる。
【０１０７】
図１６（ｂ）に表したように、本実施形態に係る別の不揮発性記憶装置２６２では、セレクトゲートトランジスタＳＴについては、記憶層１５を設けずに、通常のＭＩＳトランジスタが用いられている。このように、セレクトゲートトランジスタＳＴの構造は任意である。
【０１０８】
図１６（ｃ）に表したように、本実施形態に係る別の不揮発性記憶装置２６３では、ＮＡＮＤストリングを構成する複数のメモリセルＭＣのゲート絶縁層がｐ形半導体層４７に置き換えられている。
【０１０９】
図１７は、第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。
図１８は、第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。
本実施形態に係る別の不揮発性記憶装置２６４は、ＮＯＲ型フラッシュメモリである。図１７は、ＮＯＲセルユニット２６４ｃの回路図を示している。図１８は、ＮＯＲセルユニット２６４ｃの構造を例示している。
【０１１０】
図１８に表したように、ｐ形半導体基板４１ａ内には、ｎ形ウェル領域４１ｂ及びｐ形ウェル領域４１ｃが形成される。ｐ形ウェル領域４１ｃ内に、ＮＯＲセルが形成される。ＮＯＲセルは、ビット線ＢＬとソース線ＳＬとの間に接続される１つのメモリセル（ＭＩＳトランジスタ）ＭＣを含む。メモリセルＭＣは、ｎ形拡散層４２と、ｎ形拡散層４２の間のチャネル領域４２ｃ上のゲート絶縁層４３と、ゲート絶縁層４３上の記憶層１５と、記憶層１５上のコントロールゲート電極４５と、を含む。
【０１１１】
図１７に表したように、各コントロールゲート電極４５（ＣＧ）は、駆動部６００に電気的に接続される。なお、駆動部６００は、ＮＯＲセルユニット２６４ｃが設けられる基板に設けられても良く、それとは別の基板に設けられても良い。不揮発性記憶装置２６４においても、図１４に関して説明した動作が実施される。
【０１１２】
図１９は、第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式図である。
図２０は、第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。
本実施形態に係る別の不揮発性記憶装置２６５は、２トラ型フラッシュメモリである。図１９は、２トラセルユニット２６５ｃの回路図を示している。図２０は、２トラセルユニット２６５ｃの構造を例示している。
【０１１３】
図１９及び図２０に表したように、２トラセルユニット２６５ｃは、ＮＡＮＤセルユニットの特徴とＮＯＲセルの特徴とを併せ持ったセル構造を有する。
【０１１４】
ｐ形半導体基板４１ａ内には、ｎ形ウェル領域４１ｂ及びｐ形ウェル領域４１ｃが形成される。ｐ形ウェル領域４１ｃ内に、２トラセルユニット２６５ｃが形成される。
【０１１５】
２トラセルユニット２６５ｃは、直列接続される１つのメモリセルＭＣと、１つのセレクトゲートトランジスタＳＴと、を含む。メモリセルＭＣは、セレクトゲートトランジスタＳＴと同じ構造を有する。具体的には、これらは、ｎ形拡散層４２と、ｎ形拡散層４２の間のチャネル領域４２ｃ上のゲート絶縁層４３と、ゲート絶縁層４３上の記憶層１５と、記憶層１５上のコントロールゲート電極４５と、を含む。セレクトゲートトランジスタＳＴは、ソース線ＳＬに接続され、メモリセルＭＣは、ビット線ＢＬに接続される。各コントロールゲート電極４５（ＣＧ）は、駆動部６００に電気的に接続される。なお、駆動部６００は、２トラセルユニット２６５ｃが設けられる基板に設けられても良く、それとは別の基板に設けられても良い。不揮発性記憶装置２６５においても、図１４に関して説明した動作が実施される。
【０１１６】
図２１は、第４の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。
図２１に表したように、本実施形態に係る別の不揮発性記憶装置２６６では、セレクトゲートトランジスタＳＴについては、記憶層１５を設けずに、通常のＭＩＳトランジスタが用いられている。このように、セレクトゲートトランジスタＳＴの構造は、任意である。
【０１１７】
また、実施形態に係る不揮発性記憶装置を記憶媒体に応用しても良い。
【０１１８】
本実施形態によれば、プロセス耐性が高く、高い性能を維持する不揮発性記憶装置が提供される。
【０１１９】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、不揮発性記憶装置に含まれる第１導電部、第２導電部、記憶層、整流素子、基板、配線及び駆動部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１２０】
その他、本発明の実施の形態として上述した不揮発性記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１２１】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１２２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２３】
１０…第１導電部、 １５…記憶層、 １７…金属層、 ２０…第２導電部、 ２２…記憶部、 ３０…基板、 ３１…ワード線ドライバ、 ３２…ビット線ドライバ、 ３３…メモリセル、 ３３Ｂ…保護層、 ３４…整流素子、 ３５…ヒータ層、 ４１…半導体基板、 ４１ａ…ｐ形半導体基板、 ４１ｂ…ｎ形ウェル領域、 ４１ｃ…ｐ形ウェル領域、 ４２…拡散層（ｎ形核酸層）、 ４２ｃ…チャネル領域、 ４３…ゲート絶縁層、 ４５…コントロールゲート電極、 ４７…ｐ形半導体層、 ５１…第１陽イオン、 ５２…第２陽イオン、 ５２ｍ…金属原子、 ５３…陰イオン、 １１０、２１０、２１１、２１２、２２０、２５０、２６０、２６１〜２６６…不揮発性記憶装置、 ２６１ｃ…ＮＡＮＤセルユニット、 ２６４ｃ…ＮＯＲセルユニット、 ２６５ｃ…２トラセルユニット、 ５１５…ドライバ、 ５１６…ＸＹスキャナ、 ５２０…基板、 ５２１…電極、 ５２３…基板、 ５２４…プローブ、 ５２５、５２６…マルチプレクスドライバ、 ５３１…データエリア、 ５３２…サーボエリア、 ６００…駆動部、 Ａｅ、Ａｉ…矢印、 ＢＬ…ビット線、 ＣＷＳ…トランジスタ、 ＨＲ…高抵抗状態、 ＬＲ…低抵抗状態、 ＭＣ…メモリセル、 ＲＳＷ…トランジスタ、 ＳＬ…ソース線、 ＳＴ…セレクトゲートトランジスタ、 ＷＬ…ワード線
【特許請求の範囲】
【請求項１】
第１導電部と、
第２導電部と、
前記第１導電部と前記第２導電部との間に設けられ、前記第１導電部と前記第２導電部とを介して供給される電流により、抵抗が低い第１状態と前記第１状態よりも抵抗が高い第２状態との間を可逆的に遷移可能で、カルコパイライト構造を有する記憶層と、
を備え、
前記記憶層は、ＡｘＭｙＸｚ（Ａは、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｍｇ、Ａｌ及びＧａよりなる群から選択された少なくともいずれかであり遷移元素を含み、は、Ｓｉ、Ｇｅ、Ａｌ及びＧａよりなる群から選択された少なくともいずれかであり、Ｘは、Ｎ、Ｐ及びＡｓよりなる群から選択された少なくともいずれかを含み、０．３≦ｘ≦１、０．９≦ｙ≦１．１、１．９≦（ｚ／ｙ）≦２．１である）で表される材料を含み、
前記第１導電部及び前記第２導電部の少なくともいずれかは、不純物がドープされた、Ｓｉ、及び、III-Ｖ族化合物半導体の少なくともいずれかを含む不揮発性記憶装置。
【請求項２】
第１導電部と、
第２導電部と、
前記第１導電部と前記第２導電部との間に設けられ、前記第１導電部と前記第２導電部とを介して供給される電流により、抵抗が低い第１状態と前記第１状態よりも抵抗が高い第２状態との間を可逆的に遷移可能で、カルコパイライト構造を有する記憶層と、
を備えた不揮発性記憶装置。
【請求項３】
前記記憶層は、ＡｘＭｙＸｚ（Ａは、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｍｇ、Ａｌ及びＧａよりなる群から選択された少なくともいずれかであり、Ｍは、Ｓｉ、Ｇｅ、Ａｌ及びＧａよりなる群から選択された少なくともいずれかであり、Ｘは、Ｎ、Ｐ及びＡｓよりなる群から選択された少なくともいずれかを含み、０．３≦ｘ≦１、０．９≦ｙ≦１．１、１．９≦（ｚ／ｙ）≦２．１である）で表される材料を含む請求項２記載の不揮発性記憶装置。
【請求項４】
前記Ａは、遷移元素を含む請求項３記載の不揮発性記憶装置。
【請求項５】
前記記憶層は、珪窒化コバルト、珪窒化マンガン、珪窒化鉄、窒化ゲルマニウムマンガン、窒化ゲルマニウム鉄、窒化ゲルマニウムコバルト、珪リン化コバルト、珪リン化マンガン、珪リン化鉄、リン化ゲルマニウムマンガン、リン化ゲルマニウム鉄、リン化ゲルマニウムコバルト、珪窒化コバルト亜鉛、珪窒化マンガン亜鉛、及び、珪窒化鉄亜鉛よりなる群から選択された少なくともいずれかを含む請求項２記載の不揮発性記憶装置。
【請求項６】
前記第１導電部及び前記第２導電部の少なくともいずれかは、不純物がドープされた、Ｓｉ、及び、III-Ｖ族化合物半導体の少なくともいずれかを含む請求項２〜５のいずれか１つに記載の不揮発性記憶装置。
【請求項１】
第１導電部と、
第２導電部と、
前記第１導電部と前記第２導電部との間に設けられ、前記第１導電部と前記第２導電部とを介して供給される電流により、抵抗が低い第１状態と前記第１状態よりも抵抗が高い第２状態との間を可逆的に遷移可能で、カルコパイライト構造を有する記憶層と、
を備え、
前記記憶層は、ＡｘＭｙＸｚ（Ａは、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｍｇ、Ａｌ及びＧａよりなる群から選択された少なくともいずれかであり遷移元素を含み、は、Ｓｉ、Ｇｅ、Ａｌ及びＧａよりなる群から選択された少なくともいずれかであり、Ｘは、Ｎ、Ｐ及びＡｓよりなる群から選択された少なくともいずれかを含み、０．３≦ｘ≦１、０．９≦ｙ≦１．１、１．９≦（ｚ／ｙ）≦２．１である）で表される材料を含み、
前記第１導電部及び前記第２導電部の少なくともいずれかは、不純物がドープされた、Ｓｉ、及び、III-Ｖ族化合物半導体の少なくともいずれかを含む不揮発性記憶装置。
【請求項２】
第１導電部と、
第２導電部と、
前記第１導電部と前記第２導電部との間に設けられ、前記第１導電部と前記第２導電部とを介して供給される電流により、抵抗が低い第１状態と前記第１状態よりも抵抗が高い第２状態との間を可逆的に遷移可能で、カルコパイライト構造を有する記憶層と、
を備えた不揮発性記憶装置。
【請求項３】
前記記憶層は、ＡｘＭｙＸｚ（Ａは、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｍｇ、Ａｌ及びＧａよりなる群から選択された少なくともいずれかであり、Ｍは、Ｓｉ、Ｇｅ、Ａｌ及びＧａよりなる群から選択された少なくともいずれかであり、Ｘは、Ｎ、Ｐ及びＡｓよりなる群から選択された少なくともいずれかを含み、０．３≦ｘ≦１、０．９≦ｙ≦１．１、１．９≦（ｚ／ｙ）≦２．１である）で表される材料を含む請求項２記載の不揮発性記憶装置。
【請求項４】
前記Ａは、遷移元素を含む請求項３記載の不揮発性記憶装置。
【請求項５】
前記記憶層は、珪窒化コバルト、珪窒化マンガン、珪窒化鉄、窒化ゲルマニウムマンガン、窒化ゲルマニウム鉄、窒化ゲルマニウムコバルト、珪リン化コバルト、珪リン化マンガン、珪リン化鉄、リン化ゲルマニウムマンガン、リン化ゲルマニウム鉄、リン化ゲルマニウムコバルト、珪窒化コバルト亜鉛、珪窒化マンガン亜鉛、及び、珪窒化鉄亜鉛よりなる群から選択された少なくともいずれかを含む請求項２記載の不揮発性記憶装置。
【請求項６】
前記第１導電部及び前記第２導電部の少なくともいずれかは、不純物がドープされた、Ｓｉ、及び、III-Ｖ族化合物半導体の少なくともいずれかを含む請求項２〜５のいずれか１つに記載の不揮発性記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１３−１１０２７９（Ｐ２０１３−１１０２７９Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１１−２５４２８３（Ｐ２０１１−２５４２８３）
【出願日】平成２３年１１月２１日（２０１１．１１．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年１１月２１日（２０１１．１１．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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