代用ソース／ドレインフィンＦＥＴ加工
【課題】ｆｉｎＦＥＴにおける高集積化可能な、高濃度ソースドレインの形成方法の提供。
【解決手段】ソース領域、ドレイン領域およびソース領域とドレイン領域の間のチャネル領域を有するフィンを形成する。チャネル領域にダイレクトコンタクトする絶縁層と、絶縁層にダイレクトコンタクトする伝導性のゲート物質とを有するゲートスタックを形成する。チャネル領域を残したまま、ソース領域およびドレイン領域をエッチング除去する。ソース領域およびドレイン領域に隣接したチャネル領域の両側にソースエピタキシー領域およびドレインエピタキシー領域を形成する。ソースエピタキシー領域およびドレインエピタキシー領域は、エピタキシャル半導体を成長させながら、その場ドープされる。
【解決手段】ソース領域、ドレイン領域およびソース領域とドレイン領域の間のチャネル領域を有するフィンを形成する。チャネル領域にダイレクトコンタクトする絶縁層と、絶縁層にダイレクトコンタクトする伝導性のゲート物質とを有するゲートスタックを形成する。チャネル領域を残したまま、ソース領域およびドレイン領域をエッチング除去する。ソース領域およびドレイン領域に隣接したチャネル領域の両側にソースエピタキシー領域およびドレインエピタキシー領域を形成する。ソースエピタキシー領域およびドレインエピタキシー領域は、エピタキシャル半導体を成長させながら、その場ドープされる。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔背景〕
１：技術分野
本発明は、一般的にフィン電界効果トランジスタ（ｆｉｎＦＥＴ）および、より具体的には代用ソースおよび代用ドレインを有するｆｉｎＦＥＴに関する。
【０００２】
２：関連技術の説明
ｆｉｎＦＥＴは、従来の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と同じ原理で動作する、非平面の多重ゲートトランジスタである。シリコンのアイランドまたはフィンは、最初にウエハ上にパターン化される。フィンの形成後、パターン化されたゲート物質がフィンに対して垂直になるよう、ゲートスタックは配置され、パターン化される。パターン化されたゲート物質がフィンをオーバーラップする場合、ｆｉｎＦＥＴのためのゲートが形成される。ｆｉｎＦＥＴは、フィンにおける両方の垂直な側壁に１つのゲートを有する。フィンの上部の表面の大きさによって、ｆｉｎＦＥＴはフィンの上部においてゲートを有していてもよい。
【０００３】
例えば、図１は、シリコンオンインシュレーター（ＳＯＩ）ウエハに形成されたｆｉｎＦＥＴ１００を示す。フィン構造１０２は、酸化物層１０８から出て、浅溝分離（ＳＴＩ）１０６より高くなっている。ゲートスタック１０４は、多重ゲートを形成する３つの側にフィン構造１０２を積み重ねる。チャネル領域は、フィン構造１０２上において、ゲートスタック１０４の下の領域によって規定される。ソース領域およびドレイン領域は、フィン構造１０２の反対の端部におけるチャネル領域に隣接している。
【０００４】
図２は、ＳＯＩウエハの酸化物層２０８において形成される従来のＭＯＳＦＥＴ２００を示す。ｆｉｎＦＥＴ１００（図１）に対して、シリコン領域２０２は、ＳＴＩ２０６を有する平面であり、この平面によってゲートスタック２０４をシリコン領域２０２の片面のみに積み重ね、単一のゲートのみを形成させる。
【０００５】
ｆｉｎＦＥＴの多重ゲートは、従来のＭＯＳＦＥＴ以上に多くの改良点がある。例えば、ｆｉｎＦＥＴは、短チャネル効果に対して頑丈であるし、閾値下の振れを改良しながらも高い電流駆動を提供する。
【０００６】
しかしながら、ｆｉｎＦＥＴの非平面の性質は、加工中にいくつかの問題がある。例えば、従来の注入機は、表面にイオンを注入するための照準線を必要とする。ｆｉｎＦＥＴのソースまたはドレインの垂直な側壁にドープするために、ウエハはチルト角度で注入されなければならない。近くのｆｉｎＦＥＴからの遮蔽効果を克服するために、注入物は、多数の角度または方向で行なわれる必要があり、注入機のツールの複雑さ、注入コストおよび処理時間を増加させる。遮蔽効果を最小限にするために十分離れた非平面の構造を十分遠くに置く設計基準が採用されてもよい。しかしながら、構造空間を増加させるための設計基準を使用することは、密度の低い回路となる。チルト角度の注入物に代わる１つのものとしては、プラズマドーピングがある。しかしながら、プラズマドーピングは、ドーピング制御のような不利な点を内包しており、ドーピング濃度を制限する。
【０００７】
〔要約〕
具体的な実施形態において、ｆｉｎＦＥＴは、ソース領域、ドレイン領域およびソース領域とドレイン領域の間のチャネル領域を有するフィンを備えるように形成される。フィンは、半導体ウエハにエッチングされる。ゲートスタックは、チャネル領域にダイレクトコンタクトする絶縁層と、絶縁層にダイレクトコンタクトする伝導性のゲート物質とを有する。ソース領域およびドレイン領域は、フィンにおけるチャネル領域を残した状態でエッチングされる。エピタキシャル半導体は、ソース領域およびドレイン領域に隣接したチャネル領域の両側において成長される。ソースエピタキシー領域およびドレインエピタキシー領域は、エピタキシャル半導体を形成しながら、その場ドープされる（doped in-situ）。ソースエピタキシー領域およびドレインエピタキシー領域は、チャネル領域における電子またはホールの移動性を良くするために、チャネル領域に歪を持たせている。
【０００８】
〔図の説明〕
図１は、ｆｉｎＦＥＴを示す図である。
【０００９】
図２は、ＳＯＩ ＭＯＳＦＥＴを示す図である。
【００１０】
図３は、ｆｉｎＦＥＴを形成するための典型的な処理を示すフローチャートである。
【００１１】
図４（Ａ）は、図３に示される典型的な処理において、加工の初期段階のｆｉｎＦＥＴの典型的な実施形態を示す斜視図である。
【００１２】
図４（Ｂ）は、図４（Ａ）における点線に沿って切られた平面４０２を示す典型的な実施形態の断面図である。
【００１３】
図４（Ｃ）は、図４（Ａ）における点線に沿って切られた平面４０４を示す典型的な実施形態の他の断面図である。
【００１４】
図５（Ａ）〜５（Ｃ），６（Ａ）〜６（Ｃ），７（Ａ）〜７（Ｃ），８（Ａ）〜８（Ｃ），９（Ａ）〜９（Ｃ）および１０（Ａ）〜１０（Ｃ）は、図３において示された典型的な処理において、加工の様々な段階の典型的な実施形態を示す図である。
【００１５】
図１１（Ａ）〜１１（Ｃ）は、ＳＯＩウエハにおけるｆｉｎＦＥＴの典型的な実施形態を示す図である。
【００１６】
図１２（Ａ）〜１２（Ｃ）は、非対称のソース領域およびドレイン領域を有するｆｉｎＦＥＴの典型的な実施形態を示す図である。
【００１７】
図１３（Ａ）〜１３（Ｃ）は、ｆｉｎＦＥＴを加工するための他の典型的な処理の段階を示す図である。
【００１８】
図１４（Ａ）〜１４（Ｃ）は、ｆｉｎＦＥＴを加工するための他の典型的な処理の段階を示す図である。
【００１９】
図１５（Ａ）〜１５（Ｃ）は、ｆｉｎＦＥＴを加工するための他の典型的な処理の段階を示す図である。
【００２０】
図は、例示を目的として、本発明の様々な実施形態を示している。当業者は、ここに例示された構造および方法に代わるものが本発明の原理から離れることなく適応されることは、以下の記載から認識するだろう。
【００２１】
〔詳細な説明〕
次の記載は、当業者が様々な実施形態を行い、使用することを可能にするために提示されている。具体的な装置、技術およびアプリケーションの記述は、単に例として示されている。ここに記載された例についての様々な修正は、当業者にとって明白であり、ここに定義された原理は、様々な実施形態の精神および範囲から離れることなく他の例またはアプリケーションに適応されてもよい。したがって、様々な実施形態は、ここに記載された例に限定されるものではなく、クレームに等しい範囲に一致している。
【００２２】
図３は、ｆｉｎＦＥＴを組み立てるための典型的な処理３００を示す図である。対応する図４（Ａ）〜４（Ｃ），５（Ａ）〜５（Ｃ），６（Ａ）〜６（Ｃ），７（Ａ）〜７（Ｃ），８（Ａ）〜８（Ｃ）および１０（Ａ）〜１０（Ｃ）は、典型的な処理３００（図３）における加工の様々な段階におけるｆｉｎＦＥＴを示す図である。
【００２３】
具体的に、図４（Ａ）〜４（Ｃ）は、半導体ウエハの一部である基板４００を示す図である。典型的な本実施形態において、基板４００は、バルクシリコンウエハの一部である。しかしながら、ＳＯＩウエハのような他のタイプのウエハまたは基板が使用されてもよい。また、シリコン以外の半導体物質としてＧｅ，ＳｉＧｅ，ＳｉＣ，ＧｅＰ，ＧｅＮ，ＩｎＧａＡｓ，ＩｎＳｂ，ＩｎＡｓ，ＧａＳｂおよびＩｎＰを含むものが使用されてもよいが、これらに限定されるものではない。
【００２４】
図３に関して、オペレーション３０２において、フィン構造は、基板上にエッチングされる。図５（Ａ）〜５（Ｃ）は、ウエハのシリコンに直接接続されるフィン構造５００の形成後における基板４００を示す図である。このオペレーションは、フィン構造５００を形成するための標準的な半導体のマスキング技術およびエッチング技術を使用してもよい。
【００２５】
要求されるものではないが、ＳＴＩ領域は、フィン構造５００の形成後に、形成されてもよい。図５（Ａ）〜５（Ｃ）は、ＳＴＩ５０２の形成後における基板４００を示す図である。フィン構造の形成後、ＳＴＩ絶縁物質は、基板上に配置されてもよい。ＳＴＩ５０２の上部５０４がフィン構造５００の上部５０６と略平坦となるまで、化学的機械的研磨（ＣＭＰ）またはエッチバックのような平坦化技術がＳＴＩ絶縁物質を除去するために使用されてもよい。図５（Ａ）〜５（Ｃ）は、ＳＴＩ５０２がフィン構造５００と完全に平坦であることを示すが、実際にはこれらの領域には小さい段差が存在する。小さい段差が存在しているので、それら領域は、略平坦であると考えられる。他の典型的な処理において、ＳＴＩの形成は、その処理の後に行われても良い。例えば、ＳＴＩの形成は、図１４（Ａ）〜１４（Ｃ）および１５（Ａ）〜１５（Ｃ）に関して以下に記述されるように、ソース／ドレイン領域がエッチングされ、満たされた後に、行なわれても良い。
【００２６】
ＳＴＩ領域が形成されている場合、フィン構造の一部を露出するようにエッチバックが使用されてもよい。図６（Ａ）〜６（Ｃ）は、フィン構造５００の上部６００を露出するためのＳＴＩ５０２のエッチバック後における基板４００を示す図である。フィン構造５００の底部６０２は、ＳＴＩ５０２によって覆われる。ある例において、ＳＴＩ絶縁物質は、二酸化ケイ素で構成される。この例において、ウエハのシリコン上における酸化物について選択的なエッチングが、フィン構造５００の著しい量をエッチングすることなく、ＳＴＩ５０２をエッチングするために使用されてもよい。また、フォトレジストマスクまたはフォトレジストハードマスクは、エッチバックの間、フィン構造５００を保護するために使用されてもよい。ＳＴＩ領域を形成する他の典型的な処理において、例えば図１２（Ａ）〜１２（Ｃ）に関して以下に述べられるように、エッチバックは、ソース／ドレイン領域がエッチングされ、満たされた後の処理後に行われてもよい。
【００２７】
図３に関して、オペレーション３０４において、ｆｉｎＦＥＴのゲートは、ゲートスタックが配置され、パターン化されることによって形成される。図７（Ａ）〜７（Ｃ）は、ゲートを形成するために、ゲートスタックが配置され、パターン化された後における基板４００を示す図である。ゲートスタックの配置は、基板４００上のゲート誘電体７００を成長させるか、配置させることで始まる。図７（Ａ）〜７（Ｃ）は、フィン構造５００およびＳＴＩ５０２上に存在するゲート誘電体７００を示す。したがって、図７（Ａ）〜７（Ｃ）の場合において、ゲート誘電体７００は、付着物質、または、ＳＴＩ５０２の絶縁物質と同様のシリコンで形成された物質である。ゲート誘電体７００は、熱酸化物であるならば、ＳＴＩ５０２上におけるゲート誘電体７００の一部は、存在しない。
【００２８】
次に、伝導性のゲート物質７０２が配置される。ある例において、伝導性のゲート物質７０２は、ポリシリコンまたはアモルファスシリコンであり、抵抗を小さくするために注入されてもよく、ゲート仕事関数を定めるために注入されてもよい。金属のような他の伝導性のゲート物質が使用されてもよい。
【００２９】
他の典型的な実施形態において、ゲートスタックは、高誘電率（Ｈｉｇｈ−ｋ）金属ゲート（ＨＫＭＧ）スタックであってもよい。例えば、チタン窒化物のような金属ゲート、高誘電率のゲート誘電体を有する金属ゲート、ハフニウム酸化物（ＨｆＯ２）、ジルコニウム酸化物（ＺｒＯ２）または二酸化チタン（ＴｉＯ２）のような金属ゲートが使用されてもよい。ＨＫＭＧスタックは、ｄｉｅｌｅｃｔｒｉｃ（誘電体）−ｆｉｒｓｔの処理、ｇａｔｅ−ｆｉｒｓｔの処理、ｄｉｅｌｅｃｔｒｉｃ−ｌａｓｔの処理、ｇａｔｅ−ｌａｓｔの処理で形成されてもよい。
【００３０】
例えば、ｄｉｅｌｅｃｔｒｉｃ−ｌａｓｔのＨＫＭＧ処理において、ゲートスタックは、最初に従来の二酸化ケイ素、ライン処理のフロントエンドの間に犠牲スタックとして使用されるポリシリコンスタックとして形成されてもよい。そして、ライン処理のバックエンドに移る前に、この犠牲スタックは、除去され、高誘電率の誘電体および金属ゲートを含むゲートスタックと取替えられてもよい。これは、ｇａｔｅ−ｌａｓｔのＨＫＭＧ処理の例である。
【００３１】
ｇａｔｅ−ｌａｓｔのＨＫＭＧ処理の他の例において、ゲート誘電体は、高誘電率物質（従来の誘電体を備える、または、備えない）で形成されてもよく、ゲート物質用のポリシリコンで形成されてもよい。そして、ライン処理のバックエンドに移る前に、ポリシリコンゲートは、除去され、金属ゲートに取り替えられる。ライン処理のフロントエンドにおいて初期に配置されたゲート誘電体が残る。これは、ｄｉｅｌｅｃｔｒｉｃ−ｆｉｒｓｔのＨＫＭＧ処理の間に形成される。
【００３２】
ｇａｔｅ−ｆｉｒｓｔの処理、ｄｉｅｌｅｃｔｒｉｃ−ｆｉｒｓｔのＨＫＭＧ処理、高誘電率と金属ゲートの両方は、ライン処理のフロントエンドの間に形成される。
【００３３】
ゲートスタックが配置された後、ハードマスク層７０４は、配置され、パターン化される。パターン化されたハードマスクは、伝導性のゲート物質７０２をエッチングするために使用され、選択的にゲート誘電体７００をエッチングするために使用される。残存しているゲートスタック物質は、ゲート７０６を形成する。チャネル７０８は、略ゲート７０６によって覆われているフィン構造５００における領域である。ソースおよびドレイン７１０は、チャネル７０８に隣接するフィン構造５００の一方の端に存在する。記載されている個々の装置において、ソースおよびドレインは、それらが交換可能なように、一緒に記載されている。
【００３４】
他の処理において、ハードマスクは、フォトレジストマスクがゲート７０６をパターン化するために使用される場合、省略されてもよい。ゲート誘電体は、ウエハ全体の上でエッチングされることなく残っていてもよい。例えば、図８（Ａ）〜８（Ｃ）に関して記載されるようなスペーサーエッチングステップにおいて除去されてもよい。
【００３５】
図３に関して、オペレーション３０６において、ソース／ドレイン領域のいくつか、または、全てがフィン構造のゲートが残っている状態において、チャネル領域を残したままエッチングされてもよい。このオペレーションのある例において、スペーサーに加えて、このゲートのハードマスクは、ソース／ドレインのエッチングのためのマスクとして使用されてもよい。図８（Ａ）〜８（Ｃ）は、スペーサー８００の形成およびフィン構造５００を除去するためのソースおよびドレイン７１０（図７（Ａ））のエッチングの後における基板４００を示す図である。スペーサー８００の形成は、基板４００上の絶縁スペーサー物質の配置で始まる。包括的なスペーサーエッチングが、行なわれても良い。ゲート７０６の側壁において物質を絶縁するスペーサーがエッチングから保護される。例えば、エッチングが設定時間またはエンドポイントにおいて完成した後、スペーサー８００は残される。さらに、ハードマスク層７０４およびスペーサー８００は、ソースおよびドレイン７１０（図７（Ａ））をエッチングするためのマスクとして使用されてもよい。ソースおよびドレインのエッチング後に、フィン構造５００のチャネル７０８を残したまま、ソースおよびドレイン７１０からシリコンの殆どまたは全てが除去される。
【００３６】
オペレーション３０６は、スペーサーに関するオペレーションを省略してもよい。オペレーション３０６のこの形態は、ソースおよびドレイン領域をエッチングするために、ハードマスクのみを使用するようにしてもよい。オペレーション３０６の他の例において、フォトレジストマスクがハードマスクの代わりに使用されてもよい。
【００３７】
図３に関して、オペレーション３０８において、オペレーション３０６においてエッチングされたソースおよびドレインの一部は、シリコンで満たされる。図１０（Ａ）〜１０（Ｃ）は、エッチングされたソースおよびドレイン７１０（図７（Ａ））が、シリコン１０００で満たされた後における基板４００を示す図である。これは、例えば、シリコンを配置させるか、エピタキシャルシリコンを成長させることによって行なわれる。チャネル７０８の側壁がソースおよびドレインのエッチングの間に損傷した場合、その側壁は、例えば損傷した側壁を消耗させために側壁を熱で酸化させることによって、選択的に、新たなシリコンを受けるよう備えていてもよい。ソースおよびドレイン７１０（図７）がシリコンであったとしても、他の半導体は、それら領域を満たすように使用される。この場合、チャネル領域およびソース／ドレイン領域は、異なる物質で構成されていてもよい。
【００３８】
図３に関して、オペレーション３０８と同時に行なうオペレーション３１０において、ソースおよびドレインは、シリコンで満たされた状態で、その場ドープされる（doped in-situ）。図１０（Ａ）〜１０（Ｃ）に関して、シリコン１０００を配置するか、成長させながらドープすることによって、チルト角度およびプラズマ注入は、回避されてもよい。さらに、その場ドーピング（in-situ doping）によって、シリコン１０００において一定の高濃度ドーピングを許容するので、ソースおよびドレインの抵抗は、単独での注入に比べて小さくてもよい。ソースおよびドレインの注入物を活性化に関連した熱ステップは、回避されてもよい。
【００３９】
包括的なシリコンの配置または成長が使用される場合、付加的なエッチングステップが非ソースおよび非ドレイン領域からシリコンを除去するために必要である。ＣＭＰまたはエッチバック（マスキングステップを有する、または、有しない）が、非伝導である領域からシリコンを除去する（例えば、ソースおよびドレインを短くするシリコンを除去する）ために使用されてもよい。例えば、図１０（Ａ）〜１０（Ｃ）に示されるように、エッチングされたソースおよびドレイン７１０（図７（Ａ））を満たすために配置されたシリコン１０００は、ゲート７０６の上部が露出され、ソースおよびドレインがともに短くならないように、エッチングバックされる。
【００４０】
図１０（Ａ）〜１０（Ｃ）のシリコン１０００が特別な影で示されているが、シリコン１０００の結晶構造は、装置によって変えても良い。例えば、シリコン１０００がエピタキシャル処理で生成される場合、ソースおよびドレイン領域におけるシリコン１０００の一部は、ＳＴＩ上のシリコン１０００の一部が多結晶である一方、結晶であってもよい。シリコン１０００について、１つの影の使用は、シリコン１０００が一定の結晶構造を有している、または、他の一定の特性を有していることを示すことを意図していない。
【００４１】
また、選択的なエピタキシャル成長は、露出しているシリコンにおいてのみシリコンを成長させるために使用されてもよく（例えば、オペレーション３０６におけるソースおよびドレインの除去後に露出されるウエハおよびフィンのシリコン部分）、他の物質について使用されなくてもよい（例えば、ＳＴＩ絶縁体）。図９（Ａ）〜９（Ｃ）は、エッチングされたソースおよびドレイン７１０（図７（Ａ））を満たすための選択的なシリコン９００の成長後における基板４００を示す。選択的なエピタキシーについて、エッチバックステップは、必要でなくても良い。図９（Ａ）〜９（Ｃ）は、図１０（Ａ）〜１０（Ｃ）と対照的であり、非選択的な成長およびエッチバックステップ後の基板４００を示す。図９（Ａ）〜９（Ｃ）において、ソースおよびドレイン９００の形状は、ソースおよびドレイン領域を再成長させるために選択的にエピタキシーを使用することによって生成される典型的な形状であることを意図しているだけである。ソースおよびドレイン領域の他の形状が、この発明の典型的な実施形態から逸脱することなく生成されてもよい。
【００４２】
熱収支を制御するために、最初に、高温度エピタキシー処理が、高品質シリコンの初期の厚みを成長させるために使用されてもよい。ポリシリコンは、ソースおよびドレインを満たすために低温度で配置されてもよい。ＣＭＰ、エッチバックまたは両方がウエハを平坦化するために使用されてもよい。さらに、エッチバックは、上述したように、非ソースおよび非ドレイン領域からシリコンを除去するために必要とされる。
【００４３】
図９（Ａ）〜９（Ｃ）および図１０（Ａ）〜１０（Ｃ）がエッチングされたソースおよびドレインがシリコンで完全に満たされるが、他の場合において、ソースおよびドレイン領域の一部のみがシリコンで満たされる必要がある。
【００４４】
低抵抗ソースおよびドレインを生成することに加えて、ソースおよびドレイン７１０（図７（Ａ））の置換は、チャネル７０８（図１０（Ａ））に歪を加えてもよい。例えば、ＳｉＧｅまたはＳｉＣ（シリコン基板を使用する場合）が、ソースおよびドレイン領域がエッチング除去されるチャネル７０８（図１０（Ａ））の側面において選択的なエピタキシーで成長されてもよい。Ｓｉ（チャネルを形成する他の半導体物質）と比較してＳｉＧｅまたはＳｉＣの異なる格子定数は、チャネル７０８において半導体を歪め、チャネル７０８における電子またはホールの移動性を増加させる。
【００４５】
第１の典型的なプロセスがいくつかの処理ステップに関して記載されているが、当業者であれば、他の既知の処理ステップが機能的ｆｉｎＦＥＴを製造するために必要とされてもよいと認識する。例えば、閾値調整注入物は、ｎ型またはｐ型のｆｉｎＦＥＴのための閾値電圧を適切に設定するために必要とされる。他の例として、シリコンの配置またはエピタキシャル成長によるソースおよびドレインの再補充は、２度行なわれても良い。ｐ型ｆｉｎＦＥＴはｐ型ソースおよびドレインを必要とし、ｎ型ｆｉｎＦＥＴはｎ型ソースおよびドレインを必要とする。
【００４６】
図１１（Ａ）〜１１（Ｃ）は、基板１１００におけるｆｉｎＦＥＴの他の典型的な実施形態を示す図である。この典型的な実施形態は、ＳＯＩウエハが上述のバルクウエハに代えて基板１１００のために使用されることを除いて、図１０（Ａ）〜１０（Ｃ）において記載されている典型的な実施形態に類似している。また、この典型的な実施形態に使用される処理は、ＳＴＩ領域の形成を含まない。図１１（Ａ）〜１１（Ｃ）におけるソースおよびドレイン１１０２の形状は、ソースおよびドレイン領域を再成長させるために選択的にエピタキシーを使用することによって、生成される典型的な形状であることを意図しているのみである。ソースおよびドレイン領域の他の形状が発明の実施形態から逸脱することなく生成されてもよい。
【００４７】
図１２（Ａ）〜１２（Ｃ）は、異なる物質の特性を有する非対称のソース１２００およびドレイン１２０２を有するｆｉｎＦＥＴの他の典型的な実施形態を示す図である。例えば、ソース１２００およびドレイン１２０２は、異なる物質で構成されてもよい。他の例として、２つの領域についてのドーピングは、異なっていてもよい。また、他の例において、２つの領域の歪みは、異なっていてもよい。この典型的な実施形態は、ソース１２００とドレイン１２０２が別々に成長される必要がある。図１２（Ａ）〜１２（Ｃ）におけるソース１２００およびドレイン１２０２の形状は、ソースおよびドレイン領域を再成長させるために選択的にエピタキシーを使用することによって生成される典型的な形状であることを意図しているだけである。ソースおよびドレイン領域の他の形状は、発明の実施形態から逸脱することなく、生成されてもよい。
【００４８】
図１３（Ａ）〜１３（Ｃ）は、他の典型的な処理の段階を示す図である。この典型的な処理は、図５（Ａ）〜５（Ｃ）に関して上述したＳＴＩエッチバックステップが処理において後に行なわれることを除いて、典型的な処理３００（図３）に類似している。図１３（Ａ）〜１３（Ｃ）は、フィン構造１３０６の形成、ＳＴＩ１３０４（図５（Ａ）〜５（Ｃ）に関して記載される）の配置、ソースドレイン１３０２（オペレーション３０６，３０８，３１０に記載される）のエッチングおよび補充の後における基板１３００を示す。しかしながら、ＳＴＩ１３０４のエッチバックに記載されている）は、まだ生じていない。ＳＴＩエッチバックステップ（図５（Ａ）〜５（Ｃ））は、ゲート形成（オペレーション３０４）に優先して、いくつかのポイントで生じる。基板１３００は、ＳＯＩウエハとして示される。しかしながら、この処理は、バルクウエハ上で同様に使用され得る。
【００４９】
図１４（Ａ）〜１４（Ｃ）は、ｆｉｎＦＥＴの加工のための他の典型的な処理の段階を示す図である。この典型的な処理は、ソースおよびドレインのエッチングおよび補充がフィン構造の形成に優先して行なわれることを除いて、典型的な処理３００（図３）に類似する。この処理において、標準的なフォトレジストマスクが、補充に優先してソースおよびドレイン１４０２をエッチング除去するために使用されてもよい。さらに、ソースおよびドレイン１４０２を形成するシリコンのみがエッチングされ、補充されてもよい。領域１４０４は、エッチングされないままであり、基板１４００の原型の上部表面である。この典型的な処理における後の段階によって、オペレーション３０２に関して、上述のフィン構造を形成する。基板１４００は、ＳＯＩウエハとして示される。しかしながら、この処理は、バルクウエハと共に使用される。
【００５０】
図１５（Ａ）〜１５（Ｃ）は、ｆｉｎＦＥＴの加工のための他の典型的な処理の段階を示す図である。この典型的な処理は、ソースおよびドレイン１５０２がエッチングされ、補充されることに加え、ソースおよびドレイン１５０２の周囲の領域１５０４がエッチングされ、補充されることを除いて、図１４（Ａ）〜１４（Ｃ）に関して上述のような典型的な処理に類似している。領域１５０６は、基板１５００の原型の上部表面に残る。この典型的な処理における後の段階は、オペレーション３０２に関して上述のようにフィン構造を形成する。基板１５００は、ＳＯＩウエハとして示される。しかしながら、この処理は、バルクウエハと共に使用されてもよい。
【００５１】
図１５（Ａ）〜１５（Ｃ）のソースおよびドレイン１０５２周囲におけるソースおよびドレイン１５０２および領域１５０４は、ある特別な影で示されているが、これら領域の結晶構造は、装置によって変えてもよい。本発明の特別な実施形態の先の記述は、例示および図の目的で提示されている。それらは、本発明を、開示の具体的な形状に徹底的に、または、限定的にするものではなく、多くの修正および変更が上述の教示を参照すれば可能であることが理解されるべきである。例えば、エピタキシーがこれらの領域においてシリコンを再補充するために使用される場合、領域１５０６に隣接するシリコンは、領域１５０６から離れているシリコンが多結晶である一方、結晶であってもよい。１つの陰の使用は、これら領域が一定の結晶構造を有するか、他の一定の特性を有していることを意味することを意図していない。
【００５２】
本発明の特別な実施形態における先の記述は、例示および図の目的で提示されている。それらは、本発明を、開示の具体的な形状に徹底的に、または、限定的にするものではなく、多くの修正および変更が上述の教示を参照すれば可能であることが理解されるべきである。
【図面の簡単な説明】
【００５３】
【図１】ｆｉｎＦＥＴを示す図である。
【図２】ＳＯＩ ＭＯＳＦＥＴを示す図である。
【図３】ｆｉｎＦＥＴを形成するための典型的な処理を示すフローチャートである。
【図４】図３に示される典型的な処理において、加工の初期段階のｆｉｎＦＥＴの典型的な実施形態を示す斜視図である。
【図５】図３において示された典型的な処理において、加工の様々な段階の典型的な実施形態を示す図である。
【図６】図３において示された典型的な処理において、加工の様々な段階の典型的な実施形態を示す図である。
【図７】図３において示された典型的な処理において、加工の様々な段階の典型的な実施形態を示す図である。
【図８】図３において示された典型的な処理において、加工の様々な段階の典型的な実施形態を示す図である。
【図９】図３において示された典型的な処理において、加工の様々な段階の典型的な実施形態を示す図である。
【図１０】図３において示された典型的な処理において、加工の様々な段階の典型的な実施形態を示す図である。
【図１１】ＳＯＩウエハにおけるｆｉｎＦＥＴの典型的な実施形態を示す図である。
【図１２】非対称のソース領域およびドレイン領域を有するｆｉｎＦＥＴの典型的な実施形態を示す図である。
【図１３】ｆｉｎＦＥＴを加工するための他の典型的な処理の段階を示す図である。
【図１４】ｆｉｎＦＥＴを加工するための他の典型的な処理の段階を示す図である。
【図１５】ｆｉｎＦＥＴを加工するための他の典型的な処理の段階を示す図である。
【発明の詳細な説明】
【０００１】
〔背景〕
１：技術分野
本発明は、一般的にフィン電界効果トランジスタ（ｆｉｎＦＥＴ）および、より具体的には代用ソースおよび代用ドレインを有するｆｉｎＦＥＴに関する。
【０００２】
２：関連技術の説明
ｆｉｎＦＥＴは、従来の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と同じ原理で動作する、非平面の多重ゲートトランジスタである。シリコンのアイランドまたはフィンは、最初にウエハ上にパターン化される。フィンの形成後、パターン化されたゲート物質がフィンに対して垂直になるよう、ゲートスタックは配置され、パターン化される。パターン化されたゲート物質がフィンをオーバーラップする場合、ｆｉｎＦＥＴのためのゲートが形成される。ｆｉｎＦＥＴは、フィンにおける両方の垂直な側壁に１つのゲートを有する。フィンの上部の表面の大きさによって、ｆｉｎＦＥＴはフィンの上部においてゲートを有していてもよい。
【０００３】
例えば、図１は、シリコンオンインシュレーター（ＳＯＩ）ウエハに形成されたｆｉｎＦＥＴ１００を示す。フィン構造１０２は、酸化物層１０８から出て、浅溝分離（ＳＴＩ）１０６より高くなっている。ゲートスタック１０４は、多重ゲートを形成する３つの側にフィン構造１０２を積み重ねる。チャネル領域は、フィン構造１０２上において、ゲートスタック１０４の下の領域によって規定される。ソース領域およびドレイン領域は、フィン構造１０２の反対の端部におけるチャネル領域に隣接している。
【０００４】
図２は、ＳＯＩウエハの酸化物層２０８において形成される従来のＭＯＳＦＥＴ２００を示す。ｆｉｎＦＥＴ１００（図１）に対して、シリコン領域２０２は、ＳＴＩ２０６を有する平面であり、この平面によってゲートスタック２０４をシリコン領域２０２の片面のみに積み重ね、単一のゲートのみを形成させる。
【０００５】
ｆｉｎＦＥＴの多重ゲートは、従来のＭＯＳＦＥＴ以上に多くの改良点がある。例えば、ｆｉｎＦＥＴは、短チャネル効果に対して頑丈であるし、閾値下の振れを改良しながらも高い電流駆動を提供する。
【０００６】
しかしながら、ｆｉｎＦＥＴの非平面の性質は、加工中にいくつかの問題がある。例えば、従来の注入機は、表面にイオンを注入するための照準線を必要とする。ｆｉｎＦＥＴのソースまたはドレインの垂直な側壁にドープするために、ウエハはチルト角度で注入されなければならない。近くのｆｉｎＦＥＴからの遮蔽効果を克服するために、注入物は、多数の角度または方向で行なわれる必要があり、注入機のツールの複雑さ、注入コストおよび処理時間を増加させる。遮蔽効果を最小限にするために十分離れた非平面の構造を十分遠くに置く設計基準が採用されてもよい。しかしながら、構造空間を増加させるための設計基準を使用することは、密度の低い回路となる。チルト角度の注入物に代わる１つのものとしては、プラズマドーピングがある。しかしながら、プラズマドーピングは、ドーピング制御のような不利な点を内包しており、ドーピング濃度を制限する。
【０００７】
〔要約〕
具体的な実施形態において、ｆｉｎＦＥＴは、ソース領域、ドレイン領域およびソース領域とドレイン領域の間のチャネル領域を有するフィンを備えるように形成される。フィンは、半導体ウエハにエッチングされる。ゲートスタックは、チャネル領域にダイレクトコンタクトする絶縁層と、絶縁層にダイレクトコンタクトする伝導性のゲート物質とを有する。ソース領域およびドレイン領域は、フィンにおけるチャネル領域を残した状態でエッチングされる。エピタキシャル半導体は、ソース領域およびドレイン領域に隣接したチャネル領域の両側において成長される。ソースエピタキシー領域およびドレインエピタキシー領域は、エピタキシャル半導体を形成しながら、その場ドープされる（doped in-situ）。ソースエピタキシー領域およびドレインエピタキシー領域は、チャネル領域における電子またはホールの移動性を良くするために、チャネル領域に歪を持たせている。
【０００８】
〔図の説明〕
図１は、ｆｉｎＦＥＴを示す図である。
【０００９】
図２は、ＳＯＩ ＭＯＳＦＥＴを示す図である。
【００１０】
図３は、ｆｉｎＦＥＴを形成するための典型的な処理を示すフローチャートである。
【００１１】
図４（Ａ）は、図３に示される典型的な処理において、加工の初期段階のｆｉｎＦＥＴの典型的な実施形態を示す斜視図である。
【００１２】
図４（Ｂ）は、図４（Ａ）における点線に沿って切られた平面４０２を示す典型的な実施形態の断面図である。
【００１３】
図４（Ｃ）は、図４（Ａ）における点線に沿って切られた平面４０４を示す典型的な実施形態の他の断面図である。
【００１４】
図５（Ａ）〜５（Ｃ），６（Ａ）〜６（Ｃ），７（Ａ）〜７（Ｃ），８（Ａ）〜８（Ｃ），９（Ａ）〜９（Ｃ）および１０（Ａ）〜１０（Ｃ）は、図３において示された典型的な処理において、加工の様々な段階の典型的な実施形態を示す図である。
【００１５】
図１１（Ａ）〜１１（Ｃ）は、ＳＯＩウエハにおけるｆｉｎＦＥＴの典型的な実施形態を示す図である。
【００１６】
図１２（Ａ）〜１２（Ｃ）は、非対称のソース領域およびドレイン領域を有するｆｉｎＦＥＴの典型的な実施形態を示す図である。
【００１７】
図１３（Ａ）〜１３（Ｃ）は、ｆｉｎＦＥＴを加工するための他の典型的な処理の段階を示す図である。
【００１８】
図１４（Ａ）〜１４（Ｃ）は、ｆｉｎＦＥＴを加工するための他の典型的な処理の段階を示す図である。
【００１９】
図１５（Ａ）〜１５（Ｃ）は、ｆｉｎＦＥＴを加工するための他の典型的な処理の段階を示す図である。
【００２０】
図は、例示を目的として、本発明の様々な実施形態を示している。当業者は、ここに例示された構造および方法に代わるものが本発明の原理から離れることなく適応されることは、以下の記載から認識するだろう。
【００２１】
〔詳細な説明〕
次の記載は、当業者が様々な実施形態を行い、使用することを可能にするために提示されている。具体的な装置、技術およびアプリケーションの記述は、単に例として示されている。ここに記載された例についての様々な修正は、当業者にとって明白であり、ここに定義された原理は、様々な実施形態の精神および範囲から離れることなく他の例またはアプリケーションに適応されてもよい。したがって、様々な実施形態は、ここに記載された例に限定されるものではなく、クレームに等しい範囲に一致している。
【００２２】
図３は、ｆｉｎＦＥＴを組み立てるための典型的な処理３００を示す図である。対応する図４（Ａ）〜４（Ｃ），５（Ａ）〜５（Ｃ），６（Ａ）〜６（Ｃ），７（Ａ）〜７（Ｃ），８（Ａ）〜８（Ｃ）および１０（Ａ）〜１０（Ｃ）は、典型的な処理３００（図３）における加工の様々な段階におけるｆｉｎＦＥＴを示す図である。
【００２３】
具体的に、図４（Ａ）〜４（Ｃ）は、半導体ウエハの一部である基板４００を示す図である。典型的な本実施形態において、基板４００は、バルクシリコンウエハの一部である。しかしながら、ＳＯＩウエハのような他のタイプのウエハまたは基板が使用されてもよい。また、シリコン以外の半導体物質としてＧｅ，ＳｉＧｅ，ＳｉＣ，ＧｅＰ，ＧｅＮ，ＩｎＧａＡｓ，ＩｎＳｂ，ＩｎＡｓ，ＧａＳｂおよびＩｎＰを含むものが使用されてもよいが、これらに限定されるものではない。
【００２４】
図３に関して、オペレーション３０２において、フィン構造は、基板上にエッチングされる。図５（Ａ）〜５（Ｃ）は、ウエハのシリコンに直接接続されるフィン構造５００の形成後における基板４００を示す図である。このオペレーションは、フィン構造５００を形成するための標準的な半導体のマスキング技術およびエッチング技術を使用してもよい。
【００２５】
要求されるものではないが、ＳＴＩ領域は、フィン構造５００の形成後に、形成されてもよい。図５（Ａ）〜５（Ｃ）は、ＳＴＩ５０２の形成後における基板４００を示す図である。フィン構造の形成後、ＳＴＩ絶縁物質は、基板上に配置されてもよい。ＳＴＩ５０２の上部５０４がフィン構造５００の上部５０６と略平坦となるまで、化学的機械的研磨（ＣＭＰ）またはエッチバックのような平坦化技術がＳＴＩ絶縁物質を除去するために使用されてもよい。図５（Ａ）〜５（Ｃ）は、ＳＴＩ５０２がフィン構造５００と完全に平坦であることを示すが、実際にはこれらの領域には小さい段差が存在する。小さい段差が存在しているので、それら領域は、略平坦であると考えられる。他の典型的な処理において、ＳＴＩの形成は、その処理の後に行われても良い。例えば、ＳＴＩの形成は、図１４（Ａ）〜１４（Ｃ）および１５（Ａ）〜１５（Ｃ）に関して以下に記述されるように、ソース／ドレイン領域がエッチングされ、満たされた後に、行なわれても良い。
【００２６】
ＳＴＩ領域が形成されている場合、フィン構造の一部を露出するようにエッチバックが使用されてもよい。図６（Ａ）〜６（Ｃ）は、フィン構造５００の上部６００を露出するためのＳＴＩ５０２のエッチバック後における基板４００を示す図である。フィン構造５００の底部６０２は、ＳＴＩ５０２によって覆われる。ある例において、ＳＴＩ絶縁物質は、二酸化ケイ素で構成される。この例において、ウエハのシリコン上における酸化物について選択的なエッチングが、フィン構造５００の著しい量をエッチングすることなく、ＳＴＩ５０２をエッチングするために使用されてもよい。また、フォトレジストマスクまたはフォトレジストハードマスクは、エッチバックの間、フィン構造５００を保護するために使用されてもよい。ＳＴＩ領域を形成する他の典型的な処理において、例えば図１２（Ａ）〜１２（Ｃ）に関して以下に述べられるように、エッチバックは、ソース／ドレイン領域がエッチングされ、満たされた後の処理後に行われてもよい。
【００２７】
図３に関して、オペレーション３０４において、ｆｉｎＦＥＴのゲートは、ゲートスタックが配置され、パターン化されることによって形成される。図７（Ａ）〜７（Ｃ）は、ゲートを形成するために、ゲートスタックが配置され、パターン化された後における基板４００を示す図である。ゲートスタックの配置は、基板４００上のゲート誘電体７００を成長させるか、配置させることで始まる。図７（Ａ）〜７（Ｃ）は、フィン構造５００およびＳＴＩ５０２上に存在するゲート誘電体７００を示す。したがって、図７（Ａ）〜７（Ｃ）の場合において、ゲート誘電体７００は、付着物質、または、ＳＴＩ５０２の絶縁物質と同様のシリコンで形成された物質である。ゲート誘電体７００は、熱酸化物であるならば、ＳＴＩ５０２上におけるゲート誘電体７００の一部は、存在しない。
【００２８】
次に、伝導性のゲート物質７０２が配置される。ある例において、伝導性のゲート物質７０２は、ポリシリコンまたはアモルファスシリコンであり、抵抗を小さくするために注入されてもよく、ゲート仕事関数を定めるために注入されてもよい。金属のような他の伝導性のゲート物質が使用されてもよい。
【００２９】
他の典型的な実施形態において、ゲートスタックは、高誘電率（Ｈｉｇｈ−ｋ）金属ゲート（ＨＫＭＧ）スタックであってもよい。例えば、チタン窒化物のような金属ゲート、高誘電率のゲート誘電体を有する金属ゲート、ハフニウム酸化物（ＨｆＯ２）、ジルコニウム酸化物（ＺｒＯ２）または二酸化チタン（ＴｉＯ２）のような金属ゲートが使用されてもよい。ＨＫＭＧスタックは、ｄｉｅｌｅｃｔｒｉｃ（誘電体）−ｆｉｒｓｔの処理、ｇａｔｅ−ｆｉｒｓｔの処理、ｄｉｅｌｅｃｔｒｉｃ−ｌａｓｔの処理、ｇａｔｅ−ｌａｓｔの処理で形成されてもよい。
【００３０】
例えば、ｄｉｅｌｅｃｔｒｉｃ−ｌａｓｔのＨＫＭＧ処理において、ゲートスタックは、最初に従来の二酸化ケイ素、ライン処理のフロントエンドの間に犠牲スタックとして使用されるポリシリコンスタックとして形成されてもよい。そして、ライン処理のバックエンドに移る前に、この犠牲スタックは、除去され、高誘電率の誘電体および金属ゲートを含むゲートスタックと取替えられてもよい。これは、ｇａｔｅ−ｌａｓｔのＨＫＭＧ処理の例である。
【００３１】
ｇａｔｅ−ｌａｓｔのＨＫＭＧ処理の他の例において、ゲート誘電体は、高誘電率物質（従来の誘電体を備える、または、備えない）で形成されてもよく、ゲート物質用のポリシリコンで形成されてもよい。そして、ライン処理のバックエンドに移る前に、ポリシリコンゲートは、除去され、金属ゲートに取り替えられる。ライン処理のフロントエンドにおいて初期に配置されたゲート誘電体が残る。これは、ｄｉｅｌｅｃｔｒｉｃ−ｆｉｒｓｔのＨＫＭＧ処理の間に形成される。
【００３２】
ｇａｔｅ−ｆｉｒｓｔの処理、ｄｉｅｌｅｃｔｒｉｃ−ｆｉｒｓｔのＨＫＭＧ処理、高誘電率と金属ゲートの両方は、ライン処理のフロントエンドの間に形成される。
【００３３】
ゲートスタックが配置された後、ハードマスク層７０４は、配置され、パターン化される。パターン化されたハードマスクは、伝導性のゲート物質７０２をエッチングするために使用され、選択的にゲート誘電体７００をエッチングするために使用される。残存しているゲートスタック物質は、ゲート７０６を形成する。チャネル７０８は、略ゲート７０６によって覆われているフィン構造５００における領域である。ソースおよびドレイン７１０は、チャネル７０８に隣接するフィン構造５００の一方の端に存在する。記載されている個々の装置において、ソースおよびドレインは、それらが交換可能なように、一緒に記載されている。
【００３４】
他の処理において、ハードマスクは、フォトレジストマスクがゲート７０６をパターン化するために使用される場合、省略されてもよい。ゲート誘電体は、ウエハ全体の上でエッチングされることなく残っていてもよい。例えば、図８（Ａ）〜８（Ｃ）に関して記載されるようなスペーサーエッチングステップにおいて除去されてもよい。
【００３５】
図３に関して、オペレーション３０６において、ソース／ドレイン領域のいくつか、または、全てがフィン構造のゲートが残っている状態において、チャネル領域を残したままエッチングされてもよい。このオペレーションのある例において、スペーサーに加えて、このゲートのハードマスクは、ソース／ドレインのエッチングのためのマスクとして使用されてもよい。図８（Ａ）〜８（Ｃ）は、スペーサー８００の形成およびフィン構造５００を除去するためのソースおよびドレイン７１０（図７（Ａ））のエッチングの後における基板４００を示す図である。スペーサー８００の形成は、基板４００上の絶縁スペーサー物質の配置で始まる。包括的なスペーサーエッチングが、行なわれても良い。ゲート７０６の側壁において物質を絶縁するスペーサーがエッチングから保護される。例えば、エッチングが設定時間またはエンドポイントにおいて完成した後、スペーサー８００は残される。さらに、ハードマスク層７０４およびスペーサー８００は、ソースおよびドレイン７１０（図７（Ａ））をエッチングするためのマスクとして使用されてもよい。ソースおよびドレインのエッチング後に、フィン構造５００のチャネル７０８を残したまま、ソースおよびドレイン７１０からシリコンの殆どまたは全てが除去される。
【００３６】
オペレーション３０６は、スペーサーに関するオペレーションを省略してもよい。オペレーション３０６のこの形態は、ソースおよびドレイン領域をエッチングするために、ハードマスクのみを使用するようにしてもよい。オペレーション３０６の他の例において、フォトレジストマスクがハードマスクの代わりに使用されてもよい。
【００３７】
図３に関して、オペレーション３０８において、オペレーション３０６においてエッチングされたソースおよびドレインの一部は、シリコンで満たされる。図１０（Ａ）〜１０（Ｃ）は、エッチングされたソースおよびドレイン７１０（図７（Ａ））が、シリコン１０００で満たされた後における基板４００を示す図である。これは、例えば、シリコンを配置させるか、エピタキシャルシリコンを成長させることによって行なわれる。チャネル７０８の側壁がソースおよびドレインのエッチングの間に損傷した場合、その側壁は、例えば損傷した側壁を消耗させために側壁を熱で酸化させることによって、選択的に、新たなシリコンを受けるよう備えていてもよい。ソースおよびドレイン７１０（図７）がシリコンであったとしても、他の半導体は、それら領域を満たすように使用される。この場合、チャネル領域およびソース／ドレイン領域は、異なる物質で構成されていてもよい。
【００３８】
図３に関して、オペレーション３０８と同時に行なうオペレーション３１０において、ソースおよびドレインは、シリコンで満たされた状態で、その場ドープされる（doped in-situ）。図１０（Ａ）〜１０（Ｃ）に関して、シリコン１０００を配置するか、成長させながらドープすることによって、チルト角度およびプラズマ注入は、回避されてもよい。さらに、その場ドーピング（in-situ doping）によって、シリコン１０００において一定の高濃度ドーピングを許容するので、ソースおよびドレインの抵抗は、単独での注入に比べて小さくてもよい。ソースおよびドレインの注入物を活性化に関連した熱ステップは、回避されてもよい。
【００３９】
包括的なシリコンの配置または成長が使用される場合、付加的なエッチングステップが非ソースおよび非ドレイン領域からシリコンを除去するために必要である。ＣＭＰまたはエッチバック（マスキングステップを有する、または、有しない）が、非伝導である領域からシリコンを除去する（例えば、ソースおよびドレインを短くするシリコンを除去する）ために使用されてもよい。例えば、図１０（Ａ）〜１０（Ｃ）に示されるように、エッチングされたソースおよびドレイン７１０（図７（Ａ））を満たすために配置されたシリコン１０００は、ゲート７０６の上部が露出され、ソースおよびドレインがともに短くならないように、エッチングバックされる。
【００４０】
図１０（Ａ）〜１０（Ｃ）のシリコン１０００が特別な影で示されているが、シリコン１０００の結晶構造は、装置によって変えても良い。例えば、シリコン１０００がエピタキシャル処理で生成される場合、ソースおよびドレイン領域におけるシリコン１０００の一部は、ＳＴＩ上のシリコン１０００の一部が多結晶である一方、結晶であってもよい。シリコン１０００について、１つの影の使用は、シリコン１０００が一定の結晶構造を有している、または、他の一定の特性を有していることを示すことを意図していない。
【００４１】
また、選択的なエピタキシャル成長は、露出しているシリコンにおいてのみシリコンを成長させるために使用されてもよく（例えば、オペレーション３０６におけるソースおよびドレインの除去後に露出されるウエハおよびフィンのシリコン部分）、他の物質について使用されなくてもよい（例えば、ＳＴＩ絶縁体）。図９（Ａ）〜９（Ｃ）は、エッチングされたソースおよびドレイン７１０（図７（Ａ））を満たすための選択的なシリコン９００の成長後における基板４００を示す。選択的なエピタキシーについて、エッチバックステップは、必要でなくても良い。図９（Ａ）〜９（Ｃ）は、図１０（Ａ）〜１０（Ｃ）と対照的であり、非選択的な成長およびエッチバックステップ後の基板４００を示す。図９（Ａ）〜９（Ｃ）において、ソースおよびドレイン９００の形状は、ソースおよびドレイン領域を再成長させるために選択的にエピタキシーを使用することによって生成される典型的な形状であることを意図しているだけである。ソースおよびドレイン領域の他の形状が、この発明の典型的な実施形態から逸脱することなく生成されてもよい。
【００４２】
熱収支を制御するために、最初に、高温度エピタキシー処理が、高品質シリコンの初期の厚みを成長させるために使用されてもよい。ポリシリコンは、ソースおよびドレインを満たすために低温度で配置されてもよい。ＣＭＰ、エッチバックまたは両方がウエハを平坦化するために使用されてもよい。さらに、エッチバックは、上述したように、非ソースおよび非ドレイン領域からシリコンを除去するために必要とされる。
【００４３】
図９（Ａ）〜９（Ｃ）および図１０（Ａ）〜１０（Ｃ）がエッチングされたソースおよびドレインがシリコンで完全に満たされるが、他の場合において、ソースおよびドレイン領域の一部のみがシリコンで満たされる必要がある。
【００４４】
低抵抗ソースおよびドレインを生成することに加えて、ソースおよびドレイン７１０（図７（Ａ））の置換は、チャネル７０８（図１０（Ａ））に歪を加えてもよい。例えば、ＳｉＧｅまたはＳｉＣ（シリコン基板を使用する場合）が、ソースおよびドレイン領域がエッチング除去されるチャネル７０８（図１０（Ａ））の側面において選択的なエピタキシーで成長されてもよい。Ｓｉ（チャネルを形成する他の半導体物質）と比較してＳｉＧｅまたはＳｉＣの異なる格子定数は、チャネル７０８において半導体を歪め、チャネル７０８における電子またはホールの移動性を増加させる。
【００４５】
第１の典型的なプロセスがいくつかの処理ステップに関して記載されているが、当業者であれば、他の既知の処理ステップが機能的ｆｉｎＦＥＴを製造するために必要とされてもよいと認識する。例えば、閾値調整注入物は、ｎ型またはｐ型のｆｉｎＦＥＴのための閾値電圧を適切に設定するために必要とされる。他の例として、シリコンの配置またはエピタキシャル成長によるソースおよびドレインの再補充は、２度行なわれても良い。ｐ型ｆｉｎＦＥＴはｐ型ソースおよびドレインを必要とし、ｎ型ｆｉｎＦＥＴはｎ型ソースおよびドレインを必要とする。
【００４６】
図１１（Ａ）〜１１（Ｃ）は、基板１１００におけるｆｉｎＦＥＴの他の典型的な実施形態を示す図である。この典型的な実施形態は、ＳＯＩウエハが上述のバルクウエハに代えて基板１１００のために使用されることを除いて、図１０（Ａ）〜１０（Ｃ）において記載されている典型的な実施形態に類似している。また、この典型的な実施形態に使用される処理は、ＳＴＩ領域の形成を含まない。図１１（Ａ）〜１１（Ｃ）におけるソースおよびドレイン１１０２の形状は、ソースおよびドレイン領域を再成長させるために選択的にエピタキシーを使用することによって、生成される典型的な形状であることを意図しているのみである。ソースおよびドレイン領域の他の形状が発明の実施形態から逸脱することなく生成されてもよい。
【００４７】
図１２（Ａ）〜１２（Ｃ）は、異なる物質の特性を有する非対称のソース１２００およびドレイン１２０２を有するｆｉｎＦＥＴの他の典型的な実施形態を示す図である。例えば、ソース１２００およびドレイン１２０２は、異なる物質で構成されてもよい。他の例として、２つの領域についてのドーピングは、異なっていてもよい。また、他の例において、２つの領域の歪みは、異なっていてもよい。この典型的な実施形態は、ソース１２００とドレイン１２０２が別々に成長される必要がある。図１２（Ａ）〜１２（Ｃ）におけるソース１２００およびドレイン１２０２の形状は、ソースおよびドレイン領域を再成長させるために選択的にエピタキシーを使用することによって生成される典型的な形状であることを意図しているだけである。ソースおよびドレイン領域の他の形状は、発明の実施形態から逸脱することなく、生成されてもよい。
【００４８】
図１３（Ａ）〜１３（Ｃ）は、他の典型的な処理の段階を示す図である。この典型的な処理は、図５（Ａ）〜５（Ｃ）に関して上述したＳＴＩエッチバックステップが処理において後に行なわれることを除いて、典型的な処理３００（図３）に類似している。図１３（Ａ）〜１３（Ｃ）は、フィン構造１３０６の形成、ＳＴＩ１３０４（図５（Ａ）〜５（Ｃ）に関して記載される）の配置、ソースドレイン１３０２（オペレーション３０６，３０８，３１０に記載される）のエッチングおよび補充の後における基板１３００を示す。しかしながら、ＳＴＩ１３０４のエッチバックに記載されている）は、まだ生じていない。ＳＴＩエッチバックステップ（図５（Ａ）〜５（Ｃ））は、ゲート形成（オペレーション３０４）に優先して、いくつかのポイントで生じる。基板１３００は、ＳＯＩウエハとして示される。しかしながら、この処理は、バルクウエハ上で同様に使用され得る。
【００４９】
図１４（Ａ）〜１４（Ｃ）は、ｆｉｎＦＥＴの加工のための他の典型的な処理の段階を示す図である。この典型的な処理は、ソースおよびドレインのエッチングおよび補充がフィン構造の形成に優先して行なわれることを除いて、典型的な処理３００（図３）に類似する。この処理において、標準的なフォトレジストマスクが、補充に優先してソースおよびドレイン１４０２をエッチング除去するために使用されてもよい。さらに、ソースおよびドレイン１４０２を形成するシリコンのみがエッチングされ、補充されてもよい。領域１４０４は、エッチングされないままであり、基板１４００の原型の上部表面である。この典型的な処理における後の段階によって、オペレーション３０２に関して、上述のフィン構造を形成する。基板１４００は、ＳＯＩウエハとして示される。しかしながら、この処理は、バルクウエハと共に使用される。
【００５０】
図１５（Ａ）〜１５（Ｃ）は、ｆｉｎＦＥＴの加工のための他の典型的な処理の段階を示す図である。この典型的な処理は、ソースおよびドレイン１５０２がエッチングされ、補充されることに加え、ソースおよびドレイン１５０２の周囲の領域１５０４がエッチングされ、補充されることを除いて、図１４（Ａ）〜１４（Ｃ）に関して上述のような典型的な処理に類似している。領域１５０６は、基板１５００の原型の上部表面に残る。この典型的な処理における後の段階は、オペレーション３０２に関して上述のようにフィン構造を形成する。基板１５００は、ＳＯＩウエハとして示される。しかしながら、この処理は、バルクウエハと共に使用されてもよい。
【００５１】
図１５（Ａ）〜１５（Ｃ）のソースおよびドレイン１０５２周囲におけるソースおよびドレイン１５０２および領域１５０４は、ある特別な影で示されているが、これら領域の結晶構造は、装置によって変えてもよい。本発明の特別な実施形態の先の記述は、例示および図の目的で提示されている。それらは、本発明を、開示の具体的な形状に徹底的に、または、限定的にするものではなく、多くの修正および変更が上述の教示を参照すれば可能であることが理解されるべきである。例えば、エピタキシーがこれらの領域においてシリコンを再補充するために使用される場合、領域１５０６に隣接するシリコンは、領域１５０６から離れているシリコンが多結晶である一方、結晶であってもよい。１つの陰の使用は、これら領域が一定の結晶構造を有するか、他の一定の特性を有していることを意味することを意図していない。
【００５２】
本発明の特別な実施形態における先の記述は、例示および図の目的で提示されている。それらは、本発明を、開示の具体的な形状に徹底的に、または、限定的にするものではなく、多くの修正および変更が上述の教示を参照すれば可能であることが理解されるべきである。
【図面の簡単な説明】
【００５３】
【図１】ｆｉｎＦＥＴを示す図である。
【図２】ＳＯＩ ＭＯＳＦＥＴを示す図である。
【図３】ｆｉｎＦＥＴを形成するための典型的な処理を示すフローチャートである。
【図４】図３に示される典型的な処理において、加工の初期段階のｆｉｎＦＥＴの典型的な実施形態を示す斜視図である。
【図５】図３において示された典型的な処理において、加工の様々な段階の典型的な実施形態を示す図である。
【図６】図３において示された典型的な処理において、加工の様々な段階の典型的な実施形態を示す図である。
【図７】図３において示された典型的な処理において、加工の様々な段階の典型的な実施形態を示す図である。
【図８】図３において示された典型的な処理において、加工の様々な段階の典型的な実施形態を示す図である。
【図９】図３において示された典型的な処理において、加工の様々な段階の典型的な実施形態を示す図である。
【図１０】図３において示された典型的な処理において、加工の様々な段階の典型的な実施形態を示す図である。
【図１１】ＳＯＩウエハにおけるｆｉｎＦＥＴの典型的な実施形態を示す図である。
【図１２】非対称のソース領域およびドレイン領域を有するｆｉｎＦＥＴの典型的な実施形態を示す図である。
【図１３】ｆｉｎＦＥＴを加工するための他の典型的な処理の段階を示す図である。
【図１４】ｆｉｎＦＥＴを加工するための他の典型的な処理の段階を示す図である。
【図１５】ｆｉｎＦＥＴを加工するための他の典型的な処理の段階を示す図である。
【特許請求の範囲】
【請求項１】
ソース領域、ドレイン領域および前記ソース領域と前記ドレイン領域との間のチャネル領域を有するフィンを備えたフィン電解効果トランジスタ（ｆｉｎＦＥＴ）を加工するための方法であって、
半導体基板において前記フィンをエッチングするステップと、
前記チャネル領域においてゲートスタックを形成するステップと、を含み、
前記ゲートスタックは、前記チャネル領域にダイレクトコンタクトした絶縁層と、前記絶縁層にダイレクトコンタクトしたゲート物質とを有し、
前記チャネル領域を残すように、前記ソース領域および前記ドレイン領域をエッチングするステップと、
前記ソース領域および前記ドレイン領域に隣接する前記チャネル領域の両側において、ソースエピタキシー領域およびドレインエピタキシー領域それぞれを形成するために、エピタキシャル半導体を成長させるステップと、
前記エピタキシャル半導体を成長させながら、前記エピタキシャル半導体をその場ドーピングするステップと、を含む方法。
【請求項２】
前記フィンの周り、および、前記フィン上に、絶縁層を配置するステップと、
前記フィンの表面に略同一平面の上部表面を有するように、前記絶縁層を研磨するステップと、を含む、請求項１に記載の方法。
【請求項３】
前記ゲートスタックを形成するステップに優先して、絶縁層を配置するステップおよび前記絶縁層を研磨するステップが行なわれる、請求項２に記載の方法。
【請求項４】
前記フィンの底部分を覆う一方で、前記フィンの上部分が露出するように、前記絶縁層をエッチバックするステップを含む、請求項３に記載の方法。
【請求項５】
前記フィンをエッチングするステップに優先して、前記ソースおよび前記ドレインをエッチングするステップおよび前記エピタキシャル半導体を成長させるステップが行なわれる、請求項１に記載の方法。
【請求項６】
前記チャネル領域は、固有の歪みを有し、前記ソースエピタキシー領域は第１歪みを有し、前記ソースエピタキシー領域の前記第１歪みは、前記チャネル領域における電子またはホールの移動性を良くするために、前記チャネル領域の少なくとも一部における前記固有の歪みを修正する、請求項１に記載の方法。
【請求項７】
前記半導体基板は、バルクシリコンウエハである、請求項１に記載の方法。
【請求項８】
前記ドレインエピタキシー領域は、前記半導体ウエハと異なる物質である、請求項１に記載の方法。
【請求項９】
前記エピタキシャル半導体は、前記半導体基板の物質に選択的に成長される、請求項１に記載の方法。
【請求項１０】
前記ゲートスタックの一部を除去するステップと、
前記チャネル領域上に金属ゲートを形成するステップと、を含む、請求項１に記載の方法。
【請求項１１】
前記チャネル領域上に前記金属ゲートを形成する前に、前記チャネル領域に誘電層を配置するステップを含む、請求項１０に記載の方法。
【請求項１２】
半導体基板におけるｆｉｎＦＥＴであって、
前記半導体基板から突き出る第１側面と、前記第１側面と反対側であって、前記半導体基板から突き出る第２側面とを有するチャネル領域と、
前記チャネル領域を覆うゲートスタックとを備え、
前記ゲートスタックは、前記チャネル領域の前記第１側面および前記第２側面とダイレクトコンタクトした絶縁層と、前記絶縁層にダイレクトコンタクトする伝導性のゲート物質とを含み、
前記チャネル領域においてエピタキシャリーに成長される半導体のソースエピタキシー領域を備え、前記ソースエピタキシー領域は、ドープされ、
前記ソースエピタキシー領域から離れた前記チャネル領域においてエピタキシャルに成長される半導体のドレインエピタキシー領域を備え、前記ドレインエピタキシー領域は、ドープされる、ｆｉｎＦＥＴ。
【請求項１３】
前記チャネル領域は、固有の歪みを有し、前記ソースエピタキシー領域および前記ドレインエピタキシー領域は、第１歪みを有し、前記ソースエピタキシー領域および前記ドレインエピタキシー領域の第１歪みは、前記チャネル領域における電子とホールの移動性を良くするために、前記チャネル領域の少なくと一部の前記固有の歪みを修正する、請求項１２に記載のｆｉｎＦＥＴ。
【請求項１４】
前記半導体基板は、バルクシリコンウエハである、請求項１２に記載のｆｉｎＦＥＴ。
【請求項１５】
前記ドレインエピタキシー領域は、前記半導体ウエハと異なる物質である、請求項１２に記載のｆｉｎＦＥＴ。
【請求項１６】
前記ソースエピタキシー領域および前記ドレインエピタキシー領域は、異なる材料特性を有している、請求項１２に記載のｆｉｎＦＥＴ。
【請求項１７】
前記ゲート物質は、金属である、請求項１２に記載のｆｉｎＦＥＴ。
【請求項１８】
前記絶縁物質は、ハフニウムを含む、請求項１２に記載のｆｉｎＦＥＴ。
【請求項１】
ソース領域、ドレイン領域および前記ソース領域と前記ドレイン領域との間のチャネル領域を有するフィンを備えたフィン電解効果トランジスタ（ｆｉｎＦＥＴ）を加工するための方法であって、
半導体基板において前記フィンをエッチングするステップと、
前記チャネル領域においてゲートスタックを形成するステップと、を含み、
前記ゲートスタックは、前記チャネル領域にダイレクトコンタクトした絶縁層と、前記絶縁層にダイレクトコンタクトしたゲート物質とを有し、
前記チャネル領域を残すように、前記ソース領域および前記ドレイン領域をエッチングするステップと、
前記ソース領域および前記ドレイン領域に隣接する前記チャネル領域の両側において、ソースエピタキシー領域およびドレインエピタキシー領域それぞれを形成するために、エピタキシャル半導体を成長させるステップと、
前記エピタキシャル半導体を成長させながら、前記エピタキシャル半導体をその場ドーピングするステップと、を含む方法。
【請求項２】
前記フィンの周り、および、前記フィン上に、絶縁層を配置するステップと、
前記フィンの表面に略同一平面の上部表面を有するように、前記絶縁層を研磨するステップと、を含む、請求項１に記載の方法。
【請求項３】
前記ゲートスタックを形成するステップに優先して、絶縁層を配置するステップおよび前記絶縁層を研磨するステップが行なわれる、請求項２に記載の方法。
【請求項４】
前記フィンの底部分を覆う一方で、前記フィンの上部分が露出するように、前記絶縁層をエッチバックするステップを含む、請求項３に記載の方法。
【請求項５】
前記フィンをエッチングするステップに優先して、前記ソースおよび前記ドレインをエッチングするステップおよび前記エピタキシャル半導体を成長させるステップが行なわれる、請求項１に記載の方法。
【請求項６】
前記チャネル領域は、固有の歪みを有し、前記ソースエピタキシー領域は第１歪みを有し、前記ソースエピタキシー領域の前記第１歪みは、前記チャネル領域における電子またはホールの移動性を良くするために、前記チャネル領域の少なくとも一部における前記固有の歪みを修正する、請求項１に記載の方法。
【請求項７】
前記半導体基板は、バルクシリコンウエハである、請求項１に記載の方法。
【請求項８】
前記ドレインエピタキシー領域は、前記半導体ウエハと異なる物質である、請求項１に記載の方法。
【請求項９】
前記エピタキシャル半導体は、前記半導体基板の物質に選択的に成長される、請求項１に記載の方法。
【請求項１０】
前記ゲートスタックの一部を除去するステップと、
前記チャネル領域上に金属ゲートを形成するステップと、を含む、請求項１に記載の方法。
【請求項１１】
前記チャネル領域上に前記金属ゲートを形成する前に、前記チャネル領域に誘電層を配置するステップを含む、請求項１０に記載の方法。
【請求項１２】
半導体基板におけるｆｉｎＦＥＴであって、
前記半導体基板から突き出る第１側面と、前記第１側面と反対側であって、前記半導体基板から突き出る第２側面とを有するチャネル領域と、
前記チャネル領域を覆うゲートスタックとを備え、
前記ゲートスタックは、前記チャネル領域の前記第１側面および前記第２側面とダイレクトコンタクトした絶縁層と、前記絶縁層にダイレクトコンタクトする伝導性のゲート物質とを含み、
前記チャネル領域においてエピタキシャリーに成長される半導体のソースエピタキシー領域を備え、前記ソースエピタキシー領域は、ドープされ、
前記ソースエピタキシー領域から離れた前記チャネル領域においてエピタキシャルに成長される半導体のドレインエピタキシー領域を備え、前記ドレインエピタキシー領域は、ドープされる、ｆｉｎＦＥＴ。
【請求項１３】
前記チャネル領域は、固有の歪みを有し、前記ソースエピタキシー領域および前記ドレインエピタキシー領域は、第１歪みを有し、前記ソースエピタキシー領域および前記ドレインエピタキシー領域の第１歪みは、前記チャネル領域における電子とホールの移動性を良くするために、前記チャネル領域の少なくと一部の前記固有の歪みを修正する、請求項１２に記載のｆｉｎＦＥＴ。
【請求項１４】
前記半導体基板は、バルクシリコンウエハである、請求項１２に記載のｆｉｎＦＥＴ。
【請求項１５】
前記ドレインエピタキシー領域は、前記半導体ウエハと異なる物質である、請求項１２に記載のｆｉｎＦＥＴ。
【請求項１６】
前記ソースエピタキシー領域および前記ドレインエピタキシー領域は、異なる材料特性を有している、請求項１２に記載のｆｉｎＦＥＴ。
【請求項１７】
前記ゲート物質は、金属である、請求項１２に記載のｆｉｎＦＥＴ。
【請求項１８】
前記絶縁物質は、ハフニウムを含む、請求項１２に記載のｆｉｎＦＥＴ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−３０７７６（Ｐ２０１３−３０７７６Ａ）
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願番号】特願２０１２−１６７３７９（Ｐ２０１２−１６７３７９）
【出願日】平成２４年７月２７日（２０１２．７．２７）
【出願人】（５１２１９７７６６）アドバンスド イオン ビーム テクノロジー，インコーポレイテッド (2)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＩＯＮ ＢＥＡＭ ＴＥＣＨＮＯＬＯＧＹ，ＩＮＣ．
【住所又は居所原語表記】５Ｆ，Ｎｏ．１８，Ｃｒｅａｔｉｏｎ Ｒｏａｄ １，Ｓｃｉｅｎｃｅ Ｐａｒｋ，Ｈｓｉｎ−Ｃｈｕ ３００，ＴＡＩＷＡＮ（Ｒ．Ｏ．Ｃ．）
【Ｆターム（参考）】
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願日】平成２４年７月２７日（２０１２．７．２７）
【出願人】（５１２１９７７６６）アドバンスド イオン ビーム テクノロジー，インコーポレイテッド (2)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＩＯＮ ＢＥＡＭ ＴＥＣＨＮＯＬＯＧＹ，ＩＮＣ．
【住所又は居所原語表記】５Ｆ，Ｎｏ．１８，Ｃｒｅａｔｉｏｎ Ｒｏａｄ １，Ｓｃｉｅｎｃｅ Ｐａｒｋ，Ｈｓｉｎ−Ｃｈｕ ３００，ＴＡＩＷＡＮ（Ｒ．Ｏ．Ｃ．）
【Ｆターム（参考）】
[ Back to top ]