位相同期ループ回路
【課題】必要な特性を満たしつつ、回路構成を簡素化し、省面積化を可能とするデジタルＰＬＬの提供。
【解決手段】リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相差を検出するＴＤＣ１０１、ＦＤとＦＲの進み遅れを出力するＦＦ１０３、位相誤差演算器１０２、位相誤差（ＰＥＲＲ）を平滑化するデジタルフィルタ１０４、出力クロック信号ＦＯを出力するＤＣＯ１０５、ＦＯを分周したＦＤを出力するＮ分周器１０６、Ｎ分周器１０６内のカウンタ値をＦＲに応答してサンプルするレジスタ１０７を備え、ＴＤＣ１０１は、位相差検出測定範囲がＦＯの１周期以内とされ、ＦＲとＦＤの位相差をＦＯの１周期に換算した小数で出力し、位相誤差演算器１０２は、ＦＤとＦＲの位相差が、ＦＯの周期の整数倍以上のときは、レジスタ１０７出力と符号情報ｓｉｇｎから、ＦＯの１周期内のときは、ＴＤＣの出力と符号情報ｓｉｇｎからＰＥＲＲを演算出力する。
【解決手段】リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相差を検出するＴＤＣ１０１、ＦＤとＦＲの進み遅れを出力するＦＦ１０３、位相誤差演算器１０２、位相誤差（ＰＥＲＲ）を平滑化するデジタルフィルタ１０４、出力クロック信号ＦＯを出力するＤＣＯ１０５、ＦＯを分周したＦＤを出力するＮ分周器１０６、Ｎ分周器１０６内のカウンタ値をＦＲに応答してサンプルするレジスタ１０７を備え、ＴＤＣ１０１は、位相差検出測定範囲がＦＯの１周期以内とされ、ＦＲとＦＤの位相差をＦＯの１周期に換算した小数で出力し、位相誤差演算器１０２は、ＦＤとＦＲの位相差が、ＦＯの周期の整数倍以上のときは、レジスタ１０７出力と符号情報ｓｉｇｎから、ＦＯの１周期内のときは、ＴＤＣの出力と符号情報ｓｉｇｎからＰＥＲＲを演算出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期ループ）回路に関し、特に、デジタルＰＬＬに適用して好適な回路構成に関する。
【背景技術】
【０００２】
デジタルＰＬＬは、アナログＰＬＬの各ブロックをデジタル化し、処理をデジタル化した位相同期ループである。デジタル化することにより、アナログＰＬＬで問題となっていた点を解決し、以下のような利点を実現可能としている。
【０００３】
（Ａ）アナログＰＬＬで問題となっていたループフィルタにおけるリーク電流による電位変動の問題やフィルタの面積の問題を解消する。
【０００４】
（Ｂ）デジタル化によりＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）設計となるため、ＰＬＬのパラメータ変更時の再設計を容易化する。
【０００５】
（Ｃ）デジタル・コードの処理となるため、ＰＶＴ（Ｐｒｏｃｅｓｓ／Ｖｏｌｔａｇｅ／Ｔｅｍｐｅｒａｔｕｒｅ）変動による、回路の特性変動が小さい。
【０００６】
上記利点を実現するために、アナログＰＬＬの各ブロックをデジタル処理に置き換えた完全デジタルＰＬＬ（Ａｌｌ Ｄｉｇｉｔａｌ ＰＬＬ、「ＡＤＰＬＬ」と略記される、「全デジタルＰＬＬ」ともいう）がある。ＡＤＰＬＬでは、例えば、２つの入力の位相差を相対的に比較し該位相差をデジタル化する方式（この方式を、本明細書では「相対比較方式」と呼ぶことにする）が用いられる。しかしながら、この方式は、精度、回路面積、電力の面で問題となる点がある。
【０００７】
これらを解決するための方式として、近年、フェーズ・ドメイン（Ｐｈａｓｅ Ｄｏｍａｉｎ）方式を採用したＡＤＰＬＬが開発されている。この方式は、精度及び位相変調を行うような用途の場合には特性向上に寄与するが、回路面積、及び、処理スピードの点でデメリットが存在する。以下、アナログＰＬＬ、ＡＤＰＬＬを概説しておく。
【０００８】
図５は、アナログＰＬＬの構成を示す図である。ＰＦＤ＋ＣＰブロック１１において、ＰＦＤ（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ：位相周波数検出器）はリファレンスクロック信号ＦＲＥＦと分周クロック信号ＦＣＫＶの位相・周波数を比較し、ＣＰ（Ｃｈａｒｇｅ Ｐｕｍｐ）はＰＦＤでの比較結果に対応した電圧を生成し、該電圧を、低域フィルタ（ＬＦ）（「ループフィルタ」ともいう）１２にて平滑化した制御電圧を電圧制御発振器（ＶＣＯ）１３に与え、ＶＣＯ１３は該制御電圧に応じた周波数の発振クロックＦＶＣＯを出力し、ＦＶＣＯを分周器（÷Ｎ）１４でＮ分周した分周クロック信号ＦＣＫＶが、ＰＦＤに帰還入力される。
【０００９】
図６は、図５の各ブロックをデジタル化した完全デジタルＰＬＬ（ＡＤＰＬＬ）の典型的な構成の一例を示す図である。図６において、Ｐ２Ｄ（ｐｈａｓｅ ｔｏ ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ）２１、デジタル・フィルタ（ループフィルタ）（Ｄｉｇｉｔａｌ ＬＦ）２２、ＤＣＯ（ｄｉｇｉｔａｌｌｙ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）２３、分周器２４は、図５のアナログＰＬＬのＰＦＤ＋ＣＰ１１、ＬＦ１２、ＶＣＯ１３、分周器１４にそれぞれ対応している。
【００１０】
図７は、図６のＰ２Ｄ回路の構成の一例を示す図である。図５のアナログＰＬＬでは、ＰＦＤ（位相周波数比較器）出力であるＵＰ／ＤＮをＣＰ（チャージポンプ）に入力して位相差に対応する電圧に変換してループフィルタ（アナログフィルタ）１２に入力していたが、ＡＤＰＬＬでは、ＰＦＤ２０１の位相比較結果ＵＰ／ＤＮは、ＮＯＲ回路２０２に入力され、ＮＯＲ回路２０２の出力がＴＤＣ（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）２０３に入力される。ＮＯＲ回路２０２は、ＵＰ、ＤＮがともにＬｏｗのときＨｉｇｈを出力し、ＵＰ、ＤＮの一方がＨｉｇｈのときＬｏｗを出力する。ＴＤＣ２０３は、位相差をデジタル・コード化し、デジタル・フィルタ（Ｄｉｇｉｔａｌ ＬＦ）２２に入力される。特に制限されないが、ＰＦＤ２０１は、例えばＦＤＩＶの立ち上がりエッジからＦＲＥＦの立ち上がりエッジまでのパルス幅のＨｉｇｈパルスをＵＰとして出力する回路と、ＦＲＥＦの立ち上がりエッジからＦＤＩＶの立ち上がりエッジまでのパルス幅のＨｉｇｈパルスをＤＮとして出力する回路を備え、ＦＤＩＶの１周期あたり、ＵＰとＤＮの一方がＨｉｇｈパルスとされ、他方はＬｏｗとされる。
【００１１】
ＰＦＤ２０１では、ＦＲＥＦとＦＤＩＶの位相差を、ＵＰ又はＤＮのパルス幅、つまり相対値で検出するだけであるため、遅れ・進みについては、フリップフロップ（ＦＦ）２０４を用いて判定しＦＦ２０４の出力から符号情報ｓｉｇｎ（１ビット）を得ている。特に制限されないが、フリップフロップ２０４は、ＦＲＥＦをデータ端子Ｄに入力し、ＦＤＩＶをクロック端子に入力し、ＦＤＩＶの立ち上がりエッジによってＦＲＥＦをサンプルする。ＦＤＩＶの立ち上がり遷移時にＦＲＥＦがＨｉｇｈ（１）のとき、出力ＱはＨｉｇｈ（１）となり、ＦＤＩＶの立ち上がり遷移時にＦＲＥＦがＬｏｗ（０）のとき、出力ＱはＬｏｗ（０）となる。ＴＤＣ２０３から出力される位相差の絶対値（Ｌビット信号）に、ｓｉｇｎビット（１ビット）を合わせた（Ｌ＋１）ビット信号が、デジタル・フィルタ（Ｄｉｇｉｔａｌ ＬＦ）２２に入力される。
【００１２】
図７において、ＴＤＣ２０３は、ＮＯＲ回路２０２から出力されるＬｏｗパルスのパルス幅を、ＦＲＥＦとＦＣＫＶの位相差として測定する。例えばＰＦＤ２０１からＵＰのＨｉｇｈパルスが出力されるとき、ＮＯＲ回路２０２からＬｏｗパルス（パルス幅はＵＰのＨｉｇｈパルスのパルス幅と等しく、ＦＲＥＦとＦＣＫＶの位相差に対応する）が出力される。ＮＯＲ回路２０２からのＬｏｗパルスは、例えばＴＤＣ２０３のＢ端子に入力され、Ｌｏｗパルスの反転信号（Ｈｉｇｈパルス）が、ＴＤＣ２０３のＡ端子に入力される。ＴＤＣ２０３では、Ａ端子に入力されたＨｉｇｈパルス（Ｂ端子の反転信号）の立ち上がりエッジと、Ｂ端子のＬｏｗパルスの立ち上がりエッジの位相差を検出する。ＴＤＣ２０３のＡ端子に入力されたＨｉｇｈパルス（Ｂ端子の反転信号）の立ち上がりエッジと、ＴＤＣ２０３のＢ端子のＬｏｗパルスの立ち上がりエッジの位相差は、ＵＰのＨｉｇｈパルスのパルス幅に等しく、したがって、ＦＲＥＦとＦＣＫＶの位相差の絶対値が検出される。
【００１３】
ＴＤＣの基本構成として例えば特許文献２の図５等に記載が参照される。図８に、ＴＤＣの典型的な基本構成の一例を示す。図８において、ＴＤＣは、端子ＡとＢにそれぞれ入力される信号の立ち上がりエッジの位相差を測定する。端子Ａに入力された信号は、複数段の単位遅延回路（バッファ）２１１からなる遅延回路列で遅延される。遅延回路列の各段の信号を、各段に対応して設けられたＦＦ２１２のデータ端子に入力し、端子Ｂに入力される信号を複数のＦＦ２１２のクロック端子に共通に入力する。各ＦＦ２１２では、データ端子の信号をクロック端子に共通に入力される信号の立ち上がりエッジでサンプルする。各ＦＦ２１２の出力と隣（後段）のＦＦ２１２の出力をインバータ２１４で反転した信号を入力するＡＮＤ回路２１３を備えている。ＡＮＤ回路２１３はＦＦ２１２の出力が“１”、隣（後段）のＦＦ２１２の出力が“０”、したがってインバータ２１４の出力が“１”のとき、“１”を出力し、それ以外は“０”を出力する検出回路として機能する。複数のＡＮＤ回路２１３の出力をパラレルビットにバス化し、バイナリ化デコーダ２１５でデコードする。バイナリ化デコーダ２１５の出力ＯＵＴには、端子ＡとＢにそれぞれ入力される信号の立ち上がりエッジの位相差に応じたバッファ２１１の段数がデジタルデータとして出力される。
【００１４】
図８の動作の一例として、例えば端子Ｂに入力される信号が、端子Ａに入力された信号の立ち上がりエッジから、バッファ１段分相等の遅延時間、遅延して立ち上がる場合、端子Ｂから各ＦＦ２１２のクロック端子に共通入力される信号の立ち上がり時点で、端子Ａに入力された信号（Ｈｉｇｈレベル）はすでにバッファ１段分伝播しており、１段目のバッファ２１１の出力は“１”であるが、２段目以降のバッファ２１１の出力は全て“０”である。したがって、１段目のＦＦ２１２に出力と２段目のＦＦ２１２の出力の反転を受けるＡＮＤ回路２１３の出力は“１”となり、残りの全てのＡＮＤ回路２１３の出力は“０”となり、端子ＡとＢの信号の位相差が、バッファ１段分の遅延に相当していることがわかる。なお、図８のＴＤＣでは、端子Ａに入力される信号の立ち上がりエッジよりも端子Ｂに入力される信号の立ち上がりエッジの方が時間的に遅れている場合の２つの信号の位相差を検出する。
【００１５】
図６、図７に示した構成の場合、リファレンスクロック信号ＦＲＥＦと、ＶＣＯの出力クロックＦＶＣＯをＮ分周した信号ＦＣＫＶを入力とするＰＦＤ２０１の出力ＵＰ／ＤＮの幅（ＦＲＥＦとＦＣＫＶの位相差）を、ＴＤＣ２０３にて測定しデジタル・コード化（Ｌビット信号）している。この場合、ＵＰやＤＮの幅は、リファレンスクロック信号ＦＲＥＦの周期程度まで拡大する場合がある。これに応じて、ＴＤＣ２０３の位相誤差検出範囲（バッファ段数、ＦＦ段数、ＡＮＤ回路の個数、バス幅）も拡大する必要がある。精度を保ったまま位相誤差検出範囲を広げる場合、長時間の測定が可能なＴＤＣが必要となり、大量の遅延素子とＦＦが必要となり、回路面積が増加し、消費電力も増大する。
【００１６】
図６、図７の構成とは別に、図９に示すような構成も提案されている（特許文献１の図４から引用）。図７の回路では、ＦＲＥＦとＦＣＫＶの位相差の全てをＴＤＣ２０３にて測定する構成であるのに対して図９の構成は、カウンタ４０４と遅延ライン４０１を用いることで同一の機能を実現するものである。
【００１７】
図９を参照すると、ＰＦＤ＋ＴＤＣは、遅延列（Ｄｅｌａｙ−Ｌｉｎｅ）４０１、コントロールロジック４０２、サンプラ４０３、カウンタ４０４、加算器４０５、オフセット制御４０６を備えている。分周器（ＤＩＶ）は、プリスケーラ４０７、プログラムカウンタ４０８、スワロウカウンタ（パルス・スワロカウンタ）４０９を備えている。ＤＣＯの出力ＶＤＣＯを入力とする分周器ＤＩＶの出力（図９ではＶＰＲＥ）をクロック入力とするカウンタ４０４にて、ＶＲＥＦとＶＤＩＶ間の広範囲な位相差を相対的に粗い精度で測定し、その間（すなわちＶＲＥＦとＶＰＲＥ間）の精細な位相差を、遅延列４０１で高精度に測定する。カウンタ４０４のクロックとしてＤＩＶのプリスケーラ４０７の出力ＶＰＲＥを用いる。
【００１８】
ＡＤＰＬＬがロックした場合、ＶＰＲＥの出力もロックする。したがって、これをクロックとして、カウンタ４０４でカウントした位相差と時間との関係が一意的に決まる。サンプラ４０３により、ＶＲＥＦをＶＰＲＥでサンプリングして同期化し、カウンタ４０４のスタート信号とし、ＶＤＩＶは、カウンタ４０４のエンド信号とする。これにより、ＶＰＲＥの精度で、ＶＲＥＦ・ＶＤＩＶ間の位相差を測定する。ＶＲＥＦとＶＰＲＥの位相差を遅延列４０１で測定する。コントロールロジック４０２は、カウンタ４０４と遅延列４０１で測定した位相差を合成する。オフセット回路（加算器４０５、オフセットコントロール４０６）は、ＡＤＰＬＬロック時のＶＲＥＦとＶＤＩＶの位相関係を調整する。
【００１９】
図９の構成によれば、長時間の測定が必要なくなり、ＴＤＣが大規模化することを防ぐことができる。
【００２０】
また、図９の構成によれば、常にＶＰＲＥ１クロック以内をＴＤＣの測定精度で補間する動作となるので精度を保つこともできる。
【００２１】
なお、特許文献２の図１には、ＴＤＣと、ＤＣＯと、リファレンスクロックをＤＣＯの出力でサンプルするフリップフロップと、２つのアキュムレータと、ＤＣＯ周期正規化回路と、位相誤差検出器と、デジタル・フィルタと、ＤＣＯゲイン正規化回路を有する構成が開示されている。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開２００９−２６８０４７号公報
【特許文献２】特開２００２−７６８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
以下に関連技術の分析を与える。
【００２４】
図６の構成においては、検出精度を保ったまま位相検出幅を幅広くするためには、長時間対応（フリップフロップ＋遅延回路が大量）のＴＤＣが必要となり、回路面積の点、及び消費電力の点で問題となる。
【００２５】
位相変調が必要となるような特別な環境（ＲＦアプリケーション）ではなく、ＬＳＩ内部配置されるデジタル回路制御クロック生成器としてのＡＤＰＬＬへの適用を考えれば、位相検出精度（ＴＤＣによる精細な位相差の検出）を保ったままの状態で広い位相検出範囲に対応する必要はない。つまり、ロック状態にあるＦＲＥＦとＦＤＩＶの位相が近い状態でのみ、精細（ｆｉｎｅ）な位相差の結果が必要であり、位相差が離れたところでは、精細な位相差が要求されることは少ない。
【００２６】
位相差の小さい場合にのみ、ＴＤＣの分解能が必要である場合、図６の構成のままでも優位性を向上することは可能である。例えば、位相差が離れた箇所のＴＤＣの単位遅延素子（バッファ）の単位遅延時間（バッファ１段あたりの遅延時間）を増大させることで、ＴＤＣの全体の遅延素子の段数を減らす効果がある。
【００２７】
例えば図１０に示すように、ＡとＢの位相差が大の位置に対応する単位遅延素子（後段側に位置すｒバッファ）の単位遅延時間を２αとしている。ただし、αはＡとＢの位相差が小さい場合に対応する単位遅延素子の遅延時間である。すなわち、αはＴＤＣの入力端子Ａ、Ｂに近い方に配置される単位遅延素子の遅延時間である。
【００２８】
しかしながら、図１０の構成は、ＴＤＣの面積削減に大きく寄与するものとはいえない。
【００２９】
位相差の検出精度を保ったまま、位相検出範囲を広げる手法について、図９の構成がある。しかしながら、図９の構成では、別途、位相誤差を測定するカウンタと、その制御ブロックが別途必要となり、回路構成が複雑化する。また、ＶＲＥＦとＶＤＩＶの位相差が近い場合などは、カウンタ４０４のカウント動作の開始（Ｓｔａｒｔ）、停止（Ｅｎｄ）の制御を高速に行う必要がある。このため、別途回路の工夫が必要となる。
【００３０】
したがって、本発明の目的は、精度、処理スピード等必要な特性を満たしつつ、回路構成を簡素化し、省面積化を可能とするデジタルＰＬＬを提供することにある。
【課題を解決するための手段】
【００３１】
前記課題を解決する本発明が概略以下の構成とされる。
【００３２】
本発明によれば、リファレンスクロック信号と分周クロック信号を入力し前記リファレンスクロック信号と前記分周クロック信号の位相差を検出する時間デジタル変換器と、
位相誤差演算器と、
前記位相誤差演算器から出力される位相誤差を平滑化するデジタルフィルタと、
前記デジタルフィルタからの出力信号により発振周波数が可変され該周波数の出力クロック信号を出力するデジタル制御発振器と、
前記デジタル制御発振器からの前記出力クロック信号を予め定められた正整数Ｎで分周した前記分周クロック信号を出力するＮ分周器と、
前記Ｎ分周器内のカウンタ値を前記リファレンスクロック信号に応答して捕獲するレジスタと、
を備え、
前記時間デジタル変換器の位相差の測定範囲が、前記出力クロック信号の１クロックサイクル以内とされ、
前記分周クロック信号と前記リファレンスクロック信号の位相差が、絶対値で、前記出力クロック信号の１クロックサイクル以上では、前記時間デジタル変換器の出力は０とされ、前記位相誤差演算器では、前記レジスタに捕獲されたカウンタ値を用いて、前記分周クロック信号と前記リファレンスクロック信号の位相誤差を演算し、
前記分周クロック信号と前記リファレンスクロック信号の位相差が、絶対値で、前記出力クロック信号の１クロックサイクル未満の場合、前記レジスタに捕獲されたカウンタ値は０とされ、前記位相誤差演算器では、前記時間デジタル変換器の出力を用いて、前記位相誤差を演算するデジタル位相同期ループ回路が提供される。
【００３３】
本発明においては、前記分周クロック信号と前記リファレンスクロック信号のうちの一方の信号で他方の信号をサンプルした結果を、前記分周クロック信号と前記リファレンスクロック信号の進み／遅れを表す符号情報として出力するフリップフロップを備え、
前記時間デジタル変換器は、前記分周クロック信号と前記リファレンスクロック信号の位相差が、前記出力クロック信号の１クロックサイクル未満の場合、前記出力クロック信号の１クロックサイクルに対する割合に換算した小数値を出力し、
前記位相誤差演算器は、前記分周クロック信号と前記リファレンスクロック信号の位相差が、前記出力クロック信号の１クロックサイクル以上であれば、前記レジスタでサンプルしたカウンタ値と前記符号情報に基づき、符号付き整数値の位相誤差を出力し、
前記位相差が、前記出力クロック信号の１クロックサイクル未満であれば、前記時間デジタル変換器から出力される小数値と前記符号情報に基づき、符号付き小数値の位相誤差を出力する。
【発明の効果】
【００３４】
本発明によれば、精度、処理スピード等必要な特性を満たしつつ、回路構成を簡素化し、省面積化を可能としている。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施形態の構成を示す図である。
【図２】本発明の一実施形態の動作を説明するタイミング図である。
【図３】本発明の一実施形態の動作を説明するタイミング図である。
【図４】本発明の一実施形態を説明する図である。
【図５】アナログＰＬＬの構成例を示す図である。
【図６】ＡＤＰＬＬの構成例を示す図である。
【図７】図６のＰ２Ｄの構成例を示す図である。
【図８】ＴＤＣの基本構成を示す図である。
【図９】特許文献１の構成を示す図である。
【図１０】ＴＤＣの構成の一例を示す図である。
【発明を実施するための形態】
【００３６】
本発明の一実施形態について説明する。図１は、本発明の一実施形態のＡＤＰＬＬ回路の構成を示す図である。図１を参照すると、本実施形態のＡＤＰＬＬ回路は、出力クロック信号ＦＯの１クロックサイクル（１周期）以内の位相差測定範囲で、リファレンスクロック信号ＦＲＥＦと分周クロック信号ＦＤの位相差を検出するＴＤＣ１０１と、ＦＲとＦＤの位相の進み遅れを検出し符号情報（ｓｉｇｎ）を出力するフリップフロップ１０３と、位相誤差演算器１０２と、位相誤差演算器１０２の出力を受け平滑化するデジタル・フィルタ１０４と、デジタル・フィルタ１０４からの信号を受け発振周波数を可変制御するデジタル制御発振器（ＤＣＯ）１０５と、ＤＣＯ１０５の出力クロック信号ＦＯをＮ分周するＮ分周器１０６と、Ｎ分周器１０６の内部変数（カウンタ値）をリファレンスクロック信号ＦＲによって捕獲（キャプチャ）するレジスタ１０７と、を備えている。分周器１０６から出力される分周クロック信号ＦＤは、ＴＤＣ１０１に入力され、リファレンスクロック信号ＦＲとの位相差が０となるように制御が行われ、ロック時に、安定した出力クロック信号ＦＯを得る。
【００３７】
ＦＦ１０３は、リファレンスクロック信号ＦＲをデータ端子に入力し、分周クロック信号ＦＤをクロック端子に入力し、分周クロック信号ＦＤの立ち上がりエッジでリファレンスクロック信号ＦＲを捕獲（キャプチャ）し、捕獲結果を出力端子Ｑから符号情報（ｓｉｇｎ）として出力する。分周クロック信号ＦＤの立ち上がり時点でリファレンスクロック信号ＦＲがすでにＨｉｇｈ（１）に立ち上がっているときは、ＦＦ１０３はその出力端子ＱからＨｉｇｈ（１）を出力する（ＦＤの方がＦＲよりも位相が遅れている）。分周クロック信号ＦＤの立ち上がり時点で、リファレンスクロック信号ＦＲがＨｉｇｈに立ち上がっていず、Ｌｏｗ（０）であるときは、ＦＦ１０３はその出力端子ＱからＬｏｗ（０）を出力する（ＦＤの方がＦＲよりも位相が進んでいる）。なお、リファレンスクロック信号ＦＲのデューティが例えば５０％の場合、ＦＤとＦＲの位相差が±１８０度以上離れている場合には、ＦＦ１０３では、ＦＤとＦＲの進み・遅れを正しく検出できない。分周クロック信号ＦＤとリファレンスクロック信号ＦＲは、例えばデューティが５０％よりもさらに小さい場合、ＦＦ１０３によるＦＤとＦＲの位相差の検出可能範囲は狭まる。なお、ＦＦ１０３のデータ端子に分周クロック信号ＦＤ、クロック端子にリファレンスクロック信号ＦＲを入力する構成としてもよい。ただし、この場合、ＦＤのデューティも例えば５０％とする。
【００３８】
位相誤差演算器（位相差検出器）１０２は、ＴＤＣ１０１の出力（小数：絶対値）と、ＦＦ１０３から出力される符号情報（ｓｉｇｎ）と、レジスタ１０７からのカウンタ値（整数：絶対値）を入力し、リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相誤差φＥを演算してデジタル・フィルタ１０４に出力する。
【００３９】
本実施形態のＡＤＰＬＬ回路は、例えばＬＳＩに搭載されるクロックジェネレータとして用いて好適とされ、該ＡＤＰＬＬ回路と同一のＬＳＩチップ上に搭載されるデジタルブロックに出力クロック信号を供給する。
【００４０】
本実施形態においては、リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相が近い状態でのみ（したがって、ほぼロック状態にある場合）、精細（ｆｉｎｅ）な位相差の結果が必要となる適用を想定し、前述した図９の構成を、より簡素化した回路構成とすることで、回路面積、及び、処理スピード等に関してデメリットのないＡＤＰＬＬを実現している。
【００４１】
本実施形態においては、２つの入力の位相差を相対的に比較し該位相差をデジタル化する方式（「相対比較方式」という）を採用し、関連技術等において、分周回路としてのみ機能していたフィードバック分周回路（１／Ｎ）を整数部分の位相誤差測定回路として用いる。
【００４２】
本実施形態によれば、関連技術の相対比較方式と比較して、位相比較結果ＵＰ／ＤＮを生成するＰＦＤ回路は、必要なくなり、リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相差を検出するＴＤＣも、小数部（出力クロックＦＯの１クロックサイクル以下の時間長）のみを検出できればよく、追加のカウンタ（図９の４０４）も必要とされない。
【００４３】
かかる構成としたことにより、本実施形態によれば、特許文献２の図１の構成における２つのアキュムレータ（特許文献２の１０２、１１８）やＤＣＯ周期正規化処理（ＮＯＲＭ）等の煩雑な処理が不必要となり、逓倍値をカウントするカウンタが必要とされるだけであり、このカウンタを、図１のＮ分周器１０６のカウンタと共用したことにより、特許文献２の図１等の構成と較べ、特段に回路構成の簡素化を実現している。すなわち、本実施形態においては、相対比較で問題となる、整数部の位相誤差検出を、Ｎ分周器１０６の内部変数（カウンタ値）から得ている。
【００４４】
本実施形態では、図６に示した相対比較ＡＤＰＬＬに対して、レジスタ（Ｎ分周器１０６のカウンタ値のビット数分の個数のフリップフロップ）１０７が追加されており、図７のＰＦＤ２０１は除去されている。なお、図１のＦＲ、ＦＤは、図６のリファレンスクロック信号ＦＲＥＦ、分周クロック信号ＦＣＫＶに対応する。
【００４５】
ＰＬＬとして、まず必要な情報は、リファレンスクロック信号ＦＲと分周クロック信号ＦＤのエッジ（例えば立ち上がりエッジ）間に、どの程度位相差があるかということである。図６、図７、図９、図１０等の関連技術においては、この位相誤差を検出するために、ＴＤＣもしくはカウンタ等を用いている。
【００４６】
本願発明者等は、Ｎ分周器１０６内にすでに分周クロック信号ＦＤの位相情報をもつカウンタ値が存在することに着目し、比較すべきもう一方の信号であるリファレンスクロック信号ＦＲにて、Ｎ分周器１０６の内部変数（外部に出力されない回路内部の変数値）であるカウンタ値を捕獲（キャプチャ）することで、上記関連技術と同様の位相差が得られることを知見した。つまり、以下のような動作と処理を行なうことで、位相差情報が得られる。
【００４７】
通常、Ｎ分周器１０６は逓倍値（＝分周値）Ｎが設定され、ＤＣＯ１０５からの出力クロックＦＯを逓倍値分カウントアップしていき、カウント値＝（逓倍値−１）となった際に、次に出力クロック信号ＦＯの立ち上がりエッジに同期して分周クロック信号ＦＤのクロックパルス（Ｈｉｇｈパルス）の立ち上がりエッジ（リーディングエッジ）を生成出力する。
【００４８】
逓倍値Ｎが８の場合（ＤＣＯ１０５の出力クロック信号ＦＯの周波数が分周クロック信号ＦＤの周波数の８逓倍）、Ｎ分周器１０６におけるカウンタ動作について、図２及び図３のタイミング図を参照して説明する。なお、特に制限されないが、ＤＣＯ１０５の出力クロック信号ＦＯ、リファレンスクロック信号ＦＲはデューティ＝５０％、分周クロック信号ＦＤのデューティは１２．５％であるが、この値に限定されるものでない。分周クロック信号ＦＤのデューティを５０％としてもよい。
【００４９】
８分周回路１０６は逓倍値＝８が設定され、ＤＣＯ１０５からの出力クロック信号ＦＯの立ち上がりエッジに応答して０からカウントアップしていき、カウント値＝（逓倍値−１）＝７となると、次の出力クロック信号ＦＯの立ち上がりエッジに応答してカウント値は０に戻り、０から７の間を昇順に循回的にカウント動作する。なお、Ｎ分周器１０６は、（Ｎ−１）から０にカウントダウン動作するダウンカウンタであってもよい。
【００５０】
図２において、出力クロック信号ＦＯの各Ｈｉｇｈパルスの下の数字０、１、２・・７、０、１・・・は、Ｎ分周器１０６のカウンタ値である。図２に示すように、出力クロック信号ＦＯをカウントするＮ分周器１０６でのカウンタ値がＮ−１＝７となり、次の出力クロック信号ＦＯの立ち上がりエッジに応答してカウンタ値が「７」から「０」に変化する時に、分周クロック信号ＦＤのクロックパルスの立ち上がりエッジ（パルスの先端のエッジ（リーディングエッジ））が生成される。Ｎ分周器１０６内部のカウンタにおいてカウント値＝０が、分周クロック信号ＦＤの位相データとなる。特に制限されないが、出力クロック信号ＦＯを８分周した分周クロック信号ＦＤのデューティは１２．５％とする。この場合、出力クロック信号ＦＯをカウントするＮ分周器１０６でのカウンタ値が「１」となる時に、分周クロック信号ＦＤのＨｉｇｈパルスの立ち下りエッジ（パルスの後端のエッジ（トレイリングエッジ））が生成される。Ｎ分周器１０６において、カウンタ値の「７」から「０」への変化に応答して出力がＨｉｇｈ（１）にセットされ、カウンタ値の「０」から「７」への変化に応答して出力がＬｏｗ（０）にリセットされるＳＲフリップフロップ等を備えることで、図２の分周クロック信号ＦＤが生成される。なお、分周クロック信号ＦＤのデューティを５０％とする場合、ＳＲフリップフロップは、カウンタ値の「７」から「０」への変化に応答して出力がＨｉｇｈ（１）にセットされ、カウンタ値の「３」から「４」への変化に応答して出力がＬｏｗ（０）にリセットされる。
【００５１】
図３において、出力クロック信号ＦＯの立ち上がりエッジの下の数字０、１、２・・７、０、１・・・はＮ分周器１０６のカウンタ値である。図３に示すように、Ｎ分周器１０６のカウンタ値を、リファレンスクロック信号ＦＲで捕獲することで、リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相差の整数部（ＦＯ何クロック分に相等するか換算した整数値）の位相誤差データを得ることができる。
【００５２】
図３において、リファレンスクロック信号ＦＲの立ち上がりエッジが、１の矢印が示すように、カウンタ値「１」と「２」の間にあるとき、分周クロック信号ＦＤは、リファレンスクロック信号ＦＲよりも、出力クロック信号ＦＯの１クロックサイクル＋α（ただし、αは小数部：ＦＯの１クロックサイクル未満）だけ位相が進んでいる。このとき、カウンタ値０での分周クロック信号ＦＤの立ち上がり時に、リファレンスクロック信号ＦＲはＬｏｗであるため、ＦＦ１０３から出力される符号情報（ｓｉｇｎ）はＬｏｗ（０）とされる。分周クロック信号ＦＤがリファレンスクロック信号ＦＲよりも出力クロック信号ＦＯのクロックサイクルの整数倍＋α位相が進んでいる場合、位相誤差演算器１０２では、レジスタ１０７でキャプチャされたカウンタ値の整数部と、符号情報（ｓｉｇｎ）とに基づき、位相誤差を算出する。
【００５３】
また、図３において、リファレンスクロック信号ＦＲの立ち上がりエッジが２の矢印が示すように、カウンタ値「５」と「６」の間にあれば、分周クロック信号ＦＤは、リファレンスクロック信号ＦＲよりも、出力クロックＦＯに関して、２クロックサイクル＋α（ただし、αは小数部）だけ、位相が遅れていることになる。カウンタ値０での分周クロック信号ＦＤの立ち上がり時、リファレンスクロック信号ＦＲは既にＨｉｇｈに立ち上がっているため（ＦＲは、２の矢印に対応するカウンタ値「５」と「６」の間でＨｉｇｈに立ち上がり、カウンタ値「１」と「２」の間でＬｏｗに立ち下がる）、ＦＦ１０３から出力される符号情報（ｓｉｇｎ）はＨｉｇｈ（０）とされる。分周クロック信号ＦＤがリファレンスクロック信号ＦＲよりも出力クロック信号ＦＯのクロックサイクルの整数倍＋α（小数）だけ位相が遅れている場合、位相誤差演算器１０２では、レジスタ１０７でキャプチャされたカウンタ値の整数部と、符号情報（ｓｉｇｎ）とに基づき、位相誤差を算出する。図３において、リファレンスクロック信号ＦＲの立ち上がりエッジ（２の矢印）により、レジスタ１０７に捕獲されるＮ分周器１０６のカウンタ値は「５」、ＦＦ１０３から出力される符号情報（ｓｉｇｎ）＝１に基づき、以下のように算出する（後に図４を参照して詳説する）。
【００５４】
位相誤差＝５＋（−（８−１））＝５−７＝−２
【００５５】
本実施形態において、リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相差が、出力クロック信号ＦＯの１クロックサイクル以内（小数）であれば、その位相差はＴＤＣ１０１で検出される。ＴＤＣ１０１は、端子Ａ、Ｂの信号の立ち上がりエッジの位相差を検出するための端子遅延回路の段数（例えば図８のバッファ２１１の段数）として、出力クロックＦＯの１クロックサイクル分の長さがあればよい。
【００５６】
リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相差が、出力クロック信号ＦＯの１クロックサイクル以上ある場合（位相差が１以上の場合）、測定レンジオーバーとなり、ＴＤＣ１０１は、その位相差を測定できず０を出力する。例えば図８のＴＤＣにおいて、端子Ｂに入力される信号が、端子Ａに入力された信号の立ち上がりエッジから、ＴＤＣのバッファ２１１の全段数の遅延時間の和（ＦＯの１クロックサイクルの時間に相等）よりもさらに遅延して立ち上がる場合、端子Ａから入力された信号は、端子Ｂから各ＦＦ２１２のクロック端子に共通入力される信号の立ち上がり時点で全てのバッファ２１２を伝播し終わっており、全段のバッファ２１１の出力は全て“１”である。このため、端子Ｂの信号の立ち上がりに応答して全てのＦＦ２１２は“１”をサンプルする。前段のＦＦ２１２の出力と後段のＦＦ２１２の出力の反転を受ける各ＡＮＤ回路２１３の出力は全て“０”となり、ＯＵＴにはデジタル値０が出力される。
【００５７】
一方、リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相差が、出力クロック信号ＦＯの１クロックサイクル以内の場合、該位相差に対応したバッファ２１１（単位遅延回路）の個数をバッファ２１１の総数で割った小数（絶対値）が位相差として出力される。図８のＴＤＣにおけるバッファ２１１の総数をＭ、バッファ２１１の遅延時間をｔｄ、ＤＣＯ１０５の出力クロック信号ＦＯの１周期をＴＯ（制御信号により可変する）とすると、Ｍ×ｔｄ≒ＴＯの関係が成り立つ。リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相差がバッファ２１１のｎ段分に対応する場合、ＴＤＣは、ｎ／Ｍを出力する。なお、ＴＤＣ１０１は、ＦＲとＦＤの位相差（ＦＯの１クロックサイクル以内）の正負について、該位相差の絶対値を出力する。
【００５８】
なお、図８の構成では、端子Ａに入力される信号の立ち上がりのタイミングが、端子Ｂに入力される信号の立ち上がりのタイミングよりも時間的に先行している場合、すなわち、端子Ａの信号が端子Ｂの信号よりも位相が進んでいる場合に、端子ＡとＢに入力される信号の立ち上がりエッジの位相差が検出可能であるが、端子Ａに入力される信号の立ち上がりのタイミングが、端子Ｂに入力される信号の立ち上がりのタイミングよりも時間的に遅れている場合、すなわち端子Ａの信号が端子Ｂの信号よりも位相が遅れている場合には、端子ＡとＢに入力される信号の立ち上がりエッジの位相差は検出できない。図１のＴＤＣ１０１において、端子Ａに入力されるリファレンスクロック信号ＦＲの立ち上がりエッジが、端子Ｂに入力される分周クロック信号ＦＤの立ち上がりエッジよりも時間的に遅れている場合の位相差を検出するには、ＴＤＣ１０１において、図８の構成に加えて、端子Ｂに入力される信号を遅延させる複数段のバッファと、複数段のバッファのそれぞれの出力を、端子Ａに入力される信号の立ち上がりエッジで共通にサンプルする複数のフリップフロップ（ＦＦ）と、複数のＦＦについて両隣のＦＦの出力の不一致を検出するための複数のＡＮＤ回路（各ＡＮＤ回路はＦＦの出力と隣のＦＦの出力をインバータで反転した信号を入力）を備えた構成をさらに備え、複数のＡＮＤ回路を並列化した値をバイナリ化デコーダ２１５でデコードする。かかる構成により、ＴＤＣ１０１の端子ＡとＢに入力されるリファレンスクロック信号ＦＲの立ち上がりエッジと分周クロック信号ＦＤの立ち上がりエッジの位相差に関して、ＦＤがＦＲよりも位相が遅れている場合、及び、ＦＤがＦＲよりも位相差が進んでいる場合のそれぞれについて、位相差を絶対値で出力することができる。
【００５９】
Ｎ分周器１０６のカウンタ値をレジスタ１０７に捕獲するだけでは、ある整数値を捕獲するだけとなるので、捕獲したカウンタ値と、ＦＦ１０３から出力される遅れ／進みのｓｉｇｎ信号（１、０）を用いて、位相誤差演算器１０２にて、図４に示すような特性として処理を行う。
【００６０】
図４のカウンタ値、ｓｉｇｎ値、処理される位相誤差において、横軸は位相差（＋、−）であり、縦軸は、それぞれ、カウンタ値、ｓｉｇｎ値、位相誤差（整数部）である。
【００６１】
ＦＦ１０３は、分周クロック信号ＦＤの立ち上がり時点でリファレンスクロック信号ＦＲがＨｉｇｈ（１）、Ｌｏｗ（０）のとき、ＦＤとＦＲの位相差−、＋に対応して、ｓｉｇｎ＝Ｈｉｇｈ（１）、Ｌｏｗ（０）をそれぞれ出力する。
【００６２】
位相誤差演算器１０２では、ＦＦ１０３から出力される符号情報（ｓｉｇｎ）のＬｏｗ（＝０）、Ｈｉｇｈ（＝１）に対して、図４に示すように、ｓｉｇｎ値０、−（Ｎ−１）を割当てる。
【００６３】
位相誤差演算器１０２では、レジスタ１０７で捕獲されたＮ分周器１０６のカウンタ値に、ＦＤとＦＲの位相差の正負に応じて（すなわち、ＦＦ１０３から出力される符号情報（ｓｉｇｎ）の値０、１に応じて）、ｓｉｇｎ値０、−（Ｎ−１）を加算する。
【００６４】
カウンタ値＋ｓｉｇｎ値の演算の結果、図４に示すように、位相誤差演算器１０２で「処理される位相誤差」は、ＦＤとＦＲの位相差が負の場合、−（Ｎ−１）から０までの値（整数）、ＦＤとＦＲの位相差が非負（正又は０）の場合、０から＋（Ｎ−１）までの値（整数）となる。
【００６５】
位相誤差演算器１０２では、ＴＤＣ１０１で検出された分周クロック信号ＦＤとリファレンスクロック信号ＦＲの位相差の小数部に対して、ＦＦ１０３から出力される符号情報（ｓｉｇｎ）のＬｏｗ（＝０）、Ｈｉｇｈ（＝１）に応じて正、負の符号を付加し、位相誤差として出力する。なお、ＴＤＣ１０１から０以外の小数部が出力される場合、レジスタ１０７で捕獲されたＮ分周器１０６のカウンタ値は「０」又は「７」、すなわち、リファレンスクロック信号ＦＲの立ち上がりエッジが、図３の３の矢印の位置（カウンタ値０）から前後１クロックサイクル以内にある場合に対応している。例えばリファレンスクロック信号ＦＲで捕獲したＮ分周器１０６のカウンタ値が「７」のとき、分周クロック信号ＦＤは、リファレンスクロック信号ＦＲよりも位相が遅れており、ＦＦ１０３から出力される符号情報（ｓｉｇｎ）はＨｉｇｈであり、位相誤差演算器１０２では、図４を参照して説明したように、カウンタ値＋ｓｉｇｎ値（＝−（８−１））を演算する。よって、処理される位相誤差の整数部は、７＋（−７）＝０となる。
【００６６】
またリファレンスクロック信号ＦＲで捕獲したＮ分周器１０６のカウンタの値が「０」のとき、分周クロック信号ＦＤはリファレンスクロック信号ＦＲよりも位相が進んでいるか一致し、ＦＦ１０３から出力される符号情報（ｓｉｇｎ）はＬｏｗである。この場合、位相誤差演算器１０２では、図４を参照して説明したように、カウンタ値＋ｓｉｇｎ値（＝０）を演算し、処理される位相誤差の整数部は０＋０＝０となる。そして、位相誤差演算器１０２では、ＴＤＣ１０１で検出された分周クロック信号ＦＤとリファレンスクロック信号ＦＲの位相差の小数部（絶対値）と、ＦＦ１０３から出力される符号情報（ｓｉｇｎ）に基づき、符号付きの小数を、位相誤差として、デジタル・フィルタ１０４に出力する。
【００６７】
位相誤差演算器１０２において、
リファレンスクロック信号ＦＲによってレジスタ１０７でサンプリングしたＮ分周器１０６のカウンタ値（整数部（絶対値））をＣＮＴ［ｋ］とし、
ＦＦ１０３において分周クロック信号ＦＤでサンプルされた符号情報ｓｉｇｎをｓｉｇｎ［ｋ］（＝１又は０）とし、
ＴＤＣ１０１からの出力（小数（絶対値）をε［ｋ］とすると、出力する位相誤差データφＥ［ｋ］は、次式（１）、（２）で与えられる。ただし、ｋはサンプリングクロック（ＦＲ又はＦＤ）にサンプリングの番号を表す。
【００６８】
符号情報ｓｉｇｎ［ｋ］が０のとき、
φＥ［ｋ］＝ＣＮＴ値［ｋ］＋ε［ｋ］ ・・・（１）
だだし、
０＜ε［ｋ］＜１のとき、ＣＮＴ値［ｋ］は０であり、
ε［ｋ］＝０のとき、ＣＮＴ値［ｋ］は非負整数（正の整数又は０）である。
【００６９】
符号情報ｓｉｇｎ［ｋ］が１のとき、
φＥ［ｋ］＝ＣＮＴ値［ｋ］−（Ｎ−１）−ε［ｋ］ ・・・（２）
だだし、
０＜ε［ｋ］＜１のとき、ＣＮＴ値［ｋ］−（Ｎ−１）は０であり、
ε［ｋ］＝０のとき、ＣＮＴ値［ｋ］−（Ｎ−１）は負の整数又は０である。
【００７０】
本実施形態においては、位相誤差の特性は、アナログＰＬＬのＰＦＤそのものの特性となるため、動作原理的に考えても、Ｎ分周器のカウンタ値を用いる点に問題はない。
【００７１】
本実施形態においては、図６のＰ２Ｄに必要とされていたＰＦＤは不要とされ、ＴＤＣはリファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相が一致する近傍の位相差が検出できればよいことから、回路構成は大規模とはならない。加えて、本実施形態においては、Ｎ分周器の内部変数であるカウンタ値を用いることで、カウンタも追加ブロックとして必要となることはない。
【００７２】
さらに、本実施形態においては、Ｎ分周器のカウンタを使うことで、つねに動作しているカウンタから値を拾い上げるだけの動作となるため、図９に示した、カウンタ付きのＰ２Ｄで問題となるカウンタのＳＴＡＲＴ／ＥＮＤの高速制御等の問題を解決することができる。このため、本実施形態によれば、正確性（精度）の向上、及び、処理スピードの高速化を可能としている。上記の通り、より簡素な回路構成にて面積削減に貢献しつつ、関連技術と同等のＡＤＰＬＬ特性と性能が得られる。
【００７３】
なお、上記の特許文献１、２の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７４】
１１ ＰＦＤ＋ＣＰ
１２ ＬＦ（ループフィルタ）
１３ ＶＣＯ
１４ Ｎ分周器
２１ Ｐ２Ｄ
２２ デジタル・フィルタ（ループフィルタ）
２３ ＤＣＯ
２４ Ｎ分周器
１０１ ＴＤＣ
１０２ 位相誤差演算器
１０３ ＦＦ
１０４ デジタル・フィルタ
１０５ ＤＣＯ
１０６ Ｎ分周器
１０７ レジスタ（フリップフロップ）
２０１ ＰＦＤ
２０２ ＮＯＲ
２０３ ＴＤＣ
２０４ ＦＦ
２１１ バッファ（単位遅延回路）
２１２ ＦＦ
２１３ ＡＮＤ
２１３ インバータ
２１５ バイナリ化デコーダ
４０１ Ｄｅｌａｙ Ｌｉｎｅ
４０２ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ
４０３ Ｓａｍｐｌｅｒ
４０５ 加算器
４０４ Ｃｏｕｎｔｅｒ
４０６ Ｏｆｆｓｅｔ Ｃｏｎｔｒｏｌ
４０７ Ｐｒｅｓｃａｌｅｒ
４０８ Ｐｒｏｇｒａｍ Ｃｏｕｎｔｅｒ
４０９ Ｓｗａｌｌｏｗ Ｃｏｕｎｔｅｒ
【技術分野】
【０００１】
本発明は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期ループ）回路に関し、特に、デジタルＰＬＬに適用して好適な回路構成に関する。
【背景技術】
【０００２】
デジタルＰＬＬは、アナログＰＬＬの各ブロックをデジタル化し、処理をデジタル化した位相同期ループである。デジタル化することにより、アナログＰＬＬで問題となっていた点を解決し、以下のような利点を実現可能としている。
【０００３】
（Ａ）アナログＰＬＬで問題となっていたループフィルタにおけるリーク電流による電位変動の問題やフィルタの面積の問題を解消する。
【０００４】
（Ｂ）デジタル化によりＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）設計となるため、ＰＬＬのパラメータ変更時の再設計を容易化する。
【０００５】
（Ｃ）デジタル・コードの処理となるため、ＰＶＴ（Ｐｒｏｃｅｓｓ／Ｖｏｌｔａｇｅ／Ｔｅｍｐｅｒａｔｕｒｅ）変動による、回路の特性変動が小さい。
【０００６】
上記利点を実現するために、アナログＰＬＬの各ブロックをデジタル処理に置き換えた完全デジタルＰＬＬ（Ａｌｌ Ｄｉｇｉｔａｌ ＰＬＬ、「ＡＤＰＬＬ」と略記される、「全デジタルＰＬＬ」ともいう）がある。ＡＤＰＬＬでは、例えば、２つの入力の位相差を相対的に比較し該位相差をデジタル化する方式（この方式を、本明細書では「相対比較方式」と呼ぶことにする）が用いられる。しかしながら、この方式は、精度、回路面積、電力の面で問題となる点がある。
【０００７】
これらを解決するための方式として、近年、フェーズ・ドメイン（Ｐｈａｓｅ Ｄｏｍａｉｎ）方式を採用したＡＤＰＬＬが開発されている。この方式は、精度及び位相変調を行うような用途の場合には特性向上に寄与するが、回路面積、及び、処理スピードの点でデメリットが存在する。以下、アナログＰＬＬ、ＡＤＰＬＬを概説しておく。
【０００８】
図５は、アナログＰＬＬの構成を示す図である。ＰＦＤ＋ＣＰブロック１１において、ＰＦＤ（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ：位相周波数検出器）はリファレンスクロック信号ＦＲＥＦと分周クロック信号ＦＣＫＶの位相・周波数を比較し、ＣＰ（Ｃｈａｒｇｅ Ｐｕｍｐ）はＰＦＤでの比較結果に対応した電圧を生成し、該電圧を、低域フィルタ（ＬＦ）（「ループフィルタ」ともいう）１２にて平滑化した制御電圧を電圧制御発振器（ＶＣＯ）１３に与え、ＶＣＯ１３は該制御電圧に応じた周波数の発振クロックＦＶＣＯを出力し、ＦＶＣＯを分周器（÷Ｎ）１４でＮ分周した分周クロック信号ＦＣＫＶが、ＰＦＤに帰還入力される。
【０００９】
図６は、図５の各ブロックをデジタル化した完全デジタルＰＬＬ（ＡＤＰＬＬ）の典型的な構成の一例を示す図である。図６において、Ｐ２Ｄ（ｐｈａｓｅ ｔｏ ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ）２１、デジタル・フィルタ（ループフィルタ）（Ｄｉｇｉｔａｌ ＬＦ）２２、ＤＣＯ（ｄｉｇｉｔａｌｌｙ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）２３、分周器２４は、図５のアナログＰＬＬのＰＦＤ＋ＣＰ１１、ＬＦ１２、ＶＣＯ１３、分周器１４にそれぞれ対応している。
【００１０】
図７は、図６のＰ２Ｄ回路の構成の一例を示す図である。図５のアナログＰＬＬでは、ＰＦＤ（位相周波数比較器）出力であるＵＰ／ＤＮをＣＰ（チャージポンプ）に入力して位相差に対応する電圧に変換してループフィルタ（アナログフィルタ）１２に入力していたが、ＡＤＰＬＬでは、ＰＦＤ２０１の位相比較結果ＵＰ／ＤＮは、ＮＯＲ回路２０２に入力され、ＮＯＲ回路２０２の出力がＴＤＣ（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）２０３に入力される。ＮＯＲ回路２０２は、ＵＰ、ＤＮがともにＬｏｗのときＨｉｇｈを出力し、ＵＰ、ＤＮの一方がＨｉｇｈのときＬｏｗを出力する。ＴＤＣ２０３は、位相差をデジタル・コード化し、デジタル・フィルタ（Ｄｉｇｉｔａｌ ＬＦ）２２に入力される。特に制限されないが、ＰＦＤ２０１は、例えばＦＤＩＶの立ち上がりエッジからＦＲＥＦの立ち上がりエッジまでのパルス幅のＨｉｇｈパルスをＵＰとして出力する回路と、ＦＲＥＦの立ち上がりエッジからＦＤＩＶの立ち上がりエッジまでのパルス幅のＨｉｇｈパルスをＤＮとして出力する回路を備え、ＦＤＩＶの１周期あたり、ＵＰとＤＮの一方がＨｉｇｈパルスとされ、他方はＬｏｗとされる。
【００１１】
ＰＦＤ２０１では、ＦＲＥＦとＦＤＩＶの位相差を、ＵＰ又はＤＮのパルス幅、つまり相対値で検出するだけであるため、遅れ・進みについては、フリップフロップ（ＦＦ）２０４を用いて判定しＦＦ２０４の出力から符号情報ｓｉｇｎ（１ビット）を得ている。特に制限されないが、フリップフロップ２０４は、ＦＲＥＦをデータ端子Ｄに入力し、ＦＤＩＶをクロック端子に入力し、ＦＤＩＶの立ち上がりエッジによってＦＲＥＦをサンプルする。ＦＤＩＶの立ち上がり遷移時にＦＲＥＦがＨｉｇｈ（１）のとき、出力ＱはＨｉｇｈ（１）となり、ＦＤＩＶの立ち上がり遷移時にＦＲＥＦがＬｏｗ（０）のとき、出力ＱはＬｏｗ（０）となる。ＴＤＣ２０３から出力される位相差の絶対値（Ｌビット信号）に、ｓｉｇｎビット（１ビット）を合わせた（Ｌ＋１）ビット信号が、デジタル・フィルタ（Ｄｉｇｉｔａｌ ＬＦ）２２に入力される。
【００１２】
図７において、ＴＤＣ２０３は、ＮＯＲ回路２０２から出力されるＬｏｗパルスのパルス幅を、ＦＲＥＦとＦＣＫＶの位相差として測定する。例えばＰＦＤ２０１からＵＰのＨｉｇｈパルスが出力されるとき、ＮＯＲ回路２０２からＬｏｗパルス（パルス幅はＵＰのＨｉｇｈパルスのパルス幅と等しく、ＦＲＥＦとＦＣＫＶの位相差に対応する）が出力される。ＮＯＲ回路２０２からのＬｏｗパルスは、例えばＴＤＣ２０３のＢ端子に入力され、Ｌｏｗパルスの反転信号（Ｈｉｇｈパルス）が、ＴＤＣ２０３のＡ端子に入力される。ＴＤＣ２０３では、Ａ端子に入力されたＨｉｇｈパルス（Ｂ端子の反転信号）の立ち上がりエッジと、Ｂ端子のＬｏｗパルスの立ち上がりエッジの位相差を検出する。ＴＤＣ２０３のＡ端子に入力されたＨｉｇｈパルス（Ｂ端子の反転信号）の立ち上がりエッジと、ＴＤＣ２０３のＢ端子のＬｏｗパルスの立ち上がりエッジの位相差は、ＵＰのＨｉｇｈパルスのパルス幅に等しく、したがって、ＦＲＥＦとＦＣＫＶの位相差の絶対値が検出される。
【００１３】
ＴＤＣの基本構成として例えば特許文献２の図５等に記載が参照される。図８に、ＴＤＣの典型的な基本構成の一例を示す。図８において、ＴＤＣは、端子ＡとＢにそれぞれ入力される信号の立ち上がりエッジの位相差を測定する。端子Ａに入力された信号は、複数段の単位遅延回路（バッファ）２１１からなる遅延回路列で遅延される。遅延回路列の各段の信号を、各段に対応して設けられたＦＦ２１２のデータ端子に入力し、端子Ｂに入力される信号を複数のＦＦ２１２のクロック端子に共通に入力する。各ＦＦ２１２では、データ端子の信号をクロック端子に共通に入力される信号の立ち上がりエッジでサンプルする。各ＦＦ２１２の出力と隣（後段）のＦＦ２１２の出力をインバータ２１４で反転した信号を入力するＡＮＤ回路２１３を備えている。ＡＮＤ回路２１３はＦＦ２１２の出力が“１”、隣（後段）のＦＦ２１２の出力が“０”、したがってインバータ２１４の出力が“１”のとき、“１”を出力し、それ以外は“０”を出力する検出回路として機能する。複数のＡＮＤ回路２１３の出力をパラレルビットにバス化し、バイナリ化デコーダ２１５でデコードする。バイナリ化デコーダ２１５の出力ＯＵＴには、端子ＡとＢにそれぞれ入力される信号の立ち上がりエッジの位相差に応じたバッファ２１１の段数がデジタルデータとして出力される。
【００１４】
図８の動作の一例として、例えば端子Ｂに入力される信号が、端子Ａに入力された信号の立ち上がりエッジから、バッファ１段分相等の遅延時間、遅延して立ち上がる場合、端子Ｂから各ＦＦ２１２のクロック端子に共通入力される信号の立ち上がり時点で、端子Ａに入力された信号（Ｈｉｇｈレベル）はすでにバッファ１段分伝播しており、１段目のバッファ２１１の出力は“１”であるが、２段目以降のバッファ２１１の出力は全て“０”である。したがって、１段目のＦＦ２１２に出力と２段目のＦＦ２１２の出力の反転を受けるＡＮＤ回路２１３の出力は“１”となり、残りの全てのＡＮＤ回路２１３の出力は“０”となり、端子ＡとＢの信号の位相差が、バッファ１段分の遅延に相当していることがわかる。なお、図８のＴＤＣでは、端子Ａに入力される信号の立ち上がりエッジよりも端子Ｂに入力される信号の立ち上がりエッジの方が時間的に遅れている場合の２つの信号の位相差を検出する。
【００１５】
図６、図７に示した構成の場合、リファレンスクロック信号ＦＲＥＦと、ＶＣＯの出力クロックＦＶＣＯをＮ分周した信号ＦＣＫＶを入力とするＰＦＤ２０１の出力ＵＰ／ＤＮの幅（ＦＲＥＦとＦＣＫＶの位相差）を、ＴＤＣ２０３にて測定しデジタル・コード化（Ｌビット信号）している。この場合、ＵＰやＤＮの幅は、リファレンスクロック信号ＦＲＥＦの周期程度まで拡大する場合がある。これに応じて、ＴＤＣ２０３の位相誤差検出範囲（バッファ段数、ＦＦ段数、ＡＮＤ回路の個数、バス幅）も拡大する必要がある。精度を保ったまま位相誤差検出範囲を広げる場合、長時間の測定が可能なＴＤＣが必要となり、大量の遅延素子とＦＦが必要となり、回路面積が増加し、消費電力も増大する。
【００１６】
図６、図７の構成とは別に、図９に示すような構成も提案されている（特許文献１の図４から引用）。図７の回路では、ＦＲＥＦとＦＣＫＶの位相差の全てをＴＤＣ２０３にて測定する構成であるのに対して図９の構成は、カウンタ４０４と遅延ライン４０１を用いることで同一の機能を実現するものである。
【００１７】
図９を参照すると、ＰＦＤ＋ＴＤＣは、遅延列（Ｄｅｌａｙ−Ｌｉｎｅ）４０１、コントロールロジック４０２、サンプラ４０３、カウンタ４０４、加算器４０５、オフセット制御４０６を備えている。分周器（ＤＩＶ）は、プリスケーラ４０７、プログラムカウンタ４０８、スワロウカウンタ（パルス・スワロカウンタ）４０９を備えている。ＤＣＯの出力ＶＤＣＯを入力とする分周器ＤＩＶの出力（図９ではＶＰＲＥ）をクロック入力とするカウンタ４０４にて、ＶＲＥＦとＶＤＩＶ間の広範囲な位相差を相対的に粗い精度で測定し、その間（すなわちＶＲＥＦとＶＰＲＥ間）の精細な位相差を、遅延列４０１で高精度に測定する。カウンタ４０４のクロックとしてＤＩＶのプリスケーラ４０７の出力ＶＰＲＥを用いる。
【００１８】
ＡＤＰＬＬがロックした場合、ＶＰＲＥの出力もロックする。したがって、これをクロックとして、カウンタ４０４でカウントした位相差と時間との関係が一意的に決まる。サンプラ４０３により、ＶＲＥＦをＶＰＲＥでサンプリングして同期化し、カウンタ４０４のスタート信号とし、ＶＤＩＶは、カウンタ４０４のエンド信号とする。これにより、ＶＰＲＥの精度で、ＶＲＥＦ・ＶＤＩＶ間の位相差を測定する。ＶＲＥＦとＶＰＲＥの位相差を遅延列４０１で測定する。コントロールロジック４０２は、カウンタ４０４と遅延列４０１で測定した位相差を合成する。オフセット回路（加算器４０５、オフセットコントロール４０６）は、ＡＤＰＬＬロック時のＶＲＥＦとＶＤＩＶの位相関係を調整する。
【００１９】
図９の構成によれば、長時間の測定が必要なくなり、ＴＤＣが大規模化することを防ぐことができる。
【００２０】
また、図９の構成によれば、常にＶＰＲＥ１クロック以内をＴＤＣの測定精度で補間する動作となるので精度を保つこともできる。
【００２１】
なお、特許文献２の図１には、ＴＤＣと、ＤＣＯと、リファレンスクロックをＤＣＯの出力でサンプルするフリップフロップと、２つのアキュムレータと、ＤＣＯ周期正規化回路と、位相誤差検出器と、デジタル・フィルタと、ＤＣＯゲイン正規化回路を有する構成が開示されている。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開２００９−２６８０４７号公報
【特許文献２】特開２００２−７６８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
以下に関連技術の分析を与える。
【００２４】
図６の構成においては、検出精度を保ったまま位相検出幅を幅広くするためには、長時間対応（フリップフロップ＋遅延回路が大量）のＴＤＣが必要となり、回路面積の点、及び消費電力の点で問題となる。
【００２５】
位相変調が必要となるような特別な環境（ＲＦアプリケーション）ではなく、ＬＳＩ内部配置されるデジタル回路制御クロック生成器としてのＡＤＰＬＬへの適用を考えれば、位相検出精度（ＴＤＣによる精細な位相差の検出）を保ったままの状態で広い位相検出範囲に対応する必要はない。つまり、ロック状態にあるＦＲＥＦとＦＤＩＶの位相が近い状態でのみ、精細（ｆｉｎｅ）な位相差の結果が必要であり、位相差が離れたところでは、精細な位相差が要求されることは少ない。
【００２６】
位相差の小さい場合にのみ、ＴＤＣの分解能が必要である場合、図６の構成のままでも優位性を向上することは可能である。例えば、位相差が離れた箇所のＴＤＣの単位遅延素子（バッファ）の単位遅延時間（バッファ１段あたりの遅延時間）を増大させることで、ＴＤＣの全体の遅延素子の段数を減らす効果がある。
【００２７】
例えば図１０に示すように、ＡとＢの位相差が大の位置に対応する単位遅延素子（後段側に位置すｒバッファ）の単位遅延時間を２αとしている。ただし、αはＡとＢの位相差が小さい場合に対応する単位遅延素子の遅延時間である。すなわち、αはＴＤＣの入力端子Ａ、Ｂに近い方に配置される単位遅延素子の遅延時間である。
【００２８】
しかしながら、図１０の構成は、ＴＤＣの面積削減に大きく寄与するものとはいえない。
【００２９】
位相差の検出精度を保ったまま、位相検出範囲を広げる手法について、図９の構成がある。しかしながら、図９の構成では、別途、位相誤差を測定するカウンタと、その制御ブロックが別途必要となり、回路構成が複雑化する。また、ＶＲＥＦとＶＤＩＶの位相差が近い場合などは、カウンタ４０４のカウント動作の開始（Ｓｔａｒｔ）、停止（Ｅｎｄ）の制御を高速に行う必要がある。このため、別途回路の工夫が必要となる。
【００３０】
したがって、本発明の目的は、精度、処理スピード等必要な特性を満たしつつ、回路構成を簡素化し、省面積化を可能とするデジタルＰＬＬを提供することにある。
【課題を解決するための手段】
【００３１】
前記課題を解決する本発明が概略以下の構成とされる。
【００３２】
本発明によれば、リファレンスクロック信号と分周クロック信号を入力し前記リファレンスクロック信号と前記分周クロック信号の位相差を検出する時間デジタル変換器と、
位相誤差演算器と、
前記位相誤差演算器から出力される位相誤差を平滑化するデジタルフィルタと、
前記デジタルフィルタからの出力信号により発振周波数が可変され該周波数の出力クロック信号を出力するデジタル制御発振器と、
前記デジタル制御発振器からの前記出力クロック信号を予め定められた正整数Ｎで分周した前記分周クロック信号を出力するＮ分周器と、
前記Ｎ分周器内のカウンタ値を前記リファレンスクロック信号に応答して捕獲するレジスタと、
を備え、
前記時間デジタル変換器の位相差の測定範囲が、前記出力クロック信号の１クロックサイクル以内とされ、
前記分周クロック信号と前記リファレンスクロック信号の位相差が、絶対値で、前記出力クロック信号の１クロックサイクル以上では、前記時間デジタル変換器の出力は０とされ、前記位相誤差演算器では、前記レジスタに捕獲されたカウンタ値を用いて、前記分周クロック信号と前記リファレンスクロック信号の位相誤差を演算し、
前記分周クロック信号と前記リファレンスクロック信号の位相差が、絶対値で、前記出力クロック信号の１クロックサイクル未満の場合、前記レジスタに捕獲されたカウンタ値は０とされ、前記位相誤差演算器では、前記時間デジタル変換器の出力を用いて、前記位相誤差を演算するデジタル位相同期ループ回路が提供される。
【００３３】
本発明においては、前記分周クロック信号と前記リファレンスクロック信号のうちの一方の信号で他方の信号をサンプルした結果を、前記分周クロック信号と前記リファレンスクロック信号の進み／遅れを表す符号情報として出力するフリップフロップを備え、
前記時間デジタル変換器は、前記分周クロック信号と前記リファレンスクロック信号の位相差が、前記出力クロック信号の１クロックサイクル未満の場合、前記出力クロック信号の１クロックサイクルに対する割合に換算した小数値を出力し、
前記位相誤差演算器は、前記分周クロック信号と前記リファレンスクロック信号の位相差が、前記出力クロック信号の１クロックサイクル以上であれば、前記レジスタでサンプルしたカウンタ値と前記符号情報に基づき、符号付き整数値の位相誤差を出力し、
前記位相差が、前記出力クロック信号の１クロックサイクル未満であれば、前記時間デジタル変換器から出力される小数値と前記符号情報に基づき、符号付き小数値の位相誤差を出力する。
【発明の効果】
【００３４】
本発明によれば、精度、処理スピード等必要な特性を満たしつつ、回路構成を簡素化し、省面積化を可能としている。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施形態の構成を示す図である。
【図２】本発明の一実施形態の動作を説明するタイミング図である。
【図３】本発明の一実施形態の動作を説明するタイミング図である。
【図４】本発明の一実施形態を説明する図である。
【図５】アナログＰＬＬの構成例を示す図である。
【図６】ＡＤＰＬＬの構成例を示す図である。
【図７】図６のＰ２Ｄの構成例を示す図である。
【図８】ＴＤＣの基本構成を示す図である。
【図９】特許文献１の構成を示す図である。
【図１０】ＴＤＣの構成の一例を示す図である。
【発明を実施するための形態】
【００３６】
本発明の一実施形態について説明する。図１は、本発明の一実施形態のＡＤＰＬＬ回路の構成を示す図である。図１を参照すると、本実施形態のＡＤＰＬＬ回路は、出力クロック信号ＦＯの１クロックサイクル（１周期）以内の位相差測定範囲で、リファレンスクロック信号ＦＲＥＦと分周クロック信号ＦＤの位相差を検出するＴＤＣ１０１と、ＦＲとＦＤの位相の進み遅れを検出し符号情報（ｓｉｇｎ）を出力するフリップフロップ１０３と、位相誤差演算器１０２と、位相誤差演算器１０２の出力を受け平滑化するデジタル・フィルタ１０４と、デジタル・フィルタ１０４からの信号を受け発振周波数を可変制御するデジタル制御発振器（ＤＣＯ）１０５と、ＤＣＯ１０５の出力クロック信号ＦＯをＮ分周するＮ分周器１０６と、Ｎ分周器１０６の内部変数（カウンタ値）をリファレンスクロック信号ＦＲによって捕獲（キャプチャ）するレジスタ１０７と、を備えている。分周器１０６から出力される分周クロック信号ＦＤは、ＴＤＣ１０１に入力され、リファレンスクロック信号ＦＲとの位相差が０となるように制御が行われ、ロック時に、安定した出力クロック信号ＦＯを得る。
【００３７】
ＦＦ１０３は、リファレンスクロック信号ＦＲをデータ端子に入力し、分周クロック信号ＦＤをクロック端子に入力し、分周クロック信号ＦＤの立ち上がりエッジでリファレンスクロック信号ＦＲを捕獲（キャプチャ）し、捕獲結果を出力端子Ｑから符号情報（ｓｉｇｎ）として出力する。分周クロック信号ＦＤの立ち上がり時点でリファレンスクロック信号ＦＲがすでにＨｉｇｈ（１）に立ち上がっているときは、ＦＦ１０３はその出力端子ＱからＨｉｇｈ（１）を出力する（ＦＤの方がＦＲよりも位相が遅れている）。分周クロック信号ＦＤの立ち上がり時点で、リファレンスクロック信号ＦＲがＨｉｇｈに立ち上がっていず、Ｌｏｗ（０）であるときは、ＦＦ１０３はその出力端子ＱからＬｏｗ（０）を出力する（ＦＤの方がＦＲよりも位相が進んでいる）。なお、リファレンスクロック信号ＦＲのデューティが例えば５０％の場合、ＦＤとＦＲの位相差が±１８０度以上離れている場合には、ＦＦ１０３では、ＦＤとＦＲの進み・遅れを正しく検出できない。分周クロック信号ＦＤとリファレンスクロック信号ＦＲは、例えばデューティが５０％よりもさらに小さい場合、ＦＦ１０３によるＦＤとＦＲの位相差の検出可能範囲は狭まる。なお、ＦＦ１０３のデータ端子に分周クロック信号ＦＤ、クロック端子にリファレンスクロック信号ＦＲを入力する構成としてもよい。ただし、この場合、ＦＤのデューティも例えば５０％とする。
【００３８】
位相誤差演算器（位相差検出器）１０２は、ＴＤＣ１０１の出力（小数：絶対値）と、ＦＦ１０３から出力される符号情報（ｓｉｇｎ）と、レジスタ１０７からのカウンタ値（整数：絶対値）を入力し、リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相誤差φＥを演算してデジタル・フィルタ１０４に出力する。
【００３９】
本実施形態のＡＤＰＬＬ回路は、例えばＬＳＩに搭載されるクロックジェネレータとして用いて好適とされ、該ＡＤＰＬＬ回路と同一のＬＳＩチップ上に搭載されるデジタルブロックに出力クロック信号を供給する。
【００４０】
本実施形態においては、リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相が近い状態でのみ（したがって、ほぼロック状態にある場合）、精細（ｆｉｎｅ）な位相差の結果が必要となる適用を想定し、前述した図９の構成を、より簡素化した回路構成とすることで、回路面積、及び、処理スピード等に関してデメリットのないＡＤＰＬＬを実現している。
【００４１】
本実施形態においては、２つの入力の位相差を相対的に比較し該位相差をデジタル化する方式（「相対比較方式」という）を採用し、関連技術等において、分周回路としてのみ機能していたフィードバック分周回路（１／Ｎ）を整数部分の位相誤差測定回路として用いる。
【００４２】
本実施形態によれば、関連技術の相対比較方式と比較して、位相比較結果ＵＰ／ＤＮを生成するＰＦＤ回路は、必要なくなり、リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相差を検出するＴＤＣも、小数部（出力クロックＦＯの１クロックサイクル以下の時間長）のみを検出できればよく、追加のカウンタ（図９の４０４）も必要とされない。
【００４３】
かかる構成としたことにより、本実施形態によれば、特許文献２の図１の構成における２つのアキュムレータ（特許文献２の１０２、１１８）やＤＣＯ周期正規化処理（ＮＯＲＭ）等の煩雑な処理が不必要となり、逓倍値をカウントするカウンタが必要とされるだけであり、このカウンタを、図１のＮ分周器１０６のカウンタと共用したことにより、特許文献２の図１等の構成と較べ、特段に回路構成の簡素化を実現している。すなわち、本実施形態においては、相対比較で問題となる、整数部の位相誤差検出を、Ｎ分周器１０６の内部変数（カウンタ値）から得ている。
【００４４】
本実施形態では、図６に示した相対比較ＡＤＰＬＬに対して、レジスタ（Ｎ分周器１０６のカウンタ値のビット数分の個数のフリップフロップ）１０７が追加されており、図７のＰＦＤ２０１は除去されている。なお、図１のＦＲ、ＦＤは、図６のリファレンスクロック信号ＦＲＥＦ、分周クロック信号ＦＣＫＶに対応する。
【００４５】
ＰＬＬとして、まず必要な情報は、リファレンスクロック信号ＦＲと分周クロック信号ＦＤのエッジ（例えば立ち上がりエッジ）間に、どの程度位相差があるかということである。図６、図７、図９、図１０等の関連技術においては、この位相誤差を検出するために、ＴＤＣもしくはカウンタ等を用いている。
【００４６】
本願発明者等は、Ｎ分周器１０６内にすでに分周クロック信号ＦＤの位相情報をもつカウンタ値が存在することに着目し、比較すべきもう一方の信号であるリファレンスクロック信号ＦＲにて、Ｎ分周器１０６の内部変数（外部に出力されない回路内部の変数値）であるカウンタ値を捕獲（キャプチャ）することで、上記関連技術と同様の位相差が得られることを知見した。つまり、以下のような動作と処理を行なうことで、位相差情報が得られる。
【００４７】
通常、Ｎ分周器１０６は逓倍値（＝分周値）Ｎが設定され、ＤＣＯ１０５からの出力クロックＦＯを逓倍値分カウントアップしていき、カウント値＝（逓倍値−１）となった際に、次に出力クロック信号ＦＯの立ち上がりエッジに同期して分周クロック信号ＦＤのクロックパルス（Ｈｉｇｈパルス）の立ち上がりエッジ（リーディングエッジ）を生成出力する。
【００４８】
逓倍値Ｎが８の場合（ＤＣＯ１０５の出力クロック信号ＦＯの周波数が分周クロック信号ＦＤの周波数の８逓倍）、Ｎ分周器１０６におけるカウンタ動作について、図２及び図３のタイミング図を参照して説明する。なお、特に制限されないが、ＤＣＯ１０５の出力クロック信号ＦＯ、リファレンスクロック信号ＦＲはデューティ＝５０％、分周クロック信号ＦＤのデューティは１２．５％であるが、この値に限定されるものでない。分周クロック信号ＦＤのデューティを５０％としてもよい。
【００４９】
８分周回路１０６は逓倍値＝８が設定され、ＤＣＯ１０５からの出力クロック信号ＦＯの立ち上がりエッジに応答して０からカウントアップしていき、カウント値＝（逓倍値−１）＝７となると、次の出力クロック信号ＦＯの立ち上がりエッジに応答してカウント値は０に戻り、０から７の間を昇順に循回的にカウント動作する。なお、Ｎ分周器１０６は、（Ｎ−１）から０にカウントダウン動作するダウンカウンタであってもよい。
【００５０】
図２において、出力クロック信号ＦＯの各Ｈｉｇｈパルスの下の数字０、１、２・・７、０、１・・・は、Ｎ分周器１０６のカウンタ値である。図２に示すように、出力クロック信号ＦＯをカウントするＮ分周器１０６でのカウンタ値がＮ−１＝７となり、次の出力クロック信号ＦＯの立ち上がりエッジに応答してカウンタ値が「７」から「０」に変化する時に、分周クロック信号ＦＤのクロックパルスの立ち上がりエッジ（パルスの先端のエッジ（リーディングエッジ））が生成される。Ｎ分周器１０６内部のカウンタにおいてカウント値＝０が、分周クロック信号ＦＤの位相データとなる。特に制限されないが、出力クロック信号ＦＯを８分周した分周クロック信号ＦＤのデューティは１２．５％とする。この場合、出力クロック信号ＦＯをカウントするＮ分周器１０６でのカウンタ値が「１」となる時に、分周クロック信号ＦＤのＨｉｇｈパルスの立ち下りエッジ（パルスの後端のエッジ（トレイリングエッジ））が生成される。Ｎ分周器１０６において、カウンタ値の「７」から「０」への変化に応答して出力がＨｉｇｈ（１）にセットされ、カウンタ値の「０」から「７」への変化に応答して出力がＬｏｗ（０）にリセットされるＳＲフリップフロップ等を備えることで、図２の分周クロック信号ＦＤが生成される。なお、分周クロック信号ＦＤのデューティを５０％とする場合、ＳＲフリップフロップは、カウンタ値の「７」から「０」への変化に応答して出力がＨｉｇｈ（１）にセットされ、カウンタ値の「３」から「４」への変化に応答して出力がＬｏｗ（０）にリセットされる。
【００５１】
図３において、出力クロック信号ＦＯの立ち上がりエッジの下の数字０、１、２・・７、０、１・・・はＮ分周器１０６のカウンタ値である。図３に示すように、Ｎ分周器１０６のカウンタ値を、リファレンスクロック信号ＦＲで捕獲することで、リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相差の整数部（ＦＯ何クロック分に相等するか換算した整数値）の位相誤差データを得ることができる。
【００５２】
図３において、リファレンスクロック信号ＦＲの立ち上がりエッジが、１の矢印が示すように、カウンタ値「１」と「２」の間にあるとき、分周クロック信号ＦＤは、リファレンスクロック信号ＦＲよりも、出力クロック信号ＦＯの１クロックサイクル＋α（ただし、αは小数部：ＦＯの１クロックサイクル未満）だけ位相が進んでいる。このとき、カウンタ値０での分周クロック信号ＦＤの立ち上がり時に、リファレンスクロック信号ＦＲはＬｏｗであるため、ＦＦ１０３から出力される符号情報（ｓｉｇｎ）はＬｏｗ（０）とされる。分周クロック信号ＦＤがリファレンスクロック信号ＦＲよりも出力クロック信号ＦＯのクロックサイクルの整数倍＋α位相が進んでいる場合、位相誤差演算器１０２では、レジスタ１０７でキャプチャされたカウンタ値の整数部と、符号情報（ｓｉｇｎ）とに基づき、位相誤差を算出する。
【００５３】
また、図３において、リファレンスクロック信号ＦＲの立ち上がりエッジが２の矢印が示すように、カウンタ値「５」と「６」の間にあれば、分周クロック信号ＦＤは、リファレンスクロック信号ＦＲよりも、出力クロックＦＯに関して、２クロックサイクル＋α（ただし、αは小数部）だけ、位相が遅れていることになる。カウンタ値０での分周クロック信号ＦＤの立ち上がり時、リファレンスクロック信号ＦＲは既にＨｉｇｈに立ち上がっているため（ＦＲは、２の矢印に対応するカウンタ値「５」と「６」の間でＨｉｇｈに立ち上がり、カウンタ値「１」と「２」の間でＬｏｗに立ち下がる）、ＦＦ１０３から出力される符号情報（ｓｉｇｎ）はＨｉｇｈ（０）とされる。分周クロック信号ＦＤがリファレンスクロック信号ＦＲよりも出力クロック信号ＦＯのクロックサイクルの整数倍＋α（小数）だけ位相が遅れている場合、位相誤差演算器１０２では、レジスタ１０７でキャプチャされたカウンタ値の整数部と、符号情報（ｓｉｇｎ）とに基づき、位相誤差を算出する。図３において、リファレンスクロック信号ＦＲの立ち上がりエッジ（２の矢印）により、レジスタ１０７に捕獲されるＮ分周器１０６のカウンタ値は「５」、ＦＦ１０３から出力される符号情報（ｓｉｇｎ）＝１に基づき、以下のように算出する（後に図４を参照して詳説する）。
【００５４】
位相誤差＝５＋（−（８−１））＝５−７＝−２
【００５５】
本実施形態において、リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相差が、出力クロック信号ＦＯの１クロックサイクル以内（小数）であれば、その位相差はＴＤＣ１０１で検出される。ＴＤＣ１０１は、端子Ａ、Ｂの信号の立ち上がりエッジの位相差を検出するための端子遅延回路の段数（例えば図８のバッファ２１１の段数）として、出力クロックＦＯの１クロックサイクル分の長さがあればよい。
【００５６】
リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相差が、出力クロック信号ＦＯの１クロックサイクル以上ある場合（位相差が１以上の場合）、測定レンジオーバーとなり、ＴＤＣ１０１は、その位相差を測定できず０を出力する。例えば図８のＴＤＣにおいて、端子Ｂに入力される信号が、端子Ａに入力された信号の立ち上がりエッジから、ＴＤＣのバッファ２１１の全段数の遅延時間の和（ＦＯの１クロックサイクルの時間に相等）よりもさらに遅延して立ち上がる場合、端子Ａから入力された信号は、端子Ｂから各ＦＦ２１２のクロック端子に共通入力される信号の立ち上がり時点で全てのバッファ２１２を伝播し終わっており、全段のバッファ２１１の出力は全て“１”である。このため、端子Ｂの信号の立ち上がりに応答して全てのＦＦ２１２は“１”をサンプルする。前段のＦＦ２１２の出力と後段のＦＦ２１２の出力の反転を受ける各ＡＮＤ回路２１３の出力は全て“０”となり、ＯＵＴにはデジタル値０が出力される。
【００５７】
一方、リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相差が、出力クロック信号ＦＯの１クロックサイクル以内の場合、該位相差に対応したバッファ２１１（単位遅延回路）の個数をバッファ２１１の総数で割った小数（絶対値）が位相差として出力される。図８のＴＤＣにおけるバッファ２１１の総数をＭ、バッファ２１１の遅延時間をｔｄ、ＤＣＯ１０５の出力クロック信号ＦＯの１周期をＴＯ（制御信号により可変する）とすると、Ｍ×ｔｄ≒ＴＯの関係が成り立つ。リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相差がバッファ２１１のｎ段分に対応する場合、ＴＤＣは、ｎ／Ｍを出力する。なお、ＴＤＣ１０１は、ＦＲとＦＤの位相差（ＦＯの１クロックサイクル以内）の正負について、該位相差の絶対値を出力する。
【００５８】
なお、図８の構成では、端子Ａに入力される信号の立ち上がりのタイミングが、端子Ｂに入力される信号の立ち上がりのタイミングよりも時間的に先行している場合、すなわち、端子Ａの信号が端子Ｂの信号よりも位相が進んでいる場合に、端子ＡとＢに入力される信号の立ち上がりエッジの位相差が検出可能であるが、端子Ａに入力される信号の立ち上がりのタイミングが、端子Ｂに入力される信号の立ち上がりのタイミングよりも時間的に遅れている場合、すなわち端子Ａの信号が端子Ｂの信号よりも位相が遅れている場合には、端子ＡとＢに入力される信号の立ち上がりエッジの位相差は検出できない。図１のＴＤＣ１０１において、端子Ａに入力されるリファレンスクロック信号ＦＲの立ち上がりエッジが、端子Ｂに入力される分周クロック信号ＦＤの立ち上がりエッジよりも時間的に遅れている場合の位相差を検出するには、ＴＤＣ１０１において、図８の構成に加えて、端子Ｂに入力される信号を遅延させる複数段のバッファと、複数段のバッファのそれぞれの出力を、端子Ａに入力される信号の立ち上がりエッジで共通にサンプルする複数のフリップフロップ（ＦＦ）と、複数のＦＦについて両隣のＦＦの出力の不一致を検出するための複数のＡＮＤ回路（各ＡＮＤ回路はＦＦの出力と隣のＦＦの出力をインバータで反転した信号を入力）を備えた構成をさらに備え、複数のＡＮＤ回路を並列化した値をバイナリ化デコーダ２１５でデコードする。かかる構成により、ＴＤＣ１０１の端子ＡとＢに入力されるリファレンスクロック信号ＦＲの立ち上がりエッジと分周クロック信号ＦＤの立ち上がりエッジの位相差に関して、ＦＤがＦＲよりも位相が遅れている場合、及び、ＦＤがＦＲよりも位相差が進んでいる場合のそれぞれについて、位相差を絶対値で出力することができる。
【００５９】
Ｎ分周器１０６のカウンタ値をレジスタ１０７に捕獲するだけでは、ある整数値を捕獲するだけとなるので、捕獲したカウンタ値と、ＦＦ１０３から出力される遅れ／進みのｓｉｇｎ信号（１、０）を用いて、位相誤差演算器１０２にて、図４に示すような特性として処理を行う。
【００６０】
図４のカウンタ値、ｓｉｇｎ値、処理される位相誤差において、横軸は位相差（＋、−）であり、縦軸は、それぞれ、カウンタ値、ｓｉｇｎ値、位相誤差（整数部）である。
【００６１】
ＦＦ１０３は、分周クロック信号ＦＤの立ち上がり時点でリファレンスクロック信号ＦＲがＨｉｇｈ（１）、Ｌｏｗ（０）のとき、ＦＤとＦＲの位相差−、＋に対応して、ｓｉｇｎ＝Ｈｉｇｈ（１）、Ｌｏｗ（０）をそれぞれ出力する。
【００６２】
位相誤差演算器１０２では、ＦＦ１０３から出力される符号情報（ｓｉｇｎ）のＬｏｗ（＝０）、Ｈｉｇｈ（＝１）に対して、図４に示すように、ｓｉｇｎ値０、−（Ｎ−１）を割当てる。
【００６３】
位相誤差演算器１０２では、レジスタ１０７で捕獲されたＮ分周器１０６のカウンタ値に、ＦＤとＦＲの位相差の正負に応じて（すなわち、ＦＦ１０３から出力される符号情報（ｓｉｇｎ）の値０、１に応じて）、ｓｉｇｎ値０、−（Ｎ−１）を加算する。
【００６４】
カウンタ値＋ｓｉｇｎ値の演算の結果、図４に示すように、位相誤差演算器１０２で「処理される位相誤差」は、ＦＤとＦＲの位相差が負の場合、−（Ｎ−１）から０までの値（整数）、ＦＤとＦＲの位相差が非負（正又は０）の場合、０から＋（Ｎ−１）までの値（整数）となる。
【００６５】
位相誤差演算器１０２では、ＴＤＣ１０１で検出された分周クロック信号ＦＤとリファレンスクロック信号ＦＲの位相差の小数部に対して、ＦＦ１０３から出力される符号情報（ｓｉｇｎ）のＬｏｗ（＝０）、Ｈｉｇｈ（＝１）に応じて正、負の符号を付加し、位相誤差として出力する。なお、ＴＤＣ１０１から０以外の小数部が出力される場合、レジスタ１０７で捕獲されたＮ分周器１０６のカウンタ値は「０」又は「７」、すなわち、リファレンスクロック信号ＦＲの立ち上がりエッジが、図３の３の矢印の位置（カウンタ値０）から前後１クロックサイクル以内にある場合に対応している。例えばリファレンスクロック信号ＦＲで捕獲したＮ分周器１０６のカウンタ値が「７」のとき、分周クロック信号ＦＤは、リファレンスクロック信号ＦＲよりも位相が遅れており、ＦＦ１０３から出力される符号情報（ｓｉｇｎ）はＨｉｇｈであり、位相誤差演算器１０２では、図４を参照して説明したように、カウンタ値＋ｓｉｇｎ値（＝−（８−１））を演算する。よって、処理される位相誤差の整数部は、７＋（−７）＝０となる。
【００６６】
またリファレンスクロック信号ＦＲで捕獲したＮ分周器１０６のカウンタの値が「０」のとき、分周クロック信号ＦＤはリファレンスクロック信号ＦＲよりも位相が進んでいるか一致し、ＦＦ１０３から出力される符号情報（ｓｉｇｎ）はＬｏｗである。この場合、位相誤差演算器１０２では、図４を参照して説明したように、カウンタ値＋ｓｉｇｎ値（＝０）を演算し、処理される位相誤差の整数部は０＋０＝０となる。そして、位相誤差演算器１０２では、ＴＤＣ１０１で検出された分周クロック信号ＦＤとリファレンスクロック信号ＦＲの位相差の小数部（絶対値）と、ＦＦ１０３から出力される符号情報（ｓｉｇｎ）に基づき、符号付きの小数を、位相誤差として、デジタル・フィルタ１０４に出力する。
【００６７】
位相誤差演算器１０２において、
リファレンスクロック信号ＦＲによってレジスタ１０７でサンプリングしたＮ分周器１０６のカウンタ値（整数部（絶対値））をＣＮＴ［ｋ］とし、
ＦＦ１０３において分周クロック信号ＦＤでサンプルされた符号情報ｓｉｇｎをｓｉｇｎ［ｋ］（＝１又は０）とし、
ＴＤＣ１０１からの出力（小数（絶対値）をε［ｋ］とすると、出力する位相誤差データφＥ［ｋ］は、次式（１）、（２）で与えられる。ただし、ｋはサンプリングクロック（ＦＲ又はＦＤ）にサンプリングの番号を表す。
【００６８】
符号情報ｓｉｇｎ［ｋ］が０のとき、
φＥ［ｋ］＝ＣＮＴ値［ｋ］＋ε［ｋ］ ・・・（１）
だだし、
０＜ε［ｋ］＜１のとき、ＣＮＴ値［ｋ］は０であり、
ε［ｋ］＝０のとき、ＣＮＴ値［ｋ］は非負整数（正の整数又は０）である。
【００６９】
符号情報ｓｉｇｎ［ｋ］が１のとき、
φＥ［ｋ］＝ＣＮＴ値［ｋ］−（Ｎ−１）−ε［ｋ］ ・・・（２）
だだし、
０＜ε［ｋ］＜１のとき、ＣＮＴ値［ｋ］−（Ｎ−１）は０であり、
ε［ｋ］＝０のとき、ＣＮＴ値［ｋ］−（Ｎ−１）は負の整数又は０である。
【００７０】
本実施形態においては、位相誤差の特性は、アナログＰＬＬのＰＦＤそのものの特性となるため、動作原理的に考えても、Ｎ分周器のカウンタ値を用いる点に問題はない。
【００７１】
本実施形態においては、図６のＰ２Ｄに必要とされていたＰＦＤは不要とされ、ＴＤＣはリファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相が一致する近傍の位相差が検出できればよいことから、回路構成は大規模とはならない。加えて、本実施形態においては、Ｎ分周器の内部変数であるカウンタ値を用いることで、カウンタも追加ブロックとして必要となることはない。
【００７２】
さらに、本実施形態においては、Ｎ分周器のカウンタを使うことで、つねに動作しているカウンタから値を拾い上げるだけの動作となるため、図９に示した、カウンタ付きのＰ２Ｄで問題となるカウンタのＳＴＡＲＴ／ＥＮＤの高速制御等の問題を解決することができる。このため、本実施形態によれば、正確性（精度）の向上、及び、処理スピードの高速化を可能としている。上記の通り、より簡素な回路構成にて面積削減に貢献しつつ、関連技術と同等のＡＤＰＬＬ特性と性能が得られる。
【００７３】
なお、上記の特許文献１、２の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７４】
１１ ＰＦＤ＋ＣＰ
１２ ＬＦ（ループフィルタ）
１３ ＶＣＯ
１４ Ｎ分周器
２１ Ｐ２Ｄ
２２ デジタル・フィルタ（ループフィルタ）
２３ ＤＣＯ
２４ Ｎ分周器
１０１ ＴＤＣ
１０２ 位相誤差演算器
１０３ ＦＦ
１０４ デジタル・フィルタ
１０５ ＤＣＯ
１０６ Ｎ分周器
１０７ レジスタ（フリップフロップ）
２０１ ＰＦＤ
２０２ ＮＯＲ
２０３ ＴＤＣ
２０４ ＦＦ
２１１ バッファ（単位遅延回路）
２１２ ＦＦ
２１３ ＡＮＤ
２１３ インバータ
２１５ バイナリ化デコーダ
４０１ Ｄｅｌａｙ Ｌｉｎｅ
４０２ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ
４０３ Ｓａｍｐｌｅｒ
４０５ 加算器
４０４ Ｃｏｕｎｔｅｒ
４０６ Ｏｆｆｓｅｔ Ｃｏｎｔｒｏｌ
４０７ Ｐｒｅｓｃａｌｅｒ
４０８ Ｐｒｏｇｒａｍ Ｃｏｕｎｔｅｒ
４０９ Ｓｗａｌｌｏｗ Ｃｏｕｎｔｅｒ
【特許請求の範囲】
【請求項１】
リファレンスクロック信号と分周クロック信号を入力し前記リファレンスクロック信号と前記分周クロック信号の位相差を検出する時間デジタル変換器と、
位相誤差演算器と、
前記位相誤差演算器から出力される位相誤差を平滑化するデジタルフィルタと、
前記デジタルフィルタからの出力信号により発振周波数が可変され該周波数の出力クロック信号を出力するデジタル制御発振器と、
前記デジタル制御発振器からの前記出力クロック信号を予め定められた正整数Ｎで分周した前記分周クロック信号を出力するＮ分周器と、
前記Ｎ分周器内のカウンタ値を前記リファレンスクロック信号に応答して捕獲するレジスタと、
を備え、
前記時間デジタル変換器の位相差の測定範囲が、前記出力クロック信号の１クロックサイクル以内とされ、
前記分周クロック信号と前記リファレンスクロック信号の位相差が、絶対値で、前記出力クロック信号の１クロックサイクル以上では、前記時間デジタル変換器の出力は０とされ、前記位相誤差演算器では、前記レジスタに捕獲されたカウンタ値を用いて、前記分周クロック信号と前記リファレンスクロック信号の位相誤差を演算し、
前記分周クロック信号と前記リファレンスクロック信号の位相差が、絶対値で、前記出力クロック信号の１クロックサイクル未満の場合、前記レジスタに捕獲されたカウンタ値は０とされ、前記位相誤差演算器では、前記時間デジタル変換器の出力を用いて、前記位相誤差を演算する、デジタル位相同期ループ回路。
【請求項２】
前記分周クロック信号と前記リファレンスクロック信号のうちの一方の信号で他方の信号をサンプルした結果を、前記分周クロック信号と前記リファレンスクロック信号の進み／遅れを表す符号情報として出力するフリップフロップを備え、
前記時間デジタル変換器は、前記分周クロック信号と前記リファレンスクロック信号の位相差が、前記出力クロック信号の１クロックサイクル未満の場合、前記出力クロック信号の１クロックサイクルに対する割合に換算した小数値を出力し、
前記位相誤差演算器は、前記分周クロック信号と前記リファレンスクロック信号の位相差が、前記出力クロック信号の１クロックサイクル以上であれば、前記レジスタでサンプルしたカウンタ値と前記符号情報に基づき、符号付き整数値の位相誤差を出力し、
前記位相差が、前記出力クロック信号の１クロックサイクル未満であれば、前記時間デジタル変換器から出力される小数値と前記符号情報に基づき、符号付き小数値の位相誤差を出力する、請求項１記載のデジタル位相同期ループ回路。
【請求項３】
前記Ｎ分周器内のカウンタ値は、前記出力クロック信号の入力に応答して０からＮ−１の値を１つずつ、昇順又は降順に、循回し、
前記位相誤差演算器は、前記分周クロック信号と前記リファレンスクロック信号の位相差が、前記出力クロック信号の１クロックサイクル以上であり、且つ、正値の場合、前記カウンタ値を位相誤差とし、
前記分周クロック信号と前記リファレンスクロック信号の位相差が、前記出力クロック信号の１クロックサイクル以上であり、且つ、負値の場合、前記カウンタ値から（Ｎ−１）を減算した値を位相誤差とする、請求項１又は２記載のデジタル位相同期ループ回路。
【請求項４】
前記Ｎ分周器は、前記カウンタ値が０をとるたびに、前記分周クロック信号のクロックパルスのリーディングエッジを生成し、
前記リファレンスクロック信号に応答して捕獲した前記カウンタ値が１乃至Ｎ−１の間の整数値の場合、前記分周クロック信号と前記リファレンスクロック信号の位相差が前記出力クロック信号の１クロックサイクル以上として、前記位相誤差演算器より、前記カウンタ値と前記符号情報から符号付き整数値の位相誤差が生成され、
前記リファレンスクロック信号に応答して捕獲した前記カウンタ値が０の場合、前記分周クロック信号と前記リファレンスクロック信号の位相差が前記出力クロック信号の１クロックサイクル未満として、前記位相誤差演算器より、前記時間デジタル変換器から出力される小数値と前記符号情報から符号付き小数値の位相誤差が出力される、請求項３記載のデジタル位相同期ループ回路。
【請求項５】
請求項１乃至４のいずれか１項に記載の前記デジタル位相同期ループ回路を備えた半導体装置。
【請求項１】
リファレンスクロック信号と分周クロック信号を入力し前記リファレンスクロック信号と前記分周クロック信号の位相差を検出する時間デジタル変換器と、
位相誤差演算器と、
前記位相誤差演算器から出力される位相誤差を平滑化するデジタルフィルタと、
前記デジタルフィルタからの出力信号により発振周波数が可変され該周波数の出力クロック信号を出力するデジタル制御発振器と、
前記デジタル制御発振器からの前記出力クロック信号を予め定められた正整数Ｎで分周した前記分周クロック信号を出力するＮ分周器と、
前記Ｎ分周器内のカウンタ値を前記リファレンスクロック信号に応答して捕獲するレジスタと、
を備え、
前記時間デジタル変換器の位相差の測定範囲が、前記出力クロック信号の１クロックサイクル以内とされ、
前記分周クロック信号と前記リファレンスクロック信号の位相差が、絶対値で、前記出力クロック信号の１クロックサイクル以上では、前記時間デジタル変換器の出力は０とされ、前記位相誤差演算器では、前記レジスタに捕獲されたカウンタ値を用いて、前記分周クロック信号と前記リファレンスクロック信号の位相誤差を演算し、
前記分周クロック信号と前記リファレンスクロック信号の位相差が、絶対値で、前記出力クロック信号の１クロックサイクル未満の場合、前記レジスタに捕獲されたカウンタ値は０とされ、前記位相誤差演算器では、前記時間デジタル変換器の出力を用いて、前記位相誤差を演算する、デジタル位相同期ループ回路。
【請求項２】
前記分周クロック信号と前記リファレンスクロック信号のうちの一方の信号で他方の信号をサンプルした結果を、前記分周クロック信号と前記リファレンスクロック信号の進み／遅れを表す符号情報として出力するフリップフロップを備え、
前記時間デジタル変換器は、前記分周クロック信号と前記リファレンスクロック信号の位相差が、前記出力クロック信号の１クロックサイクル未満の場合、前記出力クロック信号の１クロックサイクルに対する割合に換算した小数値を出力し、
前記位相誤差演算器は、前記分周クロック信号と前記リファレンスクロック信号の位相差が、前記出力クロック信号の１クロックサイクル以上であれば、前記レジスタでサンプルしたカウンタ値と前記符号情報に基づき、符号付き整数値の位相誤差を出力し、
前記位相差が、前記出力クロック信号の１クロックサイクル未満であれば、前記時間デジタル変換器から出力される小数値と前記符号情報に基づき、符号付き小数値の位相誤差を出力する、請求項１記載のデジタル位相同期ループ回路。
【請求項３】
前記Ｎ分周器内のカウンタ値は、前記出力クロック信号の入力に応答して０からＮ−１の値を１つずつ、昇順又は降順に、循回し、
前記位相誤差演算器は、前記分周クロック信号と前記リファレンスクロック信号の位相差が、前記出力クロック信号の１クロックサイクル以上であり、且つ、正値の場合、前記カウンタ値を位相誤差とし、
前記分周クロック信号と前記リファレンスクロック信号の位相差が、前記出力クロック信号の１クロックサイクル以上であり、且つ、負値の場合、前記カウンタ値から（Ｎ−１）を減算した値を位相誤差とする、請求項１又は２記載のデジタル位相同期ループ回路。
【請求項４】
前記Ｎ分周器は、前記カウンタ値が０をとるたびに、前記分周クロック信号のクロックパルスのリーディングエッジを生成し、
前記リファレンスクロック信号に応答して捕獲した前記カウンタ値が１乃至Ｎ−１の間の整数値の場合、前記分周クロック信号と前記リファレンスクロック信号の位相差が前記出力クロック信号の１クロックサイクル以上として、前記位相誤差演算器より、前記カウンタ値と前記符号情報から符号付き整数値の位相誤差が生成され、
前記リファレンスクロック信号に応答して捕獲した前記カウンタ値が０の場合、前記分周クロック信号と前記リファレンスクロック信号の位相差が前記出力クロック信号の１クロックサイクル未満として、前記位相誤差演算器より、前記時間デジタル変換器から出力される小数値と前記符号情報から符号付き小数値の位相誤差が出力される、請求項３記載のデジタル位相同期ループ回路。
【請求項５】
請求項１乃至４のいずれか１項に記載の前記デジタル位相同期ループ回路を備えた半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−４９６６０（Ｐ２０１２−４９６６０Ａ）
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願番号】特願２０１０−１８７９３０（Ｐ２０１０−１８７９３０）
【出願日】平成２２年８月２５日（２０１０．８．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願日】平成２２年８月２５日（２０１０．８．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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