説明

位相差検出回路、位相差検出方法、光ディスク装置及び光ディスク装置の制御方法

【課題】
入力データ、入力クロック両方のエッジ位置を検出し、相対的なジッタを検出する位相差検出回路を提供すること。
【解決手段】
本発明における位相差検出回路は、入力データと入力クロックの位相差を検出する位相差検出回路であって、任意の周期をN領域(Nは2以上の整数)に分割するN相クロックに基づいて入力データのエッジ位置を検出する入力データエッジ位置検出部と、N相クロックに基づいて入力クロックのエッジ位置を検出する入力クロックエッジ位置検出部と、入力データのエッジ位置と入力クロックのエッジ位置に基づいて位相差を生成する位相差検出部を備えた位相差検出回路である。このような構成により、入力データ、入力クロック両方のエッジ位置を検出するため、両方のジッタを考慮することが可能となり、相対的なジッタを検出することが可能となる。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、位相差検出回路、位相差検出方法、光ディスク装置及び光ディスク装置の制御方法に関する。
【背景技術】
【0002】
CD(Compact Disc)やDVD(Digital Versatile Disc)などの光ディスクはかなり普及しており、更に新しい光ディスクの開発も進んでいる。光ディスクに記録された情報の読み書きを行う光ディスク装置は、光ピックアップにより読み取った信号を増幅、整形してPLL(Phase Locked Loop)回路にリードデータを供給し、PLL回路は、リードデータに同期したリードクロックを生成する。リードデータは同期化されたリードクロックにより抽出され、信号処理された後、最終的な再生データとなる。
【0003】
このとき問題となるのは、ディスクから読み取ったリードデータが、ジッタと呼ばれる時間軸方向の揺れを含んでいることである。ジッタの原因としては、ディスクの読み取り面に対して読み出し装置が傾いていること、つまりディスク面に対する再生用のレーザビームの光軸が垂直になっていないことや、データ書き込み時のレーザーパワーが適切でなかったことなどがある。ジッタにより正しい信号が入力されず読み込み時にエラーが発生したり、正しいデータを取得できなかったりする場合がある。
【0004】
また、リードデータにジッタが含まれている場合、そのリードデータに基づいて生成されるリードクロックにもジッタが含まれる。このとき問題となるのは、リードデータに含まれるジッタとリードクロックに含まれるジッタのいずれか一方ではなく、相対的な位相差である。この場合、リードクロックのジッタを考慮せずにリードデータのジッタのみを検出しても、検出したジッタは、実際に問題となる相対的な位相差とは異なるという問題点があった。
【0005】
そこで、ジッタを検出する方法が研究され提案されている。ジッタの検出方法としては、リードデータ信号とエッジが同時に発生するようなリードクロック信号を入力し、そのずれをカウンタにより検出する方法が提案されている(例えば、特許文献1など)。
【0006】
特許文献1に提案された従来技術について簡単に説明する。図10は、従来技術におけるジッタ検出装置の構成を示す図である。従来技術によるジッタ検出装置は、PLL回路30を用いて入力したリードデータとエッジの同期したリードクロックを生成し、位相差検出回路32によりリードデータとリードクロックの位相のずれを検出する。
【0007】
位相差検出回路32により検出した位相差は、シュミット回路33に出力される。シュミット回路33は、入力した位相差と閾値設定レジスタ31により予め設定された閾値を比較し、入力した位相差が閾値よりも大きい場合は、位相差が許容範囲より大きいとしてカウンタ34に出力する。カウンタ34は位相差が閾値よりも大きい場合にカウント値を1増加する。
【0008】
カウンタ34によりカウントされた値は、レジスタ35に記録される。記録された値は、必要に応じてCPUインタフェースを介してCPUに出力される。このようにして、位相差が予め設定された閾値よりも大きくなる回数をカウントすることが可能となる。
【0009】
しかしながら、このような方法では、リードデータ信号のエッジを基準として動作するため、リードクロック信号の遅れは検出可能であるが、リードクロック信号が進んでいる場合のジッタを検出することが不可能であった。また、閾値を超えた回数をカウントするのみで、リードデータ信号の立上り及び立下りでの位相差の偏りを評価することができないなどの問題点があった。また、リードクロック信号自身が含んでいるジッタを考慮してジッタ検出をすることができないという問題点があった。
【特許文献1】特開2001−273715号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
このように、従来の位相差検出回路を用いたジッタ検出方法では、リードクロック信号が進んでいる場合のジッタを検出することが不可能であった。また、リードクロック信号自体に含まれているジッタの影響を考慮した相対的なジッタ検出を行うこともできないという問題点もあった。
【課題を解決するための手段】
【0011】
本発明における位相差検出回路は、入力データと前記入力データに基づき生成された入力クロックの位相差を検出する位相差検出回路であって、任意の周期をN領域(Nは2以上の整数)に分割するN相クロックに基づいて前記入力データのエッジ位置を検出する入力データエッジ位置検出部と、前記入力クロックと前記N相クロックに基づいて前記入力クロックのエッジ位置を検出する入力クロックエッジ位置検出部と、前記入力データのエッジ位置と前記入力クロックのエッジ位置に基づいて前記入力データと前記入力クロックの位相差を検出する位相差検出部を備えた位相差検出回路である。このような構成により、入力データ、入力クロック両方のエッジ位置を検出するため、両方のジッタを考慮することが可能となり、相対的なジッタを検出することが可能となる。
【0012】
本発明における位相差検出方法は、入力データと前記入力データに基づき生成されたクロックの位相差を検出する位相差検出方法であって、任意の周期をN領域に分割したN相クロックに基づいて前記入力データのエッジ位置を検出し、前記入力クロックと前記N相クロックに基づいて前記入力クロックのエッジ位置を検出し、検出された入力データのエッジ位置と入力クロックのエッジ位置に基づいて入力データと入力クロックの位相差を検出する位相差検出方法である。このようにすることにより、入力データ、入力クロック両方のエッジ位置を検出するため、両方のジッタを考慮することが可能となり、相対的なジッタを検出することが可能となる。
【発明の効果】
【0013】
本発明によれば、入力データ、入力クロック両方のエッジ位置を検出し、入力データと入力クロック間の相対的なジッタを検出する位相差検出回路を提供することが可能となる。
【発明を実施するための最良の形態】
【0014】
発明の実施の形態1.
図1は、本発明における位相差検出回路の全体構成を示す図である。位相差検出回路1は、PLL回路10、データRiseエッジ検出回路11、データFallエッジ検出回路12、クロックFallエッジ検出回路13、エッジ位置符号化回路14、15、16、減算器17、18、メモリ19を備える。
【0015】
PLL回路10はリードデータ信号を入力し、入力したリードデータ信号のエッジに同期したリードクロック信号を生成する回路である。生成したリードクロック信号は、クロックFallエッジ検出回路13に出力される。
【0016】
データRiseエッジ検出回路11は、リードデータ信号及びN相クロック信号を入力し、入力したリードデータ信号の立上りエッジ位置を、入力したN相クロック信号により検出するための回路である。N相クロックはリードクロック信号と同じ周期の信号で位相が360度/NずつずれたN種類の信号である。Nは2以上の整数であり、2、4、8、16などの2の階乗であることが好ましい。本発明の実施の形態では、N=8として説明する。N相クロック信号によるエッジの検出方法については後に詳しく説明する。検出したエッジ位置についての情報は、エッジ位置符号化回路14へ出力する。
【0017】
データFallエッジ検出回路12は、リードデータ信号及びN相クロック信号を入力し、入力したリードデータ信号の立下りエッジ位置を、入力したN相クロック信号により検出するための回路である。検出したエッジ位置についての情報は、エッジ位置符号化回路15へ出力する。
【0018】
クロックFallエッジ検出回路13は、リードクロック信号及びN相クロック信号を入力し、入力したリードクロック信号の立下りエッジ位置を入力したN相クロック信号により検出するための回路である。リードクロック信号は、PLL回路10により生成されたリードクロック信号である。検出したエッジ位置についての情報は、エッジ位置符号化回路16へ出力する。
【0019】
エッジ位置符号化回路14、15、16は、入力したエッジ位置についての情報の符号化を行う。符号化の方法については、後に詳しく説明する。符号化したデータは、減算器17、18へ出力する。
【0020】
減算器17は、エッジ位置符号化回路14、16から入力したエッジ位置符号データの差分データを、減算器18は、エッジ位置符号化回路15、16から入力したエッジ位置符号データの差分データをそれぞれ生成する。生成した差分データは、メモリ19に出力される。
【0021】
メモリ19は、減算器17、18から入力した差分データを格納する。格納した差分データは、CPU等の接続先からの要求に応じて出力される。
【0022】
続いて、データRiseエッジ検出回路11によるリードデータ信号の立上りエッジ位置の検出方法について説明する。図2は、本発明におけるデータRiseエッジ検出回路11の構成を示す図である。データRiseエッジ検出回路11は、変化点検出回路110〜117、論理演算回路118を備える。
【0023】
変化点検出回路110は、N相クロック信号のうちの1つであるCLK0を入力し、別途入力したリードデータ信号の立上りがCLK0の示す領域内にあるか否かの判定を行う。判定の結果、立上りがあった場合は1を、なかった場合は0をDATA0として論理演算回路118に出力する。変化点検出回路111〜117についても、入力するN相クロック信号が異なる以外は同じ構成である。
【0024】
論理演算回路118は、変化点検出回路110〜117から入力したそれぞれのDATAに基づき演算結果をそれぞれEDGE0〜7として出力する。演算の内容は、図2の論理演算回路118内に示す内容になる。例えば、EDGE0は、DATA0が1、DATA7とDATA1が0の場合には1、それ以外の場合は0となる。同様にそれぞれのEDGEは該当するDATAが1、その前後が0の場合のみ1になり、それ以外の場合は0となる。
【0025】
具体的に例を挙げて説明する。図3は、リードデータとN相クロックのクロック信号の立上り、立下りのタイミングを示す図である。図3の例によると、最初のリードデータの立上りは、N相クロックのCLK2とCLK3の立上りの間に起こっている。この場合、DATA3以降はCLK3以降の立上りにあわせて立ち上がり、その値が変化点検出回路111〜117から論理演算回路118に出力される。そして論理演算回路118による論理演算の結果、EDGE3が1でそれ以外のEDGEは0となる。同様に2度目の立上りについてはEDGE6が1でそれ以外のEDGEは0となる。
【0026】
このようにして、データRiseエッジ検出回路11は、リードデータ信号の立上りが、N相クロック信号により分割された領域のどの領域に入っているかを判定し、その結果をビットデータとして出力することが可能となる。
【0027】
データFallエッジ検出回路12、クロックFallエッジ検出回路13についても、変化点を検出する位置がそれぞれリードデータの立下り、リードクロックデータの立下りである以外はデータRiseエッジ検出回路11と同様の回路構成となる。
【0028】
データRiseエッジ検出回路11、データFallエッジ検出回路12、クロックFallエッジ検出回路13により検出されたエッジ位置はビットデータとしてエッジ位置符号化回路14、15、16にそれぞれ出力される。エッジ位置符号化回路14、15、16では、入力したエッジ位置のビットデータの符号化を行う。
【0029】
図4は、エッジ位置符号化回路14、15、16に入力されるEDGE0〜7の値と符号化され出力される符号化データの関係を示した図である。EDGE0〜7は、いずれか1つが1でそれ以外は0の8通りなので、3ビットのデータに符号化することが可能となる。
【0030】
エッジ位置符号化回路14、15、16により符号化された符号データは、減算器17、18へ出力され、減算器17、18により差分データの生成が行われる。減算器17では、エッジ位置符号化回路14により符号化されたリードデータ信号の立上り位置とエッジ位置符号化回路16により符号化されたリードクロック信号の立下り位置の差分データが生成され、減算器18では、エッジ位置符号化回路15により符号化されたリードデータ信号の立下り位置とエッジ位置符号化回路16により符号化されたリードクロック信号の立下り位置の差分データが生成される。このようにすることにより、リードデータ信号とリードクロック信号の相対的な差分データを求めることが可能となる。更に、N相クロックにジッタが含まれていた場合にも対応することが可能となる。例えば、N相クロックにΔのジッタが入っていたとしても、計算結果は、(リードデータエッジ+Δ)−(リードクロックエッジ+Δ)=(リードデータエッジ)−(リードクロックエッジ)となり、N相クロックのジッタを打ち消すことが可能となる。
【0031】
図5は、減算結果と生成する差分データの関係を示す図である。N=8の場合、位相差の絶対値の最大値は4であるため、減算結果が5のときは位相差の絶対値3、減算結果が6のときは位相差の絶対値2、減算結果が7のときは位相差の絶対値1となる。
【0032】
Nが8や16などの2の階乗の値である場合、減算器17、18は図6に示す構成にすることが可能である。減算器17は、減算回路170、全ビット反転回路171、+1加算回路172、セレクタ173を備える。
【0033】
減算回路170は、入力した2つのエッジ位置の符号データの減算処理を行い、その結果を全ビット反転回路171とセレクタ173に出力する。全ビット反転回路171は入力した符号データのビット反転を行いビット反転したデータを+1加算回路172に出力する。+1加算回路172は、全ビット反転回路171から入力したデータに対して1加算する演算を行い、その結果をセレクタ173に出力する。セレクタ173は、減算回路170から入力した減算結果が、4以下の場合は減算回路170から入力した減算結果を、4より大きい場合は、+1加算回路172から入力した加算結果を選択してメモリ19に対して出力する。N=16の場合は、減算結果が8以下であるかどうかによりセレクタ173で選択を行う。
【0034】
このような回路構成にすることにより、減算器17、18は、図5に示す結果の位相差をメモリ19に対して出力することが可能となる。
【0035】
メモリ19は、減算器17、18から入力した位相差をそれぞれ3ビットのデータ(N=8の場合)として格納する。格納した位相差データは、CPU等の接続先からの要求により出力される。格納した位相差データがどのような用途で利用されるかについては特に限定されることはない。
【0036】
図7は、リードデータ信号、リードクロック信号、N相クロック信号と検出されるエッジ位置及び位相差の結果出力の処理の流れを示したタイミングチャートである。リードデータの最初の立上りエッジT1のときは立上りエッジ位置が"3"、このときの対応するリードクロックの立下りエッジ位置が"5"のため、位相差は"2"となる。同様に、リードデータの最初の立下りエッジT2のときは立下りエッジ位置が"2"、対応するリードクロックの立下りエッジ位置が"5"のため、位相差は"3"となる。
【0037】
2回目のリードデータの立上りT3のときは、立上りエッジ位置が"0"、対応するリードクロックの立下りエッジ位置が"6"のため、差は−6となるが減算器17により位相差は"2"となる。2回目のリードデータの立下りT4のときは、立下りエッジ位置が"6"、リードクロックの立下りエッジ位置が"6"のため、位相差は"0"となる。
【0038】
このような構成にすることにより、リードデータの立上りと立下りをリードクロックの立下りとの相対位置により求めることができるため、リードクロックのジッタを考慮した位相差を求めることが可能となる。また、立上りと立下りの位相差を別々に求めているため、より詳細な位相差データを提供することが可能となる。
【0039】
発明の実施の形態2.
本発明の位相差検出回路を光ディスク装置に利用した例について説明する。光ディスク装置は、例えば再生時にディスクの読み取り面に対する読み出し装置の傾きによって読み出したリードデータ信号の位相差が大きく変化することが知られている。図8は、ディスクの読み取り面に対する読み出し装置の傾きと読み出したリードデータ信号の位相差の関係を示したグラフである。位相差によるエラーを最小限にするため、図8に示すグラフの位相差が最小になる点を求める必要があり。そのために本発明の位相差検出回路を光ディスク装置に利用することができる。
【0040】
図9は、本発明における光ディスク装置のうち、本発明における位相差検出回路に関連する部分の構成を示した概略図である。光ディスク装置2は、CPU20、CPUインタフェース201、メモリ21、メモリインタフェース211、位相差検出回路22、PLL回路23、N相クロック生成回路231、データコンパレータ24、モータドライバ25、レーザードライバ251、RFアンプ26、ピックアップ27、スピンドルモータ28、デジタルサーボプロセッサ29を備える。
【0041】
CPU20は、光ディスク装置2の各種制御を実行する。CPUインタフェース201は、CPU20とメモリインタフェース211、位相差検出回路22、PLL回路23、データコンパレータ24とのデータの入出力の制御を行う。
【0042】
メモリ21は、光ディスク装置2を制御するためのプログラムや各種データの記録及び読み出しを行う。メモリインタフェース211は、メモリ21とCPU20、位相差検出回路22とのデータの入出力の制御を行う。
【0043】
位相差検出回路22は、入力したリードデータ信号とリードデータクロックの位相差の検出を行う。位相差検出回路の構成は発明の実施の形態1と同様に図1に示す構成であるが、図1に示すPLL回路10はPLL回路23に、メモリ19はメモリ21に代替することが可能であり、上記2つは本発明の位相差検出回路22に含まれなくてもよい。位相差検出の方法についても発明の実施の形態1と同様である。
【0044】
PLL回路23は、データコンパレータ24から入力したリードデータ信号からリードクロック信号を生成し、位相差検出回路22及びN相クロック生成回路231に対して出力する。
【0045】
N相クロック生成回路231は、PLL回路23からリードクロック信号を入力し、入力したリードクロック信号に基づいてN相クロックを生成する。N相クロック生成回路231は、生成したN相クロックを位相差検出回路22に対して出力する。
【0046】
データコンパレータ24は、RFアンプ26から入力したRF信号を所定のスライスレベルでスライスすることにより2値化する。この2値化されたデータがリードデータ信号である。生成したリードデータ信号は位相差検出回路22及びPLL回路23に対して出力される。
【0047】
モータドライバ25は、デジタルサーボプロセッサ29から入力する回転サーボ信号に基づいてスピンドルモータ28の回転の制御を行う。また、モータドライバ25は、デジタルサーボプロセッサ29から入力するトラッキングサーボ信号及びフォーカスサーボ信号に基づいてピックアップ27の制御を行う。
【0048】
レーザードライバ251は、CPU20からの補正量の入力に基づいてピックアップ27を制御し、レーザーパワーの調整を行う。
【0049】
RFアンプ26は、ピックアップ27から入力した信号の増幅、整形を行いRF信号を生成し、データコンパレータ24に対して出力する。
【0050】
ピックアップ27は、モータドライバ25の制御により光ディスクの読み取りを行い、RFアンプ26に読み取った信号を出力する。スピンドルモータ28は、モータドライバ25の制御により光ディスクの回転を行うモータである。
【0051】
デジタルサーボプロセッサ29は、CPUからの制御により、回転サーボ信号、トラッキングサーボ信号、フォーカスサーボ信号を生成しモータドライバ25に対して出力する。
【0052】
続いて、位相差検出回路22の検出した位相差の利用方法について説明する。位相差検出回路22により検出した位相差データは、メモリ21に格納される。メモリ21に格納された位相差データは、CPU20に出力され、CPU20が位相差データに基づいて各種制御を行う。
【0053】
制御内容の例としては、上述したディスクの読み取り面に対する読み出し装置の傾きの調整の他に、光ディスクに対して書き込みを行うときのレーザーパワーの制御が挙げられる。光ディスクへの書き込みは、レーザーの明滅で行っているため、レーザーパワーが記録品質に大きな影響を与える。レーザーパワーが最適値からずれている場合、読み出したリードデータ信号のデータが歪み、エッジに偏りが発生する。このデータの歪み具合は光ディスクの質により変化するため、多様なメディアに対応できるようにレーザーパワーを調整する必要があり、そのために、エッジの偏りを検出する位相差検出回路22を利用することが可能である。
【0054】
レーザーパワーの制御はCPU20が入力した位相差データに基づき、補正量をレーザードライバ251に対して出力することにより行われる。レーザードライバ251は、CPU20から補正量を入力すると、その補正量に基づいてレーザーパワーの調整が行われる。
【0055】
RF信号の調整にも位相差データを利用することが可能となる。この場合、CPU20は位相差データに基づき、RFアンプ26のDCレベル、ゲイン、ドライバの出力電流などの設定を調整する。
【0056】
同様にして、位相差に基づいた補正量をアナログ変換することにより、各種の制御が可能となる。この場合、CPU20が入力した位相差データに基づき、補正量をデジタルサーボプロセッサ29に出力する。デジタルサーボプロセッサ29は、入力した補正量をアナログ変換し、モータドライバ25に対して出力する。モータドライバ25は、入力した補正量に基づき、スピンドルモータ28の制御を行う。また、モータドライバ25は、入力した補正量に基づき、ピックアップ27の制御も行う。このようにして、ピックアップ27、スピンドルモータ28を制御することにより、検出した位相差に基づいてトラッキング、フォーカスの制御や、ディスクの読み取り面に対する読み出し装置の傾きの調整を行うことが可能となる。
【0057】
その他の発明の実施の形態.
上述の例では、位相差データを0から4までの絶対値で記録していたが、これを符号付の相対的な位相差として記録するようにしてもよい。
また、上述の例では、N相クロックを入力したリードクロックデータに基づいて生成していたが、LSI内部の他のクロックに基づいて生成してもよいし、外部からN相クロックを入力するようにしてもよい。また、N相クロックを位相が360度/NずつずれたN種類の信号としたが、N分割された領域のどの部分にエッジがあるかを判定できれば位相のずれ方は特に限定されない。
また、上述の例では、リードクロック信号の立下りとリードデータ信号の立上り、立下りから位相差を検出したが、これを、リードクロック信号の立上りとリードデータ信号の立上り、立下りから位相差を検出するようにしてもよい。
【図面の簡単な説明】
【0058】
【図1】本発明における位相差検出回路の構成を示すブロック図である。
【図2】本発明におけるデータRiseエッジ検出回路の構成を示すブロック図である。
【図3】本発明におけるリードデータとリードクロック及びN相クロックのクロック信号の立上り、立下りのタイミングを示す図である。
【図4】本発明におけるエッジ位置符号化回路に入力されるエッジの値と符号化され出力される符号化データの関係を示した図である。
【図5】本発明における減算結果と生成する差分データの関係を示す図である。
【図6】本発明における減算器の構成を示すブロック図である。
【図7】本発明におけるリードデータ信号、リードクロック信号、N相クロック信号と検出されるエッジ位置及び位相差の結果出力の処理の流れを示したタイミングチャートである。
【図8】本発明における光ディスクの傾きと読み出したリードデータ信号の位相差の関係を示したグラフである。
【図9】本発明における光ディスク装置の構成を示したブロック図である。
【図10】従来技術におけるジッタ検出装置の構成を示す図である。
【符号の説明】
【0059】
1 位相差検出回路
10 PLL回路
11 データRiseエッジ検出回路
110〜117 変化点検出回路
118 論理演算回路
12 データFallエッジ検出回路
13 クロックFallエッジ検出回路
14 エッジ位置符号化回路
15 エッジ位置符号化回路
16 エッジ位置符号化回路
17 減算器
170 減算回路
171 全ビット反転回路
172 +1加算回路
173 セレクタ
18 減算器
19 メモリ
2 光ディスク装置
20 CPU
201 CPUインタフェース
21 メモリ
211 メモリインタフェース
22 位相差検出回路
23 PLL回路
231 N相クロック生成回路
24 データコンパレータ
25 モータドライバ
251 レーザードライバ
26 RFアンプ
27 ピックアップ
28 スピンドルモータ
29 デジタルサーボプロセッサ

【特許請求の範囲】
【請求項1】
入力データと前記入力データに基づき生成された入力クロックの位相差を検出する位相差検出回路であって、
任意の周期をN領域(Nは2以上の整数)に分割するN相クロックに基づいて前記入力データのエッジ位置を検出する入力データエッジ位置検出部と、
前記入力クロックと前記N相クロックに基づいて前記入力クロックのエッジ位置を検出する入力クロックエッジ位置検出部と、
前記入力データのエッジ位置と前記入力クロックのエッジ位置に基づいて前記入力データと前記入力クロックの位相差を検出する位相差検出部を備えた位相差検出回路。
【請求項2】
前記位相差検出部は、
前記入力データのエッジ位置と前記入力クロックのエッジ位置の差分を求めることにより位相差を検出することを特徴とする請求項1記載の位相差検出回路。
【請求項3】
前記入力データエッジ検出部は、前記入力データの立上りと立下りを検出し、
前記入力クロックエッジ位置検出部は、前記入力クロックのエッジを検出し、
前記位相差検出部は、前記入力データエッジ検出部により検出された前記入力データの立上りと前記入力クロックエッジ位置検出部により検出された前記入力クロックのエッジの差分を検出する第1の減算器と、
前記入力データエッジ検出部により検出された前記入力データの立下りと前記入力クロックエッジ位置検出部により検出された前記入力クロックのエッジの差分を検出する第2の減算器を有し、
前記第1の減算器と前記第2の減算器により検出された差分に基づいて位相差を生成することを特徴とする請求項1または2記載の位相差検出回路。
【請求項4】
前記N相クロックのNの値は2のM乗(Mは1以上の整数)であり、
前記位相差は、Mビットの符号データとして生成されることを特徴とする請求項1、2または3記載の位相差検出回路。
【請求項5】
請求項1乃至4いずれかに記載の位相差検出回路を備えた光ディスク装置。
【請求項6】
前記光ディスク装置は、
前記位相差検出回路の検出した位相差を格納するメモリと、
前記メモリから前記位相差を入力し、入力した位相差に基づいて光ディスクの読み取りに関する制御を行う制御部を備えることを特徴とする請求項5記載の光ディスク装置。
【請求項7】
入力データと前記入力データに基づき生成されたクロックの位相差を検出する位相差検出方法であって、
任意の周期をN領域に分割するN相クロックに基づいて前記入力データのエッジ位置を検出し、
前記入力クロックと前記N相クロックに基づいて前記入力クロックのエッジ位置を検出し、
検出された入力データのエッジ位置と入力クロックのエッジ位置に基づいて入力データと入力クロックの位相差を検出する位相差検出方法。
【請求項8】
前記位相差の検出は、前記入力データのエッジ位置と前記入力クロックのエッジ位置の差分を求めることにより位相差を検出することを特徴とする請求項7記載の位相差検出方法。
【請求項9】
前記入力データエッジ位置検出は、前記入力データの立上りと立下りを検出し、
前記入力クロックエッジ位置検出は、前記入力クロックのエッジを検出し、
前記位相差検出は、検出された前記入力データの立上りと前記入力クロックのエッジの差分を検出し、
検出された前記入力データの立下りと前記入力クロックのエッジの差分を検出し、
検出された前記入力データの立上りと前記入力クロックのエッジの差分と前記入力データの立下りと前記入力クロックのエッジの差分に基づいて位相差を生成することを特徴とする請求項7または8記載の位相差検出方法。
【請求項10】
前記N相クロックのNの値は2のM乗(Mは1以上の整数)であり、
前記位相差は、Mビットの符号データとして生成されることを特徴とする請求項7、8または9記載の位相差検出方法。
【請求項11】
請求項7乃至10いずれかに記載の位相差検出方法により検出した位相差に基づいて、光ディスクの読み取りに関する制御を行う光ディスク装置の制御方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【公開番号】特開2006−164425(P2006−164425A)
【公開日】平成18年6月22日(2006.6.22)
【国際特許分類】
【出願番号】特願2004−355730(P2004−355730)
【出願日】平成16年12月8日(2004.12.8)
【出願人】(302062931)NECエレクトロニクス株式会社 (8,021)
【Fターム(参考)】