信号伝搬遅延を補償するための装置及び方法
【課題】１以上の伝送接続上の電気信号など、１以上の信号の伝搬遅延または時間を補償する装置及び方法を提供し、実装のための複雑な演算手段を必要とせず、自動的に伝搬時間の補償を行なうことを可能とする。
【解決手段】第１伝送接続（１０４）の第１端（１０６）と第２端（１０８）の間を伝搬中に第１周期信号ref(t)が受ける遅延τを補償するための装置（１００）であり、前記第１信号ref(t)に対応し、その位相が遅延τに等しい時間により位相前進された第２信号ref(t+τ)を生成可能な第１手段（１１４）と、前記第１伝送接続の前記第２端で取得され前記第１信号ref(t)に対応し、その位相が遅延τにより遅延された第３信号ref(t-τ)と、前記第２信号ref(t+τ)とから、前記第１信号ref(t)と同位相である第４信号を生成可能な第２手段（１１６）とを少なくとも備える。
【解決手段】第１伝送接続（１０４）の第１端（１０６）と第２端（１０８）の間を伝搬中に第１周期信号ref(t)が受ける遅延τを補償するための装置（１００）であり、前記第１信号ref(t)に対応し、その位相が遅延τに等しい時間により位相前進された第２信号ref(t+τ)を生成可能な第１手段（１１４）と、前記第１伝送接続の前記第２端で取得され前記第１信号ref(t)に対応し、その位相が遅延τにより遅延された第３信号ref(t-τ)と、前記第２信号ref(t+τ)とから、前記第１信号ref(t)と同位相である第４信号を生成可能な第２手段（１１６）とを少なくとも備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送リンク、特に電気的リンクにおける信号の伝搬遅延を補償するための装置及び方法に関する。本発明は、特に分配型クロック信号の生成及び同期に関する技術分野において、例えばマイクロプロセッサ等の１以上の電気及び／又は電子デバイスの同期に使用され、及び／又は電気通信分野において適用される。
【背景技術】
【０００２】
電気及び／又は電子同期システムにおいて、クロック信号は、特にシステム内のデータ伝搬を同期させシステムの様々なエレメントのタイミングを図るための時間基準を定義する。例えばマイクロプロセッサなどチップ上の同期システムは、通常、クロック信号を分配させるための平衡ツリーを備え、クロック信号をソースから計測されるシステムエレメントへと分配する。生成されたクロック信号の同期は、クロック信号が分配されるシステムの各ブランチ内にソースから伝送されるクロック信号の伝搬時間を等化することにより取得される。
【０００３】
マルチプロセッサシステムの回路は非常に複雑であり、時としてクロック信号を分配する完全な平衡ツリーを実装することは不可能である。この平衡は不正確なことが多く、これらの回路ではクロック信号の非同期が起こり得る。また、例えば追加のマイクロプロセッサ等、現存のシステムに追加エレメントが加えられたとき、クロック信号分配ツリー全体のサイズ変更が必要となる可能性がある。さらに、クロック信号分配ツリーのブランチの１つで障害があれば、その障害の位置によってはパラレルシステムの主要部に容易に影響を及ぼす。
【０００４】
このようなクロック信号分配ツリーには電力消費が高いという欠点もあり、その一部は熱として放散される。この過剰消費は、特に広範に分散するツリーのブランチの高浮遊インピーダンスによるものであり、クロック信号の立ち上がり時間が長くなり、そのため遅延が増加する。この消費はツリーが高周波で機能する場合、より顕著になる。
【０００５】
また、クロック信号分配ツリーの設計が優れており平衡している場合でも、全てのブランチ長に渡って不備なく適合するにあたって、クロック信号分配ツリー内で用いられるクロック信号の中継器として機能するバッファーの使用に伴いスキュ−タイプ（クロックの公称値に対する位相差）及びジッタ（クロックの公称値周りの振動）の欠陥をもたらす重大な要因は常に存在し、回線間で混信する。これらの欠陥は高周波のクロック信号に特に顕著である。さらに、クロック信号の周波数の増加により、チップを通してのクロックスキューがクロックサイクルに匹敵することにより必然的にコンピュータのエラーを招く可能性がある。
【０００６】
従来のクロック信号分配ツリーの代替として、マルチ入力可能な相互接続又は結合した位相ロックループ（ＰＬＬ）分配ネットワークを使用することが可能である。各ＰＬＬは他のＰＬＬと稼動するよう同期したローカルクロック信号を生成する。一般的には、ＰＬＬは１以上の位相比較器（位相検知器とも言われる）、ＶＣＯ（電圧制御発振器）、ＶＣＯを制御して基準クロック信号に同期させる補正器により構成される。各オシレータが同位相及び同じ周波数で振動しているときに、オシレータのセットが位相及び周波数に関して同期しているという。同期がアクティブであるとは、位相差の測定及び補償がリアルタイムで実行され、各瞬時において、可能性のある全ての不調（温度、ストレイ・インピーダンス、ばらつき、経年化、故障等）の影響による問題を補足可能であることを言う。
【０００７】
図１は、然るＰＬＬ分配ネットワーク１０の例を示す。このネットワーク１０は、ノード１２を有し、各ノード１２はＶＣＯ、ＶＣＯの振動周波数を定義する制御信号をＶＣＯに供給する加算器及び補正器を備える。分配ネットワーク１０の１以上のノード１２はＶＣＯ及びその関連する補正器ではなく、分配ネットワーク１０内の他のノード１２により形成される発振器が同期されるマスタークロックを形成する１以上の同期振動ソースによって形成される。ノード１２は互いに空間的に隔てられたクロック信号発生器を形成し、規則的な二次元グリッドの形態で互いに連結される。位相比較器又は検知器１４はノード１２の間に配置され、隣接するＶＣＯに対するＶＣＯの位相エラーを提供する。ノード１２の各ＶＣＯは隣接する位相比較器１４と共にＰＬＬを形成する。ノード１２の各々に隣接するノード（例えば、ネットワーク１０の一端に位置しないノード１２を考えると数の上では４点）から送られる位相エラーが加算され、そのノード内でフィルタ処理され、隣接するノードの位相平均に等しくなるように、当該ノードのＶＣＯの位相を調整するために使用される。したがって、各ノード１２で生成されるクロック信号の位相がその隣接するノードで生成されるクロック信号の位相平均と同期されたとき、分配ネットワーク１０の全体が周波数及び位相に関しグローバル同期していると見なされる。
【０００８】
このアーキテクチャにおいて、広範な分配ブランチを使用する代わりに、隣接するノードを相互接続するための単純な電線の使用のみで、伝搬時間をシステマチックに補償する。さらに、各ノード内で周波数分割器を用いることにより、（ノードでの）局部周波数を高周波に保ちながらクロック信号を低周波で分配可能である。
【０００９】
然るアーキテクチャにおいては、２つの隣接するノード間において伝搬時間が発生する可能性がある。この場合、各ＰＬＬは、隣接するＰＬＬによって実際に伝送された信号ではなく、遅延した信号に同期される。そのような遅延はノードを経由してチップに蓄積され、最後にはネットワークの同期を妨げる。
【００１０】
このような伝搬遅延の出現を妨げる試みとして、特許文献１（米国特許第７，５７１，３５９号公報）には、隣接するＰＬＬの２つのノード間で、当該２つのノードから等距離にある位相比較器を共有するよう配置することが提案されている。したがって、図２に示すように２つのノード１２．１及び１２．２の間に配置され、その出力信号が当該２つのノード１２．１及び１２．２に送信される位相比較器１４に関して、この位相比較器１４と各ノード１２．１及び１２．２との間の距離は等しくなるよう選択されている。位相比較器１４がノード１２．１と１２．２から等距離で正確に中間に配置されていれば、これらのノード１２．１及び１２．２から送信される２つのクロック信号（矢印１６．１及び１６．２により表される）は等しく遅延し、その場合隣接するＰＬＬにより生成される信号間の位相差は自己補償される。同じことが位相比較器１４からノード１２．１及び１２．２に送信される信号に関しても適用される。
【００１１】
実際には、そして具体的には、このような分配ＰＬＬネットワークが構築された場合、熱膨張またはスペースの不足など技術的なばらつきに起因して、位相比較器１４がノード１２．１及び１２．２の間に、正確に中間に配置されることはない。図２に示すように、２つのノード１２．１及び１２．２から等距離である理論上の位置に対して、位相比較器１４の実際の位置のオフセットΔｄが常に存在する。このオフセットは、生成された２つのクロック信号間に位相差（スキュー）を生じさせる。さらに、位相比較器１４とノード１２．１及び１２．２との電気接続が物理的に異なっていることに鑑み、障害（例えば、温度や給電の変動など）はこれらの電気接続のうちの一方のみに影響する。この非対称性により、上記のような障害は位相比較器１４の入力部に適用されるノード１２．１及び１２．２のクロック信号に位相差を生じさせる。
【００１２】
非特許文献１（Hong-Yean Hsieh et al, “Self-calibrating clock distribution with scheduled skews”, Proc. ISCAS 1998, pp. 470-473）には、クロック信号分配ツリーの遅延を補償するシステムが記載されている。クロック信号の分配が意図される各電気接続に関し、当該システムはこれらの電気接続のクロック信号の往復伝搬時間の測定を実行する。算術計算手段は、次に演算により信号に適用される様々な位相差を決定し、そして分配ツリーの電線に起因する伝搬時間を補償するために、クロック信号はソースから適切な遅延を伴って伝搬される。
【００１３】
このようなシステムは実装が複雑であり高価な部品（多くの反転ステージ、マルチプレクサー、演算及び制御論理回路）を必要とするという大きな欠点を有する。さらに、このシステムでは、信号を高周波で分配する必要がある。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】米国特許第 ７，５７１，３５９号公報
【非特許文献】
【００１５】
【非特許文献１】Hong-Yean Hsieh et al, “Self-calibrating clock distribution with scheduled skews”, Proc. ISCAS 1998, pp. 470-473
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明の目的の１つは、１以上の伝送接続上の電気信号など、１以上の信号の伝搬遅延または時間を補償する装置及び方法を提供し、実装のための複雑な演算手段を必要とせず、自動的に伝搬時間の補償を行なうことを可能とすることである。
【課題を解決するための手段】
【００１７】
上記目的のために、本発明は、第１伝送接続の第１端と第２端の間を伝搬中に第１信号ref(t)が受ける遅延または時間τを補償するための装置であって、
前記第１信号ref(t)に対応し、位相が遅延τに等しい時間により位相前進された第２信号ref(t+τ)を生成可能な第１手段と、
前記第１伝送接続の前記第２端で得られ、第１信号ref(t)に対応し、位相が遅延τにより遅延された第３信号ref(t-τ)と、前記第２信号ref(t+τ)とから前記第１信号ref(t)と同位相である第４信号を生成可能な第２手段とを少なくとも備えることを特徴とする装置を提案する。
【００１８】
かかる装置は、クロック信号の伝搬時間に係る課題を解決し、伝送接続に実装される自動補償システムを形成することにより、伝送接続における伝搬時間の補償に効果がある。
【００１９】
前記第１信号ref(t)は周期信号である。
【００２０】
本発明の装置は、位相ロックループ（ＰＬＬｓ）の原理に基づくものであり、クロック信号の分配ネットワーク、例えば分配ツリーまたはＰＬＬネットワークタイプに簡単に適用することができる。本発明の装置はまた、簡単な伝送接続において信号の伝搬時間を補償する効果を有する。本発明の装置は、自動的にその値が伝送接続により形成された伝搬路によりもたらされる位相遅れの値に等しい値により位相前進されたクロック信号を生成する。これらの２つの信号により、前記装置は、その出力部において原信号と同位相及び同期する信号を生成することが可能である。
【００２１】
「伝送接続」という表現は、信号を送信することが可能な全ての種類の接続を指す。然る接続は、例えば、電気ワイヤ、電線、導電性トラックなどの電気接続であることが好適である。しかし、本発明は、オプティカル又は電磁気など他のタイプの伝送接続にも適用可能である。
【００２２】
前記第２信号ref(t+τ)を生成可能な前記第１手段は、
前記第１信号ref(t)の位相と、第２伝送接続上を伝搬される電気信号などの信号を実質的にτに等しい遅延により遅延可能な前記第２伝送接続の第１端で取得される信号の位相とを比較可能な位相比較器と、
前記第１手段の出力部に対応する出力部が、前記第２伝送接続の第２端に例えば電気的に接続される電圧制御発振器と、
第３伝送接続上を伝搬される例えば電気信号の信号を実質的にτに等しい遅延により遅延可能であり、前記位相比較器の出力部に例えば電気的に結合される第１端と前記電圧制御発振器の入力部に例えば電気的に結合される第２端とを有する前記第３伝送接続とを少なくとも備える。
【００２３】
前記位相比較器は前記第１伝送接続の前記第１端に例えば電気的に結合される第１入力部と、前記第２伝送接続の第１端に例えば電気的に結合される第２端とを備えてもよい。
【００２４】
前記第２信号ref(t+τ)を生成可能な第１手段はまた、ローパスフィルタを備えてもよく、前記第３伝送接続の前記第１端が少なくとも前記ローパスフィルタを手段として前記位相比較器の出力部に例えば電気的に結合され、または前記第３伝送接続の前記第２端が少なくとも前記ローパスフィルタによって前記電圧制御発振器の入力部に例えば電気的に結合される。
【００２５】
前記第２信号ref(t+τ)を生成可能な前記第１手段は、
前記第１信号ref(t)の位相と、第２伝送接続に伝搬される信号を実質的にτに等しい遅延により遅延可能な前記第２伝送接続の第１端で取得される信号の位相とを比較可能な位相比較器と、
前記位相比較器の出力部に、入力部が接続されるローパスフィルタと、
前記ローパスフィルタの出力部に、入力部が接続される電圧制御発振器と、
第３伝送接続上を伝搬される信号を実質的にτに等しい遅延により遅延可能であり、前記電圧制御発振器の出力部に接続する第１端と、前記第１手段の出力部に対応し前記第２伝送接続の第２端に接続する第２端とを有する前記第３伝送接続とを少なくとも備える。
【００２６】
変形例では、前記第２信号ref(t+τ)を生成可能な前記第１手段は、
前記第１信号ref(t)の位相と、第２伝送接続に伝搬される信号を実質的にτに等しい遅延により遅延可能な前記第２伝送接続の第１端で取得される信号の位相とを比較可能な位相比較器と、
前記位相比較器の出力部に、入力部が接続されるローパスフィルタと、
前記ローパスフィルタの出力部に結合する第１入力と前記第１信号ref(t)の適用が意図される第２入力とを備える電圧制御遅延線と、
第３伝送接続に伝搬される信号を実質的にτに等しい遅延により遅延可能であり、前記位相比較器と前記ローパスフィルタとの間、または前記ローパスフィルタと前記電圧制御遅延線との間、または前記電圧制御遅延線と前記第２伝送接続との間に導入される前記第３伝送接続とを少なくとも備える。この場合、第３伝送接続が位相比較器とローパスフィルタとの間、またはローパスフィルタと電圧制御遅延線との間に配置されたときは、第１手段の出力部は電圧制御遅延線の出力部に対応してもよい。一方、第３伝送接続が電圧制御遅延線と第２伝送接続との間に配置されたときは、第１手段の出力部は第２伝送接続の端に接続された第３伝送接続の端に対応してもよい。
【００２７】
前記第４信号を生成可能な前記第２手段は、前記第４信号を出力として生成可能な少なくとも１つの位相ロックループを備えてもよい。
【００２８】
この場合、前記位相ロックループは、
前記第１伝送接続の前記第２端で取得される前記第３信号ref(t-τ)の位相と前記位相ロックループの出力部で取得される前記第４信号の位相とを比較可能な第１位相比較器と、
前記第１手段の出力部で取得される前記第２信号ref(t+τ)の位相と、前記位相ロックループの出力部で取得される前記第４信号の位相とを比較可能な第２位相比較器と、
前記第１位相比較器及び前記第２位相比較器の出力部で取得される信号の加算手段と、
約０．５のゲインを有する、前記加算手段の出力部で取得された信号の減衰器と、
前記加算手段の出力部で取得された信号をフィルタ可能なローパスフィルタと、
前記ローパスフィルタの出力部に例えば電気的に接続される入力部と、前記位相ロックループの出力部に対応し、前記第１位相比較器の入力部及び前記第２位相比較器の入力部に例えば電気的に結合される出力部とを有する電圧制御発振器とを少なくとも備える。
【００２９】
第１の構成では、加算手段の出力部は減衰器の入力部に接続され、減衰器の出力部はローパスフィルタの入力部に接続されてもよい。第２の構成では、加算手段の出力部はローパスフィルタの入力部に接続されてもよい。この場合、ローパスフィルタは、減衰器を構成する、すなわち減衰器の役割を果たすことが可能であり、ローパスフィルタの静的ゲインは減衰ゲインを含むことができる。
【００３０】
前記位相ロックループの電圧制御発振器の出力部は、前記第１位相比較器及び前記第２位相比較器の前記入力部に直接接続されてもよい。
【００３１】
変形例では、位相ロックループはまた、入力部が例えば電気的に前記電圧制御発振器の出力部に接続され、出力部が例えば電気的に前記第１及び第２位相比較器の入力部に接続される周波数分割器を備えてもよい。この場合、第１及び第２位相比較器はそれぞれ前記第３信号ref(t-τ)の位相及び前記第２信号ref(t+τ)の位相を周波数分割器の出力部において取得される信号の位相と比較可能である。
【００３２】
前記第４信号を生成可能な前記第２手段は、前記第４信号を出力として生成可能な少なくとも１つの遅延ロックループを備えてもよい。
【００３３】
一般的には、遅延ロックループ（ＤＬＬ）は位相比較器と、電圧制御遅延線（ＶＣＤＬ）と、ＶＣＤＬを制御して基準信号に関して同期させる補正器を備えることができる。
【００３４】
前記遅延ロックループは、
前記第１伝送接続の前記第２端で取得される前記第３信号ref(t-τ)の位相と前記遅延ロックループの出力部で取得される前記第４信号の位相とを比較可能な第１位相比較器と、
前記第１手段の出力部で取得される前記第２信号ref(t+τ)の位相と、前記遅延ロックループの出力部で取得される前記第４信号の位相とを比較可能な第２位相比較器と、
前記第１位相比較器及び前記第２位相比較器の出力部で取得される信号の加算手段と、
約０．５に等しいゲインを有する、前記加算手段の出力部で取得された信号の減衰器と、
前記加算手段の出力部で取得された信号をフィルタ可能なローパスフィルタと、
前記ローパスフィルタの出力部に例えば電気的に接続される第１入力部と、前記第２信号ref(t+τ)または前記第３信号ref(t-τ)の適用が意図される第２入力部と、前記遅延ロックループの出力部に対応し前記第１位相比較器の入力部及び前記第２位相比較器の入力部に例えば電気的に結合された出力部とを備える電圧制御遅延線とを少なくとも備える。
【００３５】
前記第２手段の前記遅延ロックループの前記電圧制御遅延線の出力部は前記第１位相比較器の入力部及び前記第２位相比較器の入力部に直接接続されてもよい。
【００３６】
前記装置は、n 個の第１伝送接続の第１端と第２端の間を伝搬中にn個の第１信号ref1(t)からrefn(t)によるn 個の遅延τ1からτnを補償可能であり、nは２以上の整数であり、前記第１手段は前記第２信号ref(t+τ)を生成可能であり、τはn個の遅延τ1からτnの平均に等しい装置であって、
n個の第１信号ref1(t)からrefn(t)のうちの一つの位相と、第２伝送接続に伝搬される電気信号などの信号を実質的にτに等しい遅延により遅延可能な前記第２伝送接続の第１端で取得される信号の位相とを、各々が比較可能なn 個の位相比較器と、
n個の第３伝送接続に伝搬される電気信号などの信号を遅延τ1からτnのうちの一つにより各々が遅延可能であり、前記n個の位相比較器の一つの出力部に例えば電気的に接続される第１端と信号の加算手段の入力部に例えば電気的に接続される第２端とを備える前記n個の第３伝送接続と、
約1/nに等しいゲインを有する、前記加算手段の出力部において取得される信号の減衰器と、
前記加算手段の出力部で取得された信号をフィルタ可能なローパスフィルタと、
前記ローパスフィルタの出力部に例えば電気的に入力部が接続され、前記第１手段の出力部に対応し前記第２伝送接続の第２端に例えば電気的に出力部が結合された電圧制御発振器とを備え、
前記装置はまた、前記n 個の第１伝送接続の第２端に例えば電気的に接続され、前記第３信号ref(t-τ)を伝搬可能なn個の入力部を備えた少なくとも一つの、位相ロックループまたは遅延ロックループを備える。
【００３７】
変形例では、前記装置は、n個の第１伝送接続の第１端と第２端の間を伝搬中にn個の第１信号ref1(t)からrefn(t)が受けるn 個の遅延τ1からτnを補償可能であり、nは２以上の整数であり、前記第１手段は前記第２信号ref(t+τ)を生成可能であり、τはn個の遅延τ1からτnの平均に等しい装置であって、
n個の第１信号ref1(t)からrefn(t)のうちの一つの位相と、第２伝送接続に伝搬される信号を実質的にτに等しい遅延により遅延可能な前記第２伝送接続の第１端で取得される信号の位相とを、各々が比較可能なn 個の位相比較器と、
n個の第３伝送接続に伝搬される信号を遅延τ1からτnのうちの一つの遅延により各々が遅延可能であり、前記n個の位相比較器の一つの出力部に接続される第１端と信号の加算手段の入力部に接続される第２端とを備える前記n 個の第３伝送接続と、
約1/nに等しいゲインを有する、前記加算手段の出力部において取得される信号の減衰器と、
前記加算手段の出力部で取得された信号をフィルタ可能なローパスフィルタと、
前記ローパスフィルタの出力部に接続される第１入力部と、前記n個の第１信号ref1(t)からrefn(t)のうちの一つの適用が意図される第２入力部と、前記第１手段の出力に対応し前記第２伝送接続の第２端に結合される出力部とを備える電圧制御遅延線とを備え、
前記装置はまた、n個の第１伝送接続の第２端に接続されるn個の入力部を備え、前記第３信号ref(t-τ)を伝搬可能な少なくとも一つの、位相ロックループまたは遅延ロックループを備える。
【００３８】
変形例では、前記複数の第３伝送接続は、前記減衰器と前記ローパスフィルタとの間、または前記ローパスフィルタと前記電圧制御発振器または前記電圧制御遅延線との間に配置された単一の第３伝送接続により置換されてもよい。
【００３９】
また、第１の構成では、加算手段の出力部は減衰器の入力部に接続されてもよく、減衰器の出力部はローパスフィルタの入力部に接続されてもよい。第２の構成では、加算手段の出力部はローパスフィルタの入力部に接続されてもよい。この場合、ローパスフィルタは、減衰器を構成する、すなわち減衰器の役割を果たすことが可能である。
【００４０】
本発明はまた、クロック信号ref(t)、又はクロック信号ref(t)と同期した電気信号などの信号の伝搬が意図される数個の伝送接続と、前記伝送接続に結合され前記伝送接続上で信号の伝搬時間を補償可能な本発明の主題でもある複数の遅延補償装置とを備えた、少なくとも一つのクロック信号ref(t)を分配する装置に関する。かかる装置はまた、クロック信号を低周波で分配することを可能とする。
【００４１】
本装置はまた、クロック信号ref(t)を生成する少なくとも一つの装置を備えることができる。
【００４２】
前記装置は、クロック信号を出力として伝搬可能な少なくとも一つの制御位相ループを備え、前記クロック信号の位相は前記遅延補償装置により伝搬されるいくつかの信号の位相平均に対して同期している。
【００４３】
また、前記装置は互いに結合する少なくとも２つの遅延補償装置を備えてもよく、
前記２つの遅延補償装置のうちの第１の遅延補償装置の第２信号を生成可能な前記第１手段の出力部が、例えば電気的に前記２つの遅延補償装置のうちの第２の遅延補償装置の第４信号を生成可能な第２手段の入力部に結合され、
前記２つの遅延補償装置のうちの前記第２の遅延補償装置の第２信号を生成可能な前記第１手段の出力部が、例えば電気的に前記２つの遅延補償装置のうちの前記第１の遅延補償装置の第４信号を生成可能な前記第２手段の入力部に結合される。
【００４４】
前記２つの遅延補償装置のうちの第１の遅延補償装置の第２信号を生成可能な前記第１手段の出力部は、例えば電気的に前記２つの遅延補償装置のうちの第２の遅延補償装置の第４信号を生成可能な第２手段の入力部に、信号を遅延τにより遅延可能な線により結合される。同様に前記２つの遅延補償装置のうちの前記第２の遅延補償装置の第２信号を生成可能な前記第１手段の出力部は、例えば電気的に前記２つの遅延補償装置のうちの前記第１の遅延補償装置の第４信号を生成可能な前記第２手段の入力部に、信号を遅延τにより遅延可能な線により結合される。
【００４５】
本発明はまた、第１伝送接続の第１端と第２端の間を伝搬中に第１信号ref(t)が受ける遅延τを補償する方法に関し、少なくとも、
前記第１信号ref(t)に対応し、位相が遅延τに等しい時間により位相前進された第２信号ref(t+τ)を生成するステップと、
前記第１伝送接続の前記第２端で取得され、第１信号ref(t)に対応し、位相が遅延τにより遅延された第３信号ref(t-τ)と、前記第２信号ref(t+τ)とから、前記第１信号ref(t)と同位相である第４信号を生成するステップとを備える。
【図面の簡単な説明】
【００４６】
【図１】クロック信号分配アーキテクチャを形成するＰＬＬ分配ネットワークの例。
【図２】図１に示すＰＬＬ分配ネットワーク中の２つの隣接するＰＬＬｓ。
【図３】伝送接続上を伝搬中の信号が受ける伝搬遅延を示す概略図。
【図４】具体的な実施例に基づく本発明の主題である遅延補償装置を示す概略図。
【図５】具体的な実施例に基づく本発明の主題である遅延補償装置の位相前進した信号を生成可能な第１手段を示す図。
【図６】図５に示す第１手段により実行される同期を表す位相ドメインにおける図。
【図７Ａ】具体的な実施例に基づく本発明の主題である遅延補償装置の位相前進した信号を生成可能な第１手段に用いられる位相を表す図。
【図７Ｂ】具体的な実施例に基づく本発明の主題である遅延補償装置の位相前進した信号を生成可能な第１手段に用いられる信号を表す図。
【図８】具体的な実施例に基づく本発明の主題である遅延補償装置の第１信号と同期する信号を生成可能な第２手段の実施例を示す図。
【図９】具体的な実施例に基づく本発明の主題である遅延補償装置の第１信号と同期する信号を生成可能な第２手段の実施例を示す図。
【図１０】図８に示す第２手段により実行される同期を表す位相ドメインにおける図。
【図１１Ａ】本発明の主題である遅延補償装置により実行される位相の同期が確立される前に遅延補償装置に入力及び遅延補償装置から出力される信号を表す図（過渡レジームの後の定常レジーム）。
【図１１Ｂ】本発明の主題である遅延補償装置により実行される位相の同期が確立された後に遅延補償装置に入力及び遅延補償装置から出力される信号を表す図（過渡レジームの後の定常レジーム）。
【図１２】本発明の主題でもあるクロック信号分配装置の実施例を示す図。
【図１３】本発明の主題でもあるクロック信号分配装置の別の実施例を示す図。
【図１４】本発明の主題でもあるクロック信号分配装置の別の実施例を示す図。
【図１５】本発明の主題である遅延補償装置の別の実施例を示す図。
【００４７】
本発明は、明細書に記載された実施例を読むとより良く理解される。実施例は例示であり限定的に解釈されるものではない。以下に説明する複数の図面における同一、類似または均等な部分は図面間の理解を容易にするために同じ参照符号を用いている。
【００４８】
図面中に示す異なる部分は、図面を見やすくするために必ずしも同じ縮尺では示されていない。
【００４９】
様々な可能性（変形例及び実施例）は、互いに排他的なものではなく、互いに組み合わせることも可能であると解釈されるべきである。
【発明を実施するための形態】
【００５０】
最初に図３を参照して、ここでは電気信号である信号が伝送接続を通じて伝搬されるときに受ける遅延又は減速の原理を説明する。
【００５１】
明細書では、ソース１０２は、電線である伝送接続１０４上を伝送接続１０４の第１端１０６から第２端１０８へと送信される周期信号ref(t)を生成する。伝送接続１０４の第２端１０８は周期信号ref(t)を受信することを目的とするターゲットデバイス１１０の入力部に、例えば同期されるために接続される。ソース１０２の出力、すなわち伝送接続の第１端１０６から、ターゲットデバイス１１０、すなわち伝送接続の第２端１０８までの伝送接続１０４によって形成される伝搬経路は遅延または減速をもたらす。τは第１端１０６から第２端１０８までの信号の伝搬時間に対応し、この遅延は伝送接続１０４に配置された遅延エレメント１１２により記号として表される。したがって、どの時点でもターゲットデバイス１１０で受信された信号は、実際には、信号ref(t-τ)、すなわち遅延τにより遅延された信号ref(t)に相当する。
【００５２】
したがって、ターゲットデバイス１１０がＰＬＬである場合は、ＰＬＬは信号ref(t)ではなく信号ref(t-τ)に対して同期する。ＰＬＬの出力部にて取得される信号はまた、ソース１０２から出力された信号に対してτに等しい遅延により遅延される。
【００５３】
図４は、信号ref(t)（第１信号とする）が、ワイヤ１０４の第１端１０６と第２端１０８との間、すなわちソース１０２からターゲットデバイス１１０までの伝送接続１０４（第１伝送接続とする）を通して伝搬される間に受ける遅延τを補償する装置１００を概略的に示す。
【００５４】
装置１００は、第１信号ref(t)に対応し、その位相が時間τにより位相前進された第２信号ref(t+τ)を生成可能な第１手段１１４を備える。この目的のために第１信号ref(t)は第１手段１１４への入力として適用される。第１手段１１４は、その出力部が第１伝送接続１０４の第２端１０８に位置しており、第２信号ref(t+τ)を出力として伝搬する。第１伝送接続１０４の第２端１０８は、第２手段１１６の第１入力部に電気的に接続され、第２手段の第２入力部は第１手段１１４の出力部に電気的に接続される。第１伝送接続１０４の第２端１０８で取得され、第１信号ref(t)に対応し、その位相が遅延τにより遅延された第３信号ref(t-τ)と、前記前記第２信号ref(t+τ)とから、第２手段１１６は第１電気信号ref(t)、すなわち、第１信号ref(t)と同期した信号と同位相である第４信号を出力として伝搬することができる。装置１００の出力部で取得される電気信号は、第１電気信号ref(t)と同様、または第１電気信号ref(t)と位相が同期しているが周波数が異なってもよい。
【００５５】
伝送接続は、第１手段１１４の入力部をソース１０２と第１伝送接続１０４の第１端１０６に接続し、第１手段１１４の出力部を第２手段１１６の入力部に接続し、第２手段１１６の出力部をターゲットデバイス１１０の入力部に接続する。理論上はこれらの伝送接続も伝搬遅延をもたらすが、これらの伝送接続の長さは第１伝送接続１０４の長さと比較すると無視することが可能である。したがって、この伝送接続において信号が受ける伝搬遅延は、遅延τと比較すると無視することができる。同様に第２手段１１６内の信号が受ける伝搬遅延もτと比較すると無視することができる。
【００５６】
図５は、第１手段１１４の実施例を示す。
【００５７】
この実施例では、第１手段は従来のＰＬＬの全てのエレメントを備える。すなわち、第１手段１１４は位相比較器または検知器１１８と、ローパスフィルタ１２０と、電圧制御発振器１２２とを備える。しかし、従来のＰＬＬと異なり、第１手段１１４は２つの伝送接続１２４と１２６とを備え、それらは各々第２伝送接続、第３伝送接続と呼ばれ、これらの伝送接続１２４と１２６を通じて伝搬される信号を実質的にτに等しい遅延により遅延可能である。
【００５８】
第１伝送接続１０４の第１端１０６が電気的に接続されるソース１０２の出力部は、位相比較器１１８の第１入力部に対応する第１手段１１４の入力部に電気的に接続される。位相比較器１１８の出力部はローパスフィルタ１２０の入力部に電気的に接続される。ローパスフィルタ１２０の出力部は第３伝送接続１２６の第１端１２８に電気的に接続される。第３伝送接続１２６の第２端１３０は電圧制御発振器１２２の入力部に電気的に接続される。電圧制御発振器１２２の出力部は第１手段１１４の出力部１３６に対応する。最後に、第２伝送接続１２４の第１端１３２は位相比較器１１８の第２入力部に電気的に接続され、第２伝送接続１２４の第２端１３４は電圧制御発振器１２２の出力部に電気的に接続される。
【００５９】
伝送接続１２４及び１２６に起因する遅延τとは別に、第１手段１１４の他の伝送接続にて信号が受ける伝搬遅延はτに比べれば無視することができる。
【００６０】
第２伝送接続１２４は発振器１２２により伝搬される信号の位相をτに等しい遅延により遅延することができる。同様に第３伝送接続１２６はフィルター１２０からの出力として伝搬される信号の位相をτに等しい遅延により遅延することができる。
【００６１】
電気接続または線１０４、１２４、１２６において同じ伝搬遅延を得るために、これらの３つの伝送接続は互いに並んで配設され、実質的に同じ長さであり、同じ材料または遅延の違いが無視できる程度である異なる材料より製造される。これらの３つの伝送接続の近接性により、伝搬遅延が外乱により変化する場合にも、その変化を３つの伝送路において等しくすることができる。
【００６２】
従来のＰＬＬ同様、第１手段１１４のエレメントは同期構造を形成する。第１手段１１４の出力部にて伝搬された信号に対応し、電圧制御発振器１２２により伝搬された信号をdiv(t)とする。第２伝送接続１２４による遅延τのため、位相比較器１１８の第２入力部に適用される信号は信号div(t-τ)に相当する。したがって、第１手段１１４は信号div(t-τ)の位相を信号ref(t)の位相に対してスレーブする。過渡期間の後、第１手段１１４により形成されたフィードバックループは、位相比較器１１８の入力部に印加される２つの信号を以下のように等しくする。
【数１】
【００６３】
これにより信号div(t)は発振器１２２の出力部で、信号ref(t+τ)に相当することになる。
【００６４】
この位相前進は、信号ref(t)の周期性により得られる。
【数２】
T：信号周期
y：１以上の整数
しかし、位相前進は対応する値τ’による位相遅延として常に解釈され得る。
【数３】
ｎ∈Ｚであり、ｎはτ’=nΤ-τ>0であるように十分に大きな整数である。
【００６５】
図６は、位相ドメインにおけるシステム安定後の第１手段１１４により実行される同期の図を示す。従って、この図では、第１手段１１４内を伝搬される信号の位相のみが考慮されている。
【００６６】
ソース１０２の出力部で得られる信号の位相は、
（以下、表記上、φrefと表す場合がある）に相当する。位相に関して言えば、位相比較器１１８により実行される操作は、第１手段１１４の入力部に印加される信号の位相から、第２伝送接続１２４よりもたらされる信号の位相、すなわちφdiv - τを減算することに相当する。（以下、
表記上、φdivと表す場合がある）。したがって、位相比較器１１８の出力信号εは、次のようになる。
【数４】
【００６７】
ローパスフィルタ１２０は、ラプラスドメインにおいて、その伝達関数F(s) により次のように置き換えられる。
【数５】
【００６８】
第３伝送接続１２６（第１伝送接続１０４及び第２伝送接続１２４と同じ）によりもたらされる遅延は、純粋遅延τに相当し、次のようになる。
【数６】
【００６９】
最後に、制御発振器１２２は、ラプラスドメインにおいて、Kvco/sタイプの整数によって置き換えられる。
【００７０】
過渡期間の後、信号εは０に近づく傾向があり、次のように表される。
【数７】
であり、したがって、
【数８】
である。
【００７１】
第２伝送接続１２４及び第３伝送接続１２６によってクローズループに人工的に導入された遅延により、このループの安定性はクリティカルになる。電圧制御発振器１２２と位相比較器１１８との間の第２伝送接続１２４により導入される遅延は、位相ドメインにおいて、信号位相に加算された単純な定数であり、取得された線形システムの安定性には作用せずに、その動作点に作用する。一方、電圧制御発振器１２２とローパスフィルタ１２０との間の第３伝送接続１２６により導入される遅延τは、ローパスフィルタ１２０の出力部で伝搬される制御信号uが非周期的な信号であるため、純粋遅延である（ラプラスドメインにおいて、
【数９】
）。したがって、ローパスフィルタ１２０は、ループの高い安定性及びゼロ静的誤差を保証するように設けることができる（タイプＩＩのＰＬＬの実施例では、フィルタは純粋インテグレーション・オペレーション1/ｓを実行する）。然るフィルタは、低周波で−２０dB/decの勾配を有する直線に対応する周波数応答を有してもよい。アナログではこの種のフィルタは入力信号を積分するコンデンサにより提供されてもよい。離散ドメインでは、然るフィルタは、その出力が入力に対して“+”符号で調整されるアキュムレータによって実装されてもよい。
【００７２】
図５及び図６に関連して説明される実施例では、ローパスフィルタ１２０は位相比較器１１８と第３伝送接続１２６との間に配置される。別の構成では、第３伝送接続１２６を位相比較器１１８とローパスフィルタ１２０との間に配置することも可能である。第１手段１１４の出力部で取得される信号は、この場合、ローパスフィルタ１２０が位相比較器１１８と第２伝送接続１２４との間に配置された前述の場合と類似する。電圧制御発振器１２２をローパスフィルタ１２０と第３伝送接続１２６との間に配置し、そのあと第２伝送接続１２４に接続することも可能である。
【００７３】
第１手段１１４の別の変形例では、電圧制御発振器１２２は、例えば互いに直列に接続された幾つかの遅延セルにより形成される電圧制御遅延線（ＶＣＤＬ）と置き換えられてもよい。この構成では、遅延線はローパスフィルタ１２０と第３伝送接続１２６との間に配置され、ソース１２０により伝搬される信号、すなわちref(t)と共にフィルタ１２０の出力部に伝搬される信号を入力として受信するようにしてもよい。この変形例によれば、位相比較器が入力として信号ref(t)及び2τ（第３伝送接続１２６により受ける第１遅延τ及び第２伝送接続１２４により受ける第２遅延τ）により遅延した信号を受信するならば、遅延線は2τにより前進した信号ref(t)、すなわちref(t+2τ)をその出力として伝搬する。したがって、第１手段１１４の出力部で取得される信号は、この信号ref(t+2τ)に対応し、これは第３伝送接続１２６によりτで遅延され、すなわちref(t+τ)になる。電圧制御発振器１２２が電圧制御遅延線により置換される場合、第３伝送接続１２６を遅延線の下流ではなく、遅延線とローパスフィルタ１２０との間、またはローパスフィルタ１２０と位相比較器１１８との間に配置してもよい。
【００７４】
前述した信号の相対位相（すなわちφsignal-φref）は、図７Aにおいて時間の関数として示される。符号２０で示す直線は、位相φref、すなわち、ソース１０２により伝搬された信号の第１手段１１４の入力部における位相に相当する。符号２２で示す直線は、位相φref-τ、すなわち、第１伝送接続１０４の第２端１０８で取得された信号の位相に相当する。最後に、符号２４で示す曲線は第１手段１１４の出力部で取得される信号の位相に相当する。短い過渡期間の後、この位相は安定し、第１手段１１４の入力部で印加される信号の位相φrefに対して＋τに等しい一定の差を有することが分かる。
【００７５】
前述した信号を図７Bに示す。曲線３０、３２、３４は第１手段１１４による同期が安定した後に取得された信号ref(t)、ref(t-τ)、div(t)=ref(t+τ)に各々対応する。この図から明らかなように、信号ref(t-τ)は、信号ref(t)に対しτに等しい遅延を有し、一方、第１手段１１４により伝搬された信号div(t)は信号ref(t)に対しτに等しい位相前進を有する。
【００７６】
信号３２及び３４に基づき、手段１１６はこれらの２つの信号の位相の加算演算を実行するために使用される。
【００７７】
図８に第２手段１１６の第１実施例を示す。第２手段１１６は、第１伝送接続１０４の第２端１０８で取得される電気信号ref(t-τ)と第１手段１１４の出力部で取得された電気信号ref(t+τ)とから、第１信号ref(t)同様の電気信号を生成する。
【００７８】
この第１実施例では、第２手段１１６は２つの入力部を有するＰＬＬを形成する。第１伝送接続１０４の第２端１０８は、第１位相比較器１３８の第１入力部に対応する２つの入力部のうちの第１入力部に電気的に接続され、第１手段１１４の出力部１３６は、第２位相比較器１４０の第１入力部に対応するＰＬＬの２つの入力部のうちの第２入力部に電気的に接続される。
【００７９】
２つの位相比較器１３８及び１４０の出力部は加算器１４２の２つの入力部に接続される。加算器１４２の出力部は、０．５に等しいゲインを有する減衰器１４４の入力部に電気的に接続される。最後に、減衰器１４４の出力部は、電圧制御発振器１４８に接続されているローパスフィルタ１４６の入力部に電気的に接続される。電圧制御発振器１４８の出力部は第２手段１１６の出力部１５０に対応し、位相比較器１３８及び１４０の第２入力部に送信され、第２手段１１６により形成されるＰＬＬのフィードバックループを形成する。
【００８０】
そして、第２手段１１６により形成されるＰＬＬは、出力部１５０において、過渡時期の後、一時的に第２手段１１６の２つの入力部に印加される２つの信号の間に位置し、すなわち信号ref(t)に対応する信号を生成する。
【００８１】
変形例では、第２手段１１６はＰＬＬのフィードバックループ、すなわち電圧制御発振器１４８の出力部と位相比較器１３８及び１４０の第２入力部との間に周波数分割器１５２（図８に破線として示す）を備えてもよい。この周波数分割器１５２は、１よりも大きいN に等しい分周係数を有してもよく、位相比較器１３８及び１４０の入力部に送信される信号を係数Nにより減じることが可能である。したがって第２手段１１６により伝搬される信号の周波数を係数N により増加することが可能であり、これは原信号ref(t)に対し装置１００の出力として伝搬される信号に相当する。このように装置１００は低周波であるクロック信号ref(t)に対して同期した高周波数クロック信号を生成することができる。第２手段１１６により形成されるＰＬＬに周波数分割器１５２を設けない場合は、ＰＬＬのフィードバックループに分周係数N=1である周波数分割器を挿入する場合と同様である。
【００８２】
変形例では、アプリケーションの要件によって、0<N<1である分周係数Nを有することが想定される。このような場合は周波数分割器１５２を出力部１５０に伝搬される信号の周波数を減らすことが可能な周波数逓倍器と置き換えることに相当する。
【００８３】
第２手段１１６の別の実施例を図９に示す。第２手段１１６が位相ロックループ（ＰＬＬ）を形成する図８の実施例と比較すると、図９の第２手段１１６は遅延ロックループ（ＤＬＬ）を形成する。図８に示すＰＬＬと比較すると、ここでは電圧制御発振器は、例えば互いに直列に接続される幾つかの遅延セルから形成される電圧制御遅延線１５４（ＶＣＤＬ）によって置き換えられる。ＤＬＬの入力部における２つの信号ref(t-τ)及びref(t+τ)が、システムの過渡期間の後、同じ周波数であるとすると、この信号の一方または他方を、時間的な観点から端１０８と１３６から送信されＤＬＬの入力部に印加される信号の中間に位置させることによって、フィルタからのコマンドに従いこの信号を遅延または前進させるために、遅延線１５４への入力として印加することができる。
【００８４】
さらに、これらの第２手段１１６では、加算手段１４２の出力として伝搬される信号の約０．５に等しいゲイン減衰は、ここではローパスフィルタ１４６により直接提供され、その静的ゲインによりフィルタがこの減衰を実行する。したがって、ここではローパスフィルタ１４６は、約０．５に等しいゲインを有し、加算手段１４２の出力部で取得された信号の減衰器を構成する。ローパスフィルタが減衰器も構成するこの変形例は、図８に関連して前述した実施例にも適用することができる。
【００８５】
図１０は、位相ドメインにおいて、システムの安定後に第２手段１１６によって実行される同期を示す。したがって、この図では第２手段１１６内で伝搬される信号の位相のみが考慮されている。この図では、第２手段１１６は周波数分割器１５２を含まない場合を示している。さらに、分かりやすくするために加算器１４２及び減衰器１４４は位相比較器１３８及び１４０の上流に配置されている。
【００８６】
位相信号φref−τ及びφdiv=φref＋τより、位相がφrefに等しい電気信号が取得されることがこの図より分かる。第２手段１１６の出力部にて取得される信号をclk(t) と呼ぶことにすると、過渡期間の最後では、第２手段１１６により形成されるＰＬＬによって生成される信号clk(t) は、信号ref(t)と同期して次式のようになる。
【数１０】
【００８７】
図１１Ａに示す曲線３６及び３８はそれぞれ、装置１００がまだ安定していないときの信号ref(t)とclk(t)に対応する。この図より２つの信号は位相差を有することが分かる。装置１００により実行される同期が一度確立されると、これらの２つの信号は、その後同位相となり、第２手段１１６が周波数分割器１５２を含まない場合、図１１Ｂに示すように重なる。
【００８８】
遅延補償装置１００の第１手段１１４及び第２手段１１６は、同期される信号の種類及び想定されるアプリケーションによってアナログまたはデジタルエレメントにより構成されてもよい。デジタルＰＬＬｓ（ＡＤＰＬＬｓ）は、デジタル位相比較器（バングバング・タイプ・コンパレータ、時間デジタル変換器タイプの変換器、ＸＯＲ等）、デジタルフィルタ（有限または無限パルス応答）及びデジタル制御発振器を備える。アナログＰＬＬｓは、アナログ位相比較器（例えばチャージポンプを有する）、アナログフィルタ（コンデンサ、インダクタンスエレメント、抵抗器により実装される）、及び電圧制御発振器を備える。
【００８９】
遅延補償装置１００は、例えばクロック分配ツリーの各ブランチに適用されてもよい。然るクロック信号分配装置１０００の実装例を図１２に示す。装置１０００は、クロック信号ref(t)を生成し、ソース１０２を形成する装置を備える。このクロック信号ref(t)は、装置１０００の全てのブランチに伝搬されることを意図する。各ブランチは、装置１０００の全てのブランチに共通であるソース１０２に接続される伝送接続１０４を備える。一つのブランチと別のブランチで伝送接続１０４の長さは異なっても良いし、同じでもよい。遅延補償装置１００は装置１０００の各ブランチに、すなわち各伝送接続１０４に接続される。各遅延補償装置１００の伝送接続は当該装置１００が接続される伝送接続１０４に合わせた大きさである。このような分配ツリー１０００により、ツリー１０００のブランチの端に設けられクロック信号ref(t)を受信する各ターゲット装置１１０は、伝送接続１０４によりもたらされる様々な遅延にも関わらず、遅延補償装置１００により伝搬され、クロック信号ref(t)に対して同位相であり同期する、遅れていない信号clk(t)を受信する。
【００９０】
遅延補償装置１００により伝搬される信号はまた、装置１００に類似する遅延補償装置に連結された様々なブランチに順に伝搬されてもよい。この場合、装置１００により伝搬された信号がソースクロック信号となる。
【００９１】
遅延補償装置１００はまた、図１に関連して前述したＰＬＬネットワークを備えたアクティブ・クロック信号分配ツリーに用いられてもよい。然るクロック信号分配装置２０００の例を図１３に示す。装置２０００は、グリッドの形態で互いに電気的に接続された複数のノード２００２を備える。各ノード２００２は、隣接するノードから送信送されるいくつかのクロック信号を入力として受信し、受信したクロック信号に対して同期したクロック信号を生成することを意図する。２つの隣接するノード２００２の間の各伝送接続は、これらの２つの隣接するノード２００２の間の伝搬遅延を補償する伝搬遅延補償装置１００に連結された第１伝送接続１０４を備える。図１３の実施例では、グリッドの中央に位置するノード２００２．１は、４つの隣接するノード２００２．２から２００２．５に電気的に接続され、したがって入力として４つのクロック信号を受信する。これらの４つのクロック信号は、中央ノード２００２．１に接続された４つの伝送接続１０４に連結された４つの遅延補償装置１００により伝搬される信号に対応し、次に制御位相ループ２００４の入力部に送信される。この制御位相ループ２００４により、出力部２００６、すなわちノード２００２．１において、ノード２００２．１に接続される４つの遅延補償装置１００により伝搬されるクロック信号の位相平均に対して位相が同期した信号を生成することが可能である。
【００９２】
前述した装置１０００と比べて、装置２０００はその作動中に、特に装置の１以上のノードの故障に関してロバスト性を向上させる。例えば、ノード２００２．２がクロック信号を伝搬しなくなった場合、ノード２００２．１は同じように残りの３つのノード２００２．３から２００２．５に対して同期することができる。
【００９３】
クロック信号分配装置２０００の変形例では、電気的に接続された隣接する２つのノード２００２が互いに伝搬されたクロック信号を相互に使用して同期することが可能である。この場合、２つのノードの間の伝送接続は２つの遅延補償装置１００．１及び１００．２により実装可能であり、これらの２つの装置の別個の伝送接続１０４の存在を必要としない。図１４は、この構造により形成される２つの隣接するノードを示す。
【００９４】
２つの遅延補償装置１００．１及び１００．２の第１手段１１４．１及び１１４．２と第２手段１１６．１及び１１６．２を形成する当該装置１００．１及び１００．２の構成エレメントは、例えば図４、５、８、または９に関連する遅延補償装置１００に関して前述したものに類似する。
【００９５】
さらに、第１遅延補償装置１００．１の第１手段１１４．１の出力部は、第２遅延補償装置１００．２の第２手段１１６．２の入力部に電気的に接続される。第２遅延補償装置１００．２の第１手段１１４．２の出力部は、第１遅延補償装置１００．１の第２手段１１６．１の入力部に電気的に接続される。この構造では、第２伝送接続１２４．１及び１２４．２は、１つのノードから他のノードに前述した信号ref(t-τ)に対応するτにより遅延された信号を伝送することを可能とする。したがって、第１遅延補償装置１００．１の第１手段１１４．１の電圧制御発振器１２２．１により伝搬される信号は、第２遅延補償装置１００．２の第２手段１１６．２によりソースから伝搬された信号とみなされる。同様に、第２遅延補償装置１００．２の第１手段１１４．２の電圧制御発振器１２２．２により伝搬される信号は、第１遅延補償装置１００．１の第２手段１１６．１によりソースから伝搬された信号とみなされる。
【００９６】
この構造により、第２手段１１６．１及び１１６．２の出力部にて位相同期しており、したがって互いに位相差を有しないクロック信号の取得を可能とする。
【００９７】
さらに、電圧制御発振器１２２．１をローパスフィルタ１２０．１と第３伝送接続１２６．１との間に配置すると共に／又は電圧制御発振器１２２．２をローパスフィルタ１２０．２と第３伝送接続１２６．２との間に配置してもよい。電圧制御発振器１２２．１及び１２２．２のうちの一方、又は他方、又は両方を、対応する第１手段の比較器とローパスフィルタとの間に配置してもよい。
【００９８】
変形例では、電圧制御発振器１２２．１及び１２２．２（一方又は他方又は両方）は電圧制御遅延線により置換されてもよい。この場合、各遅延線は対応する第１手段１１４のローパスフィルタと第３伝送接続との間に配置される、又は前述のように第３伝送接続の下流に配置される。
【００９９】
図１５は、二次元又は三次元ＰＬＬネットワークに使用され、n個のソース１０２．１から１０２.nによって伝搬されるn個のクロック信号ref1(t)からrefn(t)と位相同期したクロック信号を生成し、したがってn個の信号ref1(t)からrefn(t)がn個の第１伝送接続１０４．１から１０４.n上の伝搬中に受けるn個の遅延τ1からτnを補償することが可能であり、nは２以上の整数である補償装置２００の実施例を示す。
【０１００】
遅延補償装置２００は、電気信号ref(t+τ)を生成可能な第１手段１１４を備え、τは、ここではn個の遅延τ1からτnの平均である。
【０１０１】
これらの第１手段１１４は、n個の位相比較器１１８．１から１１８.nを備え、その各々はn個の第１電気信号ref1(t)からrefn(t)のうちの1つの位相と、これらの第１手段の出力部に伝搬されて取得され、第２伝送接続１２４上を伝搬される電気信号を実質的にτに等しい遅延により遅延可能な第２伝送接続１２４を介して送信された電気信号の位相とを比較可能である。n個の位相比較器１１８．１から１１８．nにより伝搬された信号はn個の第３伝送接続１２６．１から１２６．nを通じて送信され、その各々は前記第３伝送接続を通じて伝搬される電気信号を対応する遅延τ1からτnにより、1/nに等しいゲインを有する減衰器に連結された加算器を構成する手段１１９への入力部において、遅延可能である。減衰器により伝搬された結果は、ローパスフィルタ１２０を介して送信され、その後第１手段１１４の出力部において信号ref(t+τ)を伝搬する電圧制御発振器の入力部に送信される。
【０１０２】
これと並行して、n個の第１伝送接続１０４．１から１０４．nを介して伝搬されるn個の信号ref1(t)からrefn(t)は、信号ref(t-τ)を伝搬する位相ロックループ２０２の入力部に送信される。前述の遅延補償装置１００と同様に、信号ref(t+τ)及びref(t-τ)は、第２手段１１６への入力として送信され、例えば図８及び図９に関連して前述したように、すなわち位相ロックループ又は遅延ロックループを有して、n個の信号ref1(t)からrefn(t)の位相平均に相当する位相を有する基準平均信号に対して同期する信号ref(t)を出力として伝搬する。
【０１０３】
遅延補償装置１００と同様に、第２手段１１６のリターンループに周波数分割器を導入して、装置２００によって伝搬される電気信号が、n個の信号ref1(t)からrefn(t)の位相平均に相当する位相を有する基準平均信号の周波数と異なる、例えば大きくすることができる。さらに、前述のとおり、電圧制御発振器は電圧制御遅延線によって置換可能である。また、複数の第３伝送接続は、手段１１９とローパスフィルタ１２０との間、又はフィルタ１２０と制御発振器１２２（又は電圧制御遅延線）との間に導入された単一の第３伝送接続によって置換されてもよい。
【技術分野】
【０００１】
本発明は、伝送リンク、特に電気的リンクにおける信号の伝搬遅延を補償するための装置及び方法に関する。本発明は、特に分配型クロック信号の生成及び同期に関する技術分野において、例えばマイクロプロセッサ等の１以上の電気及び／又は電子デバイスの同期に使用され、及び／又は電気通信分野において適用される。
【背景技術】
【０００２】
電気及び／又は電子同期システムにおいて、クロック信号は、特にシステム内のデータ伝搬を同期させシステムの様々なエレメントのタイミングを図るための時間基準を定義する。例えばマイクロプロセッサなどチップ上の同期システムは、通常、クロック信号を分配させるための平衡ツリーを備え、クロック信号をソースから計測されるシステムエレメントへと分配する。生成されたクロック信号の同期は、クロック信号が分配されるシステムの各ブランチ内にソースから伝送されるクロック信号の伝搬時間を等化することにより取得される。
【０００３】
マルチプロセッサシステムの回路は非常に複雑であり、時としてクロック信号を分配する完全な平衡ツリーを実装することは不可能である。この平衡は不正確なことが多く、これらの回路ではクロック信号の非同期が起こり得る。また、例えば追加のマイクロプロセッサ等、現存のシステムに追加エレメントが加えられたとき、クロック信号分配ツリー全体のサイズ変更が必要となる可能性がある。さらに、クロック信号分配ツリーのブランチの１つで障害があれば、その障害の位置によってはパラレルシステムの主要部に容易に影響を及ぼす。
【０００４】
このようなクロック信号分配ツリーには電力消費が高いという欠点もあり、その一部は熱として放散される。この過剰消費は、特に広範に分散するツリーのブランチの高浮遊インピーダンスによるものであり、クロック信号の立ち上がり時間が長くなり、そのため遅延が増加する。この消費はツリーが高周波で機能する場合、より顕著になる。
【０００５】
また、クロック信号分配ツリーの設計が優れており平衡している場合でも、全てのブランチ長に渡って不備なく適合するにあたって、クロック信号分配ツリー内で用いられるクロック信号の中継器として機能するバッファーの使用に伴いスキュ−タイプ（クロックの公称値に対する位相差）及びジッタ（クロックの公称値周りの振動）の欠陥をもたらす重大な要因は常に存在し、回線間で混信する。これらの欠陥は高周波のクロック信号に特に顕著である。さらに、クロック信号の周波数の増加により、チップを通してのクロックスキューがクロックサイクルに匹敵することにより必然的にコンピュータのエラーを招く可能性がある。
【０００６】
従来のクロック信号分配ツリーの代替として、マルチ入力可能な相互接続又は結合した位相ロックループ（ＰＬＬ）分配ネットワークを使用することが可能である。各ＰＬＬは他のＰＬＬと稼動するよう同期したローカルクロック信号を生成する。一般的には、ＰＬＬは１以上の位相比較器（位相検知器とも言われる）、ＶＣＯ（電圧制御発振器）、ＶＣＯを制御して基準クロック信号に同期させる補正器により構成される。各オシレータが同位相及び同じ周波数で振動しているときに、オシレータのセットが位相及び周波数に関して同期しているという。同期がアクティブであるとは、位相差の測定及び補償がリアルタイムで実行され、各瞬時において、可能性のある全ての不調（温度、ストレイ・インピーダンス、ばらつき、経年化、故障等）の影響による問題を補足可能であることを言う。
【０００７】
図１は、然るＰＬＬ分配ネットワーク１０の例を示す。このネットワーク１０は、ノード１２を有し、各ノード１２はＶＣＯ、ＶＣＯの振動周波数を定義する制御信号をＶＣＯに供給する加算器及び補正器を備える。分配ネットワーク１０の１以上のノード１２はＶＣＯ及びその関連する補正器ではなく、分配ネットワーク１０内の他のノード１２により形成される発振器が同期されるマスタークロックを形成する１以上の同期振動ソースによって形成される。ノード１２は互いに空間的に隔てられたクロック信号発生器を形成し、規則的な二次元グリッドの形態で互いに連結される。位相比較器又は検知器１４はノード１２の間に配置され、隣接するＶＣＯに対するＶＣＯの位相エラーを提供する。ノード１２の各ＶＣＯは隣接する位相比較器１４と共にＰＬＬを形成する。ノード１２の各々に隣接するノード（例えば、ネットワーク１０の一端に位置しないノード１２を考えると数の上では４点）から送られる位相エラーが加算され、そのノード内でフィルタ処理され、隣接するノードの位相平均に等しくなるように、当該ノードのＶＣＯの位相を調整するために使用される。したがって、各ノード１２で生成されるクロック信号の位相がその隣接するノードで生成されるクロック信号の位相平均と同期されたとき、分配ネットワーク１０の全体が周波数及び位相に関しグローバル同期していると見なされる。
【０００８】
このアーキテクチャにおいて、広範な分配ブランチを使用する代わりに、隣接するノードを相互接続するための単純な電線の使用のみで、伝搬時間をシステマチックに補償する。さらに、各ノード内で周波数分割器を用いることにより、（ノードでの）局部周波数を高周波に保ちながらクロック信号を低周波で分配可能である。
【０００９】
然るアーキテクチャにおいては、２つの隣接するノード間において伝搬時間が発生する可能性がある。この場合、各ＰＬＬは、隣接するＰＬＬによって実際に伝送された信号ではなく、遅延した信号に同期される。そのような遅延はノードを経由してチップに蓄積され、最後にはネットワークの同期を妨げる。
【００１０】
このような伝搬遅延の出現を妨げる試みとして、特許文献１（米国特許第７，５７１，３５９号公報）には、隣接するＰＬＬの２つのノード間で、当該２つのノードから等距離にある位相比較器を共有するよう配置することが提案されている。したがって、図２に示すように２つのノード１２．１及び１２．２の間に配置され、その出力信号が当該２つのノード１２．１及び１２．２に送信される位相比較器１４に関して、この位相比較器１４と各ノード１２．１及び１２．２との間の距離は等しくなるよう選択されている。位相比較器１４がノード１２．１と１２．２から等距離で正確に中間に配置されていれば、これらのノード１２．１及び１２．２から送信される２つのクロック信号（矢印１６．１及び１６．２により表される）は等しく遅延し、その場合隣接するＰＬＬにより生成される信号間の位相差は自己補償される。同じことが位相比較器１４からノード１２．１及び１２．２に送信される信号に関しても適用される。
【００１１】
実際には、そして具体的には、このような分配ＰＬＬネットワークが構築された場合、熱膨張またはスペースの不足など技術的なばらつきに起因して、位相比較器１４がノード１２．１及び１２．２の間に、正確に中間に配置されることはない。図２に示すように、２つのノード１２．１及び１２．２から等距離である理論上の位置に対して、位相比較器１４の実際の位置のオフセットΔｄが常に存在する。このオフセットは、生成された２つのクロック信号間に位相差（スキュー）を生じさせる。さらに、位相比較器１４とノード１２．１及び１２．２との電気接続が物理的に異なっていることに鑑み、障害（例えば、温度や給電の変動など）はこれらの電気接続のうちの一方のみに影響する。この非対称性により、上記のような障害は位相比較器１４の入力部に適用されるノード１２．１及び１２．２のクロック信号に位相差を生じさせる。
【００１２】
非特許文献１（Hong-Yean Hsieh et al, “Self-calibrating clock distribution with scheduled skews”, Proc. ISCAS 1998, pp. 470-473）には、クロック信号分配ツリーの遅延を補償するシステムが記載されている。クロック信号の分配が意図される各電気接続に関し、当該システムはこれらの電気接続のクロック信号の往復伝搬時間の測定を実行する。算術計算手段は、次に演算により信号に適用される様々な位相差を決定し、そして分配ツリーの電線に起因する伝搬時間を補償するために、クロック信号はソースから適切な遅延を伴って伝搬される。
【００１３】
このようなシステムは実装が複雑であり高価な部品（多くの反転ステージ、マルチプレクサー、演算及び制御論理回路）を必要とするという大きな欠点を有する。さらに、このシステムでは、信号を高周波で分配する必要がある。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】米国特許第 ７，５７１，３５９号公報
【非特許文献】
【００１５】
【非特許文献１】Hong-Yean Hsieh et al, “Self-calibrating clock distribution with scheduled skews”, Proc. ISCAS 1998, pp. 470-473
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明の目的の１つは、１以上の伝送接続上の電気信号など、１以上の信号の伝搬遅延または時間を補償する装置及び方法を提供し、実装のための複雑な演算手段を必要とせず、自動的に伝搬時間の補償を行なうことを可能とすることである。
【課題を解決するための手段】
【００１７】
上記目的のために、本発明は、第１伝送接続の第１端と第２端の間を伝搬中に第１信号ref(t)が受ける遅延または時間τを補償するための装置であって、
前記第１信号ref(t)に対応し、位相が遅延τに等しい時間により位相前進された第２信号ref(t+τ)を生成可能な第１手段と、
前記第１伝送接続の前記第２端で得られ、第１信号ref(t)に対応し、位相が遅延τにより遅延された第３信号ref(t-τ)と、前記第２信号ref(t+τ)とから前記第１信号ref(t)と同位相である第４信号を生成可能な第２手段とを少なくとも備えることを特徴とする装置を提案する。
【００１８】
かかる装置は、クロック信号の伝搬時間に係る課題を解決し、伝送接続に実装される自動補償システムを形成することにより、伝送接続における伝搬時間の補償に効果がある。
【００１９】
前記第１信号ref(t)は周期信号である。
【００２０】
本発明の装置は、位相ロックループ（ＰＬＬｓ）の原理に基づくものであり、クロック信号の分配ネットワーク、例えば分配ツリーまたはＰＬＬネットワークタイプに簡単に適用することができる。本発明の装置はまた、簡単な伝送接続において信号の伝搬時間を補償する効果を有する。本発明の装置は、自動的にその値が伝送接続により形成された伝搬路によりもたらされる位相遅れの値に等しい値により位相前進されたクロック信号を生成する。これらの２つの信号により、前記装置は、その出力部において原信号と同位相及び同期する信号を生成することが可能である。
【００２１】
「伝送接続」という表現は、信号を送信することが可能な全ての種類の接続を指す。然る接続は、例えば、電気ワイヤ、電線、導電性トラックなどの電気接続であることが好適である。しかし、本発明は、オプティカル又は電磁気など他のタイプの伝送接続にも適用可能である。
【００２２】
前記第２信号ref(t+τ)を生成可能な前記第１手段は、
前記第１信号ref(t)の位相と、第２伝送接続上を伝搬される電気信号などの信号を実質的にτに等しい遅延により遅延可能な前記第２伝送接続の第１端で取得される信号の位相とを比較可能な位相比較器と、
前記第１手段の出力部に対応する出力部が、前記第２伝送接続の第２端に例えば電気的に接続される電圧制御発振器と、
第３伝送接続上を伝搬される例えば電気信号の信号を実質的にτに等しい遅延により遅延可能であり、前記位相比較器の出力部に例えば電気的に結合される第１端と前記電圧制御発振器の入力部に例えば電気的に結合される第２端とを有する前記第３伝送接続とを少なくとも備える。
【００２３】
前記位相比較器は前記第１伝送接続の前記第１端に例えば電気的に結合される第１入力部と、前記第２伝送接続の第１端に例えば電気的に結合される第２端とを備えてもよい。
【００２４】
前記第２信号ref(t+τ)を生成可能な第１手段はまた、ローパスフィルタを備えてもよく、前記第３伝送接続の前記第１端が少なくとも前記ローパスフィルタを手段として前記位相比較器の出力部に例えば電気的に結合され、または前記第３伝送接続の前記第２端が少なくとも前記ローパスフィルタによって前記電圧制御発振器の入力部に例えば電気的に結合される。
【００２５】
前記第２信号ref(t+τ)を生成可能な前記第１手段は、
前記第１信号ref(t)の位相と、第２伝送接続に伝搬される信号を実質的にτに等しい遅延により遅延可能な前記第２伝送接続の第１端で取得される信号の位相とを比較可能な位相比較器と、
前記位相比較器の出力部に、入力部が接続されるローパスフィルタと、
前記ローパスフィルタの出力部に、入力部が接続される電圧制御発振器と、
第３伝送接続上を伝搬される信号を実質的にτに等しい遅延により遅延可能であり、前記電圧制御発振器の出力部に接続する第１端と、前記第１手段の出力部に対応し前記第２伝送接続の第２端に接続する第２端とを有する前記第３伝送接続とを少なくとも備える。
【００２６】
変形例では、前記第２信号ref(t+τ)を生成可能な前記第１手段は、
前記第１信号ref(t)の位相と、第２伝送接続に伝搬される信号を実質的にτに等しい遅延により遅延可能な前記第２伝送接続の第１端で取得される信号の位相とを比較可能な位相比較器と、
前記位相比較器の出力部に、入力部が接続されるローパスフィルタと、
前記ローパスフィルタの出力部に結合する第１入力と前記第１信号ref(t)の適用が意図される第２入力とを備える電圧制御遅延線と、
第３伝送接続に伝搬される信号を実質的にτに等しい遅延により遅延可能であり、前記位相比較器と前記ローパスフィルタとの間、または前記ローパスフィルタと前記電圧制御遅延線との間、または前記電圧制御遅延線と前記第２伝送接続との間に導入される前記第３伝送接続とを少なくとも備える。この場合、第３伝送接続が位相比較器とローパスフィルタとの間、またはローパスフィルタと電圧制御遅延線との間に配置されたときは、第１手段の出力部は電圧制御遅延線の出力部に対応してもよい。一方、第３伝送接続が電圧制御遅延線と第２伝送接続との間に配置されたときは、第１手段の出力部は第２伝送接続の端に接続された第３伝送接続の端に対応してもよい。
【００２７】
前記第４信号を生成可能な前記第２手段は、前記第４信号を出力として生成可能な少なくとも１つの位相ロックループを備えてもよい。
【００２８】
この場合、前記位相ロックループは、
前記第１伝送接続の前記第２端で取得される前記第３信号ref(t-τ)の位相と前記位相ロックループの出力部で取得される前記第４信号の位相とを比較可能な第１位相比較器と、
前記第１手段の出力部で取得される前記第２信号ref(t+τ)の位相と、前記位相ロックループの出力部で取得される前記第４信号の位相とを比較可能な第２位相比較器と、
前記第１位相比較器及び前記第２位相比較器の出力部で取得される信号の加算手段と、
約０．５のゲインを有する、前記加算手段の出力部で取得された信号の減衰器と、
前記加算手段の出力部で取得された信号をフィルタ可能なローパスフィルタと、
前記ローパスフィルタの出力部に例えば電気的に接続される入力部と、前記位相ロックループの出力部に対応し、前記第１位相比較器の入力部及び前記第２位相比較器の入力部に例えば電気的に結合される出力部とを有する電圧制御発振器とを少なくとも備える。
【００２９】
第１の構成では、加算手段の出力部は減衰器の入力部に接続され、減衰器の出力部はローパスフィルタの入力部に接続されてもよい。第２の構成では、加算手段の出力部はローパスフィルタの入力部に接続されてもよい。この場合、ローパスフィルタは、減衰器を構成する、すなわち減衰器の役割を果たすことが可能であり、ローパスフィルタの静的ゲインは減衰ゲインを含むことができる。
【００３０】
前記位相ロックループの電圧制御発振器の出力部は、前記第１位相比較器及び前記第２位相比較器の前記入力部に直接接続されてもよい。
【００３１】
変形例では、位相ロックループはまた、入力部が例えば電気的に前記電圧制御発振器の出力部に接続され、出力部が例えば電気的に前記第１及び第２位相比較器の入力部に接続される周波数分割器を備えてもよい。この場合、第１及び第２位相比較器はそれぞれ前記第３信号ref(t-τ)の位相及び前記第２信号ref(t+τ)の位相を周波数分割器の出力部において取得される信号の位相と比較可能である。
【００３２】
前記第４信号を生成可能な前記第２手段は、前記第４信号を出力として生成可能な少なくとも１つの遅延ロックループを備えてもよい。
【００３３】
一般的には、遅延ロックループ（ＤＬＬ）は位相比較器と、電圧制御遅延線（ＶＣＤＬ）と、ＶＣＤＬを制御して基準信号に関して同期させる補正器を備えることができる。
【００３４】
前記遅延ロックループは、
前記第１伝送接続の前記第２端で取得される前記第３信号ref(t-τ)の位相と前記遅延ロックループの出力部で取得される前記第４信号の位相とを比較可能な第１位相比較器と、
前記第１手段の出力部で取得される前記第２信号ref(t+τ)の位相と、前記遅延ロックループの出力部で取得される前記第４信号の位相とを比較可能な第２位相比較器と、
前記第１位相比較器及び前記第２位相比較器の出力部で取得される信号の加算手段と、
約０．５に等しいゲインを有する、前記加算手段の出力部で取得された信号の減衰器と、
前記加算手段の出力部で取得された信号をフィルタ可能なローパスフィルタと、
前記ローパスフィルタの出力部に例えば電気的に接続される第１入力部と、前記第２信号ref(t+τ)または前記第３信号ref(t-τ)の適用が意図される第２入力部と、前記遅延ロックループの出力部に対応し前記第１位相比較器の入力部及び前記第２位相比較器の入力部に例えば電気的に結合された出力部とを備える電圧制御遅延線とを少なくとも備える。
【００３５】
前記第２手段の前記遅延ロックループの前記電圧制御遅延線の出力部は前記第１位相比較器の入力部及び前記第２位相比較器の入力部に直接接続されてもよい。
【００３６】
前記装置は、n 個の第１伝送接続の第１端と第２端の間を伝搬中にn個の第１信号ref1(t)からrefn(t)によるn 個の遅延τ1からτnを補償可能であり、nは２以上の整数であり、前記第１手段は前記第２信号ref(t+τ)を生成可能であり、τはn個の遅延τ1からτnの平均に等しい装置であって、
n個の第１信号ref1(t)からrefn(t)のうちの一つの位相と、第２伝送接続に伝搬される電気信号などの信号を実質的にτに等しい遅延により遅延可能な前記第２伝送接続の第１端で取得される信号の位相とを、各々が比較可能なn 個の位相比較器と、
n個の第３伝送接続に伝搬される電気信号などの信号を遅延τ1からτnのうちの一つにより各々が遅延可能であり、前記n個の位相比較器の一つの出力部に例えば電気的に接続される第１端と信号の加算手段の入力部に例えば電気的に接続される第２端とを備える前記n個の第３伝送接続と、
約1/nに等しいゲインを有する、前記加算手段の出力部において取得される信号の減衰器と、
前記加算手段の出力部で取得された信号をフィルタ可能なローパスフィルタと、
前記ローパスフィルタの出力部に例えば電気的に入力部が接続され、前記第１手段の出力部に対応し前記第２伝送接続の第２端に例えば電気的に出力部が結合された電圧制御発振器とを備え、
前記装置はまた、前記n 個の第１伝送接続の第２端に例えば電気的に接続され、前記第３信号ref(t-τ)を伝搬可能なn個の入力部を備えた少なくとも一つの、位相ロックループまたは遅延ロックループを備える。
【００３７】
変形例では、前記装置は、n個の第１伝送接続の第１端と第２端の間を伝搬中にn個の第１信号ref1(t)からrefn(t)が受けるn 個の遅延τ1からτnを補償可能であり、nは２以上の整数であり、前記第１手段は前記第２信号ref(t+τ)を生成可能であり、τはn個の遅延τ1からτnの平均に等しい装置であって、
n個の第１信号ref1(t)からrefn(t)のうちの一つの位相と、第２伝送接続に伝搬される信号を実質的にτに等しい遅延により遅延可能な前記第２伝送接続の第１端で取得される信号の位相とを、各々が比較可能なn 個の位相比較器と、
n個の第３伝送接続に伝搬される信号を遅延τ1からτnのうちの一つの遅延により各々が遅延可能であり、前記n個の位相比較器の一つの出力部に接続される第１端と信号の加算手段の入力部に接続される第２端とを備える前記n 個の第３伝送接続と、
約1/nに等しいゲインを有する、前記加算手段の出力部において取得される信号の減衰器と、
前記加算手段の出力部で取得された信号をフィルタ可能なローパスフィルタと、
前記ローパスフィルタの出力部に接続される第１入力部と、前記n個の第１信号ref1(t)からrefn(t)のうちの一つの適用が意図される第２入力部と、前記第１手段の出力に対応し前記第２伝送接続の第２端に結合される出力部とを備える電圧制御遅延線とを備え、
前記装置はまた、n個の第１伝送接続の第２端に接続されるn個の入力部を備え、前記第３信号ref(t-τ)を伝搬可能な少なくとも一つの、位相ロックループまたは遅延ロックループを備える。
【００３８】
変形例では、前記複数の第３伝送接続は、前記減衰器と前記ローパスフィルタとの間、または前記ローパスフィルタと前記電圧制御発振器または前記電圧制御遅延線との間に配置された単一の第３伝送接続により置換されてもよい。
【００３９】
また、第１の構成では、加算手段の出力部は減衰器の入力部に接続されてもよく、減衰器の出力部はローパスフィルタの入力部に接続されてもよい。第２の構成では、加算手段の出力部はローパスフィルタの入力部に接続されてもよい。この場合、ローパスフィルタは、減衰器を構成する、すなわち減衰器の役割を果たすことが可能である。
【００４０】
本発明はまた、クロック信号ref(t)、又はクロック信号ref(t)と同期した電気信号などの信号の伝搬が意図される数個の伝送接続と、前記伝送接続に結合され前記伝送接続上で信号の伝搬時間を補償可能な本発明の主題でもある複数の遅延補償装置とを備えた、少なくとも一つのクロック信号ref(t)を分配する装置に関する。かかる装置はまた、クロック信号を低周波で分配することを可能とする。
【００４１】
本装置はまた、クロック信号ref(t)を生成する少なくとも一つの装置を備えることができる。
【００４２】
前記装置は、クロック信号を出力として伝搬可能な少なくとも一つの制御位相ループを備え、前記クロック信号の位相は前記遅延補償装置により伝搬されるいくつかの信号の位相平均に対して同期している。
【００４３】
また、前記装置は互いに結合する少なくとも２つの遅延補償装置を備えてもよく、
前記２つの遅延補償装置のうちの第１の遅延補償装置の第２信号を生成可能な前記第１手段の出力部が、例えば電気的に前記２つの遅延補償装置のうちの第２の遅延補償装置の第４信号を生成可能な第２手段の入力部に結合され、
前記２つの遅延補償装置のうちの前記第２の遅延補償装置の第２信号を生成可能な前記第１手段の出力部が、例えば電気的に前記２つの遅延補償装置のうちの前記第１の遅延補償装置の第４信号を生成可能な前記第２手段の入力部に結合される。
【００４４】
前記２つの遅延補償装置のうちの第１の遅延補償装置の第２信号を生成可能な前記第１手段の出力部は、例えば電気的に前記２つの遅延補償装置のうちの第２の遅延補償装置の第４信号を生成可能な第２手段の入力部に、信号を遅延τにより遅延可能な線により結合される。同様に前記２つの遅延補償装置のうちの前記第２の遅延補償装置の第２信号を生成可能な前記第１手段の出力部は、例えば電気的に前記２つの遅延補償装置のうちの前記第１の遅延補償装置の第４信号を生成可能な前記第２手段の入力部に、信号を遅延τにより遅延可能な線により結合される。
【００４５】
本発明はまた、第１伝送接続の第１端と第２端の間を伝搬中に第１信号ref(t)が受ける遅延τを補償する方法に関し、少なくとも、
前記第１信号ref(t)に対応し、位相が遅延τに等しい時間により位相前進された第２信号ref(t+τ)を生成するステップと、
前記第１伝送接続の前記第２端で取得され、第１信号ref(t)に対応し、位相が遅延τにより遅延された第３信号ref(t-τ)と、前記第２信号ref(t+τ)とから、前記第１信号ref(t)と同位相である第４信号を生成するステップとを備える。
【図面の簡単な説明】
【００４６】
【図１】クロック信号分配アーキテクチャを形成するＰＬＬ分配ネットワークの例。
【図２】図１に示すＰＬＬ分配ネットワーク中の２つの隣接するＰＬＬｓ。
【図３】伝送接続上を伝搬中の信号が受ける伝搬遅延を示す概略図。
【図４】具体的な実施例に基づく本発明の主題である遅延補償装置を示す概略図。
【図５】具体的な実施例に基づく本発明の主題である遅延補償装置の位相前進した信号を生成可能な第１手段を示す図。
【図６】図５に示す第１手段により実行される同期を表す位相ドメインにおける図。
【図７Ａ】具体的な実施例に基づく本発明の主題である遅延補償装置の位相前進した信号を生成可能な第１手段に用いられる位相を表す図。
【図７Ｂ】具体的な実施例に基づく本発明の主題である遅延補償装置の位相前進した信号を生成可能な第１手段に用いられる信号を表す図。
【図８】具体的な実施例に基づく本発明の主題である遅延補償装置の第１信号と同期する信号を生成可能な第２手段の実施例を示す図。
【図９】具体的な実施例に基づく本発明の主題である遅延補償装置の第１信号と同期する信号を生成可能な第２手段の実施例を示す図。
【図１０】図８に示す第２手段により実行される同期を表す位相ドメインにおける図。
【図１１Ａ】本発明の主題である遅延補償装置により実行される位相の同期が確立される前に遅延補償装置に入力及び遅延補償装置から出力される信号を表す図（過渡レジームの後の定常レジーム）。
【図１１Ｂ】本発明の主題である遅延補償装置により実行される位相の同期が確立された後に遅延補償装置に入力及び遅延補償装置から出力される信号を表す図（過渡レジームの後の定常レジーム）。
【図１２】本発明の主題でもあるクロック信号分配装置の実施例を示す図。
【図１３】本発明の主題でもあるクロック信号分配装置の別の実施例を示す図。
【図１４】本発明の主題でもあるクロック信号分配装置の別の実施例を示す図。
【図１５】本発明の主題である遅延補償装置の別の実施例を示す図。
【００４７】
本発明は、明細書に記載された実施例を読むとより良く理解される。実施例は例示であり限定的に解釈されるものではない。以下に説明する複数の図面における同一、類似または均等な部分は図面間の理解を容易にするために同じ参照符号を用いている。
【００４８】
図面中に示す異なる部分は、図面を見やすくするために必ずしも同じ縮尺では示されていない。
【００４９】
様々な可能性（変形例及び実施例）は、互いに排他的なものではなく、互いに組み合わせることも可能であると解釈されるべきである。
【発明を実施するための形態】
【００５０】
最初に図３を参照して、ここでは電気信号である信号が伝送接続を通じて伝搬されるときに受ける遅延又は減速の原理を説明する。
【００５１】
明細書では、ソース１０２は、電線である伝送接続１０４上を伝送接続１０４の第１端１０６から第２端１０８へと送信される周期信号ref(t)を生成する。伝送接続１０４の第２端１０８は周期信号ref(t)を受信することを目的とするターゲットデバイス１１０の入力部に、例えば同期されるために接続される。ソース１０２の出力、すなわち伝送接続の第１端１０６から、ターゲットデバイス１１０、すなわち伝送接続の第２端１０８までの伝送接続１０４によって形成される伝搬経路は遅延または減速をもたらす。τは第１端１０６から第２端１０８までの信号の伝搬時間に対応し、この遅延は伝送接続１０４に配置された遅延エレメント１１２により記号として表される。したがって、どの時点でもターゲットデバイス１１０で受信された信号は、実際には、信号ref(t-τ)、すなわち遅延τにより遅延された信号ref(t)に相当する。
【００５２】
したがって、ターゲットデバイス１１０がＰＬＬである場合は、ＰＬＬは信号ref(t)ではなく信号ref(t-τ)に対して同期する。ＰＬＬの出力部にて取得される信号はまた、ソース１０２から出力された信号に対してτに等しい遅延により遅延される。
【００５３】
図４は、信号ref(t)（第１信号とする）が、ワイヤ１０４の第１端１０６と第２端１０８との間、すなわちソース１０２からターゲットデバイス１１０までの伝送接続１０４（第１伝送接続とする）を通して伝搬される間に受ける遅延τを補償する装置１００を概略的に示す。
【００５４】
装置１００は、第１信号ref(t)に対応し、その位相が時間τにより位相前進された第２信号ref(t+τ)を生成可能な第１手段１１４を備える。この目的のために第１信号ref(t)は第１手段１１４への入力として適用される。第１手段１１４は、その出力部が第１伝送接続１０４の第２端１０８に位置しており、第２信号ref(t+τ)を出力として伝搬する。第１伝送接続１０４の第２端１０８は、第２手段１１６の第１入力部に電気的に接続され、第２手段の第２入力部は第１手段１１４の出力部に電気的に接続される。第１伝送接続１０４の第２端１０８で取得され、第１信号ref(t)に対応し、その位相が遅延τにより遅延された第３信号ref(t-τ)と、前記前記第２信号ref(t+τ)とから、第２手段１１６は第１電気信号ref(t)、すなわち、第１信号ref(t)と同期した信号と同位相である第４信号を出力として伝搬することができる。装置１００の出力部で取得される電気信号は、第１電気信号ref(t)と同様、または第１電気信号ref(t)と位相が同期しているが周波数が異なってもよい。
【００５５】
伝送接続は、第１手段１１４の入力部をソース１０２と第１伝送接続１０４の第１端１０６に接続し、第１手段１１４の出力部を第２手段１１６の入力部に接続し、第２手段１１６の出力部をターゲットデバイス１１０の入力部に接続する。理論上はこれらの伝送接続も伝搬遅延をもたらすが、これらの伝送接続の長さは第１伝送接続１０４の長さと比較すると無視することが可能である。したがって、この伝送接続において信号が受ける伝搬遅延は、遅延τと比較すると無視することができる。同様に第２手段１１６内の信号が受ける伝搬遅延もτと比較すると無視することができる。
【００５６】
図５は、第１手段１１４の実施例を示す。
【００５７】
この実施例では、第１手段は従来のＰＬＬの全てのエレメントを備える。すなわち、第１手段１１４は位相比較器または検知器１１８と、ローパスフィルタ１２０と、電圧制御発振器１２２とを備える。しかし、従来のＰＬＬと異なり、第１手段１１４は２つの伝送接続１２４と１２６とを備え、それらは各々第２伝送接続、第３伝送接続と呼ばれ、これらの伝送接続１２４と１２６を通じて伝搬される信号を実質的にτに等しい遅延により遅延可能である。
【００５８】
第１伝送接続１０４の第１端１０６が電気的に接続されるソース１０２の出力部は、位相比較器１１８の第１入力部に対応する第１手段１１４の入力部に電気的に接続される。位相比較器１１８の出力部はローパスフィルタ１２０の入力部に電気的に接続される。ローパスフィルタ１２０の出力部は第３伝送接続１２６の第１端１２８に電気的に接続される。第３伝送接続１２６の第２端１３０は電圧制御発振器１２２の入力部に電気的に接続される。電圧制御発振器１２２の出力部は第１手段１１４の出力部１３６に対応する。最後に、第２伝送接続１２４の第１端１３２は位相比較器１１８の第２入力部に電気的に接続され、第２伝送接続１２４の第２端１３４は電圧制御発振器１２２の出力部に電気的に接続される。
【００５９】
伝送接続１２４及び１２６に起因する遅延τとは別に、第１手段１１４の他の伝送接続にて信号が受ける伝搬遅延はτに比べれば無視することができる。
【００６０】
第２伝送接続１２４は発振器１２２により伝搬される信号の位相をτに等しい遅延により遅延することができる。同様に第３伝送接続１２６はフィルター１２０からの出力として伝搬される信号の位相をτに等しい遅延により遅延することができる。
【００６１】
電気接続または線１０４、１２４、１２６において同じ伝搬遅延を得るために、これらの３つの伝送接続は互いに並んで配設され、実質的に同じ長さであり、同じ材料または遅延の違いが無視できる程度である異なる材料より製造される。これらの３つの伝送接続の近接性により、伝搬遅延が外乱により変化する場合にも、その変化を３つの伝送路において等しくすることができる。
【００６２】
従来のＰＬＬ同様、第１手段１１４のエレメントは同期構造を形成する。第１手段１１４の出力部にて伝搬された信号に対応し、電圧制御発振器１２２により伝搬された信号をdiv(t)とする。第２伝送接続１２４による遅延τのため、位相比較器１１８の第２入力部に適用される信号は信号div(t-τ)に相当する。したがって、第１手段１１４は信号div(t-τ)の位相を信号ref(t)の位相に対してスレーブする。過渡期間の後、第１手段１１４により形成されたフィードバックループは、位相比較器１１８の入力部に印加される２つの信号を以下のように等しくする。
【数１】
【００６３】
これにより信号div(t)は発振器１２２の出力部で、信号ref(t+τ)に相当することになる。
【００６４】
この位相前進は、信号ref(t)の周期性により得られる。
【数２】
T：信号周期
y：１以上の整数
しかし、位相前進は対応する値τ’による位相遅延として常に解釈され得る。
【数３】
ｎ∈Ｚであり、ｎはτ’=nΤ-τ>0であるように十分に大きな整数である。
【００６５】
図６は、位相ドメインにおけるシステム安定後の第１手段１１４により実行される同期の図を示す。従って、この図では、第１手段１１４内を伝搬される信号の位相のみが考慮されている。
【００６６】
ソース１０２の出力部で得られる信号の位相は、
（以下、表記上、φrefと表す場合がある）に相当する。位相に関して言えば、位相比較器１１８により実行される操作は、第１手段１１４の入力部に印加される信号の位相から、第２伝送接続１２４よりもたらされる信号の位相、すなわちφdiv - τを減算することに相当する。（以下、
表記上、φdivと表す場合がある）。したがって、位相比較器１１８の出力信号εは、次のようになる。
【数４】
【００６７】
ローパスフィルタ１２０は、ラプラスドメインにおいて、その伝達関数F(s) により次のように置き換えられる。
【数５】
【００６８】
第３伝送接続１２６（第１伝送接続１０４及び第２伝送接続１２４と同じ）によりもたらされる遅延は、純粋遅延τに相当し、次のようになる。
【数６】
【００６９】
最後に、制御発振器１２２は、ラプラスドメインにおいて、Kvco/sタイプの整数によって置き換えられる。
【００７０】
過渡期間の後、信号εは０に近づく傾向があり、次のように表される。
【数７】
であり、したがって、
【数８】
である。
【００７１】
第２伝送接続１２４及び第３伝送接続１２６によってクローズループに人工的に導入された遅延により、このループの安定性はクリティカルになる。電圧制御発振器１２２と位相比較器１１８との間の第２伝送接続１２４により導入される遅延は、位相ドメインにおいて、信号位相に加算された単純な定数であり、取得された線形システムの安定性には作用せずに、その動作点に作用する。一方、電圧制御発振器１２２とローパスフィルタ１２０との間の第３伝送接続１２６により導入される遅延τは、ローパスフィルタ１２０の出力部で伝搬される制御信号uが非周期的な信号であるため、純粋遅延である（ラプラスドメインにおいて、
【数９】
）。したがって、ローパスフィルタ１２０は、ループの高い安定性及びゼロ静的誤差を保証するように設けることができる（タイプＩＩのＰＬＬの実施例では、フィルタは純粋インテグレーション・オペレーション1/ｓを実行する）。然るフィルタは、低周波で−２０dB/decの勾配を有する直線に対応する周波数応答を有してもよい。アナログではこの種のフィルタは入力信号を積分するコンデンサにより提供されてもよい。離散ドメインでは、然るフィルタは、その出力が入力に対して“+”符号で調整されるアキュムレータによって実装されてもよい。
【００７２】
図５及び図６に関連して説明される実施例では、ローパスフィルタ１２０は位相比較器１１８と第３伝送接続１２６との間に配置される。別の構成では、第３伝送接続１２６を位相比較器１１８とローパスフィルタ１２０との間に配置することも可能である。第１手段１１４の出力部で取得される信号は、この場合、ローパスフィルタ１２０が位相比較器１１８と第２伝送接続１２４との間に配置された前述の場合と類似する。電圧制御発振器１２２をローパスフィルタ１２０と第３伝送接続１２６との間に配置し、そのあと第２伝送接続１２４に接続することも可能である。
【００７３】
第１手段１１４の別の変形例では、電圧制御発振器１２２は、例えば互いに直列に接続された幾つかの遅延セルにより形成される電圧制御遅延線（ＶＣＤＬ）と置き換えられてもよい。この構成では、遅延線はローパスフィルタ１２０と第３伝送接続１２６との間に配置され、ソース１２０により伝搬される信号、すなわちref(t)と共にフィルタ１２０の出力部に伝搬される信号を入力として受信するようにしてもよい。この変形例によれば、位相比較器が入力として信号ref(t)及び2τ（第３伝送接続１２６により受ける第１遅延τ及び第２伝送接続１２４により受ける第２遅延τ）により遅延した信号を受信するならば、遅延線は2τにより前進した信号ref(t)、すなわちref(t+2τ)をその出力として伝搬する。したがって、第１手段１１４の出力部で取得される信号は、この信号ref(t+2τ)に対応し、これは第３伝送接続１２６によりτで遅延され、すなわちref(t+τ)になる。電圧制御発振器１２２が電圧制御遅延線により置換される場合、第３伝送接続１２６を遅延線の下流ではなく、遅延線とローパスフィルタ１２０との間、またはローパスフィルタ１２０と位相比較器１１８との間に配置してもよい。
【００７４】
前述した信号の相対位相（すなわちφsignal-φref）は、図７Aにおいて時間の関数として示される。符号２０で示す直線は、位相φref、すなわち、ソース１０２により伝搬された信号の第１手段１１４の入力部における位相に相当する。符号２２で示す直線は、位相φref-τ、すなわち、第１伝送接続１０４の第２端１０８で取得された信号の位相に相当する。最後に、符号２４で示す曲線は第１手段１１４の出力部で取得される信号の位相に相当する。短い過渡期間の後、この位相は安定し、第１手段１１４の入力部で印加される信号の位相φrefに対して＋τに等しい一定の差を有することが分かる。
【００７５】
前述した信号を図７Bに示す。曲線３０、３２、３４は第１手段１１４による同期が安定した後に取得された信号ref(t)、ref(t-τ)、div(t)=ref(t+τ)に各々対応する。この図から明らかなように、信号ref(t-τ)は、信号ref(t)に対しτに等しい遅延を有し、一方、第１手段１１４により伝搬された信号div(t)は信号ref(t)に対しτに等しい位相前進を有する。
【００７６】
信号３２及び３４に基づき、手段１１６はこれらの２つの信号の位相の加算演算を実行するために使用される。
【００７７】
図８に第２手段１１６の第１実施例を示す。第２手段１１６は、第１伝送接続１０４の第２端１０８で取得される電気信号ref(t-τ)と第１手段１１４の出力部で取得された電気信号ref(t+τ)とから、第１信号ref(t)同様の電気信号を生成する。
【００７８】
この第１実施例では、第２手段１１６は２つの入力部を有するＰＬＬを形成する。第１伝送接続１０４の第２端１０８は、第１位相比較器１３８の第１入力部に対応する２つの入力部のうちの第１入力部に電気的に接続され、第１手段１１４の出力部１３６は、第２位相比較器１４０の第１入力部に対応するＰＬＬの２つの入力部のうちの第２入力部に電気的に接続される。
【００７９】
２つの位相比較器１３８及び１４０の出力部は加算器１４２の２つの入力部に接続される。加算器１４２の出力部は、０．５に等しいゲインを有する減衰器１４４の入力部に電気的に接続される。最後に、減衰器１４４の出力部は、電圧制御発振器１４８に接続されているローパスフィルタ１４６の入力部に電気的に接続される。電圧制御発振器１４８の出力部は第２手段１１６の出力部１５０に対応し、位相比較器１３８及び１４０の第２入力部に送信され、第２手段１１６により形成されるＰＬＬのフィードバックループを形成する。
【００８０】
そして、第２手段１１６により形成されるＰＬＬは、出力部１５０において、過渡時期の後、一時的に第２手段１１６の２つの入力部に印加される２つの信号の間に位置し、すなわち信号ref(t)に対応する信号を生成する。
【００８１】
変形例では、第２手段１１６はＰＬＬのフィードバックループ、すなわち電圧制御発振器１４８の出力部と位相比較器１３８及び１４０の第２入力部との間に周波数分割器１５２（図８に破線として示す）を備えてもよい。この周波数分割器１５２は、１よりも大きいN に等しい分周係数を有してもよく、位相比較器１３８及び１４０の入力部に送信される信号を係数Nにより減じることが可能である。したがって第２手段１１６により伝搬される信号の周波数を係数N により増加することが可能であり、これは原信号ref(t)に対し装置１００の出力として伝搬される信号に相当する。このように装置１００は低周波であるクロック信号ref(t)に対して同期した高周波数クロック信号を生成することができる。第２手段１１６により形成されるＰＬＬに周波数分割器１５２を設けない場合は、ＰＬＬのフィードバックループに分周係数N=1である周波数分割器を挿入する場合と同様である。
【００８２】
変形例では、アプリケーションの要件によって、0<N<1である分周係数Nを有することが想定される。このような場合は周波数分割器１５２を出力部１５０に伝搬される信号の周波数を減らすことが可能な周波数逓倍器と置き換えることに相当する。
【００８３】
第２手段１１６の別の実施例を図９に示す。第２手段１１６が位相ロックループ（ＰＬＬ）を形成する図８の実施例と比較すると、図９の第２手段１１６は遅延ロックループ（ＤＬＬ）を形成する。図８に示すＰＬＬと比較すると、ここでは電圧制御発振器は、例えば互いに直列に接続される幾つかの遅延セルから形成される電圧制御遅延線１５４（ＶＣＤＬ）によって置き換えられる。ＤＬＬの入力部における２つの信号ref(t-τ)及びref(t+τ)が、システムの過渡期間の後、同じ周波数であるとすると、この信号の一方または他方を、時間的な観点から端１０８と１３６から送信されＤＬＬの入力部に印加される信号の中間に位置させることによって、フィルタからのコマンドに従いこの信号を遅延または前進させるために、遅延線１５４への入力として印加することができる。
【００８４】
さらに、これらの第２手段１１６では、加算手段１４２の出力として伝搬される信号の約０．５に等しいゲイン減衰は、ここではローパスフィルタ１４６により直接提供され、その静的ゲインによりフィルタがこの減衰を実行する。したがって、ここではローパスフィルタ１４６は、約０．５に等しいゲインを有し、加算手段１４２の出力部で取得された信号の減衰器を構成する。ローパスフィルタが減衰器も構成するこの変形例は、図８に関連して前述した実施例にも適用することができる。
【００８５】
図１０は、位相ドメインにおいて、システムの安定後に第２手段１１６によって実行される同期を示す。したがって、この図では第２手段１１６内で伝搬される信号の位相のみが考慮されている。この図では、第２手段１１６は周波数分割器１５２を含まない場合を示している。さらに、分かりやすくするために加算器１４２及び減衰器１４４は位相比較器１３８及び１４０の上流に配置されている。
【００８６】
位相信号φref−τ及びφdiv=φref＋τより、位相がφrefに等しい電気信号が取得されることがこの図より分かる。第２手段１１６の出力部にて取得される信号をclk(t) と呼ぶことにすると、過渡期間の最後では、第２手段１１６により形成されるＰＬＬによって生成される信号clk(t) は、信号ref(t)と同期して次式のようになる。
【数１０】
【００８７】
図１１Ａに示す曲線３６及び３８はそれぞれ、装置１００がまだ安定していないときの信号ref(t)とclk(t)に対応する。この図より２つの信号は位相差を有することが分かる。装置１００により実行される同期が一度確立されると、これらの２つの信号は、その後同位相となり、第２手段１１６が周波数分割器１５２を含まない場合、図１１Ｂに示すように重なる。
【００８８】
遅延補償装置１００の第１手段１１４及び第２手段１１６は、同期される信号の種類及び想定されるアプリケーションによってアナログまたはデジタルエレメントにより構成されてもよい。デジタルＰＬＬｓ（ＡＤＰＬＬｓ）は、デジタル位相比較器（バングバング・タイプ・コンパレータ、時間デジタル変換器タイプの変換器、ＸＯＲ等）、デジタルフィルタ（有限または無限パルス応答）及びデジタル制御発振器を備える。アナログＰＬＬｓは、アナログ位相比較器（例えばチャージポンプを有する）、アナログフィルタ（コンデンサ、インダクタンスエレメント、抵抗器により実装される）、及び電圧制御発振器を備える。
【００８９】
遅延補償装置１００は、例えばクロック分配ツリーの各ブランチに適用されてもよい。然るクロック信号分配装置１０００の実装例を図１２に示す。装置１０００は、クロック信号ref(t)を生成し、ソース１０２を形成する装置を備える。このクロック信号ref(t)は、装置１０００の全てのブランチに伝搬されることを意図する。各ブランチは、装置１０００の全てのブランチに共通であるソース１０２に接続される伝送接続１０４を備える。一つのブランチと別のブランチで伝送接続１０４の長さは異なっても良いし、同じでもよい。遅延補償装置１００は装置１０００の各ブランチに、すなわち各伝送接続１０４に接続される。各遅延補償装置１００の伝送接続は当該装置１００が接続される伝送接続１０４に合わせた大きさである。このような分配ツリー１０００により、ツリー１０００のブランチの端に設けられクロック信号ref(t)を受信する各ターゲット装置１１０は、伝送接続１０４によりもたらされる様々な遅延にも関わらず、遅延補償装置１００により伝搬され、クロック信号ref(t)に対して同位相であり同期する、遅れていない信号clk(t)を受信する。
【００９０】
遅延補償装置１００により伝搬される信号はまた、装置１００に類似する遅延補償装置に連結された様々なブランチに順に伝搬されてもよい。この場合、装置１００により伝搬された信号がソースクロック信号となる。
【００９１】
遅延補償装置１００はまた、図１に関連して前述したＰＬＬネットワークを備えたアクティブ・クロック信号分配ツリーに用いられてもよい。然るクロック信号分配装置２０００の例を図１３に示す。装置２０００は、グリッドの形態で互いに電気的に接続された複数のノード２００２を備える。各ノード２００２は、隣接するノードから送信送されるいくつかのクロック信号を入力として受信し、受信したクロック信号に対して同期したクロック信号を生成することを意図する。２つの隣接するノード２００２の間の各伝送接続は、これらの２つの隣接するノード２００２の間の伝搬遅延を補償する伝搬遅延補償装置１００に連結された第１伝送接続１０４を備える。図１３の実施例では、グリッドの中央に位置するノード２００２．１は、４つの隣接するノード２００２．２から２００２．５に電気的に接続され、したがって入力として４つのクロック信号を受信する。これらの４つのクロック信号は、中央ノード２００２．１に接続された４つの伝送接続１０４に連結された４つの遅延補償装置１００により伝搬される信号に対応し、次に制御位相ループ２００４の入力部に送信される。この制御位相ループ２００４により、出力部２００６、すなわちノード２００２．１において、ノード２００２．１に接続される４つの遅延補償装置１００により伝搬されるクロック信号の位相平均に対して位相が同期した信号を生成することが可能である。
【００９２】
前述した装置１０００と比べて、装置２０００はその作動中に、特に装置の１以上のノードの故障に関してロバスト性を向上させる。例えば、ノード２００２．２がクロック信号を伝搬しなくなった場合、ノード２００２．１は同じように残りの３つのノード２００２．３から２００２．５に対して同期することができる。
【００９３】
クロック信号分配装置２０００の変形例では、電気的に接続された隣接する２つのノード２００２が互いに伝搬されたクロック信号を相互に使用して同期することが可能である。この場合、２つのノードの間の伝送接続は２つの遅延補償装置１００．１及び１００．２により実装可能であり、これらの２つの装置の別個の伝送接続１０４の存在を必要としない。図１４は、この構造により形成される２つの隣接するノードを示す。
【００９４】
２つの遅延補償装置１００．１及び１００．２の第１手段１１４．１及び１１４．２と第２手段１１６．１及び１１６．２を形成する当該装置１００．１及び１００．２の構成エレメントは、例えば図４、５、８、または９に関連する遅延補償装置１００に関して前述したものに類似する。
【００９５】
さらに、第１遅延補償装置１００．１の第１手段１１４．１の出力部は、第２遅延補償装置１００．２の第２手段１１６．２の入力部に電気的に接続される。第２遅延補償装置１００．２の第１手段１１４．２の出力部は、第１遅延補償装置１００．１の第２手段１１６．１の入力部に電気的に接続される。この構造では、第２伝送接続１２４．１及び１２４．２は、１つのノードから他のノードに前述した信号ref(t-τ)に対応するτにより遅延された信号を伝送することを可能とする。したがって、第１遅延補償装置１００．１の第１手段１１４．１の電圧制御発振器１２２．１により伝搬される信号は、第２遅延補償装置１００．２の第２手段１１６．２によりソースから伝搬された信号とみなされる。同様に、第２遅延補償装置１００．２の第１手段１１４．２の電圧制御発振器１２２．２により伝搬される信号は、第１遅延補償装置１００．１の第２手段１１６．１によりソースから伝搬された信号とみなされる。
【００９６】
この構造により、第２手段１１６．１及び１１６．２の出力部にて位相同期しており、したがって互いに位相差を有しないクロック信号の取得を可能とする。
【００９７】
さらに、電圧制御発振器１２２．１をローパスフィルタ１２０．１と第３伝送接続１２６．１との間に配置すると共に／又は電圧制御発振器１２２．２をローパスフィルタ１２０．２と第３伝送接続１２６．２との間に配置してもよい。電圧制御発振器１２２．１及び１２２．２のうちの一方、又は他方、又は両方を、対応する第１手段の比較器とローパスフィルタとの間に配置してもよい。
【００９８】
変形例では、電圧制御発振器１２２．１及び１２２．２（一方又は他方又は両方）は電圧制御遅延線により置換されてもよい。この場合、各遅延線は対応する第１手段１１４のローパスフィルタと第３伝送接続との間に配置される、又は前述のように第３伝送接続の下流に配置される。
【００９９】
図１５は、二次元又は三次元ＰＬＬネットワークに使用され、n個のソース１０２．１から１０２.nによって伝搬されるn個のクロック信号ref1(t)からrefn(t)と位相同期したクロック信号を生成し、したがってn個の信号ref1(t)からrefn(t)がn個の第１伝送接続１０４．１から１０４.n上の伝搬中に受けるn個の遅延τ1からτnを補償することが可能であり、nは２以上の整数である補償装置２００の実施例を示す。
【０１００】
遅延補償装置２００は、電気信号ref(t+τ)を生成可能な第１手段１１４を備え、τは、ここではn個の遅延τ1からτnの平均である。
【０１０１】
これらの第１手段１１４は、n個の位相比較器１１８．１から１１８.nを備え、その各々はn個の第１電気信号ref1(t)からrefn(t)のうちの1つの位相と、これらの第１手段の出力部に伝搬されて取得され、第２伝送接続１２４上を伝搬される電気信号を実質的にτに等しい遅延により遅延可能な第２伝送接続１２４を介して送信された電気信号の位相とを比較可能である。n個の位相比較器１１８．１から１１８．nにより伝搬された信号はn個の第３伝送接続１２６．１から１２６．nを通じて送信され、その各々は前記第３伝送接続を通じて伝搬される電気信号を対応する遅延τ1からτnにより、1/nに等しいゲインを有する減衰器に連結された加算器を構成する手段１１９への入力部において、遅延可能である。減衰器により伝搬された結果は、ローパスフィルタ１２０を介して送信され、その後第１手段１１４の出力部において信号ref(t+τ)を伝搬する電圧制御発振器の入力部に送信される。
【０１０２】
これと並行して、n個の第１伝送接続１０４．１から１０４．nを介して伝搬されるn個の信号ref1(t)からrefn(t)は、信号ref(t-τ)を伝搬する位相ロックループ２０２の入力部に送信される。前述の遅延補償装置１００と同様に、信号ref(t+τ)及びref(t-τ)は、第２手段１１６への入力として送信され、例えば図８及び図９に関連して前述したように、すなわち位相ロックループ又は遅延ロックループを有して、n個の信号ref1(t)からrefn(t)の位相平均に相当する位相を有する基準平均信号に対して同期する信号ref(t)を出力として伝搬する。
【０１０３】
遅延補償装置１００と同様に、第２手段１１６のリターンループに周波数分割器を導入して、装置２００によって伝搬される電気信号が、n個の信号ref1(t)からrefn(t)の位相平均に相当する位相を有する基準平均信号の周波数と異なる、例えば大きくすることができる。さらに、前述のとおり、電圧制御発振器は電圧制御遅延線によって置換可能である。また、複数の第３伝送接続は、手段１１９とローパスフィルタ１２０との間、又はフィルタ１２０と制御発振器１２２（又は電圧制御遅延線）との間に導入された単一の第３伝送接続によって置換されてもよい。
【特許請求の範囲】
【請求項１】
第１伝送接続（１０４、１２４．１、１２４．２）の第１端（１０６）と第２端（１０８）の間を伝搬中に第１周期信号ref(t)が受ける遅延τを補償するための装置（１００、２００）であって、
前記第１信号ref(t)に対応し、位相が遅延τに等しい時間により位相前進された第２信号ref(t+τ)を生成可能な第１手段（１１４）と、
前記第１伝送接続（１０４、１２４．１、１２４．２）の前記第２端で取得され、前記第１信号ref(t)に対応して、位相が遅延τにより遅延された第３信号ref(t-τ)と、前記第２信号ref(t+τ)とから、前記第１信号ref(t)と同位相である第４信号を生成可能な第２手段（１１６）とを少なくとも備えることを特徴とする装置。
【請求項２】
請求項１記載の装置（１００、２００）であって、
前記第２信号ref(t+τ)を生成可能な前記第１手段（１１４）は、
前記第１信号ref(t)の位相と、第２伝送接続（１２４）上を伝搬される信号をτに等しい遅延により遅延可能な前記第２伝送接続（１２４）の第１端（１３２）で取得される信号の位相とを比較可能な位相比較器（１１８）と、
前記第１手段の出力部（１３６）に対応する出力部が、前記第２伝送接続（１２４）の第２端（１３４）に接続される電圧制御発振器（１２２）と、
第３伝送接続（１２６）上を伝搬される信号をτに等しい遅延により遅延可能であり、前記位相比較器（１１８）の出力部に結合される第１端（１２８）と、前記電圧制御発振器（１２２）の入力部に結合される第２端（１３０）とを備える前記第３伝送接続（１２６）とを少なくとも備えることを特徴とする装置。
【請求項３】
請求項２記載の装置（１００、２００）であって、
前記第２信号ref(t+τ)を生成可能な前記第１手段（１１４）は、さらにローパスフィルタ（１２０）を備え、前記第３伝送接続（１２６）の前記第１端（１２８）が少なくとも前記ローパスフィルタ（１２０）によって前記位相比較器（１１８）の出力部に結合され、または、前記第３伝送接続（１２６）の前記第２端（１３０）が少なくとも前記ローパスフィルタ（１２０）によって前記電圧制御発振器（１２２）の入力部に結合されることを特徴とする装置。
【請求項４】
請求項１記載の装置（１００、２００）であって、
前記第２信号ref(t+τ)を生成可能な前記第１手段（１１４）は、
前記第１信号ref(t)の位相と、第２伝送接続（１２４）上を伝搬される信号をτに等しい遅延により遅延可能な前記第２伝送接続（１２４）の第１端（１３２）で取得される信号の位相とを比較可能な位相比較器（１１８）と、
前記位相比較器（１１８）の出力部に、入力部が接続されるローパスフィルタ（１２０）と、
前記ローパスフィルタ（１２０）の出力部に、入力部が接続される電圧制御発振器（１２２）と、
第３伝送接続（１２６）上を伝搬される信号をτに等しい遅延により遅延可能であり、前記電圧制御発振器（１２２）の出力部に接続する第１端（１２８）と、前記第１手段の出力部（１３６）に対応し、前記第２伝送接続（１２４）の第２端（１３４）に接続される第２端（１３０）とを有する前記第３伝送接続（１２６）を少なくとも備えることを特徴とする装置。
【請求項５】
請求項１記載の装置（１００、２００）であって、
前記第２信号ref(t+τ)を生成可能な前記第１手段（１１４）は、
前記第１信号ref(t)の位相と、第２伝送接続（１２４）に伝搬される信号をτに等しい遅延により遅延可能な前記第２伝送接続（１２４）の第１端（１３２）で取得される信号の位相とを比較可能な位相比較器（１１８）と、
前記位相比較器（１１８）の出力部に、入力部が接続されるローパスフィルタ（１２０）と、
前記ローパスフィルタ（１２０）の出力部に結合する第１入力と、前記第１信号ref(t)が印加されることを目的とする第２入力とを備える電圧制御遅延線と、
第３伝送接続（１２６）に伝搬される信号をτに等しい遅延により遅延可能であり、前記位相比較器（１１８）と前記ローパスフィルタ（１２０）との間、または、前記ローパスフィルタ（１２０）と前記電圧制御遅延線との間、または、前記電圧制御遅延線と前記第２伝送接続との間に導入された前記第３伝送接続（１２６）とを少なくとも備えることを特徴とする装置。
【請求項６】
請求項１〜５のいずれか一項に記載の装置（１００、２００）であって、
前記第４信号を生成可能な前記第２手段（１１６）は、前記第４信号を出力として生成可能な少なくとも１つの位相ロックループを備えることを特徴とする装置。
【請求項７】
請求項６記載の装置（１００、２００）であって、
前記位相ロックループは、
前記第１伝送接続（１０４、１２４．１、１２４．２）の前記第２端（１０８）で取得される前記第３信号ref(t-τ)の位相と前記位相ロックループの出力部（１５０）で取得される前記第４信号の位相とを比較可能な第１位相比較器（１３８）と、
前記第１手段（１１４）の出力部（１３６）で取得される前記第２信号ref(t+τ)の位相と、前記位相ロックループの出力部（１５０）で取得される前記第４信号の位相とを比較可能な第２位相比較器（１４０）と、
前記第１位相比較器（１３８）及び前記第２位相比較器（１４０）の出力部で取得される信号の加算手段（１４２）と、
約０．５のゲインを有する、前記加算手段（１４２）の出力部で取得される信号の減衰器（１４４、１４６）と、
前記加算手段（１４２）の出力部で取得される信号をフィルタ可能なローパスフィルタ（１４６）と、
前記ローパスフィルタ（１４６）の出力部に接続される入力部と、前記位相ロックループの出力部（１５０）に対応し、前記第１位相比較器（１３８）の入力部及び前記第２位相比較器（１４０）の入力部に連結される出力部とを有する電圧制御発振器（１４８）とを少なくとも備えることを特徴とする装置。
【請求項８】
請求項７記載の装置（１００、２００）であって、
前記位相ロックループの前記電圧制御発振器（１４８）の前記出力部は、前記第１位相比較器（１３８）及び前記第２位相比較器（１４０）の前記入力部に直接接続され、
又は、前記位相ロックループはさらに、入力部が前記電圧制御発振器（１４８）の出力部に接続され、出力部が前記第１位相比較器（１３８）及び前記第２位相比較器（１４０）の前記入力部に接続される周波数分割器（１５２）を備え、この場合前記第１位相比較器（１３８）及び前記第２位相比較器（１４０）は各々、前記第３信号ref(t-τ)の位相及び前記第２信号ref(t+τ)の位相を、周波数分割器（１５２）の出力部において取得される信号の位相と比較可能であることを特徴とする装置。
【請求項９】
請求項１〜請求項５のいずれか一項に記載の装置（１００、２００）であって、
前記第４信号を生成可能な前記第２手段（１１６）は、前記第４信号を出力として生成可能な少なくとも１つの遅延ロックループを備えることを特徴とする装置。
【請求項１０】
請求項９記載の装置（１００、２００）であって、
前記遅延ロックループは、
前記第１伝送接続（１０４、１２４．１、１２４．２）の前記第２端（１０８）で取得される前記第３信号ref(t-τ)の位相と前記遅延ロックループの出力部（１５０）で取得される前記第４信号の位相とを比較可能な第１位相比較器（１３８）と、
前記第１手段（１１４）の出力部（１３６）で取得される前記第２信号ref(t+τ)の位相と、前記遅延ロックループの出力部（１５０）で取得される前記第４信号の位相とを比較可能な第２位相比較器（１４０）と、
前記第１位相比較器（１３８）及び前記第２位相比較器（１４０）の前記出力部で取得される信号の加算手段（１４２）と、
約０．５のゲインを有する、前記加算手段（１４２）の出力部で取得された信号の減衰器（１４４）と、
前記加算手段（１４２）の出力部で取得された信号をフィルタ可能なローパスフィルタ（１４６）と、
前記ローパスフィルタ（１４６）の出力部に接続される第１入力部と、前記第２信号ref(t+τ)または前記第３信号ref(t-τ)が印加されることを目的とする第２入力部と、前記遅延ロックループの出力部（１５０）に対応し、前記第１位相比較器（１３８）の入力部及び前記第２位相比較器（１４０）の入力部に結合される出力部とを有する電圧制御遅延線（１５４）とを少なくとも備えることを特徴とする装置。
【請求項１１】
請求項１０記載の装置（１００、２００）であって、
前記第２手段（１１６）の前記遅延ロックループの前記電圧制御遅延線（１５４）の出力部は、前記第１位相比較器（１３８）の前記入力部及び前記第２位相比較器（１４０）の前記入力部に直接接続されることを特徴とする装置。
【請求項１２】
請求項１〜１１のいずれか一項に記載の装置（２００）であって、
n個の第１伝送接続（１０４．１−１０４.ｎ）の第１端と第２端の間を伝搬中にn個の第１信号ref1(t)からrefn(t)が受けるn個の遅延τ1からτnを補償可能であり、nは２以上の整数であり、前記第１手段（１１４）は前記第２信号ref(t+τ)を生成可能であり、τはn個の遅延τ1からτnの平均に等しい装置であり、
n個の第１信号ref1(t) からrefn(t)のうちの一つの位相と、第２伝送接続（１２４）に伝搬される信号をτに等しい遅延により遅延可能な前記第２伝送接続（１２４）の第１端で取得される信号の位相とを、各々が比較可能なn個の位相比較器（１１８．１-１１８．ｎ）と、
n個の第３伝送接続（１２６．１-１２６．ｎ）に伝搬される信号を遅延τ1からτnのうちの一つにより各々が遅延可能であり、前記n個の位相比較器（１１８．１-１１８．ｎ）の一つの出力部に接続される第１端と、信号の加算手段（１１９）の入力部に接続される第２端とを備える前記n個の前記第３伝送接続（１２６．１-１２６．ｎ）と、
約1/nに等しいゲインを有する、前記加算手段（１１９）の出力部において取得される信号の減衰器（１１９）と、
前記加算手段（１１９）の出力部で取得される信号をフィルタ可能なローパスフィルタ（１２０）と、
前記ローパスフィルタ（１２０）の出力部に入力部が接続され、前記第１手段（１１４）の出力に対応する出力部が前記第２伝送接続（１２４）の第２端に結合される電圧制御発振器（１２２）とを備え、
前記n個の第１伝送接続（１０４．１−１０４.ｎ）の前記第２端に接続されるn個の入力部を備え、前記第３信号ref(t-τ)を伝搬可能な少なくとも一つの、位相ロックループ（２０２）または遅延ロックループをさらに備えることを特徴とする装置。
【請求項１３】
請求項１〜１１のいずれか一項に記載の装置（２００）であって、
n個の第１伝送接続（１０４．１−１０４.ｎ）の第１端と第２端の間を伝搬中にn個の第１信号ref1(t)からrefn(t)が受けるn個の遅延τ1からτnを補償可能であり、nは２以上の整数であり、前記第１手段（１１４）は前記第２信号ref(t+τ)を生成可能であり、τはn個の遅延τ1からτnの平均に等しい装置であり、
n 個の第１信号ref1(t)からrefn(t)のうちの一つの位相と、第２伝送接続（１２４）に伝搬される信号をτに等しい遅延により遅延可能な前記第２伝送接続（１２４）の第１端で取得される信号の位相とを、各々が比較可能なn個の位相比較器（１１８．１-１１８．ｎ）と、
第３伝送接続（１２６．１-１２６．ｎ）に伝搬される信号を遅延τ1からτnのうちの一つにより各々が遅延可能であり、前記n個の位相比較器（１１８．１-１１８．ｎ）のうちの一つの出力部に接続される第１端と信号の加算手段（１１９）の入力部に接続される第２端とを備えるn 個の前記第３伝送接続（１２６．１-１２６．ｎ）と、
約1/nに等しいゲインを有する、前記加算手段（１１９）の出力部において取得される信号の減衰器と、
前記加算手段（１１９）の出力部で取得される信号をフィルタ可能なローパスフィルタ（１２０）と、
前記ローパスフィルタ（１２０）の出力部に接続される第１入力部と、前記n個の第１信号ref1(t)からrefn(t)のうちの一つが印加されることを目的とする第２入力部と、前記第１手段（１１４）の出力に対応し、前記第２伝送接続（１２４）の第２端に結合される出力部とを有する電圧制御遅延線とを備え、
前記n個の第１伝送接続（１０４．１−１０４.ｎ）の第２端に接続されるn個の入力部を備え、前記第３信号ref(t-τ)を伝搬可能な少なくとも一つの、位相ロックループ（２０２）または遅延ロックループをさらに備えることを特徴とする装置。
【請求項１４】
クロック信号ref(t)又はクロック信号ref(t)と同期した信号が伝搬されることを目的とする数個の伝送接続と、前記伝送接続に結合され、前記伝送接続上の信号の伝搬時間を補償可能な請求項１〜１３のいずれか一項に記載の複数の遅延補償装置（１００、２００）とを備える少なくとも一つのクロック信号ref(t)を分配する装置（１０００、２０００）。
【請求項１５】
請求項１４記載の装置（１０００、２０００）であって、
前記クロック信号ref(t)を生成するための少なくとも一つの装置をさらに備えることを特徴とする装置。
【請求項１６】
請求項１４又は１５記載の装置（２０００）であって、
クロック信号を出力として伝搬可能な少なくとも一つの制御位相ループ（２００４）を備え、前記クロック信号の位相は前記複数の遅延補償装置（１００、２００）により伝搬されるいくつかの信号の位相平均に対して同期していることを特徴とする装置。
【請求項１７】
請求項１４〜１６のいずれか一項に記載の装置（２０００）であって、
さらに互いに結合する少なくとも２つの遅延補償装置（１００、２００）を備え、
前記２つの遅延補償装置（１００、２００）のうちの第１の遅延補償装置の第２信号を生成可能な前記第１手段（１１４．１）の出力部が、前記２つの遅延補償装置（１００、２００）のうちの第２の遅延補償装置の第４信号を生成可能な前記第２手段（１１６．２）の入力部に結合され、
前記２つの遅延補償装置（１００、２００）のうちの前記第２の遅延補償装置の第２信号を生成可能な前記第１手段（１１４．２）の出力部が、前記２つの遅延補償装置（１００、２００）のうちの前記第１の遅延補償装置の第４信号を生成可能な前記第２手段（１１６．２）の入力部に結合されることを特徴とする装置。
【請求項１８】
第１伝送接続（１０４、１２４．１、１２４．２）の第１端（１０６）と第２端（１０８）の間を伝搬中に第１周期信号ref(t)が受ける遅延τを補償する方法であって、
前記第１信号ref(t)に対応し、位相が遅延τに等しい時間により位相前進された第２信号ref(t+τ)を生成するステップと、
前記第１伝送接続（１０４、１２４．１、１２４．２）の前記第２端で取得され、前記第１信号ref(t)に対応して、位相が遅延τにより遅延された第３信号ref(t-τ)と、前記第２信号ref(t+τ)とから、前記第１信号ref(t)と同位相である第４信号を生成するステップとを少なくとも備えることを特徴とする方法。
【請求項１】
第１伝送接続（１０４、１２４．１、１２４．２）の第１端（１０６）と第２端（１０８）の間を伝搬中に第１周期信号ref(t)が受ける遅延τを補償するための装置（１００、２００）であって、
前記第１信号ref(t)に対応し、位相が遅延τに等しい時間により位相前進された第２信号ref(t+τ)を生成可能な第１手段（１１４）と、
前記第１伝送接続（１０４、１２４．１、１２４．２）の前記第２端で取得され、前記第１信号ref(t)に対応して、位相が遅延τにより遅延された第３信号ref(t-τ)と、前記第２信号ref(t+τ)とから、前記第１信号ref(t)と同位相である第４信号を生成可能な第２手段（１１６）とを少なくとも備えることを特徴とする装置。
【請求項２】
請求項１記載の装置（１００、２００）であって、
前記第２信号ref(t+τ)を生成可能な前記第１手段（１１４）は、
前記第１信号ref(t)の位相と、第２伝送接続（１２４）上を伝搬される信号をτに等しい遅延により遅延可能な前記第２伝送接続（１２４）の第１端（１３２）で取得される信号の位相とを比較可能な位相比較器（１１８）と、
前記第１手段の出力部（１３６）に対応する出力部が、前記第２伝送接続（１２４）の第２端（１３４）に接続される電圧制御発振器（１２２）と、
第３伝送接続（１２６）上を伝搬される信号をτに等しい遅延により遅延可能であり、前記位相比較器（１１８）の出力部に結合される第１端（１２８）と、前記電圧制御発振器（１２２）の入力部に結合される第２端（１３０）とを備える前記第３伝送接続（１２６）とを少なくとも備えることを特徴とする装置。
【請求項３】
請求項２記載の装置（１００、２００）であって、
前記第２信号ref(t+τ)を生成可能な前記第１手段（１１４）は、さらにローパスフィルタ（１２０）を備え、前記第３伝送接続（１２６）の前記第１端（１２８）が少なくとも前記ローパスフィルタ（１２０）によって前記位相比較器（１１８）の出力部に結合され、または、前記第３伝送接続（１２６）の前記第２端（１３０）が少なくとも前記ローパスフィルタ（１２０）によって前記電圧制御発振器（１２２）の入力部に結合されることを特徴とする装置。
【請求項４】
請求項１記載の装置（１００、２００）であって、
前記第２信号ref(t+τ)を生成可能な前記第１手段（１１４）は、
前記第１信号ref(t)の位相と、第２伝送接続（１２４）上を伝搬される信号をτに等しい遅延により遅延可能な前記第２伝送接続（１２４）の第１端（１３２）で取得される信号の位相とを比較可能な位相比較器（１１８）と、
前記位相比較器（１１８）の出力部に、入力部が接続されるローパスフィルタ（１２０）と、
前記ローパスフィルタ（１２０）の出力部に、入力部が接続される電圧制御発振器（１２２）と、
第３伝送接続（１２６）上を伝搬される信号をτに等しい遅延により遅延可能であり、前記電圧制御発振器（１２２）の出力部に接続する第１端（１２８）と、前記第１手段の出力部（１３６）に対応し、前記第２伝送接続（１２４）の第２端（１３４）に接続される第２端（１３０）とを有する前記第３伝送接続（１２６）を少なくとも備えることを特徴とする装置。
【請求項５】
請求項１記載の装置（１００、２００）であって、
前記第２信号ref(t+τ)を生成可能な前記第１手段（１１４）は、
前記第１信号ref(t)の位相と、第２伝送接続（１２４）に伝搬される信号をτに等しい遅延により遅延可能な前記第２伝送接続（１２４）の第１端（１３２）で取得される信号の位相とを比較可能な位相比較器（１１８）と、
前記位相比較器（１１８）の出力部に、入力部が接続されるローパスフィルタ（１２０）と、
前記ローパスフィルタ（１２０）の出力部に結合する第１入力と、前記第１信号ref(t)が印加されることを目的とする第２入力とを備える電圧制御遅延線と、
第３伝送接続（１２６）に伝搬される信号をτに等しい遅延により遅延可能であり、前記位相比較器（１１８）と前記ローパスフィルタ（１２０）との間、または、前記ローパスフィルタ（１２０）と前記電圧制御遅延線との間、または、前記電圧制御遅延線と前記第２伝送接続との間に導入された前記第３伝送接続（１２６）とを少なくとも備えることを特徴とする装置。
【請求項６】
請求項１〜５のいずれか一項に記載の装置（１００、２００）であって、
前記第４信号を生成可能な前記第２手段（１１６）は、前記第４信号を出力として生成可能な少なくとも１つの位相ロックループを備えることを特徴とする装置。
【請求項７】
請求項６記載の装置（１００、２００）であって、
前記位相ロックループは、
前記第１伝送接続（１０４、１２４．１、１２４．２）の前記第２端（１０８）で取得される前記第３信号ref(t-τ)の位相と前記位相ロックループの出力部（１５０）で取得される前記第４信号の位相とを比較可能な第１位相比較器（１３８）と、
前記第１手段（１１４）の出力部（１３６）で取得される前記第２信号ref(t+τ)の位相と、前記位相ロックループの出力部（１５０）で取得される前記第４信号の位相とを比較可能な第２位相比較器（１４０）と、
前記第１位相比較器（１３８）及び前記第２位相比較器（１４０）の出力部で取得される信号の加算手段（１４２）と、
約０．５のゲインを有する、前記加算手段（１４２）の出力部で取得される信号の減衰器（１４４、１４６）と、
前記加算手段（１４２）の出力部で取得される信号をフィルタ可能なローパスフィルタ（１４６）と、
前記ローパスフィルタ（１４６）の出力部に接続される入力部と、前記位相ロックループの出力部（１５０）に対応し、前記第１位相比較器（１３８）の入力部及び前記第２位相比較器（１４０）の入力部に連結される出力部とを有する電圧制御発振器（１４８）とを少なくとも備えることを特徴とする装置。
【請求項８】
請求項７記載の装置（１００、２００）であって、
前記位相ロックループの前記電圧制御発振器（１４８）の前記出力部は、前記第１位相比較器（１３８）及び前記第２位相比較器（１４０）の前記入力部に直接接続され、
又は、前記位相ロックループはさらに、入力部が前記電圧制御発振器（１４８）の出力部に接続され、出力部が前記第１位相比較器（１３８）及び前記第２位相比較器（１４０）の前記入力部に接続される周波数分割器（１５２）を備え、この場合前記第１位相比較器（１３８）及び前記第２位相比較器（１４０）は各々、前記第３信号ref(t-τ)の位相及び前記第２信号ref(t+τ)の位相を、周波数分割器（１５２）の出力部において取得される信号の位相と比較可能であることを特徴とする装置。
【請求項９】
請求項１〜請求項５のいずれか一項に記載の装置（１００、２００）であって、
前記第４信号を生成可能な前記第２手段（１１６）は、前記第４信号を出力として生成可能な少なくとも１つの遅延ロックループを備えることを特徴とする装置。
【請求項１０】
請求項９記載の装置（１００、２００）であって、
前記遅延ロックループは、
前記第１伝送接続（１０４、１２４．１、１２４．２）の前記第２端（１０８）で取得される前記第３信号ref(t-τ)の位相と前記遅延ロックループの出力部（１５０）で取得される前記第４信号の位相とを比較可能な第１位相比較器（１３８）と、
前記第１手段（１１４）の出力部（１３６）で取得される前記第２信号ref(t+τ)の位相と、前記遅延ロックループの出力部（１５０）で取得される前記第４信号の位相とを比較可能な第２位相比較器（１４０）と、
前記第１位相比較器（１３８）及び前記第２位相比較器（１４０）の前記出力部で取得される信号の加算手段（１４２）と、
約０．５のゲインを有する、前記加算手段（１４２）の出力部で取得された信号の減衰器（１４４）と、
前記加算手段（１４２）の出力部で取得された信号をフィルタ可能なローパスフィルタ（１４６）と、
前記ローパスフィルタ（１４６）の出力部に接続される第１入力部と、前記第２信号ref(t+τ)または前記第３信号ref(t-τ)が印加されることを目的とする第２入力部と、前記遅延ロックループの出力部（１５０）に対応し、前記第１位相比較器（１３８）の入力部及び前記第２位相比較器（１４０）の入力部に結合される出力部とを有する電圧制御遅延線（１５４）とを少なくとも備えることを特徴とする装置。
【請求項１１】
請求項１０記載の装置（１００、２００）であって、
前記第２手段（１１６）の前記遅延ロックループの前記電圧制御遅延線（１５４）の出力部は、前記第１位相比較器（１３８）の前記入力部及び前記第２位相比較器（１４０）の前記入力部に直接接続されることを特徴とする装置。
【請求項１２】
請求項１〜１１のいずれか一項に記載の装置（２００）であって、
n個の第１伝送接続（１０４．１−１０４.ｎ）の第１端と第２端の間を伝搬中にn個の第１信号ref1(t)からrefn(t)が受けるn個の遅延τ1からτnを補償可能であり、nは２以上の整数であり、前記第１手段（１１４）は前記第２信号ref(t+τ)を生成可能であり、τはn個の遅延τ1からτnの平均に等しい装置であり、
n個の第１信号ref1(t) からrefn(t)のうちの一つの位相と、第２伝送接続（１２４）に伝搬される信号をτに等しい遅延により遅延可能な前記第２伝送接続（１２４）の第１端で取得される信号の位相とを、各々が比較可能なn個の位相比較器（１１８．１-１１８．ｎ）と、
n個の第３伝送接続（１２６．１-１２６．ｎ）に伝搬される信号を遅延τ1からτnのうちの一つにより各々が遅延可能であり、前記n個の位相比較器（１１８．１-１１８．ｎ）の一つの出力部に接続される第１端と、信号の加算手段（１１９）の入力部に接続される第２端とを備える前記n個の前記第３伝送接続（１２６．１-１２６．ｎ）と、
約1/nに等しいゲインを有する、前記加算手段（１１９）の出力部において取得される信号の減衰器（１１９）と、
前記加算手段（１１９）の出力部で取得される信号をフィルタ可能なローパスフィルタ（１２０）と、
前記ローパスフィルタ（１２０）の出力部に入力部が接続され、前記第１手段（１１４）の出力に対応する出力部が前記第２伝送接続（１２４）の第２端に結合される電圧制御発振器（１２２）とを備え、
前記n個の第１伝送接続（１０４．１−１０４.ｎ）の前記第２端に接続されるn個の入力部を備え、前記第３信号ref(t-τ)を伝搬可能な少なくとも一つの、位相ロックループ（２０２）または遅延ロックループをさらに備えることを特徴とする装置。
【請求項１３】
請求項１〜１１のいずれか一項に記載の装置（２００）であって、
n個の第１伝送接続（１０４．１−１０４.ｎ）の第１端と第２端の間を伝搬中にn個の第１信号ref1(t)からrefn(t)が受けるn個の遅延τ1からτnを補償可能であり、nは２以上の整数であり、前記第１手段（１１４）は前記第２信号ref(t+τ)を生成可能であり、τはn個の遅延τ1からτnの平均に等しい装置であり、
n 個の第１信号ref1(t)からrefn(t)のうちの一つの位相と、第２伝送接続（１２４）に伝搬される信号をτに等しい遅延により遅延可能な前記第２伝送接続（１２４）の第１端で取得される信号の位相とを、各々が比較可能なn個の位相比較器（１１８．１-１１８．ｎ）と、
第３伝送接続（１２６．１-１２６．ｎ）に伝搬される信号を遅延τ1からτnのうちの一つにより各々が遅延可能であり、前記n個の位相比較器（１１８．１-１１８．ｎ）のうちの一つの出力部に接続される第１端と信号の加算手段（１１９）の入力部に接続される第２端とを備えるn 個の前記第３伝送接続（１２６．１-１２６．ｎ）と、
約1/nに等しいゲインを有する、前記加算手段（１１９）の出力部において取得される信号の減衰器と、
前記加算手段（１１９）の出力部で取得される信号をフィルタ可能なローパスフィルタ（１２０）と、
前記ローパスフィルタ（１２０）の出力部に接続される第１入力部と、前記n個の第１信号ref1(t)からrefn(t)のうちの一つが印加されることを目的とする第２入力部と、前記第１手段（１１４）の出力に対応し、前記第２伝送接続（１２４）の第２端に結合される出力部とを有する電圧制御遅延線とを備え、
前記n個の第１伝送接続（１０４．１−１０４.ｎ）の第２端に接続されるn個の入力部を備え、前記第３信号ref(t-τ)を伝搬可能な少なくとも一つの、位相ロックループ（２０２）または遅延ロックループをさらに備えることを特徴とする装置。
【請求項１４】
クロック信号ref(t)又はクロック信号ref(t)と同期した信号が伝搬されることを目的とする数個の伝送接続と、前記伝送接続に結合され、前記伝送接続上の信号の伝搬時間を補償可能な請求項１〜１３のいずれか一項に記載の複数の遅延補償装置（１００、２００）とを備える少なくとも一つのクロック信号ref(t)を分配する装置（１０００、２０００）。
【請求項１５】
請求項１４記載の装置（１０００、２０００）であって、
前記クロック信号ref(t)を生成するための少なくとも一つの装置をさらに備えることを特徴とする装置。
【請求項１６】
請求項１４又は１５記載の装置（２０００）であって、
クロック信号を出力として伝搬可能な少なくとも一つの制御位相ループ（２００４）を備え、前記クロック信号の位相は前記複数の遅延補償装置（１００、２００）により伝搬されるいくつかの信号の位相平均に対して同期していることを特徴とする装置。
【請求項１７】
請求項１４〜１６のいずれか一項に記載の装置（２０００）であって、
さらに互いに結合する少なくとも２つの遅延補償装置（１００、２００）を備え、
前記２つの遅延補償装置（１００、２００）のうちの第１の遅延補償装置の第２信号を生成可能な前記第１手段（１１４．１）の出力部が、前記２つの遅延補償装置（１００、２００）のうちの第２の遅延補償装置の第４信号を生成可能な前記第２手段（１１６．２）の入力部に結合され、
前記２つの遅延補償装置（１００、２００）のうちの前記第２の遅延補償装置の第２信号を生成可能な前記第１手段（１１４．２）の出力部が、前記２つの遅延補償装置（１００、２００）のうちの前記第１の遅延補償装置の第４信号を生成可能な前記第２手段（１１６．２）の入力部に結合されることを特徴とする装置。
【請求項１８】
第１伝送接続（１０４、１２４．１、１２４．２）の第１端（１０６）と第２端（１０８）の間を伝搬中に第１周期信号ref(t)が受ける遅延τを補償する方法であって、
前記第１信号ref(t)に対応し、位相が遅延τに等しい時間により位相前進された第２信号ref(t+τ)を生成するステップと、
前記第１伝送接続（１０４、１２４．１、１２４．２）の前記第２端で取得され、前記第１信号ref(t)に対応して、位相が遅延τにより遅延された第３信号ref(t-τ)と、前記第２信号ref(t+τ)とから、前記第１信号ref(t)と同位相である第４信号を生成するステップとを少なくとも備えることを特徴とする方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−１３０００３（Ｐ２０１２−１３０００３Ａ）
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１１−２７１１２２（Ｐ２０１１−２７１１２２）
【出願日】平成２３年１２月１２日（２０１１．１２．１２）
【出願人】（５１０２２５２９２）コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブ (97)
【氏名又は名称原語表記】ＣＯＭＭＩＳＳＡＲＩＡＴ Ａ Ｌ’ＥＮＥＲＧＩＥ ＡＴＯＭＩＱＵＥ ＥＴ ＡＵＸ ＥＮＥＲＧＩＥＳ ＡＬＴＥＲＮＡＴＩＶＥＳ
【住所又は居所原語表記】Ｂａｔｉｍｅｎｔ Ｌｅ Ｐｏｎａｎｔ Ｄ，２５ ｒｕｅ Ｌｅｂｌａｎｃ，Ｆ−７５０１５ Ｐａｒｉｓ， ＦＲＡＮＣＥ
【Ｆターム（参考）】
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願番号】特願２０１１−２７１１２２（Ｐ２０１１−２７１１２２）
【出願日】平成２３年１２月１２日（２０１１．１２．１２）
【出願人】（５１０２２５２９２）コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブ (97)
【氏名又は名称原語表記】ＣＯＭＭＩＳＳＡＲＩＡＴ Ａ Ｌ’ＥＮＥＲＧＩＥ ＡＴＯＭＩＱＵＥ ＥＴ ＡＵＸ ＥＮＥＲＧＩＥＳ ＡＬＴＥＲＮＡＴＩＶＥＳ
【住所又は居所原語表記】Ｂａｔｉｍｅｎｔ Ｌｅ Ｐｏｎａｎｔ Ｄ，２５ ｒｕｅ Ｌｅｂｌａｎｃ，Ｆ−７５０１５ Ｐａｒｉｓ， ＦＲＡＮＣＥ
【Ｆターム（参考）】
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