説明

信号処理装置、遊技機

【課題】透明、半透明のグラフィックス処理を伴うグラフィックスデータを迅速に処理や表示することができる信号処理装置等を提供する。
【解決手段】統合化LSIのグラフィックス用ロジックは、上位CPU10の命令を解読する命令解読部20と、デコード処理を行う画像デコード部22とを備え、画像デコード部22は、前記デコード処理として、圧縮された画素データの伸長処理を行う複数の画素デコーダ30と、透明、半透明の画像データをブレンドするブレンド処理を行う複数のαデコーダ31と、バス制御部32とを備える。バス制御部32は、待機状態の画素デコーダ及びαデコーダにデコード処理を行わせる。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、特にインタラクティブな遊技機、ゲーム機などにおいて画像展開、音声再生、役物の動作、及び発光素子の点灯などを効率よく総合的に制御を行うことができる信号処理装置、遊技機に関する。
【背景技術】
【0002】
パチンコ機などの遊技機の分野においては、画像効果、音声効果を高めながら楽しめるように多くのLSIによってその制御部が構成されており、一般的には画像処理を行うLSIと音声処理を行うLSIとが別個用意されており、これらのLSIに対して上位CPUから所定の命令を送ることで連携動作を行うようなシステム構成となっている。特に、画像情報は情報量も多く、画像圧縮技術を元にその展開(伸長)技術に工夫する画像処理システムが、例えば特許文献1及び2に記載されている。
【0003】
他方、特許文献3では、画像と音声を連携して再生するために、画像用LSIと音声用LSIを別個に持ちながら、それらの連係動作により上位CPUの使用効率を高めるシステムが提案されている。また、引用文献4では、映像データの形式に基づいて第一の伸張手段と第二の伸張手段とを使い分けて圧縮されたデータを伸張させる発明が記載されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特許第3970291号公報
【特許文献2】特開2009−294990号公報
【特許文献3】特開2007−156519号公報
【特許文献4】特開2006−121338号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、近時の遊技機においては、その遊技効果を画像、音声にとどまらず、アタッカの開閉、キャラクタ物の動きを変化させるなどの、いわゆる役物モータ制御などでは盤面上に既に存在する役物がその動き方を変化させるとか、突然現れるとかの制御がなされている。
【0006】
そのようなシステムにおいても、上位CPUからの命令を画像、音声、モータ、LEDの制御は、個別のLSIが用いられるのが通常で、上位CPUからの命令に依存して各LSIが個別制御されているので、それらの連携動作を行うためには上位CPUのプログラムへの負担が大きくなるという課題があった。
【0007】
一方、近年は、画像情報において透明、半透明の画像を含み、同一画素領域内で複数の色情報が重なる状態がグラフィックスとして表示される場合がある。従来、このような場合のデコード処理においては、まず通常の画素のデコードを行い、それが完了した後に、透明値を示すα値に基づいたαデコードを行い、双方のデコードの結果に基づいて複数の画像をブレンディングするという手順がとられていた。しかし、この手法は処理に時間を要し、引用文献4に係る発明を用いてもかかる弊害を除去できないという問題がある。
【0008】
本発明はこのような課題に鑑みてなされたものであり、インタラクティブな遊技機、ゲーム機などにおいて画像展開などを効率よく総合的に制御でき、透明、半透明のグラフィックス処理を伴うグラフィックスデータを迅速に処理や表示することができる信号処理装置、遊技機を提供することを課題としている。
【課題を解決するための手段】
【0009】
かかる課題を解決するために、本発明の請求項1に係る発明は、上位CPUの命令によって動作制御される信号処理装置であって、表示手段に表示される画像データの出力を制御するグラフィックス用ロジックを備え、前記グラフィックス用ロジックは、前記上位CPUの命令を解読する命令解読手段と、該命令解読部における命令の解読結果に基づいてデコード処理を行う画像デコード手段とを備え、前記画像デコード手段は、前記デコード処理として、圧縮された画素データの伸長処理を行う複数の画素デコーダと、前記デコード処理として、圧縮された、画素データの透明値を示すα値としてのαデータの伸長処理を行う複数のαデコーダと、前記画素デコーダ及び前記αデコーダの動作状態の監視及び動作の制御としてのバス制御を行うバス制御手段とを備え、前記バス制御手段は、複数の前記画素デコーダ及び複数の前記αデコーダがそれぞれ前記デコード処理を行っている実行状態であるか前記デコード処理を行っていない待機状態であるかを監視し、前記命令解読部から前記命令の解読結果を取得したとき、前記監視の結果に基づいて、前記待機状態の前記画素デコーダ及び前記αデコーダに前記デコード処理を行わせることを特徴とする。
【0010】
請求項2に記載の発明は、請求項1に記載の構成に加え、前記画素デコーダとαデコーダは並列動作での前記デコード処理を可能に構成したことを特徴とする。
【0011】
請求項3に記載の発明は、請求項1又は2に記載の構成に加え、前記画素デコーダ及び前記αデコーダにおける前記デコード処理を行う前のデータを一時的に格納するバッファ部を備え、前記バス制御手段は、それぞれの前記画素デコーダ及びそれぞれの前記αデコーダとの対応関係を管理し、前記バッファ部に格納されたデータを前記対応関係にある前記画素デコーダ又は前記αデコーダに格納することを特徴とする。
【0012】
請求項4に記載の発明は、遊技機であって、請求項1乃至3の何れか一つに記載の信号処理装置を備えたことを特徴とする。
【発明の効果】
【0013】
請求項1に記載の発明によれば、バス制御手段が複数の画素デコーダ及び複数のαデコーダが実行状態であるか待機状態かを監視し、監視の結果に基づいて待機状態の画素デコーダ及びαデコーダにデコード処理を行わせることにより、透明、半透明の画素を含む画像について、通常の画素のデコードとα値を用いたαデコードとを待機状態のデコーダで遅滞なく行うことができる。これにより、インタラクティブな遊技機、ゲーム機などにおいて画像展開などを効率よく総合的に制御でき、透明、半透明のグラフィックス処理を伴うグラフィックスデータを迅速に処理や表示することができる。また、インタラクティブな遊技機、ゲーム機などにおいて画像展開などを効率よく総合的に制御できるようになる。
【0014】
請求項2に記載の発明によれば、画素デコーダとαデコーダは並列動作でのデコード処理を可能に構成したことにより、画素デコーダでのデコード処理の完了を待ってαデコーダのデコードを行う必要がなくなり、透明、半透明のグラフィックス処理を伴うグラフィックスデータを迅速に処理や表示することができる。
【0015】
請求項3に記載の発明によれば、バッファ部に、画素デコーダ及び前記αデコーダにおける前記デコード処理を行う前のデータを一時的に格納し、バス制御手段は、それぞれの前記画素デコーダ及びそれぞれの前記αデコーダとの対応関係を管理し、状況に応じてバッファ部に格納されたデータを対応関係にある画素デコーダ又はαデコーダに供給することにより、データの取得タイミングとデコードの処理タイミングとの間に間隔を持たせ、デコード前にデータを準備しておくことができる。
【図面の簡単な説明】
【0016】
【図1】本発明の実施形態に係る信号処理システム及び信号処理装置本発明のグラフィックス用ロジックの内部構成を概略して示すとともに、外部メモリとの関係を示すブロック図である。
【図2】本発明のグラフィックス用ロジックのデコーダ部分の詳細を説明するブロック図である。
【図3】本発明のデコード動作を示すフローチャートである。
【図4】本発明に係るNANDメモリのセクタ構造と音声データの配置状態を従来例とで比較した図である。
【図5】従来のデコード動作を例示するフローチャートである。
【図6】(a)従来の画素デコード処理およびαデコード処理のタイミングチャート、(b)本実施形態の画素デコード処理およびαデコード処理のタイムチャートである。
【発明を実施するための形態】
【0017】
図1乃至図4、図6、に本発明の一実施形態を、図5及び図6に従来例を示す。以下、これらの図に基づいて本発明の一実施形態を説明する。
【0018】
図1は、この発明の実施形態に係る信号処理装置、及び信号処理システムを示す全体的なブロック図である。この信号処理システム1Aは、遊技機の盤面に配置されている「表示手段」としてのLCD1、及びスピーカ、モータ、LEDなどの出力デバイス(いずれも図示せず)に対して、視覚、聴覚に訴えて遊戯性を高めるための周辺装置の動作を制御する「信号処理装置」としての統合化LSI5によって構成されている。
【0019】
LCD1は後述するグラフィックス用ロジック6に接続されて各種グラフィックス表示を行う。スピーカ(図示せず)は後述する音声用ロジック17に接続されて各種音声出力を行う。
【0020】
統合化LSI5は一のLSIチップとして構成され、本実施形態ではグラフィックス用ロジック6、音声用ロジック7、モータ制御ロジック8、LED制御ロジック9を含んでいる。
【0021】
CPU10は、この統合化LSI5の上位CPUに相当するプロセッサであり、統合化LSI5に対して実行させるべき命令群11(コマンドリスト)を生成し、統合化LSI5を動作制御する。なお、本実施形態ではCPU10は統合化LSI5とは別に設けられているが、CPU10は統合化LSI5中に内蔵されていてもよい。
【0022】
CPU10は、統合化LSI5に実行させるべき一連の命令を略時系列状に記述したディスプレイリスト12を発行する機能を奏する。このディスプレイリスト12は、略時系列状に記述された一連の命令によって画像処理の手順が規定されており、画像単位でいうと1フレームの画像描画に必要な素材の転送手順等が規定されている。ここで、素材とは、外部メモリであるCGROM(実際にはNOR、NANDのフラッシュメモリで構成されている)に格納された画像データの中で、予め定義される所定の大きさの単位をいう。さらに、本実施形態のディスプレイリスト12は、モータ制御の転送手順及びLEDの点灯制御の手順も含んでいることが特徴である。
【0023】
グラフィックス用ロジック6は、画像出力と音声再生の連携に係る命令解読部20及び音声デコード部21のほかに、グラフィックス用ロジック6には「画像デコード手段」としての画像デコード部22、VRAM23、表示回路24を備えている。
【0024】
命令解読部20は、ディスプレイリスト12を解読し、解読結果のうち、グラフィック用リスト(図示せず)の解読結果を画像デコード部22に送信し、音声用リスト(図示せず)の解読結果を音声デコード部21に送信する。
【0025】
画像デコード部22は、命令解読部20におけるグラフィック用リスト(図示せず)の解読結果に基づいて、デコード処理を行う。このデコード処理の詳細は後述する。VRAM23は、画像デコード部22のデコード処理の結果得られた合成画像の画像データが格納される。表示回路24は、合成された画像データを読み出し、LCD1に供給する。
【0026】
統合化LSI5は、外部メモリ25に接続されている。外部メモリ25は複数のNORメモリ26,・・・26(n>1),NAMDメモリ27,・・・27(m>1)、インターフェース回路としての拡張RAMコントローラ28を備える。NORメモリ26,・・・26、NANDメモリ27,・・・27には各種データ(画像データ、音声データ、LED点灯用データ、モータ駆動データ等)が格納される。
【0027】
NORメモリ26,・・・26はデータ経路のデータバス41に接続され、NANDメモリ27,・・・27はコマンド経路のコマンドバス42に接続される。なお、以下説明の簡単のため、特に区別の必要がある場合を除きNORメモリ26、NANDメモリ27と表記する。
【0028】
図2はグラフィックス用ロジック6のデコーダ部分の詳細を説明するブロック図、図3はそのデコード動作を示すフローチャートである。図5及び図6は本実施形態のデコーダ動作との対比で従来のデコード動作を例示するフローチャート及びデコード開始、完了のタイミングを示すタイミングチャートである。
【0029】
画像デコード部22は、複数(本実施形態では2つ)の画素デコーダ30,30、および複数(本実施形態では2つ)のαデコーダ31,31、および「バス制御手段」としてのバス制御部32、およびバッファ部33で構成される。なお、画素デコーダ30、αデコーダ31の数は2つより多くても少なくてもよい。
【0030】
それぞれの画素デコーダ30は、デコード処理として、圧縮された画素データの伸長処理を行う。それぞれのαデコーダ31は、デコード処理として、圧縮された、画素データの透明値を示すα値としてのαデータの伸長処理を行う。バス制御部32は、画素デコーダ30,30及びαデコーダ31,31の動作状態の監視及び動作の制御としてのバス制御を行う。バス制御部32は、画像デコード部22におけるバッファ33の空き状態を検知しており、命令解読部20からのデコード命令があり、空き状態のバッファがあると、外部メモリ25から圧縮されたデータを取得し、画素デコーダ30,30及びαデコーダ31,31に供給される前のデータをバッファ部33に格納する。このとき、CPU10に依存しないでバス制御部32が独立して制御を行う。
【0031】
本実施形態では、バッファ部33は画像デコード部22のデコードの数と同じ数の区別されるデータ領域331,332,333,334を有している。なお、画素デコーダ30,30、およびα値デコーダ31,31との対応関係(どのデータ領域に格納されたデータをどのデコーダ30,30,31,31に格納するか)は、バス制御部32が管理し、制御する。従って、バス制御部32が管理できる数量関係にあれば、データ領域331,332,333,334の数は、画素デコーダ30,30とαデコーダ31,31の数の総和より多くても少なくてもよい。同時に、これらのデコーダ30,30,31,31のうちいずれかが空き状態、すなわち動作状態から待機状態に以降したことになったのち、当該空き状態になったデコーダ(たとえば一の画素デコーダ30)に対し、バス制御部32は、新たにデコードすべき圧縮データが外部メモリ25であるNANDメモリ27又はNORメモリ26から取り込んで格納する。その間、描画命令を処理しているCPU10は、画像デコード部22とバッファ部33とのデータ転送動作には依存しない描画命令などのために確保できればよい。命令解読部20は、CPU10からの描画命令を受けて、展開(伸長)領域テーブル(図示せず)を参照しながら、NANDメモリ27内に格納されている圧縮データのアドレス、伸長したあとのデータサイズを規定する展開サイズを確認する。展開領域テーブルは、サイズの大きいファイルデータである場合などに読み書きが一括して行われることにより、ファイルデータの展開上不都合が生じないための指標となるものである。NANDメモリ27からのファイルデータの転送制御は、バス制御部32を介して行う。
【0032】
バス制御部32は、2つの画素デコーダ30,30および同じく2つのαデコーダ31,31のそれぞれが動作状態にあるか、待機状態にあるかを検知し、待機状態にあるデコーダその上でいずれのデコーダを作動させるかを決めるように決定し、各デコーダ30,30,31,31の動作状態の制御を行うものである。ここで「動作状態」というのは、画像デコード部22の個々のデコーダ30,30,31,31がデコード処理を行っていない「待機状態」にあるか、又は、デコード処理により伸長演算中である「実行状態」にあるかを示すステイタス情報である。
【0033】
バス制御部32の制御手順を具体的に説明する。バス制御部32は、複数の画素デコーダ30,30及び複数のαデコーダ31,31がそれぞれ実行状態であるか待機状態であるかを監視する。バス制御部32が、命令解読部20から命令の解読結果を取得したとき、監視の結果に基づいて、待機状態の画素デコーダ(例えば一の画素デコーダ30)及び/または、待機状態のαデコーダ(例えば一のαデコーダ31)にデコード処理を行わせる。
【0034】
図3は、本実施形態の画素デコーダ30のデコード処理、およびαデコーダ31のデコード処理を示すフローチャートである。同図に基づいてデコード処理の手順を説明する。
【0035】
本実施形態のデコード処理に先立ち、CPU10における命令の形成と、CPU10からグラフィックス用ロジック6の命令解読部20に対する命令の供給が行われる。CPU10は、CPUバス34に接続されている、グラフィックス用ロジック6以外の他の周辺装置をも制御している。バス制御部32は1フレーム分の圧縮データを読み込む。
【0036】
命令解読部20とバス制御部32は、CPU10から次のフレームの展開情報を確認するまでの間は、CPU10とは独立した動作を行い、描画命令の受理、プリ処理などの処理はデコーダと独立して先行して行い、事前にデコード可能な状態を構築する構成である。そして、空き状態の画素デコーダ30,30及び空き状態のαデコーダ31,31にての動作が可能となった時点でデコード処理を行うように構成されている。
【0037】
命令解読部20がCPU10の命令を解読すると、画素デコーダ30による画素デコード処理と、αデコーダ31によるαデコード処理とが開始される(ステップS11,ステップS21)。画素デコーダ30は、外部メモリ25に記録された圧縮データ等から一の画素データを取得し(ステップS12)、画素デコード処理を行う。画素ごとの画素デコード処理が完了したら(ステップS13の“Yes”)、ステップS11に戻り(ステップS14)、他の画素データに対して同様の手順を行うことを繰り返す。
【0038】
一方、αデコーダ31は、外部メモリに記録された圧縮データ等から一のαデータ(画像又は画素のα値のデータ)を取得し(ステップS22)、α値を用いたαデコード処理を行う。αデコードが完了したら(ステップS23の“Yes”)、ステップS21に戻り、他のαデータに対して同様の手順を行うことを繰り返す。
【0039】
図5に、従来の画素デコード処理およびαデコード処理の手順を示すフローチャートを参考例として示す。これらに示す従来例においては、まず、従来の画素デコードとαデコードのブレンディング動作を確認する。ここで、αブレンディングとは、透明または半透明な画素を含む画像を表示するために、透明度を示す値としてα値を使用して2つの画像データをブレンドする方法である。画像データは、適宜の圧縮手法によって圧縮(エンコード)されているので、デコード開始(ステップS31)後、圧縮されたデータが取得され(ステップS32)、伸長処理(デコード)されるが、画素デコードが完了した(ステップS33の“Yes”)のちにαデコードを完了させる(ステップS34の“Yes”)処理を繰り返す(ステップS35)。
【0040】
従来のαブレンディングでは、(1)デコードの完了を上位のCPUが常にチェックしており、CPUの負荷が大きくなるという問題があった。また、(2)画素デコーダの動作とαデコーダの動作が時系列に一体となっていたので、連続する画素デコーダとαデコーダの動作が完了して初めて、次のデコード処理が開始していた(ステップS33,ステップS34,ステップS35)。
【0041】
これに対して、図1及び図2に示す本実施形態の画像デコード部22は、複数の画素伸長用の画素デコーダ30と、同じ複数のα伸長用のαデコーダ31とを備えている。
【0042】
図6の(a)に従来の画素デコード処理およびαデコード処理、(b)に本実施形態の画素デコード処理およびαデコード処理のタイムチャートを示す。図3で示す本実施形態のフローチャートと図5に示す従来のフローチャートとを対比すると、データ取得、デコーダ完了確認の判断は同じ機能である。しかし、図5に示す通り、従来は画素デコード処理とαデコード処理とを直列関係でしか制御することができなかった。そして、画素およびαデコード処理が完了し、さらにCPU10がその状態を確認する必要があったために、CPU10の負担がかかるとともに、デコード処理のタイミングスパン35が長くなっていたが(図6の(a)参照)。これに対し、本実施形態では並列的にかつ画素デコーダ30とαデコーダ31を個別に並列動作できる。また、従来はフレーム毎に画素でコードとαデコードとを順番に行わなければならなかったが、本実施形態ではフレームに依存しない処理を行うこともできる。即ち、画素デコーダ30とαデコーダ31とが、同じタイミングで異なるフレームの画像データの処理を行うこともできる。さらに、画素デコーダ30とαデコーダ31との処理は上にこれら制御はバス制御部32の制御により行い、従来の手順に存在した、CPU10が状態を確認する手順(図6の(a)参照)を行わない。そのため、タイミングスパン36を、従来例のタイミングスパン35に比べて短くでき(図6の(b)参照)CPU10の負荷を低減することができる。
【0043】
なお、上記実施形態は本発明の例示であり、本発明が上記実施形態のみに限定されることを意味するものではないことは、いうまでもない。
【符号の説明】
【0044】
1A 信号処理システム
1 LCD
2 スピーカ
3 モータ
4 LED
5 統合化LSI(信号処理装置)
6 グラフィックス用ロジック
7 音声用ロジック
8 モータ制御ロジック
9 LED制御ロジック
10 CPU(上位CPU)
11 命令群
12 ディスプレイリスト
20 命令解読部(命令解読手段)
22 画像デコード部(音声デコード手段)
25 外部メモリ
26 NORメモリ
27 NANDメモリ
30,30 画素デコーダ
31,31 αデコーダ
32 バス制御部(バス制御手段)
33 バッファ部
38,38 αデータ
39,39 画素データ
331,332,333,334 データ領域

【特許請求の範囲】
【請求項1】
上位CPUの命令によって動作制御される信号処理装置であって、
表示手段に表示される画像データの出力を制御するグラフィックス用ロジックを備え、
前記グラフィックス用ロジックは、前記上位CPUの命令を解読する命令解読手段と、該命令解読部における命令の解読結果に基づいてデコード処理を行う画像デコード手段とを備え、
前記画像デコード手段は、
前記デコード処理として、圧縮された画素データの伸長処理を行う複数の画素デコーダと、
前記デコード処理として、圧縮された、画素データの透明値を示すα値としてのαデータの伸長処理を行う複数のαデコーダと、
前記画素デコーダ及び前記αデコーダの動作状態の監視及び動作の制御としてのバス制御を行うバス制御手段とを備え、
前記バス制御手段は、複数の前記画素デコーダ及び複数の前記αデコーダがそれぞれ前記デコード処理を行っている実行状態であるか前記デコード処理を行っていない待機状態であるかを監視し、前記命令解読部から前記命令の解読結果を取得したとき、前記監視の結果に基づいて、前記待機状態の前記画素デコーダ及び前記αデコーダに前記デコード処理を行わせることを特徴とする信号処理装置。
【請求項2】
前記画素デコーダとαデコーダは並列動作での前記デコード処理を可能に構成したことを特徴とする請求項1記載の信号処理装置。
【請求項3】
前記画素デコーダ及び前記αデコーダにおける前記デコード処理を行う前のデータを一時的に格納するバッファ部を備え、
前記バス制御手段は、それぞれの前記画素デコーダ及びそれぞれの前記αデコーダとの対応関係を管理し、前記バッファ部に格納されたデータを前記対応関係にある前記画素デコーダ又は前記αデコーダに格納することを特徴とする請求項1又は2に記載の信号処理装置。
【請求項4】
請求項1乃至3の何れか一つに記載の信号処理装置を備えたことを特徴とする遊技機。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【公開番号】特開2011−154682(P2011−154682A)
【公開日】平成23年8月11日(2011.8.11)
【国際特許分類】
【出願番号】特願2010−294264(P2010−294264)
【出願日】平成22年12月28日(2010.12.28)
【出願人】(398034168)株式会社アクセル (80)
【Fターム(参考)】