信号生成装置及び信号生成方法
【課題】任意のジッタが付加された良好な信号波形を有する信号を容易に生成することができる信号生成装置を提供する。
【解決手段】基準クロックを基に制御データに応じた周波数の出力クロックを生成し出力するダイレクトデジタルシンセサイザ（ＤＤＳ）と、ジッタ設定に応じてＤＤＳの出力周波数を制御するための一連の設定データが格納されたジッタ制御テーブルを有し、基準クロックに同期させてＤＤＳに制御データを供給する制御部とを備え、基準クロックに同期したタイミングで制御データをジッタ制御テーブルに格納されている設定データで順次書き替えることで、短時間かつ一定の時間間隔で制御データの切り替えを行い、周期的に周波数が変化する、すなわちジッタが付加された出力クロックをＤＤＳにより生成できるようにする。
【解決手段】基準クロックを基に制御データに応じた周波数の出力クロックを生成し出力するダイレクトデジタルシンセサイザ（ＤＤＳ）と、ジッタ設定に応じてＤＤＳの出力周波数を制御するための一連の設定データが格納されたジッタ制御テーブルを有し、基準クロックに同期させてＤＤＳに制御データを供給する制御部とを備え、基準クロックに同期したタイミングで制御データをジッタ制御テーブルに格納されている設定データで順次書き替えることで、短時間かつ一定の時間間隔で制御データの切り替えを行い、周期的に周波数が変化する、すなわちジッタが付加された出力クロックをＤＤＳにより生成できるようにする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ジッタを付加した信号を生成する信号生成装置及び信号生成方法に関する。
【背景技術】
【０００２】
受信デバイスの負荷試験の１つとして、ジッタ耐力（Jitter Tolerance）試験がある。ジッタ耐力試験は、ジッタを付加した信号を対象デバイスに与えて動作が正常であるかを確認する試験であり、付加するジッタの成分を変化させて対象デバイスがどのようなジッタに耐えられるかを評価する。通常、ジッタ耐力試験では試験用測定器を用いて測定を行うが、ジッタ変調についての制約があったり、機材が高額であったりした。
【０００３】
対象デバイスに与えるジッタが付加された信号は、一般に、高周波のキャリア信号（主信号）に１ｋＨｚ〜１０ＭＨｚ程度の変調信号をミキサによりミキシングすることで生成する。すなわち、図１０に示すように、第１のシンセサイザ１０１により生成したキャリア信号ＳＩＧ１と第２のシンセサイザ１０２により生成した変調信号ＳＩＧ２とをミキサ１０３によりミキシングする。そして、ミキサ１０３から出力される変調された信号ＳＩＧ３を被測定物である対象デバイス１０４に供給し、ジッタ耐力試験が実施される。
【０００４】
下記特許文献１には、入力信号が分配される複数の系の各系に可変シフトレジスタ（ＶＳＲ）及びデジタルアナログ変換器（ＤＡＣ）を有し、各ＤＡＣの入力クロックを制御するダイレクトデジタルシンセサイザ（ＤＤＳ）を設けた電力増幅装置が開示されている。ＤＤＳが入力クロックの周波数を変更せずに初期位相をサンプリング周波数に対して変更し、サンプリング周波数に対する程度の大まかな遅延調整はＶＳＲの段数制御により行い、微調整はＤＤＳの位相制御により行うことが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−６０４５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前述のようにミキサを用いてキャリア信号に変調信号をミキシングしジッタを付加した信号を生成すると、ミキサでのキャリア信号と変調信号とのミキシングにより、信号波形の歪みが発生したり信号の増幅に多大な電力が必要になったりする。例えば、ミキサを用いて変調周波数の高い変調を実施する際には、変調成分の減衰が大きくなるためにアンプなどにより変調成分の出力を増幅したりする必要があった。また、付加されたジッタの量は、変調された信号をオシロスコープ等の測定器により直接計測して確認しているため、所望の量のジッタを付加するための確認及び調整を行う作業が必要であった。そのため、多種のジッタ周波数やジッタ深度（ジッタの大きさ）の切り替えを行い試験を実施することは、多大な労力を要し煩雑であった。
【０００７】
本発明の目的は、任意のジッタが付加された良好な信号波形を有する信号を容易に生成することができる信号生成装置及び信号生成方法を提供することにある。
【課題を解決するための手段】
【０００８】
信号生成装置の一態様は、基準クロックに基づいて制御データに応じた周波数の出力信号を生成し出力するダイレクトデジタルシンセサイザと、基準クロックに同期させてダイレクトデジタルシンセサイザに制御データを供給する制御部とを備える。制御部は、設定されるジッタの周波数及び大きさに応じてダイレクトデジタルシンセサイザの出力周波数を制御するための一連の設定データが格納された制御テーブルを有し、基準クロックに同期したタイミングで制御データを制御テーブルに格納されている設定データで順次書き替える。
【発明の効果】
【０００９】
開示の信号生成装置は、制御テーブルに従って、ダイレクトデジタルシンセサイザに供給する制御データを短時間かつ一定の時間間隔で切り替えて出力周波数を制御するので、出力信号の周波数を周期的に変化させることができる。したがって、ダイレクトデジタルシンセサイザに供給する制御データを適宜制御することにより、任意のジッタを付加でき、歪みのない良好な信号波形を有する信号を容易に生成することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態における信号生成装置の構成例を示す図である。
【図２】本実施形態におけるフィルタの周波数特性を示す図である。
【図３】本実施形態における制御部の構成例を示す図である。
【図４】本実施形態におけるジッタ制御テーブルの例を示す図である。
【図５】本実施形態におけるジッタ制御テーブルの第１例を示す図である。
【図６】図５に示したジッタ制御テーブルによる周波数変化を説明するための図である。
【図７】本実施形態におけるジッタ制御テーブルの第２例を説明するための図である。
【図８】本実施形態におけるジッタ制御テーブルの第３例を説明するための図である。
【図９Ａ】本実施形態における信号生成装置を用いたジッタ付加試験の例を示すフローチャートである。
【図９Ｂ】図９Ａに続くジッタ付加試験の例を示すフローチャートである。
【図１０】ミキサを使用した信号生成回路の構成を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態を図面に基づいて説明する。
【００１２】
図１は、本発明の実施形態における信号生成装置の構成例を示すブロック図である。本実施形態における信号生成装置は、分周器１０、ダイレクトデジタルシンセサイザ（Direct Digital Synthesizer：ＤＤＳ）２０、制御部３０、位相ロックループ（Phase Locked Loop：ＰＬＬ）回路４０、フィルタ５０、及び位相比較器６０を有する。また、図１において、７０は被測定物（試験対象デバイス）であり、例えば受信デバイスである。
【００１３】
分周器１０は、入力されるリファレンスクロックＲＥＦＣＬＫ１を分周し、周波数が（１／ｍ）倍のリファレンスクロックＲＥＦＣＬＫ２を出力する。分周器１０から出力されるリファレンスクロックＲＥＦＣＬＫ２は、ＤＤＳ２０及び制御部３０に供給される。なお、ＤＤＳ２０や制御部３０の仕様において不都合がない場合には、分周器１０を設けずに、リファレンスクロックＲＥＦＣＬＫ１をＤＤＳ２０及び制御部３０に対して供給するようにしても良い。
【００１４】
ＤＤＳ２０は、入力されるリファレンスクロックＲＥＦＣＬＫ２を基準クロックとして動作し、基準クロックの周波数に基づいて、制御データ（チューニングワード）ＦＣＴＬによって指定される周波数の出力クロックＯＵＴＣＬＫ１を生成し出力する。本実施形態においては、ＤＤＳ２０の基準クロックは、リファレンスクロックＲＥＦＣＬＫ２として説明するが、リファレンスクロックＲＥＦＣＬＫ２を逓倍又は分周したクロックであっても良い。ＤＤＳ２０は、位相アキュムレータ２１、正弦波変換部２２、及びデジタルアナログ変換部（ＤＡＣ）２３を有する。また、図示していないが、ＤＤＳ２０は、ＤＡＣ２３の出力をフィルタ処理するローパスフィルタをさらに有していても良い。
【００１５】
位相アキュムレータ２１は、入力される制御データＦＣＴＬによって指定される周波数に応じて位相設定データの増分を決定し、基準クロックであるリファレンスクロックＲＥＦＣＬＫ２に基づいて位相設定データを積算していく。積算された位相設定データは、正弦波変換部２２に出力される。正弦波変換部２２には、正弦波の振幅データに係るルックアップテーブルが格納されている。位相アキュムレータ２１から出力された位相設定データは、それに対応した正弦波の振幅データに正弦波変換部２２により変換されてＤＡＣ２３に出力される。ＤＡＣ２３は、リファレンスクロックＲＥＦＣＬＫ２に基づいて、正弦波変換部２２から出力された正弦波の振幅データをデジタルアナログ変換し、出力クロックＯＵＴＣＬＫ１として出力する。
【００１６】
制御部３０は、ジッタ周波数における１周期分の出力周波数の変動量をマッピングしたジッタ制御テーブルを有する。ジッタ制御テーブルには、ジッタを付加した信号を生成するために制御データ（チューニングワード）ＦＣＴＬとしてＤＤＳ２０に供給する１周期分の一連の設定データが書き込みタイミング毎に格納されている。制御部３０は、入力されるジッタ設定情報ＪＴＳに基づいて、それにより指定されるジッタの周波数及び深度（大きさ）に応じたジッタ制御テーブルを選択し、そのジッタ制御テーブルに格納されている設定データを制御データＦＣＴＬとしてＤＤＳ２０に出力する。制御部３０からＤＤＳ２０への制御データＦＣＴＬの出力は、ＤＤＳ２０の基準クロック（ここでは、リファレンスクロックＲＥＦＣＬＫ２）に同期したタイミングで行われ、そのタイミング毎に設定データが１つずつ順に出力される。言い換えれば、制御部３０から出力される制御データＦＣＴＬが、ＤＤＳ２０の基準クロックに同期したタイミングでジッタ制御テーブルに格納されている設定データに順次書き替えられてＤＤＳ２０へ供給される。また、制御部３０には、位相比較器６０から出力される制御情報ＣＴＬＩが入力される。制御部３０は、制御情報ＣＴＬＩに基づいて制御データＦＣＴＬに対する補正処理を必要に応じて行い、補正処理された制御データＦＣＴＬをＤＤＳ２０に出力する。
【００１７】
ＰＬＬ回路４０は、ＤＤＳ２０から出力される出力クロックＯＵＴＣＬＫ１を逓倍し、周波数がｎ倍された高周波のクロックを出力クロックＯＵＴＣＬＫ２として出力する。ＰＬＬ回路４０から出力される出力クロックＯＵＴＣＬＫ２は、フィルタ５０及び被測定物７０に供給される。
【００１８】
フィルタ５０は、図２に示すように周波数ＦＪ１〜ＦＪ２のジッタ周波数設定範囲の成分は遮断し、周波数ＦＪ２よりも高い周波数成分は透過させる周波数特性ＨＰＦを有するハイパスフィルタである。すなわち、フィルタ５０は、カットオフ周波数が周波数ＦＪ２と出力クロックＯＵＴＣＬＫ２の基本周波数との間にあるハイパスフィルタである。フィルタ５０は、入力される出力クロックＯＵＴＣＬＫ２から付加されているジッタ成分を除去してフィードバッククロックＦＢＣＬＫとして出力する。
【００１９】
位相比較器６０は、入力されるリファレンスクロックＲＥＦＣＬＫ１とフィードバッククロックＦＢＣＬＫ（ジッタ成分が除去された出力クロックＯＵＴＣＬＫ２）との位相（周波数）を比較し、比較結果を制御情報ＣＴＬＩとして出力する。
【００２０】
図３は、図１に示した制御部３０の構成例を示すブロック図である。制御部３０は、デコーダ３１、テーブル読み出し部３２、メモリ３３、テーブル保持部３４、補正処理部３５、及び出力部３６を有する。メモリ３３には、付加するジッタに応じた複数のジッタ制御テーブル３７Ａ、３７Ｂ、３７Ｃ、…が格納されている。
【００２１】
デコーダ３１は、入力されるジッタ設定情報ＪＴＳをデコードし、そのジッタ設定情報ＪＴＳに応じたジッタ制御テーブルをメモリ３３から読み出すための読み出しアドレスＲＡＤを出力する。テーブル読み出し部３２は、デコーダ３１から読み出しアドレスＲＡＤが供給され、供給された読み出しアドレスＲＡＤを用いて、メモリ３３からジッタ制御テーブルを読み出す。テーブル保持部３４は、テーブル読み出し部３２により読み出されたジッタ制御テーブルＴＤ１が供給され、それを保持する。
【００２２】
補正処理部３５は、テーブル保持部３４から保持しているジッタ制御テーブルの設定データＴＤ２及び位相比較器６０からの制御情報ＣＴＬＩが供給され、制御情報ＣＴＬＩに基づいて設定データＴＤ２に補正処理を施す。なお、補正処理部３５による補正処理は、必ず実行されるのではなく、制御情報ＣＴＬＩに基づき必要に応じて実行される。出力部３６は、補正処理後の設定データＴＤ３が供給され、それを設定データＴＤ４としてＤＤＳ２０の基準クロックに同期したタイミングでＤＤＳ２０に送る。
【００２３】
図４は、ジッタ制御テーブルの一例を示す図である。基本周波数ＢＡＳＥの信号に対して、ジッタ周波数が（１×１０6）／（１２Ｔｃ）〔ｋＨｚ〕でジッタ深度（ジッタの大きさ）が±３Ｆｄ（基本周波数ＢＡＳＥを中心に±３Ｆｄの幅で周波数を変動させる）であるジッタを付加する場合を一例として示す。また、ＤＤＳ２０の基準クロックの周波数は（８×１０3）／Ｔｃ〔ＭＨｚ〕であるとする。
【００２４】
このようなジッタが付加された信号を生成するには、例えば図４（Ａ）に示すように、期間ａ（０〜１Ｔｃ〔ｎｓ〕）において、制御部３０は、出力周波数（ＢＡＳＥ−３Ｆｄ）に対応する設定値（ＢＡＳＥ−３Ｖｄ）を制御データＦＣＴＬとしてＤＤＳ２０に出力する。続く、期間ｂ（１Ｔｃ〜２Ｔｃ〔ｎｓ〕）において、制御部３０は、出力周波数（ＢＡＳＥ−２Ｆｄ）に対応する設定値（ＢＡＳＥ−２Ｖｄ）を制御データＦＣＴＬとしてＤＤＳ２０に出力する。また、期間ｃ（２Ｔｃ〜３Ｔｃ〔ｎｓ〕）において、制御部３０は、出力周波数（ＢＡＳＥ−１Ｆｄ）に対応する設定値（ＢＡＳＥ−１Ｖｄ）を制御データＦＣＴＬとしてＤＤＳ２０に出力する。以下、同様に制御部３０は、図４（Ａ）に示すように時間Ｔｃが経過する毎にＶｄずつ設定値を変動させ、その設定値を制御データＦＣＴＬとしてＤＤＳ２０に出力する。
【００２５】
制御部３０からＤＤＳ２０への設定値の書き込みは８／Ｔｃ〔ｎｓ〕毎に行うので、図４（Ａ）に示したようにしてＤＤＳ２０へ設定値を送るには、図４（Ｂ）に示すようなジッタ制御テーブルとなる。すなわち、まず８／Ｔｃ〔ｎｓ〕毎に設定値（ＢＡＳＥ−３Ｖｄ）の書き込みを８回行い、続いて８／Ｔｃ〔ｎｓ〕毎に設定値（ＢＡＳＥ−２Ｖｄ）の書き込みを８回行い、その後同様に８回毎に設定値の切り替えを行う。
【００２６】
ここで、ＤＤＳは、一般にＰＬＬ回路用の発振器など周波数調整等に使用されており、通常は単一周波数の信号を出力するために用いられるので、ＤＤＳに与える制御データ（チューニングワード）は固定である。
【００２７】
それに対して、本実施形態では、制御部３０が、前述のジッタ制御テーブルを用いて、ナノ秒あるいはピコ秒といった短時間（高速）かつ一定の間隔でＤＤＳ２０に与える制御データＦＣＴＬを更新するよう制御する。このようにＤＤＳ２０に与える制御ビットの切り替えを高速かつ一定時間毎に行って、出力クロックＯＵＴＣＬＫ１に係る周波数制御をし周期的に周波数を変化させることにより、周波数変調と同様の効果が得られ、ジッタを付加した信号を生成することができる。
【００２８】
また、本実施形態では、ジッタ制御テーブルに格納する設定データの繰り返し数や値の変化量によりジッタ周波数やジッタ深度を自由に設定することができ、任意のジッタを容易に付加することができる。また、ＤＤＳ２０に対する制御データ（設定データ）でジッタの量を制御できるので、微小なジッタの付加が可能になり、またジッタの量の確認及び調整を行う作業が不要、あるいは著しく簡易になる。例えば、容易に多種のジッタ周波数やジッタ深度の切り替えを行って試験を実施することができたり、付加するジッタの量を線形的に変化させたりして試験を実施することができる。また、例えば、瞬時にジッタ周波数やジッタ深度の切り替えを行うことが可能になり、瞬時のジッタ付加耐力やジッタ急変耐力等の計測が可能になる。
【００２９】
また、ジッタ制御テーブルにはジッタ周波数における１周期分の出力周波数の変動量だけをマッピングし、その繰り返し制御を行うことにより、ジッタ制御テーブルを記憶するためのメモリ容量の増大を抑制しジッタを付加した信号を生成することができる。また、本実施形態においてはミキサを用いずにＤＤＳ２０がジッタの成分を含む信号を生成するので、歪みのない良好な信号波形の信号が得られるとともに、ノイズが発生することもない。
【００３０】
以下、本実施形態での具体例について説明する。以下の説明では、図１に示した構成において、ジッタを付加していない状態での各クロックの周波数は、次のとおりであるとする。クロックＲＥＦＣＬＫ１、ＯＵＴＣＬＫ２、及びＦＢＣＬＫの周波数が６２２．０８〔ＭＨｚ〕であり、クロックＲＥＦＣＬＫ２の周波数が３１１．０４〔ＭＨｚ〕であり、クロックＯＵＴＣＬＫ１の周波数が１９．４４〔ＭＨｚ〕であるとする。また、ＤＤＳ２０の基準クロックは、クロックＲＥＦＣＬＫ２と同じであるとし、その周波数は３１１．０４〔ＭＨｚ〕であるとする。
【００３１】
図５は、本実施形態におけるジッタ制御テーブルの第１例を示す図である。第１例は、基本周波数１９．４４〔ＭＨｚ〕の信号に対して、ジッタ周波数が８１０〔ｋＨｚ〕でジッタ深度が±５７．０〔ｐｐｍ〕であるジッタを付加した信号をＤＤＳ２０から出力する例である。ここで、ＤＤＳ２０における制御データのビット数を２４ビットとすると、１／（２24）＝０．０６〔ｐｐｍ〕ステップでの周波数偏差の制御が可能である。したがって、１回の制御での変動幅を９．５〔ｐｐｍ〕とすると、図５（Ａ）に示すように、９．５／０．０６＝１６０ステップ（３２×５）単位で２４回制御すれば良い。
【００３２】
図５（Ａ）に示すＤＤＳ２０からの出力クロックＯＵＴＣＬＫ１の周波数制御は、図５（Ｂ）に示すジッタ制御テーブルにより実現される。すなわち、ＤＤＳ２０における制御データの書き込みは３．２〔ｎｓ〕（＝１／３１１．０４ＭＨｚ）毎に行われるので、期間ａである０〔ｎｓ〕から４８．２〔ｎｓ〕まで（ａ１〜ａ１６の書き込み）は、設定データ“0000 1111 1111 1111 1110 0010”を書き込み続ける。同様に、期間ｂである５１．４〔ｎｓ〕から９９．６〔ｎｓ〕まで（ｂ１〜ｂ１６の書き込み）は、設定データ“0000 1111 1111 1111 1110 0111”を書き込み続ける。以下、期間ｃ〜期間ｘまで同様に出力周波数に応じた設定データをＤＤＳ２０に書き込むこととなる。
【００３３】
図６は、図５（Ｂ）に示したジッタ制御テーブルによるＤＤＳ２０から出力される出力クロックＯＵＴＣＬＫ１の周波数変化を説明するための図である。図６に示すように、時間間隔Ｊｔｄ（本例では、５１．４４〔ｎｓ〕）の間隔で周波数変調が切り替えられ、変動幅Ｊｆｄ（本例では、９．５〔ｐｐｍ〕）の間隔でジッタの大きさが制御される。図５（Ｂ）に示したジッタ制御テーブルを用いることで、時間間隔Ｊｔの間に出力クロックＯＵＴＣＬＫ１の周波数は、基本周波数Ｆ０である１９．４４〔ＭＨｚ〕を中心に±５７．０〔ｐｐｍ〕の範囲で変化することとなる。
【００３４】
ここで、ジッタ制御テーブルに格納されている設定データに基づいてＤＤＳ２０からの出力クロックＯＵＴＣＬＫ１の周波数制御を行うと、実際の制御では同期にずれが生じることがある。本実施形態では、リファレンスクロックＲＥＦＣＬＫ１とフィードバッククロックＦＢＣＬＫとの位相（周波数）を位相比較器６０で比較し、比較結果に基づいて制御部３０がＤＤＳ２０に与える制御データを適宜加減し同位相となるように位相（周波数）を調整する。
【００３５】
図７は、本実施形態におけるジッタ制御テーブルの第２例を示す図である。第２例は、基本周波数１９．４４〔ＭＨｚ〕の信号に対して、ジッタ周波数が８１０〔ｋＨｚ〕でジッタ深度が±１１４．０〔ｐｐｍ〕であるジッタを付加した信号をＤＤＳ２０から出力する例である。すなわち、図７（Ａ）に示すように、周波数変化を破線で示した第１例でのジッタ深度Ｊｗ１（±５７．０〔ｐｐｍ〕）に対して、実線で示すように２倍のジッタ深度Ｊｗ２のジッタを付加するようにするものである。
【００３６】
このようにジッタ深度（ジッタの大きさ）を２倍にする場合には、図７（Ｂ）に示すように設定データにおける変動量を２倍にすれば良い。同様に、ジッタ深度（ジッタの大きさ）を３倍にする場合には、設定データにおける変動量を３倍にすれば良い。すなわち、本実施形態では、ジッタ深度（ジッタの大きさ）をＮ倍（Ｎは任意の値）にする場合には、設定データにおける変動量をＮ倍にすれば良く、Ｎ倍のジッタを付加した信号を容易に生成することができる。
【００３７】
図８は、本実施形態におけるジッタ制御テーブルの第３例を示す図である。第３例は、基本周波数１９．４４〔ＭＨｚ〕の信号に対して、ジッタ周波数が４０５〔ｋＨｚ〕でジッタ深度が±５７．０〔ｐｐｍ〕であるジッタを付加した信号をＤＤＳ２０から出力する例である。すなわち、図８（Ａ）に示すように、周波数変化を破線で示した第１例でのジッタ周波数ＪＦ１（８１０〔ｋＨｚ〕）に対して、実線で示すように１／２倍のジッタ周波数ＪＦ２のジッタを付加するようにするものである。
【００３８】
このようにジッタ周波数を１／２倍にする場合には、図８（Ｂ）に示すように設定データの制御速度を２倍に遅くすれば良い（例えば、ＤＤＳ２０の基準クロックの周波数は変更せずに、同じ設定データの書き込み回数を２倍にする）。同様に、ジッタ周波数を（１／１０）倍にする場合には、設定データの制御速度を１０倍に遅くすれば良い。すなわち、本実施形態では、ジッタ周波数を（１／Ｍ）倍（Ｍは任意の値）にする場合には、設定データの制御速度をＭ倍に遅くすれば良く、（１／Ｍ）倍のジッタ周波数でのジッタを付加した信号を容易に生成することができる。
【００３９】
なお、前述した図７及び図８に示した例を組み合わせても良い。ジッタ深度（ジッタの大きさ）をＸ倍（Ｘは任意の値）にし、かつジッタ周波数を（１／Ｙ）倍（Ｙは任意の値）にする場合には、設定データにおける変動量をＸ倍にし、かつ設定データの制御速度をＹ倍に遅くすれば良い。このように、ジッタ制御テーブルにおける設定データの変動量、及び設定ビットの切り替えタイミングの制御により、容易に任意のジッタを付加することができる。
【００４０】
次に、図９Ａ及び図９Ｂを参照して、本実施形態における信号生成装置を用いたジッタ付加試験の例を説明する。図９Ａは、本実施形態における信号生成装置を用いたジッタ付加試験の例を示すフローチャートであり、図９Ｂは、図９Ａに続くジッタ付加試験の例を示すフローチャートである。
【００４１】
ジッタ付加試験が開始されると、まず、ステップＳ１０１にて、信号生成装置（ＤＤＳ２０及び制御部３０）の初期化が実行される。初期化が完了すると、ステップＳ１０２にて、制御部３０は、基本周波数の信号が出力されるようにＤＤＳ２０に制御データＦＣＴＬを設定する。ステップＳ１０２において制御データＦＣＴＬの設定が行われた後、基本周波数の信号がＤＤＳ２０から出力されているか（Ｓ１０３）、及び同期したクロックがＤＤＳ２０及び制御部３０に入力されているか（Ｓ１０４）が判定される。判定の結果、基本周波数の信号がＤＤＳ２０から出力されていない、又は同期したクロックがＤＤＳ２０及び制御部３０に入力されていないと判定された場合には、ステップＳ１０１に戻る。一方、基本周波数の信号がＤＤＳ２０から出力されていると判定され、かつ同期したクロックがＤＤＳ２０及び制御部３０に入力されていると判定された場合には、ステップＳ１０５へ進む。
【００４２】
ステップＳ１０５にて、制御部３０は、入力されるジッタ設定情報ＪＴＳに基づいて、保持しているジッタ制御テーブルの内からジッタ設定に応じたジッタ制御テーブルを選択する。そして、制御部３０は、ステップＳ１０６〜Ｓ１０８の処理を実行し、ＤＤＳ２０の基準クロックに同期したタイミングで、選択したジッタ制御テーブルに格納されている設定データを１つずつ順にＤＤＳ２０制御データＦＣＴＬとして書き込む。これにより、ＤＤＳ２０では、その基準クロックに同期した書き込みタイミング毎に制御データが更新され、制御データの値に応じた周波数の出力クロックが生成され出力される。このようにして、ＤＤＳ２０は、ジッタの成分を含む信号を生成し出力クロックＯＵＴＣＬＫ１として出力し、ＤＤＳ２０から出力された出力クロックＯＵＴＣＬＫ１はＰＬＬ回路４０によりｎ逓倍されて被測定物７０に供給される。
【００４３】
ステップＳ１０６〜Ｓ１０８の処理が選択したジッタ制御テーブルに格納されている設定データの数と同じ回数繰り返される、すなわち選択したジッタ制御テーブルに格納されている最終の設定データがＤＤＳ２０に書き込まれるとステップＳ１０９へ進む。ステップＳ１０９では、ＤＤＳ２０からの出力クロックの周波数が、選択されたジッタ制御テーブルに合わせて変動しているか否かが判定される。ステップＳ１０９での判定の結果、出力クロックの周波数がジッタ制御テーブルに合わせて変動していない場合には、ステップＳ１０６に戻る。
【００４４】
一方、ステップＳ１０９での判定の結果、出力クロックの周波数がジッタ制御テーブルに合わせて変動している場合には、ステップＳ１１０へ進む。ステップＳ１１０にて、位相比較器６０は、入力クロックに対応するリファレンスクロックＲＥＦＣＬＫ１と出力クロックに対応するフィードバッククロックＦＢＣＬＫ（ジッタ成分が除去された出力クロックＯＵＴＣＬＫ２）との周波数を比較する。
【００４５】
ステップＳ１１０での比較の結果、入力クロックと出力クロックとの周波数が異なり（Ｓ１１１のＮＯ）、かつ出力クロックの周波数が入力クロックの周波数より高い（Ｓ１１２のＹＥＳ）ときには、制御部３０は、制御データから“１”を減算しステップＳ１１０に戻る（Ｓ１１３）。また、入力クロックと出力クロックとの周波数が異なり（Ｓ１１１のＮＯ）、かつ出力クロックの周波数が入力クロックの周波数より高くない（Ｓ１１２のＮＯ）ときには、制御部３０は、制御データに“１”を加算しステップＳ１１０に戻る（Ｓ１１４）。
【００４６】
前述したステップＳ１１０〜Ｓ１１４の処理を入力クロックと出力クロックとの周波数が同じになるまで繰り返し行う。そして、入力クロックと出力クロックとの周波数が同じになると（Ｓ１１１のＹＥＳ）、ステップＳ１１５にて、制御部３０は、すべてのジッタ設定に対するテストが完了したか否かを判断する。その結果、実施していないテストがある場合には、ステップＳ１０５に戻り、未実施のジッタ設定でステップＳ１０５以降の処理を再び行う。一方、すべてのジッタ設定に対するテストが完了している場合には、ジッタ付加試験を終了する。
【００４７】
なお、本実施形態においてＤＤＳ２０は、制御データＦＣＴＬに応じた周波数の正弦波を出力する例を示したが、ＤＤＳ２０の出力信号は正弦波に限定されるものではない。ＤＤＳ２０が、正弦波とは異なる他の周期性を有する信号の振幅データに係るルックアップテーブルを持ち、それに応じた出力信号を出力可能であっても良い。
【００４８】
また、本実施形態においてジッタ制御テーブルには、同じ設定データが連続する場合でもそれぞれの設定データが分けて格納されているが、ジッタ制御テーブルはこの形式に限定されるものではない。例えば、設定データとその設定データが連続する個数とを組にしてジッタ制御テーブルに格納し、制御部３０が、格納された個数の情報に従って、対応する設定データを繰り返し出力するように制御しても良い。
【００４９】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００５０】
１０ 分周器
２０ ダイレクトデジタルシンセサイザ（ＤＤＳ）
２１ 位相アキュムレータ
２２ 正弦波変換部
２３ デジタルアナログ変換部（ＤＡＣ）
３０ 制御部
３１ デコーダ
３２ テーブル読み出し部
３３ メモリ
３４ テーブル保持部
３５ 補正処理部
３６ 出力部
３７Ａ、３７Ｂ、３７Ｃ ジッタ制御テーブル
４０ ＰＬＬ回路
５０ フィルタ
６０ 位相比較器
【技術分野】
【０００１】
本発明は、ジッタを付加した信号を生成する信号生成装置及び信号生成方法に関する。
【背景技術】
【０００２】
受信デバイスの負荷試験の１つとして、ジッタ耐力（Jitter Tolerance）試験がある。ジッタ耐力試験は、ジッタを付加した信号を対象デバイスに与えて動作が正常であるかを確認する試験であり、付加するジッタの成分を変化させて対象デバイスがどのようなジッタに耐えられるかを評価する。通常、ジッタ耐力試験では試験用測定器を用いて測定を行うが、ジッタ変調についての制約があったり、機材が高額であったりした。
【０００３】
対象デバイスに与えるジッタが付加された信号は、一般に、高周波のキャリア信号（主信号）に１ｋＨｚ〜１０ＭＨｚ程度の変調信号をミキサによりミキシングすることで生成する。すなわち、図１０に示すように、第１のシンセサイザ１０１により生成したキャリア信号ＳＩＧ１と第２のシンセサイザ１０２により生成した変調信号ＳＩＧ２とをミキサ１０３によりミキシングする。そして、ミキサ１０３から出力される変調された信号ＳＩＧ３を被測定物である対象デバイス１０４に供給し、ジッタ耐力試験が実施される。
【０００４】
下記特許文献１には、入力信号が分配される複数の系の各系に可変シフトレジスタ（ＶＳＲ）及びデジタルアナログ変換器（ＤＡＣ）を有し、各ＤＡＣの入力クロックを制御するダイレクトデジタルシンセサイザ（ＤＤＳ）を設けた電力増幅装置が開示されている。ＤＤＳが入力クロックの周波数を変更せずに初期位相をサンプリング周波数に対して変更し、サンプリング周波数に対する程度の大まかな遅延調整はＶＳＲの段数制御により行い、微調整はＤＤＳの位相制御により行うことが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−６０４５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前述のようにミキサを用いてキャリア信号に変調信号をミキシングしジッタを付加した信号を生成すると、ミキサでのキャリア信号と変調信号とのミキシングにより、信号波形の歪みが発生したり信号の増幅に多大な電力が必要になったりする。例えば、ミキサを用いて変調周波数の高い変調を実施する際には、変調成分の減衰が大きくなるためにアンプなどにより変調成分の出力を増幅したりする必要があった。また、付加されたジッタの量は、変調された信号をオシロスコープ等の測定器により直接計測して確認しているため、所望の量のジッタを付加するための確認及び調整を行う作業が必要であった。そのため、多種のジッタ周波数やジッタ深度（ジッタの大きさ）の切り替えを行い試験を実施することは、多大な労力を要し煩雑であった。
【０００７】
本発明の目的は、任意のジッタが付加された良好な信号波形を有する信号を容易に生成することができる信号生成装置及び信号生成方法を提供することにある。
【課題を解決するための手段】
【０００８】
信号生成装置の一態様は、基準クロックに基づいて制御データに応じた周波数の出力信号を生成し出力するダイレクトデジタルシンセサイザと、基準クロックに同期させてダイレクトデジタルシンセサイザに制御データを供給する制御部とを備える。制御部は、設定されるジッタの周波数及び大きさに応じてダイレクトデジタルシンセサイザの出力周波数を制御するための一連の設定データが格納された制御テーブルを有し、基準クロックに同期したタイミングで制御データを制御テーブルに格納されている設定データで順次書き替える。
【発明の効果】
【０００９】
開示の信号生成装置は、制御テーブルに従って、ダイレクトデジタルシンセサイザに供給する制御データを短時間かつ一定の時間間隔で切り替えて出力周波数を制御するので、出力信号の周波数を周期的に変化させることができる。したがって、ダイレクトデジタルシンセサイザに供給する制御データを適宜制御することにより、任意のジッタを付加でき、歪みのない良好な信号波形を有する信号を容易に生成することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態における信号生成装置の構成例を示す図である。
【図２】本実施形態におけるフィルタの周波数特性を示す図である。
【図３】本実施形態における制御部の構成例を示す図である。
【図４】本実施形態におけるジッタ制御テーブルの例を示す図である。
【図５】本実施形態におけるジッタ制御テーブルの第１例を示す図である。
【図６】図５に示したジッタ制御テーブルによる周波数変化を説明するための図である。
【図７】本実施形態におけるジッタ制御テーブルの第２例を説明するための図である。
【図８】本実施形態におけるジッタ制御テーブルの第３例を説明するための図である。
【図９Ａ】本実施形態における信号生成装置を用いたジッタ付加試験の例を示すフローチャートである。
【図９Ｂ】図９Ａに続くジッタ付加試験の例を示すフローチャートである。
【図１０】ミキサを使用した信号生成回路の構成を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態を図面に基づいて説明する。
【００１２】
図１は、本発明の実施形態における信号生成装置の構成例を示すブロック図である。本実施形態における信号生成装置は、分周器１０、ダイレクトデジタルシンセサイザ（Direct Digital Synthesizer：ＤＤＳ）２０、制御部３０、位相ロックループ（Phase Locked Loop：ＰＬＬ）回路４０、フィルタ５０、及び位相比較器６０を有する。また、図１において、７０は被測定物（試験対象デバイス）であり、例えば受信デバイスである。
【００１３】
分周器１０は、入力されるリファレンスクロックＲＥＦＣＬＫ１を分周し、周波数が（１／ｍ）倍のリファレンスクロックＲＥＦＣＬＫ２を出力する。分周器１０から出力されるリファレンスクロックＲＥＦＣＬＫ２は、ＤＤＳ２０及び制御部３０に供給される。なお、ＤＤＳ２０や制御部３０の仕様において不都合がない場合には、分周器１０を設けずに、リファレンスクロックＲＥＦＣＬＫ１をＤＤＳ２０及び制御部３０に対して供給するようにしても良い。
【００１４】
ＤＤＳ２０は、入力されるリファレンスクロックＲＥＦＣＬＫ２を基準クロックとして動作し、基準クロックの周波数に基づいて、制御データ（チューニングワード）ＦＣＴＬによって指定される周波数の出力クロックＯＵＴＣＬＫ１を生成し出力する。本実施形態においては、ＤＤＳ２０の基準クロックは、リファレンスクロックＲＥＦＣＬＫ２として説明するが、リファレンスクロックＲＥＦＣＬＫ２を逓倍又は分周したクロックであっても良い。ＤＤＳ２０は、位相アキュムレータ２１、正弦波変換部２２、及びデジタルアナログ変換部（ＤＡＣ）２３を有する。また、図示していないが、ＤＤＳ２０は、ＤＡＣ２３の出力をフィルタ処理するローパスフィルタをさらに有していても良い。
【００１５】
位相アキュムレータ２１は、入力される制御データＦＣＴＬによって指定される周波数に応じて位相設定データの増分を決定し、基準クロックであるリファレンスクロックＲＥＦＣＬＫ２に基づいて位相設定データを積算していく。積算された位相設定データは、正弦波変換部２２に出力される。正弦波変換部２２には、正弦波の振幅データに係るルックアップテーブルが格納されている。位相アキュムレータ２１から出力された位相設定データは、それに対応した正弦波の振幅データに正弦波変換部２２により変換されてＤＡＣ２３に出力される。ＤＡＣ２３は、リファレンスクロックＲＥＦＣＬＫ２に基づいて、正弦波変換部２２から出力された正弦波の振幅データをデジタルアナログ変換し、出力クロックＯＵＴＣＬＫ１として出力する。
【００１６】
制御部３０は、ジッタ周波数における１周期分の出力周波数の変動量をマッピングしたジッタ制御テーブルを有する。ジッタ制御テーブルには、ジッタを付加した信号を生成するために制御データ（チューニングワード）ＦＣＴＬとしてＤＤＳ２０に供給する１周期分の一連の設定データが書き込みタイミング毎に格納されている。制御部３０は、入力されるジッタ設定情報ＪＴＳに基づいて、それにより指定されるジッタの周波数及び深度（大きさ）に応じたジッタ制御テーブルを選択し、そのジッタ制御テーブルに格納されている設定データを制御データＦＣＴＬとしてＤＤＳ２０に出力する。制御部３０からＤＤＳ２０への制御データＦＣＴＬの出力は、ＤＤＳ２０の基準クロック（ここでは、リファレンスクロックＲＥＦＣＬＫ２）に同期したタイミングで行われ、そのタイミング毎に設定データが１つずつ順に出力される。言い換えれば、制御部３０から出力される制御データＦＣＴＬが、ＤＤＳ２０の基準クロックに同期したタイミングでジッタ制御テーブルに格納されている設定データに順次書き替えられてＤＤＳ２０へ供給される。また、制御部３０には、位相比較器６０から出力される制御情報ＣＴＬＩが入力される。制御部３０は、制御情報ＣＴＬＩに基づいて制御データＦＣＴＬに対する補正処理を必要に応じて行い、補正処理された制御データＦＣＴＬをＤＤＳ２０に出力する。
【００１７】
ＰＬＬ回路４０は、ＤＤＳ２０から出力される出力クロックＯＵＴＣＬＫ１を逓倍し、周波数がｎ倍された高周波のクロックを出力クロックＯＵＴＣＬＫ２として出力する。ＰＬＬ回路４０から出力される出力クロックＯＵＴＣＬＫ２は、フィルタ５０及び被測定物７０に供給される。
【００１８】
フィルタ５０は、図２に示すように周波数ＦＪ１〜ＦＪ２のジッタ周波数設定範囲の成分は遮断し、周波数ＦＪ２よりも高い周波数成分は透過させる周波数特性ＨＰＦを有するハイパスフィルタである。すなわち、フィルタ５０は、カットオフ周波数が周波数ＦＪ２と出力クロックＯＵＴＣＬＫ２の基本周波数との間にあるハイパスフィルタである。フィルタ５０は、入力される出力クロックＯＵＴＣＬＫ２から付加されているジッタ成分を除去してフィードバッククロックＦＢＣＬＫとして出力する。
【００１９】
位相比較器６０は、入力されるリファレンスクロックＲＥＦＣＬＫ１とフィードバッククロックＦＢＣＬＫ（ジッタ成分が除去された出力クロックＯＵＴＣＬＫ２）との位相（周波数）を比較し、比較結果を制御情報ＣＴＬＩとして出力する。
【００２０】
図３は、図１に示した制御部３０の構成例を示すブロック図である。制御部３０は、デコーダ３１、テーブル読み出し部３２、メモリ３３、テーブル保持部３４、補正処理部３５、及び出力部３６を有する。メモリ３３には、付加するジッタに応じた複数のジッタ制御テーブル３７Ａ、３７Ｂ、３７Ｃ、…が格納されている。
【００２１】
デコーダ３１は、入力されるジッタ設定情報ＪＴＳをデコードし、そのジッタ設定情報ＪＴＳに応じたジッタ制御テーブルをメモリ３３から読み出すための読み出しアドレスＲＡＤを出力する。テーブル読み出し部３２は、デコーダ３１から読み出しアドレスＲＡＤが供給され、供給された読み出しアドレスＲＡＤを用いて、メモリ３３からジッタ制御テーブルを読み出す。テーブル保持部３４は、テーブル読み出し部３２により読み出されたジッタ制御テーブルＴＤ１が供給され、それを保持する。
【００２２】
補正処理部３５は、テーブル保持部３４から保持しているジッタ制御テーブルの設定データＴＤ２及び位相比較器６０からの制御情報ＣＴＬＩが供給され、制御情報ＣＴＬＩに基づいて設定データＴＤ２に補正処理を施す。なお、補正処理部３５による補正処理は、必ず実行されるのではなく、制御情報ＣＴＬＩに基づき必要に応じて実行される。出力部３６は、補正処理後の設定データＴＤ３が供給され、それを設定データＴＤ４としてＤＤＳ２０の基準クロックに同期したタイミングでＤＤＳ２０に送る。
【００２３】
図４は、ジッタ制御テーブルの一例を示す図である。基本周波数ＢＡＳＥの信号に対して、ジッタ周波数が（１×１０6）／（１２Ｔｃ）〔ｋＨｚ〕でジッタ深度（ジッタの大きさ）が±３Ｆｄ（基本周波数ＢＡＳＥを中心に±３Ｆｄの幅で周波数を変動させる）であるジッタを付加する場合を一例として示す。また、ＤＤＳ２０の基準クロックの周波数は（８×１０3）／Ｔｃ〔ＭＨｚ〕であるとする。
【００２４】
このようなジッタが付加された信号を生成するには、例えば図４（Ａ）に示すように、期間ａ（０〜１Ｔｃ〔ｎｓ〕）において、制御部３０は、出力周波数（ＢＡＳＥ−３Ｆｄ）に対応する設定値（ＢＡＳＥ−３Ｖｄ）を制御データＦＣＴＬとしてＤＤＳ２０に出力する。続く、期間ｂ（１Ｔｃ〜２Ｔｃ〔ｎｓ〕）において、制御部３０は、出力周波数（ＢＡＳＥ−２Ｆｄ）に対応する設定値（ＢＡＳＥ−２Ｖｄ）を制御データＦＣＴＬとしてＤＤＳ２０に出力する。また、期間ｃ（２Ｔｃ〜３Ｔｃ〔ｎｓ〕）において、制御部３０は、出力周波数（ＢＡＳＥ−１Ｆｄ）に対応する設定値（ＢＡＳＥ−１Ｖｄ）を制御データＦＣＴＬとしてＤＤＳ２０に出力する。以下、同様に制御部３０は、図４（Ａ）に示すように時間Ｔｃが経過する毎にＶｄずつ設定値を変動させ、その設定値を制御データＦＣＴＬとしてＤＤＳ２０に出力する。
【００２５】
制御部３０からＤＤＳ２０への設定値の書き込みは８／Ｔｃ〔ｎｓ〕毎に行うので、図４（Ａ）に示したようにしてＤＤＳ２０へ設定値を送るには、図４（Ｂ）に示すようなジッタ制御テーブルとなる。すなわち、まず８／Ｔｃ〔ｎｓ〕毎に設定値（ＢＡＳＥ−３Ｖｄ）の書き込みを８回行い、続いて８／Ｔｃ〔ｎｓ〕毎に設定値（ＢＡＳＥ−２Ｖｄ）の書き込みを８回行い、その後同様に８回毎に設定値の切り替えを行う。
【００２６】
ここで、ＤＤＳは、一般にＰＬＬ回路用の発振器など周波数調整等に使用されており、通常は単一周波数の信号を出力するために用いられるので、ＤＤＳに与える制御データ（チューニングワード）は固定である。
【００２７】
それに対して、本実施形態では、制御部３０が、前述のジッタ制御テーブルを用いて、ナノ秒あるいはピコ秒といった短時間（高速）かつ一定の間隔でＤＤＳ２０に与える制御データＦＣＴＬを更新するよう制御する。このようにＤＤＳ２０に与える制御ビットの切り替えを高速かつ一定時間毎に行って、出力クロックＯＵＴＣＬＫ１に係る周波数制御をし周期的に周波数を変化させることにより、周波数変調と同様の効果が得られ、ジッタを付加した信号を生成することができる。
【００２８】
また、本実施形態では、ジッタ制御テーブルに格納する設定データの繰り返し数や値の変化量によりジッタ周波数やジッタ深度を自由に設定することができ、任意のジッタを容易に付加することができる。また、ＤＤＳ２０に対する制御データ（設定データ）でジッタの量を制御できるので、微小なジッタの付加が可能になり、またジッタの量の確認及び調整を行う作業が不要、あるいは著しく簡易になる。例えば、容易に多種のジッタ周波数やジッタ深度の切り替えを行って試験を実施することができたり、付加するジッタの量を線形的に変化させたりして試験を実施することができる。また、例えば、瞬時にジッタ周波数やジッタ深度の切り替えを行うことが可能になり、瞬時のジッタ付加耐力やジッタ急変耐力等の計測が可能になる。
【００２９】
また、ジッタ制御テーブルにはジッタ周波数における１周期分の出力周波数の変動量だけをマッピングし、その繰り返し制御を行うことにより、ジッタ制御テーブルを記憶するためのメモリ容量の増大を抑制しジッタを付加した信号を生成することができる。また、本実施形態においてはミキサを用いずにＤＤＳ２０がジッタの成分を含む信号を生成するので、歪みのない良好な信号波形の信号が得られるとともに、ノイズが発生することもない。
【００３０】
以下、本実施形態での具体例について説明する。以下の説明では、図１に示した構成において、ジッタを付加していない状態での各クロックの周波数は、次のとおりであるとする。クロックＲＥＦＣＬＫ１、ＯＵＴＣＬＫ２、及びＦＢＣＬＫの周波数が６２２．０８〔ＭＨｚ〕であり、クロックＲＥＦＣＬＫ２の周波数が３１１．０４〔ＭＨｚ〕であり、クロックＯＵＴＣＬＫ１の周波数が１９．４４〔ＭＨｚ〕であるとする。また、ＤＤＳ２０の基準クロックは、クロックＲＥＦＣＬＫ２と同じであるとし、その周波数は３１１．０４〔ＭＨｚ〕であるとする。
【００３１】
図５は、本実施形態におけるジッタ制御テーブルの第１例を示す図である。第１例は、基本周波数１９．４４〔ＭＨｚ〕の信号に対して、ジッタ周波数が８１０〔ｋＨｚ〕でジッタ深度が±５７．０〔ｐｐｍ〕であるジッタを付加した信号をＤＤＳ２０から出力する例である。ここで、ＤＤＳ２０における制御データのビット数を２４ビットとすると、１／（２24）＝０．０６〔ｐｐｍ〕ステップでの周波数偏差の制御が可能である。したがって、１回の制御での変動幅を９．５〔ｐｐｍ〕とすると、図５（Ａ）に示すように、９．５／０．０６＝１６０ステップ（３２×５）単位で２４回制御すれば良い。
【００３２】
図５（Ａ）に示すＤＤＳ２０からの出力クロックＯＵＴＣＬＫ１の周波数制御は、図５（Ｂ）に示すジッタ制御テーブルにより実現される。すなわち、ＤＤＳ２０における制御データの書き込みは３．２〔ｎｓ〕（＝１／３１１．０４ＭＨｚ）毎に行われるので、期間ａである０〔ｎｓ〕から４８．２〔ｎｓ〕まで（ａ１〜ａ１６の書き込み）は、設定データ“0000 1111 1111 1111 1110 0010”を書き込み続ける。同様に、期間ｂである５１．４〔ｎｓ〕から９９．６〔ｎｓ〕まで（ｂ１〜ｂ１６の書き込み）は、設定データ“0000 1111 1111 1111 1110 0111”を書き込み続ける。以下、期間ｃ〜期間ｘまで同様に出力周波数に応じた設定データをＤＤＳ２０に書き込むこととなる。
【００３３】
図６は、図５（Ｂ）に示したジッタ制御テーブルによるＤＤＳ２０から出力される出力クロックＯＵＴＣＬＫ１の周波数変化を説明するための図である。図６に示すように、時間間隔Ｊｔｄ（本例では、５１．４４〔ｎｓ〕）の間隔で周波数変調が切り替えられ、変動幅Ｊｆｄ（本例では、９．５〔ｐｐｍ〕）の間隔でジッタの大きさが制御される。図５（Ｂ）に示したジッタ制御テーブルを用いることで、時間間隔Ｊｔの間に出力クロックＯＵＴＣＬＫ１の周波数は、基本周波数Ｆ０である１９．４４〔ＭＨｚ〕を中心に±５７．０〔ｐｐｍ〕の範囲で変化することとなる。
【００３４】
ここで、ジッタ制御テーブルに格納されている設定データに基づいてＤＤＳ２０からの出力クロックＯＵＴＣＬＫ１の周波数制御を行うと、実際の制御では同期にずれが生じることがある。本実施形態では、リファレンスクロックＲＥＦＣＬＫ１とフィードバッククロックＦＢＣＬＫとの位相（周波数）を位相比較器６０で比較し、比較結果に基づいて制御部３０がＤＤＳ２０に与える制御データを適宜加減し同位相となるように位相（周波数）を調整する。
【００３５】
図７は、本実施形態におけるジッタ制御テーブルの第２例を示す図である。第２例は、基本周波数１９．４４〔ＭＨｚ〕の信号に対して、ジッタ周波数が８１０〔ｋＨｚ〕でジッタ深度が±１１４．０〔ｐｐｍ〕であるジッタを付加した信号をＤＤＳ２０から出力する例である。すなわち、図７（Ａ）に示すように、周波数変化を破線で示した第１例でのジッタ深度Ｊｗ１（±５７．０〔ｐｐｍ〕）に対して、実線で示すように２倍のジッタ深度Ｊｗ２のジッタを付加するようにするものである。
【００３６】
このようにジッタ深度（ジッタの大きさ）を２倍にする場合には、図７（Ｂ）に示すように設定データにおける変動量を２倍にすれば良い。同様に、ジッタ深度（ジッタの大きさ）を３倍にする場合には、設定データにおける変動量を３倍にすれば良い。すなわち、本実施形態では、ジッタ深度（ジッタの大きさ）をＮ倍（Ｎは任意の値）にする場合には、設定データにおける変動量をＮ倍にすれば良く、Ｎ倍のジッタを付加した信号を容易に生成することができる。
【００３７】
図８は、本実施形態におけるジッタ制御テーブルの第３例を示す図である。第３例は、基本周波数１９．４４〔ＭＨｚ〕の信号に対して、ジッタ周波数が４０５〔ｋＨｚ〕でジッタ深度が±５７．０〔ｐｐｍ〕であるジッタを付加した信号をＤＤＳ２０から出力する例である。すなわち、図８（Ａ）に示すように、周波数変化を破線で示した第１例でのジッタ周波数ＪＦ１（８１０〔ｋＨｚ〕）に対して、実線で示すように１／２倍のジッタ周波数ＪＦ２のジッタを付加するようにするものである。
【００３８】
このようにジッタ周波数を１／２倍にする場合には、図８（Ｂ）に示すように設定データの制御速度を２倍に遅くすれば良い（例えば、ＤＤＳ２０の基準クロックの周波数は変更せずに、同じ設定データの書き込み回数を２倍にする）。同様に、ジッタ周波数を（１／１０）倍にする場合には、設定データの制御速度を１０倍に遅くすれば良い。すなわち、本実施形態では、ジッタ周波数を（１／Ｍ）倍（Ｍは任意の値）にする場合には、設定データの制御速度をＭ倍に遅くすれば良く、（１／Ｍ）倍のジッタ周波数でのジッタを付加した信号を容易に生成することができる。
【００３９】
なお、前述した図７及び図８に示した例を組み合わせても良い。ジッタ深度（ジッタの大きさ）をＸ倍（Ｘは任意の値）にし、かつジッタ周波数を（１／Ｙ）倍（Ｙは任意の値）にする場合には、設定データにおける変動量をＸ倍にし、かつ設定データの制御速度をＹ倍に遅くすれば良い。このように、ジッタ制御テーブルにおける設定データの変動量、及び設定ビットの切り替えタイミングの制御により、容易に任意のジッタを付加することができる。
【００４０】
次に、図９Ａ及び図９Ｂを参照して、本実施形態における信号生成装置を用いたジッタ付加試験の例を説明する。図９Ａは、本実施形態における信号生成装置を用いたジッタ付加試験の例を示すフローチャートであり、図９Ｂは、図９Ａに続くジッタ付加試験の例を示すフローチャートである。
【００４１】
ジッタ付加試験が開始されると、まず、ステップＳ１０１にて、信号生成装置（ＤＤＳ２０及び制御部３０）の初期化が実行される。初期化が完了すると、ステップＳ１０２にて、制御部３０は、基本周波数の信号が出力されるようにＤＤＳ２０に制御データＦＣＴＬを設定する。ステップＳ１０２において制御データＦＣＴＬの設定が行われた後、基本周波数の信号がＤＤＳ２０から出力されているか（Ｓ１０３）、及び同期したクロックがＤＤＳ２０及び制御部３０に入力されているか（Ｓ１０４）が判定される。判定の結果、基本周波数の信号がＤＤＳ２０から出力されていない、又は同期したクロックがＤＤＳ２０及び制御部３０に入力されていないと判定された場合には、ステップＳ１０１に戻る。一方、基本周波数の信号がＤＤＳ２０から出力されていると判定され、かつ同期したクロックがＤＤＳ２０及び制御部３０に入力されていると判定された場合には、ステップＳ１０５へ進む。
【００４２】
ステップＳ１０５にて、制御部３０は、入力されるジッタ設定情報ＪＴＳに基づいて、保持しているジッタ制御テーブルの内からジッタ設定に応じたジッタ制御テーブルを選択する。そして、制御部３０は、ステップＳ１０６〜Ｓ１０８の処理を実行し、ＤＤＳ２０の基準クロックに同期したタイミングで、選択したジッタ制御テーブルに格納されている設定データを１つずつ順にＤＤＳ２０制御データＦＣＴＬとして書き込む。これにより、ＤＤＳ２０では、その基準クロックに同期した書き込みタイミング毎に制御データが更新され、制御データの値に応じた周波数の出力クロックが生成され出力される。このようにして、ＤＤＳ２０は、ジッタの成分を含む信号を生成し出力クロックＯＵＴＣＬＫ１として出力し、ＤＤＳ２０から出力された出力クロックＯＵＴＣＬＫ１はＰＬＬ回路４０によりｎ逓倍されて被測定物７０に供給される。
【００４３】
ステップＳ１０６〜Ｓ１０８の処理が選択したジッタ制御テーブルに格納されている設定データの数と同じ回数繰り返される、すなわち選択したジッタ制御テーブルに格納されている最終の設定データがＤＤＳ２０に書き込まれるとステップＳ１０９へ進む。ステップＳ１０９では、ＤＤＳ２０からの出力クロックの周波数が、選択されたジッタ制御テーブルに合わせて変動しているか否かが判定される。ステップＳ１０９での判定の結果、出力クロックの周波数がジッタ制御テーブルに合わせて変動していない場合には、ステップＳ１０６に戻る。
【００４４】
一方、ステップＳ１０９での判定の結果、出力クロックの周波数がジッタ制御テーブルに合わせて変動している場合には、ステップＳ１１０へ進む。ステップＳ１１０にて、位相比較器６０は、入力クロックに対応するリファレンスクロックＲＥＦＣＬＫ１と出力クロックに対応するフィードバッククロックＦＢＣＬＫ（ジッタ成分が除去された出力クロックＯＵＴＣＬＫ２）との周波数を比較する。
【００４５】
ステップＳ１１０での比較の結果、入力クロックと出力クロックとの周波数が異なり（Ｓ１１１のＮＯ）、かつ出力クロックの周波数が入力クロックの周波数より高い（Ｓ１１２のＹＥＳ）ときには、制御部３０は、制御データから“１”を減算しステップＳ１１０に戻る（Ｓ１１３）。また、入力クロックと出力クロックとの周波数が異なり（Ｓ１１１のＮＯ）、かつ出力クロックの周波数が入力クロックの周波数より高くない（Ｓ１１２のＮＯ）ときには、制御部３０は、制御データに“１”を加算しステップＳ１１０に戻る（Ｓ１１４）。
【００４６】
前述したステップＳ１１０〜Ｓ１１４の処理を入力クロックと出力クロックとの周波数が同じになるまで繰り返し行う。そして、入力クロックと出力クロックとの周波数が同じになると（Ｓ１１１のＹＥＳ）、ステップＳ１１５にて、制御部３０は、すべてのジッタ設定に対するテストが完了したか否かを判断する。その結果、実施していないテストがある場合には、ステップＳ１０５に戻り、未実施のジッタ設定でステップＳ１０５以降の処理を再び行う。一方、すべてのジッタ設定に対するテストが完了している場合には、ジッタ付加試験を終了する。
【００４７】
なお、本実施形態においてＤＤＳ２０は、制御データＦＣＴＬに応じた周波数の正弦波を出力する例を示したが、ＤＤＳ２０の出力信号は正弦波に限定されるものではない。ＤＤＳ２０が、正弦波とは異なる他の周期性を有する信号の振幅データに係るルックアップテーブルを持ち、それに応じた出力信号を出力可能であっても良い。
【００４８】
また、本実施形態においてジッタ制御テーブルには、同じ設定データが連続する場合でもそれぞれの設定データが分けて格納されているが、ジッタ制御テーブルはこの形式に限定されるものではない。例えば、設定データとその設定データが連続する個数とを組にしてジッタ制御テーブルに格納し、制御部３０が、格納された個数の情報に従って、対応する設定データを繰り返し出力するように制御しても良い。
【００４９】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００５０】
１０ 分周器
２０ ダイレクトデジタルシンセサイザ（ＤＤＳ）
２１ 位相アキュムレータ
２２ 正弦波変換部
２３ デジタルアナログ変換部（ＤＡＣ）
３０ 制御部
３１ デコーダ
３２ テーブル読み出し部
３３ メモリ
３４ テーブル保持部
３５ 補正処理部
３６ 出力部
３７Ａ、３７Ｂ、３７Ｃ ジッタ制御テーブル
４０ ＰＬＬ回路
５０ フィルタ
６０ 位相比較器
【特許請求の範囲】
【請求項１】
基準クロックに基づいて、入力される制御データに応じた周波数の出力信号を生成し出力するダイレクトデジタルシンセサイザと、
前記基準クロックに同期させて前記ダイレクトデジタルシンセサイザに前記制御データを供給する制御部とを備え、
前記制御部は、設定されるジッタの周波数及び大きさに応じて前記ダイレクトデジタルシンセサイザの出力周波数を制御するための一連の設定データが格納された制御テーブルを有し、前記基準クロックに同期したタイミングで前記制御データを前記制御テーブルに格納されている前記設定データで順次書き替えることを特徴とする信号生成装置。
【請求項２】
前記制御テーブルは、１周期分の前記設定データが格納されていることを特徴とする請求項１記載の信号生成装置。
【請求項３】
前記制御部は、前記制御テーブルを複数有し、前記ダイレクトデジタルシンセサイザの出力周波数の制御に用いる前記制御テーブルを、設定されるジッタの周波数及び大きさに応じて選択することを特徴とする請求項１又は２記載の信号生成装置。
【請求項４】
入力される２つの信号の位相を比較する位相比較器を備え、
前記制御部は、前記位相比較器による前記基準クロックと前記ダイレクトデジタルシンセサイザの出力信号とに係る位相比較の結果に基づいて、前記ダイレクトデジタルシンセサイザに供給する前記制御データに補正処理を施すことを特徴とする請求項１〜３の何れか１項に記載の信号生成装置。
【請求項５】
前記ダイレクトデジタルシンセサイザの出力信号を逓倍する位相ロックループ回路を備えることを特徴とする請求項１〜４の何れか１項に記載の信号生成装置。
【請求項６】
前記制御テーブルは、前記基準クロックの周期毎に、１周期に対して１つの前記設定データが格納されていることを特徴とする請求項１〜５の何れか１項に記載の信号生成装置。
【請求項７】
基準クロックに基づいて、入力される制御データに応じた周波数の出力信号を生成し出力するダイレクトデジタルシンセサイザを用いた信号生成方法であって、
設定されるジッタの周波数及び大きさに応じて前記ダイレクトデジタルシンセサイザの出力周波数を制御するための制御テーブルに格納されている一連の設定データで前記制御データを前記基準クロックに同期したタイミングで順次書き替えて、前記制御データを前記ダイレクトデジタルシンセサイザに供給することを特徴とする信号生成方法。
【請求項８】
前記基準クロックと前記ダイレクトデジタルシンセサイザの出力信号とに係る位相比較を行い、前記位相比較の結果に基づいて、前記ダイレクトデジタルシンセサイザに供給する前記制御データに補正処理を施すことを特徴とする請求項７記載の信号生成方法。
【請求項１】
基準クロックに基づいて、入力される制御データに応じた周波数の出力信号を生成し出力するダイレクトデジタルシンセサイザと、
前記基準クロックに同期させて前記ダイレクトデジタルシンセサイザに前記制御データを供給する制御部とを備え、
前記制御部は、設定されるジッタの周波数及び大きさに応じて前記ダイレクトデジタルシンセサイザの出力周波数を制御するための一連の設定データが格納された制御テーブルを有し、前記基準クロックに同期したタイミングで前記制御データを前記制御テーブルに格納されている前記設定データで順次書き替えることを特徴とする信号生成装置。
【請求項２】
前記制御テーブルは、１周期分の前記設定データが格納されていることを特徴とする請求項１記載の信号生成装置。
【請求項３】
前記制御部は、前記制御テーブルを複数有し、前記ダイレクトデジタルシンセサイザの出力周波数の制御に用いる前記制御テーブルを、設定されるジッタの周波数及び大きさに応じて選択することを特徴とする請求項１又は２記載の信号生成装置。
【請求項４】
入力される２つの信号の位相を比較する位相比較器を備え、
前記制御部は、前記位相比較器による前記基準クロックと前記ダイレクトデジタルシンセサイザの出力信号とに係る位相比較の結果に基づいて、前記ダイレクトデジタルシンセサイザに供給する前記制御データに補正処理を施すことを特徴とする請求項１〜３の何れか１項に記載の信号生成装置。
【請求項５】
前記ダイレクトデジタルシンセサイザの出力信号を逓倍する位相ロックループ回路を備えることを特徴とする請求項１〜４の何れか１項に記載の信号生成装置。
【請求項６】
前記制御テーブルは、前記基準クロックの周期毎に、１周期に対して１つの前記設定データが格納されていることを特徴とする請求項１〜５の何れか１項に記載の信号生成装置。
【請求項７】
基準クロックに基づいて、入力される制御データに応じた周波数の出力信号を生成し出力するダイレクトデジタルシンセサイザを用いた信号生成方法であって、
設定されるジッタの周波数及び大きさに応じて前記ダイレクトデジタルシンセサイザの出力周波数を制御するための制御テーブルに格納されている一連の設定データで前記制御データを前記基準クロックに同期したタイミングで順次書き替えて、前記制御データを前記ダイレクトデジタルシンセサイザに供給することを特徴とする信号生成方法。
【請求項８】
前記基準クロックと前記ダイレクトデジタルシンセサイザの出力信号とに係る位相比較を行い、前記位相比較の結果に基づいて、前記ダイレクトデジタルシンセサイザに供給する前記制御データに補正処理を施すことを特徴とする請求項７記載の信号生成方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【公開番号】特開２０１３−６１２７８（Ｐ２０１３−６１２７８Ａ）
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願番号】特願２０１１−２００６９７（Ｐ２０１１−２００６９７）
【出願日】平成２３年９月１４日（２０１１．９．１４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願日】平成２３年９月１４日（２０１１．９．１４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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