信号送信装置、信号送信方法、信号受信装置、信号受信方法及び信号伝送システム
【課題】４：２：０／１０ビット、１２ビット信号であるデータ構造を４：４：４／１０ビット、１２ビット信号に変換して、現行の１０Ｇシリアルインターフェースで伝送する。
【解決手段】マッピング部１１は、第１〜第Ｎのサブイメージのそれぞれの一ラインおきに画素サンプルを間引きインターレース信号に変換する。このとき、第１〜第Ｎ／２のサブイメージを、４：２：２／ｒビット信号に変換する。また、第（Ｎ／２）＋１〜第Ｎのサブイメージを、４：０：０／ｒビット信号に変換する。そして、４：２：２／ｒビット信号のデータ構造、及び４：０：０／ｒビット信号のデータ構造を、４：４：４／ｒビット信号のデータ構造に合わせて変換したデュアルリンクＨＤ−ＳＤＩを出力する。
【解決手段】マッピング部１１は、第１〜第Ｎのサブイメージのそれぞれの一ラインおきに画素サンプルを間引きインターレース信号に変換する。このとき、第１〜第Ｎ／２のサブイメージを、４：２：２／ｒビット信号に変換する。また、第（Ｎ／２）＋１〜第Ｎのサブイメージを、４：０：０／ｒビット信号に変換する。そして、４：２：２／ｒビット信号のデータ構造、及び４：０：０／ｒビット信号のデータ構造を、４：４：４／ｒビット信号のデータ構造に合わせて変換したデュアルリンクＨＤ−ＳＤＩを出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定された画素数を越える映像信号をシリアル伝送する場合に適用して好適な信号送信装置、信号送信方法、信号受信装置、信号受信方法及び信号伝送システムに関する。
【背景技術】
【０００２】
従来、１フレームが１９２０サンプル×１０８０ラインの映像信号である現行のＨＤ（High Definition）の映像信号を超える、超高精細映像信号の受像システムや撮像システムの開発が進んでいる。例えば、現行のＨＤで規定される画素数の４倍又は１６倍もの画素数を持つ次世代の放送方式であるＵＨＤＴＶ（Ultra High Definition TV）規格が、国際協会によって標準化が行われている。この国際協会には、ＩＴＵ（International Telecommunication Union）やＳＭＰＴＥ（Society of Motion Picture and Television Engineers）がある。
【０００３】
ここで、特許文献１には、４ｋ×２ｋ信号（４ｋ×２ｋの超高解像度信号）の一種である３８４０×２１６０／３０Ｐ，３０／１．００１Ｐ／４：４：４／１２ビット信号を、ビットレート１０Ｇｂｐｓ以上で伝送する技術が開示されている。なお、ｍサンプル×ｎラインで表される映像信号を、「ｍ×ｎ」と略記する。そして、［３８４０×２１６０／３０Ｐ］と示した場合には、［水平方向の画素数］×［垂直方向のライン数］／［１秒当りのフレーム数］を示す。また、［４：４：４］は、原色信号伝送方式である場合、［赤信号Ｒ：緑信号Ｇ：青信号Ｂ］の比率を示し、色差信号伝送方式である場合、［輝度信号Ｙ：第１色差信号Ｃｂ：第２色差信号Ｃｒ］の比率を示す。
【０００４】
以下の説明において、プログレッシブ信号のフレームレートを表す５０Ｐ，５９．９４Ｐ，６０Ｐを、「５０Ｐ−６０Ｐ」、４７．９５Ｐ，４８Ｐ，５０Ｐ，５９．９４Ｐ，６０Ｐを「４８Ｐ−６０Ｐ」と略記する。また、１００Ｐ，１１９．８８Ｐ，１２０Ｐを、「１００Ｐ−１２０Ｐ」と略記し、９５．９Ｐ，９６Ｐ，１００Ｐ，１１９．８８Ｐ，１２０Ｐを、「９６Ｐ−１２０Ｐ」と略記する。また、インターレース信号のフレームレートを表す５０Ｉ，５９．９４Ｉ，６０Ｉを、「５０Ｉ−６０Ｉ」、４７．９５Ｉ，４８Ｉ，５０Ｉ，５９．９４Ｉ，６０Ｉを、「４８Ｉ−６０Ｉ」と略記する。また、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号を、「３８４０×２１６０／１００Ｐ−１２０Ｐ信号」と略記する場合がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−３２８４９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年のＳＭＰＴＥやＩＴＵでは、フレームレートが２３．９８Ｐ−６０Ｐである３８４０×２１６０や７６８０×４３２０の映像信号規格やインターフェース規格が標準化されつつある。また、映像データを伝送するためにモードＤ（後述する図８参照）を用いた場合、３８４０×２１６０／２３．９８Ｐ−３０Ｐの映像信号を１ｃｈの１０Ｇ−ＳＤＩで伝送出来る。しかし、フレームレートが１２０Ｐや１２０Ｐを超える映像信号を伝送するために対応可能なインターフェースについて議論されたり、標準化がなされたりしていなかった。また、１９２０×１０８０や２０４８×１０８０に対応する映像信号規格には、フレームレートが６０Ｐまでしか規定されていないため、特許文献１に記載されている技術を用いても、高画素の画素サンプルを既存のインターフェースで伝送できなかった。
【０００７】
また、ＳＭＰＴＥでは、４０９６×２１６０／２３．９８Ｐ−６０Ｐまでの映像信号規格や標準化されつつあるものの、信号送信装置と信号受信装置が備えるインターフェースの議論や標準化がなされていなかった。このため、４０９６×２１６０／２３．９８Ｐ−３０Ｐの映像信号を想定すると、映像データ領域に格納される画素サンプル数が増えるため、モードＤのライン構造のままでは画素サンプルを多重し、伝送できなかった。
【０００８】
さらに、映像信号が４０９６×２１６０である場合に、フレームレートが２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐ，４７．９５Ｐ，４８Ｐ，５０Ｐ，５９．９４Ｐ，６０Ｐの範囲で規定されている。しかし、将来は現在用いられているフレームレート（例えば３０Ｐ）の３倍速信号である９０Ｐ、あるいは９０Ｐ以上のフレームレートの映像信号を伝送することも考慮しなければならない。このため、様々なフレームレートの映像信号を、現行の伝送インターフェースを利用して伝送する仕様を策定する必要があった。
【０００９】
本開示はこのような状況に鑑みて成されたものである。すなわち、１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越え、かつ、高いフレームレートである映像信号を、ＨＤ−ＳＤＩインターフェースや１０Ｇｂｐｓのシリアルインターフェースを利用してシリアル伝送することを目的とする。１２０Ｐ伝送時、特に４：２：０信号伝送時にデータ多重方式を工夫して伝送帯域を削減するものである。
【課題を解決するための手段】
【００１０】
本開示は、１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるｍ×ｎ（ｍサンプル、ｎラインを示すｍ，ｎは、正の整数）／ａ−ｂ（ａ，ｂは、プログレッシブ信号のフレームレート）／４：２：０／ｒビット信号で規定されるクラスイメージから、同一ラインで隣り合う２つの画素サンプルを間引く。そして、ｍ′×ｎ′（ｍ′サンプル、ｎ′ラインを示すｍ′，ｎ′は、正の整数）／ａ′−ｂ′（ａ′，ｂ′は、プログレッシブ信号のフレームレート）／４：２：２および４：０：０／ｒビット信号で規定される第１〜第Ｎ（Ｎは、２以上の整数）のサブイメージの映像データ領域にマッピングする。
次に、画素サンプルがマッピングされた第１〜第Ｎのサブイメージのそれぞれの一ラインおきに画素サンプルを間引いてインターレース信号とする。このとき、第１〜第Ｎ／２のサブイメージを、４：２：２／ｒビット信号に変換し、第（Ｎ／２）＋１〜第Ｎのサブイメージを、４：０：０／ｒビット信号に変換する。
そして、４：２：２／ｒビット信号のデータ構造、及び４：０：０／ｒビット信号のデータ構造を、４：４：４／ｒビット信号のデータ構造に合わせて変換したデュアルリンクＨＤ−ＳＤＩを出力するものである。
【００１１】
また、本開示は、４：４：４／ｒビット信号のデータ構造としてあるデュアルリンクＨＤ−ＳＤＩを、４：２：２／ｒビット信号及び４：０：０／ｒビット信号に変換する。
次に、４：２：２／ｒビット信号を、ｍ′×ｎ′（ｍ′サンプル、ｎ′ラインを示すｍ′，ｎ′は、正の整数）／ａ′−ｂ′（ａ′，ｂ′は、プログレッシブ信号のフレームレート）／４：２：２／ｒビット信号で規定される第１〜第Ｎ／２（Ｎは、２以上の整数）のサブイメージの一ラインおきに画素サンプルを多重する。また、４：０：０／ｒビット信号を、第（Ｎ／２）＋１〜第Ｎのサブイメージの一ラインおきに画素サンプルを多重する。
そして、第１〜第Ｎのサブイメージから２画素ずつ抽出した画素サンプルを、１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるｍ×ｎ（ｍサンプル、ｎラインを示すｍ，ｎは、正の整数）／ａ−ｂ（ａ，ｂは、プログレッシブ信号のフレームレート）／４：２：０／ｒビット信号で規定されるクラスイメージのフレームにおける同一ラインに隣り合わせて多重するものである。
【００１２】
また、本開示は、上記の映像信号を送信し、この映像信号を受信する信号伝送システムである。
【００１３】
本開示は、入力した映像信号に対して、連続する２フレーム（あるいは２フレーム以上）単位のクラスイメージに含まれる画素サンプルの２画素間引き、ライン間引き及びワード間引きを行い、ＨＤ−ＳＤＩの映像データ領域に画素サンプルを多重した信号を送信する。一方、受信した信号に対して、ＨＤ−ＳＤＩの映像データ領域から画素サンプルを抽出し、ワード多重、ライン多重、及び２画素多重を行って、映像信号を再生する。
【発明の効果】
【００１４】
本開示によれば、４：２：０／１０ビット、１２ビット信号のデータ構造を４：４：４／１０ビット、１２ビット信号に変換して、現行の１０Ｇシリアルインターフェースで伝送することを可能とした。このため、新たな伝送規格を設けることなく、従来用いられていた伝送規格を利用できるので利便性が向上するという効果がある。
【図面の簡単な説明】
【００１５】
【図１】本開示の第１の実施の形態に係るテレビジョン放送局用のカメラ伝送システムの全体構成を示す図である。
【図２】本開示の第１の実施の形態に係る放送用カメラの回路構成のうち、信号送信装置の内部構成例を示すブロック図である。
【図３】本開示の第１の実施の形態に係る１０ビット信号をマッピングする第１のマッピング部の内部構成例を示すブロック図である。
【図４】本開示の第１の実施の形態に係る第２のマッピング部の内部構成例を示すブロック図である。
【図５】３８４０×２１６０におけるＵＨＤＴＶ規格のサンプル構造の例を示す説明図である。
【図６】本開示の第１の実施の形態に係る２画素間引き制御部が第１及び第２のクラスイメージから画素サンプルを２画素ずつ間引いて第１〜第４のサブイメージにマッピングする処理例を示す説明図である。
【図７】２４Ｐの場合における１０．６９２Ｇｂｐｓのシリアル・デジタルデータの１ライン分のデータ構造例を示す説明図である。
【図８】モードＤの例を示す説明図である。
【図９】本開示の第１の実施の形態に係る第１〜第４のサブイメージをライン間引きすることによって、ＳＭＰＴＥ３７２Ｍの規定に従ってＬｉｎｋＡ，Ｂに分割する例を示す説明図である。
【図１０】本開示の第１の実施の形態に係るライン間引きの例を示す説明図である。
【図１１】本開示の第１の実施の形態に係る８ｃｈの４：２：２／１０ビット信号と４：０：０／１０ビット信号を４組のＨＤ−ＳＤＩ ＬｉｎｋＡ，Ｂに変換する例を示す説明図である。
【図１２】本開示の第１の実施の形態に係る８ｃｈの４：２：２／１０ビット信号と４：０：０／１０ビット信号を４組のＨＤ−ＳＤＩ ＬｉｎｋＡ，Ｂに変換する際のデータ構造の例を示す説明図である。
【図１３】本開示の第１の実施の形態に係る４：２：０／１２ビット信号をマッピングする第１のマッピング部の内部構成例を示すブロック図である。
【図１４】本開示の第１の実施の形態に係る第１〜第４のサブイメージをライン間引きした後、ワード間引きをすることによって、ＳＭＰＴＥ３７２Ｍの規定に従ってＬｉｎｋＡ，Ｂに分割する例を示す説明図である。
【図１５】本開示の第１の実施の形態に係る１６ｃｈの４：２：２／１２ビット信号と４：０：０／１２ビット信号を４組のＨＤ−ＳＤＩ ＬｉｎｋＡ，Ｂに変換する例を示す説明図である。
【図１６】本開示の第１の実施の形態に係る１６ｃｈの４：２：２／１２ビット信号と４：０：０／１２ビット信号を４組のＨＤ−ＳＤＩ ＬｉｎｋＡ，Ｂに変換する際のデータ構造の例を示す説明図である。
【図１７】本開示の第１の実施の形態に係る多重部が行うデータの多重処理の例を示す説明図である。
【図１８】本開示の第１の実施の形態に係るＣＣＵの回路構成のうち、信号受信装置の内部構成例を示すブロック図である。
【図１９】本開示の第１の実施の形態に係る第２の再生部の内部構成例を示すブロック図である。
【図２０】本開示の第１の実施の形態に係る１０ビット信号を再生する第１の再生部の内部構成例を示すブロック図である。
【図２１】本開示の第１の実施の形態に係る１２ビット信号を再生する第１の再生部の内部構成例を示すブロック図である。
【図２２】本開示の第２の実施の形態に係る第１のマッピング部の内部構成例を示すブロック図である。
【図２３】本開示の第２の実施の形態に係るマッピング部が画素サンプルをマッピングする処理イメージを示す説明図である。
【図２４】本開示の第２の実施の形態に係る２画素間引き制御部が第１及び第２のクラスイメージから画素サンプルを２画素ずつ間引いて第１〜第８のサブイメージにマッピングする処理例を示す説明図である。
【図２５】本開示の第２の実施の形態に係る第１〜第８のサブイメージをライン間引きした後、ワード間引きをすることによって、ＳＭＰＴＥ３７２Ｍの規定に従ってＬｉｎｋＡ，Ｂに分割する例を示す説明図である。
【図２６】本開示の第２の実施の形態に係る第１の再生部の内部構成例を示すブロック図である。
【図２７】本開示の第３の実施の形態に係る２画素間引き制御部が第１及び第２のＵＨＤＴＶ２クラスイメージから画素サンプルを２画素ずつ間引いて第１〜第４のＵＨＤＴＶ１クラスイメージにマッピングする処理例を示す説明図である。
【図２８】本開示の第３の実施の形態に係る第１のマッピング部の内部構成例を示すブロック図である。
【図２９】本開示の第３の実施の形態に係る第１の再生部の内部構成例を示すブロック図である。
【図３０】本開示の第４の実施の形態に係る２画素間引き制御部が第１及び第２のＵＨＤＴＶ２クラスイメージから画素サンプルを２画素ずつ間引いて第１〜第４のＵＨＤＴＶ１クラスイメージにマッピングする処理例を示す説明図である。
【発明を実施するための形態】
【００１６】
以下、本開示を実施するための最良の形態（以下実施の形態とする。）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（画素サンプルのマッピング制御：３８４０×２１６０／５０Ｐ，５９．９４Ｐ，６０Ｐ／４：２：０／１０ビット，１２ビット多重方式を工夫して、伝送するＨＤ−ＳＤＩや１０Ｇ−ＳＤＩのｃｈ数を半分にする処理の例）
２．第２の実施の形態（３８４０×２１６０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：２：０／１０ビット，１２ビット多重方式を工夫して伝送ＨＤ−ＳＤＩや１０Ｇ−ＳＤＩのｃｈ数を半分にする処理の例）
３．第３の実施の形態（ＵＨＤＴＶ２ ７６８０×４３２０／５０Ｐ，５９．９４Ｐ，６０Ｐ／４：２：０／１０ビット，１２ビット多重方式を工夫して伝送ＨＤ−ＳＤＩや１０Ｇ−ＳＤＩのｃｈ数を半分にする処理の例）
４．第４の実施の形態（ＵＨＤＴＶ２ ７６８０×４３２０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：２：０／１０ビット，１２ビット多重方式を工夫して伝送ＨＤ−ＳＤＩや１０Ｇ−ＳＤＩのｃｈ数を半分にする処理の例）
５．変形例
【００１７】
＜１．第１の実施の形態＞
［画素サンプルのマッピング制御：３８４０×２１６０／５０Ｐ，５９．９４Ｐ，６０Ｐ／４：２：０／１０ビット，１２ビット多重方式を工夫して、伝送するＨＤ−ＳＤＩや１０Ｇ−ＳＤＩのｃｈ数を半分にする処理の例］
【００１８】
以下、本開示の第１の実施形態について、図１〜図２１を参照して説明する。
第１の実施の形態に係る伝送システムでは、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号の画素サンプルを間引く方式について説明する。
【００１９】
図１は、本実施の形態を適用したテレビジョン放送局用の信号伝送システム１０の全体構成を示す図である。この信号伝送システム１０は、同一構成としてある複数台の放送用カメラ１及びＣＣＵ（カメラコントロールユニット）２で構成されており、各放送用カメラ１が光ファイバーケーブル３でＣＣＵ２に接続されている。放送用カメラ１は、シリアル・デジタル信号（映像信号）を送信する信号送信方法を適用した信号送信装置として用いられ、ＣＣＵ２は、シリアル・デジタル信号を受信する信号受信方法を適用した信号受信装置として用いられる。そして、放送用カメラ１とＣＣＵ２を組み合わせた伝送システム１０は、シリアル・デジタル信号を送受信する信号伝送システムとして用いられる。また、これらの装置で行われる処理はハードウェアが連携して行うだけでなく、プログラムを実行させることによっても実現することができる。
【００２０】
放送用カメラ１は、ＵＨＤＴＶ１の４ｋ×２ｋの超高解像度信号（３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号）を生成し、ＣＣＵ２に送信する。
【００２１】
ＣＣＵ２は、各放送用カメラ１を制御したり、各放送用カメラ１から映像信号を受信したり、各放送用カメラ１のモニタに他の放送用カメラ１で撮影中の映像を表示させるための映像信号（リターンビデオ）を送信したりする。ＣＣＵ２は、各放送用カメラ１から映像信号を受信する信号受信装置として機能する。
【００２２】
［次世代２ｋ、４ｋ、８ｋ映像信号］
ここで、次世代の２ｋ、４ｋ、８ｋ映像信号について説明する。
様々なフレームレートの映像信号を送受信するインターフェースとして、モードＤ（後述する図７参照）として知られる伝送規格がＳＭＰＴＥ４３５−２に追加され、ＳＭＰＴＥ４３５−２−２００９として標準化が完了した。ＳＭＰＴＥ４３５−２には、１０．６９２Ｇｂｐｓのシリアルインターフェースに、ＳＭＰＴＥ２９２で規定された１０ビットのパラレルストリームである複数ｃｈのＨＤ−ＳＤＩによってデータを多重処理することについて記載されている。通常、ＨＤ−ＳＤＩのフィールドは、ＥＡＶ、水平補助データスペース（ＨＡＮＣデータ、水平ブランキング期間ともいう。）、ＳＡＶ、映像データの順に構成される。ＵＨＤＴＶ規格では、３８４０×２１６０／５０Ｐ−６０Ｐは２ｃｈの１０Ｇｂｐｓインターフェースで伝送し、７６８０×４３２０／５０Ｐ−６０Ｐは８ｃｈの１０Ｇｂｐｓインターフェースで伝送する方式がＳＭＰＴＥに提案された。この提案は、ＳＭＰＴＥ２０３６−３として規格の策定が完了した。
【００２３】
ＩＴＵやＳＭＰＴＥに提案されている映像規格は、１９２０×１０８０の２倍又は４倍のサンプル数及びライン数を持つ３８４０×２１６０や７６８０×４３２０の映像信号に関する。このうち、ＩＴＵで標準化されている映像規格はＬＳＤＩ（Large screen digital imagery）と呼ばれ、ＳＭＰＴＥに提案しているＵＨＤＴＶと呼ばれる。ＵＨＤＴＶに関しては次表１の映像信号が規定されている。
【００２４】
【表１】
【００２５】
また、映画業界におけるディジタルカメラに採用される規格として、次表２，３には、２０４８×１０８０や４０９６×２１６０の信号規格がＳＭＰＴＥ２０４８−１，２として標準化されている。
【００２６】
【表２】
【００２７】
【表３】
【００２８】
［ＤＷＤＭ／ＣＷＤＭ波長多重伝送技術］
次に、ＤＷＤＭ／ＣＷＤＭ波長多重伝送技術について説明する。
複数の波長の光を１本の光ファイバーに多重して伝送する方法をＷＤＭ（Wavelength Division Multiplexing）と言う。ＷＤＭは波長間隔に応じて大まかに以下の３つの方式に分けられる。
【００２９】
（１）２波長多重方式
２波長多重方式は、１．３μｍ、１．５５μｍといった異なる波長の信号を、２波〜３波程度多重して１本の光ファイバーで伝送する方式である。
【００３０】
（２）ＤＷＤＭ（Dense Wavelength Division Multiplexing）方式
ＤＷＤＭは、特に１．５５μｍ帯にて光の周波数で２５ＧＨｚ、５０ＧＨｚ、１００ＧＨｚ、２００ＧＨｚ..、高密度に光を多重して伝送する方法である。この間隔は、約０．２ｎｍ、０．４ｎｍ、０．８ｎｍ.. 波長の間隔となる。ＩＴＵ−Ｔ（International Telecommunication Union Telecommunication standardization sector）にて中心波長その他の標準化が行われた。ＤＷＤＭは波長間隔が１００ＧＨｚと狭いために数十〜百と多くの多重数を取ることが出来、超大容量の通信が可能である。しかし、発振波長幅が波長間隔１００ＧＨｚより十分狭いことが必要であるとともに中心波長がＩＴＵ−Ｔ規格に一致するよう半導体レーザを温度制御する必要があるため、デバイスが高価であり、システムの消費電力が大きくなる。
【００３１】
（３）ＣＷＤＭ（Coarse Wavelength Division Multiplexing）方式
ＣＷＤＭは、波長間隔を１０ｎｍ〜２０ｎｍとＤＷＤＭより一桁以上広く取った波長多重技術である。波長間隔が比較的広いために半導体レーザの発振波長幅がＤＷＤＭほど狭帯域である必要が無く、また半導体レーザを温度制御する必要も無いので、システムを低価格、低消費電力化することが可能である。ＤＷＤＭほどの大容量が必要でないシステムに有効である。中心波長例については、現在のところ４ｃｈ構成で以下のものが一般的である。例えば、１．５１１μｍ、１．５３１μｍ、１．５５１μｍ、１．５７１μｍ、８ｃｈ構成で１．４７１μｍ、１．４９１μｍ、１．５１１μｍ、１．５３１μｍ、１．５５１μｍ、１．５７１μｍ、１．５９１μｍ、１．６１１μｍがある。
【００３２】
本実施の形態で説明する、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号のフレームレートは、ＳＭＰＴＥ Ｓ２０３６−１で規定される信号の倍である。上述したようにＳＭＰＴＥ Ｓ２０３６−１で規定される信号は、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号である。そして、禁止コードなどディジタル信号形式はＳ２０３６−１で規定される従来の信号と同じであるとする。
【００３３】
図２は、放送用カメラ１の回路構成のうち、本実施の形態に関連する信号送信装置を示すブロック図である。放送用カメラ１内の撮像部及び映像信号処理部（図示略）によって生成された３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号が、マッピング部１１に送られる。
【００３４】
３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号は、ＵＨＤＴＶ１クラスイメージの１フレームに相当する。そして、この信号は、ワード長が１２ビットずつのＹ′データ系列，Ｃ′Ｂデータ系列，Ｃ′Ｒデータ系列の同期を取って並列配置した、図５に示すようなＣ′Ｂ、Ｃ′Ｒ信号がＹ′信号の１／４に間引かれた信号である。この信号の１フレーム期間は１／５０、１／５９．９４、１／６０秒であり、１フレーム期間内に２１６０本の有効ライン期間が含まれている。このため、１フレームの画素数は、ＨＤ−ＳＤＩフォーマットで規定された画素数を越える映像信号である。
【００３５】
Ｓ２０３６−１で規定されるＵＨＤＴＶ１クラスイメージにおけるアクティブラインのサンプル数は３８４０、ライン数は２１６０であり、Ｇデータ系列，Ｂデータ系列，Ｒデータ系列のアクティブラインには、それぞれＧ，Ｂ，Ｒの映像データが配置される。
【００３６】
そして、マッピング部１１は３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号を、ＨＤ−ＳＤＩフォーマットで規定された８ｃｈの伝送ストリームの映像データ領域にマッピングする。
【００３７】
ここで、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号と、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビット信号の画素サンプルのマッピング処理を分けて説明する。ただし、両者に共通する内容については、単に「４：２：０／１０ビット信号」、「４：２：０／１２ビット信号」のように略記して説明する場合がある。
【００３８】
［１−１．マッピング部の内部構成及び動作例（３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビットの例）］
ここで、マッピング１１の内部構成及び動作例を説明する。
始めに、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビットの例について説明する。
【００３９】
図３は、１０ビット信号をマッピングするマッピング部１１の前段の処理を行う第１のマッピング部１１Ａの構成例を示す。
本例のマッピング部１１（図２を参照）は、第１のマッピング部１１Ａと第２のマッピング部１１Ｂを備える。
第１のマッピング部１１Ａは、各部にクロックを供給するクロック供給回路２１と、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビットの映像信号を記憶するＲＡＭ２３を備える。また、第１のマッピング部１１Ａは、ＲＡＭ２３から２画素ずつ画素サンプルを読み出す２画素間引き（インタリーブ）を制御する２画素間引き制御部２２と、２画素間引きされた画素サンプルを保存するＲＡＭ２４−１〜２４−４と、を備える。
【００４０】
また、第１のマッピング部１１Ａは、ＲＡＭ２４−１〜２４−４から読出したデータをライン間引きするライン間引き制御部２５−１〜２５−４と、ライン間引き制御部２５−１〜２５−４が間引いたデータを一時的に書き込むＲＡＭ２６−１〜２６−８を備える。
【００４１】
また、第１のマッピング部１１Ａは、ＲＡＭ２６−１〜２６−８から読出したデータの画素サンプルを８ｃｈのベーシックストリーム（４：２：２／１０ビット信号と４：０：０／１０ビット信号）として出力する読み出し制御部２７−１〜２７−８を備える。クロック供給回路２１は、２画素間引き制御部２２、ライン間引き制御部２５−１〜２５−４、及び読出し制御部２７−１〜２７−８にクロックを供給する。このクロックは、画素サンプルの読み出し又は書き込みに用いられ、このクロックにより各部が同期する。
【００４２】
次に、第１のマッピング部１１Ａの各処理ブロックの動作例を説明する。
始めに、不図示のイメージセンサから入力する１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるｍ×ｎ（ｍサンプル、ｎラインを示すｍ，ｎは、正の整数）／ａ−ｂ（ａ，ｂは、プログレッシブ信号のフレームレート）／４：２：０／ｒビット信号で規定されるＵＨＤＴＶ１クラスイメージの画像信号は、ＲＡＭ２３に書き込まれる。このＵＨＤＴＶ１の画像信号は、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット、１２ビット信号の画像信号である。そして、この画像信号は、ＵＨＤＴＶ１で規定されるクラスイメージである。
【００４３】
２画素間引き制御部２２は、画像信号で規定される各フレームから抽出した画素サンプルのうち、ＳＭＰＴＥ４３５−１で規定される方式である、同一ライン上で隣り合う２つの画素サンプルを間引く。そして、ｍ′×ｎ′（ｍ′サンプル、ｎ′ラインを示すｍ′，ｎ′は、正の整数）／ａ′−ｂ′（ａ′，ｂ′は、プログレッシブ信号のフレームレート）／４：２：２あるいは４：０：０／ｒビット信号で規定される第１〜第Ｎ（Ｎは、２以上の整数）のサブイメージの映像データ領域にマッピングする。このサブイメージは、１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：２あるいは４：０：０／１０ビット、１２ビット信号であり、Ｎ＝４である。このため、２画素間引き制御部２２は、フレームの同一ライン上で隣り合う２つの画素サンプルを間引いて、ＳＭＰＴＥ４３５−１で規定される第１〜第４のサブイメージの内、フレームの偶数ライン上の画素サンプルを第１のサブイメージと第２のサブイメージに２つの画素サンプルずつマッピングする。そして、フレームの奇数ライン上の画素サンプルを第３のサブイメージと第４のサブイメージにマッピングする。
【００４４】
具体的には、２画素間引き制御部２２は、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号の画素サンプルを、隣り合う上下の２ライン毎に、ライン方向に２画素ずつ抽出し、ＲＡＭ２４−１〜２４−４に書き込む制御を行う。このとき、２画素間引き制御部２２は、ＲＡＭ２４−１〜２４−４に、ＳＭＰＴＥ４３５−１で規定される１９２０×１０８０／５０Ｐ−６０Ｐ相当の第１〜第４のサブイメージを形成する。
【００４５】
ライン間引き制御部２５−１〜２５−４は、ＲＡＭ２４−１〜２４−４に書き込まれ、画素サンプルがマッピングされたプログレッシブ信号である第１〜第４のサブイメージをインターレース信号に変換する。このとき、第１〜第Ｎ／２のサブイメージ(本例では、第１及び第２のサブイメージ)を、４：２：２／ｒビット信号に変換する。そして、第（Ｎ／２）＋１〜第Ｎのサブイメージ(本例では、第３及び第４のサブイメージ)を、４：０：０／ｒビット信号に変換する。具体的には、ライン間引き制御部２５−１〜２５−４は、２画素間引き制御部２２によってマッピングされ、ＲＡＭ２４−１〜２４−４に書き込まれる第１〜第４のサブイメージをそれぞれ読出す。このとき、ライン間引き制御部２５−１〜２５−４は、１つのサブイメージを、２ｃｈの１９２０×１０８０／５０Ｉ，５９．９４Ｉ，６０Ｉ／４：２：２／１０ビット信号に変換する。以下、５０Ｉ，５９．９４Ｉ，６０Ｉを、「５０Ｉ−６０Ｉ」と略記する。そして、読出した第１〜第４のサブイメージから一ラインおきに間引いてインターレース信号とした１９２０×１０８０／５０Ｉ−６０Ｉ信号である８ｃｈの４：２：２／１０ビット信号と４：０：０／１０ビット信号をＲＡＭ２６−１〜２６−８に書き込む。
【００４６】
その後、読出し制御部２７−１〜２７−８は、ＲＡＭ２６−１〜２６−８から読出した８ｃｈの４：２：２／１０ビット信号と４：０：０／１０ビット信号を出力する。
具体的には、読出し制御部２７−１〜２７−８は、クロック供給回路２１から供給された基準クロックでＲＡＭ２６−１〜２６−８から１９２０×１０８０／５０Ｉ−６０Ｉ信号を読出す。そして、２本のリンクＡ、Ｂを４対で構成した８ｃｈの４：２：２／１０ビット信号と４：０：０／１０ビット信号を、後続の第２のマッピング部１１Ｂに出力する。
【００４７】
なお、本例では、２画素間引き及びライン間引きを行うため、２種類のメモリ（ＲＡＭ２４−１〜２４−４、ＲＡＭ２６−１〜２６−８）を用いた。しかし、一つのメモリを使って、２画素間引きしたデータをライン間引きして８ｃｈの４：２：２／１０ビット信号と４：０：０／１０ビット信号として出力しても良い。
【００４８】
図４は、マッピング部１１の後段の処理を行う第２のマッピング部１１Ｂの構成例を示す。
第２のマッピング部１１Ｂは、マッピング部１１の後段の処理ブロックとして、Ｓ／Ｐ変換部２８−１〜２８−１６、複合部２９−１〜２９−４、Ｐ／Ｓ変換部３０−１〜３０−８を備える。複合部２９−１は、書込みアドレス制御部３１−１〜３１−４、ＲＡＭ３２−１〜３２−４、読み出しアドレス制御部３３−１，３３−２を備える。複合部２９−２〜２９−４は、４つのＲＡＭを備える。
【００４９】
第２のマッピング部１１Ｂは、第１のマッピング部１１Ａが出力する４：２：２／ｒビット信号のデータ構造に合わせて変換したデュアルリンクＨＤ−ＳＤＩを出力する機能を有する。また、第２のマッピング部１１Ｂは、第１のマッピング部１１Ａが出力する４：０：０／ｒビット信号のデータ構造を、４：４：４／ｒビット信号のデータ構造に合わせて変換したデュアルリンクＨＤ−ＳＤＩを出力する機能も有する。
【００５０】
図３に示す読出し制御部２７−１〜２７−８によって読み出された８ｃｈの４：２：２／１０ビット信号と４：０：０／１０ビット信号が、第２のマッピング部１１Ｂの入力ＣＨ１，３，５，７，９，１１，１３，１５にそれぞれ入力する。そして、入力した８ＣＨの４：２：２／１０ビット信号と４：０：０／１０ビット信号は、それぞれの入力ＣＨに対応するＳ／Ｐ変換部２８−１，２８−３，…，２８−１５によってパラレルデータに変換される。なお、Ｓ／Ｐ変換部２８−２，２８−４，…，２８−１６は、後述する３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビットの映像信号の処理に際して、Ｓ／Ｐ変換部２８−１，２８−３，…，２８−１５と共に用いられる。
【００５１】
Ｓ／Ｐ変換部２８−１，２８−３，…，２８−１５から出力するパラレルデータは、複合部２９−１〜２９−４に入力する。ここで、複合部２９−１〜２９−４の処理ブロックは複雑であるため、複合部２９−１についてだけ処理を説明し、残りの複合部２９−２〜２９−４については記載を省略する。また、複合部２９−１〜２９−４が行う詳細な処理例については後述する（図１２参照）。
【００５２】
複合部２９−１に含まれる書込みアドレス制御部３１−１，３１−３は、それぞれＳ／Ｐ変換部２８−１，２８−９が出力するパラレルデータをＲＡＭ３２−１，３２−３に書き込む。なお、入力ＣＨ３に入力し、Ｓ／Ｐ変換部２８−３が出力するパラレルデータは、ＲＡＭ３２−５に書き込まれる。
【００５３】
複合部２９−１が備える読み出しアドレス制御部３３−１，３３−３は、それぞれＲＡＭ３２−１，３２−３からパラレルデータを読み出し、Ｐ／Ｓ変換部３０−１，３０−２に出力する。そして、Ｐ／Ｓ変換部３０−１，３０−２は、ＲＡＭ３２−１，３２−３から読み出されたパラレルデータをシリアルデータである２ｃｈのＨＤ−ＳＤＩとして出力する。
【００５４】
また、複合部２９−２には、入力ＣＨ３，ＣＨ１１に入力し、Ｓ／Ｐ変換部２８−３，２８−１１によってＳＰ変換されたパラレルデータがＲＡＭ３２−５，３２−７に書き込まれる。その後、ＲＡＭ３２−５，３２−７から読み出されたパラレルデータがＰ／Ｓ変換部３０−３，３０−４によってシリアルデータに変換された後、２ｃｈのＨＤ−ＳＤＩ（ＣＨ３，４）として出力する。
複合部２９−３には、入力ＣＨ５，ＣＨ１３に入力し、Ｓ／Ｐ変換部２８−５，２８−１３によってＳＰ変換されたパラレルデータがＲＡＭ３２−９，３２−１１に書き込まれる。その後、ＲＡＭ３２−９，３２−１１から読み出されたパラレルデータがＰ／Ｓ変換部３０−５，３０−６によってシリアルデータに変換された後、２ｃｈのＨＤ−ＳＤＩ（ＣＨ５，６）として出力する。
複合部２９−４には、入力ＣＨ７，ＣＨ１５に入力し、Ｓ／Ｐ変換部２８−７，２８−１５によってＳＰ変換されたパラレルデータがＲＡＭ３２−１３，３２−１５に書き込まれる。その後、ＲＡＭ３２−１３，３２−１５から読み出されたパラレルデータがＰ／Ｓ変換部３０−７，３０−８によってシリアルデータに変換された後、２ｃｈのＨＤ−ＳＤＩ（ＣＨ７，８）として出力する。
【００５５】
［ＵＨＤＴＶ信号規格のサンプル構造の例］
ここで、ＵＨＤＴＶ信号規格のサンプル構造の例について、図５を参照して説明する。
図５は、３８４０×２１６０におけるＵＨＤＴＶ信号規格のサンプル構造の例を示す説明図である。図５Ａ〜図５Ｄの説明に用いるフレームは、３８４０×２１６０で１フレームを構成する。
【００５６】
３８４０×２１６０における信号規格のサンプル構造は、以下の４種類がある。なお、ＳＭＰＴＥ規格において、Ｒ′Ｇ′Ｂ′のように、ダッシュ「′」をつけた信号は、ガンマ補正などが施された信号を示す。
【００５７】
図５Ａは、Ｒ′Ｇ′Ｂ′，Ｙ′Ｃｂ′Ｃｒ′ ４：４：４システムの例である。このシステムでは、全サンプルにＲＧＢ又はＹＣｂＣｒのコンポーネントが含まれる。
図５Ｂは、Ｙ′Ｃｂ′Ｃｒ′ ４：２：２システムの例である。このシステムでは、偶数番目の画素サンプルにＹＣｂＣｒ、奇数番目の画素サンプルにＹのコンポーネントが含まれる。
図５Ｃは、Ｙ′Ｃｂ′Ｃｒ′ ４：２：０システムの例である。このシステムでは、偶数番目の画素サンプルにＹＣｂＣｒ、奇数番目の画素サンプルにＹ、さらに奇数ラインのＣｂＣｒが間引かれたコンポーネントが含まれる。
図５Ｄは、Ｙ′Ｃｂ′Ｃｒ′ ４：０：０システムの例である。このシステムでは、全サンプルがＹであり、ＣｂＣｒが間引かれる。
【００５８】
図６は、第１のマッピング部１１Ａが、ＵＨＤＴＶ１クラスイメージに含まれる画素サンプルを第１〜第４のサブイメージにマッピングする例を示す図である。
【００５９】
始めに、第１のマッピング部１１Ａが備える２画素間引き制御部２２（図３参照）は、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号の１フレーム（１画面）を４分割する。ここのとき、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号を、４ｃｈの１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号にマッピングする。
【００６０】
具体的には、２画素間引き制御部２２は、１フレーム（１画面）が３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号であるＵＨＤＴＶ１クラスイメージからライン方向に２画素毎に画素サンプルを間引く。そして、２画素毎に間引いたそれぞれの信号から第１〜第４のサブイメージを作成する。このとき、４ｃｈの１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：２あるいは４：０：０／１０ビット信号であるＨＤイメージフォーマットの映像データ領域である１９２０サンプルにマッピングして、第１〜第４のサブイメージを作成する。以下の説明で、ＵＨＤＴＶ１クラスイメージを「クラスイメージ」と呼ぶ。
【００６１】
３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号を２画素サンプルずつ間引くと、偶数ラインを２画素サンプルずつ間引いて得られる第１及び第２のサブイメージは４：２：２のデータ構造になる。一方、奇数ラインを２画素サンプル間引き方式で間引いて得られる第３及び第４の第３及び第４のサブイメージは、Ｃ′Ｂ／Ｃ′Ｒのサンプルが無いので４：０：０のデータ構造になる。３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号は、ＳＭＰＴＥ ＳＴ４３５−１で規定されるＳｙｓｔｅｍ２．１の第１〜第４のサブイメージの有効映像領域にマッピングされる。一方、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビットは、ＳＭＰＴＥ ＳＴ４３５−１で規定されるＳｙｓｔｅｍ４．１の第１〜第４のサブイメージの有効映像領域にマッピングされる。この時、ＳＭＰＴＥ ＳＴ４３５−１，２やＳＭＰＴＥ ＳＴ２０３６−３では、画素サンプルが無い０相当の信号のうち、１０ビットの場合には２００ｈが割り当てられ、１２ビットの場合には８００ｈを割り当てるよう規定している。そして、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号がマッピングされた第１〜第４のサブイメージは、ＳＭＰＴＥ ＳＴ３７２のＦｉｇｕｒｅ２に従ってライン間引きされて８ｃｈのＨＤ−ＳＤＩに多重される。この多重方法は、ＳＭＰＴＥ ＳＴ４３５−１に規定される。
【００６２】
［１０．６９２Ｇｂｐｓのシリアルデータの構成例］
次に、１ラインのＨＤ−ＳＤＩフォーマットで規定された１０．６９２Ｇｂｐｓのシリアルデータの構成例について、図７を参照して説明する。
【００６３】
図７は、フレームレートが２４Ｐである場合における１０．６９２Ｇｂｐｓのシリアル・デジタルデータの１ライン分のデータ構造例を示す。
この図では、ライン番号ＬＮ及び誤り検出符号ＣＲＣを含めたものをＥＡＶ，アクティブライン及びＳＡＶとして示し、付加データの領域を含めたものを水平補助データスペースとして示している。水平補助データスペースには、オーディオ信号がマッピングされており、オーディオ信号に補完データを追加して水平補助データスペースを構成することによって、入力されたＨＤ−ＳＤＩと同期を取ることができる。
【００６４】
［モードＤの説明］
次に、複数チャンネルのＨＤ−ＳＤＩに含まれるデータを多重化する例について、図８を参照して説明する。データを多重化する方式は、ＳＭＰＴＥ４３５−２にモードＤとして規定される。
【００６５】
図８は、モードＤの説明図である。
モードＤは、８ｃｈ（ＣＨ１〜ＣＨ８）のＨＤ−ＳＤＩを多重化する方式であり、１０．６９２Ｇｂｐｓストリームの映像データ領域と水平補助データスペースのそれぞれにデータが多重されることを規定する。このとき、ＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７のＨＤ−ＳＤＩの映像／ＥＡＶ／ＳＡＶデータが４０ビット抽出され、スクランブルされて４０ビットのデータに変換される。一方、ＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８のＨＤ−ＳＤＩの映像／ＥＡＶ／ＳＡＶデータが３２ビット抽出され、８Ｂ／１０Ｂ変換によって、４０ビットのデータとされる。各データは足し合わされ、８０ビットのデータとされる。このエンコードされた８ワード（８０ビット）のデータが１０．６９２Ｇｂｐｓストリームの映像データ領域に多重される。
【００６６】
このとき、８０ビットのデータブロックのうち、前半の４０ビットのデータブロックには、偶数チャンネルの８Ｂ／１０Ｂ変換された４０ビットのデータブロックが割り当てられる。そして、後半の４０ビットのデータブロックには、奇数チャンネルのスクランブルされた４０ビットのデータブロックが割り当てられる。このため、１つのデータブロックには、例えば、ＣＨ２，ＣＨ１の順にデータブロックが多重される。このように順番を入れ替えている理由は、使用するモードを識別するためのコンテンツＩＤが、８Ｂ／１０Ｂ変換された偶数チャンネルの４０ビットのデータブロックに含まれるためである。
【００６７】
一方、ＣＨ１のＨＤ−ＳＤＩの水平補助データスペースは、８Ｂ／１０Ｂ変換されて、５０ビットのデータブロックにエンコードされる。そして、１０．６９２Ｇｂｐｓストリームの水平補助データスペースに多重される。ただし、ＣＨ２〜ＣＨ８のＨＤ−ＳＤＩの水平補助データスペースは伝送されない。
【００６８】
ここで、図６に説明した第１〜第４のサブイメージを８ｃｈのＨＤ−ＳＤＩに変換する処理の以降の処理について、図９〜図１２を参照して説明する。
【００６９】
図９は、第１〜第４のサブイメージの画素サンプルを８ＣＨのＨＤ−ＳＤＩにマッピングする例を示す。
上述したように、ライン間引き制御部２５−１〜２５−４は、第１〜第４のサブイメージをライン間引きして、ＬｉｎｋＡ，Ｂの２チャンネルずつ、計８ｃｈの４：２：２／１０ビット信号と４：０：０／１０ビット信号に変換する。ここで、ＬｉｎｋＡ，Ｂについて図１０を参照して説明する。
【００７０】
図１０は、ＳＭＰＴＥ３７２によるライン間引きの例を示す。
ここでは、デュアルリンクインタフェースのライン番号とパッケージの例を用いてライン間引きを説明する。
【００７１】
マッピング部１１は、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号を第１〜第４のサブイメージに変換した後、複数の処理を経て生成した８ｃｈのＨＤ−ＳＤＩを作成する。その後、ライン間引き制御部２５−１〜２５−４は、１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号をＬｉｎｋＡ，Ｂのデータ構造にライン間引きする。これにより、ライン間引きされた信号は、２ｃｈの１９２０×１０８０／５０Ｉ−６０Ｉ／４：２：０／１０ビット相当の信号に変換される。
【００７２】
次に、図１１と図１２を説明する。
図１１は、第２のマッピング部１１Ｂが８ＣＨの４：２：２／１０ビット信号と４：０：０／１０ビット信号を４組のＬｉｎｋＡ，Ｂに変換する処理の例を示す。
【００７３】
図９に示した８ｃｈの４：２：２／１０ビット信号と４：０：０／１０ビット信号は、それぞれ内容が組み替えられた８ＣＨのＨＤ−ＳＤＩに変換される。このとき、ＨＤ−ＳＤＩのＣＨ１（ＬｉｎｋＡ）には、元のベーシックストリームのＣＨ１が当てはめられ、ＨＤ−ＳＤＩのＣＨ２（ＬｉｎｋＢ）には、元のベーシックストリームのＣＨ５が当てはめられる。
【００７４】
ここで、以下の規則に基づいて８ｃｈのＨＤ−ＳＤＩに４：２：２／１０ビット信号と４：０：０／１０ビット信号が多重される。
（１）図６に示す第１および第２のサブイメージから作られるベーシックストリームのＣＨ１，２，３，４は、それぞれ４組のデュアルリンクＨＤ−ＳＤＩ（ＳＭＰＴＥＳＴ３７２）のＬｉｎｋＡであるＣＨ１，３，５，７とする。
（２） 図６に示す第３および第４のサブイメージから作られるベーシックストリームのＣＨ５，６，７，８は、Ｙ′ｃｈに多重されたＹ信号の偶数番目の画素サンプルを、４組のデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８の次の奇数番目の画素サンプルのＣＢｃｈに多重する。
（３）ベーシックストリームのＣＨ５，６，７，８は、Ｙ′ｃｈに多重されたＹ信号の奇数番目の画素サンプルを、４組のデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８の同じサンプル番号のＣ′Ｒｃｈに多重し直す。
【００７５】
このため、第２のマッピング部１１Ｂは、第１及び第２のサブイメージから変換され、４：２：２／１０ビット信号のデータ構造である第１〜第４のベーシックストリームをデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＡに多重する。また、第３及び第４のサブイメージから変換され、４：０：０／１０ビット信号のデータ構造である第５〜第８のベーシックストリームのうち、サンプル番号が偶数であるＹ信号を、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであって、サンプル番号＋１番目のＣ′Ｂチャンネルに多重する。また、４：０：０／１０ビット信号におけるＹ信号の奇数サンプルを、ＨＤ−ＳＤＩのＬｉｎｋＢであって、偶数サンプル番目のＣ′Ｒチャンネルに多重する。第１〜第８のベーシックストリームを４：４：４／１０ビット信号のデータ構造であるＨＤ−ＳＤＩに変換する。
【００７６】
こうして、第２のマッピング部１１Ｂは、４：２：２／１０ビット信号である第１及び第２のサブイメージのＣＨ１〜４と、４：０：０／１０ビット信号である第３及び第４のサブイメージのＣＨ５〜８からなる８ｃｈのＨＤ−ＳＤＩを、４組のＬｉｎｋＡ，Ｂにまとめる。
【００７７】
図１２は、４：２：２／１０ビット信号と４：０：０／１０ビット信号を、４：４：４／１０ビット信号のデータ構造に変換する処理の例を示す。
本例では、ＬｉｎｋＡ／Ｂのデータ転送順序を示す。ここで、Ｙ′Ｓｕｂ１，２０等の「ｓｕｂ１，２」とは、第１及び第２のサブイメージを表し、「０」とは、Ｙ′チャンネルにおける０番目の画素サンプルを表す表記規則に従って、ＬｉｎｋＡ，Ｂの画素サンプルについて変換処理を示す。
【００７８】
ＬｉｎｋＡ：Ｃ′Ｂ０，Ｙ′Ｓｕｂ１，２０，Ｃ′Ｒ０，Ｙ′Ｓｕｂ１，２１，Ｃ′Ｂ２：，Ｙ′Ｓｕｂ１，２２，Ｃ′Ｒ２，Ｙ′Ｓｕｂ１，２３．．．
ＬｉｎｋＢ：Ｙ′Ｓｕｂ３，４０，Ａ，Ｙ′Ｓｕｂ３，４１，Ａ，Ｙ′Ｓｕｂ３，４２，Ａ，Ｙ′Ｓｕｂ３，４３，Ａ．．．
このとき、ＬｉｎｋＡは、第１及び第２のサブイメージから得たＣＨ１〜４をそのままとし、ＬｉｎｋＢのＣｃｈに、第３及び第４のサブイメージから得たＣＨ５〜８のＹｃｈ（１０ビット）を多重する。なお、ＣＨ５〜８に含まれる初期値のＣ′Ｂ，Ｃ′Ｒは削除する。
【００７９】
ＬｉｎｋＡ／Ｂは、デュアルリンクＨＤ−ＳＤＩ規格であるＳＭＰＴＥＳＴ３７２の４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃｂ’Ｃｒ’）／１０ビットデータ構造と同じデータ構造にすることができる。このため、モードＤの１０Ｇ−ＳＤＩは、４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃｂ’Ｃｒ’）／１０ビットのデュアルリンク ＨＤ−ＳＤＩ Ｌｉｎｋ Ａ／Ｂを４組伝送可能である。つまり、４：２：０／１０ビット信号を、４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃｂ’Ｃｒ’）／１０ビット信号に多重し直したデータ構造では、モードＤの１０Ｇ−ＳＤＩ １ｃｈで伝送可能である。このことは、現状のＳＭＰＴＥ ＳＴ ２０３６−３の規定に対して半分のｃｈ数とした１０Ｇ−ＳＤＩで伝送出来ることを意味する。
【００８０】
このようにして、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号を、４ｃｈのモードＤで規定される１０．６９２Ｇｂｐｓの伝送ストリームに多重する。この多重方式には、特開２００８−０９９１８９号公報に開示された方式が用いられる。ここで、図９に示すように、第１及び第２のサブイメージは、４：２：２／１０ビット信号に変換され、第３及び第４のサブイメージは、４：０：０／１０ビット信号に変換される。マッピング部１１によってマッピングされた８ｃｈの４：２：２／１０ビット信号と４：０：０／１０ビット信号は、第２のマッピング部１１Ｂ（図３参照）に送られる。
【００８１】
ＳＭＰＴＥ ＳＴ４３５−１，２やＳＭＰＴＥ ＳＴ ２０３６−３では、この８ｃｈのＨＤ−ＳＤＩをＳＭＰＴＥ ＳＴ４３５−２で規定されるモードＤの１０Ｇ−ＳＤＩの奇数入力ＣＨ１，３，５，７に割り当てて伝送するよう規定してある。一方、偶数入力ｃｈには信号は割り当てないことが規定してある。そして、合計２ｃｈのモードＤの１０Ｇ−ＳＤＩで伝送する方式が標準化されている。
【００８２】
［１−２．マッピング部の内部構成及び動作例（３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビットの例）］
ここで、入力信号が３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビットである場合に用いられる、マッピング１１Ｃの内部構成及び動作例を説明する。
【００８３】
図１３は、４：２：０／１２ビット信号をマッピングする第１のマッピング部１１Ｃの内部構成例を示す。
第１のマッピング部１１Ｃは、各部にクロックを供給するクロック供給回路４１と、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビットの映像信号を記憶するＲＡＭ４３を備える。また、第１のマッピング部１１Ｃは、ＲＡＭ４３から読み出したＵＨＤＴＶ１クラスイメージに含まれる画素サンプルを、２画素ずつ読み出す２画素間引き（インタリーブ）を制御する２画素間引き制御部４２を備える。また、間引かれた２画素サンプルを第１〜第４のサブイメージとして書き込まれるＲＡＭ４４−１〜４４−４を備える。
【００８４】
また、第１のマッピング部１１Ｃは、ＲＡＭ４４−１〜４４−４から読み出した第１〜第４のサブイメージをプログレッシブ信号からインターレース信号に変換するライン間引きを制御するライン間引き制御部４５−１〜４５−４を備える。また、第１のマッピング部１１Ｃは、ライン間引き制御部４５−１〜４５−４が間引いたインターレース信号をライン毎に書き込まれるＲＡＭ４６−１〜４６−８を備える。
【００８５】
また、第１のマッピング部１１Ｃは、ＲＡＭ４６−１〜４６−８から読出したデータのワード間引きを制御するワード間引き制御部４７−１〜４７−８を備える。また、第１のマッピング部１１Ｃは、ワード間引き制御部４７−１〜４７−８が間引いたワードを書き込むＲＡＭ４８−１〜４８−１６と、を備える。また、第１のマッピング部１１Ｃは、ＲＡＭ４８−１〜４８−１６から読出したワードデータを１６ｃｈのベーシックストリーム（４：２：２／１２ビット信号と４：０：０／１２ビット信号）として出力する読出し制御部４９−１〜４９−１６を備える。
【００８６】
なお、図１３には、４：２：２／１２ビット信号であるベーシックストリームのＣＨ１，ＣＨ２を生成する処理ブロックを記載したが、ベーシックストリームのＣＨ３〜ＣＨ１６を生成するブロックも同様の構成例としているため、図示と詳細な説明を省略する。
【００８７】
次に、第１のマッピング部１１Ｃの動作例を説明する。
クロック供給回路４１は、２画素間引き制御部４２、ライン間引き制御部４５−１〜４５−４、ワード間引き制御部４７−１〜４７−８、及び読出し制御部４９−１〜４９−１６にクロックを供給する。これらのクロックは、画素サンプルの読み出し又は書き込みに用いられ、これらのクロックにより各部が同期する。
【００８８】
不図示のイメージセンサから入力する１フレームの画素数が最大３８４０×２１６０である、ベーシックストリームフォーマットで規定される画素数を越えるＵＨＤＴＶ１のクラスイメージによって規定される映像信号は、ＲＡＭ４３に書き込まれる。本例のＵＨＤＴＶ１のクラスイメージは、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビットの映像信号を表す。本例では、ＵＨＤＴＶ１のクラスイメージから２画素毎に間引かれた画素サンプルが、１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：０／１２ビット信号で規定される第１〜第４のサブイメージの映像データ領域にマッピングされることとなる。
【００８９】
２画素間引き制御部４２は、ＵＨＤＴＶ１のクラスイメージから２画素サンプル毎に間引いて１９２０×１０８０／５０Ｐ−６０Ｐに相当する第１〜第４のサブイメージの有効領域にマッピングする。１９２０×１０８０／５０Ｐ−６０Ｐは、ＳＭＰＴＥ４３５−１で規定される。このマッピングの詳細な処理例は後述する。
【００９０】
次に、ライン間引き制御部４５−１〜４５−４は、プログレッシブ信号をインターレース信号に変換する。具体的には、ライン間引き制御部４５−１〜４５−４は、ＲＡＭ４４−１〜４４−４から第１〜第４のサブイメージの映像データ領域にマッピングされた画素サンプルを読出す。このとき、ライン間引き制御部４５−１〜４５−４は、１つのサブイメージを、２ｃｈの１９２０×１０８０／５０Ｉ−６０Ｉ／４：２：２あるいは４：０：０／１２ビット信号に変換する。そして、第１〜第４のサブイメージの映像データ領域から１ラインおきに間引いてインターレース信号とした１９２０×１０８０／５０Ｉ−６０Ｉ信号をＲＡＭ４６−１〜４６−８に書き込む。
【００９１】
次に、ワード間引き制御部４７−１〜４７−８は、ライン間引き制御部４５−１〜４５−４によってライン毎に間引かれた画素サンプルをワード毎に間引く。そして、ＳＭＰＴＥ４３５−１に規定されるＨＤ−ＳＤＩの映像データ領域にマッピングし、第１〜第１６のベーシックストリームを出力する。具体的には、ＲＡＭ４６−１〜４６−８から読み出したライン毎に間引かれたインターレース信号をワード毎に間引いて、ＳＭＰＴＥ４３５−１に規定されるベーシックストリームの映像データ領域にマッピングする。このとき、ワード間引き制御部４７−１〜４７−８は、ＳＭＰＴＥ４３５−１に規定され、第１〜第４のサブイメージ毎に対応する４チャンネルのモードＤによって定まる１０．６９２Ｇｂｐｓストリームの映像データ領域に画素サンプルを多重する。つまり、ワード間引き制御部４７−１〜４７−８は、１９２０×１０８０／５０Ｉ−６０Ｉ／４：２：２あるいは４：０：０／１２ビット信号を、１６ｃｈの４：２：２／１２ビット信号と４：０：０／１２ビット信号に変換する。そして、第１〜第４のサブイメージのそれぞれに対し、ＳＭＰＴＥ４３５−１に規定される４本ずつのベーシックストリームの映像データ領域にマッピングする。
【００９２】
具体的には、ワード間引き制御部４７−１〜４７−８は、ＲＡＭ４４−１〜４４−８からＳＭＰＴＥ３７２のＦｉｇｕｒｅ９と同じ方式でワード毎に間引いて画素サンプルを読出す。そして、ワード間引き制御部４７−１〜４７−８は、読出した画素サンプルを、それぞれ２ｃｈの１９２０×１０８０／５０Ｉ−６０Ｉ信号に変換して、ＲＡＭ４８−１〜４８−１６に書き込む。
【００９３】
そして、読出し制御部４９−１〜４９−１６は、ＲＡＭ４８−１〜４８−１６から読出した１６ｃｈのベーシックストリームの伝送ストリームを出力する。具体的には、読出し制御部４９−１〜４９−１６は、クロック供給回路４１から供給された基準クロックでＲＡＭ４８−１〜４８−１６から画素サンプルを読出す。そして、２本のＬｉｎｋＡ、Ｂを１６対で構成した１６ｃｈのベーシックストリームＣＨ１〜ＣＨ１６を、後続のマッピング部１Ｂに出力する。
【００９４】
なお、本例では、２画素間引き、ライン間引き、及びワード間引きを行うため、３種類のメモリ（ＲＡＭ４４−１〜４４−４、ＲＡＭ４６−１〜４６−８、ＲＡＭ４８−１〜４８−１６）を用いて、３段階の間引き処理を行っている。しかし、一つのメモリに２画素間引き、ライン間引き、及びワード間引きして得たデータを書込み、１６ｃｈのベーシックストリームとして出力しても良い。
【００９５】
図１４は、第１のマッピング部１１Ｃが３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビット信号を１６ｃｈのベーシックストリームにマッピングする例を示す。
上述したように、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビット信号を多重した第１〜第４のサブイメージの画素サンプルは、ライン間引きに続いてワード間引きされて１６ｃｈのベーシックストリームに多重される。
【００９６】
ここで、ベーシックストリームＣＨ１〜ＣＨ８は、４：２：２／１０ビット信号と同じサンプル構成であり、モードＤの１０Ｇ−ＳＤＩのＬｉｎｋ１で伝送可能と言える。同様に、ベーシックストリームＣＨ９〜ＣＨ１６は、４：０：０／１０ビット信号と同じサンプル構成であり、モードＤの１０Ｇ−ＳＤＩのＬｉｎｋ２で伝送可能と言える。
【００９７】
図１５は、１６ｃｈの４：２：２／１２ビット信号と４：０：０／１２ビット信号を４組のＬｉｎｋ Ａ／ＢであるＨＤ−ＳＤＩにマッピングする例を示す。
図１６は、１６ｃｈの４：２：２／１２ビット信号と４：０：０／１２ビット信号を、４：４：４／１２ビット信号に変換する処理の例を示す。
図１４に示されるベーシックストリームＣＨ１〜ＣＨ１６は、図１５に示すように以下の順番で多重し直す。
【００９８】
（１）ベーシックストリームのＣＨ１，３，５，７はそれぞれ４組のデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＡであるＣＨ１，３，５，７とする。ベーシックストリームのＣＨ２，４，６，８，９〜１６は、ＬｉｎｋＢのＹおよびＣｃｈにおける第３及び第４のサブイメージのＹ′信号上位１０ビットと、第１及〜第４のサブイメージのＹ′Ｃ′ＢＣ′Ｒ信号の下位２ビットを多重する。そして、４組のデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のＹおよびＣｃｈに多重し直す。このとき、ベーシックストリームのＣＨ２，４，６，８，９〜１６デフォルト信号は除く。
【００９９】
（２）第１及び第２のサブイメージから作られるＣＨ２，４，６，８の偶数番目の画素サンプルのＹｃｈ信号（６ビット）は、４組のデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のＹｃｈの同じ偶数番目の画素サンプルに多重する。
【０１００】
（３）第３及び第４のサブイメージから作られるベーシックストリームのＣＨ９，１１，１３，１５のＹ信号（１０ビット）は、以下のように多重する。すなわち、ベーシックストリームのＣＨ９，１１，１３，１５の偶数番目の画素サンプルを４組のデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８の次の奇数番目の画素サンプルのＣ′Ｂｃｈに多重する。そして、奇数番目の画素サンプルを４組のデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８の同じ奇数番目の画素サンプルのＣ′Ｒｃｈに多重し直す。
【０１０１】
（４）第１及び第２のサブイメージから作られるベーシックストリームのＣＨ２，４，６，８の奇数番目の画素サンプルのＹｃｈ信号（２ビット）と、第３及び第４のサブイメージから作られるベーシックストリームのＣＨ１０，１２，１４，１６のＹ信号の下位２ビットは、４組のデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のＹｃｈの奇数番目の画素サンプルに、例えば次表４に示すように、割り当てる。
【０１０２】
【表４】
・下位２ビットはＲｅｓｅｒｖｅ（０）
・ビット２，３に、第３及び第４のサブイメージのＹ信号の奇数番目の画素サンプルの下位２ビットを多重する。
・ビット４，５に、第３及び第４のサブイメージのＹ信号の偶数番目の画素サンプルの下位２ビットを多重する。
・ビット６，７に、第１及び第２のサブイメージのＹ信号の奇数番目の画素サンプルの下位２ビットを多重する。
・ビット８はイーブン（偶数）パリティ
・ビット９はビット８の反転ビット
とし、このＹ信号１０ビットをＹ′Ｓub１−４：０−１と表現する。
【０１０３】
ＬｉｎｋＡ／Ｂのデータ転送順序は図１５中に示すように変換される。
ＬｉｎｋＡ：Ｃ′Ｂ０：２−１１，Ｙ′Ｓｕｂ１，２０：２−１１，Ｃ′Ｒ０：２−１１，Ｙ′Ｓｕｂ１，２１：２−１１，Ｃ′Ｂ２：２−１１，Ｙ′Ｓｕｂ１，２２：２−１１，Ｃ′Ｒ２：２−１１，Ｙ′Ｓｕｂ１，２３：２−１１．．．
ＬｉｎｋＢ：Ｙ′Ｓｕｂ３，４０：２−１１，Ｙ′Ｃ′ＢＣ′Ｒ０：０−１，Ｙ′Ｓｕｂ３，４１：２−１１，Ｙ′Ｓｕｂ１−４１：０−１，Ｙ′ Ｓｕｂ３，４２：２−１１，Ｙ′ Ｃ′ＢＣ′Ｒ２：０−１，Ｙ′ Ｓｕｂ３，４３：２−１１，Ｙ′Ｓｕｂ１−４３：０−１．．．
とする。
【０１０４】
このとき、第２のマッピング部１１Ｂは、第１および第２のサブイメージから変換され、４：２：２／１２ビット信号のデータ構造である第１、３，５，７のベーシックストリームをデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＡであるＣＨ１，３，５，７に多重する。
また、第１及び第２のサブイメージから変換され、４：２：２／１２ビット信号のデータ構造である第２，４，６，８のベーシックストリームのサンプル番号が偶数であるＹ信号を、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８の同じサンプル番号のＹ信号に多重する。また、第３及び第４のサブイメージから変換され、４：０：０／１２ビット信号のデータ構造である第９，１１，１３，１５のベーシックストリームのサンプル番号が偶数であるＹ信号を、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のサンプル番号＋１番目のＣ′Ｂチャンネルに多重する。また、第９，１１，１３，１５のベーシックストリームのサンプル番号が奇数であるＹ信号を、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８の同じサンプル番目のＣＲ′チャンネルに多重する。また、第２，４，６，８のベーシックストリームのサンプル番号が奇数であるＹ信号、及び第３及び第４のサブイメージから変換され、４：０：０／１２ビット信号のデータ構造である第１０，１２，１４，１６のベーシックストリームのＹ信号の下位２ビットを、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のサンプル番号が奇数であるＹ信号に多重する。
【０１０５】
このようにして、４：２：２／１２ビット相当である第１のサブイメージのＣＨ１，２と、４：０：０／１２ビット相当である第３のサブイメージのＣＨ９，１０からなる４つのＬｉｎｋを、２つのＬｉｎｋ（ＬｉｎｋＡ／Ｂ）にまとめる。そして、デュアルＬｉｎｋＨＤ−ＳＤＩ（ＳＭＰＴＥ ＳＴ ３７２）のＲ’Ｇ’Ｂ’（４：４：４／１２ビット）と同じデータ構造に合わせる
【０１０６】
これにより、デュアルリンクＨＤ−ＳＤＩ規格であるＳＭＰＴＥ ＳＴ３７２の４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃ′ＢＣ′Ｒ）／１２ビットデータ構造と同じデータ構造にすることができる。この結果、モードＤの１０Ｇ−ＳＤＩは４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃｂ’Ｃｒ’）／１２ビットのデュアルリンクＨＤ−ＳＤＩ ＬｉｎｋＡ／Ｂを４組で伝送可能である。そして、伝送するＨＤ−ＳＤＩのチャンネル数を１６ｃｈから８ｃｈに減らすことができる。また、４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃｂ’Ｃｒ’）／１２ビット相当に多重し直したデータ構造では、１ｃｈのモードＤの１０Ｇ−ＳＤＩで伝送可能である。このため、現状のＳＭＰＴＥ ＳＴ２０３６−３の規定に対して半分のｃｈ数の１０Ｇ−ＳＤＩで伝送出来る。
【０１０７】
ここで、図４に示す第２のマッピング部１１Ｂについて再び説明する。
図中に太線で描かれているＣＨ１，３，５，７，９，１１，１３，１５が、４：２：０／１０ビット信号を処理する際の経路であり、太線と細線で書いたＣＨ１〜１６が４：２：０／１２ビットの信号を処理する際の経路である。４：２：０／１０ビット信号の場合は、４：２：０／１２ビット信号との上位互換があるので、信号処理回路としては４：２：０／１２ビット信号用の一部の回路を使用することで４：２：０／１０ビット信号を処理できる。すなわち、図４の入力ＣＨ１〜ＣＨ１６の奇数チャンネルに対して、図３に示される８ＣＨのベーシックストリームの奇数ｃｈを割り当てることで、４：２：０／１０ビット信号と４：２：０／１２ビット信号の上位互換が取れる。このため、Ｓ／Ｐ変換回路で作成した再生クロックやワード同期信号から、Ｓ／Ｐ変換したＹ／Ｃ−ＣＨ１データのＲＡＭへの書き込み制御信号や、読み出し信号を作成する。画素サンプルの読み出し時には、図１２又は図１６に示す変換処理に従って入力Ｙ／Ｃ−ｃｈデータをＬｉｎｋＢに多重し直す。
【０１０８】
上述したように、第２のマッピング部１１Ｂは、マッピング部１１の後段の処理ブロックとして、Ｓ／Ｐ変換部２８−１〜２８−１６、複合部２９−１〜２９−４、Ｐ／Ｓ変換部３０−１〜３０−８を備える。
【０１０９】
図１３に示す読出し制御部４９−１〜４９−１６によって読み出された１６ｃｈのベーシックストリームが、第２のマッピング部１１Ｂが備える入力ＣＨ１〜１６にそれぞれ入力する。そして、入力したベーシックストリームは、各入力ＣＨに対応するＳ／Ｐ変換部２８−１〜２８−１６によってパラレルデータに変換される。
【０１１０】
Ｓ／Ｐ変換部２８−１〜２８−１６が出力するデータは、複合部２９−１〜２９−４に入力する。複合部２９−１は、ベーシックストリームＣＨ１，ＣＨ２，ＣＨ９，ＣＨ１０に基づいて、ＨＤ−ＳＤＩのＬｉｎｋＡ，Ｂ（ＣＨ１，２）にまとめる。
複合部２９−２は、ベーシックストリームＣＨ３，ＣＨ４，ＣＨ１１，ＣＨ１２に基づいて、ＨＤ−ＳＤＩのＬｉｎｋＡ，Ｂ（ＣＨ３，４）にまとめる。
複合部２９−３は、ベーシックストリームＣＨ５，ＣＨ６，ＣＨ１３，ＣＨ１４に基づいて、ＨＤ−ＳＤＩのＬｉｎｋＡ，Ｂ（ＣＨ５，６）にまとめる。
複合部２９−４は、ベーシックストリームＣＨ７，ＣＨ８，ＣＨ１５，ＣＨ１６に基づいて、ＨＤ−ＳＤＩのＬｉｎｋＡ，Ｂ（ＣＨ７，８）にまとめる。
【０１１１】
このように、４：２：０／１０ビット信号又は４：２：０／１２ビット信号のいずれであっても、マッピング部１１が画素サンプルをマッピングし直した後、８ｃｈのＨＤ−ＳＤＩがＳ／Ｐ・８Ｂ／１０Ｂ変換部１２に出力される。このため、８ｃｈのＨＤ−ＳＤＩのデータ構造を、デュアルＬｉｎｋＨＤ−ＳＤＩ（ＳＭＰＴＥＳＴ３７２）のＲ’Ｇ’Ｂ’あるいはＹ′Ｃ′ＢＣ′Ｒ（４：４：４／１０ビット、１２ビット）と同じデータ構造に合わせることができる。また、モードＤの２ｃｈの１０Ｇ−ＳＤＩで伝送するために必要なデータ構造を、モードＤの１０Ｇ−ＳＤＩの１ｃｈで伝送可能なデータ構造に変換できる。
【０１１２】
そして、８ビット／１０ビットエンコーディングされた５０ビット幅のパラレル・デジタルデータは、ＰＬＬ１３から受け取る３７．１２５ＭＨｚのクロックによって不図示のＦＩＦＯメモリに書き込まれる。その後、ＰＬＬ１３から受け取る８３．５３１２ＭＨｚのクロックによって５０ビット幅のままＦＩＦＯメモリから読み出されて、多重部１４に送られる。
【０１１３】
次に多重部１４が行う多重処理について説明する。
図１７は、多重部１４が行うデータの多重処理の例を示す。図１７Ａは、スクランブルされたＣＨ１〜ＣＨ８の各４０ビットのデータが、ＣＨ１とＣＨ２，ＣＨ３とＣＨ４、ＣＨ５とＣＨ６、ＣＨ７とＣＨ８のペアの順番が入れ替えられて、３２０ビット幅に多重される様子を示す。図１７Ｂは、８Ｂ１０Ｂ変換された５０ビット／サンプルのデータが、２００ビット幅の４サンプルに多重される様子を示す。
【０１１４】
図１７Ａに示すように、８ビット／１０ビットエンコーディングされたデータを、自己同期型スクランブルを掛けたデータで４０ビット毎に挟んでいる。これにより、スクランブル方式によるマーク率（０と１の割合）変動や、０−１、１−０の遷移の不安定さを解消し、パソロジカルパターンの発生を防止することができる。
【０１１５】
また、多重部１４は、Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部１２内のＦＩＦＯメモリから読み出されたＣＨ１の水平ブランキング期間のみが５０ビット幅であるパラレル・デジタルデータを、４サンプル分多重して２００ビット幅にする。
【０１１６】
多重部１４によって多重された３２０ビット幅のパラレル・デジタルデータと２００ビット幅のパラレル・デジタルデータは、データ長変換部１５に送られる。データ長変換部１５は、シフトレジスタを用いて構成されている。そして、３２０ビット幅のパラレル・デジタルデータを２５６ビット幅に変換したデータと、２００ビット幅のパラレル・デジタルデータを２５６ビット幅に変換したデータとを用いて、２５６ビット幅のパラレル・デジタルデータを形成する。さらに、２５６ビット幅のパラレル・デジタルデータを１２８ビット幅に変換する。
【０１１７】
データ長変換部１５からＦＩＦＯメモリ１６を介して送られた６４ビット幅のパラレル・デジタルデータは、多チャンネルデータ形成部１７で、各々がビットレート６６８．２５Ｍｂｐｓを有する１６ｃｈ分のシリアル・デジタルデータとして形成される。多チャンネルデータ形成部１７は、例えばＸＳＢＩ（Ten gigabit Sixteenビット Interface：１０ギガビットイーサネット（登録商標）のシステムで使用される１６ビットインタフェース）である。多チャンネルデータ形成部１７によって形成された１６ｃｈのシリアル・デジタルデータは、多重・Ｐ／Ｓ変換部１８に送られる。
【０１１８】
多重・Ｐ／Ｓ変換部１８は、パラレル／シリアル変換部としての機能を有しており、多チャンネルデータ形成部１７から受け取る１６ｃｈのシリアル・デジタルデータを多重し、その多重したパラレル・デジタルデータをパラレル／シリアル変換する。これにより、６６８．２５Ｍｂｐｓ×１６＝１０．６９２Ｇｂｐｓのシリアル・デジタルデータを生成する。
【０１１９】
多重・Ｐ／Ｓ変換部１８によって生成されたビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータは、光電変換部１９に送られる。光電変換部１９は、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータをＣＣＵ２に出力する出力部として機能する。そして、光電変換部１９は、多重部１４によって多重された１０．６９２Ｇｂｐｓの伝送ストリームを出力する。光電変換部１９によって光信号に変換されたビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータは、放送用カメラ１から光ファイバーケーブル３経由でＣＣＵ２に伝送される。
【０１２０】
本例の放送用カメラ１を用いることによって、イメージセンサから入力した３８４０×２１６０／５０Ｐ−６０Ｐである、４：２：０／１０ビット，１２ビット信号をシリアル・デジタルデータとして送信することができる。本例の信号送信装置及び信号送信方法では、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号をＣＨ１〜ＣＨ８のＨＤ−ＳＤＩ信号に変換する。その後、１０．６９２Ｇｂｐｓのシリアル・デジタルデータとして出力することが可能となる。
【０１２１】
なお、各放送用カメラ１からＣＣＵ２には、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号が伝送されるだけでない。すなわち、ＣＣＵ２からも前述のリターンビデオ（他の放送用カメラ１で撮影中の映像を表示させるための映像信号）が光ファイバーケーブル３経由で各放送用カメラ１に伝送される。リターンビデオは周知の技術を用いて生成される（例えば、２チャンネル分のＨＤ−ＳＤＩ信号を、それぞれ８ビット／１０ビットエンコーディングした後、多重してシリアル・デジタルデータに変換する）ので、そのための回路構成の説明は省略する。
【０１２２】
［ＣＣＵの内部構成及び動作例］
次に、ＣＣＵ２の内部構成例を説明する。
図１８は、ＣＣＵ２の回路構成のうち、本実施の形態に関連する部分を示すブロック図である。ＣＣＵ２には、このような回路が、各放送用カメラ１に一対一に対応して複数組設けられている。
【０１２３】
放送用カメラ１から光ファイバーケーブル３を経由して伝送されたビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータは、光電変換部３１によって電気信号に変換された後、Ｓ／Ｐ変換・多チャンネルデータ形成部３２に送られる。Ｓ／Ｐ変換・多チャンネルデータ形成部３２は、例えばＸＳＢＩである。そして、Ｓ／Ｐ変換・多チャンネルデータ形成部３２は、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータを受信する。
【０１２４】
Ｓ／Ｐ変換・多チャンネルデータ形成部３２は、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータをシリアル／パラレル変換する。そして、シリアル／パラレル変換したパラレル・デジタルデータから、各々がビットレート６６８．２５Ｍｂｐｓを有する１６ｃｈ分のシリアル・デジタルデータを形成するとともに、６６８．２５ＭＨｚのクロックを抽出する。
【０１２５】
Ｓ／Ｐ変換・多チャンネルデータ形成部３２によって形成された１６ｃｈのパラレル・デジタルデータは、多重部３３に送られる。また、Ｓ／Ｐ変換・多チャンネルデータ形成部３２によって抽出された６６８．２５ＭＨｚのクロックは、ＰＬＬ３４に送られる。
【０１２６】
多重部３３は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２から受け取る１６ｃｈのシリアル・デジタルデータを多重して、６４ビット幅のパラレル・デジタルデータをＦＩＦＯメモリ３５に送る。
【０１２７】
ＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２から受け取る６６８．２５ＭＨｚのクロックを４分の１に分周した１６７．０６２５ＭＨｚのクロックをＦＩＦＯメモリ３５に書込みクロックとして送る。
【０１２８】
またＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２から受け取る６６８．２５ＭＨｚのクロックを８分の１に分周した８３．５３１２ＭＨｚのクロックを、ＦＩＦＯメモリ３５に読出しクロックとして送る。さらに、後述するデスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリに、８３．５３１２ＭＨｚのクロックを書込みクロックとして送る。
【０１２９】
またＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２から受け取る６６８．２５ＭＨｚのクロックを１８分の１に分周した３７．１２５ＭＨｚのクロックを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリに読出しクロックとして送る。また、ＰＬＬ３４は、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリに３７．１２５ＭＨｚのクロックを書込みクロックとして送る。
【０１３０】
またＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２から受け取る６６８．２５ＭＨｚのクロックを９分の１に分周した７４．２５ＭＨｚのクロックを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリに読出しクロックとして送る。
【０１３１】
ＦＩＦＯメモリ３５では、多重部３３から受け取る６４ビット幅のパラレル・デジタルデータが、ＰＬＬ３４から受け取る１６７．０６２５ＭＨｚのクロックによって書き込まれる。ＦＩＦＯメモリ３５に書き込まれたパラレル・デジタルデータは、ＰＬＬ３４から受け取る８３．５３１２ＭＨｚのクロックによって１２８ビット幅のパラレル・デジタルデータとして読み出されて、データ長変換部３６に送られる。
【０１３２】
データ長変換部３６は、シフトレジスタを用いて構成されており、１２８ビット幅のパラレル・デジタルデータを、２５６ビット幅に変換する。そして、データ長変換部３６は、タイミング基準信号ＳＡＶまたはＥＡＶに挿入されているＫ２８．５を検出する。これにより各ライン期間を判別して、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータを３２０ビット幅に変換する。さらに、水平補助データスペースのデータ（８Ｂ／１０ＢエンコーディングされたＣＨ１の水平補助データスペースのデータ）を２００ビット幅に変換する。データ長変換部３６によってデータ長を変換された３２０ビット幅のパラレル・デジタルデータと２００ビット幅のパラレル・デジタルデータとは、分離部３７に送られる。
【０１３３】
分離部３７は、データ長変換部３６から受け取る３２０ビット幅のパラレル・デジタルデータを、放送用カメラ１内の多重部１４によって多重される前の４０ビットずつのＣＨ１〜ＣＨ８のデータに分離する。このパラレル・デジタルデータには、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータが含まれる。そして、各ＣＨ１〜ＣＨ８の４０ビット幅のパラレル・デジタルデータを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８に送る。
【０１３４】
また、分離部３７は、データ長変換部３６から受け取る２００ビット幅のパラレル・デジタルデータを、多重部１４によって多重される前の５０ビットずつのデータに分離する。このパラレル・デジタルデータには、８Ｂ／１０ＢエンコーディングされたＣＨ１の水平補助データスペースのデータが含まれる。そして、この５０ビット幅のパラレル・デジタルデータを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８に送る。
【０１３５】
デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８は、ＣＨ１〜ＣＨ８に一対一に対応する３２個のブロックによって構成される。本例のデスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８は、映像信号がマッピングされ、それぞれが第１のリンクチャンネルと第２のリンクチャンネルに分割され、かつ２ラインに分割された第１〜第４のサブイメージを受信する受信部として機能する。
【０１３６】
デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８は、ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７用のブロックを備え、入力したパラレル・デジタルデータにデスクランブルを掛けて、シリアル・デジタルデータに変換して出力する。
また、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８は、ＬｉｎｋＢであるＣＨ２ｃｈ４，ＣＨ６，ＣＨ８用のブロックを備え、入力したパラレル・デジタルデータを８Ｂ／１０Ｂにデコードする。そして、シリアル・デジタルデータに変換して出力する。
【０１３７】
再生部３９は、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８から送られたＣＨ１〜ＣＨ８（ＬｉｎｋＡ及びＬｉｎｋＢ）のＨＤ−ＳＤＩ信号に、ＳＭＰＴＥ ４３５に従って放送用カメラ１内のマッピング部１１の処理と逆の処理を施す。この処理により、再生部３９は、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号を再生する。
【０１３８】
このとき、再生部３９は、Ｓ／Ｐ変換多チャンネルデータ形成部３２が受信したＨＤ−ＳＤＩ１〜３２より、ワード多重、ライン多重、２画素多重の処理を順に行うことで第１〜第４のサブイメージを再生する。そして、再生部３９は、第１〜第４のサブイメージの映像データ領域に配置された画素サンプルを２画素ずつ取り出して、ＵＨＤＴＶ１クラスイメージのフレーム内に順に多重する。
【０１３９】
再生部３９によって再生された３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号は、ＣＣＵ２から出力されて、例えばＶＴＲ等（図示略）に送られる。
【０１４０】
本例においてＣＣＵ２は、放送用カメラ１によって生成されたシリアル・デジタルデータを受信する側の信号処理を行う。この信号受信装置，信号受信方法では、このビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータからパラレル・デジタルデータが生成され、このパラレル・デジタルデータが、ＬｉｎｋＡ，ＬｉｎｋＢの各チャンネルのデータに分離される。
【０１４１】
分離されたＬｉｎｋＡのデータについては、自己同期型デスクランブルが掛けられるが、タイミング基準信号ＳＡＶの直前でデスクランブラ内のレジスタの値を全て０にセットしてデコードが開始される。さらに、誤り検出符号ＣＲＣに続く少なくとも数ビットのデータにも自己同期型デスクランブルが掛けられる。これにより、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみに自己同期型スクランブルが掛けられる。このため、水平補助データスペースのデータには自己同期型スクランブルが掛けられていないにもかかわらず、掛け算回路であるデスクランブラの桁上がりを考慮した正確な計算を行って元のデータを再生することができる。
【０１４２】
一方、分離されたＬｉｎｋＢのデータについては、８ビット／１０ビットデコーディングしたＲＧＢのビットから、ＬｉｎｋＢの各サンプルのデータが形成される。そして、自己同期型デスクランブルを掛けられたＬｉｎｋＡのパラレル・デジタルデータと、各サンプルを形成されたＬｉｎｋＢのパラレル・デジタルデータとがそれぞれパラレル／シリアル変換される。そして、マッピングされたＣＨ１〜ＣＨ８のＨＤ−ＳＤＩ信号が再生される。
【０１４３】
［１−３．再生部の内部構成及び動作例（３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビットの例）］
図１９と図２０は、再生部３９の内部構成例を示す。
始めに、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号の再生処理の例について説明する。再生部３９は、マッピング部１１が画素サンプルに行った処理を逆変換するブロックであり、第１の再生部３９Ａと第２の再生部３９Ｂを備える。
第１の再生部３９Ａは、第１のマッピング部１１Ａが行った処理を逆変換し、第２の再生部３９Ｂは、第２のマッピング部１１Ｂが行った処理を逆変換する。なお、再生部３９の処理は、第２の再生部３９Ｂと第１の再生部３９Ａの順に行われるため、以下の説明では、第２の再生部３９Ｂと第１の再生部３９Ａの順に構成及び動作例を説明する。
【０１４４】
図１９は、８Ｂ／１０Ｂ・Ｐ／Ｓ部３８から入力した８ｃｈのＨＤ−ＳＤＩより、第１の再生部３９Ａに出力する８ｃｈのベーシックストリームを生成する第２の再生部３９Ｂの内部構成例を示す。
【０１４５】
上記のように、第２の再生部３９Ｂは、第２のマッピング部１１Ｂと逆の処理を行うものである。
第２の再生部３９Ｂは、４：４：４／ｒビット信号のデータ構造としてあるデュアルリンクＨＤ−ＳＤＩを、４：２：２／ｒビット信号、及び４：０：０／ｒビット信号に変換する。
【０１４６】
第２の再生部３９Ｂは、Ｓ／Ｐ変換部６２−１〜６２−８、分離部６３−１〜６３−４、Ｐ／Ｓ変換部５８−１〜５８−１６を備える。分離部６３−１は、書込みアドレス制御部６１−１，６１−２、ＲＡＭ６０−１〜６０−４、読み出しアドレス制御部５９−１〜５９−４を備える。
【０１４７】
８ｃｈのＨＤ−ＳＤＩは、Ｓ／Ｐ変換部６２−１〜６２−８によってパラレルデータに変換された後、分離部６３−１〜６３−４に入力される。分離部６３−１〜６３−４は、上述した図１２に示す画素サンプルのマッピング処理と逆の処理を行ってＨＤ−ＳＤＩからベーシックストリームを生成する。ここで、分離部６３−１〜６３−４の処理ブロックは複雑であるため、分離部６３−１についてだけ処理を説明し、残りの分離部６３−２〜２９−４については記載を省略する。
【０１４８】
第２の再生部３９Ｂは、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＡを４：２：２／１０ビット信号のデータ構造である第１〜第４のベーシックストリームに多重して、第１及び第２のサブイメージを再生する。デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであって、サンプル番号＋１番目のＣ′Ｂチャンネルから読み出したＹ信号を、４：０：０／１０ビット信号のデータ構造である第５〜第８のベーシックストリームのうち、サンプル番号が偶数であるＹ信号に多重して、第３及び第４のサブイメージを再生する。ＨＤ−ＳＤＩのＬｉｎｋＢであって、偶数サンプル番目のＣ′Ｂチャンネルから読み出したＹ信号を、４：０：０／１０ビット信号のうち、サンプル番号が奇数であるＹ信号に多重して、４：４：４／１０ビット信号のデータ構造であるＨＤ−ＳＤＩを第１〜第８のベーシックストリームに変換する。
【０１４９】
分離部６３−１に含まれる書込みアドレス制御部６１−１，６１−２は、それぞれＳ／Ｐ変換部６２−１，６２−２が出力するパラレルデータをＲＡＭ６０−１，６０−３に書き込む。分離部６３−１が備える読み出しアドレス制御部５９−１，５９−３は、それぞれＲＡＭ６０−１，６０−３からパラレルデータを読み出し、Ｐ／Ｓ変換部５８−１，５８−９に出力する。そして、Ｐ／Ｓ変換部５８−１，５８−９は、ＲＡＭ６０−１，６０−３から読み出されたパラレルデータをシリアルデータである２ｃｈのベーシックストリーム（ＣＨ１，９）として第１の再生部３９Ａに出力する。
【０１５０】
分離部６３−２には、２ｃｈのＨＤ−ＳＤＩ（ＣＨ３，４）が入力し、Ｓ／Ｐ変換部６２−３，６２−４によってＳＰ変換されたパラレルデータがＲＡＭ６０−５，６０−７に書き込まれる。その後、Ｐ／Ｓ変換部５８−３，５８−１１は、ＲＡＭ６０−５，６０−７から読み出したパラレルデータをシリアルデータに変換した後、２ｃｈのベーシックストリーム（ＣＨ３，１１）として第１の再生部３９Ａに出力する。
分離部６３−３には、２ｃｈのＨＤ−ＳＤＩ（ＣＨ５，６）が入力し、Ｓ／Ｐ変換部６２−５，６２−６によってＳＰ変換されたパラレルデータがＲＡＭ６０−９，６０−１１に書き込まれる。その後、Ｐ／Ｓ変換部５８−５，５８−１３は、ＲＡＭ６０−９，６０−１１から読み出されたパラレルデータをシリアルデータに変換した後、２ｃｈのベーシックストリーム（ＣＨ５，１３）として第１の再生部３９Ａに出力する。
分離部６３−４には、２ｃｈのＨＤ−ＳＤＩ（ＣＨ７，８）が入力し、Ｓ／Ｐ変換部６２−７，６２−８によってＳＰ変換されたパラレルデータがＲＡＭ６０−１３，６０−１５に書き込まれる。その後、Ｐ／Ｓ変換部５８−７，５８−１５は、ＲＡＭ６０−１３，６０−１５から読み出したパラレルデータをシリアルデータに変換した後、２ｃｈのベーシックストリーム（ＣＨ７，１５）として第１の再生部３９Ａに出力する。
【０１５１】
図２０は、第２の再生部３９Ｂから入力した８ｃｈのベーシックストリームから、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号を再生する第１の再生部３９Ａの内部構成例を示す。
【０１５２】
第１の再生部３９Ａは、各部にクロックを供給するクロック供給回路５１を備える。クロック供給回路５１は、２画素多重制御部５２、ライン多重制御部５５−１〜５５−４、及び書込み制御部５７−１〜５７−８にクロックを供給する。このクロックにより各部が同期して、画素サンプルの読み出し又は書き込みが制御される。
【０１５３】
また、第１の再生部３９Ａは、ＳＭＰＴＥ４３５−２に規定されるモードＤの８ｃｈのＨＤ−ＳＤＩと同じデータ構造としたベーシックストリームをそれぞれ記憶するＲＡＭ５６−１〜５６−８を備える。上述したようにベーシックストリームＣＨ１〜８は、それぞれ１９２０×１０８０／５０Ｉ−６０Ｉ信号を構成する。そして、ベーシックストリームＣＨ１〜８には、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８から入力されたＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７と、ＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８の画素サンプルを入れ替えた８ｃｈのベーシックストリームが用いられる。
【０１５４】
書込み制御部５７−１〜５７−８は、クロック供給回路５１から供給されるクロックに合わせて、入力した８ｃｈのベーシックストリームＣＨ１〜８をＲＡＭ５６−１〜５６−８に保存する書込み制御を行う。
【０１５５】
ライン多重制御部５５−１〜５５−４は、ＲＡＭ５６−１〜５６−８から読み出したインターレース信号をサブイメージ毎に多重してプログレッシブ信号とする。このとき、ライン多重制御部５５−１〜５５−４は、４：２：０／ｒビット信号のベーシックストリームを、ｍ′×ｎ′（ｍ′サンプル、ｎ′ラインを示すｍ′，ｎ′は、正の整数）／ａ′−ｂ′（ａ′，ｂ′は、プログレッシブ信号のフレームレート）／４：２：２／ｒビット信号で規定される第１〜第Ｎ／２（Ｎは、２以上の整数）のサブイメージの一ラインおきに画素サンプルを多重する。同様に、４：０：０／ｒビット信号のベーシックストリームを、第（Ｎ／２）＋１〜第Ｎのサブイメージの一ラインおきに画素サンプルを多重する。この第１〜第４のサブイメージは、ｍ′×ｎ′が１９２０×１０８０であり、ａ′−ｂ′が５０Ｐ，５９．９４Ｐ，６０Ｐである。そして、ライン多重制御部５５−１〜５５−４は、１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号をＲＡＭ５４−１〜５４−４に書き込む。すなわち、ＲＡＭ５４−１〜５４−４に保存された信号が第１〜第４のサブイメージを構成する。
【０１５６】
２画素多重制御部５２は、第１〜第４のサブイメージの映像データ領域から抽出した画素サンプルをＵＨＤＴＶ１のクラスイメージにマッピングする。このとき、２画素多重制御部５２は、ＳＭＰＴＥ４３５−１で規定される第１〜第４のサブイメージの内、第１のサブイメージと第２のサブイメージから抽出した２つの画素サンプルをフレームの偶数ライン上に多重し、第３のサブイメージと第４のサブイメージから抽出した２つの画素サンプルをフレームの奇数ライン上に多重する場合に、フレームの同一ライン上で２つの画素サンプルを隣り合わせて多重する。すなわち、第１〜第Ｎのサブイメージから２画素ずつ抽出した画素サンプルを、１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるｍ×ｎ（ｍサンプル、ｎラインを示すｍ，ｎは、正の整数）／ａ−ｂ（ａ，ｂは、プログレッシブ信号のフレームレート）／４：２：０／ｒビット信号で規定されるクラスイメージのフレームにおける同一ラインに隣り合わせて多重する。このとき、２画素多重制御部５２は、ＲＡＭ５４−１〜５４−４から読み出した画素サンプルを２画素毎に以下の処理で多重する。すなわち、第１〜第４のサブイメージから２画素ずつ抽出した画素サンプルを、ＵＨＤＴＶ１のクラスイメージに併せて多重する。このクラスイメージは、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号である。
【０１５７】
なお、図２０では、２画素多重、ライン多重を２種類のＲＡＭを用いて２段階で行う例を書いた。しかし、一つのＲＡＭを用いて３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号を再生しても良い。
【０１５８】
［１−４．再生部の内部構成及び動作例（３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビットの例）］
【０１５９】
上述した第２の再生部３９Ｂは、ｒビットが１２ビットであって、Ｎ＝４である場合に以下の処理を行う。すなわち、第２の再生部３９Ｂは、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＡであるＣＨ１，３，５，７から再生した４：２：２／１２ビット信号の上位１０ビットのデータ構造である第１、３，５，７のベーシックストリームを第１および第２のサブイメージの上位１０ビットに変換する。また、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のサンプル番号が偶数であるＹ信号から再生した４：２：２／１２ビット信号のデータ構造である第２，４，６，８のベーシックストリームの同じサンプル番号のＹ信号を第１及び第２のサブイメージに変換する。また、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のサンプル番号＋１番目のＣＢ′チャンネルから再生したＹ信号を、第９，１１，１３，１５のベーシックストリームのサンプル番号が偶数である第３及び第４のサブイメージの上位１０ビットに変換する。また、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のサンプル番目のＣＲ′チャンネルから再生したＹ信号を、第９，１１，１３，１５のベーシックストリームのサンプル番号が奇数である第３及び第４のサブイメージの上位１０ビットに変換する。また、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のサンプル番号が奇数であるＹ信号から再生したＹ信号を、第２，４，６，８のベーシックストリームのサンプル番号が奇数であるＹ信号に変換する。また、４：０：０／１２ビット信号のデータ構造である第１０，１２，１４，１６のベーシックストリームのＹ信号の下位２ビットを第３及び第４のサブイメージに変換する。
【０１６０】
図２１は、第２の再生部３９Ｂから入力した１６ｃｈのベーシックストリームより、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビット信号を生成する第１の再生部３９Ｃの内部構成例を示す。
第１の再生部３９Ｃは、第１のマッピング部１１Ｃが画素サンプルに行った処理を逆変換するブロックである。
【０１６１】
第１の再生部３９Ｃは、各部にクロックを供給するクロック供給回路７１を備える。クロック供給回路７１は、２画素多重制御部７２、ライン多重制御部７５−１〜７５−４、ワード多重制御部７７−１〜７７−８、及び書込み制御部７９−１〜７９−１６にクロックを供給する。このクロックにより各部が同期して、画素サンプルの読み出し又は書き込みが制御される。
【０１６２】
また、第１の再生部３９Ｃは、ＳＭＰＴＥ４３５−２に規定されるモードＤの１６ｃｈのＨＤ−ＳＤＩと同じデータ構造としたベーシックストリームをそれぞれ記憶するＲＡＭ７８−１〜７８−１６を備える。上述したようにベーシックストリームＣＨ１〜１６は、それぞれ１９２０×１０８０／５０Ｉ−６０Ｉ信号を構成する。そして、ベーシックストリームＣＨ１〜１６には、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８から入力されたＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７，…，ＣＨ３１と、ＬｉｎｋＢであるＣＨ２ｃｈ４，ＣＨ６，ＣＨ８，…，ＣＨ１６の画素サンプルを入れ替えた１６ｃｈのベーシックストリームが用いられる。
【０１６３】
書込み制御部７９−１〜７９−１６は、クロック供給回路７１から供給されるクロックに合わせて、入力した１６ｃｈのベーシックストリームＣＨ１〜１６をＲＡＭ７８−１〜７８−１６に保存する書込み制御を行う。
【０１６４】
また、第１の再生部３９Ｃは、ワード多重（デインタリーブ）を制御するワード多重制御部７７−１〜７７−８と、ワード多重制御部７７−１〜７７−８が多重したデータを書き込むＲＡＭ７８−１〜７８−１６を備える。また、第１の再生部３９Ｃは、ライン多重を制御するライン多重制御部７５−１〜７５−４と、ライン多重制御部７５−１〜７５−４が多重したデータを書き込むＲＡＭ７４−１〜７４−４を備える。
【０１６５】
ワード多重制御部７７−１〜７７−８は、ＳＭＰＴＥ４３５−２に規定され、第１〜第４のサブイメージ毎に対応する４チャンネルのモードＤによって定まる１０．６９２Ｇｂｐｓストリームの映像データ領域から抽出した画素サンプルをワード毎に多重する。
このとき、ワード多重制御部７７−１〜７７−８は、ＲＡＭ７８−１〜７８−１６から読み出したベーシックストリームの映像データ領域から抽出した画素サンプルを、ワードを逆変換したライン毎に画素サンプルを多重する。この多重処理は、ＳＭＰＴＥ３７２のＦｉｇｕｒｅ９に従って行われる。具体的には、ワード多重制御部７７−１〜７７−８は、（ＲＡＭ７８−１，７８−２）、（ＲＡＭ７８−３，７８−４）、…、（ＲＡＭ７８−３１，７８−１６）毎にタイミングを制御して画素サンプルを多重する。そして、ワード多重制御部７７−１〜７７−８は、生成した１９２０×１０８０／５０Ｉ−６０Ｉ／４：２：０／１２ビット信号をＲＡＭ７６−１〜７６−８に保存する。
【０１６６】
ライン多重制御部７５−１〜７５−４は、ＲＡＭ７６−１〜７６−８から読み出したインターレース信号をサブイメージ毎に多重してプログレッシブ信号とする。そして、ライン多重制御部７５−１〜７５−４は、１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号をＲＡＭ７４−１〜７４−４に書き込む。すなわち、ＲＡＭ７４−１〜７４−４に保存された信号が第１〜第４のサブイメージを構成する。
【０１６７】
２画素多重制御部７２は、第１〜第４のサブイメージの映像データ領域から抽出した画素サンプルをＵＨＤＴＶ１のクラスイメージにマッピングする。この第１〜第４のサブイメージは、ｍ′×ｎ′が１９２０×１０８０であり、ａ′−ｂ′が５０Ｐ，５９．９４Ｐ，６０Ｐである。このとき、２画素多重制御部７２は、ＲＡＭ７４−１〜７４−４から読み出した画素サンプルを２画素毎に以下の処理で多重する。すなわち、第１〜第４のサブイメージから２画素ずつ抽出した画素サンプルを、ＵＨＤＴＶ１のクラスイメージに併せて多重する。このクラスイメージは、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビット信号である。
【０１６８】
なお、図２１では、２画素多重、ライン多重、ワード多重と、を３種類のＲＡＭを用いて３段階で行う例を書いた。しかし、一つのＲＡＭを用いて３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビット信号を再生しても良い。
【０１６９】
ここで、ＳＭＰＴＥ ＳＴ ４３５−１やＳＭＰＴＥ ＳＴ ２０３６−３で規定される２画素サンプル間引き方式を３８４０×２１６０／４：２：０／１０ビット，１２ビット信号に適用した場合に、偶数ラインは４：２：２信号になる。また、奇数ラインは４：０：０信号になることに着目し、以下の処理を行った。すなわち、偶数ラインを多重した４：２：２信号を組み替える４組のＬｉｎｋＡ／ＢのＬｉｎｋＡとし、以下の様にデータを多重し直す。これにより、１０ビット信号と１２ビット信号の間で、上位１０ビットの互換を取ることができる。さらに、ＳＭＰＴＥ ＳＴ ３７２に規定される４：４：４（Ｒ’Ｇ’Ｂ’）／１０ビット，１２ビットと整合のとれるデータ構造にすることで、多重して伝送するＨＤ−ＳＤＩや１０Ｇ−ＳＤＩのｃｈ数を従来の半分に削減することを可能となる。
【０１７０】
＜第２の実施の形態＞
［ＵＨＤＴＶ１ ３８４０×４３２０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：２：０／１０ビット，１２ビットの例］
【０１７１】
次に、本開示の第２の実施の形態に係るマッピング部１１と再生部３９の動作例について、図２２〜図２６を参照して説明する。
【０１７２】
［マッピング部の内部構成及び動作例］
次に、本開示の第２の実施の形態に係る第１のマッピング部１１Ａと第１の再生部３９Ａの内部構成例及び動作例について、図２２〜図２６を参照して説明する。ここでは、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号の画素サンプルを間引く方式について説明する。
【０１７３】
従来の４：２：０／１０ビット信号の場合には１６ｃｈのＨＤ−ＳＤＩに画素サンプルを多重して伝送し、４：２：０信号の０にはデフォルト値を多重して１０Ｇ−ＳＤＩ モードＤの奇数ｃｈのみに割り当てて４ｃｈの１０Ｇ−ＳＤＩで伝送する方式が知られていた。そして、１０ビット信号の場合には２００ｈがデフォルト値として用いられていた。
【０１７４】
一方、本実施の形態に係る第１のマッピング部１１Ａは、第１の実施の形態に示した方式で１６ｃｈのベーシックストリームに多重された３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット信号からデフォルト値（２００ｈ）を捨てる。このデフォルト値は、４：０：０／１０ビット信号形式である８ｃｈのベーシックストリームに含まれる。そして、中身のデータを８組の４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃ′ＢＣ′Ｒ）／１０ビットと同じデータ構造のデュアルリンク ＨＤ−ＳＤＩ ＬｉｎｋＡ／Ｂに多重し直すことで、２ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送可能とする。
【０１７５】
同じく、従来の４：２：０／１２ビット信号の場合には、図１９に示すように１６ｃｈのＨＤ−ＳＤＩに多重して伝送し、４：２：０信号の０にはデフォルト値を多重して、４ｃｈの１０Ｇ−ＳＤＩで伝送する方式が知られていた。そして、１２ビット信号の場合には８００ｈがデフォルト値として用いられていた。
【０１７６】
一方、本実施の形態に係る第１のマッピング部１１Ａは、第１の実施の形態に示した方式で、３２ｃｈのベーシックストリームに多重された３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１２ビット信号からデフォルト値（８００ｈ）を捨てる。このデフォルト値は、４：０：０／１２ビット信号形式である１６ｃｈのＨＤ−ＳＤＩに含まれる。そして、中身のデータを８組の４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃ′ＢＣ′Ｒ）／１２ビットと同じデータ構造のデュアルリンク ＨＤ−ＳＤＩ ＬｉｎｋＡ／Ｂに多重し直すことで、２ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送可能とする。
【０１７７】
図２２は、第１のマッピング部１１Ａの内部構成例を示す。
第１のマッピング部１１Ａは、各部にクロックを供給するクロック供給回路８１と、３８４０×２１６０／１００Ｐ−１２０Ｐの映像信号を記憶するＲＡＭ８３を備える。また、第１のマッピング部１１Ａは、ＲＡＭ８３から連続する２フレーム単位のクラスイメージに含まれる画素サンプルを、２画素ずつ読み出す２画素間引き（インタリーブ）を制御する２画素間引き制御部８２を備える。また、間引かれた２画素サンプルを第１〜第８のサブイメージとして保存するＲＡＭ８４−１〜８４−８を備える。
【０１７８】
また、第１のマッピング部１１Ａは、ＲＡＭ８４−１〜８４−８に保存される第１〜第８のサブイメージのライン間引きを制御するライン間引き制御部８５−１〜８５−８を備える。また、第１のマッピング部１１Ａは、ライン間引き制御部８５−１〜８５−８が間引いたラインを書き込むＲＡＭ８６−１〜８６−１６と、を備える。
【０１７９】
また、第１のマッピング部１１Ａは、ＲＡＭ８６−１〜８６−１６から読出したデータのワード間引きを制御するワード間引き制御部８７−１〜８７−１６を備える。また、第１のマッピング部１１Ａは、ワード間引き制御部８７−１〜８７−１６が間引いたワードを書き込むＲＡＭ８８−１〜８８−３２と、を備える。
また、第１のマッピング部１１Ａは、ＲＡＭ８８−１〜８８−３２から読出したワードを３２チャンネルのベーシックストリームとして出力する読出し制御部８９−１〜８９−３２を備える。
【０１８０】
なお、図２２には、ベーシックストリーム１，２を生成する処理ブロックを記載したが、ベーシックストリーム３〜３２を生成するブロックも同様の構成例としているため、図示と詳細な説明を省略する。
【０１８１】
次に、第１のマッピング部１１Ａの動作例を説明する。
始めに、クロック供給回路８１は、２画素間引き制御部８２ライン間引き制御部８５−１〜８５−８、ワード間引き制御部８７−１〜８７−１６、及び読出し制御部８９−１〜８９−３２にクロックを供給する。これらのクロックは、画素サンプルの読み出し又は書き込みに用いられ、これらのクロックにより各部が同期する。
【０１８２】
不図示のイメージセンサから入力する１フレームの画素数が最大３８４０×２１６０である、ＨＤ−ＳＤＩフォーマットで規定される画素数を越えるＵＨＤＴＶ１のクラスイメージによって規定される映像信号は、ＲＡＭ８３に保存される。ＵＨＤＴＶ１のクラスイメージは、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビットの映像信号を表す。本例では、ＵＨＤＴＶ１のクラスイメージから２画素毎に間引かれた画素サンプルが第１〜第８のサブイメージの映像データ領域にマッピングされることとなる。
【０１８３】
２画素間引き制御部８２は、ＵＨＤＴＶ１のクラスイメージから連続する２フレーム単位で２画素サンプル毎に２フレーム単位で間引く。そして、ｍ′×ｎ′が１９２０×１０８０であり、ａ′−ｂ′が５０Ｐ，５９．９４Ｐ，６０Ｐである第１〜第８のサブイメージの映像データ領域に画素サンプルをマッピングする。１９２０×１０８０／５０Ｐ−６０Ｐは、ＳＭＰＴＥ２７４で規定される。このとき、２画素間引き制御部８２は、第１のクラスイメージの第０ラインの各画素サンプルを第１及び第２のサブイメージの映像データ領域にマッピングし、第１のクラスイメージの第１ラインの各画素サンプルを第３及び第４のサブイメージの映像データ領域にマッピングする。また、第１のクラスイメージの第２ラインの各画素サンプルを第５及び第６のサブイメージの映像データ領域にマッピングし、第１のクラスイメージの第３ラインの各画素サンプルを第７及び第８のサブイメージの映像データ領域にマッピングする。さらに、第２のクラスイメージの第０ラインの各画素サンプルを第１及び第２のサブイメージの映像データ領域にマッピングし、第２のクラスイメージの第１ラインの各画素サンプルを第３及び第４のサブイメージの映像データ領域にマッピングする。また、第２のクラスイメージの第２ラインの各画素サンプルを第５及び第６のサブイメージの映像データ領域にマッピングし、第２のクラスイメージの第３ラインの各画素サンプルを第７及び第８のサブイメージの映像データ領域にマッピングする。
【０１８４】
次に、ライン間引き制御部８５−１〜８５−８は、プログレッシブ信号をインターレース信号に変換する。具体的には、ライン間引き制御部８５−１〜８５−８は、ＲＡＭ８４−１〜８４−８から第１〜第８のサブイメージの映像データ領域にマッピングされた画素サンプルを読出す。このとき、ライン間引き制御部８５−１〜８５−８は、１つのサブイメージを、２ｃｈの１９２０×１０８０／５０Ｉ−６０Ｉ／４：２：０／１０ビット，１２ビット信号に変換する。そして、第１〜第８のサブイメージの映像データ領域から１ラインおきに間引いてインターレース信号とした１９２０×１０８０／５０Ｉ−６０Ｉ信号をＲＡＭ８４−１〜８４−８に書き込む。
【０１８５】
次に、ワード間引き制御部８７−１〜８７−１６は、ライン毎に間引かれた画素サンプルをワード毎に間引いて、ＳＭＰＴＥ４３５−１に規定されるＨＤ−ＳＤＩの映像データ領域にマッピングする。このとき、ワード間引き制御部８７−１〜８７−１６は、ＳＭＰＴＥ４３５−１に規定され、第１〜第８のサブイメージ毎に対応する４チャンネルのモードＤによって定まる１０．６９２Ｇｂｐｓストリームの映像データ領域に画素サンプルを多重する。つまり、ワード間引き制御部８７−１〜８７−１６は、１９２０×１０８０／５０Ｉ−６０Ｉ／４：２：０／１０ビット，１２ビット信号を、３２本のベーシックストリームに変換する。そして、第１〜第８のサブイメージのそれぞれに対し、ＳＭＰＴＥ４３５−１に規定される４本ずつのＨＤ−ＳＤＩの映像データ領域にマッピングする。
【０１８６】
具体的には、ワード間引き制御部８７−１〜８７−１６は、ＲＡＭ８４−１〜８４−８からＳＭＰＴＥ３７２のＦｉｇｕｒｅ４，６，７，８，９と同じ方式でワード毎に間引いて画素サンプルを読出す。そして、ワード間引き制御部８７−１〜８７−１６は、読出した画素サンプルを、それぞれ２ｃｈの１９２０×１０８０／５０Ｉ−６０Ｉ信号に変換して、ＲＡＭ８８−１〜８８−３２に保存する。
【０１８７】
そして、読出し制御部８９−１〜８９−３２は、ＲＡＭ８８−１〜８８−３２から読出した３２本のベーシックストリームの伝送ストリームを出力する。
具体的には、読出し制御部８９−１〜８９−３２は、クロック供給回路８１から供給された基準クロックでＲＡＭ８８−１〜８８−３２から画素サンプルを読出す。そして、２本のＬｉｎｋＡ／Ｂを１６対で構成した３２チャンネルのベーシックストリーム１〜３２を、後続の第２のマッピング部１１Ｂに出力する。
【０１８８】
なお、本例では、２画素間引き、ライン間引き、及びワード間引きを行うため、３種類のメモリ（ＲＡＭ８４−１〜８４−８、ＲＡＭ８６−１〜８６−１６、ＲＡＭ８８−１〜８８−３２）を用いて、３段階の間引き処理を行っている。しかし、一つのメモリに２画素間引き、ライン間引き、及びワード間引きして得たデータを３２ｃｈのＨＤ−ＳＤＩとして出力しても良い。
【０１８９】
次に、第１のマッピング部１１Ａが画素サンプルをマッピングする工程の詳細な処理例を説明する。
図２３は、第１のマッピング部１１Ａが、ＵＨＤＴＶ１クラスイメージの連続する第１及び第２フレームに含まれる画素サンプルを第１〜第８のサブイメージにマッピングし、さらに３２ｃｈのベーシックストリームに画素サンプルをマッピングする例を示す図である。
【０１９０】
２画素間引き制御部２１は、１フレーム（１画面）を８分割する。これにより、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット、１２ビット信号を、８ｃｈの１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号にマッピングする。
【０１９１】
このとき、１フレーム（１画面）が３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号である第１フレームのＵＨＤＴＶ１クラスイメージからライン方向に２画素毎に画素サンプルを間引く。そして、２画素毎に間引いたそれぞれの信号を、８ｃｈの１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号の前半部分（有効領域第１〜５４０ライン）にマッピングする。
【０１９２】
その後、第１のマッピング部１１Ａは、第２フレームのＵＨＤＴＶ１クラスイメージからライン方向に２画素毎に画素サンプルを間引く。そして、２画素毎に間引いたそれぞれの信号を、８ｃｈの１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号の後半部分（有効領域第５４１〜１０８０ライン）にマッピングする。そして、ＨＤイメージフォーマットの映像データ領域である１９２０サンプルにマッピングさせた、第１〜第８のサブイメージを作成する。以下の説明で、第１フレームのＵＨＤＴＶ１クラスイメージを「第１のクラスイメージ」と呼び、第２フレームのＵＨＤＴＶ１クラスイメージを「第２のクラスイメージ」と呼ぶ。
【０１９３】
次に、ライン間引き制御部８５−１〜８５−８がライン間引きを行い、ワード間引き制御部８７−１〜８７−１６がワード間引きを行うことによって、３２ｃｈの１９２０×１０８０／２３．９８Ｐ−３０Ｐ／４：２：２／１０ビット信号を生成する。そして、読出し制御部８９−１〜８９−３２は、ベーシックストリーム１〜３２を読み出して第２のマッピング部１１Ｂに出力する。
【０１９４】
第１のマッピング部１１Ａが出力するベーシックストリームＣＨ１〜ＣＨ３２は、１６ｃｈずつ２組の第２のマッピング部１１Ｂ−１，１１Ｂ−２に入力する。第２のマッピング部１１Ｂ−１，１１Ｂ−２は、いずれも上述した第２のマッピング部１１Ｂと同様の構成としてあり、同じ動作を行うため詳細な説明を省略する。そして、第２のマッピング部１１Ｂは、第１の実施の形態の図４に示した方式で入力したベーシックストリームを８ｃｈずつ、合計８ｃｈのＨＤ−ＳＤＩにまとめて伝送することができる。
【０１９５】
次に、第１のマッピング部１１Ａ内の各処理ブロックが画素サンプルをマッピングする際の詳細な処理例を説明する。
図２４は、２画素間引き制御部８２が第１及び第２のクラスイメージから画素サンプルを２画素ずつ間引いて第１〜第８のサブイメージへマッピングする処理の例を示す。
【０１９６】
第１のマッピング部１１Ａは、ＵＨＤＴＶ１クラスイメージとして定義される３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号の画素サンプルを第１〜第８のサブイメージにマッピングする。このとき、第１のマッピング部１１Ａは、ＵＨＤＴＶ１クラスイメージの同一ライン上で隣り合う２つの画素サンプルを２画素サンプルずつ間引いて第１〜第８のサブイメージにマッピングする。このマッピング処理は、第１のマッピング部１１Ａが備える２画素間引き制御部８２の制御によって行われる。
【０１９７】
２画素間引き制御部８２は、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号を２フレーム単位でライン方向に２画素サンプル毎に間引いて第１〜第８のサブイメージの映像データ領域に多重する。第１〜第８のサブイメージは、８ｃｈの１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビットで規定される。なお、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号は、Ｓ２０３６−１で規定される３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号に対してフレームレートを倍とした信号である。１９２０×１０８０／５０Ｐ−６０Ｐは、ＳＭＰＴＥ２７４Ｍで定義されている。３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号の禁止コードなどディジタル信号形式は３８４０×２１６０／５０Ｐ−６０Ｐと同じである。
【０１９８】
ここで、１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるＵＨＤＴＶ１のクラスイメージは、以下のように規定される。すなわち、ｍ×ｎ（ｍサンプル、ｎラインを示すｍ，ｎは、正の整数）／ａ−ｂ（ａ，ｂは、プログレッシブ信号のフレームレート）／ｒ：ｇ：ｂ（ｒ，ｇ，ｂは、所定の信号伝送方式である場合における信号比率）／１０ビット，１２ビット信号で規定される。本例では、ＵＨＤＴＶ１のクラスイメージにおける、ｍ×ｎが３８４０×２１６０であり、ａ−ｂが１００Ｐ−１２０Ｐであり、ｒ：ｇ：ｂが４：２：０である。ＵＨＤＴＶ１クラスイメージには、０ラインから２１５９ラインにわたって画素サンプルが格納されている。
【０１９９】
そして、ＵＨＤＴＶ１のクラスイメージには、連続する第０ライン、第１ライン、第２ライン、及び第３ラインによってラインが定められる。２画素間引き制御部８２は、連続する第１及び第２のＵＨＤＴＶ１クラスイメージ内でそれぞれ連続する４本のラインの１ライン毎に同一ラインで隣り合う２つの画素サンプルを間引く。そして、ｍ′×ｎ′／ａ′−ｂ′／ｒ′：ｇ′：ｂ′／１０ビット，１２ビット信号で規定される第１〜第８のサブイメージにマッピングする。ここで、ｍ′サンプル、ｎ′ラインを示すｍ′，ｎ′は、正の整数であり、ａ′，ｂ′は、プログレッシブ信号のフレームレートであり、ｒ′，ｇ′，ｂ′は、所定の信号伝送方式である場合における信号比率である。
【０２００】
この場合に、２画素間引き制御部２１は、ｍ′×ｎ′が１９２０×１０８０であり、ａ′−ｂ′が５０Ｐ−６０Ｐである第１〜第８のサブイメージの映像データ領域に画素サンプルをマッピングする。このとき、第１のクラスイメージの第０ラインの各画素サンプルを第１及び第２のサブイメージの映像データ領域にマッピングし、第１のクラスイメージの第１ラインの各画素サンプルを第３及び第４のサブイメージの映像データ領域にマッピングする。また、第１のクラスイメージの第２ラインの各画素サンプルを第５及び第６のサブイメージの映像データ領域にマッピングし、第１のクラスイメージの第３ラインの各画素サンプルを第７及び第８のサブイメージの映像データ領域にマッピングする。さらに、第２のクラスイメージの第０ラインの各画素サンプルを第１及び第２のサブイメージの映像データ領域にマッピングし、第２のクラスイメージの第１ラインの各画素サンプルを第３及び第４のサブイメージの映像データ領域にマッピングする。そして、第２のクラスイメージの第２ラインの各画素サンプルを第５及び第６のサブイメージの映像データ領域にマッピングし、第２のクラスイメージの第３ラインの各画素サンプルを第７及び第８のサブイメージの映像データ領域にマッピングする。
【０２０１】
具体的には、第１のクラスイメージの各ラインから抽出される画素サンプルは以下のように定義される。以下、「第ｓサンプル」として示される“ｓ”は、第１〜第８のサブイメージのうち、第ｓのサブイメージに第ｓサンプルとして規定した画素サンプルがマッピングされることを表している。
（１）第０ライン：第１サンプル、第１サンプル、第２サンプル、第２サンプル、第１サンプル、第１サンプル、第２サンプル、第２サンプル、・・・
（２）第１ライン：第３サンプル、第３サンプル、第４サンプル、第４サンプル、第３サンプル、第３サンプル、第４サンプル、第４サンプル、・・・
（３）第２ライン：第５サンプル、第５サンプル、第６サンプル、第６サンプル、第５サンプル、第５サンプル、第６サンプル、第６サンプル、・・・
（４）第３ライン：第７サンプル、第７サンプル、第８サンプル、第８サンプル、第７サンプル、第７サンプル、第８サンプル、第８サンプル、・・・
（５）第４ライン：第１サンプル、第１サンプル、第２サンプル、第２サンプル、第１サンプル、第１サンプル、第２サンプル、第２サンプル、・・・
（６）第５ライン：第３サンプル、第３サンプル、第４サンプル、第４サンプル、第３サンプル、第３サンプル、第４サンプル、第４サンプル、・・・
（７）第６ライン：第５サンプル、第５サンプル、第６サンプル、第６サンプル、第５サンプル、第５サンプル、第６サンプル、第６サンプル、・・・
（８）第７ライン：第７サンプル、第７サンプル、第８サンプル、第８サンプル、第７サンプル、第７サンプル、第８サンプル、第８サンプル、・・・
．
．
．
【０２０２】
このように、第１のクラスイメージに含まれる画素を間引いてマッピングする処理が終わると、引き続き第２のクラスイメージに含まれる画素を間引いてマッピングする処理が開始される。このとき、第１のクラスイメージと同様に、第２のクラスイメージにおける、第０ラインにおける隣り合う２つの画素サンプルをそれぞれ第１及び第２のサブイメージの映像データ領域における後半部分のラインにマッピングする。同様に、第１ライン〜第７ラインにおける隣り合う２つの画素サンプルを、それぞれ第３及び第４のサブイメージ、第５及び第６のサブイメージ、第７及び第８のサブイメージの映像データ領域における後半部分のラインにマッピングする。このとき、各画素サンプルがＳＭＰＴＥ２７４で定義される８ｃｈの１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：２あるいは４：０：０／１０ビット，１２ビットにマッピングされる。
【０２０３】
２画素が間引かれ、第１〜第８のサブイメージにマッピングされた画素サンプル数は、３８４０÷２＝１９２０サンプルである。連続する２フレーム毎に２画素が間引かれた後のライン数は、２×２１６０÷４＝１０８０ラインである。このため、１９２０×１０８０の映像データ領域と、第１及び第２のクラスイメージから間引かれて多重される画素サンプル数及びライン数が一致する。
【０２０４】
２フレーム単位で２画素サンプル間引き方式で画素サンプルがマッピングされた第１〜第８のサブイメージのうち、第１，２，５，６のサブイメージは４：２：２信号となり、第３，４，７，８のサブイメージは４：０：０信号となる。各サブイメージの“０”の信号成分にはデフォルト値（１０ビット信号の場合には２００ｈ、１２ビット信号の場合には８００ｈ）が多重されている。第１のマッピング部１１Ａは、４：２：０信号の０にはＣｃｈのデフォルト値である２００ｈ（１０ビットシステム）、８００ｈ（１２ビットシステム）をマッピングすることで、４：２：０を４：２：２と同等に扱っている。そして、第１〜第８のサブイメージは、それぞれＲＡＭ８４−１〜８４−８に保存される。
【０２０５】
図２５は、第１〜第８のサブイメージをライン間引きした後、ワード間引きをすることによって、ＳＭＰＴＥ３７２Ｍの規定に従ってＬｉｎｋＡ又はＬｉｎｋＢに分割する処理の例を示す。
【０２０６】
上述したように、ライン間引き制御部８５−１〜８５−８は、画素サンプルがマッピングされた第１〜第８のサブイメージのそれぞれの一ラインおきに画素サンプルを間引いてインターレース信号に変換する。
【０２０７】
ＳＭＰＴＥ４３５は、１０Ｇインターフェースの規格である。この規格は、複数チャンネルのＨＤ−ＳＤＩ信号を、２画素（４０ビット）単位で８Ｂ／１０Ｂエンコーディングして５０ビットに変換し、チャンネル毎に多重することを定める。さらに、この規格はビットレート１０．６９２Ｇｂｐｓまたは１０．６９２Ｇｂｐｓ／１．００１（以下単に１０．６９２Ｇｂｐｓと記載する）でシリアル伝送することを定めている。４ｋ×２ｋ信号をＨＤ−ＳＤＩ信号にマッピングする技術は、ＳＭＰＴＥ４３５ Ｐａｒｔ１の６．４ Ｏｃｔａ Ｌｉｎｋ １．５Ｇｂｐｓ ＣｌａｓｓのＦｉｇｕｒｅ３及びＦｉｇｕｒｅ４に示される。
【０２０８】
そして、画素サンプルがマッピングされた８ｃｈの１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号で設定される第１〜第８のサブイメージから、ＳＭＰＴＥ４３５−１のＦｉｇｕｒｅ２に定義される方式でライン間引きが行われる。本例では、ライン間引き制御部８５−１〜８５−８は、第１〜第８のサブイメージを形成する１９２０×１０８０／５０Ｐ−６０Ｐ信号をライン毎に間引いて２ｃｈのインターレース信号（１９２０×１０８０／５０Ｉ−６０Ｉ信号）を生成する。１９２０×１０８０／５０Ｉ−６０Ｉ／４：２：０／１０ビット，１２ビット信号は、ＳＭＰＴＥ２７４Ｍで定義される信号である。
【０２０９】
その後、ワード間引き制御部８７−１〜８７−１６は、ライン間引きされた信号が４：４：４の１０ビット、１２ビットあるいは４：２：２の１２ビット信号である場合には更にワード間引きした後、ベーシックストリームを第２のマッピング部１１Ｂに出力する。ここで、従来は、４：４：４信号あるいは４：２：２／１２ビット信号の場合には更にワード間引きして、それぞれ４ｃｈの１．５Ｇｂ／ｓ ＨＤ−ＳＤＩで伝送する。従って、３８４０×２１６０／１００Ｐ−１２０Ｐ ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号は、図２５に示すように合計３２ｃｈのＨＤ−ＳＤＩで伝送される。ただし、４：２：２，４：２：０／１０ビット信号の場合には１６ｃｈのＨＤ−ＳＤＩで伝送される。
このように３２ｃｈのＨＤ−ＳＤＩにマッピングされた３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号を、４ｃｈの１０Ｇ−ＳＤＩ モードＤに多重して伝送する。（４：２：２，４：２：０の場合にはＬｉｎｋＢは使用せず、ＣＨ１，３，５，７のみ使用する。）
【０２１０】
一方、本実施の形態に係る第２のマッピング部１１Ｂは、ベーシックストリームのデータを置き換える。これにより、４：２：２／１０ビット信号形式のＨＤ−ＳＤＩと、４：０：０／１０ビット信号Ｄ形式の８ｃｈのＨＤ−ＳＤＩを２ｃｈの１０ＧｂｐｓのＨＤ−ＳＤＩ モードＤで伝送することができる。同様に、４：２：２／１２ビット信号形式のＨＤ−ＳＤＩと、４：０：０／１２ビット信号Ｄ形式の８ｃｈのＨＤ−ＳＤＩを２ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送することができる。
【０２１１】
図２６は、第１の再生部３９Ａの内部構成例を示す。
第１の再生部３９Ａは、第１のマッピング部１１Ａが画素サンプルに行った処理を逆変換するブロックである。
【０２１２】
２組の第２の再生部３９Ｂ−１，３９Ｂ−２は、合計３２本のＨＤ−ＳＤＩが入力すると、第１の実施の形態の図１９に示した方式でそれぞれベーシックストリームＣＨ１〜ＣＨ３２に変換して第１の再生部３９Ａに出力する。
【０２１３】
第１の再生部３９Ａは、各部にクロックを供給するクロック供給回路９１を備える。クロック供給回路９１は、２画素多重制御部９２、ライン多重制御部９５−１〜９５−８、ワード多重制御部９７−１〜９７−１６、及び書込み制御部９９−１〜９９−３２にクロックを供給する。このクロックにより各部が同期して、画素サンプルの読み出し又は書き込みが制御される。
【０２１４】
また、第１の再生部３９Ａは、ＳＭＰＴＥ４３５−２に規定されるモードＤの３２本のベーシックストリーム１〜３２をそれぞれ記憶するＲＡＭ９８−１〜９８−３２を備える。上述したようにベーシックストリーム１〜３２は、それぞれ１９２０×１０８０／５０Ｉ−６０Ｉ信号を構成する。そして、ベーシックストリームＩ１〜３２には、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８から入力されたＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７，…，ＣＨ３１と、ＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８，…，ＣＨ３２が用いられる。
【０２１５】
書込み制御部９９−１〜９９−３２は、クロック供給回路９１から供給されるクロックに合わせて、入力した３２本のベーシックストリーム１〜３２をＲＡＭ９８−１〜９８−３２に保存する書込み制御を行う。
【０２１６】
また、第１の再生部３９Ａは、ワード多重（デインタリーブ）を制御するワード多重制御部９７−１〜９７−１６と、ワード多重制御部９７−１〜９７−１６が多重したデータを書き込むＲＡＭ９６−１〜９６−１６を備える。また、第１の再生部３９Ａは、ライン多重を制御するライン多重制御部９５−１〜９５−８と、ライン多重制御部９５−１〜９５−８が多重したデータを書き込むＲＡＭ９４−１〜９４−８を備える。
【０２１７】
ワード多重制御部９７−１〜９７−１６は、ＳＭＰＴＥ４３５−２に規定され、第１〜第８のサブイメージ毎に対応する４チャンネルのモードＤによって定まる１０．６９２Ｇｂｐｓストリームの映像データ領域から抽出した画素サンプルをライン毎に多重する。このとき、ワード多重制御部９７−１〜９７−１６は、ＲＡＭ９８−１〜９８−３２から読み出したベーシックストリームの映像データ領域から抽出した画素サンプルを、ワードを逆変換したライン毎に画素サンプルを多重する。この多重処理は、ＳＭＰＴＥ３７２のＦｉｇｕｒｅ９に従って行われる。具体的には、ワード多重制御部９７−１〜９７−１６は、（ＲＡＭ９８−１，９８−２）、（ＲＡＭ９８−３，９８−４）、…、（ＲＡＭ９８−３１，９８−３２）毎にタイミングを制御して画素サンプルを多重する。そして、ワード多重制御部９７−１〜９７−１６は、生成した１９２０×１０８０／５０Ｉ−６０Ｉ／４：２：０／１０ビット，１２ビット信号をＲＡＭ９６−１〜９６−１６に保存する。
【０２１８】
ライン多重制御部９５−１〜９５−８は、ＲＡＭ９６−１〜９６−１６から読み出したライン毎にワード多重された画素サンプルをサブイメージ毎に多重してプログレッシブ信号とする。そして、ライン多重制御部９５−１〜９５−８は、１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号を生成し、ＲＡＭ９４−１〜９４−８に保存する。ＲＡＭ９４−１〜９４−８に保存された信号が第１〜第８のサブイメージを構成する。
【０２１９】
２画素多重制御部９２は、第１〜第８のサブイメージの映像データ領域から抽出した画素サンプルをＵＨＤＴＶ１のクラスイメージにマッピングする。この第１〜第８のサブイメージは、ｍ′×ｎ′が１９２０×１０８０であり、ａ′−ｂ′が５０Ｐ−６０Ｐである。このとき、２画素多重制御部９２は、ＲＡＭ９４−１〜９４−８から読み出した画素サンプルを２画素毎に以下の処理で多重する。そして、第１のサブイメージと第２のサブイメージの前半部分から２画素ずつ抽出した画素サンプルを、ＵＨＤＴＶ１のクラスイメージに併せて多重する。このクラスイメージは、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号である。
【０２２０】
そして、２画素多重制御部９２は、ＵＨＤＴＶ１クラスイメージが連続する第０ライン、第１ライン、第２ライン、及び第３ラインによってラインが定められ、かつ、連続する第１及び第２のクラスイメージに対して、以下の処理を行って画素サンプルを多重する。すなわち、第１及び第２のサブイメージの映像データ領域から抽出した各画素サンプルを第１のクラスイメージの第０ラインに隣り合わせて多重する。次に、第３及び第４のサブイメージの映像データ領域から抽出した各画素サンプルを第１のクラスイメージの第１ラインに隣り合わせて多重する。次に、第５及び第６のサブイメージの映像データ領域から抽出した各画素サンプルを第１のクラスイメージの第２ラインに隣り合わせて多重する。次に、第７及び第８のサブイメージの映像データ領域から抽出した各画素サンプルを第１のクラスイメージの第３ラインに隣り合わせて多重する。そして、ＲＡＭ９３には、ＵＨＤＴＶ１クラスイメージで規定される第１のフレームに３８４０×２１６０／１００Ｐ−１２０Ｐ信号が保存され、適宜、この信号が再生される。
【０２２１】
さらに、２画素多重制御部９２は、第１及び第２のサブイメージの映像データ領域から抽出した各画素サンプルを第２のクラスイメージの第０ラインに隣り合わせて多重する。次に、第３及び第４のサブイメージの映像データ領域から抽出した各画素サンプルを第２のクラスイメージの第１ラインに隣り合わせて多重する。次に、第５及び第６のサブイメージの映像データ領域から抽出した各画素サンプルを第２のクラスイメージの第２ラインに隣り合わせて多重する。次に、第７及び第８のサブイメージの映像データ領域から抽出した各画素サンプルを第２のクラスイメージの第３ラインに隣り合わせて多重する。そして、ＲＡＭ９３には、ＵＨＤＴＶ１クラスイメージで規定される第２のフレームに３８４０×２１６０／１００Ｐ−１２０Ｐ信号が保存され、適宜、この信号が再生される。
【０２２２】
なお、図２６では、２画素多重、ライン多重、ワード多重と、を３種類のＲＡＭを用いて３段階で行う例を書いた。しかし、一つのＲＡＭを用いて３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号を再生しても良い。
【０２２３】
以上説明した第２の実施の形態に係る放送用カメラ１の第１のマッピング部１１Ａは、ＵＨＤＴＶ１クラスイメージで規定される画素数の大きい３８４０×２１６０／１００Ｐ−１２０Ｐ信号を、第１〜第８のサブイメージにマッピングする。このマッピング処理は、ＵＨＤＴＶ１クラスイメージの連続する２フレーム毎に２画素サンプル単位で間引いて行われる。その後、ライン間引き、ワード間引きを行ってベーシックストリームを出力する。そして、第２のマッピング部１１Ｂ−１，１１Ｂ−２は、ベーシックストリームのデータを置き換えて、ＨＤ−ＳＤＩ モードＤにより伝送する。この間引き処理は、信号をマッピングする際に必要となるメモリを最小にする方式であると共に、メモリ量が最小になることから信号の伝送遅延も最小に抑えることができる。
【０２２４】
一方、ＣＣＵ２の第２の再生部３９Ｂ−１，３９Ｂ−２は、受信したＨＤ−ＳＤＩ モードＤのデータを置き換えて３２ｃｈのベーシックストリームを出力する。第１の再生部３９Ａは、３２ｃｈのベーシックストリームを受信した後、ワード多重、ライン多重を行って第１〜第８のサブイメージに画素サンプルを多重する。その後、第１〜第８のサブイメージから抽出した２画素サンプルをＵＨＤＴＶ１クラスイメージで規定される画素数の大きい３８４０×２１６０に多重する。このようにして、従来のＨＤ−ＳＤＩフォーマットを用いて、ＵＨＤＴＶ１クラスイメージで規定される画素サンプルを送受信することが可能となる。
【０２２５】
＜第３の実施の形態＞
［ＵＨＤＴＶ２ ７６８０×４３２０／５０Ｐ，５９．９４Ｐ，６０Ｐ／４：２：０／１０ビット，１２ビットの例］
【０２２６】
次に、本開示の第３の実施の形態に係る第１のマッピング部１１Ａと第１の再生部３９Ａの動作例について、図２７〜図２９を参照して説明する。
【０２２７】
ここでは、７６８０×４３２０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号の画素サンプルを間引く方式について説明する。
【０２２８】
図２７は、第１のマッピング部１１ＡがＵＨＤＴＶ２クラスイメージに含まれる画素サンプルをＵＨＤＴＶ１クラスイメージにマッピングする処理イメージを示す。
【０２２９】
本例では、第１のマッピング部１１ＡにＵＨＤＴＶ２クラスイメージとして規定される７６８０×４３２０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号が入力する。７６８０×４３２０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号は、Ｓ２０３６−１で規定される。
【０２３０】
第１のマッピング部１１Ａは、始めに７６８０×４３２０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号を、ＵＨＤＴＶ１に規定するクラスイメージにマッピングする。このクラスイメージは、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号である。
【０２３１】
第１のマッピング部１１Ａは、Ｓ２０３６−３に規定されているように、２サンプル毎に２ライン単位でＵＨＤＴＶ２クラスイメージからＵＨＤＴＶ１クラスイメージに画素サンプルをマッピングする。つまり、７６８０×４３２０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号をライン方向に２画素サンプル毎に２ライン単位で間引く。そして、４ｃｈの３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビットにマッピングする。
【０２３２】
従来のマッピング方式では、４ｃｈの３８４０×２１６０／５０Ｐ−６０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号のうち、４：２：０／１０ビット信号は、０信号成分にデフォルト値を割り当てていた。なお、１０ビット信号の場合には２００ｈ、１２ビット信号の場合には８００ｈを割り当てられる。これにより、８ｃｈのＨＤ−ＳＤＩにマッピングして出力され、１０Ｇ−ＳＤＩの奇数ｃｈに入力することで２ｃｈの１０Ｇ モードＤで伝送できていた。また、４：２：０／１２ビット信号は、同様に０信号成分にデフォルト値を割り当てることで１６ｃｈのＨＤ−ＳＤＩにマッピングして出力されるので、２ｃｈの１０Ｇ モードＤで伝送できる。従って、７６８０×４３２０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号は、合計８ｃｈの１０Ｇ モードＤで伝送可能であった。
【０２３３】
一方、第３の実施の形態に係る２画素サンプル間引き方式で間引いた後の第１〜第４のＵＨＤＴＶ１クラスイメージの４：２：０信号は、図１３のＵＨＤＴＶ１ 第１及び第２のクラスイメージは４：２：２信号となる。ＵＨＤＴＶ１ 第３の第４のクラスイメージは４：０：０信号となり、０の信号成分にはデフォルト値（１０ビットの場合には２００ｈ、１２ビットの場合には８００ｈ）が多重されている。
【０２３４】
７６８０×４３２０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号の場合には、２画素サンプル間引き方式でマッピングされたそれぞれの第１〜第４のＵＨＤＴＶ１クラスイメージは、第２の実施の形態に示した方式で８ｃｈのＨＤ−ＳＤＩに多重される。そして、４：２：２信号形式を持つ第１のＵＨＤＴＶ１クラスイメージと４：０：０信号形式を持つ第３のＵＨＤＴＶ１クラスイメージを多重したそれぞれの８ｃｈのＨＤ−ＳＤＩを、第１の実施の形態の図１１，図１２を参照して説明した方式で変換する。これにより、４：４：４（Ｒ‘Ｇ’Ｂ‘あるいはＹ′Ｃ′ＢＣ′Ｒ）／１０ビットと同じデータ構造を持つ８組のデュアルリンク ＨＤ−ＳＤＩ ＬｉｎｋＡ／Ｂに変換されるため、２ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送することができる。同様に、４：２：２信号形式を持つ第２のＵＨＤＴＶ１クラスイメージと４：０：０信号形式を持つ第４のＵＨＤＴＶ１クラスイメージを多重したそれぞれの８ｃｈのＨＤ−ＳＤＩを変換する。このとき、第１の実施の形態の図１５、図１６を参照して説明した方式で４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃｂ’Ｃｒ’）／１０ビットと同じデータ構造を持つ８組のデュアルリンク ＨＤ−ＳＤＩ ＬｉｎｋＡ／Ｂに変換する。これにより、２ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送することができるので合計４ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送でき、従来方式と比べて伝送容量を半分にすることが可能である。
【０２３５】
７６８０×４３２０／５０Ｐ−６０Ｐ／４：２：０／１２ビット信号の場合には、２画素サンプル間引き方式でマッピングされたそれぞれの第１〜第４のＵＨＤＴＶ１クラスイメージは、第２の実施の形態に示した方式で１６ｃｈのＨＤ−ＳＤＩに多重される。４：２：２信号形式を持つ第１のＵＨＤＴＶ１クラスイメージと４：０：０信号形式を持つ第３のＵＨＤＴＶ１クラスイメージを多重したそれぞれの１６ｃｈのＨＤ−ＳＤＩを、第１の実施の形態の図１５、図１６を参照して説明した方式で変換する。これにより、４：４：４（Ｒ‘Ｇ’Ｂ‘あるいはＹ′Ｃ′ＢＣ′Ｒ）／１２ビットと同じデータ構造を持つ８組のデュアルリンク ＨＤ−ＳＤＩ ＬｉｎｋＡ／Ｂに変換されるため、２ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送することができる。同様に、４：２：２信号形式を持つ第２のＵＨＤＴＶ１クラスイメージと４：０：０信号形式を持つ第４のＵＨＤＴＶ１クラスイメージを多重したそれぞれの８ｃｈのＨＤ−ＳＤＩを変換する。このとき、第１の実施の形態の図１５、図１６を参照して説明した方式で４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃ′ＢＣ′Ｒ）／１２ビットと同じデータ構造を持つ８組のデュアルリンク ＨＤ−ＳＤＩ ＬｉｎｋＡ／Ｂに変換する。これにより、２ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送することができるので合計４ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送でき、従来方式と比べて伝送容量を半分にすることが可能である。
【０２３６】
図２８は、第１のマッピング部１１Ａの内部構成例を示す。
第１のマッピング部１１Ａは、各部にクロックを供給するクロック供給回路６１と、７６８０×４３２０／５０Ｐ−６０Ｐの映像信号を記憶するＲＡＭ１０３を備える。また、第１のマッピング部１１Ａは、ＲＡＭ１０３に記憶された７６８０×４３２０／５０Ｐ−６０Ｐの映像信号から２画素ずつ画素サンプルを読み出す２画素間引き（インタリーブ）を制御する第２の２画素間引き制御部１０２を備える。また、２画素間引きされた画素サンプルは、ＵＨＤＴＶ１に規定する３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号である第１〜第４のクラスイメージとして、ＲＡＭ１０４−１〜１０４−４に保存される。
【０２３７】
また、第１のマッピング部１１Ａは、ＲＡＭ１０４−１〜１０４−４から読出した第１〜第４のクラスイメージより、連続する２フレーム毎に２画素ずつ画素サンプルを読み出す２画素間引きを制御する第１の２画素間引き制御部１０５−１〜１０５−４を備える。第１の２画素間引き制御部１０５−１〜１０５−４が画素サンプルをサブイメージにマッピングする動作は、上述した第２の実施の形態に係る２画素間引き制御部１２２の動作と同様である。２画素間引きされた画素サンプルは、第１〜第４のクラスイメージ毎に第１〜第８のサブイメージとして、ＲＡＭ１０６−１〜１０６−３２に保存される。
【０２３８】
また、第１のマッピング部１１Ａは、ＲＡＭ１０６−１〜１０６−３２から読出したデータをライン間引きするライン間引き制御部１０７−１〜１０７−３２を備える。また、ライン間引き制御部１０７−１〜１０７−３２が間引いたデータを書き込むＲＡＭ１０８−１〜１０８−６４を備える。
【０２３９】
また、第１のマッピング部１１Ａは、ＲＡＭ１０８−１〜１０８−６４から読出したデータのワード間引きを制御するワード間引き制御部１０９−１〜１０９−６４を備える。また、第１のマッピング部１１Ａは、ワード間引き制御部１０９−１〜１０９−６４が間引いたデータを書き込むＲＡＭ１１０−１〜１１０−６４と、を備える。また、第１のマッピング部１１Ａは、ＲＡＭ１１０−１〜１１０−６４から読出したデータの画素サンプルを６４チャンネルのベーシックストリームとして出力する読み出し制御部１１１−１〜１１１−６４を備える。
【０２４０】
なお、図２８には、ベーシックストリームＣＨ１を生成するブロックについて記載したが、ベーシックストリームＣＨ２〜ＣＨ６４を生成するブロックも同様の構成例としているため、図示と詳細な説明を省略する。
【０２４１】
次に、第１のマッピング部１１Ａの動作例を説明する。
クロック供給回路６１は、第２の２画素間引き制御部１０２、第１の２画素間引き制御部１０５−１，１０５−４，ライン間引き制御部１０７−１〜１０７−３２、ワード間引き制御部１０９−１〜１０９−６４、及び読出し制御部１１１−１〜１１１−６４にクロックを供給する。このクロックは、画素サンプルの読み出し又は書き込みに用いられ、このクロックにより各部が同期する。
【０２４２】
不図示のイメージセンサから入力するＵＨＤＴＶ２の７６８０×４３２０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号で規定されるＵＨＤＴＶ２のクラスイメージは、ＲＡＭ１０３に保存される。第２の２画素間引き制御部１０２は、７６８０×４３２０／５０Ｐ，５９．９４Ｐ，６０Ｐ／４：２：０／１０ビット，１２ビットであるＵＨＤＴＶ２のクラスイメージから、同一ラインで隣り合う２つの画素サンプルを間引く。そして、ｍ×ｎが３８４０×２１６０であり、ａ−ｂが５０Ｐ，５９．９４Ｐ，６０Ｐである第１〜第４のＵＨＤＴＶ１のクラスイメージに画素サンプルをマッピングする。
【０２４３】
具体的には、第２の２画素間引き制御部１０２は、連続する４本のラインの１ライン毎に同一ラインで隣り合う２つの画素サンプルを間引いた画素サンプルを第１〜第４のＵＨＤＴＶ１のクラスイメージにマッピングする。このとき、ＵＨＤＴＶ２のクラスイメージの第０ラインから１ラインおきに含まれる各画素サンプルを、ライン毎に２つの画素サンプルおきに第１のＵＨＤＴＶ１のクラスイメージの映像データ領域における同一ラインにマッピングする。また、ＵＨＤＴＶ２のクラスイメージの第０ラインから１ラインおきに含まれる各画素サンプルであって、第１のＵＨＤＴＶ１のクラスイメージにマッピングされた画素サンプルとは異なる画素サンプルをマッピングする。このとき、２つの画素サンプルおきに第２のＵＨＤＴＶ１のクラスイメージの映像データ領域における同一ラインにマッピングする。さらに、ＵＨＤＴＶ２のクラスイメージの第１ラインから１ラインおきに含まれる各画素サンプルを、ライン毎に２つの画素サンプルおきに第３のＵＨＤＴＶ１のクラスイメージの映像データ領域における同一ラインにマッピングする。また、ＵＨＤＴＶ２のクラスイメージの第１ラインから１ラインおきに含まれる各画素サンプルをマッピングする。このとき、第３のＵＨＤＴＶ１のクラスイメージにマッピングされた画素サンプルとは異なる画素サンプルを、２つの画素サンプルおきに第４のＵＨＤＴＶ１のクラスイメージの映像データ領域における同一ラインにマッピングする。そして、このマッピング処理を、ＵＨＤＴＶ２クラスイメージの画素サンプルを全て抽出し終わるまで繰り返す。
【０２４４】
以降の第１の２画素間引き制御部１０５−１〜１０５−４が第１〜第８のサブイメージに画素サンプルをマッピングする処理と、ライン間引き、ワード間引きの処理は、第２の実施の形態に係る画素サンプルの間引き処理と同様に行われるため、詳細な説明を省略する。
【０２４５】
第１のマッピング部１１Ａが出力するベーシックストリームＣＨ１〜ＣＨ６４は、１６ｃｈずつ８組の第２のマッピング部１１Ｂに入力する。そして、第２のマッピング部１１Ｂは、第１の実施の形態の図４に示した方式で８ｃｈずつ、合計６４本のＨＤ−ＳＤＩにまとめて伝送することができる。
【０２４６】
図２９は、第１の再生部３９Ａの内部構成例を示す。
第１の再生部３９Ａは、第１のマッピング部１１Ａが画素サンプルに行った処理を逆変換するブロックである。
【０２４７】
８組の第２の再生部３９Ｂは、合計６４本のＨＤ−ＳＤＩが入力すると、第１の実施の形態の図１９に示した方式でそれぞれベーシックストリームＣＨ１〜ＣＨ６４に変換して第１の再生部３９Ａに出力する。
【０２４８】
第１の再生部３９Ａは、各部にクロックを供給するクロック供給回路１２１を備える。また、第１の再生部３９Ａは、１９２０×１０８０／５０Ｉ−６０Ｉ信号を構成する６４本のベーシックストリームＣＨ１〜６４をそれぞれ記憶するＲＡＭ１３０−１〜１３０−６４を備える。ベーシックストリームＣＨ１〜６４は、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８から入力されたＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７，…，ＣＨ１２７と、ＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８，…，ＣＨ６４に相当する。書込み制御部１３１−１〜１３１−６４は、クロック供給回路１２１から供給されるクロックに合わせて、入力したＳＭＰＴＥ４３５−２に規定される６４本のベーシックストリームＣＨ１〜６４をＲＡＭ１３０−１〜１３０−６４に書き込む制御を行う。
【０２４９】
また、第１の再生部３９Ａは、ワード多重（デインタリーブ）を制御するワード多重制御部１２９−１〜１２９−６４と、ワード多重制御部１２９−１〜１２９−６４が多重したデータを書き込むＲＡＭ６４−１〜６４−６４と、を備える。また、ライン多重を制御するライン多重制御部１２７−１〜１２７−３２と、ライン多重制御部１２７−１〜１２７−３２が多重したデータを書き込むＲＡＭ１２６−１〜１２６−３２を備える。
【０２５０】
また、第１の再生部３９Ａは、ＲＡＭ１２６−１〜１２６−３２から抽出した２画素サンプルの多重を制御する第１の２画素多重制御部１２５−１〜１２５−４を備える。また、第１の２画素多重制御部１２５−１〜１２５−４がＵＨＤＴＶ１クラスイメージに多重した画素サンプルを記憶するＲＡＭ１２４−１〜１２４−４を備える。また、第１の再生部３９Ａは、ＲＡＭ１２４−１〜１２４−４から抽出したＵＨＤＴＶ１クラスイメージの画素サンプルをＵＨＤＴＶ２クラスイメージに多重する第２の２画素多重制御部１２２を備える。また、ＵＨＤＴＶ２クラスイメージに多重した画素サンプルを記憶するＲＡＭ１２３を備える。
【０２５１】
次に、第１の再生部３９Ａの動作例を説明する。
クロック供給回路１２１は、第２の２画素多重制御部１２２、第１の２画素多重制御部１２５−１〜１２５−４、ライン多重制御部１２７−１〜１２７−３２、ワード多重制御部１２９−１〜１２９−６４及び書込み制御部１３１−１〜１３１−６４にクロックを供給する。このクロックにより各部が同期して、画素サンプルの読み出し又は書き込みが制御される。
【０２５２】
第１〜第８のサブイメージから抽出した画素サンプルをＵＨＤＴＶ１クラスイメージにマッピングする処理と、ライン多重、ワード多重の処理は、第２の実施の形態に係る画素サンプルの多重処理と同様に行われるため、詳細な説明を省略する。
【０２５３】
第２の２画素多重制御部１２２は、ＲＡＭ１２４−１〜１２４−４から読み出した画素サンプルを２画素毎に以下の処理で多重する。すなわち、ｍ×ｎが３８４０×２１６０であり、ａ−ｂが５０Ｐ，５９．９４Ｐ，６０Ｐである第１〜第４のＵＨＤＴＶ１のクラスイメージから２つの画素サンプルを抽出し、７６８０×４３２０／５０Ｐ，５９．９４Ｐ，６０Ｐ／４：２：０／１０ビット，１２ビットであるＵＨＤＴＶ２のクラスイメージの同一ラインに隣り合わせて多重する。
【０２５４】
ここで、第２の２画素多重制御部１２２は、第１のＵＨＤＴＶ１のクラスイメージの映像データ領域における同一ラインからライン毎に２つの画素サンプル毎に抽出した画素サンプルを多重する。このとき、ＵＨＤＴＶ２のクラスイメージの第０ラインから１ラインおきであって、同一ラインの２つの画素サンプルおきに多重する。また、第２のＵＨＤＴＶ１のクラスイメージの映像データ領域における同一ラインからライン毎に２つの画素サンプル毎に抽出した画素サンプルを多重する。このとき、ＵＨＤＴＶ２のクラスイメージの第０ラインから１ラインおきであって、第１のＵＨＤＴＶ１のクラスイメージから多重された画素サンプルとは異なる位置における同一ラインの２つの画素サンプルおきに多重する。
また、第３のＵＨＤＴＶ１のクラスイメージの映像データ領域における同一ラインからライン毎に２つの画素サンプル毎に抽出した画素サンプルを多重する。このとき、ＵＨＤＴＶ２のクラスイメージの第１ラインから１ラインおきであって、同一ラインの２つの画素サンプルおきに多重する。また、第４のＵＨＤＴＶ１のクラスイメージの映像データ領域における同一ラインからライン毎に２つの画素サンプル毎に抽出した画素サンプルを多重する。このとき、ＵＨＤＴＶ２のクラスイメージの第１ラインから１ラインおきであって、第３のＵＨＤＴＶ１のクラスイメージから多重された画素サンプルとは異なる位置における同一ラインの２つの画素サンプルおきに多重する。
そして、この多重処理を、ＵＨＤＴＶ１クラスイメージの画素サンプルを全て抽出し、ＵＨＤＴＶ２クラスイメージに多重し終わるまで繰り返す。
【０２５５】
この結果、ＲＡＭ１２３には、ＵＨＤＴＶ２で規定されるクラスイメージである７６８０×４３２０／１００−１２０Ｐ／４：２：０／１０ビット，１２ビットが保存され、適宜、この信号がＶＴＲ等に送って再生される。
【０２５６】
なお、図２９では、第１及び第２の２画素多重、ライン多重、ワード多重と、を４種類のＲＡＭを用いて４段階で行う例を書いた。しかし、一つのＲＡＭを用いて７６８０×４３２０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号を再生しても良い。
【０２５７】
以上説明した第３の実施の形態に係る放送用カメラ１によれば、以下の間引き処理を行う。すなわち、画素数の大きい７６８０×４３２０信号を２画素サンプル単位で２回間引いて複数の１９２０×１０８０信号にマッピングした後、ライン間引きする。この間引き処理は、信号をマッピングする際に必要となるメモリを最小にする方式であると共に、メモリ量が最小になることから信号の伝送遅延も最小に抑えることができる。
【０２５８】
また、第３の実施の形態に係るＣＣＵ２は、放送用カメラ１から受け取った６４本のＨＤ−ＳＤＩに基づいて、ワード多重、ライン多重、２画素多重を行ってＵＨＤＴＶ１クラスイメージを生成する。さらに、ＵＨＤＴＶ１クラスイメージからＵＨＤＴＶ２クラスイメージを生成することにより、放送用カメラ１との間で現行の伝送インターフェースを用いてＵＨＤＴＶ２クラスイメージを伝送することが可能となった。
【０２５９】
また、１０Ｇ １６ｃｈの信号を１本の光ファイバーで伝送する際には、ＣＷＤＭ／ＤＷＤＭ波長多重技術を使うことが出来る。
【０２６０】
＜第４の実施の形態：ＵＨＤＴＶ２ ７６８０×４３２０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット多重方式を工夫して伝送ＨＤ−ＳＤＩや１０Ｇ−ＳＤＩのｃｈ数を半分にする＞
【０２６１】
７６８０×４３２０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号は、Ｓ２０３６−１で規定される信号のフレームレートを倍にした信号である。Ｓ２０３６−１で規定される信号とは、７６８０×４３２０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号である。また、７６８０×４３２０／１００Ｐ−１２０Ｐ信号と７６８０×４３２０／５０Ｐ−６０Ｐの禁止コード等のディジタル信号形式は同じであるとする。
図３０は、７６８０×４３２０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号を、２フレーム単位でライン方向に２画素サンプル毎に間引く例を示す。
【０２６２】
このとき、図２８に示した第２の２画素間引き制御部１０２は、７６８０×４３２０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：２：０／１０ビット，１２ビットであるＵＨＤＴＶ２のクラスイメージから、同一ラインで隣り合う２つの画素サンプルを間引く。そして、ｍ×ｎが３８４０×２１６０であり、ａ−ｂが１００Ｐ，１１９．８８Ｐ，１２０Ｐである第１〜第４のＵＨＤＴＶ１のクラスイメージに画素サンプルをマッピングする。
【０２６３】
具体的には、７６８０×４３２０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号の画素サンプルを、４ｃｈの３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号にマッピングする。４ｃｈの３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号のうち、４：２：０／１０ビット信号は、従来方式では０信号成分にデフォルト値を割り当てる。これにより、第２の実施の形態に示した方法で１６ｃｈのＨＤ−ＳＤＩに信号がマッピングして出力され、１０Ｇ−ＳＤＩの奇数ｃｈに入力することで４ｃｈの１０Ｇ モードＤで伝送できる。
【０２６４】
また、４：２：０／１２ビット信号は、同様に０信号成分にデフォルト値を割り当てる。このデフォルト値は、１０ビット信号の場合には２００ｈ、１２ビット信号の場合には８００ｈが割り当てられる。これにより、３２ｃｈのＨＤ−ＳＤＩに４：２：０／１２ビット信号がマッピングして出力されるので、４ｃｈの１０Ｇ モードＤで伝送できる。従って、７６８０×４３２０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号は、合計１６ｃｈの１０Ｇ モードＤで伝送可能である。
【０２６５】
また、２画素サンプル間引きで間引いた後の第１〜第４のＵＨＤＴＶ１クラスイメージの４：２：０信号のうち、第１及び第２のＵＨＤＴＶ１クラスイメージは４：２：２信号に変換され、第３及び第４のＵＨＤＴＶ１クラスイメージは４：０：０信号に変換される。ここで、０の信号成分には上記のデフォルト値（１０ビット信号の場合には２００ｈ、１２ビット信号の場合には８００ｈ）が多重されている。
【０２６６】
７６８０×４３２０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット信号の場合には、２画素サンプル間引きでマッピングされた第１〜第４のＵＨＤＴＶ１クラスイメージは、第２の実施の形態の方式で１６ｃｈのＨＤ−ＳＤＩに多重される。しかし、４：２：２信号形式を持つ第１のＵＨＤＴＶ１クラスイメージと、４：０：０信号形式を持つ第３のＵＨＤＴＶ１クラスイメージを多重したそれぞれのＨＤ−ＳＤＩの各１６ｃｈを変換する。このとき、第１の実施の形態の図１１と図１２に示した方式で４：４：４（Ｒ‘Ｇ’Ｂ‘あるいはＹ′Ｃ′ＢＣ′Ｒ）／１０ビット信号と同じデータ構造を持つ１６組のデュアルリンク ＨＤ−ＳＤＩ ＬｉｎｋＡ／Ｂに変換することで、８ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送することができる。
【０２６７】
同様に、４：２：２信号形式を持つ第２のＵＨＤＴＶ１クラスイメージと４：０：０信号形式を持つＵＨＤＴＶ１／１２０Ｐ 第４のクラスイメージを多重したそれぞれのＨＤ−ＳＤＩの各１６ｃｈを変換する。このとき、第１の実施の形態の方式で４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃ′ＢＣ′Ｒ）／１０ビット信号と同じデータ構造を持つ１６組のデュアルリンク ＨＤ−ＳＤＩ ＬｉｎｋＡ／Ｂに変換する。これにより、４ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送することができるので合計８ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送でき、従来方式と比べて伝送容量を半分にすることが可能である。
【０２６８】
一方、図２９に示した第２の２画素多重制御部１２２は、ｍ×ｎが３８４０×２１６０であり、ａ−ｂが１００Ｐ，１１９．８８Ｐ，１２０Ｐである第１〜第４のＵＨＤＴＶ１のクラスイメージに２つの画素サンプルを抽出する。そして、７６８０×４３２０／５０Ｐ，５９．９４Ｐ，６０Ｐ／４：２：０／１０ビット，１２ビットであるＵＨＤＴＶ２のクラスイメージの同一ラインに隣り合わせて多重する。
【０２６９】
以上説明した第４の実施の形態に係る放送用カメラ１によれば、７６８０×４３２０／１００Ｐ−１２０Ｐ／４：２：０／１２ビット信号の場合には、２画素サンプル間引きによりマッピングされたそれぞれの第１〜第４のＵＨＤＴＶ１クラスイメージは、第２の実施の形態の方式で３２ｃｈのＨＤ−ＳＤＩに多重される。４：２：２信号形式を持つ第１のＵＨＤＴＶ１クラスイメージと、４：０：０信号形式を持つ第３のＵＨＤＴＶ１クラスイメージを多重したそれぞれのＨＤ−ＳＤＩの各３２ｃｈを変換する。このとき、第１の実施の形態の方式で４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃ′ＢＣ′Ｒ）／１２ビット信号と同じデータ構造を持つ１６組のデュアルリンク ＨＤ−ＳＤＩ ＬｉｎｋＡ／Ｂに変換する。このため、４ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送することができる。
【０２７０】
同様に、４：２：２信号形式を持つ第２のＵＨＤＴＶ１クラスイメージと４：０：０信号形式を持つＵＨＤＴＶ１／１２０Ｐ 第４のクラスイメージを多重したそれぞれのＨＤ−ＳＤＩの各３２ｃｈを変換する。このとき、第１の実施の形態図７，８の方式で４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃ′ＢＣ′Ｒ）／１２ビット信号と同じデータ構造を持つ１６組のデュアルリンク ＨＤ−ＳＤＩ ＬｉｎｋＡ／Ｂに変換する。このため、４ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送することができるので合計８ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送でき、従来方式と比べて伝送容量を半分にすることが可能である。
【０２７１】
以上説明した第１〜第４の実施の形態に係る伝送システム１０によれば、以下の効果を奏する。
３８４０×２１６０／４：２：０／１０ビット信号の場合には、偶数ラインをマッピングした４：２：２信号の２組のＬｉｎｋＡ／Ｂを、新しく組み替える４組のＬｉｎｋＡ／Ｂの４ｃｈのＬｉｎｋＡとする。また、奇数ラインをマッピングした２組の４：０：０信号のＬｉｎｋＡ／ＢのＹｃｈに多重された１０ビット信号を、新しく組み替える４組のＬｉｎｋＡ／Ｂの４ｃｈのＬｉｎｋＢのＣｃｈに多重し直す。これにより、ＳＭＰＴＥ ＳＴ３７２に規定される４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃ′ＢＣ′Ｒ）／１０ビットデータ構造と同じ構造にする。
【０２７２】
３８４０×２１６０／４：２：０／１２ビット信号の場合には、以下の処理を行う。すなわち、偶数ラインをマッピングした４：２：２信号の４組のＬｉｎｋＡ／Ｂのうち、１２ビット信号の上位１０ビットを多重した４ｃｈのＬｉｎｋＡを、新しく組み替える４組のＬｉｎｋＡ／Ｂの４ｃｈのＬｉｎｋＡとする。また、１２ビット信号の下位２ビットを多重した４ｃｈのＬｉｎｋＢの、Ｙｃｈの偶数番目の画素サンプルは新しく組み替える４組のＬｉｎｋＡ／Ｂの４ｃｈのＬｉｎｋＢのＹｃｈの偶数番目の画素サンプルとする。そして、Ｙｃｈ奇数番目の画素サンプルと、奇数ラインをマッピングした４：０：０信号のＬｉｎｋＡ／Ｂの４ｃｈのＬｉｎｋＢのＹｃｈに多重された１２ビット信号の下位２ビット信号を、奇数番目の画素サンプルに多重し直す。この多重処理は、新しく組み替える４ｃｈのＬｉｎｋＡ／ＢのＬｉｎｋＢのＹｃｈの画素サンプルに対して行われる。また、Ｙｃｈに多重された１２ビット信号の上位１０ビットをＣｃｈに多重し直すことで、ＳＭＰＴＥ ＳＴ３７２に規定される４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃ′ＢＣ′Ｒ）／１２ビットデータ構造と同じ構造にする。
【０２７３】
これにより、ＩＴＵやＳＭＰＴＥで審議されている次世代の映像信号である３８４０×２１６０，７６８０×４３２０／１００Ｐ−１２０Ｐ信号を以下のように多重する。すなわち、４：２：０サンプル信号については３８４０×２１６０，７６８０×４３２０／１００Ｐ−１２０Ｐ信号を多ｃｈのＨＤ−ＳＤＩにマッピングした後の２ｃｈあるいは４ｃｈのＨＤ−ＳＤＩの信号の中身を多重し直す。そして、４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃｂ’Ｃｒ’）／１０ビットあるいは１２ビット信号形式に変換したデュアルリンク ＨＤ−ＳＤＩのデータ構造とする。こうして、伝送するＨＤ−ＳＤＩや１０Ｇインターフェースの伝送ｃｈ数を半分にすることができる。
【０２７４】
また、将来提案される可能性が高い３８４０×２１６０／１００Ｐ−１２０Ｐ、７６８０×４３２０／１００Ｐ−１２０Ｐ信号を、２画素間引きやライン間引き、最終的にはワード間引きをする。これにより、多ｃｈの１９２０×１０８０／５０Ｉ−６０Ｉ信号にマッピングすることができる。上述した第１〜第４の実施の形態におけるマッピング方式が最も必要とするメモリ量が少なく、遅延も少ない。また、ＳＭＰＴＥ２７４Ｍで規定される１９２０×１０８０／５０Ｉ−６０Ｉ信号は、現行の測定器で観測可能である。また、３８４０×２１６０／１００Ｐ−１２０Ｐ、７６８０×４３２０／１００Ｐ−１２０Ｐ信号を画素単位あるいは時間単位で間引いて観測することも可能である。また、現行の諸々のＳＭＰＴＥマッピング規格との整合が取れるので、将来ＳＭＰＴＥにおける標準化においても賛同を得られる可能性が最も高い方式である。
【０２７５】
また、４ｋ、８ｋの信号を２画素サンプル毎に間引くことで、画面全体の映像を現行のＨＤ用のモニタや波形モニタ、あるいは８ｋ信号を将来の４ｋ用モニタ等で観測できる。このため、映像機器を開発する際等における不具合の解析に有効である。
【０２７６】
また、３８４０×２１６０／１００Ｐ−１２０Ｐ、７６８０×４３２０／１００Ｐ−１２０Ｐ信号を、４ｃｈ，１６ｃｈのモードＤの１０．６９２Ｇｂｐｓで伝送する際に、最小の遅延で伝送システムを構築することが出来る。また、ＳＭＰＴＥで審議されているＳ２０３６−３規格について、３８４０×２１６０、７６８０×４３２０のクラスイメージのフレームから２画素サンプル毎に間引く方式の整合を取ることができる。なお、Ｓ２０３６−３は、３８４０×２１６０／２３．９８Ｐ−６０Ｐ、７６８０×４３２０／２３．９８Ｐ−６０Ｐの多ｃｈの１０．６９２ＧｂｐｓのモードＤへのマッピング規格に関する。
【０２７７】
また、画素の間引き又は多重に際して抽出される画素数を少なくし、一時領域として用いるメモリ量を抑えることができる。ここで、１９２０×１０８０／５０Ｐ−６０Ｐ信号をライン間引きして２ｃｈの１９２０×１０８０／５０Ｉ−６０Ｉ信号に変換するライン間引きは、ＳＭＰＴＥ３７２の規格に採用された方式を用いる。この規格には、１９２０×１０８０／５０Ｐ−６０Ｐ信号を２ｃｈの１９２０×１０８０／５０Ｉ−６０Ｉにマッピングする方式が規定されている。このため、上述した実施の形態に係るマッピング方式を用いることによって、ＳＭＰＴＥ３７２の規格で定められたマッピング方式と整合を取ることができる。
【０２７８】
＜６．変形例＞
なお、上述した実施の形態例における一連の処理は、ハードウェアにより実行することができるが、ソフトウェアにより実行させることもできる。一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが専用のハードウェアに組み込まれているコンピュータ、または、各種の機能を実行するためのプログラムをインストールしたコンピュータにより、実行可能である。例えば汎用のパーソナルコンピュータなどに所望のソフトウェアを構成するプログラムをインストールして実行させればよい。
【０２７９】
また、上述した実施の形態の機能を実現するソフトウェアのプログラムコードを記録した記録媒体を、システムあるいは装置に供給してもよい。また、そのシステムあるいは装置のコンピュータ（またはＣＰＵ等の制御装置）が記録媒体に格納されたプログラムコードを読み出し実行することによっても、機能が実現されることは言うまでもない。
【０２８０】
この場合のプログラムコードを供給するための記録媒体としては、例えば、フレキシブルディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭなどを用いることができる。
【０２８１】
また、コンピュータが読み出したプログラムコードを実行することにより、上述した実施の形態の機能が実現される。加えて、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳなどが実際の処理の一部又は全部を行う。その処理によって上述した実施の形態の機能が実現される場合も含まれる。
【０２８２】
また、本開示は上述した実施の形態に限られるものではなく、特許請求の範囲に記載した本開示の要旨を逸脱しない限りその他種々の応用例、変形例を取り得ることは勿論である。
【符号の説明】
【０２８３】
１…放送用カメラ、２…ＣＣＵ、３…光ファイバーケーブル、１０…信号伝送システム、１１…マッピング部、３９…再生部
【技術分野】
【０００１】
本開示は、１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定された画素数を越える映像信号をシリアル伝送する場合に適用して好適な信号送信装置、信号送信方法、信号受信装置、信号受信方法及び信号伝送システムに関する。
【背景技術】
【０００２】
従来、１フレームが１９２０サンプル×１０８０ラインの映像信号である現行のＨＤ（High Definition）の映像信号を超える、超高精細映像信号の受像システムや撮像システムの開発が進んでいる。例えば、現行のＨＤで規定される画素数の４倍又は１６倍もの画素数を持つ次世代の放送方式であるＵＨＤＴＶ（Ultra High Definition TV）規格が、国際協会によって標準化が行われている。この国際協会には、ＩＴＵ（International Telecommunication Union）やＳＭＰＴＥ（Society of Motion Picture and Television Engineers）がある。
【０００３】
ここで、特許文献１には、４ｋ×２ｋ信号（４ｋ×２ｋの超高解像度信号）の一種である３８４０×２１６０／３０Ｐ，３０／１．００１Ｐ／４：４：４／１２ビット信号を、ビットレート１０Ｇｂｐｓ以上で伝送する技術が開示されている。なお、ｍサンプル×ｎラインで表される映像信号を、「ｍ×ｎ」と略記する。そして、［３８４０×２１６０／３０Ｐ］と示した場合には、［水平方向の画素数］×［垂直方向のライン数］／［１秒当りのフレーム数］を示す。また、［４：４：４］は、原色信号伝送方式である場合、［赤信号Ｒ：緑信号Ｇ：青信号Ｂ］の比率を示し、色差信号伝送方式である場合、［輝度信号Ｙ：第１色差信号Ｃｂ：第２色差信号Ｃｒ］の比率を示す。
【０００４】
以下の説明において、プログレッシブ信号のフレームレートを表す５０Ｐ，５９．９４Ｐ，６０Ｐを、「５０Ｐ−６０Ｐ」、４７．９５Ｐ，４８Ｐ，５０Ｐ，５９．９４Ｐ，６０Ｐを「４８Ｐ−６０Ｐ」と略記する。また、１００Ｐ，１１９．８８Ｐ，１２０Ｐを、「１００Ｐ−１２０Ｐ」と略記し、９５．９Ｐ，９６Ｐ，１００Ｐ，１１９．８８Ｐ，１２０Ｐを、「９６Ｐ−１２０Ｐ」と略記する。また、インターレース信号のフレームレートを表す５０Ｉ，５９．９４Ｉ，６０Ｉを、「５０Ｉ−６０Ｉ」、４７．９５Ｉ，４８Ｉ，５０Ｉ，５９．９４Ｉ，６０Ｉを、「４８Ｉ−６０Ｉ」と略記する。また、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号を、「３８４０×２１６０／１００Ｐ−１２０Ｐ信号」と略記する場合がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−３２８４９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年のＳＭＰＴＥやＩＴＵでは、フレームレートが２３．９８Ｐ−６０Ｐである３８４０×２１６０や７６８０×４３２０の映像信号規格やインターフェース規格が標準化されつつある。また、映像データを伝送するためにモードＤ（後述する図８参照）を用いた場合、３８４０×２１６０／２３．９８Ｐ−３０Ｐの映像信号を１ｃｈの１０Ｇ−ＳＤＩで伝送出来る。しかし、フレームレートが１２０Ｐや１２０Ｐを超える映像信号を伝送するために対応可能なインターフェースについて議論されたり、標準化がなされたりしていなかった。また、１９２０×１０８０や２０４８×１０８０に対応する映像信号規格には、フレームレートが６０Ｐまでしか規定されていないため、特許文献１に記載されている技術を用いても、高画素の画素サンプルを既存のインターフェースで伝送できなかった。
【０００７】
また、ＳＭＰＴＥでは、４０９６×２１６０／２３．９８Ｐ−６０Ｐまでの映像信号規格や標準化されつつあるものの、信号送信装置と信号受信装置が備えるインターフェースの議論や標準化がなされていなかった。このため、４０９６×２１６０／２３．９８Ｐ−３０Ｐの映像信号を想定すると、映像データ領域に格納される画素サンプル数が増えるため、モードＤのライン構造のままでは画素サンプルを多重し、伝送できなかった。
【０００８】
さらに、映像信号が４０９６×２１６０である場合に、フレームレートが２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐ，４７．９５Ｐ，４８Ｐ，５０Ｐ，５９．９４Ｐ，６０Ｐの範囲で規定されている。しかし、将来は現在用いられているフレームレート（例えば３０Ｐ）の３倍速信号である９０Ｐ、あるいは９０Ｐ以上のフレームレートの映像信号を伝送することも考慮しなければならない。このため、様々なフレームレートの映像信号を、現行の伝送インターフェースを利用して伝送する仕様を策定する必要があった。
【０００９】
本開示はこのような状況に鑑みて成されたものである。すなわち、１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越え、かつ、高いフレームレートである映像信号を、ＨＤ−ＳＤＩインターフェースや１０Ｇｂｐｓのシリアルインターフェースを利用してシリアル伝送することを目的とする。１２０Ｐ伝送時、特に４：２：０信号伝送時にデータ多重方式を工夫して伝送帯域を削減するものである。
【課題を解決するための手段】
【００１０】
本開示は、１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるｍ×ｎ（ｍサンプル、ｎラインを示すｍ，ｎは、正の整数）／ａ−ｂ（ａ，ｂは、プログレッシブ信号のフレームレート）／４：２：０／ｒビット信号で規定されるクラスイメージから、同一ラインで隣り合う２つの画素サンプルを間引く。そして、ｍ′×ｎ′（ｍ′サンプル、ｎ′ラインを示すｍ′，ｎ′は、正の整数）／ａ′−ｂ′（ａ′，ｂ′は、プログレッシブ信号のフレームレート）／４：２：２および４：０：０／ｒビット信号で規定される第１〜第Ｎ（Ｎは、２以上の整数）のサブイメージの映像データ領域にマッピングする。
次に、画素サンプルがマッピングされた第１〜第Ｎのサブイメージのそれぞれの一ラインおきに画素サンプルを間引いてインターレース信号とする。このとき、第１〜第Ｎ／２のサブイメージを、４：２：２／ｒビット信号に変換し、第（Ｎ／２）＋１〜第Ｎのサブイメージを、４：０：０／ｒビット信号に変換する。
そして、４：２：２／ｒビット信号のデータ構造、及び４：０：０／ｒビット信号のデータ構造を、４：４：４／ｒビット信号のデータ構造に合わせて変換したデュアルリンクＨＤ−ＳＤＩを出力するものである。
【００１１】
また、本開示は、４：４：４／ｒビット信号のデータ構造としてあるデュアルリンクＨＤ−ＳＤＩを、４：２：２／ｒビット信号及び４：０：０／ｒビット信号に変換する。
次に、４：２：２／ｒビット信号を、ｍ′×ｎ′（ｍ′サンプル、ｎ′ラインを示すｍ′，ｎ′は、正の整数）／ａ′−ｂ′（ａ′，ｂ′は、プログレッシブ信号のフレームレート）／４：２：２／ｒビット信号で規定される第１〜第Ｎ／２（Ｎは、２以上の整数）のサブイメージの一ラインおきに画素サンプルを多重する。また、４：０：０／ｒビット信号を、第（Ｎ／２）＋１〜第Ｎのサブイメージの一ラインおきに画素サンプルを多重する。
そして、第１〜第Ｎのサブイメージから２画素ずつ抽出した画素サンプルを、１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるｍ×ｎ（ｍサンプル、ｎラインを示すｍ，ｎは、正の整数）／ａ−ｂ（ａ，ｂは、プログレッシブ信号のフレームレート）／４：２：０／ｒビット信号で規定されるクラスイメージのフレームにおける同一ラインに隣り合わせて多重するものである。
【００１２】
また、本開示は、上記の映像信号を送信し、この映像信号を受信する信号伝送システムである。
【００１３】
本開示は、入力した映像信号に対して、連続する２フレーム（あるいは２フレーム以上）単位のクラスイメージに含まれる画素サンプルの２画素間引き、ライン間引き及びワード間引きを行い、ＨＤ−ＳＤＩの映像データ領域に画素サンプルを多重した信号を送信する。一方、受信した信号に対して、ＨＤ−ＳＤＩの映像データ領域から画素サンプルを抽出し、ワード多重、ライン多重、及び２画素多重を行って、映像信号を再生する。
【発明の効果】
【００１４】
本開示によれば、４：２：０／１０ビット、１２ビット信号のデータ構造を４：４：４／１０ビット、１２ビット信号に変換して、現行の１０Ｇシリアルインターフェースで伝送することを可能とした。このため、新たな伝送規格を設けることなく、従来用いられていた伝送規格を利用できるので利便性が向上するという効果がある。
【図面の簡単な説明】
【００１５】
【図１】本開示の第１の実施の形態に係るテレビジョン放送局用のカメラ伝送システムの全体構成を示す図である。
【図２】本開示の第１の実施の形態に係る放送用カメラの回路構成のうち、信号送信装置の内部構成例を示すブロック図である。
【図３】本開示の第１の実施の形態に係る１０ビット信号をマッピングする第１のマッピング部の内部構成例を示すブロック図である。
【図４】本開示の第１の実施の形態に係る第２のマッピング部の内部構成例を示すブロック図である。
【図５】３８４０×２１６０におけるＵＨＤＴＶ規格のサンプル構造の例を示す説明図である。
【図６】本開示の第１の実施の形態に係る２画素間引き制御部が第１及び第２のクラスイメージから画素サンプルを２画素ずつ間引いて第１〜第４のサブイメージにマッピングする処理例を示す説明図である。
【図７】２４Ｐの場合における１０．６９２Ｇｂｐｓのシリアル・デジタルデータの１ライン分のデータ構造例を示す説明図である。
【図８】モードＤの例を示す説明図である。
【図９】本開示の第１の実施の形態に係る第１〜第４のサブイメージをライン間引きすることによって、ＳＭＰＴＥ３７２Ｍの規定に従ってＬｉｎｋＡ，Ｂに分割する例を示す説明図である。
【図１０】本開示の第１の実施の形態に係るライン間引きの例を示す説明図である。
【図１１】本開示の第１の実施の形態に係る８ｃｈの４：２：２／１０ビット信号と４：０：０／１０ビット信号を４組のＨＤ−ＳＤＩ ＬｉｎｋＡ，Ｂに変換する例を示す説明図である。
【図１２】本開示の第１の実施の形態に係る８ｃｈの４：２：２／１０ビット信号と４：０：０／１０ビット信号を４組のＨＤ−ＳＤＩ ＬｉｎｋＡ，Ｂに変換する際のデータ構造の例を示す説明図である。
【図１３】本開示の第１の実施の形態に係る４：２：０／１２ビット信号をマッピングする第１のマッピング部の内部構成例を示すブロック図である。
【図１４】本開示の第１の実施の形態に係る第１〜第４のサブイメージをライン間引きした後、ワード間引きをすることによって、ＳＭＰＴＥ３７２Ｍの規定に従ってＬｉｎｋＡ，Ｂに分割する例を示す説明図である。
【図１５】本開示の第１の実施の形態に係る１６ｃｈの４：２：２／１２ビット信号と４：０：０／１２ビット信号を４組のＨＤ−ＳＤＩ ＬｉｎｋＡ，Ｂに変換する例を示す説明図である。
【図１６】本開示の第１の実施の形態に係る１６ｃｈの４：２：２／１２ビット信号と４：０：０／１２ビット信号を４組のＨＤ−ＳＤＩ ＬｉｎｋＡ，Ｂに変換する際のデータ構造の例を示す説明図である。
【図１７】本開示の第１の実施の形態に係る多重部が行うデータの多重処理の例を示す説明図である。
【図１８】本開示の第１の実施の形態に係るＣＣＵの回路構成のうち、信号受信装置の内部構成例を示すブロック図である。
【図１９】本開示の第１の実施の形態に係る第２の再生部の内部構成例を示すブロック図である。
【図２０】本開示の第１の実施の形態に係る１０ビット信号を再生する第１の再生部の内部構成例を示すブロック図である。
【図２１】本開示の第１の実施の形態に係る１２ビット信号を再生する第１の再生部の内部構成例を示すブロック図である。
【図２２】本開示の第２の実施の形態に係る第１のマッピング部の内部構成例を示すブロック図である。
【図２３】本開示の第２の実施の形態に係るマッピング部が画素サンプルをマッピングする処理イメージを示す説明図である。
【図２４】本開示の第２の実施の形態に係る２画素間引き制御部が第１及び第２のクラスイメージから画素サンプルを２画素ずつ間引いて第１〜第８のサブイメージにマッピングする処理例を示す説明図である。
【図２５】本開示の第２の実施の形態に係る第１〜第８のサブイメージをライン間引きした後、ワード間引きをすることによって、ＳＭＰＴＥ３７２Ｍの規定に従ってＬｉｎｋＡ，Ｂに分割する例を示す説明図である。
【図２６】本開示の第２の実施の形態に係る第１の再生部の内部構成例を示すブロック図である。
【図２７】本開示の第３の実施の形態に係る２画素間引き制御部が第１及び第２のＵＨＤＴＶ２クラスイメージから画素サンプルを２画素ずつ間引いて第１〜第４のＵＨＤＴＶ１クラスイメージにマッピングする処理例を示す説明図である。
【図２８】本開示の第３の実施の形態に係る第１のマッピング部の内部構成例を示すブロック図である。
【図２９】本開示の第３の実施の形態に係る第１の再生部の内部構成例を示すブロック図である。
【図３０】本開示の第４の実施の形態に係る２画素間引き制御部が第１及び第２のＵＨＤＴＶ２クラスイメージから画素サンプルを２画素ずつ間引いて第１〜第４のＵＨＤＴＶ１クラスイメージにマッピングする処理例を示す説明図である。
【発明を実施するための形態】
【００１６】
以下、本開示を実施するための最良の形態（以下実施の形態とする。）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（画素サンプルのマッピング制御：３８４０×２１６０／５０Ｐ，５９．９４Ｐ，６０Ｐ／４：２：０／１０ビット，１２ビット多重方式を工夫して、伝送するＨＤ−ＳＤＩや１０Ｇ−ＳＤＩのｃｈ数を半分にする処理の例）
２．第２の実施の形態（３８４０×２１６０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：２：０／１０ビット，１２ビット多重方式を工夫して伝送ＨＤ−ＳＤＩや１０Ｇ−ＳＤＩのｃｈ数を半分にする処理の例）
３．第３の実施の形態（ＵＨＤＴＶ２ ７６８０×４３２０／５０Ｐ，５９．９４Ｐ，６０Ｐ／４：２：０／１０ビット，１２ビット多重方式を工夫して伝送ＨＤ−ＳＤＩや１０Ｇ−ＳＤＩのｃｈ数を半分にする処理の例）
４．第４の実施の形態（ＵＨＤＴＶ２ ７６８０×４３２０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：２：０／１０ビット，１２ビット多重方式を工夫して伝送ＨＤ−ＳＤＩや１０Ｇ−ＳＤＩのｃｈ数を半分にする処理の例）
５．変形例
【００１７】
＜１．第１の実施の形態＞
［画素サンプルのマッピング制御：３８４０×２１６０／５０Ｐ，５９．９４Ｐ，６０Ｐ／４：２：０／１０ビット，１２ビット多重方式を工夫して、伝送するＨＤ−ＳＤＩや１０Ｇ−ＳＤＩのｃｈ数を半分にする処理の例］
【００１８】
以下、本開示の第１の実施形態について、図１〜図２１を参照して説明する。
第１の実施の形態に係る伝送システムでは、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号の画素サンプルを間引く方式について説明する。
【００１９】
図１は、本実施の形態を適用したテレビジョン放送局用の信号伝送システム１０の全体構成を示す図である。この信号伝送システム１０は、同一構成としてある複数台の放送用カメラ１及びＣＣＵ（カメラコントロールユニット）２で構成されており、各放送用カメラ１が光ファイバーケーブル３でＣＣＵ２に接続されている。放送用カメラ１は、シリアル・デジタル信号（映像信号）を送信する信号送信方法を適用した信号送信装置として用いられ、ＣＣＵ２は、シリアル・デジタル信号を受信する信号受信方法を適用した信号受信装置として用いられる。そして、放送用カメラ１とＣＣＵ２を組み合わせた伝送システム１０は、シリアル・デジタル信号を送受信する信号伝送システムとして用いられる。また、これらの装置で行われる処理はハードウェアが連携して行うだけでなく、プログラムを実行させることによっても実現することができる。
【００２０】
放送用カメラ１は、ＵＨＤＴＶ１の４ｋ×２ｋの超高解像度信号（３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号）を生成し、ＣＣＵ２に送信する。
【００２１】
ＣＣＵ２は、各放送用カメラ１を制御したり、各放送用カメラ１から映像信号を受信したり、各放送用カメラ１のモニタに他の放送用カメラ１で撮影中の映像を表示させるための映像信号（リターンビデオ）を送信したりする。ＣＣＵ２は、各放送用カメラ１から映像信号を受信する信号受信装置として機能する。
【００２２】
［次世代２ｋ、４ｋ、８ｋ映像信号］
ここで、次世代の２ｋ、４ｋ、８ｋ映像信号について説明する。
様々なフレームレートの映像信号を送受信するインターフェースとして、モードＤ（後述する図７参照）として知られる伝送規格がＳＭＰＴＥ４３５−２に追加され、ＳＭＰＴＥ４３５−２−２００９として標準化が完了した。ＳＭＰＴＥ４３５−２には、１０．６９２Ｇｂｐｓのシリアルインターフェースに、ＳＭＰＴＥ２９２で規定された１０ビットのパラレルストリームである複数ｃｈのＨＤ−ＳＤＩによってデータを多重処理することについて記載されている。通常、ＨＤ−ＳＤＩのフィールドは、ＥＡＶ、水平補助データスペース（ＨＡＮＣデータ、水平ブランキング期間ともいう。）、ＳＡＶ、映像データの順に構成される。ＵＨＤＴＶ規格では、３８４０×２１６０／５０Ｐ−６０Ｐは２ｃｈの１０Ｇｂｐｓインターフェースで伝送し、７６８０×４３２０／５０Ｐ−６０Ｐは８ｃｈの１０Ｇｂｐｓインターフェースで伝送する方式がＳＭＰＴＥに提案された。この提案は、ＳＭＰＴＥ２０３６−３として規格の策定が完了した。
【００２３】
ＩＴＵやＳＭＰＴＥに提案されている映像規格は、１９２０×１０８０の２倍又は４倍のサンプル数及びライン数を持つ３８４０×２１６０や７６８０×４３２０の映像信号に関する。このうち、ＩＴＵで標準化されている映像規格はＬＳＤＩ（Large screen digital imagery）と呼ばれ、ＳＭＰＴＥに提案しているＵＨＤＴＶと呼ばれる。ＵＨＤＴＶに関しては次表１の映像信号が規定されている。
【００２４】
【表１】
【００２５】
また、映画業界におけるディジタルカメラに採用される規格として、次表２，３には、２０４８×１０８０や４０９６×２１６０の信号規格がＳＭＰＴＥ２０４８−１，２として標準化されている。
【００２６】
【表２】
【００２７】
【表３】
【００２８】
［ＤＷＤＭ／ＣＷＤＭ波長多重伝送技術］
次に、ＤＷＤＭ／ＣＷＤＭ波長多重伝送技術について説明する。
複数の波長の光を１本の光ファイバーに多重して伝送する方法をＷＤＭ（Wavelength Division Multiplexing）と言う。ＷＤＭは波長間隔に応じて大まかに以下の３つの方式に分けられる。
【００２９】
（１）２波長多重方式
２波長多重方式は、１．３μｍ、１．５５μｍといった異なる波長の信号を、２波〜３波程度多重して１本の光ファイバーで伝送する方式である。
【００３０】
（２）ＤＷＤＭ（Dense Wavelength Division Multiplexing）方式
ＤＷＤＭは、特に１．５５μｍ帯にて光の周波数で２５ＧＨｚ、５０ＧＨｚ、１００ＧＨｚ、２００ＧＨｚ..、高密度に光を多重して伝送する方法である。この間隔は、約０．２ｎｍ、０．４ｎｍ、０．８ｎｍ.. 波長の間隔となる。ＩＴＵ−Ｔ（International Telecommunication Union Telecommunication standardization sector）にて中心波長その他の標準化が行われた。ＤＷＤＭは波長間隔が１００ＧＨｚと狭いために数十〜百と多くの多重数を取ることが出来、超大容量の通信が可能である。しかし、発振波長幅が波長間隔１００ＧＨｚより十分狭いことが必要であるとともに中心波長がＩＴＵ−Ｔ規格に一致するよう半導体レーザを温度制御する必要があるため、デバイスが高価であり、システムの消費電力が大きくなる。
【００３１】
（３）ＣＷＤＭ（Coarse Wavelength Division Multiplexing）方式
ＣＷＤＭは、波長間隔を１０ｎｍ〜２０ｎｍとＤＷＤＭより一桁以上広く取った波長多重技術である。波長間隔が比較的広いために半導体レーザの発振波長幅がＤＷＤＭほど狭帯域である必要が無く、また半導体レーザを温度制御する必要も無いので、システムを低価格、低消費電力化することが可能である。ＤＷＤＭほどの大容量が必要でないシステムに有効である。中心波長例については、現在のところ４ｃｈ構成で以下のものが一般的である。例えば、１．５１１μｍ、１．５３１μｍ、１．５５１μｍ、１．５７１μｍ、８ｃｈ構成で１．４７１μｍ、１．４９１μｍ、１．５１１μｍ、１．５３１μｍ、１．５５１μｍ、１．５７１μｍ、１．５９１μｍ、１．６１１μｍがある。
【００３２】
本実施の形態で説明する、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号のフレームレートは、ＳＭＰＴＥ Ｓ２０３６−１で規定される信号の倍である。上述したようにＳＭＰＴＥ Ｓ２０３６−１で規定される信号は、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号である。そして、禁止コードなどディジタル信号形式はＳ２０３６−１で規定される従来の信号と同じであるとする。
【００３３】
図２は、放送用カメラ１の回路構成のうち、本実施の形態に関連する信号送信装置を示すブロック図である。放送用カメラ１内の撮像部及び映像信号処理部（図示略）によって生成された３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号が、マッピング部１１に送られる。
【００３４】
３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号は、ＵＨＤＴＶ１クラスイメージの１フレームに相当する。そして、この信号は、ワード長が１２ビットずつのＹ′データ系列，Ｃ′Ｂデータ系列，Ｃ′Ｒデータ系列の同期を取って並列配置した、図５に示すようなＣ′Ｂ、Ｃ′Ｒ信号がＹ′信号の１／４に間引かれた信号である。この信号の１フレーム期間は１／５０、１／５９．９４、１／６０秒であり、１フレーム期間内に２１６０本の有効ライン期間が含まれている。このため、１フレームの画素数は、ＨＤ−ＳＤＩフォーマットで規定された画素数を越える映像信号である。
【００３５】
Ｓ２０３６−１で規定されるＵＨＤＴＶ１クラスイメージにおけるアクティブラインのサンプル数は３８４０、ライン数は２１６０であり、Ｇデータ系列，Ｂデータ系列，Ｒデータ系列のアクティブラインには、それぞれＧ，Ｂ，Ｒの映像データが配置される。
【００３６】
そして、マッピング部１１は３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号を、ＨＤ−ＳＤＩフォーマットで規定された８ｃｈの伝送ストリームの映像データ領域にマッピングする。
【００３７】
ここで、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号と、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビット信号の画素サンプルのマッピング処理を分けて説明する。ただし、両者に共通する内容については、単に「４：２：０／１０ビット信号」、「４：２：０／１２ビット信号」のように略記して説明する場合がある。
【００３８】
［１−１．マッピング部の内部構成及び動作例（３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビットの例）］
ここで、マッピング１１の内部構成及び動作例を説明する。
始めに、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビットの例について説明する。
【００３９】
図３は、１０ビット信号をマッピングするマッピング部１１の前段の処理を行う第１のマッピング部１１Ａの構成例を示す。
本例のマッピング部１１（図２を参照）は、第１のマッピング部１１Ａと第２のマッピング部１１Ｂを備える。
第１のマッピング部１１Ａは、各部にクロックを供給するクロック供給回路２１と、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビットの映像信号を記憶するＲＡＭ２３を備える。また、第１のマッピング部１１Ａは、ＲＡＭ２３から２画素ずつ画素サンプルを読み出す２画素間引き（インタリーブ）を制御する２画素間引き制御部２２と、２画素間引きされた画素サンプルを保存するＲＡＭ２４−１〜２４−４と、を備える。
【００４０】
また、第１のマッピング部１１Ａは、ＲＡＭ２４−１〜２４−４から読出したデータをライン間引きするライン間引き制御部２５−１〜２５−４と、ライン間引き制御部２５−１〜２５−４が間引いたデータを一時的に書き込むＲＡＭ２６−１〜２６−８を備える。
【００４１】
また、第１のマッピング部１１Ａは、ＲＡＭ２６−１〜２６−８から読出したデータの画素サンプルを８ｃｈのベーシックストリーム（４：２：２／１０ビット信号と４：０：０／１０ビット信号）として出力する読み出し制御部２７−１〜２７−８を備える。クロック供給回路２１は、２画素間引き制御部２２、ライン間引き制御部２５−１〜２５−４、及び読出し制御部２７−１〜２７−８にクロックを供給する。このクロックは、画素サンプルの読み出し又は書き込みに用いられ、このクロックにより各部が同期する。
【００４２】
次に、第１のマッピング部１１Ａの各処理ブロックの動作例を説明する。
始めに、不図示のイメージセンサから入力する１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるｍ×ｎ（ｍサンプル、ｎラインを示すｍ，ｎは、正の整数）／ａ−ｂ（ａ，ｂは、プログレッシブ信号のフレームレート）／４：２：０／ｒビット信号で規定されるＵＨＤＴＶ１クラスイメージの画像信号は、ＲＡＭ２３に書き込まれる。このＵＨＤＴＶ１の画像信号は、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット、１２ビット信号の画像信号である。そして、この画像信号は、ＵＨＤＴＶ１で規定されるクラスイメージである。
【００４３】
２画素間引き制御部２２は、画像信号で規定される各フレームから抽出した画素サンプルのうち、ＳＭＰＴＥ４３５−１で規定される方式である、同一ライン上で隣り合う２つの画素サンプルを間引く。そして、ｍ′×ｎ′（ｍ′サンプル、ｎ′ラインを示すｍ′，ｎ′は、正の整数）／ａ′−ｂ′（ａ′，ｂ′は、プログレッシブ信号のフレームレート）／４：２：２あるいは４：０：０／ｒビット信号で規定される第１〜第Ｎ（Ｎは、２以上の整数）のサブイメージの映像データ領域にマッピングする。このサブイメージは、１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：２あるいは４：０：０／１０ビット、１２ビット信号であり、Ｎ＝４である。このため、２画素間引き制御部２２は、フレームの同一ライン上で隣り合う２つの画素サンプルを間引いて、ＳＭＰＴＥ４３５−１で規定される第１〜第４のサブイメージの内、フレームの偶数ライン上の画素サンプルを第１のサブイメージと第２のサブイメージに２つの画素サンプルずつマッピングする。そして、フレームの奇数ライン上の画素サンプルを第３のサブイメージと第４のサブイメージにマッピングする。
【００４４】
具体的には、２画素間引き制御部２２は、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号の画素サンプルを、隣り合う上下の２ライン毎に、ライン方向に２画素ずつ抽出し、ＲＡＭ２４−１〜２４−４に書き込む制御を行う。このとき、２画素間引き制御部２２は、ＲＡＭ２４−１〜２４−４に、ＳＭＰＴＥ４３５−１で規定される１９２０×１０８０／５０Ｐ−６０Ｐ相当の第１〜第４のサブイメージを形成する。
【００４５】
ライン間引き制御部２５−１〜２５−４は、ＲＡＭ２４−１〜２４−４に書き込まれ、画素サンプルがマッピングされたプログレッシブ信号である第１〜第４のサブイメージをインターレース信号に変換する。このとき、第１〜第Ｎ／２のサブイメージ(本例では、第１及び第２のサブイメージ)を、４：２：２／ｒビット信号に変換する。そして、第（Ｎ／２）＋１〜第Ｎのサブイメージ(本例では、第３及び第４のサブイメージ)を、４：０：０／ｒビット信号に変換する。具体的には、ライン間引き制御部２５−１〜２５−４は、２画素間引き制御部２２によってマッピングされ、ＲＡＭ２４−１〜２４−４に書き込まれる第１〜第４のサブイメージをそれぞれ読出す。このとき、ライン間引き制御部２５−１〜２５−４は、１つのサブイメージを、２ｃｈの１９２０×１０８０／５０Ｉ，５９．９４Ｉ，６０Ｉ／４：２：２／１０ビット信号に変換する。以下、５０Ｉ，５９．９４Ｉ，６０Ｉを、「５０Ｉ−６０Ｉ」と略記する。そして、読出した第１〜第４のサブイメージから一ラインおきに間引いてインターレース信号とした１９２０×１０８０／５０Ｉ−６０Ｉ信号である８ｃｈの４：２：２／１０ビット信号と４：０：０／１０ビット信号をＲＡＭ２６−１〜２６−８に書き込む。
【００４６】
その後、読出し制御部２７−１〜２７−８は、ＲＡＭ２６−１〜２６−８から読出した８ｃｈの４：２：２／１０ビット信号と４：０：０／１０ビット信号を出力する。
具体的には、読出し制御部２７−１〜２７−８は、クロック供給回路２１から供給された基準クロックでＲＡＭ２６−１〜２６−８から１９２０×１０８０／５０Ｉ−６０Ｉ信号を読出す。そして、２本のリンクＡ、Ｂを４対で構成した８ｃｈの４：２：２／１０ビット信号と４：０：０／１０ビット信号を、後続の第２のマッピング部１１Ｂに出力する。
【００４７】
なお、本例では、２画素間引き及びライン間引きを行うため、２種類のメモリ（ＲＡＭ２４−１〜２４−４、ＲＡＭ２６−１〜２６−８）を用いた。しかし、一つのメモリを使って、２画素間引きしたデータをライン間引きして８ｃｈの４：２：２／１０ビット信号と４：０：０／１０ビット信号として出力しても良い。
【００４８】
図４は、マッピング部１１の後段の処理を行う第２のマッピング部１１Ｂの構成例を示す。
第２のマッピング部１１Ｂは、マッピング部１１の後段の処理ブロックとして、Ｓ／Ｐ変換部２８−１〜２８−１６、複合部２９−１〜２９−４、Ｐ／Ｓ変換部３０−１〜３０−８を備える。複合部２９−１は、書込みアドレス制御部３１−１〜３１−４、ＲＡＭ３２−１〜３２−４、読み出しアドレス制御部３３−１，３３−２を備える。複合部２９−２〜２９−４は、４つのＲＡＭを備える。
【００４９】
第２のマッピング部１１Ｂは、第１のマッピング部１１Ａが出力する４：２：２／ｒビット信号のデータ構造に合わせて変換したデュアルリンクＨＤ−ＳＤＩを出力する機能を有する。また、第２のマッピング部１１Ｂは、第１のマッピング部１１Ａが出力する４：０：０／ｒビット信号のデータ構造を、４：４：４／ｒビット信号のデータ構造に合わせて変換したデュアルリンクＨＤ−ＳＤＩを出力する機能も有する。
【００５０】
図３に示す読出し制御部２７−１〜２７−８によって読み出された８ｃｈの４：２：２／１０ビット信号と４：０：０／１０ビット信号が、第２のマッピング部１１Ｂの入力ＣＨ１，３，５，７，９，１１，１３，１５にそれぞれ入力する。そして、入力した８ＣＨの４：２：２／１０ビット信号と４：０：０／１０ビット信号は、それぞれの入力ＣＨに対応するＳ／Ｐ変換部２８−１，２８−３，…，２８−１５によってパラレルデータに変換される。なお、Ｓ／Ｐ変換部２８−２，２８−４，…，２８−１６は、後述する３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビットの映像信号の処理に際して、Ｓ／Ｐ変換部２８−１，２８−３，…，２８−１５と共に用いられる。
【００５１】
Ｓ／Ｐ変換部２８−１，２８−３，…，２８−１５から出力するパラレルデータは、複合部２９−１〜２９−４に入力する。ここで、複合部２９−１〜２９−４の処理ブロックは複雑であるため、複合部２９−１についてだけ処理を説明し、残りの複合部２９−２〜２９−４については記載を省略する。また、複合部２９−１〜２９−４が行う詳細な処理例については後述する（図１２参照）。
【００５２】
複合部２９−１に含まれる書込みアドレス制御部３１−１，３１−３は、それぞれＳ／Ｐ変換部２８−１，２８−９が出力するパラレルデータをＲＡＭ３２−１，３２−３に書き込む。なお、入力ＣＨ３に入力し、Ｓ／Ｐ変換部２８−３が出力するパラレルデータは、ＲＡＭ３２−５に書き込まれる。
【００５３】
複合部２９−１が備える読み出しアドレス制御部３３−１，３３−３は、それぞれＲＡＭ３２−１，３２−３からパラレルデータを読み出し、Ｐ／Ｓ変換部３０−１，３０−２に出力する。そして、Ｐ／Ｓ変換部３０−１，３０−２は、ＲＡＭ３２−１，３２−３から読み出されたパラレルデータをシリアルデータである２ｃｈのＨＤ−ＳＤＩとして出力する。
【００５４】
また、複合部２９−２には、入力ＣＨ３，ＣＨ１１に入力し、Ｓ／Ｐ変換部２８−３，２８−１１によってＳＰ変換されたパラレルデータがＲＡＭ３２−５，３２−７に書き込まれる。その後、ＲＡＭ３２−５，３２−７から読み出されたパラレルデータがＰ／Ｓ変換部３０−３，３０−４によってシリアルデータに変換された後、２ｃｈのＨＤ−ＳＤＩ（ＣＨ３，４）として出力する。
複合部２９−３には、入力ＣＨ５，ＣＨ１３に入力し、Ｓ／Ｐ変換部２８−５，２８−１３によってＳＰ変換されたパラレルデータがＲＡＭ３２−９，３２−１１に書き込まれる。その後、ＲＡＭ３２−９，３２−１１から読み出されたパラレルデータがＰ／Ｓ変換部３０−５，３０−６によってシリアルデータに変換された後、２ｃｈのＨＤ−ＳＤＩ（ＣＨ５，６）として出力する。
複合部２９−４には、入力ＣＨ７，ＣＨ１５に入力し、Ｓ／Ｐ変換部２８−７，２８−１５によってＳＰ変換されたパラレルデータがＲＡＭ３２−１３，３２−１５に書き込まれる。その後、ＲＡＭ３２−１３，３２−１５から読み出されたパラレルデータがＰ／Ｓ変換部３０−７，３０−８によってシリアルデータに変換された後、２ｃｈのＨＤ−ＳＤＩ（ＣＨ７，８）として出力する。
【００５５】
［ＵＨＤＴＶ信号規格のサンプル構造の例］
ここで、ＵＨＤＴＶ信号規格のサンプル構造の例について、図５を参照して説明する。
図５は、３８４０×２１６０におけるＵＨＤＴＶ信号規格のサンプル構造の例を示す説明図である。図５Ａ〜図５Ｄの説明に用いるフレームは、３８４０×２１６０で１フレームを構成する。
【００５６】
３８４０×２１６０における信号規格のサンプル構造は、以下の４種類がある。なお、ＳＭＰＴＥ規格において、Ｒ′Ｇ′Ｂ′のように、ダッシュ「′」をつけた信号は、ガンマ補正などが施された信号を示す。
【００５７】
図５Ａは、Ｒ′Ｇ′Ｂ′，Ｙ′Ｃｂ′Ｃｒ′ ４：４：４システムの例である。このシステムでは、全サンプルにＲＧＢ又はＹＣｂＣｒのコンポーネントが含まれる。
図５Ｂは、Ｙ′Ｃｂ′Ｃｒ′ ４：２：２システムの例である。このシステムでは、偶数番目の画素サンプルにＹＣｂＣｒ、奇数番目の画素サンプルにＹのコンポーネントが含まれる。
図５Ｃは、Ｙ′Ｃｂ′Ｃｒ′ ４：２：０システムの例である。このシステムでは、偶数番目の画素サンプルにＹＣｂＣｒ、奇数番目の画素サンプルにＹ、さらに奇数ラインのＣｂＣｒが間引かれたコンポーネントが含まれる。
図５Ｄは、Ｙ′Ｃｂ′Ｃｒ′ ４：０：０システムの例である。このシステムでは、全サンプルがＹであり、ＣｂＣｒが間引かれる。
【００５８】
図６は、第１のマッピング部１１Ａが、ＵＨＤＴＶ１クラスイメージに含まれる画素サンプルを第１〜第４のサブイメージにマッピングする例を示す図である。
【００５９】
始めに、第１のマッピング部１１Ａが備える２画素間引き制御部２２（図３参照）は、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号の１フレーム（１画面）を４分割する。ここのとき、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号を、４ｃｈの１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号にマッピングする。
【００６０】
具体的には、２画素間引き制御部２２は、１フレーム（１画面）が３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号であるＵＨＤＴＶ１クラスイメージからライン方向に２画素毎に画素サンプルを間引く。そして、２画素毎に間引いたそれぞれの信号から第１〜第４のサブイメージを作成する。このとき、４ｃｈの１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：２あるいは４：０：０／１０ビット信号であるＨＤイメージフォーマットの映像データ領域である１９２０サンプルにマッピングして、第１〜第４のサブイメージを作成する。以下の説明で、ＵＨＤＴＶ１クラスイメージを「クラスイメージ」と呼ぶ。
【００６１】
３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号を２画素サンプルずつ間引くと、偶数ラインを２画素サンプルずつ間引いて得られる第１及び第２のサブイメージは４：２：２のデータ構造になる。一方、奇数ラインを２画素サンプル間引き方式で間引いて得られる第３及び第４の第３及び第４のサブイメージは、Ｃ′Ｂ／Ｃ′Ｒのサンプルが無いので４：０：０のデータ構造になる。３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号は、ＳＭＰＴＥ ＳＴ４３５−１で規定されるＳｙｓｔｅｍ２．１の第１〜第４のサブイメージの有効映像領域にマッピングされる。一方、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビットは、ＳＭＰＴＥ ＳＴ４３５−１で規定されるＳｙｓｔｅｍ４．１の第１〜第４のサブイメージの有効映像領域にマッピングされる。この時、ＳＭＰＴＥ ＳＴ４３５−１，２やＳＭＰＴＥ ＳＴ２０３６−３では、画素サンプルが無い０相当の信号のうち、１０ビットの場合には２００ｈが割り当てられ、１２ビットの場合には８００ｈを割り当てるよう規定している。そして、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号がマッピングされた第１〜第４のサブイメージは、ＳＭＰＴＥ ＳＴ３７２のＦｉｇｕｒｅ２に従ってライン間引きされて８ｃｈのＨＤ−ＳＤＩに多重される。この多重方法は、ＳＭＰＴＥ ＳＴ４３５−１に規定される。
【００６２】
［１０．６９２Ｇｂｐｓのシリアルデータの構成例］
次に、１ラインのＨＤ−ＳＤＩフォーマットで規定された１０．６９２Ｇｂｐｓのシリアルデータの構成例について、図７を参照して説明する。
【００６３】
図７は、フレームレートが２４Ｐである場合における１０．６９２Ｇｂｐｓのシリアル・デジタルデータの１ライン分のデータ構造例を示す。
この図では、ライン番号ＬＮ及び誤り検出符号ＣＲＣを含めたものをＥＡＶ，アクティブライン及びＳＡＶとして示し、付加データの領域を含めたものを水平補助データスペースとして示している。水平補助データスペースには、オーディオ信号がマッピングされており、オーディオ信号に補完データを追加して水平補助データスペースを構成することによって、入力されたＨＤ−ＳＤＩと同期を取ることができる。
【００６４】
［モードＤの説明］
次に、複数チャンネルのＨＤ−ＳＤＩに含まれるデータを多重化する例について、図８を参照して説明する。データを多重化する方式は、ＳＭＰＴＥ４３５−２にモードＤとして規定される。
【００６５】
図８は、モードＤの説明図である。
モードＤは、８ｃｈ（ＣＨ１〜ＣＨ８）のＨＤ−ＳＤＩを多重化する方式であり、１０．６９２Ｇｂｐｓストリームの映像データ領域と水平補助データスペースのそれぞれにデータが多重されることを規定する。このとき、ＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７のＨＤ−ＳＤＩの映像／ＥＡＶ／ＳＡＶデータが４０ビット抽出され、スクランブルされて４０ビットのデータに変換される。一方、ＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８のＨＤ−ＳＤＩの映像／ＥＡＶ／ＳＡＶデータが３２ビット抽出され、８Ｂ／１０Ｂ変換によって、４０ビットのデータとされる。各データは足し合わされ、８０ビットのデータとされる。このエンコードされた８ワード（８０ビット）のデータが１０．６９２Ｇｂｐｓストリームの映像データ領域に多重される。
【００６６】
このとき、８０ビットのデータブロックのうち、前半の４０ビットのデータブロックには、偶数チャンネルの８Ｂ／１０Ｂ変換された４０ビットのデータブロックが割り当てられる。そして、後半の４０ビットのデータブロックには、奇数チャンネルのスクランブルされた４０ビットのデータブロックが割り当てられる。このため、１つのデータブロックには、例えば、ＣＨ２，ＣＨ１の順にデータブロックが多重される。このように順番を入れ替えている理由は、使用するモードを識別するためのコンテンツＩＤが、８Ｂ／１０Ｂ変換された偶数チャンネルの４０ビットのデータブロックに含まれるためである。
【００６７】
一方、ＣＨ１のＨＤ−ＳＤＩの水平補助データスペースは、８Ｂ／１０Ｂ変換されて、５０ビットのデータブロックにエンコードされる。そして、１０．６９２Ｇｂｐｓストリームの水平補助データスペースに多重される。ただし、ＣＨ２〜ＣＨ８のＨＤ−ＳＤＩの水平補助データスペースは伝送されない。
【００６８】
ここで、図６に説明した第１〜第４のサブイメージを８ｃｈのＨＤ−ＳＤＩに変換する処理の以降の処理について、図９〜図１２を参照して説明する。
【００６９】
図９は、第１〜第４のサブイメージの画素サンプルを８ＣＨのＨＤ−ＳＤＩにマッピングする例を示す。
上述したように、ライン間引き制御部２５−１〜２５−４は、第１〜第４のサブイメージをライン間引きして、ＬｉｎｋＡ，Ｂの２チャンネルずつ、計８ｃｈの４：２：２／１０ビット信号と４：０：０／１０ビット信号に変換する。ここで、ＬｉｎｋＡ，Ｂについて図１０を参照して説明する。
【００７０】
図１０は、ＳＭＰＴＥ３７２によるライン間引きの例を示す。
ここでは、デュアルリンクインタフェースのライン番号とパッケージの例を用いてライン間引きを説明する。
【００７１】
マッピング部１１は、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号を第１〜第４のサブイメージに変換した後、複数の処理を経て生成した８ｃｈのＨＤ−ＳＤＩを作成する。その後、ライン間引き制御部２５−１〜２５−４は、１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号をＬｉｎｋＡ，Ｂのデータ構造にライン間引きする。これにより、ライン間引きされた信号は、２ｃｈの１９２０×１０８０／５０Ｉ−６０Ｉ／４：２：０／１０ビット相当の信号に変換される。
【００７２】
次に、図１１と図１２を説明する。
図１１は、第２のマッピング部１１Ｂが８ＣＨの４：２：２／１０ビット信号と４：０：０／１０ビット信号を４組のＬｉｎｋＡ，Ｂに変換する処理の例を示す。
【００７３】
図９に示した８ｃｈの４：２：２／１０ビット信号と４：０：０／１０ビット信号は、それぞれ内容が組み替えられた８ＣＨのＨＤ−ＳＤＩに変換される。このとき、ＨＤ−ＳＤＩのＣＨ１（ＬｉｎｋＡ）には、元のベーシックストリームのＣＨ１が当てはめられ、ＨＤ−ＳＤＩのＣＨ２（ＬｉｎｋＢ）には、元のベーシックストリームのＣＨ５が当てはめられる。
【００７４】
ここで、以下の規則に基づいて８ｃｈのＨＤ−ＳＤＩに４：２：２／１０ビット信号と４：０：０／１０ビット信号が多重される。
（１）図６に示す第１および第２のサブイメージから作られるベーシックストリームのＣＨ１，２，３，４は、それぞれ４組のデュアルリンクＨＤ−ＳＤＩ（ＳＭＰＴＥＳＴ３７２）のＬｉｎｋＡであるＣＨ１，３，５，７とする。
（２） 図６に示す第３および第４のサブイメージから作られるベーシックストリームのＣＨ５，６，７，８は、Ｙ′ｃｈに多重されたＹ信号の偶数番目の画素サンプルを、４組のデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８の次の奇数番目の画素サンプルのＣＢｃｈに多重する。
（３）ベーシックストリームのＣＨ５，６，７，８は、Ｙ′ｃｈに多重されたＹ信号の奇数番目の画素サンプルを、４組のデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８の同じサンプル番号のＣ′Ｒｃｈに多重し直す。
【００７５】
このため、第２のマッピング部１１Ｂは、第１及び第２のサブイメージから変換され、４：２：２／１０ビット信号のデータ構造である第１〜第４のベーシックストリームをデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＡに多重する。また、第３及び第４のサブイメージから変換され、４：０：０／１０ビット信号のデータ構造である第５〜第８のベーシックストリームのうち、サンプル番号が偶数であるＹ信号を、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであって、サンプル番号＋１番目のＣ′Ｂチャンネルに多重する。また、４：０：０／１０ビット信号におけるＹ信号の奇数サンプルを、ＨＤ−ＳＤＩのＬｉｎｋＢであって、偶数サンプル番目のＣ′Ｒチャンネルに多重する。第１〜第８のベーシックストリームを４：４：４／１０ビット信号のデータ構造であるＨＤ−ＳＤＩに変換する。
【００７６】
こうして、第２のマッピング部１１Ｂは、４：２：２／１０ビット信号である第１及び第２のサブイメージのＣＨ１〜４と、４：０：０／１０ビット信号である第３及び第４のサブイメージのＣＨ５〜８からなる８ｃｈのＨＤ−ＳＤＩを、４組のＬｉｎｋＡ，Ｂにまとめる。
【００７７】
図１２は、４：２：２／１０ビット信号と４：０：０／１０ビット信号を、４：４：４／１０ビット信号のデータ構造に変換する処理の例を示す。
本例では、ＬｉｎｋＡ／Ｂのデータ転送順序を示す。ここで、Ｙ′Ｓｕｂ１，２０等の「ｓｕｂ１，２」とは、第１及び第２のサブイメージを表し、「０」とは、Ｙ′チャンネルにおける０番目の画素サンプルを表す表記規則に従って、ＬｉｎｋＡ，Ｂの画素サンプルについて変換処理を示す。
【００７８】
ＬｉｎｋＡ：Ｃ′Ｂ０，Ｙ′Ｓｕｂ１，２０，Ｃ′Ｒ０，Ｙ′Ｓｕｂ１，２１，Ｃ′Ｂ２：，Ｙ′Ｓｕｂ１，２２，Ｃ′Ｒ２，Ｙ′Ｓｕｂ１，２３．．．
ＬｉｎｋＢ：Ｙ′Ｓｕｂ３，４０，Ａ，Ｙ′Ｓｕｂ３，４１，Ａ，Ｙ′Ｓｕｂ３，４２，Ａ，Ｙ′Ｓｕｂ３，４３，Ａ．．．
このとき、ＬｉｎｋＡは、第１及び第２のサブイメージから得たＣＨ１〜４をそのままとし、ＬｉｎｋＢのＣｃｈに、第３及び第４のサブイメージから得たＣＨ５〜８のＹｃｈ（１０ビット）を多重する。なお、ＣＨ５〜８に含まれる初期値のＣ′Ｂ，Ｃ′Ｒは削除する。
【００７９】
ＬｉｎｋＡ／Ｂは、デュアルリンクＨＤ−ＳＤＩ規格であるＳＭＰＴＥＳＴ３７２の４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃｂ’Ｃｒ’）／１０ビットデータ構造と同じデータ構造にすることができる。このため、モードＤの１０Ｇ−ＳＤＩは、４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃｂ’Ｃｒ’）／１０ビットのデュアルリンク ＨＤ−ＳＤＩ Ｌｉｎｋ Ａ／Ｂを４組伝送可能である。つまり、４：２：０／１０ビット信号を、４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃｂ’Ｃｒ’）／１０ビット信号に多重し直したデータ構造では、モードＤの１０Ｇ−ＳＤＩ １ｃｈで伝送可能である。このことは、現状のＳＭＰＴＥ ＳＴ ２０３６−３の規定に対して半分のｃｈ数とした１０Ｇ−ＳＤＩで伝送出来ることを意味する。
【００８０】
このようにして、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号を、４ｃｈのモードＤで規定される１０．６９２Ｇｂｐｓの伝送ストリームに多重する。この多重方式には、特開２００８−０９９１８９号公報に開示された方式が用いられる。ここで、図９に示すように、第１及び第２のサブイメージは、４：２：２／１０ビット信号に変換され、第３及び第４のサブイメージは、４：０：０／１０ビット信号に変換される。マッピング部１１によってマッピングされた８ｃｈの４：２：２／１０ビット信号と４：０：０／１０ビット信号は、第２のマッピング部１１Ｂ（図３参照）に送られる。
【００８１】
ＳＭＰＴＥ ＳＴ４３５−１，２やＳＭＰＴＥ ＳＴ ２０３６−３では、この８ｃｈのＨＤ−ＳＤＩをＳＭＰＴＥ ＳＴ４３５−２で規定されるモードＤの１０Ｇ−ＳＤＩの奇数入力ＣＨ１，３，５，７に割り当てて伝送するよう規定してある。一方、偶数入力ｃｈには信号は割り当てないことが規定してある。そして、合計２ｃｈのモードＤの１０Ｇ−ＳＤＩで伝送する方式が標準化されている。
【００８２】
［１−２．マッピング部の内部構成及び動作例（３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビットの例）］
ここで、入力信号が３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビットである場合に用いられる、マッピング１１Ｃの内部構成及び動作例を説明する。
【００８３】
図１３は、４：２：０／１２ビット信号をマッピングする第１のマッピング部１１Ｃの内部構成例を示す。
第１のマッピング部１１Ｃは、各部にクロックを供給するクロック供給回路４１と、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビットの映像信号を記憶するＲＡＭ４３を備える。また、第１のマッピング部１１Ｃは、ＲＡＭ４３から読み出したＵＨＤＴＶ１クラスイメージに含まれる画素サンプルを、２画素ずつ読み出す２画素間引き（インタリーブ）を制御する２画素間引き制御部４２を備える。また、間引かれた２画素サンプルを第１〜第４のサブイメージとして書き込まれるＲＡＭ４４−１〜４４−４を備える。
【００８４】
また、第１のマッピング部１１Ｃは、ＲＡＭ４４−１〜４４−４から読み出した第１〜第４のサブイメージをプログレッシブ信号からインターレース信号に変換するライン間引きを制御するライン間引き制御部４５−１〜４５−４を備える。また、第１のマッピング部１１Ｃは、ライン間引き制御部４５−１〜４５−４が間引いたインターレース信号をライン毎に書き込まれるＲＡＭ４６−１〜４６−８を備える。
【００８５】
また、第１のマッピング部１１Ｃは、ＲＡＭ４６−１〜４６−８から読出したデータのワード間引きを制御するワード間引き制御部４７−１〜４７−８を備える。また、第１のマッピング部１１Ｃは、ワード間引き制御部４７−１〜４７−８が間引いたワードを書き込むＲＡＭ４８−１〜４８−１６と、を備える。また、第１のマッピング部１１Ｃは、ＲＡＭ４８−１〜４８−１６から読出したワードデータを１６ｃｈのベーシックストリーム（４：２：２／１２ビット信号と４：０：０／１２ビット信号）として出力する読出し制御部４９−１〜４９−１６を備える。
【００８６】
なお、図１３には、４：２：２／１２ビット信号であるベーシックストリームのＣＨ１，ＣＨ２を生成する処理ブロックを記載したが、ベーシックストリームのＣＨ３〜ＣＨ１６を生成するブロックも同様の構成例としているため、図示と詳細な説明を省略する。
【００８７】
次に、第１のマッピング部１１Ｃの動作例を説明する。
クロック供給回路４１は、２画素間引き制御部４２、ライン間引き制御部４５−１〜４５−４、ワード間引き制御部４７−１〜４７−８、及び読出し制御部４９−１〜４９−１６にクロックを供給する。これらのクロックは、画素サンプルの読み出し又は書き込みに用いられ、これらのクロックにより各部が同期する。
【００８８】
不図示のイメージセンサから入力する１フレームの画素数が最大３８４０×２１６０である、ベーシックストリームフォーマットで規定される画素数を越えるＵＨＤＴＶ１のクラスイメージによって規定される映像信号は、ＲＡＭ４３に書き込まれる。本例のＵＨＤＴＶ１のクラスイメージは、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビットの映像信号を表す。本例では、ＵＨＤＴＶ１のクラスイメージから２画素毎に間引かれた画素サンプルが、１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：０／１２ビット信号で規定される第１〜第４のサブイメージの映像データ領域にマッピングされることとなる。
【００８９】
２画素間引き制御部４２は、ＵＨＤＴＶ１のクラスイメージから２画素サンプル毎に間引いて１９２０×１０８０／５０Ｐ−６０Ｐに相当する第１〜第４のサブイメージの有効領域にマッピングする。１９２０×１０８０／５０Ｐ−６０Ｐは、ＳＭＰＴＥ４３５−１で規定される。このマッピングの詳細な処理例は後述する。
【００９０】
次に、ライン間引き制御部４５−１〜４５−４は、プログレッシブ信号をインターレース信号に変換する。具体的には、ライン間引き制御部４５−１〜４５−４は、ＲＡＭ４４−１〜４４−４から第１〜第４のサブイメージの映像データ領域にマッピングされた画素サンプルを読出す。このとき、ライン間引き制御部４５−１〜４５−４は、１つのサブイメージを、２ｃｈの１９２０×１０８０／５０Ｉ−６０Ｉ／４：２：２あるいは４：０：０／１２ビット信号に変換する。そして、第１〜第４のサブイメージの映像データ領域から１ラインおきに間引いてインターレース信号とした１９２０×１０８０／５０Ｉ−６０Ｉ信号をＲＡＭ４６−１〜４６−８に書き込む。
【００９１】
次に、ワード間引き制御部４７−１〜４７−８は、ライン間引き制御部４５−１〜４５−４によってライン毎に間引かれた画素サンプルをワード毎に間引く。そして、ＳＭＰＴＥ４３５−１に規定されるＨＤ−ＳＤＩの映像データ領域にマッピングし、第１〜第１６のベーシックストリームを出力する。具体的には、ＲＡＭ４６−１〜４６−８から読み出したライン毎に間引かれたインターレース信号をワード毎に間引いて、ＳＭＰＴＥ４３５−１に規定されるベーシックストリームの映像データ領域にマッピングする。このとき、ワード間引き制御部４７−１〜４７−８は、ＳＭＰＴＥ４３５−１に規定され、第１〜第４のサブイメージ毎に対応する４チャンネルのモードＤによって定まる１０．６９２Ｇｂｐｓストリームの映像データ領域に画素サンプルを多重する。つまり、ワード間引き制御部４７−１〜４７−８は、１９２０×１０８０／５０Ｉ−６０Ｉ／４：２：２あるいは４：０：０／１２ビット信号を、１６ｃｈの４：２：２／１２ビット信号と４：０：０／１２ビット信号に変換する。そして、第１〜第４のサブイメージのそれぞれに対し、ＳＭＰＴＥ４３５−１に規定される４本ずつのベーシックストリームの映像データ領域にマッピングする。
【００９２】
具体的には、ワード間引き制御部４７−１〜４７−８は、ＲＡＭ４４−１〜４４−８からＳＭＰＴＥ３７２のＦｉｇｕｒｅ９と同じ方式でワード毎に間引いて画素サンプルを読出す。そして、ワード間引き制御部４７−１〜４７−８は、読出した画素サンプルを、それぞれ２ｃｈの１９２０×１０８０／５０Ｉ−６０Ｉ信号に変換して、ＲＡＭ４８−１〜４８−１６に書き込む。
【００９３】
そして、読出し制御部４９−１〜４９−１６は、ＲＡＭ４８−１〜４８−１６から読出した１６ｃｈのベーシックストリームの伝送ストリームを出力する。具体的には、読出し制御部４９−１〜４９−１６は、クロック供給回路４１から供給された基準クロックでＲＡＭ４８−１〜４８−１６から画素サンプルを読出す。そして、２本のＬｉｎｋＡ、Ｂを１６対で構成した１６ｃｈのベーシックストリームＣＨ１〜ＣＨ１６を、後続のマッピング部１Ｂに出力する。
【００９４】
なお、本例では、２画素間引き、ライン間引き、及びワード間引きを行うため、３種類のメモリ（ＲＡＭ４４−１〜４４−４、ＲＡＭ４６−１〜４６−８、ＲＡＭ４８−１〜４８−１６）を用いて、３段階の間引き処理を行っている。しかし、一つのメモリに２画素間引き、ライン間引き、及びワード間引きして得たデータを書込み、１６ｃｈのベーシックストリームとして出力しても良い。
【００９５】
図１４は、第１のマッピング部１１Ｃが３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビット信号を１６ｃｈのベーシックストリームにマッピングする例を示す。
上述したように、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビット信号を多重した第１〜第４のサブイメージの画素サンプルは、ライン間引きに続いてワード間引きされて１６ｃｈのベーシックストリームに多重される。
【００９６】
ここで、ベーシックストリームＣＨ１〜ＣＨ８は、４：２：２／１０ビット信号と同じサンプル構成であり、モードＤの１０Ｇ−ＳＤＩのＬｉｎｋ１で伝送可能と言える。同様に、ベーシックストリームＣＨ９〜ＣＨ１６は、４：０：０／１０ビット信号と同じサンプル構成であり、モードＤの１０Ｇ−ＳＤＩのＬｉｎｋ２で伝送可能と言える。
【００９７】
図１５は、１６ｃｈの４：２：２／１２ビット信号と４：０：０／１２ビット信号を４組のＬｉｎｋ Ａ／ＢであるＨＤ−ＳＤＩにマッピングする例を示す。
図１６は、１６ｃｈの４：２：２／１２ビット信号と４：０：０／１２ビット信号を、４：４：４／１２ビット信号に変換する処理の例を示す。
図１４に示されるベーシックストリームＣＨ１〜ＣＨ１６は、図１５に示すように以下の順番で多重し直す。
【００９８】
（１）ベーシックストリームのＣＨ１，３，５，７はそれぞれ４組のデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＡであるＣＨ１，３，５，７とする。ベーシックストリームのＣＨ２，４，６，８，９〜１６は、ＬｉｎｋＢのＹおよびＣｃｈにおける第３及び第４のサブイメージのＹ′信号上位１０ビットと、第１及〜第４のサブイメージのＹ′Ｃ′ＢＣ′Ｒ信号の下位２ビットを多重する。そして、４組のデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のＹおよびＣｃｈに多重し直す。このとき、ベーシックストリームのＣＨ２，４，６，８，９〜１６デフォルト信号は除く。
【００９９】
（２）第１及び第２のサブイメージから作られるＣＨ２，４，６，８の偶数番目の画素サンプルのＹｃｈ信号（６ビット）は、４組のデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のＹｃｈの同じ偶数番目の画素サンプルに多重する。
【０１００】
（３）第３及び第４のサブイメージから作られるベーシックストリームのＣＨ９，１１，１３，１５のＹ信号（１０ビット）は、以下のように多重する。すなわち、ベーシックストリームのＣＨ９，１１，１３，１５の偶数番目の画素サンプルを４組のデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８の次の奇数番目の画素サンプルのＣ′Ｂｃｈに多重する。そして、奇数番目の画素サンプルを４組のデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８の同じ奇数番目の画素サンプルのＣ′Ｒｃｈに多重し直す。
【０１０１】
（４）第１及び第２のサブイメージから作られるベーシックストリームのＣＨ２，４，６，８の奇数番目の画素サンプルのＹｃｈ信号（２ビット）と、第３及び第４のサブイメージから作られるベーシックストリームのＣＨ１０，１２，１４，１６のＹ信号の下位２ビットは、４組のデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のＹｃｈの奇数番目の画素サンプルに、例えば次表４に示すように、割り当てる。
【０１０２】
【表４】
・下位２ビットはＲｅｓｅｒｖｅ（０）
・ビット２，３に、第３及び第４のサブイメージのＹ信号の奇数番目の画素サンプルの下位２ビットを多重する。
・ビット４，５に、第３及び第４のサブイメージのＹ信号の偶数番目の画素サンプルの下位２ビットを多重する。
・ビット６，７に、第１及び第２のサブイメージのＹ信号の奇数番目の画素サンプルの下位２ビットを多重する。
・ビット８はイーブン（偶数）パリティ
・ビット９はビット８の反転ビット
とし、このＹ信号１０ビットをＹ′Ｓub１−４：０−１と表現する。
【０１０３】
ＬｉｎｋＡ／Ｂのデータ転送順序は図１５中に示すように変換される。
ＬｉｎｋＡ：Ｃ′Ｂ０：２−１１，Ｙ′Ｓｕｂ１，２０：２−１１，Ｃ′Ｒ０：２−１１，Ｙ′Ｓｕｂ１，２１：２−１１，Ｃ′Ｂ２：２−１１，Ｙ′Ｓｕｂ１，２２：２−１１，Ｃ′Ｒ２：２−１１，Ｙ′Ｓｕｂ１，２３：２−１１．．．
ＬｉｎｋＢ：Ｙ′Ｓｕｂ３，４０：２−１１，Ｙ′Ｃ′ＢＣ′Ｒ０：０−１，Ｙ′Ｓｕｂ３，４１：２−１１，Ｙ′Ｓｕｂ１−４１：０−１，Ｙ′ Ｓｕｂ３，４２：２−１１，Ｙ′ Ｃ′ＢＣ′Ｒ２：０−１，Ｙ′ Ｓｕｂ３，４３：２−１１，Ｙ′Ｓｕｂ１−４３：０−１．．．
とする。
【０１０４】
このとき、第２のマッピング部１１Ｂは、第１および第２のサブイメージから変換され、４：２：２／１２ビット信号のデータ構造である第１、３，５，７のベーシックストリームをデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＡであるＣＨ１，３，５，７に多重する。
また、第１及び第２のサブイメージから変換され、４：２：２／１２ビット信号のデータ構造である第２，４，６，８のベーシックストリームのサンプル番号が偶数であるＹ信号を、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８の同じサンプル番号のＹ信号に多重する。また、第３及び第４のサブイメージから変換され、４：０：０／１２ビット信号のデータ構造である第９，１１，１３，１５のベーシックストリームのサンプル番号が偶数であるＹ信号を、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のサンプル番号＋１番目のＣ′Ｂチャンネルに多重する。また、第９，１１，１３，１５のベーシックストリームのサンプル番号が奇数であるＹ信号を、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８の同じサンプル番目のＣＲ′チャンネルに多重する。また、第２，４，６，８のベーシックストリームのサンプル番号が奇数であるＹ信号、及び第３及び第４のサブイメージから変換され、４：０：０／１２ビット信号のデータ構造である第１０，１２，１４，１６のベーシックストリームのＹ信号の下位２ビットを、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のサンプル番号が奇数であるＹ信号に多重する。
【０１０５】
このようにして、４：２：２／１２ビット相当である第１のサブイメージのＣＨ１，２と、４：０：０／１２ビット相当である第３のサブイメージのＣＨ９，１０からなる４つのＬｉｎｋを、２つのＬｉｎｋ（ＬｉｎｋＡ／Ｂ）にまとめる。そして、デュアルＬｉｎｋＨＤ−ＳＤＩ（ＳＭＰＴＥ ＳＴ ３７２）のＲ’Ｇ’Ｂ’（４：４：４／１２ビット）と同じデータ構造に合わせる
【０１０６】
これにより、デュアルリンクＨＤ−ＳＤＩ規格であるＳＭＰＴＥ ＳＴ３７２の４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃ′ＢＣ′Ｒ）／１２ビットデータ構造と同じデータ構造にすることができる。この結果、モードＤの１０Ｇ−ＳＤＩは４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃｂ’Ｃｒ’）／１２ビットのデュアルリンクＨＤ−ＳＤＩ ＬｉｎｋＡ／Ｂを４組で伝送可能である。そして、伝送するＨＤ−ＳＤＩのチャンネル数を１６ｃｈから８ｃｈに減らすことができる。また、４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃｂ’Ｃｒ’）／１２ビット相当に多重し直したデータ構造では、１ｃｈのモードＤの１０Ｇ−ＳＤＩで伝送可能である。このため、現状のＳＭＰＴＥ ＳＴ２０３６−３の規定に対して半分のｃｈ数の１０Ｇ−ＳＤＩで伝送出来る。
【０１０７】
ここで、図４に示す第２のマッピング部１１Ｂについて再び説明する。
図中に太線で描かれているＣＨ１，３，５，７，９，１１，１３，１５が、４：２：０／１０ビット信号を処理する際の経路であり、太線と細線で書いたＣＨ１〜１６が４：２：０／１２ビットの信号を処理する際の経路である。４：２：０／１０ビット信号の場合は、４：２：０／１２ビット信号との上位互換があるので、信号処理回路としては４：２：０／１２ビット信号用の一部の回路を使用することで４：２：０／１０ビット信号を処理できる。すなわち、図４の入力ＣＨ１〜ＣＨ１６の奇数チャンネルに対して、図３に示される８ＣＨのベーシックストリームの奇数ｃｈを割り当てることで、４：２：０／１０ビット信号と４：２：０／１２ビット信号の上位互換が取れる。このため、Ｓ／Ｐ変換回路で作成した再生クロックやワード同期信号から、Ｓ／Ｐ変換したＹ／Ｃ−ＣＨ１データのＲＡＭへの書き込み制御信号や、読み出し信号を作成する。画素サンプルの読み出し時には、図１２又は図１６に示す変換処理に従って入力Ｙ／Ｃ−ｃｈデータをＬｉｎｋＢに多重し直す。
【０１０８】
上述したように、第２のマッピング部１１Ｂは、マッピング部１１の後段の処理ブロックとして、Ｓ／Ｐ変換部２８−１〜２８−１６、複合部２９−１〜２９−４、Ｐ／Ｓ変換部３０−１〜３０−８を備える。
【０１０９】
図１３に示す読出し制御部４９−１〜４９−１６によって読み出された１６ｃｈのベーシックストリームが、第２のマッピング部１１Ｂが備える入力ＣＨ１〜１６にそれぞれ入力する。そして、入力したベーシックストリームは、各入力ＣＨに対応するＳ／Ｐ変換部２８−１〜２８−１６によってパラレルデータに変換される。
【０１１０】
Ｓ／Ｐ変換部２８−１〜２８−１６が出力するデータは、複合部２９−１〜２９−４に入力する。複合部２９−１は、ベーシックストリームＣＨ１，ＣＨ２，ＣＨ９，ＣＨ１０に基づいて、ＨＤ−ＳＤＩのＬｉｎｋＡ，Ｂ（ＣＨ１，２）にまとめる。
複合部２９−２は、ベーシックストリームＣＨ３，ＣＨ４，ＣＨ１１，ＣＨ１２に基づいて、ＨＤ−ＳＤＩのＬｉｎｋＡ，Ｂ（ＣＨ３，４）にまとめる。
複合部２９−３は、ベーシックストリームＣＨ５，ＣＨ６，ＣＨ１３，ＣＨ１４に基づいて、ＨＤ−ＳＤＩのＬｉｎｋＡ，Ｂ（ＣＨ５，６）にまとめる。
複合部２９−４は、ベーシックストリームＣＨ７，ＣＨ８，ＣＨ１５，ＣＨ１６に基づいて、ＨＤ−ＳＤＩのＬｉｎｋＡ，Ｂ（ＣＨ７，８）にまとめる。
【０１１１】
このように、４：２：０／１０ビット信号又は４：２：０／１２ビット信号のいずれであっても、マッピング部１１が画素サンプルをマッピングし直した後、８ｃｈのＨＤ−ＳＤＩがＳ／Ｐ・８Ｂ／１０Ｂ変換部１２に出力される。このため、８ｃｈのＨＤ−ＳＤＩのデータ構造を、デュアルＬｉｎｋＨＤ−ＳＤＩ（ＳＭＰＴＥＳＴ３７２）のＲ’Ｇ’Ｂ’あるいはＹ′Ｃ′ＢＣ′Ｒ（４：４：４／１０ビット、１２ビット）と同じデータ構造に合わせることができる。また、モードＤの２ｃｈの１０Ｇ−ＳＤＩで伝送するために必要なデータ構造を、モードＤの１０Ｇ−ＳＤＩの１ｃｈで伝送可能なデータ構造に変換できる。
【０１１２】
そして、８ビット／１０ビットエンコーディングされた５０ビット幅のパラレル・デジタルデータは、ＰＬＬ１３から受け取る３７．１２５ＭＨｚのクロックによって不図示のＦＩＦＯメモリに書き込まれる。その後、ＰＬＬ１３から受け取る８３．５３１２ＭＨｚのクロックによって５０ビット幅のままＦＩＦＯメモリから読み出されて、多重部１４に送られる。
【０１１３】
次に多重部１４が行う多重処理について説明する。
図１７は、多重部１４が行うデータの多重処理の例を示す。図１７Ａは、スクランブルされたＣＨ１〜ＣＨ８の各４０ビットのデータが、ＣＨ１とＣＨ２，ＣＨ３とＣＨ４、ＣＨ５とＣＨ６、ＣＨ７とＣＨ８のペアの順番が入れ替えられて、３２０ビット幅に多重される様子を示す。図１７Ｂは、８Ｂ１０Ｂ変換された５０ビット／サンプルのデータが、２００ビット幅の４サンプルに多重される様子を示す。
【０１１４】
図１７Ａに示すように、８ビット／１０ビットエンコーディングされたデータを、自己同期型スクランブルを掛けたデータで４０ビット毎に挟んでいる。これにより、スクランブル方式によるマーク率（０と１の割合）変動や、０−１、１−０の遷移の不安定さを解消し、パソロジカルパターンの発生を防止することができる。
【０１１５】
また、多重部１４は、Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部１２内のＦＩＦＯメモリから読み出されたＣＨ１の水平ブランキング期間のみが５０ビット幅であるパラレル・デジタルデータを、４サンプル分多重して２００ビット幅にする。
【０１１６】
多重部１４によって多重された３２０ビット幅のパラレル・デジタルデータと２００ビット幅のパラレル・デジタルデータは、データ長変換部１５に送られる。データ長変換部１５は、シフトレジスタを用いて構成されている。そして、３２０ビット幅のパラレル・デジタルデータを２５６ビット幅に変換したデータと、２００ビット幅のパラレル・デジタルデータを２５６ビット幅に変換したデータとを用いて、２５６ビット幅のパラレル・デジタルデータを形成する。さらに、２５６ビット幅のパラレル・デジタルデータを１２８ビット幅に変換する。
【０１１７】
データ長変換部１５からＦＩＦＯメモリ１６を介して送られた６４ビット幅のパラレル・デジタルデータは、多チャンネルデータ形成部１７で、各々がビットレート６６８．２５Ｍｂｐｓを有する１６ｃｈ分のシリアル・デジタルデータとして形成される。多チャンネルデータ形成部１７は、例えばＸＳＢＩ（Ten gigabit Sixteenビット Interface：１０ギガビットイーサネット（登録商標）のシステムで使用される１６ビットインタフェース）である。多チャンネルデータ形成部１７によって形成された１６ｃｈのシリアル・デジタルデータは、多重・Ｐ／Ｓ変換部１８に送られる。
【０１１８】
多重・Ｐ／Ｓ変換部１８は、パラレル／シリアル変換部としての機能を有しており、多チャンネルデータ形成部１７から受け取る１６ｃｈのシリアル・デジタルデータを多重し、その多重したパラレル・デジタルデータをパラレル／シリアル変換する。これにより、６６８．２５Ｍｂｐｓ×１６＝１０．６９２Ｇｂｐｓのシリアル・デジタルデータを生成する。
【０１１９】
多重・Ｐ／Ｓ変換部１８によって生成されたビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータは、光電変換部１９に送られる。光電変換部１９は、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータをＣＣＵ２に出力する出力部として機能する。そして、光電変換部１９は、多重部１４によって多重された１０．６９２Ｇｂｐｓの伝送ストリームを出力する。光電変換部１９によって光信号に変換されたビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータは、放送用カメラ１から光ファイバーケーブル３経由でＣＣＵ２に伝送される。
【０１２０】
本例の放送用カメラ１を用いることによって、イメージセンサから入力した３８４０×２１６０／５０Ｐ−６０Ｐである、４：２：０／１０ビット，１２ビット信号をシリアル・デジタルデータとして送信することができる。本例の信号送信装置及び信号送信方法では、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号をＣＨ１〜ＣＨ８のＨＤ−ＳＤＩ信号に変換する。その後、１０．６９２Ｇｂｐｓのシリアル・デジタルデータとして出力することが可能となる。
【０１２１】
なお、各放送用カメラ１からＣＣＵ２には、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号が伝送されるだけでない。すなわち、ＣＣＵ２からも前述のリターンビデオ（他の放送用カメラ１で撮影中の映像を表示させるための映像信号）が光ファイバーケーブル３経由で各放送用カメラ１に伝送される。リターンビデオは周知の技術を用いて生成される（例えば、２チャンネル分のＨＤ−ＳＤＩ信号を、それぞれ８ビット／１０ビットエンコーディングした後、多重してシリアル・デジタルデータに変換する）ので、そのための回路構成の説明は省略する。
【０１２２】
［ＣＣＵの内部構成及び動作例］
次に、ＣＣＵ２の内部構成例を説明する。
図１８は、ＣＣＵ２の回路構成のうち、本実施の形態に関連する部分を示すブロック図である。ＣＣＵ２には、このような回路が、各放送用カメラ１に一対一に対応して複数組設けられている。
【０１２３】
放送用カメラ１から光ファイバーケーブル３を経由して伝送されたビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータは、光電変換部３１によって電気信号に変換された後、Ｓ／Ｐ変換・多チャンネルデータ形成部３２に送られる。Ｓ／Ｐ変換・多チャンネルデータ形成部３２は、例えばＸＳＢＩである。そして、Ｓ／Ｐ変換・多チャンネルデータ形成部３２は、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータを受信する。
【０１２４】
Ｓ／Ｐ変換・多チャンネルデータ形成部３２は、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータをシリアル／パラレル変換する。そして、シリアル／パラレル変換したパラレル・デジタルデータから、各々がビットレート６６８．２５Ｍｂｐｓを有する１６ｃｈ分のシリアル・デジタルデータを形成するとともに、６６８．２５ＭＨｚのクロックを抽出する。
【０１２５】
Ｓ／Ｐ変換・多チャンネルデータ形成部３２によって形成された１６ｃｈのパラレル・デジタルデータは、多重部３３に送られる。また、Ｓ／Ｐ変換・多チャンネルデータ形成部３２によって抽出された６６８．２５ＭＨｚのクロックは、ＰＬＬ３４に送られる。
【０１２６】
多重部３３は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２から受け取る１６ｃｈのシリアル・デジタルデータを多重して、６４ビット幅のパラレル・デジタルデータをＦＩＦＯメモリ３５に送る。
【０１２７】
ＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２から受け取る６６８．２５ＭＨｚのクロックを４分の１に分周した１６７．０６２５ＭＨｚのクロックをＦＩＦＯメモリ３５に書込みクロックとして送る。
【０１２８】
またＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２から受け取る６６８．２５ＭＨｚのクロックを８分の１に分周した８３．５３１２ＭＨｚのクロックを、ＦＩＦＯメモリ３５に読出しクロックとして送る。さらに、後述するデスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリに、８３．５３１２ＭＨｚのクロックを書込みクロックとして送る。
【０１２９】
またＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２から受け取る６６８．２５ＭＨｚのクロックを１８分の１に分周した３７．１２５ＭＨｚのクロックを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリに読出しクロックとして送る。また、ＰＬＬ３４は、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリに３７．１２５ＭＨｚのクロックを書込みクロックとして送る。
【０１３０】
またＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２から受け取る６６８．２５ＭＨｚのクロックを９分の１に分周した７４．２５ＭＨｚのクロックを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリに読出しクロックとして送る。
【０１３１】
ＦＩＦＯメモリ３５では、多重部３３から受け取る６４ビット幅のパラレル・デジタルデータが、ＰＬＬ３４から受け取る１６７．０６２５ＭＨｚのクロックによって書き込まれる。ＦＩＦＯメモリ３５に書き込まれたパラレル・デジタルデータは、ＰＬＬ３４から受け取る８３．５３１２ＭＨｚのクロックによって１２８ビット幅のパラレル・デジタルデータとして読み出されて、データ長変換部３６に送られる。
【０１３２】
データ長変換部３６は、シフトレジスタを用いて構成されており、１２８ビット幅のパラレル・デジタルデータを、２５６ビット幅に変換する。そして、データ長変換部３６は、タイミング基準信号ＳＡＶまたはＥＡＶに挿入されているＫ２８．５を検出する。これにより各ライン期間を判別して、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータを３２０ビット幅に変換する。さらに、水平補助データスペースのデータ（８Ｂ／１０ＢエンコーディングされたＣＨ１の水平補助データスペースのデータ）を２００ビット幅に変換する。データ長変換部３６によってデータ長を変換された３２０ビット幅のパラレル・デジタルデータと２００ビット幅のパラレル・デジタルデータとは、分離部３７に送られる。
【０１３３】
分離部３７は、データ長変換部３６から受け取る３２０ビット幅のパラレル・デジタルデータを、放送用カメラ１内の多重部１４によって多重される前の４０ビットずつのＣＨ１〜ＣＨ８のデータに分離する。このパラレル・デジタルデータには、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータが含まれる。そして、各ＣＨ１〜ＣＨ８の４０ビット幅のパラレル・デジタルデータを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８に送る。
【０１３４】
また、分離部３７は、データ長変換部３６から受け取る２００ビット幅のパラレル・デジタルデータを、多重部１４によって多重される前の５０ビットずつのデータに分離する。このパラレル・デジタルデータには、８Ｂ／１０ＢエンコーディングされたＣＨ１の水平補助データスペースのデータが含まれる。そして、この５０ビット幅のパラレル・デジタルデータを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８に送る。
【０１３５】
デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８は、ＣＨ１〜ＣＨ８に一対一に対応する３２個のブロックによって構成される。本例のデスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８は、映像信号がマッピングされ、それぞれが第１のリンクチャンネルと第２のリンクチャンネルに分割され、かつ２ラインに分割された第１〜第４のサブイメージを受信する受信部として機能する。
【０１３６】
デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８は、ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７用のブロックを備え、入力したパラレル・デジタルデータにデスクランブルを掛けて、シリアル・デジタルデータに変換して出力する。
また、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８は、ＬｉｎｋＢであるＣＨ２ｃｈ４，ＣＨ６，ＣＨ８用のブロックを備え、入力したパラレル・デジタルデータを８Ｂ／１０Ｂにデコードする。そして、シリアル・デジタルデータに変換して出力する。
【０１３７】
再生部３９は、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８から送られたＣＨ１〜ＣＨ８（ＬｉｎｋＡ及びＬｉｎｋＢ）のＨＤ−ＳＤＩ信号に、ＳＭＰＴＥ ４３５に従って放送用カメラ１内のマッピング部１１の処理と逆の処理を施す。この処理により、再生部３９は、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号を再生する。
【０１３８】
このとき、再生部３９は、Ｓ／Ｐ変換多チャンネルデータ形成部３２が受信したＨＤ−ＳＤＩ１〜３２より、ワード多重、ライン多重、２画素多重の処理を順に行うことで第１〜第４のサブイメージを再生する。そして、再生部３９は、第１〜第４のサブイメージの映像データ領域に配置された画素サンプルを２画素ずつ取り出して、ＵＨＤＴＶ１クラスイメージのフレーム内に順に多重する。
【０１３９】
再生部３９によって再生された３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号は、ＣＣＵ２から出力されて、例えばＶＴＲ等（図示略）に送られる。
【０１４０】
本例においてＣＣＵ２は、放送用カメラ１によって生成されたシリアル・デジタルデータを受信する側の信号処理を行う。この信号受信装置，信号受信方法では、このビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータからパラレル・デジタルデータが生成され、このパラレル・デジタルデータが、ＬｉｎｋＡ，ＬｉｎｋＢの各チャンネルのデータに分離される。
【０１４１】
分離されたＬｉｎｋＡのデータについては、自己同期型デスクランブルが掛けられるが、タイミング基準信号ＳＡＶの直前でデスクランブラ内のレジスタの値を全て０にセットしてデコードが開始される。さらに、誤り検出符号ＣＲＣに続く少なくとも数ビットのデータにも自己同期型デスクランブルが掛けられる。これにより、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみに自己同期型スクランブルが掛けられる。このため、水平補助データスペースのデータには自己同期型スクランブルが掛けられていないにもかかわらず、掛け算回路であるデスクランブラの桁上がりを考慮した正確な計算を行って元のデータを再生することができる。
【０１４２】
一方、分離されたＬｉｎｋＢのデータについては、８ビット／１０ビットデコーディングしたＲＧＢのビットから、ＬｉｎｋＢの各サンプルのデータが形成される。そして、自己同期型デスクランブルを掛けられたＬｉｎｋＡのパラレル・デジタルデータと、各サンプルを形成されたＬｉｎｋＢのパラレル・デジタルデータとがそれぞれパラレル／シリアル変換される。そして、マッピングされたＣＨ１〜ＣＨ８のＨＤ−ＳＤＩ信号が再生される。
【０１４３】
［１−３．再生部の内部構成及び動作例（３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビットの例）］
図１９と図２０は、再生部３９の内部構成例を示す。
始めに、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号の再生処理の例について説明する。再生部３９は、マッピング部１１が画素サンプルに行った処理を逆変換するブロックであり、第１の再生部３９Ａと第２の再生部３９Ｂを備える。
第１の再生部３９Ａは、第１のマッピング部１１Ａが行った処理を逆変換し、第２の再生部３９Ｂは、第２のマッピング部１１Ｂが行った処理を逆変換する。なお、再生部３９の処理は、第２の再生部３９Ｂと第１の再生部３９Ａの順に行われるため、以下の説明では、第２の再生部３９Ｂと第１の再生部３９Ａの順に構成及び動作例を説明する。
【０１４４】
図１９は、８Ｂ／１０Ｂ・Ｐ／Ｓ部３８から入力した８ｃｈのＨＤ−ＳＤＩより、第１の再生部３９Ａに出力する８ｃｈのベーシックストリームを生成する第２の再生部３９Ｂの内部構成例を示す。
【０１４５】
上記のように、第２の再生部３９Ｂは、第２のマッピング部１１Ｂと逆の処理を行うものである。
第２の再生部３９Ｂは、４：４：４／ｒビット信号のデータ構造としてあるデュアルリンクＨＤ−ＳＤＩを、４：２：２／ｒビット信号、及び４：０：０／ｒビット信号に変換する。
【０１４６】
第２の再生部３９Ｂは、Ｓ／Ｐ変換部６２−１〜６２−８、分離部６３−１〜６３−４、Ｐ／Ｓ変換部５８−１〜５８−１６を備える。分離部６３−１は、書込みアドレス制御部６１−１，６１−２、ＲＡＭ６０−１〜６０−４、読み出しアドレス制御部５９−１〜５９−４を備える。
【０１４７】
８ｃｈのＨＤ−ＳＤＩは、Ｓ／Ｐ変換部６２−１〜６２−８によってパラレルデータに変換された後、分離部６３−１〜６３−４に入力される。分離部６３−１〜６３−４は、上述した図１２に示す画素サンプルのマッピング処理と逆の処理を行ってＨＤ−ＳＤＩからベーシックストリームを生成する。ここで、分離部６３−１〜６３−４の処理ブロックは複雑であるため、分離部６３−１についてだけ処理を説明し、残りの分離部６３−２〜２９−４については記載を省略する。
【０１４８】
第２の再生部３９Ｂは、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＡを４：２：２／１０ビット信号のデータ構造である第１〜第４のベーシックストリームに多重して、第１及び第２のサブイメージを再生する。デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであって、サンプル番号＋１番目のＣ′Ｂチャンネルから読み出したＹ信号を、４：０：０／１０ビット信号のデータ構造である第５〜第８のベーシックストリームのうち、サンプル番号が偶数であるＹ信号に多重して、第３及び第４のサブイメージを再生する。ＨＤ−ＳＤＩのＬｉｎｋＢであって、偶数サンプル番目のＣ′Ｂチャンネルから読み出したＹ信号を、４：０：０／１０ビット信号のうち、サンプル番号が奇数であるＹ信号に多重して、４：４：４／１０ビット信号のデータ構造であるＨＤ−ＳＤＩを第１〜第８のベーシックストリームに変換する。
【０１４９】
分離部６３−１に含まれる書込みアドレス制御部６１−１，６１−２は、それぞれＳ／Ｐ変換部６２−１，６２−２が出力するパラレルデータをＲＡＭ６０−１，６０−３に書き込む。分離部６３−１が備える読み出しアドレス制御部５９−１，５９−３は、それぞれＲＡＭ６０−１，６０−３からパラレルデータを読み出し、Ｐ／Ｓ変換部５８−１，５８−９に出力する。そして、Ｐ／Ｓ変換部５８−１，５８−９は、ＲＡＭ６０−１，６０−３から読み出されたパラレルデータをシリアルデータである２ｃｈのベーシックストリーム（ＣＨ１，９）として第１の再生部３９Ａに出力する。
【０１５０】
分離部６３−２には、２ｃｈのＨＤ−ＳＤＩ（ＣＨ３，４）が入力し、Ｓ／Ｐ変換部６２−３，６２−４によってＳＰ変換されたパラレルデータがＲＡＭ６０−５，６０−７に書き込まれる。その後、Ｐ／Ｓ変換部５８−３，５８−１１は、ＲＡＭ６０−５，６０−７から読み出したパラレルデータをシリアルデータに変換した後、２ｃｈのベーシックストリーム（ＣＨ３，１１）として第１の再生部３９Ａに出力する。
分離部６３−３には、２ｃｈのＨＤ−ＳＤＩ（ＣＨ５，６）が入力し、Ｓ／Ｐ変換部６２−５，６２−６によってＳＰ変換されたパラレルデータがＲＡＭ６０−９，６０−１１に書き込まれる。その後、Ｐ／Ｓ変換部５８−５，５８−１３は、ＲＡＭ６０−９，６０−１１から読み出されたパラレルデータをシリアルデータに変換した後、２ｃｈのベーシックストリーム（ＣＨ５，１３）として第１の再生部３９Ａに出力する。
分離部６３−４には、２ｃｈのＨＤ−ＳＤＩ（ＣＨ７，８）が入力し、Ｓ／Ｐ変換部６２−７，６２−８によってＳＰ変換されたパラレルデータがＲＡＭ６０−１３，６０−１５に書き込まれる。その後、Ｐ／Ｓ変換部５８−７，５８−１５は、ＲＡＭ６０−１３，６０−１５から読み出したパラレルデータをシリアルデータに変換した後、２ｃｈのベーシックストリーム（ＣＨ７，１５）として第１の再生部３９Ａに出力する。
【０１５１】
図２０は、第２の再生部３９Ｂから入力した８ｃｈのベーシックストリームから、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号を再生する第１の再生部３９Ａの内部構成例を示す。
【０１５２】
第１の再生部３９Ａは、各部にクロックを供給するクロック供給回路５１を備える。クロック供給回路５１は、２画素多重制御部５２、ライン多重制御部５５−１〜５５−４、及び書込み制御部５７−１〜５７−８にクロックを供給する。このクロックにより各部が同期して、画素サンプルの読み出し又は書き込みが制御される。
【０１５３】
また、第１の再生部３９Ａは、ＳＭＰＴＥ４３５−２に規定されるモードＤの８ｃｈのＨＤ−ＳＤＩと同じデータ構造としたベーシックストリームをそれぞれ記憶するＲＡＭ５６−１〜５６−８を備える。上述したようにベーシックストリームＣＨ１〜８は、それぞれ１９２０×１０８０／５０Ｉ−６０Ｉ信号を構成する。そして、ベーシックストリームＣＨ１〜８には、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８から入力されたＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７と、ＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８の画素サンプルを入れ替えた８ｃｈのベーシックストリームが用いられる。
【０１５４】
書込み制御部５７−１〜５７−８は、クロック供給回路５１から供給されるクロックに合わせて、入力した８ｃｈのベーシックストリームＣＨ１〜８をＲＡＭ５６−１〜５６−８に保存する書込み制御を行う。
【０１５５】
ライン多重制御部５５−１〜５５−４は、ＲＡＭ５６−１〜５６−８から読み出したインターレース信号をサブイメージ毎に多重してプログレッシブ信号とする。このとき、ライン多重制御部５５−１〜５５−４は、４：２：０／ｒビット信号のベーシックストリームを、ｍ′×ｎ′（ｍ′サンプル、ｎ′ラインを示すｍ′，ｎ′は、正の整数）／ａ′−ｂ′（ａ′，ｂ′は、プログレッシブ信号のフレームレート）／４：２：２／ｒビット信号で規定される第１〜第Ｎ／２（Ｎは、２以上の整数）のサブイメージの一ラインおきに画素サンプルを多重する。同様に、４：０：０／ｒビット信号のベーシックストリームを、第（Ｎ／２）＋１〜第Ｎのサブイメージの一ラインおきに画素サンプルを多重する。この第１〜第４のサブイメージは、ｍ′×ｎ′が１９２０×１０８０であり、ａ′−ｂ′が５０Ｐ，５９．９４Ｐ，６０Ｐである。そして、ライン多重制御部５５−１〜５５−４は、１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号をＲＡＭ５４−１〜５４−４に書き込む。すなわち、ＲＡＭ５４−１〜５４−４に保存された信号が第１〜第４のサブイメージを構成する。
【０１５６】
２画素多重制御部５２は、第１〜第４のサブイメージの映像データ領域から抽出した画素サンプルをＵＨＤＴＶ１のクラスイメージにマッピングする。このとき、２画素多重制御部５２は、ＳＭＰＴＥ４３５−１で規定される第１〜第４のサブイメージの内、第１のサブイメージと第２のサブイメージから抽出した２つの画素サンプルをフレームの偶数ライン上に多重し、第３のサブイメージと第４のサブイメージから抽出した２つの画素サンプルをフレームの奇数ライン上に多重する場合に、フレームの同一ライン上で２つの画素サンプルを隣り合わせて多重する。すなわち、第１〜第Ｎのサブイメージから２画素ずつ抽出した画素サンプルを、１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるｍ×ｎ（ｍサンプル、ｎラインを示すｍ，ｎは、正の整数）／ａ−ｂ（ａ，ｂは、プログレッシブ信号のフレームレート）／４：２：０／ｒビット信号で規定されるクラスイメージのフレームにおける同一ラインに隣り合わせて多重する。このとき、２画素多重制御部５２は、ＲＡＭ５４−１〜５４−４から読み出した画素サンプルを２画素毎に以下の処理で多重する。すなわち、第１〜第４のサブイメージから２画素ずつ抽出した画素サンプルを、ＵＨＤＴＶ１のクラスイメージに併せて多重する。このクラスイメージは、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号である。
【０１５７】
なお、図２０では、２画素多重、ライン多重を２種類のＲＡＭを用いて２段階で行う例を書いた。しかし、一つのＲＡＭを用いて３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号を再生しても良い。
【０１５８】
［１−４．再生部の内部構成及び動作例（３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビットの例）］
【０１５９】
上述した第２の再生部３９Ｂは、ｒビットが１２ビットであって、Ｎ＝４である場合に以下の処理を行う。すなわち、第２の再生部３９Ｂは、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＡであるＣＨ１，３，５，７から再生した４：２：２／１２ビット信号の上位１０ビットのデータ構造である第１、３，５，７のベーシックストリームを第１および第２のサブイメージの上位１０ビットに変換する。また、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のサンプル番号が偶数であるＹ信号から再生した４：２：２／１２ビット信号のデータ構造である第２，４，６，８のベーシックストリームの同じサンプル番号のＹ信号を第１及び第２のサブイメージに変換する。また、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のサンプル番号＋１番目のＣＢ′チャンネルから再生したＹ信号を、第９，１１，１３，１５のベーシックストリームのサンプル番号が偶数である第３及び第４のサブイメージの上位１０ビットに変換する。また、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のサンプル番目のＣＲ′チャンネルから再生したＹ信号を、第９，１１，１３，１５のベーシックストリームのサンプル番号が奇数である第３及び第４のサブイメージの上位１０ビットに変換する。また、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のサンプル番号が奇数であるＹ信号から再生したＹ信号を、第２，４，６，８のベーシックストリームのサンプル番号が奇数であるＹ信号に変換する。また、４：０：０／１２ビット信号のデータ構造である第１０，１２，１４，１６のベーシックストリームのＹ信号の下位２ビットを第３及び第４のサブイメージに変換する。
【０１６０】
図２１は、第２の再生部３９Ｂから入力した１６ｃｈのベーシックストリームより、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビット信号を生成する第１の再生部３９Ｃの内部構成例を示す。
第１の再生部３９Ｃは、第１のマッピング部１１Ｃが画素サンプルに行った処理を逆変換するブロックである。
【０１６１】
第１の再生部３９Ｃは、各部にクロックを供給するクロック供給回路７１を備える。クロック供給回路７１は、２画素多重制御部７２、ライン多重制御部７５−１〜７５−４、ワード多重制御部７７−１〜７７−８、及び書込み制御部７９−１〜７９−１６にクロックを供給する。このクロックにより各部が同期して、画素サンプルの読み出し又は書き込みが制御される。
【０１６２】
また、第１の再生部３９Ｃは、ＳＭＰＴＥ４３５−２に規定されるモードＤの１６ｃｈのＨＤ−ＳＤＩと同じデータ構造としたベーシックストリームをそれぞれ記憶するＲＡＭ７８−１〜７８−１６を備える。上述したようにベーシックストリームＣＨ１〜１６は、それぞれ１９２０×１０８０／５０Ｉ−６０Ｉ信号を構成する。そして、ベーシックストリームＣＨ１〜１６には、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８から入力されたＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７，…，ＣＨ３１と、ＬｉｎｋＢであるＣＨ２ｃｈ４，ＣＨ６，ＣＨ８，…，ＣＨ１６の画素サンプルを入れ替えた１６ｃｈのベーシックストリームが用いられる。
【０１６３】
書込み制御部７９−１〜７９−１６は、クロック供給回路７１から供給されるクロックに合わせて、入力した１６ｃｈのベーシックストリームＣＨ１〜１６をＲＡＭ７８−１〜７８−１６に保存する書込み制御を行う。
【０１６４】
また、第１の再生部３９Ｃは、ワード多重（デインタリーブ）を制御するワード多重制御部７７−１〜７７−８と、ワード多重制御部７７−１〜７７−８が多重したデータを書き込むＲＡＭ７８−１〜７８−１６を備える。また、第１の再生部３９Ｃは、ライン多重を制御するライン多重制御部７５−１〜７５−４と、ライン多重制御部７５−１〜７５−４が多重したデータを書き込むＲＡＭ７４−１〜７４−４を備える。
【０１６５】
ワード多重制御部７７−１〜７７−８は、ＳＭＰＴＥ４３５−２に規定され、第１〜第４のサブイメージ毎に対応する４チャンネルのモードＤによって定まる１０．６９２Ｇｂｐｓストリームの映像データ領域から抽出した画素サンプルをワード毎に多重する。
このとき、ワード多重制御部７７−１〜７７−８は、ＲＡＭ７８−１〜７８−１６から読み出したベーシックストリームの映像データ領域から抽出した画素サンプルを、ワードを逆変換したライン毎に画素サンプルを多重する。この多重処理は、ＳＭＰＴＥ３７２のＦｉｇｕｒｅ９に従って行われる。具体的には、ワード多重制御部７７−１〜７７−８は、（ＲＡＭ７８−１，７８−２）、（ＲＡＭ７８−３，７８−４）、…、（ＲＡＭ７８−３１，７８−１６）毎にタイミングを制御して画素サンプルを多重する。そして、ワード多重制御部７７−１〜７７−８は、生成した１９２０×１０８０／５０Ｉ−６０Ｉ／４：２：０／１２ビット信号をＲＡＭ７６−１〜７６−８に保存する。
【０１６６】
ライン多重制御部７５−１〜７５−４は、ＲＡＭ７６−１〜７６−８から読み出したインターレース信号をサブイメージ毎に多重してプログレッシブ信号とする。そして、ライン多重制御部７５−１〜７５−４は、１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号をＲＡＭ７４−１〜７４−４に書き込む。すなわち、ＲＡＭ７４−１〜７４−４に保存された信号が第１〜第４のサブイメージを構成する。
【０１６７】
２画素多重制御部７２は、第１〜第４のサブイメージの映像データ領域から抽出した画素サンプルをＵＨＤＴＶ１のクラスイメージにマッピングする。この第１〜第４のサブイメージは、ｍ′×ｎ′が１９２０×１０８０であり、ａ′−ｂ′が５０Ｐ，５９．９４Ｐ，６０Ｐである。このとき、２画素多重制御部７２は、ＲＡＭ７４−１〜７４−４から読み出した画素サンプルを２画素毎に以下の処理で多重する。すなわち、第１〜第４のサブイメージから２画素ずつ抽出した画素サンプルを、ＵＨＤＴＶ１のクラスイメージに併せて多重する。このクラスイメージは、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビット信号である。
【０１６８】
なお、図２１では、２画素多重、ライン多重、ワード多重と、を３種類のＲＡＭを用いて３段階で行う例を書いた。しかし、一つのＲＡＭを用いて３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１２ビット信号を再生しても良い。
【０１６９】
ここで、ＳＭＰＴＥ ＳＴ ４３５−１やＳＭＰＴＥ ＳＴ ２０３６−３で規定される２画素サンプル間引き方式を３８４０×２１６０／４：２：０／１０ビット，１２ビット信号に適用した場合に、偶数ラインは４：２：２信号になる。また、奇数ラインは４：０：０信号になることに着目し、以下の処理を行った。すなわち、偶数ラインを多重した４：２：２信号を組み替える４組のＬｉｎｋＡ／ＢのＬｉｎｋＡとし、以下の様にデータを多重し直す。これにより、１０ビット信号と１２ビット信号の間で、上位１０ビットの互換を取ることができる。さらに、ＳＭＰＴＥ ＳＴ ３７２に規定される４：４：４（Ｒ’Ｇ’Ｂ’）／１０ビット，１２ビットと整合のとれるデータ構造にすることで、多重して伝送するＨＤ−ＳＤＩや１０Ｇ−ＳＤＩのｃｈ数を従来の半分に削減することを可能となる。
【０１７０】
＜第２の実施の形態＞
［ＵＨＤＴＶ１ ３８４０×４３２０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：２：０／１０ビット，１２ビットの例］
【０１７１】
次に、本開示の第２の実施の形態に係るマッピング部１１と再生部３９の動作例について、図２２〜図２６を参照して説明する。
【０１７２】
［マッピング部の内部構成及び動作例］
次に、本開示の第２の実施の形態に係る第１のマッピング部１１Ａと第１の再生部３９Ａの内部構成例及び動作例について、図２２〜図２６を参照して説明する。ここでは、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号の画素サンプルを間引く方式について説明する。
【０１７３】
従来の４：２：０／１０ビット信号の場合には１６ｃｈのＨＤ−ＳＤＩに画素サンプルを多重して伝送し、４：２：０信号の０にはデフォルト値を多重して１０Ｇ−ＳＤＩ モードＤの奇数ｃｈのみに割り当てて４ｃｈの１０Ｇ−ＳＤＩで伝送する方式が知られていた。そして、１０ビット信号の場合には２００ｈがデフォルト値として用いられていた。
【０１７４】
一方、本実施の形態に係る第１のマッピング部１１Ａは、第１の実施の形態に示した方式で１６ｃｈのベーシックストリームに多重された３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット信号からデフォルト値（２００ｈ）を捨てる。このデフォルト値は、４：０：０／１０ビット信号形式である８ｃｈのベーシックストリームに含まれる。そして、中身のデータを８組の４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃ′ＢＣ′Ｒ）／１０ビットと同じデータ構造のデュアルリンク ＨＤ−ＳＤＩ ＬｉｎｋＡ／Ｂに多重し直すことで、２ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送可能とする。
【０１７５】
同じく、従来の４：２：０／１２ビット信号の場合には、図１９に示すように１６ｃｈのＨＤ−ＳＤＩに多重して伝送し、４：２：０信号の０にはデフォルト値を多重して、４ｃｈの１０Ｇ−ＳＤＩで伝送する方式が知られていた。そして、１２ビット信号の場合には８００ｈがデフォルト値として用いられていた。
【０１７６】
一方、本実施の形態に係る第１のマッピング部１１Ａは、第１の実施の形態に示した方式で、３２ｃｈのベーシックストリームに多重された３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１２ビット信号からデフォルト値（８００ｈ）を捨てる。このデフォルト値は、４：０：０／１２ビット信号形式である１６ｃｈのＨＤ−ＳＤＩに含まれる。そして、中身のデータを８組の４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃ′ＢＣ′Ｒ）／１２ビットと同じデータ構造のデュアルリンク ＨＤ−ＳＤＩ ＬｉｎｋＡ／Ｂに多重し直すことで、２ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送可能とする。
【０１７７】
図２２は、第１のマッピング部１１Ａの内部構成例を示す。
第１のマッピング部１１Ａは、各部にクロックを供給するクロック供給回路８１と、３８４０×２１６０／１００Ｐ−１２０Ｐの映像信号を記憶するＲＡＭ８３を備える。また、第１のマッピング部１１Ａは、ＲＡＭ８３から連続する２フレーム単位のクラスイメージに含まれる画素サンプルを、２画素ずつ読み出す２画素間引き（インタリーブ）を制御する２画素間引き制御部８２を備える。また、間引かれた２画素サンプルを第１〜第８のサブイメージとして保存するＲＡＭ８４−１〜８４−８を備える。
【０１７８】
また、第１のマッピング部１１Ａは、ＲＡＭ８４−１〜８４−８に保存される第１〜第８のサブイメージのライン間引きを制御するライン間引き制御部８５−１〜８５−８を備える。また、第１のマッピング部１１Ａは、ライン間引き制御部８５−１〜８５−８が間引いたラインを書き込むＲＡＭ８６−１〜８６−１６と、を備える。
【０１７９】
また、第１のマッピング部１１Ａは、ＲＡＭ８６−１〜８６−１６から読出したデータのワード間引きを制御するワード間引き制御部８７−１〜８７−１６を備える。また、第１のマッピング部１１Ａは、ワード間引き制御部８７−１〜８７−１６が間引いたワードを書き込むＲＡＭ８８−１〜８８−３２と、を備える。
また、第１のマッピング部１１Ａは、ＲＡＭ８８−１〜８８−３２から読出したワードを３２チャンネルのベーシックストリームとして出力する読出し制御部８９−１〜８９−３２を備える。
【０１８０】
なお、図２２には、ベーシックストリーム１，２を生成する処理ブロックを記載したが、ベーシックストリーム３〜３２を生成するブロックも同様の構成例としているため、図示と詳細な説明を省略する。
【０１８１】
次に、第１のマッピング部１１Ａの動作例を説明する。
始めに、クロック供給回路８１は、２画素間引き制御部８２ライン間引き制御部８５−１〜８５−８、ワード間引き制御部８７−１〜８７−１６、及び読出し制御部８９−１〜８９−３２にクロックを供給する。これらのクロックは、画素サンプルの読み出し又は書き込みに用いられ、これらのクロックにより各部が同期する。
【０１８２】
不図示のイメージセンサから入力する１フレームの画素数が最大３８４０×２１６０である、ＨＤ−ＳＤＩフォーマットで規定される画素数を越えるＵＨＤＴＶ１のクラスイメージによって規定される映像信号は、ＲＡＭ８３に保存される。ＵＨＤＴＶ１のクラスイメージは、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビットの映像信号を表す。本例では、ＵＨＤＴＶ１のクラスイメージから２画素毎に間引かれた画素サンプルが第１〜第８のサブイメージの映像データ領域にマッピングされることとなる。
【０１８３】
２画素間引き制御部８２は、ＵＨＤＴＶ１のクラスイメージから連続する２フレーム単位で２画素サンプル毎に２フレーム単位で間引く。そして、ｍ′×ｎ′が１９２０×１０８０であり、ａ′−ｂ′が５０Ｐ，５９．９４Ｐ，６０Ｐである第１〜第８のサブイメージの映像データ領域に画素サンプルをマッピングする。１９２０×１０８０／５０Ｐ−６０Ｐは、ＳＭＰＴＥ２７４で規定される。このとき、２画素間引き制御部８２は、第１のクラスイメージの第０ラインの各画素サンプルを第１及び第２のサブイメージの映像データ領域にマッピングし、第１のクラスイメージの第１ラインの各画素サンプルを第３及び第４のサブイメージの映像データ領域にマッピングする。また、第１のクラスイメージの第２ラインの各画素サンプルを第５及び第６のサブイメージの映像データ領域にマッピングし、第１のクラスイメージの第３ラインの各画素サンプルを第７及び第８のサブイメージの映像データ領域にマッピングする。さらに、第２のクラスイメージの第０ラインの各画素サンプルを第１及び第２のサブイメージの映像データ領域にマッピングし、第２のクラスイメージの第１ラインの各画素サンプルを第３及び第４のサブイメージの映像データ領域にマッピングする。また、第２のクラスイメージの第２ラインの各画素サンプルを第５及び第６のサブイメージの映像データ領域にマッピングし、第２のクラスイメージの第３ラインの各画素サンプルを第７及び第８のサブイメージの映像データ領域にマッピングする。
【０１８４】
次に、ライン間引き制御部８５−１〜８５−８は、プログレッシブ信号をインターレース信号に変換する。具体的には、ライン間引き制御部８５−１〜８５−８は、ＲＡＭ８４−１〜８４−８から第１〜第８のサブイメージの映像データ領域にマッピングされた画素サンプルを読出す。このとき、ライン間引き制御部８５−１〜８５−８は、１つのサブイメージを、２ｃｈの１９２０×１０８０／５０Ｉ−６０Ｉ／４：２：０／１０ビット，１２ビット信号に変換する。そして、第１〜第８のサブイメージの映像データ領域から１ラインおきに間引いてインターレース信号とした１９２０×１０８０／５０Ｉ−６０Ｉ信号をＲＡＭ８４−１〜８４−８に書き込む。
【０１８５】
次に、ワード間引き制御部８７−１〜８７−１６は、ライン毎に間引かれた画素サンプルをワード毎に間引いて、ＳＭＰＴＥ４３５−１に規定されるＨＤ−ＳＤＩの映像データ領域にマッピングする。このとき、ワード間引き制御部８７−１〜８７−１６は、ＳＭＰＴＥ４３５−１に規定され、第１〜第８のサブイメージ毎に対応する４チャンネルのモードＤによって定まる１０．６９２Ｇｂｐｓストリームの映像データ領域に画素サンプルを多重する。つまり、ワード間引き制御部８７−１〜８７−１６は、１９２０×１０８０／５０Ｉ−６０Ｉ／４：２：０／１０ビット，１２ビット信号を、３２本のベーシックストリームに変換する。そして、第１〜第８のサブイメージのそれぞれに対し、ＳＭＰＴＥ４３５−１に規定される４本ずつのＨＤ−ＳＤＩの映像データ領域にマッピングする。
【０１８６】
具体的には、ワード間引き制御部８７−１〜８７−１６は、ＲＡＭ８４−１〜８４−８からＳＭＰＴＥ３７２のＦｉｇｕｒｅ４，６，７，８，９と同じ方式でワード毎に間引いて画素サンプルを読出す。そして、ワード間引き制御部８７−１〜８７−１６は、読出した画素サンプルを、それぞれ２ｃｈの１９２０×１０８０／５０Ｉ−６０Ｉ信号に変換して、ＲＡＭ８８−１〜８８−３２に保存する。
【０１８７】
そして、読出し制御部８９−１〜８９−３２は、ＲＡＭ８８−１〜８８−３２から読出した３２本のベーシックストリームの伝送ストリームを出力する。
具体的には、読出し制御部８９−１〜８９−３２は、クロック供給回路８１から供給された基準クロックでＲＡＭ８８−１〜８８−３２から画素サンプルを読出す。そして、２本のＬｉｎｋＡ／Ｂを１６対で構成した３２チャンネルのベーシックストリーム１〜３２を、後続の第２のマッピング部１１Ｂに出力する。
【０１８８】
なお、本例では、２画素間引き、ライン間引き、及びワード間引きを行うため、３種類のメモリ（ＲＡＭ８４−１〜８４−８、ＲＡＭ８６−１〜８６−１６、ＲＡＭ８８−１〜８８−３２）を用いて、３段階の間引き処理を行っている。しかし、一つのメモリに２画素間引き、ライン間引き、及びワード間引きして得たデータを３２ｃｈのＨＤ−ＳＤＩとして出力しても良い。
【０１８９】
次に、第１のマッピング部１１Ａが画素サンプルをマッピングする工程の詳細な処理例を説明する。
図２３は、第１のマッピング部１１Ａが、ＵＨＤＴＶ１クラスイメージの連続する第１及び第２フレームに含まれる画素サンプルを第１〜第８のサブイメージにマッピングし、さらに３２ｃｈのベーシックストリームに画素サンプルをマッピングする例を示す図である。
【０１９０】
２画素間引き制御部２１は、１フレーム（１画面）を８分割する。これにより、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット、１２ビット信号を、８ｃｈの１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号にマッピングする。
【０１９１】
このとき、１フレーム（１画面）が３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号である第１フレームのＵＨＤＴＶ１クラスイメージからライン方向に２画素毎に画素サンプルを間引く。そして、２画素毎に間引いたそれぞれの信号を、８ｃｈの１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号の前半部分（有効領域第１〜５４０ライン）にマッピングする。
【０１９２】
その後、第１のマッピング部１１Ａは、第２フレームのＵＨＤＴＶ１クラスイメージからライン方向に２画素毎に画素サンプルを間引く。そして、２画素毎に間引いたそれぞれの信号を、８ｃｈの１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号の後半部分（有効領域第５４１〜１０８０ライン）にマッピングする。そして、ＨＤイメージフォーマットの映像データ領域である１９２０サンプルにマッピングさせた、第１〜第８のサブイメージを作成する。以下の説明で、第１フレームのＵＨＤＴＶ１クラスイメージを「第１のクラスイメージ」と呼び、第２フレームのＵＨＤＴＶ１クラスイメージを「第２のクラスイメージ」と呼ぶ。
【０１９３】
次に、ライン間引き制御部８５−１〜８５−８がライン間引きを行い、ワード間引き制御部８７−１〜８７−１６がワード間引きを行うことによって、３２ｃｈの１９２０×１０８０／２３．９８Ｐ−３０Ｐ／４：２：２／１０ビット信号を生成する。そして、読出し制御部８９−１〜８９−３２は、ベーシックストリーム１〜３２を読み出して第２のマッピング部１１Ｂに出力する。
【０１９４】
第１のマッピング部１１Ａが出力するベーシックストリームＣＨ１〜ＣＨ３２は、１６ｃｈずつ２組の第２のマッピング部１１Ｂ−１，１１Ｂ−２に入力する。第２のマッピング部１１Ｂ−１，１１Ｂ−２は、いずれも上述した第２のマッピング部１１Ｂと同様の構成としてあり、同じ動作を行うため詳細な説明を省略する。そして、第２のマッピング部１１Ｂは、第１の実施の形態の図４に示した方式で入力したベーシックストリームを８ｃｈずつ、合計８ｃｈのＨＤ−ＳＤＩにまとめて伝送することができる。
【０１９５】
次に、第１のマッピング部１１Ａ内の各処理ブロックが画素サンプルをマッピングする際の詳細な処理例を説明する。
図２４は、２画素間引き制御部８２が第１及び第２のクラスイメージから画素サンプルを２画素ずつ間引いて第１〜第８のサブイメージへマッピングする処理の例を示す。
【０１９６】
第１のマッピング部１１Ａは、ＵＨＤＴＶ１クラスイメージとして定義される３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号の画素サンプルを第１〜第８のサブイメージにマッピングする。このとき、第１のマッピング部１１Ａは、ＵＨＤＴＶ１クラスイメージの同一ライン上で隣り合う２つの画素サンプルを２画素サンプルずつ間引いて第１〜第８のサブイメージにマッピングする。このマッピング処理は、第１のマッピング部１１Ａが備える２画素間引き制御部８２の制御によって行われる。
【０１９７】
２画素間引き制御部８２は、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号を２フレーム単位でライン方向に２画素サンプル毎に間引いて第１〜第８のサブイメージの映像データ領域に多重する。第１〜第８のサブイメージは、８ｃｈの１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビットで規定される。なお、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号は、Ｓ２０３６−１で規定される３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号に対してフレームレートを倍とした信号である。１９２０×１０８０／５０Ｐ−６０Ｐは、ＳＭＰＴＥ２７４Ｍで定義されている。３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号の禁止コードなどディジタル信号形式は３８４０×２１６０／５０Ｐ−６０Ｐと同じである。
【０１９８】
ここで、１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるＵＨＤＴＶ１のクラスイメージは、以下のように規定される。すなわち、ｍ×ｎ（ｍサンプル、ｎラインを示すｍ，ｎは、正の整数）／ａ−ｂ（ａ，ｂは、プログレッシブ信号のフレームレート）／ｒ：ｇ：ｂ（ｒ，ｇ，ｂは、所定の信号伝送方式である場合における信号比率）／１０ビット，１２ビット信号で規定される。本例では、ＵＨＤＴＶ１のクラスイメージにおける、ｍ×ｎが３８４０×２１６０であり、ａ−ｂが１００Ｐ−１２０Ｐであり、ｒ：ｇ：ｂが４：２：０である。ＵＨＤＴＶ１クラスイメージには、０ラインから２１５９ラインにわたって画素サンプルが格納されている。
【０１９９】
そして、ＵＨＤＴＶ１のクラスイメージには、連続する第０ライン、第１ライン、第２ライン、及び第３ラインによってラインが定められる。２画素間引き制御部８２は、連続する第１及び第２のＵＨＤＴＶ１クラスイメージ内でそれぞれ連続する４本のラインの１ライン毎に同一ラインで隣り合う２つの画素サンプルを間引く。そして、ｍ′×ｎ′／ａ′−ｂ′／ｒ′：ｇ′：ｂ′／１０ビット，１２ビット信号で規定される第１〜第８のサブイメージにマッピングする。ここで、ｍ′サンプル、ｎ′ラインを示すｍ′，ｎ′は、正の整数であり、ａ′，ｂ′は、プログレッシブ信号のフレームレートであり、ｒ′，ｇ′，ｂ′は、所定の信号伝送方式である場合における信号比率である。
【０２００】
この場合に、２画素間引き制御部２１は、ｍ′×ｎ′が１９２０×１０８０であり、ａ′−ｂ′が５０Ｐ−６０Ｐである第１〜第８のサブイメージの映像データ領域に画素サンプルをマッピングする。このとき、第１のクラスイメージの第０ラインの各画素サンプルを第１及び第２のサブイメージの映像データ領域にマッピングし、第１のクラスイメージの第１ラインの各画素サンプルを第３及び第４のサブイメージの映像データ領域にマッピングする。また、第１のクラスイメージの第２ラインの各画素サンプルを第５及び第６のサブイメージの映像データ領域にマッピングし、第１のクラスイメージの第３ラインの各画素サンプルを第７及び第８のサブイメージの映像データ領域にマッピングする。さらに、第２のクラスイメージの第０ラインの各画素サンプルを第１及び第２のサブイメージの映像データ領域にマッピングし、第２のクラスイメージの第１ラインの各画素サンプルを第３及び第４のサブイメージの映像データ領域にマッピングする。そして、第２のクラスイメージの第２ラインの各画素サンプルを第５及び第６のサブイメージの映像データ領域にマッピングし、第２のクラスイメージの第３ラインの各画素サンプルを第７及び第８のサブイメージの映像データ領域にマッピングする。
【０２０１】
具体的には、第１のクラスイメージの各ラインから抽出される画素サンプルは以下のように定義される。以下、「第ｓサンプル」として示される“ｓ”は、第１〜第８のサブイメージのうち、第ｓのサブイメージに第ｓサンプルとして規定した画素サンプルがマッピングされることを表している。
（１）第０ライン：第１サンプル、第１サンプル、第２サンプル、第２サンプル、第１サンプル、第１サンプル、第２サンプル、第２サンプル、・・・
（２）第１ライン：第３サンプル、第３サンプル、第４サンプル、第４サンプル、第３サンプル、第３サンプル、第４サンプル、第４サンプル、・・・
（３）第２ライン：第５サンプル、第５サンプル、第６サンプル、第６サンプル、第５サンプル、第５サンプル、第６サンプル、第６サンプル、・・・
（４）第３ライン：第７サンプル、第７サンプル、第８サンプル、第８サンプル、第７サンプル、第７サンプル、第８サンプル、第８サンプル、・・・
（５）第４ライン：第１サンプル、第１サンプル、第２サンプル、第２サンプル、第１サンプル、第１サンプル、第２サンプル、第２サンプル、・・・
（６）第５ライン：第３サンプル、第３サンプル、第４サンプル、第４サンプル、第３サンプル、第３サンプル、第４サンプル、第４サンプル、・・・
（７）第６ライン：第５サンプル、第５サンプル、第６サンプル、第６サンプル、第５サンプル、第５サンプル、第６サンプル、第６サンプル、・・・
（８）第７ライン：第７サンプル、第７サンプル、第８サンプル、第８サンプル、第７サンプル、第７サンプル、第８サンプル、第８サンプル、・・・
．
．
．
【０２０２】
このように、第１のクラスイメージに含まれる画素を間引いてマッピングする処理が終わると、引き続き第２のクラスイメージに含まれる画素を間引いてマッピングする処理が開始される。このとき、第１のクラスイメージと同様に、第２のクラスイメージにおける、第０ラインにおける隣り合う２つの画素サンプルをそれぞれ第１及び第２のサブイメージの映像データ領域における後半部分のラインにマッピングする。同様に、第１ライン〜第７ラインにおける隣り合う２つの画素サンプルを、それぞれ第３及び第４のサブイメージ、第５及び第６のサブイメージ、第７及び第８のサブイメージの映像データ領域における後半部分のラインにマッピングする。このとき、各画素サンプルがＳＭＰＴＥ２７４で定義される８ｃｈの１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：２あるいは４：０：０／１０ビット，１２ビットにマッピングされる。
【０２０３】
２画素が間引かれ、第１〜第８のサブイメージにマッピングされた画素サンプル数は、３８４０÷２＝１９２０サンプルである。連続する２フレーム毎に２画素が間引かれた後のライン数は、２×２１６０÷４＝１０８０ラインである。このため、１９２０×１０８０の映像データ領域と、第１及び第２のクラスイメージから間引かれて多重される画素サンプル数及びライン数が一致する。
【０２０４】
２フレーム単位で２画素サンプル間引き方式で画素サンプルがマッピングされた第１〜第８のサブイメージのうち、第１，２，５，６のサブイメージは４：２：２信号となり、第３，４，７，８のサブイメージは４：０：０信号となる。各サブイメージの“０”の信号成分にはデフォルト値（１０ビット信号の場合には２００ｈ、１２ビット信号の場合には８００ｈ）が多重されている。第１のマッピング部１１Ａは、４：２：０信号の０にはＣｃｈのデフォルト値である２００ｈ（１０ビットシステム）、８００ｈ（１２ビットシステム）をマッピングすることで、４：２：０を４：２：２と同等に扱っている。そして、第１〜第８のサブイメージは、それぞれＲＡＭ８４−１〜８４−８に保存される。
【０２０５】
図２５は、第１〜第８のサブイメージをライン間引きした後、ワード間引きをすることによって、ＳＭＰＴＥ３７２Ｍの規定に従ってＬｉｎｋＡ又はＬｉｎｋＢに分割する処理の例を示す。
【０２０６】
上述したように、ライン間引き制御部８５−１〜８５−８は、画素サンプルがマッピングされた第１〜第８のサブイメージのそれぞれの一ラインおきに画素サンプルを間引いてインターレース信号に変換する。
【０２０７】
ＳＭＰＴＥ４３５は、１０Ｇインターフェースの規格である。この規格は、複数チャンネルのＨＤ−ＳＤＩ信号を、２画素（４０ビット）単位で８Ｂ／１０Ｂエンコーディングして５０ビットに変換し、チャンネル毎に多重することを定める。さらに、この規格はビットレート１０．６９２Ｇｂｐｓまたは１０．６９２Ｇｂｐｓ／１．００１（以下単に１０．６９２Ｇｂｐｓと記載する）でシリアル伝送することを定めている。４ｋ×２ｋ信号をＨＤ−ＳＤＩ信号にマッピングする技術は、ＳＭＰＴＥ４３５ Ｐａｒｔ１の６．４ Ｏｃｔａ Ｌｉｎｋ １．５Ｇｂｐｓ ＣｌａｓｓのＦｉｇｕｒｅ３及びＦｉｇｕｒｅ４に示される。
【０２０８】
そして、画素サンプルがマッピングされた８ｃｈの１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号で設定される第１〜第８のサブイメージから、ＳＭＰＴＥ４３５−１のＦｉｇｕｒｅ２に定義される方式でライン間引きが行われる。本例では、ライン間引き制御部８５−１〜８５−８は、第１〜第８のサブイメージを形成する１９２０×１０８０／５０Ｐ−６０Ｐ信号をライン毎に間引いて２ｃｈのインターレース信号（１９２０×１０８０／５０Ｉ−６０Ｉ信号）を生成する。１９２０×１０８０／５０Ｉ−６０Ｉ／４：２：０／１０ビット，１２ビット信号は、ＳＭＰＴＥ２７４Ｍで定義される信号である。
【０２０９】
その後、ワード間引き制御部８７−１〜８７−１６は、ライン間引きされた信号が４：４：４の１０ビット、１２ビットあるいは４：２：２の１２ビット信号である場合には更にワード間引きした後、ベーシックストリームを第２のマッピング部１１Ｂに出力する。ここで、従来は、４：４：４信号あるいは４：２：２／１２ビット信号の場合には更にワード間引きして、それぞれ４ｃｈの１．５Ｇｂ／ｓ ＨＤ−ＳＤＩで伝送する。従って、３８４０×２１６０／１００Ｐ−１２０Ｐ ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号は、図２５に示すように合計３２ｃｈのＨＤ−ＳＤＩで伝送される。ただし、４：２：２，４：２：０／１０ビット信号の場合には１６ｃｈのＨＤ−ＳＤＩで伝送される。
このように３２ｃｈのＨＤ−ＳＤＩにマッピングされた３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号を、４ｃｈの１０Ｇ−ＳＤＩ モードＤに多重して伝送する。（４：２：２，４：２：０の場合にはＬｉｎｋＢは使用せず、ＣＨ１，３，５，７のみ使用する。）
【０２１０】
一方、本実施の形態に係る第２のマッピング部１１Ｂは、ベーシックストリームのデータを置き換える。これにより、４：２：２／１０ビット信号形式のＨＤ−ＳＤＩと、４：０：０／１０ビット信号Ｄ形式の８ｃｈのＨＤ−ＳＤＩを２ｃｈの１０ＧｂｐｓのＨＤ−ＳＤＩ モードＤで伝送することができる。同様に、４：２：２／１２ビット信号形式のＨＤ−ＳＤＩと、４：０：０／１２ビット信号Ｄ形式の８ｃｈのＨＤ−ＳＤＩを２ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送することができる。
【０２１１】
図２６は、第１の再生部３９Ａの内部構成例を示す。
第１の再生部３９Ａは、第１のマッピング部１１Ａが画素サンプルに行った処理を逆変換するブロックである。
【０２１２】
２組の第２の再生部３９Ｂ−１，３９Ｂ−２は、合計３２本のＨＤ−ＳＤＩが入力すると、第１の実施の形態の図１９に示した方式でそれぞれベーシックストリームＣＨ１〜ＣＨ３２に変換して第１の再生部３９Ａに出力する。
【０２１３】
第１の再生部３９Ａは、各部にクロックを供給するクロック供給回路９１を備える。クロック供給回路９１は、２画素多重制御部９２、ライン多重制御部９５−１〜９５−８、ワード多重制御部９７−１〜９７−１６、及び書込み制御部９９−１〜９９−３２にクロックを供給する。このクロックにより各部が同期して、画素サンプルの読み出し又は書き込みが制御される。
【０２１４】
また、第１の再生部３９Ａは、ＳＭＰＴＥ４３５−２に規定されるモードＤの３２本のベーシックストリーム１〜３２をそれぞれ記憶するＲＡＭ９８−１〜９８−３２を備える。上述したようにベーシックストリーム１〜３２は、それぞれ１９２０×１０８０／５０Ｉ−６０Ｉ信号を構成する。そして、ベーシックストリームＩ１〜３２には、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８から入力されたＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７，…，ＣＨ３１と、ＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８，…，ＣＨ３２が用いられる。
【０２１５】
書込み制御部９９−１〜９９−３２は、クロック供給回路９１から供給されるクロックに合わせて、入力した３２本のベーシックストリーム１〜３２をＲＡＭ９８−１〜９８−３２に保存する書込み制御を行う。
【０２１６】
また、第１の再生部３９Ａは、ワード多重（デインタリーブ）を制御するワード多重制御部９７−１〜９７−１６と、ワード多重制御部９７−１〜９７−１６が多重したデータを書き込むＲＡＭ９６−１〜９６−１６を備える。また、第１の再生部３９Ａは、ライン多重を制御するライン多重制御部９５−１〜９５−８と、ライン多重制御部９５−１〜９５−８が多重したデータを書き込むＲＡＭ９４−１〜９４−８を備える。
【０２１７】
ワード多重制御部９７−１〜９７−１６は、ＳＭＰＴＥ４３５−２に規定され、第１〜第８のサブイメージ毎に対応する４チャンネルのモードＤによって定まる１０．６９２Ｇｂｐｓストリームの映像データ領域から抽出した画素サンプルをライン毎に多重する。このとき、ワード多重制御部９７−１〜９７−１６は、ＲＡＭ９８−１〜９８−３２から読み出したベーシックストリームの映像データ領域から抽出した画素サンプルを、ワードを逆変換したライン毎に画素サンプルを多重する。この多重処理は、ＳＭＰＴＥ３７２のＦｉｇｕｒｅ９に従って行われる。具体的には、ワード多重制御部９７−１〜９７−１６は、（ＲＡＭ９８−１，９８−２）、（ＲＡＭ９８−３，９８−４）、…、（ＲＡＭ９８−３１，９８−３２）毎にタイミングを制御して画素サンプルを多重する。そして、ワード多重制御部９７−１〜９７−１６は、生成した１９２０×１０８０／５０Ｉ−６０Ｉ／４：２：０／１０ビット，１２ビット信号をＲＡＭ９６−１〜９６−１６に保存する。
【０２１８】
ライン多重制御部９５−１〜９５−８は、ＲＡＭ９６−１〜９６−１６から読み出したライン毎にワード多重された画素サンプルをサブイメージ毎に多重してプログレッシブ信号とする。そして、ライン多重制御部９５−１〜９５−８は、１９２０×１０８０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号を生成し、ＲＡＭ９４−１〜９４−８に保存する。ＲＡＭ９４−１〜９４−８に保存された信号が第１〜第８のサブイメージを構成する。
【０２１９】
２画素多重制御部９２は、第１〜第８のサブイメージの映像データ領域から抽出した画素サンプルをＵＨＤＴＶ１のクラスイメージにマッピングする。この第１〜第８のサブイメージは、ｍ′×ｎ′が１９２０×１０８０であり、ａ′−ｂ′が５０Ｐ−６０Ｐである。このとき、２画素多重制御部９２は、ＲＡＭ９４−１〜９４−８から読み出した画素サンプルを２画素毎に以下の処理で多重する。そして、第１のサブイメージと第２のサブイメージの前半部分から２画素ずつ抽出した画素サンプルを、ＵＨＤＴＶ１のクラスイメージに併せて多重する。このクラスイメージは、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号である。
【０２２０】
そして、２画素多重制御部９２は、ＵＨＤＴＶ１クラスイメージが連続する第０ライン、第１ライン、第２ライン、及び第３ラインによってラインが定められ、かつ、連続する第１及び第２のクラスイメージに対して、以下の処理を行って画素サンプルを多重する。すなわち、第１及び第２のサブイメージの映像データ領域から抽出した各画素サンプルを第１のクラスイメージの第０ラインに隣り合わせて多重する。次に、第３及び第４のサブイメージの映像データ領域から抽出した各画素サンプルを第１のクラスイメージの第１ラインに隣り合わせて多重する。次に、第５及び第６のサブイメージの映像データ領域から抽出した各画素サンプルを第１のクラスイメージの第２ラインに隣り合わせて多重する。次に、第７及び第８のサブイメージの映像データ領域から抽出した各画素サンプルを第１のクラスイメージの第３ラインに隣り合わせて多重する。そして、ＲＡＭ９３には、ＵＨＤＴＶ１クラスイメージで規定される第１のフレームに３８４０×２１６０／１００Ｐ−１２０Ｐ信号が保存され、適宜、この信号が再生される。
【０２２１】
さらに、２画素多重制御部９２は、第１及び第２のサブイメージの映像データ領域から抽出した各画素サンプルを第２のクラスイメージの第０ラインに隣り合わせて多重する。次に、第３及び第４のサブイメージの映像データ領域から抽出した各画素サンプルを第２のクラスイメージの第１ラインに隣り合わせて多重する。次に、第５及び第６のサブイメージの映像データ領域から抽出した各画素サンプルを第２のクラスイメージの第２ラインに隣り合わせて多重する。次に、第７及び第８のサブイメージの映像データ領域から抽出した各画素サンプルを第２のクラスイメージの第３ラインに隣り合わせて多重する。そして、ＲＡＭ９３には、ＵＨＤＴＶ１クラスイメージで規定される第２のフレームに３８４０×２１６０／１００Ｐ−１２０Ｐ信号が保存され、適宜、この信号が再生される。
【０２２２】
なお、図２６では、２画素多重、ライン多重、ワード多重と、を３種類のＲＡＭを用いて３段階で行う例を書いた。しかし、一つのＲＡＭを用いて３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号を再生しても良い。
【０２２３】
以上説明した第２の実施の形態に係る放送用カメラ１の第１のマッピング部１１Ａは、ＵＨＤＴＶ１クラスイメージで規定される画素数の大きい３８４０×２１６０／１００Ｐ−１２０Ｐ信号を、第１〜第８のサブイメージにマッピングする。このマッピング処理は、ＵＨＤＴＶ１クラスイメージの連続する２フレーム毎に２画素サンプル単位で間引いて行われる。その後、ライン間引き、ワード間引きを行ってベーシックストリームを出力する。そして、第２のマッピング部１１Ｂ−１，１１Ｂ−２は、ベーシックストリームのデータを置き換えて、ＨＤ−ＳＤＩ モードＤにより伝送する。この間引き処理は、信号をマッピングする際に必要となるメモリを最小にする方式であると共に、メモリ量が最小になることから信号の伝送遅延も最小に抑えることができる。
【０２２４】
一方、ＣＣＵ２の第２の再生部３９Ｂ−１，３９Ｂ−２は、受信したＨＤ−ＳＤＩ モードＤのデータを置き換えて３２ｃｈのベーシックストリームを出力する。第１の再生部３９Ａは、３２ｃｈのベーシックストリームを受信した後、ワード多重、ライン多重を行って第１〜第８のサブイメージに画素サンプルを多重する。その後、第１〜第８のサブイメージから抽出した２画素サンプルをＵＨＤＴＶ１クラスイメージで規定される画素数の大きい３８４０×２１６０に多重する。このようにして、従来のＨＤ−ＳＤＩフォーマットを用いて、ＵＨＤＴＶ１クラスイメージで規定される画素サンプルを送受信することが可能となる。
【０２２５】
＜第３の実施の形態＞
［ＵＨＤＴＶ２ ７６８０×４３２０／５０Ｐ，５９．９４Ｐ，６０Ｐ／４：２：０／１０ビット，１２ビットの例］
【０２２６】
次に、本開示の第３の実施の形態に係る第１のマッピング部１１Ａと第１の再生部３９Ａの動作例について、図２７〜図２９を参照して説明する。
【０２２７】
ここでは、７６８０×４３２０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号の画素サンプルを間引く方式について説明する。
【０２２８】
図２７は、第１のマッピング部１１ＡがＵＨＤＴＶ２クラスイメージに含まれる画素サンプルをＵＨＤＴＶ１クラスイメージにマッピングする処理イメージを示す。
【０２２９】
本例では、第１のマッピング部１１ＡにＵＨＤＴＶ２クラスイメージとして規定される７６８０×４３２０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号が入力する。７６８０×４３２０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号は、Ｓ２０３６−１で規定される。
【０２３０】
第１のマッピング部１１Ａは、始めに７６８０×４３２０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号を、ＵＨＤＴＶ１に規定するクラスイメージにマッピングする。このクラスイメージは、３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号である。
【０２３１】
第１のマッピング部１１Ａは、Ｓ２０３６−３に規定されているように、２サンプル毎に２ライン単位でＵＨＤＴＶ２クラスイメージからＵＨＤＴＶ１クラスイメージに画素サンプルをマッピングする。つまり、７６８０×４３２０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号をライン方向に２画素サンプル毎に２ライン単位で間引く。そして、４ｃｈの３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビットにマッピングする。
【０２３２】
従来のマッピング方式では、４ｃｈの３８４０×２１６０／５０Ｐ−６０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号のうち、４：２：０／１０ビット信号は、０信号成分にデフォルト値を割り当てていた。なお、１０ビット信号の場合には２００ｈ、１２ビット信号の場合には８００ｈを割り当てられる。これにより、８ｃｈのＨＤ−ＳＤＩにマッピングして出力され、１０Ｇ−ＳＤＩの奇数ｃｈに入力することで２ｃｈの１０Ｇ モードＤで伝送できていた。また、４：２：０／１２ビット信号は、同様に０信号成分にデフォルト値を割り当てることで１６ｃｈのＨＤ−ＳＤＩにマッピングして出力されるので、２ｃｈの１０Ｇ モードＤで伝送できる。従って、７６８０×４３２０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号は、合計８ｃｈの１０Ｇ モードＤで伝送可能であった。
【０２３３】
一方、第３の実施の形態に係る２画素サンプル間引き方式で間引いた後の第１〜第４のＵＨＤＴＶ１クラスイメージの４：２：０信号は、図１３のＵＨＤＴＶ１ 第１及び第２のクラスイメージは４：２：２信号となる。ＵＨＤＴＶ１ 第３の第４のクラスイメージは４：０：０信号となり、０の信号成分にはデフォルト値（１０ビットの場合には２００ｈ、１２ビットの場合には８００ｈ）が多重されている。
【０２３４】
７６８０×４３２０／５０Ｐ−６０Ｐ／４：２：０／１０ビット信号の場合には、２画素サンプル間引き方式でマッピングされたそれぞれの第１〜第４のＵＨＤＴＶ１クラスイメージは、第２の実施の形態に示した方式で８ｃｈのＨＤ−ＳＤＩに多重される。そして、４：２：２信号形式を持つ第１のＵＨＤＴＶ１クラスイメージと４：０：０信号形式を持つ第３のＵＨＤＴＶ１クラスイメージを多重したそれぞれの８ｃｈのＨＤ−ＳＤＩを、第１の実施の形態の図１１，図１２を参照して説明した方式で変換する。これにより、４：４：４（Ｒ‘Ｇ’Ｂ‘あるいはＹ′Ｃ′ＢＣ′Ｒ）／１０ビットと同じデータ構造を持つ８組のデュアルリンク ＨＤ−ＳＤＩ ＬｉｎｋＡ／Ｂに変換されるため、２ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送することができる。同様に、４：２：２信号形式を持つ第２のＵＨＤＴＶ１クラスイメージと４：０：０信号形式を持つ第４のＵＨＤＴＶ１クラスイメージを多重したそれぞれの８ｃｈのＨＤ−ＳＤＩを変換する。このとき、第１の実施の形態の図１５、図１６を参照して説明した方式で４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃｂ’Ｃｒ’）／１０ビットと同じデータ構造を持つ８組のデュアルリンク ＨＤ−ＳＤＩ ＬｉｎｋＡ／Ｂに変換する。これにより、２ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送することができるので合計４ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送でき、従来方式と比べて伝送容量を半分にすることが可能である。
【０２３５】
７６８０×４３２０／５０Ｐ−６０Ｐ／４：２：０／１２ビット信号の場合には、２画素サンプル間引き方式でマッピングされたそれぞれの第１〜第４のＵＨＤＴＶ１クラスイメージは、第２の実施の形態に示した方式で１６ｃｈのＨＤ−ＳＤＩに多重される。４：２：２信号形式を持つ第１のＵＨＤＴＶ１クラスイメージと４：０：０信号形式を持つ第３のＵＨＤＴＶ１クラスイメージを多重したそれぞれの１６ｃｈのＨＤ−ＳＤＩを、第１の実施の形態の図１５、図１６を参照して説明した方式で変換する。これにより、４：４：４（Ｒ‘Ｇ’Ｂ‘あるいはＹ′Ｃ′ＢＣ′Ｒ）／１２ビットと同じデータ構造を持つ８組のデュアルリンク ＨＤ−ＳＤＩ ＬｉｎｋＡ／Ｂに変換されるため、２ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送することができる。同様に、４：２：２信号形式を持つ第２のＵＨＤＴＶ１クラスイメージと４：０：０信号形式を持つ第４のＵＨＤＴＶ１クラスイメージを多重したそれぞれの８ｃｈのＨＤ−ＳＤＩを変換する。このとき、第１の実施の形態の図１５、図１６を参照して説明した方式で４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃ′ＢＣ′Ｒ）／１２ビットと同じデータ構造を持つ８組のデュアルリンク ＨＤ−ＳＤＩ ＬｉｎｋＡ／Ｂに変換する。これにより、２ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送することができるので合計４ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送でき、従来方式と比べて伝送容量を半分にすることが可能である。
【０２３６】
図２８は、第１のマッピング部１１Ａの内部構成例を示す。
第１のマッピング部１１Ａは、各部にクロックを供給するクロック供給回路６１と、７６８０×４３２０／５０Ｐ−６０Ｐの映像信号を記憶するＲＡＭ１０３を備える。また、第１のマッピング部１１Ａは、ＲＡＭ１０３に記憶された７６８０×４３２０／５０Ｐ−６０Ｐの映像信号から２画素ずつ画素サンプルを読み出す２画素間引き（インタリーブ）を制御する第２の２画素間引き制御部１０２を備える。また、２画素間引きされた画素サンプルは、ＵＨＤＴＶ１に規定する３８４０×２１６０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号である第１〜第４のクラスイメージとして、ＲＡＭ１０４−１〜１０４−４に保存される。
【０２３７】
また、第１のマッピング部１１Ａは、ＲＡＭ１０４−１〜１０４−４から読出した第１〜第４のクラスイメージより、連続する２フレーム毎に２画素ずつ画素サンプルを読み出す２画素間引きを制御する第１の２画素間引き制御部１０５−１〜１０５−４を備える。第１の２画素間引き制御部１０５−１〜１０５−４が画素サンプルをサブイメージにマッピングする動作は、上述した第２の実施の形態に係る２画素間引き制御部１２２の動作と同様である。２画素間引きされた画素サンプルは、第１〜第４のクラスイメージ毎に第１〜第８のサブイメージとして、ＲＡＭ１０６−１〜１０６−３２に保存される。
【０２３８】
また、第１のマッピング部１１Ａは、ＲＡＭ１０６−１〜１０６−３２から読出したデータをライン間引きするライン間引き制御部１０７−１〜１０７−３２を備える。また、ライン間引き制御部１０７−１〜１０７−３２が間引いたデータを書き込むＲＡＭ１０８−１〜１０８−６４を備える。
【０２３９】
また、第１のマッピング部１１Ａは、ＲＡＭ１０８−１〜１０８−６４から読出したデータのワード間引きを制御するワード間引き制御部１０９−１〜１０９−６４を備える。また、第１のマッピング部１１Ａは、ワード間引き制御部１０９−１〜１０９−６４が間引いたデータを書き込むＲＡＭ１１０−１〜１１０−６４と、を備える。また、第１のマッピング部１１Ａは、ＲＡＭ１１０−１〜１１０−６４から読出したデータの画素サンプルを６４チャンネルのベーシックストリームとして出力する読み出し制御部１１１−１〜１１１−６４を備える。
【０２４０】
なお、図２８には、ベーシックストリームＣＨ１を生成するブロックについて記載したが、ベーシックストリームＣＨ２〜ＣＨ６４を生成するブロックも同様の構成例としているため、図示と詳細な説明を省略する。
【０２４１】
次に、第１のマッピング部１１Ａの動作例を説明する。
クロック供給回路６１は、第２の２画素間引き制御部１０２、第１の２画素間引き制御部１０５−１，１０５−４，ライン間引き制御部１０７−１〜１０７−３２、ワード間引き制御部１０９−１〜１０９−６４、及び読出し制御部１１１−１〜１１１−６４にクロックを供給する。このクロックは、画素サンプルの読み出し又は書き込みに用いられ、このクロックにより各部が同期する。
【０２４２】
不図示のイメージセンサから入力するＵＨＤＴＶ２の７６８０×４３２０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号で規定されるＵＨＤＴＶ２のクラスイメージは、ＲＡＭ１０３に保存される。第２の２画素間引き制御部１０２は、７６８０×４３２０／５０Ｐ，５９．９４Ｐ，６０Ｐ／４：２：０／１０ビット，１２ビットであるＵＨＤＴＶ２のクラスイメージから、同一ラインで隣り合う２つの画素サンプルを間引く。そして、ｍ×ｎが３８４０×２１６０であり、ａ−ｂが５０Ｐ，５９．９４Ｐ，６０Ｐである第１〜第４のＵＨＤＴＶ１のクラスイメージに画素サンプルをマッピングする。
【０２４３】
具体的には、第２の２画素間引き制御部１０２は、連続する４本のラインの１ライン毎に同一ラインで隣り合う２つの画素サンプルを間引いた画素サンプルを第１〜第４のＵＨＤＴＶ１のクラスイメージにマッピングする。このとき、ＵＨＤＴＶ２のクラスイメージの第０ラインから１ラインおきに含まれる各画素サンプルを、ライン毎に２つの画素サンプルおきに第１のＵＨＤＴＶ１のクラスイメージの映像データ領域における同一ラインにマッピングする。また、ＵＨＤＴＶ２のクラスイメージの第０ラインから１ラインおきに含まれる各画素サンプルであって、第１のＵＨＤＴＶ１のクラスイメージにマッピングされた画素サンプルとは異なる画素サンプルをマッピングする。このとき、２つの画素サンプルおきに第２のＵＨＤＴＶ１のクラスイメージの映像データ領域における同一ラインにマッピングする。さらに、ＵＨＤＴＶ２のクラスイメージの第１ラインから１ラインおきに含まれる各画素サンプルを、ライン毎に２つの画素サンプルおきに第３のＵＨＤＴＶ１のクラスイメージの映像データ領域における同一ラインにマッピングする。また、ＵＨＤＴＶ２のクラスイメージの第１ラインから１ラインおきに含まれる各画素サンプルをマッピングする。このとき、第３のＵＨＤＴＶ１のクラスイメージにマッピングされた画素サンプルとは異なる画素サンプルを、２つの画素サンプルおきに第４のＵＨＤＴＶ１のクラスイメージの映像データ領域における同一ラインにマッピングする。そして、このマッピング処理を、ＵＨＤＴＶ２クラスイメージの画素サンプルを全て抽出し終わるまで繰り返す。
【０２４４】
以降の第１の２画素間引き制御部１０５−１〜１０５−４が第１〜第８のサブイメージに画素サンプルをマッピングする処理と、ライン間引き、ワード間引きの処理は、第２の実施の形態に係る画素サンプルの間引き処理と同様に行われるため、詳細な説明を省略する。
【０２４５】
第１のマッピング部１１Ａが出力するベーシックストリームＣＨ１〜ＣＨ６４は、１６ｃｈずつ８組の第２のマッピング部１１Ｂに入力する。そして、第２のマッピング部１１Ｂは、第１の実施の形態の図４に示した方式で８ｃｈずつ、合計６４本のＨＤ−ＳＤＩにまとめて伝送することができる。
【０２４６】
図２９は、第１の再生部３９Ａの内部構成例を示す。
第１の再生部３９Ａは、第１のマッピング部１１Ａが画素サンプルに行った処理を逆変換するブロックである。
【０２４７】
８組の第２の再生部３９Ｂは、合計６４本のＨＤ−ＳＤＩが入力すると、第１の実施の形態の図１９に示した方式でそれぞれベーシックストリームＣＨ１〜ＣＨ６４に変換して第１の再生部３９Ａに出力する。
【０２４８】
第１の再生部３９Ａは、各部にクロックを供給するクロック供給回路１２１を備える。また、第１の再生部３９Ａは、１９２０×１０８０／５０Ｉ−６０Ｉ信号を構成する６４本のベーシックストリームＣＨ１〜６４をそれぞれ記憶するＲＡＭ１３０−１〜１３０−６４を備える。ベーシックストリームＣＨ１〜６４は、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８から入力されたＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７，…，ＣＨ１２７と、ＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８，…，ＣＨ６４に相当する。書込み制御部１３１−１〜１３１−６４は、クロック供給回路１２１から供給されるクロックに合わせて、入力したＳＭＰＴＥ４３５−２に規定される６４本のベーシックストリームＣＨ１〜６４をＲＡＭ１３０−１〜１３０−６４に書き込む制御を行う。
【０２４９】
また、第１の再生部３９Ａは、ワード多重（デインタリーブ）を制御するワード多重制御部１２９−１〜１２９−６４と、ワード多重制御部１２９−１〜１２９−６４が多重したデータを書き込むＲＡＭ６４−１〜６４−６４と、を備える。また、ライン多重を制御するライン多重制御部１２７−１〜１２７−３２と、ライン多重制御部１２７−１〜１２７−３２が多重したデータを書き込むＲＡＭ１２６−１〜１２６−３２を備える。
【０２５０】
また、第１の再生部３９Ａは、ＲＡＭ１２６−１〜１２６−３２から抽出した２画素サンプルの多重を制御する第１の２画素多重制御部１２５−１〜１２５−４を備える。また、第１の２画素多重制御部１２５−１〜１２５−４がＵＨＤＴＶ１クラスイメージに多重した画素サンプルを記憶するＲＡＭ１２４−１〜１２４−４を備える。また、第１の再生部３９Ａは、ＲＡＭ１２４−１〜１２４−４から抽出したＵＨＤＴＶ１クラスイメージの画素サンプルをＵＨＤＴＶ２クラスイメージに多重する第２の２画素多重制御部１２２を備える。また、ＵＨＤＴＶ２クラスイメージに多重した画素サンプルを記憶するＲＡＭ１２３を備える。
【０２５１】
次に、第１の再生部３９Ａの動作例を説明する。
クロック供給回路１２１は、第２の２画素多重制御部１２２、第１の２画素多重制御部１２５−１〜１２５−４、ライン多重制御部１２７−１〜１２７−３２、ワード多重制御部１２９−１〜１２９−６４及び書込み制御部１３１−１〜１３１−６４にクロックを供給する。このクロックにより各部が同期して、画素サンプルの読み出し又は書き込みが制御される。
【０２５２】
第１〜第８のサブイメージから抽出した画素サンプルをＵＨＤＴＶ１クラスイメージにマッピングする処理と、ライン多重、ワード多重の処理は、第２の実施の形態に係る画素サンプルの多重処理と同様に行われるため、詳細な説明を省略する。
【０２５３】
第２の２画素多重制御部１２２は、ＲＡＭ１２４−１〜１２４−４から読み出した画素サンプルを２画素毎に以下の処理で多重する。すなわち、ｍ×ｎが３８４０×２１６０であり、ａ−ｂが５０Ｐ，５９．９４Ｐ，６０Ｐである第１〜第４のＵＨＤＴＶ１のクラスイメージから２つの画素サンプルを抽出し、７６８０×４３２０／５０Ｐ，５９．９４Ｐ，６０Ｐ／４：２：０／１０ビット，１２ビットであるＵＨＤＴＶ２のクラスイメージの同一ラインに隣り合わせて多重する。
【０２５４】
ここで、第２の２画素多重制御部１２２は、第１のＵＨＤＴＶ１のクラスイメージの映像データ領域における同一ラインからライン毎に２つの画素サンプル毎に抽出した画素サンプルを多重する。このとき、ＵＨＤＴＶ２のクラスイメージの第０ラインから１ラインおきであって、同一ラインの２つの画素サンプルおきに多重する。また、第２のＵＨＤＴＶ１のクラスイメージの映像データ領域における同一ラインからライン毎に２つの画素サンプル毎に抽出した画素サンプルを多重する。このとき、ＵＨＤＴＶ２のクラスイメージの第０ラインから１ラインおきであって、第１のＵＨＤＴＶ１のクラスイメージから多重された画素サンプルとは異なる位置における同一ラインの２つの画素サンプルおきに多重する。
また、第３のＵＨＤＴＶ１のクラスイメージの映像データ領域における同一ラインからライン毎に２つの画素サンプル毎に抽出した画素サンプルを多重する。このとき、ＵＨＤＴＶ２のクラスイメージの第１ラインから１ラインおきであって、同一ラインの２つの画素サンプルおきに多重する。また、第４のＵＨＤＴＶ１のクラスイメージの映像データ領域における同一ラインからライン毎に２つの画素サンプル毎に抽出した画素サンプルを多重する。このとき、ＵＨＤＴＶ２のクラスイメージの第１ラインから１ラインおきであって、第３のＵＨＤＴＶ１のクラスイメージから多重された画素サンプルとは異なる位置における同一ラインの２つの画素サンプルおきに多重する。
そして、この多重処理を、ＵＨＤＴＶ１クラスイメージの画素サンプルを全て抽出し、ＵＨＤＴＶ２クラスイメージに多重し終わるまで繰り返す。
【０２５５】
この結果、ＲＡＭ１２３には、ＵＨＤＴＶ２で規定されるクラスイメージである７６８０×４３２０／１００−１２０Ｐ／４：２：０／１０ビット，１２ビットが保存され、適宜、この信号がＶＴＲ等に送って再生される。
【０２５６】
なお、図２９では、第１及び第２の２画素多重、ライン多重、ワード多重と、を４種類のＲＡＭを用いて４段階で行う例を書いた。しかし、一つのＲＡＭを用いて７６８０×４３２０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号を再生しても良い。
【０２５７】
以上説明した第３の実施の形態に係る放送用カメラ１によれば、以下の間引き処理を行う。すなわち、画素数の大きい７６８０×４３２０信号を２画素サンプル単位で２回間引いて複数の１９２０×１０８０信号にマッピングした後、ライン間引きする。この間引き処理は、信号をマッピングする際に必要となるメモリを最小にする方式であると共に、メモリ量が最小になることから信号の伝送遅延も最小に抑えることができる。
【０２５８】
また、第３の実施の形態に係るＣＣＵ２は、放送用カメラ１から受け取った６４本のＨＤ−ＳＤＩに基づいて、ワード多重、ライン多重、２画素多重を行ってＵＨＤＴＶ１クラスイメージを生成する。さらに、ＵＨＤＴＶ１クラスイメージからＵＨＤＴＶ２クラスイメージを生成することにより、放送用カメラ１との間で現行の伝送インターフェースを用いてＵＨＤＴＶ２クラスイメージを伝送することが可能となった。
【０２５９】
また、１０Ｇ １６ｃｈの信号を１本の光ファイバーで伝送する際には、ＣＷＤＭ／ＤＷＤＭ波長多重技術を使うことが出来る。
【０２６０】
＜第４の実施の形態：ＵＨＤＴＶ２ ７６８０×４３２０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット多重方式を工夫して伝送ＨＤ−ＳＤＩや１０Ｇ−ＳＤＩのｃｈ数を半分にする＞
【０２６１】
７６８０×４３２０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号は、Ｓ２０３６−１で規定される信号のフレームレートを倍にした信号である。Ｓ２０３６−１で規定される信号とは、７６８０×４３２０／５０Ｐ−６０Ｐ／４：２：０／１０ビット，１２ビット信号である。また、７６８０×４３２０／１００Ｐ−１２０Ｐ信号と７６８０×４３２０／５０Ｐ−６０Ｐの禁止コード等のディジタル信号形式は同じであるとする。
図３０は、７６８０×４３２０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号を、２フレーム単位でライン方向に２画素サンプル毎に間引く例を示す。
【０２６２】
このとき、図２８に示した第２の２画素間引き制御部１０２は、７６８０×４３２０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：２：０／１０ビット，１２ビットであるＵＨＤＴＶ２のクラスイメージから、同一ラインで隣り合う２つの画素サンプルを間引く。そして、ｍ×ｎが３８４０×２１６０であり、ａ−ｂが１００Ｐ，１１９．８８Ｐ，１２０Ｐである第１〜第４のＵＨＤＴＶ１のクラスイメージに画素サンプルをマッピングする。
【０２６３】
具体的には、７６８０×４３２０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号の画素サンプルを、４ｃｈの３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号にマッピングする。４ｃｈの３８４０×２１６０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号のうち、４：２：０／１０ビット信号は、従来方式では０信号成分にデフォルト値を割り当てる。これにより、第２の実施の形態に示した方法で１６ｃｈのＨＤ−ＳＤＩに信号がマッピングして出力され、１０Ｇ−ＳＤＩの奇数ｃｈに入力することで４ｃｈの１０Ｇ モードＤで伝送できる。
【０２６４】
また、４：２：０／１２ビット信号は、同様に０信号成分にデフォルト値を割り当てる。このデフォルト値は、１０ビット信号の場合には２００ｈ、１２ビット信号の場合には８００ｈが割り当てられる。これにより、３２ｃｈのＨＤ−ＳＤＩに４：２：０／１２ビット信号がマッピングして出力されるので、４ｃｈの１０Ｇ モードＤで伝送できる。従って、７６８０×４３２０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット，１２ビット信号は、合計１６ｃｈの１０Ｇ モードＤで伝送可能である。
【０２６５】
また、２画素サンプル間引きで間引いた後の第１〜第４のＵＨＤＴＶ１クラスイメージの４：２：０信号のうち、第１及び第２のＵＨＤＴＶ１クラスイメージは４：２：２信号に変換され、第３及び第４のＵＨＤＴＶ１クラスイメージは４：０：０信号に変換される。ここで、０の信号成分には上記のデフォルト値（１０ビット信号の場合には２００ｈ、１２ビット信号の場合には８００ｈ）が多重されている。
【０２６６】
７６８０×４３２０／１００Ｐ−１２０Ｐ／４：２：０／１０ビット信号の場合には、２画素サンプル間引きでマッピングされた第１〜第４のＵＨＤＴＶ１クラスイメージは、第２の実施の形態の方式で１６ｃｈのＨＤ−ＳＤＩに多重される。しかし、４：２：２信号形式を持つ第１のＵＨＤＴＶ１クラスイメージと、４：０：０信号形式を持つ第３のＵＨＤＴＶ１クラスイメージを多重したそれぞれのＨＤ−ＳＤＩの各１６ｃｈを変換する。このとき、第１の実施の形態の図１１と図１２に示した方式で４：４：４（Ｒ‘Ｇ’Ｂ‘あるいはＹ′Ｃ′ＢＣ′Ｒ）／１０ビット信号と同じデータ構造を持つ１６組のデュアルリンク ＨＤ−ＳＤＩ ＬｉｎｋＡ／Ｂに変換することで、８ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送することができる。
【０２６７】
同様に、４：２：２信号形式を持つ第２のＵＨＤＴＶ１クラスイメージと４：０：０信号形式を持つＵＨＤＴＶ１／１２０Ｐ 第４のクラスイメージを多重したそれぞれのＨＤ−ＳＤＩの各１６ｃｈを変換する。このとき、第１の実施の形態の方式で４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃ′ＢＣ′Ｒ）／１０ビット信号と同じデータ構造を持つ１６組のデュアルリンク ＨＤ−ＳＤＩ ＬｉｎｋＡ／Ｂに変換する。これにより、４ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送することができるので合計８ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送でき、従来方式と比べて伝送容量を半分にすることが可能である。
【０２６８】
一方、図２９に示した第２の２画素多重制御部１２２は、ｍ×ｎが３８４０×２１６０であり、ａ−ｂが１００Ｐ，１１９．８８Ｐ，１２０Ｐである第１〜第４のＵＨＤＴＶ１のクラスイメージに２つの画素サンプルを抽出する。そして、７６８０×４３２０／５０Ｐ，５９．９４Ｐ，６０Ｐ／４：２：０／１０ビット，１２ビットであるＵＨＤＴＶ２のクラスイメージの同一ラインに隣り合わせて多重する。
【０２６９】
以上説明した第４の実施の形態に係る放送用カメラ１によれば、７６８０×４３２０／１００Ｐ−１２０Ｐ／４：２：０／１２ビット信号の場合には、２画素サンプル間引きによりマッピングされたそれぞれの第１〜第４のＵＨＤＴＶ１クラスイメージは、第２の実施の形態の方式で３２ｃｈのＨＤ−ＳＤＩに多重される。４：２：２信号形式を持つ第１のＵＨＤＴＶ１クラスイメージと、４：０：０信号形式を持つ第３のＵＨＤＴＶ１クラスイメージを多重したそれぞれのＨＤ−ＳＤＩの各３２ｃｈを変換する。このとき、第１の実施の形態の方式で４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃ′ＢＣ′Ｒ）／１２ビット信号と同じデータ構造を持つ１６組のデュアルリンク ＨＤ−ＳＤＩ ＬｉｎｋＡ／Ｂに変換する。このため、４ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送することができる。
【０２７０】
同様に、４：２：２信号形式を持つ第２のＵＨＤＴＶ１クラスイメージと４：０：０信号形式を持つＵＨＤＴＶ１／１２０Ｐ 第４のクラスイメージを多重したそれぞれのＨＤ−ＳＤＩの各３２ｃｈを変換する。このとき、第１の実施の形態図７，８の方式で４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃ′ＢＣ′Ｒ）／１２ビット信号と同じデータ構造を持つ１６組のデュアルリンク ＨＤ−ＳＤＩ ＬｉｎｋＡ／Ｂに変換する。このため、４ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送することができるので合計８ｃｈの１０Ｇ−ＳＤＩ モードＤで伝送でき、従来方式と比べて伝送容量を半分にすることが可能である。
【０２７１】
以上説明した第１〜第４の実施の形態に係る伝送システム１０によれば、以下の効果を奏する。
３８４０×２１６０／４：２：０／１０ビット信号の場合には、偶数ラインをマッピングした４：２：２信号の２組のＬｉｎｋＡ／Ｂを、新しく組み替える４組のＬｉｎｋＡ／Ｂの４ｃｈのＬｉｎｋＡとする。また、奇数ラインをマッピングした２組の４：０：０信号のＬｉｎｋＡ／ＢのＹｃｈに多重された１０ビット信号を、新しく組み替える４組のＬｉｎｋＡ／Ｂの４ｃｈのＬｉｎｋＢのＣｃｈに多重し直す。これにより、ＳＭＰＴＥ ＳＴ３７２に規定される４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃ′ＢＣ′Ｒ）／１０ビットデータ構造と同じ構造にする。
【０２７２】
３８４０×２１６０／４：２：０／１２ビット信号の場合には、以下の処理を行う。すなわち、偶数ラインをマッピングした４：２：２信号の４組のＬｉｎｋＡ／Ｂのうち、１２ビット信号の上位１０ビットを多重した４ｃｈのＬｉｎｋＡを、新しく組み替える４組のＬｉｎｋＡ／Ｂの４ｃｈのＬｉｎｋＡとする。また、１２ビット信号の下位２ビットを多重した４ｃｈのＬｉｎｋＢの、Ｙｃｈの偶数番目の画素サンプルは新しく組み替える４組のＬｉｎｋＡ／Ｂの４ｃｈのＬｉｎｋＢのＹｃｈの偶数番目の画素サンプルとする。そして、Ｙｃｈ奇数番目の画素サンプルと、奇数ラインをマッピングした４：０：０信号のＬｉｎｋＡ／Ｂの４ｃｈのＬｉｎｋＢのＹｃｈに多重された１２ビット信号の下位２ビット信号を、奇数番目の画素サンプルに多重し直す。この多重処理は、新しく組み替える４ｃｈのＬｉｎｋＡ／ＢのＬｉｎｋＢのＹｃｈの画素サンプルに対して行われる。また、Ｙｃｈに多重された１２ビット信号の上位１０ビットをＣｃｈに多重し直すことで、ＳＭＰＴＥ ＳＴ３７２に規定される４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃ′ＢＣ′Ｒ）／１２ビットデータ構造と同じ構造にする。
【０２７３】
これにより、ＩＴＵやＳＭＰＴＥで審議されている次世代の映像信号である３８４０×２１６０，７６８０×４３２０／１００Ｐ−１２０Ｐ信号を以下のように多重する。すなわち、４：２：０サンプル信号については３８４０×２１６０，７６８０×４３２０／１００Ｐ−１２０Ｐ信号を多ｃｈのＨＤ−ＳＤＩにマッピングした後の２ｃｈあるいは４ｃｈのＨＤ−ＳＤＩの信号の中身を多重し直す。そして、４：４：４（Ｒ’Ｇ’Ｂ’又はＹ′Ｃｂ’Ｃｒ’）／１０ビットあるいは１２ビット信号形式に変換したデュアルリンク ＨＤ−ＳＤＩのデータ構造とする。こうして、伝送するＨＤ−ＳＤＩや１０Ｇインターフェースの伝送ｃｈ数を半分にすることができる。
【０２７４】
また、将来提案される可能性が高い３８４０×２１６０／１００Ｐ−１２０Ｐ、７６８０×４３２０／１００Ｐ−１２０Ｐ信号を、２画素間引きやライン間引き、最終的にはワード間引きをする。これにより、多ｃｈの１９２０×１０８０／５０Ｉ−６０Ｉ信号にマッピングすることができる。上述した第１〜第４の実施の形態におけるマッピング方式が最も必要とするメモリ量が少なく、遅延も少ない。また、ＳＭＰＴＥ２７４Ｍで規定される１９２０×１０８０／５０Ｉ−６０Ｉ信号は、現行の測定器で観測可能である。また、３８４０×２１６０／１００Ｐ−１２０Ｐ、７６８０×４３２０／１００Ｐ−１２０Ｐ信号を画素単位あるいは時間単位で間引いて観測することも可能である。また、現行の諸々のＳＭＰＴＥマッピング規格との整合が取れるので、将来ＳＭＰＴＥにおける標準化においても賛同を得られる可能性が最も高い方式である。
【０２７５】
また、４ｋ、８ｋの信号を２画素サンプル毎に間引くことで、画面全体の映像を現行のＨＤ用のモニタや波形モニタ、あるいは８ｋ信号を将来の４ｋ用モニタ等で観測できる。このため、映像機器を開発する際等における不具合の解析に有効である。
【０２７６】
また、３８４０×２１６０／１００Ｐ−１２０Ｐ、７６８０×４３２０／１００Ｐ−１２０Ｐ信号を、４ｃｈ，１６ｃｈのモードＤの１０．６９２Ｇｂｐｓで伝送する際に、最小の遅延で伝送システムを構築することが出来る。また、ＳＭＰＴＥで審議されているＳ２０３６−３規格について、３８４０×２１６０、７６８０×４３２０のクラスイメージのフレームから２画素サンプル毎に間引く方式の整合を取ることができる。なお、Ｓ２０３６−３は、３８４０×２１６０／２３．９８Ｐ−６０Ｐ、７６８０×４３２０／２３．９８Ｐ−６０Ｐの多ｃｈの１０．６９２ＧｂｐｓのモードＤへのマッピング規格に関する。
【０２７７】
また、画素の間引き又は多重に際して抽出される画素数を少なくし、一時領域として用いるメモリ量を抑えることができる。ここで、１９２０×１０８０／５０Ｐ−６０Ｐ信号をライン間引きして２ｃｈの１９２０×１０８０／５０Ｉ−６０Ｉ信号に変換するライン間引きは、ＳＭＰＴＥ３７２の規格に採用された方式を用いる。この規格には、１９２０×１０８０／５０Ｐ−６０Ｐ信号を２ｃｈの１９２０×１０８０／５０Ｉ−６０Ｉにマッピングする方式が規定されている。このため、上述した実施の形態に係るマッピング方式を用いることによって、ＳＭＰＴＥ３７２の規格で定められたマッピング方式と整合を取ることができる。
【０２７８】
＜６．変形例＞
なお、上述した実施の形態例における一連の処理は、ハードウェアにより実行することができるが、ソフトウェアにより実行させることもできる。一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが専用のハードウェアに組み込まれているコンピュータ、または、各種の機能を実行するためのプログラムをインストールしたコンピュータにより、実行可能である。例えば汎用のパーソナルコンピュータなどに所望のソフトウェアを構成するプログラムをインストールして実行させればよい。
【０２７９】
また、上述した実施の形態の機能を実現するソフトウェアのプログラムコードを記録した記録媒体を、システムあるいは装置に供給してもよい。また、そのシステムあるいは装置のコンピュータ（またはＣＰＵ等の制御装置）が記録媒体に格納されたプログラムコードを読み出し実行することによっても、機能が実現されることは言うまでもない。
【０２８０】
この場合のプログラムコードを供給するための記録媒体としては、例えば、フレキシブルディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭなどを用いることができる。
【０２８１】
また、コンピュータが読み出したプログラムコードを実行することにより、上述した実施の形態の機能が実現される。加えて、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳなどが実際の処理の一部又は全部を行う。その処理によって上述した実施の形態の機能が実現される場合も含まれる。
【０２８２】
また、本開示は上述した実施の形態に限られるものではなく、特許請求の範囲に記載した本開示の要旨を逸脱しない限りその他種々の応用例、変形例を取り得ることは勿論である。
【符号の説明】
【０２８３】
１…放送用カメラ、２…ＣＣＵ、３…光ファイバーケーブル、１０…信号伝送システム、１１…マッピング部、３９…再生部
【特許請求の範囲】
【請求項１】
１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるｍ×ｎ（ｍサンプル、ｎラインを示すｍ，ｎは、正の整数）／ａ−ｂ（ａ，ｂは、プログレッシブ信号のフレームレート）／４：２：０／ｒビット信号で規定されるクラスイメージから、同一ラインで隣り合う２つの画素サンプルを間引いて、ｍ′×ｎ′（ｍ′サンプル、ｎ′ラインを示すｍ′，ｎ′は、正の整数）／ａ′−ｂ′（ａ′，ｂ′は、プログレッシブ信号のフレームレート）／４：２：２あるいは４：０：０／ｒビット信号で規定される第１〜第Ｎ（Ｎは、２以上の整数）のサブイメージの映像データ領域にマッピングする２画素間引き制御部と、
前記画素サンプルがマッピングされた前記第１〜第Ｎのサブイメージのそれぞれの一ラインおきに前記画素サンプルを間引いてインターレース信号に変換する場合に、第１〜第Ｎ／２のサブイメージを、４：２：２／ｒビット信号に変換し、第（Ｎ／２）＋１〜第Ｎのサブイメージを、４：０：０／ｒビット信号に変換するライン間引き制御部と、を有する第１のマッピング部と、
前記第１のマッピング部が出力する前記ベーシックストリームの４：２：２／ｒビット信号のデータ構造、及び４：０：０／ｒビット信号のデータ構造を、４：４：４／ｒビット信号のデータ構造に合わせて変換したデュアルリンクＨＤ−ＳＤＩを出力する第２のマッピング部と、を備える
信号送信装置。
【請求項２】
前記ｒビットが１０ビットであって、Ｎ＝４である場合に、
前記第２のマッピング部は、第１及び第２のサブイメージから変換され、４：２：２／１０ビット信号のデータ構造である第１〜第４のベーシックストリームをデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＡに多重し、第３及び第４のサブイメージから変換され、４：０：０／１０ビット信号のデータ構造である第５〜第８のベーシックストリームのうち、サンプル番号が偶数であるＹ信号を、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであって、前記サンプル番号＋１番目のＣ’Ｂチャンネルに多重し、４：０：０／１０ビット信号におけるＹ信号の奇数サンプルを、ＨＤ−ＳＤＩのＬｉｎｋＢであって、前記偶数サンプル番目のＣ’Ｒチャンネルに多重して、第１〜第８のベーシックストリームを４：４：４／１０ビット信号のデータ構造であるＨＤ−ＳＤＩに変換する
請求項１記載の信号送信装置。
【請求項３】
前記ｒビットが１２ビットであって、Ｎ＝４である場合に、
前記第１のマッピング部は、前記ライン間引き制御部によってライン毎に間引かれた前記画素サンプルをワード毎に間引いて、ＳＭＰＴＥ４３５−１に規定されるＨＤ−ＳＤＩの有効映像データ領域にマッピングし、第１〜第１６のベーシックストリームを出力するワード間引き制御部を備え、
前記第２のマッピング部は、第１および第２のサブイメージから変換され、４：２：２／１２ビット信号のデータ構造である第１、３，５，７のベーシックストリームをデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＡであるＣＨ１，３，５，７に多重し、
第１及び第２のサブイメージから変換され、４：２：２／１２ビット信号のデータ構造である第２，４，６，８のベーシックストリームのサンプル番号が偶数であるＹ信号を、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８の同じサンプル番号のＹ信号に多重し、
第３及び第４のサブイメージから変換され、４：０：０／１２ビット信号のデータ構造である第９，１１，１３，１５のベーシックストリームのサンプル番号が偶数であるＹ信号を、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８の前記サンプル番号＋１番目のＣＢ′チャンネルに多重し、第９，１１，１３，１５のベーシックストリームのサンプル番号が奇数であるＹ信号を、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８の前記サンプル番目のＣＲ′チャンネルに多重し、
前記第２，４，６，８のベーシックストリームのサンプル番号が奇数であるＹ信号、及び第３及び第４のサブイメージから変換され、４：０：０／１２ビット信号のデータ構造である第１０，１２，１４，１６のベーシックストリームのＹ信号の下位２ビットを、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のサンプル番号が奇数であるＹ信号に多重する
請求項２記載の信号送信装置。
【請求項４】
前記２画素間引き制御部は、前記フレームの同一ライン上で隣り合う２つの画素サンプルを間引いて、ＳＭＰＴＥ４３５−１で規定される第１〜第４のサブイメージの内、前記フレームの偶数ライン上の画素サンプルを前記第１のサブイメージと前記第２のサブイメージに２つの画素サンプルずつマッピングし、前記フレームの奇数ライン上の画素サンプルを前記第３のサブイメージと前記第４のサブイメージにマッピングする
請求項２又は３記載の信号送信装置。
【請求項５】
ＵＨＤＴＶ１のクラスイメージにおける、ｍ×ｎが３８４０×２１６０であり、ａ−ｂが１００Ｐ，１１９．８８Ｐ，１２０Ｐであって、
前記２画素間引き制御部は、ｍ′×ｎ′が１９２０×１０８０であり、ａ′−ｂ′が５０Ｐ，５９．９４Ｐ，６０Ｐである前記第１〜第８のサブイメージの映像データ領域に前記画素サンプルをマッピングする場合に、前記第１のクラスイメージの第０ラインの各画素サンプルを第１及び第２のサブイメージの映像データ領域にマッピングし、前記第１のクラスイメージの第１ラインの各画素サンプルを第３及び第４のサブイメージの映像データ領域にマッピングし、前記第１のクラスイメージの第２ラインの各画素サンプルを第５及び第６のサブイメージの映像データ領域にマッピングし、前記第１のクラスイメージの第３ラインの各画素サンプルを第７及び第８のサブイメージの映像データ領域にマッピングし、さらに、前記第２のクラスイメージの第０ラインの各画素サンプルを第１及び第２のサブイメージの映像データ領域にマッピングし、前記第２のクラスイメージの第１ラインの各画素サンプルを第３及び第４のサブイメージの映像データ領域にマッピングし、前記第２のクラスイメージの第２ラインの各画素サンプルを第５及び第６のサブイメージの映像データ領域にマッピングし、前記第２のクラスイメージの第３ラインの各画素サンプルを第７及び第８のサブイメージの映像データ領域にマッピングする
請求項２又は３記載の信号送信装置。
【請求項６】
さらに、７６８０×４３２０／５０Ｐ，５９．９４Ｐ，６０Ｐ／４：２：０／１０ビット，１２ビットであるＵＨＤＴＶ２のクラスイメージから、同一ラインで隣り合う２つの画素サンプルを間引いて、ｍ×ｎが３８４０×２１６０であり、ａ−ｂが５０Ｐ，５９．９４Ｐ，６０Ｐである第１〜第４のＵＨＤＴＶ１のクラスイメージに画素サンプルをマッピングする第２の２画素間引き制御部を備える
請求項２又は３記載の信号送信装置。
【請求項７】
さらに、７６８０×４３２０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：２：０／１０ビット，１２ビットであるＵＨＤＴＶ２のクラスイメージから、同一ラインで隣り合う２つの画素サンプルを間引いて、ｍ×ｎが３８４０×２１６０であり、ａ−ｂが１００Ｐ，１１９．８８Ｐ，１２０Ｐである第１〜第４のＵＨＤＴＶ１のクラスイメージに画素サンプルをマッピングする第２の２画素間引き制御部を備える
請求項２又は３記載の信号送信装置。
【請求項８】
１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるｍ×ｎ（ｍサンプル、ｎラインを示すｍ，ｎは、正の整数）／ａ−ｂ（ａ，ｂは、プログレッシブ信号のフレームレート）／４：２：０／ｒビット信号で規定されるクラスイメージから、同一ラインで隣り合う２つの画素サンプルを間引いて、ｍ′×ｎ′（ｍ′サンプル、ｎ′ラインを示すｍ′，ｎ′は、正の整数）／ａ′−ｂ′（ａ′，ｂ′は、プログレッシブ信号のフレームレート）／４：２：２および４：０：０／ｒビット信号で規定される第１〜第Ｎ（Ｎは、２以上の整数）のサブイメージの映像データ領域にマッピングするステップと、
前記画素サンプルがマッピングされた前記第１〜第Ｎのサブイメージのそれぞれの一ラインおきに前記画素サンプルを間引いてインターレース信号に変換する場合に、第１〜第Ｎ／２のサブイメージを、４：２：２／ｒビット信号に変換し、第（Ｎ／２）＋１〜第Ｎのサブイメージを、４：０：０／ｒビット信号に変換するステップと、
前記４：２：２／ｒビット信号のデータ構造、及び４：０：０／ｒビット信号のデータ構造を、４：４：４／ｒビット信号のデータ構造に合わせて変換したデュアルリンクＨＤ−ＳＤＩを出力するステップと、を含む
信号送信方法。
【請求項９】
デュアルリンクＨＤ−ＳＤＩを再生する第１及び第２の再生部を備え、
前記第２の再生部は、４：４：４／ｒビット信号のデータ構造としてある前記デュアルリンクＨＤ−ＳＤＩを、４：２：２／ｒビット信号のデータ構造としたベーシックストリーム、及び４：０：０／ｒビット信号のベーシックストリームに変換し、
前記第１の再生部は、
４：２：０／ｒビット信号のベーシックストリームを、ｍ′×ｎ′（ｍ′サンプル、ｎ′ラインを示すｍ′，ｎ′は、正の整数）／ａ′−ｂ′（ａ′，ｂ′は、プログレッシブ信号のフレームレート）／４：２：２／ｒビット信号で規定される第１〜第Ｎ／２（Ｎは、２以上の整数）のサブイメージの一ラインおきに画素サンプルを多重し、４：０：０／ｒビット信号のベーシックストリームを、第（Ｎ／２）＋１〜第Ｎのサブイメージの一ラインおきに画素サンプルを多重するライン多重制御部と、
前記第１〜第Ｎのサブイメージから２画素ずつ抽出した前記画素サンプルを、１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるｍ×ｎ（ｍサンプル、ｎラインを示すｍ，ｎは、正の整数）／ａ−ｂ（ａ，ｂは、プログレッシブ信号のフレームレート）／４：２：０／ｒビット信号で規定されるクラスイメージのフレームにおける同一ラインに隣り合わせて多重する２画素多重制御部と、を備える
信号受信装置。
【請求項１０】
前記ｒビットが１０ビットであって、Ｎ＝４である場合に、
前記第２の再生部は、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＡを４：２：２／１０ビット信号のデータ構造である第１〜第４のベーシックストリームに多重して、第１及び第２のサブイメージを再生し、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであって、前記サンプル番号＋１番目のＣ’Ｂチャンネルから読み出したＹ信号を、４：０：０／１０ビット信号のデータ構造である第５〜第８のベーシックストリームのうち、サンプル番号が偶数であるＹ信号に多重して、第３及び第４のサブイメージを再生し、ＨＤ−ＳＤＩのＬｉｎｋＢであって、前記偶数サンプル番目のＣ’Ｒチャンネルから読み出したＹ信号を、４：０：０／１０ビット信号のうち、サンプル番号が奇数であるＹ信号に多重して、４：４：４／１０ビット信号のデータ構造であるＨＤ−ＳＤＩを第１〜第８のベーシックストリームに変換する
請求項９記載の信号受信装置。
【請求項１１】
前記ｒビットが１２ビットであって、Ｎ＝４である場合に、
前記第１のマッピング部は、入力する第１〜第１６のベーシックストリームがＳＭＰＴＥ４３５−１に規定されるＨＤ−ＳＤＩの映像データ領域から抽出した前記画素サンプルをワード毎に多重するワード多重制御部を備え、
前記第２の再生部は、
デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＡであるＣＨ１，３，５，７から再生した４：２：２／１２ビット信号の上位１０ビットのデータ構造である、第１、３，５，７のベーシックストリームを第１および第２のサブイメージから作られるＣＨ１，３，５，７に変換し、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のサンプル番号が偶数であるＹ信号から再生した４：２：２／１２ビット信号のデータ構造である第２，４，６，８のベーシックストリームの同じサンプル番号のＹ信号を第１及び第２のサブイメージに変換し、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８の前記サンプル番号＋１番目のＣ’Ｂチャンネルから再生したＹ信号を、第９，１１，１３，１５のベーシックストリームのサンプル番号が偶数である第３及び第４のサブイメージの上位１０ビットに変換し、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８の前記サンプル番目のＣ’Ｒチャンネルから再生したＹ信号を、第９，１１，１３，１５のベーシックストリームのサンプル番号が奇数である第３及び第４のサブイメージの上位１０ビットに変換し、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のサンプル番号が奇数であるＹ信号から再生したＹ信号を、前記第２，４，６，８のベーシックストリームのサンプル番号が奇数であるＹ信号に変換し、４：０：０／１２ビット信号のデータ構造である第１０，１２，１４，１６のベーシックストリームのＹ信号の下位２ビットを第３及び第４のサブイメージに変換する
請求項９記載の信号受信装置。
【請求項１２】
前記２画素多重制御部は、
ＳＭＰＴＥ４３５−１で規定される第１〜第４のサブイメージの内、前記第１のサブイメージと前記第２のサブイメージから抽出した２つの画素サンプルを前記フレームの偶数ライン上に多重し、前記第３のサブイメージと前記第４のサブイメージから抽出した２つの画素サンプルを前記フレームの奇数ライン上に多重する場合に、前記フレームの同一ライン上で２つの画素サンプルを隣り合わせて多重する
請求項１０又は１１記載の信号受信装置。
【請求項１３】
ＵＨＤＴＶ１のクラスイメージにおける、ｍ×ｎが３８４０×２１６０であり、ａ−ｂが１００Ｐ，１１９．８８Ｐ，１２０Ｐであって、
前記２画素多重制御部は、ｍ′×ｎ′が１９２０×１０８０であり、ａ′−ｂ′が５０Ｐ，５９．９４Ｐ，６０Ｐである前記第１〜第８のサブイメージの映像データ領域から抽出した前記画素サンプルを前記クラスイメージに多重する場合に、
第１及び第２のサブイメージの映像データ領域から抽出した画素サンプルを前記第１のクラスイメージの第０ラインに隣り合わせて多重し、第３及び第４のサブイメージの映像データ領域から抽出した画素サンプルを前記第１のクラスイメージの第１ラインに隣り合わせて多重し、第５及び第６のサブイメージの映像データ領域から抽出した画素サンプルを前記第１のクラスイメージの第２ラインに隣り合わせて多重し、第７及び第８のサブイメージの映像データ領域から抽出した画素サンプルを前記第１のクラスイメージの第３ラインに隣り合わせて多重し、さらに、第１及び第２のサブイメージの映像データ領域から抽出した画素サンプルを前記第２のクラスイメージの第０ラインに隣り合わせて多重し、第３及び第４のサブイメージの映像データ領域から抽出した画素サンプルを前記第２のクラスイメージの第１ラインに隣り合わせて多重し、第５及び第６のサブイメージの映像データ領域から抽出した画素サンプルを前記第２のクラスイメージの第２ラインに隣り合わせて多重し、第７及び第８のサブイメージの映像データ領域から抽出した画素サンプルを前記第２のクラスイメージの第３ラインに隣り合わせて多重する
請求項１０又は１１記載の信号受信装置。
【請求項１４】
さらに、ｍ×ｎが３８４０×２１６０であり、ａ−ｂが５０Ｐ，５９．９４Ｐ，６０Ｐである第１〜第４のＵＨＤＴＶ１のクラスイメージに２つの画素サンプルを抽出し、７６８０×４３２０／５０Ｐ，５９．９４Ｐ，６０Ｐ／４：２：０／１０ビット，１２ビットであるＵＨＤＴＶ２のクラスイメージの同一ラインに隣り合わせて多重する第２の２画素多重制御部を備える
請求項１０又は１１記載の信号受信装置。
【請求項１５】
さらに、ｍ×ｎが３８４０×２１６０であり、ａ−ｂが１００Ｐ，１１９．８８Ｐ，１２０Ｐである第１〜第４のＵＨＤＴＶ１のクラスイメージに２つの画素サンプルを抽出し、７６８０×４３２０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：２：０／１０ビット，１２ビットであるＵＨＤＴＶ２のクラスイメージの同一ラインに隣り合わせて多重する第２の２画素多重制御部を備える
請求項１０又は１１記載の信号受信装置。
【請求項１６】
４：４：４／ｒビット信号のデータ構造としてある前記デュアルリンクＨＤ−ＳＤＩを、４：２：２／ｒビット信号、及び４：０：０／ｒビット信号に変換するステップと、
４：２：０／ｒビット信号のベーシックストリームを、ｍ′×ｎ′（ｍ′サンプル、ｎ′ラインを示すｍ′，ｎ′は、正の整数）／ａ′−ｂ′（ａ′，ｂ′は、プログレッシブ信号のフレームレート）／４：２：２／ｒビット信号で規定される第１〜第Ｎ／２（Ｎは、２以上の整数）のサブイメージの一ラインおきに画素サンプルを多重し、４：０：０／ｒビット信号を、第（Ｎ／２）＋１〜第Ｎのサブイメージの一ラインおきに画素サンプルを多重するステップと
前記第１〜第Ｎのサブイメージから２画素ずつ抽出した前記画素サンプルを、１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるｍ×ｎ（ｍサンプル、ｎラインを示すｍ，ｎは、正の整数）／ａ−ｂ（ａ，ｂは、プログレッシブ信号のフレームレート）／４：２：０／ｒビット信号で規定されるクラスイメージのフレームにおける同一ラインに隣り合わせて多重するステップと、を含む
信号受信方法。
【請求項１７】
１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるｍ×ｎ（ｍサンプル、ｎラインを示すｍ，ｎは、正の整数）／ａ−ｂ（ａ，ｂは、プログレッシブ信号のフレームレート）／４：２：０／ｒビット信号で規定されるクラスイメージから、同一ラインで隣り合う２つの画素サンプルを間引いて、ｍ′×ｎ′（ｍ′サンプル、ｎ′ラインを示すｍ′，ｎ′は、正の整数）／ａ′−ｂ′（ａ′，ｂ′は、プログレッシブ信号のフレームレート）／４：２：２および４：０：０／ｒビット信号で規定される第１〜第Ｎ（Ｎは、２以上の整数）のサブイメージの映像データ領域にマッピングする２画素間引き制御部と、
前記画素サンプルがマッピングされた前記第１〜第Ｎのサブイメージのそれぞれの一ラインおきに前記画素サンプルを間引いてインターレース信号に変換する場合に、第１〜第Ｎ／２のサブイメージを、４：２：２／ｒビット信号に変換し、第（Ｎ／２）＋１〜第Ｎのサブイメージを、４：０：０／ｒビット信号に変換するライン間引き制御部と、を有する第１のマッピング部と、
前記第１のマッピング部が出力する前記ベーシックストリームの４：２：２／ｒビット信号のデータ構造、及び４：０：０／ｒビット信号のデータ構造を、４：４：４／ｒビット信号のデータ構造に合わせて変換したデュアルリンクＨＤ−ＳＤＩを出力する第２のマッピング部と、を有する信号送信装置と、
デュアルリンクＨＤ−ＳＤＩを再生する第１及び第２の再生部を備え、
前記第２の再生部は、前記デュアルリンクＨＤ−ＳＤＩを、４：２：２／ｒビット信号のデータ構造、及び４：０：０／ｒビット信号のデータ構造に変換し、
前記第１の再生部は、
４：２：０／ｒビット信号を、ｍ′×ｎ′／ａ′−ｂ′／４：２：２／ｒビット信号で規定される第１〜第Ｎ／２（Ｎは、２以上の整数）のサブイメージの一ラインおきに画素サンプルを多重し、４：０：０／ｒビット信号を、第（Ｎ／２）＋１〜第Ｎのサブイメージの一ラインおきに画素サンプルを多重するライン多重制御部と、
前記第１〜第Ｎのサブイメージから２画素ずつ抽出した前記画素サンプルを、１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるｍ×ｎ／ａ−ｂ／４：２：０／ｒビット信号で規定されるクラスイメージのフレームにおける同一ラインに隣り合わせて多重する２画素多重制御部と、を有する信号受信装置、を備える
信号伝送システム。
【請求項１】
１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるｍ×ｎ（ｍサンプル、ｎラインを示すｍ，ｎは、正の整数）／ａ−ｂ（ａ，ｂは、プログレッシブ信号のフレームレート）／４：２：０／ｒビット信号で規定されるクラスイメージから、同一ラインで隣り合う２つの画素サンプルを間引いて、ｍ′×ｎ′（ｍ′サンプル、ｎ′ラインを示すｍ′，ｎ′は、正の整数）／ａ′−ｂ′（ａ′，ｂ′は、プログレッシブ信号のフレームレート）／４：２：２あるいは４：０：０／ｒビット信号で規定される第１〜第Ｎ（Ｎは、２以上の整数）のサブイメージの映像データ領域にマッピングする２画素間引き制御部と、
前記画素サンプルがマッピングされた前記第１〜第Ｎのサブイメージのそれぞれの一ラインおきに前記画素サンプルを間引いてインターレース信号に変換する場合に、第１〜第Ｎ／２のサブイメージを、４：２：２／ｒビット信号に変換し、第（Ｎ／２）＋１〜第Ｎのサブイメージを、４：０：０／ｒビット信号に変換するライン間引き制御部と、を有する第１のマッピング部と、
前記第１のマッピング部が出力する前記ベーシックストリームの４：２：２／ｒビット信号のデータ構造、及び４：０：０／ｒビット信号のデータ構造を、４：４：４／ｒビット信号のデータ構造に合わせて変換したデュアルリンクＨＤ−ＳＤＩを出力する第２のマッピング部と、を備える
信号送信装置。
【請求項２】
前記ｒビットが１０ビットであって、Ｎ＝４である場合に、
前記第２のマッピング部は、第１及び第２のサブイメージから変換され、４：２：２／１０ビット信号のデータ構造である第１〜第４のベーシックストリームをデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＡに多重し、第３及び第４のサブイメージから変換され、４：０：０／１０ビット信号のデータ構造である第５〜第８のベーシックストリームのうち、サンプル番号が偶数であるＹ信号を、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであって、前記サンプル番号＋１番目のＣ’Ｂチャンネルに多重し、４：０：０／１０ビット信号におけるＹ信号の奇数サンプルを、ＨＤ−ＳＤＩのＬｉｎｋＢであって、前記偶数サンプル番目のＣ’Ｒチャンネルに多重して、第１〜第８のベーシックストリームを４：４：４／１０ビット信号のデータ構造であるＨＤ−ＳＤＩに変換する
請求項１記載の信号送信装置。
【請求項３】
前記ｒビットが１２ビットであって、Ｎ＝４である場合に、
前記第１のマッピング部は、前記ライン間引き制御部によってライン毎に間引かれた前記画素サンプルをワード毎に間引いて、ＳＭＰＴＥ４３５−１に規定されるＨＤ−ＳＤＩの有効映像データ領域にマッピングし、第１〜第１６のベーシックストリームを出力するワード間引き制御部を備え、
前記第２のマッピング部は、第１および第２のサブイメージから変換され、４：２：２／１２ビット信号のデータ構造である第１、３，５，７のベーシックストリームをデュアルリンクＨＤ−ＳＤＩのＬｉｎｋＡであるＣＨ１，３，５，７に多重し、
第１及び第２のサブイメージから変換され、４：２：２／１２ビット信号のデータ構造である第２，４，６，８のベーシックストリームのサンプル番号が偶数であるＹ信号を、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８の同じサンプル番号のＹ信号に多重し、
第３及び第４のサブイメージから変換され、４：０：０／１２ビット信号のデータ構造である第９，１１，１３，１５のベーシックストリームのサンプル番号が偶数であるＹ信号を、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８の前記サンプル番号＋１番目のＣＢ′チャンネルに多重し、第９，１１，１３，１５のベーシックストリームのサンプル番号が奇数であるＹ信号を、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８の前記サンプル番目のＣＲ′チャンネルに多重し、
前記第２，４，６，８のベーシックストリームのサンプル番号が奇数であるＹ信号、及び第３及び第４のサブイメージから変換され、４：０：０／１２ビット信号のデータ構造である第１０，１２，１４，１６のベーシックストリームのＹ信号の下位２ビットを、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のサンプル番号が奇数であるＹ信号に多重する
請求項２記載の信号送信装置。
【請求項４】
前記２画素間引き制御部は、前記フレームの同一ライン上で隣り合う２つの画素サンプルを間引いて、ＳＭＰＴＥ４３５−１で規定される第１〜第４のサブイメージの内、前記フレームの偶数ライン上の画素サンプルを前記第１のサブイメージと前記第２のサブイメージに２つの画素サンプルずつマッピングし、前記フレームの奇数ライン上の画素サンプルを前記第３のサブイメージと前記第４のサブイメージにマッピングする
請求項２又は３記載の信号送信装置。
【請求項５】
ＵＨＤＴＶ１のクラスイメージにおける、ｍ×ｎが３８４０×２１６０であり、ａ−ｂが１００Ｐ，１１９．８８Ｐ，１２０Ｐであって、
前記２画素間引き制御部は、ｍ′×ｎ′が１９２０×１０８０であり、ａ′−ｂ′が５０Ｐ，５９．９４Ｐ，６０Ｐである前記第１〜第８のサブイメージの映像データ領域に前記画素サンプルをマッピングする場合に、前記第１のクラスイメージの第０ラインの各画素サンプルを第１及び第２のサブイメージの映像データ領域にマッピングし、前記第１のクラスイメージの第１ラインの各画素サンプルを第３及び第４のサブイメージの映像データ領域にマッピングし、前記第１のクラスイメージの第２ラインの各画素サンプルを第５及び第６のサブイメージの映像データ領域にマッピングし、前記第１のクラスイメージの第３ラインの各画素サンプルを第７及び第８のサブイメージの映像データ領域にマッピングし、さらに、前記第２のクラスイメージの第０ラインの各画素サンプルを第１及び第２のサブイメージの映像データ領域にマッピングし、前記第２のクラスイメージの第１ラインの各画素サンプルを第３及び第４のサブイメージの映像データ領域にマッピングし、前記第２のクラスイメージの第２ラインの各画素サンプルを第５及び第６のサブイメージの映像データ領域にマッピングし、前記第２のクラスイメージの第３ラインの各画素サンプルを第７及び第８のサブイメージの映像データ領域にマッピングする
請求項２又は３記載の信号送信装置。
【請求項６】
さらに、７６８０×４３２０／５０Ｐ，５９．９４Ｐ，６０Ｐ／４：２：０／１０ビット，１２ビットであるＵＨＤＴＶ２のクラスイメージから、同一ラインで隣り合う２つの画素サンプルを間引いて、ｍ×ｎが３８４０×２１６０であり、ａ−ｂが５０Ｐ，５９．９４Ｐ，６０Ｐである第１〜第４のＵＨＤＴＶ１のクラスイメージに画素サンプルをマッピングする第２の２画素間引き制御部を備える
請求項２又は３記載の信号送信装置。
【請求項７】
さらに、７６８０×４３２０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：２：０／１０ビット，１２ビットであるＵＨＤＴＶ２のクラスイメージから、同一ラインで隣り合う２つの画素サンプルを間引いて、ｍ×ｎが３８４０×２１６０であり、ａ−ｂが１００Ｐ，１１９．８８Ｐ，１２０Ｐである第１〜第４のＵＨＤＴＶ１のクラスイメージに画素サンプルをマッピングする第２の２画素間引き制御部を備える
請求項２又は３記載の信号送信装置。
【請求項８】
１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるｍ×ｎ（ｍサンプル、ｎラインを示すｍ，ｎは、正の整数）／ａ−ｂ（ａ，ｂは、プログレッシブ信号のフレームレート）／４：２：０／ｒビット信号で規定されるクラスイメージから、同一ラインで隣り合う２つの画素サンプルを間引いて、ｍ′×ｎ′（ｍ′サンプル、ｎ′ラインを示すｍ′，ｎ′は、正の整数）／ａ′−ｂ′（ａ′，ｂ′は、プログレッシブ信号のフレームレート）／４：２：２および４：０：０／ｒビット信号で規定される第１〜第Ｎ（Ｎは、２以上の整数）のサブイメージの映像データ領域にマッピングするステップと、
前記画素サンプルがマッピングされた前記第１〜第Ｎのサブイメージのそれぞれの一ラインおきに前記画素サンプルを間引いてインターレース信号に変換する場合に、第１〜第Ｎ／２のサブイメージを、４：２：２／ｒビット信号に変換し、第（Ｎ／２）＋１〜第Ｎのサブイメージを、４：０：０／ｒビット信号に変換するステップと、
前記４：２：２／ｒビット信号のデータ構造、及び４：０：０／ｒビット信号のデータ構造を、４：４：４／ｒビット信号のデータ構造に合わせて変換したデュアルリンクＨＤ−ＳＤＩを出力するステップと、を含む
信号送信方法。
【請求項９】
デュアルリンクＨＤ−ＳＤＩを再生する第１及び第２の再生部を備え、
前記第２の再生部は、４：４：４／ｒビット信号のデータ構造としてある前記デュアルリンクＨＤ−ＳＤＩを、４：２：２／ｒビット信号のデータ構造としたベーシックストリーム、及び４：０：０／ｒビット信号のベーシックストリームに変換し、
前記第１の再生部は、
４：２：０／ｒビット信号のベーシックストリームを、ｍ′×ｎ′（ｍ′サンプル、ｎ′ラインを示すｍ′，ｎ′は、正の整数）／ａ′−ｂ′（ａ′，ｂ′は、プログレッシブ信号のフレームレート）／４：２：２／ｒビット信号で規定される第１〜第Ｎ／２（Ｎは、２以上の整数）のサブイメージの一ラインおきに画素サンプルを多重し、４：０：０／ｒビット信号のベーシックストリームを、第（Ｎ／２）＋１〜第Ｎのサブイメージの一ラインおきに画素サンプルを多重するライン多重制御部と、
前記第１〜第Ｎのサブイメージから２画素ずつ抽出した前記画素サンプルを、１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるｍ×ｎ（ｍサンプル、ｎラインを示すｍ，ｎは、正の整数）／ａ−ｂ（ａ，ｂは、プログレッシブ信号のフレームレート）／４：２：０／ｒビット信号で規定されるクラスイメージのフレームにおける同一ラインに隣り合わせて多重する２画素多重制御部と、を備える
信号受信装置。
【請求項１０】
前記ｒビットが１０ビットであって、Ｎ＝４である場合に、
前記第２の再生部は、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＡを４：２：２／１０ビット信号のデータ構造である第１〜第４のベーシックストリームに多重して、第１及び第２のサブイメージを再生し、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであって、前記サンプル番号＋１番目のＣ’Ｂチャンネルから読み出したＹ信号を、４：０：０／１０ビット信号のデータ構造である第５〜第８のベーシックストリームのうち、サンプル番号が偶数であるＹ信号に多重して、第３及び第４のサブイメージを再生し、ＨＤ−ＳＤＩのＬｉｎｋＢであって、前記偶数サンプル番目のＣ’Ｒチャンネルから読み出したＹ信号を、４：０：０／１０ビット信号のうち、サンプル番号が奇数であるＹ信号に多重して、４：４：４／１０ビット信号のデータ構造であるＨＤ−ＳＤＩを第１〜第８のベーシックストリームに変換する
請求項９記載の信号受信装置。
【請求項１１】
前記ｒビットが１２ビットであって、Ｎ＝４である場合に、
前記第１のマッピング部は、入力する第１〜第１６のベーシックストリームがＳＭＰＴＥ４３５−１に規定されるＨＤ−ＳＤＩの映像データ領域から抽出した前記画素サンプルをワード毎に多重するワード多重制御部を備え、
前記第２の再生部は、
デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＡであるＣＨ１，３，５，７から再生した４：２：２／１２ビット信号の上位１０ビットのデータ構造である、第１、３，５，７のベーシックストリームを第１および第２のサブイメージから作られるＣＨ１，３，５，７に変換し、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のサンプル番号が偶数であるＹ信号から再生した４：２：２／１２ビット信号のデータ構造である第２，４，６，８のベーシックストリームの同じサンプル番号のＹ信号を第１及び第２のサブイメージに変換し、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８の前記サンプル番号＋１番目のＣ’Ｂチャンネルから再生したＹ信号を、第９，１１，１３，１５のベーシックストリームのサンプル番号が偶数である第３及び第４のサブイメージの上位１０ビットに変換し、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８の前記サンプル番目のＣ’Ｒチャンネルから再生したＹ信号を、第９，１１，１３，１５のベーシックストリームのサンプル番号が奇数である第３及び第４のサブイメージの上位１０ビットに変換し、デュアルリンクＨＤ−ＳＤＩのＬｉｎｋＢであるＣＨ２，４，６，８のサンプル番号が奇数であるＹ信号から再生したＹ信号を、前記第２，４，６，８のベーシックストリームのサンプル番号が奇数であるＹ信号に変換し、４：０：０／１２ビット信号のデータ構造である第１０，１２，１４，１６のベーシックストリームのＹ信号の下位２ビットを第３及び第４のサブイメージに変換する
請求項９記載の信号受信装置。
【請求項１２】
前記２画素多重制御部は、
ＳＭＰＴＥ４３５−１で規定される第１〜第４のサブイメージの内、前記第１のサブイメージと前記第２のサブイメージから抽出した２つの画素サンプルを前記フレームの偶数ライン上に多重し、前記第３のサブイメージと前記第４のサブイメージから抽出した２つの画素サンプルを前記フレームの奇数ライン上に多重する場合に、前記フレームの同一ライン上で２つの画素サンプルを隣り合わせて多重する
請求項１０又は１１記載の信号受信装置。
【請求項１３】
ＵＨＤＴＶ１のクラスイメージにおける、ｍ×ｎが３８４０×２１６０であり、ａ−ｂが１００Ｐ，１１９．８８Ｐ，１２０Ｐであって、
前記２画素多重制御部は、ｍ′×ｎ′が１９２０×１０８０であり、ａ′−ｂ′が５０Ｐ，５９．９４Ｐ，６０Ｐである前記第１〜第８のサブイメージの映像データ領域から抽出した前記画素サンプルを前記クラスイメージに多重する場合に、
第１及び第２のサブイメージの映像データ領域から抽出した画素サンプルを前記第１のクラスイメージの第０ラインに隣り合わせて多重し、第３及び第４のサブイメージの映像データ領域から抽出した画素サンプルを前記第１のクラスイメージの第１ラインに隣り合わせて多重し、第５及び第６のサブイメージの映像データ領域から抽出した画素サンプルを前記第１のクラスイメージの第２ラインに隣り合わせて多重し、第７及び第８のサブイメージの映像データ領域から抽出した画素サンプルを前記第１のクラスイメージの第３ラインに隣り合わせて多重し、さらに、第１及び第２のサブイメージの映像データ領域から抽出した画素サンプルを前記第２のクラスイメージの第０ラインに隣り合わせて多重し、第３及び第４のサブイメージの映像データ領域から抽出した画素サンプルを前記第２のクラスイメージの第１ラインに隣り合わせて多重し、第５及び第６のサブイメージの映像データ領域から抽出した画素サンプルを前記第２のクラスイメージの第２ラインに隣り合わせて多重し、第７及び第８のサブイメージの映像データ領域から抽出した画素サンプルを前記第２のクラスイメージの第３ラインに隣り合わせて多重する
請求項１０又は１１記載の信号受信装置。
【請求項１４】
さらに、ｍ×ｎが３８４０×２１６０であり、ａ−ｂが５０Ｐ，５９．９４Ｐ，６０Ｐである第１〜第４のＵＨＤＴＶ１のクラスイメージに２つの画素サンプルを抽出し、７６８０×４３２０／５０Ｐ，５９．９４Ｐ，６０Ｐ／４：２：０／１０ビット，１２ビットであるＵＨＤＴＶ２のクラスイメージの同一ラインに隣り合わせて多重する第２の２画素多重制御部を備える
請求項１０又は１１記載の信号受信装置。
【請求項１５】
さらに、ｍ×ｎが３８４０×２１６０であり、ａ−ｂが１００Ｐ，１１９．８８Ｐ，１２０Ｐである第１〜第４のＵＨＤＴＶ１のクラスイメージに２つの画素サンプルを抽出し、７６８０×４３２０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：２：０／１０ビット，１２ビットであるＵＨＤＴＶ２のクラスイメージの同一ラインに隣り合わせて多重する第２の２画素多重制御部を備える
請求項１０又は１１記載の信号受信装置。
【請求項１６】
４：４：４／ｒビット信号のデータ構造としてある前記デュアルリンクＨＤ−ＳＤＩを、４：２：２／ｒビット信号、及び４：０：０／ｒビット信号に変換するステップと、
４：２：０／ｒビット信号のベーシックストリームを、ｍ′×ｎ′（ｍ′サンプル、ｎ′ラインを示すｍ′，ｎ′は、正の整数）／ａ′−ｂ′（ａ′，ｂ′は、プログレッシブ信号のフレームレート）／４：２：２／ｒビット信号で規定される第１〜第Ｎ／２（Ｎは、２以上の整数）のサブイメージの一ラインおきに画素サンプルを多重し、４：０：０／ｒビット信号を、第（Ｎ／２）＋１〜第Ｎのサブイメージの一ラインおきに画素サンプルを多重するステップと
前記第１〜第Ｎのサブイメージから２画素ずつ抽出した前記画素サンプルを、１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるｍ×ｎ（ｍサンプル、ｎラインを示すｍ，ｎは、正の整数）／ａ−ｂ（ａ，ｂは、プログレッシブ信号のフレームレート）／４：２：０／ｒビット信号で規定されるクラスイメージのフレームにおける同一ラインに隣り合わせて多重するステップと、を含む
信号受信方法。
【請求項１７】
１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるｍ×ｎ（ｍサンプル、ｎラインを示すｍ，ｎは、正の整数）／ａ−ｂ（ａ，ｂは、プログレッシブ信号のフレームレート）／４：２：０／ｒビット信号で規定されるクラスイメージから、同一ラインで隣り合う２つの画素サンプルを間引いて、ｍ′×ｎ′（ｍ′サンプル、ｎ′ラインを示すｍ′，ｎ′は、正の整数）／ａ′−ｂ′（ａ′，ｂ′は、プログレッシブ信号のフレームレート）／４：２：２および４：０：０／ｒビット信号で規定される第１〜第Ｎ（Ｎは、２以上の整数）のサブイメージの映像データ領域にマッピングする２画素間引き制御部と、
前記画素サンプルがマッピングされた前記第１〜第Ｎのサブイメージのそれぞれの一ラインおきに前記画素サンプルを間引いてインターレース信号に変換する場合に、第１〜第Ｎ／２のサブイメージを、４：２：２／ｒビット信号に変換し、第（Ｎ／２）＋１〜第Ｎのサブイメージを、４：０：０／ｒビット信号に変換するライン間引き制御部と、を有する第１のマッピング部と、
前記第１のマッピング部が出力する前記ベーシックストリームの４：２：２／ｒビット信号のデータ構造、及び４：０：０／ｒビット信号のデータ構造を、４：４：４／ｒビット信号のデータ構造に合わせて変換したデュアルリンクＨＤ−ＳＤＩを出力する第２のマッピング部と、を有する信号送信装置と、
デュアルリンクＨＤ−ＳＤＩを再生する第１及び第２の再生部を備え、
前記第２の再生部は、前記デュアルリンクＨＤ−ＳＤＩを、４：２：２／ｒビット信号のデータ構造、及び４：０：０／ｒビット信号のデータ構造に変換し、
前記第１の再生部は、
４：２：０／ｒビット信号を、ｍ′×ｎ′／ａ′−ｂ′／４：２：２／ｒビット信号で規定される第１〜第Ｎ／２（Ｎは、２以上の整数）のサブイメージの一ラインおきに画素サンプルを多重し、４：０：０／ｒビット信号を、第（Ｎ／２）＋１〜第Ｎのサブイメージの一ラインおきに画素サンプルを多重するライン多重制御部と、
前記第１〜第Ｎのサブイメージから２画素ずつ抽出した前記画素サンプルを、１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるｍ×ｎ／ａ−ｂ／４：２：０／ｒビット信号で規定されるクラスイメージのフレームにおける同一ラインに隣り合わせて多重する２画素多重制御部と、を有する信号受信装置、を備える
信号伝送システム。
【図１】
【図２】
【図３】
【図７】
【図８】
【図９】
【図１０】
【図１２】
【図１３】
【図１６】
【図１７】
【図１８】
【図２０】
【図２１】
【図２２】
【図２６】
【図２８】
【図２９】
【図４】
【図５】
【図６】
【図１１】
【図１４】
【図１５】
【図１９】
【図２３】
【図２４】
【図２５】
【図２７】
【図３０】
【図２】
【図３】
【図７】
【図８】
【図９】
【図１０】
【図１２】
【図１３】
【図１６】
【図１７】
【図１８】
【図２０】
【図２１】
【図２２】
【図２６】
【図２８】
【図２９】
【図４】
【図５】
【図６】
【図１１】
【図１４】
【図１５】
【図１９】
【図２３】
【図２４】
【図２５】
【図２７】
【図３０】
【公開番号】特開２０１３−２１４０８（Ｐ２０１３−２１４０８Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５１１９１（Ｐ２０１１−１５１１９１）
【出願日】平成２３年７月７日（２０１１．７．７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月７日（２０１１．７．７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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