側面パッドを備えるチップ、その製造方法及びそのチップを利用したパッケージ
【課題】側面パッドを備えるチップ、その製造方法及びそのチップを利用したパッケージを提供する。
【解決手段】上部表面、下部表面及び上部表面と下部表面とに連結された側部表面を持つ第１チップ１００を備える半導体装置であり、第１チップは、チップ基板、チップ基板上の下部導電性パターン、下部導電性パターン上の層間誘電層及び層間誘電層上の上部導電性パターンを備え、下部導電性パターン１２０ｂの少なくとも一部及び上部導電性パターンの少なくとも一部は、集合的に側面パッド１２０を形成するように第１チップの側部表面上に露出される。
【解決手段】上部表面、下部表面及び上部表面と下部表面とに連結された側部表面を持つ第１チップ１００を備える半導体装置であり、第１チップは、チップ基板、チップ基板上の下部導電性パターン、下部導電性パターン上の層間誘電層及び層間誘電層上の上部導電性パターンを備え、下部導電性パターン１２０ｂの少なくとも一部及び上部導電性パターンの少なくとも一部は、集合的に側面パッド１２０を形成するように第１チップの側部表面上に露出される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体チップ、その製造方法及びパッケージに係り、さらに詳細には側面パッドを備えるチップ、その製造方法及びそのチップを利用したパッケージに関する。
【背景技術】
【０００２】
電子製品の大きさが益々小型化されその容量が増大するにつれて、前記電子製品内の半導体パッケージも小型でありつつも高容量を持つように製造されることが必要になった。図１は、従来の製造方法によって製造された複数のチップ１０を持つ従来のウェーハの断面図である。
【０００３】
図１を参照すれば、従来のチップ１０のうち一つは、その上部表面２０上に複数のチップパッド４０を持ち、上部表面２０は、多様な電気的構成要素が形成される活性面である。チップパッド４０を通じて、チップ１０内に形成された電気的構成要素と外部装置（図示せず）との間に信号が伝送される。
【０００４】
しかし、性能上の要求、メモリキャパシタ、半導体パッケージの集積化及び小型化が進むほど、チップパッド４０の密度は必然的に増大する。その結果、上部表面２０上にチップパッド４０を適切に形成することはさらに難しくなっている。たとえば、再配線パターンが占有できる上部表面２０の可用面積に対する制限によって、上部表面２０上に前記再配線パターンを適切に形成することはさらに難しくなっている。
【０００５】
最近、チップ１０は、ボンディングワイヤーまたはソルダーボールのような外部接続端子を使用して下地回路基板（図示せず）に電気的に結合される。前記ボンディングワイヤーを使用する場合に、チップパッド４０が上部表面２０上に配され、前記ボンディングワイヤーがチップパッド４０と前記回路基板上のボンドフィンガーのような基板パッドとの間に結合されるように、前記チップ１０が配される。前記ソルダーボールを使用する場合に、チップ１０は、フリップ接触されてチップパッド４０が上部表面２０の下部に配され、ソルダーボールは、チップパッド４０と前記回路基板上の基板パッドとの間に結合される。
【０００６】
下地の回路基板にチップ１０をワイヤーボンディングする時に、前記ボンディングワイヤーはチップ表面２０上へ延びる。一方、チップ１０がソルダーボールを使用して下地の回路基板に結合される時には、前記ソルダーボールは、チップ１０と前記回路基板との間の距離を大きくさせる。いずれの場合にも、製造された半導体パッケージの厚さは、実質的にチップ１０と前記回路基板との結合された厚さよりかなり厚くなる。本発明は、このような従来技術が持つ多様な問題点を解決するためのものである。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ボンディングパッドの全体数がかなり増加してもチップのサイズを大きくせずにボンディングパッドを容易に収容でき、かつチップのサイズが同じ場合にボンディングパッドの数を低減させうる半導体チップ、その製造方法及びパッケージ、さらに詳細には側面パッドを備えるチップ、その製造方法及び前記チップを利用したパッケージを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一実施形態による半導体装置は、上部表面、下部表面及び前記上部表面と前記下部表面とに連結された側部表面を持つ第１チップを備える。前記第１チップは、チップ基板、前記チップ基板上の下部導電性パターン、前記下部導電性パターン上の層間誘電層及び前記層間誘電層上の上部導電性パターンを備える。前記下部導電性パターンの少なくとも一部及び前記上部導電性パターンの少なくとも一部は、集合的に側面パッドを形成するように、前記第１チップの前記側部表面上に露出されうる。
【０００９】
本発明の他の実施形態による半導体装置の製造方法は、上部表面、下部表面及び前記上部表面と前記下部表面とに連結された側部表面を持つ第１チップを備える。前記第１チップは、チップ基板を提供する工程、前記チップ基板上に下部導電性パターンを形成する工程、前記下部導電性パターン上に層間誘電層を形成する工程、及び前記層間誘電層上に上部導電性パターンを形成する工程により提供される。前記下部導電性パターンの少なくとも一部及び前記上部導電性パターンの少なくとも一部は、集合的に側面パッドを形成するように、前記第１チップの前記側部表面上に露出されうる。
【発明の効果】
【００１０】
本発明による側面パッドを使用すれば、ボンディングパッドの全体数がかなり増加しても、チップのサイズを増大させずにボンディングパッドを容易に収容できる。すなわち、本発明の実施形態によれば、同じチップサイズでもチップパッドの全体数がかなり増加できる。
【発明を実施するための最良の形態】
【００１１】
以下に、図面を参照して、本発明の多様な実施形態について詳細に説明する。しかし、これら実施形態は多くの他の形態に変形して実施することができ、本明細書で説明した実施形態に制限されるものと解釈されてはならない。これらの実施形態は本発明の開示をさらに完全にして当業者に本発明の思想を十分に理解できるようにするために提供されたものである。図面で、層及び領域の厚さは説明の明確性のために誇張されている。また、本明細書全体で、同じ構成要素は同じ参照番号により参照される。
【００１２】
図２Ａ及び図２Ｂは、実施形態による側面パッドを持つチップの斜視図である。
【００１３】
図２Ａを参照すれば、図示されたチップ１００は、ロジックチップ、メモリチップなど、またはシステムオンチップ（ＳＯＣ）のようなものの複合機能を持つチップである。たとえば、実施形態によれば、チップ１００は、上部表面１４０、上部表面１４０に対向する下部表面（図示せず）及び上部表面１４０と前記下部表面とに連結された複数の側部表面１５０を備える。図２Ａで、チップ１００は、４つの側部表面１５０を持つことが図示されている。しかし、チップ１００は、本発明の思想及び範囲内であれば任意の数の側部パッドを持っていてもよい。たとえば、チップ１００は、少なくとも３つの側部表面１５０のみを持つ必要もある。後述するように、チップ１００内に一般的に形成される配線部材及び／またはビアパターンを形成するための一つ以上の導電層（本明細書で導電性パターンと称することもある）を使用して、複数の側部表面１５０のうち少なくとも一つ以上の側部表面１５０上に複数の側面パッド１２０が形成される。
【００１４】
チップ１００は、チップ基板または半導体基板（図２Ａには図示していないが、図３Ｂには図示する）を備える。Ａｌ、Ｃｕ、Ｗ、Ｍｏ、ＴｉＮ、ＴａＮまたはＷＮのような導電性金属窒化物のような材料を含む導電性パターンが複数の側面パッド１２０を形成するように側部表面１５０を通じて露出される。一実施形態で、チップ１００はまた、前記チップ基板上に下部導電性パターン１２０ｂ、下部導電性パターン１２０ｂ上に層間絶縁層（たとえば、図４Ｃの１１０）及び前記層間絶縁層上に上部導電性パターン１２０ａを備える。
【００１５】
一実施形態で、下部導電性パターン１２０ｂの少なくとも一部及び／または上部導電性パターン１２０ａの少なくとも一部は、チップ１００の側部表面１５０のうち少なくとも一つの側部表面１５０上に露出されて、側面パッド１２０を形成する。たとえば、上部導電性パターン１２０ａの少なくとも一部が、チップ１００の上部表面１４０と下部導電性パターン１２０ｂとの間に垂直方向に配される。具体的には、チップ１００の側部表面１５０上に露出された上部導電性パターン１２０ａの一部は、チップ１００の側部表面１５０上に露出された下部導電性パターン１２０ｂの一部とチップ１００の上部表面１４０との間に配される。
【００１６】
側面パッド１２０は、２個の導電性パターンを備えているものが図示されているが、側面パッド１２０は、任意の数の導電性パターン、すなわち、一つ以上の導電性パターンを持つことができることは明らかである。しかし、側面パッド１２０のために２つ以上の導電性パターンが、側面パッド１２０と、たとえば、図１３Ｂに図示された導電性配線３１２のようなコンタクトターミナルとの間のコンタクト抵抗を低減させ、側面パッド１２０とコンタクトターミナルとの整列マージンを増大させるためには効果的である。また、２以上の導電性パターンの場合、側面パッド１２０と前記コンタクトターミナルとの間の溶融度を改善させることができる。
【００１７】
上部導電性パターン１２０ａと下部導電性パターン１２０ｂとの幅及び厚さは、チップの形状、パッケージの種類及びチップ１００内の電気的構成要素を形成するための製造工程のような要因により決定される。
【００１８】
また、側面パッド１２０は、チップ１００の複数の側部表面１５０と実質的に同一平面上にあるか、これらから突出してもよい。選択的には、側面パッド１２０は適用製品によってチップ１００の側部表面１５０からリセスされることもある。
【００１９】
一実施形態によれば、上部導電性パターン１２０ａと下部導電性パターン１２０ｂとの間に誘電材料が配される。後述するように、上部導電性パターン１２０ａと下部導電性パターン１２０ｂとの間に付加的な導電性パターンが配されることもある。
【００２０】
図２Ａに説明された一実施形態で、チップパッド１３０は、チップ１００の上部表面１４０上に配される。チップパッド１３０は、電気的導電性配線構造（図示せず）により導電性構造１０４（図３Ｂ）及び／または導電性パターン１０８（図３Ｂ）に電気的に連結される。しかし、チップ１００は、チップパッド１３０を備えなくてもよいことは明らかである。このような実施形態は、図２Ｂに図示されている。
【００２１】
図３Ａは、チップ１００内に提供されたパッドの配置を示す平面図である。図３Ｂは、図３Ａに図示された線“Ａ−Ａ”に沿って切り取った断面図である。
【００２２】
図３Ａ及び図３Ｂを参照すれば、複数のチップ１００は、一般的に従来の製造方法により同じ基板“ａ”（たとえば、半導体基板）上に共に形成される。チップ領域内に複数のチップ１００が形成される。基板上でチップ領域は当該技術分野で公知のように実質的に均一な幅を持つダイシング領域（すなわち、スクライブラインＳＬで指示された領域）だけ互いに離隔される。各チップ１００は、複数の導電性パターン１０８を備えることができる。各導電性パターン１０８の第１部分は、チップ１００により占有された基板の領域上に配され、各導電性パターン１０８の第２部分は前記ダイシング領域、すなわち、スクライブラインＳＬにより占有された基板の領域上に配される。導電性パターン１０８の端部の断面図は、四角形を限定する点線により指示されている。
【００２３】
図３Ｂを参照すれば、各チップ１００は、たとえば、半導体基板（本明細書で１０２で例示される）上に形成された導電性構造体１０４、第１層間誘電層１０６及び前述した導電性パターン１０８を備える。一実施形態で、導電性構造体１０４は、たとえば、セルトランジスタ、コアトランジスタ、ペリフェラルトランジスタ、ストレージキャパシタまたはこれらの組み合わせのような電気的構成要素を含む。他の実施形態で、導電性構造体１０４は、配線、コンタクトまたはこれらが組み合わせられたもののような他の構造体を備えることができ、これらは電気的構成要素に結合されうる。一実施形態で、第１層間誘電層１０６は、たとえば、酸化物（たとえば、ＳｉＯ２）、低誘電率（ｌｏｗ−ｋ）物質（たとえば、ＳｉＣＯＨ）またはこれらの組み合わせを含む。
【００２４】
図３Ｂにさらに詳細に図示されているように、チップ１００は、たとえば、複数の導電性パターン１０８として、上部導電性パターン１０８ａ及び下部導電性パターン１０８ｂを備えることができる。
【００２５】
実施形態によれば、前記導電性パターンは、ビットラインまたはメモリ素子のセル領域、メモリ素子のペリフェラル領域または当該技術分野で公知の他の電気的構成要素またはこれらの組み合わせに連結された配線でありうる。一実施形態で、側面パッドを形成するための導電性パターンは、ビットラインが形成された後に形成されることもある。実施形態によれば、導電性パターン１０８は、ビアパターン、ダミーライン、ダミートランジスタのようなトランジスタまたはこれらの組み合わせでありうる。したがって、ダミートランジスタの一部だけでも、たとえば、図２Ａに示したように、側面パッド１２０を形成するために使われる。上部導電性パターン１０８ａ及び下部導電性パターン１０８ｂの一部は、スクライブラインＳＬにより表示された半導体基板１０２の領域上へ延びる。上部導電性パターン１０８ａの厚さまたは下部導電性パターン１０８ｂの厚さは、少なくとも約１μｍ以上である。望ましくは、上部導電性パターン１０８ａ及び下部導電性パターン１０８ｂの厚さは、約１μｍないし約２μｍである。しかし、本発明は、このような特定厚さ範囲に制限されず、図１３Ｂに示したように導電性配線部材３１２と接触するのに十分なコンタクト面積を持つ側面パッド１２０を提供するかぎり、上部導電性パターン１０８ａ及び下部導電性パターン１０８ｂを結合した任意の厚さが許容されうる。
【００２６】
また、上部導電性パターン１０８ａ及び下部導電性パターン１０８ｂは、配線のような他の素子構造物を形成する間に形成される。たとえば、従来の配線及び側面パッド１２０用導電性パターン１０８は、前記配線を形成するためのマスクに付加的なパターンを追加するだけでも同一工程で形成されうる。したがって、上部導電性パターン１０８ａ及び下部導電性パターン１０８ｂを形成するための付加的なマスクは省略できる。したがって、本発明は付加的なコストなしでも実施できる。
【００２７】
第２層間誘電層１１０は、上部導電性パターン１０８ａと下部導電性パターン１０８ｂとの間に配され、第３層間誘電層１１２は下部導電性パターン１０８ｂ上に配される。
【００２８】
一般的に、電力と接地配線と（たとえば、図１に示したような）チップパッドとの間に多層配線レベルが要求され、前記チップパッドは、チップ１００の上部上に形成されうる。また、前記多層配線レベルは、チップパッド１３０と、セルトランジスタ、コアトランジスタ、ペリフェラルトランジスタ、ストレージキャパシタのような下地の導電性構造体との間で要求されることもある。また、従来技術のように、前記電源または接地配線が、抵抗及び干渉を考慮して単一パッドよりは複数のチップパッド１３０に連結された場合、電力または接地のための配線経路は一般的に非常に複雑であるか長い。各配線レベルは前記配線レベルの長さに比例して信号遅延を生じさせる電気抵抗を伴う。
【００２９】
しかし、前述したように、側面パッド１２０を提供することによって、前記電源または接地配線または信号ラインがチップ１００の上部上に配されるチップパッド１３０を通じる必要がなく、従来技術よりさらに短い経路で側面パッド（ボンディングパッド）１２０に連結されるので、配線レベルの数及び配線の長さはかなり減少する。その結果、電気抵抗及び信号遅延はだいぶ減少する。また、側面パッド１２０の提供により、導電性構造体と外部信号ソース（たとえば、電源ソース、接地、通常の信号ソースなど）との間の信号経路の複雑性が低下する。本発明の一部の実施形態によるこのような特徴は、図１２Ａないし図１２Ｃを参照してさらに詳細に説明する。
【００３０】
図４Ａないし４Ｃは、図２に図示されたチップを形成する方法を説明するための断面図である。
【００３１】
図２Ａに図示されたチップの形成方法は、一般的に上部表面１４０、下部表面（図示せず）及び上部表面１４０及び前記下部表面に連結された側部表面１５０を持つチップ１００を形成する工程を有するという特徴を持つ。
【００３２】
図４Ａを参照すれば、チップ１００は、当該技術分野で公知のように、半導体基板またはチップ基板１０２を提供する工程、半導体基板１０２上に導電性構造体１０４を形成する工程により形成される。前述したように、一実施形態で、導電性構造体１０４は、たとえば、セルトランジスタ、コアトランジスタ、ペリフェラルトランジスタ、ストレージキャパシタなどまたはこれらの組み合わせのような電気的構成部材を備えることができる。他の実施形態で、導電性構造体１０４は、前記電気的構成部材に結合されうる配線、コンタクトまたはこれらの組み合わせのような導電性構造体を備えることができる。
【００３３】
次いで、第１層間誘電層１０６は、半導体基板１０２及び導電性構造体１０４を備える結果物上に形成される。一実施形態で、第１層間誘電層１０６は、電気絶縁物質をコーティングする工程、及びたとえば、機械化学的研磨工程（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）により前記電気絶縁物質の上部表面を平坦化する工程により形成される。一実施形態で、前記電気絶縁物質は、たとえば、酸化物（たとえば、ＳｉＯ２）、低誘電率物質（たとえば、ＳｉＣＯＨ）など、またはこれらの組み合わせを含むことができる。
【００３４】
図４Ｂを参照すれば、導電性パターン１０８は、第１層間誘電層１０６上に形成される。一実施形態で、導電性パターン１０８は、連続的に第１層間誘電層１０６上に下部導電性パターン１０８ｂを形成する工程、下部導電層パターン１０８ｂ上に第２層間誘電層１１０を形成する工程、及び上部導電層パターン１０８ａ上に第３層間誘電層１１２を形成する工程により形成される。
【００３５】
一実施形態で、第２層間誘電層１１０及び第３層間誘電層１１２は、第１層間誘電層１０６が形成された方法と実質的に同一または類似した方法で形成されうる。上部導電性パターン１０８ａ及び下部導電性パターン１０８ｂは、下地の層間誘電層上に導電性物質を蒸着する工程、及び各導電性パターン１０８の少なくとも一部が半導体基板１０２のスクライブラインＳＬにより占有された領域上に配されるように、前記導電性物質をパターニングする工程により形成されうる。各導電性パターン１０８は、チップ１００内の一つ以上の導電性パターン１０８に電気的に連結されうる。
【００３６】
簡単に言えば、チップ１００は半導体基板またはチップ基板１０２を提供する工程、前記チップ基板１０２上に下部導電性パターン１０２ｂを形成する工程、下部導電性パターン１２０ｂ上に層間誘電層を形成する工程、及び前記層間誘電層上に上部導電性パターン１２０ａを形成する工程により形成されうる。下部導電性パターン１２０ｂの少なくとも一部と上部導電性パターン１２０ａの少なくとも一部とがチップ１００の側部表面上に露出されて、集合的に側面パッド１２０を形成できる。下部導電性パターン１０８ａ及び上部導電性パターン１０８ｂは、他の素子または配線部材構造体が前述した方法と後述する方法のように形成される間に形成される。
【００３７】
導電性パターン１０８を形成する工程の後に、チップパッド１３０は、従来の技術を使用して第３層間誘電層１１２上に形成されうる。前述したように、チップパッド１３０は、導電性構造１０４及び／または導電性パターン１０８のうちいずれか一つに電気的に連結されうる。したがって、チップパッド１３０は、側部パッド１２０に電気的に連結されうる。
【００３８】
実施形態によれば、導電性パターン１０８は、ビットライン、メモリ素子のセルまたは周辺領域に結合される配線、ビアパターン、ダミーライン、トランジスタまたはこれらの組み合わせの形成に利用される工程と同じ方法により形成されうる。したがって、図３Ｂを参照して説明したように、追加的なフォトレジストパターンを形成するために利用される別途の工程が要求されない。
【００３９】
図４Ｃを参照すれば、隣接するように配されたチップ１００は、たとえば、レーザーまたは従来のダイアモンドカッターまたはダイアモンドソウ（ｓａｗ）を使用して、スクライブラインＳＬに沿って、たとえば、ダイシング工程を行うことにより互いに個別化される。チップ１００を個別化する時に、スクライブラインＳＬにより占有された半導体基板１０２の領域上に各導電性パターン１０８の一部が除去される。前記ダイシング工程の後に、チップ１００内に残留する各導電性パターン１０８の一部が側面パッド１２０の一部を限定する。したがって、前記ダイシング工程の後に、チップ１００内に残る下部導電性パターン１０８ｂの一部は、たとえば、図２Ａ及び図２Ｂに示したような側面パッド１２０の一部を限定する下部導電性パターン１２０ｂを形成する。同様に、前記ダイシング工程後に、チップ１００内に残る上部導電性パターン１０８ａの一部は、側面パッド１２０の上部導電性パターン１２０ａを形成する。以後、選択的には、導電性配線３１２とさらによく連結されるように、側面パッド１２０が露出されるチップの側部表面を研磨または滑らかにすることができる。
【００４０】
簡単に言えば、チップ１００は、ダイシング領域により離隔された複数のチップ領域を持つ半導体基板１０２を提供する工程、半導体基板１０２上にそして少なくとも一つのチップ領域内に下部導電性パターン１０８ｂを形成する工程、下部導電性パターン１０８ｂ及び前記ダイシング領域上に層間誘電層１１０を形成する工程、及び下部１０８ｂ及び上部導電性パターン１０８ａのうち少なくとも一つが前記ダイシング領域に延長されるように、層間誘電層１１０及び前記少なくとも一つのチップ領域上に上部導電性パターン１０８ａを形成する工程、及び前記ダイシング領域から前記チップ領域を分離する工程を行うことによって形成される。したがって、チップ１００がスクライブラインＳＬで半導体基板をダイシングすることによって個別化される場合に、それによって、側部表面上に層間誘電層１１０を通じて露出された下部導電性パターン１０８の端部は側面パッド１２０を限定する。
【００４１】
チップ１００を個別化する工程の前に、半導体基板１０２上にパッシベーション層（図示せず）が形成されうる。このような実施形態で、前記パッシベーション層は第３層間誘電層１１２及びチップパッド１３０上に形成され、開口（たとえば、従来のフォトリソグラフィ工程により）が前記パッシベーション層内に形成されて、チップパッド１３０を露出させることができる。
【００４２】
図５Ａ及び図５Ｂは、他の実施形態による側面パッドを持つチップを示す斜視図である。
【００４３】
図５Ａを参照すれば、他の実施形態によるチップ１００は、図２Ａを参照して説明したチップ１００と類似している。図５Ａに図示されたチップ１００の側面パッド１６０は、図２Ａに図示された側面パッド１２０と類似しているが、上部導電性パターン１２０ａと下部導電性パターン１２０ｂとの間に中間導電性パターン１６０ａをさらに備えている点が異なっている。
【００４４】
一実施形態で、中間導電性パターン１６０ａは、上部導電性パターン１２０ａ及び下部導電性パターン１２０ｂに電気的に連結されうる。中間導電性パターン１６０ａの少なくとも一部がチップ１００の側部表面１５０上に露出されうる。一実施形態で、中間導電性パターン１６０ａは“バー型導電性パターン”であり、上部導電性パターン１２０ａ及び／または下部導電性パターン１２０ｂの幅と実質的に同じ幅を持つことができる。一態様によれば、断面を見る時、前記バー型導電性パターンの場合には、長さに対する幅の比が約１：２でありうる。バー型中間導電性パターン１６０ａを提供することによって、側面パッド１６０のコンタクト面積は改善された溶融度及び低下したコンタクト抵抗を確保するために大きくなりうる。しかし、他の実施形態で、中間導電性パターン１６０ａは“コンタクト型導電性パターン”であり、上部導電性パターン１２０ａ及び／または下部導電性パターン１２０ｂの幅よりさらに狭い幅を持つことができる。前記コンタクト型パターンは、他のレベルの金属配線を連結する一般的なビアパターンの形状を持つことができる。
【００４５】
さらに他の実施形態で、中間導電性パターン１６０ａは、チップ１００の側部表面１５０から隠蔽されることもある。したがって、上部導電性パターン１２０ａ及び下部導電性パターン１２０ｂの露出された部分は、必ずしも側部表面１５０だけではなくチップ１００の他の内部に電気的に結合されることもある。しかし、チップ１００がチップパッド１３０を備えないこともあるということは明らかである。図５Ｂにこの実施形態を例示した。
【００４６】
図６Ａないし図６Ｃは、図５Ａに示したようなチップを形成するための方法を示す断面図である。
【００４７】
図６Ａを参照すれば、たとえば、半導体基板１０２上に導電性構造体１０４を形成する工程を含む方法によって、チップ１００が形成されることもある。一実施形態で、導電性構造体１０４は、図４Ａを参照して既述した導電性構造体１０４と実質的に同一または類似している。次いで、第１層間誘電層１０６は、半導体基板１０２及び導電性構造体１０４を備える結果物上に形成されうる。次いで、第１層間誘電層１０６上には、たとえば、下部導電性パターン１０８ｂのような導電性パターンが形成され、図４Ｂを参照して説明したものと実質的に同一または類似した方法で、下部導電性パターン１０８ｂ上に第２層間誘電層１１０が形成されうる。以後、第２層間誘電層１１０内に下部導電性パターン１０８ｂの少なくとも一部を露出するように、開口が限定されうる。一実施形態で、前記開口は、下部導電性パターン１０８ｂの幅よりさらに小さく、これによって、コンタクト型導電性パターンを形成する工程を連続的に行うことを容易にする。他の実施形態で、前記開口は下部導電性パターン１０８ｂの幅と実質的に同一であり、これによって、バー型導電性パターンを形成する工程を連続的に行うことを容易にする。一実施形態で、前記開口を限定するために、従来の写真エッチング技術を使用して第２層間誘電層１１０の一部が除去される。前記開口内に中間導電性パターン１５２ａが形成されうる。
【００４８】
図６Ｂを参照すれば、以後、他の導電性パターン、たとえば上部導電性パターン１０８ａが第２層間誘電層１１０と中間導電性パターン１５２ａの上に形成され、次いで、上部導電性パターン１０８ａ上に第３層間誘電層１１２を形成する工程を行う。中間導電性パターン１５２ａの幅及び上部導電性パターン１０８ａの幅は、実質的に同一でありえる。しかし、必ずしも同一である必要はない。
【００４９】
他の素子構造体が形成されながら、層間導電性パターン１５２ａが形成される。たとえば、従来の半導体製造工程の間に、ビアパターンが形成されながら中間導電性パターン１５２ａが形成される。したがって、前記ビアパターンを形成するためのフォトマスクに中間導電性パターン１５２ａが追加されるので、中間導電性パターン１５２ａを形成するための追加的なマスクは必要ない。したがって、中間導電性パターン１５２ａを形成するための追加的なフォトリソグラフィ工程は必要ない。
【００５０】
一実施形態で、第２層間誘電層１１０及び第３層間誘電層１１２は、第１層間誘電層１０６が形成されるのと同一または類似した方法で形成されうる。一実施形態で、上部導電性パターン１０８ａ及び下部導電性パターン１０８ｂは、図４Ｂを参照して説明した方法と実質的に同一または類似した方法で形成されうる。
【００５１】
一実施形態で、第２層間絶縁層１１０内に限定された開口内に導電性物質を蒸着する工程及び前記開口外部の前記導電性物質の一部を選択的に除去する工程を行うことによって、中間導電性パターン１５２ａが形成されうる。したがって、第２層間絶縁層１１０内に限定された開口の幅によって、前述したような導電性ビアパターンまたは導電性コンタクトとして、中間導電性パターン１５２ａが提供されうる。
【００５２】
導電性パターン１０８ａ上に第３層間誘電層１１２を形成する工程の後に、第３層間誘電層１１２上にチップパッド１３０が形成されうる。一実施形態で、チップパッド１３０は、図４Ｂを参照して説明したチップパッド１３０と実質的に同一または類似している。
【００５３】
図６Ｃを参照すれば、以後、チップ１００は、図４Ｃを参照して説明した方法と実質的に同一または類似した方法で互いに個別化されうる。したがって、チップ１００の個別化工程時に、スクライブラインＳＬが占める半導体基板１０２の領域上に配される中間導電性パターン１５２ａの一部が除去される。ダイシング工程後に、チップ１００内に残っている各中間導電性パターン１５２ａの一部は、側面パッド１６０を形成する中間導電性パターン１６０ａを形成する。したがって、前述した方法によれば、下部導電性パターン１２０ｂ及び上部導電性パターン１２０ａが中間導電性パターン１６０ａと電気的に連結されて側面パッド１６０を形成する。一実施形態で、中間導電性パターン１６０の少なくとも一部がチップ１００の側部表面１５０上に露出されうる。
【００５４】
図４Ｃを参照して説明した方法と実質的に同一または類似した方法により、パッシベーション層（図示せず）が半導体基板１０２上に形成されうる。
【００５５】
図７は、本発明のさらに他の実施形態による側面パッドを持つチップの斜視図である。
【００５６】
図７を参照すれば、さらに他の実施形態によるチップ１００は、図２Ａを参照して説明したチップ１００と類似しており、ただし、下部導電性パターン１２０ｂの下にチップ１００の側部表面１５０の上に露出された導電性部材１７０をさらに備えることができる。しかし、チップ１００がチップパッド１３０を備えないこともあるということは明らかである。一実施形態で、導電性部材１７０は、Ａｌ、Ｃｕ、Ｗ、Ｍｏ等、またはこれらの組み合わせのような金属、及び／またはＴｉＮ、ＴａＮ、ＷＮなど、またはこれらの組み合わせのような導電性金属窒化物を含むことができる。
【００５７】
図示したように導電性部材１７０は、たとえば、チップ１００の側部表面１５０で下部導電性パターン１２０ｂに連結されうる。しかし、他の実施形態で、導電性部材１７０は、チップ１００の側部表面１５０で下部導電性パターン１２０ｂに連結されず、たとえば、チップ１００の内部のような他の場所で下部導電性パターン１２０ｂに電気的に連結されることもある。また、導電性部材１７０は、半導体基板１０２から離隔するか、連結されないこともある。
【００５８】
一実施形態で、導電性部材１７０は“バー型導電性部材”であり、下部導電性パターン１２０ｂの幅と実質的に同等な幅を持つこともある。バー型導電性部材１７０を提供することによって、側面パッド１２０のコンタクト面積は、改善された溶融度及び減少したコンタクト抵抗を確保するために大きくなることもある。他の実施形態で、導電性部材１７０は“コンタクト型導電性部材”であり、下部導電性パターン１２０ｂの幅よりさらに狭い幅を持つことができる。
【００５９】
図８Ａないし８Ｃは、図７に図示されたチップを形成するための実施形態を示す断面図である。
【００６０】
図８Ａを参照すれば、チップ１００を形成するために半導体基板１０２上に導電性構造体１０４が形成される。一実施形態で、導電性構造体１０４は、図４Ａを参照して説明した導電性構造体１０４と実質的に同一または類似している。次いで、半導体基板１０２と導電性構造体１０４とを備える結果物上に第１層間誘電層１０６が形成されうる。一実施形態で、導電性構造物１０４は、図４Ａを参照して説明した導電性構造物１０４と実質的に同一または類似している。導電性部材１７０ａは、薄膜蒸着法のような従来の技術及びＣＭＰのような平坦化工程を利用して形成されうる。前述したように、導電性部材１７０ａは、半導体基板１０２と接触をしても、しなくてもよい。
【００６１】
図８Ｂ及び８Ｃに示したようにチップ１００を形成するための残りの工程は、図４Ｂ及び図４Ｃを参照して説明した方法と実質的に同一または類似している。たとえば、図８Ｃに図示したように、隣接して配されたチップ１００はたとえば、レーザーまたは従来のダイアモンドチップカッターまたはダイアモンドソウを使用して、スクライブラインＳＬに沿ってダイシング工程を行うことにより互いに個別化されうる。チップ１００を個別化させるとき、半導体基板１０２でスクライブラインＳＬが占める領域上に配される各導電性パターン１０８の一部が除去される。ダイシング工程後に、チップ１００内に残る各導電性パターン１０８の一部は側面パッド１２０を形成する。したがって、前記ダイシング工程後に、チップ１００内に残る下部導電性パターン１０８ｂの一部は、側面パッド１２０の下部導電性パターン１２０ｂを形成する。同様に、前記ダイシング工程の後に、チップ１００内に残る上部導電性パターン１２０ａの一部は側面パッド１２０の上部導電性パターン１２０ａを形成する。この工程中に導電性部材１７０は、第１層間誘電層１０６を通じて露出されうる。
【００６２】
したがって、要するに、チップ１００は、下部導電性パターン１２０ｂの下部に配された導電性部材１７０を形成する工程により形成されうる。導電性部材１７０の少なくとも一部がチップ１００の側部表面１５０上に露出され、下部導電性パターン１２０ｂに電気的に連結される。すなわち、下部導電性パターン１０８ｂが導電性部材１７０上に形成され、導電性部材１７０は下部導電性パターン１０８ｂと接触できる。
【００６３】
図９はさらに他の実施形態による側面パッドを持つチップの斜視図である。図９を参照すれば、さらに他の実施形態によるチップ１００は、図７を参照して既述したように下部導電性パターン１２０ｂの下にチップ１００の側部表面１５０上に導電性部材１７０が露出されうるという点を除いては、図５Ａを参照して説明したチップ１００と類似している。しかし、チップ１００がチップパッド１３０を備えていないこともあるということは明らかである。
【００６４】
図示したように、導電性部材１７０は、チップ１００の側部表面１５０で、下部導電性パターン１２０ｂに電気的に連結されうる。しかし、他の実施形態で、導電性部材１７０は、チップ１００の側部表面１５０で下部導電性パターン１２０ｂに電気的に連結されず、チップ１００の内部のような他の所に連結されることもある。一実施形態で、導電性部材１７０は“バー型導電性部材”であり、下部導電性パターン１２０ｂの幅と実質的に同等な幅を持つことができる。バー型導電性部材１７０を提供することによって、側面パッド１６０のコンタクト領域は、溶融度を高めてコンタクト抵抗を低下させるために大きくなりうる。他の実施形態で、導電性部材１７０は“コンタクト型導電性部材”であり、下部導電性パターン１２０ｂの幅よりさらに狭い幅を持つことができる。
【００６５】
図１０Ａないし図１０Ｃは、図９に図示されたチップを形成する方法を示す断面図である。
【００６６】
図１０Ａを参照すれば、チップ１００は、図８Ａを参照して説明した方法と実質的に同一または類似した方法によって、導電性部材１７０がさらに形成される点を除いては、図６Ａを参照して説明した工程と実質的に同一または類似した工程により形成される。図１０Ｂ及び図１０Ｃに示したように、チップ１００を形成するための工程の残りは、図６Ｂ及び図６Ｃを参照して説明したような実質的に同一または類似した方法である。
【００６７】
図１１は、さらに他の実施形態による側面パッドを持つチップを形成する方法を示す斜視図である。
【００６８】
図１１を参照すれば、さらに他の実施形態によるチップ１００は、上部導電性パターン１２０ａ上でチップ１００の側部表面１５０上に導電性部材１８０が露出された点を除いては、図９を参照して説明したチップ１００と類似している。
【００６９】
図示したように、導電性部材１８０は、チップ１００の側部表面１５０で上部導電性パターン１２０ａに連結されうる。したがって、チップ１００は、上部導電性パターン１２０ａ上に配された導電性部材１８０を形成する工程により形成されうる。導電性部材１８０の少なくとも一部がチップ１００の側部表面１５０上に露出され、上部導電性パターン１２０ａに電気的に連結される。他の実施形態で、図示していないが、導電性部材１８０は、チップ１００の側部表面１５０で上部導電性パターン１２０ａに連結されずに、チップ１００の内部のような他の所に連結されうる。
【００７０】
一実施形態で、導電性部材１８０は“バー型導電性部材”であり、上部導電性パターン１２０ａの幅と実質的に同等な幅を持つことができる。バー型導電性部材１８０を提供することによって、側面パッド１６０のコンタクト領域は、溶融度を改善してコンタクト抵抗を低下させるために大きくなりうる。他の実施形態で、導電性部材１８０は“コンタクト型導電性部材”であり、上部導電性パターン１２０ａの幅より狭い幅を持つことができる。しかし、チップ１００が図５Ａに示したようにチップパッド１３０を備えることもできるということは明らかである。
【００７１】
図１２Ａないし図１２Ｃは、ビアパターン及び配線部材のような素子構造体と、側面パッドとの関係及び連結方式を説明するために、一部の実施形態による電気的連結及び側面パッドを示す平面図である。
【００７２】
図１２Ａを参照すれば、たとえば図３Ｂに示した半導体基板１０２の表面と実質的に平行した平面に沿って実質的に水平方向に延びた追加的な導電性ワイヤリングパターンまたは配線部材２１０は、前述した側面パッド１６０と共に形成されうる。すなわち、導電性ワイヤリングパターン２１０は、側面パッド１６０を形成する導電性パターンを形成するために利用される工程と同じ工程で形成されうる。すなわち、たとえば、図３Ｂに図示された導電性ワイヤリングパターン２１０及び上部導電性パターン１２０ａは、同じ工程中に層間誘電層２００ａ内に形成されうる。その結果、各側面パッド１６０は、必要ならば導電性ワイヤーパターン２１０に電気的に連結されうる。これによって、配線レベルの数（及びこれら構成の複雑性）が、一般的に信号経路がチップ１００の上部（たとえば、図１に示したチップパッド４０）からトランジスタのような導電性構造体に延びる従来の半導体素子に比べて減少できる。チップ構造が多層配線部材によって非常に複雑ならば、信号遅延及び製造工程の複雑性は重大な関心事でありうる。前述したように、チップ１００内の配線レベルの数を減少させることによって、チップ１００内の信号経路の長さが短くなり、これによって長い信号経路による信号遅延及び配線抵抗と関連した問題が減少しうる。
【００７３】
図１２Ｂを参照すれば、導電性ビアパターン２１２及び側面パッド１６０の中間導電性パターン１６０ａ（たとえば、図５Ａを参照）は、層間誘電層２００ｂで同じ工程で形成されうる。すなわち、導電性ビアパターン２１２は、側面パッド１６０の中間導電性パターン１６０ａを形成するために利用される同じ工程で形成されうる。一実施形態で、導電性ビアパターン２１２は、互いに対して垂直方向に配された少なくとも２個の導電性パターンで電気的に連結されるように形成されうる。他の実施形態で、導電性ビアパターン２１２は、バー型ビアパターン（すなわち、上及び／または下の導電性パターンの幅と実質的に同じ幅を持つビアパターン）またはコンタクト型ビアパターン（すなわち、上の及び／または下の導電性パターンの幅よりさらに狭い幅を持つビアパターン）として提供されうる。
【００７４】
図１２Ｃを参照すれば、たとえば図３に示した追加的な導電性ワイヤリングパターン２１４及び下部導電性パターン１２０ｂが他の誘電層２００ｃ内に形成されうる。これら層は同じ工程中に形成されうる。一実施形態で、一つ以上の電気的構成要素２２０が側面パッド１６０に電気的に連結されうる。その結果、配線レベルの数を減少させることができ、これによって、前述したように配線工程の複雑性を低下させることができる。
【００７５】
図１３Ａは、一実施形態によるチップを備えるパッケージの平面図である。図１３Ｂ及び図１３Ｃは、図１３Ａに示した線“Ｂ−Ｂ”に沿って切り取った断面図を持つ他の実施形態に関する。
【００７６】
図１３Ａないし図１３Ｃを参照すれば、パッケージは、たとえば、第１チップ１００、回路基板３００（たとえば、ＰＣＢ）、複数の外部コンタクトターミナル３１０（たとえば、ソルダーボール）、複数の導電性配線３１２及び複数の第１回路基板パッド３２０を備えることができる。一実施形態で、回路基板３００は、多層ＰＣＢまたは有機材料基板上に回路パターンを備えるフィルムパッケージ基板でありうる。回路基板３００は、メモリ回路、ディスプレイまたはＬＤＩ装置のような多様な応用装置に適用されうる。回路基板３００は、複数の第１回路基板パッド３２０を備えることができる。したがって、導電性配線３１２は、回路基板３００上の第１回路基板パッド３２０のうち対応する一つに側面パッド１２０を電気的に連結できる。したがって、パッケージは、たとえば、複数の第１回路基板パッド３２０を持つ回路基板３００を提供する工程、及び側面パッド１２０、すなわち、第１チップ１００の側面パッド１２０上に露出された下部及び上部導電性パターン１２０ｂ及び１２０ａに導電性配線３１２で第１回路基板パッド３２０を連結する工程により形成されうる。
【００７７】
一実施形態で、導電性配線３１２は、導電性ボール、導電性バンプ、ソルダーボール、ソルダーバンプ、ソルダーペースト、異方性導電フィルム、金属層またはこれらの組み合わせを備えることができる。図２Ａ及び図２Ｂ、図５Ａ、図７、図９または図１１を参照して説明したように、第１チップ１００が提供される。たとえば、図１３Ｂに示したように、第１チップ１００は、チップパッド１３０なしに、図７を参照して説明したように提供されうる。
【００７８】
図１３Ｂ及び図１３Ｃに示したように、導電性配線３１２は、回路基板３００上に形成された第１基板パッド３２０に第１チップ１００の側面パッド１２０を電気的及び機械的に連結する。一実施形態で、導電性配線３１２は、導電性部材１７０の少なくとも一部と接触できる。側面パッド１２０を通じて第１チップ１００と回路基板３００とを電気的に連結することによって、チップ１００の上部表面上に延びるワイヤーのような電気的配線部材、またはチップ１００と回路基板３００との間に配されるソルダーボールが要求されない。したがって、パッケージの厚さは、たとえば、チップ１００及び回路基板３００の結合された厚さと実質的に同等な程度に実質的に薄く維持されうる。したがって、パッケージの大きさが減少する。
【００７９】
一側面によれば、図１３Ａないし図１３Ｃに示した第１チップ１００は、応用装置によって、たとえば、ＰＣＢである回路基板３００に直接付着されうる。第１チップ１００が回路基板３００に直接付着されるならば、たとえば、接着層のような層が回路基板３００と第１チップ１００との間に存在する必要がない。すなわち、第１チップ１００は、それらの間に何の物理的または機械的な連結なしに回路基板３００上に配される。その結果、第１チップ１００を備えるパッケージの厚さは、接着層のような付加層が形成される必要がないので、さらに薄くなる。しかし、チップ１００と回路基板３００との間に追加的な付着力を提供するために、接着層のような付加層が配されることもある。
【００８０】
他の側面で、図１３Ｂ及び図１３Ｃに示したソルダーボール３１０は不要であり、パッケージとＰＣＢとの間に他の公知の電気的連結形態が利用されることもある。
【００８１】
図１４Ａ及び図１４Ｂ、図１５Ａ及び図１５Ｂ及び図１６Ａ及び図１６Ｂは、図１３に示した線“Ｂ−Ｂ”に沿って切り取ったパッケージの他の実施形態を示す断面図である。
【００８２】
図１３Ａないし図１３Ｃを参照して説明した導電性配線３１２は、実質的に球形の導電性配線として提供されうる。しかし、前記導電性配線は、チップ１００と回路基板３００との間に適した電気的連結を提供できるならば、実質的にいかなる形態にも提供されうる。たとえば、第１チップ１００は、図１４Ａ及び図１４Ｂに示したように、実質的に長方形導電性配線３１６、図１５Ａ及び図１５Ｂに示したように実質的に三角形導電性配線３１８、または図１６Ａ及び図１６Ｂに示したような凹状三角形導電性配線３１９などを通じて回路基板３００に電気的に連結されうる。
【００８３】
前記導電性配線が四角形または三角形の導電性配線を持つ場合に、導電性配線３１２とチップ１００との接触面積は球形配線に比べてさらに大きくなり、これによって、チップ１００と導電性配線３１２との接着力をさらに増大させることができる。三角形導電性配線３１８は、四角形のように他の形状を持つ導電性配線３１２をリップロー（ｒｅｐｌｏｗ）工程を行うことによって形成できる。図１４Ｂ、１５Ｂ及び１６Ｂに示したように、導電性配線３１６、３１８及び３１９は、導電性部材１８０の少なくとも一部と接触する。
【００８４】
図１７Ａないし図１７Ｄは、複数のチップを備えるパッケージの実施形態を示す断面図である。
【００８５】
図１７Ａを参照すれば、パッケージは、たとえば、図１３Ｂを参照して説明したものと類似したパッケージである。しかし、図示された実施形態のように、第１チップ１００はチップパッド１３０を備えることができる。したがって、第１チップ１００は、図２Ａを参照して説明したように提供され、チップパッド３２２を持つ第２チップ４００は、チップパッド１３０とチップパッド３２２との対応するものの間に配される電気的配線部材または外部コンタクトターミナル３１４（たとえば、ソルダーボール、ソルダーペースト、異方性導電性フィルム、金属層またはこれらの組み合わせ）を通じて第１チップ１００に結合されうる。したがって、パッケージは、第１チップ１００の上部表面上にチップパッド１３０を提供する工程、第１チップ１００の上に第２チップ４００を提供する工程、及び外部コンタクトターミナル３１４で第１チップ１００のチップパッド１３０に第２チップ４００を連結する工程を行うことによって形成されうる。
【００８６】
第２チップ４００は、第１チップ１００と同一であるかまたは異なる。たとえば、第１チップ１００及び第２チップ４００は、ロジック及び／またはメモリチップのように多様に提供されうる。図１７Ｂは、第１チップ１００が、図７を参照して説明したように導電性部材１７０を備える点を除いては、図１７Ａに示した実施形態と類似した他の実施形態に関するパッケージを図示する。明示的に図示してはいないが、図５Ａまたは図９を参照して説明したように、第１チップ１００もまた、あるいは選択的に提供されうるということは明らかである。
【００８７】
図１７Ｃを参照すれば、パッケージ、たとえば、複数の第１チップ１００（たとえば、下部第１チップ１００ａ及び上部第１チップ１００ｂ）が、図２Ｂを参照して前述したように提供されうる。下部第１チップ１００ａ上には、上部第１チップ１００ｂが配される。したがって、複数の第１チップ１００が回路基板３００上に互いに隣接して垂直方向に整列されうる。下部第１チップ１００ａの側面パッドは、図１４Ａを参照して説明した実質的に四角形の導電性配線３１６のような導電性配線部材を通じて、上部第１チップ１００ｂの側面パッド１２０に電気的及び機械的に連結されうる。図１７Ｃは、互いに積層された２個の第１チップ１００を図示しているが、任意の数の第１チップ１００が互いに積層され、導電性配線を通じて電気的／機械的に連結されうるということは明らかである。また、任意形状の導電性配線が積層された第１チップ１００を電気的／機械的に連結するために使われうる。導電性配線（たとえば、実質的に四角形の導電性配線３１６）は、下部第１チップ１００ａ及び上部第１チップ１００ｂを電気的及び機械的に連結しているために、これらの間に接着層が挿入される必要がない。しかし、必要な場合、下部第１チップ１００ａと上部第１チップ１００ｂとの間に接着層が配されうるということは明らかである。また、図１７Ｃが、図２Ｂを参照して説明したように、第１チップ１００を図示しているが、図２Ａ及び図２Ｂ、図５Ａ及び図５Ｂ、図７、図９または図１１を参照して説明したように、一つ以上の第１チップ１００が提供されうるということは明らかである。
【００８８】
図１７Ｄを参照すれば、パッケージは、たとえば、図１１を参照して前述したように、下部第１チップ１００ａが提供され、図７を参照して説明したように上部第１チップ１００ｂが提供されるという点を除いては、図１７Ｃを参照して説明したものと類似したパッケージを提供できる。したがって、下部第１チップ１００の導電性部材１８０は、上部第１チップ１００の導電性部材１７０と直接接触して第１チップ１００間の接触面積をさらに大きくすることができる。
【００８９】
図１８Ａは、一実施形態による複数のチップを備えるパッケージの平面図である。図１８Ｂ及び図１８Ｃは、図１８Ａに図示された線“Ｂ−Ｂ”に沿って切り取ったパッケージの実施形態を示す断面図である。図１９は、他の実施形態によって複数のチップを備えるパッケージを示す平面図である。
【００９０】
図１８Ａ及び図１８Ｂを参照すれば、パッケージは、たとえば、図１３Ｂを参照して説明したものと類似したパッケージを提供できる。図１８Ｃを参照すれば、パッケージは、図１３Ｃを参照して説明したものと類似している。しかし、図示された実施形態で、複数の第１チップ１００は、回路基板３００上で互いに隣接して水平方向に整列されうる。また、複数の第１チップ１００は、複数の導電性配線３１２を通じて回路基板３００に電気的及び機械的に連結されるだけでなく、互いに電気的及び機械的に連結されることもある。すなわち、前記パッケージは、回路基板３００上に複数の第１チップ１００を提供する工程、及び第１チップ１００のうちいずれか一つのチップの側部表面１５０上に露出された下部及び上部導電性パターン１２０ｂ及び１２０ａ（すなわち、側面パッド１２０）の一部と、第１チップ１００のうち他の一つの側部表面１５０上に露出された下部及び上部導電性パターン１２０ｂ及び１２０ａ（すなわち、側部パッド１２０）の一部とを導電性配線３１２に連結させる工程により形成される。したがって、一実施形態で各導電性配線３１２は、第１チップ１００のうちいずれか一つの側部表面１５０上に露出された下部及び上部導電性パターン１２０ｂ及び１２０ａの一部を、第１チップ１００のうち他の一つの側部表面１５０上に露出された下部及び上部導電性パターン１２０ｂ及び１２０ａの一部に連結する。一実施形態で、第１チップ１００のうち隣接するものの側部表面１５０は互いに離隔し、導電性配線３１２により電気的に連結されることもある。その結果、前記パッケージの大きさ（幅）は、導電性配線３１２が第１チップ１００それぞれにより共通使用されるために縮小する。また、それぞれの第１チップ１００内の回路は、パッケージの全体サイズを縮小させるように共有されうる。
【００９１】
第１チップ１００は、任意の数そして任意の配列に提供されうるということは明らかである。たとえば、図１９を参照すれば、パッケージには、複数の導電性配線３１２により互いに電気的及び機械的に連結された４個の第１チップ１００が提供されうる。したがって、チップ及びパッケージのサイズは、これらが導電性配線３１２とこれらの間の内部回路とを共有することによってさらに縮小する。一実施形態で、導電性配線３１２は、導電性バンプ、ソルダーボール及び固形化されたソルダーペーストのうち少なくとも一つを備えることができる。
【００９２】
図２０Ａは、さらに他の実施形態によるチップを備えるパッケージの平面図である。図２０Ｂ及び図２０Ｃは、図２０Ａに図示された線“Ｄ-Ｄ”に沿って切り取った断面図をそれぞれ示す。図２１Ａは、さらに他の実施形態によるチップを備えるパッケージの平面図である。図２１Ｂは、一実施形態による図２１Ａに図示された線“Ｅ−Ｅ”に沿って切り取った断面図である。図２２Ａないし図２３Ｃは、他の実施形態によるチップを備えるパッケージの平面図である。
【００９３】
図２０Ａ及び図２０Ｂを参照すれば、たとえば、パッケージは、図１３Ｂを参照して説明したものと類似したパッケージである。図２０Ｃを参照すれば、たとえば、パッケージは、図１３Ｃを参照して説明したものと類似したパッケージである。しかし、図示された実施形態で、第１チップ１００は、その上部表面上に形成されたチップパッド１３０をさらに備えることができ、回路基板３００は、第２回路基板パッド３３２をさらに備えることもできる。したがって、電気的配線部材３３０（たとえば、ボンディングワイヤー）は、チップパッド１３０のうち対応する一つに第２回路基板パッド３３２を電気的に連結させることができる。すなわち、パッケージは、第１チップ１００の上部表面上にチップパッド１３０を提供する工程、及び少なくとも一つの電気的配線部材３３０で第２チップ基板パッド３３２をチップパッド１３０に連結する工程によって形成される。
【００９４】
図２０Ａないし図２０Ｃに図示された実施形態は、それぞれ多数の入／出力パッドを備え、それにより、高速ＩＣまたは高集積メモリチップのような応用装置に使われうる。図２０Ａないし図２０Ｃは、複数のチップパッド１３０が第１チップ１００のあらゆる側壁に沿って配されたパッケージを図示している。ワイヤー３３０は、各チップパッド１３０を対応する第２回路基板パッド３３２に電気的に連結させる。チップパッド１３０（及びワイヤー３３０）は任意の数ほど、そして任意の配列で提供されうるということは明らかである。たとえば、図２１Ａ及び図２１Ｂを参照すれば、側面パッド１２０が第１チップ１００の各側部表面１５０に提供されるが、パッケージのチップパッド１３０は、第１チップ１００の側部の一部分に沿って配される。図２１Ｂに図示された第１チップ１００が図７を参照して説明されたが、第１チップ１００は、たとえば、図２Ｂ、図５Ｂまたは９を参照して説明したように提供されることもある。
【００９５】
図２２Ａないし図２２Ｃを参照すれば、チップパッド１３０は、第１チップ１００の一つ以上の側部に沿って配されうる。図２０Ａないし図２０Ｃ、図２１Ａ、図２２Ａ及び図２２Ｂは、複数の導電性配線３１２と側面パッド１２０とが第１チップ１００のあらゆる側部に沿って配されるパッケージを図示しているが、導電性配線３１２及び側面パッド１２０は任意の数及び配列で提供されうるということは明らかである。たとえば、図２２Ｃを参照すれば、パッケージは、第１チップ１００の対向する一対の側部に沿って配される複数の導電性配線３１２及び側面パッド１２０を備えるように提供されうるということは明らかである。また、図２２Ｃに図示されたパッケージは、第１チップ１００の一つの側部上にのみ配されるようにチップパッド１３０を備えることもできる。
【００９６】
図２３Ａは、さらに他の実施形態によるチップを備えるパッケージの平面図である。図２３Ｂ及び図２３Ｃは、図２３Ａに図示された線“Ｆ−Ｆ”に沿って図示された断面図である。
【００９７】
図２３Ａ及び２３Ｂを参照すれば、パッケージは、たとえば、図１３Ｂを参照して説明したものと類似したパッケージでありうる。図２３Ｃを参照すれば、パッケージは、たとえば、図２３Ｂに図示されたものと類似したパッケージであるが、図１１を参照して説明したような第１チップ１００を備えるか、本明細書に開示された他の適切なチップを備えることもできる。一実施形態で、図２３Ｃに図示された導電性配線３１６は、導電性部材１８０の少なくとも一部と接触できる。しかし、図示された実施形態で、第１チップ１００は、下部表面に配されたチップパッド１３０を備えることもある。したがって、第１チップ１００の側面パッド１２０は、図１４Ａ及び図１４Ｂに示したように、複数の実質的に四角形の導電性配線３１６を通じて第１回路基板パッド３２０に電気的に連結され、チップパッド１３０は、電気的配線部材３１４、たとえば、導電性ボール、導電性バンプ、ソルダーボール、ソルダーバンプ、ソルダーペースト、異方性導電性フィルム、金属層またはこれらの組み合わせを通じて回路基板３００上に配された第２回路基板パッド３４０に電気的に連結されることもある。すなわち、パッケージは、第１チップ１００の下部表面上にチップパッド１３０を提供する工程、及びチップパッド１３０に少なくとも一つの電気的配線部材３１４を使用して第２回路基板パッド３４０を連結する工程により形成されうる。
【００９８】
前記実施形態によれば、側面パッドは、チップの側部表面上に露出される。前記チップの側部表面上に前記側面パッドを提供することによって、導電性構造体と外部装置との間の信号経路の長さが短くなる。前記信号経路の長さが短くなることで、信号遅延と関連した問題点が減少できる。また、電源または接地金属配線が多少遠距離に配されるチップ１００の上部に配されるチップパッド１３０の代りに、近くに位置する側面パッド１２０に連結されうるために、ボンディングパッドと、電源または接地金属配線との間の配線部材が減少できる。
【００９９】
また、チップ上に側面パッドを提供することによって、チップを備えるパッケージの全体厚さが薄くなる。また、チップの側部表面上に側面パッドを備えることによって、トランジスタまたは抵抗のような多様な電気的構成要素を連結するための配線部材の設計が、従来技術に比べればかなり容易になりうる。また、図１２Ａないし図１２Ｃに示したような側面パッドを使用することによって、電源または接地ラインのための金属配線ルーティングのデザインがさらに融通性を持つことができる。
【０１００】
一部の実施形態によれば、当業者は、本明細書でこのようなあらゆる組み合わせが開示されていないにもかかわらず、本明細書に開示されたパッケージが側面パッドを持つ多様な半導体チップを備えるということが容易に理解できるであろう。
【０１０１】
本発明の実施形態は、特定実施形態に係り、これについて開示したが、当業者ならば特許請求範囲の請求項により限定されたように、本発明の思想及び範ちゅうを外れずに形態及び細部事項において多様な変形が可能であるということが理解できるであろう。
【産業上の利用可能性】
【０１０２】
本発明は、半導体関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【０１０３】
【図１】従来のパッドを持つ複数の従来のチップを備える従来のウェーハを示す斜視図である。
【図２Ａ】本発明の一実施形態による側面パッドを持つチップの斜視図である。
【図２Ｂ】本発明の一実施形態による側面パッドを持つチップの斜視図である。
【図３Ａ】ウェーハ上に配されたチップ内に提供されたパッドの配列を示す平面図である。
【図３Ｂ】図３Ａに図示された線“Ａ−Ａ”に沿って切り取った断面図である。
【図４Ａ】図２Ａに図示されたチップを形成するための一実施形態を示す断面図である。
【図４Ｂ】図２Ａに図示されたチップを形成するための一実施形態を示す断面図である。
【図４Ｃ】図２Ａに図示されたチップを形成するための一実施形態を示す断面図である。
【図５Ａ】本発明の他の実施形態による側面パッドを持つチップを示す斜視図である。
【図５Ｂ】本発明の他の実施形態による側面パッドを持つチップを示す斜視図である。
【図６Ａ】図５Ａに図示されたチップを形成するための本発明の一実施形態による製造方法を説明するための断面図である。
【図６Ｂ】図５Ａに図示されたチップを形成するための本発明の一実施形態による製造方法を説明するための断面図である。
【図６Ｃ】図５Ａに図示されたチップを形成するための本発明の一実施形態による製造方法を説明するための断面図である。
【図７】本発明のさらに他の実施形態による側面パッドを持つチップを示す斜視図である。
【図８Ａ】図７に図示されたチップを形成するための本発明の一実施形態による製造方法を説明するための断面図である。
【図８Ｂ】図７に図示されたチップを形成するための本発明の一実施形態による製造方法を説明するための断面図である。
【図８Ｃ】図７に図示されたチップを形成するための本発明の一実施形態による製造方法を説明するための断面図である。
【図９】本発明のさらに他の実施形態による側面パッドを備えるチップを示す斜視図である。
【図１０Ａ】図９に図示されたチップを形成するための本発明の一実施形態による製造方法を説明する断面図である。
【図１０Ｂ】図９に図示されたチップを形成するための本発明の一実施形態による製造方法を説明する断面図である。
【図１０Ｃ】図９に図示されたチップを形成するための本発明の一実施形態による製造方法を説明する断面図である。
【図１１】本発明の他の実施形態による側面パッドを持つチップを形成するための製造方法を説明する斜視図である。
【図１２Ａ】本発明の実施形態による電気的接続及び側面パッドを示す平面図である。
【図１２Ｂ】本発明の実施形態による電気的接続及び側面パッドを示す平面図である。
【図１２Ｃ】本発明の実施形態による電気的接続及び側面パッドを示す平面図である。
【図１３Ａ】本発明の一実施形態によるチップを備えるパッケージを示す平面図である。
【図１３Ｂ】図１３Ａに図示された線“Ｂ−Ｂ”に沿って切り取った他の実施形態による断面図である。
【図１３Ｃ】図１３Ａに図示された線“Ｂ−Ｂ”に沿って切り取った他の実施形態による断面図である。
【図１４Ａ】図１３Ａに図示された線“Ｂ−Ｂ”に沿って切り取った他の実施形態によるパッケージを示す断面図である。
【図１４Ｂ】図１３Ａに図示された線“Ｂ−Ｂ”に沿って切り取った他の実施形態によるパッケージを示す断面図である。
【図１５Ａ】図１３Ａに図示された線“Ｂ−Ｂ”に沿って切り取ったさらに他の実施形態によるパッケージを示す断面図である。
【図１５Ｂ】図１３Ａに図示された線“Ｂ−Ｂ”に沿って切り取ったさらに他の実施形態によるパッケージを示す断面図である。
【図１６Ａ】図１３Ａに図示された線“Ｂ−Ｂ”に沿って切り取ったさらに他の実施形態によるパッケージを示す断面図である。
【図１６Ｂ】図１３Ａに図示された線“Ｂ−Ｂ”に沿って切り取ったさらに他の実施形態によるパッケージを示す断面図である。
【図１７Ａ】本発明の実施形態による複数のチップを備えるパッケージを示す断面図である。
【図１７Ｂ】本発明の実施形態による複数のチップを備えるパッケージを示す断面図である。
【図１７Ｃ】本発明の実施形態による複数のチップを備えるパッケージを示す断面図である。
【図１７Ｄ】本発明の実施形態による複数のチップを備えるパッケージを示す断面図である。
【図１８Ａ】本発明の一実施形態による複数のチップを備えるパッケージを示す平面図である。
【図１８Ｂ】図１８Ａに図示された線“Ｂ−Ｂ”に沿って切り取った本発明の実施形態によるパッケージを示す断面図である。
【図１８Ｃ】図１８Ａに図示された線“Ｂ−Ｂ”に沿って切り取った本発明の実施形態によるパッケージを示す断面図である。
【図１９】本発明の他の実施形態による複数のチップを備えるパッケージを示す平面図である。
【図２０Ａ】本発明の他の実施形態によるチップを備えるパッケージを示す平面図である。
【図２０Ｂ】本発明の一部の実施形態によって、図２０Ａに図示された線“Ｄ−Ｄ”に沿って切り取った断面図である。
【図２０Ｃ】本発明の一部の実施形態によって、図２０Ａに図示された線“Ｄ−Ｄ”に沿って切り取った断面図である。
【図２１Ａ】本発明のさらに他の実施形態によるチップを備えるパッケージを示す平面図である。
【図２１Ｂ】本発明の一実施形態による図２１Ａに図示された線“Ｅ−Ｅ”に沿って切り取った断面図である。
【図２２Ａ】本発明の他の実施形態によるチップを備えるパッケージの平面図である。
【図２２Ｂ】本発明の他の実施形態によるチップを備えるパッケージの平面図である。
【図２２Ｃ】本発明の他の実施形態によるチップを備えるパッケージの平面図である。
【図２３Ａ】本発明のさらに他の実施形態によるチップを備えるパッケージの平面図である。
【図２３Ｂ】本発明の一部の実施形態による図２３Ａに図示された線“Ｆ−Ｆ”に沿って切り取った断面図である。
【図２３Ｃ】本発明の一部の実施形態による図２３Ａに図示された線“Ｆ−Ｆ”に沿って切り取った断面図である。
【符号の説明】
【０１０４】
１００ チップ、
１２０ 側面パッド、
１２０ａ 上部導電性パターン、
１２０ｂ 下部導電性パターン、
３００ 回路基板、
３１０ 外部コンタクトターミナル、
３１２ 導電性配線、
３２０ 第１回路基板パッド。
【技術分野】
【０００１】
本発明は半導体チップ、その製造方法及びパッケージに係り、さらに詳細には側面パッドを備えるチップ、その製造方法及びそのチップを利用したパッケージに関する。
【背景技術】
【０００２】
電子製品の大きさが益々小型化されその容量が増大するにつれて、前記電子製品内の半導体パッケージも小型でありつつも高容量を持つように製造されることが必要になった。図１は、従来の製造方法によって製造された複数のチップ１０を持つ従来のウェーハの断面図である。
【０００３】
図１を参照すれば、従来のチップ１０のうち一つは、その上部表面２０上に複数のチップパッド４０を持ち、上部表面２０は、多様な電気的構成要素が形成される活性面である。チップパッド４０を通じて、チップ１０内に形成された電気的構成要素と外部装置（図示せず）との間に信号が伝送される。
【０００４】
しかし、性能上の要求、メモリキャパシタ、半導体パッケージの集積化及び小型化が進むほど、チップパッド４０の密度は必然的に増大する。その結果、上部表面２０上にチップパッド４０を適切に形成することはさらに難しくなっている。たとえば、再配線パターンが占有できる上部表面２０の可用面積に対する制限によって、上部表面２０上に前記再配線パターンを適切に形成することはさらに難しくなっている。
【０００５】
最近、チップ１０は、ボンディングワイヤーまたはソルダーボールのような外部接続端子を使用して下地回路基板（図示せず）に電気的に結合される。前記ボンディングワイヤーを使用する場合に、チップパッド４０が上部表面２０上に配され、前記ボンディングワイヤーがチップパッド４０と前記回路基板上のボンドフィンガーのような基板パッドとの間に結合されるように、前記チップ１０が配される。前記ソルダーボールを使用する場合に、チップ１０は、フリップ接触されてチップパッド４０が上部表面２０の下部に配され、ソルダーボールは、チップパッド４０と前記回路基板上の基板パッドとの間に結合される。
【０００６】
下地の回路基板にチップ１０をワイヤーボンディングする時に、前記ボンディングワイヤーはチップ表面２０上へ延びる。一方、チップ１０がソルダーボールを使用して下地の回路基板に結合される時には、前記ソルダーボールは、チップ１０と前記回路基板との間の距離を大きくさせる。いずれの場合にも、製造された半導体パッケージの厚さは、実質的にチップ１０と前記回路基板との結合された厚さよりかなり厚くなる。本発明は、このような従来技術が持つ多様な問題点を解決するためのものである。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ボンディングパッドの全体数がかなり増加してもチップのサイズを大きくせずにボンディングパッドを容易に収容でき、かつチップのサイズが同じ場合にボンディングパッドの数を低減させうる半導体チップ、その製造方法及びパッケージ、さらに詳細には側面パッドを備えるチップ、その製造方法及び前記チップを利用したパッケージを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一実施形態による半導体装置は、上部表面、下部表面及び前記上部表面と前記下部表面とに連結された側部表面を持つ第１チップを備える。前記第１チップは、チップ基板、前記チップ基板上の下部導電性パターン、前記下部導電性パターン上の層間誘電層及び前記層間誘電層上の上部導電性パターンを備える。前記下部導電性パターンの少なくとも一部及び前記上部導電性パターンの少なくとも一部は、集合的に側面パッドを形成するように、前記第１チップの前記側部表面上に露出されうる。
【０００９】
本発明の他の実施形態による半導体装置の製造方法は、上部表面、下部表面及び前記上部表面と前記下部表面とに連結された側部表面を持つ第１チップを備える。前記第１チップは、チップ基板を提供する工程、前記チップ基板上に下部導電性パターンを形成する工程、前記下部導電性パターン上に層間誘電層を形成する工程、及び前記層間誘電層上に上部導電性パターンを形成する工程により提供される。前記下部導電性パターンの少なくとも一部及び前記上部導電性パターンの少なくとも一部は、集合的に側面パッドを形成するように、前記第１チップの前記側部表面上に露出されうる。
【発明の効果】
【００１０】
本発明による側面パッドを使用すれば、ボンディングパッドの全体数がかなり増加しても、チップのサイズを増大させずにボンディングパッドを容易に収容できる。すなわち、本発明の実施形態によれば、同じチップサイズでもチップパッドの全体数がかなり増加できる。
【発明を実施するための最良の形態】
【００１１】
以下に、図面を参照して、本発明の多様な実施形態について詳細に説明する。しかし、これら実施形態は多くの他の形態に変形して実施することができ、本明細書で説明した実施形態に制限されるものと解釈されてはならない。これらの実施形態は本発明の開示をさらに完全にして当業者に本発明の思想を十分に理解できるようにするために提供されたものである。図面で、層及び領域の厚さは説明の明確性のために誇張されている。また、本明細書全体で、同じ構成要素は同じ参照番号により参照される。
【００１２】
図２Ａ及び図２Ｂは、実施形態による側面パッドを持つチップの斜視図である。
【００１３】
図２Ａを参照すれば、図示されたチップ１００は、ロジックチップ、メモリチップなど、またはシステムオンチップ（ＳＯＣ）のようなものの複合機能を持つチップである。たとえば、実施形態によれば、チップ１００は、上部表面１４０、上部表面１４０に対向する下部表面（図示せず）及び上部表面１４０と前記下部表面とに連結された複数の側部表面１５０を備える。図２Ａで、チップ１００は、４つの側部表面１５０を持つことが図示されている。しかし、チップ１００は、本発明の思想及び範囲内であれば任意の数の側部パッドを持っていてもよい。たとえば、チップ１００は、少なくとも３つの側部表面１５０のみを持つ必要もある。後述するように、チップ１００内に一般的に形成される配線部材及び／またはビアパターンを形成するための一つ以上の導電層（本明細書で導電性パターンと称することもある）を使用して、複数の側部表面１５０のうち少なくとも一つ以上の側部表面１５０上に複数の側面パッド１２０が形成される。
【００１４】
チップ１００は、チップ基板または半導体基板（図２Ａには図示していないが、図３Ｂには図示する）を備える。Ａｌ、Ｃｕ、Ｗ、Ｍｏ、ＴｉＮ、ＴａＮまたはＷＮのような導電性金属窒化物のような材料を含む導電性パターンが複数の側面パッド１２０を形成するように側部表面１５０を通じて露出される。一実施形態で、チップ１００はまた、前記チップ基板上に下部導電性パターン１２０ｂ、下部導電性パターン１２０ｂ上に層間絶縁層（たとえば、図４Ｃの１１０）及び前記層間絶縁層上に上部導電性パターン１２０ａを備える。
【００１５】
一実施形態で、下部導電性パターン１２０ｂの少なくとも一部及び／または上部導電性パターン１２０ａの少なくとも一部は、チップ１００の側部表面１５０のうち少なくとも一つの側部表面１５０上に露出されて、側面パッド１２０を形成する。たとえば、上部導電性パターン１２０ａの少なくとも一部が、チップ１００の上部表面１４０と下部導電性パターン１２０ｂとの間に垂直方向に配される。具体的には、チップ１００の側部表面１５０上に露出された上部導電性パターン１２０ａの一部は、チップ１００の側部表面１５０上に露出された下部導電性パターン１２０ｂの一部とチップ１００の上部表面１４０との間に配される。
【００１６】
側面パッド１２０は、２個の導電性パターンを備えているものが図示されているが、側面パッド１２０は、任意の数の導電性パターン、すなわち、一つ以上の導電性パターンを持つことができることは明らかである。しかし、側面パッド１２０のために２つ以上の導電性パターンが、側面パッド１２０と、たとえば、図１３Ｂに図示された導電性配線３１２のようなコンタクトターミナルとの間のコンタクト抵抗を低減させ、側面パッド１２０とコンタクトターミナルとの整列マージンを増大させるためには効果的である。また、２以上の導電性パターンの場合、側面パッド１２０と前記コンタクトターミナルとの間の溶融度を改善させることができる。
【００１７】
上部導電性パターン１２０ａと下部導電性パターン１２０ｂとの幅及び厚さは、チップの形状、パッケージの種類及びチップ１００内の電気的構成要素を形成するための製造工程のような要因により決定される。
【００１８】
また、側面パッド１２０は、チップ１００の複数の側部表面１５０と実質的に同一平面上にあるか、これらから突出してもよい。選択的には、側面パッド１２０は適用製品によってチップ１００の側部表面１５０からリセスされることもある。
【００１９】
一実施形態によれば、上部導電性パターン１２０ａと下部導電性パターン１２０ｂとの間に誘電材料が配される。後述するように、上部導電性パターン１２０ａと下部導電性パターン１２０ｂとの間に付加的な導電性パターンが配されることもある。
【００２０】
図２Ａに説明された一実施形態で、チップパッド１３０は、チップ１００の上部表面１４０上に配される。チップパッド１３０は、電気的導電性配線構造（図示せず）により導電性構造１０４（図３Ｂ）及び／または導電性パターン１０８（図３Ｂ）に電気的に連結される。しかし、チップ１００は、チップパッド１３０を備えなくてもよいことは明らかである。このような実施形態は、図２Ｂに図示されている。
【００２１】
図３Ａは、チップ１００内に提供されたパッドの配置を示す平面図である。図３Ｂは、図３Ａに図示された線“Ａ−Ａ”に沿って切り取った断面図である。
【００２２】
図３Ａ及び図３Ｂを参照すれば、複数のチップ１００は、一般的に従来の製造方法により同じ基板“ａ”（たとえば、半導体基板）上に共に形成される。チップ領域内に複数のチップ１００が形成される。基板上でチップ領域は当該技術分野で公知のように実質的に均一な幅を持つダイシング領域（すなわち、スクライブラインＳＬで指示された領域）だけ互いに離隔される。各チップ１００は、複数の導電性パターン１０８を備えることができる。各導電性パターン１０８の第１部分は、チップ１００により占有された基板の領域上に配され、各導電性パターン１０８の第２部分は前記ダイシング領域、すなわち、スクライブラインＳＬにより占有された基板の領域上に配される。導電性パターン１０８の端部の断面図は、四角形を限定する点線により指示されている。
【００２３】
図３Ｂを参照すれば、各チップ１００は、たとえば、半導体基板（本明細書で１０２で例示される）上に形成された導電性構造体１０４、第１層間誘電層１０６及び前述した導電性パターン１０８を備える。一実施形態で、導電性構造体１０４は、たとえば、セルトランジスタ、コアトランジスタ、ペリフェラルトランジスタ、ストレージキャパシタまたはこれらの組み合わせのような電気的構成要素を含む。他の実施形態で、導電性構造体１０４は、配線、コンタクトまたはこれらが組み合わせられたもののような他の構造体を備えることができ、これらは電気的構成要素に結合されうる。一実施形態で、第１層間誘電層１０６は、たとえば、酸化物（たとえば、ＳｉＯ２）、低誘電率（ｌｏｗ−ｋ）物質（たとえば、ＳｉＣＯＨ）またはこれらの組み合わせを含む。
【００２４】
図３Ｂにさらに詳細に図示されているように、チップ１００は、たとえば、複数の導電性パターン１０８として、上部導電性パターン１０８ａ及び下部導電性パターン１０８ｂを備えることができる。
【００２５】
実施形態によれば、前記導電性パターンは、ビットラインまたはメモリ素子のセル領域、メモリ素子のペリフェラル領域または当該技術分野で公知の他の電気的構成要素またはこれらの組み合わせに連結された配線でありうる。一実施形態で、側面パッドを形成するための導電性パターンは、ビットラインが形成された後に形成されることもある。実施形態によれば、導電性パターン１０８は、ビアパターン、ダミーライン、ダミートランジスタのようなトランジスタまたはこれらの組み合わせでありうる。したがって、ダミートランジスタの一部だけでも、たとえば、図２Ａに示したように、側面パッド１２０を形成するために使われる。上部導電性パターン１０８ａ及び下部導電性パターン１０８ｂの一部は、スクライブラインＳＬにより表示された半導体基板１０２の領域上へ延びる。上部導電性パターン１０８ａの厚さまたは下部導電性パターン１０８ｂの厚さは、少なくとも約１μｍ以上である。望ましくは、上部導電性パターン１０８ａ及び下部導電性パターン１０８ｂの厚さは、約１μｍないし約２μｍである。しかし、本発明は、このような特定厚さ範囲に制限されず、図１３Ｂに示したように導電性配線部材３１２と接触するのに十分なコンタクト面積を持つ側面パッド１２０を提供するかぎり、上部導電性パターン１０８ａ及び下部導電性パターン１０８ｂを結合した任意の厚さが許容されうる。
【００２６】
また、上部導電性パターン１０８ａ及び下部導電性パターン１０８ｂは、配線のような他の素子構造物を形成する間に形成される。たとえば、従来の配線及び側面パッド１２０用導電性パターン１０８は、前記配線を形成するためのマスクに付加的なパターンを追加するだけでも同一工程で形成されうる。したがって、上部導電性パターン１０８ａ及び下部導電性パターン１０８ｂを形成するための付加的なマスクは省略できる。したがって、本発明は付加的なコストなしでも実施できる。
【００２７】
第２層間誘電層１１０は、上部導電性パターン１０８ａと下部導電性パターン１０８ｂとの間に配され、第３層間誘電層１１２は下部導電性パターン１０８ｂ上に配される。
【００２８】
一般的に、電力と接地配線と（たとえば、図１に示したような）チップパッドとの間に多層配線レベルが要求され、前記チップパッドは、チップ１００の上部上に形成されうる。また、前記多層配線レベルは、チップパッド１３０と、セルトランジスタ、コアトランジスタ、ペリフェラルトランジスタ、ストレージキャパシタのような下地の導電性構造体との間で要求されることもある。また、従来技術のように、前記電源または接地配線が、抵抗及び干渉を考慮して単一パッドよりは複数のチップパッド１３０に連結された場合、電力または接地のための配線経路は一般的に非常に複雑であるか長い。各配線レベルは前記配線レベルの長さに比例して信号遅延を生じさせる電気抵抗を伴う。
【００２９】
しかし、前述したように、側面パッド１２０を提供することによって、前記電源または接地配線または信号ラインがチップ１００の上部上に配されるチップパッド１３０を通じる必要がなく、従来技術よりさらに短い経路で側面パッド（ボンディングパッド）１２０に連結されるので、配線レベルの数及び配線の長さはかなり減少する。その結果、電気抵抗及び信号遅延はだいぶ減少する。また、側面パッド１２０の提供により、導電性構造体と外部信号ソース（たとえば、電源ソース、接地、通常の信号ソースなど）との間の信号経路の複雑性が低下する。本発明の一部の実施形態によるこのような特徴は、図１２Ａないし図１２Ｃを参照してさらに詳細に説明する。
【００３０】
図４Ａないし４Ｃは、図２に図示されたチップを形成する方法を説明するための断面図である。
【００３１】
図２Ａに図示されたチップの形成方法は、一般的に上部表面１４０、下部表面（図示せず）及び上部表面１４０及び前記下部表面に連結された側部表面１５０を持つチップ１００を形成する工程を有するという特徴を持つ。
【００３２】
図４Ａを参照すれば、チップ１００は、当該技術分野で公知のように、半導体基板またはチップ基板１０２を提供する工程、半導体基板１０２上に導電性構造体１０４を形成する工程により形成される。前述したように、一実施形態で、導電性構造体１０４は、たとえば、セルトランジスタ、コアトランジスタ、ペリフェラルトランジスタ、ストレージキャパシタなどまたはこれらの組み合わせのような電気的構成部材を備えることができる。他の実施形態で、導電性構造体１０４は、前記電気的構成部材に結合されうる配線、コンタクトまたはこれらの組み合わせのような導電性構造体を備えることができる。
【００３３】
次いで、第１層間誘電層１０６は、半導体基板１０２及び導電性構造体１０４を備える結果物上に形成される。一実施形態で、第１層間誘電層１０６は、電気絶縁物質をコーティングする工程、及びたとえば、機械化学的研磨工程（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）により前記電気絶縁物質の上部表面を平坦化する工程により形成される。一実施形態で、前記電気絶縁物質は、たとえば、酸化物（たとえば、ＳｉＯ２）、低誘電率物質（たとえば、ＳｉＣＯＨ）など、またはこれらの組み合わせを含むことができる。
【００３４】
図４Ｂを参照すれば、導電性パターン１０８は、第１層間誘電層１０６上に形成される。一実施形態で、導電性パターン１０８は、連続的に第１層間誘電層１０６上に下部導電性パターン１０８ｂを形成する工程、下部導電層パターン１０８ｂ上に第２層間誘電層１１０を形成する工程、及び上部導電層パターン１０８ａ上に第３層間誘電層１１２を形成する工程により形成される。
【００３５】
一実施形態で、第２層間誘電層１１０及び第３層間誘電層１１２は、第１層間誘電層１０６が形成された方法と実質的に同一または類似した方法で形成されうる。上部導電性パターン１０８ａ及び下部導電性パターン１０８ｂは、下地の層間誘電層上に導電性物質を蒸着する工程、及び各導電性パターン１０８の少なくとも一部が半導体基板１０２のスクライブラインＳＬにより占有された領域上に配されるように、前記導電性物質をパターニングする工程により形成されうる。各導電性パターン１０８は、チップ１００内の一つ以上の導電性パターン１０８に電気的に連結されうる。
【００３６】
簡単に言えば、チップ１００は半導体基板またはチップ基板１０２を提供する工程、前記チップ基板１０２上に下部導電性パターン１０２ｂを形成する工程、下部導電性パターン１２０ｂ上に層間誘電層を形成する工程、及び前記層間誘電層上に上部導電性パターン１２０ａを形成する工程により形成されうる。下部導電性パターン１２０ｂの少なくとも一部と上部導電性パターン１２０ａの少なくとも一部とがチップ１００の側部表面上に露出されて、集合的に側面パッド１２０を形成できる。下部導電性パターン１０８ａ及び上部導電性パターン１０８ｂは、他の素子または配線部材構造体が前述した方法と後述する方法のように形成される間に形成される。
【００３７】
導電性パターン１０８を形成する工程の後に、チップパッド１３０は、従来の技術を使用して第３層間誘電層１１２上に形成されうる。前述したように、チップパッド１３０は、導電性構造１０４及び／または導電性パターン１０８のうちいずれか一つに電気的に連結されうる。したがって、チップパッド１３０は、側部パッド１２０に電気的に連結されうる。
【００３８】
実施形態によれば、導電性パターン１０８は、ビットライン、メモリ素子のセルまたは周辺領域に結合される配線、ビアパターン、ダミーライン、トランジスタまたはこれらの組み合わせの形成に利用される工程と同じ方法により形成されうる。したがって、図３Ｂを参照して説明したように、追加的なフォトレジストパターンを形成するために利用される別途の工程が要求されない。
【００３９】
図４Ｃを参照すれば、隣接するように配されたチップ１００は、たとえば、レーザーまたは従来のダイアモンドカッターまたはダイアモンドソウ（ｓａｗ）を使用して、スクライブラインＳＬに沿って、たとえば、ダイシング工程を行うことにより互いに個別化される。チップ１００を個別化する時に、スクライブラインＳＬにより占有された半導体基板１０２の領域上に各導電性パターン１０８の一部が除去される。前記ダイシング工程の後に、チップ１００内に残留する各導電性パターン１０８の一部が側面パッド１２０の一部を限定する。したがって、前記ダイシング工程の後に、チップ１００内に残る下部導電性パターン１０８ｂの一部は、たとえば、図２Ａ及び図２Ｂに示したような側面パッド１２０の一部を限定する下部導電性パターン１２０ｂを形成する。同様に、前記ダイシング工程後に、チップ１００内に残る上部導電性パターン１０８ａの一部は、側面パッド１２０の上部導電性パターン１２０ａを形成する。以後、選択的には、導電性配線３１２とさらによく連結されるように、側面パッド１２０が露出されるチップの側部表面を研磨または滑らかにすることができる。
【００４０】
簡単に言えば、チップ１００は、ダイシング領域により離隔された複数のチップ領域を持つ半導体基板１０２を提供する工程、半導体基板１０２上にそして少なくとも一つのチップ領域内に下部導電性パターン１０８ｂを形成する工程、下部導電性パターン１０８ｂ及び前記ダイシング領域上に層間誘電層１１０を形成する工程、及び下部１０８ｂ及び上部導電性パターン１０８ａのうち少なくとも一つが前記ダイシング領域に延長されるように、層間誘電層１１０及び前記少なくとも一つのチップ領域上に上部導電性パターン１０８ａを形成する工程、及び前記ダイシング領域から前記チップ領域を分離する工程を行うことによって形成される。したがって、チップ１００がスクライブラインＳＬで半導体基板をダイシングすることによって個別化される場合に、それによって、側部表面上に層間誘電層１１０を通じて露出された下部導電性パターン１０８の端部は側面パッド１２０を限定する。
【００４１】
チップ１００を個別化する工程の前に、半導体基板１０２上にパッシベーション層（図示せず）が形成されうる。このような実施形態で、前記パッシベーション層は第３層間誘電層１１２及びチップパッド１３０上に形成され、開口（たとえば、従来のフォトリソグラフィ工程により）が前記パッシベーション層内に形成されて、チップパッド１３０を露出させることができる。
【００４２】
図５Ａ及び図５Ｂは、他の実施形態による側面パッドを持つチップを示す斜視図である。
【００４３】
図５Ａを参照すれば、他の実施形態によるチップ１００は、図２Ａを参照して説明したチップ１００と類似している。図５Ａに図示されたチップ１００の側面パッド１６０は、図２Ａに図示された側面パッド１２０と類似しているが、上部導電性パターン１２０ａと下部導電性パターン１２０ｂとの間に中間導電性パターン１６０ａをさらに備えている点が異なっている。
【００４４】
一実施形態で、中間導電性パターン１６０ａは、上部導電性パターン１２０ａ及び下部導電性パターン１２０ｂに電気的に連結されうる。中間導電性パターン１６０ａの少なくとも一部がチップ１００の側部表面１５０上に露出されうる。一実施形態で、中間導電性パターン１６０ａは“バー型導電性パターン”であり、上部導電性パターン１２０ａ及び／または下部導電性パターン１２０ｂの幅と実質的に同じ幅を持つことができる。一態様によれば、断面を見る時、前記バー型導電性パターンの場合には、長さに対する幅の比が約１：２でありうる。バー型中間導電性パターン１６０ａを提供することによって、側面パッド１６０のコンタクト面積は改善された溶融度及び低下したコンタクト抵抗を確保するために大きくなりうる。しかし、他の実施形態で、中間導電性パターン１６０ａは“コンタクト型導電性パターン”であり、上部導電性パターン１２０ａ及び／または下部導電性パターン１２０ｂの幅よりさらに狭い幅を持つことができる。前記コンタクト型パターンは、他のレベルの金属配線を連結する一般的なビアパターンの形状を持つことができる。
【００４５】
さらに他の実施形態で、中間導電性パターン１６０ａは、チップ１００の側部表面１５０から隠蔽されることもある。したがって、上部導電性パターン１２０ａ及び下部導電性パターン１２０ｂの露出された部分は、必ずしも側部表面１５０だけではなくチップ１００の他の内部に電気的に結合されることもある。しかし、チップ１００がチップパッド１３０を備えないこともあるということは明らかである。図５Ｂにこの実施形態を例示した。
【００４６】
図６Ａないし図６Ｃは、図５Ａに示したようなチップを形成するための方法を示す断面図である。
【００４７】
図６Ａを参照すれば、たとえば、半導体基板１０２上に導電性構造体１０４を形成する工程を含む方法によって、チップ１００が形成されることもある。一実施形態で、導電性構造体１０４は、図４Ａを参照して既述した導電性構造体１０４と実質的に同一または類似している。次いで、第１層間誘電層１０６は、半導体基板１０２及び導電性構造体１０４を備える結果物上に形成されうる。次いで、第１層間誘電層１０６上には、たとえば、下部導電性パターン１０８ｂのような導電性パターンが形成され、図４Ｂを参照して説明したものと実質的に同一または類似した方法で、下部導電性パターン１０８ｂ上に第２層間誘電層１１０が形成されうる。以後、第２層間誘電層１１０内に下部導電性パターン１０８ｂの少なくとも一部を露出するように、開口が限定されうる。一実施形態で、前記開口は、下部導電性パターン１０８ｂの幅よりさらに小さく、これによって、コンタクト型導電性パターンを形成する工程を連続的に行うことを容易にする。他の実施形態で、前記開口は下部導電性パターン１０８ｂの幅と実質的に同一であり、これによって、バー型導電性パターンを形成する工程を連続的に行うことを容易にする。一実施形態で、前記開口を限定するために、従来の写真エッチング技術を使用して第２層間誘電層１１０の一部が除去される。前記開口内に中間導電性パターン１５２ａが形成されうる。
【００４８】
図６Ｂを参照すれば、以後、他の導電性パターン、たとえば上部導電性パターン１０８ａが第２層間誘電層１１０と中間導電性パターン１５２ａの上に形成され、次いで、上部導電性パターン１０８ａ上に第３層間誘電層１１２を形成する工程を行う。中間導電性パターン１５２ａの幅及び上部導電性パターン１０８ａの幅は、実質的に同一でありえる。しかし、必ずしも同一である必要はない。
【００４９】
他の素子構造体が形成されながら、層間導電性パターン１５２ａが形成される。たとえば、従来の半導体製造工程の間に、ビアパターンが形成されながら中間導電性パターン１５２ａが形成される。したがって、前記ビアパターンを形成するためのフォトマスクに中間導電性パターン１５２ａが追加されるので、中間導電性パターン１５２ａを形成するための追加的なマスクは必要ない。したがって、中間導電性パターン１５２ａを形成するための追加的なフォトリソグラフィ工程は必要ない。
【００５０】
一実施形態で、第２層間誘電層１１０及び第３層間誘電層１１２は、第１層間誘電層１０６が形成されるのと同一または類似した方法で形成されうる。一実施形態で、上部導電性パターン１０８ａ及び下部導電性パターン１０８ｂは、図４Ｂを参照して説明した方法と実質的に同一または類似した方法で形成されうる。
【００５１】
一実施形態で、第２層間絶縁層１１０内に限定された開口内に導電性物質を蒸着する工程及び前記開口外部の前記導電性物質の一部を選択的に除去する工程を行うことによって、中間導電性パターン１５２ａが形成されうる。したがって、第２層間絶縁層１１０内に限定された開口の幅によって、前述したような導電性ビアパターンまたは導電性コンタクトとして、中間導電性パターン１５２ａが提供されうる。
【００５２】
導電性パターン１０８ａ上に第３層間誘電層１１２を形成する工程の後に、第３層間誘電層１１２上にチップパッド１３０が形成されうる。一実施形態で、チップパッド１３０は、図４Ｂを参照して説明したチップパッド１３０と実質的に同一または類似している。
【００５３】
図６Ｃを参照すれば、以後、チップ１００は、図４Ｃを参照して説明した方法と実質的に同一または類似した方法で互いに個別化されうる。したがって、チップ１００の個別化工程時に、スクライブラインＳＬが占める半導体基板１０２の領域上に配される中間導電性パターン１５２ａの一部が除去される。ダイシング工程後に、チップ１００内に残っている各中間導電性パターン１５２ａの一部は、側面パッド１６０を形成する中間導電性パターン１６０ａを形成する。したがって、前述した方法によれば、下部導電性パターン１２０ｂ及び上部導電性パターン１２０ａが中間導電性パターン１６０ａと電気的に連結されて側面パッド１６０を形成する。一実施形態で、中間導電性パターン１６０の少なくとも一部がチップ１００の側部表面１５０上に露出されうる。
【００５４】
図４Ｃを参照して説明した方法と実質的に同一または類似した方法により、パッシベーション層（図示せず）が半導体基板１０２上に形成されうる。
【００５５】
図７は、本発明のさらに他の実施形態による側面パッドを持つチップの斜視図である。
【００５６】
図７を参照すれば、さらに他の実施形態によるチップ１００は、図２Ａを参照して説明したチップ１００と類似しており、ただし、下部導電性パターン１２０ｂの下にチップ１００の側部表面１５０の上に露出された導電性部材１７０をさらに備えることができる。しかし、チップ１００がチップパッド１３０を備えないこともあるということは明らかである。一実施形態で、導電性部材１７０は、Ａｌ、Ｃｕ、Ｗ、Ｍｏ等、またはこれらの組み合わせのような金属、及び／またはＴｉＮ、ＴａＮ、ＷＮなど、またはこれらの組み合わせのような導電性金属窒化物を含むことができる。
【００５７】
図示したように導電性部材１７０は、たとえば、チップ１００の側部表面１５０で下部導電性パターン１２０ｂに連結されうる。しかし、他の実施形態で、導電性部材１７０は、チップ１００の側部表面１５０で下部導電性パターン１２０ｂに連結されず、たとえば、チップ１００の内部のような他の場所で下部導電性パターン１２０ｂに電気的に連結されることもある。また、導電性部材１７０は、半導体基板１０２から離隔するか、連結されないこともある。
【００５８】
一実施形態で、導電性部材１７０は“バー型導電性部材”であり、下部導電性パターン１２０ｂの幅と実質的に同等な幅を持つこともある。バー型導電性部材１７０を提供することによって、側面パッド１２０のコンタクト面積は、改善された溶融度及び減少したコンタクト抵抗を確保するために大きくなることもある。他の実施形態で、導電性部材１７０は“コンタクト型導電性部材”であり、下部導電性パターン１２０ｂの幅よりさらに狭い幅を持つことができる。
【００５９】
図８Ａないし８Ｃは、図７に図示されたチップを形成するための実施形態を示す断面図である。
【００６０】
図８Ａを参照すれば、チップ１００を形成するために半導体基板１０２上に導電性構造体１０４が形成される。一実施形態で、導電性構造体１０４は、図４Ａを参照して説明した導電性構造体１０４と実質的に同一または類似している。次いで、半導体基板１０２と導電性構造体１０４とを備える結果物上に第１層間誘電層１０６が形成されうる。一実施形態で、導電性構造物１０４は、図４Ａを参照して説明した導電性構造物１０４と実質的に同一または類似している。導電性部材１７０ａは、薄膜蒸着法のような従来の技術及びＣＭＰのような平坦化工程を利用して形成されうる。前述したように、導電性部材１７０ａは、半導体基板１０２と接触をしても、しなくてもよい。
【００６１】
図８Ｂ及び８Ｃに示したようにチップ１００を形成するための残りの工程は、図４Ｂ及び図４Ｃを参照して説明した方法と実質的に同一または類似している。たとえば、図８Ｃに図示したように、隣接して配されたチップ１００はたとえば、レーザーまたは従来のダイアモンドチップカッターまたはダイアモンドソウを使用して、スクライブラインＳＬに沿ってダイシング工程を行うことにより互いに個別化されうる。チップ１００を個別化させるとき、半導体基板１０２でスクライブラインＳＬが占める領域上に配される各導電性パターン１０８の一部が除去される。ダイシング工程後に、チップ１００内に残る各導電性パターン１０８の一部は側面パッド１２０を形成する。したがって、前記ダイシング工程後に、チップ１００内に残る下部導電性パターン１０８ｂの一部は、側面パッド１２０の下部導電性パターン１２０ｂを形成する。同様に、前記ダイシング工程の後に、チップ１００内に残る上部導電性パターン１２０ａの一部は側面パッド１２０の上部導電性パターン１２０ａを形成する。この工程中に導電性部材１７０は、第１層間誘電層１０６を通じて露出されうる。
【００６２】
したがって、要するに、チップ１００は、下部導電性パターン１２０ｂの下部に配された導電性部材１７０を形成する工程により形成されうる。導電性部材１７０の少なくとも一部がチップ１００の側部表面１５０上に露出され、下部導電性パターン１２０ｂに電気的に連結される。すなわち、下部導電性パターン１０８ｂが導電性部材１７０上に形成され、導電性部材１７０は下部導電性パターン１０８ｂと接触できる。
【００６３】
図９はさらに他の実施形態による側面パッドを持つチップの斜視図である。図９を参照すれば、さらに他の実施形態によるチップ１００は、図７を参照して既述したように下部導電性パターン１２０ｂの下にチップ１００の側部表面１５０上に導電性部材１７０が露出されうるという点を除いては、図５Ａを参照して説明したチップ１００と類似している。しかし、チップ１００がチップパッド１３０を備えていないこともあるということは明らかである。
【００６４】
図示したように、導電性部材１７０は、チップ１００の側部表面１５０で、下部導電性パターン１２０ｂに電気的に連結されうる。しかし、他の実施形態で、導電性部材１７０は、チップ１００の側部表面１５０で下部導電性パターン１２０ｂに電気的に連結されず、チップ１００の内部のような他の所に連結されることもある。一実施形態で、導電性部材１７０は“バー型導電性部材”であり、下部導電性パターン１２０ｂの幅と実質的に同等な幅を持つことができる。バー型導電性部材１７０を提供することによって、側面パッド１６０のコンタクト領域は、溶融度を高めてコンタクト抵抗を低下させるために大きくなりうる。他の実施形態で、導電性部材１７０は“コンタクト型導電性部材”であり、下部導電性パターン１２０ｂの幅よりさらに狭い幅を持つことができる。
【００６５】
図１０Ａないし図１０Ｃは、図９に図示されたチップを形成する方法を示す断面図である。
【００６６】
図１０Ａを参照すれば、チップ１００は、図８Ａを参照して説明した方法と実質的に同一または類似した方法によって、導電性部材１７０がさらに形成される点を除いては、図６Ａを参照して説明した工程と実質的に同一または類似した工程により形成される。図１０Ｂ及び図１０Ｃに示したように、チップ１００を形成するための工程の残りは、図６Ｂ及び図６Ｃを参照して説明したような実質的に同一または類似した方法である。
【００６７】
図１１は、さらに他の実施形態による側面パッドを持つチップを形成する方法を示す斜視図である。
【００６８】
図１１を参照すれば、さらに他の実施形態によるチップ１００は、上部導電性パターン１２０ａ上でチップ１００の側部表面１５０上に導電性部材１８０が露出された点を除いては、図９を参照して説明したチップ１００と類似している。
【００６９】
図示したように、導電性部材１８０は、チップ１００の側部表面１５０で上部導電性パターン１２０ａに連結されうる。したがって、チップ１００は、上部導電性パターン１２０ａ上に配された導電性部材１８０を形成する工程により形成されうる。導電性部材１８０の少なくとも一部がチップ１００の側部表面１５０上に露出され、上部導電性パターン１２０ａに電気的に連結される。他の実施形態で、図示していないが、導電性部材１８０は、チップ１００の側部表面１５０で上部導電性パターン１２０ａに連結されずに、チップ１００の内部のような他の所に連結されうる。
【００７０】
一実施形態で、導電性部材１８０は“バー型導電性部材”であり、上部導電性パターン１２０ａの幅と実質的に同等な幅を持つことができる。バー型導電性部材１８０を提供することによって、側面パッド１６０のコンタクト領域は、溶融度を改善してコンタクト抵抗を低下させるために大きくなりうる。他の実施形態で、導電性部材１８０は“コンタクト型導電性部材”であり、上部導電性パターン１２０ａの幅より狭い幅を持つことができる。しかし、チップ１００が図５Ａに示したようにチップパッド１３０を備えることもできるということは明らかである。
【００７１】
図１２Ａないし図１２Ｃは、ビアパターン及び配線部材のような素子構造体と、側面パッドとの関係及び連結方式を説明するために、一部の実施形態による電気的連結及び側面パッドを示す平面図である。
【００７２】
図１２Ａを参照すれば、たとえば図３Ｂに示した半導体基板１０２の表面と実質的に平行した平面に沿って実質的に水平方向に延びた追加的な導電性ワイヤリングパターンまたは配線部材２１０は、前述した側面パッド１６０と共に形成されうる。すなわち、導電性ワイヤリングパターン２１０は、側面パッド１６０を形成する導電性パターンを形成するために利用される工程と同じ工程で形成されうる。すなわち、たとえば、図３Ｂに図示された導電性ワイヤリングパターン２１０及び上部導電性パターン１２０ａは、同じ工程中に層間誘電層２００ａ内に形成されうる。その結果、各側面パッド１６０は、必要ならば導電性ワイヤーパターン２１０に電気的に連結されうる。これによって、配線レベルの数（及びこれら構成の複雑性）が、一般的に信号経路がチップ１００の上部（たとえば、図１に示したチップパッド４０）からトランジスタのような導電性構造体に延びる従来の半導体素子に比べて減少できる。チップ構造が多層配線部材によって非常に複雑ならば、信号遅延及び製造工程の複雑性は重大な関心事でありうる。前述したように、チップ１００内の配線レベルの数を減少させることによって、チップ１００内の信号経路の長さが短くなり、これによって長い信号経路による信号遅延及び配線抵抗と関連した問題が減少しうる。
【００７３】
図１２Ｂを参照すれば、導電性ビアパターン２１２及び側面パッド１６０の中間導電性パターン１６０ａ（たとえば、図５Ａを参照）は、層間誘電層２００ｂで同じ工程で形成されうる。すなわち、導電性ビアパターン２１２は、側面パッド１６０の中間導電性パターン１６０ａを形成するために利用される同じ工程で形成されうる。一実施形態で、導電性ビアパターン２１２は、互いに対して垂直方向に配された少なくとも２個の導電性パターンで電気的に連結されるように形成されうる。他の実施形態で、導電性ビアパターン２１２は、バー型ビアパターン（すなわち、上及び／または下の導電性パターンの幅と実質的に同じ幅を持つビアパターン）またはコンタクト型ビアパターン（すなわち、上の及び／または下の導電性パターンの幅よりさらに狭い幅を持つビアパターン）として提供されうる。
【００７４】
図１２Ｃを参照すれば、たとえば図３に示した追加的な導電性ワイヤリングパターン２１４及び下部導電性パターン１２０ｂが他の誘電層２００ｃ内に形成されうる。これら層は同じ工程中に形成されうる。一実施形態で、一つ以上の電気的構成要素２２０が側面パッド１６０に電気的に連結されうる。その結果、配線レベルの数を減少させることができ、これによって、前述したように配線工程の複雑性を低下させることができる。
【００７５】
図１３Ａは、一実施形態によるチップを備えるパッケージの平面図である。図１３Ｂ及び図１３Ｃは、図１３Ａに示した線“Ｂ−Ｂ”に沿って切り取った断面図を持つ他の実施形態に関する。
【００７６】
図１３Ａないし図１３Ｃを参照すれば、パッケージは、たとえば、第１チップ１００、回路基板３００（たとえば、ＰＣＢ）、複数の外部コンタクトターミナル３１０（たとえば、ソルダーボール）、複数の導電性配線３１２及び複数の第１回路基板パッド３２０を備えることができる。一実施形態で、回路基板３００は、多層ＰＣＢまたは有機材料基板上に回路パターンを備えるフィルムパッケージ基板でありうる。回路基板３００は、メモリ回路、ディスプレイまたはＬＤＩ装置のような多様な応用装置に適用されうる。回路基板３００は、複数の第１回路基板パッド３２０を備えることができる。したがって、導電性配線３１２は、回路基板３００上の第１回路基板パッド３２０のうち対応する一つに側面パッド１２０を電気的に連結できる。したがって、パッケージは、たとえば、複数の第１回路基板パッド３２０を持つ回路基板３００を提供する工程、及び側面パッド１２０、すなわち、第１チップ１００の側面パッド１２０上に露出された下部及び上部導電性パターン１２０ｂ及び１２０ａに導電性配線３１２で第１回路基板パッド３２０を連結する工程により形成されうる。
【００７７】
一実施形態で、導電性配線３１２は、導電性ボール、導電性バンプ、ソルダーボール、ソルダーバンプ、ソルダーペースト、異方性導電フィルム、金属層またはこれらの組み合わせを備えることができる。図２Ａ及び図２Ｂ、図５Ａ、図７、図９または図１１を参照して説明したように、第１チップ１００が提供される。たとえば、図１３Ｂに示したように、第１チップ１００は、チップパッド１３０なしに、図７を参照して説明したように提供されうる。
【００７８】
図１３Ｂ及び図１３Ｃに示したように、導電性配線３１２は、回路基板３００上に形成された第１基板パッド３２０に第１チップ１００の側面パッド１２０を電気的及び機械的に連結する。一実施形態で、導電性配線３１２は、導電性部材１７０の少なくとも一部と接触できる。側面パッド１２０を通じて第１チップ１００と回路基板３００とを電気的に連結することによって、チップ１００の上部表面上に延びるワイヤーのような電気的配線部材、またはチップ１００と回路基板３００との間に配されるソルダーボールが要求されない。したがって、パッケージの厚さは、たとえば、チップ１００及び回路基板３００の結合された厚さと実質的に同等な程度に実質的に薄く維持されうる。したがって、パッケージの大きさが減少する。
【００７９】
一側面によれば、図１３Ａないし図１３Ｃに示した第１チップ１００は、応用装置によって、たとえば、ＰＣＢである回路基板３００に直接付着されうる。第１チップ１００が回路基板３００に直接付着されるならば、たとえば、接着層のような層が回路基板３００と第１チップ１００との間に存在する必要がない。すなわち、第１チップ１００は、それらの間に何の物理的または機械的な連結なしに回路基板３００上に配される。その結果、第１チップ１００を備えるパッケージの厚さは、接着層のような付加層が形成される必要がないので、さらに薄くなる。しかし、チップ１００と回路基板３００との間に追加的な付着力を提供するために、接着層のような付加層が配されることもある。
【００８０】
他の側面で、図１３Ｂ及び図１３Ｃに示したソルダーボール３１０は不要であり、パッケージとＰＣＢとの間に他の公知の電気的連結形態が利用されることもある。
【００８１】
図１４Ａ及び図１４Ｂ、図１５Ａ及び図１５Ｂ及び図１６Ａ及び図１６Ｂは、図１３に示した線“Ｂ−Ｂ”に沿って切り取ったパッケージの他の実施形態を示す断面図である。
【００８２】
図１３Ａないし図１３Ｃを参照して説明した導電性配線３１２は、実質的に球形の導電性配線として提供されうる。しかし、前記導電性配線は、チップ１００と回路基板３００との間に適した電気的連結を提供できるならば、実質的にいかなる形態にも提供されうる。たとえば、第１チップ１００は、図１４Ａ及び図１４Ｂに示したように、実質的に長方形導電性配線３１６、図１５Ａ及び図１５Ｂに示したように実質的に三角形導電性配線３１８、または図１６Ａ及び図１６Ｂに示したような凹状三角形導電性配線３１９などを通じて回路基板３００に電気的に連結されうる。
【００８３】
前記導電性配線が四角形または三角形の導電性配線を持つ場合に、導電性配線３１２とチップ１００との接触面積は球形配線に比べてさらに大きくなり、これによって、チップ１００と導電性配線３１２との接着力をさらに増大させることができる。三角形導電性配線３１８は、四角形のように他の形状を持つ導電性配線３１２をリップロー（ｒｅｐｌｏｗ）工程を行うことによって形成できる。図１４Ｂ、１５Ｂ及び１６Ｂに示したように、導電性配線３１６、３１８及び３１９は、導電性部材１８０の少なくとも一部と接触する。
【００８４】
図１７Ａないし図１７Ｄは、複数のチップを備えるパッケージの実施形態を示す断面図である。
【００８５】
図１７Ａを参照すれば、パッケージは、たとえば、図１３Ｂを参照して説明したものと類似したパッケージである。しかし、図示された実施形態のように、第１チップ１００はチップパッド１３０を備えることができる。したがって、第１チップ１００は、図２Ａを参照して説明したように提供され、チップパッド３２２を持つ第２チップ４００は、チップパッド１３０とチップパッド３２２との対応するものの間に配される電気的配線部材または外部コンタクトターミナル３１４（たとえば、ソルダーボール、ソルダーペースト、異方性導電性フィルム、金属層またはこれらの組み合わせ）を通じて第１チップ１００に結合されうる。したがって、パッケージは、第１チップ１００の上部表面上にチップパッド１３０を提供する工程、第１チップ１００の上に第２チップ４００を提供する工程、及び外部コンタクトターミナル３１４で第１チップ１００のチップパッド１３０に第２チップ４００を連結する工程を行うことによって形成されうる。
【００８６】
第２チップ４００は、第１チップ１００と同一であるかまたは異なる。たとえば、第１チップ１００及び第２チップ４００は、ロジック及び／またはメモリチップのように多様に提供されうる。図１７Ｂは、第１チップ１００が、図７を参照して説明したように導電性部材１７０を備える点を除いては、図１７Ａに示した実施形態と類似した他の実施形態に関するパッケージを図示する。明示的に図示してはいないが、図５Ａまたは図９を参照して説明したように、第１チップ１００もまた、あるいは選択的に提供されうるということは明らかである。
【００８７】
図１７Ｃを参照すれば、パッケージ、たとえば、複数の第１チップ１００（たとえば、下部第１チップ１００ａ及び上部第１チップ１００ｂ）が、図２Ｂを参照して前述したように提供されうる。下部第１チップ１００ａ上には、上部第１チップ１００ｂが配される。したがって、複数の第１チップ１００が回路基板３００上に互いに隣接して垂直方向に整列されうる。下部第１チップ１００ａの側面パッドは、図１４Ａを参照して説明した実質的に四角形の導電性配線３１６のような導電性配線部材を通じて、上部第１チップ１００ｂの側面パッド１２０に電気的及び機械的に連結されうる。図１７Ｃは、互いに積層された２個の第１チップ１００を図示しているが、任意の数の第１チップ１００が互いに積層され、導電性配線を通じて電気的／機械的に連結されうるということは明らかである。また、任意形状の導電性配線が積層された第１チップ１００を電気的／機械的に連結するために使われうる。導電性配線（たとえば、実質的に四角形の導電性配線３１６）は、下部第１チップ１００ａ及び上部第１チップ１００ｂを電気的及び機械的に連結しているために、これらの間に接着層が挿入される必要がない。しかし、必要な場合、下部第１チップ１００ａと上部第１チップ１００ｂとの間に接着層が配されうるということは明らかである。また、図１７Ｃが、図２Ｂを参照して説明したように、第１チップ１００を図示しているが、図２Ａ及び図２Ｂ、図５Ａ及び図５Ｂ、図７、図９または図１１を参照して説明したように、一つ以上の第１チップ１００が提供されうるということは明らかである。
【００８８】
図１７Ｄを参照すれば、パッケージは、たとえば、図１１を参照して前述したように、下部第１チップ１００ａが提供され、図７を参照して説明したように上部第１チップ１００ｂが提供されるという点を除いては、図１７Ｃを参照して説明したものと類似したパッケージを提供できる。したがって、下部第１チップ１００の導電性部材１８０は、上部第１チップ１００の導電性部材１７０と直接接触して第１チップ１００間の接触面積をさらに大きくすることができる。
【００８９】
図１８Ａは、一実施形態による複数のチップを備えるパッケージの平面図である。図１８Ｂ及び図１８Ｃは、図１８Ａに図示された線“Ｂ−Ｂ”に沿って切り取ったパッケージの実施形態を示す断面図である。図１９は、他の実施形態によって複数のチップを備えるパッケージを示す平面図である。
【００９０】
図１８Ａ及び図１８Ｂを参照すれば、パッケージは、たとえば、図１３Ｂを参照して説明したものと類似したパッケージを提供できる。図１８Ｃを参照すれば、パッケージは、図１３Ｃを参照して説明したものと類似している。しかし、図示された実施形態で、複数の第１チップ１００は、回路基板３００上で互いに隣接して水平方向に整列されうる。また、複数の第１チップ１００は、複数の導電性配線３１２を通じて回路基板３００に電気的及び機械的に連結されるだけでなく、互いに電気的及び機械的に連結されることもある。すなわち、前記パッケージは、回路基板３００上に複数の第１チップ１００を提供する工程、及び第１チップ１００のうちいずれか一つのチップの側部表面１５０上に露出された下部及び上部導電性パターン１２０ｂ及び１２０ａ（すなわち、側面パッド１２０）の一部と、第１チップ１００のうち他の一つの側部表面１５０上に露出された下部及び上部導電性パターン１２０ｂ及び１２０ａ（すなわち、側部パッド１２０）の一部とを導電性配線３１２に連結させる工程により形成される。したがって、一実施形態で各導電性配線３１２は、第１チップ１００のうちいずれか一つの側部表面１５０上に露出された下部及び上部導電性パターン１２０ｂ及び１２０ａの一部を、第１チップ１００のうち他の一つの側部表面１５０上に露出された下部及び上部導電性パターン１２０ｂ及び１２０ａの一部に連結する。一実施形態で、第１チップ１００のうち隣接するものの側部表面１５０は互いに離隔し、導電性配線３１２により電気的に連結されることもある。その結果、前記パッケージの大きさ（幅）は、導電性配線３１２が第１チップ１００それぞれにより共通使用されるために縮小する。また、それぞれの第１チップ１００内の回路は、パッケージの全体サイズを縮小させるように共有されうる。
【００９１】
第１チップ１００は、任意の数そして任意の配列に提供されうるということは明らかである。たとえば、図１９を参照すれば、パッケージには、複数の導電性配線３１２により互いに電気的及び機械的に連結された４個の第１チップ１００が提供されうる。したがって、チップ及びパッケージのサイズは、これらが導電性配線３１２とこれらの間の内部回路とを共有することによってさらに縮小する。一実施形態で、導電性配線３１２は、導電性バンプ、ソルダーボール及び固形化されたソルダーペーストのうち少なくとも一つを備えることができる。
【００９２】
図２０Ａは、さらに他の実施形態によるチップを備えるパッケージの平面図である。図２０Ｂ及び図２０Ｃは、図２０Ａに図示された線“Ｄ-Ｄ”に沿って切り取った断面図をそれぞれ示す。図２１Ａは、さらに他の実施形態によるチップを備えるパッケージの平面図である。図２１Ｂは、一実施形態による図２１Ａに図示された線“Ｅ−Ｅ”に沿って切り取った断面図である。図２２Ａないし図２３Ｃは、他の実施形態によるチップを備えるパッケージの平面図である。
【００９３】
図２０Ａ及び図２０Ｂを参照すれば、たとえば、パッケージは、図１３Ｂを参照して説明したものと類似したパッケージである。図２０Ｃを参照すれば、たとえば、パッケージは、図１３Ｃを参照して説明したものと類似したパッケージである。しかし、図示された実施形態で、第１チップ１００は、その上部表面上に形成されたチップパッド１３０をさらに備えることができ、回路基板３００は、第２回路基板パッド３３２をさらに備えることもできる。したがって、電気的配線部材３３０（たとえば、ボンディングワイヤー）は、チップパッド１３０のうち対応する一つに第２回路基板パッド３３２を電気的に連結させることができる。すなわち、パッケージは、第１チップ１００の上部表面上にチップパッド１３０を提供する工程、及び少なくとも一つの電気的配線部材３３０で第２チップ基板パッド３３２をチップパッド１３０に連結する工程によって形成される。
【００９４】
図２０Ａないし図２０Ｃに図示された実施形態は、それぞれ多数の入／出力パッドを備え、それにより、高速ＩＣまたは高集積メモリチップのような応用装置に使われうる。図２０Ａないし図２０Ｃは、複数のチップパッド１３０が第１チップ１００のあらゆる側壁に沿って配されたパッケージを図示している。ワイヤー３３０は、各チップパッド１３０を対応する第２回路基板パッド３３２に電気的に連結させる。チップパッド１３０（及びワイヤー３３０）は任意の数ほど、そして任意の配列で提供されうるということは明らかである。たとえば、図２１Ａ及び図２１Ｂを参照すれば、側面パッド１２０が第１チップ１００の各側部表面１５０に提供されるが、パッケージのチップパッド１３０は、第１チップ１００の側部の一部分に沿って配される。図２１Ｂに図示された第１チップ１００が図７を参照して説明されたが、第１チップ１００は、たとえば、図２Ｂ、図５Ｂまたは９を参照して説明したように提供されることもある。
【００９５】
図２２Ａないし図２２Ｃを参照すれば、チップパッド１３０は、第１チップ１００の一つ以上の側部に沿って配されうる。図２０Ａないし図２０Ｃ、図２１Ａ、図２２Ａ及び図２２Ｂは、複数の導電性配線３１２と側面パッド１２０とが第１チップ１００のあらゆる側部に沿って配されるパッケージを図示しているが、導電性配線３１２及び側面パッド１２０は任意の数及び配列で提供されうるということは明らかである。たとえば、図２２Ｃを参照すれば、パッケージは、第１チップ１００の対向する一対の側部に沿って配される複数の導電性配線３１２及び側面パッド１２０を備えるように提供されうるということは明らかである。また、図２２Ｃに図示されたパッケージは、第１チップ１００の一つの側部上にのみ配されるようにチップパッド１３０を備えることもできる。
【００９６】
図２３Ａは、さらに他の実施形態によるチップを備えるパッケージの平面図である。図２３Ｂ及び図２３Ｃは、図２３Ａに図示された線“Ｆ−Ｆ”に沿って図示された断面図である。
【００９７】
図２３Ａ及び２３Ｂを参照すれば、パッケージは、たとえば、図１３Ｂを参照して説明したものと類似したパッケージでありうる。図２３Ｃを参照すれば、パッケージは、たとえば、図２３Ｂに図示されたものと類似したパッケージであるが、図１１を参照して説明したような第１チップ１００を備えるか、本明細書に開示された他の適切なチップを備えることもできる。一実施形態で、図２３Ｃに図示された導電性配線３１６は、導電性部材１８０の少なくとも一部と接触できる。しかし、図示された実施形態で、第１チップ１００は、下部表面に配されたチップパッド１３０を備えることもある。したがって、第１チップ１００の側面パッド１２０は、図１４Ａ及び図１４Ｂに示したように、複数の実質的に四角形の導電性配線３１６を通じて第１回路基板パッド３２０に電気的に連結され、チップパッド１３０は、電気的配線部材３１４、たとえば、導電性ボール、導電性バンプ、ソルダーボール、ソルダーバンプ、ソルダーペースト、異方性導電性フィルム、金属層またはこれらの組み合わせを通じて回路基板３００上に配された第２回路基板パッド３４０に電気的に連結されることもある。すなわち、パッケージは、第１チップ１００の下部表面上にチップパッド１３０を提供する工程、及びチップパッド１３０に少なくとも一つの電気的配線部材３１４を使用して第２回路基板パッド３４０を連結する工程により形成されうる。
【００９８】
前記実施形態によれば、側面パッドは、チップの側部表面上に露出される。前記チップの側部表面上に前記側面パッドを提供することによって、導電性構造体と外部装置との間の信号経路の長さが短くなる。前記信号経路の長さが短くなることで、信号遅延と関連した問題点が減少できる。また、電源または接地金属配線が多少遠距離に配されるチップ１００の上部に配されるチップパッド１３０の代りに、近くに位置する側面パッド１２０に連結されうるために、ボンディングパッドと、電源または接地金属配線との間の配線部材が減少できる。
【００９９】
また、チップ上に側面パッドを提供することによって、チップを備えるパッケージの全体厚さが薄くなる。また、チップの側部表面上に側面パッドを備えることによって、トランジスタまたは抵抗のような多様な電気的構成要素を連結するための配線部材の設計が、従来技術に比べればかなり容易になりうる。また、図１２Ａないし図１２Ｃに示したような側面パッドを使用することによって、電源または接地ラインのための金属配線ルーティングのデザインがさらに融通性を持つことができる。
【０１００】
一部の実施形態によれば、当業者は、本明細書でこのようなあらゆる組み合わせが開示されていないにもかかわらず、本明細書に開示されたパッケージが側面パッドを持つ多様な半導体チップを備えるということが容易に理解できるであろう。
【０１０１】
本発明の実施形態は、特定実施形態に係り、これについて開示したが、当業者ならば特許請求範囲の請求項により限定されたように、本発明の思想及び範ちゅうを外れずに形態及び細部事項において多様な変形が可能であるということが理解できるであろう。
【産業上の利用可能性】
【０１０２】
本発明は、半導体関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【０１０３】
【図１】従来のパッドを持つ複数の従来のチップを備える従来のウェーハを示す斜視図である。
【図２Ａ】本発明の一実施形態による側面パッドを持つチップの斜視図である。
【図２Ｂ】本発明の一実施形態による側面パッドを持つチップの斜視図である。
【図３Ａ】ウェーハ上に配されたチップ内に提供されたパッドの配列を示す平面図である。
【図３Ｂ】図３Ａに図示された線“Ａ−Ａ”に沿って切り取った断面図である。
【図４Ａ】図２Ａに図示されたチップを形成するための一実施形態を示す断面図である。
【図４Ｂ】図２Ａに図示されたチップを形成するための一実施形態を示す断面図である。
【図４Ｃ】図２Ａに図示されたチップを形成するための一実施形態を示す断面図である。
【図５Ａ】本発明の他の実施形態による側面パッドを持つチップを示す斜視図である。
【図５Ｂ】本発明の他の実施形態による側面パッドを持つチップを示す斜視図である。
【図６Ａ】図５Ａに図示されたチップを形成するための本発明の一実施形態による製造方法を説明するための断面図である。
【図６Ｂ】図５Ａに図示されたチップを形成するための本発明の一実施形態による製造方法を説明するための断面図である。
【図６Ｃ】図５Ａに図示されたチップを形成するための本発明の一実施形態による製造方法を説明するための断面図である。
【図７】本発明のさらに他の実施形態による側面パッドを持つチップを示す斜視図である。
【図８Ａ】図７に図示されたチップを形成するための本発明の一実施形態による製造方法を説明するための断面図である。
【図８Ｂ】図７に図示されたチップを形成するための本発明の一実施形態による製造方法を説明するための断面図である。
【図８Ｃ】図７に図示されたチップを形成するための本発明の一実施形態による製造方法を説明するための断面図である。
【図９】本発明のさらに他の実施形態による側面パッドを備えるチップを示す斜視図である。
【図１０Ａ】図９に図示されたチップを形成するための本発明の一実施形態による製造方法を説明する断面図である。
【図１０Ｂ】図９に図示されたチップを形成するための本発明の一実施形態による製造方法を説明する断面図である。
【図１０Ｃ】図９に図示されたチップを形成するための本発明の一実施形態による製造方法を説明する断面図である。
【図１１】本発明の他の実施形態による側面パッドを持つチップを形成するための製造方法を説明する斜視図である。
【図１２Ａ】本発明の実施形態による電気的接続及び側面パッドを示す平面図である。
【図１２Ｂ】本発明の実施形態による電気的接続及び側面パッドを示す平面図である。
【図１２Ｃ】本発明の実施形態による電気的接続及び側面パッドを示す平面図である。
【図１３Ａ】本発明の一実施形態によるチップを備えるパッケージを示す平面図である。
【図１３Ｂ】図１３Ａに図示された線“Ｂ−Ｂ”に沿って切り取った他の実施形態による断面図である。
【図１３Ｃ】図１３Ａに図示された線“Ｂ−Ｂ”に沿って切り取った他の実施形態による断面図である。
【図１４Ａ】図１３Ａに図示された線“Ｂ−Ｂ”に沿って切り取った他の実施形態によるパッケージを示す断面図である。
【図１４Ｂ】図１３Ａに図示された線“Ｂ−Ｂ”に沿って切り取った他の実施形態によるパッケージを示す断面図である。
【図１５Ａ】図１３Ａに図示された線“Ｂ−Ｂ”に沿って切り取ったさらに他の実施形態によるパッケージを示す断面図である。
【図１５Ｂ】図１３Ａに図示された線“Ｂ−Ｂ”に沿って切り取ったさらに他の実施形態によるパッケージを示す断面図である。
【図１６Ａ】図１３Ａに図示された線“Ｂ−Ｂ”に沿って切り取ったさらに他の実施形態によるパッケージを示す断面図である。
【図１６Ｂ】図１３Ａに図示された線“Ｂ−Ｂ”に沿って切り取ったさらに他の実施形態によるパッケージを示す断面図である。
【図１７Ａ】本発明の実施形態による複数のチップを備えるパッケージを示す断面図である。
【図１７Ｂ】本発明の実施形態による複数のチップを備えるパッケージを示す断面図である。
【図１７Ｃ】本発明の実施形態による複数のチップを備えるパッケージを示す断面図である。
【図１７Ｄ】本発明の実施形態による複数のチップを備えるパッケージを示す断面図である。
【図１８Ａ】本発明の一実施形態による複数のチップを備えるパッケージを示す平面図である。
【図１８Ｂ】図１８Ａに図示された線“Ｂ−Ｂ”に沿って切り取った本発明の実施形態によるパッケージを示す断面図である。
【図１８Ｃ】図１８Ａに図示された線“Ｂ−Ｂ”に沿って切り取った本発明の実施形態によるパッケージを示す断面図である。
【図１９】本発明の他の実施形態による複数のチップを備えるパッケージを示す平面図である。
【図２０Ａ】本発明の他の実施形態によるチップを備えるパッケージを示す平面図である。
【図２０Ｂ】本発明の一部の実施形態によって、図２０Ａに図示された線“Ｄ−Ｄ”に沿って切り取った断面図である。
【図２０Ｃ】本発明の一部の実施形態によって、図２０Ａに図示された線“Ｄ−Ｄ”に沿って切り取った断面図である。
【図２１Ａ】本発明のさらに他の実施形態によるチップを備えるパッケージを示す平面図である。
【図２１Ｂ】本発明の一実施形態による図２１Ａに図示された線“Ｅ−Ｅ”に沿って切り取った断面図である。
【図２２Ａ】本発明の他の実施形態によるチップを備えるパッケージの平面図である。
【図２２Ｂ】本発明の他の実施形態によるチップを備えるパッケージの平面図である。
【図２２Ｃ】本発明の他の実施形態によるチップを備えるパッケージの平面図である。
【図２３Ａ】本発明のさらに他の実施形態によるチップを備えるパッケージの平面図である。
【図２３Ｂ】本発明の一部の実施形態による図２３Ａに図示された線“Ｆ−Ｆ”に沿って切り取った断面図である。
【図２３Ｃ】本発明の一部の実施形態による図２３Ａに図示された線“Ｆ−Ｆ”に沿って切り取った断面図である。
【符号の説明】
【０１０４】
１００ チップ、
１２０ 側面パッド、
１２０ａ 上部導電性パターン、
１２０ｂ 下部導電性パターン、
３００ 回路基板、
３１０ 外部コンタクトターミナル、
３１２ 導電性配線、
３２０ 第１回路基板パッド。
【特許請求の範囲】
【請求項１】
上部表面、下部表面及び前記上部及び下部表面に連結された側部表面を持つ第１チップを備え、
前記第１チップは、チップ基板、前記チップ基板上の下部導電性パターン、前記下部導電性パターン上の層間誘電層及び前記層間誘電層上の上部導電性パターンを備え、
前記第１チップの前記側部表面上に前記下部導電性パターンの少なくとも一部及び前記上部導電性パターンの少なくとも一部が露出されて集合的に側面パッドを形成することを特徴とする半導体素子。
【請求項２】
前記第１チップの前記側部表面上に露出された前記上部導電性パターンの前記一部は、前記第１チップの前記側部表面上に露出された前記下部導電性パターンの前記一部と、前記第１チップの前記上部表面との間に配されることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１チップは、前記下部導電性パターンと前記上部導電性パターンとの間に配される中間導電性パターンをさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記中間導電性パターンの少なくとも一部は、前記第１チップの前記側部表面上に露出されることを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記中間導電性パターンは、バー型導電性パターンまたはコンタクト型導電性パターンであることを特徴とする請求項３に記載の半導体素子。
【請求項６】
第１回路基板パッドを持つ回路基板と、
前記第１チップの前記側部表面上に露出された前記下部及び上部導電性パターンに、前記第１回路基板パッドを連結させる導電性配線部材をさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記第１チップは、前記第１チップの前記側部表面上に露出されて、前記第１チップの前記側面パッドに電気的に連結される導電性部材を備え、
前記導電性部材の少なくとも一部と前記導電性配線部材とが接触することを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記導電性配線部材は、球形、四角形、三角形または凹状三角形の形状を持つことを特徴とする請求項６または７に記載の半導体素子。
【請求項９】
前記回路基板は、第２回路基板パッドを備え、
前記半導体素子は、
前記第１チップの前記上部及び下部表面のうち少なくともいずれか一つの上に配されたチップパッドと、
前記チップパッドに前記第２回路基板パッドを連結する少なくとも一つの電気的配線部材と、
をさらに備えることを特徴とする請求項６に記載の半導体素子。
【請求項１０】
前記第１チップは、
複数の側面パッド及び複数の側部表面を備え、前記側部表面のうち少なくとも２以上の側部表面上に少なくとも一つの前記側面パッドが露出され、
前記半導体素子は、前記複数の側部表面のうち少なくとも２以上の側部表面に隣接する複数のチップをさらに備えることを特徴とする請求項９に記載の半導体素子。
【請求項１１】
前記チップパッドは、前記側面パッドに電気的に連結されることを特徴とする請求項９に記載の半導体素子。
【請求項１２】
前記第１チップの前記上部表面上のチップパッドと、
前記第１チップ上の第２チップと、
前記第１チップの前記チップパッドに前記第２チップを連結する電気的配線部材と、
をさらに備えることを特徴とする請求項６に記載の半導体素子。
【請求項１３】
前記回路基板上の複数の第１チップと、
前記複数の第１チップのうち、第１チップの前記側部表面上に露出された前記下部及び上部導電性パターンの一部と、前記複数の第１チップの第２チップの前記側部表面上に露出された前記下部及び上部導電性パターンの一部とを連結させる導電性配線部材と、
をさらに備えることを特徴とする請求項６に記載の半導体素子。
【請求項１４】
前記複数の第１チップのうち、少なくとも２個のチップは、前記回路基板上で互いに隣接して水平方向に整列されることを特徴とする請求項１３に記載の半導体素子。
【請求項１５】
前記複数の第１チップのうち、少なくとも２個のチップは、前記回路基板上で互いに垂直方向に整列されることを特徴とする請求項１３に記載の半導体素子。
【請求項１６】
互いに隣接して垂直方向に整列される前記複数の第１チップのうち、少なくとも２個のチップ間に接着層をさらに備えることを特徴とする請求項１５に記載の半導体素子。
【請求項１７】
前記複数の第１チップのうち、少なくとも２個のうち少なくとも一つは導電性部材を備え、
前記導電性部材の少なくとも一部は前記複数の第１チップのうち、少なくとも２つのうちの少なくとも一つの前記側部表面上に露出され、前記複数の第１チップのうち、少なくとも２つのうちの少なくとも一つの前記側面パッドに電気的に連結されることを特徴とする請求項１５に記載の半導体素子。
【請求項１８】
前記複数の第１チップのうち、少なくとも２個のチップは導電性部材を備え、
前記第１チップに垂直方向に隣接する少なくとも２個の前記導電性部材は、互いに直接接触することを特徴とする請求項１７に記載の半導体素子。
【請求項１９】
前記導電性配線部材は、導電性バンプ、ソルダーボール及び固形化されたソルダーペーストのうち少なくとも一つを備え、前記複数の第１チップのうち、前記第１チップ及び前記第２チップの側部表面は、前記導電性配線部材により互いに離隔されることを特徴とする請求項１３に記載の半導体素子。
【請求項２０】
前記第１チップは、前記下部導電性パターンの下に配される導電性部材をさらに備え、前記導電性部材の少なくとも一部が前記第１チップの前記側部表面上に露出されて前記下部導電性パターンに電気的に連結され、前記第１チップは、前記下部導電性パターンと前記上部導電性パターンとの間に配された中間導電性パターンをさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項２１】
前記第１チップは、前記上部導電性パターンの上に配される導電性部材をさらに備え、前記導電性部材の少なくとも一部が前記第１チップの前記側部表面上に露出されて前記上部導電性パターンに電気的に連結され、前記第１チップは、前記下部導電性パターンと前記下部導電性パターンとの間に配される中間導電性パターンをさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項２２】
前記第１チップは、
複数の側面パッドと、
前記チップ基板の表面に実質的に平行した平面に沿って実質的に水平方向に延長される少なくとも一つの導電性ワイヤリングパターンとをさらに備え、
前記少なくとも一つの導電性ワイヤリングパターンは、前記複数の側面パッドと共に電気的に連結されることを特徴とする請求項１に記載の半導体素子。
【請求項２３】
前記少なくとも一つの導電性ワイヤリングパターンは、前記中間誘電層上に配されることを特徴とする請求項２２に記載の半導体素子。
【請求項２４】
前記第１チップは、
前記チップ基板上に形成された電気的構成部材と、
前記チップ基板上の導電性ワイヤリングパターンと、をさらに備え、
前記導電性ワイヤリングパターンは、前記下部導電性パターンと前記電気的構成部材とを共に電気的に連結することを特徴とする請求項１に記載の半導体素子。
【請求項２５】
前記第１チップは、
複数の側面パッドと、
複数の側部表面と、を備え、
前記少なくとも一つの側面パッドは、前記複数のあらゆる側部表面上に露出されることを特徴とする請求項１に記載の半導体素子。
【請求項２６】
上部表面、下部表面及び前記上部及び下部表面に連結された側部表面を持つ第１チップを形成する工程を含み、
前記第１チップを形成する工程は、
チップ基板を提供する工程と、
前記チップ基板上に下部導電性パターンを形成する工程と、
前記下部導電性パターン上に層間誘電層を形成する工程と、
前記層間誘電層上に上部導電性パターンを形成する工程と、を含み、
前記下部及び上部導電性パターンはダイシング領域内へ延び、前記下部導電性パターンの少なくとも一部と前記上部導電性パターンの少なくとも一部とは、前記第１チップの前記側部表面上に露出されて集合的に側面パッドを形成することを特徴とする半導体素子の製造方法。
【請求項２７】
前記第１チップを形成する工程は、
ダイシング領域により離隔された複数のチップ領域を持つ基板を提供する工程と、
前記基板上に、そして少なくとも一つのチップ領域内に前記下部導電性パターンを形成する工程と、
前記下部導電性パターン上に、そして少なくとも一つの前記チップ領域及び前記ダイシング領域内に前記層間誘電層を形成する工程と、
前記層間誘電層上に、そして少なくとも一つの前記チップ領域内に前記上部導電性パターンを形成する工程と、
前記ダイシング領域で前記複数のチップ領域を個別化する工程と、を含み、
前記下部及び上部導電性パターンのうち、少なくとも一つは前記ダイシング領域内へ延びることを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項２８】
前記第１チップの前記側部表面上に露出された前記下部導電性パターンと、前記第１チップの前記上部表面との間に配されるように、前記第１チップの前記側部表面上に露出された上部導電性パターンを形成する工程をさらに含むことを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項２９】
前記第１チップを形成する工程は、
前記下部導電性パターンと前記上部導電性パターンとの間に中間導電性パターンを形成する工程をさらに含むことを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項３０】
前記中間導電性パターンの少なくとも一部が前記第１チップの前記側部表面上に露出されることを特徴とする請求項２９に記載の半導体素子の製造方法。
【請求項３１】
第１回路基板パッドを持つ回路基板を提供する工程と、
前記第１チップの前記側部表面上に露出された前記下部及び上部導電性パターンの一部に、前記第１回路基板パッドを導電性配線部材で連結する工程と、
をさらに含むことを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項３２】
前記第１チップを形成する工程は、
前記第１チップの前記側部表面上に露出され、前記第１チップの前記側面パッドに電気的に連結される導電性部材を形成する工程をさらに含み、
前記半導体素子の製造方法は、前記導電性部材の少なくとも一部に前記導電性配線部材を接触させる工程をさらに含むことを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項３３】
前記導電性配線部材は、球形、四角形、三角形または凹状三角形の形状を持つことを特徴とする請求項３１または３２に記載の半導体素子の製造方法。
【請求項３４】
前記半導体基板は第２回路基板パッドをさらに備え、
前記半導体素子の製造方法は、
前記第１チップの前記上部及び下部表面のうち少なくとも一つの上にチップパッドを提供する工程と、
前記チップパッドに前記第２回路基板パッドを少なくとも一つの電気的配線部材で連結する工程と、
をさらに含むことを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項３５】
前記第１チップは、複数の側面パッド及び複数の側部表面を備え、前記少なくとも一つの側面パッドが前記複数の側部表面のうち少なくとも２個の側部表面上に露出され、
前記複数の側部表面のうち少なくとも２個の側部表面上に隣接する複数のチップパッドを提供する工程をさらに含むことを特徴とする請求項３４に記載の半導体素子の製造方法。
【請求項３６】
前記側面パッドに前記チップパッドを電気的に連結させる工程をさらに含むことを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項３７】
前記第１チップの前記上部表面上にチップパッドを提供する工程と、
前記第１チップ上に第２チップを提供する工程と、
前記第１チップの前記チップパッドに前記第２チップを電気的配線部材で連結する工程と、
をさらに含むことを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項３８】
前記回路基板上に複数の第１チップを提供する工程と、
前記複数の第１チップのうち、第１チップの前記側部表面上に露出された前記下部及び上部導電性パターンの一部と、前記複数の第１チップの第２チップの前記側部表面上に露出された前記下部及び上部導電性パターンの一部とを導電性配線部材で連結する工程と、
をさらに含むことを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項３９】
前記複数の第１チップのうち少なくとも２個のチップを、前記回路基板上で互いに水平方向に隣接するように配する工程をさらに含むことを特徴とする請求項３８に記載の半導体素子の製造方法。
【請求項４０】
前記複数の第１チップのうち少なくとも２個のチップを、前記回路基板上で互いに垂直方向に隣接するように配する工程をさらに含むことを特徴とする請求項３８に記載の半導体素子の製造方法。
【請求項４１】
前記複数の第１チップのうちの少なくとも２個のチップのうち、少なくとも一つのチップ内に導電性部材を形成する工程をさらに含み、
前記導電性部材の少なくとも一部が前記複数の第１チップのうち、少なくとも２つのうちの少なくとも一つのチップの前記側部表面上に露出され、前記複数の第１チップのうちの少なくとも２つのうち、少なくとも一つのチップの前記側面パッドに電気的に連結されることを特徴とする請求項４０に記載の半導体素子の製造方法。
【請求項４２】
前記複数の第１チップのうち少なくとも２つ以上のチップ内に導電性部材を形成する工程と、
少なくとも２個の垂直方向に隣接する第１チップの導電性部材を接触させる工程と、
をさらに含むことを特徴とする請求項４１に記載の半導体素子の製造方法。
【請求項４３】
前記導電性配線部材は、導電性バンプ、ソルダーボール及び固形化されたソルダーペーストのうち少なくとも一つを含み、前記複数の第１チップのうち前記第１及び第２チップの前記側部表面は、前記導電性配線部材により離隔されることを特徴とする請求項３８に記載の半導体素子の製造方法。
【請求項４４】
前記第１チップを形成する工程は、
前記下部導電性パターンの下に配される導電性部材を形成する工程をさらに含み、
前記導電性部材の少なくとも一部は、前記第１チップの前記側部表面上に露出されて前記下部導電性パターンに電気的に連結され、
前記第１チップを形成するする工程は、前記下部導電性パターンと前記上部導電性パターンとの間に配される中間導電性パターンを形成する工程をさらに含むことを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項４５】
前記第１チップを形成する工程は、前記上部導電性パターンの上に配される導電性部材を形成する工程をさらに含み、
前記導電性部材の少なくとも一部は、前記第１チップの前記側部表面上に露出されて前記上部導電性パターンに電気的に連結され、
前記第１チップを形成する工程は、前記下部導電性パターンと前記上部導電性パターンとの間に配される中間導電性パターンを形成する工程をさらに含むことを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項４６】
前記第１チップを形成する工程は、
前記複数の側面パッドを形成する工程と、
前記チップ基板の表面に実質的に平行した平面に沿って実質的に水平方向に延長される少なくとも一つの導電性ワイヤリングパターンを形成する工程と、をさらに含み、
前記少なくとも一つの導電性ワイヤリングパターンは、前記少なくとも２つの複数の側面パッドを共に連結することを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項４７】
前記層間誘電層上に少なくとも一つの導電性ワイヤリングパターンを配する工程をさらに含むことを特徴とする請求項４６に記載の半導体素子の製造方法。
【請求項４８】
前記第１チップを形成する工程は、
前記チップ基板上に導電性構造体を形成する工程と、
前記チップ基板上に導電性ワイヤリングパターンを形成する工程と、をさらに含み、
前記導電性ワイヤリングパターンは、前記導電性パターンと前記導電性構造体とを互いに電気的に連結することを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項４９】
前記第１チップは複数の側部表面を備え、
前記第１チップを形成する工程は、前記複数の側面パッドを形成する工程を含み、前記複数の側部表面のうち少なくとも２個の側部表面上に、前記側面パッドのうち少なくとも一つが露出されることを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項１】
上部表面、下部表面及び前記上部及び下部表面に連結された側部表面を持つ第１チップを備え、
前記第１チップは、チップ基板、前記チップ基板上の下部導電性パターン、前記下部導電性パターン上の層間誘電層及び前記層間誘電層上の上部導電性パターンを備え、
前記第１チップの前記側部表面上に前記下部導電性パターンの少なくとも一部及び前記上部導電性パターンの少なくとも一部が露出されて集合的に側面パッドを形成することを特徴とする半導体素子。
【請求項２】
前記第１チップの前記側部表面上に露出された前記上部導電性パターンの前記一部は、前記第１チップの前記側部表面上に露出された前記下部導電性パターンの前記一部と、前記第１チップの前記上部表面との間に配されることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１チップは、前記下部導電性パターンと前記上部導電性パターンとの間に配される中間導電性パターンをさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記中間導電性パターンの少なくとも一部は、前記第１チップの前記側部表面上に露出されることを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記中間導電性パターンは、バー型導電性パターンまたはコンタクト型導電性パターンであることを特徴とする請求項３に記載の半導体素子。
【請求項６】
第１回路基板パッドを持つ回路基板と、
前記第１チップの前記側部表面上に露出された前記下部及び上部導電性パターンに、前記第１回路基板パッドを連結させる導電性配線部材をさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記第１チップは、前記第１チップの前記側部表面上に露出されて、前記第１チップの前記側面パッドに電気的に連結される導電性部材を備え、
前記導電性部材の少なくとも一部と前記導電性配線部材とが接触することを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記導電性配線部材は、球形、四角形、三角形または凹状三角形の形状を持つことを特徴とする請求項６または７に記載の半導体素子。
【請求項９】
前記回路基板は、第２回路基板パッドを備え、
前記半導体素子は、
前記第１チップの前記上部及び下部表面のうち少なくともいずれか一つの上に配されたチップパッドと、
前記チップパッドに前記第２回路基板パッドを連結する少なくとも一つの電気的配線部材と、
をさらに備えることを特徴とする請求項６に記載の半導体素子。
【請求項１０】
前記第１チップは、
複数の側面パッド及び複数の側部表面を備え、前記側部表面のうち少なくとも２以上の側部表面上に少なくとも一つの前記側面パッドが露出され、
前記半導体素子は、前記複数の側部表面のうち少なくとも２以上の側部表面に隣接する複数のチップをさらに備えることを特徴とする請求項９に記載の半導体素子。
【請求項１１】
前記チップパッドは、前記側面パッドに電気的に連結されることを特徴とする請求項９に記載の半導体素子。
【請求項１２】
前記第１チップの前記上部表面上のチップパッドと、
前記第１チップ上の第２チップと、
前記第１チップの前記チップパッドに前記第２チップを連結する電気的配線部材と、
をさらに備えることを特徴とする請求項６に記載の半導体素子。
【請求項１３】
前記回路基板上の複数の第１チップと、
前記複数の第１チップのうち、第１チップの前記側部表面上に露出された前記下部及び上部導電性パターンの一部と、前記複数の第１チップの第２チップの前記側部表面上に露出された前記下部及び上部導電性パターンの一部とを連結させる導電性配線部材と、
をさらに備えることを特徴とする請求項６に記載の半導体素子。
【請求項１４】
前記複数の第１チップのうち、少なくとも２個のチップは、前記回路基板上で互いに隣接して水平方向に整列されることを特徴とする請求項１３に記載の半導体素子。
【請求項１５】
前記複数の第１チップのうち、少なくとも２個のチップは、前記回路基板上で互いに垂直方向に整列されることを特徴とする請求項１３に記載の半導体素子。
【請求項１６】
互いに隣接して垂直方向に整列される前記複数の第１チップのうち、少なくとも２個のチップ間に接着層をさらに備えることを特徴とする請求項１５に記載の半導体素子。
【請求項１７】
前記複数の第１チップのうち、少なくとも２個のうち少なくとも一つは導電性部材を備え、
前記導電性部材の少なくとも一部は前記複数の第１チップのうち、少なくとも２つのうちの少なくとも一つの前記側部表面上に露出され、前記複数の第１チップのうち、少なくとも２つのうちの少なくとも一つの前記側面パッドに電気的に連結されることを特徴とする請求項１５に記載の半導体素子。
【請求項１８】
前記複数の第１チップのうち、少なくとも２個のチップは導電性部材を備え、
前記第１チップに垂直方向に隣接する少なくとも２個の前記導電性部材は、互いに直接接触することを特徴とする請求項１７に記載の半導体素子。
【請求項１９】
前記導電性配線部材は、導電性バンプ、ソルダーボール及び固形化されたソルダーペーストのうち少なくとも一つを備え、前記複数の第１チップのうち、前記第１チップ及び前記第２チップの側部表面は、前記導電性配線部材により互いに離隔されることを特徴とする請求項１３に記載の半導体素子。
【請求項２０】
前記第１チップは、前記下部導電性パターンの下に配される導電性部材をさらに備え、前記導電性部材の少なくとも一部が前記第１チップの前記側部表面上に露出されて前記下部導電性パターンに電気的に連結され、前記第１チップは、前記下部導電性パターンと前記上部導電性パターンとの間に配された中間導電性パターンをさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項２１】
前記第１チップは、前記上部導電性パターンの上に配される導電性部材をさらに備え、前記導電性部材の少なくとも一部が前記第１チップの前記側部表面上に露出されて前記上部導電性パターンに電気的に連結され、前記第１チップは、前記下部導電性パターンと前記下部導電性パターンとの間に配される中間導電性パターンをさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項２２】
前記第１チップは、
複数の側面パッドと、
前記チップ基板の表面に実質的に平行した平面に沿って実質的に水平方向に延長される少なくとも一つの導電性ワイヤリングパターンとをさらに備え、
前記少なくとも一つの導電性ワイヤリングパターンは、前記複数の側面パッドと共に電気的に連結されることを特徴とする請求項１に記載の半導体素子。
【請求項２３】
前記少なくとも一つの導電性ワイヤリングパターンは、前記中間誘電層上に配されることを特徴とする請求項２２に記載の半導体素子。
【請求項２４】
前記第１チップは、
前記チップ基板上に形成された電気的構成部材と、
前記チップ基板上の導電性ワイヤリングパターンと、をさらに備え、
前記導電性ワイヤリングパターンは、前記下部導電性パターンと前記電気的構成部材とを共に電気的に連結することを特徴とする請求項１に記載の半導体素子。
【請求項２５】
前記第１チップは、
複数の側面パッドと、
複数の側部表面と、を備え、
前記少なくとも一つの側面パッドは、前記複数のあらゆる側部表面上に露出されることを特徴とする請求項１に記載の半導体素子。
【請求項２６】
上部表面、下部表面及び前記上部及び下部表面に連結された側部表面を持つ第１チップを形成する工程を含み、
前記第１チップを形成する工程は、
チップ基板を提供する工程と、
前記チップ基板上に下部導電性パターンを形成する工程と、
前記下部導電性パターン上に層間誘電層を形成する工程と、
前記層間誘電層上に上部導電性パターンを形成する工程と、を含み、
前記下部及び上部導電性パターンはダイシング領域内へ延び、前記下部導電性パターンの少なくとも一部と前記上部導電性パターンの少なくとも一部とは、前記第１チップの前記側部表面上に露出されて集合的に側面パッドを形成することを特徴とする半導体素子の製造方法。
【請求項２７】
前記第１チップを形成する工程は、
ダイシング領域により離隔された複数のチップ領域を持つ基板を提供する工程と、
前記基板上に、そして少なくとも一つのチップ領域内に前記下部導電性パターンを形成する工程と、
前記下部導電性パターン上に、そして少なくとも一つの前記チップ領域及び前記ダイシング領域内に前記層間誘電層を形成する工程と、
前記層間誘電層上に、そして少なくとも一つの前記チップ領域内に前記上部導電性パターンを形成する工程と、
前記ダイシング領域で前記複数のチップ領域を個別化する工程と、を含み、
前記下部及び上部導電性パターンのうち、少なくとも一つは前記ダイシング領域内へ延びることを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項２８】
前記第１チップの前記側部表面上に露出された前記下部導電性パターンと、前記第１チップの前記上部表面との間に配されるように、前記第１チップの前記側部表面上に露出された上部導電性パターンを形成する工程をさらに含むことを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項２９】
前記第１チップを形成する工程は、
前記下部導電性パターンと前記上部導電性パターンとの間に中間導電性パターンを形成する工程をさらに含むことを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項３０】
前記中間導電性パターンの少なくとも一部が前記第１チップの前記側部表面上に露出されることを特徴とする請求項２９に記載の半導体素子の製造方法。
【請求項３１】
第１回路基板パッドを持つ回路基板を提供する工程と、
前記第１チップの前記側部表面上に露出された前記下部及び上部導電性パターンの一部に、前記第１回路基板パッドを導電性配線部材で連結する工程と、
をさらに含むことを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項３２】
前記第１チップを形成する工程は、
前記第１チップの前記側部表面上に露出され、前記第１チップの前記側面パッドに電気的に連結される導電性部材を形成する工程をさらに含み、
前記半導体素子の製造方法は、前記導電性部材の少なくとも一部に前記導電性配線部材を接触させる工程をさらに含むことを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項３３】
前記導電性配線部材は、球形、四角形、三角形または凹状三角形の形状を持つことを特徴とする請求項３１または３２に記載の半導体素子の製造方法。
【請求項３４】
前記半導体基板は第２回路基板パッドをさらに備え、
前記半導体素子の製造方法は、
前記第１チップの前記上部及び下部表面のうち少なくとも一つの上にチップパッドを提供する工程と、
前記チップパッドに前記第２回路基板パッドを少なくとも一つの電気的配線部材で連結する工程と、
をさらに含むことを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項３５】
前記第１チップは、複数の側面パッド及び複数の側部表面を備え、前記少なくとも一つの側面パッドが前記複数の側部表面のうち少なくとも２個の側部表面上に露出され、
前記複数の側部表面のうち少なくとも２個の側部表面上に隣接する複数のチップパッドを提供する工程をさらに含むことを特徴とする請求項３４に記載の半導体素子の製造方法。
【請求項３６】
前記側面パッドに前記チップパッドを電気的に連結させる工程をさらに含むことを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項３７】
前記第１チップの前記上部表面上にチップパッドを提供する工程と、
前記第１チップ上に第２チップを提供する工程と、
前記第１チップの前記チップパッドに前記第２チップを電気的配線部材で連結する工程と、
をさらに含むことを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項３８】
前記回路基板上に複数の第１チップを提供する工程と、
前記複数の第１チップのうち、第１チップの前記側部表面上に露出された前記下部及び上部導電性パターンの一部と、前記複数の第１チップの第２チップの前記側部表面上に露出された前記下部及び上部導電性パターンの一部とを導電性配線部材で連結する工程と、
をさらに含むことを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項３９】
前記複数の第１チップのうち少なくとも２個のチップを、前記回路基板上で互いに水平方向に隣接するように配する工程をさらに含むことを特徴とする請求項３８に記載の半導体素子の製造方法。
【請求項４０】
前記複数の第１チップのうち少なくとも２個のチップを、前記回路基板上で互いに垂直方向に隣接するように配する工程をさらに含むことを特徴とする請求項３８に記載の半導体素子の製造方法。
【請求項４１】
前記複数の第１チップのうちの少なくとも２個のチップのうち、少なくとも一つのチップ内に導電性部材を形成する工程をさらに含み、
前記導電性部材の少なくとも一部が前記複数の第１チップのうち、少なくとも２つのうちの少なくとも一つのチップの前記側部表面上に露出され、前記複数の第１チップのうちの少なくとも２つのうち、少なくとも一つのチップの前記側面パッドに電気的に連結されることを特徴とする請求項４０に記載の半導体素子の製造方法。
【請求項４２】
前記複数の第１チップのうち少なくとも２つ以上のチップ内に導電性部材を形成する工程と、
少なくとも２個の垂直方向に隣接する第１チップの導電性部材を接触させる工程と、
をさらに含むことを特徴とする請求項４１に記載の半導体素子の製造方法。
【請求項４３】
前記導電性配線部材は、導電性バンプ、ソルダーボール及び固形化されたソルダーペーストのうち少なくとも一つを含み、前記複数の第１チップのうち前記第１及び第２チップの前記側部表面は、前記導電性配線部材により離隔されることを特徴とする請求項３８に記載の半導体素子の製造方法。
【請求項４４】
前記第１チップを形成する工程は、
前記下部導電性パターンの下に配される導電性部材を形成する工程をさらに含み、
前記導電性部材の少なくとも一部は、前記第１チップの前記側部表面上に露出されて前記下部導電性パターンに電気的に連結され、
前記第１チップを形成するする工程は、前記下部導電性パターンと前記上部導電性パターンとの間に配される中間導電性パターンを形成する工程をさらに含むことを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項４５】
前記第１チップを形成する工程は、前記上部導電性パターンの上に配される導電性部材を形成する工程をさらに含み、
前記導電性部材の少なくとも一部は、前記第１チップの前記側部表面上に露出されて前記上部導電性パターンに電気的に連結され、
前記第１チップを形成する工程は、前記下部導電性パターンと前記上部導電性パターンとの間に配される中間導電性パターンを形成する工程をさらに含むことを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項４６】
前記第１チップを形成する工程は、
前記複数の側面パッドを形成する工程と、
前記チップ基板の表面に実質的に平行した平面に沿って実質的に水平方向に延長される少なくとも一つの導電性ワイヤリングパターンを形成する工程と、をさらに含み、
前記少なくとも一つの導電性ワイヤリングパターンは、前記少なくとも２つの複数の側面パッドを共に連結することを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項４７】
前記層間誘電層上に少なくとも一つの導電性ワイヤリングパターンを配する工程をさらに含むことを特徴とする請求項４６に記載の半導体素子の製造方法。
【請求項４８】
前記第１チップを形成する工程は、
前記チップ基板上に導電性構造体を形成する工程と、
前記チップ基板上に導電性ワイヤリングパターンを形成する工程と、をさらに含み、
前記導電性ワイヤリングパターンは、前記導電性パターンと前記導電性構造体とを互いに電気的に連結することを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項４９】
前記第１チップは複数の側部表面を備え、
前記第１チップを形成する工程は、前記複数の側面パッドを形成する工程を含み、前記複数の側部表面のうち少なくとも２個の側部表面上に、前記側面パッドのうち少なくとも一つが露出されることを特徴とする請求項２６に記載の半導体素子の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１７Ｄ】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２１Ａ】
【図２１Ｂ】
【図２２Ａ】
【図２２Ｂ】
【図２２Ｃ】
【図２３Ａ】
【図２３Ｂ】
【図２３Ｃ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１７Ｄ】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２１Ａ】
【図２１Ｂ】
【図２２Ａ】
【図２２Ｂ】
【図２２Ｃ】
【図２３Ａ】
【図２３Ｂ】
【図２３Ｃ】
【公開番号】特開２００８−１８２２３５（Ｐ２００８−１８２２３５Ａ）
【公開日】平成２０年８月７日（２００８．８．７）
【国際特許分類】
【出願番号】特願２００８−１１９３６（Ｐ２００８−１１９３６）
【出願日】平成２０年１月２２日（２００８．１．２２）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
【公開日】平成２０年８月７日（２００８．８．７）
【国際特許分類】
【出願日】平成２０年１月２２日（２００８．１．２２）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
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