全波整流回路
【課題】コンデンサインプット型全波整流回路をｎチャンネルMOSFETのみで実現する。
【解決手段】抵抗１０１は、MOSFET２２，２４のソース側に接続され、MOSFET２２，２４を流れる電流を検知する電流検知回路を構成し、電流値に対応した電圧をコンパレータ１０４の反転入力端子に出力する。コンパレータ１０４は、抵抗１０２，１０３の所定の分圧比により設定される所定の閾値となる電圧と、抵抗１０１の電圧とを比較し、抵抗１０１の電圧が所定の閾値よりも小さくなり、抵抗１０１を流れる電流が所定の閾値よりも小さくなったとみなされた場合、トランジスタ１０５，１０６をオンさせて、MOSFET２２，２４をオフに制御することにより、平滑コンデンサ８１による電流の逆流を防止する。本技術は、コンデンサインプット型全波整流回路に適用することができる。
【解決手段】抵抗１０１は、MOSFET２２，２４のソース側に接続され、MOSFET２２，２４を流れる電流を検知する電流検知回路を構成し、電流値に対応した電圧をコンパレータ１０４の反転入力端子に出力する。コンパレータ１０４は、抵抗１０２，１０３の所定の分圧比により設定される所定の閾値となる電圧と、抵抗１０１の電圧とを比較し、抵抗１０１の電圧が所定の閾値よりも小さくなり、抵抗１０１を流れる電流が所定の閾値よりも小さくなったとみなされた場合、トランジスタ１０５，１０６をオンさせて、MOSFET２２，２４をオフに制御することにより、平滑コンデンサ８１による電流の逆流を防止する。本技術は、コンデンサインプット型全波整流回路に適用することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、全波整流回路に関し、特に、電力損失を低減すると共に、MOSFET（Metal Oxide Semiconductor Field Effect Transistor）を保護することにより動作の安定性を向上させるようにした全波整流回路に関する。
【背景技術】
【０００２】
従来より、スイッチング電源装置を小型化、軽量化、および高効率化するために、スイッチング電源装置の電力損失を低減することが重要な課題となっていた。特に、スイッチング電源装置に設けられ、交流電圧を全波整流する全波整流回路は電力損失が大きく、全波整流回路の損失の低減は重要な課題となっている。
【０００３】
この課題に対応すべく、入力電源より、出力側へ流れる電流をPch-MOSFET（ｐチャンネルMOSFET）で整流し、負荷側から入力電源に帰還する電流はNch-MOSFET（ｎチャンネルMOSFET）よりで整流し、全波同期整流を実現している（特許文献１参照）。
【０００４】
また、使用するMOSFET全てをPch型のものよりもオン抵抗の小さなNch型のものとすることにより、電力損失を低減させるようにするものが提案されている（特許文献２参照）。
【０００５】
しかしながら、特許文献１の技術においては、Pch-MOSFETはNch-MOSFETよりもオン抵抗が大きく、Nch-MOSFETを用いる時よりもロスが大きくなってしまうおそれがある。また、コンパレータを4つ用いたとしても、コンパレータの同相入力の問題や、ゲート−ソース間の耐電圧を超えた電圧がMOSFETに印加される可能性があった。
【０００６】
また、特許文献２の技術においては、Nch-MOSFETで構成されており、Pch-MOSFETを用いる時よりもロスは少なくなるが、回路構成では交流電源から出力側へ流れる電流を整流するMOSFETは入力位相が逆になってからオフする制御方法をとっているため貫通電流が流れる可能性があった。
【０００７】
そこで、交流電源の位相が切り替わる前に、MOSFETをオフに制御することにより、４個のMOSFETをNch-MOSFETで構成できるようにする全波整流回路の技術が提案されている（特許文献３参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平９−１３１０６４号公報
【特許文献２】特開２００５−２９５６２７号公報
【特許文献３】特開２０１０−１７８５１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献３の技術においては、負荷と並列にコンデンサを接続する、いわゆるコンデンサインプット型の全波整流回路を構成すると、貫通電流が流れる可能性があった。
【００１０】
本技術はこのような状況に鑑みてなされたものであり、特に、コンデンサインプット型の全波整流回路であっても、主要構成部をNch-MOSFETのみで構成し、全波同期整流において、安価な回路構成で、かつ、確実に全波整流を実現できるようにするものである。
【課題を解決するための手段】
【００１１】
本技術の一側面の全波整流回路は、交流電源から入力された交流電圧を全波整流する全波整流回路であって、内部の寄生ダイオードにおけるアノードに対応する端子が前記交流電源の第１の端子に接続された第１のMOSFET（Metal Oxide Semiconductor Field Effect Transistor）と、内部の寄生ダイオードにおけるカソードに対応する端子が前記交流電源の前記第１の端子に接続された第２のMOSFETと、内部の寄生ダイオードにおけるカソードに対応する端子が前記第１のMOSFETの内部の寄生ダイオードにおけるカソードに対応する端子に接続され、内部の寄生ダイオードにおけるアノードに対応する端子が前記交流電源の第２の端子に接続された第３のMOSFETと、内部の寄生ダイオードにおけるカソードに対応する端子が前記交流電源の前記第２の端子に接続され、内部の寄生ダイオードにおけるアノードに対応する端子が前記第２のMOSFETの内部の寄生ダイオードにおけるアノードに対応する端子に接続された第４のMOSFETと、前記交流電源の第１の端子に接続された交流電圧の位相を検知する第１の位相検知回路と、前記交流電源の第２の端子に接続された交流電圧の位相を検知する第２の位相検知回路と、前記第１の位相検知回路の検知結果に基づき、前記第１のMOSFETをオンする第１の制御回路と、前記第２の位相検知回路の検知結果に基づき、前記第３のMOSFETをオンする第２の制御回路と、前記第２および第４のMOSFETに流れる電流値を検知する電流検知回路と、前記電流検知回路の検知結果である電流値が所定値よりも小さくなった場合、前記第１乃至第４のMOSFETのうち、少なくとも１つをオフするように接続された強制遮断回路とを含む。
【００１２】
前記第１および前記第３のMOSFETの内部寄生ダイオードのカソードに対応する端子と、前記第２および前記第４のMOSFETの内部寄生ダイオードのアノードに対応する端子との間の電圧によって得られる脈流電圧を平滑するように接続された平滑コンデンサをさらに含ませるようにすることができ、前記電流検知回路には、前記平滑コンデンサと、前記第２および前記第４のMOSFETとの間に電流を検出するための電流検出抵抗と、前記電流検出抵抗に流れる電流値が所定値よりも小さいか否かにより信号を出力するコンパレータとを含ませるようにすることができる。
【００１３】
前記コンパレータの最低入力端子は、前記電流検出抵抗を介して前記第２および第４のMOSFETのソース、またはドレインと接続されるようにすることができる。
【００１４】
前記強制遮断制御回路には、前記第２および第４のMOSFETの少なくとも１つをオフにする遮断制御回路を含ませるようにすることができる。
【００１５】
前記遮断回路には、抵抗、およびトランジスタを含ませるようにすることができ、前記抵抗の一方の端部が前記コンパレータの出力端子に接続され、前記抵抗の他方の端部が前記トランジスタのベースに接続され、前記トランジスタのコレクタが、前記第２および第４のMOSFETのゲートの少なくともそのいずれかに接続されるようにすることができる。
【００１６】
前記第１乃至第４のMOSFETは、ｎチャンネルMOSFETとすることができる。
【００１７】
前記第１の制御回路には、前記交流電源の第１の端子の電圧よりも高い電圧を生成する第１のチャージポンプ回路を含ませるようにすることができ、前記第１の位相検知回路の検知結果に基づいて、フォトカプラによって前記第１のチャージポンプ回路より前記第１のMOSFETのゲートに電圧を印加するように接続され、前記第１の端子の電位が前記第２の端子の電位よりも低くならないうちに前記第１のMOSFETのゲートおよびソース間の電圧を所定値より小さくするように接続されるようにすることができる。
【００１８】
前記第１のチャージポンプ回路には、第１のダイオードおよび第１のコンデンサを含ませるようにすることができ、前記第１のダイオードのアノードが前記第１のMOSFETの内部寄生ダイオードにおけるカソードに対応する端子、または前記交流電源の第２の端子に接続され、前記第１のダイオードのカソードと前記交流電源の第１の端子との間に第１のコンデンサが接続されるようにすることができる。
【００１９】
前記第１のMOSFETのゲートおよびソース間に抵抗を含ませるようにすることができ、前記抵抗の抵抗値は、前記第１の位相検知回路の検知結果で得られるタイミングより、前記交流電源の第１の端子と第２の端子との間の電圧が正から負若しくは負から正に切り替わるタイミングに至るまでの期間内にゲートおよびソース間の電位を第1のMOSFETが確実にオフできる値とすることができる。
【００２０】
前記第２の制御回路には、前記交流電源の第２の端子の電圧よりも高い電圧を生成する第２のチャージポンプ回路を含ませるようにすることができ、前記第２の位相検知回路の検知結果に基づいて、フォトカプラによって前記第２のチャージポンプ回路より前記第３のMOSFETのゲートに電圧を印加するように接続され、前記第２の端子の電位が前記第１の端子の電位よりも低くならないうちに前記第３のMOSFETのゲートおよびソース間の電圧を所定値より小さくするように接続されるようにすることができる。
【００２１】
前記第２のチャージポンプ回路には、第２のダイオードおよび第２のコンデンサを含ませるようにすることができ、前記第２のダイオードのアノードが前記第３のMOSFETの内部寄生ダイオードにおけるカソードに対応する端子、または前記交流電源の第１の端子に接続され、前記第２のダイオードのカソードと前記交流電源の第２の端子との間に第２のコンデンサが接続されるようにすることができる。
【００２２】
前記第３のMOSFETのゲートおよびソース間に抵抗を含ませるようにすることができ、前記抵抗の抵抗値は、前記第２の位相検知回路の検知結果で得られるタイミングより、前記交流電源の第１の端子と第２の端子との間の電圧が正から負若しくは負から正に切り替わるタイミングに至るまでの期間内にゲートおよびソース間の電位を第３のMOSFETが確実にオフできる値とすることができる。
【００２３】
本技術の請求項１に記載の全波整流回路を含む電源システムは、力率改善回路と、全波整流された出力に直列接続されたインダクタと、前記インダクタの出力とグランドの間にドレインおよびソースが接続された第５のMOSFETと、前記インダクタの出力と直列に接続されたMOSFETの寄生ダイオードのアノードに対応する端子がインダクタの出力となるように接続された第６のMOSFETとを、請求項１に記載の全波整流回路にさらに含ませるようにすることができ、前記電流検知回路には、前記力率改善回路のグランドと第２および第４のMOSFETの寄生ダイオードにおけるアノードに対応する端子との間の電流値を検知させ、前記強制遮断回路には、前記交流電源の前記電流検知回路の検知結果に基づいて、前記力率改善回路の出力信号を制御して、前記電流値が所定値よりも小さい場合、少なくとも第１乃至第４および第６のMOSFETのうち、少なくとも１つをオフさせるようにすることができる。
【００２４】
本技術の一側面の全波整流回路においては、交流電源から入力された交流電圧を全波整流する全波整流回路であって、第１のMOSFET（Metal Oxide Semiconductor Field Effect Transistor）の内部の寄生ダイオードにおけるアノードに対応する端子が前記交流電源の第１の端子に接続され、第２のMOSFETの内部の寄生ダイオードにおけるカソードに対応する端子が前記交流電源の前記第１の端子に接続され、第３のMOSFETの内部の寄生ダイオードにおけるカソードに対応する端子が前記第１のMOSFETの内部の寄生ダイオードにおけるカソードに対応する端子に接続され、内部の寄生ダイオードにおけるアノードに対応する端子が前記交流電源の第２の端子に接続され、第４のMOSFETが、内部の寄生ダイオードにおけるカソードに対応する端子が前記交流電源の前記第２の端子に接続され、内部の寄生ダイオードにおけるアノードに対応する端子が前記第２のMOSFETの内部の寄生ダイオードにおけるアノードに対応する端子に接続され、第１の位相検知回路により、前記交流電源の第１の端子に接続された交流電圧の位相が検知され、第２の位相検知回路により、前記交流電源の第２の端子に接続された交流電圧の位相が検知され、第１の制御回路により、前記第１の位相検知回路の検知結果に基づき、前記第１のｎチャンネルMOSFETがオンされ、第２の制御回路により、前記第２の位相検知回路の検知結果に基づき、前記第３のｎチャンネルMOSFETがオンされ、電流検知回路により、前記第２および第４のMOSFETに流れる電流値が検知され、前記電流検知回路の検知結果である電流値が所定値よりも小さくなった場合、強制遮断回路により、前記第１乃至第４のMOSFETのうち、少なくとも１つがオフされる。
【００２５】
すなわち、本技術の全波整流回路は、前記第１の位相検知回路の検知結果に基づき、前記第１のMOSFETがオンされ、前記第２の位相検知回路の検知結果に基づき、前記第３のMOSFETがオンされるので、交流電源の位相が正から負に、または、負から正に切り替わる前後の位相を検出して、位相が切り替わる前に第１のMOSFETおよび第３のMOSFETをオフの状態とすることで、ゲート−ソース間電圧を放電させ、ゲート−ソース間の電圧が放電したタイミングでオンの状態とすることができる。また、電流検知回路により、第２および第４のMOSFETを流れる電流が検知されて、この電流が所定値よりも小さい、位相が切り替わる前後の、電流値が所定値より小さくなるタイミングで、強制遮断回路が第１乃至第４のMOSFETのうち、いずれかをオフにすることができる。この結果、負荷と並列にコンデンサが接続された、いわゆるコンデンサインプット型の全波整流回路においてコンデンサから生じる逆方向の電流を強制的に遮断することができ、貫通電流の発生を抑制することができる。
【発明の効果】
【００２６】
本技術によれば、ｎチャンネルMOSFETのみでもコンデンサインプット型の全波整流を実現することができ、MOSFETを保護することが可能となるので、電力損失を低減すると共に、動作の安定性を向上させることが可能となる。
【図面の簡単な説明】
【００２７】
【図１】一般的な全波整流回路の構成例を説明する図である。
【図２】図１の全波整流回路のダイオードをMOSFETに置き換えた全波整流回路の動作を説明する図である。
【図３】図２のMOSFETの内部構成を加えた全波整流回路の動作を説明する図である。
【図４】チャージポンプ回路を説明する図である。
【図５】全波整流回路にチャージポンプ回路を付加する構成例を説明する図である。
【図６】全波整流回路に位相検知回路を付加する構成例を説明する図である。
【図７】全波整流回路における貫通電流の経路を説明する図である。
【図８】ｎチャンネルMOSFETのみで全波同期整流を実現するための動作を説明する図である。
【図９】全波整流回路における逆流電流の発生経路を説明する図である。
【図１０】全波整流回路に力率改善回路を設ける場合の構成例を説明する図である。
【図１１】コンデンサインプット型全波整流において発生する波形を説明する波形図である。
【図１２】コンデンサインプット型全波整流において発生する波形を説明する波形図である。
【図１３】本技術を適用した全波整流回路の第１の実施の形態の構成例を説明する図である。
【図１４】図１３の全波整流回路における動作を説明する波形図である。
【図１５】図１３の全波整流回路における動作を説明する波形図である。
【図１６】図１３の全波整流回路を実現するための詳細な構成例を説明する図である。
【図１７】全波整流回路に力率改善回路を付加することにより生じる逆方向の電流の発生経路を説明する図である。
【図１８】本技術を適用した全波整流回路の第２の実施の形態の構成例を示す図である。
【発明を実施するための形態】
【００２８】
以下、技術を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行なう。
１．第１の実施の形態（コンデンサインプット型全波整流回路）
２．第２の実施の形態（力率改善回路を含む全波整流回路）
【００２９】
＜１．第１の実施の形態＞
［一般的な全波整流回路］
図１は、一般的な全波整流回路の構成例を示す図である。全波整流回路１は、ダイオード１１乃至１４、および交流電源２、並びに負荷３より構成されている。ダイオード１１は、アノードが交流電源２の第１の端子２ａに接続されており、カソードが負荷３の一方の端子に接続されている。また、ダイオード１２は、アノードが負荷３の他方の端子に接続されており、カソードが交流電源２の第１の端子２ａに接続されている。ダイオード１３は、アノードが交流電源２の第２の端子２ｂに接続されており、カソードが負荷３の一方の端子に接続されている。また、ダイオード１４は、アノードが負荷３の他方の端子に接続されており、カソードが交流電源２の第２の端子２ｂに接続されている。
【００３０】
このような構成により、交流電源２の第１の端子２ａが第２の端子２ｂよりも電圧が高い場合(この場合の位相を0°乃至180°であるものとする場合)、図１中の点線で示される経路で電流が流れ、負荷３に直流の電力が供給される。また、交流電圧２の第２の端子２ｂが第１の端子２ａよりも電圧が高い場合（位相が180°乃至360°の場合）、図１中の実線で示される経路で電流が流れ負荷３に直流の電力が供給される。
【００３１】
［MOSFETを用いた全波整流回路］
ところで、図１の全波整流回路１は、４個のダイオード１１乃至１４から構成されているが、ダイオードは、発生する熱等により生じるロスが問題となることが知られている。そこで、ダイオードの構成をMOSFETに置換することで、ダイオードロスの問題を解決させることができる。
【００３２】
図２は、ダイオード１１乃至１４に代えて、MOSFET２１乃至２４を用いるようにした、全波整流回路１の構成例を示している。
【００３３】
すなわち、上述した位相が0°乃至180°の場合、MOSFET２１，２４がオン、かつ、MOSFET２２，２３がオフの状態とされ、位相が180°乃至360°の場合、MOSFET２１，２４がオフ、かつ、MOSFET２２，２３がオンされるように、MOSFET２１乃至２４が制御されると、図１における全波整流回路と等価な回路を実現させることができ、この場合、ダイオードが全てMOSFETとされたことにより、ダイオードロスの問題が解消されることになる。この様に、MOSFET２１乃至２４のオン、またはオフを同期して制御し、全波整流を実現する回路を、一般に、全波同期整流回路という。以降においては、全波同期整流回路を単に全波整流回路とも称するものとし、同期整流するものとして説明を進めるものとする。
【００３４】
［寄生ダイオード］
MOSFETは、内部に寄生ダイオード（ボディダイオード）と呼ばれるダイオードが存在する。図３は、MOSFET２１乃至２４のそれぞれの寄生ダイオードをダイオード３１乃至３４として回路図上に付記した全波整流回路１の構成例を示している。すなわち、ダイオード３１は、MOSFET２１の内部に寄生するダイオードであり、アノードが交流電源２の第１の端子２ａに接続され、カソードが負荷３の一方の端子に接続される。ダイオード３２は、MOSFET２２の内部に寄生するダイオードであり、アノードが負荷３の他方の端子に接続され、カソードが交流電源２の第１の端子２ａに接続される。ダイオード３３は、MOSFET２３の内部に寄生するダイオードであり、アノードが交流電源２の第２の端子２ｂに接続され、カソードが負荷３の一方の端子に接続される。ダイオード３４は、MOSFET２４の内部に寄生するダイオードであり、アノードが負荷３の他方の端子に接続され、カソードが交流電源２の第２の端子２ｂに接続される。
【００３５】
これらのダイオード３１乃至３４は、それぞれに対応するMOSFET２１乃至２４がオフにされたとしても、電流が流れることになり、結果として、上述した図１の４個のダイオードからなる全波整流回路における場合のダイオード１１乃至１４と同様に機能する。尚、寄生ダイオードであるダイオード３１乃至３４は、MOSFET２１乃至２４の動作特性上、そのようなダイオードが仮想的に存在すると考えれば回路上で表記できるというものであって、ダイオードとしての回路が実在するものではない。
【００３６】
MOSFETは、ｎチャンネルMOSFETとｐチャンネルMOSFETの２種類が存在し、MOSFETがオンした際の抵抗値は、ｎチャンネルMOSFETの方が、ｐチャンネルMOSFETよりも小さい事が一般に知られている。ｎチャンネルMOSFETは、ゲートの電圧がソースの電圧よりも一定以上高くなるときオンになる。また、ｎチャンネルMOSFETにおいて、内部の寄生ダイオードのアノードに対応する端子はソースである。また、ｐチャンネルMOSFETは、ゲートの電圧がソースの電圧よりも一定以上低くなるときオンする。また、ｐチャンネルMOSFETにおいて、内部の寄生ダイオードのアノードに対応する端子はドレインである。従って、例えば、MOSFET２１にnチャンネルMOSFETを用いる際には、ソースを第１の端子２ａに接続し、ｐチャンネルMOSFETを用いる際にはドレインを第１の端子２ａに接続する。すなわち、ｎチャンネルMOSFETとｐチャンネルMOSFETとでは接続方法が異なる。尚、寄生ダイオード３１乃至３４は、以降の図中において記載しない場合においても、図３に示されるように構成されるものとして説明を進めるものとする。
【００３７】
上述の理由から、MOSFET２２，２４にｐチャンネルMOSFETが用いられた場合、交流電源２の第１の端子２ａ、および第２の端子２ｂよりも低い電圧が必要であるため、駆動する上で制御に困難が生じる。また、MOSFET２２，２４にｎチャンネルMOSFETが用いられた場合、ソースに対応する端子の電圧は、交流電源２の第１の端子２ａまたは第２の端子２ｂの電圧よりも低い電圧であるため、ｎチャンネルMOSFETを駆動するにあたり、制御が容易であると考えられる。
【００３８】
また、MOSFET２１，２３にｐチャンネルMOSFETが用いられた場合、交流電源２の第１の端子２ａまたは第２の端子２ｂは、ソースよりも低いため駆動にあたり、制御が容易であると考えられる。一方、MOSFET２１，２３にｎチャンネルMOSFETが用いられた場合、上述の通りソースが交流電源２の第１の端子２ａまたは第２の端子２ｂに接続されるため、第１の端子２ａまたは第２の端子２ｂよりも高い電圧が必要となる。
【００３９】
しかしながら、前述の通り、ｎチャンネルMOSFETの方がｐチャンネルMOSFETよりもオン抵抗が小さいので、MOSFET２１，２３にｎチャンネルMOSFETが用いられるようにした方がロスは低減されることになる。そこで、MOSFET２１，２３にｎチャンネルMOSFETを用いるための技術としてチャージポンプ回路が考えられる。
【００４０】
［チャージポンプ回路］
ここで、図４を参照して、チャージポンプ回路について説明する。図４の回路は、電源ＶＤＤ１の正端子にスイッチＳ１の一方の端部が接続されており、負端子に切替スイッチＳ２の一方の切替端子、電源ＶＤＤ２の負端子、およびコンデンサＣ２の他方の端子が接続されている。スイッチＳ１は、一方の端子が電源ＶＤＤ１の正端子に接続され、他方の端子がコンデンサＣ１の一方の端子、およびスイッチＳ３の一方の端子に接続されている。コンデンサＣ１の一方の端子は、スイッチＳ１の他方の端子、および、スイッチＳ３の一方の端子に接続される。コンデンサＣ１の他方の端子は、切替スイッチＳ２の一方の端子に接続される。スイッチＳ２の一方の端子は、コンデンサＣ１の他方の端子に接続され、一方の切替端子は、電源ＶＤＤ１，ＶＤＤ２の負端子、およびコンデンサＣ２の他方の端子に接続されている。スイッチＳ２の他方の切替端子は、電源ＶＤＤ２の正端子に接続されている。電源ＶＤＤ２の正端子は、切替スイッチＳ２の他方の切替端子に接続され、負端子は、電源ＶＤＤ１の負端子、切替スイッチＳ２の一方の切替端子、およびコンデンサＣ２の他方の端子に接続されている。スイッチＳ３の一方の端子は、スイッチＳ１の他方の端子、およびコンデンサＣ１の一方の端子に接続されており、他方の端子は、コンデンサＣ２の一方の端子に接続されている。コンデンサＣ２の一方の端子は、スイッチＳ３の他方の端子に接続されており、他方の端子は、電源ＶＤＤ１，ＶＤＤ２の負端子、および切替スイッチＳ２の一方の切替端子に接続されている。尚、図４においては、左部、および右部のいずれにおいても同一の回路が示されているが、異なる動作状態を示している。また、電源ＶＤＤ１，ＶＤＤ２は、いずれも電圧ＶＤＤの直流電源である。
【００４１】
例えば、図４の左部に示されるように、スイッチＳ１がオンとされ、切替スイッチＳ２が一方の切替端子に接続され、スイッチＳ３がオフとされる場合、コンデンサＣ１は電源ＶＤＤ１の電圧ＶＤＤによってＶＤＤに充電される。この状態から、図４の右部で示されるように、スイッチＳ１がオフとされ、切替スイッチＳ２が他方の切替端子に接続され、スイッチＳ３がオンとされる場合、コンデンサＣ１および電源ＶＤＤ２とは、直列接続されることになるので、図４の右部における点ａの電圧は、ＶＤＤの２倍となる。同時にスイッチＳ３がオンとされることにより、実質的に電圧ＶＤＤ×２に昇圧された電圧が得られるので、コンデンサＣ２は、電圧ＶＤＤ×２の電圧で充電される。この様に蓄えた電荷を利用して入力電圧よりも高い電圧を生成する回路が、チャージポンプ回路である。この回路を応用すれば、交流電源２の第１の端子２ａまたは第２の端子２ｂよりも高い電圧を生成する事が可能となる。
【００４２】
図５は、チャージポンプ回路を追加した全波整流回路１の構成例を示している。尚、図５において、図３における全波整流回路１と同一の機能を備えた構成については、同一の符号を付しており、その説明は適宜省略するものとする。図５の全波整流回路１において、図３の全波整流回路１と異なる点は、ダイオード５１およびコンデンサ５２を直列に接続し、MOSFET２１に並列に接続した点である。ダイオード５１のアノードは、MOSFET２１の寄生ダイオード３１のカソードに対応する端子に接続されており、カソードは、コンデンサ５２の一方の端子に接続されている。また、コンデンサ５２は、一方の端子がダイオード５１のカソードに接続されており、他方の端子がMOSFET２１の寄生ダイオード３１のアノード側の端子に接続されている。
【００４３】
すなわち、図５で示されるように、MOSFET２１に並列に接続された、直列接続されているダイオード５１およびコンデンサ５２が、チャージポンプ回路として構成される。図５の全波整流回路１により、位相が180°乃至360°となる時、図５の実線で示される経路でコンデンサ５２を第２の端子２ｂおよび第１の端子２ａの電位差分だけ充電することが可能となる。また、次に位相が0°乃至180°となる時、コンデンサ５２には電荷が蓄積されているので先ほどと同じ原理で入力電圧よりも高い電圧が得られる。得られる電圧は最高で入力電圧の最高値分となり、例えば、交流電源２の電源電圧がAC24Vの場合、AC24V×1.41≒33Vが得られる。次に、位相が0°乃至180°となる時、上記コンデンサ５２に蓄えられた電圧を利用してMOSFET２１をオンすれば良い。尚、ダイオード５１のアノードについては、交流電源２の第２の端子２ｂに直接接続するようにしてもよい。
【００４４】
そこで、上述したような位相のタイミングにおいて、MOSFET２１をオンできるように制御する構成として、例えば、図６で示されるような全波整流回路１が考えられる。
【００４５】
図６の全波整流回路１において、図５の全波整流回路１と同一の機能を備えた構成については、同一の符号を付しており、その説明は適宜省略するものとする。図６の全波整流回路１において、図５の全波整流回路１と異なる点は、抵抗６１、フォトダイオード６２、フォトカプラ６３、および抵抗６４を新たに設けた点である。抵抗６１、およびフォトダイオード６２は、抵抗６１の一方の端子が交流電源２の第１の端子２ａに接続され、他方の端子がフォトダイオード６２のアノードに接続される。フォトダイオード６２は、アノードが抵抗６１の他方の端子に接続され、カソードが交流電源２の第２の端子２ｂに接続される。そして、フォトカプラ６３は、フォトダイオード６２が発光する光を受光できるように物理的に構成されている。すなわち、抵抗６１、フォトダイオード６２は、直列に接続されて、交流電源２の第１の端子２ａおよび第２の端子２ｂを跨ぐように接続されている。また、フォトカプラ６３は、フォトダイオード６２が発光するとき、その光を受光でき、フォトカプラ６３のエミッタがMOSFET２１のゲートに接続され、コレクタが抵抗６４の一方の端子に接続され、抵抗６４の他方の端子がダイオード５１のカソードおよびコンデンサ５２の一方の端子と接続される。
【００４６】
このように構成されることにより、交流電源２の第１の端子２ａ、および第２の端子２ｂのそれぞれの出力電圧の位相に伴って以下のように動作する。すなわち、位相が180°乃至360°となる時、フォトダイオード６２は発光しない。従って、この間、図５で示されるように、コンデンサ５２が第２の端子２ｂと第１の端子２ａとの電位差分だけ充電される。そして、位相が0°乃至180°となる時、フォトダイオード６２は発光する。従って、この間、フォトカプラ６３はオンの状態となり、MOSFET２１のゲートには、ダイオード５１およびコンデンサ５２より構成されるチャージポンプ回路で得られた、ソース（第１の端子２ａ）よりも高い電圧が印加されることになるので、MOSFET２１がオンされる。すなわち、抵抗６１、フォトダイオード６２、フォトカプラ６３、および抵抗６４が、位相が0°乃至180°であるか、または、180°乃至360°であるかを検知する、位相検知回路を構成している。そして、この位相検知回路の検知結果に基づいて、チャージポンプ回路がコンデンサ５２に電圧を充電させると共に、MOSFET２１のオン、またはオフが制御されている。
【００４７】
尚、MOSFET２３においても、MOSFET２１におけるチャージポンプ回路、並びに、抵抗６１、フォトダイオード６２、フォトカプラ６３、および抵抗６４を設ける。ただし、この場合、MOSFET２３がオンされるタイミングが、MOSFET２１がオンされるタイミングと180°異なるように構成される必要がある。
【００４８】
ところで、MOSFETには入力容量が必ず存在し、一般的にオン抵抗が低いものの方が入力容量は大きい。仮に、第１の端子２ａの電圧が、第２の端子２ｂの電圧よりも低くなっても、MOSFET２１がオンしたままであった場合、MOSFET２３がオンしていない状態であっても、図７の点線で示されるように、MOSFET２３の寄生ダイオード３３を通るループで貫通電流が流れてしまう恐れがある。
【００４９】
このような貫通電流は、多大なため素子を破壊する恐れが高い。そこで図８で示されるように半周期の一部分だけMOSFET２１のゲートを印加し、位相が反転するまで時間の猶予を作り、このΔｔの間に完全にコンデンサ５２に充電された電荷を放電する事によって、上述した貫通電流を防ぐ事ができる。尚、図８は、第１の端子２ａの出力電圧の波形であり、時刻ｔ０乃至ｔ３が、位相が0°乃至180°を示しており、時刻ｔ３以降が位相が180°乃至360°である。すなわち、位相が0°乃至180°のうち、時刻ｔ１乃至ｔ２において、MOSFET２１のゲートが印加され、位相が切り替わる近傍の時刻ｔ２乃至ｔ３のΔｔにおいては、MOSFET２１のゲートが印加されない。すなわち、第１の端子２ａの電圧が、第２の端子２ｂの電圧よりも低くなっても、MOSFET２１はオフの状態となるため、図７の点線で示されるような経路による貫通電流は発生しない。尚、この技術については、特開２０１０−１７８５１９号公報により本出願人により出願されている。詳細については、特開２０１０−１７８５１９号公報を参照されたい。
【００５０】
しかしながら、例えば、図９で示されるように、出力にコンデンサが追加されると動作上、障害が発生する。すなわち、出力に大きな容量のコンデンサがある場合においては、MOSFETは双方向に電流を流す素子であるため、電源の構成がコンデンサインプット型のとき、例えば、MOSFET２１がオンしている間、交流電源２の第１の端子２ａは、交流電源２の出力電圧Voにクランプされる。一方、MOSFET２１がオンの状態となる、位相が0°乃至180°のタイミングにおいては、MOSFET２４もオンの状態とされるので、交流電源２の第２の端子２ｂはグランド電位にクランプされる。しかしながら、入力電圧は、位相が90°乃至180°の間、交流電源２の出力電圧は減少方向になるため、図９の点線で示されるように、交流電源２を通じて出力電圧を放電する方向に電流が逆流する。従って、結果的に出力電圧は直流の状態を保持できないため、逆流した過大な電流によって、各種の回路を保護するためにヒューズ等が設けられていると、溶断されてしまう可能性がある。
【００５１】
尚、上述した特開２０１０−１７８５１９号公報に開示された技術においては、図１０で示されるように、インダクタ９２からなる力率改善回路を後段に備えた回路が想定されているため、ダイオード９３が設けられている。図１０の全波整流回路１においては、図２の全波整流回路１と同一の機能を備えた構成については、同一の符号を付しており、その説明は適宜省略するものとする。すなわち、図１０の全波整流回路１において、図２の全波整流回路１と異なるのは、平滑コンデンサ８１、MOSFET９１、インダクタ９２、およびダイオード９３を備えた点である。
【００５２】
平滑コンデンサ８１は、負荷３に対して並列に接続されている。インダクタ９２は、一方の端子がMOSFET２１，２３の寄生ダイオードのカソードに対応する端子に接続され、他方の端子がMOSFET９１の寄生ダイオードのカソードに対応する端子に接続される。ダイオード９３は、アノードがインダクタ９２の他方の端子、およびMOSFET９１の寄生ダイオードがカソードに対応する端子に接続され、カソードが平滑コンデンサ８１の一方の端子、および負荷３の一方の端子に接続される。MOSFET９１は、寄生ダイオードのカソードに対応する端子が、インダクタ９２の他方の端子、およびダイオード９３のアノードに接続され、寄生ダイオードのアノードに対応する端子が、MOSFET２２，２４の寄生ダイオードのアノードに対応する端子、平滑コンデンサ８１の他方の端子、および負荷３の他方の端子に接続されている。このような構成により、MOSFET９１がオンオフに制御されることで、力率改善回路が実現される。
【００５３】
このダイオード９３の効果により平滑コンデンサ８１の出力に蓄えられた電荷が逆流する事は無い。しかしながら、力率改善回路は必ずしも必要な構成ではないため仕様によっては力率改善回路が要らない場合も多々あり、その場合において同期整流が不可能となってしまう。
【００５４】
ところで、図９で示されるような、コンデンサインプット型の全波整流回路１の場合、図１１，図１２で示される通り、交流電源２より出力される出力電圧の１周期に対して電力が伝達される期間は短くなる。尚、図１１，図１２においては、時刻ｔ０乃至ｔ１４が出力電圧の１周期である。また、電力が伝達される期間は、時刻ｔ１１乃至ｔ１２であり、時刻ｔ１２乃至ｔ１３は、電力が伝達されない期間となる。
【００５５】
これはMOSFET２１，２３とMOSFT２２，２４との間に接続された平滑コンデンサ８１で整流された脈流電圧を直流に置き換えるためであり、交流電源２の第１の端子２ａの出力電圧よりも高い状態の時のみ交流電源２より電流が流れる（電力が伝達される）。ここで、図１１，図１２において、点線は、交流電源２の第１の端子２ａの出力電圧を、太実線は第１の端子２ａの電流値を、細実線は、平滑コンデンサ８１の充電電圧を、一点鎖線は、MOSFET２１のゲートの印加電圧をそれぞれ示している。
【００５６】
また、図６を参照して説明した位相検知回路により、例えば、図１２の一点差線で示されるように、交流電源２の第１の端子２ａの１周期の間の時刻ｔ３１乃至ｔ３２で示される一定期間のみMOSFET２１はオン状態にある。MOSFET２１は、特性上ドレインからソース方向にも、ソースからドレイン方向にも双方向に電流を流す素子であるため、MOSFET２１がオンしている間、図９で示されるように、交流電源２の第１の端子２ａと平滑コンデンサ８１の低電位側（以後グランドと称する）の間の電圧は出力電圧とほぼ同じ電圧が印加される。そのため、MOSFET２１をｎチャンネルMOSFETで構成するものとし、この状態においてMOSFET２４もオンの状態にあると、図９で示されるように、平滑コンデンサ８１に蓄えられた電荷を放電する経路で電流が流れる事になる。
【００５７】
［本技術を適用した全波整流回路］
上述した平滑コンデンサ８１により発生する逆流電流の発生を防止することで、ｎチャンネルMOSFETのみによりコンデンサインプット型の全波整流回路を実現することができる。
【００５８】
図１３は、上述した平滑コンデンサ８１により発生する逆流電流の発生を防止することで、ｎチャンネルMOSFETのみにより実現されるコンデンサインプット型の全波整流回路の構成例を示している。尚、図１３の全波整流回路１において、図９における全波整流回路１と同様の機能を備えた構成については、同一の符号を付しており、その説明は、適宜省略するものとする。
【００５９】
すなわち、図１３の全波整流回路１において、図９の全波整流回路１と異なる点は、新たに、抵抗１０１乃至１０３、コンパレータ１０４、およびトランジスタ１０５，１０６を新たに設けた点にある。
【００６０】
抵抗１０１は、一方の端子が、MOSFET２２，２４の寄生ダイオードのアノード側の端子に接続され、他方の端子が、負荷３、および平滑コンデンサ８１のそれぞれの他方の端子、およびコンパレータ１０４の反転入力端子に接続されている。抵抗１０１は、MOSFET２２，２４と平滑コンデンサ８１との間を流れる電流検出回路として機能し、検出した両端間で発生する電圧値に対応する電圧がコンパレータ１０４の反転入力端子に入力される。
【００６１】
抵抗１０２は、一方の端子が、抵抗１０３の他方の端子、およびコンパレータ１０４の非反転入力端子に接続され、他方の端子が、MOSFET２２，２４の寄生ダイオードのアノード側の端子、抵抗１０１の一方の端子、およびトランジスタ１０５，１０６のエミッタに接続されている。抵抗１０３は、一方の端子が、MOSFET２１，２３の寄生ダイオードのカソード側の端子、並びに、平滑コンデンサ８１、および負荷３の一方の端子に接続され、他方の端子が、抵抗１０２の一方の端子、およびコンパレータ１０４の非反転入力端子に接続されている。すなわち、抵抗１０２，１０３は、コンパレータ１０４の非反転入力端子に入力する電圧の分圧抵抗を構成している。従って、抵抗１０２，１０３のそれぞれ抵抗値は、コンパレータ１０４の非反転入力端子に入力する電圧が所定の閾値となるように設定される。
【００６２】
コンパレータ１０４は、非反転入力端子が抵抗１０２の一方の端子、および抵抗１０３の他方の端子に接続され、反転入力端子が抵抗１０１の他方の端子、および平滑コンデンサ８１、および負荷３の他方の端子に接続され、出力端子がトランジスタ１０５，１０６のベースに接続されている。すなわち、コンパレータ１０４は、電流検出回路を構成する抵抗１０１の両端電圧の検出結果と、抵抗１０２，１０３の分圧比により設定される所定の閾値とを比較し、電流検出回路を構成する抵抗１０１の両端電圧の検出結果が所定の閾値として設定される電圧より低下するとトランジスタ１０５，１０６をオンにする。
【００６３】
トランジスタ１０５，１０６は、それぞれのベースがコンパレータ１０４の出力端子に接続され、それぞれのエミッタがMOSFET２２，２４の寄生ダイオードのアノード側の端子に接続され、それぞれのコレクタがMOSFET２２，２４のゲートに接続されている。すなわち、トランジスタ１０５，１０６は、コンパレータ１０４によりオンされると、MOSFET２２，２４を強制的にオフにする。尚、図１３においては、寄生ダイオード３１乃至３４が表記されていないが、上述したように、図３で示されるように内部に寄生して存在している。
【００６４】
［図１３の全波整流回路の動作説明］
次に、図１４，図１５のタイミングチャートを参照して、交流電源２の第１の端子２ａより出力される交流電圧の１周期分の波形に基づいて、図１３の全波整流回路１の動作について説明する。尚、図１４において、実線で示される波形は、MOSFET２２，２４を制御するためにトランジスタ１０５，１０６により制御されMOSFET２２，２４のゲートに印加される電圧値を、点線で示される波形は、交流電源２の第１の端子２ａの出力電圧の波形を、一点鎖線で示される波形は、MOSFET２１または２３のゲートに供給される位相検知回路からの入力電圧を、２点鎖線で示される波形は、第１の端子２ａの電流値を、それぞれ示している。また、図１５は、図１４における時刻Ｔ５，Ｔ６近傍を拡大した波形図である。
【００６５】
時刻Ｔ０乃至Ｔ１において、MOSFET２１乃至２４は、いずれもオンしておらず、交流電源２からMOSFET２１乃至２４のそれぞれの内部に存在する寄生ダイオード３１乃至３４が逆流を防止しており、負荷３への電力供給が行われない。
【００６６】
時刻Ｔ１乃至Ｔ２において、MOSFET２１は、上述した位相検知回路より、ゲートに信号が送り込まれて、オフからオンに変化する。このとき、MOSFET２２乃至２４はいずれもオフの状態が維持されている。MOSFET２１乃至２４、またはMOSFET２２乃至２４の内部に存在する寄生ダイオード３１乃至３４、または寄生ダイオード３２乃至３４が逆流を防止しており、負荷３に対して電力は供給されていない。すなわち、このタイミングにおいては、位相検知回路からMOSFET２１のゲートに対して信号が送られていない状態であっても実質的に同様の状態となる。そして、時刻Ｔ２乃至Ｔ３においては、この状態が継続される。
【００６７】
時刻Ｔ３乃至Ｔ４において、MOSFET２１は、上述した位相検知回路より、ゲートに信号が送り込まれることにより、オンの状態となっている。また、MOSFET２２乃至２４はいずれもオフしている。このとき、交流電源２の第１の端子２ａおよび第２の端子２ｂ間の電圧は、平滑コンデンサ８１の電圧よりも高くなるため、交流電源２の第１の端子２ａからMOSFET２１を介して、負荷３に電流が流れ、MOSFET２４の寄生ダイオード３４を介して、交流電源２の第２の端子２ｂへ帰還電流が流れる。このため、第１の端子２ａを流れる電流量が急激に増大するので、対応して抵抗１０１の両端電圧が急激に上昇する。尚、この時、MOSFET２１もオフするように制御し、交流電源２の第１の端子２ａからMOSFET２１の寄生ダイオード３１を介して、負荷３側に電力を供給するようにし、MOSFET２４の寄生ダイオード３４を介して交流電源２の第２の端子２ｂへと帰還電流が流れるように制御してもよい。さらに、MOSFET２１をオフするようにし、MOSFET２４がオンするように制御することも可能であり、その場合、MOSFET２１の寄生ダイオード３１を介して、負荷３側に電力が供給され、MOSFET２４を介して交流電源２の第２の端子２ｂへ帰還電流が流れる。
【００６８】
時刻Ｔ４乃至Ｔ５において、MOSFET２１は、位相検知回路からゲートに信号が供給されるのでオンにされ、同時に、電流検知回路を構成する抵抗１０１の両端電圧が、コンパレータ１０４の非反転入力端子の電圧を超えることにより、コンパレータ１０４からの出力がオフにされ、これに伴ってトランジスタ１０５，１０６もオフにされるので、MOSFET２２，２４は、いずれもオンとされる。交流電源２の第１の端子２ａおよび第２の端子２ｂ間の電圧が平滑コンデンサ８１の電圧よりも高いため、交流電源２の第１の端子２ａからMOSFET２１を介して負荷３側に電力が供給され、MOSFET２４を介して交流電源２の第２の端子２ｂへ帰還電流が流れる。
【００６９】
時刻Ｔ５乃至Ｔ６において、MOSFET２１は、上述した位相検知回路より、ゲートに信号が送り込まれることにより、オンされている。しかしながら、電流検出回路を構成する抵抗１０１を流れる電流の変化に伴って、減少し、図１５で示されるように、時刻Ｔ５の直前の時刻Ｔ５’において、コンパレータ１０４は、反転入力端子に供給される電圧が、非反転入力端子に入力される閾値となる電圧よりも低くなるので、出力端子より信号を出力する。これに応じてトランジスタ１０５，１０６がオンとされるため、MOSFET２２，２４は、オフとされる。したがって、時刻Ｔ５の時点においては、MOSFET２２乃至２４はいずれもオフの状態であり、交流電源２の第１の端子２ａおよび第２の端子２ｂ間の電圧が平滑コンデンサ８１の充電電圧よりも高いため、交流電源２の第１の端子２ａからMOSFET２１を通り負荷３側に電力が供給されて、MOSFET２４の寄生ダイオード３４を通って交流電源２の第２の端子２ｂへ帰還電流が流れる。尚、この時、MOSFET２１をオフに制御して、MOSFET２４のみをオンに制御するようにしてもよいし、または、MOSFET２１乃至２４を全てオフに制御してもよい。
【００７０】
時刻Ｔ６乃至Ｔ７において、MOSFET２１がオンにされ、MOSFET２２乃至２４がいずれもオフとされているが、MOSFET２２乃至２４の内部寄生ダイオード３２乃至３４が逆流を防止しており、負荷３に対して電力の供給が行われない。尚、この時、MOSFET２１をオフに制御して、MOSFET２４のみをオンに制御してもよいし、または、MOSFET２１乃至２４の全てをオフに制御してもよい。
【００７１】
時刻Ｔ７乃至Ｔ８において、MOSFET２１が、位相検知回路からの信号がなくなり、オンからオフへ推移する。MOSFET２２乃至２４はいずれもオフのままであり、MOSFET２１乃至２４、またはMOSFET２２乃至２４の内部寄生ダイオード３１乃至３４、または３２乃至３４が逆流を防止しており、負荷３への電力供給は行われない。
【００７２】
時刻Ｔ８乃至Ｔ１０において、MOSFET２１乃至２４はいずれもオンしておらず、交流電源２からMOSFET２１乃至２４の内部寄生ダイオード３１乃至３４が逆流を防止しており、負荷３への電力供給がなされていない。尚、時刻Ｔ９において、第１の端子２ａの出力電圧が、正から負に反転する。
【００７３】
時刻Ｔ１０乃至Ｔ１１において、MOSFET２３は、位相検知回路からゲートに供給される信号により、オフからオンに推移し、MOSFET２１，２２，２４はいずれもオフのままであり、MOSFET２１乃至２４、または２１，２２，２４の内部寄生ダイオード３１乃至３４、または３１，３２，３４が逆流を防止しており、負荷３への電力供給は行われない。尚、この時、MOSFET２３のゲートへの位相検知回路から供給される信号が送られないような制御とするようにしてもよい。
【００７４】
時刻Ｔ１１乃至Ｔ１２において、MOSFET２３は、位相検知回路からゲートに供給される信号により、オンしており、MOSFET２１，２２，２４はいずれもオフのままであり、MOSFET２１，２２，２４の内部寄生ダイオード３１，３２，３４が逆流を防止しており、負荷３への電力供給は行われない。尚、この時、MOSFET２３もオフしていても同様の効果が得られる。）
【００７５】
時刻Ｔ１２乃至Ｔ１３において、MOSFET２３は、位相検知回路からゲートに供給される信号により、オンしており、MOSFET２１，２２，２４はいずれもオフとされている。また、交流電源２の第１の端子２ａおよび第２の端子２ｂ間の電圧が平滑コンデンサ８１の電圧よりも高くなるため、交流電源２の第２の端子２ｂからMOSFET２３を介して負荷３側に電力が供給され、MOSFET２２の寄生ダイオード３２を介して交流電源２の第１の端子２ａへ帰還電流が流れる。尚、この時、MOSFET２３もオフするようにし、MOSFET２３の寄生ダイオード３３を介して負荷３側に電力を供給させ、MOSFET２２の寄生ダイオード３２を介して交流電源２の第２の端子２ｂへ帰還電流が流れるようにしてもよい。さらに、MOSFET２３をオフするようにし、MOSFET２２がオンするように制御するようにしてもよい。その場合、MOSFET２３の寄生ダイオード３３を介して負荷３側に電力が供給され、MOSFET２２を介して交流電源２の第２の端子２ｂへ帰還電流が流れる。
【００７６】
時刻Ｔ１３乃至Ｔ１４において、MOSFET２２，２３がオンしており、交流電源２の第１の端子２ａおよび第２の端子２ｂ間の電圧が平滑コンデンサ８１の電圧よりも高いため、交流電源２の第２の端子２ｂからMOSFET２３を介して負荷３側に電流が流れMOSFET２２を介して交流電源２の第１の端子２ａへ帰還電流が流れる。
【００７７】
時刻Ｔ１４乃至Ｔ１５において、MOSFET２３がオンしており、MOSFET２１，２２，２４はいずれもオフしており、交流電源２の第１の端子２ａおよび第２の端子２ｂ間の電圧が平滑コンデンサ８１の充電電圧よりも高いため、交流電源２の第２の端子２ｂからMOSFET２３を介して負荷３側に電流が流れ、MOSFET２２の寄生ダイオード３２を介して交流電源２の第１の端子２ａへ帰還電流が流れる。すなわち、時刻Ｔ５乃至Ｔ６と同様に、電流検出回路を構成する抵抗１０１を流れる電流の変化に伴って、減少し、時刻Ｔ１５の直前のタイミング（時刻Ｔ５’に対応するタイミング）において、コンパレータ１０４は、反転入力端子に供給される電圧が、非反転入力端子に入力される閾値となる電圧よりも低くなるので、出力端子より信号を出力する。これに応じてトランジスタ１０５，１０６がオンとされるため、MOSFET２２，２４は、オフとされる。尚、この時、MOSFET２３をオフしてMOSFET２２のみオン制御するようにしても良いし、MOSFET２１乃至２４の全てをオフとするように制御するようにしてもよい。
【００７８】
時刻Ｔ１５乃至Ｔ１６において、MOSFET２３がオンにされており、MOSFET２１，２２，２４はいずれもオフされており、MOSFET２１，２２，２４の内部寄生ダイオード３１，３２，３４が逆流を防止しており、負荷３への電力供給は行われない。尚、この時、MOSFET２３をオフしてMOSFET２２のみオンにするように制御してもよいし、MOSFET２１乃至２４を全てオフとするように制御してもよい。
【００７９】
時刻Ｔ１６乃至Ｔ１７において、MOSFET２３は、オンからオフへと推移し、MOSFET２１，２２，２４はいずれもオフにされており、MOSFET２１乃至２４、または２１，２２，２４の内部寄生ダイオード３１乃至３４、または３１，３２，３４が逆流を防止しており、負荷３への電力供給は行われない。
【００８０】
時刻Ｔ１７乃至Ｔ１８において、MOSFET２１乃至２４は全てオンにされておらず、交流電源２からMOSFET２１乃至２４は全て内部寄生ダイオード３１乃至３４が逆流を防止しており、負荷３への電力供給は行われない。
【００８１】
すなわち、時刻Ｔ４乃至Ｔ５で示されるように、平滑コンデンサ８１に蓄えられた電荷を放電する担い手であったnチャンネルMOSFET２１，２４若しくはnチャンネルMOSFET２２，２３の片方、または両方をオフする事によって逆流経路を完全に遮断することができる。
【００８２】
また、nチャンネルMOSFET２１乃至２４の内部には必ずソースからドレイン方向に寄生ダイオードが存在する。その為、平滑コンデンサ８１の電荷が0状態で電源投入されたとしても、定常状態に推移するまでの間はMOSFET２１乃至２４の寄生ダイオード３１乃至３４が電流伝達の担い手となる。つまりは、電流の担い手であったMOSFET２１乃至２４を急遽オフしたとしても、MOSFET２１乃至２４の寄生ダイオード３１乃至３４を介して電流を流すため、逆起電力が発生して阻止が破壊されたりする事はない。
【００８３】
このような構成により、電流が反転する前にMOSFET２２，２４をオフする事ができるので、コンデンサインプット型の同期整流が可能となる。
【００８４】
［図１３の全波整流回路を応用した全波整流回路］
次に、図１６を参照して、図１３の全波整流回路１を実現するための詳細な全波整流回路１の構成例について説明する。尚、図１６の全波整流回路１において、図６，図１３の全波整流回路１において同一の機能を備えた構成については、同一の符号を付しており、その説明は適宜省略するものとする。
【００８５】
すなわち、図１６の全波整流回路１におけるｎチャンネルMOSFET２１は、ソースが交流電源２の第１の端子２ａに接続される。ｎチャンネルMOSFET２２は、ドレインが交流電源２の第１の端子２ａに接続される。ｎチャンネルMOSFET２３は、ドレインがｎチャンネルMOSFET２１のドレインに接続され、ソースが交流電源２の第２の端子２ｂに接続される。ｎチャンネルMOSFET２４は、ドレインが交流電源２の第２の端子２ｂに接続され、ソースがｎチャンネルMOSFET２２のソースに接続される。
【００８６】
ダイオード５１−１は、アノードがnチャンネルMOSFET２１のドレインと接続される。コンデンサ５２−１は、ダイオード５１−１のカソードと交流電源２の第１の端子２ａの間の電圧によりチャージされ、ダイオード５１−１と共にMOSFET２１を駆動させるためのチャージポンプ回路を構成する。ダイオード５１−２は、アノードがnチャンネルMOSFET２３のドレインと接続される。コンデンサ５２−２は、ダイオード５１−２のカソードと交流電源２の第２の端子２ｂの間の電圧によりチャージされ、ダイオード５１−２と共に、MOSFET２３を駆動させるためのチャージポンプ回路を構成する。
【００８７】
フォトダイオード６２−１は、ダイオード６２ａ−１、ツェナーダイオード２５５−１、および抵抗６１−１と共に、交流電源２の第１の端子２ａに接続された、交流電圧の位相を検知するMOSFET２１を駆動させるための位相検知回路を構成する。
【００８８】
NPNトランジスタ２５３−１は、コレクタにコンデンサ５２−１が接続され、エミッタにnチャンネルMOSFET２１のゲートが接続され、ベースにツェナーダイオード２５２−１を介して交流電源２の第１の端子２ａと接続される。抵抗６４−１は、一方の端子が、コンデンサ５２−１と接続され、他方の端子がフォトカプラ６３−１の受光側のコレクタに接続される。フォトカプラ６３−１の受光側のエミッタは、NPNトランジスタ２５３−１のベースに接続される。抵抗２５１−１、ツェナーダイオード２５２−１、NPNトランジスタ２５３−１、コンデンサ５２−１、フォトカプラ６３−１、および抵抗６４−１は、MOSFET２１を駆動させるための位相検知回路の検知結果、すなわち、フォトダイオード６２−１の発光の有無に基づいて、nチャンネルMOSFET２１をオンする信号を送る制御回路を構成する。
【００８９】
このnチャンネルMOSFET２１をオンする信号を送る制御回路は、MOSFET２１を駆動させるための位相検知回路の検知結果であるフォトダイオード６２−１の発光状態に基づいて、フォトカプラ６３−１によってMOSFET２１を駆動させるチャージポンプ回路よりMOSFET２１のゲートに電圧を印加するように接続され、第１の端子２ａの電位が第２の端子２ｂの電位よりも低くならないうちにMOSFET２１のゲートおよびソース間の電圧を所定値より小さくするように制御する。
【００９０】
抵抗２５４−１は、nチャンネルMOSFET２１のソース−ゲート間に接続され、MOSFET２１の放電回路を構成する。放電回路を構成する抵抗２５４−１の抵抗値は、MOSFET２１を駆動させる位相検知回路の検知結果で得られるタイミングより、交流電源２の第１の端子２ａと第２の端子２ｂとの間の電圧が、正から負または負から正に切り替わるタイミングに至るまでの期間内にゲート−ソース間の電位をMOSFET２１が確実にオフできる値とされる。
【００９１】
フォトダイオード６２−２は、ダイオード６２ａ−２、ツェナーダイオード２５５−２、および抵抗６１−２と共に、交流電源２の第２の端子２ｂに接続された、交流電圧の位相を検知するMOSFET２３を駆動させるための位相検知回路を構成する。
【００９２】
NPNトランジスタ２５３−２は、コレクタがコンデンサ５２−２に接続され、エミッタがnチャンネルMOSFET２３のゲートに接続され、ベースがツェナーダイオード２５２−２を介して、交流電源２の第２の端子２ｂと接続される。抵抗６４−２は、一方の端子が第２のコンデンサ５２−２と接続され、他方の端子がフォトカプラ６３−２の受光側のコレクタに接続される。フォトカプラ６３−２の受光側のエミッタは、NPNトランジスタ２５３−２のベースと接続される。抵抗２５１−２、ツェナーダイオード２５２−２、NPNトランジスタ２５３−２、コンデンサ５２−２、フォトカプラ６３−２、および抵抗６４−２は、MOSFET２３を駆動させるための位相検知回路の検知結果、すなわち、フォトダイオード６２−２の発光の有無に基づいて、nチャンネルMOSFET２３をオンする信号を送る制御回路を構成する。
【００９３】
このnチャンネルMOSFET２３をオンする信号を送る制御回路は、MOSFET２３を駆動させるための位相検知回路の検知結果であるフォトダイオード６２−２の発光状態に基づいて、フォトカプラ６３−２によってMOSFET２３を駆動させるチャージポンプ回路よりMOSFET２３のゲートに電圧を印加するように接続され、第２の端子２ｂの電位が第１の端子２ａの電位よりも低くならないうちにMOSFET２３のゲートおよびソース間の電圧を所定値より小さくするように制御する。
【００９４】
抵抗２５４−２は、nチャンネルMOSFET２３のソース−ゲート間に接続され、MOSFET２３の放電回路を構成する。放電回路を構成する抵抗２５４−２の抵抗値は、MOSFET２３を駆動させる位相検知回路の検知結果で得られるタイミングより、交流電源２の第１の端子２ａと第２の端子２ｂとの間の電圧が、正から負または負から正に切り替わるタイミングに至るまでの期間内にゲート−ソース間の電位をMOSFET２３が確実にオフできる値とされる。
【００９５】
抵抗２６２−１，２６４−１は、交流電源２の第２の端子２ｂとnチャンネルMOSFET２２，２４のソースの間の電圧を分圧した第１の駆動電圧をｎチャンネルMOSFET２２のソース−ゲート間に印加する第１の分圧回路を構成する。
【００９６】
抵抗２６１−１，２６２−２は、交流電源２の第１の端子２ａとnチャンネルMOSFET２２，２４のソースの間の電圧を分圧した第２の駆動電圧をｎチャンネルMOSFET２４のソース−ゲート間に印加する第２の分圧回路を構成する。
【００９７】
平滑コンデンサ８１は、nチャンネルMOSFET２１，２３のドレインおよびｎチャンネルMOSFET２２，２４のソースとの間の電圧により充電される。
【００９８】
抵抗１０１は、平滑コンデンサ８１とnチャンネルMOSFET２２，２４のソースに接続された電流値を検出する電流検出回路を構成する。
【００９９】
抵抗１０２，１０３は、MOSFET２１，２３のドレインとMOSFET２２，２４のソースの間の電圧を分圧した第3の分圧回路を構成する。
【０１００】
コンパレータ１０４は、非反転入力端子に前記第3の分圧回路で分圧された電圧が印加され、反転入力端子に電流検出回路を構成する抵抗１０１により検出される平滑コンデンサ８１とnチャンネルMOSFET２２，２４のソース間に流れる電流値に対応する電圧が入力され、比較結果をトランジスタ１０５，１０６のベースに出力する。
【０１０１】
トランジスタ１０５，１０６は、それぞれベースにコンパレータ１０４の出力に応じてMOSFET２２，２４をオフする様に構成され、抵抗２１１乃至２１４と共に、MOSFET２２，２４をオフするための制御回路１００を構成する。
【０１０２】
尚、図１６の全波整流回路１は、図１３の全波整流回路１の動作を実現させるための詳細な構成であり、動作そのものは、図１３における全波整流回路１と同様であるので、その説明は省略する。
【０１０３】
＜第２の実施の形態＞
［力率改善回路を含めた場合の問題］
以上においては、コンデンサインプット型の全波整流回路を実現させる構成について説明してきたが、力率改善回路を含めた構成とした場合、同期整流を実現すると、以下のように逆流する電流が発生し、障害が発生する恐れがある。
【０１０４】
すなわち、例えば、図１７で示されるような構成の場合、図中の一点鎖線で示される経路を介して逆流する電流が発生する恐れがある。
【０１０５】
図１７の回路は、ＡＣ１００ＶをＡＣ２４Ｖに変換する電源トランス３１０と、電源トランス３１０に接続された複数の電源ユニット３２０−１乃至３２０−ｎから構成されている。電源ユニット３２０−１は、ＡＣ２４Ｖを同期整流型ブリッジにより整流する整流回路３３０と、整流された電圧の力率を改善する力率改善回路３４０と、直流電圧を出力する出力回路３５０より構成されている。力率改善回路３４０は、インダクタＬと、MOSFETからなるＦＥＴ１と、ＦＥＴ２と、ＦＥＴ１およびＦＥＴ２のスイッチングを制御する制御回路３５２を備えており、制御回路３５２は、ＦＥＴ１とＦＥＴ２のデューテイ比を調整する。
【０１０６】
［力率改善回路を含む全波整流回路］
以上において、問題となるのは、図１７におけるＦＥＴ１で示されるハイサイド側のオンオフを制御するMOSFETが、逆流電流が発生しているタイミングにおいてオンの状態となり得ることである。したがって、上述した電流検知回路を構成し、逆流電流が発生する直前のタイミングにおいて、ハイサイド側のMOSFETをオフに制御することで力率改善回路を付した全波整流回路により安定した同期整流を実現することができる。
【０１０７】
図１８は、力率改善回路を付した全波整流回路１である。図１８の全波整流回路１において、図３，図６，図１３，図１６の全波整流回路１における構成と同一の機能を備えた構成については、同一の符号を付しており、その説明は適宜省略するものとする。また、図１８の全波整流回路１においては、同期全波整流を実現させるための構成、すなわち、MOSFET２１乃至２４等については、図１６の全波整流回路１と同一の機能であり、同一の動作をするものであるので、ここでは、力率改善回路についてのみ説明するものとする。
【０１０８】
図１８の全波整流回路１における力率改善回路は、力率改善制御回路４０１、オン時ディレイ回路４０２、反転回路４０３、オン時ディレイ回路４０４、ローサイド用オンオフ回路４０５、ハイサイド用オンオフ回路４０６、MOSFET４０７，４０８、およびインダクタ４０９より構成される。また、コンパレータ１０４に代えてコンパレータ１０４’が設けられている。コンパレータ１０４’における機能は、コンパレータ１０４とほぼ同様の機能であるが、非反転入力端子側に電流検知回路を構成する抵抗１０１の電流値に対応する電圧が入力され、反転入力端子側に固定電圧値を出力する電源４１０より供給される固定電圧値が閾値電圧値として入力され、出力端子が、ハイサイド用オンオフ回路４０６に接続されている点が異なる。
【０１０９】
力率改善制御回路４０１は、入力端子Ｖｉｎに同期整流された電圧が入力され、電源端子Ｖｃｃより図示せぬ電源より電力が供給され、電流検知端子ＩＳが、MOSFET２２，２４のソースに接続され、帰還電圧入力端子ＦＢがMOSFET４０８のドレインに接続され、グランド端子ＧＮＤが接地され、出力端子ｏｕｔが、オン時ディレイ回路４０２、および反転回路４０３に接続されている。オン時ディレイ回路４０２は、力率改善制御回路４０１より出力されるローサイド用のMOSFET４０７をオンに制御する信号を所定時間だけ遅延させてローサイド用オンオフ回路４０５に供給する。ローサイド用オンオフ回路４０５は、オン時ディレイ回路４０２より供給されてくるローサイド用のMOSFET４０７をオンに制御する信号に基づいてMOSFET４０７のオンに制御し、それ以外のときオフに制御する。反転回路４０３は、力率改善制御回路４０１より供給されてくるローサイド用のMOSFET４０７をオフに制御する信号を、オンに制御する信号に反転させて、ハイサイド用のMOSFET４０８をオン時ディレイ回路４０４に供給する。オン時ディレイ回路４０４は、反転回路４０３より出力されるハイサイド用のMOSFET４０８をオンに制御する信号を所定時間だけ遅延させてハイサイド用オンオフ回路４０６に供給する。ハイサイド用オンオフ回路４０６は、オン時ディレイ回路４０４より供給されてくるハイサイド用のMOSFET４０８をオンに制御する信号に基づいてMOSFET４０８のオンに制御し、それ以外のときオフに制御する。
【０１１０】
このような構成により、MOSFET４０７，４０８のオンオフの制御と、インダクタ４０９により、力率が改善される。
【０１１１】
次に、ハイサイド用のMOSFET４０８を強制的にオフにする動作について説明する。
【０１１２】
コンパレータ１０４’は、電流検知回路を構成する抵抗１０１を流れる電流量に対応した両端電圧が、所定の電圧値よりも高いとき、Ｈｉとなる出力信号を出力する。この場合、ハイサイド用オンオフ回路４０６には、オン時ディレイ回路４０４の出力信号がＨｉで、かつ、コンパレータ１０４’の出力信号がＨｉであるときにはＨｉの信号が供給され、それ以外のとき、Ｌｏｗの信号が供給されることになる。このため、コンパレータ１０４’より供給される信号がＨｉの信号であれば、実質的にオン時ディレイ回路４０４の出力信号そのものがハイサイド用オンオフ回路４０６に供給される。一方、電流検知回路を構成する抵抗１０１を流れる電流値に対応する両端電圧が所定の電圧よりも低くなり、逆流電流が流れる条件に近付くと、コンパレータ１０４’からはＬｏｗの信号が出力されることにより、ハイサイド用オンオフ回路４０６には、オン時ディレイ回路４０４からの出力信号に関わらず、Ｌｏｗの信号が供給されることになる。この結果、ハイサイド用オンオフ回路４０６は、MOSFET４０８をオフとすることにより、図１７で示されるような逆流を防止させることが可能となる。
【０１１３】
尚、図１３または図１６における場合のように、MOSFET２２，２４のゲートに対してコンパレータ１０４’の出力結果に対応する信号を供給して、MOSFET２２，２４を強制的にオフにするようにしてもよい。さらに、コンパレータ１０４’の出力信号に対応して、MOSFET２１乃至２４、およびMOSFET４０８を全てオフするように、制御しても良いし、それらのうちのいずれかをオフとするように制御するようにしてもよい。
【０１１４】
以上の如く、本技術によれば、全波整流に伴うロスを低減することが可能となる。すなわち、全波整流回路のロスはダイオードで構成された場合、平均電流×順方向電圧VFで決定され、例えば、交流電圧がAC100Vで負荷を200Wとすると、平均電流が約1A程度になり、VF=1.1Vとすると、1×1.1=1.1Wであり、ダイオード4つトータルのロスは4.4W程度になる。
【０１１５】
一方、MOSFETを用いた同期整流では、MOSFETのロスは実効値電流×実効値電流×オン抵抗で決定され、前記と同じ条件で、実効値電流は約1.5A程度になり、オン抵抗を50mΩとすると、1.5×1.5×0.05≒0.11Wであり、MOSFET４つトータルのロスは0.44W程度とり、3.96Wのロス低減が可能となる。
【０１１６】
更には、アミューズメント業界の様に、スイッチング電源に入力される交流電圧がAC24Vの場合、MOSFETの耐圧は現状においては十分なものである（耐圧：60V）ので、オン抵抗が更に低いものが使用できる。一方、ダイオードの順方向電圧VFはダイオードの耐圧を下げたとしても極端には下がらず、約0.6V程度である。ダイオードの順方向電圧VFを0.6V、MOSFETのオン抵抗を4ｍΩとすると、9.3W程度のロス低減が可能となる。
【０１１７】
これらの効果により、従来であれば大型の放熱器にダイオードを取り付け発熱対策を行っていたが、高効率化することによって放熱器が要らなくなるので、１つのパッケージ化を実現する事が可能となる。
【０１１８】
また、本技術の全波整流回路によれば、貫通電流と称される、ｎチャンネルMOSFET２１およびｎチャンネルMOSFET２３に同時に電流が流れる現象を防ぐ事が可能となる。
【０１１９】
一方、コンデンサインプット型の全波整流の場合、図１１で示されるように、交流電源２より出力される出力電圧の1サイクルに対して電力が伝達される期間は短くなる。これは上述したMOSFET２１，２３とMOSFET２２，２４のソースとの間に接続された平滑コンデンサ８１で整流された脈流電圧を直流に置き換えるためであり、交流電圧が出力電圧よりも高い状態の時のみ交流電源２より電流が流れる（電力が供給される）。また、上記位相検知回路により、例えば、図１４の様に１周期の間の一定期間のみMOSFETはオン状態にある。したがって、MOSFETは特性上ドレインからソース及びソースからドレイン双方向電流を流す素子であるため、MOSFETがオンしている間は図９で示される通り、交流電源２の第１の端子２ａまたは第２の端子２ｂと平滑コンデンサ８１の低電位側（以後グランドと名づける）の間の電圧は出力電圧とほぼ同じ電圧が印加される。そのため、この時、nチャンネルMOSFET２２，２４がオン状態にあると図９で示されるように、平滑コンデンサ８１に蓄えられた電荷を放電する経路で電流が流れる事になる。
【０１２０】
しかしながら、電流検出回路を構成する抵抗１０１に流れる電流値が所定の値よりも低くなった場合、電流検出回路を構成する抵抗１０１に接続されたコンパレータ１０４が検知するため、その結果に基づきMOSFET２２，２４がオフにされる。このように動作することにより、図１４で示されるように、平滑コンデンサ８１に蓄えられた電荷を放電する担い手であったnチャンネルMOSFET２１，２４、またはnチャンネルMOSFET２２，２３の片方、または両方をオフする事によって逆流経路を完全に遮断する事が可能となる。
【０１２１】
また、nチャンネルMOSFETの内部には必ずソースからドレイン方向に寄生ダイオードが存在する。その為、全てのコンデンサの電荷が0状態で電源投入されたとしても、定常状態に推移するまでの間はMOSFETの寄生ダイオードが電流伝達の担い手となる。つまりは、図１４の様に電流の担い手であったMOSFETを急遽オフしたとしても、MOSFETの寄生ダイオードを通じて電流を流すため逆起電力が発生して素子が破壊されたりする事を防止することが可能となる。
【０１２２】
結果として、図１５で示されるように、電流が反転する直前のタイミングで、MOSFET２２，２４をオフする事によってコンデンサインプット型の同期整流が可能となる。
【０１２３】
以上の如く、本技術によれば、電力損失を低減すると共に、ｎチャンネルMOSFETを保護することができるので、動作の安定性を向上させることが可能となる。また、逆方向に流れる電流を遮断することができるので、逆電流による障害を防止することが可能となり、さらに、力率改善回路を付したような場合であっても、同様の制御により逆方向に流れる電流により生じる障害を防止することが可能となる。
【０１２４】
また、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
【符号の説明】
【０１２５】
１ 全波整流回路
１１乃至１４ ダイオード
２１乃至２４ MOSFET
３１乃至３４ 寄生ダイオード
５１ ダイオード
５２ コンデンサ
６２ フォトダイオード
６３ フォトカプラ
８１ 平滑コンデンサ
１０１ 抵抗
１０４，１０４’ コンパレータ
１０５，１０６ トランジスタ
４０１ 力率改善制御回路
４０２ オン時ディレイ回路
４０３ 反転回路
４０４ オン時ディレイ回路
４０５ ローサイド用オンオフ回路
４０６ ハイサイド用オンオフ回路
４０７，４０８ MOSFET
４０９ インダクタ
【技術分野】
【０００１】
本技術は、全波整流回路に関し、特に、電力損失を低減すると共に、MOSFET（Metal Oxide Semiconductor Field Effect Transistor）を保護することにより動作の安定性を向上させるようにした全波整流回路に関する。
【背景技術】
【０００２】
従来より、スイッチング電源装置を小型化、軽量化、および高効率化するために、スイッチング電源装置の電力損失を低減することが重要な課題となっていた。特に、スイッチング電源装置に設けられ、交流電圧を全波整流する全波整流回路は電力損失が大きく、全波整流回路の損失の低減は重要な課題となっている。
【０００３】
この課題に対応すべく、入力電源より、出力側へ流れる電流をPch-MOSFET（ｐチャンネルMOSFET）で整流し、負荷側から入力電源に帰還する電流はNch-MOSFET（ｎチャンネルMOSFET）よりで整流し、全波同期整流を実現している（特許文献１参照）。
【０００４】
また、使用するMOSFET全てをPch型のものよりもオン抵抗の小さなNch型のものとすることにより、電力損失を低減させるようにするものが提案されている（特許文献２参照）。
【０００５】
しかしながら、特許文献１の技術においては、Pch-MOSFETはNch-MOSFETよりもオン抵抗が大きく、Nch-MOSFETを用いる時よりもロスが大きくなってしまうおそれがある。また、コンパレータを4つ用いたとしても、コンパレータの同相入力の問題や、ゲート−ソース間の耐電圧を超えた電圧がMOSFETに印加される可能性があった。
【０００６】
また、特許文献２の技術においては、Nch-MOSFETで構成されており、Pch-MOSFETを用いる時よりもロスは少なくなるが、回路構成では交流電源から出力側へ流れる電流を整流するMOSFETは入力位相が逆になってからオフする制御方法をとっているため貫通電流が流れる可能性があった。
【０００７】
そこで、交流電源の位相が切り替わる前に、MOSFETをオフに制御することにより、４個のMOSFETをNch-MOSFETで構成できるようにする全波整流回路の技術が提案されている（特許文献３参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平９−１３１０６４号公報
【特許文献２】特開２００５−２９５６２７号公報
【特許文献３】特開２０１０−１７８５１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献３の技術においては、負荷と並列にコンデンサを接続する、いわゆるコンデンサインプット型の全波整流回路を構成すると、貫通電流が流れる可能性があった。
【００１０】
本技術はこのような状況に鑑みてなされたものであり、特に、コンデンサインプット型の全波整流回路であっても、主要構成部をNch-MOSFETのみで構成し、全波同期整流において、安価な回路構成で、かつ、確実に全波整流を実現できるようにするものである。
【課題を解決するための手段】
【００１１】
本技術の一側面の全波整流回路は、交流電源から入力された交流電圧を全波整流する全波整流回路であって、内部の寄生ダイオードにおけるアノードに対応する端子が前記交流電源の第１の端子に接続された第１のMOSFET（Metal Oxide Semiconductor Field Effect Transistor）と、内部の寄生ダイオードにおけるカソードに対応する端子が前記交流電源の前記第１の端子に接続された第２のMOSFETと、内部の寄生ダイオードにおけるカソードに対応する端子が前記第１のMOSFETの内部の寄生ダイオードにおけるカソードに対応する端子に接続され、内部の寄生ダイオードにおけるアノードに対応する端子が前記交流電源の第２の端子に接続された第３のMOSFETと、内部の寄生ダイオードにおけるカソードに対応する端子が前記交流電源の前記第２の端子に接続され、内部の寄生ダイオードにおけるアノードに対応する端子が前記第２のMOSFETの内部の寄生ダイオードにおけるアノードに対応する端子に接続された第４のMOSFETと、前記交流電源の第１の端子に接続された交流電圧の位相を検知する第１の位相検知回路と、前記交流電源の第２の端子に接続された交流電圧の位相を検知する第２の位相検知回路と、前記第１の位相検知回路の検知結果に基づき、前記第１のMOSFETをオンする第１の制御回路と、前記第２の位相検知回路の検知結果に基づき、前記第３のMOSFETをオンする第２の制御回路と、前記第２および第４のMOSFETに流れる電流値を検知する電流検知回路と、前記電流検知回路の検知結果である電流値が所定値よりも小さくなった場合、前記第１乃至第４のMOSFETのうち、少なくとも１つをオフするように接続された強制遮断回路とを含む。
【００１２】
前記第１および前記第３のMOSFETの内部寄生ダイオードのカソードに対応する端子と、前記第２および前記第４のMOSFETの内部寄生ダイオードのアノードに対応する端子との間の電圧によって得られる脈流電圧を平滑するように接続された平滑コンデンサをさらに含ませるようにすることができ、前記電流検知回路には、前記平滑コンデンサと、前記第２および前記第４のMOSFETとの間に電流を検出するための電流検出抵抗と、前記電流検出抵抗に流れる電流値が所定値よりも小さいか否かにより信号を出力するコンパレータとを含ませるようにすることができる。
【００１３】
前記コンパレータの最低入力端子は、前記電流検出抵抗を介して前記第２および第４のMOSFETのソース、またはドレインと接続されるようにすることができる。
【００１４】
前記強制遮断制御回路には、前記第２および第４のMOSFETの少なくとも１つをオフにする遮断制御回路を含ませるようにすることができる。
【００１５】
前記遮断回路には、抵抗、およびトランジスタを含ませるようにすることができ、前記抵抗の一方の端部が前記コンパレータの出力端子に接続され、前記抵抗の他方の端部が前記トランジスタのベースに接続され、前記トランジスタのコレクタが、前記第２および第４のMOSFETのゲートの少なくともそのいずれかに接続されるようにすることができる。
【００１６】
前記第１乃至第４のMOSFETは、ｎチャンネルMOSFETとすることができる。
【００１７】
前記第１の制御回路には、前記交流電源の第１の端子の電圧よりも高い電圧を生成する第１のチャージポンプ回路を含ませるようにすることができ、前記第１の位相検知回路の検知結果に基づいて、フォトカプラによって前記第１のチャージポンプ回路より前記第１のMOSFETのゲートに電圧を印加するように接続され、前記第１の端子の電位が前記第２の端子の電位よりも低くならないうちに前記第１のMOSFETのゲートおよびソース間の電圧を所定値より小さくするように接続されるようにすることができる。
【００１８】
前記第１のチャージポンプ回路には、第１のダイオードおよび第１のコンデンサを含ませるようにすることができ、前記第１のダイオードのアノードが前記第１のMOSFETの内部寄生ダイオードにおけるカソードに対応する端子、または前記交流電源の第２の端子に接続され、前記第１のダイオードのカソードと前記交流電源の第１の端子との間に第１のコンデンサが接続されるようにすることができる。
【００１９】
前記第１のMOSFETのゲートおよびソース間に抵抗を含ませるようにすることができ、前記抵抗の抵抗値は、前記第１の位相検知回路の検知結果で得られるタイミングより、前記交流電源の第１の端子と第２の端子との間の電圧が正から負若しくは負から正に切り替わるタイミングに至るまでの期間内にゲートおよびソース間の電位を第1のMOSFETが確実にオフできる値とすることができる。
【００２０】
前記第２の制御回路には、前記交流電源の第２の端子の電圧よりも高い電圧を生成する第２のチャージポンプ回路を含ませるようにすることができ、前記第２の位相検知回路の検知結果に基づいて、フォトカプラによって前記第２のチャージポンプ回路より前記第３のMOSFETのゲートに電圧を印加するように接続され、前記第２の端子の電位が前記第１の端子の電位よりも低くならないうちに前記第３のMOSFETのゲートおよびソース間の電圧を所定値より小さくするように接続されるようにすることができる。
【００２１】
前記第２のチャージポンプ回路には、第２のダイオードおよび第２のコンデンサを含ませるようにすることができ、前記第２のダイオードのアノードが前記第３のMOSFETの内部寄生ダイオードにおけるカソードに対応する端子、または前記交流電源の第１の端子に接続され、前記第２のダイオードのカソードと前記交流電源の第２の端子との間に第２のコンデンサが接続されるようにすることができる。
【００２２】
前記第３のMOSFETのゲートおよびソース間に抵抗を含ませるようにすることができ、前記抵抗の抵抗値は、前記第２の位相検知回路の検知結果で得られるタイミングより、前記交流電源の第１の端子と第２の端子との間の電圧が正から負若しくは負から正に切り替わるタイミングに至るまでの期間内にゲートおよびソース間の電位を第３のMOSFETが確実にオフできる値とすることができる。
【００２３】
本技術の請求項１に記載の全波整流回路を含む電源システムは、力率改善回路と、全波整流された出力に直列接続されたインダクタと、前記インダクタの出力とグランドの間にドレインおよびソースが接続された第５のMOSFETと、前記インダクタの出力と直列に接続されたMOSFETの寄生ダイオードのアノードに対応する端子がインダクタの出力となるように接続された第６のMOSFETとを、請求項１に記載の全波整流回路にさらに含ませるようにすることができ、前記電流検知回路には、前記力率改善回路のグランドと第２および第４のMOSFETの寄生ダイオードにおけるアノードに対応する端子との間の電流値を検知させ、前記強制遮断回路には、前記交流電源の前記電流検知回路の検知結果に基づいて、前記力率改善回路の出力信号を制御して、前記電流値が所定値よりも小さい場合、少なくとも第１乃至第４および第６のMOSFETのうち、少なくとも１つをオフさせるようにすることができる。
【００２４】
本技術の一側面の全波整流回路においては、交流電源から入力された交流電圧を全波整流する全波整流回路であって、第１のMOSFET（Metal Oxide Semiconductor Field Effect Transistor）の内部の寄生ダイオードにおけるアノードに対応する端子が前記交流電源の第１の端子に接続され、第２のMOSFETの内部の寄生ダイオードにおけるカソードに対応する端子が前記交流電源の前記第１の端子に接続され、第３のMOSFETの内部の寄生ダイオードにおけるカソードに対応する端子が前記第１のMOSFETの内部の寄生ダイオードにおけるカソードに対応する端子に接続され、内部の寄生ダイオードにおけるアノードに対応する端子が前記交流電源の第２の端子に接続され、第４のMOSFETが、内部の寄生ダイオードにおけるカソードに対応する端子が前記交流電源の前記第２の端子に接続され、内部の寄生ダイオードにおけるアノードに対応する端子が前記第２のMOSFETの内部の寄生ダイオードにおけるアノードに対応する端子に接続され、第１の位相検知回路により、前記交流電源の第１の端子に接続された交流電圧の位相が検知され、第２の位相検知回路により、前記交流電源の第２の端子に接続された交流電圧の位相が検知され、第１の制御回路により、前記第１の位相検知回路の検知結果に基づき、前記第１のｎチャンネルMOSFETがオンされ、第２の制御回路により、前記第２の位相検知回路の検知結果に基づき、前記第３のｎチャンネルMOSFETがオンされ、電流検知回路により、前記第２および第４のMOSFETに流れる電流値が検知され、前記電流検知回路の検知結果である電流値が所定値よりも小さくなった場合、強制遮断回路により、前記第１乃至第４のMOSFETのうち、少なくとも１つがオフされる。
【００２５】
すなわち、本技術の全波整流回路は、前記第１の位相検知回路の検知結果に基づき、前記第１のMOSFETがオンされ、前記第２の位相検知回路の検知結果に基づき、前記第３のMOSFETがオンされるので、交流電源の位相が正から負に、または、負から正に切り替わる前後の位相を検出して、位相が切り替わる前に第１のMOSFETおよび第３のMOSFETをオフの状態とすることで、ゲート−ソース間電圧を放電させ、ゲート−ソース間の電圧が放電したタイミングでオンの状態とすることができる。また、電流検知回路により、第２および第４のMOSFETを流れる電流が検知されて、この電流が所定値よりも小さい、位相が切り替わる前後の、電流値が所定値より小さくなるタイミングで、強制遮断回路が第１乃至第４のMOSFETのうち、いずれかをオフにすることができる。この結果、負荷と並列にコンデンサが接続された、いわゆるコンデンサインプット型の全波整流回路においてコンデンサから生じる逆方向の電流を強制的に遮断することができ、貫通電流の発生を抑制することができる。
【発明の効果】
【００２６】
本技術によれば、ｎチャンネルMOSFETのみでもコンデンサインプット型の全波整流を実現することができ、MOSFETを保護することが可能となるので、電力損失を低減すると共に、動作の安定性を向上させることが可能となる。
【図面の簡単な説明】
【００２７】
【図１】一般的な全波整流回路の構成例を説明する図である。
【図２】図１の全波整流回路のダイオードをMOSFETに置き換えた全波整流回路の動作を説明する図である。
【図３】図２のMOSFETの内部構成を加えた全波整流回路の動作を説明する図である。
【図４】チャージポンプ回路を説明する図である。
【図５】全波整流回路にチャージポンプ回路を付加する構成例を説明する図である。
【図６】全波整流回路に位相検知回路を付加する構成例を説明する図である。
【図７】全波整流回路における貫通電流の経路を説明する図である。
【図８】ｎチャンネルMOSFETのみで全波同期整流を実現するための動作を説明する図である。
【図９】全波整流回路における逆流電流の発生経路を説明する図である。
【図１０】全波整流回路に力率改善回路を設ける場合の構成例を説明する図である。
【図１１】コンデンサインプット型全波整流において発生する波形を説明する波形図である。
【図１２】コンデンサインプット型全波整流において発生する波形を説明する波形図である。
【図１３】本技術を適用した全波整流回路の第１の実施の形態の構成例を説明する図である。
【図１４】図１３の全波整流回路における動作を説明する波形図である。
【図１５】図１３の全波整流回路における動作を説明する波形図である。
【図１６】図１３の全波整流回路を実現するための詳細な構成例を説明する図である。
【図１７】全波整流回路に力率改善回路を付加することにより生じる逆方向の電流の発生経路を説明する図である。
【図１８】本技術を適用した全波整流回路の第２の実施の形態の構成例を示す図である。
【発明を実施するための形態】
【００２８】
以下、技術を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行なう。
１．第１の実施の形態（コンデンサインプット型全波整流回路）
２．第２の実施の形態（力率改善回路を含む全波整流回路）
【００２９】
＜１．第１の実施の形態＞
［一般的な全波整流回路］
図１は、一般的な全波整流回路の構成例を示す図である。全波整流回路１は、ダイオード１１乃至１４、および交流電源２、並びに負荷３より構成されている。ダイオード１１は、アノードが交流電源２の第１の端子２ａに接続されており、カソードが負荷３の一方の端子に接続されている。また、ダイオード１２は、アノードが負荷３の他方の端子に接続されており、カソードが交流電源２の第１の端子２ａに接続されている。ダイオード１３は、アノードが交流電源２の第２の端子２ｂに接続されており、カソードが負荷３の一方の端子に接続されている。また、ダイオード１４は、アノードが負荷３の他方の端子に接続されており、カソードが交流電源２の第２の端子２ｂに接続されている。
【００３０】
このような構成により、交流電源２の第１の端子２ａが第２の端子２ｂよりも電圧が高い場合(この場合の位相を0°乃至180°であるものとする場合)、図１中の点線で示される経路で電流が流れ、負荷３に直流の電力が供給される。また、交流電圧２の第２の端子２ｂが第１の端子２ａよりも電圧が高い場合（位相が180°乃至360°の場合）、図１中の実線で示される経路で電流が流れ負荷３に直流の電力が供給される。
【００３１】
［MOSFETを用いた全波整流回路］
ところで、図１の全波整流回路１は、４個のダイオード１１乃至１４から構成されているが、ダイオードは、発生する熱等により生じるロスが問題となることが知られている。そこで、ダイオードの構成をMOSFETに置換することで、ダイオードロスの問題を解決させることができる。
【００３２】
図２は、ダイオード１１乃至１４に代えて、MOSFET２１乃至２４を用いるようにした、全波整流回路１の構成例を示している。
【００３３】
すなわち、上述した位相が0°乃至180°の場合、MOSFET２１，２４がオン、かつ、MOSFET２２，２３がオフの状態とされ、位相が180°乃至360°の場合、MOSFET２１，２４がオフ、かつ、MOSFET２２，２３がオンされるように、MOSFET２１乃至２４が制御されると、図１における全波整流回路と等価な回路を実現させることができ、この場合、ダイオードが全てMOSFETとされたことにより、ダイオードロスの問題が解消されることになる。この様に、MOSFET２１乃至２４のオン、またはオフを同期して制御し、全波整流を実現する回路を、一般に、全波同期整流回路という。以降においては、全波同期整流回路を単に全波整流回路とも称するものとし、同期整流するものとして説明を進めるものとする。
【００３４】
［寄生ダイオード］
MOSFETは、内部に寄生ダイオード（ボディダイオード）と呼ばれるダイオードが存在する。図３は、MOSFET２１乃至２４のそれぞれの寄生ダイオードをダイオード３１乃至３４として回路図上に付記した全波整流回路１の構成例を示している。すなわち、ダイオード３１は、MOSFET２１の内部に寄生するダイオードであり、アノードが交流電源２の第１の端子２ａに接続され、カソードが負荷３の一方の端子に接続される。ダイオード３２は、MOSFET２２の内部に寄生するダイオードであり、アノードが負荷３の他方の端子に接続され、カソードが交流電源２の第１の端子２ａに接続される。ダイオード３３は、MOSFET２３の内部に寄生するダイオードであり、アノードが交流電源２の第２の端子２ｂに接続され、カソードが負荷３の一方の端子に接続される。ダイオード３４は、MOSFET２４の内部に寄生するダイオードであり、アノードが負荷３の他方の端子に接続され、カソードが交流電源２の第２の端子２ｂに接続される。
【００３５】
これらのダイオード３１乃至３４は、それぞれに対応するMOSFET２１乃至２４がオフにされたとしても、電流が流れることになり、結果として、上述した図１の４個のダイオードからなる全波整流回路における場合のダイオード１１乃至１４と同様に機能する。尚、寄生ダイオードであるダイオード３１乃至３４は、MOSFET２１乃至２４の動作特性上、そのようなダイオードが仮想的に存在すると考えれば回路上で表記できるというものであって、ダイオードとしての回路が実在するものではない。
【００３６】
MOSFETは、ｎチャンネルMOSFETとｐチャンネルMOSFETの２種類が存在し、MOSFETがオンした際の抵抗値は、ｎチャンネルMOSFETの方が、ｐチャンネルMOSFETよりも小さい事が一般に知られている。ｎチャンネルMOSFETは、ゲートの電圧がソースの電圧よりも一定以上高くなるときオンになる。また、ｎチャンネルMOSFETにおいて、内部の寄生ダイオードのアノードに対応する端子はソースである。また、ｐチャンネルMOSFETは、ゲートの電圧がソースの電圧よりも一定以上低くなるときオンする。また、ｐチャンネルMOSFETにおいて、内部の寄生ダイオードのアノードに対応する端子はドレインである。従って、例えば、MOSFET２１にnチャンネルMOSFETを用いる際には、ソースを第１の端子２ａに接続し、ｐチャンネルMOSFETを用いる際にはドレインを第１の端子２ａに接続する。すなわち、ｎチャンネルMOSFETとｐチャンネルMOSFETとでは接続方法が異なる。尚、寄生ダイオード３１乃至３４は、以降の図中において記載しない場合においても、図３に示されるように構成されるものとして説明を進めるものとする。
【００３７】
上述の理由から、MOSFET２２，２４にｐチャンネルMOSFETが用いられた場合、交流電源２の第１の端子２ａ、および第２の端子２ｂよりも低い電圧が必要であるため、駆動する上で制御に困難が生じる。また、MOSFET２２，２４にｎチャンネルMOSFETが用いられた場合、ソースに対応する端子の電圧は、交流電源２の第１の端子２ａまたは第２の端子２ｂの電圧よりも低い電圧であるため、ｎチャンネルMOSFETを駆動するにあたり、制御が容易であると考えられる。
【００３８】
また、MOSFET２１，２３にｐチャンネルMOSFETが用いられた場合、交流電源２の第１の端子２ａまたは第２の端子２ｂは、ソースよりも低いため駆動にあたり、制御が容易であると考えられる。一方、MOSFET２１，２３にｎチャンネルMOSFETが用いられた場合、上述の通りソースが交流電源２の第１の端子２ａまたは第２の端子２ｂに接続されるため、第１の端子２ａまたは第２の端子２ｂよりも高い電圧が必要となる。
【００３９】
しかしながら、前述の通り、ｎチャンネルMOSFETの方がｐチャンネルMOSFETよりもオン抵抗が小さいので、MOSFET２１，２３にｎチャンネルMOSFETが用いられるようにした方がロスは低減されることになる。そこで、MOSFET２１，２３にｎチャンネルMOSFETを用いるための技術としてチャージポンプ回路が考えられる。
【００４０】
［チャージポンプ回路］
ここで、図４を参照して、チャージポンプ回路について説明する。図４の回路は、電源ＶＤＤ１の正端子にスイッチＳ１の一方の端部が接続されており、負端子に切替スイッチＳ２の一方の切替端子、電源ＶＤＤ２の負端子、およびコンデンサＣ２の他方の端子が接続されている。スイッチＳ１は、一方の端子が電源ＶＤＤ１の正端子に接続され、他方の端子がコンデンサＣ１の一方の端子、およびスイッチＳ３の一方の端子に接続されている。コンデンサＣ１の一方の端子は、スイッチＳ１の他方の端子、および、スイッチＳ３の一方の端子に接続される。コンデンサＣ１の他方の端子は、切替スイッチＳ２の一方の端子に接続される。スイッチＳ２の一方の端子は、コンデンサＣ１の他方の端子に接続され、一方の切替端子は、電源ＶＤＤ１，ＶＤＤ２の負端子、およびコンデンサＣ２の他方の端子に接続されている。スイッチＳ２の他方の切替端子は、電源ＶＤＤ２の正端子に接続されている。電源ＶＤＤ２の正端子は、切替スイッチＳ２の他方の切替端子に接続され、負端子は、電源ＶＤＤ１の負端子、切替スイッチＳ２の一方の切替端子、およびコンデンサＣ２の他方の端子に接続されている。スイッチＳ３の一方の端子は、スイッチＳ１の他方の端子、およびコンデンサＣ１の一方の端子に接続されており、他方の端子は、コンデンサＣ２の一方の端子に接続されている。コンデンサＣ２の一方の端子は、スイッチＳ３の他方の端子に接続されており、他方の端子は、電源ＶＤＤ１，ＶＤＤ２の負端子、および切替スイッチＳ２の一方の切替端子に接続されている。尚、図４においては、左部、および右部のいずれにおいても同一の回路が示されているが、異なる動作状態を示している。また、電源ＶＤＤ１，ＶＤＤ２は、いずれも電圧ＶＤＤの直流電源である。
【００４１】
例えば、図４の左部に示されるように、スイッチＳ１がオンとされ、切替スイッチＳ２が一方の切替端子に接続され、スイッチＳ３がオフとされる場合、コンデンサＣ１は電源ＶＤＤ１の電圧ＶＤＤによってＶＤＤに充電される。この状態から、図４の右部で示されるように、スイッチＳ１がオフとされ、切替スイッチＳ２が他方の切替端子に接続され、スイッチＳ３がオンとされる場合、コンデンサＣ１および電源ＶＤＤ２とは、直列接続されることになるので、図４の右部における点ａの電圧は、ＶＤＤの２倍となる。同時にスイッチＳ３がオンとされることにより、実質的に電圧ＶＤＤ×２に昇圧された電圧が得られるので、コンデンサＣ２は、電圧ＶＤＤ×２の電圧で充電される。この様に蓄えた電荷を利用して入力電圧よりも高い電圧を生成する回路が、チャージポンプ回路である。この回路を応用すれば、交流電源２の第１の端子２ａまたは第２の端子２ｂよりも高い電圧を生成する事が可能となる。
【００４２】
図５は、チャージポンプ回路を追加した全波整流回路１の構成例を示している。尚、図５において、図３における全波整流回路１と同一の機能を備えた構成については、同一の符号を付しており、その説明は適宜省略するものとする。図５の全波整流回路１において、図３の全波整流回路１と異なる点は、ダイオード５１およびコンデンサ５２を直列に接続し、MOSFET２１に並列に接続した点である。ダイオード５１のアノードは、MOSFET２１の寄生ダイオード３１のカソードに対応する端子に接続されており、カソードは、コンデンサ５２の一方の端子に接続されている。また、コンデンサ５２は、一方の端子がダイオード５１のカソードに接続されており、他方の端子がMOSFET２１の寄生ダイオード３１のアノード側の端子に接続されている。
【００４３】
すなわち、図５で示されるように、MOSFET２１に並列に接続された、直列接続されているダイオード５１およびコンデンサ５２が、チャージポンプ回路として構成される。図５の全波整流回路１により、位相が180°乃至360°となる時、図５の実線で示される経路でコンデンサ５２を第２の端子２ｂおよび第１の端子２ａの電位差分だけ充電することが可能となる。また、次に位相が0°乃至180°となる時、コンデンサ５２には電荷が蓄積されているので先ほどと同じ原理で入力電圧よりも高い電圧が得られる。得られる電圧は最高で入力電圧の最高値分となり、例えば、交流電源２の電源電圧がAC24Vの場合、AC24V×1.41≒33Vが得られる。次に、位相が0°乃至180°となる時、上記コンデンサ５２に蓄えられた電圧を利用してMOSFET２１をオンすれば良い。尚、ダイオード５１のアノードについては、交流電源２の第２の端子２ｂに直接接続するようにしてもよい。
【００４４】
そこで、上述したような位相のタイミングにおいて、MOSFET２１をオンできるように制御する構成として、例えば、図６で示されるような全波整流回路１が考えられる。
【００４５】
図６の全波整流回路１において、図５の全波整流回路１と同一の機能を備えた構成については、同一の符号を付しており、その説明は適宜省略するものとする。図６の全波整流回路１において、図５の全波整流回路１と異なる点は、抵抗６１、フォトダイオード６２、フォトカプラ６３、および抵抗６４を新たに設けた点である。抵抗６１、およびフォトダイオード６２は、抵抗６１の一方の端子が交流電源２の第１の端子２ａに接続され、他方の端子がフォトダイオード６２のアノードに接続される。フォトダイオード６２は、アノードが抵抗６１の他方の端子に接続され、カソードが交流電源２の第２の端子２ｂに接続される。そして、フォトカプラ６３は、フォトダイオード６２が発光する光を受光できるように物理的に構成されている。すなわち、抵抗６１、フォトダイオード６２は、直列に接続されて、交流電源２の第１の端子２ａおよび第２の端子２ｂを跨ぐように接続されている。また、フォトカプラ６３は、フォトダイオード６２が発光するとき、その光を受光でき、フォトカプラ６３のエミッタがMOSFET２１のゲートに接続され、コレクタが抵抗６４の一方の端子に接続され、抵抗６４の他方の端子がダイオード５１のカソードおよびコンデンサ５２の一方の端子と接続される。
【００４６】
このように構成されることにより、交流電源２の第１の端子２ａ、および第２の端子２ｂのそれぞれの出力電圧の位相に伴って以下のように動作する。すなわち、位相が180°乃至360°となる時、フォトダイオード６２は発光しない。従って、この間、図５で示されるように、コンデンサ５２が第２の端子２ｂと第１の端子２ａとの電位差分だけ充電される。そして、位相が0°乃至180°となる時、フォトダイオード６２は発光する。従って、この間、フォトカプラ６３はオンの状態となり、MOSFET２１のゲートには、ダイオード５１およびコンデンサ５２より構成されるチャージポンプ回路で得られた、ソース（第１の端子２ａ）よりも高い電圧が印加されることになるので、MOSFET２１がオンされる。すなわち、抵抗６１、フォトダイオード６２、フォトカプラ６３、および抵抗６４が、位相が0°乃至180°であるか、または、180°乃至360°であるかを検知する、位相検知回路を構成している。そして、この位相検知回路の検知結果に基づいて、チャージポンプ回路がコンデンサ５２に電圧を充電させると共に、MOSFET２１のオン、またはオフが制御されている。
【００４７】
尚、MOSFET２３においても、MOSFET２１におけるチャージポンプ回路、並びに、抵抗６１、フォトダイオード６２、フォトカプラ６３、および抵抗６４を設ける。ただし、この場合、MOSFET２３がオンされるタイミングが、MOSFET２１がオンされるタイミングと180°異なるように構成される必要がある。
【００４８】
ところで、MOSFETには入力容量が必ず存在し、一般的にオン抵抗が低いものの方が入力容量は大きい。仮に、第１の端子２ａの電圧が、第２の端子２ｂの電圧よりも低くなっても、MOSFET２１がオンしたままであった場合、MOSFET２３がオンしていない状態であっても、図７の点線で示されるように、MOSFET２３の寄生ダイオード３３を通るループで貫通電流が流れてしまう恐れがある。
【００４９】
このような貫通電流は、多大なため素子を破壊する恐れが高い。そこで図８で示されるように半周期の一部分だけMOSFET２１のゲートを印加し、位相が反転するまで時間の猶予を作り、このΔｔの間に完全にコンデンサ５２に充電された電荷を放電する事によって、上述した貫通電流を防ぐ事ができる。尚、図８は、第１の端子２ａの出力電圧の波形であり、時刻ｔ０乃至ｔ３が、位相が0°乃至180°を示しており、時刻ｔ３以降が位相が180°乃至360°である。すなわち、位相が0°乃至180°のうち、時刻ｔ１乃至ｔ２において、MOSFET２１のゲートが印加され、位相が切り替わる近傍の時刻ｔ２乃至ｔ３のΔｔにおいては、MOSFET２１のゲートが印加されない。すなわち、第１の端子２ａの電圧が、第２の端子２ｂの電圧よりも低くなっても、MOSFET２１はオフの状態となるため、図７の点線で示されるような経路による貫通電流は発生しない。尚、この技術については、特開２０１０−１７８５１９号公報により本出願人により出願されている。詳細については、特開２０１０−１７８５１９号公報を参照されたい。
【００５０】
しかしながら、例えば、図９で示されるように、出力にコンデンサが追加されると動作上、障害が発生する。すなわち、出力に大きな容量のコンデンサがある場合においては、MOSFETは双方向に電流を流す素子であるため、電源の構成がコンデンサインプット型のとき、例えば、MOSFET２１がオンしている間、交流電源２の第１の端子２ａは、交流電源２の出力電圧Voにクランプされる。一方、MOSFET２１がオンの状態となる、位相が0°乃至180°のタイミングにおいては、MOSFET２４もオンの状態とされるので、交流電源２の第２の端子２ｂはグランド電位にクランプされる。しかしながら、入力電圧は、位相が90°乃至180°の間、交流電源２の出力電圧は減少方向になるため、図９の点線で示されるように、交流電源２を通じて出力電圧を放電する方向に電流が逆流する。従って、結果的に出力電圧は直流の状態を保持できないため、逆流した過大な電流によって、各種の回路を保護するためにヒューズ等が設けられていると、溶断されてしまう可能性がある。
【００５１】
尚、上述した特開２０１０−１７８５１９号公報に開示された技術においては、図１０で示されるように、インダクタ９２からなる力率改善回路を後段に備えた回路が想定されているため、ダイオード９３が設けられている。図１０の全波整流回路１においては、図２の全波整流回路１と同一の機能を備えた構成については、同一の符号を付しており、その説明は適宜省略するものとする。すなわち、図１０の全波整流回路１において、図２の全波整流回路１と異なるのは、平滑コンデンサ８１、MOSFET９１、インダクタ９２、およびダイオード９３を備えた点である。
【００５２】
平滑コンデンサ８１は、負荷３に対して並列に接続されている。インダクタ９２は、一方の端子がMOSFET２１，２３の寄生ダイオードのカソードに対応する端子に接続され、他方の端子がMOSFET９１の寄生ダイオードのカソードに対応する端子に接続される。ダイオード９３は、アノードがインダクタ９２の他方の端子、およびMOSFET９１の寄生ダイオードがカソードに対応する端子に接続され、カソードが平滑コンデンサ８１の一方の端子、および負荷３の一方の端子に接続される。MOSFET９１は、寄生ダイオードのカソードに対応する端子が、インダクタ９２の他方の端子、およびダイオード９３のアノードに接続され、寄生ダイオードのアノードに対応する端子が、MOSFET２２，２４の寄生ダイオードのアノードに対応する端子、平滑コンデンサ８１の他方の端子、および負荷３の他方の端子に接続されている。このような構成により、MOSFET９１がオンオフに制御されることで、力率改善回路が実現される。
【００５３】
このダイオード９３の効果により平滑コンデンサ８１の出力に蓄えられた電荷が逆流する事は無い。しかしながら、力率改善回路は必ずしも必要な構成ではないため仕様によっては力率改善回路が要らない場合も多々あり、その場合において同期整流が不可能となってしまう。
【００５４】
ところで、図９で示されるような、コンデンサインプット型の全波整流回路１の場合、図１１，図１２で示される通り、交流電源２より出力される出力電圧の１周期に対して電力が伝達される期間は短くなる。尚、図１１，図１２においては、時刻ｔ０乃至ｔ１４が出力電圧の１周期である。また、電力が伝達される期間は、時刻ｔ１１乃至ｔ１２であり、時刻ｔ１２乃至ｔ１３は、電力が伝達されない期間となる。
【００５５】
これはMOSFET２１，２３とMOSFT２２，２４との間に接続された平滑コンデンサ８１で整流された脈流電圧を直流に置き換えるためであり、交流電源２の第１の端子２ａの出力電圧よりも高い状態の時のみ交流電源２より電流が流れる（電力が伝達される）。ここで、図１１，図１２において、点線は、交流電源２の第１の端子２ａの出力電圧を、太実線は第１の端子２ａの電流値を、細実線は、平滑コンデンサ８１の充電電圧を、一点鎖線は、MOSFET２１のゲートの印加電圧をそれぞれ示している。
【００５６】
また、図６を参照して説明した位相検知回路により、例えば、図１２の一点差線で示されるように、交流電源２の第１の端子２ａの１周期の間の時刻ｔ３１乃至ｔ３２で示される一定期間のみMOSFET２１はオン状態にある。MOSFET２１は、特性上ドレインからソース方向にも、ソースからドレイン方向にも双方向に電流を流す素子であるため、MOSFET２１がオンしている間、図９で示されるように、交流電源２の第１の端子２ａと平滑コンデンサ８１の低電位側（以後グランドと称する）の間の電圧は出力電圧とほぼ同じ電圧が印加される。そのため、MOSFET２１をｎチャンネルMOSFETで構成するものとし、この状態においてMOSFET２４もオンの状態にあると、図９で示されるように、平滑コンデンサ８１に蓄えられた電荷を放電する経路で電流が流れる事になる。
【００５７】
［本技術を適用した全波整流回路］
上述した平滑コンデンサ８１により発生する逆流電流の発生を防止することで、ｎチャンネルMOSFETのみによりコンデンサインプット型の全波整流回路を実現することができる。
【００５８】
図１３は、上述した平滑コンデンサ８１により発生する逆流電流の発生を防止することで、ｎチャンネルMOSFETのみにより実現されるコンデンサインプット型の全波整流回路の構成例を示している。尚、図１３の全波整流回路１において、図９における全波整流回路１と同様の機能を備えた構成については、同一の符号を付しており、その説明は、適宜省略するものとする。
【００５９】
すなわち、図１３の全波整流回路１において、図９の全波整流回路１と異なる点は、新たに、抵抗１０１乃至１０３、コンパレータ１０４、およびトランジスタ１０５，１０６を新たに設けた点にある。
【００６０】
抵抗１０１は、一方の端子が、MOSFET２２，２４の寄生ダイオードのアノード側の端子に接続され、他方の端子が、負荷３、および平滑コンデンサ８１のそれぞれの他方の端子、およびコンパレータ１０４の反転入力端子に接続されている。抵抗１０１は、MOSFET２２，２４と平滑コンデンサ８１との間を流れる電流検出回路として機能し、検出した両端間で発生する電圧値に対応する電圧がコンパレータ１０４の反転入力端子に入力される。
【００６１】
抵抗１０２は、一方の端子が、抵抗１０３の他方の端子、およびコンパレータ１０４の非反転入力端子に接続され、他方の端子が、MOSFET２２，２４の寄生ダイオードのアノード側の端子、抵抗１０１の一方の端子、およびトランジスタ１０５，１０６のエミッタに接続されている。抵抗１０３は、一方の端子が、MOSFET２１，２３の寄生ダイオードのカソード側の端子、並びに、平滑コンデンサ８１、および負荷３の一方の端子に接続され、他方の端子が、抵抗１０２の一方の端子、およびコンパレータ１０４の非反転入力端子に接続されている。すなわち、抵抗１０２，１０３は、コンパレータ１０４の非反転入力端子に入力する電圧の分圧抵抗を構成している。従って、抵抗１０２，１０３のそれぞれ抵抗値は、コンパレータ１０４の非反転入力端子に入力する電圧が所定の閾値となるように設定される。
【００６２】
コンパレータ１０４は、非反転入力端子が抵抗１０２の一方の端子、および抵抗１０３の他方の端子に接続され、反転入力端子が抵抗１０１の他方の端子、および平滑コンデンサ８１、および負荷３の他方の端子に接続され、出力端子がトランジスタ１０５，１０６のベースに接続されている。すなわち、コンパレータ１０４は、電流検出回路を構成する抵抗１０１の両端電圧の検出結果と、抵抗１０２，１０３の分圧比により設定される所定の閾値とを比較し、電流検出回路を構成する抵抗１０１の両端電圧の検出結果が所定の閾値として設定される電圧より低下するとトランジスタ１０５，１０６をオンにする。
【００６３】
トランジスタ１０５，１０６は、それぞれのベースがコンパレータ１０４の出力端子に接続され、それぞれのエミッタがMOSFET２２，２４の寄生ダイオードのアノード側の端子に接続され、それぞれのコレクタがMOSFET２２，２４のゲートに接続されている。すなわち、トランジスタ１０５，１０６は、コンパレータ１０４によりオンされると、MOSFET２２，２４を強制的にオフにする。尚、図１３においては、寄生ダイオード３１乃至３４が表記されていないが、上述したように、図３で示されるように内部に寄生して存在している。
【００６４】
［図１３の全波整流回路の動作説明］
次に、図１４，図１５のタイミングチャートを参照して、交流電源２の第１の端子２ａより出力される交流電圧の１周期分の波形に基づいて、図１３の全波整流回路１の動作について説明する。尚、図１４において、実線で示される波形は、MOSFET２２，２４を制御するためにトランジスタ１０５，１０６により制御されMOSFET２２，２４のゲートに印加される電圧値を、点線で示される波形は、交流電源２の第１の端子２ａの出力電圧の波形を、一点鎖線で示される波形は、MOSFET２１または２３のゲートに供給される位相検知回路からの入力電圧を、２点鎖線で示される波形は、第１の端子２ａの電流値を、それぞれ示している。また、図１５は、図１４における時刻Ｔ５，Ｔ６近傍を拡大した波形図である。
【００６５】
時刻Ｔ０乃至Ｔ１において、MOSFET２１乃至２４は、いずれもオンしておらず、交流電源２からMOSFET２１乃至２４のそれぞれの内部に存在する寄生ダイオード３１乃至３４が逆流を防止しており、負荷３への電力供給が行われない。
【００６６】
時刻Ｔ１乃至Ｔ２において、MOSFET２１は、上述した位相検知回路より、ゲートに信号が送り込まれて、オフからオンに変化する。このとき、MOSFET２２乃至２４はいずれもオフの状態が維持されている。MOSFET２１乃至２４、またはMOSFET２２乃至２４の内部に存在する寄生ダイオード３１乃至３４、または寄生ダイオード３２乃至３４が逆流を防止しており、負荷３に対して電力は供給されていない。すなわち、このタイミングにおいては、位相検知回路からMOSFET２１のゲートに対して信号が送られていない状態であっても実質的に同様の状態となる。そして、時刻Ｔ２乃至Ｔ３においては、この状態が継続される。
【００６７】
時刻Ｔ３乃至Ｔ４において、MOSFET２１は、上述した位相検知回路より、ゲートに信号が送り込まれることにより、オンの状態となっている。また、MOSFET２２乃至２４はいずれもオフしている。このとき、交流電源２の第１の端子２ａおよび第２の端子２ｂ間の電圧は、平滑コンデンサ８１の電圧よりも高くなるため、交流電源２の第１の端子２ａからMOSFET２１を介して、負荷３に電流が流れ、MOSFET２４の寄生ダイオード３４を介して、交流電源２の第２の端子２ｂへ帰還電流が流れる。このため、第１の端子２ａを流れる電流量が急激に増大するので、対応して抵抗１０１の両端電圧が急激に上昇する。尚、この時、MOSFET２１もオフするように制御し、交流電源２の第１の端子２ａからMOSFET２１の寄生ダイオード３１を介して、負荷３側に電力を供給するようにし、MOSFET２４の寄生ダイオード３４を介して交流電源２の第２の端子２ｂへと帰還電流が流れるように制御してもよい。さらに、MOSFET２１をオフするようにし、MOSFET２４がオンするように制御することも可能であり、その場合、MOSFET２１の寄生ダイオード３１を介して、負荷３側に電力が供給され、MOSFET２４を介して交流電源２の第２の端子２ｂへ帰還電流が流れる。
【００６８】
時刻Ｔ４乃至Ｔ５において、MOSFET２１は、位相検知回路からゲートに信号が供給されるのでオンにされ、同時に、電流検知回路を構成する抵抗１０１の両端電圧が、コンパレータ１０４の非反転入力端子の電圧を超えることにより、コンパレータ１０４からの出力がオフにされ、これに伴ってトランジスタ１０５，１０６もオフにされるので、MOSFET２２，２４は、いずれもオンとされる。交流電源２の第１の端子２ａおよび第２の端子２ｂ間の電圧が平滑コンデンサ８１の電圧よりも高いため、交流電源２の第１の端子２ａからMOSFET２１を介して負荷３側に電力が供給され、MOSFET２４を介して交流電源２の第２の端子２ｂへ帰還電流が流れる。
【００６９】
時刻Ｔ５乃至Ｔ６において、MOSFET２１は、上述した位相検知回路より、ゲートに信号が送り込まれることにより、オンされている。しかしながら、電流検出回路を構成する抵抗１０１を流れる電流の変化に伴って、減少し、図１５で示されるように、時刻Ｔ５の直前の時刻Ｔ５’において、コンパレータ１０４は、反転入力端子に供給される電圧が、非反転入力端子に入力される閾値となる電圧よりも低くなるので、出力端子より信号を出力する。これに応じてトランジスタ１０５，１０６がオンとされるため、MOSFET２２，２４は、オフとされる。したがって、時刻Ｔ５の時点においては、MOSFET２２乃至２４はいずれもオフの状態であり、交流電源２の第１の端子２ａおよび第２の端子２ｂ間の電圧が平滑コンデンサ８１の充電電圧よりも高いため、交流電源２の第１の端子２ａからMOSFET２１を通り負荷３側に電力が供給されて、MOSFET２４の寄生ダイオード３４を通って交流電源２の第２の端子２ｂへ帰還電流が流れる。尚、この時、MOSFET２１をオフに制御して、MOSFET２４のみをオンに制御するようにしてもよいし、または、MOSFET２１乃至２４を全てオフに制御してもよい。
【００７０】
時刻Ｔ６乃至Ｔ７において、MOSFET２１がオンにされ、MOSFET２２乃至２４がいずれもオフとされているが、MOSFET２２乃至２４の内部寄生ダイオード３２乃至３４が逆流を防止しており、負荷３に対して電力の供給が行われない。尚、この時、MOSFET２１をオフに制御して、MOSFET２４のみをオンに制御してもよいし、または、MOSFET２１乃至２４の全てをオフに制御してもよい。
【００７１】
時刻Ｔ７乃至Ｔ８において、MOSFET２１が、位相検知回路からの信号がなくなり、オンからオフへ推移する。MOSFET２２乃至２４はいずれもオフのままであり、MOSFET２１乃至２４、またはMOSFET２２乃至２４の内部寄生ダイオード３１乃至３４、または３２乃至３４が逆流を防止しており、負荷３への電力供給は行われない。
【００７２】
時刻Ｔ８乃至Ｔ１０において、MOSFET２１乃至２４はいずれもオンしておらず、交流電源２からMOSFET２１乃至２４の内部寄生ダイオード３１乃至３４が逆流を防止しており、負荷３への電力供給がなされていない。尚、時刻Ｔ９において、第１の端子２ａの出力電圧が、正から負に反転する。
【００７３】
時刻Ｔ１０乃至Ｔ１１において、MOSFET２３は、位相検知回路からゲートに供給される信号により、オフからオンに推移し、MOSFET２１，２２，２４はいずれもオフのままであり、MOSFET２１乃至２４、または２１，２２，２４の内部寄生ダイオード３１乃至３４、または３１，３２，３４が逆流を防止しており、負荷３への電力供給は行われない。尚、この時、MOSFET２３のゲートへの位相検知回路から供給される信号が送られないような制御とするようにしてもよい。
【００７４】
時刻Ｔ１１乃至Ｔ１２において、MOSFET２３は、位相検知回路からゲートに供給される信号により、オンしており、MOSFET２１，２２，２４はいずれもオフのままであり、MOSFET２１，２２，２４の内部寄生ダイオード３１，３２，３４が逆流を防止しており、負荷３への電力供給は行われない。尚、この時、MOSFET２３もオフしていても同様の効果が得られる。）
【００７５】
時刻Ｔ１２乃至Ｔ１３において、MOSFET２３は、位相検知回路からゲートに供給される信号により、オンしており、MOSFET２１，２２，２４はいずれもオフとされている。また、交流電源２の第１の端子２ａおよび第２の端子２ｂ間の電圧が平滑コンデンサ８１の電圧よりも高くなるため、交流電源２の第２の端子２ｂからMOSFET２３を介して負荷３側に電力が供給され、MOSFET２２の寄生ダイオード３２を介して交流電源２の第１の端子２ａへ帰還電流が流れる。尚、この時、MOSFET２３もオフするようにし、MOSFET２３の寄生ダイオード３３を介して負荷３側に電力を供給させ、MOSFET２２の寄生ダイオード３２を介して交流電源２の第２の端子２ｂへ帰還電流が流れるようにしてもよい。さらに、MOSFET２３をオフするようにし、MOSFET２２がオンするように制御するようにしてもよい。その場合、MOSFET２３の寄生ダイオード３３を介して負荷３側に電力が供給され、MOSFET２２を介して交流電源２の第２の端子２ｂへ帰還電流が流れる。
【００７６】
時刻Ｔ１３乃至Ｔ１４において、MOSFET２２，２３がオンしており、交流電源２の第１の端子２ａおよび第２の端子２ｂ間の電圧が平滑コンデンサ８１の電圧よりも高いため、交流電源２の第２の端子２ｂからMOSFET２３を介して負荷３側に電流が流れMOSFET２２を介して交流電源２の第１の端子２ａへ帰還電流が流れる。
【００７７】
時刻Ｔ１４乃至Ｔ１５において、MOSFET２３がオンしており、MOSFET２１，２２，２４はいずれもオフしており、交流電源２の第１の端子２ａおよび第２の端子２ｂ間の電圧が平滑コンデンサ８１の充電電圧よりも高いため、交流電源２の第２の端子２ｂからMOSFET２３を介して負荷３側に電流が流れ、MOSFET２２の寄生ダイオード３２を介して交流電源２の第１の端子２ａへ帰還電流が流れる。すなわち、時刻Ｔ５乃至Ｔ６と同様に、電流検出回路を構成する抵抗１０１を流れる電流の変化に伴って、減少し、時刻Ｔ１５の直前のタイミング（時刻Ｔ５’に対応するタイミング）において、コンパレータ１０４は、反転入力端子に供給される電圧が、非反転入力端子に入力される閾値となる電圧よりも低くなるので、出力端子より信号を出力する。これに応じてトランジスタ１０５，１０６がオンとされるため、MOSFET２２，２４は、オフとされる。尚、この時、MOSFET２３をオフしてMOSFET２２のみオン制御するようにしても良いし、MOSFET２１乃至２４の全てをオフとするように制御するようにしてもよい。
【００７８】
時刻Ｔ１５乃至Ｔ１６において、MOSFET２３がオンにされており、MOSFET２１，２２，２４はいずれもオフされており、MOSFET２１，２２，２４の内部寄生ダイオード３１，３２，３４が逆流を防止しており、負荷３への電力供給は行われない。尚、この時、MOSFET２３をオフしてMOSFET２２のみオンにするように制御してもよいし、MOSFET２１乃至２４を全てオフとするように制御してもよい。
【００７９】
時刻Ｔ１６乃至Ｔ１７において、MOSFET２３は、オンからオフへと推移し、MOSFET２１，２２，２４はいずれもオフにされており、MOSFET２１乃至２４、または２１，２２，２４の内部寄生ダイオード３１乃至３４、または３１，３２，３４が逆流を防止しており、負荷３への電力供給は行われない。
【００８０】
時刻Ｔ１７乃至Ｔ１８において、MOSFET２１乃至２４は全てオンにされておらず、交流電源２からMOSFET２１乃至２４は全て内部寄生ダイオード３１乃至３４が逆流を防止しており、負荷３への電力供給は行われない。
【００８１】
すなわち、時刻Ｔ４乃至Ｔ５で示されるように、平滑コンデンサ８１に蓄えられた電荷を放電する担い手であったnチャンネルMOSFET２１，２４若しくはnチャンネルMOSFET２２，２３の片方、または両方をオフする事によって逆流経路を完全に遮断することができる。
【００８２】
また、nチャンネルMOSFET２１乃至２４の内部には必ずソースからドレイン方向に寄生ダイオードが存在する。その為、平滑コンデンサ８１の電荷が0状態で電源投入されたとしても、定常状態に推移するまでの間はMOSFET２１乃至２４の寄生ダイオード３１乃至３４が電流伝達の担い手となる。つまりは、電流の担い手であったMOSFET２１乃至２４を急遽オフしたとしても、MOSFET２１乃至２４の寄生ダイオード３１乃至３４を介して電流を流すため、逆起電力が発生して阻止が破壊されたりする事はない。
【００８３】
このような構成により、電流が反転する前にMOSFET２２，２４をオフする事ができるので、コンデンサインプット型の同期整流が可能となる。
【００８４】
［図１３の全波整流回路を応用した全波整流回路］
次に、図１６を参照して、図１３の全波整流回路１を実現するための詳細な全波整流回路１の構成例について説明する。尚、図１６の全波整流回路１において、図６，図１３の全波整流回路１において同一の機能を備えた構成については、同一の符号を付しており、その説明は適宜省略するものとする。
【００８５】
すなわち、図１６の全波整流回路１におけるｎチャンネルMOSFET２１は、ソースが交流電源２の第１の端子２ａに接続される。ｎチャンネルMOSFET２２は、ドレインが交流電源２の第１の端子２ａに接続される。ｎチャンネルMOSFET２３は、ドレインがｎチャンネルMOSFET２１のドレインに接続され、ソースが交流電源２の第２の端子２ｂに接続される。ｎチャンネルMOSFET２４は、ドレインが交流電源２の第２の端子２ｂに接続され、ソースがｎチャンネルMOSFET２２のソースに接続される。
【００８６】
ダイオード５１−１は、アノードがnチャンネルMOSFET２１のドレインと接続される。コンデンサ５２−１は、ダイオード５１−１のカソードと交流電源２の第１の端子２ａの間の電圧によりチャージされ、ダイオード５１−１と共にMOSFET２１を駆動させるためのチャージポンプ回路を構成する。ダイオード５１−２は、アノードがnチャンネルMOSFET２３のドレインと接続される。コンデンサ５２−２は、ダイオード５１−２のカソードと交流電源２の第２の端子２ｂの間の電圧によりチャージされ、ダイオード５１−２と共に、MOSFET２３を駆動させるためのチャージポンプ回路を構成する。
【００８７】
フォトダイオード６２−１は、ダイオード６２ａ−１、ツェナーダイオード２５５−１、および抵抗６１−１と共に、交流電源２の第１の端子２ａに接続された、交流電圧の位相を検知するMOSFET２１を駆動させるための位相検知回路を構成する。
【００８８】
NPNトランジスタ２５３−１は、コレクタにコンデンサ５２−１が接続され、エミッタにnチャンネルMOSFET２１のゲートが接続され、ベースにツェナーダイオード２５２−１を介して交流電源２の第１の端子２ａと接続される。抵抗６４−１は、一方の端子が、コンデンサ５２−１と接続され、他方の端子がフォトカプラ６３−１の受光側のコレクタに接続される。フォトカプラ６３−１の受光側のエミッタは、NPNトランジスタ２５３−１のベースに接続される。抵抗２５１−１、ツェナーダイオード２５２−１、NPNトランジスタ２５３−１、コンデンサ５２−１、フォトカプラ６３−１、および抵抗６４−１は、MOSFET２１を駆動させるための位相検知回路の検知結果、すなわち、フォトダイオード６２−１の発光の有無に基づいて、nチャンネルMOSFET２１をオンする信号を送る制御回路を構成する。
【００８９】
このnチャンネルMOSFET２１をオンする信号を送る制御回路は、MOSFET２１を駆動させるための位相検知回路の検知結果であるフォトダイオード６２−１の発光状態に基づいて、フォトカプラ６３−１によってMOSFET２１を駆動させるチャージポンプ回路よりMOSFET２１のゲートに電圧を印加するように接続され、第１の端子２ａの電位が第２の端子２ｂの電位よりも低くならないうちにMOSFET２１のゲートおよびソース間の電圧を所定値より小さくするように制御する。
【００９０】
抵抗２５４−１は、nチャンネルMOSFET２１のソース−ゲート間に接続され、MOSFET２１の放電回路を構成する。放電回路を構成する抵抗２５４−１の抵抗値は、MOSFET２１を駆動させる位相検知回路の検知結果で得られるタイミングより、交流電源２の第１の端子２ａと第２の端子２ｂとの間の電圧が、正から負または負から正に切り替わるタイミングに至るまでの期間内にゲート−ソース間の電位をMOSFET２１が確実にオフできる値とされる。
【００９１】
フォトダイオード６２−２は、ダイオード６２ａ−２、ツェナーダイオード２５５−２、および抵抗６１−２と共に、交流電源２の第２の端子２ｂに接続された、交流電圧の位相を検知するMOSFET２３を駆動させるための位相検知回路を構成する。
【００９２】
NPNトランジスタ２５３−２は、コレクタがコンデンサ５２−２に接続され、エミッタがnチャンネルMOSFET２３のゲートに接続され、ベースがツェナーダイオード２５２−２を介して、交流電源２の第２の端子２ｂと接続される。抵抗６４−２は、一方の端子が第２のコンデンサ５２−２と接続され、他方の端子がフォトカプラ６３−２の受光側のコレクタに接続される。フォトカプラ６３−２の受光側のエミッタは、NPNトランジスタ２５３−２のベースと接続される。抵抗２５１−２、ツェナーダイオード２５２−２、NPNトランジスタ２５３−２、コンデンサ５２−２、フォトカプラ６３−２、および抵抗６４−２は、MOSFET２３を駆動させるための位相検知回路の検知結果、すなわち、フォトダイオード６２−２の発光の有無に基づいて、nチャンネルMOSFET２３をオンする信号を送る制御回路を構成する。
【００９３】
このnチャンネルMOSFET２３をオンする信号を送る制御回路は、MOSFET２３を駆動させるための位相検知回路の検知結果であるフォトダイオード６２−２の発光状態に基づいて、フォトカプラ６３−２によってMOSFET２３を駆動させるチャージポンプ回路よりMOSFET２３のゲートに電圧を印加するように接続され、第２の端子２ｂの電位が第１の端子２ａの電位よりも低くならないうちにMOSFET２３のゲートおよびソース間の電圧を所定値より小さくするように制御する。
【００９４】
抵抗２５４−２は、nチャンネルMOSFET２３のソース−ゲート間に接続され、MOSFET２３の放電回路を構成する。放電回路を構成する抵抗２５４−２の抵抗値は、MOSFET２３を駆動させる位相検知回路の検知結果で得られるタイミングより、交流電源２の第１の端子２ａと第２の端子２ｂとの間の電圧が、正から負または負から正に切り替わるタイミングに至るまでの期間内にゲート−ソース間の電位をMOSFET２３が確実にオフできる値とされる。
【００９５】
抵抗２６２−１，２６４−１は、交流電源２の第２の端子２ｂとnチャンネルMOSFET２２，２４のソースの間の電圧を分圧した第１の駆動電圧をｎチャンネルMOSFET２２のソース−ゲート間に印加する第１の分圧回路を構成する。
【００９６】
抵抗２６１−１，２６２−２は、交流電源２の第１の端子２ａとnチャンネルMOSFET２２，２４のソースの間の電圧を分圧した第２の駆動電圧をｎチャンネルMOSFET２４のソース−ゲート間に印加する第２の分圧回路を構成する。
【００９７】
平滑コンデンサ８１は、nチャンネルMOSFET２１，２３のドレインおよびｎチャンネルMOSFET２２，２４のソースとの間の電圧により充電される。
【００９８】
抵抗１０１は、平滑コンデンサ８１とnチャンネルMOSFET２２，２４のソースに接続された電流値を検出する電流検出回路を構成する。
【００９９】
抵抗１０２，１０３は、MOSFET２１，２３のドレインとMOSFET２２，２４のソースの間の電圧を分圧した第3の分圧回路を構成する。
【０１００】
コンパレータ１０４は、非反転入力端子に前記第3の分圧回路で分圧された電圧が印加され、反転入力端子に電流検出回路を構成する抵抗１０１により検出される平滑コンデンサ８１とnチャンネルMOSFET２２，２４のソース間に流れる電流値に対応する電圧が入力され、比較結果をトランジスタ１０５，１０６のベースに出力する。
【０１０１】
トランジスタ１０５，１０６は、それぞれベースにコンパレータ１０４の出力に応じてMOSFET２２，２４をオフする様に構成され、抵抗２１１乃至２１４と共に、MOSFET２２，２４をオフするための制御回路１００を構成する。
【０１０２】
尚、図１６の全波整流回路１は、図１３の全波整流回路１の動作を実現させるための詳細な構成であり、動作そのものは、図１３における全波整流回路１と同様であるので、その説明は省略する。
【０１０３】
＜第２の実施の形態＞
［力率改善回路を含めた場合の問題］
以上においては、コンデンサインプット型の全波整流回路を実現させる構成について説明してきたが、力率改善回路を含めた構成とした場合、同期整流を実現すると、以下のように逆流する電流が発生し、障害が発生する恐れがある。
【０１０４】
すなわち、例えば、図１７で示されるような構成の場合、図中の一点鎖線で示される経路を介して逆流する電流が発生する恐れがある。
【０１０５】
図１７の回路は、ＡＣ１００ＶをＡＣ２４Ｖに変換する電源トランス３１０と、電源トランス３１０に接続された複数の電源ユニット３２０−１乃至３２０−ｎから構成されている。電源ユニット３２０−１は、ＡＣ２４Ｖを同期整流型ブリッジにより整流する整流回路３３０と、整流された電圧の力率を改善する力率改善回路３４０と、直流電圧を出力する出力回路３５０より構成されている。力率改善回路３４０は、インダクタＬと、MOSFETからなるＦＥＴ１と、ＦＥＴ２と、ＦＥＴ１およびＦＥＴ２のスイッチングを制御する制御回路３５２を備えており、制御回路３５２は、ＦＥＴ１とＦＥＴ２のデューテイ比を調整する。
【０１０６】
［力率改善回路を含む全波整流回路］
以上において、問題となるのは、図１７におけるＦＥＴ１で示されるハイサイド側のオンオフを制御するMOSFETが、逆流電流が発生しているタイミングにおいてオンの状態となり得ることである。したがって、上述した電流検知回路を構成し、逆流電流が発生する直前のタイミングにおいて、ハイサイド側のMOSFETをオフに制御することで力率改善回路を付した全波整流回路により安定した同期整流を実現することができる。
【０１０７】
図１８は、力率改善回路を付した全波整流回路１である。図１８の全波整流回路１において、図３，図６，図１３，図１６の全波整流回路１における構成と同一の機能を備えた構成については、同一の符号を付しており、その説明は適宜省略するものとする。また、図１８の全波整流回路１においては、同期全波整流を実現させるための構成、すなわち、MOSFET２１乃至２４等については、図１６の全波整流回路１と同一の機能であり、同一の動作をするものであるので、ここでは、力率改善回路についてのみ説明するものとする。
【０１０８】
図１８の全波整流回路１における力率改善回路は、力率改善制御回路４０１、オン時ディレイ回路４０２、反転回路４０３、オン時ディレイ回路４０４、ローサイド用オンオフ回路４０５、ハイサイド用オンオフ回路４０６、MOSFET４０７，４０８、およびインダクタ４０９より構成される。また、コンパレータ１０４に代えてコンパレータ１０４’が設けられている。コンパレータ１０４’における機能は、コンパレータ１０４とほぼ同様の機能であるが、非反転入力端子側に電流検知回路を構成する抵抗１０１の電流値に対応する電圧が入力され、反転入力端子側に固定電圧値を出力する電源４１０より供給される固定電圧値が閾値電圧値として入力され、出力端子が、ハイサイド用オンオフ回路４０６に接続されている点が異なる。
【０１０９】
力率改善制御回路４０１は、入力端子Ｖｉｎに同期整流された電圧が入力され、電源端子Ｖｃｃより図示せぬ電源より電力が供給され、電流検知端子ＩＳが、MOSFET２２，２４のソースに接続され、帰還電圧入力端子ＦＢがMOSFET４０８のドレインに接続され、グランド端子ＧＮＤが接地され、出力端子ｏｕｔが、オン時ディレイ回路４０２、および反転回路４０３に接続されている。オン時ディレイ回路４０２は、力率改善制御回路４０１より出力されるローサイド用のMOSFET４０７をオンに制御する信号を所定時間だけ遅延させてローサイド用オンオフ回路４０５に供給する。ローサイド用オンオフ回路４０５は、オン時ディレイ回路４０２より供給されてくるローサイド用のMOSFET４０７をオンに制御する信号に基づいてMOSFET４０７のオンに制御し、それ以外のときオフに制御する。反転回路４０３は、力率改善制御回路４０１より供給されてくるローサイド用のMOSFET４０７をオフに制御する信号を、オンに制御する信号に反転させて、ハイサイド用のMOSFET４０８をオン時ディレイ回路４０４に供給する。オン時ディレイ回路４０４は、反転回路４０３より出力されるハイサイド用のMOSFET４０８をオンに制御する信号を所定時間だけ遅延させてハイサイド用オンオフ回路４０６に供給する。ハイサイド用オンオフ回路４０６は、オン時ディレイ回路４０４より供給されてくるハイサイド用のMOSFET４０８をオンに制御する信号に基づいてMOSFET４０８のオンに制御し、それ以外のときオフに制御する。
【０１１０】
このような構成により、MOSFET４０７，４０８のオンオフの制御と、インダクタ４０９により、力率が改善される。
【０１１１】
次に、ハイサイド用のMOSFET４０８を強制的にオフにする動作について説明する。
【０１１２】
コンパレータ１０４’は、電流検知回路を構成する抵抗１０１を流れる電流量に対応した両端電圧が、所定の電圧値よりも高いとき、Ｈｉとなる出力信号を出力する。この場合、ハイサイド用オンオフ回路４０６には、オン時ディレイ回路４０４の出力信号がＨｉで、かつ、コンパレータ１０４’の出力信号がＨｉであるときにはＨｉの信号が供給され、それ以外のとき、Ｌｏｗの信号が供給されることになる。このため、コンパレータ１０４’より供給される信号がＨｉの信号であれば、実質的にオン時ディレイ回路４０４の出力信号そのものがハイサイド用オンオフ回路４０６に供給される。一方、電流検知回路を構成する抵抗１０１を流れる電流値に対応する両端電圧が所定の電圧よりも低くなり、逆流電流が流れる条件に近付くと、コンパレータ１０４’からはＬｏｗの信号が出力されることにより、ハイサイド用オンオフ回路４０６には、オン時ディレイ回路４０４からの出力信号に関わらず、Ｌｏｗの信号が供給されることになる。この結果、ハイサイド用オンオフ回路４０６は、MOSFET４０８をオフとすることにより、図１７で示されるような逆流を防止させることが可能となる。
【０１１３】
尚、図１３または図１６における場合のように、MOSFET２２，２４のゲートに対してコンパレータ１０４’の出力結果に対応する信号を供給して、MOSFET２２，２４を強制的にオフにするようにしてもよい。さらに、コンパレータ１０４’の出力信号に対応して、MOSFET２１乃至２４、およびMOSFET４０８を全てオフするように、制御しても良いし、それらのうちのいずれかをオフとするように制御するようにしてもよい。
【０１１４】
以上の如く、本技術によれば、全波整流に伴うロスを低減することが可能となる。すなわち、全波整流回路のロスはダイオードで構成された場合、平均電流×順方向電圧VFで決定され、例えば、交流電圧がAC100Vで負荷を200Wとすると、平均電流が約1A程度になり、VF=1.1Vとすると、1×1.1=1.1Wであり、ダイオード4つトータルのロスは4.4W程度になる。
【０１１５】
一方、MOSFETを用いた同期整流では、MOSFETのロスは実効値電流×実効値電流×オン抵抗で決定され、前記と同じ条件で、実効値電流は約1.5A程度になり、オン抵抗を50mΩとすると、1.5×1.5×0.05≒0.11Wであり、MOSFET４つトータルのロスは0.44W程度とり、3.96Wのロス低減が可能となる。
【０１１６】
更には、アミューズメント業界の様に、スイッチング電源に入力される交流電圧がAC24Vの場合、MOSFETの耐圧は現状においては十分なものである（耐圧：60V）ので、オン抵抗が更に低いものが使用できる。一方、ダイオードの順方向電圧VFはダイオードの耐圧を下げたとしても極端には下がらず、約0.6V程度である。ダイオードの順方向電圧VFを0.6V、MOSFETのオン抵抗を4ｍΩとすると、9.3W程度のロス低減が可能となる。
【０１１７】
これらの効果により、従来であれば大型の放熱器にダイオードを取り付け発熱対策を行っていたが、高効率化することによって放熱器が要らなくなるので、１つのパッケージ化を実現する事が可能となる。
【０１１８】
また、本技術の全波整流回路によれば、貫通電流と称される、ｎチャンネルMOSFET２１およびｎチャンネルMOSFET２３に同時に電流が流れる現象を防ぐ事が可能となる。
【０１１９】
一方、コンデンサインプット型の全波整流の場合、図１１で示されるように、交流電源２より出力される出力電圧の1サイクルに対して電力が伝達される期間は短くなる。これは上述したMOSFET２１，２３とMOSFET２２，２４のソースとの間に接続された平滑コンデンサ８１で整流された脈流電圧を直流に置き換えるためであり、交流電圧が出力電圧よりも高い状態の時のみ交流電源２より電流が流れる（電力が供給される）。また、上記位相検知回路により、例えば、図１４の様に１周期の間の一定期間のみMOSFETはオン状態にある。したがって、MOSFETは特性上ドレインからソース及びソースからドレイン双方向電流を流す素子であるため、MOSFETがオンしている間は図９で示される通り、交流電源２の第１の端子２ａまたは第２の端子２ｂと平滑コンデンサ８１の低電位側（以後グランドと名づける）の間の電圧は出力電圧とほぼ同じ電圧が印加される。そのため、この時、nチャンネルMOSFET２２，２４がオン状態にあると図９で示されるように、平滑コンデンサ８１に蓄えられた電荷を放電する経路で電流が流れる事になる。
【０１２０】
しかしながら、電流検出回路を構成する抵抗１０１に流れる電流値が所定の値よりも低くなった場合、電流検出回路を構成する抵抗１０１に接続されたコンパレータ１０４が検知するため、その結果に基づきMOSFET２２，２４がオフにされる。このように動作することにより、図１４で示されるように、平滑コンデンサ８１に蓄えられた電荷を放電する担い手であったnチャンネルMOSFET２１，２４、またはnチャンネルMOSFET２２，２３の片方、または両方をオフする事によって逆流経路を完全に遮断する事が可能となる。
【０１２１】
また、nチャンネルMOSFETの内部には必ずソースからドレイン方向に寄生ダイオードが存在する。その為、全てのコンデンサの電荷が0状態で電源投入されたとしても、定常状態に推移するまでの間はMOSFETの寄生ダイオードが電流伝達の担い手となる。つまりは、図１４の様に電流の担い手であったMOSFETを急遽オフしたとしても、MOSFETの寄生ダイオードを通じて電流を流すため逆起電力が発生して素子が破壊されたりする事を防止することが可能となる。
【０１２２】
結果として、図１５で示されるように、電流が反転する直前のタイミングで、MOSFET２２，２４をオフする事によってコンデンサインプット型の同期整流が可能となる。
【０１２３】
以上の如く、本技術によれば、電力損失を低減すると共に、ｎチャンネルMOSFETを保護することができるので、動作の安定性を向上させることが可能となる。また、逆方向に流れる電流を遮断することができるので、逆電流による障害を防止することが可能となり、さらに、力率改善回路を付したような場合であっても、同様の制御により逆方向に流れる電流により生じる障害を防止することが可能となる。
【０１２４】
また、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
【符号の説明】
【０１２５】
１ 全波整流回路
１１乃至１４ ダイオード
２１乃至２４ MOSFET
３１乃至３４ 寄生ダイオード
５１ ダイオード
５２ コンデンサ
６２ フォトダイオード
６３ フォトカプラ
８１ 平滑コンデンサ
１０１ 抵抗
１０４，１０４’ コンパレータ
１０５，１０６ トランジスタ
４０１ 力率改善制御回路
４０２ オン時ディレイ回路
４０３ 反転回路
４０４ オン時ディレイ回路
４０５ ローサイド用オンオフ回路
４０６ ハイサイド用オンオフ回路
４０７，４０８ MOSFET
４０９ インダクタ
【特許請求の範囲】
【請求項１】
交流電源から入力された交流電圧を全波整流する全波整流回路において、
内部の寄生ダイオードにおけるアノードに対応する端子が前記交流電源の第１の端子に接続された第１のMOSFET（Metal Oxide Semiconductor Field Effect Transistor）と、
内部の寄生ダイオードにおけるカソードに対応する端子が前記交流電源の前記第１の端子に接続された第２のMOSFETと、
内部の寄生ダイオードにおけるカソードに対応する端子が前記第１のMOSFETの内部の寄生ダイオードにおけるカソードに対応する端子に接続され、内部の寄生ダイオードにおけるアノードに対応する端子が前記交流電源の第２の端子に接続された第３のMOSFETと、
内部の寄生ダイオードにおけるカソードに対応する端子が前記交流電源の前記第２の端子に接続され、内部の寄生ダイオードにおけるアノードに対応する端子が前記第２のMOSFETの内部の寄生ダイオードにおけるアノードに対応する端子に接続された第４のMOSFETと、
前記交流電源の第１の端子に接続された交流電圧の位相を検知する第１の位相検知回路と、
前記交流電源の第２の端子に接続された交流電圧の位相を検知する第２の位相検知回路と、
前記第１の位相検知回路の検知結果に基づき、前記第１のMOSFETをオンする第１の制御回路と、
前記第２の位相検知回路の検知結果に基づき、前記第３のMOSFETをオンする第２の制御回路と、
前記第２および第４のMOSFETに流れる電流値を検知する電流検知回路と、
前記電流検知回路の検知結果である電流値が所定値よりも小さくなった場合、前記第１乃至第４のMOSFETのうち、少なくとも１つをオフするように接続された強制遮断回路と
を含む全波整流回路。
【請求項２】
前記第１および前記第３のMOSFETの内部寄生ダイオードのカソードに対応する端子と、前記第２および前記第４のMOSFETの内部寄生ダイオードのアノードに対応する端子との間の電圧によって得られる脈流電圧を平滑するように接続された平滑コンデンサをさらに含み、
前記電流検知回路は、
前記平滑コンデンサと、前記第２および前記第４のMOSFETとの間に電流を検出するための電流検出抵抗と、
前記電流検出抵抗に流れる電流値が所定値よりも小さいか否かにより信号を出力するコンパレータとを含む
請求項１に記載の全波整流回路。
【請求項３】
前記コンパレータの最低入力端子は、前記電流検出抵抗を介して前記第２および第４のMOSFETのソース、またはドレインと接続される
請求項２に記載の全波整流回路。
【請求項４】
前記強制遮断回路は、前記第２および第４のMOSFETの少なくとも１つをオフにする遮断制御回路を含む
請求項２に記載の全波整流回路。
【請求項５】
前記遮断制御回路は、抵抗、およびトランジスタを含み、前記抵抗の一方の端部が前記コンパレータの出力端子に接続され、前記抵抗の他方の端部が前記トランジスタのベースに接続され、前記トランジスタのコレクタが、前記第２および第４のMOSFETのゲートの少なくともそのいずれかに接続される
請求項４に記載の全波整流回路。
【請求項６】
前記第１乃至第４のMOSFETは、ｎチャンネルMOSFETである
請求項１に記載の全波整流回路。
【請求項７】
前記第１の制御回路は、
前記交流電源の第１の端子の電圧よりも高い電圧を生成する第１のチャージポンプ回路を含み、
前記第１の位相検知回路の検知結果に基づいて、フォトカプラによって前記第１のチャージポンプ回路より前記第１のMOSFETのゲートに電圧を印加するように接続され、前記第１の端子の電位が前記第２の端子の電位よりも低くならないうちに前記第１のMOSFETのゲートおよびソース間の電圧を所定値より小さくするように接続される
請求項１に記載の全波整流回路。
【請求項８】
前記第１のチャージポンプ回路は、
第１のダイオードおよび第１のコンデンサを含み、
前記第１のダイオードのアノードが前記第１のMOSFETの内部寄生ダイオードにおけるカソードに対応する端子、または前記交流電源の第２の端子に接続され、前記第１のダイオードのカソードと前記交流電源の第１の端子との間に第１のコンデンサが接続される
請求項７に記載の全波整流回路。
【請求項９】
前記第１のMOSFETのゲートおよびソース間に抵抗を含み、前記抵抗の抵抗値は、前記第１の位相検知回路の検知結果で得られるタイミングより、前記交流電源の第１の端子と第２の端子との間の電圧が正から負若しくは負から正に切り替わるタイミングに至るまでの期間内にゲートおよびソース間の電位を第１のMOSFETが確実にオフできる値である
請求項７に記載の全波整流回路。
【請求項１０】
前記第２の制御回路は、
前記交流電源の第２の端子の電圧よりも高い電圧を生成する第２のチャージポンプ回路を含み、
前記第２の位相検知回路の検知結果に基づいて、フォトカプラによって前記第２のチャージポンプ回路より前記第３のMOSFETのゲートに電圧を印加するように接続され、前記第２の端子の電位が前記第１の端子の電位よりも低くならないうちに前記第３のMOSFETのゲートおよびソース間の電圧を所定値より小さくするように接続される
請求項１に記載の全波整流回路。
【請求項１１】
前記第２のチャージポンプ回路は、
第２のダイオードおよび第２のコンデンサを含み、
前記第２のダイオードのアノードが前記第３のMOSFETの内部寄生ダイオードにおけるカソードに対応する端子、または前記交流電源の第１の端子に接続され、前記第２のダイオードのカソードと前記交流電源の第２の端子との間に第２のコンデンサが接続される
請求項１０に記載の全波整流回路。
【請求項１２】
前記第３のMOSFETのゲートおよびソース間に抵抗を含み、前記抵抗の抵抗値は、前記第２の位相検知回路の検知結果で得られるタイミングより、前記交流電源の第１の端子と第２の端子との間の電圧が正から負若しくは負から正に切り替わるタイミングに至るまでの期間内にゲートおよびソース間の電位を第３のMOSFETが確実にオフできる値である
請求項１０に記載の全波整流回路。
【請求項１３】
力率改善回路と、
全波整流された出力に直列接続されたインダクタと、
前記インダクタの出力とグランドの間にドレインおよびソースが接続された第５のMOSFETと、
前記インダクタの出力と直列に接続されたMOSFETの寄生ダイオードのアノードに対応する端子がインダクタの出力となるように接続された第６のMOSFETとをさらに含み、
前記電流検知回路は、前記力率改善回路のグランドと第２および第４のMOSFETの寄生ダイオードにおけるアノードに対応する端子との間の電流値を検知し、
前記強制遮断回路は、前記交流電源の前記電流検知回路の検知結果に基づいて、前記力率改善回路の出力信号を制御して、前記電流値が所定値よりも小さい場合、少なくとも第１乃至第４および第６のMOSFETのうち、少なくとも１つをオフする
請求項１に記載の全波整流回路を含む電源システム。
【請求項１】
交流電源から入力された交流電圧を全波整流する全波整流回路において、
内部の寄生ダイオードにおけるアノードに対応する端子が前記交流電源の第１の端子に接続された第１のMOSFET（Metal Oxide Semiconductor Field Effect Transistor）と、
内部の寄生ダイオードにおけるカソードに対応する端子が前記交流電源の前記第１の端子に接続された第２のMOSFETと、
内部の寄生ダイオードにおけるカソードに対応する端子が前記第１のMOSFETの内部の寄生ダイオードにおけるカソードに対応する端子に接続され、内部の寄生ダイオードにおけるアノードに対応する端子が前記交流電源の第２の端子に接続された第３のMOSFETと、
内部の寄生ダイオードにおけるカソードに対応する端子が前記交流電源の前記第２の端子に接続され、内部の寄生ダイオードにおけるアノードに対応する端子が前記第２のMOSFETの内部の寄生ダイオードにおけるアノードに対応する端子に接続された第４のMOSFETと、
前記交流電源の第１の端子に接続された交流電圧の位相を検知する第１の位相検知回路と、
前記交流電源の第２の端子に接続された交流電圧の位相を検知する第２の位相検知回路と、
前記第１の位相検知回路の検知結果に基づき、前記第１のMOSFETをオンする第１の制御回路と、
前記第２の位相検知回路の検知結果に基づき、前記第３のMOSFETをオンする第２の制御回路と、
前記第２および第４のMOSFETに流れる電流値を検知する電流検知回路と、
前記電流検知回路の検知結果である電流値が所定値よりも小さくなった場合、前記第１乃至第４のMOSFETのうち、少なくとも１つをオフするように接続された強制遮断回路と
を含む全波整流回路。
【請求項２】
前記第１および前記第３のMOSFETの内部寄生ダイオードのカソードに対応する端子と、前記第２および前記第４のMOSFETの内部寄生ダイオードのアノードに対応する端子との間の電圧によって得られる脈流電圧を平滑するように接続された平滑コンデンサをさらに含み、
前記電流検知回路は、
前記平滑コンデンサと、前記第２および前記第４のMOSFETとの間に電流を検出するための電流検出抵抗と、
前記電流検出抵抗に流れる電流値が所定値よりも小さいか否かにより信号を出力するコンパレータとを含む
請求項１に記載の全波整流回路。
【請求項３】
前記コンパレータの最低入力端子は、前記電流検出抵抗を介して前記第２および第４のMOSFETのソース、またはドレインと接続される
請求項２に記載の全波整流回路。
【請求項４】
前記強制遮断回路は、前記第２および第４のMOSFETの少なくとも１つをオフにする遮断制御回路を含む
請求項２に記載の全波整流回路。
【請求項５】
前記遮断制御回路は、抵抗、およびトランジスタを含み、前記抵抗の一方の端部が前記コンパレータの出力端子に接続され、前記抵抗の他方の端部が前記トランジスタのベースに接続され、前記トランジスタのコレクタが、前記第２および第４のMOSFETのゲートの少なくともそのいずれかに接続される
請求項４に記載の全波整流回路。
【請求項６】
前記第１乃至第４のMOSFETは、ｎチャンネルMOSFETである
請求項１に記載の全波整流回路。
【請求項７】
前記第１の制御回路は、
前記交流電源の第１の端子の電圧よりも高い電圧を生成する第１のチャージポンプ回路を含み、
前記第１の位相検知回路の検知結果に基づいて、フォトカプラによって前記第１のチャージポンプ回路より前記第１のMOSFETのゲートに電圧を印加するように接続され、前記第１の端子の電位が前記第２の端子の電位よりも低くならないうちに前記第１のMOSFETのゲートおよびソース間の電圧を所定値より小さくするように接続される
請求項１に記載の全波整流回路。
【請求項８】
前記第１のチャージポンプ回路は、
第１のダイオードおよび第１のコンデンサを含み、
前記第１のダイオードのアノードが前記第１のMOSFETの内部寄生ダイオードにおけるカソードに対応する端子、または前記交流電源の第２の端子に接続され、前記第１のダイオードのカソードと前記交流電源の第１の端子との間に第１のコンデンサが接続される
請求項７に記載の全波整流回路。
【請求項９】
前記第１のMOSFETのゲートおよびソース間に抵抗を含み、前記抵抗の抵抗値は、前記第１の位相検知回路の検知結果で得られるタイミングより、前記交流電源の第１の端子と第２の端子との間の電圧が正から負若しくは負から正に切り替わるタイミングに至るまでの期間内にゲートおよびソース間の電位を第１のMOSFETが確実にオフできる値である
請求項７に記載の全波整流回路。
【請求項１０】
前記第２の制御回路は、
前記交流電源の第２の端子の電圧よりも高い電圧を生成する第２のチャージポンプ回路を含み、
前記第２の位相検知回路の検知結果に基づいて、フォトカプラによって前記第２のチャージポンプ回路より前記第３のMOSFETのゲートに電圧を印加するように接続され、前記第２の端子の電位が前記第１の端子の電位よりも低くならないうちに前記第３のMOSFETのゲートおよびソース間の電圧を所定値より小さくするように接続される
請求項１に記載の全波整流回路。
【請求項１１】
前記第２のチャージポンプ回路は、
第２のダイオードおよび第２のコンデンサを含み、
前記第２のダイオードのアノードが前記第３のMOSFETの内部寄生ダイオードにおけるカソードに対応する端子、または前記交流電源の第１の端子に接続され、前記第２のダイオードのカソードと前記交流電源の第２の端子との間に第２のコンデンサが接続される
請求項１０に記載の全波整流回路。
【請求項１２】
前記第３のMOSFETのゲートおよびソース間に抵抗を含み、前記抵抗の抵抗値は、前記第２の位相検知回路の検知結果で得られるタイミングより、前記交流電源の第１の端子と第２の端子との間の電圧が正から負若しくは負から正に切り替わるタイミングに至るまでの期間内にゲートおよびソース間の電位を第３のMOSFETが確実にオフできる値である
請求項１０に記載の全波整流回路。
【請求項１３】
力率改善回路と、
全波整流された出力に直列接続されたインダクタと、
前記インダクタの出力とグランドの間にドレインおよびソースが接続された第５のMOSFETと、
前記インダクタの出力と直列に接続されたMOSFETの寄生ダイオードのアノードに対応する端子がインダクタの出力となるように接続された第６のMOSFETとをさらに含み、
前記電流検知回路は、前記力率改善回路のグランドと第２および第４のMOSFETの寄生ダイオードにおけるアノードに対応する端子との間の電流値を検知し、
前記強制遮断回路は、前記交流電源の前記電流検知回路の検知結果に基づいて、前記力率改善回路の出力信号を制御して、前記電流値が所定値よりも小さい場合、少なくとも第１乃至第４および第６のMOSFETのうち、少なくとも１つをオフする
請求項１に記載の全波整流回路を含む電源システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１２−２４４７８６（Ｐ２０１２−２４４７８６Ａ）
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願番号】特願２０１１−１１２９６６（Ｐ２０１１−１１２９６６）
【出願日】平成２３年５月２０日（２０１１．５．２０）
【出願人】（０００００２９４５）オムロン株式会社 (3,542)
【Ｆターム（参考）】
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願日】平成２３年５月２０日（２０１１．５．２０）
【出願人】（０００００２９４５）オムロン株式会社 (3,542)
【Ｆターム（参考）】
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