内蔵熱電冷却機を備えるマイクロエレクトロニクス・アセンブリおよびその製造方法
【課題】マイクロエレクトロニクス装置を冷却する内蔵熱冷却機（ＴＥＣ）を含むマイクロエレクトロニクス・アセンブリ、および、マイクロエレクトロニクス・アセンブリを含むシステムを製作する方法を提供する。
【解決手段】方法は、マイクロエレクトロニクス装置を提供し、内蔵ＴＥＣ１２０とマイクロエレクトロニクス装置との間に搭載材料がないように、内蔵ＴＥＣをマイクロエレクトロニクス装置上に直接形成することを含む。内蔵ＴＥＣは、Ｎ型電極１１６およびＰ型電極１１８とそれらを直列に結合する導体素子１２２〜１３４からなるカップルの少なくとも１つから構成される。
【解決手段】方法は、マイクロエレクトロニクス装置を提供し、内蔵ＴＥＣ１２０とマイクロエレクトロニクス装置との間に搭載材料がないように、内蔵ＴＥＣをマイクロエレクトロニクス装置上に直接形成することを含む。内蔵ＴＥＣは、Ｎ型電極１１６およびＰ型電極１１８とそれらを直列に結合する導体素子１２２〜１３４からなるカップルの少なくとも１つから構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施例は、マイクロエレクトロニクス装置のための熱電冷却機（built-in
thermoelectric cooler）に関する。
【背景技術】
【０００２】
動作中の集積回路ダイのようなマイクロエレクトロニクス装置を冷却する必要性は、当技術分野においてよく認識されている。典型的には、このような装置のスポット冷却は、不均一なダイ・パワー・マップの結果に対して、同一の信頼できる動作を保証し、かつ持続した高温の結果としての装置故障を防ぐために必要とされる。
【０００３】
マイクロエレクトロニクス装置の冷却は、先行技術に従う様々な方法で達成された。マイクロエレクトロニクス装置を冷却するための現在の大規模に製造する解決法の例では、液体循環または冷凍に基づいた冷却設計を含む。しかしながら、後にその解決法は、高価であることが明らかとなった。選択肢として、スタンドアロン型の熱電冷却機（thermoelectric cooler：以下、「ＴＥＣ」という。）は、高価ではないが、しかし有効な冷却オプションを提示するために利用可能となった。周知のように、ペルチエ効果に基づくＴＥＣ機能は、２つの相違する材料からなる接合における電流通路によって、冷却効果がもたらされる。電流の流れを逆にすると、発熱効果が観察される場合がある。
【０００４】
現在のＴＥＣは、一般に３つの異なる製造工程に従って製造される。第１の製造工程に従って、ＢｉまたはＴｅをベースとする合金（例えば、Ｂｉ２Ｔｅ３またはＢｉＳｂ）、あるいは、ＰｂＴｅまたはＳｉＧｅのようなＴＥ材料の単結晶インゴットが提供される。その後、そのインゴットは、ウエハへスライスされ、そして正確に寸法取りされたブロックへ分割される。その後、熱電対を製造するために望まれるように、ブロックの適切なものはＰドープされ（例えば、アンチモンで）、またＮドープされる（例えばセレンで）。その後、一対のＰおよびＮドープされた熱電対は、Ｎｉでめっきされ、ドープしていない熱電対に沿って適切な場所にはんだ付けし、そして結合を形成するために金属化された基板間に挟まれる。その結合は、電気的には直列に熱的には並列に共に接合された１つのＮ型および１つのＰ型の熱電対から成る１対の熱電対を含む。基板はアルミナ磁器で製作されるが、ベリリア（ｂｅｒｙｌｉａ）磁器や他の材料が使用されてもよい。多くの結合は、ＴＥＣを形成するためにビアろう付けのように共に接合される。例えば、単一ステージのモジュールが形成されてもよく、それは熱電対結合の単一層を含む。その後、ＴＥＣは、同じ冷却を行なうマイクロエレクトロニクス装置に形成（搭載）される。その搭載は、熱インターフェイス・パッドまたは熱グリースを備えた圧縮、はんだまたはエポキシ樹脂によって達成される。アセンブリの結果は、熱グリース、エポキシ樹脂またははんだのように、それらの間に配置された搭載材料によってマイクロエレクトロニクス装置に搭載されたＴＥＣとなる。
【０００５】
第２の製造工程によれば、上記されるようなインゴットからの作業の代わりに、その熱電対はスパッタリングによって製作される。特に、典型的には、ＴＥ材料で作られる３つのスパッタリング・ターゲットが、Ｐ型、Ｎ型および非ドープ熱電対をスパッタリングするために使用される。このようにして形成された熱電対は、ＴＥＣを形成するために、電気的には直列に熱的には並列に共に接合される。その後、ＴＥＣは、上記のように、マイクロエレクトロニクス装置に形成される。
【０００６】
第３の製造工程によれば、熱電対は超格子構造（superlattice structure）を有する。超格子構造は、典型的に、各層が数ナノメータの厚みである２つの異なる半導体材料の交互の層から成る構造である。例えば、ＰまたはＮ型熱電対は、ＰまたはＮ型半導体材料の層を交互にすることで作られる。各層は、一般に約１０ｎｍ台の厚さである。超格子Ｐ型熱電対は、例えば、Ｂｉ０．５Ｓｂ１．５Ｔｅ３の層を備えるＢｉ２Ｔｅ３／Ｓｂ２Ｔｅ３の交互層のように、Ｐ型ビスマス・カルコゲニド材料の交互層を含む。超格子Ｎ型熱電対は、例えば、Ｂｉ２Ｓｅ３の交互層を備えるＢｉ２Ｔｅ３の交替層のように、Ｐ型ビスマス・カルコゲニド材料を交互層に含む。それぞれの超格子構造もコバルト・アンチモン・方コバルト鉱（cobalt
antimony skutteridite）材料から形成される。上述のように、超格子熱電対の各層は、はんだ付けによって隣接した層に接合され、典型的には厚さ約５ミクロンである構造を達成する。このようにして形成された熱電対は、上述のように、ＴＥＣを形成するために共に接合され、それは、その後、上述のように、マイクロエレクトロニクス装置に搭載される。
【０００７】
不都合なことに、先行技術のＴＥＣは、複数の理由からそれらの応用に制限される。現在利用可能なＴＥＣは必ずしも特定のマイクロエレクトロニクス装置に特有の熱除去要求を提供しない。加えて、このようなＴＥＣは、典型的にはミリメートルの範囲にあるそれらの厚さによる熱流束能力に制限を受ける。さらに、現在利用可能なＴＥＣをマイクロエレクトロニクス装置の裏面側へ搭載されるのに必要な搭載材料は、都合の悪いことに全パッケージの熱接触抵抗を増し、それにより、熱除去効率を落とすことになる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−２４３７３１号公報
【特許文献２】特開２００４−１６５６７７号公報
【特許文献３】米国特許第６８００９３３号明細書
【０００９】
本発明の実施例は、例として図示されるが、添付図面の形状に制限を与えるものではなく、同種の参照は同じ要素を示す。
【図面の簡単な説明】
【００１０】
【図１】実施例に従って内蔵ＴＥＣを具備するマイクロエレクトロニクス装置を含むマイクロエレクトロニクス・アセンブリを図示する。
【図２】図１のアセンブリにおける製造中の様々なステージを図示する。
【図３ａ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図３ｂ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図３ｃ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図３ｄ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図４】図１のアセンブリにおける製造中の様々なステージを図示する。
【図５ａ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図５ｂ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図５ｃ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図５ｄ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図６】図１のアセンブリにおける製造中の様々なステージを図示する。
【図７ａ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図７ｂ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図７ｃ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図７ｄ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図８ａ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図８ｂ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図９】図１のアセンブリにおける製造中の様々なステージを図示する。
【図１０ａ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図１０ｂ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図１０ｃ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図１０ｄ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図１１】本発明の実施例によるマイクロエレクトロニクス・アセンブリ中の内蔵ＴＥＣによって提供される温度降下を示すグラフである。
【図１２】図１のマイクロエレクトロニクス・アセンブリを含むシステムについての概要図である。
【発明を実施するための形態】
【００１１】
内蔵熱電冷却機を含むマイクロエレクトロニクス・アセンブリを製作する方法、内蔵熱電冷却機を含むマイクロエレクトロニクス・アセンブリ、および、マイクロエレクトロニクス・アセンブリを含むシステムが、ここに開示される。
【００１２】
様々な態様の図示された実施例がその技術内容を他の当業者に伝えるために当業者によって共通に使用される用語を用いて説明される。しかしながら、本発明は、説明された態様の幾つかのみで実施できることは当業者には明らかであろう。説明目的のために、特定の数、材料および構成は、図示された実施例についての完全な理解を提供するために述べられる。しかしながら、特定の詳細事項がなくても、本発明を実施できることは当業者には明らかであろう。他の例では、周知の特徴は、図示された実施例を不明瞭にしないために省略されるか単純化される。
【００１３】
様々な動作は、本発明を理解するための最も便宜な手法で、複数の個別の動作として順番に説明されるであろうが、しかしながらこれらの動作は、必ずしもにその順番に依存することを暗示するものとして解釈されるべきではない。特に、これらの動作は、説明の順序であり、実行される必要はない。
【００１４】
「ある実施例において」というフレーズが繰り返し使用される。そのフレーズは一般に同じ実施例を参照するものではないが、参照してもよい。用語「成る」、「含む」、および、「有する」は、その内容が他のことを述べない限り、同意語である。
【００１５】
図１をまず参照して、配置１０２は、本発明の実施例に従って形成されたマイクロエレクトロニクス・アセンブリ１００を含めて示される。配置１０２は、以下さらに説明されるように、電気回路１３７、および、フィードバック制御ループ１４０をさらに含む。アセンブリ１００は、ダイ１１０のようなマイクロエレクトロニクス装置を含む。図１に示されるように、必要に応じて、ダイ１１０は、一方である相互接続金属化導体素子１２４，１２８，１３２と他方であるダイ１１０のシリコン基板１１５との間の相互拡散を防ぐためにその裏面１１４（すなわち、内蔵ＴＥＣを含むその側面）上に提供される初期酸化層１１２を含み、さらに電気的な絶縁層も提供する。相互接続金属化導体素子（１２２，１２４，１２６，１２８，１３０，１３２，１３４）は短いので、電気的な絶縁の提供が必要とされる。酸化層１１２は、シリコン酸化層を含み、周知の方法のいずれかに従って、ダイ１１０の裏面１１４上に成長する。好ましくは、酸化層１１２は、垂直の拡散炉中でダイ１１０の裏面１１４上に熱成長する。アセンブリ１００は、本発明の実施例によるマイクロエレクトロニクス装置上に構築されたＴＥＣ１２０をさらに含む。図１に示されるように、ＴＥＣ１２０とダイ１１０との間に搭載材料は存在しない。「搭載材料」によって、本発明の態様で意味するものは、１つのマイクロエレクトロニクス・コンポーネントを別のものに物理的に付属させる材料であり、例えば、搭載材料の例には、はんだ、熱グリース、および、エポキシを含むが、しかしこれらに制限されることはない。図示された実施例中のＴＥＣ１２０は、図のように対となるＮ型電極１１６およびＰ型電極１１８を含み、その電極は、ＴＥ材料、例えば、ＢｉまたはＴｅベースの合金（例えば、Ｂｉ２Ｔｅ３またはＢｉＳｂ）、またはＰｂＴｅまたはＳｉＧｅで作製され、他のタイプのＴＥ材料が本発明の実施例の範囲内にあることは理解されるであろう。電極のＴＥ材料は従来のドーパントで適切にドープされるが、例えば、Ｎ型ドーパントとしてリン、ヒ素、アンチモン、ビスマス、セレンおよびテルルが使用され、そしてＰ型ドーパントとしてホウ素、アルミニウム、ガリウムおよびインジウムが使用される。Ｐ型およびＮ型電極は、パターン化された酸化層１１９によって分離され、それは、当業者によって認識されるように、周知の方法のいずれか１つを使用して提供される。酸化層１１９の機能は、Ｎ型およびＰ型電極を互いに電気的に分離することである。Ｎ型およびＰ型電極は、相互接続金属化導体素子１２２，１２４，１２６，１２８，１３０，１３２，１３４によって共に電気的に結合される。導体素子１２２−１３４は、例えば、アルミニウム銅合金（約０．５％の銅を含有）、または銅、好ましくは約０．５％の銅を含有するアルミニウム銅合金のようなあらゆる適切な導電材料からなる。本発明の実施例によるＴＥＣ１２０の厚さの範囲は約５０ミクロンと約２００ミクロンの間であり、電極は約２０ミクロンと約５０ミクロンの間の厚みを有し、導電材料は厚さとして約１０と約１００ミクロンの間にある。
【００１６】
ＴＥＣ１２０によるダイ１１０の冷却は、ペルチエ効果の機能として生じる。再び図１を参照して、特に、ＤＣ電源１３６はＴＥＣに接続され、図示されるように導体素子１２２，１３４に同じ電力を供給するために回路１３７を形成する。回路１３７中の電子は、回路１３７中のＴＥＣ１２０を通って図示された矢印の方向に流れ、そうすることでダイの動作中にダイ１１０から排熱する。熱終端でＴＥＣによって廃棄された電力は、ダイの冷却裏面で吸収された電力にＴＥＣで放散された電力をプラスした電力に等しい。ＴＥＣ１２０は、ダイ１１０から吸収した熱を放散するために、例えば、インテグレイテッド・ヒート・スプレッダ（ＩＨＳ：integrated heat spreader）、または液冷冷却板（liquid cooled cold plate）のような従来のヒート・シンク１３８に結合されてもよい。冷接点、すなわちダイ１１０とＴＥＣ１２０との間の接合面で吸収された熱は、その回路を通過する電流、および、Ｎ型およびＰ型の電極の対から成るカップルの数に比例した率で、熱接点、またはＴＥＣ１２０とヒート・シンク１３８との間の接合面の方へ排出される。図１に示されるように、図示されたＮおよびＰのカップルはＴＥＣモジュールへ結合され、ここでそれらは電気的に連続して、また熱的に並行に接続される。ＴＥＣ１２０に印加される典型的な電圧は、約３Ｖから約５Ｖの範囲であり、１２Ｖまで上げることができる。ＴＥＣによって提供される局所冷却によって、ダイの全電力は、例えば、その正面からみてダイ上のいずれのポイントにおいても摂氏１００度のように、同じ最高温度の規格値を超過せずに増加させることができる。必要があれば、本発明の実施例に従って、フィードバック制御ループ１４０が、図１に概略的に示されるように、電源１３６によって電力が供給される電気回路に結合されてもよい。フィードバック制御ループ１４０は、ダイの温度を検出するためにダイ１１０に結合されるように概略的に示される温度センサＴＳを含む。さて、ＴＳは、次に、例えば、ＴＥＣに供給される電源１３６の電圧を規制することにより、ＴＥＣ１２０を通る電流を規制するフィードバック制御システムＦＣＳに信号を伝える。このように、フィードバック制御ループ１４０によって、ダイ１１０の温度の関数としてＴＥＣ１２０によって提供される冷却範囲の管理を行なうことができる。ＦＣＳは、１つの従来方式としてＴＥＣ１２０を通る電流を規制するために、ＴＳから温度信号を受け取るためにいずれかの従来のマイクロプロセッサを含んでいてもよい。
【００１７】
図１および後続の図はダイとしての要素１１０に関するが、本発明の実施例はダイを含むマイクロエレクトロニクス・アセンブリに制限されることはなく、それらの範囲内にＴＥＣによって達成される冷却を必要とするのに適したあらゆるマイクロエレクトロニクス装置を含むマイクロエレクトロニクス・アセンブリに及ぶことに注目されるべきである。加えて、図１は、複数のカップル（すなわち、電気的に接続されたＮおよびＰ型電極の複数の対）を含むＴＥＣモジュールを示すが、本発明の実施例は、その範囲内に単一のカップルからなるＴＥＣモジュールを含んでいてもよい。
【００１８】
本発明の実施例は、好ましくは、例えばアセンブリ１００は、冷却されるべきマイクロエレクトロニクス装置とＴＥＣとの間の熱接触抵抗を著しく減少させ、それにより、ホット・スポットでの比較的大きな温度低下が見込め、さらに所要の温度管理の効果を達成するために必要なＴＥＣへの入力電力をさらに削減させることができる。このように、ＴＥＣがはんだ、熱グリースまたはエポキシのような搭載材料によって冷却されるべきマイクロエレクトロニクス装置に搭載されている最先端技術によるＴＥＣ技術に比較して、本発明の実施例は、冷却されるべき装置とＴＥＣとの間のあらゆる熱接触抵抗を実質的に除去する方法で、搭載材料によって冷却されるべきマイクロエレクトロニクス装置に付けられることと対比して、アセンブリの一部として内蔵されるマイクロエレクトロニクス・アセンブリを提供する。
【００１９】
次に図２−図９ｃを参照すると、図１のアセンブリ１００のようなマイクロエレクトロニクス・アセンブリを製作する方法の様々なステージが示される。様々なステージは、以下さらに詳細に説明されるであろう。
【００２０】
図２に見られるように、内蔵ＴＥＣを含むマイクロエレクトロニクス・アセンブリを製作する第１ステージは、ダイ１１０のようなマイクロエレクトロニクス装置を提供し、ＴＥＣの対応するＮおよびＰ型電極対に電気的に結合するために適合した複数の第１の導体素子を提供することを含む。いくつかの実施例によれば、複数の導体素子は、ダイ１１０上に第１の導電層２００の形で相互接続金属化層をまず提供し、次に、複数の第１の導体素子を形成するために第１の導電層２００に相互接続パターンを提供することにより用意される。上記のように、ダイ１１０は、まず酸化物１１２の層を含み、次にその上に第１の導電層２００が、例えば約０．５％の銅を含むアルミニウム銅合金、または銅のみのようなあらゆる導電材料からなり、例えばスパッタリングまたは蒸着のような金属化層を堆積する周知の堆積方法によって堆積することができる。
【００２１】
次に図３ａ−図３ｄを参照して、内蔵ＴＥＣを含むマイクロエレクトロニクス・アセンブリを製作する方法は、第１の導電層２００中に相互接続パターンを提供することをさらに含む。相互接続パターンの用意により、ＴＥＣ１２０の個々のカップルに電力を供給するために、導電層２００から個々の導体素子が形成される。図３ａ−図３ｄは、第１の導電層２００に相互接続パターンを提供する１つの例を示し、その例は、相互接続パターンを層２００にエッチングするために、リソグラフィ、または、マスク／現像／エッチング手順を使用することを含む。特に、図３ａに見られるように、層２００中に相互接続パターンを用意することにより、第１の導電層２００上にレジスト層２１０が形成されることを含む。レジスト層は、周知技術のいずれかに従って、例えば、塗布機または現像機を用いる回転プロセスと通して、提供される。分配されるレジスト、その粘性、および、スピン速度と時間の量は、当業者によって認識されているように、最終レジスト厚および等質性の決定を支援する。従来のレジスト蒸着技術は、本発明の実施例に従って示されるように、レジスト層２１０を提供するために使用される。
【００２２】
次に図３ｂに見られるように、レジスト層２１０の予め定める部分が、層２００上に提供される相互接続パターンの機能として取り除かれる。図３ｂに示されるように、ある実施例によれば、レジスト層２１０の予め定める部分の除去は、図示されるようにレジスト層２１０を、マスク２２０を通る光に暴露することによって達成されるが、そのマスクは層２００上に提供される相互接続パターンに対応するパターンを表わし、その後、その露光された予め定める部分を現像液を用いて溶解する。マスク２２０によって提供される相互接続パターンは、マスク２２０およびレジスト層２１０を、例えば、ステッパにより図３ｂの破線の矢印で示されるＵＶ光のような光に暴露することによりにより、レジスト層２１０上に転写される。光の波長と強さ、および、露光時間は、当業者によって認識されるように、パターンを適切に露光する際の条件である。従来の露光パラメータが本発明の実施例に従って用いられる。その後、レジスト層の露出した部分は、周知な現像液を用いて溶解される。現像時間、温度、および、現像液の濃度は、露出したレジストを適切に溶解する条件である。従来の露光パラメータは、本発明の実施例に従って使用されてもよい。レジスト層２１０の予め定める部分の除去は、層２００上に提供される相互接続パターンを示すパターン化されたレジスト層２１０’を形成する。
【００２３】
次に図３ｃを参照して、層２００の予め定める部分は、層２００の上に提供される相互接続パターンの機能として削除される。図３ｃに示されるように、ある実施例によれば、層２００の予め定める部分の除去は、パターン化されたレジスト層’２１０によって保護されていない層２００の部分をエッチングすることにより達成される。本発明の実施例に従って、従来のエッチング・パラメータが使用される。例えば、ある実施例によれば、アルミニウムのエッチャ（etcher）のようなプラズマ（ドライ）エッチャが層２３０の保護されていない予め定める部分をエッチングするために使用される。レジストによって保護されている領域は、図１に示される第１の導体素子１２４，１２８，１３２を含む、パターン化された相互接続金属化層２００’の活性領域になるであろう。図３ｄに見られるように、エッチングが完了すると、アッシャ（asher）（また、プラズマ・エッチャの一種）は、第１のパターン化された金属化層２００’を形成するために残りのレジストを除去するために使用されてもよい。
【００２４】
図４に見られるように、内蔵ＴＥＣを含むマイクロエレクトロニクス・アセンブリを製作する方法は、パターン化された金属化層２００’上にＴＥ材料のＮ型層２３０を提供することをさらに含む。Ｎ型層２３０の用意は、ある実施例によれば、ドーパントが注入されたＴＥ材料プリカーサ（precursor）のＣＶＤまたはＰＶＤ蒸着、または、それとは別に蒸着後にサイト・ドーピング上で後続するＴＥ材料プリカーサのＣＶＤ蒸着を含む。Ｎ型ドーパントは、例として、リン、ヒ素、アンチモン、ビスマス、セレン、および、テルルを含む。
【００２５】
次に図５ａ−図５ｄを参照して、内蔵ＴＥＣを含むマイクロエレクトロニクス・アセンブリを製作する方法は、Ｎ型層２３０中に電極パターンを提供することをさらに含む。電極パターンは、層２３０から別個のＮ型電極を形成することにより用意される。図５ａ−図５ｄは、Ｎ型層２３０中に電極パターンを提供する１つの例を示すが、その例は、層２３０に電極パターンをエッチングするためにリソグラフィまたはマスク／現像／エッチング手順を使用することを含む。特に、図５ａに見られるように、層２３０中の電極パターンの用意は、第１の導電層２３０上にレジスト層２４０を用意することを含む。本発明の実施例に従って、従来のパラメータがレジスト層を提供するために使用されてもよい。例えば、レジスト層は、上記図３ａに関して述べられたのと同じ方法で提供されてもよい。
【００２６】
次に図５ｂに見られるように、Ｎ型層２３０の予め定める部分は、層２３０上に提供されるべきＮ型電極パターンの機能として取り除かれる。図３ｂに示されるように、ある実施例によれば、レジスト層２４０の予め定める部分の除去は、図示されるようにレジスト層２４０を、マスク２５０を通る光に暴露し、そのマスクは層２３０上に提供される電極パターンに対応するパターンを示しており、その後現像溶液を用いて露出した予め定める部分を溶解することにより達成される。マスク２５０によって提供される電極パターンは、マスク２５０およびレジスト２１０を、例えば、ステッパにより図５ｂの破線の矢印で示されるＵＶ光のような光に暴露することにより、レジスト層２４０上に転写される。本発明の実施例に従って従来の露光パラメータが使用されてもよい。例えば、露出は、上記図３ｂに関して述べられたのと同じ方法で達成される。その後、レジスト層の露出した部分は、周知なものとして、現像溶液を用いて溶解される。本発明の実施例に従って従来の現像パラメータが使用されてもよい。例えば、現像は、上記図３ｂに関して述べられたのと同じ方法で達成される。レジスト層２４０の予め定める部分の除去は、層２３０の上に提供される電極パターンを示すパターン化されたレジスト層２４０’を形成する。
【００２７】
次に図５ｃを参照して、層２３０の予め定める部分は、層２３０上に提供される電極パターンの機能として取り除かれる。図５ｃに示されるように、ある実施例によれば、層２３０の予め定める部分の除去は、パターン化されたレジスト層２４０’によって保護されていない層２３０の部分をエッチングすることにより達成される。本発明の実施例に従って従来のエッチング・パラメータが使用されてもよい。そのエッチングは、上記図３ｃに関して説明されたのと同じ方法で行なわれる。例えば、ある実施例によれば、アルミニウムのエッチャのようなプラズマ（ドライ）エッチャが層２３０の保護されていない予め定める部分をエッチングするために使用される。レジストによって保護される領域は、図１に示されるＮ型電極１１６になるであろう。図５ｄに見られるように、エッチングが完了すると、アッシャ（また、プラズマ・エッチャの一種）は、電極１１６を含むＴＥ材料のパターン化されたＮ型層に２３０’を形成するために残りのレジストを除去するために使用されてもよい。次に図６を参照して、本発明の実施例による内蔵ＴＥＣを含むマイクロエレクトロニクス・アセンブリを製作する方法は、酸化層２６０を層２００’，２３０’の上に提供することを含む。酸化層２６０は、当業者によって認識される周知の方法のいずれか１つに提供される。酸化層２６０は、図示されるように、電極１１６間および図示されるパターン化された導電層２００’の導体素子間の間隙を充填する。
【００２８】
次に図７ａ−図７ｄを参照して、内蔵ＴＥＣを含むマイクロエレクトロニクス・アセンブリを製作する方法は、酸化層２６０中の電極パターンを提供することをさらに含む。電極パターンは、層２６０中に散在した個別のＰ型電極を形成することにより用意される。図７ａ−図７ｄは、酸化層２６０中に電極パターンを提供する１つの例を示すが、その例は、層２６０に電極パターンをエッチングするためにリソグラフィまたはマスク／現像／エッチング手順を使用することを含む。特に、図７ａに見られるように、層２６０中の電極パターンの用意は、第１の導電層２６０上にレジスト層２７０を用意することを含む。本発明の実施例に従って、従来のパラメータがレジスト層を提供するために使用されてもよい。例えば、レジスト層は、上記図３ａに関して述べられたのと同じ方法で提供されてもよい。
【００２９】
次に図７ｂに見られるように、酸化層２６０の予め定める部分は、層２６０中に提供されるＰ型電極パターンの機能として取り除かれる。図７ｂに示されるように、ある実施例によれば、レジスト層２７０の予め定める部分の除去は、図示されるようにレジスト層２７０を、マスク２８０を通る光に暴露し、そのマスクは層２６０上に提供される電極パターンに対応するパターンを示しており、その後現像溶液を用いて露出した予め定める部分を溶解することにより達成される。マスク２８０によって提供される電極パターンは、マスク２８０およびレジスト２７０を、例えば、ステッパにより図７ｂの破線の矢印で示されるＵＶ光のような光に暴露することにより、レジスト層２７０上に転写される。本発明の実施例に従って従来の露光パラメータが使用されてもよい。例えば、露出は、上記図３ｂに関して述べられたのと同じ方法で達成される。その後、レジスト層の露出した部分は、周知なものとして、現像溶液を用いて溶解される。本発明の実施例に従って従来の現像パラメータが使用されてもよい。例えば、現像は、上記図３ｂに関して述べられたのと同じ方法で達成される。レジスト層２７０の予め定める部分の除去は、層２６０の上に提供される電極パターンを示すパターン化されたレジスト層２７０’を形成する。次に図７ｃを参照して、層２６０の予め定める部分は、層２６０上に提供される電極パターンの機能として取り除かれる。図７ｃに示されるように、ある実施例によれば、層２６０の予め定める部分の除去は、パターン化されたレジスト層２７０’によって保護されていない層２６０の部分をエッチングすることにより達成される。本発明の実施例に従って従来のエッチング・パラメータが使用される。そのエッチングは、上記図３ｃに関して説明されたのと同じ方法で行なわれる。例えば、ある実施例によれば、アルミニウムのエッチャのようなプラズマ（ドライ）エッチャが層２６０の保護されていない予め定める部分をエッチングするために使用される。レジストによって保護される領域は、図１に示されるＰ型電極１１８になるであろう。図７ｄに見られるように、エッチングが完了すると、アッシャ（また、プラズマ・エッチャの一種）は、ビア２６５を画定するＴＥ材料のパターン化されたＮ型層に２６０’を形成するために残りのレジストを除去するために使用されてもよい。
【００３０】
次に図８ａ−図８ｂを参照して、内蔵ＴＥＣを含むマイクロエレクトロニクス・アセンブリを製作する方法は、パターン化されたＩＬＤ層のビア中にＰ型電極を提供することをさらに含む。ある実施例に従うＰ型電極は、パターン化された酸化層２６０’のビア２６５中にＴＥ材料のＰ型レッグ２９０を含むＰ型材料３００を提供し、図１に示されるようなＰ型電極１１８を形成するためにその後材料３００をエッチングすることにより用意される。「レッグ」によって、簡単な説明の内容中に意味することは、ＴＥＣのコンポーネントを生成するための次のプロセスのために提供される材料の複数のブロックである。Ｐ型レッグ２９０を含むＰ型材料３００の用意は、ある実施例によれば、ドーパントが注入されたＴＥ材料プリカーサのＣＶＤまたはＰＶＤ蒸着、または、それとは別に蒸着後にサイト・ドーピング上で後続するＴＥ材料プリカーサのＣＶＤ蒸着を含み、その蒸着はＩＬＤ層上にＴＥ材料プリカーサの層を生成し、ホール中にＰ型電極が提供される。Ｐ型レッグ２９０を含むＰ型材料３００を用意した後に、レッグ２９０の一部を含む材料３００の一部は、図８ｂに見られるように、エッチングされ、図示されるようにＰ型電極およびパターン化された酸化層２６０”を生成する。
【００３１】
図９および図１０ａ−図１０ｄに見られるように、内蔵ＴＥＣを含むマイクロエレクトロニクス・アセンブリを製作する方法は、例えば対応する対のＮおよびＰ型電極に電気的に結合された図１に示される導体素子１２２，１２６，１３０，１３４のような複数の第２の導体素子を提供することを含む。第２の導体素子は、いくつかの実施例によれば、まず電極上に第２の導電層３１０の形状を備える相互接続金属化層を提供し、次に複数の第２の導体素子を形成するために第２の導電層３１０中に相互接続パターンを提供することを含む。第２の導電層３１０は、図９に示されるように、第１の導電層２００に類似しており、例えば、上述されたように約０．５％の銅を含むアルミニウム銅合金、あるいは銅のみのようなあらゆる導電材料からなり、例えばスパッタリングまたは蒸着のような金属化層を堆積する周知の堆積方法によって堆積することができる。
【００３２】
次に図１０ａ−図１０ｄを参照して、図１に示されるＴＥＣ１２０の個別のカップルに電力を供給するために、第１の導電層３１０中に相互接続パターンを提供することにより、導電層３１０から別個の導体素子が形成される。図１０ａ−図１０ｄは、第２の導電層３１０中に相互接続パターンを提供する１つの例を示し、その例は、層３１０に相互接続パターンをエッチングするために、リソグラフィまたはマスク／現像／エッチング手順を用いることを含む。特に、図１０ａに見られるように、層３１０中の相互接続パターンの用意は、第２の導電層３１０上にレジスト層３２０を用意することを含む。本発明の実施例に従う従来のパラメータがレジスト層を提供するために使用されてもよい。例えば、レジスト層は、上記図３ａに関して述べられたのと同じ方法で提供されてもよい。
【００３３】
次に図１０ｂに見られるように、レジスト層３２０の予め定める部分が層３１０上に提供される相互接続パターンの機能として取り除かれる。図１０ｂに示されるように、ある実施例に従って、レジスト層３２０の予め定める部分の除去が、図示されるようなマスク３３０を通して光をレジスト層３２０に暴露し、そのマスクは層３１０上に提供される相互接続パターンに対応するパターンを有しているが、その後現像液の使用により暴露した予め定める部分を溶解することにより達成される。マスク３３０によって提供される相互接続パターンは、マスク３３０およびレジスト層３２０を、例えばステッパにより図１０ｂの破線の矢印で示唆されるようにＵＶ光のような光に暴露させることによりレジスト層３２０上に転写される。光の波長および強さ、および、露光時間は、すべてパターンを適切に露出させる条件である。本発明の実施例に従う従来の露光パラメータが使用されてもよい。例えば、露光は、上記図３ｂに関して述べられたのと同じ方法で達成することができる。その後、レジスト層の露光された部分は、現像液を用いて周知な方法で溶解される。現像時間、温度、および、現像液の濃度は、すべて露光したレジストを適切に溶解する条件である。本発明の実施例に従う従来の現像パラメータが使用されてもよい。例えば、現像は、上記図３ｂに関して述べられたのと同じ方法で達成することができる。レジスト層３２０の予め定める部分を除去することにより、層３１０上に提供される相互接続パターンを示すパターン化されたレジスト層３２０’が形成される。次に図１０ｃを参照して、層３１０の予め定める部分が層３１０上に提供される相互接続パターンの機能として取り除かれる。図１０ｃ示されるように、ある実施例によれば、層３１０の予め定める部分の除去は、パターン化されたレジスト層３２０’によって保護されていない層３１０の一部をエッチングすることにより達成される。本発明の実施例に従う従来のエッチング・パラメータが使用されてもよい。そのエッチングは、上記図３ｃに関して述べられたのと同じ方法で達成することができる。例えば、ある実施例によれば、アルミニウムのエッチャのようなプラズマ（ドライ）エッチャが層３１０の保護されていない予め定める部分をエッチングするために使用されてもよい。レジストによって保護されている領域は、図１に示される第２の導体素子１２２，１２６，１３０，１３４を含む、パターン化された相互接続金属化層３１０’の活性領域になるであろう。図１０ｄに見られるように、エッチングが完了すると、アッシャ（また、プラズマ・エッチャの一種）は、パターン化された金属化層３１０’を形成するために残りのレジストを除去するために使用されてもよい。図１０ｄに示される製作ステージの完成により、内蔵ＴＥＣを含むマイクロエレクトロニクス・アセンブリ１００が形成され、それは図１に示されかつ上述された配置１０２に使用される。
【００３４】
本発明の実施例は、さらに、それらの範囲内にその各側面に単一の相互接続金属化導体素子を備えた単一のカップルＴＥＣのようなＴＥＣを含み、両方を電気的および熱的に並列に接続された排他的Ｐ型電極または排他的Ｎ型電極を含む。このような望ましいＴＥＣが本発明の実施例に従って提供され、ここで最も共通に使用されるダイより小さいダイの冷却が実施例により熟慮され、そのダイの冷却は２つのスポット上だけの冷却をその上に要求するものであり、および／または、Ｐ型およびＮ型電極の両方を含むＴＥＣに典型的に関連した電圧降下が回避される。
【００３５】
上述のように、冷却されるべきマイクロエレクトロニクス装置およびその上に搭載されたＴＥＣを含む先行技術のアセンブリでは、ＴＥＣ特性に関する効率の損失は、典型的にはＴＥＣが搭載されるマイクロエレクトロニクス装置の後部とその搭載されたＴＥＣとの間の熱抵抗によって引き起こされる。熱エネルギーがマイクロエレクトロニクス装置からＴＥＣに入るにつれて、熱抵抗によって温度降下が引き起こされる。ＴＥＣの冷却面（すなわち、マイクロエレクトロニクス装置に直接搭載された側面）の温度降下によって、ＴＥＣは、熱接触抵抗が存在しなかった場合より低い温度で動作させる。その結果、ＴＥＣによってマイクロエレクトロニクス装置のホット・スポットにもたらされる冷却低下が不利に行なわれる一方、ＴＥＣへ要求されるパワー入力が増加する。この点に関して図１１に言及され、冷却量または摂氏デルタＴ対ＴＥＣに提供される必要な電力であるワット量を示すグラフである。図１１に見られるように、本発明の実施例によるマイクロエレクトロニクス・アセンブリ中の内蔵ＴＥＣは、最先端技術によるマイクロエレクトロニクス装置に従来から搭載された比較対照となるＴＥＣによって提供される温度低下より大きい、少なくとも摂氏約１／２度の温度低下を提供することができる。
【００３６】
本発明による実施例の別の利点は、冷却されるマイクロエレクトロニクス装置のサイズおよび温度低下の仕様に特に調整されたＴＥＣの製作方法を提供することであり、先行技術のＴＥＣに対比して、それは一般にセット・サイズおよび形状の標準に従って製造され、その後、サイズと温度低下仕様に必要な最適化をしないでマイクロエレクトロニクス装置上に搭載される。本発明の実施例による製作方法によって、マイクロエレクトロニクス装置の製作者は、ＴＥＣ製作者からＴＥＣを個別に購入するよりむしろ、特定のニーズに適合した内蔵コンポーネントとしてＴＥＣを製作し、それからマイクロエレクトロニクス装置と共に同じものに集積することが可能となる利点を有している。
【００３７】
図１２を参照して、本発明の実施例が使用される多くの可能なシステム９００の１つが図示され、マイクロエレクトロニクス配置１０２はシステム９００のサブシステム１０００に使用されるマイクロエレクトロニクス・アセンブリ１００を含む。サブシステム１０００は、例えば、マイクロプロセッサを含む。代替となる実施例では、サブシステム１０００は特定用途向けＩＣ（ＡＳＩＣ）を含む。チップセット（例えば、グラフィックス、音および制御チップセット）に見られる集積回路も、本発明の実施例に従ってパッケージにされる。
【００３８】
図１２に示された実施例については、システム９００は、さらにメインメモリ１００２、グラフィック・プロセッサ１００４、大容量格納装置１００６、および／または、バス１１００を介して互いに結合された入出力モジュール１００８を含む。メモリ１００２の例は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）およびダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を含むが、これらに制限されるものではない。大容量格納装置１００６の例には、ハードディスク・ドライブ、コンパクト・ディスク・ドライブ（ＣＤ）、大容量光ディスク（ＤＶＤ）などを含むが、これらに制限されるものではない。入出力モジュール１００８の例には、キーボード、カーソル制御器、ディスプレイ、ネットワーク・インターフェイスなどを含むが、これらに制限されるものではない。バス１１００の例には、周辺機器制御インターフェイス（ＰＣＩ）バス、および、産業標準アーキテクチャ（ＩＳＡ）バスなどを含むが、これらに制限されるものではない。様々な実施例では、システム９００は、ワイヤレス携帯電話機、個人向け携帯型情報機器、ポケットＰＣ、タブレットＰＣ、ノートＰＣ、デスクトップ・コンピュータ、セットトップ・ボックス、メディア・センターＰＣ、ＤＶＤプレーヤ、および、サーバである。特定の実施例が好適な実施例の説明目的のためにここに図示され説明されたが、同じ目的を達成すると意図された広範囲に亘る代替または均等な実施が本発明の範囲を逸脱せずに示されかつ説明された特定の実施例の代わりに用いられることが当業者によって評価されるであろう。当業者は、本発明が極めて広範囲の実施例中で実施されることを容易に認識するであろう。このアプリケーションは、任意の順応またはここに議論された実施例のあらゆる適応または変動をも包含するように意図される。したがって、本発明は、その請求項とその均等によってのみ制限されることは明白に意図されるものである。
【符号の説明】
【００３９】
１００ マイクロエレクトロニクス・アセンブリ
１０２ マイクロエレクトロニクス配置
１１０ ダイ
１１６ Ｎ型電極
１１８ Ｐ型電極
１２０ ＴＥＣ
１３６ ＤＣ電源
１３７ 電気回路
１３８ ヒート・シンク
１４０ フィードバック制御ループ
【技術分野】
【０００１】
本発明の実施例は、マイクロエレクトロニクス装置のための熱電冷却機（built-in
thermoelectric cooler）に関する。
【背景技術】
【０００２】
動作中の集積回路ダイのようなマイクロエレクトロニクス装置を冷却する必要性は、当技術分野においてよく認識されている。典型的には、このような装置のスポット冷却は、不均一なダイ・パワー・マップの結果に対して、同一の信頼できる動作を保証し、かつ持続した高温の結果としての装置故障を防ぐために必要とされる。
【０００３】
マイクロエレクトロニクス装置の冷却は、先行技術に従う様々な方法で達成された。マイクロエレクトロニクス装置を冷却するための現在の大規模に製造する解決法の例では、液体循環または冷凍に基づいた冷却設計を含む。しかしながら、後にその解決法は、高価であることが明らかとなった。選択肢として、スタンドアロン型の熱電冷却機（thermoelectric cooler：以下、「ＴＥＣ」という。）は、高価ではないが、しかし有効な冷却オプションを提示するために利用可能となった。周知のように、ペルチエ効果に基づくＴＥＣ機能は、２つの相違する材料からなる接合における電流通路によって、冷却効果がもたらされる。電流の流れを逆にすると、発熱効果が観察される場合がある。
【０００４】
現在のＴＥＣは、一般に３つの異なる製造工程に従って製造される。第１の製造工程に従って、ＢｉまたはＴｅをベースとする合金（例えば、Ｂｉ２Ｔｅ３またはＢｉＳｂ）、あるいは、ＰｂＴｅまたはＳｉＧｅのようなＴＥ材料の単結晶インゴットが提供される。その後、そのインゴットは、ウエハへスライスされ、そして正確に寸法取りされたブロックへ分割される。その後、熱電対を製造するために望まれるように、ブロックの適切なものはＰドープされ（例えば、アンチモンで）、またＮドープされる（例えばセレンで）。その後、一対のＰおよびＮドープされた熱電対は、Ｎｉでめっきされ、ドープしていない熱電対に沿って適切な場所にはんだ付けし、そして結合を形成するために金属化された基板間に挟まれる。その結合は、電気的には直列に熱的には並列に共に接合された１つのＮ型および１つのＰ型の熱電対から成る１対の熱電対を含む。基板はアルミナ磁器で製作されるが、ベリリア（ｂｅｒｙｌｉａ）磁器や他の材料が使用されてもよい。多くの結合は、ＴＥＣを形成するためにビアろう付けのように共に接合される。例えば、単一ステージのモジュールが形成されてもよく、それは熱電対結合の単一層を含む。その後、ＴＥＣは、同じ冷却を行なうマイクロエレクトロニクス装置に形成（搭載）される。その搭載は、熱インターフェイス・パッドまたは熱グリースを備えた圧縮、はんだまたはエポキシ樹脂によって達成される。アセンブリの結果は、熱グリース、エポキシ樹脂またははんだのように、それらの間に配置された搭載材料によってマイクロエレクトロニクス装置に搭載されたＴＥＣとなる。
【０００５】
第２の製造工程によれば、上記されるようなインゴットからの作業の代わりに、その熱電対はスパッタリングによって製作される。特に、典型的には、ＴＥ材料で作られる３つのスパッタリング・ターゲットが、Ｐ型、Ｎ型および非ドープ熱電対をスパッタリングするために使用される。このようにして形成された熱電対は、ＴＥＣを形成するために、電気的には直列に熱的には並列に共に接合される。その後、ＴＥＣは、上記のように、マイクロエレクトロニクス装置に形成される。
【０００６】
第３の製造工程によれば、熱電対は超格子構造（superlattice structure）を有する。超格子構造は、典型的に、各層が数ナノメータの厚みである２つの異なる半導体材料の交互の層から成る構造である。例えば、ＰまたはＮ型熱電対は、ＰまたはＮ型半導体材料の層を交互にすることで作られる。各層は、一般に約１０ｎｍ台の厚さである。超格子Ｐ型熱電対は、例えば、Ｂｉ０．５Ｓｂ１．５Ｔｅ３の層を備えるＢｉ２Ｔｅ３／Ｓｂ２Ｔｅ３の交互層のように、Ｐ型ビスマス・カルコゲニド材料の交互層を含む。超格子Ｎ型熱電対は、例えば、Ｂｉ２Ｓｅ３の交互層を備えるＢｉ２Ｔｅ３の交替層のように、Ｐ型ビスマス・カルコゲニド材料を交互層に含む。それぞれの超格子構造もコバルト・アンチモン・方コバルト鉱（cobalt
antimony skutteridite）材料から形成される。上述のように、超格子熱電対の各層は、はんだ付けによって隣接した層に接合され、典型的には厚さ約５ミクロンである構造を達成する。このようにして形成された熱電対は、上述のように、ＴＥＣを形成するために共に接合され、それは、その後、上述のように、マイクロエレクトロニクス装置に搭載される。
【０００７】
不都合なことに、先行技術のＴＥＣは、複数の理由からそれらの応用に制限される。現在利用可能なＴＥＣは必ずしも特定のマイクロエレクトロニクス装置に特有の熱除去要求を提供しない。加えて、このようなＴＥＣは、典型的にはミリメートルの範囲にあるそれらの厚さによる熱流束能力に制限を受ける。さらに、現在利用可能なＴＥＣをマイクロエレクトロニクス装置の裏面側へ搭載されるのに必要な搭載材料は、都合の悪いことに全パッケージの熱接触抵抗を増し、それにより、熱除去効率を落とすことになる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−２４３７３１号公報
【特許文献２】特開２００４−１６５６７７号公報
【特許文献３】米国特許第６８００９３３号明細書
【０００９】
本発明の実施例は、例として図示されるが、添付図面の形状に制限を与えるものではなく、同種の参照は同じ要素を示す。
【図面の簡単な説明】
【００１０】
【図１】実施例に従って内蔵ＴＥＣを具備するマイクロエレクトロニクス装置を含むマイクロエレクトロニクス・アセンブリを図示する。
【図２】図１のアセンブリにおける製造中の様々なステージを図示する。
【図３ａ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図３ｂ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図３ｃ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図３ｄ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図４】図１のアセンブリにおける製造中の様々なステージを図示する。
【図５ａ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図５ｂ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図５ｃ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図５ｄ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図６】図１のアセンブリにおける製造中の様々なステージを図示する。
【図７ａ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図７ｂ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図７ｃ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図７ｄ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図８ａ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図８ｂ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図９】図１のアセンブリにおける製造中の様々なステージを図示する。
【図１０ａ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図１０ｂ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図１０ｃ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図１０ｄ】図１のアセンブリにおける製造中の様々なステージを図示する。
【図１１】本発明の実施例によるマイクロエレクトロニクス・アセンブリ中の内蔵ＴＥＣによって提供される温度降下を示すグラフである。
【図１２】図１のマイクロエレクトロニクス・アセンブリを含むシステムについての概要図である。
【発明を実施するための形態】
【００１１】
内蔵熱電冷却機を含むマイクロエレクトロニクス・アセンブリを製作する方法、内蔵熱電冷却機を含むマイクロエレクトロニクス・アセンブリ、および、マイクロエレクトロニクス・アセンブリを含むシステムが、ここに開示される。
【００１２】
様々な態様の図示された実施例がその技術内容を他の当業者に伝えるために当業者によって共通に使用される用語を用いて説明される。しかしながら、本発明は、説明された態様の幾つかのみで実施できることは当業者には明らかであろう。説明目的のために、特定の数、材料および構成は、図示された実施例についての完全な理解を提供するために述べられる。しかしながら、特定の詳細事項がなくても、本発明を実施できることは当業者には明らかであろう。他の例では、周知の特徴は、図示された実施例を不明瞭にしないために省略されるか単純化される。
【００１３】
様々な動作は、本発明を理解するための最も便宜な手法で、複数の個別の動作として順番に説明されるであろうが、しかしながらこれらの動作は、必ずしもにその順番に依存することを暗示するものとして解釈されるべきではない。特に、これらの動作は、説明の順序であり、実行される必要はない。
【００１４】
「ある実施例において」というフレーズが繰り返し使用される。そのフレーズは一般に同じ実施例を参照するものではないが、参照してもよい。用語「成る」、「含む」、および、「有する」は、その内容が他のことを述べない限り、同意語である。
【００１５】
図１をまず参照して、配置１０２は、本発明の実施例に従って形成されたマイクロエレクトロニクス・アセンブリ１００を含めて示される。配置１０２は、以下さらに説明されるように、電気回路１３７、および、フィードバック制御ループ１４０をさらに含む。アセンブリ１００は、ダイ１１０のようなマイクロエレクトロニクス装置を含む。図１に示されるように、必要に応じて、ダイ１１０は、一方である相互接続金属化導体素子１２４，１２８，１３２と他方であるダイ１１０のシリコン基板１１５との間の相互拡散を防ぐためにその裏面１１４（すなわち、内蔵ＴＥＣを含むその側面）上に提供される初期酸化層１１２を含み、さらに電気的な絶縁層も提供する。相互接続金属化導体素子（１２２，１２４，１２６，１２８，１３０，１３２，１３４）は短いので、電気的な絶縁の提供が必要とされる。酸化層１１２は、シリコン酸化層を含み、周知の方法のいずれかに従って、ダイ１１０の裏面１１４上に成長する。好ましくは、酸化層１１２は、垂直の拡散炉中でダイ１１０の裏面１１４上に熱成長する。アセンブリ１００は、本発明の実施例によるマイクロエレクトロニクス装置上に構築されたＴＥＣ１２０をさらに含む。図１に示されるように、ＴＥＣ１２０とダイ１１０との間に搭載材料は存在しない。「搭載材料」によって、本発明の態様で意味するものは、１つのマイクロエレクトロニクス・コンポーネントを別のものに物理的に付属させる材料であり、例えば、搭載材料の例には、はんだ、熱グリース、および、エポキシを含むが、しかしこれらに制限されることはない。図示された実施例中のＴＥＣ１２０は、図のように対となるＮ型電極１１６およびＰ型電極１１８を含み、その電極は、ＴＥ材料、例えば、ＢｉまたはＴｅベースの合金（例えば、Ｂｉ２Ｔｅ３またはＢｉＳｂ）、またはＰｂＴｅまたはＳｉＧｅで作製され、他のタイプのＴＥ材料が本発明の実施例の範囲内にあることは理解されるであろう。電極のＴＥ材料は従来のドーパントで適切にドープされるが、例えば、Ｎ型ドーパントとしてリン、ヒ素、アンチモン、ビスマス、セレンおよびテルルが使用され、そしてＰ型ドーパントとしてホウ素、アルミニウム、ガリウムおよびインジウムが使用される。Ｐ型およびＮ型電極は、パターン化された酸化層１１９によって分離され、それは、当業者によって認識されるように、周知の方法のいずれか１つを使用して提供される。酸化層１１９の機能は、Ｎ型およびＰ型電極を互いに電気的に分離することである。Ｎ型およびＰ型電極は、相互接続金属化導体素子１２２，１２４，１２６，１２８，１３０，１３２，１３４によって共に電気的に結合される。導体素子１２２−１３４は、例えば、アルミニウム銅合金（約０．５％の銅を含有）、または銅、好ましくは約０．５％の銅を含有するアルミニウム銅合金のようなあらゆる適切な導電材料からなる。本発明の実施例によるＴＥＣ１２０の厚さの範囲は約５０ミクロンと約２００ミクロンの間であり、電極は約２０ミクロンと約５０ミクロンの間の厚みを有し、導電材料は厚さとして約１０と約１００ミクロンの間にある。
【００１６】
ＴＥＣ１２０によるダイ１１０の冷却は、ペルチエ効果の機能として生じる。再び図１を参照して、特に、ＤＣ電源１３６はＴＥＣに接続され、図示されるように導体素子１２２，１３４に同じ電力を供給するために回路１３７を形成する。回路１３７中の電子は、回路１３７中のＴＥＣ１２０を通って図示された矢印の方向に流れ、そうすることでダイの動作中にダイ１１０から排熱する。熱終端でＴＥＣによって廃棄された電力は、ダイの冷却裏面で吸収された電力にＴＥＣで放散された電力をプラスした電力に等しい。ＴＥＣ１２０は、ダイ１１０から吸収した熱を放散するために、例えば、インテグレイテッド・ヒート・スプレッダ（ＩＨＳ：integrated heat spreader）、または液冷冷却板（liquid cooled cold plate）のような従来のヒート・シンク１３８に結合されてもよい。冷接点、すなわちダイ１１０とＴＥＣ１２０との間の接合面で吸収された熱は、その回路を通過する電流、および、Ｎ型およびＰ型の電極の対から成るカップルの数に比例した率で、熱接点、またはＴＥＣ１２０とヒート・シンク１３８との間の接合面の方へ排出される。図１に示されるように、図示されたＮおよびＰのカップルはＴＥＣモジュールへ結合され、ここでそれらは電気的に連続して、また熱的に並行に接続される。ＴＥＣ１２０に印加される典型的な電圧は、約３Ｖから約５Ｖの範囲であり、１２Ｖまで上げることができる。ＴＥＣによって提供される局所冷却によって、ダイの全電力は、例えば、その正面からみてダイ上のいずれのポイントにおいても摂氏１００度のように、同じ最高温度の規格値を超過せずに増加させることができる。必要があれば、本発明の実施例に従って、フィードバック制御ループ１４０が、図１に概略的に示されるように、電源１３６によって電力が供給される電気回路に結合されてもよい。フィードバック制御ループ１４０は、ダイの温度を検出するためにダイ１１０に結合されるように概略的に示される温度センサＴＳを含む。さて、ＴＳは、次に、例えば、ＴＥＣに供給される電源１３６の電圧を規制することにより、ＴＥＣ１２０を通る電流を規制するフィードバック制御システムＦＣＳに信号を伝える。このように、フィードバック制御ループ１４０によって、ダイ１１０の温度の関数としてＴＥＣ１２０によって提供される冷却範囲の管理を行なうことができる。ＦＣＳは、１つの従来方式としてＴＥＣ１２０を通る電流を規制するために、ＴＳから温度信号を受け取るためにいずれかの従来のマイクロプロセッサを含んでいてもよい。
【００１７】
図１および後続の図はダイとしての要素１１０に関するが、本発明の実施例はダイを含むマイクロエレクトロニクス・アセンブリに制限されることはなく、それらの範囲内にＴＥＣによって達成される冷却を必要とするのに適したあらゆるマイクロエレクトロニクス装置を含むマイクロエレクトロニクス・アセンブリに及ぶことに注目されるべきである。加えて、図１は、複数のカップル（すなわち、電気的に接続されたＮおよびＰ型電極の複数の対）を含むＴＥＣモジュールを示すが、本発明の実施例は、その範囲内に単一のカップルからなるＴＥＣモジュールを含んでいてもよい。
【００１８】
本発明の実施例は、好ましくは、例えばアセンブリ１００は、冷却されるべきマイクロエレクトロニクス装置とＴＥＣとの間の熱接触抵抗を著しく減少させ、それにより、ホット・スポットでの比較的大きな温度低下が見込め、さらに所要の温度管理の効果を達成するために必要なＴＥＣへの入力電力をさらに削減させることができる。このように、ＴＥＣがはんだ、熱グリースまたはエポキシのような搭載材料によって冷却されるべきマイクロエレクトロニクス装置に搭載されている最先端技術によるＴＥＣ技術に比較して、本発明の実施例は、冷却されるべき装置とＴＥＣとの間のあらゆる熱接触抵抗を実質的に除去する方法で、搭載材料によって冷却されるべきマイクロエレクトロニクス装置に付けられることと対比して、アセンブリの一部として内蔵されるマイクロエレクトロニクス・アセンブリを提供する。
【００１９】
次に図２−図９ｃを参照すると、図１のアセンブリ１００のようなマイクロエレクトロニクス・アセンブリを製作する方法の様々なステージが示される。様々なステージは、以下さらに詳細に説明されるであろう。
【００２０】
図２に見られるように、内蔵ＴＥＣを含むマイクロエレクトロニクス・アセンブリを製作する第１ステージは、ダイ１１０のようなマイクロエレクトロニクス装置を提供し、ＴＥＣの対応するＮおよびＰ型電極対に電気的に結合するために適合した複数の第１の導体素子を提供することを含む。いくつかの実施例によれば、複数の導体素子は、ダイ１１０上に第１の導電層２００の形で相互接続金属化層をまず提供し、次に、複数の第１の導体素子を形成するために第１の導電層２００に相互接続パターンを提供することにより用意される。上記のように、ダイ１１０は、まず酸化物１１２の層を含み、次にその上に第１の導電層２００が、例えば約０．５％の銅を含むアルミニウム銅合金、または銅のみのようなあらゆる導電材料からなり、例えばスパッタリングまたは蒸着のような金属化層を堆積する周知の堆積方法によって堆積することができる。
【００２１】
次に図３ａ−図３ｄを参照して、内蔵ＴＥＣを含むマイクロエレクトロニクス・アセンブリを製作する方法は、第１の導電層２００中に相互接続パターンを提供することをさらに含む。相互接続パターンの用意により、ＴＥＣ１２０の個々のカップルに電力を供給するために、導電層２００から個々の導体素子が形成される。図３ａ−図３ｄは、第１の導電層２００に相互接続パターンを提供する１つの例を示し、その例は、相互接続パターンを層２００にエッチングするために、リソグラフィ、または、マスク／現像／エッチング手順を使用することを含む。特に、図３ａに見られるように、層２００中に相互接続パターンを用意することにより、第１の導電層２００上にレジスト層２１０が形成されることを含む。レジスト層は、周知技術のいずれかに従って、例えば、塗布機または現像機を用いる回転プロセスと通して、提供される。分配されるレジスト、その粘性、および、スピン速度と時間の量は、当業者によって認識されているように、最終レジスト厚および等質性の決定を支援する。従来のレジスト蒸着技術は、本発明の実施例に従って示されるように、レジスト層２１０を提供するために使用される。
【００２２】
次に図３ｂに見られるように、レジスト層２１０の予め定める部分が、層２００上に提供される相互接続パターンの機能として取り除かれる。図３ｂに示されるように、ある実施例によれば、レジスト層２１０の予め定める部分の除去は、図示されるようにレジスト層２１０を、マスク２２０を通る光に暴露することによって達成されるが、そのマスクは層２００上に提供される相互接続パターンに対応するパターンを表わし、その後、その露光された予め定める部分を現像液を用いて溶解する。マスク２２０によって提供される相互接続パターンは、マスク２２０およびレジスト層２１０を、例えば、ステッパにより図３ｂの破線の矢印で示されるＵＶ光のような光に暴露することによりにより、レジスト層２１０上に転写される。光の波長と強さ、および、露光時間は、当業者によって認識されるように、パターンを適切に露光する際の条件である。従来の露光パラメータが本発明の実施例に従って用いられる。その後、レジスト層の露出した部分は、周知な現像液を用いて溶解される。現像時間、温度、および、現像液の濃度は、露出したレジストを適切に溶解する条件である。従来の露光パラメータは、本発明の実施例に従って使用されてもよい。レジスト層２１０の予め定める部分の除去は、層２００上に提供される相互接続パターンを示すパターン化されたレジスト層２１０’を形成する。
【００２３】
次に図３ｃを参照して、層２００の予め定める部分は、層２００の上に提供される相互接続パターンの機能として削除される。図３ｃに示されるように、ある実施例によれば、層２００の予め定める部分の除去は、パターン化されたレジスト層’２１０によって保護されていない層２００の部分をエッチングすることにより達成される。本発明の実施例に従って、従来のエッチング・パラメータが使用される。例えば、ある実施例によれば、アルミニウムのエッチャ（etcher）のようなプラズマ（ドライ）エッチャが層２３０の保護されていない予め定める部分をエッチングするために使用される。レジストによって保護されている領域は、図１に示される第１の導体素子１２４，１２８，１３２を含む、パターン化された相互接続金属化層２００’の活性領域になるであろう。図３ｄに見られるように、エッチングが完了すると、アッシャ（asher）（また、プラズマ・エッチャの一種）は、第１のパターン化された金属化層２００’を形成するために残りのレジストを除去するために使用されてもよい。
【００２４】
図４に見られるように、内蔵ＴＥＣを含むマイクロエレクトロニクス・アセンブリを製作する方法は、パターン化された金属化層２００’上にＴＥ材料のＮ型層２３０を提供することをさらに含む。Ｎ型層２３０の用意は、ある実施例によれば、ドーパントが注入されたＴＥ材料プリカーサ（precursor）のＣＶＤまたはＰＶＤ蒸着、または、それとは別に蒸着後にサイト・ドーピング上で後続するＴＥ材料プリカーサのＣＶＤ蒸着を含む。Ｎ型ドーパントは、例として、リン、ヒ素、アンチモン、ビスマス、セレン、および、テルルを含む。
【００２５】
次に図５ａ−図５ｄを参照して、内蔵ＴＥＣを含むマイクロエレクトロニクス・アセンブリを製作する方法は、Ｎ型層２３０中に電極パターンを提供することをさらに含む。電極パターンは、層２３０から別個のＮ型電極を形成することにより用意される。図５ａ−図５ｄは、Ｎ型層２３０中に電極パターンを提供する１つの例を示すが、その例は、層２３０に電極パターンをエッチングするためにリソグラフィまたはマスク／現像／エッチング手順を使用することを含む。特に、図５ａに見られるように、層２３０中の電極パターンの用意は、第１の導電層２３０上にレジスト層２４０を用意することを含む。本発明の実施例に従って、従来のパラメータがレジスト層を提供するために使用されてもよい。例えば、レジスト層は、上記図３ａに関して述べられたのと同じ方法で提供されてもよい。
【００２６】
次に図５ｂに見られるように、Ｎ型層２３０の予め定める部分は、層２３０上に提供されるべきＮ型電極パターンの機能として取り除かれる。図３ｂに示されるように、ある実施例によれば、レジスト層２４０の予め定める部分の除去は、図示されるようにレジスト層２４０を、マスク２５０を通る光に暴露し、そのマスクは層２３０上に提供される電極パターンに対応するパターンを示しており、その後現像溶液を用いて露出した予め定める部分を溶解することにより達成される。マスク２５０によって提供される電極パターンは、マスク２５０およびレジスト２１０を、例えば、ステッパにより図５ｂの破線の矢印で示されるＵＶ光のような光に暴露することにより、レジスト層２４０上に転写される。本発明の実施例に従って従来の露光パラメータが使用されてもよい。例えば、露出は、上記図３ｂに関して述べられたのと同じ方法で達成される。その後、レジスト層の露出した部分は、周知なものとして、現像溶液を用いて溶解される。本発明の実施例に従って従来の現像パラメータが使用されてもよい。例えば、現像は、上記図３ｂに関して述べられたのと同じ方法で達成される。レジスト層２４０の予め定める部分の除去は、層２３０の上に提供される電極パターンを示すパターン化されたレジスト層２４０’を形成する。
【００２７】
次に図５ｃを参照して、層２３０の予め定める部分は、層２３０上に提供される電極パターンの機能として取り除かれる。図５ｃに示されるように、ある実施例によれば、層２３０の予め定める部分の除去は、パターン化されたレジスト層２４０’によって保護されていない層２３０の部分をエッチングすることにより達成される。本発明の実施例に従って従来のエッチング・パラメータが使用されてもよい。そのエッチングは、上記図３ｃに関して説明されたのと同じ方法で行なわれる。例えば、ある実施例によれば、アルミニウムのエッチャのようなプラズマ（ドライ）エッチャが層２３０の保護されていない予め定める部分をエッチングするために使用される。レジストによって保護される領域は、図１に示されるＮ型電極１１６になるであろう。図５ｄに見られるように、エッチングが完了すると、アッシャ（また、プラズマ・エッチャの一種）は、電極１１６を含むＴＥ材料のパターン化されたＮ型層に２３０’を形成するために残りのレジストを除去するために使用されてもよい。次に図６を参照して、本発明の実施例による内蔵ＴＥＣを含むマイクロエレクトロニクス・アセンブリを製作する方法は、酸化層２６０を層２００’，２３０’の上に提供することを含む。酸化層２６０は、当業者によって認識される周知の方法のいずれか１つに提供される。酸化層２６０は、図示されるように、電極１１６間および図示されるパターン化された導電層２００’の導体素子間の間隙を充填する。
【００２８】
次に図７ａ−図７ｄを参照して、内蔵ＴＥＣを含むマイクロエレクトロニクス・アセンブリを製作する方法は、酸化層２６０中の電極パターンを提供することをさらに含む。電極パターンは、層２６０中に散在した個別のＰ型電極を形成することにより用意される。図７ａ−図７ｄは、酸化層２６０中に電極パターンを提供する１つの例を示すが、その例は、層２６０に電極パターンをエッチングするためにリソグラフィまたはマスク／現像／エッチング手順を使用することを含む。特に、図７ａに見られるように、層２６０中の電極パターンの用意は、第１の導電層２６０上にレジスト層２７０を用意することを含む。本発明の実施例に従って、従来のパラメータがレジスト層を提供するために使用されてもよい。例えば、レジスト層は、上記図３ａに関して述べられたのと同じ方法で提供されてもよい。
【００２９】
次に図７ｂに見られるように、酸化層２６０の予め定める部分は、層２６０中に提供されるＰ型電極パターンの機能として取り除かれる。図７ｂに示されるように、ある実施例によれば、レジスト層２７０の予め定める部分の除去は、図示されるようにレジスト層２７０を、マスク２８０を通る光に暴露し、そのマスクは層２６０上に提供される電極パターンに対応するパターンを示しており、その後現像溶液を用いて露出した予め定める部分を溶解することにより達成される。マスク２８０によって提供される電極パターンは、マスク２８０およびレジスト２７０を、例えば、ステッパにより図７ｂの破線の矢印で示されるＵＶ光のような光に暴露することにより、レジスト層２７０上に転写される。本発明の実施例に従って従来の露光パラメータが使用されてもよい。例えば、露出は、上記図３ｂに関して述べられたのと同じ方法で達成される。その後、レジスト層の露出した部分は、周知なものとして、現像溶液を用いて溶解される。本発明の実施例に従って従来の現像パラメータが使用されてもよい。例えば、現像は、上記図３ｂに関して述べられたのと同じ方法で達成される。レジスト層２７０の予め定める部分の除去は、層２６０の上に提供される電極パターンを示すパターン化されたレジスト層２７０’を形成する。次に図７ｃを参照して、層２６０の予め定める部分は、層２６０上に提供される電極パターンの機能として取り除かれる。図７ｃに示されるように、ある実施例によれば、層２６０の予め定める部分の除去は、パターン化されたレジスト層２７０’によって保護されていない層２６０の部分をエッチングすることにより達成される。本発明の実施例に従って従来のエッチング・パラメータが使用される。そのエッチングは、上記図３ｃに関して説明されたのと同じ方法で行なわれる。例えば、ある実施例によれば、アルミニウムのエッチャのようなプラズマ（ドライ）エッチャが層２６０の保護されていない予め定める部分をエッチングするために使用される。レジストによって保護される領域は、図１に示されるＰ型電極１１８になるであろう。図７ｄに見られるように、エッチングが完了すると、アッシャ（また、プラズマ・エッチャの一種）は、ビア２６５を画定するＴＥ材料のパターン化されたＮ型層に２６０’を形成するために残りのレジストを除去するために使用されてもよい。
【００３０】
次に図８ａ−図８ｂを参照して、内蔵ＴＥＣを含むマイクロエレクトロニクス・アセンブリを製作する方法は、パターン化されたＩＬＤ層のビア中にＰ型電極を提供することをさらに含む。ある実施例に従うＰ型電極は、パターン化された酸化層２６０’のビア２６５中にＴＥ材料のＰ型レッグ２９０を含むＰ型材料３００を提供し、図１に示されるようなＰ型電極１１８を形成するためにその後材料３００をエッチングすることにより用意される。「レッグ」によって、簡単な説明の内容中に意味することは、ＴＥＣのコンポーネントを生成するための次のプロセスのために提供される材料の複数のブロックである。Ｐ型レッグ２９０を含むＰ型材料３００の用意は、ある実施例によれば、ドーパントが注入されたＴＥ材料プリカーサのＣＶＤまたはＰＶＤ蒸着、または、それとは別に蒸着後にサイト・ドーピング上で後続するＴＥ材料プリカーサのＣＶＤ蒸着を含み、その蒸着はＩＬＤ層上にＴＥ材料プリカーサの層を生成し、ホール中にＰ型電極が提供される。Ｐ型レッグ２９０を含むＰ型材料３００を用意した後に、レッグ２９０の一部を含む材料３００の一部は、図８ｂに見られるように、エッチングされ、図示されるようにＰ型電極およびパターン化された酸化層２６０”を生成する。
【００３１】
図９および図１０ａ−図１０ｄに見られるように、内蔵ＴＥＣを含むマイクロエレクトロニクス・アセンブリを製作する方法は、例えば対応する対のＮおよびＰ型電極に電気的に結合された図１に示される導体素子１２２，１２６，１３０，１３４のような複数の第２の導体素子を提供することを含む。第２の導体素子は、いくつかの実施例によれば、まず電極上に第２の導電層３１０の形状を備える相互接続金属化層を提供し、次に複数の第２の導体素子を形成するために第２の導電層３１０中に相互接続パターンを提供することを含む。第２の導電層３１０は、図９に示されるように、第１の導電層２００に類似しており、例えば、上述されたように約０．５％の銅を含むアルミニウム銅合金、あるいは銅のみのようなあらゆる導電材料からなり、例えばスパッタリングまたは蒸着のような金属化層を堆積する周知の堆積方法によって堆積することができる。
【００３２】
次に図１０ａ−図１０ｄを参照して、図１に示されるＴＥＣ１２０の個別のカップルに電力を供給するために、第１の導電層３１０中に相互接続パターンを提供することにより、導電層３１０から別個の導体素子が形成される。図１０ａ−図１０ｄは、第２の導電層３１０中に相互接続パターンを提供する１つの例を示し、その例は、層３１０に相互接続パターンをエッチングするために、リソグラフィまたはマスク／現像／エッチング手順を用いることを含む。特に、図１０ａに見られるように、層３１０中の相互接続パターンの用意は、第２の導電層３１０上にレジスト層３２０を用意することを含む。本発明の実施例に従う従来のパラメータがレジスト層を提供するために使用されてもよい。例えば、レジスト層は、上記図３ａに関して述べられたのと同じ方法で提供されてもよい。
【００３３】
次に図１０ｂに見られるように、レジスト層３２０の予め定める部分が層３１０上に提供される相互接続パターンの機能として取り除かれる。図１０ｂに示されるように、ある実施例に従って、レジスト層３２０の予め定める部分の除去が、図示されるようなマスク３３０を通して光をレジスト層３２０に暴露し、そのマスクは層３１０上に提供される相互接続パターンに対応するパターンを有しているが、その後現像液の使用により暴露した予め定める部分を溶解することにより達成される。マスク３３０によって提供される相互接続パターンは、マスク３３０およびレジスト層３２０を、例えばステッパにより図１０ｂの破線の矢印で示唆されるようにＵＶ光のような光に暴露させることによりレジスト層３２０上に転写される。光の波長および強さ、および、露光時間は、すべてパターンを適切に露出させる条件である。本発明の実施例に従う従来の露光パラメータが使用されてもよい。例えば、露光は、上記図３ｂに関して述べられたのと同じ方法で達成することができる。その後、レジスト層の露光された部分は、現像液を用いて周知な方法で溶解される。現像時間、温度、および、現像液の濃度は、すべて露光したレジストを適切に溶解する条件である。本発明の実施例に従う従来の現像パラメータが使用されてもよい。例えば、現像は、上記図３ｂに関して述べられたのと同じ方法で達成することができる。レジスト層３２０の予め定める部分を除去することにより、層３１０上に提供される相互接続パターンを示すパターン化されたレジスト層３２０’が形成される。次に図１０ｃを参照して、層３１０の予め定める部分が層３１０上に提供される相互接続パターンの機能として取り除かれる。図１０ｃ示されるように、ある実施例によれば、層３１０の予め定める部分の除去は、パターン化されたレジスト層３２０’によって保護されていない層３１０の一部をエッチングすることにより達成される。本発明の実施例に従う従来のエッチング・パラメータが使用されてもよい。そのエッチングは、上記図３ｃに関して述べられたのと同じ方法で達成することができる。例えば、ある実施例によれば、アルミニウムのエッチャのようなプラズマ（ドライ）エッチャが層３１０の保護されていない予め定める部分をエッチングするために使用されてもよい。レジストによって保護されている領域は、図１に示される第２の導体素子１２２，１２６，１３０，１３４を含む、パターン化された相互接続金属化層３１０’の活性領域になるであろう。図１０ｄに見られるように、エッチングが完了すると、アッシャ（また、プラズマ・エッチャの一種）は、パターン化された金属化層３１０’を形成するために残りのレジストを除去するために使用されてもよい。図１０ｄに示される製作ステージの完成により、内蔵ＴＥＣを含むマイクロエレクトロニクス・アセンブリ１００が形成され、それは図１に示されかつ上述された配置１０２に使用される。
【００３４】
本発明の実施例は、さらに、それらの範囲内にその各側面に単一の相互接続金属化導体素子を備えた単一のカップルＴＥＣのようなＴＥＣを含み、両方を電気的および熱的に並列に接続された排他的Ｐ型電極または排他的Ｎ型電極を含む。このような望ましいＴＥＣが本発明の実施例に従って提供され、ここで最も共通に使用されるダイより小さいダイの冷却が実施例により熟慮され、そのダイの冷却は２つのスポット上だけの冷却をその上に要求するものであり、および／または、Ｐ型およびＮ型電極の両方を含むＴＥＣに典型的に関連した電圧降下が回避される。
【００３５】
上述のように、冷却されるべきマイクロエレクトロニクス装置およびその上に搭載されたＴＥＣを含む先行技術のアセンブリでは、ＴＥＣ特性に関する効率の損失は、典型的にはＴＥＣが搭載されるマイクロエレクトロニクス装置の後部とその搭載されたＴＥＣとの間の熱抵抗によって引き起こされる。熱エネルギーがマイクロエレクトロニクス装置からＴＥＣに入るにつれて、熱抵抗によって温度降下が引き起こされる。ＴＥＣの冷却面（すなわち、マイクロエレクトロニクス装置に直接搭載された側面）の温度降下によって、ＴＥＣは、熱接触抵抗が存在しなかった場合より低い温度で動作させる。その結果、ＴＥＣによってマイクロエレクトロニクス装置のホット・スポットにもたらされる冷却低下が不利に行なわれる一方、ＴＥＣへ要求されるパワー入力が増加する。この点に関して図１１に言及され、冷却量または摂氏デルタＴ対ＴＥＣに提供される必要な電力であるワット量を示すグラフである。図１１に見られるように、本発明の実施例によるマイクロエレクトロニクス・アセンブリ中の内蔵ＴＥＣは、最先端技術によるマイクロエレクトロニクス装置に従来から搭載された比較対照となるＴＥＣによって提供される温度低下より大きい、少なくとも摂氏約１／２度の温度低下を提供することができる。
【００３６】
本発明による実施例の別の利点は、冷却されるマイクロエレクトロニクス装置のサイズおよび温度低下の仕様に特に調整されたＴＥＣの製作方法を提供することであり、先行技術のＴＥＣに対比して、それは一般にセット・サイズおよび形状の標準に従って製造され、その後、サイズと温度低下仕様に必要な最適化をしないでマイクロエレクトロニクス装置上に搭載される。本発明の実施例による製作方法によって、マイクロエレクトロニクス装置の製作者は、ＴＥＣ製作者からＴＥＣを個別に購入するよりむしろ、特定のニーズに適合した内蔵コンポーネントとしてＴＥＣを製作し、それからマイクロエレクトロニクス装置と共に同じものに集積することが可能となる利点を有している。
【００３７】
図１２を参照して、本発明の実施例が使用される多くの可能なシステム９００の１つが図示され、マイクロエレクトロニクス配置１０２はシステム９００のサブシステム１０００に使用されるマイクロエレクトロニクス・アセンブリ１００を含む。サブシステム１０００は、例えば、マイクロプロセッサを含む。代替となる実施例では、サブシステム１０００は特定用途向けＩＣ（ＡＳＩＣ）を含む。チップセット（例えば、グラフィックス、音および制御チップセット）に見られる集積回路も、本発明の実施例に従ってパッケージにされる。
【００３８】
図１２に示された実施例については、システム９００は、さらにメインメモリ１００２、グラフィック・プロセッサ１００４、大容量格納装置１００６、および／または、バス１１００を介して互いに結合された入出力モジュール１００８を含む。メモリ１００２の例は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）およびダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を含むが、これらに制限されるものではない。大容量格納装置１００６の例には、ハードディスク・ドライブ、コンパクト・ディスク・ドライブ（ＣＤ）、大容量光ディスク（ＤＶＤ）などを含むが、これらに制限されるものではない。入出力モジュール１００８の例には、キーボード、カーソル制御器、ディスプレイ、ネットワーク・インターフェイスなどを含むが、これらに制限されるものではない。バス１１００の例には、周辺機器制御インターフェイス（ＰＣＩ）バス、および、産業標準アーキテクチャ（ＩＳＡ）バスなどを含むが、これらに制限されるものではない。様々な実施例では、システム９００は、ワイヤレス携帯電話機、個人向け携帯型情報機器、ポケットＰＣ、タブレットＰＣ、ノートＰＣ、デスクトップ・コンピュータ、セットトップ・ボックス、メディア・センターＰＣ、ＤＶＤプレーヤ、および、サーバである。特定の実施例が好適な実施例の説明目的のためにここに図示され説明されたが、同じ目的を達成すると意図された広範囲に亘る代替または均等な実施が本発明の範囲を逸脱せずに示されかつ説明された特定の実施例の代わりに用いられることが当業者によって評価されるであろう。当業者は、本発明が極めて広範囲の実施例中で実施されることを容易に認識するであろう。このアプリケーションは、任意の順応またはここに議論された実施例のあらゆる適応または変動をも包含するように意図される。したがって、本発明は、その請求項とその均等によってのみ制限されることは明白に意図されるものである。
【符号の説明】
【００３９】
１００ マイクロエレクトロニクス・アセンブリ
１０２ マイクロエレクトロニクス配置
１１０ ダイ
１１６ Ｎ型電極
１１８ Ｐ型電極
１２０ ＴＥＣ
１３６ ＤＣ電源
１３７ 電気回路
１３８ ヒート・シンク
１４０ フィードバック制御ループ
【特許請求の範囲】
【請求項１】
マイクロエレクトロニクス配置において、
マイクロエレクトロニクス装置、および、
内蔵ＴＥＣと前記マイクロエレクトロニクス装置との間に搭載材料を介在させないで、前記マイクロエレクトロニクス装置に結合された内蔵ＴＥＣ、から成るマイクロエレクトロニクス・アセンブリと、
前記内蔵ＴＥＣに電気的に接続され、前記内蔵ＴＥＣへ電流を供給するために適合した電源を含む電気回路と、
前記マイクロエレクトロニクス装置の温度の機能として前記内蔵ＴＥＣによって提供される冷却の範囲を制御するために、前記マイクロエレクトロニクス装置のシリコン基板、前記内蔵ＴＥＣ、および、前記電気回路に結合されたフィードバック制御ループと、
から成ることを特徴とするマイクロエレクトロニクス配置。
【請求項２】
前記内蔵ＴＥＣは、Ｎ型電極、Ｐ型電極、カップルの前記Ｎ型電極およびＰ型電極を互いに電気的に結合する複数の導体素子、および、前記導体素子のそれぞれ、前記Ｎ型電極のそれぞれ、および、前記Ｐ型電極のそれぞれの間のパターン化された絶縁体層を含む少なくとも１つのカップルからなることを特徴とする請求項１記載のマイクロエレクトロニクス配置。
【請求項３】
前記フィードバック制御ループは、前記マイクロエレクトロニクス装置の温度を検出するために、前記マイクロエレクトロニクス装置の前記シリコン基板に結合される温度センサを含み、前記温度センサは、前記電源の電圧を制御することにより前記内蔵ＴＥＣを介して電流を制御する前記フィードバック制御ループに信号を伝えることを特徴とする請求項１記載のマイクロエレクトロニクス配置。
【請求項４】
前記マイクロエレクトロニクス装置から取り出された熱を放散するために、前記内蔵ＴＥＣに結合されたヒート・シンクをさらに含むことを特徴とする請求項１記載のマイクロエレクトロニクス配置。
【請求項５】
マイクロエレクトロニクス・アセンブリにおいて、
マイクロエレクトロニクス装置と、
内蔵ＴＥＣと前記マイクロエレクトロニクス装置との間に搭載材料を介在させないで、前記マイクロエレクトロニクス装置に結合された内蔵ＴＥＣと、
前記内蔵ＴＥＣに電気的に接続され、前記内蔵ＴＥＣに電流を供給するために適合した電源を含む電気回路と、
前記マイクロエレクトロニクス装置の温度の機能として前記内蔵ＴＥＣによって提供される冷却の範囲を制御するために、前記マイクロエレクトロニクス装置のシリコン基板、前記内蔵ＴＥＣ、および、前記電気回路に結合されたフィードバック制御ループと、を含み、
前記内蔵ＴＥＣは、Ｎ型電極およびＰ型電極を含む少なくとも１つのカップル、前記カップルの前記Ｎ型電極および前記Ｐ型電極を互いに電気的に結合する複数の導体素子、および、前記導体素子のそれぞれ、前記Ｎ型電極のそれぞれ、および、前記Ｐ型電極のそれぞれの間のパターン化された絶縁体層を含む、
ことを特徴とするマイクロエレクトロニクス・アセンブリ。
【請求項６】
前記マイクロエレクトロニクス装置は、
【請求項７】
マイクロエレクトロニクス・アセンブリであって、
マイクロエレクトロニクス装置、および、
内蔵ＴＥＣと前記マイクロエレクトロニクス装置との間に搭載材料を介在させないで、前記マイクロエレクトロニクス装置に結合された内蔵ＴＥＣ、から成るマイクロエレクトロニクス・アセンブリと、
前記内蔵ＴＥＣに電気的に接続され、前記内蔵ＴＥＣに電流を供給するために適合した電源を含む電気回路と、
前記マイクロエレクトロニクス装置の温度の機能として前記内蔵ＴＥＣによって提供される冷却の範囲を制御するために、前記マイクロエレクトロニクス装置のシリコン基板、前記内蔵ＴＥＣ、および、前記電気回路に結合されたフィードバック制御ループと、
前記マイクロエレクトロニクス・アセンブリに結合されたグラフィック・プロセッサと、を含み、
前記内蔵ＴＥＣは、Ｎ型電極およびＰ型電極を含む少なくとも１つのカップル、前記カップルの前記Ｎ型電極および前記Ｐ型電極を互いに電気的に結合する複数の導体素子、および、前記導体素子のそれぞれ、前記Ｎ型電極のそれぞれ、および、前記Ｐ型電極のそれぞれの間のパターン化された絶縁体層を含む、
ことを特徴とするマイクロエレクトロニクス・システム。
【請求項１】
マイクロエレクトロニクス配置において、
マイクロエレクトロニクス装置、および、
内蔵ＴＥＣと前記マイクロエレクトロニクス装置との間に搭載材料を介在させないで、前記マイクロエレクトロニクス装置に結合された内蔵ＴＥＣ、から成るマイクロエレクトロニクス・アセンブリと、
前記内蔵ＴＥＣに電気的に接続され、前記内蔵ＴＥＣへ電流を供給するために適合した電源を含む電気回路と、
前記マイクロエレクトロニクス装置の温度の機能として前記内蔵ＴＥＣによって提供される冷却の範囲を制御するために、前記マイクロエレクトロニクス装置のシリコン基板、前記内蔵ＴＥＣ、および、前記電気回路に結合されたフィードバック制御ループと、
から成ることを特徴とするマイクロエレクトロニクス配置。
【請求項２】
前記内蔵ＴＥＣは、Ｎ型電極、Ｐ型電極、カップルの前記Ｎ型電極およびＰ型電極を互いに電気的に結合する複数の導体素子、および、前記導体素子のそれぞれ、前記Ｎ型電極のそれぞれ、および、前記Ｐ型電極のそれぞれの間のパターン化された絶縁体層を含む少なくとも１つのカップルからなることを特徴とする請求項１記載のマイクロエレクトロニクス配置。
【請求項３】
前記フィードバック制御ループは、前記マイクロエレクトロニクス装置の温度を検出するために、前記マイクロエレクトロニクス装置の前記シリコン基板に結合される温度センサを含み、前記温度センサは、前記電源の電圧を制御することにより前記内蔵ＴＥＣを介して電流を制御する前記フィードバック制御ループに信号を伝えることを特徴とする請求項１記載のマイクロエレクトロニクス配置。
【請求項４】
前記マイクロエレクトロニクス装置から取り出された熱を放散するために、前記内蔵ＴＥＣに結合されたヒート・シンクをさらに含むことを特徴とする請求項１記載のマイクロエレクトロニクス配置。
【請求項５】
マイクロエレクトロニクス・アセンブリにおいて、
マイクロエレクトロニクス装置と、
内蔵ＴＥＣと前記マイクロエレクトロニクス装置との間に搭載材料を介在させないで、前記マイクロエレクトロニクス装置に結合された内蔵ＴＥＣと、
前記内蔵ＴＥＣに電気的に接続され、前記内蔵ＴＥＣに電流を供給するために適合した電源を含む電気回路と、
前記マイクロエレクトロニクス装置の温度の機能として前記内蔵ＴＥＣによって提供される冷却の範囲を制御するために、前記マイクロエレクトロニクス装置のシリコン基板、前記内蔵ＴＥＣ、および、前記電気回路に結合されたフィードバック制御ループと、を含み、
前記内蔵ＴＥＣは、Ｎ型電極およびＰ型電極を含む少なくとも１つのカップル、前記カップルの前記Ｎ型電極および前記Ｐ型電極を互いに電気的に結合する複数の導体素子、および、前記導体素子のそれぞれ、前記Ｎ型電極のそれぞれ、および、前記Ｐ型電極のそれぞれの間のパターン化された絶縁体層を含む、
ことを特徴とするマイクロエレクトロニクス・アセンブリ。
【請求項６】
前記マイクロエレクトロニクス装置は、
【請求項７】
マイクロエレクトロニクス・アセンブリであって、
マイクロエレクトロニクス装置、および、
内蔵ＴＥＣと前記マイクロエレクトロニクス装置との間に搭載材料を介在させないで、前記マイクロエレクトロニクス装置に結合された内蔵ＴＥＣ、から成るマイクロエレクトロニクス・アセンブリと、
前記内蔵ＴＥＣに電気的に接続され、前記内蔵ＴＥＣに電流を供給するために適合した電源を含む電気回路と、
前記マイクロエレクトロニクス装置の温度の機能として前記内蔵ＴＥＣによって提供される冷却の範囲を制御するために、前記マイクロエレクトロニクス装置のシリコン基板、前記内蔵ＴＥＣ、および、前記電気回路に結合されたフィードバック制御ループと、
前記マイクロエレクトロニクス・アセンブリに結合されたグラフィック・プロセッサと、を含み、
前記内蔵ＴＥＣは、Ｎ型電極およびＰ型電極を含む少なくとも１つのカップル、前記カップルの前記Ｎ型電極および前記Ｐ型電極を互いに電気的に結合する複数の導体素子、および、前記導体素子のそれぞれ、前記Ｎ型電極のそれぞれ、および、前記Ｐ型電極のそれぞれの間のパターン化された絶縁体層を含む、
ことを特徴とするマイクロエレクトロニクス・システム。
【図１】
【図２】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図３ｄ】
【図４】
【図５ａ】
【図５ｂ】
【図５ｃ】
【図５ｄ】
【図６】
【図７ａ】
【図７ｂ】
【図７ｃ】
【図７ｄ】
【図８ａ】
【図８ｂ】
【図９】
【図１０ａ】
【図１０ｂ】
【図１０ｃ】
【図１０ｄ】
【図１１】
【図１２】
【図２】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図３ｄ】
【図４】
【図５ａ】
【図５ｂ】
【図５ｃ】
【図５ｄ】
【図６】
【図７ａ】
【図７ｂ】
【図７ｃ】
【図７ｄ】
【図８ａ】
【図８ｂ】
【図９】
【図１０ａ】
【図１０ｂ】
【図１０ｃ】
【図１０ｄ】
【図１１】
【図１２】
【公開番号】特開２０１２−９９８３６（Ｐ２０１２−９９８３６Ａ）
【公開日】平成２４年５月２４日（２０１２．５．２４）
【国際特許分類】
【出願番号】特願２０１１−２７８００１（Ｐ２０１１−２７８００１）
【出願日】平成２３年１２月２０日（２０１１．１２．２０）
【分割の表示】特願２００７−５４８６０９（Ｐ２００７−５４８６０９）の分割
【原出願日】平成１７年１２月２７日（２００５．１２．２７）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
【公開日】平成２４年５月２４日（２０１２．５．２４）
【国際特許分類】
【出願日】平成２３年１２月２０日（２０１１．１２．２０）
【分割の表示】特願２００７−５４８６０９（Ｐ２００７−５４８６０９）の分割
【原出願日】平成１７年１２月２７日（２００５．１２．２７）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
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