分周回路およびＰＬＬ回路
【課題】２分周、８分周、さらには８分周可能な回路規模の小さな低消費電力の注入同期型分周回路の実現。
【解決手段】偶数個Mの遅延要素DL1-DL4を有するリングオシレータ11と、入力発振信号から同期信号を生成して複数個の遅延要素の少なくとも一部に注入する同期信号注入回路と、を有し、入力発振信号の分周信号を出力する分周回路であって、遅延要素のオン・オフする分周トランジスタの一方の被制御端子が注入ノードであり、同期信号注入回路は、M/2個離れた２つの遅延要素の注入ノードに接続されるように並列に設けられた２個の補助注入トランジスタを有する注入差動対M1-M4と、入力発振信号RF4+,RF4-が制御端子に入力され、注入差動対の注入ノードとの接続ノードに、入力発振信号の差動信号を発生するように注入差動対に接続された信号注入トランジスタM5,M6と、を有する分周回路。
【解決手段】偶数個Mの遅延要素DL1-DL4を有するリングオシレータ11と、入力発振信号から同期信号を生成して複数個の遅延要素の少なくとも一部に注入する同期信号注入回路と、を有し、入力発振信号の分周信号を出力する分周回路であって、遅延要素のオン・オフする分周トランジスタの一方の被制御端子が注入ノードであり、同期信号注入回路は、M/2個離れた２つの遅延要素の注入ノードに接続されるように並列に設けられた２個の補助注入トランジスタを有する注入差動対M1-M4と、入力発振信号RF4+,RF4-が制御端子に入力され、注入差動対の注入ノードとの接続ノードに、入力発振信号の差動信号を発生するように注入差動対に接続された信号注入トランジスタM5,M6と、を有する分周回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波数において広い範囲での分周が可能な分周器回路およびそれを利用したＰＬＬ回路に関し、特に注入同期型発振器を使用した分周回路およびそれを利用したＰＬＬ回路に関する。
【背景技術】
【０００２】
近年、無線通信に利用される周波数帯域は、一層高周波数になる傾向にあり、それに応じて装置内部に設けられるＰＬＬ回路のＶＣＯ（電圧制御発振器）が出力するクロックの周波数も高周波数にする必要がある。通常、基準周波数は、ＶＣＯが発生するクロック周波数よりはるかに低い周波数であり、クロック周波数を分周して低周波数にする必要があり、分周回路が使用される。ＶＣＯが数十ＧＨｚのクロックを発生する場合、分周回路を通常のデジタル回路で構成するのは難しく、ＶＣＯが出力するクロックをある程度の周波数まで分周するプリスケーラには、アナログ分周回路が使用される。アナログ分周回路は、例えば、電流モードロジック分周回路や注入同期型分周回路(Injection Locked Frequency Divider: ILFD)で実現できる。電流モードロジック分周回路は、広い同期領域を有するが、消費電力が大きいという問題がある。本発明は、注入同期型分周回路に関する。
【０００３】
図１は、注入同期型分周回路の概略構成を示す図である。
【０００４】
注入同期型分周回路（ＩＬＦＤ）１０は、発振回路１１と、同期信号生成回路１２と、を有する。発振回路１１は、自己発振回路であり、同期信号生成回路１２から注入される同期信号に応じて発振周波数が変化可能である。同期信号生成回路１２は、入力発振信号（クロック）Ｎｆ０から、発振回路１１を目標とする分周信号の周波数で発振させるための同期信号を生成して、発振回路１１に注入する。
【０００５】
図２は、注入同期型分周回路のモデルを示す図であり、（Ａ）がＮ分周するモデルを、（Ｂ）が２分周するモデルを示す。
【０００６】
図２の（Ａ）に示すように、このモデルでは、基本周波数ｆ０の信号（クロック）は、非線形(Nonlinearity)のトランスコンダクタンス(transconductance)を有するトランジスタを通過し、高次の高調波を発生する。発振回路に何も注入されない時には、これらの高調波は発振回路内のローパスフィルタ（ＬＰＦ）により減衰され多くが減衰される。しかしながら、同期信号が注入されると、これらの高調波は注入された同期信号と混合され、多くの付加的な高調波が発生する。もしこれらの高調波の１つが発振器の自己発振周波数に近く且つ十分なパワーを有していると、発振器の周波数はこの周波数に引き込まれてその周波数にロック（同期）する。この動作が、（Ｎ−１）次の高調波が、Ｎ次の高調波の同期信号と混合され、発振器の基本周波数に近い高調波を発生し、それにロックするダイレクト変換である。Ｎが増加するにしたがって、（Ｎ−１）次の高調波が弱くなるので、ロック範囲は狭くなる。さらに、注入同期型分周回路の特定の高調波のレベルは、その発生プロセスが線形でなく、多くの要因に影響されるため、制御できない。そのため、ロック範囲が狭くなり、特定の分周比に必要な注入パワーを制限するという問題がある。
【０００７】
以上のように、注入同期型分周回路のロック範囲および必要な注入パワーは分周比に応じて異なるが、一般に２分周の場合が、ロック範囲が広く、注入パワーが小さい。図２の（Ｂ）は、２分周の注入同期型分周回路のモデルを示す。
【０００８】
注入同期型分周回路は、各種の構成が知られているが、その１つに、複数個の遅延要素をリング状に接続したリングオシレータ（リング状発振回路）を利用する回路がある。リングオシレータは、複数個の遅延要素を、前段の出力信号が後段の入力信号として入力し、最終段の出力信号が初段の入力信号として入力し、初段の入力信号に対して、最終段から初段への入力信号が反転するように接続した構成を有する。リングオシレータは、広く知られている回路である。
【０００９】
図３は、２段のリングオシレータを利用した注入同期型分周回路の構成例を示す図であり、（Ａ）がブロック図を、（Ｂ）が遅延要素を差動型のバッファ回路で実現した具体的な回路例を、それぞれ示す。ここでは、ＭＯＳトランジスタを使用した例を示したが、これに限定されるものではない。
【００１０】
リングオシレータを利用した注入同期型分周回路では、発振動作を行なう遅延要素の一部に同期信号を印加して高調波を発生することにより、リングオシレータを同期信号に対応した周波数で発振させる。注入同期型分周回路には、発振信号を出力する部分に同期信号を印加するダイレクト方式と、発振動作する差動対に並列に設けた差動対に同期信号を印加するパラレル方式と、差動対の出力ノードと反対側のノードを共通に接続した共通接続ノードに同期信号を印加する方式と、がある。一般に、差動対を形成するトランジスタはテールトランジスタと呼ばれるので、ここでは共通接続ノードに同期信号を印加する方式をテール方式と呼び、共通接続ノードをテールと称するものとする。
【００１１】
図３は、テール方式のリングオシレータを利用した注入同期型分周回路を示している。遅延要素ＤＬ１およびＤＬ２は、差動型バッファ（インバータ）であり、１段目の遅延要素ＤＬ１の正出力ｏｕｔ＋および負出力ｏｕｔ−を、２段目の遅延要素ＤＬ２の負入力ｉｎ−および正入力ｉｎ＋に接続し、２段目の遅延要素ＤＬ２の正出力ｏｕｔ＋および負出力ｏｕｔ−を、１段目の遅延要素ＤＬ１の正入力ｉｎ＋および負入力ｉｎ−に接続する。これにより、１段目の入力に対応する２段目の出力が反転されて再び１段目の入力に戻されることになり、リングオシレータは発振する。リングオシレータの発振周波数は、同期信号の注入が無ければ、２個の遅延要素ＤＬ１およびＤＬ２の遅延時間により決定される。
【００１２】
遅延要素ＤＬ１は、差動型バッファであり、差動対を形成する２個のＮＭＯＳトランジスタのゲートに入力信号が入力され、２個のＮＭＯＳトランジスタのドレインから出力信号が出力される。２個のＮＭＯＳトランジスタのソースは、共通ノード、すなわちテールに接続され、共通ノード（テール）は、ソース用トランジスタＭ１およびＭ２を介して接地される。ソース用トランジスタＭ１およびＭ２のゲートには、抵抗を介してＤＣバイアス電圧が印加される。
【００１３】
図３の注入同期型分周回路では、１段目の遅延要素ＤＬ１のソース用トランジスタＭ１のゲートにはさらに容量が接続され、容量の他方の端子に同期信号ＲＦ２＋が印加される。一方、２段目の遅延要素ＤＬ１のソース用トランジスタＭ２のゲートにも容量が接続されるが、容量の他方の端子は接地される。同期信号ＲＦ２＋は、注入同期型分周回路の出力する分周信号の周波数ｆ０の２倍の周波数２ｆ０の信号である。言い換えれば、図３の注入同期型分周回路は、周波数２ｆ０の入力発振信号を、周波数ｆ０の分周信号に分周する２分周回路である。
【先行技術文献】
【非特許文献】
【００１４】
【非特許文献１】P. Mayr, C. Weyers, and U. Langmann, “A 90GHz 65nm CMOS Injection-Locked Frequency Divider”, IEEE International Solid-State Circuits Conference, Feb. 2007, pp.198-199
【発明の概要】
【発明が解決しようとする課題】
【００１５】
注入同期型分周回路のロックしやすい周波数は、注入同期型分周回路の回路特性により決定され、プロセスのばらつきなどの影響を受ける。上記のように、注入同期型分周回路のロック範囲および必要な注入パワーは分周比に応じて異なり、特に高い分周比でロックして安定して動作するのが難しいという問題があった。これに対して、図２の（Ｂ）に示すような２分周の注入同期型分周回路のモデルは、一般に、ロック範囲が広く、注入パワーが小さい。そこで、非特許文献１は、２分周の注入同期型分周回路を２個直列に接続して４分周（×４）を行なうことを記載している。
【００１６】
しかし、注入同期型分周回路を２個使用した場合、回路面積が大きくなり、消費電力も増加するという問題がある。もし８分周する場合には、注入同期型分周回路を３個使用することになり、回路面積および消費電力はさらに増加するという問題がある。
【００１７】
本発明は、２分周、８分周、さらには８分周可能な注入同期型分周回路を、より簡単な構成で実現することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の分周回路は、注入同期型であり、入力発振信号を４分周する場合に、Ｍ（Ｍは偶数）個の遅延要素を含むリングオシレータを利用したテール方式の注入同期型分周回路で、Ｍ／２個離れた２つの遅延要素のテールを差動対に接続し、入力発振信号がゲートに印加されるトランジスタを差動対に接続して、差動対に入力発振信号の差動信号、すなわち入力発振信号を２分周した信号を発生させる。入力発振信号を８分周する場合には、遅延要素のテールに接続される差動対の部分を２段階構成、すなわち縦積み構成にする。
【００１９】
言い換えれば、本発明の分周回路は、前段の出力信号が後段の入力信号として入力し、最終段の出力信号が初段の入力信号として入力し、初段の入力信号に対して、最終段から初段への入力信号が反転するように接続されたＭ（２以上の整数）個の遅延要素を有する発振回路と、入力発振信号から遅延要素の状態変化を規制する同期信号を生成し、生成した同期信号を前記複数個の遅延要素の少なくとも一部に注入する同期信号注入回路と、を備え、発振回路から入力発振信号の分周信号を出力する分周回路であって、Ｍは偶数であり、遅延要素は、制御端子に入力信号が入力される分周トランジスタを有し、分周トランジスタの一方の被制御端子から出力が得られ、分周トランジスタの他方の被制御端子が注入ノードであり、同期信号注入回路は、発振回路のＭ／２個離れた２つの遅延要素の分周トランジスタの注入ノードに接続されるように並列に設けられた２個の補助注入トランジスタを有する注入差動対と、注入差動対の注入ノードとの接続ノードに、入力発振信号の差動信号を発生するように注入差動対に接続され、制御端子に入力発振信号が入力可能である信号注入トランジスタと、を有することを特徴とする。
【００２０】
図４は、本発明の分周回路のモデル図であり、（Ａ）４分周の場合を、（Ｂ）が８分周の場合を示す。図４を参照して、本発明の原理を説明する。
【００２１】
本発明の分周回路では、Ｎ次の高調波の同期信号は、発振回路の基本周波数ｆ０のＮ／２次の高調波と混合され、さらにＮ／４次の高調波と混合されるという具合に、発振回路の基本周波数ｆ０に近い周波数の高調波が発生されるまで繰り返される。図４の（Ａ）に示す４分周の場合には、まず４ｆ０の同期信号が２次高調波と混合され、さらに１次高調波と混合されて、発振回路は基本周波数ｆ０に近い周波数で発振するようにロックされる。図４の（Ｂ）に示す８分周の場合には、８ｆ０の同期信号が４次高調波と混合され、さらに２次高調波と混合され、最後に１次高調波と混合されて、発振回路は基本周波数ｆ０に近い周波数で発振するようにロックされる。
【００２２】
図２の（Ａ）に示した従来例では、同期信号を（Ｎ−１）次の高調波と混合していたのに対して、本発明では、Ｎ／２次の高調波と混合する。Ｎ／２次の高調波の方が、（Ｎ−１）次の高調波と比べてはるかに大きなパワーであり、注入同期型の分周回路に大きな同期信号を注入することができる。
【００２３】
本発明によれば、基本周波数ｆ０のより高次の高調波を発生する必要があるが、これは信号のＮ相を混合して（Ｎ−１）次までのすべての高調波を相殺して、Ｎ次の高調波を発生することにより実現される。同期信号を発生する各段階で、同期動作に悪影響を与える低次および強い高調波をすべてフィルタリングして、所望の次数の高調波のみを残す。これにより、同期信号は各段階でもっとも強い高調波と混合されるので、他に強くなって発振する分周比は無くなる。これにより、分周比が重複することが無くなり、所望の分周比を確実に得ることができる。
【００２４】
さらに、図２の（Ｂ）の２分周回路を２個直列に接続して４分周する場合には、２個の２分周回路のロック範囲は、１段目と２段目の２分周回路のそれぞれのロック範囲を合成したものとなる。製造プロセスの関係から、２個の２分周回路は、異なる特性を有し、ロック範囲も異なるので、その分実質的なロック範囲が狭くなる。これに対して、本発明の分周回路では、リングオシレータを有する分周回路は１個のみであり、同期信号を生成する同期信号生成回路で、Ｎ／２ｎ次の高調波を発生するので、ロック範囲が狭くなることはない。
【００２５】
さらに、本発明によれば、同期信号を注入する同期信号生成回路の途中の段階を切り替えることにより、より低分周比の発振信号を同期信号として入力することもできる。例えば、図４の（Ａ）では、２ｆ０を入力して、４ｆ０を入力しなければ２分周回路として動作し、４ｆ０を入力して、２ｆ０を入力しなければ４分周回路として動作する。同様に、図４の（Ｂ）では、２ｆ０を入力して、４ｆ０および８ｆ０を入力しなければ２分周回路として動作し、４ｆ０を入力して、２ｆ０および８ｆ０を入力しなければ４分周回路として動作し、８ｆ０を入力して、２ｆ０および４ｆ０を入力しなければ８分周回路として動作する。
【発明の効果】
【００２６】
本発明によれば、４分周以上の２ｉ（ｉは整数）分周が可能で、所望の周波数で安定してロックする分周回路を、小さな回路規模で実現でき、消費電力も小さくできる。
【図面の簡単な説明】
【００２７】
【図１】図１は、注入同期型分周回路の概略構成を示す図である。
【図２】図２は、注入同期型分周回路のモデルを示す図であり、（Ａ）がＮ分周するモデルを、（Ｂ）が２分周するモデルを示す。
【図３】図３は、２段のリングオシレータを利用した注入同期型分周回路の構成例を示す図であり、（Ａ）がブロック図を、（Ｂ）が遅延要素を差動型のバッファ回路で実現した具体的な回路例を、それぞれ示す。
【図４】図４は、本発明の分周回路のモデル図であり、（Ａ）４分周の場合を、（Ｂ）が８分周の場合を示す。
【図５】図５は、本発明の第１実施形態の分周回路の構成を示す図である。
【図６】図６は、第１実施形態の分周回路で使用する遅延要素を形成する差動型のバッファ回路の回路例を示す図である。
【図７】図７は、第１実施形態の分周回路の動作を説明する図であり、入力発振信号ＲＦ４＋およびＲＦ４−が入力され、ＲＦ２＋およびＲＦ２−は入力されない場合の動作を示す。
【図８】図８は、本発明の第２実施形態の分周回路の構成を示す図である。
【図９】図９は、第２実施形態の分周回路の動作を説明する図であり、入力発振信号ＲＦ８＋およびＲＦ８−が入力され、ＲＦ４＋およびＲＦ４−は入力されない場合の動作を示す。
【図１０】図１０は、本発明の第３実施形態の分周回路の構成を示す図である。
【図１１】図１１は、本発明の第４実施形態の分周回路の構成を示す図である。
【図１２】図１２は、ＰＭＯＳ電流源の遅延要素ＤＬ１Ｐ〜ＤＬ４Ｐを使用してリングオシレータを形成し、同期信号生成回路をＰＭＯＳトランジスタＭ１Ｐ〜Ｍ５Ｐで実現した変形例の分周回路を示す図である。
【図１３】図１３は、変形例で使用する遅延要素の構成例を示す図である。
【図１４】図１４は、本発明の分周回路を使用したＰＬＬ回路の構成例を示す図である。
【発明を実施するための形態】
【００２８】
図５は、本発明の第１実施形態の分周回路の構成を示す図である。また、図６は、第１実施形態の分周回路で使用する遅延要素ＤＬ１〜ＤＬ４を形成する差動型のバッファ回路の回路例を示す図である。以下の説明では、ＭＯＳトランジスタを使用した例を説明するが、本発明はこれに限定されるものではなく、バイポーラトランジスタ等を使用することも可能である。これに関連して、ＭＯＳトランジスタのゲート等の制御信号が入力される端子を制御端子と、ＭＯＳトランジスタのソースおよびドレイン等の制御信号により電流が制御される端子を被制御端子と称する場合がある。
【００２９】
第１実施形態の分周回路は、差動の入力発振信号ＲＦ４＋およびＲＦ４−またはＲＦ２＋およびＲＦ２−が選択的に入力され、ＲＦ４＋およびＲＦ４−を入力した場合には入力発振信号を４分周した信号を発生し、ＲＦ２＋およびＲＦ２−を入力した場合には入力発振信号を２分周した信号を発生する。
【００３０】
図５に示すように、第１実施形態の分周回路は、４個の遅延要素ＤＬ１〜ＤＬ４をリング状に接続した発振器（リングオシレータ）と、トランジスタＭ１からＭ６を含む同期信号生成回路と、を有する。
【００３１】
リングオシレータは、前段の出力信号が後段の入力信号として入力し、最終段の出力信号が初段の入力信号として入力し、初段の入力信号に対して、最終段から初段への入力信号が反転するように接続された４個の遅延要素ＤＬ１〜ＤＬ４を有する。遅延要素ＤＬ１〜ＤＬ４は、図６に示すバッファ回路などで形成されるが、それに限定されるものではなく、遅延要素として動作可能であればどのような回路でもよい。図６のバッファ回路は、図３の（Ｂ）に示した回路であり、広く知られているので説明は省略するが、端子Tuneに直流（ＤＣ）バイアス電圧を印加することにより、動作速度を調整する。
【００３２】
図５に示すように、１段目の遅延要素ＤＬ１の正出力ｏｕｔ＋および負出力ｏｕｔ−を、２段目の遅延要素ＤＬ２の負入力ｉｎ−および正入力ｉｎ＋に接続する。以下、４段目まで同様に接続し、４段目の遅延要素ＤＬ４の正出力ｏｕｔ＋および負出力ｏｕｔ−を、１段目の遅延要素ＤＬ１の正入力ｉｎ＋および負入力ｉｎ−に接続する。これにより、１段目の入力に対応する４段目の出力が反転されて再び１段目の入力に戻されることになり、リングオシレータは発振する。リングオシレータの発振周波数は、同期信号の注入が無ければ、４個の遅延要素ＤＬ１〜ＤＬ４の遅延時間により決定される。
【００３３】
遅延要素ＤＬ１〜ＤＬ４の差動対の共通ノード（テール）は、補助注入トランジスタＭ１〜Ｍ４のドレインにそれぞれ接続される。補助注入トランジスタＭ１とＭ３のソースは共通接続ノードに接続され、この共通接続ノードとグランドの間に信号注入トランジスタＭ５が接続される。同様に、補助注入トランジスタＭ２とＭ４のソースは共通接続ノードに接続され、この共通接続ノードとグランドの間に信号注入トランジスタＭ６が接続される。したがって、補助注入トランジスタＭ１とＭ３およびＭ２とＭ４は、差動対を形成する。
【００３４】
信号注入トランジスタＭ５のゲートは、抵抗を介して第２バイアス電圧DCbias2が印加されると共に、容量を介して入力発振信号ＲＦ４＋が印加可能に構成されている。信号注入トランジスタＭ６のゲートは、抵抗を介して第２バイアス電圧DCbias2が印加されると共に、容量を介して入力発振信号ＲＦ４−が印加可能に構成されている。補助注入トランジスタＭ１のゲートは、抵抗を介して第１バイアス電圧DCbias1が印加されると共に、容量を介して入力発振信号のＲＦ２＋が印加可能に構成されている。補助注入トランジスタＭ３のゲートは、抵抗を介して第１バイアス電圧DCbias1が印加されると共に、容量を介して入力発振信号のＲＦ２−が印加可能に構成されている。補助注入トランジスタＭ２およびＭ４のゲートは、抵抗を介して第１バイアス電圧DCbias1が印加されると共に、容量を介して接地されている。なお、容量を介さずに、各バイアス電圧でバイアスされたＲＦ４＋，ＲＦ４−，ＲＦ２＋，ＲＦ２−等の信号をゲートに入力可能にしてもよい。
【００３５】
図７は、第１実施形態の分周回路の動作を説明する図であり、入力発振信号ＲＦ４＋およびＲＦ４−が入力され、ＲＦ２＋およびＲＦ２−は入力されない場合の動作を示す。
【００３６】
図７の（Ｃ）に示すように、入力発振信号ＲＦ４＋およびＲＦ４−として、周波数４ｆ０の発振信号が信号注入トランジスタＭ５およびＭ６のゲートに入力される。なお、図示を容易にするために、図７の（Ｃ）では、入力発振信号ＲＦ４＋のみを示し、ＲＦ４−の図示は省略している。ＲＦ４−は、ＲＦ４＋の逆相の信号である。
【００３７】
補助注入トランジスタＭ１とＭ３のゲートには第１バイアス電圧DCbias1が印加されており、補助注入トランジスタＭ１とＭ３は、所定のトランスコンダクタンスを有する状態である。この状態で、信号注入トランジスタＭ５が、ゲートに印加されるＲＦ４＋に応じてトランスコンダクタンスを変化させると、信号注入トランジスタＭ５のトランスコンダクタンスの変化により発生した信号に、上記の高調波を重畳した信号が、補助注入トランジスタＭ１とＭ３のソースを接続した共通接続ノードに発生する。この信号には、ＲＦ４＋とＲＦ４＋の２分周信号の差成分、すなわちＲＦ４＋の２分周成分が多く含まれる。共通接続ノードに発生した信号は、補助注入トランジスタＭ１とＭ３のドレインに伝達されるが、この時、補助注入トランジスタＭ１とＭ３のドレインに発生する信号は、補助注入トランジスタＭ１とＭ３の特性差により、逆相になる。言い換えれば、補助注入トランジスタＭ１とＭ３のドレインには、ＲＦ４＋とＲＦ４＋の２分周信号との差成分、すなわちＲＦ４＋の２分周成分を多く含む逆相の信号が発生する。図７の（Ｂ）の実線と破線は、補助注入トランジスタＭ１とＭ３のドレインに発生する信号を示す。これらの信号は、図７の（Ｃ）のＲＦ４＋の周波数が１／２の２次高調波信号、すなわちＲＦ４＋を２分周した信号であり、逆相の信号である。
【００３８】
補助注入トランジスタＭ１とＭ３のドレインは、さらに遅延要素ＤＬ１およびＤＬ３の差動対の接続ノードに接続されており、遅延要素ＤＬ１およびＤＬ３の差動対のトランジスタのオン・オフ動作は、補助注入トランジスタＭ１とＭ３のドレインの信号の影響を受ける。
【００３９】
以上の説明は、信号注入トランジスタＭ６、補助注入トランジスタＭ２とＭ４、および遅延要素ＤＬ２およびＤＬ４の差動対についても同様であり、遅延要素ＤＬ２およびＤＬ４の差動対のトランジスタのオン・オフ動作は、補助注入トランジスタＭ２とＭ４のドレインの信号の影響を受ける。
【００４０】
リングオシレータは、以上のような各部の信号相互の影響を受けて、ＲＦ４＋およびＲＦ−の周波数４ｆ０を４分周した周波数ｆ０にロックして発振する。ロックした状態では、リングオシレータの最終段の出力信号、すなわち１段目の遅延要素ＤＬ１の入力信号は、図７の（Ａ）において実線で示す信号のようになり、３段目の遅延要素ＤＬ３の入力信号は、図７の（Ｂ）において実線で示す信号のようになる。
【００４１】
第１実施形態の分周回路において、入力発振信号ＲＦ２＋およびＲＦ２−が入力され、ＲＦ４＋およびＲＦ４−は入力されない場合には、図７の（Ｂ）の２次高調波として、ＲＦ２＋およびＲＦ２−が直接入力されることになり、リングオシレータは、図７の（Ａ）に示すＲＦ２＋およびＲＦ２−の２分周信号を出力する。
【００４２】
図８は、本発明の第２実施形態の分周回路の構成を示す図である。
【００４３】
第２実施形態の分周回路は、差動の入力発振信号ＲＦ８＋およびＲＦ８−またはＲＦ２＋およびＲＦ２−が選択的に入力され、ＲＦ８＋およびＲＦ８−を入力した場合には入力発振信号を８分周した信号を発生し、ＲＦ４＋およびＲＦ４−を入力した場合には入力発振信号を４分周した信号を発生する。
【００４４】
図８に示すように、第２実施形態の分周回路は、８個の遅延要素ＤＬ１Ａ〜ＤＬ８Ａをリング状に接続した発振器（リングオシレータ）と、トランジスタＭ１ＡからＭ１４Ａを含む同期信号生成回路と、を有する。
【００４５】
リングオシレータは、前段の出力信号が後段の入力信号として入力し、最終段の出力信号が初段の入力信号として入力し、初段の入力信号に対して、最終段から初段への入力信号が反転するように接続された８個の遅延要素ＤＬ１Ａ〜ＤＬ８Ａを有する。遅延要素ＤＬ１Ａ〜ＤＬ８Ａは、図６に示すバッファ回路などで形成されるが、それに限定されるものではない。
【００４６】
遅延要素ＤＬ１Ａ〜ＤＬ８Ａの差動対の共通ノード（テール）は、初段注入トランジスタＭ１Ａ〜Ｍ８Ａのドレインにそれぞれ接続される。初段注入トランジスタＭ１ＡとＭ５Ａのソースは、共通接続ノードに接続され、その共通ノードは、さらに補助注入トランジスタＭ９Ａのドレインに接続される。以下同様に、Ｍ２ＡとＭ４Ａのソースは、Ｍ１０Ａのドレインに共通に接続され、Ｍ３ＡとＭ７Ａのソースは、Ｍ１１Ａのドレインに共通に接続され、Ｍ４ＡとＭ８Ａのソースは、Ｍ１２Ａのドレインに共通に接続される。さらに、Ｍ９ＡとＭ１１Ａのソースは、Ｍ１３Ａのドレインに共通に接続され、Ｍ１０ＡとＭ１２Ａのソースは、Ｍ１４Ａのドレインに共通に接続される。初段注入トランジスタＭ１ＡとＭ５Ａ、Ｍ２ＡとＭ４Ａ、Ｍ３ＡとＭ７Ａ、およびＭ４ＡとＭ８Ａは、差動対を形成する。同様に、Ｍ９ＡとＭ１１Ａ、およびＭ１０ＡとＭ１２Ａのソースは、差動対を形成する。
【００４７】
信号注入トランジスタＭ１３Ａのゲートは、抵抗を介して第３バイアス電圧DCbias3が印加されると共に、容量を介して入力発振信号ＲＦ８＋が印加可能に構成されている。信号注入トランジスタＭ１３Ａのゲートは、抵抗を介して第３バイアス電圧DCbias3が印加されると共に、容量を介して入力発振信号ＲＦ８−が印加可能に構成されている。補助注入トランジスタＭ９Ａのゲートは、抵抗を介して第２バイアス電圧DCbias2が印加されると共に、容量を介して入力発振信号のＲＦ４＋が印加可能に構成されている。補助注入トランジスタＭ１１Ａのゲートは、抵抗を介して第２バイアス電圧DCbias2が印加されると共に、容量を介して入力発振信号のＲＦ４−が印加可能に構成されている。他のトランジスタＭ１Ａ〜Ｍ８Ａ、Ｍ１０ＡおよびＭ１２Ａのゲートは、抵抗を介して第１バイアス電圧DCbias1が印加されると共に、容量を介して接地されている。
【００４８】
以上のように、第２実施形態の分周回路は、第１実施形態の分周回路において、同期信号生成回路を３段階構成にしてもので、２段目のＭ９ＡおよびＭ１１Ａの差動対と１段目のＭ１３Ａ、および２段目のＭ１０ＡおよびＭ１２Ａの差動対と１段目のＭ１４Ａは、第１実施形態と同様に、ＲＦ８＋およびＲＦ８−の２次高調波を、Ｍ９ＡおよびＭ１１Ａのドレインと、Ｍ１０ＡおよびＭ１２Ａのドレインに発生する。１段目のＭ１ＡおよびＭ５Ａの差動対と２段目のＭ９Ａは、同様に、ＲＦ８＋およびＲＦ８−の４次高調波を、Ｍ１ＡおよびＭ５Ａのドレインに発生する。以下同様に、１段目の初段注入トランジスタＭ１Ａ〜Ｍ８Ａのドレイン、すなわち遅延要素ＤＬ１Ａ〜ＤＬ８Ａのテールに、ＲＦ８＋およびＲＦ８−の４次高調波が印加される。
【００４９】
図９は、第２実施形態の分周回路の動作を説明する図であり、入力発振信号ＲＦ８＋およびＲＦ８−が入力され、ＲＦ４＋およびＲＦ４−は入力されない場合の動作を示す。
【００５０】
図９の第２実施形態の分周回路の動作は、段数が１段増加した以外は、第１実施形態の分周回路の動作と同じであるので、説明は省略する。
【００５１】
図１０は、本発明の第３実施形態の分周回路の構成を示す図である。
【００５２】
第３実施形態の分周回路は、差動の入力発振信号ＲＦ４＋が入力され、ＲＦ４＋を４分周した信号を発生する。
【００５３】
図１０に示すように、第３実施形態の分周回路は、２個の遅延要素ＤＬ１Ｂ〜ＤＬ２Ｂをリング状に接続した発振器（リングオシレータ）と、トランジスタＭ１ＢからＭ３Ｂを含む同期信号生成回路と、を有する。
【００５４】
リングオシレータは、前段の出力信号が後段の入力信号として入力し、後段の出力信号が初段の入力信号として入力し、初段の入力信号に対して、後段から初段への入力信号が反転するように接続された２個の遅延要素ＤＬ１Ｂ〜ＤＬ２Ｂを有する。遅延要素ＤＬ１ＢおよびＤＬ２Ｂは、図６に示すバッファ回路などで形成されるが、それに限定されるものではない。
【００５５】
遅延要素ＤＬ１ＢおよびＤＬ２Ｂの差動対の共通ノード（テール）は、それぞれ補助注入トランジスタＭ１ＢおよびＭ２Ｂのドレインに接続される。Ｍ１ＢとＭ２Ｂのソースは、信号注入トランジスタＭ３Ｂを介して接地される。
【００５６】
信号注入トランジスタＭ３Ｂのゲートは、抵抗を介して第２バイアス電圧DCbias2が印加されると共に、容量を介して入力発振信号ＲＦ４＋が印加される。補助注入トランジスタＭ１ＢおよびＭ２Ｂのゲートは、抵抗を介して第１バイアス電圧DCbias1が印加されると共に、容量を介して接地されている。
【００５７】
以上のように、第３実施形態の分周回路は、第１実施形態の分周回路において、リングオシレータを２段構成にしてもので、入力発振信号ＲＦ４＋のみを入力し、ＲＦ４−は入力しないが、第１実施形態と同様に、ＲＦ４＋の１／４の周波数にロックし、ＲＦ４＋を４分周した分周信号を出力する。第３実施形態の分周回路の動作は、第１実施形態の説明と同様であり、説明は省略する。
【００５８】
図１１は、本発明の第４実施形態の分周回路の構成を示す図である。
【００５９】
第４実施形態の分周回路は、差動の入力発振信号ＲＦ４＋およびＲＦ４−またはＲＦ２＋およびＲＦ２−が選択的に入力され、ＲＦ４＋およびＲＦ４−を入力した場合には入力発振信号を４分周した信号を発生し、ＲＦ２＋およびＲＦ２−を入力した場合には入力発振信号を２分周した信号を発生する。
【００６０】
図１１に示すように、第４実施形態の分周回路は、４個の遅延要素ＤＬ１〜ＤＬ４をリング状に接続した発振器（リングオシレータ）と、トランジスタＭ１からＭ６を含む同期信号生成回路と、を有する。
【００６１】
リングオシレータは、第１実施形態と同様であり、説明は省略する。
【００６２】
遅延要素ＤＬ１〜ＤＬ４の差動対の共通ノード（テール）は、補助注入トランジスタＭ１Ｃ〜Ｍ４Ｃのドレインにそれぞれ接続される。補助注入トランジスタＭ１Ｃ〜Ｍ４Ｃのソースは接地される。補助注入トランジスタＭ１Ｃのゲートは、抵抗を介して第１バイアス電圧DCbias1が印加されると共に、容量を介して入力発振信号のＲＦ２＋が印加可能に構成されている。補助注入トランジスタＭ３Ｃのゲートは、抵抗を介して第１バイアス電圧DCbias1が印加されると共に、容量を介して入力発振信号のＲＦ２−が印加可能に構成されている。補助注入トランジスタＭ２ＣおよびＭ４Ｃのゲートは、抵抗を介して第１バイアス電圧DCbias1が印加されると共に、容量を介して接地されている。
【００６３】
補助注入トランジスタＭ１ＣとＭ３Ｃのドレインの間には、信号注入トランジスタＭ５Ｃが接続されている。同様に、補助注入トランジスタＭ２ＣとＭ４Ｃのドレインの間には、信号注入トランジスタＭ５Ｃが接続されている。信号注入トランジスタＭ５Ｃのゲートは、抵抗を介して第２バイアス電圧DCbias2が印加されると共に、容量を介して入力発振信号ＲＦ４＋が印加可能に構成されている。信号注入トランジスタＭ６Ｃのゲートは、抵抗を介して第２バイアス電圧DCbias2が印加されると共に、容量を介して入力発振信号ＲＦ４−が印加可能に構成されている。
【００６４】
第４実施形態の分周回路において、入力発振信号ＲＦ４＋およびＲＦ４−が入力され、ＲＦ２＋およびＲＦ２−は入力されない場合の動作を説明する。この場合も、第１実施形態と同様に、信号注入トランジスタＭ５Ｃは、ゲートに印加されるＲＦ４＋に応じてトランスコンダクタンスを変化させる。これに応じて、補助注入トランジスタＭ２ＣとＭ４Ｃのドレイン間のコンダクタンスが変化すると共に、補助注入トランジスタＭ２ＣとＭ４Ｃのドレインに、ＲＦ４＋の高調波を発生する。この高調波は、ＲＦ４＋の２次高調波成分、すなわちＲＦ４＋の２分周成分が多く含まれ、Ｍ２Ｃのドレインの信号とＭ４Ｃのドレインの信号は逆相の信号である。したがって、第１実施例で説明したのと同様に、遅延要素ＤＬ１およびＤＬ３の差動対のトランジスタのオン・オフ動作が、補助注入トランジスタＭ１ＣとＭ３Ｃのドレインの信号の影響を受け、リングオシレータは、ＲＦ４＋およびＲＦ−の周波数４ｆ０を４分周した周波数ｆ０にロックして発振する。
【００６５】
以上説明した第１から第４実施形態では、ＰＭＯＳ電流源の遅延要素を使用し、同期信号生成回路のトランジスタをＮＭＯＳで実現した例を説明した。しかし、ＮＭＯＳ電流源の遅延要素を使用することも、クロスカップルした電流源を使用することも、ＰＭＯＳが抵抗を介してダイオード接続されたものを使用することなどが可能である。また、同期信号生成回路のトランジスタをＰＭＯＳで実現することも可能である。
【００６６】
図１２は、ＰＭＯＳ電流源の遅延要素ＤＬ１Ｐ〜ＤＬ４Ｐを使用してリングオシレータを形成し、同期信号生成回路をＰＭＯＳトランジスタＭ１Ｐ〜Ｍ６Ｐで実現した変形例の分周回路を示す図であり、図１３は変形例で使用する遅延要素の構成例を示す図である。
【００６７】
この変形例は、第１実施形態の分周回路を上記のように変更したのみであり、説明は省略する。
【００６８】
さらに、以上説明した第１から第４実施形態および変形例では、遅延要素は差動型であったが、単相信号を入出力するが単相型の遅延要素を使用することも可能である。
【００６９】
本発明の分周回路は、ＰＬＬ回路の一部として使用することが可能である。
【００７０】
図１４は、本発明の分周回路を使用したＰＬＬ回路の構成例を示す図である。
【００７１】
図１４に示すように、ＰＬＬ回路は、電圧制御発振器（ＶＣＯ）２１と、ＶＣＯ２１の出力するクロックｆｏｕｔを分周して分周クロックを出力する分周回路２２と、基準クロックｆｉｎと分周クロックの位相差および周波数差を検出して制御信号を出力する位相周波数検出回路２３と、制御信号に応じてレベル信号を生成するチャージポンプ（ＣＰ）２４と、レベル信号の低周波数成分を抽出した低周波数信号を出力するローパスフィルタ（ＬＰＦ）２５と、を有し、ＶＣＯ２１は、ローパスフィルタ２５の出力する低周波数信号に応じて発振周波数を変化させる。
【００７２】
ここで、クロックｆｏｕｔの周波数が非常に高い場合、例えば１０ＧＨｚ以上の場合、クロックｆｏｕｔの分周回路をデジタル回路で形成するのは非常に難しい。そこで、クロックｆｏｕｔをアナログ回路で形成されるプリスケーラで、クロックｆｏｕｔをある程度の周波数まで分周した後、デジタル回路で形成したデジタル分周回路でさらに分周することが行なわれる。例えば、図１４で、分周回路２２を、２０ＧＨｚのクロックｆｏｕｔを４分周するプリスケーラと、４分周した５ＧＨｚの分周クロックをさらに分周するデジタル分周器で構成する。
【００７３】
プリスケーラを安定した分周比で動作可能な従来の２分周回路で実現する場合、２分周回路を直列に２段接続することになり、回路規模および消費電力が大きく、ロック範囲も狭くなるという問題がある。８分周するプリスケーラの場合には３個の２分周回路を直列に接続する必要があり、この問題はより顕著になる。
【００７４】
これに対して、第１から第４実施形態および変形例で説明した本発明の分周回路を使用してプリスケーラを実現すると、上記の問題を低減できる。さらに、本発明の分周回路は、入力発振信号の入力ノードを変更することにより、分周回路の分周比を、２分周、４分周、さらには８分周に設定でき、広い範囲のクロックｆｏｕｔに対応可能である。例えば、２ＧＨｚから８ＧＨｚの自己発振範囲を有する本発明の４分周回路を使用すれば、２ＧＨｚから８ＧＨｚの範囲のクロックｆｏｕｔに対応可能な分周回路およびそれを使用したＰＬＬ回路が実現できる。
【００７５】
以上、本発明の実施形態を説明したが、記載した実施形態は発明を説明するためのもので、当業者には、特許請求の範囲において各種の変形例があり得ることが容易に理解可能である。
【産業上の利用可能性】
【００７６】
本発明は、高速の発振信号を分周する分周回路、およびそれを使用する回路に適用可能である。
【符号の説明】
【００７７】
１０ 注入同期型周波数分周回路（ＩＬＦＤ）
１１ 発振回路
１２ 同期信号精製回路
２１ 電圧制御発振器（ＶＣＯ）
２２ 分周回路
２３ 位相・周波数検出回路
２４ チャージポンプ
２５ ローパスフィルタ（ＬＰＦ）
ＤＬ１，…ＤＬ４，ＤＬ１Ａ，…ＤＬ８Ａ 遅延要素
Ｍ１，…Ｍ６，Ｍ１Ａ，…Ｍ１４Ａ，Ｍ１Ｂ，Ｍ２Ｂ，Ｍ１Ｃ，…Ｍ６Ｃ トランジスタ
【技術分野】
【０００１】
本発明は、高周波数において広い範囲での分周が可能な分周器回路およびそれを利用したＰＬＬ回路に関し、特に注入同期型発振器を使用した分周回路およびそれを利用したＰＬＬ回路に関する。
【背景技術】
【０００２】
近年、無線通信に利用される周波数帯域は、一層高周波数になる傾向にあり、それに応じて装置内部に設けられるＰＬＬ回路のＶＣＯ（電圧制御発振器）が出力するクロックの周波数も高周波数にする必要がある。通常、基準周波数は、ＶＣＯが発生するクロック周波数よりはるかに低い周波数であり、クロック周波数を分周して低周波数にする必要があり、分周回路が使用される。ＶＣＯが数十ＧＨｚのクロックを発生する場合、分周回路を通常のデジタル回路で構成するのは難しく、ＶＣＯが出力するクロックをある程度の周波数まで分周するプリスケーラには、アナログ分周回路が使用される。アナログ分周回路は、例えば、電流モードロジック分周回路や注入同期型分周回路(Injection Locked Frequency Divider: ILFD)で実現できる。電流モードロジック分周回路は、広い同期領域を有するが、消費電力が大きいという問題がある。本発明は、注入同期型分周回路に関する。
【０００３】
図１は、注入同期型分周回路の概略構成を示す図である。
【０００４】
注入同期型分周回路（ＩＬＦＤ）１０は、発振回路１１と、同期信号生成回路１２と、を有する。発振回路１１は、自己発振回路であり、同期信号生成回路１２から注入される同期信号に応じて発振周波数が変化可能である。同期信号生成回路１２は、入力発振信号（クロック）Ｎｆ０から、発振回路１１を目標とする分周信号の周波数で発振させるための同期信号を生成して、発振回路１１に注入する。
【０００５】
図２は、注入同期型分周回路のモデルを示す図であり、（Ａ）がＮ分周するモデルを、（Ｂ）が２分周するモデルを示す。
【０００６】
図２の（Ａ）に示すように、このモデルでは、基本周波数ｆ０の信号（クロック）は、非線形(Nonlinearity)のトランスコンダクタンス(transconductance)を有するトランジスタを通過し、高次の高調波を発生する。発振回路に何も注入されない時には、これらの高調波は発振回路内のローパスフィルタ（ＬＰＦ）により減衰され多くが減衰される。しかしながら、同期信号が注入されると、これらの高調波は注入された同期信号と混合され、多くの付加的な高調波が発生する。もしこれらの高調波の１つが発振器の自己発振周波数に近く且つ十分なパワーを有していると、発振器の周波数はこの周波数に引き込まれてその周波数にロック（同期）する。この動作が、（Ｎ−１）次の高調波が、Ｎ次の高調波の同期信号と混合され、発振器の基本周波数に近い高調波を発生し、それにロックするダイレクト変換である。Ｎが増加するにしたがって、（Ｎ−１）次の高調波が弱くなるので、ロック範囲は狭くなる。さらに、注入同期型分周回路の特定の高調波のレベルは、その発生プロセスが線形でなく、多くの要因に影響されるため、制御できない。そのため、ロック範囲が狭くなり、特定の分周比に必要な注入パワーを制限するという問題がある。
【０００７】
以上のように、注入同期型分周回路のロック範囲および必要な注入パワーは分周比に応じて異なるが、一般に２分周の場合が、ロック範囲が広く、注入パワーが小さい。図２の（Ｂ）は、２分周の注入同期型分周回路のモデルを示す。
【０００８】
注入同期型分周回路は、各種の構成が知られているが、その１つに、複数個の遅延要素をリング状に接続したリングオシレータ（リング状発振回路）を利用する回路がある。リングオシレータは、複数個の遅延要素を、前段の出力信号が後段の入力信号として入力し、最終段の出力信号が初段の入力信号として入力し、初段の入力信号に対して、最終段から初段への入力信号が反転するように接続した構成を有する。リングオシレータは、広く知られている回路である。
【０００９】
図３は、２段のリングオシレータを利用した注入同期型分周回路の構成例を示す図であり、（Ａ）がブロック図を、（Ｂ）が遅延要素を差動型のバッファ回路で実現した具体的な回路例を、それぞれ示す。ここでは、ＭＯＳトランジスタを使用した例を示したが、これに限定されるものではない。
【００１０】
リングオシレータを利用した注入同期型分周回路では、発振動作を行なう遅延要素の一部に同期信号を印加して高調波を発生することにより、リングオシレータを同期信号に対応した周波数で発振させる。注入同期型分周回路には、発振信号を出力する部分に同期信号を印加するダイレクト方式と、発振動作する差動対に並列に設けた差動対に同期信号を印加するパラレル方式と、差動対の出力ノードと反対側のノードを共通に接続した共通接続ノードに同期信号を印加する方式と、がある。一般に、差動対を形成するトランジスタはテールトランジスタと呼ばれるので、ここでは共通接続ノードに同期信号を印加する方式をテール方式と呼び、共通接続ノードをテールと称するものとする。
【００１１】
図３は、テール方式のリングオシレータを利用した注入同期型分周回路を示している。遅延要素ＤＬ１およびＤＬ２は、差動型バッファ（インバータ）であり、１段目の遅延要素ＤＬ１の正出力ｏｕｔ＋および負出力ｏｕｔ−を、２段目の遅延要素ＤＬ２の負入力ｉｎ−および正入力ｉｎ＋に接続し、２段目の遅延要素ＤＬ２の正出力ｏｕｔ＋および負出力ｏｕｔ−を、１段目の遅延要素ＤＬ１の正入力ｉｎ＋および負入力ｉｎ−に接続する。これにより、１段目の入力に対応する２段目の出力が反転されて再び１段目の入力に戻されることになり、リングオシレータは発振する。リングオシレータの発振周波数は、同期信号の注入が無ければ、２個の遅延要素ＤＬ１およびＤＬ２の遅延時間により決定される。
【００１２】
遅延要素ＤＬ１は、差動型バッファであり、差動対を形成する２個のＮＭＯＳトランジスタのゲートに入力信号が入力され、２個のＮＭＯＳトランジスタのドレインから出力信号が出力される。２個のＮＭＯＳトランジスタのソースは、共通ノード、すなわちテールに接続され、共通ノード（テール）は、ソース用トランジスタＭ１およびＭ２を介して接地される。ソース用トランジスタＭ１およびＭ２のゲートには、抵抗を介してＤＣバイアス電圧が印加される。
【００１３】
図３の注入同期型分周回路では、１段目の遅延要素ＤＬ１のソース用トランジスタＭ１のゲートにはさらに容量が接続され、容量の他方の端子に同期信号ＲＦ２＋が印加される。一方、２段目の遅延要素ＤＬ１のソース用トランジスタＭ２のゲートにも容量が接続されるが、容量の他方の端子は接地される。同期信号ＲＦ２＋は、注入同期型分周回路の出力する分周信号の周波数ｆ０の２倍の周波数２ｆ０の信号である。言い換えれば、図３の注入同期型分周回路は、周波数２ｆ０の入力発振信号を、周波数ｆ０の分周信号に分周する２分周回路である。
【先行技術文献】
【非特許文献】
【００１４】
【非特許文献１】P. Mayr, C. Weyers, and U. Langmann, “A 90GHz 65nm CMOS Injection-Locked Frequency Divider”, IEEE International Solid-State Circuits Conference, Feb. 2007, pp.198-199
【発明の概要】
【発明が解決しようとする課題】
【００１５】
注入同期型分周回路のロックしやすい周波数は、注入同期型分周回路の回路特性により決定され、プロセスのばらつきなどの影響を受ける。上記のように、注入同期型分周回路のロック範囲および必要な注入パワーは分周比に応じて異なり、特に高い分周比でロックして安定して動作するのが難しいという問題があった。これに対して、図２の（Ｂ）に示すような２分周の注入同期型分周回路のモデルは、一般に、ロック範囲が広く、注入パワーが小さい。そこで、非特許文献１は、２分周の注入同期型分周回路を２個直列に接続して４分周（×４）を行なうことを記載している。
【００１６】
しかし、注入同期型分周回路を２個使用した場合、回路面積が大きくなり、消費電力も増加するという問題がある。もし８分周する場合には、注入同期型分周回路を３個使用することになり、回路面積および消費電力はさらに増加するという問題がある。
【００１７】
本発明は、２分周、８分周、さらには８分周可能な注入同期型分周回路を、より簡単な構成で実現することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の分周回路は、注入同期型であり、入力発振信号を４分周する場合に、Ｍ（Ｍは偶数）個の遅延要素を含むリングオシレータを利用したテール方式の注入同期型分周回路で、Ｍ／２個離れた２つの遅延要素のテールを差動対に接続し、入力発振信号がゲートに印加されるトランジスタを差動対に接続して、差動対に入力発振信号の差動信号、すなわち入力発振信号を２分周した信号を発生させる。入力発振信号を８分周する場合には、遅延要素のテールに接続される差動対の部分を２段階構成、すなわち縦積み構成にする。
【００１９】
言い換えれば、本発明の分周回路は、前段の出力信号が後段の入力信号として入力し、最終段の出力信号が初段の入力信号として入力し、初段の入力信号に対して、最終段から初段への入力信号が反転するように接続されたＭ（２以上の整数）個の遅延要素を有する発振回路と、入力発振信号から遅延要素の状態変化を規制する同期信号を生成し、生成した同期信号を前記複数個の遅延要素の少なくとも一部に注入する同期信号注入回路と、を備え、発振回路から入力発振信号の分周信号を出力する分周回路であって、Ｍは偶数であり、遅延要素は、制御端子に入力信号が入力される分周トランジスタを有し、分周トランジスタの一方の被制御端子から出力が得られ、分周トランジスタの他方の被制御端子が注入ノードであり、同期信号注入回路は、発振回路のＭ／２個離れた２つの遅延要素の分周トランジスタの注入ノードに接続されるように並列に設けられた２個の補助注入トランジスタを有する注入差動対と、注入差動対の注入ノードとの接続ノードに、入力発振信号の差動信号を発生するように注入差動対に接続され、制御端子に入力発振信号が入力可能である信号注入トランジスタと、を有することを特徴とする。
【００２０】
図４は、本発明の分周回路のモデル図であり、（Ａ）４分周の場合を、（Ｂ）が８分周の場合を示す。図４を参照して、本発明の原理を説明する。
【００２１】
本発明の分周回路では、Ｎ次の高調波の同期信号は、発振回路の基本周波数ｆ０のＮ／２次の高調波と混合され、さらにＮ／４次の高調波と混合されるという具合に、発振回路の基本周波数ｆ０に近い周波数の高調波が発生されるまで繰り返される。図４の（Ａ）に示す４分周の場合には、まず４ｆ０の同期信号が２次高調波と混合され、さらに１次高調波と混合されて、発振回路は基本周波数ｆ０に近い周波数で発振するようにロックされる。図４の（Ｂ）に示す８分周の場合には、８ｆ０の同期信号が４次高調波と混合され、さらに２次高調波と混合され、最後に１次高調波と混合されて、発振回路は基本周波数ｆ０に近い周波数で発振するようにロックされる。
【００２２】
図２の（Ａ）に示した従来例では、同期信号を（Ｎ−１）次の高調波と混合していたのに対して、本発明では、Ｎ／２次の高調波と混合する。Ｎ／２次の高調波の方が、（Ｎ−１）次の高調波と比べてはるかに大きなパワーであり、注入同期型の分周回路に大きな同期信号を注入することができる。
【００２３】
本発明によれば、基本周波数ｆ０のより高次の高調波を発生する必要があるが、これは信号のＮ相を混合して（Ｎ−１）次までのすべての高調波を相殺して、Ｎ次の高調波を発生することにより実現される。同期信号を発生する各段階で、同期動作に悪影響を与える低次および強い高調波をすべてフィルタリングして、所望の次数の高調波のみを残す。これにより、同期信号は各段階でもっとも強い高調波と混合されるので、他に強くなって発振する分周比は無くなる。これにより、分周比が重複することが無くなり、所望の分周比を確実に得ることができる。
【００２４】
さらに、図２の（Ｂ）の２分周回路を２個直列に接続して４分周する場合には、２個の２分周回路のロック範囲は、１段目と２段目の２分周回路のそれぞれのロック範囲を合成したものとなる。製造プロセスの関係から、２個の２分周回路は、異なる特性を有し、ロック範囲も異なるので、その分実質的なロック範囲が狭くなる。これに対して、本発明の分周回路では、リングオシレータを有する分周回路は１個のみであり、同期信号を生成する同期信号生成回路で、Ｎ／２ｎ次の高調波を発生するので、ロック範囲が狭くなることはない。
【００２５】
さらに、本発明によれば、同期信号を注入する同期信号生成回路の途中の段階を切り替えることにより、より低分周比の発振信号を同期信号として入力することもできる。例えば、図４の（Ａ）では、２ｆ０を入力して、４ｆ０を入力しなければ２分周回路として動作し、４ｆ０を入力して、２ｆ０を入力しなければ４分周回路として動作する。同様に、図４の（Ｂ）では、２ｆ０を入力して、４ｆ０および８ｆ０を入力しなければ２分周回路として動作し、４ｆ０を入力して、２ｆ０および８ｆ０を入力しなければ４分周回路として動作し、８ｆ０を入力して、２ｆ０および４ｆ０を入力しなければ８分周回路として動作する。
【発明の効果】
【００２６】
本発明によれば、４分周以上の２ｉ（ｉは整数）分周が可能で、所望の周波数で安定してロックする分周回路を、小さな回路規模で実現でき、消費電力も小さくできる。
【図面の簡単な説明】
【００２７】
【図１】図１は、注入同期型分周回路の概略構成を示す図である。
【図２】図２は、注入同期型分周回路のモデルを示す図であり、（Ａ）がＮ分周するモデルを、（Ｂ）が２分周するモデルを示す。
【図３】図３は、２段のリングオシレータを利用した注入同期型分周回路の構成例を示す図であり、（Ａ）がブロック図を、（Ｂ）が遅延要素を差動型のバッファ回路で実現した具体的な回路例を、それぞれ示す。
【図４】図４は、本発明の分周回路のモデル図であり、（Ａ）４分周の場合を、（Ｂ）が８分周の場合を示す。
【図５】図５は、本発明の第１実施形態の分周回路の構成を示す図である。
【図６】図６は、第１実施形態の分周回路で使用する遅延要素を形成する差動型のバッファ回路の回路例を示す図である。
【図７】図７は、第１実施形態の分周回路の動作を説明する図であり、入力発振信号ＲＦ４＋およびＲＦ４−が入力され、ＲＦ２＋およびＲＦ２−は入力されない場合の動作を示す。
【図８】図８は、本発明の第２実施形態の分周回路の構成を示す図である。
【図９】図９は、第２実施形態の分周回路の動作を説明する図であり、入力発振信号ＲＦ８＋およびＲＦ８−が入力され、ＲＦ４＋およびＲＦ４−は入力されない場合の動作を示す。
【図１０】図１０は、本発明の第３実施形態の分周回路の構成を示す図である。
【図１１】図１１は、本発明の第４実施形態の分周回路の構成を示す図である。
【図１２】図１２は、ＰＭＯＳ電流源の遅延要素ＤＬ１Ｐ〜ＤＬ４Ｐを使用してリングオシレータを形成し、同期信号生成回路をＰＭＯＳトランジスタＭ１Ｐ〜Ｍ５Ｐで実現した変形例の分周回路を示す図である。
【図１３】図１３は、変形例で使用する遅延要素の構成例を示す図である。
【図１４】図１４は、本発明の分周回路を使用したＰＬＬ回路の構成例を示す図である。
【発明を実施するための形態】
【００２８】
図５は、本発明の第１実施形態の分周回路の構成を示す図である。また、図６は、第１実施形態の分周回路で使用する遅延要素ＤＬ１〜ＤＬ４を形成する差動型のバッファ回路の回路例を示す図である。以下の説明では、ＭＯＳトランジスタを使用した例を説明するが、本発明はこれに限定されるものではなく、バイポーラトランジスタ等を使用することも可能である。これに関連して、ＭＯＳトランジスタのゲート等の制御信号が入力される端子を制御端子と、ＭＯＳトランジスタのソースおよびドレイン等の制御信号により電流が制御される端子を被制御端子と称する場合がある。
【００２９】
第１実施形態の分周回路は、差動の入力発振信号ＲＦ４＋およびＲＦ４−またはＲＦ２＋およびＲＦ２−が選択的に入力され、ＲＦ４＋およびＲＦ４−を入力した場合には入力発振信号を４分周した信号を発生し、ＲＦ２＋およびＲＦ２−を入力した場合には入力発振信号を２分周した信号を発生する。
【００３０】
図５に示すように、第１実施形態の分周回路は、４個の遅延要素ＤＬ１〜ＤＬ４をリング状に接続した発振器（リングオシレータ）と、トランジスタＭ１からＭ６を含む同期信号生成回路と、を有する。
【００３１】
リングオシレータは、前段の出力信号が後段の入力信号として入力し、最終段の出力信号が初段の入力信号として入力し、初段の入力信号に対して、最終段から初段への入力信号が反転するように接続された４個の遅延要素ＤＬ１〜ＤＬ４を有する。遅延要素ＤＬ１〜ＤＬ４は、図６に示すバッファ回路などで形成されるが、それに限定されるものではなく、遅延要素として動作可能であればどのような回路でもよい。図６のバッファ回路は、図３の（Ｂ）に示した回路であり、広く知られているので説明は省略するが、端子Tuneに直流（ＤＣ）バイアス電圧を印加することにより、動作速度を調整する。
【００３２】
図５に示すように、１段目の遅延要素ＤＬ１の正出力ｏｕｔ＋および負出力ｏｕｔ−を、２段目の遅延要素ＤＬ２の負入力ｉｎ−および正入力ｉｎ＋に接続する。以下、４段目まで同様に接続し、４段目の遅延要素ＤＬ４の正出力ｏｕｔ＋および負出力ｏｕｔ−を、１段目の遅延要素ＤＬ１の正入力ｉｎ＋および負入力ｉｎ−に接続する。これにより、１段目の入力に対応する４段目の出力が反転されて再び１段目の入力に戻されることになり、リングオシレータは発振する。リングオシレータの発振周波数は、同期信号の注入が無ければ、４個の遅延要素ＤＬ１〜ＤＬ４の遅延時間により決定される。
【００３３】
遅延要素ＤＬ１〜ＤＬ４の差動対の共通ノード（テール）は、補助注入トランジスタＭ１〜Ｍ４のドレインにそれぞれ接続される。補助注入トランジスタＭ１とＭ３のソースは共通接続ノードに接続され、この共通接続ノードとグランドの間に信号注入トランジスタＭ５が接続される。同様に、補助注入トランジスタＭ２とＭ４のソースは共通接続ノードに接続され、この共通接続ノードとグランドの間に信号注入トランジスタＭ６が接続される。したがって、補助注入トランジスタＭ１とＭ３およびＭ２とＭ４は、差動対を形成する。
【００３４】
信号注入トランジスタＭ５のゲートは、抵抗を介して第２バイアス電圧DCbias2が印加されると共に、容量を介して入力発振信号ＲＦ４＋が印加可能に構成されている。信号注入トランジスタＭ６のゲートは、抵抗を介して第２バイアス電圧DCbias2が印加されると共に、容量を介して入力発振信号ＲＦ４−が印加可能に構成されている。補助注入トランジスタＭ１のゲートは、抵抗を介して第１バイアス電圧DCbias1が印加されると共に、容量を介して入力発振信号のＲＦ２＋が印加可能に構成されている。補助注入トランジスタＭ３のゲートは、抵抗を介して第１バイアス電圧DCbias1が印加されると共に、容量を介して入力発振信号のＲＦ２−が印加可能に構成されている。補助注入トランジスタＭ２およびＭ４のゲートは、抵抗を介して第１バイアス電圧DCbias1が印加されると共に、容量を介して接地されている。なお、容量を介さずに、各バイアス電圧でバイアスされたＲＦ４＋，ＲＦ４−，ＲＦ２＋，ＲＦ２−等の信号をゲートに入力可能にしてもよい。
【００３５】
図７は、第１実施形態の分周回路の動作を説明する図であり、入力発振信号ＲＦ４＋およびＲＦ４−が入力され、ＲＦ２＋およびＲＦ２−は入力されない場合の動作を示す。
【００３６】
図７の（Ｃ）に示すように、入力発振信号ＲＦ４＋およびＲＦ４−として、周波数４ｆ０の発振信号が信号注入トランジスタＭ５およびＭ６のゲートに入力される。なお、図示を容易にするために、図７の（Ｃ）では、入力発振信号ＲＦ４＋のみを示し、ＲＦ４−の図示は省略している。ＲＦ４−は、ＲＦ４＋の逆相の信号である。
【００３７】
補助注入トランジスタＭ１とＭ３のゲートには第１バイアス電圧DCbias1が印加されており、補助注入トランジスタＭ１とＭ３は、所定のトランスコンダクタンスを有する状態である。この状態で、信号注入トランジスタＭ５が、ゲートに印加されるＲＦ４＋に応じてトランスコンダクタンスを変化させると、信号注入トランジスタＭ５のトランスコンダクタンスの変化により発生した信号に、上記の高調波を重畳した信号が、補助注入トランジスタＭ１とＭ３のソースを接続した共通接続ノードに発生する。この信号には、ＲＦ４＋とＲＦ４＋の２分周信号の差成分、すなわちＲＦ４＋の２分周成分が多く含まれる。共通接続ノードに発生した信号は、補助注入トランジスタＭ１とＭ３のドレインに伝達されるが、この時、補助注入トランジスタＭ１とＭ３のドレインに発生する信号は、補助注入トランジスタＭ１とＭ３の特性差により、逆相になる。言い換えれば、補助注入トランジスタＭ１とＭ３のドレインには、ＲＦ４＋とＲＦ４＋の２分周信号との差成分、すなわちＲＦ４＋の２分周成分を多く含む逆相の信号が発生する。図７の（Ｂ）の実線と破線は、補助注入トランジスタＭ１とＭ３のドレインに発生する信号を示す。これらの信号は、図７の（Ｃ）のＲＦ４＋の周波数が１／２の２次高調波信号、すなわちＲＦ４＋を２分周した信号であり、逆相の信号である。
【００３８】
補助注入トランジスタＭ１とＭ３のドレインは、さらに遅延要素ＤＬ１およびＤＬ３の差動対の接続ノードに接続されており、遅延要素ＤＬ１およびＤＬ３の差動対のトランジスタのオン・オフ動作は、補助注入トランジスタＭ１とＭ３のドレインの信号の影響を受ける。
【００３９】
以上の説明は、信号注入トランジスタＭ６、補助注入トランジスタＭ２とＭ４、および遅延要素ＤＬ２およびＤＬ４の差動対についても同様であり、遅延要素ＤＬ２およびＤＬ４の差動対のトランジスタのオン・オフ動作は、補助注入トランジスタＭ２とＭ４のドレインの信号の影響を受ける。
【００４０】
リングオシレータは、以上のような各部の信号相互の影響を受けて、ＲＦ４＋およびＲＦ−の周波数４ｆ０を４分周した周波数ｆ０にロックして発振する。ロックした状態では、リングオシレータの最終段の出力信号、すなわち１段目の遅延要素ＤＬ１の入力信号は、図７の（Ａ）において実線で示す信号のようになり、３段目の遅延要素ＤＬ３の入力信号は、図７の（Ｂ）において実線で示す信号のようになる。
【００４１】
第１実施形態の分周回路において、入力発振信号ＲＦ２＋およびＲＦ２−が入力され、ＲＦ４＋およびＲＦ４−は入力されない場合には、図７の（Ｂ）の２次高調波として、ＲＦ２＋およびＲＦ２−が直接入力されることになり、リングオシレータは、図７の（Ａ）に示すＲＦ２＋およびＲＦ２−の２分周信号を出力する。
【００４２】
図８は、本発明の第２実施形態の分周回路の構成を示す図である。
【００４３】
第２実施形態の分周回路は、差動の入力発振信号ＲＦ８＋およびＲＦ８−またはＲＦ２＋およびＲＦ２−が選択的に入力され、ＲＦ８＋およびＲＦ８−を入力した場合には入力発振信号を８分周した信号を発生し、ＲＦ４＋およびＲＦ４−を入力した場合には入力発振信号を４分周した信号を発生する。
【００４４】
図８に示すように、第２実施形態の分周回路は、８個の遅延要素ＤＬ１Ａ〜ＤＬ８Ａをリング状に接続した発振器（リングオシレータ）と、トランジスタＭ１ＡからＭ１４Ａを含む同期信号生成回路と、を有する。
【００４５】
リングオシレータは、前段の出力信号が後段の入力信号として入力し、最終段の出力信号が初段の入力信号として入力し、初段の入力信号に対して、最終段から初段への入力信号が反転するように接続された８個の遅延要素ＤＬ１Ａ〜ＤＬ８Ａを有する。遅延要素ＤＬ１Ａ〜ＤＬ８Ａは、図６に示すバッファ回路などで形成されるが、それに限定されるものではない。
【００４６】
遅延要素ＤＬ１Ａ〜ＤＬ８Ａの差動対の共通ノード（テール）は、初段注入トランジスタＭ１Ａ〜Ｍ８Ａのドレインにそれぞれ接続される。初段注入トランジスタＭ１ＡとＭ５Ａのソースは、共通接続ノードに接続され、その共通ノードは、さらに補助注入トランジスタＭ９Ａのドレインに接続される。以下同様に、Ｍ２ＡとＭ４Ａのソースは、Ｍ１０Ａのドレインに共通に接続され、Ｍ３ＡとＭ７Ａのソースは、Ｍ１１Ａのドレインに共通に接続され、Ｍ４ＡとＭ８Ａのソースは、Ｍ１２Ａのドレインに共通に接続される。さらに、Ｍ９ＡとＭ１１Ａのソースは、Ｍ１３Ａのドレインに共通に接続され、Ｍ１０ＡとＭ１２Ａのソースは、Ｍ１４Ａのドレインに共通に接続される。初段注入トランジスタＭ１ＡとＭ５Ａ、Ｍ２ＡとＭ４Ａ、Ｍ３ＡとＭ７Ａ、およびＭ４ＡとＭ８Ａは、差動対を形成する。同様に、Ｍ９ＡとＭ１１Ａ、およびＭ１０ＡとＭ１２Ａのソースは、差動対を形成する。
【００４７】
信号注入トランジスタＭ１３Ａのゲートは、抵抗を介して第３バイアス電圧DCbias3が印加されると共に、容量を介して入力発振信号ＲＦ８＋が印加可能に構成されている。信号注入トランジスタＭ１３Ａのゲートは、抵抗を介して第３バイアス電圧DCbias3が印加されると共に、容量を介して入力発振信号ＲＦ８−が印加可能に構成されている。補助注入トランジスタＭ９Ａのゲートは、抵抗を介して第２バイアス電圧DCbias2が印加されると共に、容量を介して入力発振信号のＲＦ４＋が印加可能に構成されている。補助注入トランジスタＭ１１Ａのゲートは、抵抗を介して第２バイアス電圧DCbias2が印加されると共に、容量を介して入力発振信号のＲＦ４−が印加可能に構成されている。他のトランジスタＭ１Ａ〜Ｍ８Ａ、Ｍ１０ＡおよびＭ１２Ａのゲートは、抵抗を介して第１バイアス電圧DCbias1が印加されると共に、容量を介して接地されている。
【００４８】
以上のように、第２実施形態の分周回路は、第１実施形態の分周回路において、同期信号生成回路を３段階構成にしてもので、２段目のＭ９ＡおよびＭ１１Ａの差動対と１段目のＭ１３Ａ、および２段目のＭ１０ＡおよびＭ１２Ａの差動対と１段目のＭ１４Ａは、第１実施形態と同様に、ＲＦ８＋およびＲＦ８−の２次高調波を、Ｍ９ＡおよびＭ１１Ａのドレインと、Ｍ１０ＡおよびＭ１２Ａのドレインに発生する。１段目のＭ１ＡおよびＭ５Ａの差動対と２段目のＭ９Ａは、同様に、ＲＦ８＋およびＲＦ８−の４次高調波を、Ｍ１ＡおよびＭ５Ａのドレインに発生する。以下同様に、１段目の初段注入トランジスタＭ１Ａ〜Ｍ８Ａのドレイン、すなわち遅延要素ＤＬ１Ａ〜ＤＬ８Ａのテールに、ＲＦ８＋およびＲＦ８−の４次高調波が印加される。
【００４９】
図９は、第２実施形態の分周回路の動作を説明する図であり、入力発振信号ＲＦ８＋およびＲＦ８−が入力され、ＲＦ４＋およびＲＦ４−は入力されない場合の動作を示す。
【００５０】
図９の第２実施形態の分周回路の動作は、段数が１段増加した以外は、第１実施形態の分周回路の動作と同じであるので、説明は省略する。
【００５１】
図１０は、本発明の第３実施形態の分周回路の構成を示す図である。
【００５２】
第３実施形態の分周回路は、差動の入力発振信号ＲＦ４＋が入力され、ＲＦ４＋を４分周した信号を発生する。
【００５３】
図１０に示すように、第３実施形態の分周回路は、２個の遅延要素ＤＬ１Ｂ〜ＤＬ２Ｂをリング状に接続した発振器（リングオシレータ）と、トランジスタＭ１ＢからＭ３Ｂを含む同期信号生成回路と、を有する。
【００５４】
リングオシレータは、前段の出力信号が後段の入力信号として入力し、後段の出力信号が初段の入力信号として入力し、初段の入力信号に対して、後段から初段への入力信号が反転するように接続された２個の遅延要素ＤＬ１Ｂ〜ＤＬ２Ｂを有する。遅延要素ＤＬ１ＢおよびＤＬ２Ｂは、図６に示すバッファ回路などで形成されるが、それに限定されるものではない。
【００５５】
遅延要素ＤＬ１ＢおよびＤＬ２Ｂの差動対の共通ノード（テール）は、それぞれ補助注入トランジスタＭ１ＢおよびＭ２Ｂのドレインに接続される。Ｍ１ＢとＭ２Ｂのソースは、信号注入トランジスタＭ３Ｂを介して接地される。
【００５６】
信号注入トランジスタＭ３Ｂのゲートは、抵抗を介して第２バイアス電圧DCbias2が印加されると共に、容量を介して入力発振信号ＲＦ４＋が印加される。補助注入トランジスタＭ１ＢおよびＭ２Ｂのゲートは、抵抗を介して第１バイアス電圧DCbias1が印加されると共に、容量を介して接地されている。
【００５７】
以上のように、第３実施形態の分周回路は、第１実施形態の分周回路において、リングオシレータを２段構成にしてもので、入力発振信号ＲＦ４＋のみを入力し、ＲＦ４−は入力しないが、第１実施形態と同様に、ＲＦ４＋の１／４の周波数にロックし、ＲＦ４＋を４分周した分周信号を出力する。第３実施形態の分周回路の動作は、第１実施形態の説明と同様であり、説明は省略する。
【００５８】
図１１は、本発明の第４実施形態の分周回路の構成を示す図である。
【００５９】
第４実施形態の分周回路は、差動の入力発振信号ＲＦ４＋およびＲＦ４−またはＲＦ２＋およびＲＦ２−が選択的に入力され、ＲＦ４＋およびＲＦ４−を入力した場合には入力発振信号を４分周した信号を発生し、ＲＦ２＋およびＲＦ２−を入力した場合には入力発振信号を２分周した信号を発生する。
【００６０】
図１１に示すように、第４実施形態の分周回路は、４個の遅延要素ＤＬ１〜ＤＬ４をリング状に接続した発振器（リングオシレータ）と、トランジスタＭ１からＭ６を含む同期信号生成回路と、を有する。
【００６１】
リングオシレータは、第１実施形態と同様であり、説明は省略する。
【００６２】
遅延要素ＤＬ１〜ＤＬ４の差動対の共通ノード（テール）は、補助注入トランジスタＭ１Ｃ〜Ｍ４Ｃのドレインにそれぞれ接続される。補助注入トランジスタＭ１Ｃ〜Ｍ４Ｃのソースは接地される。補助注入トランジスタＭ１Ｃのゲートは、抵抗を介して第１バイアス電圧DCbias1が印加されると共に、容量を介して入力発振信号のＲＦ２＋が印加可能に構成されている。補助注入トランジスタＭ３Ｃのゲートは、抵抗を介して第１バイアス電圧DCbias1が印加されると共に、容量を介して入力発振信号のＲＦ２−が印加可能に構成されている。補助注入トランジスタＭ２ＣおよびＭ４Ｃのゲートは、抵抗を介して第１バイアス電圧DCbias1が印加されると共に、容量を介して接地されている。
【００６３】
補助注入トランジスタＭ１ＣとＭ３Ｃのドレインの間には、信号注入トランジスタＭ５Ｃが接続されている。同様に、補助注入トランジスタＭ２ＣとＭ４Ｃのドレインの間には、信号注入トランジスタＭ５Ｃが接続されている。信号注入トランジスタＭ５Ｃのゲートは、抵抗を介して第２バイアス電圧DCbias2が印加されると共に、容量を介して入力発振信号ＲＦ４＋が印加可能に構成されている。信号注入トランジスタＭ６Ｃのゲートは、抵抗を介して第２バイアス電圧DCbias2が印加されると共に、容量を介して入力発振信号ＲＦ４−が印加可能に構成されている。
【００６４】
第４実施形態の分周回路において、入力発振信号ＲＦ４＋およびＲＦ４−が入力され、ＲＦ２＋およびＲＦ２−は入力されない場合の動作を説明する。この場合も、第１実施形態と同様に、信号注入トランジスタＭ５Ｃは、ゲートに印加されるＲＦ４＋に応じてトランスコンダクタンスを変化させる。これに応じて、補助注入トランジスタＭ２ＣとＭ４Ｃのドレイン間のコンダクタンスが変化すると共に、補助注入トランジスタＭ２ＣとＭ４Ｃのドレインに、ＲＦ４＋の高調波を発生する。この高調波は、ＲＦ４＋の２次高調波成分、すなわちＲＦ４＋の２分周成分が多く含まれ、Ｍ２Ｃのドレインの信号とＭ４Ｃのドレインの信号は逆相の信号である。したがって、第１実施例で説明したのと同様に、遅延要素ＤＬ１およびＤＬ３の差動対のトランジスタのオン・オフ動作が、補助注入トランジスタＭ１ＣとＭ３Ｃのドレインの信号の影響を受け、リングオシレータは、ＲＦ４＋およびＲＦ−の周波数４ｆ０を４分周した周波数ｆ０にロックして発振する。
【００６５】
以上説明した第１から第４実施形態では、ＰＭＯＳ電流源の遅延要素を使用し、同期信号生成回路のトランジスタをＮＭＯＳで実現した例を説明した。しかし、ＮＭＯＳ電流源の遅延要素を使用することも、クロスカップルした電流源を使用することも、ＰＭＯＳが抵抗を介してダイオード接続されたものを使用することなどが可能である。また、同期信号生成回路のトランジスタをＰＭＯＳで実現することも可能である。
【００６６】
図１２は、ＰＭＯＳ電流源の遅延要素ＤＬ１Ｐ〜ＤＬ４Ｐを使用してリングオシレータを形成し、同期信号生成回路をＰＭＯＳトランジスタＭ１Ｐ〜Ｍ６Ｐで実現した変形例の分周回路を示す図であり、図１３は変形例で使用する遅延要素の構成例を示す図である。
【００６７】
この変形例は、第１実施形態の分周回路を上記のように変更したのみであり、説明は省略する。
【００６８】
さらに、以上説明した第１から第４実施形態および変形例では、遅延要素は差動型であったが、単相信号を入出力するが単相型の遅延要素を使用することも可能である。
【００６９】
本発明の分周回路は、ＰＬＬ回路の一部として使用することが可能である。
【００７０】
図１４は、本発明の分周回路を使用したＰＬＬ回路の構成例を示す図である。
【００７１】
図１４に示すように、ＰＬＬ回路は、電圧制御発振器（ＶＣＯ）２１と、ＶＣＯ２１の出力するクロックｆｏｕｔを分周して分周クロックを出力する分周回路２２と、基準クロックｆｉｎと分周クロックの位相差および周波数差を検出して制御信号を出力する位相周波数検出回路２３と、制御信号に応じてレベル信号を生成するチャージポンプ（ＣＰ）２４と、レベル信号の低周波数成分を抽出した低周波数信号を出力するローパスフィルタ（ＬＰＦ）２５と、を有し、ＶＣＯ２１は、ローパスフィルタ２５の出力する低周波数信号に応じて発振周波数を変化させる。
【００７２】
ここで、クロックｆｏｕｔの周波数が非常に高い場合、例えば１０ＧＨｚ以上の場合、クロックｆｏｕｔの分周回路をデジタル回路で形成するのは非常に難しい。そこで、クロックｆｏｕｔをアナログ回路で形成されるプリスケーラで、クロックｆｏｕｔをある程度の周波数まで分周した後、デジタル回路で形成したデジタル分周回路でさらに分周することが行なわれる。例えば、図１４で、分周回路２２を、２０ＧＨｚのクロックｆｏｕｔを４分周するプリスケーラと、４分周した５ＧＨｚの分周クロックをさらに分周するデジタル分周器で構成する。
【００７３】
プリスケーラを安定した分周比で動作可能な従来の２分周回路で実現する場合、２分周回路を直列に２段接続することになり、回路規模および消費電力が大きく、ロック範囲も狭くなるという問題がある。８分周するプリスケーラの場合には３個の２分周回路を直列に接続する必要があり、この問題はより顕著になる。
【００７４】
これに対して、第１から第４実施形態および変形例で説明した本発明の分周回路を使用してプリスケーラを実現すると、上記の問題を低減できる。さらに、本発明の分周回路は、入力発振信号の入力ノードを変更することにより、分周回路の分周比を、２分周、４分周、さらには８分周に設定でき、広い範囲のクロックｆｏｕｔに対応可能である。例えば、２ＧＨｚから８ＧＨｚの自己発振範囲を有する本発明の４分周回路を使用すれば、２ＧＨｚから８ＧＨｚの範囲のクロックｆｏｕｔに対応可能な分周回路およびそれを使用したＰＬＬ回路が実現できる。
【００７５】
以上、本発明の実施形態を説明したが、記載した実施形態は発明を説明するためのもので、当業者には、特許請求の範囲において各種の変形例があり得ることが容易に理解可能である。
【産業上の利用可能性】
【００７６】
本発明は、高速の発振信号を分周する分周回路、およびそれを使用する回路に適用可能である。
【符号の説明】
【００７７】
１０ 注入同期型周波数分周回路（ＩＬＦＤ）
１１ 発振回路
１２ 同期信号精製回路
２１ 電圧制御発振器（ＶＣＯ）
２２ 分周回路
２３ 位相・周波数検出回路
２４ チャージポンプ
２５ ローパスフィルタ（ＬＰＦ）
ＤＬ１，…ＤＬ４，ＤＬ１Ａ，…ＤＬ８Ａ 遅延要素
Ｍ１，…Ｍ６，Ｍ１Ａ，…Ｍ１４Ａ，Ｍ１Ｂ，Ｍ２Ｂ，Ｍ１Ｃ，…Ｍ６Ｃ トランジスタ
【特許請求の範囲】
【請求項１】
前段の出力信号が後段の入力信号として入力し、最終段の出力信号が初段の入力信号として入力し、初段の入力信号に対して、最終段から初段への入力信号が反転するように接続されたＭ（２以上の整数）個の遅延要素を有する発振回路と、
入力発振信号から前記遅延要素の状態変化を規制する同期信号を生成し、生成した前記同期信号を前記複数個の遅延要素の少なくとも一部に注入する同期信号注入回路と、を備え、前記発振回路から前記入力発振信号の分周信号を出力する分周回路であって、
前記Ｍは偶数であり、
前記遅延要素は、制御端子に入力信号が入力される分周トランジスタを有し、前記分周トランジスタの一方の被制御端子から出力が得られ、前記分周トランジスタの他方の被制御端子が注入ノードであり、
前記同期信号注入回路は、
前記発振回路のＭ／２個離れた２つの前記遅延要素の前記分周トランジスタの前記注入ノードに接続されるように並列に設けられた２個の補助注入トランジスタを有する注入差動対と、
前記注入差動対の前記注入ノードとの接続ノードに、前記入力発振信号の差動信号を発生するように前記注入差動対に接続され、制御端子に前記入力発振信号が入力可能である信号注入トランジスタと、を有することを特徴とする分周回路。
【請求項２】
前記遅延要素は、並列に設けられ、一方の被制御端子が前記注入ノードに共通に接続された２個の前記分周トランジスタを有する分周差動対を備え、差動入力信号が前記２個の分周トランジスタの制御端子に入力され、差動出力信号が前記分周トランジスタの前記分周共通ノードと反対側の２つの被制御端子から出力され、
前段の差動出力信号が後段の差動入力信号として入力し、最終段の差動出力信号が初段の差動入力信号として入力する請求項１記載の分周回路。
【請求項３】
前記注入差動対の前記２個の補助注入トランジスタは、前記注入ノードに接続される被制御端子と反対側の被制御端子が注入共通ノードに接続され、
前記信号注入トランジスタは、前記注入共通ノードと電源端子との間に接続される請求項２記載の分周回路。
【請求項４】
前記注入差動対の前記２個の補助注入トランジスタは、前記注入ノードと電源端子との間に接続され、
前記信号注入トランジスタは、前記注入ノード間に接続される請求項２記載の分周回路。
【請求項５】
前記Ｍ＝４であり、
第１と第２の２つの前記同期信号注入回路を備え、
前記第１の同期信号注入回路の前記２個の補助注入トランジスタは、前記発振回路の１番目と３番目の前記遅延要素の前記注入ノードに接続され、
前記第２の同期信号注入回路の前記２個の補助注入トランジスタは、前記発振回路の２番目と４番目の前記遅延要素の前記注入ノードに接続され、
前記第１の同期信号注入回路の前記信号注入トランジスタの制御端子には、第２ＤＣバイアス電圧でバイアスされた前記入力発振信号が入力可能であり、
前記第２の同期信号注入回路の前記信号注入トランジスタの制御端子には、第２ＤＣバイアス電圧でバイアスされた前記入力発振信号の逆相信号が入力可能である請求項３または４記載の分周回路。
【請求項６】
前記第１の同期信号注入回路の前記２個の補助注入トランジスタの制御端子には、第１ＤＣバイアス電圧でバイアスされた第２入力発振信号の正相信号と逆相信号が入力可能であり、
前記第２の同期信号注入回路の前記２個の補助注入トランジスタの制御端子は、第１ＤＣバイアス電圧でバイアスされる請求項５記載の分周回路。
【請求項７】
前記Ｍ＝８であり、
８個の前記遅延要素の前記注入ノードに接続される８個の初段注入トランジスタを備え、
前記８個の初段注入トランジスタの４個離れた２個の前記初段注入トランジスタは、前記注入ノードに接続される被制御端子と反対側の被制御端子が初段共通ノードに接続されて４個の初段注入差動対をなし、
第１および第２の２つの前記同期信号注入回路を備え、
前記第１の同期信号注入回路の前記２個の補助注入トランジスタは、１番目と３番目の前記初段注入差動対の前記初段共通ノードに接続され、
前記第２の同期信号注入回路の前記２個の補助注入トランジスタは、２番目と４番目の前記初段注入差動対の前記初段共通ノードに接続され、
前記第１の同期信号注入回路の前記信号注入トランジスタの制御端子には、第３ＤＣバイアス電圧でバイアスされた前記入力発振信号の逆相信号が入力可能であり、
前記第２の同期信号注入回路の前記信号注入トランジスタの制御端子には、第３ＤＣバイアス電圧でバイアスされた前記入力発振信号が入力可能である請求項３または４記載の分周回路。
【請求項８】
前記第１の同期信号注入回路の前記２個の補助注入トランジスタの制御端子には、第２ＤＣバイアス電圧でバイアスされた第２入力発振信号の正相信号と逆相信号が入力可能であり、
前記第２の同期信号注入回路の前記２個の補助注入トランジスタの制御端子は、第２ＤＣバイアス電圧でバイアスされ、
前記８個の初段注入トランジスタの制御端子は、第１ＤＣバイアス電圧でバイアスされる請求項７記載の分周回路。
【請求項９】
電圧制御発振器と、
前記電圧制御発振器の出力するクロックを分周して分周クロックを出力する分周回路と、
基準クロックと前記分周クロックの位相差および周波数差を検出して制御信号を出力する位相周波数検出回路と、
前記制御信号に応じてレベル信号を生成するチャージポンプと、
前記レベル信号の低周波数成分を抽出した低周波数信号を出力するローパスフィルタと、を備え、
前記電圧制御発振器は、前記ローパスフィルタの出力する前記低周波数信号に応じて発振周波数を変化させるＰＬＬ回路であって、
前記分周回路は、請求項１から８のいずれか１項記載の分周回路を備えることを特徴とするＰＬＬ回路。
【請求項１】
前段の出力信号が後段の入力信号として入力し、最終段の出力信号が初段の入力信号として入力し、初段の入力信号に対して、最終段から初段への入力信号が反転するように接続されたＭ（２以上の整数）個の遅延要素を有する発振回路と、
入力発振信号から前記遅延要素の状態変化を規制する同期信号を生成し、生成した前記同期信号を前記複数個の遅延要素の少なくとも一部に注入する同期信号注入回路と、を備え、前記発振回路から前記入力発振信号の分周信号を出力する分周回路であって、
前記Ｍは偶数であり、
前記遅延要素は、制御端子に入力信号が入力される分周トランジスタを有し、前記分周トランジスタの一方の被制御端子から出力が得られ、前記分周トランジスタの他方の被制御端子が注入ノードであり、
前記同期信号注入回路は、
前記発振回路のＭ／２個離れた２つの前記遅延要素の前記分周トランジスタの前記注入ノードに接続されるように並列に設けられた２個の補助注入トランジスタを有する注入差動対と、
前記注入差動対の前記注入ノードとの接続ノードに、前記入力発振信号の差動信号を発生するように前記注入差動対に接続され、制御端子に前記入力発振信号が入力可能である信号注入トランジスタと、を有することを特徴とする分周回路。
【請求項２】
前記遅延要素は、並列に設けられ、一方の被制御端子が前記注入ノードに共通に接続された２個の前記分周トランジスタを有する分周差動対を備え、差動入力信号が前記２個の分周トランジスタの制御端子に入力され、差動出力信号が前記分周トランジスタの前記分周共通ノードと反対側の２つの被制御端子から出力され、
前段の差動出力信号が後段の差動入力信号として入力し、最終段の差動出力信号が初段の差動入力信号として入力する請求項１記載の分周回路。
【請求項３】
前記注入差動対の前記２個の補助注入トランジスタは、前記注入ノードに接続される被制御端子と反対側の被制御端子が注入共通ノードに接続され、
前記信号注入トランジスタは、前記注入共通ノードと電源端子との間に接続される請求項２記載の分周回路。
【請求項４】
前記注入差動対の前記２個の補助注入トランジスタは、前記注入ノードと電源端子との間に接続され、
前記信号注入トランジスタは、前記注入ノード間に接続される請求項２記載の分周回路。
【請求項５】
前記Ｍ＝４であり、
第１と第２の２つの前記同期信号注入回路を備え、
前記第１の同期信号注入回路の前記２個の補助注入トランジスタは、前記発振回路の１番目と３番目の前記遅延要素の前記注入ノードに接続され、
前記第２の同期信号注入回路の前記２個の補助注入トランジスタは、前記発振回路の２番目と４番目の前記遅延要素の前記注入ノードに接続され、
前記第１の同期信号注入回路の前記信号注入トランジスタの制御端子には、第２ＤＣバイアス電圧でバイアスされた前記入力発振信号が入力可能であり、
前記第２の同期信号注入回路の前記信号注入トランジスタの制御端子には、第２ＤＣバイアス電圧でバイアスされた前記入力発振信号の逆相信号が入力可能である請求項３または４記載の分周回路。
【請求項６】
前記第１の同期信号注入回路の前記２個の補助注入トランジスタの制御端子には、第１ＤＣバイアス電圧でバイアスされた第２入力発振信号の正相信号と逆相信号が入力可能であり、
前記第２の同期信号注入回路の前記２個の補助注入トランジスタの制御端子は、第１ＤＣバイアス電圧でバイアスされる請求項５記載の分周回路。
【請求項７】
前記Ｍ＝８であり、
８個の前記遅延要素の前記注入ノードに接続される８個の初段注入トランジスタを備え、
前記８個の初段注入トランジスタの４個離れた２個の前記初段注入トランジスタは、前記注入ノードに接続される被制御端子と反対側の被制御端子が初段共通ノードに接続されて４個の初段注入差動対をなし、
第１および第２の２つの前記同期信号注入回路を備え、
前記第１の同期信号注入回路の前記２個の補助注入トランジスタは、１番目と３番目の前記初段注入差動対の前記初段共通ノードに接続され、
前記第２の同期信号注入回路の前記２個の補助注入トランジスタは、２番目と４番目の前記初段注入差動対の前記初段共通ノードに接続され、
前記第１の同期信号注入回路の前記信号注入トランジスタの制御端子には、第３ＤＣバイアス電圧でバイアスされた前記入力発振信号の逆相信号が入力可能であり、
前記第２の同期信号注入回路の前記信号注入トランジスタの制御端子には、第３ＤＣバイアス電圧でバイアスされた前記入力発振信号が入力可能である請求項３または４記載の分周回路。
【請求項８】
前記第１の同期信号注入回路の前記２個の補助注入トランジスタの制御端子には、第２ＤＣバイアス電圧でバイアスされた第２入力発振信号の正相信号と逆相信号が入力可能であり、
前記第２の同期信号注入回路の前記２個の補助注入トランジスタの制御端子は、第２ＤＣバイアス電圧でバイアスされ、
前記８個の初段注入トランジスタの制御端子は、第１ＤＣバイアス電圧でバイアスされる請求項７記載の分周回路。
【請求項９】
電圧制御発振器と、
前記電圧制御発振器の出力するクロックを分周して分周クロックを出力する分周回路と、
基準クロックと前記分周クロックの位相差および周波数差を検出して制御信号を出力する位相周波数検出回路と、
前記制御信号に応じてレベル信号を生成するチャージポンプと、
前記レベル信号の低周波数成分を抽出した低周波数信号を出力するローパスフィルタと、を備え、
前記電圧制御発振器は、前記ローパスフィルタの出力する前記低周波数信号に応じて発振周波数を変化させるＰＬＬ回路であって、
前記分周回路は、請求項１から８のいずれか１項記載の分周回路を備えることを特徴とするＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−１０６０６２（Ｐ２０１３−１０６０６２Ａ）
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１１−２４６３６２（Ｐ２０１１−２４６３６２）
【出願日】平成２３年１１月１０日（２０１１．１１．１０）
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年１１月１０日（２０１１．１１．１０）
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
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