動的に調節される多相レギュレータ
【課題】高い効率の応答特性を備えた、動的な位相調節を有する多相コンバータを提供する。
【解決手段】多相電圧レギュレータは、ＶＲ制御部１０２、ドライバ−フィルタ回路１０４、及びフィードバック回路１０６を含み、調整済み電圧供給源ＶＲを負荷１１０に与える。ＶＲ制御部は、ドライバ−フィルタ回路１０４内の位相レグにパルス幅変調された駆動信号Ｐ１：ＰＮを供給する論理及び回路を含む。フィードバック回路は、ＶＲノードと、ドライバ−フィルタ回路１０４に結合されてＶＲ制御部１０２に電圧及び電流フィードバック信号を供給して、それにより、出力電圧ＶＲを調整し、また、異なるように位相がずらされた位相レグを動的に制御して所望の動作効率を維持する。
【解決手段】多相電圧レギュレータは、ＶＲ制御部１０２、ドライバ−フィルタ回路１０４、及びフィードバック回路１０６を含み、調整済み電圧供給源ＶＲを負荷１１０に与える。ＶＲ制御部は、ドライバ−フィルタ回路１０４内の位相レグにパルス幅変調された駆動信号Ｐ１：ＰＮを供給する論理及び回路を含む。フィードバック回路は、ＶＲノードと、ドライバ−フィルタ回路１０４に結合されてＶＲ制御部１０２に電圧及び電流フィードバック信号を供給して、それにより、出力電圧ＶＲを調整し、また、異なるように位相がずらされた位相レグを動的に制御して所望の動作効率を維持する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、電圧レギュレータに係り、特に、以下に限定しないが、多相スイッチング型のバック、ブースト、バック−ブーストレギュレータ、及びそれらの同期バージョンを含むスイッチング型のレギュレータに係る。
【図面の簡単な説明】
【０００２】
本発明の実施形態は、限定的ではなく例示的に説明する。添付図面中、同じ参照番号は同様の構成要素を指す。
【０００３】
【図１】本発明のある実施形態による電圧レギュレータを示すブロック図である。
【０００４】
【図２】ある実施形態による動的に位相がずらされる電圧レギュレータを実施するためのルーチンを示す図である。
【０００５】
【図３】ある実施形態による動的に位相がずらされる多相電圧レギュレータを示す図である。
【０００６】
【図４】ある実施形態による図３の電圧レギュレータに好適なパルス幅変調器の一部を示す図である。
【０００７】
【図５】ある実施形態による動的に位相がずらされる電圧レギュレータを有するコンピュータシステムを示す図である。
【発明を実施するための最良の形態】
【０００８】
本願に開示する様々な実施形態は、動的に調節可能な多相電圧レギュレータ（ＶＲ）を説明する。この多相電圧レギュレータは、高い効率の応答特性を提供することができる。
【０００９】
いわゆるバックコンバータといった多相スイッチングレギュレータは、一般的に、以下に限定しないが、マイクロプロセッサ、チップセット、メモリカード、及びグラフィクスアクセラレータを含むコンポーネントに調整されたＤＣ電圧を供給するよう使用される。
スイッチング型のレギュレータは、一般的に、少なくとも１つ又はそれ以上のスイッチング及び／又は整流器素子とインダクタを使用して「位相レグ（phase leg）」を実装し、それにより、切替え可能に制御された電流を、印加電圧源から、調整された電圧ノードを介して負荷へと供給する。負荷がより多くの電流を必要とする場合、１つ以上のスイッチが制御されて、負荷に、スイッチング期間内でより長い持続時間の間、印加電圧源からの電流を供給する。逆に、負荷が少ない電流を必要とする場合、スイッチング期間内で短い持続時間の間、電流が供給される。
【００１０】
スイッチング素子におけるスイッチング損失は、軽い負荷では全体の電力損失を左右する傾向があり、一方で、伝導損失は、より大きい負荷に対する電力損失を左右する傾向がある。その結果、電力変換効率は、従来の動作下では、比較的中間の負荷条件に対して最高となり、軽い負荷及びより高い負荷条件に対してはロールオフする傾向がある。
【００１１】
多相レギュレータでは、幾つかの位相レグは共通して調整済み電圧ノードに結合され、ノードに位相レグの電流を供給する。個々の位相レグの伝導時間は、１つのスイッチング間隔に亘って一般的に均一に、スタガー状にされ（staggered）、それにより、出力電圧／電流リップルを最小限にし、また、スイッチングノイズをフィルタリングするために必要な出力キャパシタンスのサイズを減少する。この技術は、一般的に、多相式電力変換と呼ばれる。伝導型の電力損失を減少する目的で、比較的高い負荷電流条件に対して多相コンバータが最適化されることは一般的である。不都合なことに、例えば、コンピューティングプラットホーム上の電子コンポーネントは、低電流「アイドル」モードで多くの時間を費やす場合があり、これは、非効率的なレギュレータ動作及び望ましくない電力損失をもたらしうる。このような損失は、例えば、電池で動作するプラットホームでは大きくなってしまう。従って、新しいアプローチが所望されうる。
【００１２】
図１は、ある実施形態による多相電圧レギュレータ（ＶＲ）を一般的に示す。多相電圧レギュレータは、ＶＲ制御部１０２（時に、パルス幅変調器（ＰＷＭ）とも呼ばれる）、ドライバ−フィルタ回路１０４、及びフィードバック回路１０６を含み、これらは図示するように結合されて、調整済み電圧供給源ＶＲを負荷１１０に与える。ＶＲ制御部は、ドライバ−フィルタ回路１０４内の位相レグにパルス幅変調された駆動信号（Ｐ１：ＰＮ）を供給する論理及び回路を含む。フィードバック回路は、ＶＲノードと、ドライバ−フィルタ回路１０４へ／内に結合されてＶＲ制御部１０２に電圧及び電流フィードバック信号を供給して、それにより、出力電圧ＶＲを調整し、また、異なるように位相がずらされた位相レグを動的に制御して所望の動作効率を維持する。電圧フィードバックは、ＶＲに対応し、電流フィードバック（実際には電圧信号を使用して伝えられうる）は、負荷１１０に供給される位相レグ内の電流を示す。
【００１３】
ＶＲ制御部は、位相レグを制御し、それにより、負荷電流は全てのアクティブな位相レグ（又は位相）に亘って実質的に均等に分散される。負荷の電流要求に依存して、各位相が所与の負荷電流範囲に亘って好適に効率のよいレベルで動作するよう幾つかの位相が有効にされる。ある実施形態では、ＶＲ制御部は、全体の平均負荷電流を監視し、１位相あたりの平均電流が所望の効率のために好適なウィンドウ内に維持されるよう選択数の位相を有効にする。全体の負荷電流要求が増加するに従って位相はアクティブにされ、反対に、負荷電流が下がると、位相はドロップアウトされうる。ある実施形態では、負荷が軽くなるに従って、位相は、一度に１つの位相がドロップされ、最も軽い負荷の動作は単一の位相によりサポートされうる。
【００１４】
図２は、ある実施形態に従って多相ＶＲを動的に制御するルーチンを示す。２０２において、共通の負荷に電流及び調整された電圧を供給するよう複数の位相レグが設けられる。２０４において、選択された数の位相レグが、異なるように位相がずらされた駆動信号で駆動される。位相の選択数は、負荷に必要な電流量に動的に基づく。
【００１５】
図３は、図１のコンバータのある実施形態による、動的な位相制御を有する多相スイッチングＤＣ−ＤＣコンバータ（電圧レギュレータ）３００を示す。コンバータ３００は、一般的に、パルス幅変調器（ＰＷＭ）（即ち、制御部）３０２、ドライバ部３１２、出力フィルタ部３２２、電流フィードバック部３３２、及び電圧フィードバック部３４２を含み、これらは図示するように結合されて、調整された電圧（ＶＲ）を負荷３５０に供給する（電流フィードバック部及び電圧フィードバック部は、図１のフィードバック回路１０６に対応しうる）。
【００１６】
図示する実施形態では、ドライバ部３１２は、Ｎ個のドライバ（Ｄｉ）を含み、電流フィードバック部３３２は、Ｎ個の電流センサ（Ｉ−Ｓｅｎｓｅｉ）を含み、出力フィルタ部３２２は、Ｎ個のインダクタ（Ｌｉ）及び１つのコンデンサＣを含む。ドライバ（Ｄｉ）は、電流センサ（Ｉ−Ｓｅｎｓｅｉ）を介してインダクタ（Ｌｉ）に結合され、Ｎ個の位相レグ３０４ｉを形成する。位相レグ３０４ｉは、図示するように、共通の出力電圧ノード（ＶＲ）に結合されて、電流を調整された負荷３５０に供給する。
【００１７】
本願にて使用するように、用語「位相レグ」とは、１つ以上のインダクタ及び／又はコンデンサと調整された電圧ノードとに結合され、それにより、印加供給源（例えば、Ｖｉｎ）を当該の１つ以上のインダクタ及び／又はコンデンサを介して調整された負荷に制御可能に結合するドライバ（即ち、１つ以上のスイッチング及び／又は整流器素子）を指す。位相レグは、以下に限定しないが、バック、同期バック、ブースト、バック−ブースト、又はフライバックコンバータを含む任意の所望のコンバータスキーム用の多相コンバータの１つの位相を実施しうる。例えば、同期バック型コンバータでは、１つの位相レグ内のドライバ（Ｄｉ）は、ドレインがインダクタに共通に接続され、それにより、インダクタを印加ハイサイド供給源、ローサイド供給源に切替え可能に結合し、又は、インダクタをトライステートにする相補型ＰＭＯＳ及びＮＭＯＳトランジスタを含みうる。その一方で、位相レグは、例えば、インダクタに結合されるトランジスタといったスイッチを使用し、インダクタは、スイッチが開である場合に当該インダクタに電流を供給するようスイッチ−インダクタノードに関連するロー供給源から結合されるダイオードを有する、標準バック型ドライバを実施するよう構成されてもよい。当業者には無数の他のドライバ及びインダクタ／コンデンサ実施形態が理解されよう。また、それらは、本発明の範囲内である。
【００１８】
同様に、インダクタは、所望のインダクタンス量を供給する任意のタイプのインダクタ（又は変圧器技術でもよい）を使用して実施されうることを理解すべきである。所望のインダクタンス量は、設計検討事項及び動作環境に依存して異なりうる。例えば、インダクタは、磁気コアを使用して形成されても、又は、いわゆる「エアコア（air-core）」を使用して実施されてもよい。インダクタは、互いに磁気結合するよう配置されても、或いは、一部及び全部のインダクタは、破壊的結合（destructive coupling）配置にあってもよい。一部の場合では、インダクタは、スイッチング周波数及び設計検討事項といった要素に依存して単純なトレース等を使用して実施されてもよい。
【００１９】
（用語「ＰＭＯＳトランジスタ」は、Ｐ型金属酸化膜半導体電界効果トランジスタを指す。同様に、用語「ＮＭＯＳトランジスタ」は、Ｎ型金属酸化膜半導体電界効果トランジスタを指す。用語「トランジスタ」、「ＭＯＳトランジスタ」、「ＮＭＯＳトランジスタ」、又は、「ＰＭＯＳトランジスタ」が使用される場合、その使用について明示されない限り、例示的に使用されていることを理解すべきである。これらの用語は、異なるＶＴ及び酸化物厚さを有するデバイス等を含む様々な種類のＭＯＳデバイスを包含する。更に、具体的にＭＯＳ等に参照されない限り、用語「トランジスタ」は、例えば、接合型電界効果トランジスタ、バイポーラ結合トランジスタ、及び今日既知である又はこれから開発される３次元トランジスタの様々なタイプといった他の好適なトランジスタタイプを含むことが可能である。）
【００２０】
図示する実施形態では、電流フィードバック部３３２は、関連付けられるドライバ（Ｄｉ）とインダクタ（Ｌｉ）との間で直列に結合され、１つの位相レグにおける電流を示す信号（Ｉ）を供給する電流センサ３３４（Ｉ−Ｓｅｎｓｅｉ）を含む。電流センサは、その電流を実質的に妨げることなく１つのレグにおける電流を監視する任意の好適なデバイス又はデバイスの組み合わせを使用して実施されうる。図示する実施形態では、各センサは、１つのドライバと１つのインダクタとの間に配置されるが、これは必須ではない。例えば、センサは、位相レグの電流を示す目的で当該位相レグ内の何処にでも挿入してもよい。実際に、別個のセンサ素子が、位相レグ電流経路内に挿入されなくてもよい。例えば、ある実施形態では、トランジスタを、位相レグのドライバ内のトランジスタ（例えば、印加供給源に結合されるＰ型トランジスタ）の反対側に電流ミラー構成で結合し、それにより、当該位相レグ内の電流を示してもよい。ミラーを形成する追加のトランジスタは、例えば、抵抗器と直列に結合され、それにより、位相レグ内の電流を示す電圧信号を供給しうる。図示する実施形態では、位相レグ電流信号（Ｉｉ）は、各位相レグにおける電流を示す電圧信号である。
【００２１】
電流フィードバック部３３２は更に、電力レグ電流を合計し、負荷３４０に対する全体の平均負荷電流信号（ＩＡＶＧ）を供給する回路（図示せず）を含みうる（例えば、コンデンサを使用して、アクティブ（有効にされる）位相レグ３０４ｉからのセンス電流信号を積算しうる）。平均負荷電流（ＩＡＶＧ）、及び個々のセンス電流信号（Ｉ１：ＩＮ）は、ＰＷＭ３０２に供給される。
【００２２】
図示する実施形態では、電流フィードバック部３３２は更に、負荷線インピーダンスを考慮するよう調整された出力（ＶＲ）のオフセット調節のために電圧フィードバック部３４２に供給されるべきアクティブ電圧ポジショニング信号（ＶＡＶＰ）を生成する回路を含む。
【００２３】
電圧フィードバック部３４２は、調整された出力（ＶＲ）からのセンス電圧（ＶＳｅｎｓｅ）とＶＡＶＰ信号を受信して、所望の基準電圧（図示せず）に対して調整された出力電圧（ＶＲ）を追跡するようＰＷＭ３０２によって使用される比例積分微分（ＰＩＤ）信号を生成する。更に、ある実施形態では、電圧フィードバック部３４２は、位相の追加及び除去（以下に詳細に説明）のために安定したシステム応答を供給するよう好適なフィードバック補償（例えば、ブロードバンドフィードバック補償器回路を使用する）を供給してもよい。
【００２４】
ＰＷＭ３０２は、位相レグを、関連付けられる印加電圧源（Ｖｉｎ）に制御可能に結合又は切断するよう、位相レグに供給されるべき制御（例えば、駆動）信号（Ｐ１乃至ＰＮ）を生成する。ＰＷＭ３０２は更に、引き出される負荷電流（ＩＡＶＧにより示される）に依存して、位相レグ３０４２乃至３０４Ｎをそれぞれ選択的に有効又は無効にする位相有効化（ＥＮ２乃至ＥＮＮ）信号を生成する。
【００２５】
動作時に、ＰＷＭは、関連付けられるインダクタを印加電圧源（Ｖｉｎ）に制御可能に結合する駆動信号（Ｐ１乃至ＰＮ）を生成する。供給される駆動信号（Ｐｉ）に基づいて、ドライバ（Ｄｉ）は、その供給された駆動信号のデューティサイクルに比例して、インダクタ（Ｌｉ）を介して負荷に供給される平均電流量を制御し、従って、負荷電圧（ＶＲ）を調整するよう使用することができる。従って、駆動信号（Ｐｉ）は、出力負荷電圧（ＶＲ）を調整するために「パルス幅変調された」と言える。
【００２６】
駆動信号（Ｐ１乃至ＰＮ）は、時間的にスキュー（位相シフト）され、それにより、各インダクタからのスイッチングノイズは、時間的に分散される。これはリップルを減少し、また、単一の位相レグによって供給されるより多い総電流量が負荷に供給されることを可能にする。ＰＷＭ３０２は、平均負荷電流（ＩＡＶＧ）を監視し、それを、１つ以上の閾値と比較して、動作負荷電流範囲に対し所望の効率となるよう適切な数の位相（位相レグ）を有効にさせる。負荷電流が、次に高い「ウィンドウ」に増加するに従って、ＰＷＭは、追加の位相（位相レグ）と関連付けられる。反対に、負荷電流が次に低いウィンドウに下がると、ＰＷＭは、１つの位相をドロップアウトする（離す）。このようにして、大部分において、ＰＷＭは、１位相あたりの平均電流を所望の効率範囲内に維持する。
【００２７】
位相が追加又はドロップされると、ＰＷＭ３０２は、スイッチングサイクルに亘って残りの位相を再分散する。フィードバックループ及び出力キャパシタンスは、位相再配置時に調整された電圧におけるノイズが安定した動作限界内に依然としてあるよう選択されるべきである。
【００２８】
負荷条件における急激な変化は、出力される調整された電圧にスパイク又はドループをもたらしうる。従って、負荷過渡を検出する電圧感知素子（図示する）を使用して、そのような過渡を監視しうる。ＰＷＭ３０２は、そのような負荷過渡が検出される場合に、過渡イベントに呼応して出力コンデンサの高速な蓄電又は放電を可能にする目的で全ての位相をアクティブにするよう迅速に反応するよう構成されうる。負荷の変化及び対応する位相調節イベントを安定的に扱う目的で、ＩＡＶＧの生成について上述した平均化スキームのような比較的低い帯域幅で電流感知をすることが（必須ではないが）望ましい。
【００２９】
図４は、例えば、３位相の多相コンバータ用のある実施形態によるＰＷＭ３０２の一部を示す。ＰＷＭ３０２は、一般的に、制御／ＤＬＬ（遅延ロックループ）回路４０２、加算回路４０４−４０８、２：１スイッチ４１０、比較器４１２−４１６、及びヒステリシス比較器４１８、４２０を含み、図示するように結合される。
【００３０】
制御／ＤＬＬ回路４０２は、基準信号４０１を受信し、その基準信号から、４つの基準位相信号ＣＰ１乃至ＣＰ４を生成する。ＣＰ１は、０°の位相角を有し、ＣＰ２は、１２０°の位相角を有し、ＣＰ３は、２４０°の位相角を有し、ＣＰ４は、１８０°の位相角を有する。図示する実施形態では、基準信号は、所望の位相角を有するクロックを生成するようＤＬＬ回路の基準位相として使用されるクロック（例えば、パルス列）信号である。異なる位相にずらされたパルスクロックは、次に、ＣＰｉ信号を供給するよう対応する位相角を有する三角信号に変換される。しかし、他のアプローチを使用してもよい。
例えば、他のＰＷＭアプローチでは、パルスクロックをＣＰ信号のために使用してもよく、或いは、三角ＣＰ信号が所望される場合は、三角基準波を入力基準として使用し、適切な遅延回路を使用してそこから異なるように位相がずらされた三角信号を生成しうる。ある実施形態では、基準位相及び１０ＭＨｚを超える周波数、例えば、５０ＭＨｚを有する異なるように位相がずらされた信号を使用してもよい。
【００３１】
図示する実施形態では、ＤＬＬは、４つの制御位相信号（ＣＰ１乃至ＣＰ４）に、上述の位相関係を与えるよう少なくとも４つのタップポイントを有する遅延段を有する。これらの信号は次に、対応する位相角を有する三角信号に変換され、ＣＰｉ信号を供給される。制御／ＤＬＬは更に、調整された電圧（ＶＲ）の制御のためにパルス幅変調を実施する目的で制御位相信号のそれぞれにおけるオフセットを調節する回路（例えば、レベルシフト回路）を含みうる。
【００３２】
加算回路４０４は、ＰＩＤ信号と位相１からのセンス電流信号Ｉ１を受取り、それらを加算して、比較器４１２の負の入力に結合される和を生成する。もう１つの入力は、ＣＰ１制御位相信号を受取る。比較器出力は、位相信号Ｐ１を生成し、これは、ＰＩＤ＋Ｉ１とＣＰ１との比較により制御されるデューティサイクルを有するパルス列である。ＰＩＤ＋Ｉ１の和は、基本的に、比較器への、ＣＰ１三角波に対する動く閾値として機能する。ＣＰ１が、ＰＩＤ＋Ｉ１より下である場合、Ｐ１はローである。反対に、ＣＰ１がＰＩＤ＋Ｉ１より上となると、Ｐ１はハイとなる。従って、ＰＩＤ信号及びＩ１信号は、負のフィードバックを供給する。これは、ＰＩＤ信号及びＩ１信号が上になると、少ないＣＰ１三角波がそれらより上となり、小さいデューティサイクルを有するＰ１をもたらすからである。一方で、ＰＩＤ信号及びＩ１信号が下になると、より多くの各ＣＰ１三角波がそれらより下となり、大きいデューティサイクルを有するＰ１をもたらすからである（なお、ＰＩＤ及びＩ１について所望のフィードバック、即ち、負のフィードバックを実現する様々な方法があることを理解すべきである。例えば、別の実施形態では、ＤＣ基準を正の入力に供給し、ＣＰ１信号は、加算回路４０４に供給され、ＰＩＤ及びＩ１と合計されうる。このようにして、三角波ではなくＤＣ基準を、出力電圧値を制御する目的で調節しうる。或いは、ＣＰ１及びＰＩＤを組み合わせて（例えば、加算して）、負の入力に供給し、また、ＤＣ基準をＩ１の負のバージョンと加算して、その合計を正の端子に供給してもよい。様々な他の方法及び組み合わせを実施してもよく、また、これらは本発明の範囲内である）。
【００３３】
加算回路４０８及び比較器４１６は、位相信号Ｐ３を生成するためにＣＰ３、ＰＩＤ、及びＩ３に作用するということ以外は同様に機能する。加算回路４０６及び比較器４１４も、位相信号Ｐ２を生成するためにＣＰ２又はＣＰ４（スイッチ４１０の選択に依存する）、ＰＩＤ信号、及びＩ２に作用するということ以外は同様に機能する。
【００３４】
ヒステリシス比較器４１８及び４２０は、３位相（Ｐ１、Ｐ２、及びＰ３）のうち関連付けられるべき位相の数を決定するために使用する。本願に記載した他の機能回路ブロックと同様に、これらの比較器は、以下に限定しないが、アナログ回路素子、デジタル論理素子、機械コード等を含む任意の好適な回路を使用して実施されうる。これらの比較器はともに、正の入力において、平均負荷電流信号（ＩＡＶＧ）を受信するが、比較器４１８は、負の入力において、固定基準信号（Ｖｒｅｆ３）を受信し、一方、比較器４２０は、負の入力において、固定基準信号（Ｖｒｅｆ２）を受信する（Ｖｒｅｆ３の値は、Ｖｒｅｆ２の値より大きい）。ＩＡＶＧがＶｒｅｆ３より高い（従ってＶｒｅｆ２より高い）場合、ＥＮ３及びＥＮ２信号がともにアサートされ３つ全ての位相が有効にされる。その一方で、ＩＡＶＧはＶｒｅｆ２より高いがＶｒｅｆ３より低い場合、ＥＮ３はデアサートし、ＥＮ２はアサートし、それにより、位相３はドロップオフされ、位相１及び２だけがアクティブとなる。最後に、ＩＡＶＧがＶｒｅｆ２より低い（従ってＶｒｅｆ３より低い）場合、ＥＮ３及びＥＮ２はともにデアサートし、位相３及び位相２の両方を無効にし、位相１だけがアクティブとなる。従って、Ｖｒｅｆ３は、１位相あたりの電流平均が３つの位相をアクティブにするには非効率的に低くなる点と一致すべきであり、Ｖｒｅｆ２は、１位相あたりの電流平均が２つの位相をアクティブにするには非効率的に低くなる点と一致するよう選択されるべきである。
【００３５】
図４の回路は、負荷電流に基づいてアクティブとなるスイッチ電力レグの数を動的に制御するだけでなく、（必要な場合には）１つの位相がドロップオフされる場合に残りの位相を再分散する。更に、この回路は、アクティブである位相に対して負荷を分散させる（ロード・バランシング）。このことは、位相３がドロップオフされる場合の動作の説明によって最も簡単に示すことができる。
【００３６】
ＩＡＶＧがＶｒｅｆ３を下回ると、ＥＮ３はデアサートし、これにより位相３は無効にされる（なお、位相は、ドロップオフされると、任意の好適な方法で、負荷から隔離される又は一部の他の方法によって無効にされうる。例えば、適切な有効化信号により制御されるトランジスタスイッチを使用して、関連付けられるスイッチ電力レグを負荷から隔離しうる）。
【００３７】
さらに、ＥＮ３がデアサートすることで、スイッチ４１０は、ＣＰ２ではなくＣＰ４を選択する。これは、比較器４１４における基準三角波が１２０°ではなく１８０°の相対位相角となることをもたらす。従って、２つのアクティブ位相、即ち、位相１及び位相２は、０°及び１８０°においてそれぞれ均等に再分散される。更に、各位相のセンス電流は、その関連付けられる比較器に（ＰＩＤ信号に加えて）負のフィードバックで供給されることに留意されたい。これは、安定状態と過渡条件の両方に対して妥当なロード・バランシングをもたらす。なぜなら、任意のスイッチ電力レグが早く「上がり」過ぎても、関連付けられる駆動信号（Ｐｉ）のデューティサイクルの減少によって抑制されるからである。これらの回路技術は、より大きい数の位相に拡大適用されうることを理解すべきである。より多くのスイッチが必要となるが、十分な数のタップポイントを有する基準位相源を使用することで、異なる位相に対する必要な位相の組み合わせ（他の位相が除去又は追加されるに従って）は、十分に均等な位相分散に対して妥当に実施されうる。
【００３８】
図５を参照するに、コンピュータシステムの一例を示す。図示するシステムは、一般的に、多相電圧レギュレータ５０４、メモリ５０６、及びワイヤレスインターフェイス５０８に結合されるプロセッサ５０２を含む。プロセッサ５０２は、動作時に電圧レギュレータ５０４から電力を受け取るよう電圧レギュレータ５０４に結合されうる。ワイヤレスインターフェイス５０８はアンテナ５０９に結合して、プロセッサを、ワイヤレスインターフェイスチップ５０８を介してワイヤレスネットワーク（図示せず）に通信可能にリンクする。多相電圧レギュレータ５０４は、本願に開示するような動的な位相調節（例えば、位相の有効化／無効化）を有する。
【００３９】
なお、図示するシステムは、異なる形式で実施されうる。つまり、図示するシステムは、単一のチップモジュール、回路基板、又は、複数の回路基板を有するシャーシ上に実装されてもよい。同様に、図示するシステムは、１つ以上の完全なコンピュータを構成する、又は、或いは、コンピューティングシステム内の有用なコンポーネントを構成しうる。
【００４０】
本発明は、記載した実施形態に限定されず、また、請求項の精神及び範囲内の修正及び変更と共に実施されてもよい。例えば、本発明は、あらゆるタイプの半導体集積回路（「ＩＣ」）チップとの使用に適用可能であることを理解すべきである。これらのＩＣチップの例は、以下に限定しないが、プロセッサ、コントローラ、チップセットコンポーネント、プログラム可能な論理アレイ（ＰＬＡ）、メモリチップ、ネットワークチップ等を含む。
【００４１】
更に、例示的なサイズ／モデル／値／範囲を与えたが、本発明はそれらに限定されないことは理解すべきである。時間の経過とともに製造技術（例えば、フォトリソグラフィ）が成熟するに従って、より小型のデバイスが製造可能であることが予想される。更に、ＩＣチップ及び他のコンポーネントへの周知の電力／接地接続は、例示及び説明を簡単にし、発明を曖昧にしない目的で図面内に示す又は示さない場合がある。更に、配置構成は、発明を曖昧にしないようブロック図で示し、そのようなブロック図配置の実施に関しての具体的な内容は、本発明が実施されるべきプラットホームに非常に依存する。即ち、そのような具体的な内容は、当業者の想定範囲内であるべきである。本発明の例示的な実施形態を説明する目的で特定の詳細（例えば、回路）が記載される場合、当業者には、これらの特定の詳細がなくても、又は、その変形を使用しても本発明は実施可能であることは明らかであるべきである。従って、この説明は、限定的ではなく例示的とみなすべきである。
【符号の説明】
【００４２】
１０２ 電圧レギュレータ（ＶＲ）制御部
１０４ ドライバ−フィルタ回路
１０６ フィードバック回路
１１０ 負荷
３０２ パルス幅変調器（ＰＷＭ）
３１２ ドライバ部
３２２ 出力フィルタ部
３３２ 電流フィードバック部
３３４ 電流センサ
３４２ 電圧フィードバック部
３５０ 負荷
４０１ 基準信号
４０２ 制御／ＤＬＬ回路
４０４、４０６、４０８ 加算回路
４１０ ２：１スイッチ
４１２、４１４、４１６ 比較器
４１８ ４２０ ヒステリシス比較器
【技術分野】
【０００１】
本発明は、概して、電圧レギュレータに係り、特に、以下に限定しないが、多相スイッチング型のバック、ブースト、バック−ブーストレギュレータ、及びそれらの同期バージョンを含むスイッチング型のレギュレータに係る。
【図面の簡単な説明】
【０００２】
本発明の実施形態は、限定的ではなく例示的に説明する。添付図面中、同じ参照番号は同様の構成要素を指す。
【０００３】
【図１】本発明のある実施形態による電圧レギュレータを示すブロック図である。
【０００４】
【図２】ある実施形態による動的に位相がずらされる電圧レギュレータを実施するためのルーチンを示す図である。
【０００５】
【図３】ある実施形態による動的に位相がずらされる多相電圧レギュレータを示す図である。
【０００６】
【図４】ある実施形態による図３の電圧レギュレータに好適なパルス幅変調器の一部を示す図である。
【０００７】
【図５】ある実施形態による動的に位相がずらされる電圧レギュレータを有するコンピュータシステムを示す図である。
【発明を実施するための最良の形態】
【０００８】
本願に開示する様々な実施形態は、動的に調節可能な多相電圧レギュレータ（ＶＲ）を説明する。この多相電圧レギュレータは、高い効率の応答特性を提供することができる。
【０００９】
いわゆるバックコンバータといった多相スイッチングレギュレータは、一般的に、以下に限定しないが、マイクロプロセッサ、チップセット、メモリカード、及びグラフィクスアクセラレータを含むコンポーネントに調整されたＤＣ電圧を供給するよう使用される。
スイッチング型のレギュレータは、一般的に、少なくとも１つ又はそれ以上のスイッチング及び／又は整流器素子とインダクタを使用して「位相レグ（phase leg）」を実装し、それにより、切替え可能に制御された電流を、印加電圧源から、調整された電圧ノードを介して負荷へと供給する。負荷がより多くの電流を必要とする場合、１つ以上のスイッチが制御されて、負荷に、スイッチング期間内でより長い持続時間の間、印加電圧源からの電流を供給する。逆に、負荷が少ない電流を必要とする場合、スイッチング期間内で短い持続時間の間、電流が供給される。
【００１０】
スイッチング素子におけるスイッチング損失は、軽い負荷では全体の電力損失を左右する傾向があり、一方で、伝導損失は、より大きい負荷に対する電力損失を左右する傾向がある。その結果、電力変換効率は、従来の動作下では、比較的中間の負荷条件に対して最高となり、軽い負荷及びより高い負荷条件に対してはロールオフする傾向がある。
【００１１】
多相レギュレータでは、幾つかの位相レグは共通して調整済み電圧ノードに結合され、ノードに位相レグの電流を供給する。個々の位相レグの伝導時間は、１つのスイッチング間隔に亘って一般的に均一に、スタガー状にされ（staggered）、それにより、出力電圧／電流リップルを最小限にし、また、スイッチングノイズをフィルタリングするために必要な出力キャパシタンスのサイズを減少する。この技術は、一般的に、多相式電力変換と呼ばれる。伝導型の電力損失を減少する目的で、比較的高い負荷電流条件に対して多相コンバータが最適化されることは一般的である。不都合なことに、例えば、コンピューティングプラットホーム上の電子コンポーネントは、低電流「アイドル」モードで多くの時間を費やす場合があり、これは、非効率的なレギュレータ動作及び望ましくない電力損失をもたらしうる。このような損失は、例えば、電池で動作するプラットホームでは大きくなってしまう。従って、新しいアプローチが所望されうる。
【００１２】
図１は、ある実施形態による多相電圧レギュレータ（ＶＲ）を一般的に示す。多相電圧レギュレータは、ＶＲ制御部１０２（時に、パルス幅変調器（ＰＷＭ）とも呼ばれる）、ドライバ−フィルタ回路１０４、及びフィードバック回路１０６を含み、これらは図示するように結合されて、調整済み電圧供給源ＶＲを負荷１１０に与える。ＶＲ制御部は、ドライバ−フィルタ回路１０４内の位相レグにパルス幅変調された駆動信号（Ｐ１：ＰＮ）を供給する論理及び回路を含む。フィードバック回路は、ＶＲノードと、ドライバ−フィルタ回路１０４へ／内に結合されてＶＲ制御部１０２に電圧及び電流フィードバック信号を供給して、それにより、出力電圧ＶＲを調整し、また、異なるように位相がずらされた位相レグを動的に制御して所望の動作効率を維持する。電圧フィードバックは、ＶＲに対応し、電流フィードバック（実際には電圧信号を使用して伝えられうる）は、負荷１１０に供給される位相レグ内の電流を示す。
【００１３】
ＶＲ制御部は、位相レグを制御し、それにより、負荷電流は全てのアクティブな位相レグ（又は位相）に亘って実質的に均等に分散される。負荷の電流要求に依存して、各位相が所与の負荷電流範囲に亘って好適に効率のよいレベルで動作するよう幾つかの位相が有効にされる。ある実施形態では、ＶＲ制御部は、全体の平均負荷電流を監視し、１位相あたりの平均電流が所望の効率のために好適なウィンドウ内に維持されるよう選択数の位相を有効にする。全体の負荷電流要求が増加するに従って位相はアクティブにされ、反対に、負荷電流が下がると、位相はドロップアウトされうる。ある実施形態では、負荷が軽くなるに従って、位相は、一度に１つの位相がドロップされ、最も軽い負荷の動作は単一の位相によりサポートされうる。
【００１４】
図２は、ある実施形態に従って多相ＶＲを動的に制御するルーチンを示す。２０２において、共通の負荷に電流及び調整された電圧を供給するよう複数の位相レグが設けられる。２０４において、選択された数の位相レグが、異なるように位相がずらされた駆動信号で駆動される。位相の選択数は、負荷に必要な電流量に動的に基づく。
【００１５】
図３は、図１のコンバータのある実施形態による、動的な位相制御を有する多相スイッチングＤＣ−ＤＣコンバータ（電圧レギュレータ）３００を示す。コンバータ３００は、一般的に、パルス幅変調器（ＰＷＭ）（即ち、制御部）３０２、ドライバ部３１２、出力フィルタ部３２２、電流フィードバック部３３２、及び電圧フィードバック部３４２を含み、これらは図示するように結合されて、調整された電圧（ＶＲ）を負荷３５０に供給する（電流フィードバック部及び電圧フィードバック部は、図１のフィードバック回路１０６に対応しうる）。
【００１６】
図示する実施形態では、ドライバ部３１２は、Ｎ個のドライバ（Ｄｉ）を含み、電流フィードバック部３３２は、Ｎ個の電流センサ（Ｉ−Ｓｅｎｓｅｉ）を含み、出力フィルタ部３２２は、Ｎ個のインダクタ（Ｌｉ）及び１つのコンデンサＣを含む。ドライバ（Ｄｉ）は、電流センサ（Ｉ−Ｓｅｎｓｅｉ）を介してインダクタ（Ｌｉ）に結合され、Ｎ個の位相レグ３０４ｉを形成する。位相レグ３０４ｉは、図示するように、共通の出力電圧ノード（ＶＲ）に結合されて、電流を調整された負荷３５０に供給する。
【００１７】
本願にて使用するように、用語「位相レグ」とは、１つ以上のインダクタ及び／又はコンデンサと調整された電圧ノードとに結合され、それにより、印加供給源（例えば、Ｖｉｎ）を当該の１つ以上のインダクタ及び／又はコンデンサを介して調整された負荷に制御可能に結合するドライバ（即ち、１つ以上のスイッチング及び／又は整流器素子）を指す。位相レグは、以下に限定しないが、バック、同期バック、ブースト、バック−ブースト、又はフライバックコンバータを含む任意の所望のコンバータスキーム用の多相コンバータの１つの位相を実施しうる。例えば、同期バック型コンバータでは、１つの位相レグ内のドライバ（Ｄｉ）は、ドレインがインダクタに共通に接続され、それにより、インダクタを印加ハイサイド供給源、ローサイド供給源に切替え可能に結合し、又は、インダクタをトライステートにする相補型ＰＭＯＳ及びＮＭＯＳトランジスタを含みうる。その一方で、位相レグは、例えば、インダクタに結合されるトランジスタといったスイッチを使用し、インダクタは、スイッチが開である場合に当該インダクタに電流を供給するようスイッチ−インダクタノードに関連するロー供給源から結合されるダイオードを有する、標準バック型ドライバを実施するよう構成されてもよい。当業者には無数の他のドライバ及びインダクタ／コンデンサ実施形態が理解されよう。また、それらは、本発明の範囲内である。
【００１８】
同様に、インダクタは、所望のインダクタンス量を供給する任意のタイプのインダクタ（又は変圧器技術でもよい）を使用して実施されうることを理解すべきである。所望のインダクタンス量は、設計検討事項及び動作環境に依存して異なりうる。例えば、インダクタは、磁気コアを使用して形成されても、又は、いわゆる「エアコア（air-core）」を使用して実施されてもよい。インダクタは、互いに磁気結合するよう配置されても、或いは、一部及び全部のインダクタは、破壊的結合（destructive coupling）配置にあってもよい。一部の場合では、インダクタは、スイッチング周波数及び設計検討事項といった要素に依存して単純なトレース等を使用して実施されてもよい。
【００１９】
（用語「ＰＭＯＳトランジスタ」は、Ｐ型金属酸化膜半導体電界効果トランジスタを指す。同様に、用語「ＮＭＯＳトランジスタ」は、Ｎ型金属酸化膜半導体電界効果トランジスタを指す。用語「トランジスタ」、「ＭＯＳトランジスタ」、「ＮＭＯＳトランジスタ」、又は、「ＰＭＯＳトランジスタ」が使用される場合、その使用について明示されない限り、例示的に使用されていることを理解すべきである。これらの用語は、異なるＶＴ及び酸化物厚さを有するデバイス等を含む様々な種類のＭＯＳデバイスを包含する。更に、具体的にＭＯＳ等に参照されない限り、用語「トランジスタ」は、例えば、接合型電界効果トランジスタ、バイポーラ結合トランジスタ、及び今日既知である又はこれから開発される３次元トランジスタの様々なタイプといった他の好適なトランジスタタイプを含むことが可能である。）
【００２０】
図示する実施形態では、電流フィードバック部３３２は、関連付けられるドライバ（Ｄｉ）とインダクタ（Ｌｉ）との間で直列に結合され、１つの位相レグにおける電流を示す信号（Ｉ）を供給する電流センサ３３４（Ｉ−Ｓｅｎｓｅｉ）を含む。電流センサは、その電流を実質的に妨げることなく１つのレグにおける電流を監視する任意の好適なデバイス又はデバイスの組み合わせを使用して実施されうる。図示する実施形態では、各センサは、１つのドライバと１つのインダクタとの間に配置されるが、これは必須ではない。例えば、センサは、位相レグの電流を示す目的で当該位相レグ内の何処にでも挿入してもよい。実際に、別個のセンサ素子が、位相レグ電流経路内に挿入されなくてもよい。例えば、ある実施形態では、トランジスタを、位相レグのドライバ内のトランジスタ（例えば、印加供給源に結合されるＰ型トランジスタ）の反対側に電流ミラー構成で結合し、それにより、当該位相レグ内の電流を示してもよい。ミラーを形成する追加のトランジスタは、例えば、抵抗器と直列に結合され、それにより、位相レグ内の電流を示す電圧信号を供給しうる。図示する実施形態では、位相レグ電流信号（Ｉｉ）は、各位相レグにおける電流を示す電圧信号である。
【００２１】
電流フィードバック部３３２は更に、電力レグ電流を合計し、負荷３４０に対する全体の平均負荷電流信号（ＩＡＶＧ）を供給する回路（図示せず）を含みうる（例えば、コンデンサを使用して、アクティブ（有効にされる）位相レグ３０４ｉからのセンス電流信号を積算しうる）。平均負荷電流（ＩＡＶＧ）、及び個々のセンス電流信号（Ｉ１：ＩＮ）は、ＰＷＭ３０２に供給される。
【００２２】
図示する実施形態では、電流フィードバック部３３２は更に、負荷線インピーダンスを考慮するよう調整された出力（ＶＲ）のオフセット調節のために電圧フィードバック部３４２に供給されるべきアクティブ電圧ポジショニング信号（ＶＡＶＰ）を生成する回路を含む。
【００２３】
電圧フィードバック部３４２は、調整された出力（ＶＲ）からのセンス電圧（ＶＳｅｎｓｅ）とＶＡＶＰ信号を受信して、所望の基準電圧（図示せず）に対して調整された出力電圧（ＶＲ）を追跡するようＰＷＭ３０２によって使用される比例積分微分（ＰＩＤ）信号を生成する。更に、ある実施形態では、電圧フィードバック部３４２は、位相の追加及び除去（以下に詳細に説明）のために安定したシステム応答を供給するよう好適なフィードバック補償（例えば、ブロードバンドフィードバック補償器回路を使用する）を供給してもよい。
【００２４】
ＰＷＭ３０２は、位相レグを、関連付けられる印加電圧源（Ｖｉｎ）に制御可能に結合又は切断するよう、位相レグに供給されるべき制御（例えば、駆動）信号（Ｐ１乃至ＰＮ）を生成する。ＰＷＭ３０２は更に、引き出される負荷電流（ＩＡＶＧにより示される）に依存して、位相レグ３０４２乃至３０４Ｎをそれぞれ選択的に有効又は無効にする位相有効化（ＥＮ２乃至ＥＮＮ）信号を生成する。
【００２５】
動作時に、ＰＷＭは、関連付けられるインダクタを印加電圧源（Ｖｉｎ）に制御可能に結合する駆動信号（Ｐ１乃至ＰＮ）を生成する。供給される駆動信号（Ｐｉ）に基づいて、ドライバ（Ｄｉ）は、その供給された駆動信号のデューティサイクルに比例して、インダクタ（Ｌｉ）を介して負荷に供給される平均電流量を制御し、従って、負荷電圧（ＶＲ）を調整するよう使用することができる。従って、駆動信号（Ｐｉ）は、出力負荷電圧（ＶＲ）を調整するために「パルス幅変調された」と言える。
【００２６】
駆動信号（Ｐ１乃至ＰＮ）は、時間的にスキュー（位相シフト）され、それにより、各インダクタからのスイッチングノイズは、時間的に分散される。これはリップルを減少し、また、単一の位相レグによって供給されるより多い総電流量が負荷に供給されることを可能にする。ＰＷＭ３０２は、平均負荷電流（ＩＡＶＧ）を監視し、それを、１つ以上の閾値と比較して、動作負荷電流範囲に対し所望の効率となるよう適切な数の位相（位相レグ）を有効にさせる。負荷電流が、次に高い「ウィンドウ」に増加するに従って、ＰＷＭは、追加の位相（位相レグ）と関連付けられる。反対に、負荷電流が次に低いウィンドウに下がると、ＰＷＭは、１つの位相をドロップアウトする（離す）。このようにして、大部分において、ＰＷＭは、１位相あたりの平均電流を所望の効率範囲内に維持する。
【００２７】
位相が追加又はドロップされると、ＰＷＭ３０２は、スイッチングサイクルに亘って残りの位相を再分散する。フィードバックループ及び出力キャパシタンスは、位相再配置時に調整された電圧におけるノイズが安定した動作限界内に依然としてあるよう選択されるべきである。
【００２８】
負荷条件における急激な変化は、出力される調整された電圧にスパイク又はドループをもたらしうる。従って、負荷過渡を検出する電圧感知素子（図示する）を使用して、そのような過渡を監視しうる。ＰＷＭ３０２は、そのような負荷過渡が検出される場合に、過渡イベントに呼応して出力コンデンサの高速な蓄電又は放電を可能にする目的で全ての位相をアクティブにするよう迅速に反応するよう構成されうる。負荷の変化及び対応する位相調節イベントを安定的に扱う目的で、ＩＡＶＧの生成について上述した平均化スキームのような比較的低い帯域幅で電流感知をすることが（必須ではないが）望ましい。
【００２９】
図４は、例えば、３位相の多相コンバータ用のある実施形態によるＰＷＭ３０２の一部を示す。ＰＷＭ３０２は、一般的に、制御／ＤＬＬ（遅延ロックループ）回路４０２、加算回路４０４−４０８、２：１スイッチ４１０、比較器４１２−４１６、及びヒステリシス比較器４１８、４２０を含み、図示するように結合される。
【００３０】
制御／ＤＬＬ回路４０２は、基準信号４０１を受信し、その基準信号から、４つの基準位相信号ＣＰ１乃至ＣＰ４を生成する。ＣＰ１は、０°の位相角を有し、ＣＰ２は、１２０°の位相角を有し、ＣＰ３は、２４０°の位相角を有し、ＣＰ４は、１８０°の位相角を有する。図示する実施形態では、基準信号は、所望の位相角を有するクロックを生成するようＤＬＬ回路の基準位相として使用されるクロック（例えば、パルス列）信号である。異なる位相にずらされたパルスクロックは、次に、ＣＰｉ信号を供給するよう対応する位相角を有する三角信号に変換される。しかし、他のアプローチを使用してもよい。
例えば、他のＰＷＭアプローチでは、パルスクロックをＣＰ信号のために使用してもよく、或いは、三角ＣＰ信号が所望される場合は、三角基準波を入力基準として使用し、適切な遅延回路を使用してそこから異なるように位相がずらされた三角信号を生成しうる。ある実施形態では、基準位相及び１０ＭＨｚを超える周波数、例えば、５０ＭＨｚを有する異なるように位相がずらされた信号を使用してもよい。
【００３１】
図示する実施形態では、ＤＬＬは、４つの制御位相信号（ＣＰ１乃至ＣＰ４）に、上述の位相関係を与えるよう少なくとも４つのタップポイントを有する遅延段を有する。これらの信号は次に、対応する位相角を有する三角信号に変換され、ＣＰｉ信号を供給される。制御／ＤＬＬは更に、調整された電圧（ＶＲ）の制御のためにパルス幅変調を実施する目的で制御位相信号のそれぞれにおけるオフセットを調節する回路（例えば、レベルシフト回路）を含みうる。
【００３２】
加算回路４０４は、ＰＩＤ信号と位相１からのセンス電流信号Ｉ１を受取り、それらを加算して、比較器４１２の負の入力に結合される和を生成する。もう１つの入力は、ＣＰ１制御位相信号を受取る。比較器出力は、位相信号Ｐ１を生成し、これは、ＰＩＤ＋Ｉ１とＣＰ１との比較により制御されるデューティサイクルを有するパルス列である。ＰＩＤ＋Ｉ１の和は、基本的に、比較器への、ＣＰ１三角波に対する動く閾値として機能する。ＣＰ１が、ＰＩＤ＋Ｉ１より下である場合、Ｐ１はローである。反対に、ＣＰ１がＰＩＤ＋Ｉ１より上となると、Ｐ１はハイとなる。従って、ＰＩＤ信号及びＩ１信号は、負のフィードバックを供給する。これは、ＰＩＤ信号及びＩ１信号が上になると、少ないＣＰ１三角波がそれらより上となり、小さいデューティサイクルを有するＰ１をもたらすからである。一方で、ＰＩＤ信号及びＩ１信号が下になると、より多くの各ＣＰ１三角波がそれらより下となり、大きいデューティサイクルを有するＰ１をもたらすからである（なお、ＰＩＤ及びＩ１について所望のフィードバック、即ち、負のフィードバックを実現する様々な方法があることを理解すべきである。例えば、別の実施形態では、ＤＣ基準を正の入力に供給し、ＣＰ１信号は、加算回路４０４に供給され、ＰＩＤ及びＩ１と合計されうる。このようにして、三角波ではなくＤＣ基準を、出力電圧値を制御する目的で調節しうる。或いは、ＣＰ１及びＰＩＤを組み合わせて（例えば、加算して）、負の入力に供給し、また、ＤＣ基準をＩ１の負のバージョンと加算して、その合計を正の端子に供給してもよい。様々な他の方法及び組み合わせを実施してもよく、また、これらは本発明の範囲内である）。
【００３３】
加算回路４０８及び比較器４１６は、位相信号Ｐ３を生成するためにＣＰ３、ＰＩＤ、及びＩ３に作用するということ以外は同様に機能する。加算回路４０６及び比較器４１４も、位相信号Ｐ２を生成するためにＣＰ２又はＣＰ４（スイッチ４１０の選択に依存する）、ＰＩＤ信号、及びＩ２に作用するということ以外は同様に機能する。
【００３４】
ヒステリシス比較器４１８及び４２０は、３位相（Ｐ１、Ｐ２、及びＰ３）のうち関連付けられるべき位相の数を決定するために使用する。本願に記載した他の機能回路ブロックと同様に、これらの比較器は、以下に限定しないが、アナログ回路素子、デジタル論理素子、機械コード等を含む任意の好適な回路を使用して実施されうる。これらの比較器はともに、正の入力において、平均負荷電流信号（ＩＡＶＧ）を受信するが、比較器４１８は、負の入力において、固定基準信号（Ｖｒｅｆ３）を受信し、一方、比較器４２０は、負の入力において、固定基準信号（Ｖｒｅｆ２）を受信する（Ｖｒｅｆ３の値は、Ｖｒｅｆ２の値より大きい）。ＩＡＶＧがＶｒｅｆ３より高い（従ってＶｒｅｆ２より高い）場合、ＥＮ３及びＥＮ２信号がともにアサートされ３つ全ての位相が有効にされる。その一方で、ＩＡＶＧはＶｒｅｆ２より高いがＶｒｅｆ３より低い場合、ＥＮ３はデアサートし、ＥＮ２はアサートし、それにより、位相３はドロップオフされ、位相１及び２だけがアクティブとなる。最後に、ＩＡＶＧがＶｒｅｆ２より低い（従ってＶｒｅｆ３より低い）場合、ＥＮ３及びＥＮ２はともにデアサートし、位相３及び位相２の両方を無効にし、位相１だけがアクティブとなる。従って、Ｖｒｅｆ３は、１位相あたりの電流平均が３つの位相をアクティブにするには非効率的に低くなる点と一致すべきであり、Ｖｒｅｆ２は、１位相あたりの電流平均が２つの位相をアクティブにするには非効率的に低くなる点と一致するよう選択されるべきである。
【００３５】
図４の回路は、負荷電流に基づいてアクティブとなるスイッチ電力レグの数を動的に制御するだけでなく、（必要な場合には）１つの位相がドロップオフされる場合に残りの位相を再分散する。更に、この回路は、アクティブである位相に対して負荷を分散させる（ロード・バランシング）。このことは、位相３がドロップオフされる場合の動作の説明によって最も簡単に示すことができる。
【００３６】
ＩＡＶＧがＶｒｅｆ３を下回ると、ＥＮ３はデアサートし、これにより位相３は無効にされる（なお、位相は、ドロップオフされると、任意の好適な方法で、負荷から隔離される又は一部の他の方法によって無効にされうる。例えば、適切な有効化信号により制御されるトランジスタスイッチを使用して、関連付けられるスイッチ電力レグを負荷から隔離しうる）。
【００３７】
さらに、ＥＮ３がデアサートすることで、スイッチ４１０は、ＣＰ２ではなくＣＰ４を選択する。これは、比較器４１４における基準三角波が１２０°ではなく１８０°の相対位相角となることをもたらす。従って、２つのアクティブ位相、即ち、位相１及び位相２は、０°及び１８０°においてそれぞれ均等に再分散される。更に、各位相のセンス電流は、その関連付けられる比較器に（ＰＩＤ信号に加えて）負のフィードバックで供給されることに留意されたい。これは、安定状態と過渡条件の両方に対して妥当なロード・バランシングをもたらす。なぜなら、任意のスイッチ電力レグが早く「上がり」過ぎても、関連付けられる駆動信号（Ｐｉ）のデューティサイクルの減少によって抑制されるからである。これらの回路技術は、より大きい数の位相に拡大適用されうることを理解すべきである。より多くのスイッチが必要となるが、十分な数のタップポイントを有する基準位相源を使用することで、異なる位相に対する必要な位相の組み合わせ（他の位相が除去又は追加されるに従って）は、十分に均等な位相分散に対して妥当に実施されうる。
【００３８】
図５を参照するに、コンピュータシステムの一例を示す。図示するシステムは、一般的に、多相電圧レギュレータ５０４、メモリ５０６、及びワイヤレスインターフェイス５０８に結合されるプロセッサ５０２を含む。プロセッサ５０２は、動作時に電圧レギュレータ５０４から電力を受け取るよう電圧レギュレータ５０４に結合されうる。ワイヤレスインターフェイス５０８はアンテナ５０９に結合して、プロセッサを、ワイヤレスインターフェイスチップ５０８を介してワイヤレスネットワーク（図示せず）に通信可能にリンクする。多相電圧レギュレータ５０４は、本願に開示するような動的な位相調節（例えば、位相の有効化／無効化）を有する。
【００３９】
なお、図示するシステムは、異なる形式で実施されうる。つまり、図示するシステムは、単一のチップモジュール、回路基板、又は、複数の回路基板を有するシャーシ上に実装されてもよい。同様に、図示するシステムは、１つ以上の完全なコンピュータを構成する、又は、或いは、コンピューティングシステム内の有用なコンポーネントを構成しうる。
【００４０】
本発明は、記載した実施形態に限定されず、また、請求項の精神及び範囲内の修正及び変更と共に実施されてもよい。例えば、本発明は、あらゆるタイプの半導体集積回路（「ＩＣ」）チップとの使用に適用可能であることを理解すべきである。これらのＩＣチップの例は、以下に限定しないが、プロセッサ、コントローラ、チップセットコンポーネント、プログラム可能な論理アレイ（ＰＬＡ）、メモリチップ、ネットワークチップ等を含む。
【００４１】
更に、例示的なサイズ／モデル／値／範囲を与えたが、本発明はそれらに限定されないことは理解すべきである。時間の経過とともに製造技術（例えば、フォトリソグラフィ）が成熟するに従って、より小型のデバイスが製造可能であることが予想される。更に、ＩＣチップ及び他のコンポーネントへの周知の電力／接地接続は、例示及び説明を簡単にし、発明を曖昧にしない目的で図面内に示す又は示さない場合がある。更に、配置構成は、発明を曖昧にしないようブロック図で示し、そのようなブロック図配置の実施に関しての具体的な内容は、本発明が実施されるべきプラットホームに非常に依存する。即ち、そのような具体的な内容は、当業者の想定範囲内であるべきである。本発明の例示的な実施形態を説明する目的で特定の詳細（例えば、回路）が記載される場合、当業者には、これらの特定の詳細がなくても、又は、その変形を使用しても本発明は実施可能であることは明らかであるべきである。従って、この説明は、限定的ではなく例示的とみなすべきである。
【符号の説明】
【００４２】
１０２ 電圧レギュレータ（ＶＲ）制御部
１０４ ドライバ−フィルタ回路
１０６ フィードバック回路
１１０ 負荷
３０２ パルス幅変調器（ＰＷＭ）
３１２ ドライバ部
３２２ 出力フィルタ部
３３２ 電流フィードバック部
３３４ 電流センサ
３４２ 電圧フィードバック部
３５０ 負荷
４０１ 基準信号
４０２ 制御／ＤＬＬ回路
４０４、４０６、４０８ 加算回路
４１０ ２：１スイッチ
４１２、４１４、４１６ 比較器
４１８ ４２０ ヒステリシス比較器
【特許請求の範囲】
【請求項１】
負荷に負荷電流を供給するよう複数の位相レグを制御する制御部を含み、
前記制御部は、前記負荷電流を監視して、当該監視した負荷電流に基づいて前記複数の位相レグのうちの幾つかの位相レグを有効化する回路を有し、
前記回路は、前記負荷電流の平均値を監視し、さらに、位相が有効化又は無効化されるべきレベルに対応する１つ以上の基準に対して前記負荷電流の平均値を比較し、前記負荷電流の平均値が増加することに応じて有効化される位相レグの数が増加するように、一つ以上の位相レグを選択する１つ以上のヒステリシス比較器を有し、
前記制御部は、１つの有効化された位相レグあたりの平均電流を予め定められた範囲内に維持する、集積回路。
【請求項２】
前記複数の位相レグは、多相同期バックコンバータ用である、請求項１に記載の集積回路。
【請求項３】
前記制御部は、位相レグが有効化又は無効化されたことに応じて、選択された数の前記有効化された位相レグを再分散する、請求項１または請求項２に記載の集積回路。
【請求項４】
前記制御部は、前記有効化された位相レグに対してロード・バランシングを与えるロード・バランシング回路を有する、請求項１から請求項３のいずれか１つに記載の集積回路。
【請求項５】
前記複数の位相レグは、それぞれ前記負荷電流を示す電流センサを含む、請求項１から請求項４のいずれか1つに記載の集積回路。
【請求項６】
前記位相レグは、トランジスタを有するドライバを含み、
前記電流センサは、前記トランジスタを含む電流ミラーから形成される、請求項５に記載の集積回路。
【請求項７】
前記制御部は、前記位相レグ内の監視される負荷電圧及び負荷電流に基づいて各位相レグを駆動する回路を含む、請求項６に記載の集積回路。
【請求項８】
前記回路は、前記監視される負荷電圧及び負荷電流の合計の増加に呼応して前記位相レグにおける電流を減少するよう前記ドライバを制御する、請求項７に記載の集積回路。
【請求項９】
前記制御部は、前記複数の位相レグの少なくとも一部に対して選択された基準三角信号を使用して前記位相レグを駆動するスイッチ回路を有する、請求項１から請求項８のいずれか1つに記載の集積回路。
【請求項１０】
各位相レグは、印加供給ノードと、インダクタの第１のノードとの間に制御可能に結合されるＰ型トランジスタを含む、請求項１から請求項９のいずれか1つに記載の集積回路。
【請求項１１】
前記インダクタの第２のノードは、前記負荷に結合される、請求項１０に記載の集積回路。
【請求項１２】
負荷に制御可能に結合され、当該負荷に負荷電流を供給する複数の位相レグと、
前記負荷電流を監視するよう前記複数の位相レグに結合され、前記監視された負荷電流に基づいて前記負荷に電流を供給するよう関連付けられる位相レグの数を制御する制御部と、
を含み、
前記制御部は、前記負荷電流を監視し、当該監視された負荷電流に基づいて前記関連付けられる前記位相レグの数を制御するために異なる基準閾値を有し、前記負荷電流と前記基準閾値との比較により、前記負荷電流が増加することに応じて前記関連づけられる前記位相レグの数が増加するように、１つ以上の位相レグを選択する１つ以上の比較器を含み、
前記制御部は、１つの有効化された位相レグあたりの平均電流を予め定められた範囲内に維持する、装置。
【請求項１３】
各位相レグは、位相レグ電流を示す電流センサを含む、請求項１２に記載の装置。
【請求項１４】
前記電流センサは、前記位相レグ内のドライバとインダクタとの間に配置される、請求項１３に記載の装置。
【請求項１５】
前記位相レグは、トランジスタを有するドライバを含み、
前記電流センサは、前記トランジスタを含む電流ミラーから形成される、請求項１３または請求項１４に記載の装置。
【請求項１６】
前記制御部は、前記位相レグ内の監視される負荷電圧及び負荷電流に基づいて各位相レグを駆動する回路を含む、請求項１５に記載の装置。
【請求項１７】
前記回路は、前記監視される負荷電圧及び負荷電流の合計の増加に呼応して前記位相レグにおける電流を減少するよう前記ドライバを制御する、請求項１６に記載の装置。
【請求項１８】
前記制御部は、前記複数の位相レグの少なくとも一部に対して選択された基準三角信号を使用して前記位相レグを駆動するスイッチ回路を有する、請求項１２から請求項１７のいずれか1つに記載の装置。
【請求項１９】
各位相レグは、印加供給ノードと、インダクタの第１のノードとの間に制御可能に結合されるＰ型トランジスタを含む、請求項１２から請求項１８のいずれか1つに記載の装置。
【請求項２０】
前記インダクタの第２のノードは、前記負荷に結合される、請求項１９に記載の装置。
【請求項２１】
請求項１から請求項１１のいずれか1つに記載の集積回路と、
前記集積回路からの前記負荷電流により駆動するプロセッサと、
前記プロセッサをワイヤレスネットワークに通信可能にリンクさせるよう前記プロセッサに結合されるアンテナと、
を含むコンピュータシステム。
【請求項１】
負荷に負荷電流を供給するよう複数の位相レグを制御する制御部を含み、
前記制御部は、前記負荷電流を監視して、当該監視した負荷電流に基づいて前記複数の位相レグのうちの幾つかの位相レグを有効化する回路を有し、
前記回路は、前記負荷電流の平均値を監視し、さらに、位相が有効化又は無効化されるべきレベルに対応する１つ以上の基準に対して前記負荷電流の平均値を比較し、前記負荷電流の平均値が増加することに応じて有効化される位相レグの数が増加するように、一つ以上の位相レグを選択する１つ以上のヒステリシス比較器を有し、
前記制御部は、１つの有効化された位相レグあたりの平均電流を予め定められた範囲内に維持する、集積回路。
【請求項２】
前記複数の位相レグは、多相同期バックコンバータ用である、請求項１に記載の集積回路。
【請求項３】
前記制御部は、位相レグが有効化又は無効化されたことに応じて、選択された数の前記有効化された位相レグを再分散する、請求項１または請求項２に記載の集積回路。
【請求項４】
前記制御部は、前記有効化された位相レグに対してロード・バランシングを与えるロード・バランシング回路を有する、請求項１から請求項３のいずれか１つに記載の集積回路。
【請求項５】
前記複数の位相レグは、それぞれ前記負荷電流を示す電流センサを含む、請求項１から請求項４のいずれか1つに記載の集積回路。
【請求項６】
前記位相レグは、トランジスタを有するドライバを含み、
前記電流センサは、前記トランジスタを含む電流ミラーから形成される、請求項５に記載の集積回路。
【請求項７】
前記制御部は、前記位相レグ内の監視される負荷電圧及び負荷電流に基づいて各位相レグを駆動する回路を含む、請求項６に記載の集積回路。
【請求項８】
前記回路は、前記監視される負荷電圧及び負荷電流の合計の増加に呼応して前記位相レグにおける電流を減少するよう前記ドライバを制御する、請求項７に記載の集積回路。
【請求項９】
前記制御部は、前記複数の位相レグの少なくとも一部に対して選択された基準三角信号を使用して前記位相レグを駆動するスイッチ回路を有する、請求項１から請求項８のいずれか1つに記載の集積回路。
【請求項１０】
各位相レグは、印加供給ノードと、インダクタの第１のノードとの間に制御可能に結合されるＰ型トランジスタを含む、請求項１から請求項９のいずれか1つに記載の集積回路。
【請求項１１】
前記インダクタの第２のノードは、前記負荷に結合される、請求項１０に記載の集積回路。
【請求項１２】
負荷に制御可能に結合され、当該負荷に負荷電流を供給する複数の位相レグと、
前記負荷電流を監視するよう前記複数の位相レグに結合され、前記監視された負荷電流に基づいて前記負荷に電流を供給するよう関連付けられる位相レグの数を制御する制御部と、
を含み、
前記制御部は、前記負荷電流を監視し、当該監視された負荷電流に基づいて前記関連付けられる前記位相レグの数を制御するために異なる基準閾値を有し、前記負荷電流と前記基準閾値との比較により、前記負荷電流が増加することに応じて前記関連づけられる前記位相レグの数が増加するように、１つ以上の位相レグを選択する１つ以上の比較器を含み、
前記制御部は、１つの有効化された位相レグあたりの平均電流を予め定められた範囲内に維持する、装置。
【請求項１３】
各位相レグは、位相レグ電流を示す電流センサを含む、請求項１２に記載の装置。
【請求項１４】
前記電流センサは、前記位相レグ内のドライバとインダクタとの間に配置される、請求項１３に記載の装置。
【請求項１５】
前記位相レグは、トランジスタを有するドライバを含み、
前記電流センサは、前記トランジスタを含む電流ミラーから形成される、請求項１３または請求項１４に記載の装置。
【請求項１６】
前記制御部は、前記位相レグ内の監視される負荷電圧及び負荷電流に基づいて各位相レグを駆動する回路を含む、請求項１５に記載の装置。
【請求項１７】
前記回路は、前記監視される負荷電圧及び負荷電流の合計の増加に呼応して前記位相レグにおける電流を減少するよう前記ドライバを制御する、請求項１６に記載の装置。
【請求項１８】
前記制御部は、前記複数の位相レグの少なくとも一部に対して選択された基準三角信号を使用して前記位相レグを駆動するスイッチ回路を有する、請求項１２から請求項１７のいずれか1つに記載の装置。
【請求項１９】
各位相レグは、印加供給ノードと、インダクタの第１のノードとの間に制御可能に結合されるＰ型トランジスタを含む、請求項１２から請求項１８のいずれか1つに記載の装置。
【請求項２０】
前記インダクタの第２のノードは、前記負荷に結合される、請求項１９に記載の装置。
【請求項２１】
請求項１から請求項１１のいずれか1つに記載の集積回路と、
前記集積回路からの前記負荷電流により駆動するプロセッサと、
前記プロセッサをワイヤレスネットワークに通信可能にリンクさせるよう前記プロセッサに結合されるアンテナと、
を含むコンピュータシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−８０７６９（Ｐ２０１２−８０７６９Ａ）
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願番号】特願２０１１−２７５６０７（Ｐ２０１１−２７５６０７）
【出願日】平成２３年１２月１６日（２０１１．１２．１６）
【分割の表示】特願２００８−８７１８８（Ｐ２００８−８７１８８）の分割
【原出願日】平成２０年３月２８日（２００８．３．２８）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願日】平成２３年１２月１６日（２０１１．１２．１６）
【分割の表示】特願２００８−８７１８８（Ｐ２００８−８７１８８）の分割
【原出願日】平成２０年３月２８日（２００８．３．２８）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
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