化合物半導体装置及びその製造方法
【課題】 電界緩和を図り高耐圧化を実現することに加え、デバイスサイズの更なる減少化、正孔の引き抜きを容易にして、信頼性の高い優れた化合物半導体装置を実現する。
【解決手段】 本発明の化合物半導体装置は、ＧａＡｓ等の第１の化合物半導体層上に、電子に対する障壁が伝導帯にあり、且つ正孔に対する障壁が価電子帯にない、即ちタイプＩＩ構造のバンド構造を有する属元素と６属元素の化合物からなるアモルファス層、例えばアモルファスＧａＳ層（ａ−ＧａＳ層）を有するものである。
【解決手段】 本発明の化合物半導体装置は、ＧａＡｓ等の第１の化合物半導体層上に、電子に対する障壁が伝導帯にあり、且つ正孔に対する障壁が価電子帯にない、即ちタイプＩＩ構造のバンド構造を有する属元素と６属元素の化合物からなるアモルファス層、例えばアモルファスＧａＳ層（ａ−ＧａＳ層）を有するものである。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、化合物半導体装置及びその製造方法に関し、特に、移動体通信の基地局用高出力デバイスヘの利用が期待されているＧａＡｓ系ＭＥＳＦＥＴを対象とする。
【０００２】
【従来の技術】移動体通信の基地局用デバイスには高出力が要求され、これに見合う半導体デバイスとして、ＧａＡｓ系ＭＥＳＦＥＴが注目されている。このＧａＡｓ系ＭＥＳＦＥＴを実用に供するには、パワー特性を向上させる必要があり、高耐圧化を図る様々な工夫がなされおり、その具体例としては、以下に示すような２種のものが案出されている。
【０００３】（従来例１）図５は、従来例１のＧａＡｓ系ＭＥＳＦＥＴの概略構成を示す断面図である。このＭＥＳＦＥＴは、いわゆるＧａＡｓ ＬＤ−ＭＥＳＦＥＴ（Lateral-Diffused Semiconductor Field-Effect Transistors）であって、Ｓｉ ＬＤ−ＭＯＳＦＥＴの如き構造を採用しており、衝突イオン化によって生成される正孔をソース１０１側から引き抜く構成とされている。これにより、ドレイン１０２側におけるゲート１０３端での電界集中を抑制することが図られる（特開昭６１−２６７３６９号公報参照）。
【０００４】（従来例２）図６は、従来例２のＧａＡｓ系ＭＥＳＦＥＴの概略構成を示す断面図である。このＭＥＳＦＥＴは、ゲート１０３とドレイン１０２との間に形成されたＳｉＮ等の絶縁膜１０４上に、Ｐｔ，Ａｕを順次積層してなるフィールドプレート電極１０５を設け、このフィールドプレート電極１０５に負の電圧を印加し、空乏層を広げる構成とされている。これにより、ドレイン１０２側におけるゲート１０３端での電界集中を抑制し、衝突イオン化を抑えて高耐圧化を図る（Asano etal. Extended Abstracts of Solid State Device and Materials, Hiroshima,Japan, 1998, p.392参照）。
【０００５】
【発明が解決しようとする課題】しかしながら、従来のＧａＡｓ系ＭＥＳＦＥＴには以下に示すような問題がある。
【０００６】従来例１の場合では、ＧａＡｓ表面に高密度な表面準位が存在するため、アロイオーミックコンタクトを採用せざるを得ず、金属の拡散や異なるドーパント源（例えば、ｎ−ＧａＡｓへはＡｕＧｅ，ｐ−ＧａＡｓへはＡｕＺｎ）を用いる必要から、図７に示すように、ｐ+層１０６とｎ+層１０７とを離間させて形成することを要する。このため、従来例１の場合、トランジスタサイズが大きくなり、高集積化という面で欠点があった。
【０００７】また、特開昭６１−２６７３６９号公報によれば、ｐ+層１０６へはＡｕＧｅでもコンタクト可能であるとしているが、これはＧｅがドープされたｎ+層１０７とｐ+層１０６とのｐｎ接合界面のトンネリングを利用しているため、コンタクト抵抗率が高くなり易く、問題である。
【０００８】従来例２の場合では、ＳｉＮ／ＧａＡｓの界面準位密度が高いため、空乏層を広げるために負の高電圧を印加しなければならない。このため、消費電力が高くなり、また、ドレイン電流やトランスコンダクタンスが減少するという問題がある。
【０００９】ここで、界面準位密度を低減できる絶縁膜上にフィールドプレート電極を設置すれば、当該電極下でのチャネル層の変調を低電圧で行うことができ、消費電力を低減することができる。また、フィールドプレート電極から衝突イオン化により生成する正孔を引き抜くことができれば、これにより電界集中を抑制できることから従来ほど空乏層を広げる必要が無く、従って必要な電力を低減し、ドレイン電流、トランスコンダクタンスの低下を抑制することが可能となる。ところが、図８に示すように、ＳｉＮ／ＧａＡｓに設けられる従来のフィールドプレート電極の構造は、いわゆるタイプＩ構造であるため、正孔の引き抜きを行うことができないという問題がある。
【００１０】このように、従来のＧａＡｓ系ＭＥＳＦＥＴでは、様々な工夫により電界緩和を図り高耐圧化を実現しようとしているものの、デバイスサイズの増加や正孔の引き抜きの困難性等の深刻な問題を招来している。
【００１１】そこで本発明は、上記した課題を解決すべくなされたものであり、電界緩和を図り高耐圧化を実現することに加え、デバイスサイズの更なる減少化、正孔の引き抜きを容易にして、信頼性の高い優れた化合物半導体装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【００１３】本発明は、第１の化合物半導体層上に第２の化合物半導体層が形成されてなる化合物半導体装置を対象とする。ここで、前記第２の化合物半導体層は、電子に対する障壁が伝導帯にあり、且つ正孔に対する障壁が価電子帯にないバンド構造を有する、３属元素と６属元素の化合物からなるアモルファス層である。
【００１４】この場合、具体的には、前記３属元素をＧａ，Ｉｎ，Ａｌから選ばれた１種とすることが好適である。
【００１５】更に、前記６属元素をＳ，Ｔｅ，Ｓｅから選ばれた１種とすることが好ましい。
【００１６】また、一具体例として、前記第１の化合物半導体層は、ｐ型領域とｎ型領域とが隣接する構造を有しており、前記第２の化合物半導体層の前記ｐ型領域上に相当する部位に形成された仕事関数の大きい第１の金属層と、前記第２の化合物半導体層の前記ｎ型領域上に相当する部位に形成された仕事関数の小さい第２の金属層とを有してなる電極を備えるものであり、主に前記電極をソース電極として形成する。
【００１７】また、他の具体例として、ゲート電極とドレイン電極との間における前記第２の化合物半導体層上に、フィールドプレート電極を備える。
【００１８】更に本発明は、前記各構成の化合物半導体装置を製造する方法も対象とする。
【００１９】
【発明の実施の形態】以下、本発明を適用した好適な諸実施形態について、図面を参照しながら詳細に説明する。
【００２０】（本発明の主要原理）初めに、本発明の主要原理について説明する。本発明の化合物半導体装置は、ＧａＡｓ等の第１の化合物半導体層上に、電子に対する障壁が伝導帯にあり、且つ正孔に対する障壁が価電子帯にない、即ちタイプＩＩ構造のバンド構造を有する属元素と６属元素の化合物からなるアモルファス層を有するものである。ここでは便宜上、前記アモルファス層としてアモルファスＧａＳ層（ａ−ＧａＳ層）を例に採る。
【００２１】例えば、ターシャリ・ブチル・ガリウム・サルファキュベン［（ｔ−Ｂｕ）ＧａＳ］4を用いて、ＧａＡｓ層上にａ−ＧａＳ層を形成した場合、このＧａＳ／ＧａＡｓ構造は、図１（ａ）に示すようにタイプＩＩ構造となり、正孔に対する障壁がない。このため、図１R>１（ｂ）に示すように、仕事関数の大きいＰｔ等からなる電極を用いることでノンアロイでもＧａＡｓ層のｐ−ＧａＡｓ領域とコンタクトを確保することが可能となる。従ってこの場合、ＧａＡｓ層のｐ−ＧａＡｓ領域とｎ−ＧａＡｓ領域へ同時に（両者を離間させることなく）ノンアロイオーミックコンタクトが形成でき、トランジスタサイズ大幅な低減が可能となる。
【００２２】一方、ａ−ＧａＳ層は、膜厚が２０ｎｍ以上となると絶縁膜として機能する。図１（ａ）に示すように、伝導帯不連続△Ｅｃは約１ｅＶと高いので、電子に対してａ−ＧａＳ層は障壁として機能するが、上述の如くタイプＩＩ構造が形成されているため、正孔に対しては障壁とならない。従ってこの場合、ａ−ＧａＳ層上にフィールドプレート電極を設け、当該電極に負の電圧に印加すれば、図１（ｃ）のように空乏層を広げつつ、正孔を容易に引き抜くことが可能となる。
【００２３】以下、上述した本発明の主要原理を踏まえ、各実施形態について具体的に詳述する。
【００２４】（第１の実施形態）本実施形態では、化合物半導体装置としてノン・アロイ・オーミック型ＧａＡｓ系ＬＤ−ＭＥＳＦＥＴを例示する。ここでは便宜上、当該ＬＤ−ＭＥＳＦＥＴの製造方法と共にその構成について開示する。
【００２５】図２は、第１の実施形態によるノン・アロイ・オーミック型ＧａＡｓ系ＬＤ−ＭＥＳＦＥＴの製造方法を工程順に示す断面図である。このＬＤ−ＭＥＳＦＥＴを製造するには、先ず図２（ａ）に示すように、ノン・ドープのＧａＡｓ基板１を用意し、このＧａＡｓ基板１の表層に加速エネルギーを１２０ｋｅＶ、ドーズ量を５×１０11／ｃｍ2の条件でＭｇをイオン注入した後、このイオン注入部位内の表層に加速エネルギーを４０ｋｅＶ、ドーズ量を５×１０12／ｃｍ2の条件でＳｉをイオン注入する。これにより、ｐ−ＧａＡｓ領域２及びｎ−ＧａＡｓ領域３が順次形成される。
【００２６】続いて、ゲート電極４を形成する。具体的には、スパッタ法によりタングステン・シリサイド（ＷＳｉ）層（不図示）を堆積形成し、フォトリソグラフィー及びそれに続くドライエッチングによりＷＳｉ層を加工して、図２（ｂ）に示すように、ｎ−ＧａＡｓ領域３上にゲート電極４をパターン形成する。
【００２７】続いて、フォトレジストを塗布し、フォトリソグラフィーによりゲート電極４上を含むｎ−ＧａＡｓ領域３上の所定領域を覆うレジストマスク（不図示）を形成する。そして、このレジストマスクを用い、図２（ｃ）に示すように、露出したｐ−ＧａＡｓ領域２及びｎ−ＧａＡｓ領域３の表層（ここではオーミック領域となる部位）に、加速エネルギーを９０ｋｅＶ、ドーズ量を２×１０13／ｃｍ2の条件でＳｉをイオン注入した後、８００℃の条件で１０秒間のラピッド・サーマル・アニール（ＲＴＡ）処理を施して活性化し、一対のｎ+−ＧａＡｓ領域５を形成する。
【００２８】このとき、所定のレジストマスクを形成し、ソース領域となる部位のみに、加速エネルギーを９０ｋｅＶ、ドーズ量を２×１０13／ｃｍ2の条件でＭｇをイオン注入するようにしても好適である。
【００２９】その後、ＭＢＥ（分子線エピタキシャル成長）チャンバー内でＧａＡｓ基板１の表面にトリスジメチルアミノ砒素を照射し、基板温度を５００℃で表面の事前酸化膜を除去する。
【００３０】続いて、図２（ｄ）に示すように、ＭＢＥチャンバー内で基板温度を３５０℃として、ＧａＡｓ基板１の表面に［（ｔ−Ｂｕ）ＧａＳ］4を照射し、当該表面を覆うように膜厚１５ｎｍ程度のａ−ＧａＳ層６を形成する。このとき、図示の如くゲート電極４の表面を露出させておく。
【００３１】続いて、ソース電極７及びドレイン電極８を形成する。具体的には、図２（ｅ）に示すように、フォトリソグラフィーによりパターニングした後、Ｔｉ膜１１，Ｐｔ膜１２，Ａｕ膜１３を蒸着リフトオフして、ソース領域及びドレイン領域となる部位、即ちａ−ＧａＳ層６上の各ｎ+−ＧａＡｓ領域５上に相当する部位にＴｉ膜１１，Ｐｔ膜１２，Ａｕ膜１３を残す。
【００３２】その後、３００℃でＧａＡｓ基板１に１０分間のアニール処理を施す。これにより、１０-6Ω／ｃｍ2程度のコンタクト抵抗が得られ、ソース／ドレイン領域におけるｎ+−ＧａＡｓ領域５とのオーミック・コンタクトがそれぞれ確保される。
【００３３】続いて、図２（ｆ）に示すように、フォトリソグラフィーによりパターニングした後、Ｐｔ膜１４，Ａｕ膜１５を蒸着リフトオフして、ソース領域側のみのＴｉ膜１１，Ｐｔ膜１２，Ａｕ膜１３からなる積層体上及び一方の側面を覆う形状となるようにＰｔ膜１４，Ａｕ膜１５を残す。このとき、Ｐｔ膜１４，Ａｕ膜１５はａ−ＧａＳ層６上ではｐ−ＧａＡｓ領域２上に相当する部位のみに積層されており、これによりソース領域におけるｐ−ＧａＡｓ領域２とのオーミック・コンタクトが確保される。
【００３４】以上の工程により、ソース領域にはＴｉ膜１１，Ｐｔ膜１２，Ａｕ膜１３の積層体とＰｔ膜１４，Ａｕ膜１５の積層体とが一体に接続されてなるソース電極７が、ドレイン領域にはＴｉ膜１１，Ｐｔ膜１２，Ａｕ膜１３の積層体からなるドレイン電極８がそれぞれ形成される。
【００３５】しかる後、所定の層間絶縁膜やコンタクト孔の形成等の諸工程を経て、ノン・アロイ・オーミック型ＧａＡｓ系ＬＤ−ＭＥＳＦＥＴを完成させる。
【００３６】上述のように、本実施形態のＬＤ−ＭＥＳＦＥＴにおいては、ＧａＳ／ＧａＡｓ構造がタイプＩＩ構造となり、正孔に対する障壁がないため、ｐ−ＧａＡｓ領域２とのオーミック・コンタクトには仕事関数の大きいＰｔ膜１４を、ｎ−ＧａＡｓ領域（ｎ+−ＧａＡｓ領域５）とのオーミック・コンタクトには仕事関数の小さいＴｉ膜１１を用いて、Ｐｔ膜１４とＴｉ膜１１を離間させることなく接触させてソース電極７を形成することができる。即ち、ソース領域におけるｐ−ＧａＡｓ領域及びｎ−ＧａＡｓ領域へのオーミック・コンタクトを安定に確保しつつも、トランジスタサイズの縮小化を実現して更なる高集積化の要請に十分応えることが可能となる。
【００３７】（第２の実施形態）本実施形態では、化合物半導体装置として絶縁フィールドプレート型ＧａＡｓ系ＭＥＳＦＥＴを例示する。ここでは便宜上、当該ＭＥＳＦＥＴの製造方法と共にその構成について開示する。
【００３８】図３は、第２の実施形態による絶縁フィールドプレート型ＧａＡｓ系ＭＥＳＦＥＴの製造方法を工程順に示す断面図である。なお便宜上、図２と同様の構成部材等については同符号を記す。このＬＤ−ＭＥＳＦＥＴを製造するには、先ず図３（ａ）に示すように、ノン・ドープのＧａＡｓ基板１を用意し、このＧａＡｓ基板１の表層に加速エネルギーを４０ｋｅＶ、ドーズ量を４×１０12／ｃｍ2の条件でＳｉをイオン注入する。これにより、ｎ−ＧａＡｓ領域３が順次形成される。
【００３９】続いて、ゲート電極４を形成する。具体的には、スパッタ法によりタングステン・シリサイド（ＷＳｉ）層（不図示）を堆積形成し、フォトリソグラフィー及びそれに続くドライエッチングによりＷＳｉ層を加工して、図３（ｂ）に示すように、ｎ−ＧａＡｓ領域３上にゲート電極４をパターン形成する。
【００４０】続いて、フォトレジストを塗布し、フォトリソグラフィーによりゲート電極４上を含むｎ−ＧａＡｓ領域３上の所定領域を覆うレジストマスク（不図示）を形成する。そして、このレジストマスクを用い、図２（ｃ）に示すように、露出したｎ−ＧａＡｓ領域３の表層（ここではオーミック領域となる部位）に、加速エネルギーを９０ｋｅＶ、ドーズ量を２×１０13／ｃｍ2の条件でＳｉをイオン注入した後、８００℃の条件で１０秒間のラピッド・サーマル・アニール（ＲＴＡ）処理を施して活性化し、一対のｎ+−ＧａＡｓ領域５を形成する。
【００４１】その後、ＭＢＥ（分子線エピタキシャル成長）チャンバー内でＧａＡｓ基板１の表面にトリスジメチルアミノ砒素を照射し、基板温度を５００℃で表面の事前酸化膜を除去する。
【００４２】続いて、図３（ｄ）に示すように、ＭＢＥチャンバー内で基板温度を３５０℃として、ＧａＡｓ基板１の表面に［（ｔ−Ｂｕ）ＧａＳ］4を照射し、当該表面を覆うように、絶縁性を確保するために比較的厚く、ここでは膜厚３０ｎｍ程度にａ−ＧａＳ層２１を形成する。このとき、図示の如くゲート電極４の表面を露出させておく。
【００４３】続いて、ソース電極２２及びドレイン電極２３を形成する。具体的には、先ず図３（ｅ）に示すように、ａ−ＧａＳ層２１のソース領域及びドレイン領域に相当する部位に酸を用いてウェットエッチングを施し、当該部位におけるｎ+−ＧａＡｓ領域５の表面を露出させる。
【００４４】次に、各ｎ+−ＧａＡｓ領域５の前記露出部位に、ＡｕＧｅＮｉを材料として蒸着し、当該ＡｕＧｅＮｉを４５０℃でアロイ処理する。このとき、ソース領域及びドレイン領域における各ｎ+−ＧａＡｓ領域５とオーミック・コンタクトが確保されてなるソース電極２２及びドレイン電極２３が形成される。
【００４５】続いて、ゲート電極４とドレイン電極２３との間におけるａ−ＧａＳ層２１上に、フィールドプレート電極２４を形成する。具体的には、Ｐｔ膜２５，Ａｕ膜２６を順次積層形成し、これらにフォトリソグラフィー及びそれに続くドライエッチングを施して、ゲート電極４とドレイン電極２３との間のみにＰｔ膜２５，Ａｕ膜２６を残し、フィールドプレート電極２４を形成する。
【００４６】しかる後、所定の層間絶縁膜やコンタクト孔の形成等の諸工程を経て、絶縁フィールドプレート型ＧａＡｓ系ＭＥＳＦＥＴを完成させる。
【００４７】フィールドプレート電極２４に負電圧Ｖを印加すると、空乏層を広げつつ、タイプＩＩ構造のために正孔のみを引き抜くことができる。また、正孔を引き抜けることから、従来と同じ耐圧で良ければ、従来ほど空乏層を広げる必要が無いため低電圧でコントロールでき、低消費電力化を実現できる。また、空乏層の広がりが少なければ、ドレイン電流やトランス・コンダクタンスを増加させることができる。
【００４８】以上、本発明の各実施形態について説明したが、本発明はこれらの態様に限定されることなく、例えば、第１の実施形態のＭＥＳＦＥＴの構造と第２の実施形態のＭＥＳＦＥＴの構造とを組み合わせることも可能である。
【００４９】この一例を図４に示す。ここでは、３０ｎｍ程度の膜厚のａ−ＧａＳ層２１を形成し、ソース領域にはＴｉ膜１１，Ｐｔ膜１２，Ａｕ膜１３の積層体とＰｔ膜１４，Ａｕ膜１５の積層体とを一体に接続されてなるソース電極７を、ドレイン領域にはＴｉ膜１１，Ｐｔ膜１２，Ａｕ膜１３の積層体からなるドレイン電極８をそれぞれ形成する。
【００５０】この場合、ｐ−ＧａＡｓ領域２とのオーミック・コンタクトには仕事関数の大きいＰｔ膜１４を、ｎ−ＧａＡｓ領域（ｎ+−ＧａＡｓ領域５）とのオーミック・コンタクトには仕事関数の小さいＴｉ膜１１を用いて、Ｐｔ膜１４とＴｉ膜１１を離間させることなく接触させてソース電極７が形成される。
【００５１】更には、ゲート電極４とドレイン電極２３との間におけるａ−ＧａＳ層２１上に、Ｐｔ膜２５，Ａｕ膜２６の積層体からなるフィールドプレート電極２４を形成する。
【００５２】本例によれば、第１及び第２の実施形態によるＭＥＳＦＥＴの奏する諸効果に加え、更なる高耐圧化を図ることができる。
【００５３】以下、本発明の諸態様を付記としてまとめて記載する。
【００５４】（付記１） 第１の化合物半導体層上に第２の化合物半導体層が形成されてなる化合物半導体装置であって、前記第２の化合物半導体層は、電子に対する障壁が伝導帯にあり、且つ正孔に対する障壁が価電子帯にないバンド構造を有する、３属元素と６属元素の化合物からなるアモルファス層であることを特徴とする化合物半導体装置。
【００５５】（付記２） 前記３属元素がＧａ，Ｉｎ，Ａｌから選ばれた１種であることを特徴とする付記１に記載の化合物半導体装置。
【００５６】（付記３） 前記６属元素がＳ，Ｔｅ，Ｓｅから選ばれた１種であることを特徴とする付記１又は２に記載の化合物半導体装置。
【００５７】（付記４） 前記第１の化合物半導体層は、ｐ型領域とｎ型領域とが隣接する構造を有しており、前記第２の化合物半導体層の前記ｐ型領域上に相当する部位に形成された仕事関数の大きい第１の金属層と、前記第２の化合物半導体層の前記ｎ型領域上に相当する部位に形成された仕事関数の小さい第２の金属層とを有してなる電極を備えることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
【００５８】（付記５） 前記電極がソース電極であることを特徴とする付記４に記載の化合物半導体装置。
【００５９】（付記６） ゲート電極とドレイン電極との間における前記第２の化合物半導体層上に、フィールドプレート電極を備えることを特徴とする付記１，２，３，５のいずれか１項に記載の化合物半導体装置。
【００６０】（付記７） 第１の化合物半導体層上に第２の化合物半導体層を形成する化合物半導体装置の製造方法であって、前記第２の化合物半導体層を、電子に対する障壁が伝導帯にあり、且つ正孔に対する障壁が価電子帯にないバンド構造を有する、３属元素と６属元素の化合物からなるアモルファス層とすることを特徴とする化合物半導体装置の製造方法。
【００６１】（付記８） 前記３属元素をＧａ，Ｉｎ，Ａｌから選ばれた１種とすることを特徴とする付記７に記載の化合物半導体装置の製造方法。
【００６２】（付記９） 前記６属元素をＳ，Ｔｅ，Ｓｅから選ばれた１種とすることを特徴とする付記７又は８に記載の化合物半導体装置の製造方法。
【００６３】（付記１０） 前記第１の化合物半導体層を、ｐ型領域とｎ型領域とが隣接する構造を有するように形成するに際して、前記第２の化合物半導体層の前記ｐ型領域上に相当する部位に仕事関数の大きい第１の金属層を、前記第２の化合物半導体層の前記ｎ型領域上に相当する部位に仕事関数の小さい第２の金属層とを形成し、前記第１及び第２の金属層を有してなる電極を構成することを特徴とする付記７〜９のいずれか１項に記載の化合物半導体装置の製造方法。
【００６４】（付記１１） 前記電極をソース電極とすることを特徴とする付記１０に記載の化合物半導体装置の製造方法。
【００６５】（付記１２） ゲート電極とドレイン電極との間における前記第２の化合物半導体層上に、フィールドプレート電極を形成することを特徴とする付記７，８，９，１１のいずれか１項に記載の化合物半導体装置の製造方法。
【００６６】
【発明の効果】本発明によれば、電界緩和を図り高耐圧化を実現することに加え、デバイスサイズの更なる減少化、正孔の引き抜きを容易にして、信頼性の高い優れた化合物半導体装置が実現する。
【図面の簡単な説明】
【図１】本発明の主要原理を説明するためのバンド図である。
【図２】第１の実施形態によるノン・アロイ・オーミック型ＧａＡｓ系ＬＤ−ＭＥＳＦＥＴの製造方法を工程順に示す断面図である。
【図３】第２の実施形態による絶縁フィールドプレート型ＧａＡｓ系ＭＥＳＦＥＴの製造方法を工程順に示す断面図である。
【図４】第１の実施形態のＭＥＳＦＥＴの構造と第２の実施形態のＭＥＳＦＥＴの構造とを組み合わせた一例を示す断面図である。
【図５】従来例１のＧａＡｓ系ＭＥＳＦＥＴの概略構成を示す断面図である。
【図６】従来例２のＧａＡｓ系ＭＥＳＦＥＴの概略構成を示す断面図である。
【図７】従来例１のＧａＡｓ系ＭＥＳＦＥＴにおいて、ｐ+層とｎ+層とを離間させて形成した様子を示す断面図である。
【図８】従来例２のＧａＡｓ系ＭＥＳＦＥＴの問題点を説明するためのバンド図である。
【符号の説明】
１ ＧａＡｓ基板
２ ｐ−ＧａＡｓ領域
３ ｎ−ＧａＡｓ領域
４ ゲート電極
５ ｎ+−ＧａＡｓ領域
６，２１ ａ−ＧａＳ層
７，２２ ソース電極
８，２３ ドレイン電極
１１ Ｔｉ膜
１２，１４，２５ Ｐｔ膜
１３，１５，２６ Ａｕ膜
２４ フィールドプレート電極
【０００１】
【発明の属する技術分野】本発明は、化合物半導体装置及びその製造方法に関し、特に、移動体通信の基地局用高出力デバイスヘの利用が期待されているＧａＡｓ系ＭＥＳＦＥＴを対象とする。
【０００２】
【従来の技術】移動体通信の基地局用デバイスには高出力が要求され、これに見合う半導体デバイスとして、ＧａＡｓ系ＭＥＳＦＥＴが注目されている。このＧａＡｓ系ＭＥＳＦＥＴを実用に供するには、パワー特性を向上させる必要があり、高耐圧化を図る様々な工夫がなされおり、その具体例としては、以下に示すような２種のものが案出されている。
【０００３】（従来例１）図５は、従来例１のＧａＡｓ系ＭＥＳＦＥＴの概略構成を示す断面図である。このＭＥＳＦＥＴは、いわゆるＧａＡｓ ＬＤ−ＭＥＳＦＥＴ（Lateral-Diffused Semiconductor Field-Effect Transistors）であって、Ｓｉ ＬＤ−ＭＯＳＦＥＴの如き構造を採用しており、衝突イオン化によって生成される正孔をソース１０１側から引き抜く構成とされている。これにより、ドレイン１０２側におけるゲート１０３端での電界集中を抑制することが図られる（特開昭６１−２６７３６９号公報参照）。
【０００４】（従来例２）図６は、従来例２のＧａＡｓ系ＭＥＳＦＥＴの概略構成を示す断面図である。このＭＥＳＦＥＴは、ゲート１０３とドレイン１０２との間に形成されたＳｉＮ等の絶縁膜１０４上に、Ｐｔ，Ａｕを順次積層してなるフィールドプレート電極１０５を設け、このフィールドプレート電極１０５に負の電圧を印加し、空乏層を広げる構成とされている。これにより、ドレイン１０２側におけるゲート１０３端での電界集中を抑制し、衝突イオン化を抑えて高耐圧化を図る（Asano etal. Extended Abstracts of Solid State Device and Materials, Hiroshima,Japan, 1998, p.392参照）。
【０００５】
【発明が解決しようとする課題】しかしながら、従来のＧａＡｓ系ＭＥＳＦＥＴには以下に示すような問題がある。
【０００６】従来例１の場合では、ＧａＡｓ表面に高密度な表面準位が存在するため、アロイオーミックコンタクトを採用せざるを得ず、金属の拡散や異なるドーパント源（例えば、ｎ−ＧａＡｓへはＡｕＧｅ，ｐ−ＧａＡｓへはＡｕＺｎ）を用いる必要から、図７に示すように、ｐ+層１０６とｎ+層１０７とを離間させて形成することを要する。このため、従来例１の場合、トランジスタサイズが大きくなり、高集積化という面で欠点があった。
【０００７】また、特開昭６１−２６７３６９号公報によれば、ｐ+層１０６へはＡｕＧｅでもコンタクト可能であるとしているが、これはＧｅがドープされたｎ+層１０７とｐ+層１０６とのｐｎ接合界面のトンネリングを利用しているため、コンタクト抵抗率が高くなり易く、問題である。
【０００８】従来例２の場合では、ＳｉＮ／ＧａＡｓの界面準位密度が高いため、空乏層を広げるために負の高電圧を印加しなければならない。このため、消費電力が高くなり、また、ドレイン電流やトランスコンダクタンスが減少するという問題がある。
【０００９】ここで、界面準位密度を低減できる絶縁膜上にフィールドプレート電極を設置すれば、当該電極下でのチャネル層の変調を低電圧で行うことができ、消費電力を低減することができる。また、フィールドプレート電極から衝突イオン化により生成する正孔を引き抜くことができれば、これにより電界集中を抑制できることから従来ほど空乏層を広げる必要が無く、従って必要な電力を低減し、ドレイン電流、トランスコンダクタンスの低下を抑制することが可能となる。ところが、図８に示すように、ＳｉＮ／ＧａＡｓに設けられる従来のフィールドプレート電極の構造は、いわゆるタイプＩ構造であるため、正孔の引き抜きを行うことができないという問題がある。
【００１０】このように、従来のＧａＡｓ系ＭＥＳＦＥＴでは、様々な工夫により電界緩和を図り高耐圧化を実現しようとしているものの、デバイスサイズの増加や正孔の引き抜きの困難性等の深刻な問題を招来している。
【００１１】そこで本発明は、上記した課題を解決すべくなされたものであり、電界緩和を図り高耐圧化を実現することに加え、デバイスサイズの更なる減少化、正孔の引き抜きを容易にして、信頼性の高い優れた化合物半導体装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【００１３】本発明は、第１の化合物半導体層上に第２の化合物半導体層が形成されてなる化合物半導体装置を対象とする。ここで、前記第２の化合物半導体層は、電子に対する障壁が伝導帯にあり、且つ正孔に対する障壁が価電子帯にないバンド構造を有する、３属元素と６属元素の化合物からなるアモルファス層である。
【００１４】この場合、具体的には、前記３属元素をＧａ，Ｉｎ，Ａｌから選ばれた１種とすることが好適である。
【００１５】更に、前記６属元素をＳ，Ｔｅ，Ｓｅから選ばれた１種とすることが好ましい。
【００１６】また、一具体例として、前記第１の化合物半導体層は、ｐ型領域とｎ型領域とが隣接する構造を有しており、前記第２の化合物半導体層の前記ｐ型領域上に相当する部位に形成された仕事関数の大きい第１の金属層と、前記第２の化合物半導体層の前記ｎ型領域上に相当する部位に形成された仕事関数の小さい第２の金属層とを有してなる電極を備えるものであり、主に前記電極をソース電極として形成する。
【００１７】また、他の具体例として、ゲート電極とドレイン電極との間における前記第２の化合物半導体層上に、フィールドプレート電極を備える。
【００１８】更に本発明は、前記各構成の化合物半導体装置を製造する方法も対象とする。
【００１９】
【発明の実施の形態】以下、本発明を適用した好適な諸実施形態について、図面を参照しながら詳細に説明する。
【００２０】（本発明の主要原理）初めに、本発明の主要原理について説明する。本発明の化合物半導体装置は、ＧａＡｓ等の第１の化合物半導体層上に、電子に対する障壁が伝導帯にあり、且つ正孔に対する障壁が価電子帯にない、即ちタイプＩＩ構造のバンド構造を有する属元素と６属元素の化合物からなるアモルファス層を有するものである。ここでは便宜上、前記アモルファス層としてアモルファスＧａＳ層（ａ−ＧａＳ層）を例に採る。
【００２１】例えば、ターシャリ・ブチル・ガリウム・サルファキュベン［（ｔ−Ｂｕ）ＧａＳ］4を用いて、ＧａＡｓ層上にａ−ＧａＳ層を形成した場合、このＧａＳ／ＧａＡｓ構造は、図１（ａ）に示すようにタイプＩＩ構造となり、正孔に対する障壁がない。このため、図１R>１（ｂ）に示すように、仕事関数の大きいＰｔ等からなる電極を用いることでノンアロイでもＧａＡｓ層のｐ−ＧａＡｓ領域とコンタクトを確保することが可能となる。従ってこの場合、ＧａＡｓ層のｐ−ＧａＡｓ領域とｎ−ＧａＡｓ領域へ同時に（両者を離間させることなく）ノンアロイオーミックコンタクトが形成でき、トランジスタサイズ大幅な低減が可能となる。
【００２２】一方、ａ−ＧａＳ層は、膜厚が２０ｎｍ以上となると絶縁膜として機能する。図１（ａ）に示すように、伝導帯不連続△Ｅｃは約１ｅＶと高いので、電子に対してａ−ＧａＳ層は障壁として機能するが、上述の如くタイプＩＩ構造が形成されているため、正孔に対しては障壁とならない。従ってこの場合、ａ−ＧａＳ層上にフィールドプレート電極を設け、当該電極に負の電圧に印加すれば、図１（ｃ）のように空乏層を広げつつ、正孔を容易に引き抜くことが可能となる。
【００２３】以下、上述した本発明の主要原理を踏まえ、各実施形態について具体的に詳述する。
【００２４】（第１の実施形態）本実施形態では、化合物半導体装置としてノン・アロイ・オーミック型ＧａＡｓ系ＬＤ−ＭＥＳＦＥＴを例示する。ここでは便宜上、当該ＬＤ−ＭＥＳＦＥＴの製造方法と共にその構成について開示する。
【００２５】図２は、第１の実施形態によるノン・アロイ・オーミック型ＧａＡｓ系ＬＤ−ＭＥＳＦＥＴの製造方法を工程順に示す断面図である。このＬＤ−ＭＥＳＦＥＴを製造するには、先ず図２（ａ）に示すように、ノン・ドープのＧａＡｓ基板１を用意し、このＧａＡｓ基板１の表層に加速エネルギーを１２０ｋｅＶ、ドーズ量を５×１０11／ｃｍ2の条件でＭｇをイオン注入した後、このイオン注入部位内の表層に加速エネルギーを４０ｋｅＶ、ドーズ量を５×１０12／ｃｍ2の条件でＳｉをイオン注入する。これにより、ｐ−ＧａＡｓ領域２及びｎ−ＧａＡｓ領域３が順次形成される。
【００２６】続いて、ゲート電極４を形成する。具体的には、スパッタ法によりタングステン・シリサイド（ＷＳｉ）層（不図示）を堆積形成し、フォトリソグラフィー及びそれに続くドライエッチングによりＷＳｉ層を加工して、図２（ｂ）に示すように、ｎ−ＧａＡｓ領域３上にゲート電極４をパターン形成する。
【００２７】続いて、フォトレジストを塗布し、フォトリソグラフィーによりゲート電極４上を含むｎ−ＧａＡｓ領域３上の所定領域を覆うレジストマスク（不図示）を形成する。そして、このレジストマスクを用い、図２（ｃ）に示すように、露出したｐ−ＧａＡｓ領域２及びｎ−ＧａＡｓ領域３の表層（ここではオーミック領域となる部位）に、加速エネルギーを９０ｋｅＶ、ドーズ量を２×１０13／ｃｍ2の条件でＳｉをイオン注入した後、８００℃の条件で１０秒間のラピッド・サーマル・アニール（ＲＴＡ）処理を施して活性化し、一対のｎ+−ＧａＡｓ領域５を形成する。
【００２８】このとき、所定のレジストマスクを形成し、ソース領域となる部位のみに、加速エネルギーを９０ｋｅＶ、ドーズ量を２×１０13／ｃｍ2の条件でＭｇをイオン注入するようにしても好適である。
【００２９】その後、ＭＢＥ（分子線エピタキシャル成長）チャンバー内でＧａＡｓ基板１の表面にトリスジメチルアミノ砒素を照射し、基板温度を５００℃で表面の事前酸化膜を除去する。
【００３０】続いて、図２（ｄ）に示すように、ＭＢＥチャンバー内で基板温度を３５０℃として、ＧａＡｓ基板１の表面に［（ｔ−Ｂｕ）ＧａＳ］4を照射し、当該表面を覆うように膜厚１５ｎｍ程度のａ−ＧａＳ層６を形成する。このとき、図示の如くゲート電極４の表面を露出させておく。
【００３１】続いて、ソース電極７及びドレイン電極８を形成する。具体的には、図２（ｅ）に示すように、フォトリソグラフィーによりパターニングした後、Ｔｉ膜１１，Ｐｔ膜１２，Ａｕ膜１３を蒸着リフトオフして、ソース領域及びドレイン領域となる部位、即ちａ−ＧａＳ層６上の各ｎ+−ＧａＡｓ領域５上に相当する部位にＴｉ膜１１，Ｐｔ膜１２，Ａｕ膜１３を残す。
【００３２】その後、３００℃でＧａＡｓ基板１に１０分間のアニール処理を施す。これにより、１０-6Ω／ｃｍ2程度のコンタクト抵抗が得られ、ソース／ドレイン領域におけるｎ+−ＧａＡｓ領域５とのオーミック・コンタクトがそれぞれ確保される。
【００３３】続いて、図２（ｆ）に示すように、フォトリソグラフィーによりパターニングした後、Ｐｔ膜１４，Ａｕ膜１５を蒸着リフトオフして、ソース領域側のみのＴｉ膜１１，Ｐｔ膜１２，Ａｕ膜１３からなる積層体上及び一方の側面を覆う形状となるようにＰｔ膜１４，Ａｕ膜１５を残す。このとき、Ｐｔ膜１４，Ａｕ膜１５はａ−ＧａＳ層６上ではｐ−ＧａＡｓ領域２上に相当する部位のみに積層されており、これによりソース領域におけるｐ−ＧａＡｓ領域２とのオーミック・コンタクトが確保される。
【００３４】以上の工程により、ソース領域にはＴｉ膜１１，Ｐｔ膜１２，Ａｕ膜１３の積層体とＰｔ膜１４，Ａｕ膜１５の積層体とが一体に接続されてなるソース電極７が、ドレイン領域にはＴｉ膜１１，Ｐｔ膜１２，Ａｕ膜１３の積層体からなるドレイン電極８がそれぞれ形成される。
【００３５】しかる後、所定の層間絶縁膜やコンタクト孔の形成等の諸工程を経て、ノン・アロイ・オーミック型ＧａＡｓ系ＬＤ−ＭＥＳＦＥＴを完成させる。
【００３６】上述のように、本実施形態のＬＤ−ＭＥＳＦＥＴにおいては、ＧａＳ／ＧａＡｓ構造がタイプＩＩ構造となり、正孔に対する障壁がないため、ｐ−ＧａＡｓ領域２とのオーミック・コンタクトには仕事関数の大きいＰｔ膜１４を、ｎ−ＧａＡｓ領域（ｎ+−ＧａＡｓ領域５）とのオーミック・コンタクトには仕事関数の小さいＴｉ膜１１を用いて、Ｐｔ膜１４とＴｉ膜１１を離間させることなく接触させてソース電極７を形成することができる。即ち、ソース領域におけるｐ−ＧａＡｓ領域及びｎ−ＧａＡｓ領域へのオーミック・コンタクトを安定に確保しつつも、トランジスタサイズの縮小化を実現して更なる高集積化の要請に十分応えることが可能となる。
【００３７】（第２の実施形態）本実施形態では、化合物半導体装置として絶縁フィールドプレート型ＧａＡｓ系ＭＥＳＦＥＴを例示する。ここでは便宜上、当該ＭＥＳＦＥＴの製造方法と共にその構成について開示する。
【００３８】図３は、第２の実施形態による絶縁フィールドプレート型ＧａＡｓ系ＭＥＳＦＥＴの製造方法を工程順に示す断面図である。なお便宜上、図２と同様の構成部材等については同符号を記す。このＬＤ−ＭＥＳＦＥＴを製造するには、先ず図３（ａ）に示すように、ノン・ドープのＧａＡｓ基板１を用意し、このＧａＡｓ基板１の表層に加速エネルギーを４０ｋｅＶ、ドーズ量を４×１０12／ｃｍ2の条件でＳｉをイオン注入する。これにより、ｎ−ＧａＡｓ領域３が順次形成される。
【００３９】続いて、ゲート電極４を形成する。具体的には、スパッタ法によりタングステン・シリサイド（ＷＳｉ）層（不図示）を堆積形成し、フォトリソグラフィー及びそれに続くドライエッチングによりＷＳｉ層を加工して、図３（ｂ）に示すように、ｎ−ＧａＡｓ領域３上にゲート電極４をパターン形成する。
【００４０】続いて、フォトレジストを塗布し、フォトリソグラフィーによりゲート電極４上を含むｎ−ＧａＡｓ領域３上の所定領域を覆うレジストマスク（不図示）を形成する。そして、このレジストマスクを用い、図２（ｃ）に示すように、露出したｎ−ＧａＡｓ領域３の表層（ここではオーミック領域となる部位）に、加速エネルギーを９０ｋｅＶ、ドーズ量を２×１０13／ｃｍ2の条件でＳｉをイオン注入した後、８００℃の条件で１０秒間のラピッド・サーマル・アニール（ＲＴＡ）処理を施して活性化し、一対のｎ+−ＧａＡｓ領域５を形成する。
【００４１】その後、ＭＢＥ（分子線エピタキシャル成長）チャンバー内でＧａＡｓ基板１の表面にトリスジメチルアミノ砒素を照射し、基板温度を５００℃で表面の事前酸化膜を除去する。
【００４２】続いて、図３（ｄ）に示すように、ＭＢＥチャンバー内で基板温度を３５０℃として、ＧａＡｓ基板１の表面に［（ｔ−Ｂｕ）ＧａＳ］4を照射し、当該表面を覆うように、絶縁性を確保するために比較的厚く、ここでは膜厚３０ｎｍ程度にａ−ＧａＳ層２１を形成する。このとき、図示の如くゲート電極４の表面を露出させておく。
【００４３】続いて、ソース電極２２及びドレイン電極２３を形成する。具体的には、先ず図３（ｅ）に示すように、ａ−ＧａＳ層２１のソース領域及びドレイン領域に相当する部位に酸を用いてウェットエッチングを施し、当該部位におけるｎ+−ＧａＡｓ領域５の表面を露出させる。
【００４４】次に、各ｎ+−ＧａＡｓ領域５の前記露出部位に、ＡｕＧｅＮｉを材料として蒸着し、当該ＡｕＧｅＮｉを４５０℃でアロイ処理する。このとき、ソース領域及びドレイン領域における各ｎ+−ＧａＡｓ領域５とオーミック・コンタクトが確保されてなるソース電極２２及びドレイン電極２３が形成される。
【００４５】続いて、ゲート電極４とドレイン電極２３との間におけるａ−ＧａＳ層２１上に、フィールドプレート電極２４を形成する。具体的には、Ｐｔ膜２５，Ａｕ膜２６を順次積層形成し、これらにフォトリソグラフィー及びそれに続くドライエッチングを施して、ゲート電極４とドレイン電極２３との間のみにＰｔ膜２５，Ａｕ膜２６を残し、フィールドプレート電極２４を形成する。
【００４６】しかる後、所定の層間絶縁膜やコンタクト孔の形成等の諸工程を経て、絶縁フィールドプレート型ＧａＡｓ系ＭＥＳＦＥＴを完成させる。
【００４７】フィールドプレート電極２４に負電圧Ｖを印加すると、空乏層を広げつつ、タイプＩＩ構造のために正孔のみを引き抜くことができる。また、正孔を引き抜けることから、従来と同じ耐圧で良ければ、従来ほど空乏層を広げる必要が無いため低電圧でコントロールでき、低消費電力化を実現できる。また、空乏層の広がりが少なければ、ドレイン電流やトランス・コンダクタンスを増加させることができる。
【００４８】以上、本発明の各実施形態について説明したが、本発明はこれらの態様に限定されることなく、例えば、第１の実施形態のＭＥＳＦＥＴの構造と第２の実施形態のＭＥＳＦＥＴの構造とを組み合わせることも可能である。
【００４９】この一例を図４に示す。ここでは、３０ｎｍ程度の膜厚のａ−ＧａＳ層２１を形成し、ソース領域にはＴｉ膜１１，Ｐｔ膜１２，Ａｕ膜１３の積層体とＰｔ膜１４，Ａｕ膜１５の積層体とを一体に接続されてなるソース電極７を、ドレイン領域にはＴｉ膜１１，Ｐｔ膜１２，Ａｕ膜１３の積層体からなるドレイン電極８をそれぞれ形成する。
【００５０】この場合、ｐ−ＧａＡｓ領域２とのオーミック・コンタクトには仕事関数の大きいＰｔ膜１４を、ｎ−ＧａＡｓ領域（ｎ+−ＧａＡｓ領域５）とのオーミック・コンタクトには仕事関数の小さいＴｉ膜１１を用いて、Ｐｔ膜１４とＴｉ膜１１を離間させることなく接触させてソース電極７が形成される。
【００５１】更には、ゲート電極４とドレイン電極２３との間におけるａ−ＧａＳ層２１上に、Ｐｔ膜２５，Ａｕ膜２６の積層体からなるフィールドプレート電極２４を形成する。
【００５２】本例によれば、第１及び第２の実施形態によるＭＥＳＦＥＴの奏する諸効果に加え、更なる高耐圧化を図ることができる。
【００５３】以下、本発明の諸態様を付記としてまとめて記載する。
【００５４】（付記１） 第１の化合物半導体層上に第２の化合物半導体層が形成されてなる化合物半導体装置であって、前記第２の化合物半導体層は、電子に対する障壁が伝導帯にあり、且つ正孔に対する障壁が価電子帯にないバンド構造を有する、３属元素と６属元素の化合物からなるアモルファス層であることを特徴とする化合物半導体装置。
【００５５】（付記２） 前記３属元素がＧａ，Ｉｎ，Ａｌから選ばれた１種であることを特徴とする付記１に記載の化合物半導体装置。
【００５６】（付記３） 前記６属元素がＳ，Ｔｅ，Ｓｅから選ばれた１種であることを特徴とする付記１又は２に記載の化合物半導体装置。
【００５７】（付記４） 前記第１の化合物半導体層は、ｐ型領域とｎ型領域とが隣接する構造を有しており、前記第２の化合物半導体層の前記ｐ型領域上に相当する部位に形成された仕事関数の大きい第１の金属層と、前記第２の化合物半導体層の前記ｎ型領域上に相当する部位に形成された仕事関数の小さい第２の金属層とを有してなる電極を備えることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
【００５８】（付記５） 前記電極がソース電極であることを特徴とする付記４に記載の化合物半導体装置。
【００５９】（付記６） ゲート電極とドレイン電極との間における前記第２の化合物半導体層上に、フィールドプレート電極を備えることを特徴とする付記１，２，３，５のいずれか１項に記載の化合物半導体装置。
【００６０】（付記７） 第１の化合物半導体層上に第２の化合物半導体層を形成する化合物半導体装置の製造方法であって、前記第２の化合物半導体層を、電子に対する障壁が伝導帯にあり、且つ正孔に対する障壁が価電子帯にないバンド構造を有する、３属元素と６属元素の化合物からなるアモルファス層とすることを特徴とする化合物半導体装置の製造方法。
【００６１】（付記８） 前記３属元素をＧａ，Ｉｎ，Ａｌから選ばれた１種とすることを特徴とする付記７に記載の化合物半導体装置の製造方法。
【００６２】（付記９） 前記６属元素をＳ，Ｔｅ，Ｓｅから選ばれた１種とすることを特徴とする付記７又は８に記載の化合物半導体装置の製造方法。
【００６３】（付記１０） 前記第１の化合物半導体層を、ｐ型領域とｎ型領域とが隣接する構造を有するように形成するに際して、前記第２の化合物半導体層の前記ｐ型領域上に相当する部位に仕事関数の大きい第１の金属層を、前記第２の化合物半導体層の前記ｎ型領域上に相当する部位に仕事関数の小さい第２の金属層とを形成し、前記第１及び第２の金属層を有してなる電極を構成することを特徴とする付記７〜９のいずれか１項に記載の化合物半導体装置の製造方法。
【００６４】（付記１１） 前記電極をソース電極とすることを特徴とする付記１０に記載の化合物半導体装置の製造方法。
【００６５】（付記１２） ゲート電極とドレイン電極との間における前記第２の化合物半導体層上に、フィールドプレート電極を形成することを特徴とする付記７，８，９，１１のいずれか１項に記載の化合物半導体装置の製造方法。
【００６６】
【発明の効果】本発明によれば、電界緩和を図り高耐圧化を実現することに加え、デバイスサイズの更なる減少化、正孔の引き抜きを容易にして、信頼性の高い優れた化合物半導体装置が実現する。
【図面の簡単な説明】
【図１】本発明の主要原理を説明するためのバンド図である。
【図２】第１の実施形態によるノン・アロイ・オーミック型ＧａＡｓ系ＬＤ−ＭＥＳＦＥＴの製造方法を工程順に示す断面図である。
【図３】第２の実施形態による絶縁フィールドプレート型ＧａＡｓ系ＭＥＳＦＥＴの製造方法を工程順に示す断面図である。
【図４】第１の実施形態のＭＥＳＦＥＴの構造と第２の実施形態のＭＥＳＦＥＴの構造とを組み合わせた一例を示す断面図である。
【図５】従来例１のＧａＡｓ系ＭＥＳＦＥＴの概略構成を示す断面図である。
【図６】従来例２のＧａＡｓ系ＭＥＳＦＥＴの概略構成を示す断面図である。
【図７】従来例１のＧａＡｓ系ＭＥＳＦＥＴにおいて、ｐ+層とｎ+層とを離間させて形成した様子を示す断面図である。
【図８】従来例２のＧａＡｓ系ＭＥＳＦＥＴの問題点を説明するためのバンド図である。
【符号の説明】
１ ＧａＡｓ基板
２ ｐ−ＧａＡｓ領域
３ ｎ−ＧａＡｓ領域
４ ゲート電極
５ ｎ+−ＧａＡｓ領域
６，２１ ａ−ＧａＳ層
７，２２ ソース電極
８，２３ ドレイン電極
１１ Ｔｉ膜
１２，１４，２５ Ｐｔ膜
１３，１５，２６ Ａｕ膜
２４ フィールドプレート電極
【特許請求の範囲】
【請求項１】 第１の化合物半導体層上に第２の化合物半導体層が形成されてなる化合物半導体装置であって、前記第２の化合物半導体層は、電子に対する障壁が伝導帯にあり、且つ正孔に対する障壁が価電子帯にないバンド構造を有する、３属元素と６属元素の化合物からなるアモルファス層であることを特徴とする化合物半導体装置。
【請求項２】 前記３属元素がＧａ，Ｉｎ，Ａｌから選ばれた１種であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】 前記６属元素がＳ，Ｔｅ，Ｓｅから選ばれた１種であることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】 前記第１の化合物半導体層は、ｐ型領域とｎ型領域とが隣接する構造を有しており、前記第２の化合物半導体層の前記ｐ型領域上に相当する部位に形成された仕事関数の大きい第１の金属層と、前記第２の化合物半導体層の前記ｎ型領域上に相当する部位に形成された仕事関数の小さい第２の金属層とを有してなる電極を備えることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
【請求項５】 前記電極がソース電極であることを特徴とする請求項４に記載の化合物半導体装置。
【請求項６】 ゲート電極とドレイン電極との間における前記第２の化合物半導体層上に、フィールドプレート電極を備えることを特徴とする請求項１，２，３，５のいずれか１項に記載の化合物半導体装置。
【請求項７】 第１の化合物半導体層上に第２の化合物半導体層を形成する化合物半導体装置の製造方法であって、前記第２の化合物半導体層を、電子に対する障壁が伝導帯にあり、且つ正孔に対する障壁が価電子帯にないバンド構造を有する、３属元素と６属元素の化合物からなるアモルファス層とすることを特徴とする化合物半導体装置の製造方法。
【請求項８】 前記３属元素をＧａ，Ｉｎ，Ａｌから選ばれた１種とすることを特徴とする請求項７に記載の化合物半導体装置の製造方法。
【請求項９】 前記６属元素をＳ，Ｔｅ，Ｓｅから選ばれた１種とすることを特徴とする請求項７又は８に記載の化合物半導体装置の製造方法。
【請求項１０】 前記第１の化合物半導体層を、ｐ型領域とｎ型領域とが隣接する構造を有するように形成するに際して、前記第２の化合物半導体層の前記ｐ型領域上に相当する部位に仕事関数の大きい第１の金属層を、前記第２の化合物半導体層の前記ｎ型領域上に相当する部位に仕事関数の小さい第２の金属層とを形成し、前記第１及び第２の金属層を有してなる電極を構成することを特徴とする請求項７〜９のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項１】 第１の化合物半導体層上に第２の化合物半導体層が形成されてなる化合物半導体装置であって、前記第２の化合物半導体層は、電子に対する障壁が伝導帯にあり、且つ正孔に対する障壁が価電子帯にないバンド構造を有する、３属元素と６属元素の化合物からなるアモルファス層であることを特徴とする化合物半導体装置。
【請求項２】 前記３属元素がＧａ，Ｉｎ，Ａｌから選ばれた１種であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】 前記６属元素がＳ，Ｔｅ，Ｓｅから選ばれた１種であることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】 前記第１の化合物半導体層は、ｐ型領域とｎ型領域とが隣接する構造を有しており、前記第２の化合物半導体層の前記ｐ型領域上に相当する部位に形成された仕事関数の大きい第１の金属層と、前記第２の化合物半導体層の前記ｎ型領域上に相当する部位に形成された仕事関数の小さい第２の金属層とを有してなる電極を備えることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
【請求項５】 前記電極がソース電極であることを特徴とする請求項４に記載の化合物半導体装置。
【請求項６】 ゲート電極とドレイン電極との間における前記第２の化合物半導体層上に、フィールドプレート電極を備えることを特徴とする請求項１，２，３，５のいずれか１項に記載の化合物半導体装置。
【請求項７】 第１の化合物半導体層上に第２の化合物半導体層を形成する化合物半導体装置の製造方法であって、前記第２の化合物半導体層を、電子に対する障壁が伝導帯にあり、且つ正孔に対する障壁が価電子帯にないバンド構造を有する、３属元素と６属元素の化合物からなるアモルファス層とすることを特徴とする化合物半導体装置の製造方法。
【請求項８】 前記３属元素をＧａ，Ｉｎ，Ａｌから選ばれた１種とすることを特徴とする請求項７に記載の化合物半導体装置の製造方法。
【請求項９】 前記６属元素をＳ，Ｔｅ，Ｓｅから選ばれた１種とすることを特徴とする請求項７又は８に記載の化合物半導体装置の製造方法。
【請求項１０】 前記第１の化合物半導体層を、ｐ型領域とｎ型領域とが隣接する構造を有するように形成するに際して、前記第２の化合物半導体層の前記ｐ型領域上に相当する部位に仕事関数の大きい第１の金属層を、前記第２の化合物半導体層の前記ｎ型領域上に相当する部位に仕事関数の小さい第２の金属層とを形成し、前記第１及び第２の金属層を有してなる電極を構成することを特徴とする請求項７〜９のいずれか１項に記載の化合物半導体装置の製造方法。
【図１】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００２−２３１７３３（Ｐ２００２−２３１７３３Ａ）
【公開日】平成１４年８月１６日（２００２．８．１６）
【国際特許分類】
【出願番号】特願２００１−２７２５１（Ｐ２００１−２７２５１）
【出願日】平成１３年２月２日（２００１．２．２）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１４年８月１６日（２００２．８．１６）
【国際特許分類】
【出願日】平成１３年２月２日（２００１．２．２）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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