半導体ウェハ及び半導体装置の製造方法
【課題】第１の溝への絶縁膜の埋設性が向上させて、埋設不良を軽減する。アライメントマークにおける埋設不良個所での応力集中がもたらす基板へのクラックを軽減する。
【解決手段】基板の第１の主面に、第１の溝、および前記第１の主面に対向して見た形状が環状となりかつ前記第１の溝よりも深い第２の溝を形成する工程と、第１の溝と第２の溝とを埋め込むように絶縁膜を形成する工程と、絶縁膜を形成する工程の後、基板の第１の主面にフォトレジスト膜を形成する工程と、絶縁膜で埋め込まれた第１の溝の基板上での位置を基準として位置合わせした第１のパターンをフォトレジスト膜に転写する工程と、絶縁膜で埋め込まれた環状の第２の溝の内側に位置する基板に、基板を厚さ方向に貫通する貫通電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【解決手段】基板の第１の主面に、第１の溝、および前記第１の主面に対向して見た形状が環状となりかつ前記第１の溝よりも深い第２の溝を形成する工程と、第１の溝と第２の溝とを埋め込むように絶縁膜を形成する工程と、絶縁膜を形成する工程の後、基板の第１の主面にフォトレジスト膜を形成する工程と、絶縁膜で埋め込まれた第１の溝の基板上での位置を基準として位置合わせした第１のパターンをフォトレジスト膜に転写する工程と、絶縁膜で埋め込まれた環状の第２の溝の内側に位置する基板に、基板を厚さ方向に貫通する貫通電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハ及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
複数の半導体チップを積層して高機能を実現した半導体装置では、半導体チップを貫通するようにして設けられた貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）によって、上下の半導体チップを電気的に接続する構造が用いられる。このような半導体チップでは、ＴＳＶと素子領域とを絶縁分離することや、近隣のＴＳＶ間容量を低減することを目的として、ＴＳＶの周囲を絶縁体で囲んだ絶縁リング構造が用いられることがある。
【０００３】
特許文献１（特開２００９−１１１０６１号公報）には、絶縁リングを備えた貫通電極を有する半導体装置の製造方法が開示されている。ここには、最初に絶縁リングを形成し（ビアファースト）、素子形成〜配線形成を経て、最後にＴＳＶを形成する（ビアラスト）工程が開示されている。より詳しくは、まず、シリコン基板の素子形成面側から深さ方向にリング状のトレンチを掘り、このトレンチを絶縁膜で埋め込むことで絶縁リングを形成する。その後、基板表面への素子形成、配線層形成および表面電極形成工程などを経た後、シリコン基板を裏面側から研削して薄板化する。このとき絶縁リングの底部が基板裏面から露出するまで裏面研削することで、絶縁リングがシリコン基板を表面から裏面まで貫通した構造となる。そして、絶縁リングの内側に、シリコン基板を貫通するように、裏面側から裏面電極を形成することによりＴＳＶを形成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１１１０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の方法とは異なり、絶縁リング等をビアファーストで形成せず、素子分離領域（フィールド）を形成する工程が基板に施す最初の工程であれば、当該素子分離領域の基板上での位置を調整する必要は無い（素子分離領域の位置を合わせる対象が無い）。一方、上記のように、ビアファーストで既に絶縁リングが形成された基板上に素子分離領域を形成する場合、当該素子分離領域は基板上での位置を調整して（位置合わせして）形成する必要がある。即ち、絶縁リング形成の後、基板に対して素子分離領域用のパターニングをする前に、フォトリソグラフィに用いるアライメントマークを形成しておく必要がある。
【０００６】
しかしながら、従来の方法では、アライメントマーク用のトレンチが深く、その幅が狭いため、トレンチ内に絶縁膜を埋設させると内部にシームやボイドが発生する場合があった。アライメントマーク用のトレンチはラインアンドスペース形状で形成するため、シームやボイドなどの埋設不良箇所に応力が集中して、この部分を起点に基板内にクラックが発生する場合があった。このクラックは素子領域にまで達することがあり、この場合、製造歩留まりが低下することとなっていた。
【課題を解決するための手段】
【０００７】
一実施形態は、
基板の第１の主面に、第１の溝、および前記第１の主面に対向して見た形状が環状となりかつ前記第１の溝よりも深い第２の溝を形成する工程と、
前記第１の溝と前記第２の溝とを埋め込むように、絶縁膜を形成する工程と、
前記絶縁膜を形成する工程の後、前記基板の第１の主面にフォトレジスト膜を形成する工程と、
前記絶縁膜で埋め込まれた前記第１の溝の前記基板上での位置を基準として位置合わせした第１のパターンを、前記フォトレジスト膜に転写する工程と、
前記絶縁膜で埋め込まれた環状の前記第２の溝の内側に位置する前記基板に、前記基板を厚さ方向に貫通する貫通電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【０００８】
他の実施形態は、
基板と、
前記基板を厚さ方向に貫通すると共に、前記基板の第１の主面に対向して見た形状が環状となる絶縁リングと、
前記基板の第1の主面に設けられ、前記第１の主面からの深さが前記絶縁リングよりも浅い溝状のアライメントマークと、
前記環状の絶縁リングの内側に位置する前記基板内に、前記基板を厚さ方向に貫通するように設けられた貫通電極と、
を有することを特徴とする半導体ウェハに関する。
【発明の効果】
【０００９】
第１の溝（アライメントマーク用のトレンチ）を、第２の溝（絶縁リング用のトレンチ）よりも浅く形成する。これにより、第１の溝への絶縁膜の埋設性が向上し、埋設不良を軽減できる。そして、アライメントマークにおける埋設不良個所での応力集中がもたらす基板へのクラックを軽減できる。
【図面の簡単な説明】
【００１０】
【図１】本発明者が検討した方法を表す図である。
【図２】本発明者が検討した方法を表す図である。
【図３】本発明者が検討した方法を表す図である。
【図４】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図５】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図６】第１実施例の半導体装置の製造方法を表すフローチャートである。
【図７】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図８】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図９】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１０】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１１】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１２】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１３】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１４】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１５】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１６】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１７】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１８】第１実施例の半導体装置を表す図である。
【図１９】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図２０】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図２１】第２実施例の半導体装置の製造方法の一工程を表す図である。
【発明を実施するための形態】
【００１１】
特開２００５−２１７０７１号公報には、チップ積層時の位置合わせ基準となるアライメントマークを、ＴＳＶ本体を形成する工程によって同時に形成する方法が開示されている。より詳しくは、ウェハから切り出した複数のチップを互いに積層する際、位置合わせのずれを起こさないよう、ボンディング装置にチップの位置を認識させるためのアライメントマークとして、ＴＳＶと同様の基板を貫通する導電材料を用いて構成し、ＴＳＶ形成工程時に同時に形成するという技術である。
【００１２】
そこで、本発明者らは、上記技術の応用例として、素子形成工程の最初の工程であるＳＴＩ（フィールド）パターンを転写する工程（フォトリソグラフィ工程）の際に、位置合わせの基準となるアライメントマークを、絶縁リングと同時に形成する方法について、事前に検討した。通常、半導体装置の構成要素が何も形成されていないウェハ上に最初にＳＴＩを形成する場合、いかなる要素に対しても位置合わせをする必要が無いので、ＳＴＩ形成工程においてアライメントマークは必要無い。また、ＳＴＩ形成工程の後の工程においては、ＳＴＩ形成工程で同時に形成したアライメントマークを基準に位置合わせすれば良い。一方、本願で対象にする構造は、ＴＳＶの周囲を囲む絶縁リングを最初に形成した後（ビアファースト）、素子形成工程に入る。従って、この絶縁リングに対してＳＴＩを位置合わせするためのアライメントマーク（フィールド合わせマーク）が必要となり、これを形成する方法として上述の技術を検討した。本発明者らが検討したフィールド合わせマークは、リソグラフィ工程の際に認識できるよう、絶縁溝がラインアンドスペース（Ｌ／Ｓ）状に配列した形状である。
【００１３】
以下では、図１〜３を参照して、本発明者らが検討した半導体装置及びその製造方法を説明する。図１Ａに示すように、この半導体装置は、基板上にスクライブ領域２に囲まれたチップ領域３を有する。チップ領域３には素子領域４と貫通電極５が設けられ、スクライブ領域２にはアライメントマーク１が設けられている。図１Ｂは図１Ａの貫通電極近傍のＡ−Ａ方向の断面図、図１Ｃは図１Ａのアライメントマーク近傍のＢ−Ｂ方向の断面図を表す。図１Ｂに示すように、素子領域４には、貫通電極５を囲むように環状の絶縁リング６が設けられており、貫通電極５を他の素子から絶縁分離している。図１Ｃに示すように、スクライブ領域２には、アライメントマーク１が設けられている。絶縁リング６とアライメントマーク１の、基板厚み方向３８における長さは同じとなっている。また、素子領域４及びスクライブ領域２には、素子分離領域（ＳＴＩ）７が設けられている。
【００１４】
図２及び３は、図１の半導体装置の絶縁リング及びアライメントマークの形成工程を表したものであり、説明を簡略化するため、その他の部分については示していない。なお、図２及び３において、Ａ図は図１Ｂの絶縁リングの形成工程、Ｂ図は図１Ｃのアライメントマークの形成工程、Ｃ図はＡ図の点線で囲まれた部分Ｐの拡大図、Ｄ図はＢ図の点線で囲まれた部分Ｑの拡大図を表す。
【００１５】
図２に示すように、シリコン半導体基板の表面を熱酸化して酸化シリコン膜２０を形成する。酸化シリコン膜２０上にフォトレジスト膜（図示していない）を形成した後、リソグラフィー技術により、フォトレジスト膜にパターンを形成する。続いて、フォトレジスト膜をマスクに用いて、酸化シリコン膜２０をパターニングする。パターニングされた酸化シリコン膜２０を用いて、半導体基板のドライエッチングを行う。これにより、環状のトレンチ（絶縁リング用のトレンチ）３２と、アライメントマーク用のトレンチ２５を同時に形成する。アライメントマーク用のトレンチ２５は、第1の主面に対向して見た形状が、スクライブ領域２の幅方向に一定のピッチで複数のトレンチが配列されたラインアンドスペース（Ｌ／Ｓ）形状に形成される。
【００１６】
図３に示すように、フォトレジスト膜及び酸化シリコン膜２０を除去した後、両トレンチを同時に絶縁膜２６で埋め込む。ここでは、ＴＥＯＳ（Ｔｅｔｒａ ＥｔｈＯｘｙ Ｓｉｌａｎｅ；Ｓｉ（ＯＣ２Ｈ５）４）を原料に用いたＣＶＤ法（化学気相成長法）で形成したＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜によって、トレンチを埋設する。これにより、絶縁リング６と、アライメントマーク１を形成する。
【００１７】
ここで、絶縁リング用トレンチと同様に形成したアライメントマーク用トレンチは深さが深く（〜４０μｍ）、幅が広い（〜２μｍ）ため、埋設性が低く、シームやボイド５６を生じ得る。特に、複数のトレンチがＬ／Ｓ状に配列したアライメントマークでは埋設不良個所に応力が集中し、基板にクラック５７を生じさせることが、本発明者らの検証により分かった。このようなクラック５７は素子領域まで達することもあり、製造歩留まりの低下の一原因となる。このように、本検討例の製造方法には改善の余地があることが分かった。
【００１８】
そこで、本発明者らは、上記クラックの発生を防止する方法を検討した。この結果、アライメントマーク用のトレンチを、絶縁リング用のトレンチよりも浅く形成すれば、クラックの発生を防止できることを発見した。すなわち、本発明の半導体装置の製造方法では、アライメントマーク用のトレンチを浅く形成するため、トレンチ内に絶縁膜を埋設させてもシームやボイド等の埋設不良が発生しない。この結果、クラックの発生を防止して、製造歩留まりを向上させることができる。
【００１９】
（第１実施例）
図４及び５は、第1実施例の製造方法により製造した半導体装置を表す図である。図４Ａに示すように、この半導体装置は、基板上にスクライブ領域（裁断領域）２に囲まれたチップ領域３を有する。チップ領域３には素子領域４と貫通電極５が設けられ、この貫通電極５を介して、複数の半導体チップを電気的に接続できるようになっている。また、スクライブ領域２にはアライメントマーク１が設けられている。
【００２０】
図４Ｂは図４Ａの貫通電極近傍のＡ−Ａ方向の断面図、図４Ｃは図４Ａのアライメントマーク近傍のＢ−Ｂ方向の断面図を表す。また、図５Ａは図４Ａの点線で囲まれた部分Ｒの拡大図、図５Ｂは図４Ｂの点線で囲まれた部分Ｐの拡大図、図５Ｃは図４Ｃの点線で囲まれた部分Ｑの拡大図を表す。
【００２１】
図４Ｂに示すように、素子領域４には、第１の主面に対向して見た場合に環状の絶縁リング６が設けられている。絶縁リング６は、第1の主面３３から半導体基板の厚み方向に伸長して、第２の主面３４まで半導体基板１７内を貫通して設けられている。また、絶縁リング６は、貫通電極５を囲むように設けられており、貫通電極５を他の素子８から絶縁分離している。図４Ｃ及び５Ａに示すように、スクライブ領域２には、第1の主面に対向して見た形状が、スクライブ領域２の幅方向に一定のピッチで配列されたラインアンドスペース形状のアライメントマーク１が設けられている。図４Ｂ及びＣ、５Ｂ及びＣに示すように、半導体基板の厚み方向３８において、アライメントマーク１は、絶縁リング６よりも浅くなっている。
【００２２】
図６〜１８は、本実施例の半導体装置の製造方法を説明する図である。以下、これらの図面を参照して、本実施例の製造方法を説明する。なお、図６は本実施例の製造方法を表すフローチャートである。また、図７〜１８において、Ａ図は図４Ｂに対応する断面図、Ｂ図は図４Ｃに対応する断面図、Ｃ図は図５Ｂに対応する断面図、Ｄ図は図５Ｃに対応する断面図を表す。第２実施例の図１９〜２１についても同様である。
【００２３】
図７に示すように、シリコン半導体基板１７の表面を熱酸化して、酸化シリコン膜（保護膜）２０を形成する。酸化シリコン膜２０上に、フォトレジスト膜２１を形成する。リソグラフィー技術により、フォトレジスト膜２１内にアライメントマーク用のパターン２２を形成する。このパターン２２を用いて、酸化シリコン膜２０のドライエッチングを行い、パターン２２を酸化シリコン膜２０に転写する（第1のフォトリソグラフィ法）。
【００２４】
図８に示すように、パターン２２を転写した酸化シリコン膜２０を用いて半導体基板１７をエッチングすることにより、深さ０．５μｍ、幅２μｍ、ピッチ４μｍ、スクライブ領域の幅方向３５における長さが４２μｍのアライメントマーク用のトレンチ２５（第１の溝）を形成する（図５のＳ１１）。アライメントマーク用のトレンチ２５は、後に形成する絶縁リング用のトレンチ（第２の溝）よりも浅ければ（半導体基板の厚み方向３８の長さが短ければ）、その寸法は特に限定されない。しかし、クラックを発生させない程度の埋設性とするために、アライメントマーク用のトレンチ２５の第1の主面からの深さは２μｍ以下にするのが好ましい。また、後のＳＴＩ用のフィールドパターン形成工程で用いるフォトリソグラフィにおいてアライメントマークを正常に認識するためには、アライメントマーク用のトレンチ２５の第1の主面からの深さは０．１μｍ以上にするのが好ましい。なお、アライメントマーク用のトレンチ２５の幅は１〜３μｍ、ピッチは２〜６μｍ、幅方向３５における長さは３０〜５０μｍとするのが好ましい。これらの範囲内にあることによって、トレンチ内への絶縁材料の埋設不良を効果的に防止することができる。この後、フォトレジスト膜２１を除去する。
【００２５】
図９に示すように、酸化シリコン膜２０（保護膜）上にフォトレジスト膜２３を形成した後、リソグラフィー技術により、フォトレジスト膜２３内に絶縁リング用のパターン２４を形成する。このパターン２４を用いて、酸化シリコン膜２０のドライエッチングを行い、パターン２４を酸化シリコン膜２０に転写する（第２のフォトリソグラフィ法）。
【００２６】
図１０に示すように、パターン２４を転写した酸化シリコン膜２０を用いて、半導体基板１７の第1の主面３３の側をエッチングすることにより、深さ４０μｍ、幅２μｍ、リング径２０μｍの絶縁リング用のトレンチ（第２の溝）３２を形成する（図５のＳ１２）。絶縁リング用のトレンチ３２は、アライメントマーク用のトレンチ２５よりも深ければ（半導体基板の厚み方向３８の長さが長ければ）、その寸法は特に限定されない。例えば、深さ３０〜５０μｍ、幅１〜３μｍ、リング径１５〜３０μｍとすることができる。この後、フォトレジスト膜２３を除去する。
【００２７】
図１１に示すように、酸化シリコン膜２０を除去する。ＴＥＯＳ（Ｔｅｔｒａ ＥｔｈＯｘｙ Ｓｉｌａｎｅ；Ｓｉ（ＯＣ２Ｈ５）４）を原料に用いたＣＶＤ法により、半導体基板上にＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜２６を形成した後、９５０℃で６０分間、熱処理を行い、脱ガス処理を行う。この際、絶縁リング用のトレンチ３２及びアライメントマーク用のトレンチ２５も、ＮＳＧ膜（絶縁膜）２６によって埋設される（図５のＳ１３）。上記で検討したように、アライメントマーク用のトレンチと絶縁リング用のトレンチが同じ深さで形成されると、ＮＳＧ膜の埋設性が低く、その内部にシームやボイドを生じる。特に、本実施例では、複数のトレンチをＬ／Ｓ状に配列したアライメントマーク用のトレンチを形成しているため、埋設不良個所に応力が集中し易く、基板にクラックを生じさせる。このようなクラックが素子領域にまで達すると、製造歩留まりの低下の一原因となる。これに対して、本実施例では、アライメントマーク用のトレンチ２５を、絶縁リング用のトレンチ３２よりも浅く形成する。このため、アライメントマーク用のトレンチ２５内にＮＳＧ膜２６が良好に埋設され、シームやボイド等の埋設不良が減少する。これにより、アライメントマークのラインアンドスペースの繰り返しパターンに起因して埋設不良個所に応力が集中するのを防ぎ、本工程でのクラックの発生を低減できる。この結果、製造歩留まりを向上させることができる。
【００２８】
図１２に示すように、半導体基板１７をストッパに用いて、ＮＳＧ膜２６に対してＣＭＰ処理を施す。これにより、絶縁リング６と、アライメントマーク１が形成される。なお、ＣＭＰ負荷を軽減するために、ウェットエッチングで基板表面のＮＳＧ膜の膜厚を低減させてから、ＣＭＰ処理を施しても良い。また、ウェットエッチングの際、絶縁リング６およびアライメントマーク１の上部をフォトレジスト膜で覆っても良い。絶縁リング６またはアライメントマーク１にはシームが生じている可能性があり、フォトレジスト膜により、上記ウェットエッチングに起因する深化を防ぐことができる。
【００２９】
図１３に示すように、半導体基板１７上に窒化シリコン膜２８を形成した後、更にフォトレジスト膜２７を形成する。リソグラフィー技術により、ＳＴＩ用のフィールドパターンを、フォトレジスト膜２７に転写して第1のパターン２９を形成する。この際、本実施例では、上記のようにして形成したアライメントマーク１を、ＳＴＩ用のフィールドパターンの位置合わせマークとして用いることができる。即ち、上記アライメントマーク１の基板上での位置を基準として位置合わせしたフィールドパターンをフォトレジスト膜２７に転写することで、フォトリソグラフィの位置合わせのずれを低減できる。フォトレジスト膜の第1のパターン２９を用いて、窒化シリコン膜２８のドライエッチングを行うことにより、第1のパターン２９を窒化シリコン膜２８に転写する。
【００３０】
図１４に示すように、第1のパターン２９を転写した窒化シリコン膜２８を用いて半導体基板１７をエッチングすることにより、ＳＴＩ用のトレンチを形成する（図５のＳ２１）。この後、フォトレジスト膜２７を除去する。半導体基板上に酸化シリコン膜、窒化シリコン膜等の絶縁膜を埋設させた後、窒化シリコン膜２８をストッパに用いて、絶縁膜に対してＣＭＰ処理を施す。この後、窒化シリコン膜２８等を除去して、ＳＴＩ（素子分離領域）７を形成する（図５のＳ２２）。
【００３１】
図１５に示すように、半導体基板１７の活性領域に、トランジスタ等の素子８を形成する（図５のＳ２３）。半導体基板１７上に数段階に分けて層間絶縁膜１６を形成する。層間絶縁膜１６を形成する途中の工程で、トランジスタ８の不純物拡散層に到達するコンタクトプラグ、配線層８ａ、絶縁リングで囲まれた半導体基板１７内の領域の上方に配線層１４を形成する。配線層１４は、後の工程で形成する貫通電極プラグと接続するためのパッドとして機能する。配線層１４は、アルミニウム（Ａｌ）や銅（Ｃｕ）等からなる複数の配線と、複数の配線間を接続するタングステン等の金属膜からなる複数のコンタクトプラグと、からなる。
【００３２】
図１６に示すように、配線層１４を覆うように層間絶縁膜１６上に、シリコン酸窒化膜（ＳｉＯＮ）等からなる被覆膜３６を形成する。次に、配線層１４の上面を露出させるように被覆膜３６内に第1の開口を形成する。スパッタにより、第1の開口を含む被覆膜３６上にシード膜１１を形成する。被覆膜３６上にフォトレジスト膜（図示していない）を形成した後、パターニングを行って、第1の開口内に設けたシード膜１１を露出させる。電界メッキ法により、露出したシード膜１１上に順に銅バンプ１３、及び半田膜１２を形成する。被覆膜３６上のフォトレジスト膜を除去した後、露出したシード膜１１を除去する。このシード膜１１、銅バンプ１６、及び半田膜１２から表面電極が構成される（図５のＳ３）。
【００３３】
図１７に示すように、半導体基板１７の表面電極を設けた側に、接着層（図示していない）を介して支持基板（図示していない）を設ける。この後、半導体基板１７の第1の主面３３と厚さ方向に対向する第２の主面を例えば、７７５μｍから４０〜５０μｍの厚さまで薄膜化する（図５のＳ４）。この研削工程により、半導体基板１７の第２の主面３４側には、最初に形成した絶縁リング６の底部が露出する。半導体基板の第1の主面と厚さ方向に対向する第２の主面３４側から、配線層１４が露出するように、環状の絶縁リング６の内側に位置する半導体基板１７に対して異方性ドライエッチングを行う。この際、半導体基板１７を貫通すると共に、層間絶縁膜１６の一部内に伸長する第２の開口を形成する。次に、スパッタ法により、半導体基板１７の第２の主面３４上の全面に、チタン（Ｔｉ）膜及び銅（Ｃｕ）膜を積層させて、シード膜１０を形成する。半導体基板１７の第２の主面上に、第２の開口と同じ位置に第３の開口を有するフォトレジストパターン（図示していない）を形成する。電気めっき法により、第３の開口内に順に銅バンプ１９、及びＳｎＡｇ膜等の半田膜９を形成する（図５のＳ５）。このシード膜１０、銅バンプ１９、及び半田膜９の３層により、裏面電極が形成される。次に、フォトレジストパターンを除去した後、露出したシード膜１０の部分を除去する。
【００３４】
この後、リフローにより、半田膜９の表面を凸状とする。接着層及び支持基板を除去する。以上のようにして、図４及び５に示す半導体装置を得る。この半導体装置では、スクライブ領域２で区画された各チップ領域３に、半導体基板１７を貫通するように貫通電極５が設けられている。貫通電極５は、上端および下端に接続用のバンプ（突起電極）を備えており、複数の半導体チップを積層する際に、貫通電極５を介して上下に配置された半導体チップ間が電気的に接続される。貫通電極５は、半導体基板１７を貫通する貫通プラグ（表面電極、裏面電極）と、半導体基板１７上の複数の層間絶縁膜１６を貫通する配線層１４で構成されている。貫通電極５の半導体基板１７を貫通する部分は、環状の絶縁リング６で囲まれており、他の素子とは絶縁分離されている。
【００３５】
次に、スクライブ領域（裁断領域）２に沿って半導体基板１７のスクライブを行う（図５のＳ６）。これにより、半導体基板１７を個片化して半導体チップを形成する。
【００３６】
図１８に示すように、異なる半導体チップの表面電極と裏面電極が互いに接するようにして、複数の半導体チップ４０をマウントする。リフローにより、それぞれの表面電極と裏面電極の半田膜を接合する。半導体チップ４０間にアンダーフィル４１を充填した後、複数の半導体チップ４０を、パッケージ基板４２上にマウントする。この後、モールドレジン４３によってモールドすることにより、本実施例の半導体装置が完成する（図５のＳ７）。
【００３７】
本実施例の半導体装置としては、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の記憶デバイスや、ＭＰＵ、ＤＳＰ等の演算処理デバイスを挙げることができる。
【００３８】
なお、本実施例では、アライメントマーク用のトレンチを最初に形成し、その後、絶縁リング用のトレンチを形成する工程順を示したが、これらの形成順に限定されない。即ち、上記の効果を奏するためには、アライメントマーク用のトレンチを絶縁リング用のトレンチよりも浅く形成すればよく、その形成順序に依らず同様に効果的である。一方、各トレンチを形成する際に用いるフォトレジスト膜の除去性を考慮すれば、本実施例のようにアライメントマーク用のトレンチを先に形成する方が、好ましい。即ち、図１２に示したように、先に形成したトレンチ内には、後に形成するトレンチをパターニングする際のフォトレジストが侵入することになる。これをより効果的に除去するためには、トレンチ深さが浅いアライメントマーク用トレンチを先に形成する方が、好ましい。
【００３９】
また、本実施例では、トレンチを埋設する絶縁膜として、ＴＥＯＳを原料としたＣＶＤ法により形成するＮＳＧ膜を例示したが、トレンチを埋設する材料はこれに限定されない。絶縁リングのように深く、幅広いトレンチを絶縁膜で埋設する場合、ＮＳＧ膜でなくとも埋設不良が生じ易い。そして、このような溝がラインアンドスペース状に繰り返されるアライメントマークでは、上記埋設不良個所に応力が集中し、クラックを生じ易い。従って、本願発明は、ＮＳＧ膜に限定されず、他の絶縁膜でトレンチを埋め込む工程に適用して同様に効果的である。一方、ＮＳＧ膜を用いた場合、焼き締め（Ｄｅｇａｓ）のための熱処理が必要となる。ＮＳＧ膜はこの熱処理により膜収縮を起こし、シームが拡大することがある。従って、ＮＳＧ膜によってトレンチを埋め込む工程に対しては、本願発明を適用してより効果的であると言える。
【００４０】
（第２実施例）
第1実施例では、図７〜図１０に示されるように、アライメントマーク用のトレンチ２５（第１の溝）と、絶縁リング用のトレンチ（第２の溝）３２をそれぞれ、別の工程で形成した。これに対して、本実施例は、アライメントマーク用のトレンチ２５（第１の溝）と絶縁リング用のトレンチ（第２の溝）３２を、１回の工程で形成する点が異なる。以下では、図１９〜２１を参照して、第１実施例と異なる工程を中心に、本実施例の製造工程を説明する。
【００４１】
まず、図１９に示すように、シリコン半導体基板１７の表面上に酸化シリコン膜２０を形成した後、酸化シリコン膜２０上に、ネガ型のフォトレジスト膜（第１の膜）２１ａを形成する。リソグラフィ技術により、アライメントマーク用のトレンチ２５（第１の溝）を形成する領域に位置するフォトレジスト膜２１ａだけを残した第２のパターン２２ａを形成する。
【００４２】
図２０に示すように、シリコン半導体基板１７上の全面に、ポジ型のフォトレジスト膜（第２の膜）２１ｂを形成する。リソグラフィ技術により、フォトレジスト膜２１ｂ内に絶縁リング用のパターン２４及びアライメントマーク用のパターン２２ｂを形成する。このパターン２４及び２２ｂは、第３のパターンを構成する。
【００４３】
図２１に示すように、パターン２４及び２２ｂを用いてそれぞれ、絶縁リング用のトレンチ３２及びアライメントマーク用のトレンチ２５を形成する。この際、図２１Ａ及びＣに示すように絶縁リング用のトレンチ３２を形成する領域では、パターン２４を用いて酸化シリコン膜２０及びシリコン半導体基板１７のエッチングを行うことにより絶縁リング用のトレンチ３２を形成する。これに対して、図２１Ｂ及びＤに示すように、アライメントマーク用のトレンチ２５を形成する領域では、パターン２２ｂを用いてフォトレジスト膜２１ａ、酸化シリコン膜２０及びシリコン半導体基板１７のエッチングを行うことにより、アライメントマーク用のトレンチ２５を形成する。このようにアライメントマーク用のトレンチ２５を形成する領域では、フォトレジスト膜２１ａが余分に設けられている。このため、絶縁リング用のトレンチ３２を形成する領域と比べて、エッチング時にフォトレジスト膜２１ａが目減りしてシリコン半導体基板１７を露出させる時間分だけ、シリコン半導体基板１７をエッチングし始める時間が遅くなる。この結果、同一のエッチング工程により、絶縁リング用のトレンチ３２及びアライメントマーク用のトレンチ２５を形成した場合であっても、絶縁リング用のトレンチ３２は、アライメントマーク用のトレンチ２５よりも深くなる。
【００４４】
この後、第１実施例の図１１〜１８の工程を実施することにより、本実施例の半導体装置が完成する。本実施例では、１回のエッチング工程で、絶縁リング用のトレンチ３２及びアライメントマーク用のトレンチ２５を形成することができるため、製造コストを低減することができる。また、フォトレジスト膜２１ａの膜厚を調節することによって、フォトレジスト膜２１ａを目減りさせてシリコン半導体基板１７を露出させるまでの時間を制御することができる。これにより、アライメントマーク用のトレンチ２５を所望の深さに制御することができる。すなわち、フォトレジスト膜２１ａの膜厚を厚くするとフォトレジスト膜２１ａを目減りさせる時間が長くなるため、トレンチ２５を浅くすることができる。一方、フォトレジスト膜２１ａの膜厚を薄くするとフォトレジスト膜２１ａを目減りさせる時間が短くなるため、トレンチ２５を深くすることができる。しかし、何れの場合であっても、絶縁リング用のトレンチ３２は、アライメントマーク用のトレンチ２５よりも深くなる。
【００４５】
なお、上記実施例では、第１の膜としてネガ型のフォトレジスト膜２１ａを使用し、第２の膜としてポジ型のフォトレジスト膜２１ｂを使用した。この理由は、フォトレジスト膜２１ｂの現像時に、フォトレジスト膜２１ａが除去されないようにするためである。従って、第３のパターンを形成するためのリソグラフィ技術の適用時に、安定して存在できる材料であれば第１の膜は、ネガ型のフォトレジスト膜に限定されない。また、第２の膜は、エッチング時に、第１の膜、酸化シリコン膜２０及びシリコン半導体基板１７に対してエッチング選択比をとれる材料であれば特に限定されない。例えば、第１の膜としてポジ型のフォトレジスト膜を使用し、第２の膜としてネガ型のフォトレジスト膜を使用しても良い。また、第１の膜としてポリシリコン膜やアモルファスカーボン（ａ−Ｃ）膜を使用し、第２の膜として酸化シリコン膜や窒化シリコン膜を使用しても良い。
【符号の説明】
【００４６】
１ アライメントマーク
２ スクライブ領域
３ チップ領域
４ 素子領域
５ 貫通電極
６ 絶縁リング
７ 素子分離領域（ＳＴＩ）
８ 素子
８ａ 配線層
９、１２ 半田膜
１０、１１ シード膜
１３、１９ 銅バンプ
１４ 配線層
１６ 層間絶縁膜
１７ 半導体基板
２０ 酸化シリコン膜
２１、２１ａ、２１ｂ、２３、２７ フォトレジスト膜
２２、２２ａ、２２ｂ アライメントマーク用のパターン
２４ 絶縁リング用のパターン
２５ アライメントマーク用トレンチ
２６ ＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜
２８ 窒化シリコン膜
２９ 第1のパターン
３２ 絶縁リング用トレンチ
３３ 第１の主面
３４ 第２の主面
３６ 被覆膜
４０ 半導体チップ
４１ アンダーフィル
４２ パッケージ基板
４３ モールドレジン
【技術分野】
【０００１】
本発明は、半導体ウェハ及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
複数の半導体チップを積層して高機能を実現した半導体装置では、半導体チップを貫通するようにして設けられた貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）によって、上下の半導体チップを電気的に接続する構造が用いられる。このような半導体チップでは、ＴＳＶと素子領域とを絶縁分離することや、近隣のＴＳＶ間容量を低減することを目的として、ＴＳＶの周囲を絶縁体で囲んだ絶縁リング構造が用いられることがある。
【０００３】
特許文献１（特開２００９−１１１０６１号公報）には、絶縁リングを備えた貫通電極を有する半導体装置の製造方法が開示されている。ここには、最初に絶縁リングを形成し（ビアファースト）、素子形成〜配線形成を経て、最後にＴＳＶを形成する（ビアラスト）工程が開示されている。より詳しくは、まず、シリコン基板の素子形成面側から深さ方向にリング状のトレンチを掘り、このトレンチを絶縁膜で埋め込むことで絶縁リングを形成する。その後、基板表面への素子形成、配線層形成および表面電極形成工程などを経た後、シリコン基板を裏面側から研削して薄板化する。このとき絶縁リングの底部が基板裏面から露出するまで裏面研削することで、絶縁リングがシリコン基板を表面から裏面まで貫通した構造となる。そして、絶縁リングの内側に、シリコン基板を貫通するように、裏面側から裏面電極を形成することによりＴＳＶを形成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１１１０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の方法とは異なり、絶縁リング等をビアファーストで形成せず、素子分離領域（フィールド）を形成する工程が基板に施す最初の工程であれば、当該素子分離領域の基板上での位置を調整する必要は無い（素子分離領域の位置を合わせる対象が無い）。一方、上記のように、ビアファーストで既に絶縁リングが形成された基板上に素子分離領域を形成する場合、当該素子分離領域は基板上での位置を調整して（位置合わせして）形成する必要がある。即ち、絶縁リング形成の後、基板に対して素子分離領域用のパターニングをする前に、フォトリソグラフィに用いるアライメントマークを形成しておく必要がある。
【０００６】
しかしながら、従来の方法では、アライメントマーク用のトレンチが深く、その幅が狭いため、トレンチ内に絶縁膜を埋設させると内部にシームやボイドが発生する場合があった。アライメントマーク用のトレンチはラインアンドスペース形状で形成するため、シームやボイドなどの埋設不良箇所に応力が集中して、この部分を起点に基板内にクラックが発生する場合があった。このクラックは素子領域にまで達することがあり、この場合、製造歩留まりが低下することとなっていた。
【課題を解決するための手段】
【０００７】
一実施形態は、
基板の第１の主面に、第１の溝、および前記第１の主面に対向して見た形状が環状となりかつ前記第１の溝よりも深い第２の溝を形成する工程と、
前記第１の溝と前記第２の溝とを埋め込むように、絶縁膜を形成する工程と、
前記絶縁膜を形成する工程の後、前記基板の第１の主面にフォトレジスト膜を形成する工程と、
前記絶縁膜で埋め込まれた前記第１の溝の前記基板上での位置を基準として位置合わせした第１のパターンを、前記フォトレジスト膜に転写する工程と、
前記絶縁膜で埋め込まれた環状の前記第２の溝の内側に位置する前記基板に、前記基板を厚さ方向に貫通する貫通電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【０００８】
他の実施形態は、
基板と、
前記基板を厚さ方向に貫通すると共に、前記基板の第１の主面に対向して見た形状が環状となる絶縁リングと、
前記基板の第1の主面に設けられ、前記第１の主面からの深さが前記絶縁リングよりも浅い溝状のアライメントマークと、
前記環状の絶縁リングの内側に位置する前記基板内に、前記基板を厚さ方向に貫通するように設けられた貫通電極と、
を有することを特徴とする半導体ウェハに関する。
【発明の効果】
【０００９】
第１の溝（アライメントマーク用のトレンチ）を、第２の溝（絶縁リング用のトレンチ）よりも浅く形成する。これにより、第１の溝への絶縁膜の埋設性が向上し、埋設不良を軽減できる。そして、アライメントマークにおける埋設不良個所での応力集中がもたらす基板へのクラックを軽減できる。
【図面の簡単な説明】
【００１０】
【図１】本発明者が検討した方法を表す図である。
【図２】本発明者が検討した方法を表す図である。
【図３】本発明者が検討した方法を表す図である。
【図４】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図５】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図６】第１実施例の半導体装置の製造方法を表すフローチャートである。
【図７】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図８】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図９】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１０】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１１】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１２】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１３】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１４】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１５】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１６】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１７】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１８】第１実施例の半導体装置を表す図である。
【図１９】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図２０】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図２１】第２実施例の半導体装置の製造方法の一工程を表す図である。
【発明を実施するための形態】
【００１１】
特開２００５−２１７０７１号公報には、チップ積層時の位置合わせ基準となるアライメントマークを、ＴＳＶ本体を形成する工程によって同時に形成する方法が開示されている。より詳しくは、ウェハから切り出した複数のチップを互いに積層する際、位置合わせのずれを起こさないよう、ボンディング装置にチップの位置を認識させるためのアライメントマークとして、ＴＳＶと同様の基板を貫通する導電材料を用いて構成し、ＴＳＶ形成工程時に同時に形成するという技術である。
【００１２】
そこで、本発明者らは、上記技術の応用例として、素子形成工程の最初の工程であるＳＴＩ（フィールド）パターンを転写する工程（フォトリソグラフィ工程）の際に、位置合わせの基準となるアライメントマークを、絶縁リングと同時に形成する方法について、事前に検討した。通常、半導体装置の構成要素が何も形成されていないウェハ上に最初にＳＴＩを形成する場合、いかなる要素に対しても位置合わせをする必要が無いので、ＳＴＩ形成工程においてアライメントマークは必要無い。また、ＳＴＩ形成工程の後の工程においては、ＳＴＩ形成工程で同時に形成したアライメントマークを基準に位置合わせすれば良い。一方、本願で対象にする構造は、ＴＳＶの周囲を囲む絶縁リングを最初に形成した後（ビアファースト）、素子形成工程に入る。従って、この絶縁リングに対してＳＴＩを位置合わせするためのアライメントマーク（フィールド合わせマーク）が必要となり、これを形成する方法として上述の技術を検討した。本発明者らが検討したフィールド合わせマークは、リソグラフィ工程の際に認識できるよう、絶縁溝がラインアンドスペース（Ｌ／Ｓ）状に配列した形状である。
【００１３】
以下では、図１〜３を参照して、本発明者らが検討した半導体装置及びその製造方法を説明する。図１Ａに示すように、この半導体装置は、基板上にスクライブ領域２に囲まれたチップ領域３を有する。チップ領域３には素子領域４と貫通電極５が設けられ、スクライブ領域２にはアライメントマーク１が設けられている。図１Ｂは図１Ａの貫通電極近傍のＡ−Ａ方向の断面図、図１Ｃは図１Ａのアライメントマーク近傍のＢ−Ｂ方向の断面図を表す。図１Ｂに示すように、素子領域４には、貫通電極５を囲むように環状の絶縁リング６が設けられており、貫通電極５を他の素子から絶縁分離している。図１Ｃに示すように、スクライブ領域２には、アライメントマーク１が設けられている。絶縁リング６とアライメントマーク１の、基板厚み方向３８における長さは同じとなっている。また、素子領域４及びスクライブ領域２には、素子分離領域（ＳＴＩ）７が設けられている。
【００１４】
図２及び３は、図１の半導体装置の絶縁リング及びアライメントマークの形成工程を表したものであり、説明を簡略化するため、その他の部分については示していない。なお、図２及び３において、Ａ図は図１Ｂの絶縁リングの形成工程、Ｂ図は図１Ｃのアライメントマークの形成工程、Ｃ図はＡ図の点線で囲まれた部分Ｐの拡大図、Ｄ図はＢ図の点線で囲まれた部分Ｑの拡大図を表す。
【００１５】
図２に示すように、シリコン半導体基板の表面を熱酸化して酸化シリコン膜２０を形成する。酸化シリコン膜２０上にフォトレジスト膜（図示していない）を形成した後、リソグラフィー技術により、フォトレジスト膜にパターンを形成する。続いて、フォトレジスト膜をマスクに用いて、酸化シリコン膜２０をパターニングする。パターニングされた酸化シリコン膜２０を用いて、半導体基板のドライエッチングを行う。これにより、環状のトレンチ（絶縁リング用のトレンチ）３２と、アライメントマーク用のトレンチ２５を同時に形成する。アライメントマーク用のトレンチ２５は、第1の主面に対向して見た形状が、スクライブ領域２の幅方向に一定のピッチで複数のトレンチが配列されたラインアンドスペース（Ｌ／Ｓ）形状に形成される。
【００１６】
図３に示すように、フォトレジスト膜及び酸化シリコン膜２０を除去した後、両トレンチを同時に絶縁膜２６で埋め込む。ここでは、ＴＥＯＳ（Ｔｅｔｒａ ＥｔｈＯｘｙ Ｓｉｌａｎｅ；Ｓｉ（ＯＣ２Ｈ５）４）を原料に用いたＣＶＤ法（化学気相成長法）で形成したＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜によって、トレンチを埋設する。これにより、絶縁リング６と、アライメントマーク１を形成する。
【００１７】
ここで、絶縁リング用トレンチと同様に形成したアライメントマーク用トレンチは深さが深く（〜４０μｍ）、幅が広い（〜２μｍ）ため、埋設性が低く、シームやボイド５６を生じ得る。特に、複数のトレンチがＬ／Ｓ状に配列したアライメントマークでは埋設不良個所に応力が集中し、基板にクラック５７を生じさせることが、本発明者らの検証により分かった。このようなクラック５７は素子領域まで達することもあり、製造歩留まりの低下の一原因となる。このように、本検討例の製造方法には改善の余地があることが分かった。
【００１８】
そこで、本発明者らは、上記クラックの発生を防止する方法を検討した。この結果、アライメントマーク用のトレンチを、絶縁リング用のトレンチよりも浅く形成すれば、クラックの発生を防止できることを発見した。すなわち、本発明の半導体装置の製造方法では、アライメントマーク用のトレンチを浅く形成するため、トレンチ内に絶縁膜を埋設させてもシームやボイド等の埋設不良が発生しない。この結果、クラックの発生を防止して、製造歩留まりを向上させることができる。
【００１９】
（第１実施例）
図４及び５は、第1実施例の製造方法により製造した半導体装置を表す図である。図４Ａに示すように、この半導体装置は、基板上にスクライブ領域（裁断領域）２に囲まれたチップ領域３を有する。チップ領域３には素子領域４と貫通電極５が設けられ、この貫通電極５を介して、複数の半導体チップを電気的に接続できるようになっている。また、スクライブ領域２にはアライメントマーク１が設けられている。
【００２０】
図４Ｂは図４Ａの貫通電極近傍のＡ−Ａ方向の断面図、図４Ｃは図４Ａのアライメントマーク近傍のＢ−Ｂ方向の断面図を表す。また、図５Ａは図４Ａの点線で囲まれた部分Ｒの拡大図、図５Ｂは図４Ｂの点線で囲まれた部分Ｐの拡大図、図５Ｃは図４Ｃの点線で囲まれた部分Ｑの拡大図を表す。
【００２１】
図４Ｂに示すように、素子領域４には、第１の主面に対向して見た場合に環状の絶縁リング６が設けられている。絶縁リング６は、第1の主面３３から半導体基板の厚み方向に伸長して、第２の主面３４まで半導体基板１７内を貫通して設けられている。また、絶縁リング６は、貫通電極５を囲むように設けられており、貫通電極５を他の素子８から絶縁分離している。図４Ｃ及び５Ａに示すように、スクライブ領域２には、第1の主面に対向して見た形状が、スクライブ領域２の幅方向に一定のピッチで配列されたラインアンドスペース形状のアライメントマーク１が設けられている。図４Ｂ及びＣ、５Ｂ及びＣに示すように、半導体基板の厚み方向３８において、アライメントマーク１は、絶縁リング６よりも浅くなっている。
【００２２】
図６〜１８は、本実施例の半導体装置の製造方法を説明する図である。以下、これらの図面を参照して、本実施例の製造方法を説明する。なお、図６は本実施例の製造方法を表すフローチャートである。また、図７〜１８において、Ａ図は図４Ｂに対応する断面図、Ｂ図は図４Ｃに対応する断面図、Ｃ図は図５Ｂに対応する断面図、Ｄ図は図５Ｃに対応する断面図を表す。第２実施例の図１９〜２１についても同様である。
【００２３】
図７に示すように、シリコン半導体基板１７の表面を熱酸化して、酸化シリコン膜（保護膜）２０を形成する。酸化シリコン膜２０上に、フォトレジスト膜２１を形成する。リソグラフィー技術により、フォトレジスト膜２１内にアライメントマーク用のパターン２２を形成する。このパターン２２を用いて、酸化シリコン膜２０のドライエッチングを行い、パターン２２を酸化シリコン膜２０に転写する（第1のフォトリソグラフィ法）。
【００２４】
図８に示すように、パターン２２を転写した酸化シリコン膜２０を用いて半導体基板１７をエッチングすることにより、深さ０．５μｍ、幅２μｍ、ピッチ４μｍ、スクライブ領域の幅方向３５における長さが４２μｍのアライメントマーク用のトレンチ２５（第１の溝）を形成する（図５のＳ１１）。アライメントマーク用のトレンチ２５は、後に形成する絶縁リング用のトレンチ（第２の溝）よりも浅ければ（半導体基板の厚み方向３８の長さが短ければ）、その寸法は特に限定されない。しかし、クラックを発生させない程度の埋設性とするために、アライメントマーク用のトレンチ２５の第1の主面からの深さは２μｍ以下にするのが好ましい。また、後のＳＴＩ用のフィールドパターン形成工程で用いるフォトリソグラフィにおいてアライメントマークを正常に認識するためには、アライメントマーク用のトレンチ２５の第1の主面からの深さは０．１μｍ以上にするのが好ましい。なお、アライメントマーク用のトレンチ２５の幅は１〜３μｍ、ピッチは２〜６μｍ、幅方向３５における長さは３０〜５０μｍとするのが好ましい。これらの範囲内にあることによって、トレンチ内への絶縁材料の埋設不良を効果的に防止することができる。この後、フォトレジスト膜２１を除去する。
【００２５】
図９に示すように、酸化シリコン膜２０（保護膜）上にフォトレジスト膜２３を形成した後、リソグラフィー技術により、フォトレジスト膜２３内に絶縁リング用のパターン２４を形成する。このパターン２４を用いて、酸化シリコン膜２０のドライエッチングを行い、パターン２４を酸化シリコン膜２０に転写する（第２のフォトリソグラフィ法）。
【００２６】
図１０に示すように、パターン２４を転写した酸化シリコン膜２０を用いて、半導体基板１７の第1の主面３３の側をエッチングすることにより、深さ４０μｍ、幅２μｍ、リング径２０μｍの絶縁リング用のトレンチ（第２の溝）３２を形成する（図５のＳ１２）。絶縁リング用のトレンチ３２は、アライメントマーク用のトレンチ２５よりも深ければ（半導体基板の厚み方向３８の長さが長ければ）、その寸法は特に限定されない。例えば、深さ３０〜５０μｍ、幅１〜３μｍ、リング径１５〜３０μｍとすることができる。この後、フォトレジスト膜２３を除去する。
【００２７】
図１１に示すように、酸化シリコン膜２０を除去する。ＴＥＯＳ（Ｔｅｔｒａ ＥｔｈＯｘｙ Ｓｉｌａｎｅ；Ｓｉ（ＯＣ２Ｈ５）４）を原料に用いたＣＶＤ法により、半導体基板上にＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜２６を形成した後、９５０℃で６０分間、熱処理を行い、脱ガス処理を行う。この際、絶縁リング用のトレンチ３２及びアライメントマーク用のトレンチ２５も、ＮＳＧ膜（絶縁膜）２６によって埋設される（図５のＳ１３）。上記で検討したように、アライメントマーク用のトレンチと絶縁リング用のトレンチが同じ深さで形成されると、ＮＳＧ膜の埋設性が低く、その内部にシームやボイドを生じる。特に、本実施例では、複数のトレンチをＬ／Ｓ状に配列したアライメントマーク用のトレンチを形成しているため、埋設不良個所に応力が集中し易く、基板にクラックを生じさせる。このようなクラックが素子領域にまで達すると、製造歩留まりの低下の一原因となる。これに対して、本実施例では、アライメントマーク用のトレンチ２５を、絶縁リング用のトレンチ３２よりも浅く形成する。このため、アライメントマーク用のトレンチ２５内にＮＳＧ膜２６が良好に埋設され、シームやボイド等の埋設不良が減少する。これにより、アライメントマークのラインアンドスペースの繰り返しパターンに起因して埋設不良個所に応力が集中するのを防ぎ、本工程でのクラックの発生を低減できる。この結果、製造歩留まりを向上させることができる。
【００２８】
図１２に示すように、半導体基板１７をストッパに用いて、ＮＳＧ膜２６に対してＣＭＰ処理を施す。これにより、絶縁リング６と、アライメントマーク１が形成される。なお、ＣＭＰ負荷を軽減するために、ウェットエッチングで基板表面のＮＳＧ膜の膜厚を低減させてから、ＣＭＰ処理を施しても良い。また、ウェットエッチングの際、絶縁リング６およびアライメントマーク１の上部をフォトレジスト膜で覆っても良い。絶縁リング６またはアライメントマーク１にはシームが生じている可能性があり、フォトレジスト膜により、上記ウェットエッチングに起因する深化を防ぐことができる。
【００２９】
図１３に示すように、半導体基板１７上に窒化シリコン膜２８を形成した後、更にフォトレジスト膜２７を形成する。リソグラフィー技術により、ＳＴＩ用のフィールドパターンを、フォトレジスト膜２７に転写して第1のパターン２９を形成する。この際、本実施例では、上記のようにして形成したアライメントマーク１を、ＳＴＩ用のフィールドパターンの位置合わせマークとして用いることができる。即ち、上記アライメントマーク１の基板上での位置を基準として位置合わせしたフィールドパターンをフォトレジスト膜２７に転写することで、フォトリソグラフィの位置合わせのずれを低減できる。フォトレジスト膜の第1のパターン２９を用いて、窒化シリコン膜２８のドライエッチングを行うことにより、第1のパターン２９を窒化シリコン膜２８に転写する。
【００３０】
図１４に示すように、第1のパターン２９を転写した窒化シリコン膜２８を用いて半導体基板１７をエッチングすることにより、ＳＴＩ用のトレンチを形成する（図５のＳ２１）。この後、フォトレジスト膜２７を除去する。半導体基板上に酸化シリコン膜、窒化シリコン膜等の絶縁膜を埋設させた後、窒化シリコン膜２８をストッパに用いて、絶縁膜に対してＣＭＰ処理を施す。この後、窒化シリコン膜２８等を除去して、ＳＴＩ（素子分離領域）７を形成する（図５のＳ２２）。
【００３１】
図１５に示すように、半導体基板１７の活性領域に、トランジスタ等の素子８を形成する（図５のＳ２３）。半導体基板１７上に数段階に分けて層間絶縁膜１６を形成する。層間絶縁膜１６を形成する途中の工程で、トランジスタ８の不純物拡散層に到達するコンタクトプラグ、配線層８ａ、絶縁リングで囲まれた半導体基板１７内の領域の上方に配線層１４を形成する。配線層１４は、後の工程で形成する貫通電極プラグと接続するためのパッドとして機能する。配線層１４は、アルミニウム（Ａｌ）や銅（Ｃｕ）等からなる複数の配線と、複数の配線間を接続するタングステン等の金属膜からなる複数のコンタクトプラグと、からなる。
【００３２】
図１６に示すように、配線層１４を覆うように層間絶縁膜１６上に、シリコン酸窒化膜（ＳｉＯＮ）等からなる被覆膜３６を形成する。次に、配線層１４の上面を露出させるように被覆膜３６内に第1の開口を形成する。スパッタにより、第1の開口を含む被覆膜３６上にシード膜１１を形成する。被覆膜３６上にフォトレジスト膜（図示していない）を形成した後、パターニングを行って、第1の開口内に設けたシード膜１１を露出させる。電界メッキ法により、露出したシード膜１１上に順に銅バンプ１３、及び半田膜１２を形成する。被覆膜３６上のフォトレジスト膜を除去した後、露出したシード膜１１を除去する。このシード膜１１、銅バンプ１６、及び半田膜１２から表面電極が構成される（図５のＳ３）。
【００３３】
図１７に示すように、半導体基板１７の表面電極を設けた側に、接着層（図示していない）を介して支持基板（図示していない）を設ける。この後、半導体基板１７の第1の主面３３と厚さ方向に対向する第２の主面を例えば、７７５μｍから４０〜５０μｍの厚さまで薄膜化する（図５のＳ４）。この研削工程により、半導体基板１７の第２の主面３４側には、最初に形成した絶縁リング６の底部が露出する。半導体基板の第1の主面と厚さ方向に対向する第２の主面３４側から、配線層１４が露出するように、環状の絶縁リング６の内側に位置する半導体基板１７に対して異方性ドライエッチングを行う。この際、半導体基板１７を貫通すると共に、層間絶縁膜１６の一部内に伸長する第２の開口を形成する。次に、スパッタ法により、半導体基板１７の第２の主面３４上の全面に、チタン（Ｔｉ）膜及び銅（Ｃｕ）膜を積層させて、シード膜１０を形成する。半導体基板１７の第２の主面上に、第２の開口と同じ位置に第３の開口を有するフォトレジストパターン（図示していない）を形成する。電気めっき法により、第３の開口内に順に銅バンプ１９、及びＳｎＡｇ膜等の半田膜９を形成する（図５のＳ５）。このシード膜１０、銅バンプ１９、及び半田膜９の３層により、裏面電極が形成される。次に、フォトレジストパターンを除去した後、露出したシード膜１０の部分を除去する。
【００３４】
この後、リフローにより、半田膜９の表面を凸状とする。接着層及び支持基板を除去する。以上のようにして、図４及び５に示す半導体装置を得る。この半導体装置では、スクライブ領域２で区画された各チップ領域３に、半導体基板１７を貫通するように貫通電極５が設けられている。貫通電極５は、上端および下端に接続用のバンプ（突起電極）を備えており、複数の半導体チップを積層する際に、貫通電極５を介して上下に配置された半導体チップ間が電気的に接続される。貫通電極５は、半導体基板１７を貫通する貫通プラグ（表面電極、裏面電極）と、半導体基板１７上の複数の層間絶縁膜１６を貫通する配線層１４で構成されている。貫通電極５の半導体基板１７を貫通する部分は、環状の絶縁リング６で囲まれており、他の素子とは絶縁分離されている。
【００３５】
次に、スクライブ領域（裁断領域）２に沿って半導体基板１７のスクライブを行う（図５のＳ６）。これにより、半導体基板１７を個片化して半導体チップを形成する。
【００３６】
図１８に示すように、異なる半導体チップの表面電極と裏面電極が互いに接するようにして、複数の半導体チップ４０をマウントする。リフローにより、それぞれの表面電極と裏面電極の半田膜を接合する。半導体チップ４０間にアンダーフィル４１を充填した後、複数の半導体チップ４０を、パッケージ基板４２上にマウントする。この後、モールドレジン４３によってモールドすることにより、本実施例の半導体装置が完成する（図５のＳ７）。
【００３７】
本実施例の半導体装置としては、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の記憶デバイスや、ＭＰＵ、ＤＳＰ等の演算処理デバイスを挙げることができる。
【００３８】
なお、本実施例では、アライメントマーク用のトレンチを最初に形成し、その後、絶縁リング用のトレンチを形成する工程順を示したが、これらの形成順に限定されない。即ち、上記の効果を奏するためには、アライメントマーク用のトレンチを絶縁リング用のトレンチよりも浅く形成すればよく、その形成順序に依らず同様に効果的である。一方、各トレンチを形成する際に用いるフォトレジスト膜の除去性を考慮すれば、本実施例のようにアライメントマーク用のトレンチを先に形成する方が、好ましい。即ち、図１２に示したように、先に形成したトレンチ内には、後に形成するトレンチをパターニングする際のフォトレジストが侵入することになる。これをより効果的に除去するためには、トレンチ深さが浅いアライメントマーク用トレンチを先に形成する方が、好ましい。
【００３９】
また、本実施例では、トレンチを埋設する絶縁膜として、ＴＥＯＳを原料としたＣＶＤ法により形成するＮＳＧ膜を例示したが、トレンチを埋設する材料はこれに限定されない。絶縁リングのように深く、幅広いトレンチを絶縁膜で埋設する場合、ＮＳＧ膜でなくとも埋設不良が生じ易い。そして、このような溝がラインアンドスペース状に繰り返されるアライメントマークでは、上記埋設不良個所に応力が集中し、クラックを生じ易い。従って、本願発明は、ＮＳＧ膜に限定されず、他の絶縁膜でトレンチを埋め込む工程に適用して同様に効果的である。一方、ＮＳＧ膜を用いた場合、焼き締め（Ｄｅｇａｓ）のための熱処理が必要となる。ＮＳＧ膜はこの熱処理により膜収縮を起こし、シームが拡大することがある。従って、ＮＳＧ膜によってトレンチを埋め込む工程に対しては、本願発明を適用してより効果的であると言える。
【００４０】
（第２実施例）
第1実施例では、図７〜図１０に示されるように、アライメントマーク用のトレンチ２５（第１の溝）と、絶縁リング用のトレンチ（第２の溝）３２をそれぞれ、別の工程で形成した。これに対して、本実施例は、アライメントマーク用のトレンチ２５（第１の溝）と絶縁リング用のトレンチ（第２の溝）３２を、１回の工程で形成する点が異なる。以下では、図１９〜２１を参照して、第１実施例と異なる工程を中心に、本実施例の製造工程を説明する。
【００４１】
まず、図１９に示すように、シリコン半導体基板１７の表面上に酸化シリコン膜２０を形成した後、酸化シリコン膜２０上に、ネガ型のフォトレジスト膜（第１の膜）２１ａを形成する。リソグラフィ技術により、アライメントマーク用のトレンチ２５（第１の溝）を形成する領域に位置するフォトレジスト膜２１ａだけを残した第２のパターン２２ａを形成する。
【００４２】
図２０に示すように、シリコン半導体基板１７上の全面に、ポジ型のフォトレジスト膜（第２の膜）２１ｂを形成する。リソグラフィ技術により、フォトレジスト膜２１ｂ内に絶縁リング用のパターン２４及びアライメントマーク用のパターン２２ｂを形成する。このパターン２４及び２２ｂは、第３のパターンを構成する。
【００４３】
図２１に示すように、パターン２４及び２２ｂを用いてそれぞれ、絶縁リング用のトレンチ３２及びアライメントマーク用のトレンチ２５を形成する。この際、図２１Ａ及びＣに示すように絶縁リング用のトレンチ３２を形成する領域では、パターン２４を用いて酸化シリコン膜２０及びシリコン半導体基板１７のエッチングを行うことにより絶縁リング用のトレンチ３２を形成する。これに対して、図２１Ｂ及びＤに示すように、アライメントマーク用のトレンチ２５を形成する領域では、パターン２２ｂを用いてフォトレジスト膜２１ａ、酸化シリコン膜２０及びシリコン半導体基板１７のエッチングを行うことにより、アライメントマーク用のトレンチ２５を形成する。このようにアライメントマーク用のトレンチ２５を形成する領域では、フォトレジスト膜２１ａが余分に設けられている。このため、絶縁リング用のトレンチ３２を形成する領域と比べて、エッチング時にフォトレジスト膜２１ａが目減りしてシリコン半導体基板１７を露出させる時間分だけ、シリコン半導体基板１７をエッチングし始める時間が遅くなる。この結果、同一のエッチング工程により、絶縁リング用のトレンチ３２及びアライメントマーク用のトレンチ２５を形成した場合であっても、絶縁リング用のトレンチ３２は、アライメントマーク用のトレンチ２５よりも深くなる。
【００４４】
この後、第１実施例の図１１〜１８の工程を実施することにより、本実施例の半導体装置が完成する。本実施例では、１回のエッチング工程で、絶縁リング用のトレンチ３２及びアライメントマーク用のトレンチ２５を形成することができるため、製造コストを低減することができる。また、フォトレジスト膜２１ａの膜厚を調節することによって、フォトレジスト膜２１ａを目減りさせてシリコン半導体基板１７を露出させるまでの時間を制御することができる。これにより、アライメントマーク用のトレンチ２５を所望の深さに制御することができる。すなわち、フォトレジスト膜２１ａの膜厚を厚くするとフォトレジスト膜２１ａを目減りさせる時間が長くなるため、トレンチ２５を浅くすることができる。一方、フォトレジスト膜２１ａの膜厚を薄くするとフォトレジスト膜２１ａを目減りさせる時間が短くなるため、トレンチ２５を深くすることができる。しかし、何れの場合であっても、絶縁リング用のトレンチ３２は、アライメントマーク用のトレンチ２５よりも深くなる。
【００４５】
なお、上記実施例では、第１の膜としてネガ型のフォトレジスト膜２１ａを使用し、第２の膜としてポジ型のフォトレジスト膜２１ｂを使用した。この理由は、フォトレジスト膜２１ｂの現像時に、フォトレジスト膜２１ａが除去されないようにするためである。従って、第３のパターンを形成するためのリソグラフィ技術の適用時に、安定して存在できる材料であれば第１の膜は、ネガ型のフォトレジスト膜に限定されない。また、第２の膜は、エッチング時に、第１の膜、酸化シリコン膜２０及びシリコン半導体基板１７に対してエッチング選択比をとれる材料であれば特に限定されない。例えば、第１の膜としてポジ型のフォトレジスト膜を使用し、第２の膜としてネガ型のフォトレジスト膜を使用しても良い。また、第１の膜としてポリシリコン膜やアモルファスカーボン（ａ−Ｃ）膜を使用し、第２の膜として酸化シリコン膜や窒化シリコン膜を使用しても良い。
【符号の説明】
【００４６】
１ アライメントマーク
２ スクライブ領域
３ チップ領域
４ 素子領域
５ 貫通電極
６ 絶縁リング
７ 素子分離領域（ＳＴＩ）
８ 素子
８ａ 配線層
９、１２ 半田膜
１０、１１ シード膜
１３、１９ 銅バンプ
１４ 配線層
１６ 層間絶縁膜
１７ 半導体基板
２０ 酸化シリコン膜
２１、２１ａ、２１ｂ、２３、２７ フォトレジスト膜
２２、２２ａ、２２ｂ アライメントマーク用のパターン
２４ 絶縁リング用のパターン
２５ アライメントマーク用トレンチ
２６ ＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜
２８ 窒化シリコン膜
２９ 第1のパターン
３２ 絶縁リング用トレンチ
３３ 第１の主面
３４ 第２の主面
３６ 被覆膜
４０ 半導体チップ
４１ アンダーフィル
４２ パッケージ基板
４３ モールドレジン
【特許請求の範囲】
【請求項１】
基板の第１の主面に、第１の溝、および前記第１の主面に対向して見た形状が環状となりかつ前記第１の溝よりも深い第２の溝を形成する工程と、
前記第１の溝と前記第２の溝とを埋め込むように、絶縁膜を形成する工程と、
前記絶縁膜を形成する工程の後、前記基板の第１の主面にフォトレジスト膜を形成する工程と、
前記絶縁膜で埋め込まれた前記第１の溝の前記基板上での位置を基準として位置合わせした第１のパターンを、前記フォトレジスト膜に転写する工程と、
前記絶縁膜で埋め込まれた環状の前記第２の溝の内側に位置する前記基板に、前記基板を厚さ方向に貫通する貫通電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜を形成する工程の後、前記貫通電極を形成する工程の前に、
前記基板の第１の主面と厚さ方向に対向する第２の主面側から前記基板を研削して、前記絶縁膜で埋め込まれた前記第２の溝の底部が露出するまで前記基板の厚さを減ずる工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記基板の第１の主面上に保護膜を形成する工程を更に有し、
前記第１の溝および第２の溝を形成する工程は、
前記保護膜を第１のフォトリソグラフィ法によりパターニングする工程と、
前記第１のフォトリソグラフィ法によりパターニングされた前記保護膜をマスクとして前記基板にドライエッチングを施して前記第１の溝を形成する工程と、
前記保護膜を第２のフォトリソグラフィ法によりパターニングする工程と、
前記第２のフォトリソグラフィ法によりパターニングされた前記保護膜をマスクとして前記基板にドライエッチングを施して前記第２の溝を形成する工程と、
を有し、
前記第１の溝は、前記第２の溝よりも先に形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の溝および第２の溝を形成する工程は、
前記基板の第１の溝を形成する領域上に第１の膜が位置するように、第１の膜からなる第２のパターンを形成する工程と、
前記第２のパターン上に、第２の膜からなる第３のパターンを形成する工程と、
前記第３のパターンをマスクに用いて、前記第１の膜および基板をエッチングして、前記第１及び第２の溝を形成する工程と、
を有することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記第１の膜は、ネガ型フォトレジスト膜及びポジ型フォトレジスト膜のうち一方の膜からなり、
前記第２の膜は、ネガ型フォトレジスト膜及びポジ型フォトレジスト膜のうち他方の膜からなることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記絶縁膜を形成する工程では、ＴＥＯＳを原料に用いた化学気相成長法により、前記第１の溝と前記第２の溝とを埋め込むように前記絶縁膜を形成することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１の溝及び第２の溝を形成する工程では、複数の前記第１の溝を、前記第１の主面に対向して見た形状がラインアンドスペース形状となるように形成し、前記複数の第１の溝の個々を幅が１〜３μｍ、長さが３０〜５０μｍとなるように形成し、かつ、前記ラインアンドスペースのピッチが２〜６μｍとなるように、前記第１の溝を形成することを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第１の溝及び第２の溝を形成する工程では、前記基板の第１の主面からの深さが２μｍ以下となるように前記第１の溝を形成することを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１の溝及び第２の溝を形成する工程では、前記基板の第１の主面からの深さが０．１μｍ以上となるように前記第１の溝を形成することを特徴とする請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記フォトレジスト膜に転写した前記第１のパターンを用いて、前記基板の第１の主面に素子分離領域を形成する工程を更に有することを特徴とする請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記基板を裁断領域に沿って切断することで、前記基板を個片化する工程を更に有し、
前記第１の溝及び第２の溝を形成する工程では、前記基板の前記裁断領域に前記第１の溝を形成することを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記第１の溝及び第２の溝を形成する工程では、前記基板の第１の主面からの深さが３０〜５０μｍ、径が１５〜３０μｍの環状となるように前記第２の溝を形成することを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
基板と、
前記基板を厚さ方向に貫通すると共に、前記基板の第１の主面に対向して見た形状が環状となる絶縁リングと、
前記基板の第1の主面に設けられ、前記第１の主面からの深さが前記絶縁リングよりも浅い溝状のアライメントマークと、
前記環状の絶縁リングの内側に位置する前記基板内に、前記基板を厚さ方向に貫通するように設けられた貫通電極と、
を有することを特徴とする半導体ウェハ。
【請求項１４】
前記絶縁リングとアライメントマークは、ＮＳＧ膜（Ｎｏｎｅ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を含む材料からなることを特徴とする請求項１３に記載の半導体ウェハ。
【請求項１５】
前記アライメントマークは、前記第１の主面に対向して見た形状がラインアンドスペース形状であり、
前記アライメントマークは、複数のマークの個々を、幅が１〜３μｍ、長さが３０〜５０μｍとなるように形成し、かつ、前記ラインアンドスペースのピッチが２〜６μｍとなるように設けられることを特徴とする請求項１３または１４に記載の半導体ウェハ。
【請求項１６】
前記アライメントマークは、前記基板の第１の主面からの深さが２μｍ以下であることを特徴とする請求項１３〜１５のいずれか１項に記載の半導体ウェハ。
【請求項１７】
前記アライメントマークは、前記基板の第１の主面からの深さが０．１μｍ以上であることを特徴とする請求項１３〜１６のいずれか１項に記載の半導体ウェハ。
【請求項１８】
更に、前記基板の第１の主面に素子分離領域を有することを特徴とする請求項１３〜１７のいずれか１項に記載の半導体ウェハ。
【請求項１９】
前記絶縁リングは、前記基板の第１の主面からの深さが３０〜５０μｍ、径が１５〜３０μｍの環状であることを特徴とする請求項１３〜１８のいずれか１項に記載の半導体ウェハ。
【請求項２０】
前記アライメントマークは、前記基板の裁断領域に形成されていることを特徴とする請求項１３〜１９のいずれか１項に記載の半導体ウェハ。
【請求項１】
基板の第１の主面に、第１の溝、および前記第１の主面に対向して見た形状が環状となりかつ前記第１の溝よりも深い第２の溝を形成する工程と、
前記第１の溝と前記第２の溝とを埋め込むように、絶縁膜を形成する工程と、
前記絶縁膜を形成する工程の後、前記基板の第１の主面にフォトレジスト膜を形成する工程と、
前記絶縁膜で埋め込まれた前記第１の溝の前記基板上での位置を基準として位置合わせした第１のパターンを、前記フォトレジスト膜に転写する工程と、
前記絶縁膜で埋め込まれた環状の前記第２の溝の内側に位置する前記基板に、前記基板を厚さ方向に貫通する貫通電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜を形成する工程の後、前記貫通電極を形成する工程の前に、
前記基板の第１の主面と厚さ方向に対向する第２の主面側から前記基板を研削して、前記絶縁膜で埋め込まれた前記第２の溝の底部が露出するまで前記基板の厚さを減ずる工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記基板の第１の主面上に保護膜を形成する工程を更に有し、
前記第１の溝および第２の溝を形成する工程は、
前記保護膜を第１のフォトリソグラフィ法によりパターニングする工程と、
前記第１のフォトリソグラフィ法によりパターニングされた前記保護膜をマスクとして前記基板にドライエッチングを施して前記第１の溝を形成する工程と、
前記保護膜を第２のフォトリソグラフィ法によりパターニングする工程と、
前記第２のフォトリソグラフィ法によりパターニングされた前記保護膜をマスクとして前記基板にドライエッチングを施して前記第２の溝を形成する工程と、
を有し、
前記第１の溝は、前記第２の溝よりも先に形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の溝および第２の溝を形成する工程は、
前記基板の第１の溝を形成する領域上に第１の膜が位置するように、第１の膜からなる第２のパターンを形成する工程と、
前記第２のパターン上に、第２の膜からなる第３のパターンを形成する工程と、
前記第３のパターンをマスクに用いて、前記第１の膜および基板をエッチングして、前記第１及び第２の溝を形成する工程と、
を有することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記第１の膜は、ネガ型フォトレジスト膜及びポジ型フォトレジスト膜のうち一方の膜からなり、
前記第２の膜は、ネガ型フォトレジスト膜及びポジ型フォトレジスト膜のうち他方の膜からなることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記絶縁膜を形成する工程では、ＴＥＯＳを原料に用いた化学気相成長法により、前記第１の溝と前記第２の溝とを埋め込むように前記絶縁膜を形成することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１の溝及び第２の溝を形成する工程では、複数の前記第１の溝を、前記第１の主面に対向して見た形状がラインアンドスペース形状となるように形成し、前記複数の第１の溝の個々を幅が１〜３μｍ、長さが３０〜５０μｍとなるように形成し、かつ、前記ラインアンドスペースのピッチが２〜６μｍとなるように、前記第１の溝を形成することを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第１の溝及び第２の溝を形成する工程では、前記基板の第１の主面からの深さが２μｍ以下となるように前記第１の溝を形成することを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１の溝及び第２の溝を形成する工程では、前記基板の第１の主面からの深さが０．１μｍ以上となるように前記第１の溝を形成することを特徴とする請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記フォトレジスト膜に転写した前記第１のパターンを用いて、前記基板の第１の主面に素子分離領域を形成する工程を更に有することを特徴とする請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記基板を裁断領域に沿って切断することで、前記基板を個片化する工程を更に有し、
前記第１の溝及び第２の溝を形成する工程では、前記基板の前記裁断領域に前記第１の溝を形成することを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記第１の溝及び第２の溝を形成する工程では、前記基板の第１の主面からの深さが３０〜５０μｍ、径が１５〜３０μｍの環状となるように前記第２の溝を形成することを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
基板と、
前記基板を厚さ方向に貫通すると共に、前記基板の第１の主面に対向して見た形状が環状となる絶縁リングと、
前記基板の第1の主面に設けられ、前記第１の主面からの深さが前記絶縁リングよりも浅い溝状のアライメントマークと、
前記環状の絶縁リングの内側に位置する前記基板内に、前記基板を厚さ方向に貫通するように設けられた貫通電極と、
を有することを特徴とする半導体ウェハ。
【請求項１４】
前記絶縁リングとアライメントマークは、ＮＳＧ膜（Ｎｏｎｅ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を含む材料からなることを特徴とする請求項１３に記載の半導体ウェハ。
【請求項１５】
前記アライメントマークは、前記第１の主面に対向して見た形状がラインアンドスペース形状であり、
前記アライメントマークは、複数のマークの個々を、幅が１〜３μｍ、長さが３０〜５０μｍとなるように形成し、かつ、前記ラインアンドスペースのピッチが２〜６μｍとなるように設けられることを特徴とする請求項１３または１４に記載の半導体ウェハ。
【請求項１６】
前記アライメントマークは、前記基板の第１の主面からの深さが２μｍ以下であることを特徴とする請求項１３〜１５のいずれか１項に記載の半導体ウェハ。
【請求項１７】
前記アライメントマークは、前記基板の第１の主面からの深さが０．１μｍ以上であることを特徴とする請求項１３〜１６のいずれか１項に記載の半導体ウェハ。
【請求項１８】
更に、前記基板の第１の主面に素子分離領域を有することを特徴とする請求項１３〜１７のいずれか１項に記載の半導体ウェハ。
【請求項１９】
前記絶縁リングは、前記基板の第１の主面からの深さが３０〜５０μｍ、径が１５〜３０μｍの環状であることを特徴とする請求項１３〜１８のいずれか１項に記載の半導体ウェハ。
【請求項２０】
前記アライメントマークは、前記基板の裁断領域に形成されていることを特徴とする請求項１３〜１９のいずれか１項に記載の半導体ウェハ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１３−４２１１１（Ｐ２０１３−４２１１１Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１２−６１６３７（Ｐ２０１２−６１６３７）
【出願日】平成２４年３月１９日（２０１２．３．１９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２４年３月１９日（２０１２．３．１９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]