半導体スイッチング装置
【課題】ノーマリオン型の半導体素子を用いて、より安全なノーマリオフ的な動作となる簡単な構成の半導体スイッチング装置を提供する。
【解決手段】市販のゲートドライバ１１を用いて、ノーマリオン型のＪＦＥＴ１０を駆動する。このとき、ＮチャネルのＪＦＥＴ１０のソースＳをゲートドライバ１１の高圧側の電源ノード１２に接続し、ゲートＧをゲートドライバ１１の出力ノード１５に接続する。入力された制御信号ＶｓｉｇがＬレベルの場合、出力ノード１５の電位Ｖｇは低圧側の電源ノード１３の電位Ｖｎに等しくなる。したがって、Ｌレベルの制御信号Ｖｓｉｇ入力に対して、ゲート・ソース間に負の閾値電圧以下の電圧が印加されてＪＦＥＴ１０がターンオフするというノーマリオフ的な動作が実現している。
【解決手段】市販のゲートドライバ１１を用いて、ノーマリオン型のＪＦＥＴ１０を駆動する。このとき、ＮチャネルのＪＦＥＴ１０のソースＳをゲートドライバ１１の高圧側の電源ノード１２に接続し、ゲートＧをゲートドライバ１１の出力ノード１５に接続する。入力された制御信号ＶｓｉｇがＬレベルの場合、出力ノード１５の電位Ｖｇは低圧側の電源ノード１３の電位Ｖｎに等しくなる。したがって、Ｌレベルの制御信号Ｖｓｉｇ入力に対して、ゲート・ソース間に負の閾値電圧以下の電圧が印加されてＪＦＥＴ１０がターンオフするというノーマリオフ的な動作が実現している。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体スイッチング素子とそのゲート制御回路とを含む半導体スイッチング装置に関する。
【背景技術】
【０００２】
ワイドバンドギャップ半導体であるＳｉＣ（Silicon Carbide）は、高温特性、高周波特性、高耐電圧、低オン抵抗などの面で、Ｓｉ（Silicon）に比べ優れている。電力変換回路のスイッチング素子として、ＳｉＣ半導体デバイスを使用することで、スイッチング周波数を上昇させ、インダクタやキャパシタを小型化できる。その結果、高耐電圧、低オン抵抗の性質と相まって、体積が小さく大電力の扱える電力変換回路が実現でき、電源の高電力密度化が可能となる。ＳｉＣデバイスは、受動素子としてショットキバリアダイオード素子が商用に供され、能動素子としてはＪＦＥＴ（Junction Field Effect Transistor）が試作されている。
【０００３】
ところで、ＪＦＥＴは一般にノーマリオン型の素子である。このため、故障時にＪＦＥＴの主電流を遮断するための保護回路が必要になるなど、ノーマリオフ型のデバイスに比べてゲートドライバ回路の設計が困難である。そこで、ノーマリオフ型のＳｉＣＪＦＥＴを使用した回路の開発（たとえば、非特許文献１参照）や、ＳｉＣＪＦＥＴとＳｉＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）とをカスコード接続したデバイスの開発が行なわれ、回路実装が試みられている（たとえば、非特許文献２参照）。また、ノーマリオン型のＳｉＣＪＦＥＴ用の新たなゲートドライブ回路の設計（たとえば、非特許文献３参照）も試みられている。
【非特許文献１】石川（Katsumi Ishikawa)等、外６名、「Normally-off SiC-JFET inverter with low-voltage control and a high-speed drive circuit」、Pro-ceedings of ISPSD'07、２００７年、p.217-220
【非特許文献２】舟木（Tsuyoshi Funaki）等、外７名、「Characterization of Cascode SiCJFET/SiMOSFET Devices」、International Power Electronics Conference（IPEC-Niigata 2005）、２００５年４月、p.4-8
【非特許文献３】ケリー（Robin Kelley）等、外１名、「SiC JFET Gate Driver Design for Use in DC/DC Converters」、IEEE APEC 2006、２００６年、p.179-182
【発明の開示】
【発明が解決しようとする課題】
【０００４】
通常、ノーマリオフ型のＪＦＥＴはチャネルを微細化し、ゲート電位がソース電位と同じであってもチャネル全体が空乏化する設計とすることによって実現できる。しかしながら、チャネルを微細化することはオン抵抗の増加に直結するので、ノーマリオフ型のＪＦＥＴではオン抵抗が増大するという問題がある。
【０００５】
また、前述の非特許文献２には、ＳｉＣＪＦＥＴとＳｉＭＯＳＦＥＴをカスコード接続した場合には、ＪＦＥＴとＭＯＳＦＥＴのボディダイオード素子による負性抵抗の影響で、ターンオフ時に電圧が振動する問題が報告されている。
【０００６】
この発明は、上記の問題点を考慮したものである。この発明の目的は、ノーマリオン型の半導体素子を用いて、電力変換装置として、より安全なノーマリオフ的な動作の半導体スイッチング装置を提供することである。
【課題を解決するための手段】
【０００７】
この発明は一局面において、ノーマリオン型の半導体スイッチング素子と、ゲートドライブ回路と、駆動電源と、分圧部とを備える半導体スイッチング装置である。半導体スイッチング素子は、第１、第２の主電極および制御電極を有し、第１の主電極および制御電極間の制御電圧が第１の範囲のときに第１、第２の主電極間が導通し、制御電圧が第２の範囲のときに第１、第２の主電極間が非導通になる。ゲートドライブ回路は、第１、第２の電源ノード、制御信号入力ノード、および出力ノードを有し、制御信号入力ノードに制御信号を受け、制御信号の大きさが閾値以下の場合に第１の電源ノードと出力ノードとが導通し、制御信号の大きさが閾値を超える場合に第２の電源ノードと出力ノードとが導通する。ここで、出力ノードは、制御電極に接続される。駆動電源は、第１、第２の電源ノード間に接続される。分圧部は、第１、第２の電源ノード間の電圧を分圧し、分圧された電圧を出力する分圧ノードを有する。ここで、分圧ノードは、第１の主電極に接続される。分圧ノードと第１の電源ノードとの間の電圧が第２の範囲にあり、分圧ノードと第２の電源ノードとの間の電圧が第１の範囲にある。
【０００８】
上記構成によれば、制御信号の大きさが閾値以下の場合には、制御電極は出力ノードを介して第１の電源ノードに接続される。また、第１の主電極は分圧ノードに接続される。このとき、分圧ノードと第１の電源ノードとの間の電圧は第２の範囲にあるので、半導体スイッチング素子の制御電圧は第２の範囲になる。この結果、第１、第２の主電極間は非導通になる。
【０００９】
一方、制御信号の大きさが閾値を超える場合には、制御電極は出力ノードを介して第２の電源ノードに接続される。また、第１の主電極は分圧ノードに接続される。このとき、分圧ノードと第２の電源ノードとの間の電圧は第１の範囲にあるので、半導体スイッチング素子の制御電圧は第１の範囲になる。この結果、第１、第２の主電極間は導通する。このように閾値以下の大きさの制御信号の入力によって、半導体スイッチング素子がターンオフするという、電力変換装置として、より安全なノーマリオフ的な動作が実現している。
【００１０】
また、上記のゲートドライブ回路の動作は、通常のノーマリオフ型の素子用のゲートドライブ回路と同じであるので、市販のゲートドライバを利用することによってスイッチング装置を簡単に構成することができる。
【００１１】
また、上記構成によれば、ターンオン時の半導体スイッチング素子の制御電圧が０電圧でない。すなわち、Ｎチャネルの素子の場合には制御電圧が正になり、Ｐチャネルの素子の場合には制御電圧が負になる。したがって、０電圧でゲートを駆動する場合に比べてオン抵抗を低減させることができる。
【００１２】
好ましい実施の一形態において、分圧部は、少なくとも２個以上のコンデンサ素子で構成され、コンデンサ素子の直列接続を少なくとも１つ以上有する。直列接続された複数のコンデンサ素子を用いて分圧部を構成した場合には、複数のコンデンサ素子の容量に応じて分圧ノードの電位が決まる。この場合、抵抗素子を用いて分圧部を構成する場合に比べて消費電力を低減できるメリットがある。
【００１３】
また、好ましい実施の他の形態において、分圧部は、少なくとも１個以上のツェナーダイオード素子またはダイオード素子と、少なくとも１個以上の抵抗素子とから構成され、ツェナーダイオード素子またはダイオード素子と抵抗素子との直列接続を少なくとも１つ以上有する。分圧部にツェナーダイオード素子またはダイオード素子を用いた場合には、半導体スイッチング素子のターンオン時に印加される制御電圧を、ツェナー電圧またはダイオード素子のＰＮ接合ビルトイン電圧で決まる所望の値に設定することができる。
【００１４】
また、好ましい実施のさらに他の形態において、分圧部は、少なくとも２個以上の抵抗素子から構成され、抵抗素子の直列接続を少なくとも１つ以上有する。直列接続された複数の抵抗素子を用いて分圧部を構成した場合には、複数の抵抗素子の抵抗値に応じて分圧ノードの電位が決まる。
【００１５】
また、好ましい実施のさらに他の形態において、分圧部は、分圧ノードと第１の電源ノードとの間に接続される、または、分圧ノードと第２の電源ノードとの間に接続される、少なくとも１個以上のコンデンサ素子を含む。コンデンサ素子を設けることによって、半導体スイッチング素子のスイッチングに伴なう分圧ノードの電位の変動を抑制することができる。この結果、半導体スイッチング素子をより安定に制御することができる。
【００１６】
この発明は他の局面において、ノーマリオン型の半導体スイッチング素子と、ゲートドライブ回路と、駆動電源とを備える半導体スイッチング装置である。半導体スイッチング素子は、第１、第２の主電極および制御電極を有し、第１の主電極および制御電極間の制御電圧が第１の範囲のときに第１、第２の主電極間が導通し、制御電圧が第２の範囲のときに第１、第２の主電極間が非導通になる。ゲートドライブ回路は、第１、第２の電源ノード、制御信号入力ノード、および出力ノードを有し、制御信号入力ノードに制御信号を受け、制御信号の大きさが閾値以下の場合に第１の電源ノードと出力ノードとが導通し、制御信号の大きさが閾値を超える場合に第２の電源ノードと出力ノードとが導通する。ここで、出力ノードは、制御電極に接続され、第２の電源ノードは、第１の主電極に接続される。駆動電源は、第１、第２の電源ノード間に接続される。駆動電源の電圧は、第２の範囲にある。
【００１７】
上記構成によれば、制御信号の大きさが閾値以下の場合には、制御電極は出力ノードを介して第１の電源ノードに接続される。また、第１の主電極は第２の電源ノードに接続される。このとき、第１、第２の電源ノード間に接続される駆動電源の電圧は第２の範囲にあるので、半導体スイッチング素子の制御電圧が第２の範囲になる。この結果、第１、第２の主電極間は非導通になる。一方、制御信号の大きさが閾値を超える場合には、制御電極は出力ノードを介して第２の電源ノードに接続される。また、第１の主電極も第２の電源ノードに接続されるので、半導体スイッチング素子の制御電圧は０電圧になって、第１の範囲に含まれる。この結果、第１、第２の主電極間は導通する。このように閾値以下の大きさの制御信号の入力によって、半導体スイッチング素子がターンオフするという、ノーマリオフ的な動作が実現している。
【００１８】
また、上記のゲートドライブ回路の動作は、通常のノーマリオフ型の素子用のゲートドライブ回路と同じであるので、市販のゲートドライバを利用することによってスイッチング装置を簡単に構成することができる。
【００１９】
好ましくは、上記一局面および他の局面において、半導体スイッチング素子は、シリコンよりバンドギャップの大きい半導体材料を用いて形成される。ワイドバンドギャップの半導体材料を用いることによって、高温特性、高周波特性、高耐電圧、低オン抵抗などの面でシリコンを用いる場合よりも優れた特性の半導体スイッチング装置を実現することができる。
【００２０】
また、好ましくは、上記の半導体スイッチング素子は、接合型電界効果トランジスタである。接合型電界効果トランジスタ（ＪＦＥＴ）は、ノーマリオンの半導体スイッチング素子として代表的なものであり、本発明を好適に用いることができる。
【発明の効果】
【００２１】
以上のとおり、この発明によれば、ノーマリオン型の半導体素子を用いて、電力変換装置として、より安全なノーマリオフ的な動作の簡単な構成の半導体スイッチング装置を提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。また、以下では、ＳｉＣを用いたＮチャネルのＪＦＥＴを例に挙げて説明するが、この発明はこれに限るものでなく、ＰチャネルのＪＦＥＴなど、ノーマリオン型の半導体スイッチング素子に広く適用できる。
【００２３】
［実施の形態１］
図１は、この発明の実施の形態１による半導体スイッチング装置１の構成を示すブロック図である。図１を参照して、半導体スイッチング装置１は、ＮチャネルのＪＦＥＴ１０と、ゲートドライブ回路１１と、駆動電源ＶＤＤｏｕｔとを含む。また、図１には、ＪＦＥＴ１０に接続される主回路のシステム電源Ｖｉｎおよび負荷ＲＬも併せて表示している。システム電源Ｖｉｎは、ＪＦＥＴ１０のドレインＤと接地ＧＮＤ間に接続される。負荷ＲＬは、ＪＦＥＴ１０のソースＳと接地ＧＮＤ間に接続される。なお、図１において、ゲート・ソース間電圧Ｖｇｓおよびドレイン・ソース間電圧Ｖｄｓは、それぞれ、ソースＳを基準にしたときのゲートＧおよびドレインＤの電位である。
【００２４】
ＮチャネルのＪＦＥＴ１０は、負の閾値電圧Ｖｔｈ１を有する。ＪＦＥＴ１０は、ゲート・ソース間電圧Ｖｇｓが負の閾値電圧Ｖｔｈ１より小さいＶｇｓ＜Ｖｔｈ１（第２の範囲）の場合にターンオフし、ゲート・ソース間電圧Ｖｇｓが負の閾値電圧Ｖｔｈ１以上であるＶｇｓ≧Ｖｔｈ１（第１の範囲）の場合にターンオンする。
【００２５】
ゲートドライブ回路１１は、第１、第２の電源ノード１３，１２と、制御信号の入力ノード１４と、出力ノード１５とを含む。電源ノード１２には駆動電源ＶＤＤｏｕｔの正極が接続され、電源ノード１３には駆動電源ＶＤＤｏｕｔの負極が接続される。駆動電源ＶＤＤｏｕｔは、主回路側とはフローティングの状態にある絶縁電源である。また、出力ノード１５はＪＦＥＴ１０のゲートＧに接続され、高圧側の電源ノード１２はＪＦＥＴ１０のソースＳに接続される。
【００２６】
ゲートドライブ回路１１は、制御信号に応じて出力ノード１５の接続を切替える。具体的には、入力ノード１４に入力される制御信号の電圧Ｖｓｉｇが正の閾値電圧Ｖｔｈ２以下のＬレベルの場合、出力ノード１５と低電圧側の電源ノード１３とを導通させる。一方、電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２より大きいＨレベルの場合、出力ノード１５と高電圧側の電源ノード１２とを導通させる。したがって、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２より大きいＨレベルの場合に、出力ノード１５の電位Ｖｇは高圧側の電源ノード１２の電位Ｖｐに等しくなり、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２より大きいＨレベルの場合に出力ノード１５の電位Ｖｇは低圧側の電源ノード１３の電位Ｖｎに等しくなる。
【００２７】
ここで、実施の形態１では、ＪＦＥＴ１０のゲートＧが出力ノード１５に接続され、ソースＳが高圧側の電源ノード１２に接続されるので、ＪＦＥＴ１０のゲート・ソース間電圧Ｖｇｓは、出力ノード１５と電源ノード１２との間の出力電圧Ｖｏｕｔ＝Ｖｇ−Ｖｐに等しくなる。したがって、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２より大きい場合には、
Ｖｇｓ＝Ｖｏｕｔ＝Ｖｇ−Ｖｐ＝Ｖｐ−Ｖｐ＝０ …(1)
となって（第１の範囲）、ＪＦＥＴ１０は導通する。
【００２８】
一方、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２以下の場合には、
Ｖｇｓ＝Ｖｏｕｔ＝Ｖｇ−Ｖｐ＝Ｖｎ−Ｖｐ
＝−ＶＤＤｏｕｔ …(2)
となる。駆動電源ＶＤＤｏｕｔの電圧をＪＦＥＴ１０の閾値電圧Ｖｔｈ１の絶対値より大きくなるように設定すれば、Ｖｇｓ＝−ＶＤＤｏｕｔ＜Ｖｔｈ１となって（第２の範囲）、ＪＦＥＴ１０は非導通になる。したがって、閾値電圧Ｖｔｈ２以下の制御信号の入力によって、ＪＦＥＴ１０がターンオフするという、ノーマリオフ的な動作が実現している。
【００２９】
上記のような動作のゲートドライブ回路１１は、たとえば、駆動電源ＶＤＤｏｕｔの正極と負極との間に直列接続された２個のＮチャネルのトランジスタによって構成することができる。この場合、正極側のトランジスタのゲートには制御信号Ｖｓｉｇが非反転入力され、負極側のトランジスタのゲートには制御信号Ｖｓｉｇが反転入力される。２個のトランジスタの接続点が出力ノード１５に相当する。また、上記の動作は通常のノーマリオフ型の素子用のゲートドライブ回路の動作と同じであるので、市販のゲートドライバを利用することによってゲートドライブ回路１１を簡単に構成することができる。
【００３０】
次に、ゲートドライブ回路１１に市販のノーマリオフ型素子用のゲートドライバを使用した場合の半導体スイッチング装置１の動作例について説明する。
【００３１】
図２は、市販のゲートドライバを用いたゲートドライブ回路１１の構成を示す図である。
【００３２】
図３は、ＪＦＥＴ１０の接続を示す回路図である。
図２、図３を参照して、使用したＪＦＥＴ１０のゲート・ソース間の閾値電圧はＶｔｈ１＝−１２Ｖである。また、ゲートドライバ１１として、Analog Devices社の製品（型番：ADuM1233）を使用した。このドライバは５ＭＨｚまで動作可能である。電源ＶＤＤｉｎはゲートドライバ１１の入力信号側の回路の電源であり、ゲートドライバ１１の入力信号側の電源ノード１６，１７に接続される。また、ＪＦＥＴ１０のターンオフに要する時間を短縮するために、ＪＦＥＴ１０のターンオフ時のゲート・ソース間電圧Ｖｇｓの絶対値が、閾値電圧Ｖｔｈ１の絶対値よりも充分大きくなるように駆動電源ＶＤＤｏｕｔの電圧を１７Ｖとしている。なお、電源ＶＤＤｉｎおよびＶＤＤｏｕｔに並列に接続されているコンデンサ素子２１，２２は、バイパスコンデンサ素子である。
【００３３】
入力ノード１４および電源ノード１７間には、制御信号源ＦＧが接続される。これによって、ゲートドライバ１１に制御信号Ｖｓｉｇが入力される。制御信号Ｖｓｉｇは、振幅４Ｖ、周波数３．１ＭＨｚの方形波である。パワー回路側に対して入力信号側の回路を保護するために、入力された制御信号Ｖｓｉｇは絶縁用のパルストランス１９を介して出力側に伝達される。パルストランス１９の入力側にＡ／Ｄ（Analog to Digital）変換器１８が設けられ、出力側にＤ／Ａ（Digital to Analog）変換器２０が設けられる。
【００３４】
次に、ドライブ回路の駆動時の制御信号Ｖｓｉｇおよび出力電圧Ｖｏｕｔの波形の測定結果について説明する。
【００３５】
図４は、図２のゲートドライバ１１を用いて図３の回路を駆動しているときの制御信号Ｖｓｉｇおよび出力電圧Ｖｏｕｔの波形図である。図４の実線のグラフは制御信号Ｖｓｉｇの波形であり、図４の破線のグラフは出力電圧Ｖｏｕｔの波形である。
【００３６】
図４を参照して、出力電圧Ｖｏｕｔの立ち上がり時間ｔRを、出力電圧Ｖｏｕｔが−０．９ＶＤＤｏｕｔ（図４の電圧Ｖ３）になった時刻ｔ１から−０．１ＶＤＤｏｕｔ（図４の電圧Ｖ１）になった時刻ｔ２までの時間と定義する。また、出力電圧Ｖｏｕｔの立ち下がり時間ｔFを、出力電圧Ｖｏｕｔが−０．１ＶＤＤｏｕｔ（図４の電圧Ｖ１）になった時刻ｔ３から−０．９ＶＤＤｏｕｔ（図４の電圧Ｖ３）になった時刻ｔ４までの時間と定義する。図４の場合、立ち上がり時間ｔRは１８ｎｓであり、立ち下がり時間ｔFは２０ｎｓである。
【００３７】
また、制御信号Ｖｓｉｇから出力電圧Ｖｏｕｔへの遅延時間ｔdelayを、制御信号Ｖｓｉｇが振幅の５０％に達する時刻ｔ５から、出力電圧Ｖｏｕｔが振幅の５０％（図４の電圧Ｖ２）に達する時刻ｔ６までの時間と定義する。図４の場合、遅延時間ｔdelayは１３０ｎｓである。これは、３．１ＭＨｚの制御信号Ｖｓｉｇの周期３２０ｎｓの約４０％である。
【００３８】
以上より、立ち上がり時間ｔR、立ち下がり時間ｔFがともに２０ｎｓ程度と短く、３ＭＨｚを越える周波数のゲート駆動用の出力電圧Ｖｏｕｔが生成できることがわかる。一方、遅延時間ｔdelayは、制御信号Ｖｓｉｇの周期に比べて無視出来ないほど大きいものの、ゲート駆動方式が通常のパルス幅変調による場合には問題とならない。
【００３９】
次に、図２のゲートドライバ１１で、図３のＳｉＣＪＦＥＴをスイッチングさせたときのＪＦＥＴ１０電圧特性の測定結果について説明する。図３のＪＦＥＴ１０の定格は、ドレイン・ソース間耐電圧：４００Ｖ、順方向電流：１．２５Ａである。図３に示すように、３０Ｖのシステム電源Ｖｉｎに３３Ωの無誘導抵抗が負荷ＲＬとして接続されている。１Ａ近い電流を高速でスイッチングするため、回路に寄生するインダクタンス成分の影響が大きくなると考えられる。そこで、寄生インダクタンス成分を低減するために、スイッチング回路は、導体幅約５ｍｍのプリント基板で作成し、電源などの各機器との接続ケーブルは、ツイストペア状に撚り合わせ、電流ループが極力小さくなるように注意を払っている。ＪＦＥＴのゲート制御電圧Ｖｇｓとして、図２に示すゲートドライブ回路１１の出力電圧Ｖｏｕｔを入力する。
【００４０】
図５は、ゲート・ソース間電圧Ｖｇｓおよびドレイン・ソース間電圧Ｖｄｓの波形図である。図５の実線のグラフはゲート・ソース間電圧Ｖｇｓの波形であり、図５の破線のグラフはドレイン・ソース間電圧Ｖｄｓの波形である。
【００４１】
図５を参照して、ＪＦＥＴ１０がターンオフした時刻ｔ７の直後、ドレイン・ソース間電圧Ｖｄｓが大きくオーバーシュートし、時刻ｔ９で６１Ｖに達している。これは、電源電圧Ｖｉｎの約２倍の電圧である。また、オーバーシュートの後も、２５Ｖ〜４０Ｖの間でリンギングしている。また、時刻ｔ１４以降のターンオン時には、約１０Ｖアンダーシュートした後、１０Ｖと−５Ｖの間でリンギングしている。これらのリンギングは、回路作成時に寄生インダクタンスを完全に排除できなかったために生じたもので、素子や回路に寄生するインダクタンス成分と、ＪＦＥＴ１０の内部に存在するＰＮ接合のキャパシタンス成分によって引き起こされていると考えられる。
【００４２】
ターンオフ時のリンギング周波数について定量的に評価する。ターンオフ時にドレイン・ソース間電圧Ｖｄｓが０．１Ｖｉｎとなる時刻ｔ７、およびその後のリンギングの腹となる時刻ｔ９，ｔ１０，ｔ１１，ｔ１２を図５から読み取ると、順にｔ７＝０．２μｓ、ｔ９＝０．２２２μｓ、ｔ１０＝０．２４２μｓ、ｔ１１＝０．２５８μｓ、ｔ１２＝０．２７０μｓである。時刻ｔ７から時刻ｔ１０を１周期とすると、ｔ１０−ｔ７＝４２ｎｓとなる。同様に、ｔ１１−ｔ９＝３６ｎｓ、ｔ１２−ｔ１０＝２８ｎｓである。ＪＦＥＴ１０内部のＰＮ接合のキャパシタンス成分は電圧により変化するため、それに伴いリンギング周波数も変化する。ここでは、電圧の変化が最も少ない、時刻t１０から時刻t１２に注目する。このときの周波数は３５．７ＭＨｚである。
【００４３】
次に、ターンオフや、ターンオンに関わる時間について定量的に評価する。ターンオフに要する時間ｔoffを、ドレイン・ソース間電圧Ｖｄｓが電源電圧Ｖｉｎの１０％（図５の電圧Ｖ４）を越える時刻ｔ７から、電源電圧Ｖｉｎの９０％（図５の電圧Ｖ５）に達する時刻ｔ８までの時間と定義すると、ターンオフ時間ｔoffは８ｎｓとなる。同様に、ターンオンに要する時間ｔonを、ドレイン・ソース間電圧Ｖｄｓが０．９Ｖｉｎとなる時刻ｔ１３から０．１Ｖｉｎに降下する時刻ｔ１４までの時間と定義すると、ターンオン時間ｔonは１０ｎｓである。ゲートドライブ回路１１の駆動電源ＶＤＤｏｕｔの電圧を閾値電圧Ｖｔｈ１に比べて大きく設定し、オーバードライブしているため、ターンオン時間ｔonが図４の立ち下がり時間ｔFに比べ６０％程度短くなっている。
【００４４】
以上のとおり、実施の形態１の半導体スイッチング装置１によれば、市販のノーマリオフ型の素子用のゲートドライバを用いた簡単な構成で、制御信号ＶｓｉｇがＬレベルのときにノーマリオンのＪＦＥＴ１０がターンオフするというノーマリオフ的な駆動が可能になる。これによって、電力変換装置としての安全性を高めることができる。
【００４５】
［実施の形態２］
図６は、この発明の実施の形態２による半導体スイッチング装置２の構成を示すブロック図である。図６の半導体スイッチング装置２は、分圧部３０をさらに含む点で、図１の半導体スイッチング装置１と異なる。その他の点については、実施の形態１の場合と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００４６】
分圧部３０は、高圧側の電源ノード１２と分圧ノードＮＤとの間に逆バイアス方向に接続されたツェナーダイオード素子３１と、分圧ノードＮＤと低圧側の電源ノード１３との間に接続された抵抗素子３２とを含む。ＪＦＥＴ１０のソースＳは、図１の場合の電源ノード１２に代えて、分圧ノードＮＤに接続される。したがって、図６の場合、ＪＦＥＴ１０のソースＳの電位は、分圧ノードＮＤの電位Ｖｄに等しい。このとき、分圧ノードＮＤの電位Ｖｄは、電源ノード１２の電位Ｖｐよりツェナーダイオード素子３１のツェナー電圧Ｖｚ分だけ低く、Ｖｄ＝Ｖｐ−Ｖｚとなる。また、ＪＦＥＴ１０のゲート・ソース間に供給される出力電圧Ｖｏｕｔは、出力ノード１５と分圧ノードＮＤとの電位差Ｖｇ−Ｖｄで与えられる。
【００４７】
よって、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２より大きい場合には、出力ノードＶｇの電位Ｖｇは電源ノード１２の電位Ｖｐに等しいので、
Ｖｇｓ＝Ｖｏｕｔ＝Ｖｇ−Ｖｄ＝Ｖｐ−Ｖｄ …(3)
となる。すなわち、この場合のゲート・ソース間の電圧Ｖｇｓは、電源ノード１３と分圧ノードＮＤとの間の電圧に等しい。さらに、Ｖｄ＝Ｖｐ−Ｖｚの関係を代入すると、電源ノード１３と分圧ノードＮＤとの間の電圧は、
Ｖｇｓ＝Ｖｐ−Ｖｄ＝Ｖｐ−（Ｖｐ−Ｖｚ）＝Ｖｚ …(4)
となって（第１の範囲）、ＪＦＥＴ１０は導通する。
【００４８】
一方、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２以下の場合には、出力ノードＶｇの電位Ｖｇは電源ノード１３の電位Ｖｎに等しいので、
Ｖｇｓ＝Ｖｏｕｔ＝Ｖｇ−Ｖｄ＝Ｖｎ−Ｖｄ …(5)
となる。すなわち、この場合のゲート・ソース間の電圧Ｖｇｓは、電源ノード１３と分圧ノードＮＤとの間の電圧に等しい。さらに、Ｖｄ＝Ｖｐ−Ｖｚの関係を代入すると、電源ノード１３と分圧ノードＮＤとの間の電圧は、
Ｖｇｓ＝Ｖｎ−Ｖｄ＝Ｖｎ−（Ｖｐ−Ｖｚ）＝Ｖｚ−（Ｖｎ−Ｖｐ）
＝Ｖｚ−ＶＤＤｏｕｔ …(6)
となる。したがって、駆動電源のＶＤＤｏｕｔの電圧を閾値電圧Ｖｔｈ１の絶対値よりもさらにツェナー電圧Ｖｚ分だけ大きく設定すれば、Ｖｚ−ＶＤＤｏｕｔ＜Ｖｔｈ１＜０となって（第２の範囲）、ＪＦＥＴ１０は非導通になる。
【００４９】
以上の結果から、実施の形態１の場合と同様に、閾値電圧Ｖｔｈ２以下の制御信号の入力によって、ＪＦＥＴ１０がターンオフするという、ノーマリオフ的な動作が実現している。また、ターンオン時のゲート・ソース間電圧Ｖｇｓは、実施の形態１の場合の０Ｖと異なり、ツェナー電圧Ｖｚに等しい正の電圧になる。したがって、ツェナー電圧ＶｚをＪＦＥＴ１０のゲート・ソース間のＰＮ接合のビルトイン電圧に近い値に設定すれば、実施の形態１の場合よりも、高周波特性を維持した上でオン抵抗を低減させることができる。なお、ターンオン時のゲート・ソース間電圧Ｖｇｓがゲート・ソース間のＰＮ接合のビルトイン電圧を超える場合にはさらにオン抵抗の低減が期待できるが、ゲートＧからホールが注入されることになるのでスイッチング速度が低下するというデメリットがある。
【００５０】
また、上記の構成において、ツェナーダイオード素子３１および抵抗素子３２は複数個設けてもよい。また、ツェナーダイオード素子３１を分圧ノードＮＤと低圧側の電源ノード１３との間に設け、抵抗素子３２を分圧ノードＮＤと高圧側の電源ノード１２との間に設けることもできる。すなわち、分圧部３０は、少なくとも１個以上のツェナーダイオード素子３１と、少なくとも１個以上の抵抗素子３２とから構成され、少なくとも１つ以上のツェナーダイオード素子３１と抵抗素子３２との直列接続を有する構成であってもよい。ただし、いずれの場合も、分圧ノードＮＤと低電圧側の電源ノード１３との電位差Ｖｄ−Ｖｎが閾値電圧Ｖｔｈ１の絶対値よりも大きくなるように設定する必要がある。
【００５１】
［実施の形態３］
図７は、この発明の実施の形態３による半導体スイッチング装置３の構成を示すブロック図である。図７の分圧部３０Ａは、ツェナーダイオード素子３１に代えてダイオード素子３３を含む点で図６の分圧部３０と異なる。その他の点については、図６の場合と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００５２】
分圧部３０Ａは、高圧側の電源ノード１２と分圧ノードＮＤとの間に順バイアス方向に接続されたダイオード素子３３と、分圧ノードＮＤと低圧側の電源ノード１３との間に接続された抵抗素子３２とを含む。このとき、分圧ノードＮＤの電位Ｖｄは、電源ノード１２の電位Ｖｐよりダイオード素子３３のビルトイン電圧Ｖｂ分だけ低く、Ｖｄ＝Ｖｐ−Ｖｂとなる。
【００５３】
よって、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２より大きい場合には、
Ｖｇｓ＝Ｖｏｕｔ＝Ｖｇ−Ｖｄ＝Ｖｐ−（Ｖｐ−Ｖｂ）＝Ｖｂ …(7)
となって（第１の範囲）、ＪＦＥＴ１０は導通する。一方、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２以下の場合には、
Ｖｇｓ＝Ｖｏｕｔ＝Ｖｇ−Ｖｄ＝Ｖｎ−（Ｖｐ−Ｖｂ）
＝Ｖｂ−（Ｖｎ−Ｖｐ）＝Ｖｂ−ＶＤＤｏｕｔ …(8)
となる。したがって、駆動電源のＶＤＤｏｕｔの電圧を閾値電圧Ｖｔｈ１の絶対値よりもさらにダイオード素子３３のビルトイン電圧Ｖｂ分だけ大きく設定すれば、Ｖｂ−ＶＤＤｏｕｔ＜Ｖｔｈ１＜０となって（第２の範囲）、ＪＦＥＴ１０は非導通になる。
【００５４】
以上の結果から、実施の形態２の場合と同様に、閾値電圧Ｖｔｈ２以下の制御信号の入力によって、ＪＦＥＴ１０がターンオフするという、ノーマリオフ的な動作が実現している。また、ターンオン時のゲート・ソース間電圧Ｖｇｓは、ダイオード素子３３のビルトイン電圧Ｖｂに等しい正の電圧になるので、実施の形態１の場合に比べてオン抵抗を低減させることができる。
【００５５】
上記の構成において、ダイオード素子３３および抵抗素子３２は複数個設けてもよい。また、直列接続された複数のダイオード素子３３を分圧ノードＮＤと低圧側の電源ノード１３との間に設け、抵抗素子３２を分圧ノードＮＤと高圧側の電源ノード１２との間に設けることもできる。すなわち、分圧部３０Ａは、少なくとも１個以上のダイオード素子３３と、少なくとも１個以上の抵抗素子３２とから構成され、少なくとも１つ以上のダイオード素子３３と抵抗素子３２との直列接続を有する構成であってもよい。ただし、いずれの場合も、分圧ノードＮＤと低電圧側の電源ノード１３との電位差Ｖｄ−Ｖｎが閾値電圧Ｖｔｈ１の絶対値よりも大きくなるように設定する必要がある。
【００５６】
［実施の形態４］
図８は、この発明の実施の形態４による半導体スイッチング装置４の構成を示すブロック図である。図８の分圧部３０Ｂは、抵抗素子３２と並列にコンデンサ素子３４をさらに含む点で、図６の実施の形態２の分圧部３０と異なる。コンデンサ素子３４を設けることによって、ＪＦＥＴ１０のスイッチングに伴なう分圧ノードＮＤの電位の変動を抑制することができるので、図６の実施の形態２の場合に比べて半導体スイッチング装置４をより安定に動作させることができる。その他の点については、図６の場合と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００５７】
上記構成において、抵抗素子３２と並列でなくツェナーダイオード素子３１と並列にコンデンサ素子３４を設けてもよい。また、コンデンサ素子３４を複数個設けてもよい。すなわち、分圧部３０Ｂは、分圧ノードＮＤと低圧側の電源ノード１３との間に接続される、または、分圧ノードＮＤと高圧側の電源ノード１２との間に接続される、少なくとも１個以上のコンデンサ素子を含む。いずれの場合も、コンデンサ素子によって、ＪＦＥＴ１０のスイッチングに伴なう分圧ノードＮＤの電位の変動を抑制するという効果を奏する。
【００５８】
［実施の形態５］
図９は、この発明の実施の形態５による半導体スイッチング装置５の構成を示すブロック図である。図９の半導体スイッチング装置５は、分圧部３０Ｃの構成が図６の実施の形態２の分圧部３０構成と異なる。その他の点については、実施の形態２の場合と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００５９】
分圧部３０Ｃは、高圧側の電源ノード１２と分圧ノードＮＤとの間に接続されたコンデンサ素子Ｃ１と、分圧ノードＮＤと低圧側の電源ノード１３との間に接続されたコンデンサ素子Ｃ２とを含む。ＪＦＥＴ１０のソースＳは、分圧ノードＮＤに接続される。したがって、図９の場合、ＪＦＥＴ１０のゲート・ソース間に供給される出力電圧Ｖｏｕｔは、出力ノード１５と分圧ノードＮＤとの電位差Ｖｇ−Ｖｄになる。また、分圧部３０Ｃによって、電源ノード１２，１３間の電圧がコンデンサ素子Ｃ１，Ｃ２の容量の逆比となるように分割される。
【００６０】
よって、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２より大きい場合には、ゲート・ソース間電圧Ｖｇｓは、電源ノード１２と分圧ノードＮＤとの間の電圧Ｖｐ−Ｖｄに等しく、
Ｖｇｓ＝Ｖｏｕｔ＝Ｖｇ−Ｖｄ＝Ｖｐ−Ｖｄ
＝（Ｖｐ−Ｖｎ）×Ｃ２／（Ｃ１＋Ｃ２）
＝ＶＤＤｏｕｔ×Ｃ２／（Ｃ１＋Ｃ２） …(9)
となって（第１の範囲）、ＪＦＥＴ１０は導通する。一方、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２以下の場合には、ゲート・ソース間電圧Ｖｇｓは、電源ノード１３と分圧ノードＮＤとの間の電圧Ｖｎ−Ｖｄに等しく、
Ｖｇｓ＝Ｖｏｕｔ＝Ｖｇ−Ｖｄ＝Ｖｎ−Ｖｄ
＝−（Ｖｐ−Ｖｎ）×Ｃ１／（Ｃ１＋Ｃ２）
＝−ＶＤＤｏｕｔ×Ｃ１／（Ｃ１＋Ｃ２） …(10)
となる。したがって、駆動電源ＶＤＤｏｕｔの電圧を閾値電圧Ｖｔｈ１の絶対値の（Ｃ１＋Ｃ２）／Ｃ１倍より大きく設定すれば、Ｖｇｓ＜Ｖｔｈ１＜０となって（第２の範囲）、ＪＦＥＴ１０は非導通になる。
【００６１】
以上の結果から、実施の形態１の場合と同様に、閾値電圧Ｖｔｈ２以下の制御信号の入力によって、ＪＦＥＴ１０がターンオフするという、ノーマリオフ的な動作が実現している。このとき、実施の形態９の場合には分圧部３０Ｃがコンデンサ素子のみで構成されており、抵抗素子３２が用いられていないので、実施の形態２〜４に比べて消費電力を小さくできるメリットがある。また、ターンオン時のゲート・ソース間電圧Ｖｇｓは正の電圧になる。したがって、ＶＤＤｏｕｔ×Ｃ２／（Ｃ１＋Ｃ２）をＪＦＥＴ１０のゲート・ソース間のＰＮ接合のビルトイン電圧に近い値に設定すれば、実施の形態１の場合に比べて、高周波特性を維持した上でオン抵抗を低減させることができる。
【００６２】
上記の構成において、第１、第２のコンデンサ素子Ｃ１，Ｃ２をそれぞれ複数個ずつ設けてもよい。すなわち、分圧部３０Ｃは、少なくとも２個以上のコンデンサ素子で構成され、少なくとも１つ以上のコンデンサ素子の直列接続を有する構成であってもよい。ただし、いずれの場合も、分圧ノードＮＤと低電圧側の電源ノード１３との電位差Ｖｄ−Ｖｎが閾値電圧Ｖｔｈ１の絶対値よりも大きくなるように設定する必要がある。
【００６３】
［実施の形態６］
図１０は、この発明の実施の形態６による半導体スイッチング装置６の構成を示すブロック図である。図１０の半導体スイッチング装置６は、分圧部３０Ｄの構成が図６の実施の形態２の分圧部３０構成と異なる。その他の点については、実施の形態２の場合と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００６４】
分圧部３０Ｄは、高圧側の電源ノード１２と分圧ノードＮＤとの間に接続された抵抗素子Ｒ１と、分圧ノードＮＤと低圧側の電源ノード１３との間に接続された抵抗素子Ｒ２とを含む。ＪＦＥＴ１０のソースＳは、分圧ノードＮＤに接続される。したがって、図１０の場合、ＪＦＥＴ１０のゲート・ソース間に供給される出力電圧Ｖｏｕｔは、出力ノード１５と分圧ノードＮＤとの電位差Ｖｇ−Ｖｄになる。また、分圧部３０Ｄによって、電源ノード１２，１３間の電圧が抵抗素子Ｒ１，Ｒ２の抵抗値の比で分割される。
【００６５】
よって、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２より大きい場合には、ゲート・ソース間電圧Ｖｇｓは、電源ノード１２と分圧ノードＮＤとの間の電圧Ｖｐ−Ｖｄに等しく、
Ｖｇｓ＝Ｖｏｕｔ＝Ｖｇ−Ｖｄ＝Ｖｐ−Ｖｄ
＝（Ｖｐ−Ｖｎ）×Ｒ１／（Ｒ１＋Ｒ２）
＝ＶＤＤｏｕｔ×Ｒ１／（Ｒ１＋Ｒ２） …(11)
となって（第１の範囲）、ＪＦＥＴ１０は導通する。一方、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２以下の場合には、ゲート・ソース間電圧Ｖｇｓは、電源ノード１３と分圧ノードＮＤとの間の電圧Ｖｎ−Ｖｄに等しく、
Ｖｇｓ＝Ｖｏｕｔ＝Ｖｇ−Ｖｄ＝Ｖｎ−Ｖｄ
＝−（Ｖｐ−Ｖｎ）×Ｒ２／（Ｒ１＋Ｒ２）
＝−ＶＤＤｏｕｔ×Ｒ２／（Ｒ１＋Ｒ２） …(12)
となる。したがって、駆動電源ＶＤＤｏｕｔの電圧を閾値電圧Ｖｔｈ１の絶対値の（Ｒ１＋Ｒ２）／Ｒ２倍より大きく設定すれば、Ｖｇｓ＜Ｖｔｈ１＜０となって（第２の範囲）、ＪＦＥＴ１０は非導通になる。
【００６６】
以上の結果から、実施の形態１の場合と同様に、閾値電圧Ｖｔｈ２以下の制御信号の入力によって、ＪＦＥＴ１０がターンオフするという、ノーマリオフ的な動作が実現している。また、ターンオン時のゲート・ソース間電圧Ｖｇｓは正の電圧になる。したがって、ＶＤＤｏｕｔ×Ｒ１／（Ｒ１＋Ｒ２）をＪＦＥＴ１０のゲート・ソース間のＰＮ接合のビルトイン電圧に近い値に設定すれば、実施の形態１の場合に比べて、高周波特性を維持した上でオン抵抗を低減させることができる。
【００６７】
上記の構成において、第１、第２の抵抗素子Ｒ１，Ｒ２をそれぞれ複数個ずつ設けてもよい。すなわち、分圧部３０Ｄは、少なくとも２個以上の抵抗素子で構成され、少なくとも一つ以上の抵抗素子の直列接続を有する構成であってもよい。ただし、いずれの場合も、分圧ノードＮＤと低電圧側の電源ノード１３との電位差Ｖｄ−Ｖｎが閾値電圧Ｖｔｈ１の絶対値よりも大きくなるように設定する必要がある。
【００６８】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。この発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６９】
【図１】この発明の実施の形態１による半導体スイッチング装置１の構成を示すブロック図である。
【図２】市販のゲートドライバを用いたゲートドライブ回路１１の構成を示す図である。
【図３】ＪＦＥＴ１０の接続を示す回路図である。
【図４】図２のゲートドライバ１１を用いて図３の回路を駆動しているときの制御信号Ｖｓｉｇおよび出力電圧Ｖｏｕｔの波形図である。
【図５】ゲート・ソース間電圧Ｖｇｓおよびドレイン・ソース間電圧Ｖｄｓの波形図である。
【図６】この発明の実施の形態２による半導体スイッチング装置２の構成を示すブロック図である。
【図７】この発明の実施の形態３による半導体スイッチング装置３の構成を示すブロック図である。
【図８】この発明の実施の形態４による半導体スイッチング装置４の構成を示すブロック図である。
【図９】この発明の実施の形態５による半導体スイッチング装置５の構成を示すブロック図である。
【図１０】この発明の実施の形態６による半導体スイッチング装置６の構成を示すブロック図である。
【符号の説明】
【００７０】
１〜５ 半導体スイッチング装置、１０ ＪＦＥＴ、１１ ゲートドライブ回路、１２，１３ 電源ノード、１４ 入力ノード、１５ 出力ノード、３０，３０Ａ，３０Ｂ，３０Ｃ 分圧部、３１ ツェナーダイオード素子、３２ 抵抗素子、３３ ダイオード素子、３４ コンデンサ素子、Ｃ１，Ｃ２ コンデンサ素子、Ｄ ドレイン、Ｇ ゲート、Ｓ ソース、Ｒ１，Ｒ２ 抵抗素子、ＮＤ 分圧ノード、Ｖｏｕｔ 出力電圧、Ｖｓｉｇ 制御信号、Ｖｔｈ１ 閾値電圧（ゲート・ソース間電圧）、Ｖｔｈ２ 閾値電圧（制御信号）。
【技術分野】
【０００１】
この発明は、半導体スイッチング素子とそのゲート制御回路とを含む半導体スイッチング装置に関する。
【背景技術】
【０００２】
ワイドバンドギャップ半導体であるＳｉＣ（Silicon Carbide）は、高温特性、高周波特性、高耐電圧、低オン抵抗などの面で、Ｓｉ（Silicon）に比べ優れている。電力変換回路のスイッチング素子として、ＳｉＣ半導体デバイスを使用することで、スイッチング周波数を上昇させ、インダクタやキャパシタを小型化できる。その結果、高耐電圧、低オン抵抗の性質と相まって、体積が小さく大電力の扱える電力変換回路が実現でき、電源の高電力密度化が可能となる。ＳｉＣデバイスは、受動素子としてショットキバリアダイオード素子が商用に供され、能動素子としてはＪＦＥＴ（Junction Field Effect Transistor）が試作されている。
【０００３】
ところで、ＪＦＥＴは一般にノーマリオン型の素子である。このため、故障時にＪＦＥＴの主電流を遮断するための保護回路が必要になるなど、ノーマリオフ型のデバイスに比べてゲートドライバ回路の設計が困難である。そこで、ノーマリオフ型のＳｉＣＪＦＥＴを使用した回路の開発（たとえば、非特許文献１参照）や、ＳｉＣＪＦＥＴとＳｉＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）とをカスコード接続したデバイスの開発が行なわれ、回路実装が試みられている（たとえば、非特許文献２参照）。また、ノーマリオン型のＳｉＣＪＦＥＴ用の新たなゲートドライブ回路の設計（たとえば、非特許文献３参照）も試みられている。
【非特許文献１】石川（Katsumi Ishikawa)等、外６名、「Normally-off SiC-JFET inverter with low-voltage control and a high-speed drive circuit」、Pro-ceedings of ISPSD'07、２００７年、p.217-220
【非特許文献２】舟木（Tsuyoshi Funaki）等、外７名、「Characterization of Cascode SiCJFET/SiMOSFET Devices」、International Power Electronics Conference（IPEC-Niigata 2005）、２００５年４月、p.4-8
【非特許文献３】ケリー（Robin Kelley）等、外１名、「SiC JFET Gate Driver Design for Use in DC/DC Converters」、IEEE APEC 2006、２００６年、p.179-182
【発明の開示】
【発明が解決しようとする課題】
【０００４】
通常、ノーマリオフ型のＪＦＥＴはチャネルを微細化し、ゲート電位がソース電位と同じであってもチャネル全体が空乏化する設計とすることによって実現できる。しかしながら、チャネルを微細化することはオン抵抗の増加に直結するので、ノーマリオフ型のＪＦＥＴではオン抵抗が増大するという問題がある。
【０００５】
また、前述の非特許文献２には、ＳｉＣＪＦＥＴとＳｉＭＯＳＦＥＴをカスコード接続した場合には、ＪＦＥＴとＭＯＳＦＥＴのボディダイオード素子による負性抵抗の影響で、ターンオフ時に電圧が振動する問題が報告されている。
【０００６】
この発明は、上記の問題点を考慮したものである。この発明の目的は、ノーマリオン型の半導体素子を用いて、電力変換装置として、より安全なノーマリオフ的な動作の半導体スイッチング装置を提供することである。
【課題を解決するための手段】
【０００７】
この発明は一局面において、ノーマリオン型の半導体スイッチング素子と、ゲートドライブ回路と、駆動電源と、分圧部とを備える半導体スイッチング装置である。半導体スイッチング素子は、第１、第２の主電極および制御電極を有し、第１の主電極および制御電極間の制御電圧が第１の範囲のときに第１、第２の主電極間が導通し、制御電圧が第２の範囲のときに第１、第２の主電極間が非導通になる。ゲートドライブ回路は、第１、第２の電源ノード、制御信号入力ノード、および出力ノードを有し、制御信号入力ノードに制御信号を受け、制御信号の大きさが閾値以下の場合に第１の電源ノードと出力ノードとが導通し、制御信号の大きさが閾値を超える場合に第２の電源ノードと出力ノードとが導通する。ここで、出力ノードは、制御電極に接続される。駆動電源は、第１、第２の電源ノード間に接続される。分圧部は、第１、第２の電源ノード間の電圧を分圧し、分圧された電圧を出力する分圧ノードを有する。ここで、分圧ノードは、第１の主電極に接続される。分圧ノードと第１の電源ノードとの間の電圧が第２の範囲にあり、分圧ノードと第２の電源ノードとの間の電圧が第１の範囲にある。
【０００８】
上記構成によれば、制御信号の大きさが閾値以下の場合には、制御電極は出力ノードを介して第１の電源ノードに接続される。また、第１の主電極は分圧ノードに接続される。このとき、分圧ノードと第１の電源ノードとの間の電圧は第２の範囲にあるので、半導体スイッチング素子の制御電圧は第２の範囲になる。この結果、第１、第２の主電極間は非導通になる。
【０００９】
一方、制御信号の大きさが閾値を超える場合には、制御電極は出力ノードを介して第２の電源ノードに接続される。また、第１の主電極は分圧ノードに接続される。このとき、分圧ノードと第２の電源ノードとの間の電圧は第１の範囲にあるので、半導体スイッチング素子の制御電圧は第１の範囲になる。この結果、第１、第２の主電極間は導通する。このように閾値以下の大きさの制御信号の入力によって、半導体スイッチング素子がターンオフするという、電力変換装置として、より安全なノーマリオフ的な動作が実現している。
【００１０】
また、上記のゲートドライブ回路の動作は、通常のノーマリオフ型の素子用のゲートドライブ回路と同じであるので、市販のゲートドライバを利用することによってスイッチング装置を簡単に構成することができる。
【００１１】
また、上記構成によれば、ターンオン時の半導体スイッチング素子の制御電圧が０電圧でない。すなわち、Ｎチャネルの素子の場合には制御電圧が正になり、Ｐチャネルの素子の場合には制御電圧が負になる。したがって、０電圧でゲートを駆動する場合に比べてオン抵抗を低減させることができる。
【００１２】
好ましい実施の一形態において、分圧部は、少なくとも２個以上のコンデンサ素子で構成され、コンデンサ素子の直列接続を少なくとも１つ以上有する。直列接続された複数のコンデンサ素子を用いて分圧部を構成した場合には、複数のコンデンサ素子の容量に応じて分圧ノードの電位が決まる。この場合、抵抗素子を用いて分圧部を構成する場合に比べて消費電力を低減できるメリットがある。
【００１３】
また、好ましい実施の他の形態において、分圧部は、少なくとも１個以上のツェナーダイオード素子またはダイオード素子と、少なくとも１個以上の抵抗素子とから構成され、ツェナーダイオード素子またはダイオード素子と抵抗素子との直列接続を少なくとも１つ以上有する。分圧部にツェナーダイオード素子またはダイオード素子を用いた場合には、半導体スイッチング素子のターンオン時に印加される制御電圧を、ツェナー電圧またはダイオード素子のＰＮ接合ビルトイン電圧で決まる所望の値に設定することができる。
【００１４】
また、好ましい実施のさらに他の形態において、分圧部は、少なくとも２個以上の抵抗素子から構成され、抵抗素子の直列接続を少なくとも１つ以上有する。直列接続された複数の抵抗素子を用いて分圧部を構成した場合には、複数の抵抗素子の抵抗値に応じて分圧ノードの電位が決まる。
【００１５】
また、好ましい実施のさらに他の形態において、分圧部は、分圧ノードと第１の電源ノードとの間に接続される、または、分圧ノードと第２の電源ノードとの間に接続される、少なくとも１個以上のコンデンサ素子を含む。コンデンサ素子を設けることによって、半導体スイッチング素子のスイッチングに伴なう分圧ノードの電位の変動を抑制することができる。この結果、半導体スイッチング素子をより安定に制御することができる。
【００１６】
この発明は他の局面において、ノーマリオン型の半導体スイッチング素子と、ゲートドライブ回路と、駆動電源とを備える半導体スイッチング装置である。半導体スイッチング素子は、第１、第２の主電極および制御電極を有し、第１の主電極および制御電極間の制御電圧が第１の範囲のときに第１、第２の主電極間が導通し、制御電圧が第２の範囲のときに第１、第２の主電極間が非導通になる。ゲートドライブ回路は、第１、第２の電源ノード、制御信号入力ノード、および出力ノードを有し、制御信号入力ノードに制御信号を受け、制御信号の大きさが閾値以下の場合に第１の電源ノードと出力ノードとが導通し、制御信号の大きさが閾値を超える場合に第２の電源ノードと出力ノードとが導通する。ここで、出力ノードは、制御電極に接続され、第２の電源ノードは、第１の主電極に接続される。駆動電源は、第１、第２の電源ノード間に接続される。駆動電源の電圧は、第２の範囲にある。
【００１７】
上記構成によれば、制御信号の大きさが閾値以下の場合には、制御電極は出力ノードを介して第１の電源ノードに接続される。また、第１の主電極は第２の電源ノードに接続される。このとき、第１、第２の電源ノード間に接続される駆動電源の電圧は第２の範囲にあるので、半導体スイッチング素子の制御電圧が第２の範囲になる。この結果、第１、第２の主電極間は非導通になる。一方、制御信号の大きさが閾値を超える場合には、制御電極は出力ノードを介して第２の電源ノードに接続される。また、第１の主電極も第２の電源ノードに接続されるので、半導体スイッチング素子の制御電圧は０電圧になって、第１の範囲に含まれる。この結果、第１、第２の主電極間は導通する。このように閾値以下の大きさの制御信号の入力によって、半導体スイッチング素子がターンオフするという、ノーマリオフ的な動作が実現している。
【００１８】
また、上記のゲートドライブ回路の動作は、通常のノーマリオフ型の素子用のゲートドライブ回路と同じであるので、市販のゲートドライバを利用することによってスイッチング装置を簡単に構成することができる。
【００１９】
好ましくは、上記一局面および他の局面において、半導体スイッチング素子は、シリコンよりバンドギャップの大きい半導体材料を用いて形成される。ワイドバンドギャップの半導体材料を用いることによって、高温特性、高周波特性、高耐電圧、低オン抵抗などの面でシリコンを用いる場合よりも優れた特性の半導体スイッチング装置を実現することができる。
【００２０】
また、好ましくは、上記の半導体スイッチング素子は、接合型電界効果トランジスタである。接合型電界効果トランジスタ（ＪＦＥＴ）は、ノーマリオンの半導体スイッチング素子として代表的なものであり、本発明を好適に用いることができる。
【発明の効果】
【００２１】
以上のとおり、この発明によれば、ノーマリオン型の半導体素子を用いて、電力変換装置として、より安全なノーマリオフ的な動作の簡単な構成の半導体スイッチング装置を提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。また、以下では、ＳｉＣを用いたＮチャネルのＪＦＥＴを例に挙げて説明するが、この発明はこれに限るものでなく、ＰチャネルのＪＦＥＴなど、ノーマリオン型の半導体スイッチング素子に広く適用できる。
【００２３】
［実施の形態１］
図１は、この発明の実施の形態１による半導体スイッチング装置１の構成を示すブロック図である。図１を参照して、半導体スイッチング装置１は、ＮチャネルのＪＦＥＴ１０と、ゲートドライブ回路１１と、駆動電源ＶＤＤｏｕｔとを含む。また、図１には、ＪＦＥＴ１０に接続される主回路のシステム電源Ｖｉｎおよび負荷ＲＬも併せて表示している。システム電源Ｖｉｎは、ＪＦＥＴ１０のドレインＤと接地ＧＮＤ間に接続される。負荷ＲＬは、ＪＦＥＴ１０のソースＳと接地ＧＮＤ間に接続される。なお、図１において、ゲート・ソース間電圧Ｖｇｓおよびドレイン・ソース間電圧Ｖｄｓは、それぞれ、ソースＳを基準にしたときのゲートＧおよびドレインＤの電位である。
【００２４】
ＮチャネルのＪＦＥＴ１０は、負の閾値電圧Ｖｔｈ１を有する。ＪＦＥＴ１０は、ゲート・ソース間電圧Ｖｇｓが負の閾値電圧Ｖｔｈ１より小さいＶｇｓ＜Ｖｔｈ１（第２の範囲）の場合にターンオフし、ゲート・ソース間電圧Ｖｇｓが負の閾値電圧Ｖｔｈ１以上であるＶｇｓ≧Ｖｔｈ１（第１の範囲）の場合にターンオンする。
【００２５】
ゲートドライブ回路１１は、第１、第２の電源ノード１３，１２と、制御信号の入力ノード１４と、出力ノード１５とを含む。電源ノード１２には駆動電源ＶＤＤｏｕｔの正極が接続され、電源ノード１３には駆動電源ＶＤＤｏｕｔの負極が接続される。駆動電源ＶＤＤｏｕｔは、主回路側とはフローティングの状態にある絶縁電源である。また、出力ノード１５はＪＦＥＴ１０のゲートＧに接続され、高圧側の電源ノード１２はＪＦＥＴ１０のソースＳに接続される。
【００２６】
ゲートドライブ回路１１は、制御信号に応じて出力ノード１５の接続を切替える。具体的には、入力ノード１４に入力される制御信号の電圧Ｖｓｉｇが正の閾値電圧Ｖｔｈ２以下のＬレベルの場合、出力ノード１５と低電圧側の電源ノード１３とを導通させる。一方、電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２より大きいＨレベルの場合、出力ノード１５と高電圧側の電源ノード１２とを導通させる。したがって、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２より大きいＨレベルの場合に、出力ノード１５の電位Ｖｇは高圧側の電源ノード１２の電位Ｖｐに等しくなり、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２より大きいＨレベルの場合に出力ノード１５の電位Ｖｇは低圧側の電源ノード１３の電位Ｖｎに等しくなる。
【００２７】
ここで、実施の形態１では、ＪＦＥＴ１０のゲートＧが出力ノード１５に接続され、ソースＳが高圧側の電源ノード１２に接続されるので、ＪＦＥＴ１０のゲート・ソース間電圧Ｖｇｓは、出力ノード１５と電源ノード１２との間の出力電圧Ｖｏｕｔ＝Ｖｇ−Ｖｐに等しくなる。したがって、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２より大きい場合には、
Ｖｇｓ＝Ｖｏｕｔ＝Ｖｇ−Ｖｐ＝Ｖｐ−Ｖｐ＝０ …(1)
となって（第１の範囲）、ＪＦＥＴ１０は導通する。
【００２８】
一方、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２以下の場合には、
Ｖｇｓ＝Ｖｏｕｔ＝Ｖｇ−Ｖｐ＝Ｖｎ−Ｖｐ
＝−ＶＤＤｏｕｔ …(2)
となる。駆動電源ＶＤＤｏｕｔの電圧をＪＦＥＴ１０の閾値電圧Ｖｔｈ１の絶対値より大きくなるように設定すれば、Ｖｇｓ＝−ＶＤＤｏｕｔ＜Ｖｔｈ１となって（第２の範囲）、ＪＦＥＴ１０は非導通になる。したがって、閾値電圧Ｖｔｈ２以下の制御信号の入力によって、ＪＦＥＴ１０がターンオフするという、ノーマリオフ的な動作が実現している。
【００２９】
上記のような動作のゲートドライブ回路１１は、たとえば、駆動電源ＶＤＤｏｕｔの正極と負極との間に直列接続された２個のＮチャネルのトランジスタによって構成することができる。この場合、正極側のトランジスタのゲートには制御信号Ｖｓｉｇが非反転入力され、負極側のトランジスタのゲートには制御信号Ｖｓｉｇが反転入力される。２個のトランジスタの接続点が出力ノード１５に相当する。また、上記の動作は通常のノーマリオフ型の素子用のゲートドライブ回路の動作と同じであるので、市販のゲートドライバを利用することによってゲートドライブ回路１１を簡単に構成することができる。
【００３０】
次に、ゲートドライブ回路１１に市販のノーマリオフ型素子用のゲートドライバを使用した場合の半導体スイッチング装置１の動作例について説明する。
【００３１】
図２は、市販のゲートドライバを用いたゲートドライブ回路１１の構成を示す図である。
【００３２】
図３は、ＪＦＥＴ１０の接続を示す回路図である。
図２、図３を参照して、使用したＪＦＥＴ１０のゲート・ソース間の閾値電圧はＶｔｈ１＝−１２Ｖである。また、ゲートドライバ１１として、Analog Devices社の製品（型番：ADuM1233）を使用した。このドライバは５ＭＨｚまで動作可能である。電源ＶＤＤｉｎはゲートドライバ１１の入力信号側の回路の電源であり、ゲートドライバ１１の入力信号側の電源ノード１６，１７に接続される。また、ＪＦＥＴ１０のターンオフに要する時間を短縮するために、ＪＦＥＴ１０のターンオフ時のゲート・ソース間電圧Ｖｇｓの絶対値が、閾値電圧Ｖｔｈ１の絶対値よりも充分大きくなるように駆動電源ＶＤＤｏｕｔの電圧を１７Ｖとしている。なお、電源ＶＤＤｉｎおよびＶＤＤｏｕｔに並列に接続されているコンデンサ素子２１，２２は、バイパスコンデンサ素子である。
【００３３】
入力ノード１４および電源ノード１７間には、制御信号源ＦＧが接続される。これによって、ゲートドライバ１１に制御信号Ｖｓｉｇが入力される。制御信号Ｖｓｉｇは、振幅４Ｖ、周波数３．１ＭＨｚの方形波である。パワー回路側に対して入力信号側の回路を保護するために、入力された制御信号Ｖｓｉｇは絶縁用のパルストランス１９を介して出力側に伝達される。パルストランス１９の入力側にＡ／Ｄ（Analog to Digital）変換器１８が設けられ、出力側にＤ／Ａ（Digital to Analog）変換器２０が設けられる。
【００３４】
次に、ドライブ回路の駆動時の制御信号Ｖｓｉｇおよび出力電圧Ｖｏｕｔの波形の測定結果について説明する。
【００３５】
図４は、図２のゲートドライバ１１を用いて図３の回路を駆動しているときの制御信号Ｖｓｉｇおよび出力電圧Ｖｏｕｔの波形図である。図４の実線のグラフは制御信号Ｖｓｉｇの波形であり、図４の破線のグラフは出力電圧Ｖｏｕｔの波形である。
【００３６】
図４を参照して、出力電圧Ｖｏｕｔの立ち上がり時間ｔRを、出力電圧Ｖｏｕｔが−０．９ＶＤＤｏｕｔ（図４の電圧Ｖ３）になった時刻ｔ１から−０．１ＶＤＤｏｕｔ（図４の電圧Ｖ１）になった時刻ｔ２までの時間と定義する。また、出力電圧Ｖｏｕｔの立ち下がり時間ｔFを、出力電圧Ｖｏｕｔが−０．１ＶＤＤｏｕｔ（図４の電圧Ｖ１）になった時刻ｔ３から−０．９ＶＤＤｏｕｔ（図４の電圧Ｖ３）になった時刻ｔ４までの時間と定義する。図４の場合、立ち上がり時間ｔRは１８ｎｓであり、立ち下がり時間ｔFは２０ｎｓである。
【００３７】
また、制御信号Ｖｓｉｇから出力電圧Ｖｏｕｔへの遅延時間ｔdelayを、制御信号Ｖｓｉｇが振幅の５０％に達する時刻ｔ５から、出力電圧Ｖｏｕｔが振幅の５０％（図４の電圧Ｖ２）に達する時刻ｔ６までの時間と定義する。図４の場合、遅延時間ｔdelayは１３０ｎｓである。これは、３．１ＭＨｚの制御信号Ｖｓｉｇの周期３２０ｎｓの約４０％である。
【００３８】
以上より、立ち上がり時間ｔR、立ち下がり時間ｔFがともに２０ｎｓ程度と短く、３ＭＨｚを越える周波数のゲート駆動用の出力電圧Ｖｏｕｔが生成できることがわかる。一方、遅延時間ｔdelayは、制御信号Ｖｓｉｇの周期に比べて無視出来ないほど大きいものの、ゲート駆動方式が通常のパルス幅変調による場合には問題とならない。
【００３９】
次に、図２のゲートドライバ１１で、図３のＳｉＣＪＦＥＴをスイッチングさせたときのＪＦＥＴ１０電圧特性の測定結果について説明する。図３のＪＦＥＴ１０の定格は、ドレイン・ソース間耐電圧：４００Ｖ、順方向電流：１．２５Ａである。図３に示すように、３０Ｖのシステム電源Ｖｉｎに３３Ωの無誘導抵抗が負荷ＲＬとして接続されている。１Ａ近い電流を高速でスイッチングするため、回路に寄生するインダクタンス成分の影響が大きくなると考えられる。そこで、寄生インダクタンス成分を低減するために、スイッチング回路は、導体幅約５ｍｍのプリント基板で作成し、電源などの各機器との接続ケーブルは、ツイストペア状に撚り合わせ、電流ループが極力小さくなるように注意を払っている。ＪＦＥＴのゲート制御電圧Ｖｇｓとして、図２に示すゲートドライブ回路１１の出力電圧Ｖｏｕｔを入力する。
【００４０】
図５は、ゲート・ソース間電圧Ｖｇｓおよびドレイン・ソース間電圧Ｖｄｓの波形図である。図５の実線のグラフはゲート・ソース間電圧Ｖｇｓの波形であり、図５の破線のグラフはドレイン・ソース間電圧Ｖｄｓの波形である。
【００４１】
図５を参照して、ＪＦＥＴ１０がターンオフした時刻ｔ７の直後、ドレイン・ソース間電圧Ｖｄｓが大きくオーバーシュートし、時刻ｔ９で６１Ｖに達している。これは、電源電圧Ｖｉｎの約２倍の電圧である。また、オーバーシュートの後も、２５Ｖ〜４０Ｖの間でリンギングしている。また、時刻ｔ１４以降のターンオン時には、約１０Ｖアンダーシュートした後、１０Ｖと−５Ｖの間でリンギングしている。これらのリンギングは、回路作成時に寄生インダクタンスを完全に排除できなかったために生じたもので、素子や回路に寄生するインダクタンス成分と、ＪＦＥＴ１０の内部に存在するＰＮ接合のキャパシタンス成分によって引き起こされていると考えられる。
【００４２】
ターンオフ時のリンギング周波数について定量的に評価する。ターンオフ時にドレイン・ソース間電圧Ｖｄｓが０．１Ｖｉｎとなる時刻ｔ７、およびその後のリンギングの腹となる時刻ｔ９，ｔ１０，ｔ１１，ｔ１２を図５から読み取ると、順にｔ７＝０．２μｓ、ｔ９＝０．２２２μｓ、ｔ１０＝０．２４２μｓ、ｔ１１＝０．２５８μｓ、ｔ１２＝０．２７０μｓである。時刻ｔ７から時刻ｔ１０を１周期とすると、ｔ１０−ｔ７＝４２ｎｓとなる。同様に、ｔ１１−ｔ９＝３６ｎｓ、ｔ１２−ｔ１０＝２８ｎｓである。ＪＦＥＴ１０内部のＰＮ接合のキャパシタンス成分は電圧により変化するため、それに伴いリンギング周波数も変化する。ここでは、電圧の変化が最も少ない、時刻t１０から時刻t１２に注目する。このときの周波数は３５．７ＭＨｚである。
【００４３】
次に、ターンオフや、ターンオンに関わる時間について定量的に評価する。ターンオフに要する時間ｔoffを、ドレイン・ソース間電圧Ｖｄｓが電源電圧Ｖｉｎの１０％（図５の電圧Ｖ４）を越える時刻ｔ７から、電源電圧Ｖｉｎの９０％（図５の電圧Ｖ５）に達する時刻ｔ８までの時間と定義すると、ターンオフ時間ｔoffは８ｎｓとなる。同様に、ターンオンに要する時間ｔonを、ドレイン・ソース間電圧Ｖｄｓが０．９Ｖｉｎとなる時刻ｔ１３から０．１Ｖｉｎに降下する時刻ｔ１４までの時間と定義すると、ターンオン時間ｔonは１０ｎｓである。ゲートドライブ回路１１の駆動電源ＶＤＤｏｕｔの電圧を閾値電圧Ｖｔｈ１に比べて大きく設定し、オーバードライブしているため、ターンオン時間ｔonが図４の立ち下がり時間ｔFに比べ６０％程度短くなっている。
【００４４】
以上のとおり、実施の形態１の半導体スイッチング装置１によれば、市販のノーマリオフ型の素子用のゲートドライバを用いた簡単な構成で、制御信号ＶｓｉｇがＬレベルのときにノーマリオンのＪＦＥＴ１０がターンオフするというノーマリオフ的な駆動が可能になる。これによって、電力変換装置としての安全性を高めることができる。
【００４５】
［実施の形態２］
図６は、この発明の実施の形態２による半導体スイッチング装置２の構成を示すブロック図である。図６の半導体スイッチング装置２は、分圧部３０をさらに含む点で、図１の半導体スイッチング装置１と異なる。その他の点については、実施の形態１の場合と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００４６】
分圧部３０は、高圧側の電源ノード１２と分圧ノードＮＤとの間に逆バイアス方向に接続されたツェナーダイオード素子３１と、分圧ノードＮＤと低圧側の電源ノード１３との間に接続された抵抗素子３２とを含む。ＪＦＥＴ１０のソースＳは、図１の場合の電源ノード１２に代えて、分圧ノードＮＤに接続される。したがって、図６の場合、ＪＦＥＴ１０のソースＳの電位は、分圧ノードＮＤの電位Ｖｄに等しい。このとき、分圧ノードＮＤの電位Ｖｄは、電源ノード１２の電位Ｖｐよりツェナーダイオード素子３１のツェナー電圧Ｖｚ分だけ低く、Ｖｄ＝Ｖｐ−Ｖｚとなる。また、ＪＦＥＴ１０のゲート・ソース間に供給される出力電圧Ｖｏｕｔは、出力ノード１５と分圧ノードＮＤとの電位差Ｖｇ−Ｖｄで与えられる。
【００４７】
よって、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２より大きい場合には、出力ノードＶｇの電位Ｖｇは電源ノード１２の電位Ｖｐに等しいので、
Ｖｇｓ＝Ｖｏｕｔ＝Ｖｇ−Ｖｄ＝Ｖｐ−Ｖｄ …(3)
となる。すなわち、この場合のゲート・ソース間の電圧Ｖｇｓは、電源ノード１３と分圧ノードＮＤとの間の電圧に等しい。さらに、Ｖｄ＝Ｖｐ−Ｖｚの関係を代入すると、電源ノード１３と分圧ノードＮＤとの間の電圧は、
Ｖｇｓ＝Ｖｐ−Ｖｄ＝Ｖｐ−（Ｖｐ−Ｖｚ）＝Ｖｚ …(4)
となって（第１の範囲）、ＪＦＥＴ１０は導通する。
【００４８】
一方、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２以下の場合には、出力ノードＶｇの電位Ｖｇは電源ノード１３の電位Ｖｎに等しいので、
Ｖｇｓ＝Ｖｏｕｔ＝Ｖｇ−Ｖｄ＝Ｖｎ−Ｖｄ …(5)
となる。すなわち、この場合のゲート・ソース間の電圧Ｖｇｓは、電源ノード１３と分圧ノードＮＤとの間の電圧に等しい。さらに、Ｖｄ＝Ｖｐ−Ｖｚの関係を代入すると、電源ノード１３と分圧ノードＮＤとの間の電圧は、
Ｖｇｓ＝Ｖｎ−Ｖｄ＝Ｖｎ−（Ｖｐ−Ｖｚ）＝Ｖｚ−（Ｖｎ−Ｖｐ）
＝Ｖｚ−ＶＤＤｏｕｔ …(6)
となる。したがって、駆動電源のＶＤＤｏｕｔの電圧を閾値電圧Ｖｔｈ１の絶対値よりもさらにツェナー電圧Ｖｚ分だけ大きく設定すれば、Ｖｚ−ＶＤＤｏｕｔ＜Ｖｔｈ１＜０となって（第２の範囲）、ＪＦＥＴ１０は非導通になる。
【００４９】
以上の結果から、実施の形態１の場合と同様に、閾値電圧Ｖｔｈ２以下の制御信号の入力によって、ＪＦＥＴ１０がターンオフするという、ノーマリオフ的な動作が実現している。また、ターンオン時のゲート・ソース間電圧Ｖｇｓは、実施の形態１の場合の０Ｖと異なり、ツェナー電圧Ｖｚに等しい正の電圧になる。したがって、ツェナー電圧ＶｚをＪＦＥＴ１０のゲート・ソース間のＰＮ接合のビルトイン電圧に近い値に設定すれば、実施の形態１の場合よりも、高周波特性を維持した上でオン抵抗を低減させることができる。なお、ターンオン時のゲート・ソース間電圧Ｖｇｓがゲート・ソース間のＰＮ接合のビルトイン電圧を超える場合にはさらにオン抵抗の低減が期待できるが、ゲートＧからホールが注入されることになるのでスイッチング速度が低下するというデメリットがある。
【００５０】
また、上記の構成において、ツェナーダイオード素子３１および抵抗素子３２は複数個設けてもよい。また、ツェナーダイオード素子３１を分圧ノードＮＤと低圧側の電源ノード１３との間に設け、抵抗素子３２を分圧ノードＮＤと高圧側の電源ノード１２との間に設けることもできる。すなわち、分圧部３０は、少なくとも１個以上のツェナーダイオード素子３１と、少なくとも１個以上の抵抗素子３２とから構成され、少なくとも１つ以上のツェナーダイオード素子３１と抵抗素子３２との直列接続を有する構成であってもよい。ただし、いずれの場合も、分圧ノードＮＤと低電圧側の電源ノード１３との電位差Ｖｄ−Ｖｎが閾値電圧Ｖｔｈ１の絶対値よりも大きくなるように設定する必要がある。
【００５１】
［実施の形態３］
図７は、この発明の実施の形態３による半導体スイッチング装置３の構成を示すブロック図である。図７の分圧部３０Ａは、ツェナーダイオード素子３１に代えてダイオード素子３３を含む点で図６の分圧部３０と異なる。その他の点については、図６の場合と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００５２】
分圧部３０Ａは、高圧側の電源ノード１２と分圧ノードＮＤとの間に順バイアス方向に接続されたダイオード素子３３と、分圧ノードＮＤと低圧側の電源ノード１３との間に接続された抵抗素子３２とを含む。このとき、分圧ノードＮＤの電位Ｖｄは、電源ノード１２の電位Ｖｐよりダイオード素子３３のビルトイン電圧Ｖｂ分だけ低く、Ｖｄ＝Ｖｐ−Ｖｂとなる。
【００５３】
よって、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２より大きい場合には、
Ｖｇｓ＝Ｖｏｕｔ＝Ｖｇ−Ｖｄ＝Ｖｐ−（Ｖｐ−Ｖｂ）＝Ｖｂ …(7)
となって（第１の範囲）、ＪＦＥＴ１０は導通する。一方、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２以下の場合には、
Ｖｇｓ＝Ｖｏｕｔ＝Ｖｇ−Ｖｄ＝Ｖｎ−（Ｖｐ−Ｖｂ）
＝Ｖｂ−（Ｖｎ−Ｖｐ）＝Ｖｂ−ＶＤＤｏｕｔ …(8)
となる。したがって、駆動電源のＶＤＤｏｕｔの電圧を閾値電圧Ｖｔｈ１の絶対値よりもさらにダイオード素子３３のビルトイン電圧Ｖｂ分だけ大きく設定すれば、Ｖｂ−ＶＤＤｏｕｔ＜Ｖｔｈ１＜０となって（第２の範囲）、ＪＦＥＴ１０は非導通になる。
【００５４】
以上の結果から、実施の形態２の場合と同様に、閾値電圧Ｖｔｈ２以下の制御信号の入力によって、ＪＦＥＴ１０がターンオフするという、ノーマリオフ的な動作が実現している。また、ターンオン時のゲート・ソース間電圧Ｖｇｓは、ダイオード素子３３のビルトイン電圧Ｖｂに等しい正の電圧になるので、実施の形態１の場合に比べてオン抵抗を低減させることができる。
【００５５】
上記の構成において、ダイオード素子３３および抵抗素子３２は複数個設けてもよい。また、直列接続された複数のダイオード素子３３を分圧ノードＮＤと低圧側の電源ノード１３との間に設け、抵抗素子３２を分圧ノードＮＤと高圧側の電源ノード１２との間に設けることもできる。すなわち、分圧部３０Ａは、少なくとも１個以上のダイオード素子３３と、少なくとも１個以上の抵抗素子３２とから構成され、少なくとも１つ以上のダイオード素子３３と抵抗素子３２との直列接続を有する構成であってもよい。ただし、いずれの場合も、分圧ノードＮＤと低電圧側の電源ノード１３との電位差Ｖｄ−Ｖｎが閾値電圧Ｖｔｈ１の絶対値よりも大きくなるように設定する必要がある。
【００５６】
［実施の形態４］
図８は、この発明の実施の形態４による半導体スイッチング装置４の構成を示すブロック図である。図８の分圧部３０Ｂは、抵抗素子３２と並列にコンデンサ素子３４をさらに含む点で、図６の実施の形態２の分圧部３０と異なる。コンデンサ素子３４を設けることによって、ＪＦＥＴ１０のスイッチングに伴なう分圧ノードＮＤの電位の変動を抑制することができるので、図６の実施の形態２の場合に比べて半導体スイッチング装置４をより安定に動作させることができる。その他の点については、図６の場合と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００５７】
上記構成において、抵抗素子３２と並列でなくツェナーダイオード素子３１と並列にコンデンサ素子３４を設けてもよい。また、コンデンサ素子３４を複数個設けてもよい。すなわち、分圧部３０Ｂは、分圧ノードＮＤと低圧側の電源ノード１３との間に接続される、または、分圧ノードＮＤと高圧側の電源ノード１２との間に接続される、少なくとも１個以上のコンデンサ素子を含む。いずれの場合も、コンデンサ素子によって、ＪＦＥＴ１０のスイッチングに伴なう分圧ノードＮＤの電位の変動を抑制するという効果を奏する。
【００５８】
［実施の形態５］
図９は、この発明の実施の形態５による半導体スイッチング装置５の構成を示すブロック図である。図９の半導体スイッチング装置５は、分圧部３０Ｃの構成が図６の実施の形態２の分圧部３０構成と異なる。その他の点については、実施の形態２の場合と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００５９】
分圧部３０Ｃは、高圧側の電源ノード１２と分圧ノードＮＤとの間に接続されたコンデンサ素子Ｃ１と、分圧ノードＮＤと低圧側の電源ノード１３との間に接続されたコンデンサ素子Ｃ２とを含む。ＪＦＥＴ１０のソースＳは、分圧ノードＮＤに接続される。したがって、図９の場合、ＪＦＥＴ１０のゲート・ソース間に供給される出力電圧Ｖｏｕｔは、出力ノード１５と分圧ノードＮＤとの電位差Ｖｇ−Ｖｄになる。また、分圧部３０Ｃによって、電源ノード１２，１３間の電圧がコンデンサ素子Ｃ１，Ｃ２の容量の逆比となるように分割される。
【００６０】
よって、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２より大きい場合には、ゲート・ソース間電圧Ｖｇｓは、電源ノード１２と分圧ノードＮＤとの間の電圧Ｖｐ−Ｖｄに等しく、
Ｖｇｓ＝Ｖｏｕｔ＝Ｖｇ−Ｖｄ＝Ｖｐ−Ｖｄ
＝（Ｖｐ−Ｖｎ）×Ｃ２／（Ｃ１＋Ｃ２）
＝ＶＤＤｏｕｔ×Ｃ２／（Ｃ１＋Ｃ２） …(9)
となって（第１の範囲）、ＪＦＥＴ１０は導通する。一方、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２以下の場合には、ゲート・ソース間電圧Ｖｇｓは、電源ノード１３と分圧ノードＮＤとの間の電圧Ｖｎ−Ｖｄに等しく、
Ｖｇｓ＝Ｖｏｕｔ＝Ｖｇ−Ｖｄ＝Ｖｎ−Ｖｄ
＝−（Ｖｐ−Ｖｎ）×Ｃ１／（Ｃ１＋Ｃ２）
＝−ＶＤＤｏｕｔ×Ｃ１／（Ｃ１＋Ｃ２） …(10)
となる。したがって、駆動電源ＶＤＤｏｕｔの電圧を閾値電圧Ｖｔｈ１の絶対値の（Ｃ１＋Ｃ２）／Ｃ１倍より大きく設定すれば、Ｖｇｓ＜Ｖｔｈ１＜０となって（第２の範囲）、ＪＦＥＴ１０は非導通になる。
【００６１】
以上の結果から、実施の形態１の場合と同様に、閾値電圧Ｖｔｈ２以下の制御信号の入力によって、ＪＦＥＴ１０がターンオフするという、ノーマリオフ的な動作が実現している。このとき、実施の形態９の場合には分圧部３０Ｃがコンデンサ素子のみで構成されており、抵抗素子３２が用いられていないので、実施の形態２〜４に比べて消費電力を小さくできるメリットがある。また、ターンオン時のゲート・ソース間電圧Ｖｇｓは正の電圧になる。したがって、ＶＤＤｏｕｔ×Ｃ２／（Ｃ１＋Ｃ２）をＪＦＥＴ１０のゲート・ソース間のＰＮ接合のビルトイン電圧に近い値に設定すれば、実施の形態１の場合に比べて、高周波特性を維持した上でオン抵抗を低減させることができる。
【００６２】
上記の構成において、第１、第２のコンデンサ素子Ｃ１，Ｃ２をそれぞれ複数個ずつ設けてもよい。すなわち、分圧部３０Ｃは、少なくとも２個以上のコンデンサ素子で構成され、少なくとも１つ以上のコンデンサ素子の直列接続を有する構成であってもよい。ただし、いずれの場合も、分圧ノードＮＤと低電圧側の電源ノード１３との電位差Ｖｄ−Ｖｎが閾値電圧Ｖｔｈ１の絶対値よりも大きくなるように設定する必要がある。
【００６３】
［実施の形態６］
図１０は、この発明の実施の形態６による半導体スイッチング装置６の構成を示すブロック図である。図１０の半導体スイッチング装置６は、分圧部３０Ｄの構成が図６の実施の形態２の分圧部３０構成と異なる。その他の点については、実施の形態２の場合と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００６４】
分圧部３０Ｄは、高圧側の電源ノード１２と分圧ノードＮＤとの間に接続された抵抗素子Ｒ１と、分圧ノードＮＤと低圧側の電源ノード１３との間に接続された抵抗素子Ｒ２とを含む。ＪＦＥＴ１０のソースＳは、分圧ノードＮＤに接続される。したがって、図１０の場合、ＪＦＥＴ１０のゲート・ソース間に供給される出力電圧Ｖｏｕｔは、出力ノード１５と分圧ノードＮＤとの電位差Ｖｇ−Ｖｄになる。また、分圧部３０Ｄによって、電源ノード１２，１３間の電圧が抵抗素子Ｒ１，Ｒ２の抵抗値の比で分割される。
【００６５】
よって、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２より大きい場合には、ゲート・ソース間電圧Ｖｇｓは、電源ノード１２と分圧ノードＮＤとの間の電圧Ｖｐ−Ｖｄに等しく、
Ｖｇｓ＝Ｖｏｕｔ＝Ｖｇ−Ｖｄ＝Ｖｐ−Ｖｄ
＝（Ｖｐ−Ｖｎ）×Ｒ１／（Ｒ１＋Ｒ２）
＝ＶＤＤｏｕｔ×Ｒ１／（Ｒ１＋Ｒ２） …(11)
となって（第１の範囲）、ＪＦＥＴ１０は導通する。一方、制御信号の電圧Ｖｓｉｇが閾値電圧Ｖｔｈ２以下の場合には、ゲート・ソース間電圧Ｖｇｓは、電源ノード１３と分圧ノードＮＤとの間の電圧Ｖｎ−Ｖｄに等しく、
Ｖｇｓ＝Ｖｏｕｔ＝Ｖｇ−Ｖｄ＝Ｖｎ−Ｖｄ
＝−（Ｖｐ−Ｖｎ）×Ｒ２／（Ｒ１＋Ｒ２）
＝−ＶＤＤｏｕｔ×Ｒ２／（Ｒ１＋Ｒ２） …(12)
となる。したがって、駆動電源ＶＤＤｏｕｔの電圧を閾値電圧Ｖｔｈ１の絶対値の（Ｒ１＋Ｒ２）／Ｒ２倍より大きく設定すれば、Ｖｇｓ＜Ｖｔｈ１＜０となって（第２の範囲）、ＪＦＥＴ１０は非導通になる。
【００６６】
以上の結果から、実施の形態１の場合と同様に、閾値電圧Ｖｔｈ２以下の制御信号の入力によって、ＪＦＥＴ１０がターンオフするという、ノーマリオフ的な動作が実現している。また、ターンオン時のゲート・ソース間電圧Ｖｇｓは正の電圧になる。したがって、ＶＤＤｏｕｔ×Ｒ１／（Ｒ１＋Ｒ２）をＪＦＥＴ１０のゲート・ソース間のＰＮ接合のビルトイン電圧に近い値に設定すれば、実施の形態１の場合に比べて、高周波特性を維持した上でオン抵抗を低減させることができる。
【００６７】
上記の構成において、第１、第２の抵抗素子Ｒ１，Ｒ２をそれぞれ複数個ずつ設けてもよい。すなわち、分圧部３０Ｄは、少なくとも２個以上の抵抗素子で構成され、少なくとも一つ以上の抵抗素子の直列接続を有する構成であってもよい。ただし、いずれの場合も、分圧ノードＮＤと低電圧側の電源ノード１３との電位差Ｖｄ−Ｖｎが閾値電圧Ｖｔｈ１の絶対値よりも大きくなるように設定する必要がある。
【００６８】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。この発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６９】
【図１】この発明の実施の形態１による半導体スイッチング装置１の構成を示すブロック図である。
【図２】市販のゲートドライバを用いたゲートドライブ回路１１の構成を示す図である。
【図３】ＪＦＥＴ１０の接続を示す回路図である。
【図４】図２のゲートドライバ１１を用いて図３の回路を駆動しているときの制御信号Ｖｓｉｇおよび出力電圧Ｖｏｕｔの波形図である。
【図５】ゲート・ソース間電圧Ｖｇｓおよびドレイン・ソース間電圧Ｖｄｓの波形図である。
【図６】この発明の実施の形態２による半導体スイッチング装置２の構成を示すブロック図である。
【図７】この発明の実施の形態３による半導体スイッチング装置３の構成を示すブロック図である。
【図８】この発明の実施の形態４による半導体スイッチング装置４の構成を示すブロック図である。
【図９】この発明の実施の形態５による半導体スイッチング装置５の構成を示すブロック図である。
【図１０】この発明の実施の形態６による半導体スイッチング装置６の構成を示すブロック図である。
【符号の説明】
【００７０】
１〜５ 半導体スイッチング装置、１０ ＪＦＥＴ、１１ ゲートドライブ回路、１２，１３ 電源ノード、１４ 入力ノード、１５ 出力ノード、３０，３０Ａ，３０Ｂ，３０Ｃ 分圧部、３１ ツェナーダイオード素子、３２ 抵抗素子、３３ ダイオード素子、３４ コンデンサ素子、Ｃ１，Ｃ２ コンデンサ素子、Ｄ ドレイン、Ｇ ゲート、Ｓ ソース、Ｒ１，Ｒ２ 抵抗素子、ＮＤ 分圧ノード、Ｖｏｕｔ 出力電圧、Ｖｓｉｇ 制御信号、Ｖｔｈ１ 閾値電圧（ゲート・ソース間電圧）、Ｖｔｈ２ 閾値電圧（制御信号）。
【特許請求の範囲】
【請求項１】
第１、第２の主電極および制御電極を有し、前記第１の主電極および前記制御電極間の制御電圧が第１の範囲のときに前記第１、第２の主電極間が導通し、前記制御電圧が第２の範囲のときに前記第１、第２の主電極間が非導通になるノーマリオン型の半導体スイッチング素子と、
第１、第２の電源ノード、制御信号入力ノード、および出力ノードを有し、前記制御信号入力ノードに制御信号を受け、前記制御信号の大きさが閾値以下の場合に前記第１の電源ノードと前記出力ノードとが導通し、前記制御信号の大きさが前記閾値を超える場合に前記第２の電源ノードと前記出力ノードとが導通するゲートドライブ回路とを備え、
前記出力ノードは、前記制御電極に接続され、
さらに、前記第１、第２の電源ノード間に接続される駆動電源と、
前記駆動電源の電圧を分圧し、分圧された電圧を出力する分圧ノードを有する分圧部とを備え、
前記分圧ノードは、前記第１の主電極に接続され、
前記分圧ノードと前記第１の電源ノードとの間の電圧は、前記第２の範囲にあり、
前記分圧ノードと前記第２の電源ノードとの間の電圧は、前記第１の範囲にある、半導体スイッチング装置。
【請求項２】
前記分圧部は、少なくとも２個以上のコンデンサ素子で構成され、コンデンサ素子の直列接続を少なくとも１つ以上有する、請求項１に記載の半導体スイッチング装置。
【請求項３】
前記分圧部は、少なくとも１個以上のツェナーダイオード素子またはダイオード素子と、少なくとも１個以上の抵抗素子とから構成され、ツェナーダイオード素子またはダイオード素子と抵抗素子との直列接続を少なくとも１つ以上有する、請求項１に記載の半導体スイッチング装置。
【請求項４】
前記分圧部は、少なくとも２個以上の抵抗素子から構成され、抵抗素子の直列接続を少なくとも１つ以上有する、請求項１に記載の半導体スイッチング装置。
【請求項５】
前記分圧部は、前記分圧ノードと前記第１の電源ノードとの間に接続される、または、前記分圧ノードと前記第２の電源ノードとの間に接続される、少なくとも１個以上のコンデンサ素子を含む、請求項１に記載の半導体スイッチング装置。
【請求項６】
第１、第２の主電極および制御電極を有し、前記第１の主電極および前記制御電極間の制御電圧が第１の範囲のときに前記第１、第２の主電極間が導通し、前記制御電圧が第２の範囲のときに前記第１、第２の主電極間が非導通になるノーマリオン型の半導体スイッチング素子と、
第１、第２の電源ノード、制御信号入力ノード、および出力ノードを有し、前記制御信号入力ノードに制御信号を受け、前記制御信号の大きさが閾値以下の場合に前記第１の電源ノードと前記出力ノードとが導通し、前記制御信号の大きさが前記閾値を超える場合に前記第２の電源ノードと前記出力ノードとが導通するゲートドライブ回路とを備え、
前記出力ノードは、前記制御電極に接続され、
前記第２の電源ノードは、前記第１の主電極に接続され、
さらに、前記第１、第２の電源ノード間に接続される駆動電源を備え、
前記駆動電源の電圧は前記第２の範囲にある、半導体スイッチング装置。
【請求項７】
前記半導体スイッチング素子は、シリコンよりバンドギャップの大きい半導体材料を用いて形成される、請求項１〜６のいずれか１項に記載の半導体スイッチング装置。
【請求項８】
前記半導体スイッチング素子は、接合型電界効果トランジスタである、請求項１〜７のいずれか１項に記載の半導体スイッチング装置。
【請求項１】
第１、第２の主電極および制御電極を有し、前記第１の主電極および前記制御電極間の制御電圧が第１の範囲のときに前記第１、第２の主電極間が導通し、前記制御電圧が第２の範囲のときに前記第１、第２の主電極間が非導通になるノーマリオン型の半導体スイッチング素子と、
第１、第２の電源ノード、制御信号入力ノード、および出力ノードを有し、前記制御信号入力ノードに制御信号を受け、前記制御信号の大きさが閾値以下の場合に前記第１の電源ノードと前記出力ノードとが導通し、前記制御信号の大きさが前記閾値を超える場合に前記第２の電源ノードと前記出力ノードとが導通するゲートドライブ回路とを備え、
前記出力ノードは、前記制御電極に接続され、
さらに、前記第１、第２の電源ノード間に接続される駆動電源と、
前記駆動電源の電圧を分圧し、分圧された電圧を出力する分圧ノードを有する分圧部とを備え、
前記分圧ノードは、前記第１の主電極に接続され、
前記分圧ノードと前記第１の電源ノードとの間の電圧は、前記第２の範囲にあり、
前記分圧ノードと前記第２の電源ノードとの間の電圧は、前記第１の範囲にある、半導体スイッチング装置。
【請求項２】
前記分圧部は、少なくとも２個以上のコンデンサ素子で構成され、コンデンサ素子の直列接続を少なくとも１つ以上有する、請求項１に記載の半導体スイッチング装置。
【請求項３】
前記分圧部は、少なくとも１個以上のツェナーダイオード素子またはダイオード素子と、少なくとも１個以上の抵抗素子とから構成され、ツェナーダイオード素子またはダイオード素子と抵抗素子との直列接続を少なくとも１つ以上有する、請求項１に記載の半導体スイッチング装置。
【請求項４】
前記分圧部は、少なくとも２個以上の抵抗素子から構成され、抵抗素子の直列接続を少なくとも１つ以上有する、請求項１に記載の半導体スイッチング装置。
【請求項５】
前記分圧部は、前記分圧ノードと前記第１の電源ノードとの間に接続される、または、前記分圧ノードと前記第２の電源ノードとの間に接続される、少なくとも１個以上のコンデンサ素子を含む、請求項１に記載の半導体スイッチング装置。
【請求項６】
第１、第２の主電極および制御電極を有し、前記第１の主電極および前記制御電極間の制御電圧が第１の範囲のときに前記第１、第２の主電極間が導通し、前記制御電圧が第２の範囲のときに前記第１、第２の主電極間が非導通になるノーマリオン型の半導体スイッチング素子と、
第１、第２の電源ノード、制御信号入力ノード、および出力ノードを有し、前記制御信号入力ノードに制御信号を受け、前記制御信号の大きさが閾値以下の場合に前記第１の電源ノードと前記出力ノードとが導通し、前記制御信号の大きさが前記閾値を超える場合に前記第２の電源ノードと前記出力ノードとが導通するゲートドライブ回路とを備え、
前記出力ノードは、前記制御電極に接続され、
前記第２の電源ノードは、前記第１の主電極に接続され、
さらに、前記第１、第２の電源ノード間に接続される駆動電源を備え、
前記駆動電源の電圧は前記第２の範囲にある、半導体スイッチング装置。
【請求項７】
前記半導体スイッチング素子は、シリコンよりバンドギャップの大きい半導体材料を用いて形成される、請求項１〜６のいずれか１項に記載の半導体スイッチング装置。
【請求項８】
前記半導体スイッチング素子は、接合型電界効果トランジスタである、請求項１〜７のいずれか１項に記載の半導体スイッチング装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−５１０９３（Ｐ２０１０−５１０９３Ａ）
【公開日】平成２２年３月４日（２０１０．３．４）
【国際特許分類】
【出願番号】特願２００８−２１３１０１（Ｐ２００８−２１３１０１）
【出願日】平成２０年８月２１日（２００８．８．２１）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【出願人】（５０４１３２２７２）国立大学法人京都大学 (1,269)
【Ｆターム（参考）】
【公開日】平成２２年３月４日（２０１０．３．４）
【国際特許分類】
【出願日】平成２０年８月２１日（２００８．８．２１）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【出願人】（５０４１３２２７２）国立大学法人京都大学 (1,269)
【Ｆターム（参考）】
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