半導体チップ、これを含む半導体パッケージ、及びその製造方法
【課題】信頼性を向上させることができる高集積化された半導体チップ及びこれを含む半導体パッケージが提供される。
【解決手段】本発明にしたがう半導体チップは、基板と、前記基板を貫通している貫通ビアと、前記貫通ビアと前記基板との間に介在されたウェッティング膜と、前記ウェッティング膜と前記貫通ビアとの間に介在されたシード膜と、を含む。本発明の実施形態による半導体チップは突出された貫通ビアをウェッティング膜が覆っているので、導電パッドを追加に形成する必要がない。したがって、半導体チップの厚さを減らすことができ、構造が単純化されて半導体装置の高集積化により有利である。また、工程を単純化することができるので、生産収率を増大させ得る。
【解決手段】本発明にしたがう半導体チップは、基板と、前記基板を貫通している貫通ビアと、前記貫通ビアと前記基板との間に介在されたウェッティング膜と、前記ウェッティング膜と前記貫通ビアとの間に介在されたシード膜と、を含む。本発明の実施形態による半導体チップは突出された貫通ビアをウェッティング膜が覆っているので、導電パッドを追加に形成する必要がない。したがって、半導体チップの厚さを減らすことができ、構造が単純化されて半導体装置の高集積化により有利である。また、工程を単純化することができるので、生産収率を増大させ得る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体チップ、これを含む半導体パッケージ、及びその製造方法に関する。
【背景技術】
【０００２】
集積回路に対するパッケージング技術は小型化に対する要求及び実装信頼性を満足させるために持続的に発展されて来た。最近では電気／電子製品の小型化と共に高性能化が要求されることにしたがってスタックに対する多様な技術が開発されている。
【０００３】
半導体装置分野で言う‘スタック’というのは少なくとも２つ以上のチップ又はパッケージを垂直に積み上げたことを意味する。このようなスタック技術によれば、メモリ素子の場合は半導体集積工程で具現可能であるメモリ容量より２倍以上のメモリ容量を有する製品を具現することができる。また、スタックパッケージはメモリ容量の増大だけでなく、実装密度及び実装面積使用の効率性の側面で長所を有するので、スタックパッケージに対する研究及び開発が加速化されているのが実情である。
【０００４】
スタックパッケージにおいて、信号伝達速度の向上等の長所を有するフリップチップボンディング方式に対する需要が増大されている。また、フリップチップボンディング方式のスタック構造でチップ又はパッケージの間の電気的信号を伝達するために貫通シリコンビア（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国特許公開第１０−２００９−０１３１３６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は信頼性を向上させることができる高集積化された半導体チップ及びこれを含む半導体パッケージを提供することである。
【０００７】
本発明が解決しようとする他の課題は収率を向上させることができる半導体チップの製造方法を提供することである。
【課題を解決するための手段】
【０００８】
前記課題を達成するための本発明にしたがう半導体チップは、基板と、前記基板を貫通している貫通ビアと、前記貫通ビアと前記基板との間に介在されたウェッティング膜と、前記ウェッティング膜と前記貫通ビアとの間に介在されたシード膜と、を含む。
【０００９】
前記貫通ビアは前記基板の表面から突出され得る。この時、前記貫通ビアの幅は望ましくは前記基板の表面から突出された前記貫通ビアの高さと同一であるか、或いはそれより大きい。
【００１０】
前記半導体チップは、前記ウェッティング膜と前記シード膜との間に介在された第１バリア膜と、前記ウェッティング膜と前記基板との間に介在された第２バリア膜とをさらに包含できる。
【００１１】
前記ウェッティング膜、前記第１バリア膜及び前記シード膜は延長されて前記貫通ビアの突出部分を覆っており、前記第２バリア膜は前記ウェッティング膜の突出部分の側壁を一部露出させ得る。
【００１２】
前記シード膜と前記貫通ビアとは銅を包含でき、前記ウェッティング膜は金、白金及びパラジウムを含むグループから選択される少なくとも１つであり得る。
【００１３】
前記課題を達成するための本発明にしたがう半導体パッケージは、パッケージ基板と、前記パッケージ基板上に積層された複数の半導体チップと、前記複数の半導体チップの間に介在されて前記半導体チップを電気的に連結させるソルダボールと、を含み、前記複数の半導体チップの中でいずれか１つの半導体チップは、第１基板、前記第１基板を貫通している第１貫通ビア、前記第１基板と前記第１貫通ビアとの間に介在された第１ウェッティング膜、及び前記第１ウェッティング膜と前記第１貫通ビアとの間に介在された第１シード膜を含み、前記ソルダボールは前記第１ウェッティング膜と接している。
【００１４】
前記複数の半導体チップの中で他の１つの半導体チップは導電パッドを含み、前記ソルダボールは前記第１ウェッティング膜と前記導電パッドと同時に接することができる。
【００１５】
前記ソルダボールは延長されて前記第１ウェッティング膜の側壁を覆うことができる。
【００１６】
前記複数の半導体チップの中で他の１つの半導体チップは、第２基板、前記第２基板を貫通している第２貫通ビア、前記第２基板と前記第２貫通ビアとの間に介在された第２ウェッティング膜、及び前記第２ウェッティング膜と前記貫通ビアとの間に介在された第２シード膜を包含でき、前記ソルダボールは前記第１ウェッティング膜と前記第２ウェッティング膜と同時に接することができる。
【００１７】
前記他の課題を達成するための本発明にしたがう半導体チップの製造方法は、基板にホールを形成する段階と、前記ホールの内面にコンフォーマルにウェッティング膜を形成する段階と、前記ウェッティング膜上にコンフォーマルにシード膜を形成する段階と、前記シード膜上に前記ホールを満たす貫通ビアを形成する段階と、前記基板の下部を除去して前記ウェッティング膜を露出させる段階と、を含む。
【００１８】
前記ウェッティング膜と前記シード膜を形成する段階は蒸着工程を利用でき、前記貫通ビアを形成する段階は鍍金工程を利用することができる。
【発明の効果】
【００１９】
本発明の一実施形態による半導体チップは突出された貫通ビアがウェッティング膜で覆われているので、導電パッドとウェッティング膜とを追加に形成する必要がない。したがって、半導体チップの厚さを減らすことができ、構造が単純化されて半導体装置の高集積化により有利である。また、工程を単純化することができるので、生産収率を増大させ得る。
【００２０】
また、本発明の一実施形態による半導体パッケージは突出した貫通ビアを覆っているウェッティング膜とソルダボールとが接しているので、ソルダボールとウェッティング膜との間の接着力が向上され、その間に酸化膜が形成されていないので、半導体パッケージの信頼性を向上させ得る。
【００２１】
また、本発明の一実施形態による半導体チップの製造方法において、絶縁ライナーは化学的気相蒸着（ＣＶＤ）のような方法によって、第１バリア膜、ウェッティング膜、第２バリア膜、及びシード膜は物理的気相蒸着（ＰＶＤ）のような方法によって形成されており、全てが蒸着工程で形成されるので、１つの蒸着工程ラインで処理されて工程時間を短縮させ得る。したがって、生産収率を増大させ得る。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態による半導体チップの断面図である。
【図２】図１のＡ部分を拡大した断面図である。
【図３】図２の断面を有する半導体チップの製造過程を示す断面図である。
【図４】図２の断面を有する半導体チップの製造過程を示す断面図である。
【図５】図２の断面を有する半導体チップの製造過程を示す断面図である。
【図６】図２の断面を有する半導体チップの製造過程を示す断面図である。
【図７】図２の断面を有する半導体チップの製造過程を示す断面図である。
【図８】図２の断面を有する半導体チップの製造過程を示す断面図である。
【図９】図２の断面を有する半導体チップの製造過程を示す断面図である。
【図１０】本発明の一実施形態にしたがって半導体パッケージを製造する過程を示す断面図である。
【図１１】本発明の一実施形態にしたがって半導体パッケージを製造する過程を示す断面図である。
【図１２】図１１のＢ部分を拡大した断面図である。
【図１３】本発明の他の実施形態による半導体チップの拡大断面図である。
【図１４】本発明の他の実施形態による半導体パッケージの断面図である。
【図１５】本発明の実施形態による半導体素子を具備するメモリカードを示したブロック図である。
【図１６】本発明の実施形態による半導体素子を応用した情報処理システムを示したブロック図である。
【発明を実施するための形態】
【００２３】
本発明の構成及び効果を十分に理解するために、添付した図面を参照して本発明の望ましい実施形態を説明する。しかし、本発明は以下で開示される実施形態に限定されることではなく、様々な形態に具現されることができ、多様な変更を加えることができる。本実施形態に対する説明は本発明の開示を完全にするものであり、本発明が属する技術分野の通常の知識を有する者に発明の範疇を完全に理解させるために提供されるものである。添付された図面で構成要素は説明を簡単にするためにその大きさが実際より拡大して示されており、各構成要素の比率は誇張されるか、或いは縮小され得る。図面上の同一の構成要素に対しては同一の参照符号又は用語を使用し、同一の構成要素に対して重複された説明は省略され得る。
【００２４】
ある構成要素が他の構成要素の“上に”あるか、或いは“連結されている”と記載された場合、他の構成要素の上に直接接しているか、又は連結されていることがあり得るが、中間にその他の構成要素が存在できると理解されなければならない。反面、ある構成要素が他の構成要素の“直ちに上に”あるか、或いは“直接連結されている”と記載された場合には、中間にその他の構成要素が存在しないことと理解できる。構成要素の間の関係を説明する他の表現、例えば、“〜間に”と“直接〜間に”等も同様に解釈できる。
【００２５】
第１、第２等の用語は多様な構成要素を説明するために使用されるが、前記構成要素は前記用語によって限定されてはならない。前記用語は１つの構成要素を他の構成要素から区別する目的のみに使用され得る。例えば、本発明の権利範囲を逸脱することなく第１構成要素は第２構成要素と称されることができ、類似に第２構成要素も第１構成要素と称されることができる。
【００２６】
単数の表現は文脈で明確に異なって表現されない限り、複数の表現を含む。“含む”又は“有する”等の用語は、明細書に記載された特徴、数字、段階、動作、構成要素部分品又はこれらの組合せが存在することを特定するために、１つ又はそれ以上の他の特徴や数字、段階、動作、構成要素部分品又はこれらの組合せが付加され得るものと解釈できる。
【００２７】
本発明の実施形態で使用される用語は異なって定義されない限り、当該技術分野で通常の知識を有する者に通常的に公知された意味に解釈できる。
【００２８】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同一の参照符号は同一の部材を示す。
【００２９】
図１は本発明の一実施形態による半導体チップの断面図である。図２は図１のＡ部分を拡大した断面図である。図２はビアミドル（ｖｉａ ｍｉｄｄｌｅ）構造を開示する。
【００３０】
図１を参照すれば、本発明の一実施形態による半導体チップ１００は基板１及び前記基板１を垂直に貫通して電気的信号を伝達する貫通ビア１９ａを含む。前記基板１は半導体基板であり得る。前記基板１は互いに対向する第１面１ａ（例えば、前面に該当）と第２面１ｂ（例えば、後面に該当）とを含む。前記第１面１ａは回路パターンが形成される活性面に該当され得る。前記第１面１ａには複数のトランジスターを含む集積回路３が配置される。前記集積回路３はメモリ回路、ロジック回路、或いはこれらの組合せを包含できる。前記集積回路３は第１層間絶縁膜５で覆われている。前記第１層間絶縁膜５はシリコン酸化膜（例：ＳｉＯ２）、シリコン窒化膜（例：ＳｉＮ、Ｓｉ３Ｎ４）、及びシリコン酸窒化物（例：ＳｉＯＮ）を含むグループから選択される少なくとも１つであり得る。前記第１層間絶縁膜５は単一層であるか、或いは複数層に構成され得る。前記第１層間絶縁膜５は第２層間絶縁膜２３で覆われている。前記第２層間絶縁膜２３の内には少なくとも一層の配線２１が配置され得る。前記第２層間絶縁膜２３は単一層であるか、或いは複数層に構成され得る。前記貫通ビア１９ａは延長されて前記第１層間絶縁膜５を貫通して前記配線２１の一部と接することができる。図示しないが、前記貫通ビア１９ａと前記配線２１との間には銅等の拡散を防止できる拡散防止膜が介在され得る。前記第２層間絶縁膜２３はパッシベーション膜２７で覆われている。前記第２層間絶縁膜２３と前記パッシベーション膜２７との間には前記配線２１と電気的に連結される最上位配線２５が配置され得る。前記最上位配線２５は前記パッシベーション膜２７を貫通する導電バンプ２９と接する。前記導電バンプ２９は導電パッド２９ａとソルダボール２９ｂとを包含できる。前記ソルダボール２９ｂは錫と銀との合金ＳｎＡｇを包含できる。前記パッシベーション膜２７はシリコン窒化膜又は絶縁性高分子膜によって形成され得る。
【００３１】
続いて、図１及び図２を参照して、前記貫通ビア１９ａは前記基板１の第２面１ｂの外へ突出される。前記貫通ビア１９ａの幅Ｗ１は前記基板１の第２面１ｂから突出した前記貫通ビア１９ａの高さＨ１と同一であるか、或いはそれより大きい。例えば、前記貫通ビア１９ａの高さは約５μｍであり、前記貫通ビア１９ａの幅Ｗ１は約７〜８μｍであり得る。前記貫通ビア１９ａは銅又はタングステンを包含できる。前記貫通ビア１９ａと前記基板１との間には絶縁ライナー９ａが介在されている。前記絶縁ライナー９ａはシリコン酸化膜として、例えば２００〜３００℃で形成される熱酸化膜であり得る。前記絶縁ライナー９ａと前記貫通ビア１９ａとの間にはウェッティング膜パターン（ｗｅｔｔｉｎｇ ｌａｙｅｒ、１３ａ）が介在されている。前記ウェッティング膜パターン１３ａは酸化されない物質として、例えば金Ａｕ、パラジウムＰｄ、及び白金Ｐｔを含むグループから選択される少なくとも１つを包含できる。前記ウェッティング膜パターン１３ａは物理的気相蒸着（ＰＶＤ）方法で形成され得る。したがって、前記ウェッティング膜パターン１３ａは約０．２μｍ以下の薄い厚さを有するように形成され得る。例えば、前記ウェッティング膜パターン１３ａは約０．０１〜０．０５μｍの厚さを有することができる。また、前記ウェッティング膜パターン１３ａは原子単一層（ａｔｏｍｉｃ ｍｏｎｏｌａｙｅｒ）の厚さ、即ち０．００１〜０．００５μｍの厚さを有するように形成され得る。
【００３２】
前記ウェッティング膜パターン１３ａと前記貫通ビア１９ａとの間にはシード膜パターン１７ａが配置される。前記シード膜パターン１７ａは銅を包含できる。前記ウェッティング膜パターン１３ａと前記絶縁ライナー９ａとの間には第１バリア膜パターン１１ａが配置され、前記ウェッティング膜パターン１３ａと前記シード膜パターン１７ａとの間には第２バリア膜パターン１５ａが配置され得る。前記バリア膜パターン１１ａ、１５ａはチタニウム、チタニウム窒化膜、タンタル、及びタンタル窒化膜を含むグループから選択される少なくとも１つを包含できる。前記第２バリア膜パターン１５ａは前記シード膜パターン１７ａと前記貫通ビア１９ａとが包含している銅の拡散を防ぐ。また、前記第１バリア膜パターン１１ａ及び前記第２バリア膜パターン１５ａは、前記ウェッティング膜パターン１３ａを構成している金の拡散を防ぐ役割を果たす。前記第１バリア膜パターン１１ａは前記ウェッティング膜パターン１３ａと前記絶縁ライナー９ａとの間で前記ウェッティング膜パターン１３ａの接着膜の役割を果たし得る。前記ウェッティング膜パターン１３ａ、前記第２バリア膜パターン１５ａ、及び前記シード膜パターン１７ａは延長されて、前記貫通ビア１９ａの突出している面を覆う。前記第１バリア膜パターン１１ａ及び前記絶縁ライナー９ａも前記基板１の第２面１ｂの外へ突出されて、前記ウェッティング膜パターン１３ａの側壁を露出させ得る。
【００３３】
図１及び図２の構造を有する半導体チップ１００で、前記基板１の第２面１ｂから前記貫通ビア１９ａの端部が突出している。突出した前記貫通ビア１９ａの端部は導電パッド又は導電バンプの役割を果たし得る。したがって、本発明の構造の半導体チップ１００では基板１の第２面１ｂ（後面に該当）に追加的な導電パッドや導電バンプを形成する必要がない。したがって、構造を単純化させながらも、半導体チップの厚さを薄くすることができる。これは半導体チップの高集積化に有利である。また、突出した前記貫通ビア１９ａの端部が、酸化されないウェッティング膜パターン１３ａで覆われているので、後にソルダボールと接合させる時、ソルダボールとウェッティング膜パターン１３ａとの間に自然酸化膜が形成されず、ソルダボールとの濡れ性（ｗｅｔｔｉｎｇ ｐｒｏｐｅｒｔｙ）が良くなる。したがって、前記ソルダボールとウェッティング膜パターン１３ａとの間の接着性が向上し、自然酸化膜がないので、電気的抵抗が小さくなり、信頼性を向上させ得る。また、本発明で銅を包含できるシード膜パターン１７ａと貫通ビア１９ａとの両方が前記ウェッティング膜パターン１３ａと第２バリア膜パターン１５ａとによって囲まれるので、銅の拡散を完璧に遮断させ得る。したがって、半導体チップが銅イオンで汚染されることを防ぐことができるので、半導体装置の信頼性を向上させ得る。
【００３４】
図３乃至図９は図２の断面を有する半導体チップの製造過程を示す断面図である。
【００３５】
図３を参照すれば、第１面１ａと第２面１ｂとを有する基板１を準備する。前記第１面１ａに集積回路３を形成する。前記第１面１ａの上に第１層間絶縁膜５を積層して前記集積回路３を覆う。
【００３６】
図４を参照すれば、前記第１層間絶縁膜５と前記基板１とをパターニングして貫通ホール７を形成する。前記貫通ホール７の底は前記第２面１ｂと離隔されるように形成される。
【００３７】
図５を参照すれば、前記貫通ホール７が形成された前記基板１の前記第１面１ａの上に絶縁ライナー膜９、第１バリア膜１１、ウェッティング膜１３、第２バリア膜１５、及びシード膜１７を順にコンフォーマルに形成する。前記絶縁ライナー膜９、前記第１バリア膜１１、前記ウェッティング膜１３、前記第２バリア膜１５、及び前記シード膜１７は蒸着工程によって形成され得る。前記絶縁ライナー膜９はシリコン酸化膜として、例えば２００〜３００℃で形成される熱酸化膜で形成され得る。前記ウェッティング膜１３は酸化されない物質として、例えば金Ａｕ、パラジウムＰｄ及び白金Ｐｔを含むグループから選択される少なくとも１つで形成され得る。特に、前記ウェッティング膜１３は物理的気相蒸着（Ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）又は原子薄膜蒸着（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）方法を利用して形成され得る。したがって、前記ウェッティング膜１３を薄く形成する時、薄い厚さの均一性（ｕｎｉｆｏｒｍｉｔｉｙ）及び接着力（ａｄｈｅｓｉｖｅｎｅｓｓ）の向上にも大きく役に立つ。
【００３８】
前記バリア膜１１、１５はチタニウム、チタニウム窒化膜、タンタル、及びタンタル窒化膜を含むグループから選択される少なくとも１つで形成され得る。前記シード膜１７は、例えば銅で形成され得る。前記蒸着工程は、例えば、化学的気相蒸着（Ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、物理的気相蒸着（Ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）又は原子薄膜蒸着（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）であり得る。前記絶縁ライナー膜９、前記第１バリア膜１１、前記ウェッティング膜１３、前記第２バリア膜１５、及び前記シード膜１７が全て蒸着工程によって形成されるので、１つの蒸着工程ラインの内で全て形成され得る。したがって、工程時間を短縮させ、生産収率を増大させ得る。前記シード膜１７の上に貫通ビア膜１９を形成する。前記貫通ビア膜１９は鍍金工程を利用して形成され得る。前記鍍金工程は無電解鍍金又は電気鍍金であり得る。前記貫通ビア膜１９は前記貫通ホール７を満たすように形成される。
【００３９】
図６を参照すれば、平坦化蝕刻工程を実施して前記第１層間絶縁膜５の上の前記絶縁ライナー膜９、前記第１バリア膜１１、前記ウェッティング膜１３、前記第２バリア膜１５、前記シード膜１７、及び前記貫通ビア膜１９を除去し、前記第１層間絶縁膜５の上部面を露出させる。したがって、前記貫通ホール７の内に絶縁ライナー９ａ、第１バリア膜パターン１１ａ、ウェッティング膜パターン１３ａ、第２バリア膜パターン１５ａ、シード膜パターン１７ａ、及び貫通ビア１９ａが残る。
【００４０】
図７を参照すれば、前記第１層間絶縁膜５の上に配線２１と第２層間絶縁膜２３とを形成する。前記第２層間絶縁膜２３の上に前記配線２１と電気的に連結される最上位配線２５を形成する。前記層間絶縁膜５、２３はシリコン酸化膜系列の物質で形成され得る。前記配線２１、２５は不純物がドーピングされたポリシリコンであるか、或いは金属含有膜によって形成され得る。前記第２層間絶縁膜２３の上に前記最上位配線２５を一部露出させるパッシベーション膜２７を形成する。前記パッシベーション膜２７はシリコン窒化膜や絶縁性高分子物質で形成され得る。前記パッシベーション膜２７の上に前記最上位配線２５と接する導電バンプ２９を形成する。前記導電バンプ２９は導電パッド２９ａとソルダボール２９ｂとを含み、鍍金工程を２回連続的に進行して形成され得る。前記導電パッド２９ａは銅のような金属物質で形成され得る。前記ソルダボール２９ｂは錫、鉛、及び銀を含むグループから選択される少なくとも１つの合金を包含できる。前記導電バンプ２９を形成した後に、前記基板１の前記第１面１ａの上に（前記パッシベーション膜２７の上に）支持体３１を付着させる。前記支持体３１はガラス基板、シリコン基板、金属基板、ポリマー基板等のような硬性材質、或いは伸縮性があるテープ等のような軟性材質で構成され得る。前記支持体３１は前記基板１の前記第１面１ａを保護する役割を果たす。
【００４１】
図８及び図９を参照すれば、前記支持体３１が付着された状態で前記基板１を覆して前記第２面１ｂが上になるようにする。そして、前記基板１に対して全面エッチバック工程を実施して前記第２面１ｂに隣接する前記基板１を第１厚さＴ１程度い除去する。この時、前記貫通ビア１９ａの外側を覆っている前記絶縁ライナー９ａと第１バリア膜パターン１１ａとが一部除去されて前記ウェッティング膜パターン１３ａが露出される。前記絶縁ライナー９ａの前記第２面１ｂからの高さは前記第１バリア膜パターン１１ａの前記第２面１ｂからの高さと同じであるか、或いはそれより低いことがあり得る。この時、前記貫通ビア１９ａは前記第２面１ｂから突出されている。
【００４２】
図２を再び参照して、前記基板１を覆し、前記支持体３１を除去することができる。
【００４３】
以下、このように製造された半導体チップ１００をパッケージングする過程に対して説明する。
【００４４】
図１０及び１１は本発明の一実施形態にしたがって半導体パッケージを製造する過程を示す断面図である。図１２は図１１のＢ部分を拡大した断面図である。
【００４５】
図１０乃至図１２を参照すれば、パッケージ基板２００の上に図１の半導体チップと同一である第１半導体チップ１００ａと第２半導体チップ１００ｂとを積層する。この時、前記第１半導体チップ１００ａのウェッティング膜パターン１３ａと前記第２半導体チップ１００ｂのソルダボール２９ｂとが接することができる。前記パッケージ基板２００は第１パッド２０２、第２パッド２０６、及び前記パッド２０２と２０６とを連結するビア２０４を包含できる。前記パッケージ基板２００は印刷回路基板であり得る。このような積層構造で熱を加えれば、前記ソルダボール２９ｂが溶けながら、前記ソルダボール２９ｂと前記ウェッティング膜パターン１３ａとの間で前記ソルダボール２９ｂの一部と前記ウェッティング膜パターン１３ａの一部が融合されて金属間化合物（Ｉｎｔｅｒｍｅｔａｌｌｉｃ ｃｏｍｐｏｕｎｄ、ＩＭＣ）層１２９が形成される。前記金属間化合物層１２９と前記ソルダボール２９ｂとの境界は不明確になり得る。前記金属間化合物層１２９は前記第２バリア膜パターン１５ａの側壁を一部覆うように前記ウェッティング膜パターン１３ａの上端部の中へ一部浸透され得る。前記ソルダボール２９ｂは前記ウェッティング膜パターン１３ａの側壁を一部覆うことができる。前記ウェッティング膜パターン１３ａは酸化が行われておらず、自然酸化膜が形成されていないので、前記ソルダボール２９ｂが溶けるとき、前記ウェッティング膜パターン１３ａの表面によく付着される。したがって、前記ソルダボール２９ｂと前記ウェッティング膜パターン１３ａとの間の接着力が向上され、界面抵抗が減少されて半導体パッケージの信頼性を向上させ得る。後続的に前記パッケージ基板２００の第２パッド２０６に外部ソルダボール２０８を付着させ得る。そして、前記半導体チップ１００ａ、１００ｂを覆うモールディング膜２１０を形成できる。
【００４６】
前記第２半導体チップ１００ｂは図１の半導体チップ１００と異なり得る。
【００４７】
図１３は本発明の他の実施形態による半導体チップの拡大断面図であり、ビアラスト（ｖｉａ ｌａｓｔ）構造を開示する。
【００４８】
図１３を参照すれば、貫通ビア１９ａは基板１、第１層間絶縁膜５及び第２層間絶縁膜２３を貫通して再配線３３と接する。前記再配線３３は前記貫通ビア１９ａと最上位配線２５とを電気的に連結させる。図１３の半導体チップは、前記第２層間絶縁膜２３と前記最上位配線２５とを形成した後に、貫通ビア１９ａを形成し、その後に前記再配線３３を形成することによって形成され得る。その以外の構成及び製造過程は図２を参照して説明したことと同一／類似であり得る。
【００４９】
図１４は本発明の他の実施形態による半導体パッケージの断面図である。
【００５０】
図１４を参照すれば、パッケージ基板２００の上に図１の半導体チップと同一である第１半導体チップ１００ａと第２半導体チップ１００ｂとを積層し、前記第２半導体チップ１００ｂを図１１とは異なって反対に覆して積層する。したがって、前記第１半導体チップ１００ａのウェッティング膜パターン１３ａと前記第２半導体チップ１００ｂのウェッティング膜パターン１３ａとが互いに対向するようにする。そして、これらの間に内部ソルダボール３５を配置させた後に加熱して前記内部ソルダボール３５が前記ウェッティング膜パターン１３ａと溶着されるようにする。前記内部ソルダボール３５は球形のソルダボールを利用するか、又は自己接合ソルダボンディング（ｓｅｌｆ−ａｓｓｅｍｂｌｙ ｓｏｌｄｅｒ ｂｏｎｄｉｎｇ）工程を利用して形成され得る。前記自己接合ソルダボンディングはソルダ粒子と接着樹脂を含む混合物を前記ウェッティング膜パターン１３ａの間に塗布した後、熱処理して前記ソルダ粒子の融点以上に加熱すれば、ソルダ粒子が前記接着樹脂の内部で流動して前記ウェッティング膜パターン１３ａ表面まで移動し、溶着されることによって進行し得る。
【００５１】
図１５は本発明の実施形態による半導体素子を具備するメモリカードを示したブロック図である。
【００５２】
図１５を参照すれば、メモリカード１２００はホスト１２３０とメモリ１２１０との諸般データ交換を制御するメモリコントローラ１２２０を包含できる。ＳＲＡＭ１２２１は中央処理装置１２２２の動作メモリとして使用され得る。ホストインターフェイス１２２３はメモリカード１２００と接続されるホストのデータ交換プロトコルを具備することができる。誤謬修正コード１２２４はメモリ１２１０から読出されたデータに含まれる誤謬を検出及び訂正できる。メモリインターフェイス１２２５はメモリ１２１０とインターフェイシングできる。中央処理装置１２２２はメモリコントローラ１２２０のデータを交換するための諸般制御動作を遂行できる。メモリ１２１０は本発明の実施形態の半導体チップ１００及び半導体パッケージの中で少なくともいずれか１つを包含できる。
【００５３】
図１６は本発明の実施形態による半導体素子を応用した情報処理システムを示したブロック図である。
【００５４】
図１６を参照すれば、情報処理システム１３００は本発明の実施形態による半導体チップ及び半導体パッケージの中で少なくともいずれか１つを具備するメモリシステム１３１０を包含できる。情報処理システム１３００はモバイル機器やコンピューター等を包含できる。一例として、情報処理システム１３００はシステムバス１３６０に電気的に連結されたメモリシステム１３１０、モデム１３２０、中央処理装置１３３０、ＲＡＭ１３４０、及びユーザーインターフェイス１３５０を包含できる。メモリシステム１３１０はメモリ１３１１とメモリコントローラ１３１２を包含でき、図１６のメモリカード１２００と実質的に同様に構成され得る。このようなメモリシステム１３１０には中央処理装置１３３０によって処理されたデータ又は外部から入力されたデータが格納され得る。情報処理システム１３００はメモリカード、半導体ディスク装置（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）、カメライメージプロセッサー（Ｃａｍｅｒａ Ｉｍａｇｅ Ｓｅｎｓｏｒ）及びその他の応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）に提供され得る。
【００５５】
以上の発明の詳細な説明は開示された実施状態に本発明を制限しようとする意図ではなく、本発明の要旨を逸脱しない範囲の内で多様な他の組合、変更及び環境で使用することができる。添付された請求の範囲は他の実施状態も含むことと解析しなければならない。
【符号の説明】
【００５６】
３ 集積回路
５ 第１層間絶縁膜
７ 貫通ホール
９ 絶縁ライナー膜
１１ 第１バリア膜
１３ 前記ウェッティング膜
１５ 第２バリア膜
１７ シード膜
１９ 貫通ビア膜
２１ 配線
２３ 第２層間絶縁膜
２５ 最上位配線
２７ パッシベーション膜
２９ 導電バンプ
２９ａ 導電パッド
２９ｂ ソルダボール
１００ 半導体チップ
【技術分野】
【０００１】
本発明は半導体チップ、これを含む半導体パッケージ、及びその製造方法に関する。
【背景技術】
【０００２】
集積回路に対するパッケージング技術は小型化に対する要求及び実装信頼性を満足させるために持続的に発展されて来た。最近では電気／電子製品の小型化と共に高性能化が要求されることにしたがってスタックに対する多様な技術が開発されている。
【０００３】
半導体装置分野で言う‘スタック’というのは少なくとも２つ以上のチップ又はパッケージを垂直に積み上げたことを意味する。このようなスタック技術によれば、メモリ素子の場合は半導体集積工程で具現可能であるメモリ容量より２倍以上のメモリ容量を有する製品を具現することができる。また、スタックパッケージはメモリ容量の増大だけでなく、実装密度及び実装面積使用の効率性の側面で長所を有するので、スタックパッケージに対する研究及び開発が加速化されているのが実情である。
【０００４】
スタックパッケージにおいて、信号伝達速度の向上等の長所を有するフリップチップボンディング方式に対する需要が増大されている。また、フリップチップボンディング方式のスタック構造でチップ又はパッケージの間の電気的信号を伝達するために貫通シリコンビア（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国特許公開第１０−２００９−０１３１３６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は信頼性を向上させることができる高集積化された半導体チップ及びこれを含む半導体パッケージを提供することである。
【０００７】
本発明が解決しようとする他の課題は収率を向上させることができる半導体チップの製造方法を提供することである。
【課題を解決するための手段】
【０００８】
前記課題を達成するための本発明にしたがう半導体チップは、基板と、前記基板を貫通している貫通ビアと、前記貫通ビアと前記基板との間に介在されたウェッティング膜と、前記ウェッティング膜と前記貫通ビアとの間に介在されたシード膜と、を含む。
【０００９】
前記貫通ビアは前記基板の表面から突出され得る。この時、前記貫通ビアの幅は望ましくは前記基板の表面から突出された前記貫通ビアの高さと同一であるか、或いはそれより大きい。
【００１０】
前記半導体チップは、前記ウェッティング膜と前記シード膜との間に介在された第１バリア膜と、前記ウェッティング膜と前記基板との間に介在された第２バリア膜とをさらに包含できる。
【００１１】
前記ウェッティング膜、前記第１バリア膜及び前記シード膜は延長されて前記貫通ビアの突出部分を覆っており、前記第２バリア膜は前記ウェッティング膜の突出部分の側壁を一部露出させ得る。
【００１２】
前記シード膜と前記貫通ビアとは銅を包含でき、前記ウェッティング膜は金、白金及びパラジウムを含むグループから選択される少なくとも１つであり得る。
【００１３】
前記課題を達成するための本発明にしたがう半導体パッケージは、パッケージ基板と、前記パッケージ基板上に積層された複数の半導体チップと、前記複数の半導体チップの間に介在されて前記半導体チップを電気的に連結させるソルダボールと、を含み、前記複数の半導体チップの中でいずれか１つの半導体チップは、第１基板、前記第１基板を貫通している第１貫通ビア、前記第１基板と前記第１貫通ビアとの間に介在された第１ウェッティング膜、及び前記第１ウェッティング膜と前記第１貫通ビアとの間に介在された第１シード膜を含み、前記ソルダボールは前記第１ウェッティング膜と接している。
【００１４】
前記複数の半導体チップの中で他の１つの半導体チップは導電パッドを含み、前記ソルダボールは前記第１ウェッティング膜と前記導電パッドと同時に接することができる。
【００１５】
前記ソルダボールは延長されて前記第１ウェッティング膜の側壁を覆うことができる。
【００１６】
前記複数の半導体チップの中で他の１つの半導体チップは、第２基板、前記第２基板を貫通している第２貫通ビア、前記第２基板と前記第２貫通ビアとの間に介在された第２ウェッティング膜、及び前記第２ウェッティング膜と前記貫通ビアとの間に介在された第２シード膜を包含でき、前記ソルダボールは前記第１ウェッティング膜と前記第２ウェッティング膜と同時に接することができる。
【００１７】
前記他の課題を達成するための本発明にしたがう半導体チップの製造方法は、基板にホールを形成する段階と、前記ホールの内面にコンフォーマルにウェッティング膜を形成する段階と、前記ウェッティング膜上にコンフォーマルにシード膜を形成する段階と、前記シード膜上に前記ホールを満たす貫通ビアを形成する段階と、前記基板の下部を除去して前記ウェッティング膜を露出させる段階と、を含む。
【００１８】
前記ウェッティング膜と前記シード膜を形成する段階は蒸着工程を利用でき、前記貫通ビアを形成する段階は鍍金工程を利用することができる。
【発明の効果】
【００１９】
本発明の一実施形態による半導体チップは突出された貫通ビアがウェッティング膜で覆われているので、導電パッドとウェッティング膜とを追加に形成する必要がない。したがって、半導体チップの厚さを減らすことができ、構造が単純化されて半導体装置の高集積化により有利である。また、工程を単純化することができるので、生産収率を増大させ得る。
【００２０】
また、本発明の一実施形態による半導体パッケージは突出した貫通ビアを覆っているウェッティング膜とソルダボールとが接しているので、ソルダボールとウェッティング膜との間の接着力が向上され、その間に酸化膜が形成されていないので、半導体パッケージの信頼性を向上させ得る。
【００２１】
また、本発明の一実施形態による半導体チップの製造方法において、絶縁ライナーは化学的気相蒸着（ＣＶＤ）のような方法によって、第１バリア膜、ウェッティング膜、第２バリア膜、及びシード膜は物理的気相蒸着（ＰＶＤ）のような方法によって形成されており、全てが蒸着工程で形成されるので、１つの蒸着工程ラインで処理されて工程時間を短縮させ得る。したがって、生産収率を増大させ得る。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態による半導体チップの断面図である。
【図２】図１のＡ部分を拡大した断面図である。
【図３】図２の断面を有する半導体チップの製造過程を示す断面図である。
【図４】図２の断面を有する半導体チップの製造過程を示す断面図である。
【図５】図２の断面を有する半導体チップの製造過程を示す断面図である。
【図６】図２の断面を有する半導体チップの製造過程を示す断面図である。
【図７】図２の断面を有する半導体チップの製造過程を示す断面図である。
【図８】図２の断面を有する半導体チップの製造過程を示す断面図である。
【図９】図２の断面を有する半導体チップの製造過程を示す断面図である。
【図１０】本発明の一実施形態にしたがって半導体パッケージを製造する過程を示す断面図である。
【図１１】本発明の一実施形態にしたがって半導体パッケージを製造する過程を示す断面図である。
【図１２】図１１のＢ部分を拡大した断面図である。
【図１３】本発明の他の実施形態による半導体チップの拡大断面図である。
【図１４】本発明の他の実施形態による半導体パッケージの断面図である。
【図１５】本発明の実施形態による半導体素子を具備するメモリカードを示したブロック図である。
【図１６】本発明の実施形態による半導体素子を応用した情報処理システムを示したブロック図である。
【発明を実施するための形態】
【００２３】
本発明の構成及び効果を十分に理解するために、添付した図面を参照して本発明の望ましい実施形態を説明する。しかし、本発明は以下で開示される実施形態に限定されることではなく、様々な形態に具現されることができ、多様な変更を加えることができる。本実施形態に対する説明は本発明の開示を完全にするものであり、本発明が属する技術分野の通常の知識を有する者に発明の範疇を完全に理解させるために提供されるものである。添付された図面で構成要素は説明を簡単にするためにその大きさが実際より拡大して示されており、各構成要素の比率は誇張されるか、或いは縮小され得る。図面上の同一の構成要素に対しては同一の参照符号又は用語を使用し、同一の構成要素に対して重複された説明は省略され得る。
【００２４】
ある構成要素が他の構成要素の“上に”あるか、或いは“連結されている”と記載された場合、他の構成要素の上に直接接しているか、又は連結されていることがあり得るが、中間にその他の構成要素が存在できると理解されなければならない。反面、ある構成要素が他の構成要素の“直ちに上に”あるか、或いは“直接連結されている”と記載された場合には、中間にその他の構成要素が存在しないことと理解できる。構成要素の間の関係を説明する他の表現、例えば、“〜間に”と“直接〜間に”等も同様に解釈できる。
【００２５】
第１、第２等の用語は多様な構成要素を説明するために使用されるが、前記構成要素は前記用語によって限定されてはならない。前記用語は１つの構成要素を他の構成要素から区別する目的のみに使用され得る。例えば、本発明の権利範囲を逸脱することなく第１構成要素は第２構成要素と称されることができ、類似に第２構成要素も第１構成要素と称されることができる。
【００２６】
単数の表現は文脈で明確に異なって表現されない限り、複数の表現を含む。“含む”又は“有する”等の用語は、明細書に記載された特徴、数字、段階、動作、構成要素部分品又はこれらの組合せが存在することを特定するために、１つ又はそれ以上の他の特徴や数字、段階、動作、構成要素部分品又はこれらの組合せが付加され得るものと解釈できる。
【００２７】
本発明の実施形態で使用される用語は異なって定義されない限り、当該技術分野で通常の知識を有する者に通常的に公知された意味に解釈できる。
【００２８】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同一の参照符号は同一の部材を示す。
【００２９】
図１は本発明の一実施形態による半導体チップの断面図である。図２は図１のＡ部分を拡大した断面図である。図２はビアミドル（ｖｉａ ｍｉｄｄｌｅ）構造を開示する。
【００３０】
図１を参照すれば、本発明の一実施形態による半導体チップ１００は基板１及び前記基板１を垂直に貫通して電気的信号を伝達する貫通ビア１９ａを含む。前記基板１は半導体基板であり得る。前記基板１は互いに対向する第１面１ａ（例えば、前面に該当）と第２面１ｂ（例えば、後面に該当）とを含む。前記第１面１ａは回路パターンが形成される活性面に該当され得る。前記第１面１ａには複数のトランジスターを含む集積回路３が配置される。前記集積回路３はメモリ回路、ロジック回路、或いはこれらの組合せを包含できる。前記集積回路３は第１層間絶縁膜５で覆われている。前記第１層間絶縁膜５はシリコン酸化膜（例：ＳｉＯ２）、シリコン窒化膜（例：ＳｉＮ、Ｓｉ３Ｎ４）、及びシリコン酸窒化物（例：ＳｉＯＮ）を含むグループから選択される少なくとも１つであり得る。前記第１層間絶縁膜５は単一層であるか、或いは複数層に構成され得る。前記第１層間絶縁膜５は第２層間絶縁膜２３で覆われている。前記第２層間絶縁膜２３の内には少なくとも一層の配線２１が配置され得る。前記第２層間絶縁膜２３は単一層であるか、或いは複数層に構成され得る。前記貫通ビア１９ａは延長されて前記第１層間絶縁膜５を貫通して前記配線２１の一部と接することができる。図示しないが、前記貫通ビア１９ａと前記配線２１との間には銅等の拡散を防止できる拡散防止膜が介在され得る。前記第２層間絶縁膜２３はパッシベーション膜２７で覆われている。前記第２層間絶縁膜２３と前記パッシベーション膜２７との間には前記配線２１と電気的に連結される最上位配線２５が配置され得る。前記最上位配線２５は前記パッシベーション膜２７を貫通する導電バンプ２９と接する。前記導電バンプ２９は導電パッド２９ａとソルダボール２９ｂとを包含できる。前記ソルダボール２９ｂは錫と銀との合金ＳｎＡｇを包含できる。前記パッシベーション膜２７はシリコン窒化膜又は絶縁性高分子膜によって形成され得る。
【００３１】
続いて、図１及び図２を参照して、前記貫通ビア１９ａは前記基板１の第２面１ｂの外へ突出される。前記貫通ビア１９ａの幅Ｗ１は前記基板１の第２面１ｂから突出した前記貫通ビア１９ａの高さＨ１と同一であるか、或いはそれより大きい。例えば、前記貫通ビア１９ａの高さは約５μｍであり、前記貫通ビア１９ａの幅Ｗ１は約７〜８μｍであり得る。前記貫通ビア１９ａは銅又はタングステンを包含できる。前記貫通ビア１９ａと前記基板１との間には絶縁ライナー９ａが介在されている。前記絶縁ライナー９ａはシリコン酸化膜として、例えば２００〜３００℃で形成される熱酸化膜であり得る。前記絶縁ライナー９ａと前記貫通ビア１９ａとの間にはウェッティング膜パターン（ｗｅｔｔｉｎｇ ｌａｙｅｒ、１３ａ）が介在されている。前記ウェッティング膜パターン１３ａは酸化されない物質として、例えば金Ａｕ、パラジウムＰｄ、及び白金Ｐｔを含むグループから選択される少なくとも１つを包含できる。前記ウェッティング膜パターン１３ａは物理的気相蒸着（ＰＶＤ）方法で形成され得る。したがって、前記ウェッティング膜パターン１３ａは約０．２μｍ以下の薄い厚さを有するように形成され得る。例えば、前記ウェッティング膜パターン１３ａは約０．０１〜０．０５μｍの厚さを有することができる。また、前記ウェッティング膜パターン１３ａは原子単一層（ａｔｏｍｉｃ ｍｏｎｏｌａｙｅｒ）の厚さ、即ち０．００１〜０．００５μｍの厚さを有するように形成され得る。
【００３２】
前記ウェッティング膜パターン１３ａと前記貫通ビア１９ａとの間にはシード膜パターン１７ａが配置される。前記シード膜パターン１７ａは銅を包含できる。前記ウェッティング膜パターン１３ａと前記絶縁ライナー９ａとの間には第１バリア膜パターン１１ａが配置され、前記ウェッティング膜パターン１３ａと前記シード膜パターン１７ａとの間には第２バリア膜パターン１５ａが配置され得る。前記バリア膜パターン１１ａ、１５ａはチタニウム、チタニウム窒化膜、タンタル、及びタンタル窒化膜を含むグループから選択される少なくとも１つを包含できる。前記第２バリア膜パターン１５ａは前記シード膜パターン１７ａと前記貫通ビア１９ａとが包含している銅の拡散を防ぐ。また、前記第１バリア膜パターン１１ａ及び前記第２バリア膜パターン１５ａは、前記ウェッティング膜パターン１３ａを構成している金の拡散を防ぐ役割を果たす。前記第１バリア膜パターン１１ａは前記ウェッティング膜パターン１３ａと前記絶縁ライナー９ａとの間で前記ウェッティング膜パターン１３ａの接着膜の役割を果たし得る。前記ウェッティング膜パターン１３ａ、前記第２バリア膜パターン１５ａ、及び前記シード膜パターン１７ａは延長されて、前記貫通ビア１９ａの突出している面を覆う。前記第１バリア膜パターン１１ａ及び前記絶縁ライナー９ａも前記基板１の第２面１ｂの外へ突出されて、前記ウェッティング膜パターン１３ａの側壁を露出させ得る。
【００３３】
図１及び図２の構造を有する半導体チップ１００で、前記基板１の第２面１ｂから前記貫通ビア１９ａの端部が突出している。突出した前記貫通ビア１９ａの端部は導電パッド又は導電バンプの役割を果たし得る。したがって、本発明の構造の半導体チップ１００では基板１の第２面１ｂ（後面に該当）に追加的な導電パッドや導電バンプを形成する必要がない。したがって、構造を単純化させながらも、半導体チップの厚さを薄くすることができる。これは半導体チップの高集積化に有利である。また、突出した前記貫通ビア１９ａの端部が、酸化されないウェッティング膜パターン１３ａで覆われているので、後にソルダボールと接合させる時、ソルダボールとウェッティング膜パターン１３ａとの間に自然酸化膜が形成されず、ソルダボールとの濡れ性（ｗｅｔｔｉｎｇ ｐｒｏｐｅｒｔｙ）が良くなる。したがって、前記ソルダボールとウェッティング膜パターン１３ａとの間の接着性が向上し、自然酸化膜がないので、電気的抵抗が小さくなり、信頼性を向上させ得る。また、本発明で銅を包含できるシード膜パターン１７ａと貫通ビア１９ａとの両方が前記ウェッティング膜パターン１３ａと第２バリア膜パターン１５ａとによって囲まれるので、銅の拡散を完璧に遮断させ得る。したがって、半導体チップが銅イオンで汚染されることを防ぐことができるので、半導体装置の信頼性を向上させ得る。
【００３４】
図３乃至図９は図２の断面を有する半導体チップの製造過程を示す断面図である。
【００３５】
図３を参照すれば、第１面１ａと第２面１ｂとを有する基板１を準備する。前記第１面１ａに集積回路３を形成する。前記第１面１ａの上に第１層間絶縁膜５を積層して前記集積回路３を覆う。
【００３６】
図４を参照すれば、前記第１層間絶縁膜５と前記基板１とをパターニングして貫通ホール７を形成する。前記貫通ホール７の底は前記第２面１ｂと離隔されるように形成される。
【００３７】
図５を参照すれば、前記貫通ホール７が形成された前記基板１の前記第１面１ａの上に絶縁ライナー膜９、第１バリア膜１１、ウェッティング膜１３、第２バリア膜１５、及びシード膜１７を順にコンフォーマルに形成する。前記絶縁ライナー膜９、前記第１バリア膜１１、前記ウェッティング膜１３、前記第２バリア膜１５、及び前記シード膜１７は蒸着工程によって形成され得る。前記絶縁ライナー膜９はシリコン酸化膜として、例えば２００〜３００℃で形成される熱酸化膜で形成され得る。前記ウェッティング膜１３は酸化されない物質として、例えば金Ａｕ、パラジウムＰｄ及び白金Ｐｔを含むグループから選択される少なくとも１つで形成され得る。特に、前記ウェッティング膜１３は物理的気相蒸着（Ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）又は原子薄膜蒸着（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）方法を利用して形成され得る。したがって、前記ウェッティング膜１３を薄く形成する時、薄い厚さの均一性（ｕｎｉｆｏｒｍｉｔｉｙ）及び接着力（ａｄｈｅｓｉｖｅｎｅｓｓ）の向上にも大きく役に立つ。
【００３８】
前記バリア膜１１、１５はチタニウム、チタニウム窒化膜、タンタル、及びタンタル窒化膜を含むグループから選択される少なくとも１つで形成され得る。前記シード膜１７は、例えば銅で形成され得る。前記蒸着工程は、例えば、化学的気相蒸着（Ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、物理的気相蒸着（Ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）又は原子薄膜蒸着（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）であり得る。前記絶縁ライナー膜９、前記第１バリア膜１１、前記ウェッティング膜１３、前記第２バリア膜１５、及び前記シード膜１７が全て蒸着工程によって形成されるので、１つの蒸着工程ラインの内で全て形成され得る。したがって、工程時間を短縮させ、生産収率を増大させ得る。前記シード膜１７の上に貫通ビア膜１９を形成する。前記貫通ビア膜１９は鍍金工程を利用して形成され得る。前記鍍金工程は無電解鍍金又は電気鍍金であり得る。前記貫通ビア膜１９は前記貫通ホール７を満たすように形成される。
【００３９】
図６を参照すれば、平坦化蝕刻工程を実施して前記第１層間絶縁膜５の上の前記絶縁ライナー膜９、前記第１バリア膜１１、前記ウェッティング膜１３、前記第２バリア膜１５、前記シード膜１７、及び前記貫通ビア膜１９を除去し、前記第１層間絶縁膜５の上部面を露出させる。したがって、前記貫通ホール７の内に絶縁ライナー９ａ、第１バリア膜パターン１１ａ、ウェッティング膜パターン１３ａ、第２バリア膜パターン１５ａ、シード膜パターン１７ａ、及び貫通ビア１９ａが残る。
【００４０】
図７を参照すれば、前記第１層間絶縁膜５の上に配線２１と第２層間絶縁膜２３とを形成する。前記第２層間絶縁膜２３の上に前記配線２１と電気的に連結される最上位配線２５を形成する。前記層間絶縁膜５、２３はシリコン酸化膜系列の物質で形成され得る。前記配線２１、２５は不純物がドーピングされたポリシリコンであるか、或いは金属含有膜によって形成され得る。前記第２層間絶縁膜２３の上に前記最上位配線２５を一部露出させるパッシベーション膜２７を形成する。前記パッシベーション膜２７はシリコン窒化膜や絶縁性高分子物質で形成され得る。前記パッシベーション膜２７の上に前記最上位配線２５と接する導電バンプ２９を形成する。前記導電バンプ２９は導電パッド２９ａとソルダボール２９ｂとを含み、鍍金工程を２回連続的に進行して形成され得る。前記導電パッド２９ａは銅のような金属物質で形成され得る。前記ソルダボール２９ｂは錫、鉛、及び銀を含むグループから選択される少なくとも１つの合金を包含できる。前記導電バンプ２９を形成した後に、前記基板１の前記第１面１ａの上に（前記パッシベーション膜２７の上に）支持体３１を付着させる。前記支持体３１はガラス基板、シリコン基板、金属基板、ポリマー基板等のような硬性材質、或いは伸縮性があるテープ等のような軟性材質で構成され得る。前記支持体３１は前記基板１の前記第１面１ａを保護する役割を果たす。
【００４１】
図８及び図９を参照すれば、前記支持体３１が付着された状態で前記基板１を覆して前記第２面１ｂが上になるようにする。そして、前記基板１に対して全面エッチバック工程を実施して前記第２面１ｂに隣接する前記基板１を第１厚さＴ１程度い除去する。この時、前記貫通ビア１９ａの外側を覆っている前記絶縁ライナー９ａと第１バリア膜パターン１１ａとが一部除去されて前記ウェッティング膜パターン１３ａが露出される。前記絶縁ライナー９ａの前記第２面１ｂからの高さは前記第１バリア膜パターン１１ａの前記第２面１ｂからの高さと同じであるか、或いはそれより低いことがあり得る。この時、前記貫通ビア１９ａは前記第２面１ｂから突出されている。
【００４２】
図２を再び参照して、前記基板１を覆し、前記支持体３１を除去することができる。
【００４３】
以下、このように製造された半導体チップ１００をパッケージングする過程に対して説明する。
【００４４】
図１０及び１１は本発明の一実施形態にしたがって半導体パッケージを製造する過程を示す断面図である。図１２は図１１のＢ部分を拡大した断面図である。
【００４５】
図１０乃至図１２を参照すれば、パッケージ基板２００の上に図１の半導体チップと同一である第１半導体チップ１００ａと第２半導体チップ１００ｂとを積層する。この時、前記第１半導体チップ１００ａのウェッティング膜パターン１３ａと前記第２半導体チップ１００ｂのソルダボール２９ｂとが接することができる。前記パッケージ基板２００は第１パッド２０２、第２パッド２０６、及び前記パッド２０２と２０６とを連結するビア２０４を包含できる。前記パッケージ基板２００は印刷回路基板であり得る。このような積層構造で熱を加えれば、前記ソルダボール２９ｂが溶けながら、前記ソルダボール２９ｂと前記ウェッティング膜パターン１３ａとの間で前記ソルダボール２９ｂの一部と前記ウェッティング膜パターン１３ａの一部が融合されて金属間化合物（Ｉｎｔｅｒｍｅｔａｌｌｉｃ ｃｏｍｐｏｕｎｄ、ＩＭＣ）層１２９が形成される。前記金属間化合物層１２９と前記ソルダボール２９ｂとの境界は不明確になり得る。前記金属間化合物層１２９は前記第２バリア膜パターン１５ａの側壁を一部覆うように前記ウェッティング膜パターン１３ａの上端部の中へ一部浸透され得る。前記ソルダボール２９ｂは前記ウェッティング膜パターン１３ａの側壁を一部覆うことができる。前記ウェッティング膜パターン１３ａは酸化が行われておらず、自然酸化膜が形成されていないので、前記ソルダボール２９ｂが溶けるとき、前記ウェッティング膜パターン１３ａの表面によく付着される。したがって、前記ソルダボール２９ｂと前記ウェッティング膜パターン１３ａとの間の接着力が向上され、界面抵抗が減少されて半導体パッケージの信頼性を向上させ得る。後続的に前記パッケージ基板２００の第２パッド２０６に外部ソルダボール２０８を付着させ得る。そして、前記半導体チップ１００ａ、１００ｂを覆うモールディング膜２１０を形成できる。
【００４６】
前記第２半導体チップ１００ｂは図１の半導体チップ１００と異なり得る。
【００４７】
図１３は本発明の他の実施形態による半導体チップの拡大断面図であり、ビアラスト（ｖｉａ ｌａｓｔ）構造を開示する。
【００４８】
図１３を参照すれば、貫通ビア１９ａは基板１、第１層間絶縁膜５及び第２層間絶縁膜２３を貫通して再配線３３と接する。前記再配線３３は前記貫通ビア１９ａと最上位配線２５とを電気的に連結させる。図１３の半導体チップは、前記第２層間絶縁膜２３と前記最上位配線２５とを形成した後に、貫通ビア１９ａを形成し、その後に前記再配線３３を形成することによって形成され得る。その以外の構成及び製造過程は図２を参照して説明したことと同一／類似であり得る。
【００４９】
図１４は本発明の他の実施形態による半導体パッケージの断面図である。
【００５０】
図１４を参照すれば、パッケージ基板２００の上に図１の半導体チップと同一である第１半導体チップ１００ａと第２半導体チップ１００ｂとを積層し、前記第２半導体チップ１００ｂを図１１とは異なって反対に覆して積層する。したがって、前記第１半導体チップ１００ａのウェッティング膜パターン１３ａと前記第２半導体チップ１００ｂのウェッティング膜パターン１３ａとが互いに対向するようにする。そして、これらの間に内部ソルダボール３５を配置させた後に加熱して前記内部ソルダボール３５が前記ウェッティング膜パターン１３ａと溶着されるようにする。前記内部ソルダボール３５は球形のソルダボールを利用するか、又は自己接合ソルダボンディング（ｓｅｌｆ−ａｓｓｅｍｂｌｙ ｓｏｌｄｅｒ ｂｏｎｄｉｎｇ）工程を利用して形成され得る。前記自己接合ソルダボンディングはソルダ粒子と接着樹脂を含む混合物を前記ウェッティング膜パターン１３ａの間に塗布した後、熱処理して前記ソルダ粒子の融点以上に加熱すれば、ソルダ粒子が前記接着樹脂の内部で流動して前記ウェッティング膜パターン１３ａ表面まで移動し、溶着されることによって進行し得る。
【００５１】
図１５は本発明の実施形態による半導体素子を具備するメモリカードを示したブロック図である。
【００５２】
図１５を参照すれば、メモリカード１２００はホスト１２３０とメモリ１２１０との諸般データ交換を制御するメモリコントローラ１２２０を包含できる。ＳＲＡＭ１２２１は中央処理装置１２２２の動作メモリとして使用され得る。ホストインターフェイス１２２３はメモリカード１２００と接続されるホストのデータ交換プロトコルを具備することができる。誤謬修正コード１２２４はメモリ１２１０から読出されたデータに含まれる誤謬を検出及び訂正できる。メモリインターフェイス１２２５はメモリ１２１０とインターフェイシングできる。中央処理装置１２２２はメモリコントローラ１２２０のデータを交換するための諸般制御動作を遂行できる。メモリ１２１０は本発明の実施形態の半導体チップ１００及び半導体パッケージの中で少なくともいずれか１つを包含できる。
【００５３】
図１６は本発明の実施形態による半導体素子を応用した情報処理システムを示したブロック図である。
【００５４】
図１６を参照すれば、情報処理システム１３００は本発明の実施形態による半導体チップ及び半導体パッケージの中で少なくともいずれか１つを具備するメモリシステム１３１０を包含できる。情報処理システム１３００はモバイル機器やコンピューター等を包含できる。一例として、情報処理システム１３００はシステムバス１３６０に電気的に連結されたメモリシステム１３１０、モデム１３２０、中央処理装置１３３０、ＲＡＭ１３４０、及びユーザーインターフェイス１３５０を包含できる。メモリシステム１３１０はメモリ１３１１とメモリコントローラ１３１２を包含でき、図１６のメモリカード１２００と実質的に同様に構成され得る。このようなメモリシステム１３１０には中央処理装置１３３０によって処理されたデータ又は外部から入力されたデータが格納され得る。情報処理システム１３００はメモリカード、半導体ディスク装置（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）、カメライメージプロセッサー（Ｃａｍｅｒａ Ｉｍａｇｅ Ｓｅｎｓｏｒ）及びその他の応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）に提供され得る。
【００５５】
以上の発明の詳細な説明は開示された実施状態に本発明を制限しようとする意図ではなく、本発明の要旨を逸脱しない範囲の内で多様な他の組合、変更及び環境で使用することができる。添付された請求の範囲は他の実施状態も含むことと解析しなければならない。
【符号の説明】
【００５６】
３ 集積回路
５ 第１層間絶縁膜
７ 貫通ホール
９ 絶縁ライナー膜
１１ 第１バリア膜
１３ 前記ウェッティング膜
１５ 第２バリア膜
１７ シード膜
１９ 貫通ビア膜
２１ 配線
２３ 第２層間絶縁膜
２５ 最上位配線
２７ パッシベーション膜
２９ 導電バンプ
２９ａ 導電パッド
２９ｂ ソルダボール
１００ 半導体チップ
【特許請求の範囲】
【請求項１】
基板と、
前記基板を貫通している貫通ビアと、
前記貫通ビアと前記基板との間に介在されたウェッティング膜と、
前記ウェッティング膜と前記貫通ビアとの間に介在されたシード膜と、を含む半導体チップ。
【請求項２】
前記貫通ビアは前記基板の表面から突出していることを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記貫通ビアの幅は前記基板の表面から突出している前記貫通ビアの高さと同一であるか、或いはそれより大きいことを特徴とする請求項２に記載の半導体チップ。
【請求項４】
前記ウェッティング膜と前記基板との間に介在された第１バリア膜と、
前記ウェッティング膜と前記シード膜との間に介在された第２バリア膜をさらに含むことを特徴とする請求項２に記載の半導体チップ。
【請求項５】
前記ウェッティング膜、前記第２バリア膜、及び前記シード膜は延長されて前記貫通ビアの突出部分を覆っており、
前記第１バリア膜は前記ウェッティング膜の突出部分の側壁を一部露出させていることを特徴とする請求項４に記載の半導体チップ。
【請求項６】
前記シード膜と前記貫通ビアとは銅を含み、
前記ウェッティング膜は金、白金、及びパラジウムを含むグループから選択される少なくとも１つであることを特徴とする請求項１に記載の半導体チップ。
【請求項７】
パッケージ基板と、
前記パッケージ基板の上に積層された複数の半導体チップと、
前記複数の半導体チップの間に介在されて前記半導体チップを電気的に連結させるソルダボールと、を含み、
前記複数の半導体チップの中でいずれか１つの半導体チップは、第１基板、前記第１基板を貫通し、前記第１基板から突出している第１貫通ビア、前記第１基板と前記第１貫通ビアとの間に介在された第１ウェッティング膜、及び前記第１ウェッティング膜と前記第１貫通ビアとの間に介在された第１シード膜を含み、
前記ソルダボールは金属間化合物層を介在して前記第１ウェッティング膜と連結されたことを特徴とする半導体パッケージ。
【請求項８】
前記複数の半導体チップの中で他の１つの半導体チップは導電パッドを含み、前記ソルダボールは前記金属間化合物層と前記導電パッドと同時に接していることを特徴とする請求項７に記載の半導体パッケージ。
【請求項９】
前記金属間化合物層は延長されて前記第１シード膜の側壁の少なくとも一部を覆っていることを特徴とする半導体パッケージ。
【請求項１０】
前記複数の半導体チップの中で他の１つの半導体チップは、第２基板、前記第２基板を貫通している第２貫通ビア、前記第２基板と前記第２貫通ビアとの間に介在された第２ウェッティング膜、及び前記第２ウェッティング膜と前記貫通ビアとの間に介在された第２シード膜を含み、
前記ソルダボールは前記第１ウェッティング膜と前記第２ウェッティング膜と同時に接していることを特徴とする請求項７に記載の請求項７に記載の半導体パッケージ。
【請求項１１】
基板にホールを形成する段階と、
前記ホールの内面にコンフォーマルにウェッティング膜を形成する段階と、
前記ウェッティング膜の上にコンフォーマルにシード膜を形成する段階と、
前記シード膜の上に前記ホールを満たす貫通ビアを形成する段階と、
前記基板の下部を除去して前記ウェッティング膜を露出させる段階と、を含む半導体チップの製造方法。
【請求項１２】
前記ウェッティング膜を形成する段階は、物理的気相蒸着工程又は原子薄膜蒸着工程を利用して形成することを特徴とする請求項１１に記載の半導体チップの製造方法。
【請求項１３】
第１基板、前記第１基板を貫通し、前記第１基板から突出している貫通ビア、前記第１基板と前記貫通ビアとの間に介在して、突出した前記貫通ビアを覆っているウェッティング膜、及び前記ウェッティング膜と前記貫通ビアとの間に介在されたシード膜を含む半導体チップを準備する段階と、
前記半導体チップを第２基板の上にソルダボールを介在して実装する段階と、を含み、
前記ソルダボールは金属間化合物層を介在して前記第１ウェッティング膜に連結されたことを特徴とする半導体パッケージの製造方法。
【請求項１】
基板と、
前記基板を貫通している貫通ビアと、
前記貫通ビアと前記基板との間に介在されたウェッティング膜と、
前記ウェッティング膜と前記貫通ビアとの間に介在されたシード膜と、を含む半導体チップ。
【請求項２】
前記貫通ビアは前記基板の表面から突出していることを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記貫通ビアの幅は前記基板の表面から突出している前記貫通ビアの高さと同一であるか、或いはそれより大きいことを特徴とする請求項２に記載の半導体チップ。
【請求項４】
前記ウェッティング膜と前記基板との間に介在された第１バリア膜と、
前記ウェッティング膜と前記シード膜との間に介在された第２バリア膜をさらに含むことを特徴とする請求項２に記載の半導体チップ。
【請求項５】
前記ウェッティング膜、前記第２バリア膜、及び前記シード膜は延長されて前記貫通ビアの突出部分を覆っており、
前記第１バリア膜は前記ウェッティング膜の突出部分の側壁を一部露出させていることを特徴とする請求項４に記載の半導体チップ。
【請求項６】
前記シード膜と前記貫通ビアとは銅を含み、
前記ウェッティング膜は金、白金、及びパラジウムを含むグループから選択される少なくとも１つであることを特徴とする請求項１に記載の半導体チップ。
【請求項７】
パッケージ基板と、
前記パッケージ基板の上に積層された複数の半導体チップと、
前記複数の半導体チップの間に介在されて前記半導体チップを電気的に連結させるソルダボールと、を含み、
前記複数の半導体チップの中でいずれか１つの半導体チップは、第１基板、前記第１基板を貫通し、前記第１基板から突出している第１貫通ビア、前記第１基板と前記第１貫通ビアとの間に介在された第１ウェッティング膜、及び前記第１ウェッティング膜と前記第１貫通ビアとの間に介在された第１シード膜を含み、
前記ソルダボールは金属間化合物層を介在して前記第１ウェッティング膜と連結されたことを特徴とする半導体パッケージ。
【請求項８】
前記複数の半導体チップの中で他の１つの半導体チップは導電パッドを含み、前記ソルダボールは前記金属間化合物層と前記導電パッドと同時に接していることを特徴とする請求項７に記載の半導体パッケージ。
【請求項９】
前記金属間化合物層は延長されて前記第１シード膜の側壁の少なくとも一部を覆っていることを特徴とする半導体パッケージ。
【請求項１０】
前記複数の半導体チップの中で他の１つの半導体チップは、第２基板、前記第２基板を貫通している第２貫通ビア、前記第２基板と前記第２貫通ビアとの間に介在された第２ウェッティング膜、及び前記第２ウェッティング膜と前記貫通ビアとの間に介在された第２シード膜を含み、
前記ソルダボールは前記第１ウェッティング膜と前記第２ウェッティング膜と同時に接していることを特徴とする請求項７に記載の請求項７に記載の半導体パッケージ。
【請求項１１】
基板にホールを形成する段階と、
前記ホールの内面にコンフォーマルにウェッティング膜を形成する段階と、
前記ウェッティング膜の上にコンフォーマルにシード膜を形成する段階と、
前記シード膜の上に前記ホールを満たす貫通ビアを形成する段階と、
前記基板の下部を除去して前記ウェッティング膜を露出させる段階と、を含む半導体チップの製造方法。
【請求項１２】
前記ウェッティング膜を形成する段階は、物理的気相蒸着工程又は原子薄膜蒸着工程を利用して形成することを特徴とする請求項１１に記載の半導体チップの製造方法。
【請求項１３】
第１基板、前記第１基板を貫通し、前記第１基板から突出している貫通ビア、前記第１基板と前記貫通ビアとの間に介在して、突出した前記貫通ビアを覆っているウェッティング膜、及び前記ウェッティング膜と前記貫通ビアとの間に介在されたシード膜を含む半導体チップを準備する段階と、
前記半導体チップを第２基板の上にソルダボールを介在して実装する段階と、を含み、
前記ソルダボールは金属間化合物層を介在して前記第１ウェッティング膜に連結されたことを特徴とする半導体パッケージの製造方法。
【図１５】
【図１６】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１６】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−７００５７（Ｐ２０１３−７００５７Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１２−２０７９７４（Ｐ２０１２−２０７９７４）
【出願日】平成２４年９月２１日（２０１２．９．２１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２４年９月２１日（２０１２．９．２１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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