半導体チップとその製造方法、半導体装置
【課題】立体的な集積に適した、電磁妨害耐性に優れる半導体チップを提供する。また、その半導体チップを用いた、高い電磁妨害耐性と高い処理能力を両立する半導体装置を提供する。
【解決手段】能動素子もしくは受動素子と、それらの素子を電気的に接続する配線部を備えた半導体チップについて、配線部を被覆するように導電性薄膜を設ける。この導電性薄膜は配線部に対して、不要電磁波を遮蔽するシールドとして働くので、半導体チップの電磁妨害耐性が向上する。また、この半導体チップを三次元集積半導体装置に組み込むことで、隣接するチップをフェイス・トゥ・フェイス接続した場合でも、チップ間のクロストークを遮断できる。
【解決手段】能動素子もしくは受動素子と、それらの素子を電気的に接続する配線部を備えた半導体チップについて、配線部を被覆するように導電性薄膜を設ける。この導電性薄膜は配線部に対して、不要電磁波を遮蔽するシールドとして働くので、半導体チップの電磁妨害耐性が向上する。また、この半導体チップを三次元集積半導体装置に組み込むことで、隣接するチップをフェイス・トゥ・フェイス接続した場合でも、チップ間のクロストークを遮断できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、詳しくは半導体チップの電磁妨害耐性を向上させる構造とその製法、ならびに電磁妨害耐性に優れる半導体装置の構造に関する。
【背景技術】
【０００２】
電子機器に対する、市場からの小型化・高機能化・多機能化への要請はとどまるところを知らない。この要請に応えるため、電子機器に搭載される半導体装置についても、小型化・高機能化が求められている。
【０００３】
半導体装置の小型化・高機能化・多機能化を実現する一手法として、複数の半導体チップや受動素子を立体的に集積した三次元集積半導体装置が注目を集めている。単一の半導体チップのみで高機能化を図るのと同等以上の効果を、容易に得ることができるためである。
【０００４】
三次元集積半導体装置を実現する手法として、すでにスタックト・ダイ工法やパッケージ・オン・パッケージ工法が実用化されている。スタックト・ダイ工法とは、複数の半導体チップを立体的に積み重ね、個々の半導体チップとインターポーザをボンディングワイヤで接続する工法である。パッケージ・オン・パッケージ工法とは、インターポーザに実装済みの半導体チップを複数用意し、それらを積み重ねた後はんだボールなどで接続する工法である。
【０００５】
一方近年では、３Ｄ−ＳｉＰ（３Ｄ−Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）とも呼ばれる、半導体チップを貫通する電極を用いた三次元集積半導体装置の開発が盛んである（例として、特許文献１）。３Ｄ−ＳｉＰでは積み重ねた複数の半導体チップを、その半導体チップを貫通する多数の貫通電極で直接に接続する。半導体チップ間の通信がボンディングワイヤよりもはるかに短い配線で、インターポーザを経由せずに行えるため、三次元集積半導体装置全体の処理能力が、スタックト・ダイ工法やパッケージ・オン・パッケージ工法によるものに比べて飛躍的に向上する。
【０００６】
図４０は、典型的な３Ｄ−ＳｉＰの構成を示す説明図である。
３Ｄ−ＳｉＰ１は、回路要素１２と、回路要素間の電気的接続のための配線を含む配線部１３を備えた三種類の半導体チップ１０、１１０、２１０を、その厚さ方向に積み上げて構成されている。半導体チップ１０は、表面上の回路要素１２が図中下向きに配置されている。一方、半導体チップ１１０および２１０は、回路要素１２が図中上向きとなるよう配されている。つまり、半導体チップ１０と１１０は３Ｄ−ＳｉＰ１において、配線部１３が形成された表面を相互に対向させた状態で組みつけられている。このような組みつけ方をフェイス・トゥ・フェイス接続と呼ぶ場合がある。
【０００７】
各々の半導体チップに形成された回路要素１２は、所定の回路機能を実現する電気的部品である。例示するならば、ベース基板を用いて形成されたトランジスタ等の能動素子やベース基板表面などへ形成された受動素子である。
【０００８】
半導体チップ１１０、同２１０の内部には、一端が半導体チップの裏面（図中下面）に露出する貫通電極１８がそれぞれ設けられている。また、配線部１３を構成する配線の一部は、回路要素１２と貫通電極１８、および貫通電極１８間の相互接続に用いられる。各貫通電極１８は、貫通電極を取り囲むように形成された絶縁膜（図示せず）で、半導体チップから絶縁される。
【０００９】
半導体チップ１０と同１１０の間、および半導体チップ１１０と同２１０の間はマイクロバンプ１２０でそれぞれ物理的、電気的に接続される。各マイクロバンプは、図示しない絶縁材によって相互に電気的に絶縁されている。また、半導体チップ２１０を貫通する貫通電極１８のチップ裏面側端面には、パッド２１４が存在する。３Ｄ−ＳｉＰ１は、このパッドを経由して半導体チップ外部と電気的に接続される。
【００１０】
上記の通り、典型的な３Ｄ−ＳｉＰでは、集積される半導体チップの配線部がマイクロバンプ高さの距離、あるいは半導体チップの厚さの距離を隔てて近接する。その距離は、はなはだしい場合は２０μｍ以下にまで縮小する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】公開公報 ＷＯ０６／０１９１５６
【特許文献２】特開２００６−１７９８０６
【特許文献３】特許第３５３２７８８号
【発明の概要】
【発明が解決しようとする課題】
【００１２】
このように複数の配線部が近接した構造では、一方の配線部に含まれる配線が放射する電磁界が、他方の配線部に含まれる配線に伝播して生じるクロストーク・ノイズが増大する。強力なクロストーク・ノイズは、ノイズが乗った配線に接続される回路要素を誤動作させ、ひいては三次元集積半導体装置の異常動作を引き起こす。
【００１３】
三次元集積半導体装置における、半導体チップ間のクロストーク・ノイズを対策する構造の一種として、特許文献２に開示された発明を例示する。この発明においては、立体的に集積する半導体チップの、配線部が形成されている部分以外の表面に対して金属膜を形成する。さらに前記金属膜を接地電位に接続して、前記金属膜を不要電磁波を遮蔽するシールドに用いる。
【００１４】
しかし前記発明に基づく半導体装置では、配線部が形成された表面には全く防護手段が施されていない。そのため、図４０における半導体チップ１０および１１０のごとく、配線部が形成された表面を相互に対向させた状態で半導体チップを集積した場合、クロストーク・ノイズを回避する手立てはない。
【００１５】
三次元集積半導体装置における、半導体チップ間のクロストーク・ノイズを対策する構造の更なる例として、特許文献３に開示された発明を例示する。この発明においては、立体的に集積される個々の半導体チップに対して、配線部の表面全面に金属薄膜を形成する。この金属薄膜は、半導体チップを常温接合技術で集積する際の接合層になるとともに、半導体チップの放射ノイズを抑制するシールド層としても働く。この発明に基づく半導体装置であれば、配線部を不要電磁波から防護することは可能である。
【００１６】
しかし、前記発明に基づく半導体装置には、常温接合技術に起因する複数の技術的課題が存在する。
【００１７】
第一の課題は、配線層表面の金属層をきわめて平坦に形成しなければならない点である。常温接合技術における接合層には、サブミクロンオーダーでの平坦性が求められる。しかし半導体チップでは、配線部の表面にμｍオーダーの凹凸が存在するのが通常である。また、μｍオーダーの凹凸がある表面に平坦に金属薄膜を形成できるプロセスは存在しない。よって、前記発明を実用するにあたっては、配線部表面へ金属層を形成する工程に加えて、金属層を平坦化する工程が必須となる。
【００１８】
第二の課題は、チップ・トゥ・ウエハ接続プロセスの採用が困難となる点である。
常温接合技術では、接合面の清浄度が接合性に大きく影響する。そのため、接合直前に表面のクリーニングを行う必要がある。
ウエハ・トゥ・ウエハ接続であればこの特徴は問題にならない。一回の処理で多数のチップを一括で接合できるためだ。一方、チップ・トゥ・ウエハ接続に常温接合技術を適用する場合は、プロセスコストの大幅な増大が懸念される。前述の通り、常温接合技術においては接合面に高い清浄度が求められるため、ウエハ側の表面を、チップ接合工程の全ての時間にわたって清浄に保つ必要がある。これはチップ接合工程を全て真空系の中で行うことで可能となるが、それを実現する装置は装置そのもののコストも、ランニングコストも許容できない水準となるだろう。
【００１９】
他方、当業者においては半導体チップ間のクロストーク対策として、配線部の中に不要電磁波を遮蔽するような導体構造を設ける手法が考案できるであろう。例としては、配線部のいずれかの導体層に、回路要素を被覆するような大面積の導体パターンを設ける方法などが考えられる。
【００２０】
しかし前記の手法では、配線部の配線収容能力が低下する。配線部内に半導体チップの機能には不要な導体構造が形成される以上避けられない問題であり、この問題を解消するには、配線部を構成する導体層を増やすしかない。だが、配線部の導体層を増やすことは、半導体チップの生産コストの上昇に直結する。
【００２１】
これに加えて、ＣＭＰ（化学機械研磨法）や銅配線が適用される高度な半導体チップでは、大面積の導体パターンを形成することそのものにも技術的困難が存在する。大面積の銅パターンをＣＭＰで平坦化すると、銅層表面が凹状に削れるディッシング（段差）が発生し、その後の工程にも支障が生じるためである。
【００２２】
本発明は上記課題を鑑みてなされたものであり、立体的な集積に適した、電磁妨害耐性に優れる半導体チップの提供を目的としている。
【課題を解決するための手段】
【００２３】
上記の目的を達成するための請求項１に係る発明は、半導体チップのうち、半導体材料の層を少なくとも一つ含むベース基板と、前記ベース基板の表面において能動素子と受動素子のいずれか一つ以上で構成される回路要素と、前記回路要素が存在する表面上に交互に配された絶縁層と導体層で形成され、回路要素と半導体チップの外部を電気的に接続するための外部配線を含む配線部と、前記配線部をなす導体層のうち、前記ベース基板から最も離れた層に形成され、前記外部配線に接続された外部接続パッドと、前記外部接続パッドが形成された導体層を被覆し、かつ前記外部接続パッドをチップ外部に露出させるような開口部を備えた絶縁体からなるパッシベーション層とを備えるものであって、さらに、前記ベース基板に対して前記配線部および前記パッシベーション層を離隔した位置に、少なくとも一種類の金属ないし合金からなる導電性薄膜を具備し、かつ前記導電性薄膜のうち前記外部接続パッドに対応する部分には、第二の開口部が設けられていることを特徴とする半導体チップである。
【００２４】
請求項２にかかる発明は、請求項１に記載の半導体チップにおいて、さらに前記ベース基板を厚さ方向に貫通する貫通電極を備えることを特徴とする半導体チップである。
【００２５】
請求項３にかかる発明は、下記の１）、２）のうち少なくともいずれか一方を含むことを特徴とする、請求項２に記載の半導体チップである。
１）前記配線部に配置された、前記貫通電極と前記回路要素を電気的に接続するための内部配線。
２）前記配線部を形成する導体層のうち最も前記ベース基板から離れた層に形成され、前記外部配線に接続されていない貫通電極パッド、および前記貫通電極パッドと前記貫通電極を電気的に接続するために前記配線部に配置された貫通配線。
【００２６】
請求項４にかかる発明は、前記貫通電極が前記ベース基板に加えて前記配線部を厚さ方向に貫通していることを特徴とする、請求項２および３に記載の半導体チップである。
【００２７】
請求項５にかかる発明は、前記貫通電極の内部が導電材料で埋め込まれていることを特徴とする、請求項２から４に記載の半導体チップである。
【００２８】
請求項６にかかる発明は、前記導電材料と前記導電性薄膜を形成する材料とが、共通の材料を含むことを特徴とする、請求項５に記載の半導体チップである。
【００２９】
請求項７にかかる発明は、半導体チップのうち、半導体材料の層を少なくとも一つ含むベース基板と、前記ベース基板の表面において能動素子と受動素子のいずれか一つ以上で構成される回路要素と、前記回路要素が存在する表面上に交互に配された絶縁層と導体層で形成され、回路要素と半導体チップの外部を電気的に接続するための外部配線を含む配線部と、前記配線部をなす導体層のうち、前記ベースから最も離れた層に形成され、前記外部配線に接続された外部接続パッドと、前記外部接続パッドが形成された導体層を被覆し、かつパッドをチップ外部に露出させるような開口部を備えた絶縁体からなるパッシベーション層とを備えるものであって、さらに、前記ベース基板に対して前記配線部を離隔した位置に、少なくとも一種類の半導体材料を含む導体からなる導電性薄膜を具備し、かつ前記導電性薄膜のうち前記外部接続パッドに対応する部分には、第二の開口部が設けられていることを特徴とする半導体チップである。
【００３０】
請求項８にかかる発明は、前記導電性薄膜に含まれる半導体材料が、１．５Ω・ｃｍ以下の比抵抗を示すことを特徴とする、請求項７に記載の半導体チップである。
【００３１】
請求項９にかかる発明は、請求項７または８に記載の半導体チップにおいて、さらに前記ベース基板を厚さ方向に貫通する貫通電極を備えることを特徴とする半導体チップである。
【００３２】
請求項１０にかかる発明は、前記配線部の中に、下記の１）、２）のうち少なくともいずれか一方を含むことを特徴とする、請求項９に記載の半導体チップである。
１）前記配線部に配置された、前記貫通電極と前記回路要素を電気的に接続するための内部配線。
２）前記配線部を形成する導体層のうち最も前記ベース基板から離れた層に形成され、前記外部配線に接続されていない貫通電極パッド、および前記貫通電極パッドと前記貫通電極を電気的に接続するために前記配線部に配置された貫通配線。
【００３３】
請求項１１にかかる発明は、前記貫通電極が前記配線部を厚さ方向に貫通していることを特徴とする、請求項９および１０に記載の半導体チップである。
【００３４】
請求項１２にかかる発明は、前記貫通電極の内部が導電材料で充填されていることを特徴とする、請求項９から１１に記載の半導体チップである。
【００３５】
請求項１３にかかる発明は、前記導電材料と前記導電性薄膜を形成する材料とが、共通の材料を含むことを特徴とする、請求項１２に記載の半導体チップである。
【００３６】
請求項１４にかかる発明は、前記導電性薄膜が不要電磁波の遮蔽のために設けられていることを特徴とする、請求項１から１３に記載の半導体チップである。
【００３７】
請求項１５にかかる発明は、前記導電性薄膜が、前記配線部のうち電源電位を供給する部分に接続されていることを特徴とする、請求項１から１４に記載の半導体チップである。
【００３８】
請求項１６にかかる発明は、前記導電性薄膜と前記電源電位を供給する配線部との電気的接続を、電源電位を供給するための前記外部接続パッドを前記導電性薄膜で被覆して得ていることを特徴とする、請求項１５に記載の半導体チップである。
【００３９】
請求項１７にかかる発明は、前記導電性薄膜が、前記配線部のうち接地電位を供給する部分に接続されていることを特徴とする請求項１から１４に記載の半導体チップである。
【００４０】
請求項１８にかかる発明は、前記導電性薄膜と前記接地電位を供給する配線部との電気的接続を、接地電位を供給するための前記外部接続パッドを前記導電性薄膜で被覆して得ていることを特徴とする、請求項１７に記載の半導体チップである。
【００４１】
請求項１９にかかる発明は、請求項１から１８に記載の半導体チップを少なくとも一つ含んだ、複数の半導体チップを立体的に集積したことを特徴とする三次元集積半導体装置である。
【００４２】
請求項２０にかかる発明は、請求項１９に記載の三次元集積半導体装置において、請求項１から１８に記載の半導体チップと電気的に接続される第二の半導体チップが、半導体材料からなり、少なくとも一つの表面を備える第二ベースと、前記第二ベース基板の表面に形成された第二配線部とを備えており、かつ、請求項１から１８に記載の半導体チップと前記第二の半導体チップが、前記ベース基板の前記回路要素が形成された表面と、前記第二ベース基板の前記第二配線部が形成された表面が互いに近接するように集積されていることを特徴とする、請求項１９に記載の三次元集積半導体装置である。
【００４３】
請求項２１にかかる発明は、下記（ａ）から（ｃ）の工程を含むことを特徴とする、半導体チップの製造方法である。
（ａ）半導体チップのうち、能動素子と受動素子のいずれか一つ以上で構成される回路要素と、前記回路要素が存在する表面上に交互に配された絶縁層と導体層で形成され、回路要素と半導体チップの外部を電気的に接続するための外部配線を含む配線部と、前記配線部をなす導体層のうち前記回路要素から最も離れた層に形成され、前記外部配線に接続された外部接続パッドとを具備する半導体チップを準備する工程。
（ｂ）前記配線部の表面に導電性薄膜を形成する工程。
（ｃ）導電性薄膜のうち、前記外部接続パッドを被覆している部分に第二の開口部を設ける工程。
【００４４】
請求項２２にかかる発明は、下記（ａ）から（ｆ）の工程を含むことを特徴とする、半導体チップの製造方法である。
（ａ）半導体チップのうち、能動素子と受動素子のいずれか一つ以上で構成される回路要素と、前記回路要素が存在する表面上に交互に配された絶縁層と導体層で形成され、回路要素と半導体チップの外部を電気的に接続するための外部配線を含む配線部と、前記配線部をなす導体層のうち、前記回路要素から最も離れた層に形成され、前記外部配線に接続された外部接続パッドとを具備する半導体チップを準備する工程。
（ｂ）前記半導体チップに、貫通電極となる孔を加工する工程。
（ｃ）前記孔の側面に絶縁皮膜を形成する工程。
（ｄ）前記孔の内部に導電材料の膜を形成し、半導体チップの両面を導通する工程。
（ｅ）前記配線部の表面に導電性薄膜を形成する工程。
（ｆ）前記導電性薄膜のうち、前記外部接続パッドを被覆している部分に第二の開口部を設ける工程。
【００４５】
請求項２３にかかる発明は、下記（ａ）から（ｃ）の工程を含むことを特徴とする、半導体チップの製造方法である。
（ａ）半導体チップのうち、能動素子と受動素子のいずれか一つ以上で構成される回路要素と、前記回路要素が存在する表面上に交互に配された絶縁層と導体層で形成され、回路要素と半導体チップの外部を電気的に接続するための外部配線を含む配線部と、前記配線部をなす導体層のうち、前記回路要素から最も離れた層に形成され、前記外部配線に接続された外部接続パッドと、導電材料で側面を覆われたトレンチとを具備する半導体チップを準備する工程。
（ｂ）前記配線部の表面に前記導電性薄膜を形成する工程。
（ｃ）前記半導体チップの裏面を研削し、前記トレンチの内部に形成された前記導電材料を一部露出させる工程。
（ｄ）前記導電性薄膜のうち前記外部接続パッドを被覆している部分に、第二の開口部を設ける工程。
【発明の効果】
【００４６】
本発明の特徴は、半導体チップのうち、回路要素と配線部が形成された表面に不要電磁波を遮蔽するための導電性薄膜を形成することにある。半導体チップに、配線部の内部では形成が困難あるいは非効率な導電性薄膜を付与し、これをもって不要電磁波を原因とする誤動作に耐性を備えた半導体装置を提供可能とする。
【００４７】
導電性薄膜には、半導体チップの外部接続パッドを半導体チップの外部に露出させる、第二の開口部が形成される。これは、半導体チップの内部に形成された回路要素とチップ外の回路を接続するためである。
【００４８】
本発明の提示する構造は、貫通電極を備える半導体チップにも適用可能である。貫通電極の構造の違いは本発明の効果に影響しないためだ。また、半導体チップに貫通電極を形成する工程もビアファースト法、ビアミドル法、ビアラスト法のいずれを選択してもよい。さらに、貫通電極の内部に導電材料を充填するか否かも、用途に合わせて選択可能である。
【００４９】
前記導電性薄膜の材料は、単体金属、合金、半導体およびこれら複数の組み合わせのいずれでもよい。半導体を用いる場合は、ドーピングなどの手法で比抵抗を低下させるのが望ましい。また、貫通電極内部の導電材料と同じ材料を選択すると、より少ない工程で半導体チップを製造することが可能となる。
【００５０】
前記導電性薄膜を、常に一定の電位を供給する電源電位の配線、あるいは接地電位の配線に接続すると、不要電磁波の遮蔽能力が向上する。
【００５１】
本発明に基づいて提供される半導体チップは、３Ｄ−ＳｉＰなど複数の半導体チップを立体的に集積した三次元集積半導体装置の構成要素として好適である。特に複数の半導体チップを、双方の配線部を互いに近接するように対向させる場合は、前記導電性薄膜によるクロストーク・ノイズ抑制機能が最大限に発揮される。
【００５２】
本発明に基づいて提供された半導体チップを三次元集積半導体装置の一部として用いるにあたって、半導体チップ間を接合する材料、工法には一切の制限がない。これは半導体チップが元から備えていた外部接続パッドを、導電性薄膜形成後も半導体チップの外部に露出させているためである。そのために、半導体チップの接合工法が常温接合技術に限定されることがなくなり、既知の接合工法をそのまま利用可能となる。これに伴い、導電性薄膜に厳密な平坦性を求める必要もなくなるというメリットも生じる。
【００５３】
また同様の理由で、半導体装置の集積にチップ・トゥ・ウエハ接続プロセスを用いた場合でも、必要以上の工程、装置の複雑化を避けることができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施形態の半導体チップの一例を模式的に示した断面図である。
【図２】本発明の一実施形態の半導体チップによる三次元集積半導体装置の例を示した断面図である。
【図３】本発明の一実施形態の半導体チップの一例を模式的に示した断面図である。
【図４】本発明の一実施形態の半導体チップと、それを用いた三次元集積半導体装置を模式的に示したものである。
【図５】本発明の一実施形態の半導体チップによる三次元集積半導体装置の例を示した断面図である。
【図６】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図７】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図８】本発明の一実施形態の半導体チップの外部接続パッドの配置を示す図である。
【図９】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図１０】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図１１】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図１２】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図１３】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図１４】本発明の一実施形態の個々のメモリチップの断面構造を示す図である。
【図１５】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図１６】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図１７】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図１８】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図１９】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図２０】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図２１】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図２２】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図２３】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図２４】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図２５】本発明の一実施形態による三次元集積化半導体装置のシュム・プロットである。
【図２６】本発明を適用しない三次元集積半導体装置のシュム・プロットである。
【図２７】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図２８】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図２９】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図３０】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図３１】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図３２】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図３３】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図３４】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図３５】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図３６】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図３７】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図３８】本発明の一実施形態による三次元集積化半導体装置のシュム・プロットである。
【図３９】本発明を適用しない三次元集積半導体装置のシュム・プロットである。
【図４０】３Ｄ−ＳｉＰの構成の一例を示す断面図である。
【発明を実施するための形態】
【００５５】
以下、本発明による半導体チップの製造方法を説明する。なお、下記に記載した実施例は、発明の概念を説明するため便宜的に取り上げたものであり、何ら発明の実施形態を限定するものではない。
【００５６】
以下の各図表において、同じ構成要素に対しては、とくに断りがない限り複数の図表で同じ番号を付与している。
【００５７】
図１は、本発明に基づいて製作した半導体チップの一例を模式的に示したものである。
【００５８】
半導体チップ１０は、ベース基板１１と、ベース基板表面に形成された回路要素１２と、ベース基板の回路要素形成面に、絶縁層と導体層を交互に積層してなる配線部１３を備える。また、配線部を構成する導体層のうち、もっともベース基板から遠い層には、外部接続パッド１４がある。さらに、配線部のうちベース基板に対向する側の表面には、絶縁材料によるパッシベーション膜１５が配される。ただしパッシベーション膜１５のうち、外部接続パッドに対応する部分には開口部が形成されている。
【００５９】
ベース基板１１は、半導体材料からなる層を最低一つは備えた部材でなければならない。ただし、半導体材料の材質や構成は任意である。
構成に関しては、全体が単一の材料でできているベース基板を利用可能である。また、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｌａｔｏｒ）構造のように、異なる半導体材料の層が直接、もしくは絶縁体を介して積層された構成でもよい。
材料として代表的な物を例示するならば、単体半導体であれば単結晶シリコン、単結晶ゲルマニウムなどがある。炭化ケイ素や、ガリウム砒素、リン化インジウムをはじめとする化合物半導体も、ベース基板１１の材料として利用可能である。
【００６０】
半導体チップ１０が備える回路要素１２の種類は、本発明を適用する上での制約にはならない。トランジスタ、ダイオード等の能動素子を備えるチップであっても、抵抗などの受動素子を備えるチップであっても、また双方を備えるチップであっても、本発明を適用することができる。
【００６１】
配線部１３を構成する絶縁層は絶縁体で形成されていればよく、また導体層は導体で形成されていればよい。同様に、パッシベーション膜１５も一種類以上の絶縁体を含む膜であればよい。
【００６２】
パッシベーション膜１５の上には導電性薄膜１６が形成されている。この導電性薄膜が不要電磁波の伝播を遮断するシールドとして働き、半導体チップ１０の電磁妨害耐性を向上させる。導電性薄膜の構成材料としては、各種の単体金属、合金、半導体材料およびこれらを組み合わせて積層したものが採用できる。導電性薄膜を形成するプロセスも、採用した材料に応じて任意に選ぶことができる。
【００６３】
導電性薄膜１６には、外部接続パッド１４の全面を半導体チップ１０の外部に露出させるための開口部１７が設けられる。
【００６４】
ここで、必ずしも全ての外部接続パッド１４を露出させる必要はない。なぜなら、これによって半導体チップの電磁妨害耐性をより容易に高められるからである。
【００６５】
導電性薄膜１６の電磁波遮蔽性能を高める方法として、導電性薄膜１６の電位を何らかの方法で安定化することが考えられる。これは導電性薄膜１６と、配線層１２の中の電位が安定した配線、すなわち電源電位を供給する配線もしくは接地電位を供給する配線とを、電気的に接続することで実現される。導電性薄膜１６が電源電位を供給する外部接続パッド１４１ないし接地電位を供給する外部接続パッド１４２を覆っているならば、配線部１２に何ら配線を追加することなく、導電性薄膜を電位の安定した配線に接続できる。
【００６６】
図２には、こうして製作した半導体チップによる三次元集積半導体装置の一例を示した。
【００６７】
三次元集積半導体装置１００は、半導体チップ１０と第二の半導体チップ１１０で構成される。第二の半導体チップにも、回路要素１２が形成されたベース基板１１と配線部１３、パッシベーション膜１４、外部接続パッド１５が存在する。半導体チップ１０と同１１０は、互いのベース基板の回路要素形成面を対向するように積層されており、互いの外部接続パッドはマイクロバンプ１２０で接続される。マイクロバンプは両半導体チップの間の電気的接続も担っており、その材料として単体金属、合金を少なくとも一種類含む。公知の技術をかんがみれば、はんだ、金バンプ、金属膜を備える樹脂バンプなどが好適であろう。
【００６８】
三次元集積半導体装置１００はインターポーザ３００に実装されている。三次元集積半導体装置１００とインターポーザ３００は、半導体チップ１１０の外部接続パッドを介して電気的に接続される。その方法として、第一には図２に示すようなワイヤボンディング３１０によるものが挙げられる。また、ベース基板１１を公知の方法で薄くした上で、金属バンプ、もしくははんだボールで接続する方法も適用できる。インターポーザ３００は、例えばプリント配線板や多層配線基板、リードフレーム等である。ただし、ビルドアップ多層配線基板やシリコン配線基板のような、微細配線の形成に対応した配線基板を利用するのが望ましい。
【００６９】
図３は、本発明に基づいて製作した半導体チップの一例を模式的に示したものである。
【００７０】
半導体チップ１０は、ベース基板１１と、ベース基板表面に形成された回路要素１２と、ベース基板の回路要素形成面に、絶縁層と導体層を交互に積層してなる配線部１３を備える。また、配線部を構成する導体層のうち、もっともベース基板から遠い層には、外部接続パッド１４がある。さらに、配線部のうちベース基板に対向する側の表面には、絶縁材料によるパッシベーション膜１５が配される。ただしパッシベーション膜１５のうち、外部接続パッド１４に対応する部分には開口部が形成されている。
【００７１】
ベース基板１１は、半導体材料からなる層を最低一つは備えた部材でなければならない。ただし、部材の構成や半導体材料の材質は任意である。
構成としては、全体が単一の材料でできているベース基板は当然利用可能である。また、ＳＯＩ構造など、異なる半導体材料の層が直接、もしくは絶縁体を介して積層された構成でもよい。
材料として代表的な物を例示するならば、単体半導体であれば単結晶シリコン、単結晶ゲルマニウムなどがある。炭化ケイ素や、ガリウム砒素、リン化インジウムをはじめとする化合物半導体も、ベース基板１１の材料として利用可能である。
【００７２】
半導体チップ１０が備える回路要素１２の種類は、本発明を適用する上での制約にはならない。トランジスタ、ダイオード等の能動素子を備えるチップであっても、抵抗などの受動素子を備えるチップであっても、また双方を備えるチップであっても、本発明を適用することができる。
【００７３】
配線部１３を構成する絶縁層は絶縁体で形成されていればよく、また導体層は導体で形成されていればよい。同様に、パッシベーション膜１５も一種類以上の絶縁体を含む膜であればよい。
【００７４】
半導体チップ１０には、半導体チップの表裏を導通させる貫通電極１８が備わっている。貫通電極１８は側面に絶縁膜１８１を持ち、ベース基板１１やパッシベーション膜１４との間、および配線部１３の中の接続すべきでない配線と貫通電極を電気的に分離している。貫通電極の形状や加工プロセスは任意である。貫通電極内部が完全に導電材料で充填された構造でもよいし、貫通電極の側面のみに導電材料が形成されたコンフォーマル構造でもよい。
【００７５】
貫通電極の導電性を担う導電材料として、導電性を示すあらゆる材料が採用可能である。単体金属でも、合金でも、半導体でも、導電性フィラーを分散した樹脂でもよい。また、これらの中からいくつかを組み合わせた混合物や積層体を用いることもできる。
【００７６】
パッシベーション膜１５の上には導電性薄膜１６が形成されている。導電性薄膜の構成材料には、各種の単体金属、合金、半導体およびこれらを組み合わせて積層したものが利用できる。また、導電性薄膜１６は外部接続パッド１４の全面を半導体チップ外部に露出させるための開口部１７を持つ。
【００７７】
ここで、導電性薄膜１６の材料と、貫通電極１８を構成する導電材料のうち少なくとも一部が同じものであることを許容できれば、工程の簡略が可能である。
貫通電極に導電材料を埋め込むプロセスでは、貫通電極の内部だけでなく、導電材料を埋め込んだ側のウエハ表面にも余分な導電材料の層が形成されることが多い。一般的なプロセスでは、この余分な導電材料はエッチングやＣＭＰなどで完全に除去した上で次工程に供される。しかし、導電性薄膜１６と貫通電極１８が同じ材料で形成できるのであれば、余分な導電材料の層で導電性薄膜１６をかねることができる。これにより、余分な導電材料の除去工程を簡略、あるいは省略できる。
【００７８】
また、導電性薄膜１６が電源電位供給用の外部接続パッド１４１ないし接地電位を供給する外部接続パッド１４２を覆っているならば、配線部１２に配線を追加することなく、導電性薄膜１６を電位の安定した配線に接続できる。導電性薄膜１６の電位の安定は、電磁波遮蔽性能の向上につながる。
【００７９】
導電性薄膜１６と同様に、パッシベーション膜１５の上に貫通電極パッド１９が形成されている。貫通電極１８はパッシベーション膜１４を貫通しているため、貫通電極１８と貫通電極パッド１９は直接電気的に接続される。
【００８０】
図４は、本発明に基づいて製作した半導体チップと、それを用いた三次元集積半導体装置を模式的に示したものである。
【００８１】
半導体チップ１０は、ベース基板１１と、ベース基板表面に形成された回路要素１２と、ベース基板の回路要素形成面に、絶縁層と導体層を交互に積層してなる配線部１３とを備える。また、配線部を構成する導体層のうち、最もベース基板から遠い層には外部接続パッド１４および貫通電極パッド１９がある。さらに、配線部のうちベース基板に対向する側の表面には、絶縁材料によるパッシベーション膜１５が配される。ただしパッシベーション膜１５のうち、外部接続パッドと貫通電極パッドに対応する部分には開口部１７が形成されている。
以上に加えて、ベース基板１１を貫通する貫通電極１８が存在する。貫通電極１８とベース基板１１は絶縁膜１８１で分離される。また、貫通電極１８の一部については、その一端と貫通電極パッド１９が配線部１２の中の配線によって電気的に接続されている。
【００８２】
ベース基板１１は、半導体材料からなる層を最低一つは備えた部材でなければならない。ただし、部材の構成や半導体材料の種類は任意である。
構成としては、全体が単一の材料でできているベース基板は当然利用可能である。また、ＳＯＩ基板など、異なる半導体材料の層が直接、もしくは絶縁体を介して積層された構成でもよい。
材料として代表的な物を例示するならば、単体半導体であれば単結晶シリコン、単結晶ゲルマニウムなどがある。炭化ケイ素や、ガリウム砒素、リン化インジウムをはじめとする化合物半導体も、ベース基板１１の材料として利用可能である。
【００８３】
半導体チップ１０が備える回路要素１２の種類は、本発明を適用する上での制約にはならない。トランジスタ、ダイオード等の能動素子を備えるチップであっても、抵抗などの受動素子を備えるチップであっても、また双方を備えるチップであっても、本発明を適用することができる。
【００８４】
配線部１３を構成する絶縁層は絶縁体で形成されていればよく、また導体層は導体で形成されていればよい。同様に、パッシベーション膜１５も一種類以上の絶縁体を含む膜であればよい。
【００８５】
貫通電極１８は、ベース基板の回路要素形成面とその裏面を、もしくは回路要素そのものとベース基板の裏面を導通している。貫通電極の構造や加工プロセスは任意である。貫通電極内部が完全に導電材料で充填された構造でもよいし、貫通電極の側面と底面のみに導電材料の皮膜が形成されたコンフォーマル構造でもよい。
【００８６】
貫通電極の導電性を担う導電材料として、導電性を示すあらゆる材料が採用可能である。単体金属でも、合金でも、半導体でも、導電性フィラーを分散した樹脂でもよい。また、これらの中からいくつかを組み合わせた混合物や積層体を用いることもできる。
【００８７】
パッシベーション膜１５の上には導電性薄膜１６が形成されている。導電性薄膜の構成材料には、各種の単体金属、合金、半導体およびこれらを組み合わせて積層したものが利用できる。導電性薄膜１６は、外部接続パッド１４および貫通電極パッド１９を露出させる開口部１７を持つ。
【００８８】
ここで、導電性薄膜１６が電源電位を供給する外部接続パッド１４１ないし接地電位を供給する外部接続パッド１４２を覆っているならば、配線部１２に配線を追加せずに、導電性薄膜１６を電位の安定した配線に接続できる。導電性薄膜１６の電位が安定することは、電磁波遮蔽性能の向上につながる。
【００８９】
図５には、こうして製作した半導体チップによる三次元集積半導体装置の一例を示した。
【００９０】
三次元集積半導体装置１００は、半導体チップ１０と第二の半導体チップ１１０、第三の半導体チップ２１０で構成される。第二、第三の半導体チップにも、回路要素１２が形成されたベース基板１１と、配線部１３、パッシベーション膜１４、外部接続パッド１５が存在する。また、第三の半導体チップ２１０は貫通電極１８と貫通電極パッド１９を持つ。半導体チップ１０と同１１０は、互いのベース基板の回路要素形成面を対向するように積層されており、互いの外部接続パッドはマイクロバンプ１２０で接続される。一方、半導体チップ１０と２１０は、互いのベース基板の回路要素形成面が、ベース基板を介して対向するよう積層されている。半導体チップ１０と同２１０は、互いの貫通電極の端面を結合するマイクロバンプ２２０で接続されている。マイクロバンプは単体金属、合金のうち少なくとも一種類で構成される。公知の技術をかんがみれば、はんだ、金バンプ、金属膜を備える樹脂バンプなどが好適であろう。
【００９１】
三次元集積半導体装置１００はインターポーザ３００に実装される。三次元集積半導体装置１００とインターポーザ３００は、半導体チップ２１０の外部接続パッド１４と貫通電極パッド１９を介して電気的に接続される。接続にあたっては、図２に示すような金属バンプ３２０による方法のほか、ボンディングワイヤ、ＡＣＦなどが適用できる。インターポーザ３００は、例えばプリント配線板や多層配線基板、リードフレーム等である。ただし、ビルドアップ多層配線基板やシリコン配線基板のような、微細配線の形成に対応した配線基板を利用するのが望ましい。
【実施例１】
【００９２】
この実施例では、貫通電極を持たない半導体チップをもとに、電磁妨害耐性の高い半導体チップを製作した際の手順を説明する。さらに、その半導体チップを用いて三次元集積半導体装置を製作する手順も説明する。図６から図１３は、半導体チップおよび半導体装置の加工手順を説明する図である。
【００９３】
第一の準備工程として、個片化されている第一のテストチップ２０を用意した。図６に示すとおり、第一のテストチップ２０は、単結晶シリコン製のベース基板１１、ＣＭＯＳトランジスタによるドライバ２２、配線部２３、アルミニウム製の外部接続パッド２４、同じくアルミニウム製の電源供給のための外部接続パッド２４１、ポリイミド製のパッシベーション膜１５を備える。パッシベーション膜には全ての外部接続パッドを半導体チップ外部に露出させるために直径７０μｍの円形の開口が設けられていた。
【００９４】
第二の準備工程として、個片化済みの第二のテストチップ３０を用意した。第二のテストチップ３０の大まかな構成は図７に示すとおりであり、単結晶シリコン製のベース基板１１、配線部３３、アルミニウム製の外部接続パッド３４、同じくアルミニウム製の電源供給のための外部接続パッド３４１、ポリイミド製のパッシベーション膜１５を備える。パッド３４および同３４１のうち領域３０１に含まれるものは、第一のテストチップのパッド２４や２４１と対応する配列に配置される。（図８の平面図を参照）
【００９５】
第一工程として、第一のテストチップ２０のうちパッシベーション膜２５が形成された側の表面へ、開口部２７が設けられた銅薄膜２６を形成した。開口部２７は外部接続パッド２４を露出するように設けられる一方、電源供給用パッド２４１は銅薄膜２６に覆われるようにした。銅薄膜の厚さは０．７μｍであった。
第一工程は、以下に示す第一補工程の一と二の組み合わせで行った。
【００９６】
第一補工程の一として、第一のテストチップ２０のパッシベーション膜２５形成面全体にスパッタリングによる銅薄膜２６を形成した。（図示せず）
第一補副工程の二として、フォトレジスト１０００を用いたパターニングと選択的ウエットエッチングにより、図９（ａ）のように銅薄膜２６に開口部１７を形成した。開口部１７は直径７５μｍの円形とし、その中心はパッシベーション膜１５の開口部と一致させた。ウエットエッチングに際しては、銅薄膜を除去し、アルミニウムを侵さない公知のエッチング液を用いた。
その後、フォトレジスト１０００は除去してから次の工程へ進んだ。
【００９７】
また、以下の第一補工程の三から五を行うことでも、第一工程を完遂できた。
【００９８】
第一補工程の三としては、第一のテストチップ２０のパッシベーション膜２５形成面に対してフォトレジストのパターンを形成した。（図示せず）
続く第一補工程の四として、スパッタリングによる銅薄膜の形成を行った。
その上で、第一補工程の五として、フォトレジストパターンをその表面の銅薄膜ごとリフトオフした。以上の補工程から、図９（ｂ）のように、所望の位置に開口部１７を備える銅薄膜２６を得た。
【００９９】
第二工程として、第一のテストチップ２０のパッド２４の表面、および無電解銅薄膜２６の表面に金でできたスタッドバンプ１３０を形成した。スタッドバンプ形成後の模式図を図１０に示す。スタッドバンプ１３０の形成は、ワイヤボンダと金ワイヤを用いる公知の方法によって行った。スタッドバンプの高さは３０μｍとした。
【０１００】
第三工程として、三次元集積半導体装置１００の組み立てを行った。
まず、インターポーザ３００の表面に第二のテストチップ３０を、パッド３４が露出するように接着剤１４０で固定した。
続いて第二のテストチップ３０に対して第一のテストチップ２０をフリップチップ接続した。二つのチップ間の電気的接続は、スタッドバンプ１３０を利用して実現した。
最後に、チップ間の空隙に熱硬化性のアンダーフィル材３３０を充填し、大気中で加熱硬化した。（図１１）
【０１０１】
第四工程として、三次元集積半導体装置１００とインターポーザ３００を電気的に接続した。（図１２）この電気的接続は、外部接続パッド３４とインターポーザ３００をボンディングワイヤ３１０で接続することで実現した。
【０１０２】
完成した三次元集積半導体装置について、その電気的特性の評価を行った。
【０１０３】
図１３は、三次元集積半導体装置１００を、電気的な構造に注目して抽象化した模式図である。テストチップ２０内のドライバ２２については、入力信号配線２３１、出力信号配線２３２とも、外部接続パッド２４、バンプ１３０を経由してテストチップ３０の配線部３３へ引き出されている。これらの配線はさらに外部接続パッド３４を経て、装置外の評価システムに接続される。またテストチップ３０の配線部３３には、上記の系とは別に、配線２３１、２３２と平行に配されたモニター用の配線３３１がある。この配線もまた、装置外の測定システムに接続されている。
【０１０４】
ドライバ２２を動作させた場合に、モニター用の配線３３１に生じるクロストーク・ノイズの測定結果を表１に示す。表１における対象例とは、三次元集積半導体装置１００と同様の装置を、銅薄膜１６を設けないテストチップで組み立てたものの測定結果である。
【表１】
【実施例２】
【０１０５】
この実施例では、貫通電極を備えるとともに、高い電磁妨害耐性を示す半導体チップを製作した際の工程を説明する。また、製作した半導体チップを含む三次元集積半導体装置を製作した際の工程もあわせて説明する。図１５から図２４は、半導体チップおよび半導体装置の加工手順を説明する図である。
【０１０６】
第一の準備工程として、メモリチップ４０が一面に形成されたメモリウエハ４００を用意した。ウエハの直径は２００ｍｍ、ウエハの厚さは４０５μｍであった。
個々のメモリチップの断面構造を図１４に示す。個片で見た場合のメモリチップ４０は、ＳＯＩ基板からなるベース基板１１（詳細な構造は図示せず）、ＣＭＯＳトランジスタと受動素子からなるメモリ回路４２、配線部１３、金で被覆されたアルミニウム製の外部接続パッド１４、同じく金被覆アルミニウム製の接地電位供給のための外部接続パッド１４２、窒化シリコン製のパッシベーション膜１５を備える。パッシベーション膜には全ての外部接続パッドを半導体チップ外部に露出させるため、直径５０μｍの円形の開口が設けられていた。
【０１０７】
配線部１３の中には、貫通電極と配線部の導通を得るため外部接続パッド１４と同じ層に配置されたランド構造１４３、ランド構造１４３とメモリ回路を接続する内部配線、メモリ回路と外部接続パッドを結ぶ外部接続配線が配置されていた。（いずれも図示せず）
【０１０８】
第二の準備工程として、マイコンチップ５０を用意した。マイコンチップ５０の大まかな構成は図１５に示すとおりであり、単結晶シリコン製のベース基板１１、マイコン回路５２、配線部１３、金で被覆されたアルミニウム製の外部接続パッド１４、同じく金被覆アルミニウム製の接地電位供給のための外部接続パッド１４２、ポリイミド製のパッシベーション膜１５を備える。パッシベーション膜には全ての外部接続パッドを半導体チップ外部に露出させるため、直径５０μｍの円形の開口が設けられていた。
【０１０９】
第一工程として、メモリウエハ４００の所定の位置に、貫通電極のもととなる貫通孔１８２を形成した。（図１６）ここでいう所定の位置とは、前記ランド構造が配置された部分を含む。貫通孔１８２の加工には、公知の方法であるボッシュプロセスを用いた。孔の断面は直径３５μｍの円とした。また孔のピッチは最も狭い部分で１５０μｍであった。
【０１１０】
第二工程として、ベース基板１１や配線部１３中の配線と、貫通電極を絶縁するための絶縁膜１８１を形成した。図１７に示すように、テトラエトキシシランを材料とするプラズマＣＶＤ（化学気相成長法）で、二酸化ケイ素の薄膜１８１をメモリウエハ４００の表面全体に形成した。薄膜４８１の厚さは貫通孔１８２の側面で平均０．１７μｍであった。
【０１１１】
第三工程として、絶縁膜１８１のうち、外部接続パッド１４と１４２、およびランド構造１４３を被覆する部分を除去した。感光性エッチングレジストとドライエッチングを用いた公知の選択的エッチングプロセスで、絶縁膜１８１の不要部分を除去できた。エッチングレジスト除去後のメモリウエハの模式図を図１８に示す。
【０１１２】
第四工程として、導電性薄膜４６と貫通電極パッド４９の形成と、貫通孔４８２側面への導体材料部形成を行った。これは、以下の第四補工程の一から五に示すプロセスで行った。
【０１１３】
第四補工程の一として、バリアメタルとなる窒化チタン薄膜１８３を、スパッタリングでメモリウエハ４００表裏の露出面全体に形成した。工程終了時の模式図を図１９に示す。貫通孔１８２側面のバリアメタル厚は平均０．０８μｍであった。
【０１１４】
第四補工程の二として、めっきシード層となる銅薄膜を、スパッタリングでメモリウエハ４００の表裏全面に形成した。（図示せず）貫通孔１８２側面の銅薄膜の厚さは平均で０．５４μｍであった。
【０１１５】
第四補工程の三として、所望の形状の導電性薄膜４６、貫通電極パッド４９および４９１を作るためのめっきレジストパターン（図示せず）を形成した。
【０１１６】
第四補工程の四として、外部接続パッド１４に対して開口部１７を備える導電性薄膜４６、貫通電極パッド４９と４９１、ならびに貫通孔１８２側面の導体材料部を形成した。この補工程は窒化チタン薄膜をシード層とする電解銅めっきで行った。電解銅の厚さはメモリウエハ表面で平均５μｍ、貫通電極側面で平均３．４μｍであった。めっき完了後、めっきレジストパターンは除去した。
【０１１７】
第四補工程の五として、銅薄膜、ならびに窒化チタン薄膜１８３の不要部分をウエットエッチングで除去した。（図２０）
【０１１８】
第五工程として、上記の第四工程までを実施した第二のメモリウエハ４０１を用意し、このウエハの外部接続パッド１４、１４２と貫通電極パッド４９、４９１の表面に金スタッドバンプ１３０、１３０１を形成した。（図２１）スタッドバンプ１３０の形成は、ワイヤボンダと金ワイヤを用いる公知の方法によって行った。スタッドバンプ１３０の高さは４０μｍ、スタッドバンプ１３０１の高さは２０μｍとした。
【０１１９】
第六工程として、メモリウエハ４００と第二のメモリウエハ４０１を接合した。
予めメモリウエハ４００の裏面に未硬化の熱硬化性アンダーフィル材料３３０を塗布した上で、スタッドバンプ１３０を用いた公知の圧着プロセスによって両メモリウエハの貫通電極パッド４９１を接合した。その後、アンダーフィル材料３３０を硬化させた。（図２２）
【０１２０】
第七工程として、接合した二枚のメモリウエハを分割し、個々の積層メモリチップ１０１を得た。（図示せず）ウエハの分割には公知のウエハダイシング技術を用いた。
【０１２１】
第八工程として、積層メモリチップ１０１をインターポーザ３００に実装した。図２３の通り、金スタッドバンプ１３０１による圧着をもって、積層メモリチップ１０１とインターポーザ３００を電気的に接続した。その後、熱硬化性アンダーフィル材３３０を注入、熱硬化させた。
【０１２２】
第九工程として、マイコンチップ５０と積層メモリチップ１０１を接合して、三次元集積半導体装置１００を完成させた。（図２４）マイコンチップ５０の外部接続パッド１４に対して高さ２０μｍの金スタッドバンプ１３０を形成し、これをもって両チップの外部接続パッドを物理的、電気的に接続した。
【０１２３】
完成した三次元集積半導体装置１００について、その特性を評価した。図２５に本実施例で製作した三次元集積化半導体装置１００のシュム・プロットを示した。一方、対象例として本発明を適用しないマイコンチップとメモリチップで試作した三次元集積半導体装置のシュム・プロットを、図２６に示した。図２５で背景に色の付いた部分が、本発明の効果によってメモリ特性が改善した部分である。
【実施例３】
【０１２４】
この実施例では、貫通電極を備えた半導体チップを使って、高い電磁妨害耐性を示す半導体チップを製作した際の工程を説明する。また、製作した半導体チップを含む三次元集積半導体装置を組み立てた際の工程もあわせて説明する。図２７から図３７は、半導体チップおよび半導体装置の加工手順を説明する図である。
【０１２５】
第一の準備工程として、メモリチップ６０が一面に形成されたメモリウエハ６００を用意した。ウエハの直径は１５０ｍｍ、ウエハの厚さは６２５μｍであった。
個々のメモリチップの断面構造を図２７に示す。個片で見た場合のメモリチップ６０は、ＳＯＩ基板からなるベース基板６１（詳細な構造は図示せず）、ＣＭＯＳトランジスタと受動素子からなるメモリ回路４２、配線部１３、金で被覆されたアルミニウム製の外部接続パッド１４、同じく金被覆アルミニウム製の接地電位供給のための外部接続パッド１４２、窒化シリコン製のパッシベーション膜１５を備える。パッシベーション膜には全ての外部接続パッドを半導体チップ外部に露出させるため、直径５０μｍの円形の開口が設けられていた。
【０１２６】
ベース基板６１には、導電性シリコンが充填されたビアホール６８２が形成されている。ビアホール６８２は直径１０μｍ、深さ１１０μｍの円柱状で、その側壁には二酸化ケイ素による絶縁膜６８１が設けられている。ビアホール間のピッチは最も狭いところで２５μｍであった。またビアホール６８１は、配線部１３を経由して貫通電極パッド１９と電気的に接続されていた。
【０１２７】
第二の準備工程として、マイコンチップ５０を準備した。これは実施例２で用いたマイコンチップと全く同一のものである。（図１５参照）マイコンチップ５０に対しては、外部接続パッド１４、１４２上に金でできた高さ３０μｍのスタッドバンプ１３０を公知の方法で形成しておいた。
【０１２８】
第三の準備工程として、ガリウム砒素薄膜６６、ならびにガリウムインジウム砒素薄膜６６１が積層された、ガリウム砒素製のブランクウエハ１０１０を準備した。（図２８）支持ウエハは直径１５０ｍｍの円形で、その表面には厚さ１．２μｍの円形のアルミニウム砒素薄膜６６１が形成されていた。さらにその上に、直径１４５ｍｍ、厚さ１０μｍの円形のガリウム砒素薄膜６６が形成されていた。ガリウム砒素薄膜は炭素でドープされており、その抵抗率は１．４７Ω・ｃｍであった。
【０１２９】
第一工程として、ガリウム砒素薄膜６６に対して開口部１７を形成した。開口部の形成は、ガリウム砒素薄膜６６のうち所定の部分を、公知のエッチャントを用いたウエットエッチングで除去することで行った。開口部１７形成後のブランクウエハ１０１０を図２９に示す。開口部１７の径は５８．５μｍであった。
【０１３０】
ガリウム砒素薄膜６６は後の工程でメモリウエハ６００に転写される。そこで、開口部６７の配置は、ガリウム砒素薄膜６６を転写した際に外部接続パッド６４、貫通電極パッド６９を全て露出させるように定めた。
【０１３１】
第二工程として、メモリウエハ６００とブランクウエハ１０１０を貼り合わせた。
まず、ポリイミドを主成分とする感光性接着剤１４０１をメモリウエハ６００の配線層側表面に貼り付けたあと、全ての外部接続パッド１４、１４２および貫通電極パッド６９を露出させるパターンを形成した。
次いで、感光性接着剤１４０１を用いて、メモリウエハ６００とブランクウエハ１０２０を接着した。このとき、ブランクウエハ１０１０はガリウム砒素薄膜６６が形成された面を接着面とした。
第二工程の最後に、感光性接着剤１４０１を熱硬化させ、二枚のウエハを完全に固着させた。第二工程完了時のウエハの模式図を図３０に示す。
【０１３２】
第三工程として、ベース基板６１に埋設されたビアホール６８２を裏面に露出させて貫通電極６８とした。メモリウエハ６００をベース基板側から、ＢＧ（Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）とＣＭＰを用いて厚みが１００μｍになるまで研削した。その後、図３１に示す通り、メモリウエハ６００の研削面全面に対し、低温ＣＶＤによる二酸化ケイ素のパッシベーション膜６５１を形成した。ただし貫通電極６８の端部のみはパッシベーション膜６５１で被覆することなく、露出させた。
【０１３３】
第四工程として、貫通電極６８のベース基板６１側端部に、半導体チップ積層用のメタルポスト１５０を設けた。メタルポスト１５０は銅で形成し、ベース基板表面からの高さは５μｍとした。また、メタルポスト１５０の頂面には、厚さ２μｍのスズ薄膜１５０１を形成した。（図３２）
メタルポスト１５０とスズ薄膜１５０１の形成は、スパッタ銅をめっきシード層とする公知の電解めっきアディティブプロセスで実施した。
【０１３４】
第五工程として、ブランクウエハ１０１０をメモリウエハ６００から剥離した。まず、メモリウエハ６００のベース基板側にガラス製のサポートウエハ１０２０を耐酸性接着フィルム１０３０で貼り付けた。このとき、メタルポスト１５０全体を接着フィルムに埋設した。次いでメモリウエハ６００を塩酸に浸漬し、ガリウムインジウム砒素薄膜６８１を除去した。第五工程完了時のウエハ６００の模式図を図３３に示す。
【０１３５】
第六工程として、上記第四工程までを適用した第二のメモリウエハ６０１を用意し、メモリウエハ６００と電気的、物理的に接合した。（図３４）ウエハ間で対応する外部接続パッド６４とメタルポスト１５０、および貫通電極パッド６９とメタルポスト１５０をアライメントした上で、リフローによって一括で接合した。その後、ウエハ間にアンダーフィル材料（図示せず）を充填・硬化した。
【０１３６】
第七工程として、第五工程と同様に、第二のメモリウエハに接合したブランクウエハ１０１０を除去した。
【０１３７】
第八工程として、ガラス製の第二のサポートウエハ１０２１を、外部接続パッド１４の露出する面へ新たに貼り付けるとともに、サポートウエハ１０２０の剥離を行った。（図３５）
【０１３８】
第九工程として、メモリウエハ６００、６０１およびサポートウエハ１０２１を一括でダイシングし、個々の積層メモリ１０２へと分離した。（図示せず）
【０１３９】
第十工程として、積層メモリ１０２をビルドアップ多層基板によるインターポーザ３３０に実装した。実装にはメタルポスト１５０を用いた。この後、個片化したサポートウエハ１０２１を剥離した。（図３６）
【０１４０】
第十一工程として、マイコンチップ５０と積層メモリチップ１０１を接合して、三次元集積半導体装置１００を完成させた。（図３７）
【０１４１】
完成した三次元集積半導体装置１００について、その特性を評価した。図３８に本実施例で製作した三次元集積化半導体装置１００のシュム・プロットを示した。一方、対象例として本発明を適用しないマイコンチップとメモリチップで試作した三次元集積半導体装置のシュム・プロットを、図３９に示した。図３８で背景に色の付いた部分が、本発明の効果によってメモリ特性が改善した部分である。
【符号の説明】
【０１４２】
１…３Ｄ−ＳｉＰ
１０、１１０、２１０…半導体チップ
１１、６１…ベース基板
１２…回路要素
１３、２３、３３…配線部
１４、２４、３４…外部接続パッド
１５…パッシベーション膜
１６…導電性薄膜
１７…導電性薄膜の開口部
１８、６８…貫通電極
１９、４９…貫通電極パッド
２０、３０…テストチップ
２２…ＣＭＯＳによるドライバ
２６…銅薄膜
４０、６０…メモリチップ
４２、６２…メモリ回路
５０…マイコンチップ
５２…マイコン回路
６６…ガリウム砒素薄膜
１００…三次元集積半導体装置
１０１…積層メモリチップ
１２０…マイクロバンプ
１３０、１３０１…スタッドバンプ
１４０、１４０１…接着剤
１４１、２４１、３４１…電源供給のための外部接続パッド
１４２…接地電位供給のための外部接続パッド
１４３…ランド構造
１５０…メタルポスト
１８１…貫通電極側面の絶縁皮膜
１８２…貫通孔
１８３…バリアメタル
２３１…入力信号配線
２３２…出力信号配線
３００…インターポーザ
３１０…ボンディングワイヤ
３２０…はんだバンプ
３３０…アンダーフィル材料
３３１…モニター配線
４００、４０１、６００、６０１…メモリチップウエハ
４９１…半導体チップ裏面の貫通電極パッド
６５１…裏面側のパッシベーション膜
６８１…ビアホール側面の絶縁皮膜
６８２…ビアホール
１０００…フォトレジスト
１０１０…ブランクウエハ
１０２０、１０２１…サポートウエハ
１０３０…接着フィルム
１５０１…スズ薄膜
【技術分野】
【０００１】
本発明は半導体装置に係り、詳しくは半導体チップの電磁妨害耐性を向上させる構造とその製法、ならびに電磁妨害耐性に優れる半導体装置の構造に関する。
【背景技術】
【０００２】
電子機器に対する、市場からの小型化・高機能化・多機能化への要請はとどまるところを知らない。この要請に応えるため、電子機器に搭載される半導体装置についても、小型化・高機能化が求められている。
【０００３】
半導体装置の小型化・高機能化・多機能化を実現する一手法として、複数の半導体チップや受動素子を立体的に集積した三次元集積半導体装置が注目を集めている。単一の半導体チップのみで高機能化を図るのと同等以上の効果を、容易に得ることができるためである。
【０００４】
三次元集積半導体装置を実現する手法として、すでにスタックト・ダイ工法やパッケージ・オン・パッケージ工法が実用化されている。スタックト・ダイ工法とは、複数の半導体チップを立体的に積み重ね、個々の半導体チップとインターポーザをボンディングワイヤで接続する工法である。パッケージ・オン・パッケージ工法とは、インターポーザに実装済みの半導体チップを複数用意し、それらを積み重ねた後はんだボールなどで接続する工法である。
【０００５】
一方近年では、３Ｄ−ＳｉＰ（３Ｄ−Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）とも呼ばれる、半導体チップを貫通する電極を用いた三次元集積半導体装置の開発が盛んである（例として、特許文献１）。３Ｄ−ＳｉＰでは積み重ねた複数の半導体チップを、その半導体チップを貫通する多数の貫通電極で直接に接続する。半導体チップ間の通信がボンディングワイヤよりもはるかに短い配線で、インターポーザを経由せずに行えるため、三次元集積半導体装置全体の処理能力が、スタックト・ダイ工法やパッケージ・オン・パッケージ工法によるものに比べて飛躍的に向上する。
【０００６】
図４０は、典型的な３Ｄ−ＳｉＰの構成を示す説明図である。
３Ｄ−ＳｉＰ１は、回路要素１２と、回路要素間の電気的接続のための配線を含む配線部１３を備えた三種類の半導体チップ１０、１１０、２１０を、その厚さ方向に積み上げて構成されている。半導体チップ１０は、表面上の回路要素１２が図中下向きに配置されている。一方、半導体チップ１１０および２１０は、回路要素１２が図中上向きとなるよう配されている。つまり、半導体チップ１０と１１０は３Ｄ−ＳｉＰ１において、配線部１３が形成された表面を相互に対向させた状態で組みつけられている。このような組みつけ方をフェイス・トゥ・フェイス接続と呼ぶ場合がある。
【０００７】
各々の半導体チップに形成された回路要素１２は、所定の回路機能を実現する電気的部品である。例示するならば、ベース基板を用いて形成されたトランジスタ等の能動素子やベース基板表面などへ形成された受動素子である。
【０００８】
半導体チップ１１０、同２１０の内部には、一端が半導体チップの裏面（図中下面）に露出する貫通電極１８がそれぞれ設けられている。また、配線部１３を構成する配線の一部は、回路要素１２と貫通電極１８、および貫通電極１８間の相互接続に用いられる。各貫通電極１８は、貫通電極を取り囲むように形成された絶縁膜（図示せず）で、半導体チップから絶縁される。
【０００９】
半導体チップ１０と同１１０の間、および半導体チップ１１０と同２１０の間はマイクロバンプ１２０でそれぞれ物理的、電気的に接続される。各マイクロバンプは、図示しない絶縁材によって相互に電気的に絶縁されている。また、半導体チップ２１０を貫通する貫通電極１８のチップ裏面側端面には、パッド２１４が存在する。３Ｄ−ＳｉＰ１は、このパッドを経由して半導体チップ外部と電気的に接続される。
【００１０】
上記の通り、典型的な３Ｄ−ＳｉＰでは、集積される半導体チップの配線部がマイクロバンプ高さの距離、あるいは半導体チップの厚さの距離を隔てて近接する。その距離は、はなはだしい場合は２０μｍ以下にまで縮小する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】公開公報 ＷＯ０６／０１９１５６
【特許文献２】特開２００６−１７９８０６
【特許文献３】特許第３５３２７８８号
【発明の概要】
【発明が解決しようとする課題】
【００１２】
このように複数の配線部が近接した構造では、一方の配線部に含まれる配線が放射する電磁界が、他方の配線部に含まれる配線に伝播して生じるクロストーク・ノイズが増大する。強力なクロストーク・ノイズは、ノイズが乗った配線に接続される回路要素を誤動作させ、ひいては三次元集積半導体装置の異常動作を引き起こす。
【００１３】
三次元集積半導体装置における、半導体チップ間のクロストーク・ノイズを対策する構造の一種として、特許文献２に開示された発明を例示する。この発明においては、立体的に集積する半導体チップの、配線部が形成されている部分以外の表面に対して金属膜を形成する。さらに前記金属膜を接地電位に接続して、前記金属膜を不要電磁波を遮蔽するシールドに用いる。
【００１４】
しかし前記発明に基づく半導体装置では、配線部が形成された表面には全く防護手段が施されていない。そのため、図４０における半導体チップ１０および１１０のごとく、配線部が形成された表面を相互に対向させた状態で半導体チップを集積した場合、クロストーク・ノイズを回避する手立てはない。
【００１５】
三次元集積半導体装置における、半導体チップ間のクロストーク・ノイズを対策する構造の更なる例として、特許文献３に開示された発明を例示する。この発明においては、立体的に集積される個々の半導体チップに対して、配線部の表面全面に金属薄膜を形成する。この金属薄膜は、半導体チップを常温接合技術で集積する際の接合層になるとともに、半導体チップの放射ノイズを抑制するシールド層としても働く。この発明に基づく半導体装置であれば、配線部を不要電磁波から防護することは可能である。
【００１６】
しかし、前記発明に基づく半導体装置には、常温接合技術に起因する複数の技術的課題が存在する。
【００１７】
第一の課題は、配線層表面の金属層をきわめて平坦に形成しなければならない点である。常温接合技術における接合層には、サブミクロンオーダーでの平坦性が求められる。しかし半導体チップでは、配線部の表面にμｍオーダーの凹凸が存在するのが通常である。また、μｍオーダーの凹凸がある表面に平坦に金属薄膜を形成できるプロセスは存在しない。よって、前記発明を実用するにあたっては、配線部表面へ金属層を形成する工程に加えて、金属層を平坦化する工程が必須となる。
【００１８】
第二の課題は、チップ・トゥ・ウエハ接続プロセスの採用が困難となる点である。
常温接合技術では、接合面の清浄度が接合性に大きく影響する。そのため、接合直前に表面のクリーニングを行う必要がある。
ウエハ・トゥ・ウエハ接続であればこの特徴は問題にならない。一回の処理で多数のチップを一括で接合できるためだ。一方、チップ・トゥ・ウエハ接続に常温接合技術を適用する場合は、プロセスコストの大幅な増大が懸念される。前述の通り、常温接合技術においては接合面に高い清浄度が求められるため、ウエハ側の表面を、チップ接合工程の全ての時間にわたって清浄に保つ必要がある。これはチップ接合工程を全て真空系の中で行うことで可能となるが、それを実現する装置は装置そのもののコストも、ランニングコストも許容できない水準となるだろう。
【００１９】
他方、当業者においては半導体チップ間のクロストーク対策として、配線部の中に不要電磁波を遮蔽するような導体構造を設ける手法が考案できるであろう。例としては、配線部のいずれかの導体層に、回路要素を被覆するような大面積の導体パターンを設ける方法などが考えられる。
【００２０】
しかし前記の手法では、配線部の配線収容能力が低下する。配線部内に半導体チップの機能には不要な導体構造が形成される以上避けられない問題であり、この問題を解消するには、配線部を構成する導体層を増やすしかない。だが、配線部の導体層を増やすことは、半導体チップの生産コストの上昇に直結する。
【００２１】
これに加えて、ＣＭＰ（化学機械研磨法）や銅配線が適用される高度な半導体チップでは、大面積の導体パターンを形成することそのものにも技術的困難が存在する。大面積の銅パターンをＣＭＰで平坦化すると、銅層表面が凹状に削れるディッシング（段差）が発生し、その後の工程にも支障が生じるためである。
【００２２】
本発明は上記課題を鑑みてなされたものであり、立体的な集積に適した、電磁妨害耐性に優れる半導体チップの提供を目的としている。
【課題を解決するための手段】
【００２３】
上記の目的を達成するための請求項１に係る発明は、半導体チップのうち、半導体材料の層を少なくとも一つ含むベース基板と、前記ベース基板の表面において能動素子と受動素子のいずれか一つ以上で構成される回路要素と、前記回路要素が存在する表面上に交互に配された絶縁層と導体層で形成され、回路要素と半導体チップの外部を電気的に接続するための外部配線を含む配線部と、前記配線部をなす導体層のうち、前記ベース基板から最も離れた層に形成され、前記外部配線に接続された外部接続パッドと、前記外部接続パッドが形成された導体層を被覆し、かつ前記外部接続パッドをチップ外部に露出させるような開口部を備えた絶縁体からなるパッシベーション層とを備えるものであって、さらに、前記ベース基板に対して前記配線部および前記パッシベーション層を離隔した位置に、少なくとも一種類の金属ないし合金からなる導電性薄膜を具備し、かつ前記導電性薄膜のうち前記外部接続パッドに対応する部分には、第二の開口部が設けられていることを特徴とする半導体チップである。
【００２４】
請求項２にかかる発明は、請求項１に記載の半導体チップにおいて、さらに前記ベース基板を厚さ方向に貫通する貫通電極を備えることを特徴とする半導体チップである。
【００２５】
請求項３にかかる発明は、下記の１）、２）のうち少なくともいずれか一方を含むことを特徴とする、請求項２に記載の半導体チップである。
１）前記配線部に配置された、前記貫通電極と前記回路要素を電気的に接続するための内部配線。
２）前記配線部を形成する導体層のうち最も前記ベース基板から離れた層に形成され、前記外部配線に接続されていない貫通電極パッド、および前記貫通電極パッドと前記貫通電極を電気的に接続するために前記配線部に配置された貫通配線。
【００２６】
請求項４にかかる発明は、前記貫通電極が前記ベース基板に加えて前記配線部を厚さ方向に貫通していることを特徴とする、請求項２および３に記載の半導体チップである。
【００２７】
請求項５にかかる発明は、前記貫通電極の内部が導電材料で埋め込まれていることを特徴とする、請求項２から４に記載の半導体チップである。
【００２８】
請求項６にかかる発明は、前記導電材料と前記導電性薄膜を形成する材料とが、共通の材料を含むことを特徴とする、請求項５に記載の半導体チップである。
【００２９】
請求項７にかかる発明は、半導体チップのうち、半導体材料の層を少なくとも一つ含むベース基板と、前記ベース基板の表面において能動素子と受動素子のいずれか一つ以上で構成される回路要素と、前記回路要素が存在する表面上に交互に配された絶縁層と導体層で形成され、回路要素と半導体チップの外部を電気的に接続するための外部配線を含む配線部と、前記配線部をなす導体層のうち、前記ベースから最も離れた層に形成され、前記外部配線に接続された外部接続パッドと、前記外部接続パッドが形成された導体層を被覆し、かつパッドをチップ外部に露出させるような開口部を備えた絶縁体からなるパッシベーション層とを備えるものであって、さらに、前記ベース基板に対して前記配線部を離隔した位置に、少なくとも一種類の半導体材料を含む導体からなる導電性薄膜を具備し、かつ前記導電性薄膜のうち前記外部接続パッドに対応する部分には、第二の開口部が設けられていることを特徴とする半導体チップである。
【００３０】
請求項８にかかる発明は、前記導電性薄膜に含まれる半導体材料が、１．５Ω・ｃｍ以下の比抵抗を示すことを特徴とする、請求項７に記載の半導体チップである。
【００３１】
請求項９にかかる発明は、請求項７または８に記載の半導体チップにおいて、さらに前記ベース基板を厚さ方向に貫通する貫通電極を備えることを特徴とする半導体チップである。
【００３２】
請求項１０にかかる発明は、前記配線部の中に、下記の１）、２）のうち少なくともいずれか一方を含むことを特徴とする、請求項９に記載の半導体チップである。
１）前記配線部に配置された、前記貫通電極と前記回路要素を電気的に接続するための内部配線。
２）前記配線部を形成する導体層のうち最も前記ベース基板から離れた層に形成され、前記外部配線に接続されていない貫通電極パッド、および前記貫通電極パッドと前記貫通電極を電気的に接続するために前記配線部に配置された貫通配線。
【００３３】
請求項１１にかかる発明は、前記貫通電極が前記配線部を厚さ方向に貫通していることを特徴とする、請求項９および１０に記載の半導体チップである。
【００３４】
請求項１２にかかる発明は、前記貫通電極の内部が導電材料で充填されていることを特徴とする、請求項９から１１に記載の半導体チップである。
【００３５】
請求項１３にかかる発明は、前記導電材料と前記導電性薄膜を形成する材料とが、共通の材料を含むことを特徴とする、請求項１２に記載の半導体チップである。
【００３６】
請求項１４にかかる発明は、前記導電性薄膜が不要電磁波の遮蔽のために設けられていることを特徴とする、請求項１から１３に記載の半導体チップである。
【００３７】
請求項１５にかかる発明は、前記導電性薄膜が、前記配線部のうち電源電位を供給する部分に接続されていることを特徴とする、請求項１から１４に記載の半導体チップである。
【００３８】
請求項１６にかかる発明は、前記導電性薄膜と前記電源電位を供給する配線部との電気的接続を、電源電位を供給するための前記外部接続パッドを前記導電性薄膜で被覆して得ていることを特徴とする、請求項１５に記載の半導体チップである。
【００３９】
請求項１７にかかる発明は、前記導電性薄膜が、前記配線部のうち接地電位を供給する部分に接続されていることを特徴とする請求項１から１４に記載の半導体チップである。
【００４０】
請求項１８にかかる発明は、前記導電性薄膜と前記接地電位を供給する配線部との電気的接続を、接地電位を供給するための前記外部接続パッドを前記導電性薄膜で被覆して得ていることを特徴とする、請求項１７に記載の半導体チップである。
【００４１】
請求項１９にかかる発明は、請求項１から１８に記載の半導体チップを少なくとも一つ含んだ、複数の半導体チップを立体的に集積したことを特徴とする三次元集積半導体装置である。
【００４２】
請求項２０にかかる発明は、請求項１９に記載の三次元集積半導体装置において、請求項１から１８に記載の半導体チップと電気的に接続される第二の半導体チップが、半導体材料からなり、少なくとも一つの表面を備える第二ベースと、前記第二ベース基板の表面に形成された第二配線部とを備えており、かつ、請求項１から１８に記載の半導体チップと前記第二の半導体チップが、前記ベース基板の前記回路要素が形成された表面と、前記第二ベース基板の前記第二配線部が形成された表面が互いに近接するように集積されていることを特徴とする、請求項１９に記載の三次元集積半導体装置である。
【００４３】
請求項２１にかかる発明は、下記（ａ）から（ｃ）の工程を含むことを特徴とする、半導体チップの製造方法である。
（ａ）半導体チップのうち、能動素子と受動素子のいずれか一つ以上で構成される回路要素と、前記回路要素が存在する表面上に交互に配された絶縁層と導体層で形成され、回路要素と半導体チップの外部を電気的に接続するための外部配線を含む配線部と、前記配線部をなす導体層のうち前記回路要素から最も離れた層に形成され、前記外部配線に接続された外部接続パッドとを具備する半導体チップを準備する工程。
（ｂ）前記配線部の表面に導電性薄膜を形成する工程。
（ｃ）導電性薄膜のうち、前記外部接続パッドを被覆している部分に第二の開口部を設ける工程。
【００４４】
請求項２２にかかる発明は、下記（ａ）から（ｆ）の工程を含むことを特徴とする、半導体チップの製造方法である。
（ａ）半導体チップのうち、能動素子と受動素子のいずれか一つ以上で構成される回路要素と、前記回路要素が存在する表面上に交互に配された絶縁層と導体層で形成され、回路要素と半導体チップの外部を電気的に接続するための外部配線を含む配線部と、前記配線部をなす導体層のうち、前記回路要素から最も離れた層に形成され、前記外部配線に接続された外部接続パッドとを具備する半導体チップを準備する工程。
（ｂ）前記半導体チップに、貫通電極となる孔を加工する工程。
（ｃ）前記孔の側面に絶縁皮膜を形成する工程。
（ｄ）前記孔の内部に導電材料の膜を形成し、半導体チップの両面を導通する工程。
（ｅ）前記配線部の表面に導電性薄膜を形成する工程。
（ｆ）前記導電性薄膜のうち、前記外部接続パッドを被覆している部分に第二の開口部を設ける工程。
【００４５】
請求項２３にかかる発明は、下記（ａ）から（ｃ）の工程を含むことを特徴とする、半導体チップの製造方法である。
（ａ）半導体チップのうち、能動素子と受動素子のいずれか一つ以上で構成される回路要素と、前記回路要素が存在する表面上に交互に配された絶縁層と導体層で形成され、回路要素と半導体チップの外部を電気的に接続するための外部配線を含む配線部と、前記配線部をなす導体層のうち、前記回路要素から最も離れた層に形成され、前記外部配線に接続された外部接続パッドと、導電材料で側面を覆われたトレンチとを具備する半導体チップを準備する工程。
（ｂ）前記配線部の表面に前記導電性薄膜を形成する工程。
（ｃ）前記半導体チップの裏面を研削し、前記トレンチの内部に形成された前記導電材料を一部露出させる工程。
（ｄ）前記導電性薄膜のうち前記外部接続パッドを被覆している部分に、第二の開口部を設ける工程。
【発明の効果】
【００４６】
本発明の特徴は、半導体チップのうち、回路要素と配線部が形成された表面に不要電磁波を遮蔽するための導電性薄膜を形成することにある。半導体チップに、配線部の内部では形成が困難あるいは非効率な導電性薄膜を付与し、これをもって不要電磁波を原因とする誤動作に耐性を備えた半導体装置を提供可能とする。
【００４７】
導電性薄膜には、半導体チップの外部接続パッドを半導体チップの外部に露出させる、第二の開口部が形成される。これは、半導体チップの内部に形成された回路要素とチップ外の回路を接続するためである。
【００４８】
本発明の提示する構造は、貫通電極を備える半導体チップにも適用可能である。貫通電極の構造の違いは本発明の効果に影響しないためだ。また、半導体チップに貫通電極を形成する工程もビアファースト法、ビアミドル法、ビアラスト法のいずれを選択してもよい。さらに、貫通電極の内部に導電材料を充填するか否かも、用途に合わせて選択可能である。
【００４９】
前記導電性薄膜の材料は、単体金属、合金、半導体およびこれら複数の組み合わせのいずれでもよい。半導体を用いる場合は、ドーピングなどの手法で比抵抗を低下させるのが望ましい。また、貫通電極内部の導電材料と同じ材料を選択すると、より少ない工程で半導体チップを製造することが可能となる。
【００５０】
前記導電性薄膜を、常に一定の電位を供給する電源電位の配線、あるいは接地電位の配線に接続すると、不要電磁波の遮蔽能力が向上する。
【００５１】
本発明に基づいて提供される半導体チップは、３Ｄ−ＳｉＰなど複数の半導体チップを立体的に集積した三次元集積半導体装置の構成要素として好適である。特に複数の半導体チップを、双方の配線部を互いに近接するように対向させる場合は、前記導電性薄膜によるクロストーク・ノイズ抑制機能が最大限に発揮される。
【００５２】
本発明に基づいて提供された半導体チップを三次元集積半導体装置の一部として用いるにあたって、半導体チップ間を接合する材料、工法には一切の制限がない。これは半導体チップが元から備えていた外部接続パッドを、導電性薄膜形成後も半導体チップの外部に露出させているためである。そのために、半導体チップの接合工法が常温接合技術に限定されることがなくなり、既知の接合工法をそのまま利用可能となる。これに伴い、導電性薄膜に厳密な平坦性を求める必要もなくなるというメリットも生じる。
【００５３】
また同様の理由で、半導体装置の集積にチップ・トゥ・ウエハ接続プロセスを用いた場合でも、必要以上の工程、装置の複雑化を避けることができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施形態の半導体チップの一例を模式的に示した断面図である。
【図２】本発明の一実施形態の半導体チップによる三次元集積半導体装置の例を示した断面図である。
【図３】本発明の一実施形態の半導体チップの一例を模式的に示した断面図である。
【図４】本発明の一実施形態の半導体チップと、それを用いた三次元集積半導体装置を模式的に示したものである。
【図５】本発明の一実施形態の半導体チップによる三次元集積半導体装置の例を示した断面図である。
【図６】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図７】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図８】本発明の一実施形態の半導体チップの外部接続パッドの配置を示す図である。
【図９】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図１０】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図１１】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図１２】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図１３】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図１４】本発明の一実施形態の個々のメモリチップの断面構造を示す図である。
【図１５】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図１６】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図１７】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図１８】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図１９】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図２０】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図２１】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図２２】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図２３】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図２４】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図２５】本発明の一実施形態による三次元集積化半導体装置のシュム・プロットである。
【図２６】本発明を適用しない三次元集積半導体装置のシュム・プロットである。
【図２７】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図２８】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図２９】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図３０】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図３１】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図３２】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図３３】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図３４】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図３５】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図３６】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図３７】本発明の一実施形態の半導体チップおよび半導体装置の加工手順を説明する断面図である。
【図３８】本発明の一実施形態による三次元集積化半導体装置のシュム・プロットである。
【図３９】本発明を適用しない三次元集積半導体装置のシュム・プロットである。
【図４０】３Ｄ−ＳｉＰの構成の一例を示す断面図である。
【発明を実施するための形態】
【００５５】
以下、本発明による半導体チップの製造方法を説明する。なお、下記に記載した実施例は、発明の概念を説明するため便宜的に取り上げたものであり、何ら発明の実施形態を限定するものではない。
【００５６】
以下の各図表において、同じ構成要素に対しては、とくに断りがない限り複数の図表で同じ番号を付与している。
【００５７】
図１は、本発明に基づいて製作した半導体チップの一例を模式的に示したものである。
【００５８】
半導体チップ１０は、ベース基板１１と、ベース基板表面に形成された回路要素１２と、ベース基板の回路要素形成面に、絶縁層と導体層を交互に積層してなる配線部１３を備える。また、配線部を構成する導体層のうち、もっともベース基板から遠い層には、外部接続パッド１４がある。さらに、配線部のうちベース基板に対向する側の表面には、絶縁材料によるパッシベーション膜１５が配される。ただしパッシベーション膜１５のうち、外部接続パッドに対応する部分には開口部が形成されている。
【００５９】
ベース基板１１は、半導体材料からなる層を最低一つは備えた部材でなければならない。ただし、半導体材料の材質や構成は任意である。
構成に関しては、全体が単一の材料でできているベース基板を利用可能である。また、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｌａｔｏｒ）構造のように、異なる半導体材料の層が直接、もしくは絶縁体を介して積層された構成でもよい。
材料として代表的な物を例示するならば、単体半導体であれば単結晶シリコン、単結晶ゲルマニウムなどがある。炭化ケイ素や、ガリウム砒素、リン化インジウムをはじめとする化合物半導体も、ベース基板１１の材料として利用可能である。
【００６０】
半導体チップ１０が備える回路要素１２の種類は、本発明を適用する上での制約にはならない。トランジスタ、ダイオード等の能動素子を備えるチップであっても、抵抗などの受動素子を備えるチップであっても、また双方を備えるチップであっても、本発明を適用することができる。
【００６１】
配線部１３を構成する絶縁層は絶縁体で形成されていればよく、また導体層は導体で形成されていればよい。同様に、パッシベーション膜１５も一種類以上の絶縁体を含む膜であればよい。
【００６２】
パッシベーション膜１５の上には導電性薄膜１６が形成されている。この導電性薄膜が不要電磁波の伝播を遮断するシールドとして働き、半導体チップ１０の電磁妨害耐性を向上させる。導電性薄膜の構成材料としては、各種の単体金属、合金、半導体材料およびこれらを組み合わせて積層したものが採用できる。導電性薄膜を形成するプロセスも、採用した材料に応じて任意に選ぶことができる。
【００６３】
導電性薄膜１６には、外部接続パッド１４の全面を半導体チップ１０の外部に露出させるための開口部１７が設けられる。
【００６４】
ここで、必ずしも全ての外部接続パッド１４を露出させる必要はない。なぜなら、これによって半導体チップの電磁妨害耐性をより容易に高められるからである。
【００６５】
導電性薄膜１６の電磁波遮蔽性能を高める方法として、導電性薄膜１６の電位を何らかの方法で安定化することが考えられる。これは導電性薄膜１６と、配線層１２の中の電位が安定した配線、すなわち電源電位を供給する配線もしくは接地電位を供給する配線とを、電気的に接続することで実現される。導電性薄膜１６が電源電位を供給する外部接続パッド１４１ないし接地電位を供給する外部接続パッド１４２を覆っているならば、配線部１２に何ら配線を追加することなく、導電性薄膜を電位の安定した配線に接続できる。
【００６６】
図２には、こうして製作した半導体チップによる三次元集積半導体装置の一例を示した。
【００６７】
三次元集積半導体装置１００は、半導体チップ１０と第二の半導体チップ１１０で構成される。第二の半導体チップにも、回路要素１２が形成されたベース基板１１と配線部１３、パッシベーション膜１４、外部接続パッド１５が存在する。半導体チップ１０と同１１０は、互いのベース基板の回路要素形成面を対向するように積層されており、互いの外部接続パッドはマイクロバンプ１２０で接続される。マイクロバンプは両半導体チップの間の電気的接続も担っており、その材料として単体金属、合金を少なくとも一種類含む。公知の技術をかんがみれば、はんだ、金バンプ、金属膜を備える樹脂バンプなどが好適であろう。
【００６８】
三次元集積半導体装置１００はインターポーザ３００に実装されている。三次元集積半導体装置１００とインターポーザ３００は、半導体チップ１１０の外部接続パッドを介して電気的に接続される。その方法として、第一には図２に示すようなワイヤボンディング３１０によるものが挙げられる。また、ベース基板１１を公知の方法で薄くした上で、金属バンプ、もしくははんだボールで接続する方法も適用できる。インターポーザ３００は、例えばプリント配線板や多層配線基板、リードフレーム等である。ただし、ビルドアップ多層配線基板やシリコン配線基板のような、微細配線の形成に対応した配線基板を利用するのが望ましい。
【００６９】
図３は、本発明に基づいて製作した半導体チップの一例を模式的に示したものである。
【００７０】
半導体チップ１０は、ベース基板１１と、ベース基板表面に形成された回路要素１２と、ベース基板の回路要素形成面に、絶縁層と導体層を交互に積層してなる配線部１３を備える。また、配線部を構成する導体層のうち、もっともベース基板から遠い層には、外部接続パッド１４がある。さらに、配線部のうちベース基板に対向する側の表面には、絶縁材料によるパッシベーション膜１５が配される。ただしパッシベーション膜１５のうち、外部接続パッド１４に対応する部分には開口部が形成されている。
【００７１】
ベース基板１１は、半導体材料からなる層を最低一つは備えた部材でなければならない。ただし、部材の構成や半導体材料の材質は任意である。
構成としては、全体が単一の材料でできているベース基板は当然利用可能である。また、ＳＯＩ構造など、異なる半導体材料の層が直接、もしくは絶縁体を介して積層された構成でもよい。
材料として代表的な物を例示するならば、単体半導体であれば単結晶シリコン、単結晶ゲルマニウムなどがある。炭化ケイ素や、ガリウム砒素、リン化インジウムをはじめとする化合物半導体も、ベース基板１１の材料として利用可能である。
【００７２】
半導体チップ１０が備える回路要素１２の種類は、本発明を適用する上での制約にはならない。トランジスタ、ダイオード等の能動素子を備えるチップであっても、抵抗などの受動素子を備えるチップであっても、また双方を備えるチップであっても、本発明を適用することができる。
【００７３】
配線部１３を構成する絶縁層は絶縁体で形成されていればよく、また導体層は導体で形成されていればよい。同様に、パッシベーション膜１５も一種類以上の絶縁体を含む膜であればよい。
【００７４】
半導体チップ１０には、半導体チップの表裏を導通させる貫通電極１８が備わっている。貫通電極１８は側面に絶縁膜１８１を持ち、ベース基板１１やパッシベーション膜１４との間、および配線部１３の中の接続すべきでない配線と貫通電極を電気的に分離している。貫通電極の形状や加工プロセスは任意である。貫通電極内部が完全に導電材料で充填された構造でもよいし、貫通電極の側面のみに導電材料が形成されたコンフォーマル構造でもよい。
【００７５】
貫通電極の導電性を担う導電材料として、導電性を示すあらゆる材料が採用可能である。単体金属でも、合金でも、半導体でも、導電性フィラーを分散した樹脂でもよい。また、これらの中からいくつかを組み合わせた混合物や積層体を用いることもできる。
【００７６】
パッシベーション膜１５の上には導電性薄膜１６が形成されている。導電性薄膜の構成材料には、各種の単体金属、合金、半導体およびこれらを組み合わせて積層したものが利用できる。また、導電性薄膜１６は外部接続パッド１４の全面を半導体チップ外部に露出させるための開口部１７を持つ。
【００７７】
ここで、導電性薄膜１６の材料と、貫通電極１８を構成する導電材料のうち少なくとも一部が同じものであることを許容できれば、工程の簡略が可能である。
貫通電極に導電材料を埋め込むプロセスでは、貫通電極の内部だけでなく、導電材料を埋め込んだ側のウエハ表面にも余分な導電材料の層が形成されることが多い。一般的なプロセスでは、この余分な導電材料はエッチングやＣＭＰなどで完全に除去した上で次工程に供される。しかし、導電性薄膜１６と貫通電極１８が同じ材料で形成できるのであれば、余分な導電材料の層で導電性薄膜１６をかねることができる。これにより、余分な導電材料の除去工程を簡略、あるいは省略できる。
【００７８】
また、導電性薄膜１６が電源電位供給用の外部接続パッド１４１ないし接地電位を供給する外部接続パッド１４２を覆っているならば、配線部１２に配線を追加することなく、導電性薄膜１６を電位の安定した配線に接続できる。導電性薄膜１６の電位の安定は、電磁波遮蔽性能の向上につながる。
【００７９】
導電性薄膜１６と同様に、パッシベーション膜１５の上に貫通電極パッド１９が形成されている。貫通電極１８はパッシベーション膜１４を貫通しているため、貫通電極１８と貫通電極パッド１９は直接電気的に接続される。
【００８０】
図４は、本発明に基づいて製作した半導体チップと、それを用いた三次元集積半導体装置を模式的に示したものである。
【００８１】
半導体チップ１０は、ベース基板１１と、ベース基板表面に形成された回路要素１２と、ベース基板の回路要素形成面に、絶縁層と導体層を交互に積層してなる配線部１３とを備える。また、配線部を構成する導体層のうち、最もベース基板から遠い層には外部接続パッド１４および貫通電極パッド１９がある。さらに、配線部のうちベース基板に対向する側の表面には、絶縁材料によるパッシベーション膜１５が配される。ただしパッシベーション膜１５のうち、外部接続パッドと貫通電極パッドに対応する部分には開口部１７が形成されている。
以上に加えて、ベース基板１１を貫通する貫通電極１８が存在する。貫通電極１８とベース基板１１は絶縁膜１８１で分離される。また、貫通電極１８の一部については、その一端と貫通電極パッド１９が配線部１２の中の配線によって電気的に接続されている。
【００８２】
ベース基板１１は、半導体材料からなる層を最低一つは備えた部材でなければならない。ただし、部材の構成や半導体材料の種類は任意である。
構成としては、全体が単一の材料でできているベース基板は当然利用可能である。また、ＳＯＩ基板など、異なる半導体材料の層が直接、もしくは絶縁体を介して積層された構成でもよい。
材料として代表的な物を例示するならば、単体半導体であれば単結晶シリコン、単結晶ゲルマニウムなどがある。炭化ケイ素や、ガリウム砒素、リン化インジウムをはじめとする化合物半導体も、ベース基板１１の材料として利用可能である。
【００８３】
半導体チップ１０が備える回路要素１２の種類は、本発明を適用する上での制約にはならない。トランジスタ、ダイオード等の能動素子を備えるチップであっても、抵抗などの受動素子を備えるチップであっても、また双方を備えるチップであっても、本発明を適用することができる。
【００８４】
配線部１３を構成する絶縁層は絶縁体で形成されていればよく、また導体層は導体で形成されていればよい。同様に、パッシベーション膜１５も一種類以上の絶縁体を含む膜であればよい。
【００８５】
貫通電極１８は、ベース基板の回路要素形成面とその裏面を、もしくは回路要素そのものとベース基板の裏面を導通している。貫通電極の構造や加工プロセスは任意である。貫通電極内部が完全に導電材料で充填された構造でもよいし、貫通電極の側面と底面のみに導電材料の皮膜が形成されたコンフォーマル構造でもよい。
【００８６】
貫通電極の導電性を担う導電材料として、導電性を示すあらゆる材料が採用可能である。単体金属でも、合金でも、半導体でも、導電性フィラーを分散した樹脂でもよい。また、これらの中からいくつかを組み合わせた混合物や積層体を用いることもできる。
【００８７】
パッシベーション膜１５の上には導電性薄膜１６が形成されている。導電性薄膜の構成材料には、各種の単体金属、合金、半導体およびこれらを組み合わせて積層したものが利用できる。導電性薄膜１６は、外部接続パッド１４および貫通電極パッド１９を露出させる開口部１７を持つ。
【００８８】
ここで、導電性薄膜１６が電源電位を供給する外部接続パッド１４１ないし接地電位を供給する外部接続パッド１４２を覆っているならば、配線部１２に配線を追加せずに、導電性薄膜１６を電位の安定した配線に接続できる。導電性薄膜１６の電位が安定することは、電磁波遮蔽性能の向上につながる。
【００８９】
図５には、こうして製作した半導体チップによる三次元集積半導体装置の一例を示した。
【００９０】
三次元集積半導体装置１００は、半導体チップ１０と第二の半導体チップ１１０、第三の半導体チップ２１０で構成される。第二、第三の半導体チップにも、回路要素１２が形成されたベース基板１１と、配線部１３、パッシベーション膜１４、外部接続パッド１５が存在する。また、第三の半導体チップ２１０は貫通電極１８と貫通電極パッド１９を持つ。半導体チップ１０と同１１０は、互いのベース基板の回路要素形成面を対向するように積層されており、互いの外部接続パッドはマイクロバンプ１２０で接続される。一方、半導体チップ１０と２１０は、互いのベース基板の回路要素形成面が、ベース基板を介して対向するよう積層されている。半導体チップ１０と同２１０は、互いの貫通電極の端面を結合するマイクロバンプ２２０で接続されている。マイクロバンプは単体金属、合金のうち少なくとも一種類で構成される。公知の技術をかんがみれば、はんだ、金バンプ、金属膜を備える樹脂バンプなどが好適であろう。
【００９１】
三次元集積半導体装置１００はインターポーザ３００に実装される。三次元集積半導体装置１００とインターポーザ３００は、半導体チップ２１０の外部接続パッド１４と貫通電極パッド１９を介して電気的に接続される。接続にあたっては、図２に示すような金属バンプ３２０による方法のほか、ボンディングワイヤ、ＡＣＦなどが適用できる。インターポーザ３００は、例えばプリント配線板や多層配線基板、リードフレーム等である。ただし、ビルドアップ多層配線基板やシリコン配線基板のような、微細配線の形成に対応した配線基板を利用するのが望ましい。
【実施例１】
【００９２】
この実施例では、貫通電極を持たない半導体チップをもとに、電磁妨害耐性の高い半導体チップを製作した際の手順を説明する。さらに、その半導体チップを用いて三次元集積半導体装置を製作する手順も説明する。図６から図１３は、半導体チップおよび半導体装置の加工手順を説明する図である。
【００９３】
第一の準備工程として、個片化されている第一のテストチップ２０を用意した。図６に示すとおり、第一のテストチップ２０は、単結晶シリコン製のベース基板１１、ＣＭＯＳトランジスタによるドライバ２２、配線部２３、アルミニウム製の外部接続パッド２４、同じくアルミニウム製の電源供給のための外部接続パッド２４１、ポリイミド製のパッシベーション膜１５を備える。パッシベーション膜には全ての外部接続パッドを半導体チップ外部に露出させるために直径７０μｍの円形の開口が設けられていた。
【００９４】
第二の準備工程として、個片化済みの第二のテストチップ３０を用意した。第二のテストチップ３０の大まかな構成は図７に示すとおりであり、単結晶シリコン製のベース基板１１、配線部３３、アルミニウム製の外部接続パッド３４、同じくアルミニウム製の電源供給のための外部接続パッド３４１、ポリイミド製のパッシベーション膜１５を備える。パッド３４および同３４１のうち領域３０１に含まれるものは、第一のテストチップのパッド２４や２４１と対応する配列に配置される。（図８の平面図を参照）
【００９５】
第一工程として、第一のテストチップ２０のうちパッシベーション膜２５が形成された側の表面へ、開口部２７が設けられた銅薄膜２６を形成した。開口部２７は外部接続パッド２４を露出するように設けられる一方、電源供給用パッド２４１は銅薄膜２６に覆われるようにした。銅薄膜の厚さは０．７μｍであった。
第一工程は、以下に示す第一補工程の一と二の組み合わせで行った。
【００９６】
第一補工程の一として、第一のテストチップ２０のパッシベーション膜２５形成面全体にスパッタリングによる銅薄膜２６を形成した。（図示せず）
第一補副工程の二として、フォトレジスト１０００を用いたパターニングと選択的ウエットエッチングにより、図９（ａ）のように銅薄膜２６に開口部１７を形成した。開口部１７は直径７５μｍの円形とし、その中心はパッシベーション膜１５の開口部と一致させた。ウエットエッチングに際しては、銅薄膜を除去し、アルミニウムを侵さない公知のエッチング液を用いた。
その後、フォトレジスト１０００は除去してから次の工程へ進んだ。
【００９７】
また、以下の第一補工程の三から五を行うことでも、第一工程を完遂できた。
【００９８】
第一補工程の三としては、第一のテストチップ２０のパッシベーション膜２５形成面に対してフォトレジストのパターンを形成した。（図示せず）
続く第一補工程の四として、スパッタリングによる銅薄膜の形成を行った。
その上で、第一補工程の五として、フォトレジストパターンをその表面の銅薄膜ごとリフトオフした。以上の補工程から、図９（ｂ）のように、所望の位置に開口部１７を備える銅薄膜２６を得た。
【００９９】
第二工程として、第一のテストチップ２０のパッド２４の表面、および無電解銅薄膜２６の表面に金でできたスタッドバンプ１３０を形成した。スタッドバンプ形成後の模式図を図１０に示す。スタッドバンプ１３０の形成は、ワイヤボンダと金ワイヤを用いる公知の方法によって行った。スタッドバンプの高さは３０μｍとした。
【０１００】
第三工程として、三次元集積半導体装置１００の組み立てを行った。
まず、インターポーザ３００の表面に第二のテストチップ３０を、パッド３４が露出するように接着剤１４０で固定した。
続いて第二のテストチップ３０に対して第一のテストチップ２０をフリップチップ接続した。二つのチップ間の電気的接続は、スタッドバンプ１３０を利用して実現した。
最後に、チップ間の空隙に熱硬化性のアンダーフィル材３３０を充填し、大気中で加熱硬化した。（図１１）
【０１０１】
第四工程として、三次元集積半導体装置１００とインターポーザ３００を電気的に接続した。（図１２）この電気的接続は、外部接続パッド３４とインターポーザ３００をボンディングワイヤ３１０で接続することで実現した。
【０１０２】
完成した三次元集積半導体装置について、その電気的特性の評価を行った。
【０１０３】
図１３は、三次元集積半導体装置１００を、電気的な構造に注目して抽象化した模式図である。テストチップ２０内のドライバ２２については、入力信号配線２３１、出力信号配線２３２とも、外部接続パッド２４、バンプ１３０を経由してテストチップ３０の配線部３３へ引き出されている。これらの配線はさらに外部接続パッド３４を経て、装置外の評価システムに接続される。またテストチップ３０の配線部３３には、上記の系とは別に、配線２３１、２３２と平行に配されたモニター用の配線３３１がある。この配線もまた、装置外の測定システムに接続されている。
【０１０４】
ドライバ２２を動作させた場合に、モニター用の配線３３１に生じるクロストーク・ノイズの測定結果を表１に示す。表１における対象例とは、三次元集積半導体装置１００と同様の装置を、銅薄膜１６を設けないテストチップで組み立てたものの測定結果である。
【表１】
【実施例２】
【０１０５】
この実施例では、貫通電極を備えるとともに、高い電磁妨害耐性を示す半導体チップを製作した際の工程を説明する。また、製作した半導体チップを含む三次元集積半導体装置を製作した際の工程もあわせて説明する。図１５から図２４は、半導体チップおよび半導体装置の加工手順を説明する図である。
【０１０６】
第一の準備工程として、メモリチップ４０が一面に形成されたメモリウエハ４００を用意した。ウエハの直径は２００ｍｍ、ウエハの厚さは４０５μｍであった。
個々のメモリチップの断面構造を図１４に示す。個片で見た場合のメモリチップ４０は、ＳＯＩ基板からなるベース基板１１（詳細な構造は図示せず）、ＣＭＯＳトランジスタと受動素子からなるメモリ回路４２、配線部１３、金で被覆されたアルミニウム製の外部接続パッド１４、同じく金被覆アルミニウム製の接地電位供給のための外部接続パッド１４２、窒化シリコン製のパッシベーション膜１５を備える。パッシベーション膜には全ての外部接続パッドを半導体チップ外部に露出させるため、直径５０μｍの円形の開口が設けられていた。
【０１０７】
配線部１３の中には、貫通電極と配線部の導通を得るため外部接続パッド１４と同じ層に配置されたランド構造１４３、ランド構造１４３とメモリ回路を接続する内部配線、メモリ回路と外部接続パッドを結ぶ外部接続配線が配置されていた。（いずれも図示せず）
【０１０８】
第二の準備工程として、マイコンチップ５０を用意した。マイコンチップ５０の大まかな構成は図１５に示すとおりであり、単結晶シリコン製のベース基板１１、マイコン回路５２、配線部１３、金で被覆されたアルミニウム製の外部接続パッド１４、同じく金被覆アルミニウム製の接地電位供給のための外部接続パッド１４２、ポリイミド製のパッシベーション膜１５を備える。パッシベーション膜には全ての外部接続パッドを半導体チップ外部に露出させるため、直径５０μｍの円形の開口が設けられていた。
【０１０９】
第一工程として、メモリウエハ４００の所定の位置に、貫通電極のもととなる貫通孔１８２を形成した。（図１６）ここでいう所定の位置とは、前記ランド構造が配置された部分を含む。貫通孔１８２の加工には、公知の方法であるボッシュプロセスを用いた。孔の断面は直径３５μｍの円とした。また孔のピッチは最も狭い部分で１５０μｍであった。
【０１１０】
第二工程として、ベース基板１１や配線部１３中の配線と、貫通電極を絶縁するための絶縁膜１８１を形成した。図１７に示すように、テトラエトキシシランを材料とするプラズマＣＶＤ（化学気相成長法）で、二酸化ケイ素の薄膜１８１をメモリウエハ４００の表面全体に形成した。薄膜４８１の厚さは貫通孔１８２の側面で平均０．１７μｍであった。
【０１１１】
第三工程として、絶縁膜１８１のうち、外部接続パッド１４と１４２、およびランド構造１４３を被覆する部分を除去した。感光性エッチングレジストとドライエッチングを用いた公知の選択的エッチングプロセスで、絶縁膜１８１の不要部分を除去できた。エッチングレジスト除去後のメモリウエハの模式図を図１８に示す。
【０１１２】
第四工程として、導電性薄膜４６と貫通電極パッド４９の形成と、貫通孔４８２側面への導体材料部形成を行った。これは、以下の第四補工程の一から五に示すプロセスで行った。
【０１１３】
第四補工程の一として、バリアメタルとなる窒化チタン薄膜１８３を、スパッタリングでメモリウエハ４００表裏の露出面全体に形成した。工程終了時の模式図を図１９に示す。貫通孔１８２側面のバリアメタル厚は平均０．０８μｍであった。
【０１１４】
第四補工程の二として、めっきシード層となる銅薄膜を、スパッタリングでメモリウエハ４００の表裏全面に形成した。（図示せず）貫通孔１８２側面の銅薄膜の厚さは平均で０．５４μｍであった。
【０１１５】
第四補工程の三として、所望の形状の導電性薄膜４６、貫通電極パッド４９および４９１を作るためのめっきレジストパターン（図示せず）を形成した。
【０１１６】
第四補工程の四として、外部接続パッド１４に対して開口部１７を備える導電性薄膜４６、貫通電極パッド４９と４９１、ならびに貫通孔１８２側面の導体材料部を形成した。この補工程は窒化チタン薄膜をシード層とする電解銅めっきで行った。電解銅の厚さはメモリウエハ表面で平均５μｍ、貫通電極側面で平均３．４μｍであった。めっき完了後、めっきレジストパターンは除去した。
【０１１７】
第四補工程の五として、銅薄膜、ならびに窒化チタン薄膜１８３の不要部分をウエットエッチングで除去した。（図２０）
【０１１８】
第五工程として、上記の第四工程までを実施した第二のメモリウエハ４０１を用意し、このウエハの外部接続パッド１４、１４２と貫通電極パッド４９、４９１の表面に金スタッドバンプ１３０、１３０１を形成した。（図２１）スタッドバンプ１３０の形成は、ワイヤボンダと金ワイヤを用いる公知の方法によって行った。スタッドバンプ１３０の高さは４０μｍ、スタッドバンプ１３０１の高さは２０μｍとした。
【０１１９】
第六工程として、メモリウエハ４００と第二のメモリウエハ４０１を接合した。
予めメモリウエハ４００の裏面に未硬化の熱硬化性アンダーフィル材料３３０を塗布した上で、スタッドバンプ１３０を用いた公知の圧着プロセスによって両メモリウエハの貫通電極パッド４９１を接合した。その後、アンダーフィル材料３３０を硬化させた。（図２２）
【０１２０】
第七工程として、接合した二枚のメモリウエハを分割し、個々の積層メモリチップ１０１を得た。（図示せず）ウエハの分割には公知のウエハダイシング技術を用いた。
【０１２１】
第八工程として、積層メモリチップ１０１をインターポーザ３００に実装した。図２３の通り、金スタッドバンプ１３０１による圧着をもって、積層メモリチップ１０１とインターポーザ３００を電気的に接続した。その後、熱硬化性アンダーフィル材３３０を注入、熱硬化させた。
【０１２２】
第九工程として、マイコンチップ５０と積層メモリチップ１０１を接合して、三次元集積半導体装置１００を完成させた。（図２４）マイコンチップ５０の外部接続パッド１４に対して高さ２０μｍの金スタッドバンプ１３０を形成し、これをもって両チップの外部接続パッドを物理的、電気的に接続した。
【０１２３】
完成した三次元集積半導体装置１００について、その特性を評価した。図２５に本実施例で製作した三次元集積化半導体装置１００のシュム・プロットを示した。一方、対象例として本発明を適用しないマイコンチップとメモリチップで試作した三次元集積半導体装置のシュム・プロットを、図２６に示した。図２５で背景に色の付いた部分が、本発明の効果によってメモリ特性が改善した部分である。
【実施例３】
【０１２４】
この実施例では、貫通電極を備えた半導体チップを使って、高い電磁妨害耐性を示す半導体チップを製作した際の工程を説明する。また、製作した半導体チップを含む三次元集積半導体装置を組み立てた際の工程もあわせて説明する。図２７から図３７は、半導体チップおよび半導体装置の加工手順を説明する図である。
【０１２５】
第一の準備工程として、メモリチップ６０が一面に形成されたメモリウエハ６００を用意した。ウエハの直径は１５０ｍｍ、ウエハの厚さは６２５μｍであった。
個々のメモリチップの断面構造を図２７に示す。個片で見た場合のメモリチップ６０は、ＳＯＩ基板からなるベース基板６１（詳細な構造は図示せず）、ＣＭＯＳトランジスタと受動素子からなるメモリ回路４２、配線部１３、金で被覆されたアルミニウム製の外部接続パッド１４、同じく金被覆アルミニウム製の接地電位供給のための外部接続パッド１４２、窒化シリコン製のパッシベーション膜１５を備える。パッシベーション膜には全ての外部接続パッドを半導体チップ外部に露出させるため、直径５０μｍの円形の開口が設けられていた。
【０１２６】
ベース基板６１には、導電性シリコンが充填されたビアホール６８２が形成されている。ビアホール６８２は直径１０μｍ、深さ１１０μｍの円柱状で、その側壁には二酸化ケイ素による絶縁膜６８１が設けられている。ビアホール間のピッチは最も狭いところで２５μｍであった。またビアホール６８１は、配線部１３を経由して貫通電極パッド１９と電気的に接続されていた。
【０１２７】
第二の準備工程として、マイコンチップ５０を準備した。これは実施例２で用いたマイコンチップと全く同一のものである。（図１５参照）マイコンチップ５０に対しては、外部接続パッド１４、１４２上に金でできた高さ３０μｍのスタッドバンプ１３０を公知の方法で形成しておいた。
【０１２８】
第三の準備工程として、ガリウム砒素薄膜６６、ならびにガリウムインジウム砒素薄膜６６１が積層された、ガリウム砒素製のブランクウエハ１０１０を準備した。（図２８）支持ウエハは直径１５０ｍｍの円形で、その表面には厚さ１．２μｍの円形のアルミニウム砒素薄膜６６１が形成されていた。さらにその上に、直径１４５ｍｍ、厚さ１０μｍの円形のガリウム砒素薄膜６６が形成されていた。ガリウム砒素薄膜は炭素でドープされており、その抵抗率は１．４７Ω・ｃｍであった。
【０１２９】
第一工程として、ガリウム砒素薄膜６６に対して開口部１７を形成した。開口部の形成は、ガリウム砒素薄膜６６のうち所定の部分を、公知のエッチャントを用いたウエットエッチングで除去することで行った。開口部１７形成後のブランクウエハ１０１０を図２９に示す。開口部１７の径は５８．５μｍであった。
【０１３０】
ガリウム砒素薄膜６６は後の工程でメモリウエハ６００に転写される。そこで、開口部６７の配置は、ガリウム砒素薄膜６６を転写した際に外部接続パッド６４、貫通電極パッド６９を全て露出させるように定めた。
【０１３１】
第二工程として、メモリウエハ６００とブランクウエハ１０１０を貼り合わせた。
まず、ポリイミドを主成分とする感光性接着剤１４０１をメモリウエハ６００の配線層側表面に貼り付けたあと、全ての外部接続パッド１４、１４２および貫通電極パッド６９を露出させるパターンを形成した。
次いで、感光性接着剤１４０１を用いて、メモリウエハ６００とブランクウエハ１０２０を接着した。このとき、ブランクウエハ１０１０はガリウム砒素薄膜６６が形成された面を接着面とした。
第二工程の最後に、感光性接着剤１４０１を熱硬化させ、二枚のウエハを完全に固着させた。第二工程完了時のウエハの模式図を図３０に示す。
【０１３２】
第三工程として、ベース基板６１に埋設されたビアホール６８２を裏面に露出させて貫通電極６８とした。メモリウエハ６００をベース基板側から、ＢＧ（Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）とＣＭＰを用いて厚みが１００μｍになるまで研削した。その後、図３１に示す通り、メモリウエハ６００の研削面全面に対し、低温ＣＶＤによる二酸化ケイ素のパッシベーション膜６５１を形成した。ただし貫通電極６８の端部のみはパッシベーション膜６５１で被覆することなく、露出させた。
【０１３３】
第四工程として、貫通電極６８のベース基板６１側端部に、半導体チップ積層用のメタルポスト１５０を設けた。メタルポスト１５０は銅で形成し、ベース基板表面からの高さは５μｍとした。また、メタルポスト１５０の頂面には、厚さ２μｍのスズ薄膜１５０１を形成した。（図３２）
メタルポスト１５０とスズ薄膜１５０１の形成は、スパッタ銅をめっきシード層とする公知の電解めっきアディティブプロセスで実施した。
【０１３４】
第五工程として、ブランクウエハ１０１０をメモリウエハ６００から剥離した。まず、メモリウエハ６００のベース基板側にガラス製のサポートウエハ１０２０を耐酸性接着フィルム１０３０で貼り付けた。このとき、メタルポスト１５０全体を接着フィルムに埋設した。次いでメモリウエハ６００を塩酸に浸漬し、ガリウムインジウム砒素薄膜６８１を除去した。第五工程完了時のウエハ６００の模式図を図３３に示す。
【０１３５】
第六工程として、上記第四工程までを適用した第二のメモリウエハ６０１を用意し、メモリウエハ６００と電気的、物理的に接合した。（図３４）ウエハ間で対応する外部接続パッド６４とメタルポスト１５０、および貫通電極パッド６９とメタルポスト１５０をアライメントした上で、リフローによって一括で接合した。その後、ウエハ間にアンダーフィル材料（図示せず）を充填・硬化した。
【０１３６】
第七工程として、第五工程と同様に、第二のメモリウエハに接合したブランクウエハ１０１０を除去した。
【０１３７】
第八工程として、ガラス製の第二のサポートウエハ１０２１を、外部接続パッド１４の露出する面へ新たに貼り付けるとともに、サポートウエハ１０２０の剥離を行った。（図３５）
【０１３８】
第九工程として、メモリウエハ６００、６０１およびサポートウエハ１０２１を一括でダイシングし、個々の積層メモリ１０２へと分離した。（図示せず）
【０１３９】
第十工程として、積層メモリ１０２をビルドアップ多層基板によるインターポーザ３３０に実装した。実装にはメタルポスト１５０を用いた。この後、個片化したサポートウエハ１０２１を剥離した。（図３６）
【０１４０】
第十一工程として、マイコンチップ５０と積層メモリチップ１０１を接合して、三次元集積半導体装置１００を完成させた。（図３７）
【０１４１】
完成した三次元集積半導体装置１００について、その特性を評価した。図３８に本実施例で製作した三次元集積化半導体装置１００のシュム・プロットを示した。一方、対象例として本発明を適用しないマイコンチップとメモリチップで試作した三次元集積半導体装置のシュム・プロットを、図３９に示した。図３８で背景に色の付いた部分が、本発明の効果によってメモリ特性が改善した部分である。
【符号の説明】
【０１４２】
１…３Ｄ−ＳｉＰ
１０、１１０、２１０…半導体チップ
１１、６１…ベース基板
１２…回路要素
１３、２３、３３…配線部
１４、２４、３４…外部接続パッド
１５…パッシベーション膜
１６…導電性薄膜
１７…導電性薄膜の開口部
１８、６８…貫通電極
１９、４９…貫通電極パッド
２０、３０…テストチップ
２２…ＣＭＯＳによるドライバ
２６…銅薄膜
４０、６０…メモリチップ
４２、６２…メモリ回路
５０…マイコンチップ
５２…マイコン回路
６６…ガリウム砒素薄膜
１００…三次元集積半導体装置
１０１…積層メモリチップ
１２０…マイクロバンプ
１３０、１３０１…スタッドバンプ
１４０、１４０１…接着剤
１４１、２４１、３４１…電源供給のための外部接続パッド
１４２…接地電位供給のための外部接続パッド
１４３…ランド構造
１５０…メタルポスト
１８１…貫通電極側面の絶縁皮膜
１８２…貫通孔
１８３…バリアメタル
２３１…入力信号配線
２３２…出力信号配線
３００…インターポーザ
３１０…ボンディングワイヤ
３２０…はんだバンプ
３３０…アンダーフィル材料
３３１…モニター配線
４００、４０１、６００、６０１…メモリチップウエハ
４９１…半導体チップ裏面の貫通電極パッド
６５１…裏面側のパッシベーション膜
６８１…ビアホール側面の絶縁皮膜
６８２…ビアホール
１０００…フォトレジスト
１０１０…ブランクウエハ
１０２０、１０２１…サポートウエハ
１０３０…接着フィルム
１５０１…スズ薄膜
【特許請求の範囲】
【請求項１】
半導体チップのうち、
半導体材料の層を少なくとも一つ含むベース基板と、
前記ベース基板の表面において、能動素子と受動素子のいずれか一つ以上で構成される回路要素と、
前記回路要素が存在する表面上に交互に配された絶縁層と導体層で形成され、回路要素と半導体チップの外部を電気的に接続するための外部配線を含む配線部と、
前記配線部をなす導体層のうち、前記ベース基板から最も離れた層に形成され、前記外部配線に接続された外部接続パッドと、
前記外部接続パッドが形成された導体層を被覆し、かつ前記外部接続パッドをチップ外部に露出させるような開口部を備えた絶縁体からなるパッシベーション層と、
を備えるものであって、
さらに、前記ベース基板に対して前記配線部および前記パッシベーション層を離隔した位置に、少なくとも一種類の金属ないし合金からなる導電性薄膜を具備し、
かつ、前記導電性薄膜のうち前記外部接続パッドに対応する部分には第二の開口部が設けられていることを特徴とする半導体チップ。
【請求項２】
請求項１に記載の半導体チップにおいて、さらに前記ベース基板を厚さ方向に貫通する貫通電極を備えることを特徴とする半導体チップ。
【請求項３】
前記配線部の中に、下記の１）、２）のうち少なくともいずれか一方を含むことを特徴とする、請求項２に記載の半導体チップ。
１）前記配線部に配置された、前記貫通電極と前記回路要素を電気的に接続するための内部配線。
２）前記配線部を形成する導体層のうち最も前記ベース基板から離れた層に形成され、前記外部配線に接続されていない貫通電極パッド、および前記貫通電極パッドと前記貫通電極を電気的に接続するために前記配線部に配置された貫通配線。
【請求項４】
前記貫通電極が前記ベース基板に加えて前記配線部を厚さ方向に貫通していることを特徴とする、請求項２および３に記載の半導体チップ。
【請求項５】
前記貫通電極の内部が導電材料で埋め込まれていることを特徴とする、請求項２から４に記載の半導体チップ。
【請求項６】
前記導電材料と前記導電性薄膜を形成する材料とが、共通の材料を含むことを特徴とする、請求項５に記載の半導体チップ。
【請求項７】
半導体チップのうち、
半導体材料の層を少なくとも一つ含むベース基板と、
前記ベース基板の表面において、能動素子と受動素子のいずれか一つ以上で構成される回路要素と、
前記回路要素が存在する表面上に交互に配された絶縁層と導体層で形成され、回路要素と半導体チップの外部を電気的に接続するための外部配線を含む配線部と、
前記配線部をなす導体層のうち、前記ベースから最も離れた層に形成され、前記外部配線に接続された外部接続パッドと、
前記外部接続パッドが形成された導体層を被覆し、かつ前記外部接続をチップ外部に露出させるような開口部を備えた絶縁体からなるパッシベーション層と、
を備えるものであって、
さらに、
前記ベース基板に対して前記配線部を離隔した位置に、少なくとも一種類の半導体材料を含む導体からなる導電性薄膜を具備し、
かつ前記導電性薄膜のうち前記外部接続パッドに対応する部分には第二の開口部が設けられていることを特徴とする半導体チップ。
【請求項８】
前記導電性薄膜に含まれる半導体材料が、１．５Ω・ｃｍ以下の比抵抗を示すことを特徴とする、請求項７に記載の半導体チップ。
【請求項９】
請求項７または８に記載の半導体チップにおいて、さらに前記ベース基板を厚さ方向に貫通する貫通電極を備えることを特徴とする半導体チップ。
【請求項１０】
前記配線部の中に、下記の１）、２）のうち少なくともいずれか一方を含むことを特徴とする、請求項９に記載の半導体チップ。
１）前記配線部に配置された、前記貫通電極と前記回路要素を電気的に接続するための内部配線。
２）前記配線部を形成する導体層のうち最も前記ベース基板から離れた層に形成され、前記外部配線に接続されていない貫通電極パッド、および前記貫通電極パッドと前記貫通電極を電気的に接続するために前記配線部に配置された貫通配線。
【請求項１１】
前記貫通電極が前記配線部を厚さ方向に貫通していることを特徴とする、請求項９および１０に記載の半導体チップ。
【請求項１２】
前記貫通電極の内部が導電材料で充填されていることを特徴とする、請求項９から１１に記載の半導体チップ。
【請求項１３】
前記導電材料が前記導電性薄膜を形成する材料と同じであることを特徴とする、請求項１２に記載の半導体チップ。
【請求項１４】
前記導電性薄膜が不要電磁波の遮蔽のために設けられていることを特徴とする、請求項１から１３に記載の半導体チップ。
【請求項１５】
前記導電性薄膜が、前記配線部のうち電源電位を供給する部分に接続されていることを特徴とする、請求項１から１４に記載の半導体チップ。
【請求項１６】
前記導電性薄膜と前記電源電位を供給する配線部との電気的接続を、電源電位を供給するための前記外部接続パッドを前記導電性薄膜で被覆して得ていることを特徴とする、請求項１５に記載の半導体チップ。
【請求項１７】
前記導電性薄膜が、前記配線部のうち接地電位を供給する部分に接続されていることを特徴とする請求項１から１４に記載の半導体チップ。
【請求項１８】
前記導電性薄膜と前記接地電位を供給する配線部との電気的接続を、接地電位を供給するための前記外部接続パッドを前記導電性薄膜で被覆して得ていることを特徴とする、請求項１７に記載の半導体チップ。
【請求項１９】
請求項１から１８に記載の半導体チップを少なくとも一つ含んだ、複数の半導体チップを立体的に集積したことを特徴とする三次元集積半導体装置。
【請求項２０】
請求項１９に記載の三次元集積半導体装置において、請求項１から１８に記載の半導体チップと電気的に接続される第二の半導体チップが、
半導体材料からなり、少なくとも一つの表面を備える第二ベースと、
前記第二ベース基板の表面に形成された第二配線部と、
を備えており、
かつ、請求項１から１８に記載の半導体チップと前記第二の半導体チップが、前記ベース基板の前記回路要素が形成された表面と、前記第二ベース基板の前記第二配線部が形成された表面が互いに近接するように集積されていることを特徴とする、請求項１９に記載の三次元集積半導体装置。
【請求項２１】
下記（ａ）から（ｃ）の工程を含むことを特徴とする、半導体チップの製造方法。
（ａ）半導体チップのうち、
能動素子と受動素子のいずれか一つ以上で構成される回路要素と、
前記回路要素が存在する表面上に交互に配された絶縁層と導体層で形成され、回路要素と半導体チップの外部を電気的に接続するための外部配線を含む配線部と、
前記配線部をなす導体層のうち、前記回路要素から最も離れた層に形成され、前記外部配線に接続された外部接続パッドと、を具備する半導体チップを準備する工程。
（ｂ）前記配線部の表面に導電性薄膜を形成する工程。
（ｃ）導電性薄膜のうち、前記外部接続パッドを被覆している部分に第二の開口部を設ける工程。
【請求項２２】
下記（ａ）から（ｆ）の工程を含むことを特徴とする、半導体チップの製造方法。
（ａ）半導体チップのうち、
能動素子と受動素子のいずれか一つ以上で構成される回路要素と、
前記回路要素が存在する表面上に交互に配された絶縁層と導体層で形成され、回路要素と半導体チップの外部を電気的に接続するための外部配線を含む配線部と、
前記配線部をなす導体層のうち、前記回路要素から最も離れた層に形成され、前記外部配線に接続された外部接続パッドと、を具備する半導体チップを準備する工程。
（ｂ）前記半導体チップに、貫通電極となる孔を加工する工程。
（ｃ）前記孔の側面に絶縁皮膜を形成する工程。
（ｄ）前記孔の内部に導電材料の膜を形成し、半導体チップの両面を導通する工程。
（ｅ）前記配線部の表面に導電性薄膜を形成する工程。
（ｆ）前記導電性薄膜のうち、前記外部接続パッドを被覆している部分に第二の開口部を設ける工程。
【請求項２３】
下記（ａ）から（ｄ）の工程を含むことを特徴とする、半導体チップの製造方法。
（ａ）半導体チップのうち、
能動素子と受動素子のいずれか一つ以上で構成される回路要素と、
前記回路要素が存在する表面上に交互に配された絶縁層と導体層で形成され、回路要素と半導体チップの外部を電気的に接続するための外部配線を含む配線部と、
前記配線部をなす導体層のうち、前記回路要素から最も離れた層に形成され、前記外部配線に接続された外部接続パッドと、
導電材料で側面を覆われたトレンチと、を具備する半導体チップを準備する工程。
（ｂ）前記配線部の表面に前記導電性薄膜を形成する工程。
（ｃ）前記半導体チップの裏面を研削し、前記トレンチの内部に形成された前記導電材料を一部露出させる工程。
（ｄ）前記導電性薄膜のうち前記外部接続パッドを被覆している部分に、第二の開口部を設ける工程。
【請求項１】
半導体チップのうち、
半導体材料の層を少なくとも一つ含むベース基板と、
前記ベース基板の表面において、能動素子と受動素子のいずれか一つ以上で構成される回路要素と、
前記回路要素が存在する表面上に交互に配された絶縁層と導体層で形成され、回路要素と半導体チップの外部を電気的に接続するための外部配線を含む配線部と、
前記配線部をなす導体層のうち、前記ベース基板から最も離れた層に形成され、前記外部配線に接続された外部接続パッドと、
前記外部接続パッドが形成された導体層を被覆し、かつ前記外部接続パッドをチップ外部に露出させるような開口部を備えた絶縁体からなるパッシベーション層と、
を備えるものであって、
さらに、前記ベース基板に対して前記配線部および前記パッシベーション層を離隔した位置に、少なくとも一種類の金属ないし合金からなる導電性薄膜を具備し、
かつ、前記導電性薄膜のうち前記外部接続パッドに対応する部分には第二の開口部が設けられていることを特徴とする半導体チップ。
【請求項２】
請求項１に記載の半導体チップにおいて、さらに前記ベース基板を厚さ方向に貫通する貫通電極を備えることを特徴とする半導体チップ。
【請求項３】
前記配線部の中に、下記の１）、２）のうち少なくともいずれか一方を含むことを特徴とする、請求項２に記載の半導体チップ。
１）前記配線部に配置された、前記貫通電極と前記回路要素を電気的に接続するための内部配線。
２）前記配線部を形成する導体層のうち最も前記ベース基板から離れた層に形成され、前記外部配線に接続されていない貫通電極パッド、および前記貫通電極パッドと前記貫通電極を電気的に接続するために前記配線部に配置された貫通配線。
【請求項４】
前記貫通電極が前記ベース基板に加えて前記配線部を厚さ方向に貫通していることを特徴とする、請求項２および３に記載の半導体チップ。
【請求項５】
前記貫通電極の内部が導電材料で埋め込まれていることを特徴とする、請求項２から４に記載の半導体チップ。
【請求項６】
前記導電材料と前記導電性薄膜を形成する材料とが、共通の材料を含むことを特徴とする、請求項５に記載の半導体チップ。
【請求項７】
半導体チップのうち、
半導体材料の層を少なくとも一つ含むベース基板と、
前記ベース基板の表面において、能動素子と受動素子のいずれか一つ以上で構成される回路要素と、
前記回路要素が存在する表面上に交互に配された絶縁層と導体層で形成され、回路要素と半導体チップの外部を電気的に接続するための外部配線を含む配線部と、
前記配線部をなす導体層のうち、前記ベースから最も離れた層に形成され、前記外部配線に接続された外部接続パッドと、
前記外部接続パッドが形成された導体層を被覆し、かつ前記外部接続をチップ外部に露出させるような開口部を備えた絶縁体からなるパッシベーション層と、
を備えるものであって、
さらに、
前記ベース基板に対して前記配線部を離隔した位置に、少なくとも一種類の半導体材料を含む導体からなる導電性薄膜を具備し、
かつ前記導電性薄膜のうち前記外部接続パッドに対応する部分には第二の開口部が設けられていることを特徴とする半導体チップ。
【請求項８】
前記導電性薄膜に含まれる半導体材料が、１．５Ω・ｃｍ以下の比抵抗を示すことを特徴とする、請求項７に記載の半導体チップ。
【請求項９】
請求項７または８に記載の半導体チップにおいて、さらに前記ベース基板を厚さ方向に貫通する貫通電極を備えることを特徴とする半導体チップ。
【請求項１０】
前記配線部の中に、下記の１）、２）のうち少なくともいずれか一方を含むことを特徴とする、請求項９に記載の半導体チップ。
１）前記配線部に配置された、前記貫通電極と前記回路要素を電気的に接続するための内部配線。
２）前記配線部を形成する導体層のうち最も前記ベース基板から離れた層に形成され、前記外部配線に接続されていない貫通電極パッド、および前記貫通電極パッドと前記貫通電極を電気的に接続するために前記配線部に配置された貫通配線。
【請求項１１】
前記貫通電極が前記配線部を厚さ方向に貫通していることを特徴とする、請求項９および１０に記載の半導体チップ。
【請求項１２】
前記貫通電極の内部が導電材料で充填されていることを特徴とする、請求項９から１１に記載の半導体チップ。
【請求項１３】
前記導電材料が前記導電性薄膜を形成する材料と同じであることを特徴とする、請求項１２に記載の半導体チップ。
【請求項１４】
前記導電性薄膜が不要電磁波の遮蔽のために設けられていることを特徴とする、請求項１から１３に記載の半導体チップ。
【請求項１５】
前記導電性薄膜が、前記配線部のうち電源電位を供給する部分に接続されていることを特徴とする、請求項１から１４に記載の半導体チップ。
【請求項１６】
前記導電性薄膜と前記電源電位を供給する配線部との電気的接続を、電源電位を供給するための前記外部接続パッドを前記導電性薄膜で被覆して得ていることを特徴とする、請求項１５に記載の半導体チップ。
【請求項１７】
前記導電性薄膜が、前記配線部のうち接地電位を供給する部分に接続されていることを特徴とする請求項１から１４に記載の半導体チップ。
【請求項１８】
前記導電性薄膜と前記接地電位を供給する配線部との電気的接続を、接地電位を供給するための前記外部接続パッドを前記導電性薄膜で被覆して得ていることを特徴とする、請求項１７に記載の半導体チップ。
【請求項１９】
請求項１から１８に記載の半導体チップを少なくとも一つ含んだ、複数の半導体チップを立体的に集積したことを特徴とする三次元集積半導体装置。
【請求項２０】
請求項１９に記載の三次元集積半導体装置において、請求項１から１８に記載の半導体チップと電気的に接続される第二の半導体チップが、
半導体材料からなり、少なくとも一つの表面を備える第二ベースと、
前記第二ベース基板の表面に形成された第二配線部と、
を備えており、
かつ、請求項１から１８に記載の半導体チップと前記第二の半導体チップが、前記ベース基板の前記回路要素が形成された表面と、前記第二ベース基板の前記第二配線部が形成された表面が互いに近接するように集積されていることを特徴とする、請求項１９に記載の三次元集積半導体装置。
【請求項２１】
下記（ａ）から（ｃ）の工程を含むことを特徴とする、半導体チップの製造方法。
（ａ）半導体チップのうち、
能動素子と受動素子のいずれか一つ以上で構成される回路要素と、
前記回路要素が存在する表面上に交互に配された絶縁層と導体層で形成され、回路要素と半導体チップの外部を電気的に接続するための外部配線を含む配線部と、
前記配線部をなす導体層のうち、前記回路要素から最も離れた層に形成され、前記外部配線に接続された外部接続パッドと、を具備する半導体チップを準備する工程。
（ｂ）前記配線部の表面に導電性薄膜を形成する工程。
（ｃ）導電性薄膜のうち、前記外部接続パッドを被覆している部分に第二の開口部を設ける工程。
【請求項２２】
下記（ａ）から（ｆ）の工程を含むことを特徴とする、半導体チップの製造方法。
（ａ）半導体チップのうち、
能動素子と受動素子のいずれか一つ以上で構成される回路要素と、
前記回路要素が存在する表面上に交互に配された絶縁層と導体層で形成され、回路要素と半導体チップの外部を電気的に接続するための外部配線を含む配線部と、
前記配線部をなす導体層のうち、前記回路要素から最も離れた層に形成され、前記外部配線に接続された外部接続パッドと、を具備する半導体チップを準備する工程。
（ｂ）前記半導体チップに、貫通電極となる孔を加工する工程。
（ｃ）前記孔の側面に絶縁皮膜を形成する工程。
（ｄ）前記孔の内部に導電材料の膜を形成し、半導体チップの両面を導通する工程。
（ｅ）前記配線部の表面に導電性薄膜を形成する工程。
（ｆ）前記導電性薄膜のうち、前記外部接続パッドを被覆している部分に第二の開口部を設ける工程。
【請求項２３】
下記（ａ）から（ｄ）の工程を含むことを特徴とする、半導体チップの製造方法。
（ａ）半導体チップのうち、
能動素子と受動素子のいずれか一つ以上で構成される回路要素と、
前記回路要素が存在する表面上に交互に配された絶縁層と導体層で形成され、回路要素と半導体チップの外部を電気的に接続するための外部配線を含む配線部と、
前記配線部をなす導体層のうち、前記回路要素から最も離れた層に形成され、前記外部配線に接続された外部接続パッドと、
導電材料で側面を覆われたトレンチと、を具備する半導体チップを準備する工程。
（ｂ）前記配線部の表面に前記導電性薄膜を形成する工程。
（ｃ）前記半導体チップの裏面を研削し、前記トレンチの内部に形成された前記導電材料を一部露出させる工程。
（ｄ）前記導電性薄膜のうち前記外部接続パッドを被覆している部分に、第二の開口部を設ける工程。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【公開番号】特開２０１２−２１６５７２（Ｐ２０１２−２１６５７２Ａ）
【公開日】平成２４年１１月８日（２０１２．１１．８）
【国際特許分類】
【出願番号】特願２０１１−７９０９６（Ｐ２０１１−７９０９６）
【出願日】平成２３年３月３１日（２０１１．３．３１）
【出願人】（０００００３１９３）凸版印刷株式会社 (10,630)
【Ｆターム（参考）】
【公開日】平成２４年１１月８日（２０１２．１１．８）
【国際特許分類】
【出願日】平成２３年３月３１日（２０１１．３．３１）
【出願人】（０００００３１９３）凸版印刷株式会社 (10,630)
【Ｆターム（参考）】
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