説明

半導体チップを有する回路基板アセンブリ、これを利用する電気アセンブリ、及びこれを利用する情報処理システム

【課題】多くの既知のPCB製造プロセスを用いて、上記比較的複雑な最終構造を製造するのに大幅なコスト増大なしに達成可能な基板と内部チップの組み合わせを提供する。
【解決手段】回路基板アセンブリ51は、それぞれが薄絶縁体層13と複数の導電部材17を有する導電層21とをその一部として含む少なくとも2つの回路基板11を備え、各基板11の導電部材17は半導体チップ31の導電箇所33に電気的に結合される。絶縁体層53は両基板11間に配置され、両基板11は、チップ31がアセンブリ51内部に配置され、積層方向を向くように共に接合される。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、回路基板、特にプリント回路基板(以下、単にPCBという)、チップキャリアなどの複合回路構造に関する。本発明は、上記構造を製造する方法、上記構造を利用する電気アセンブリ(例えば、PCB−チップキャリアアセンブリ)、及び上記基板及び/またはアセンブリを利用する情報処理システム(例えば、コンピュータ、サーバなど)に関する。より具体的には、本発明は、少なくとも1つのマイクロプロセッサ(半導体チップ)が基板の一部として利用される上記基板及び方法に関する。
【背景技術】
【0002】
2004年7月28日に米国で出願された出願番号第10/900、385号では、導電パターンをその上に有する少なくとも1つの絶縁材料を備える回路基板が定義される。パターンの少なくとも一部は、有機メモリ素子の第1の層として使用され、該パターンといくつかの接触点を実現するために下部に対して並んで配置される第2のパターンとの上に少なくとも第2の絶縁体層をさらに含み、メモリ素子を形成する。基板は好ましくは、他の絶縁回路層アセンブリと結合されて、内部メモリ素子と連結されて協働する別個の電気部品(例えば、論理チップ)を配置することのできる多層基板を形成する。その一部として1つまたはそれ以上の上記電気アセンブリを用いるために調整された情報処理システムと同様、基板を用いることができる電気アセンブリも提供される。
【0003】
また、この米国で出願された出願番号第10/900、386号では、第1の導電パターンを有する有機絶縁材料を備える回路基板を含む電気アセンブリが定義される。絶縁体層の少なくとも一部とパターンが、有機メモリ素子の第1の基部を形成し、残りの部分がパターンの一部上に形成される第2のポリマー層であり、ポリマー層上に第2の導電回路が形成される。第2の絶縁体層は、第2の導電回路と第1の回路パターン上に形成され、有機メモリ素子を包含する。該素子は第2の絶縁体層を通じて第1の電気部品に電気的に結合され、この第1の電気部品は第2の電気部品に電気的に結合される。その一部として1つまたはそれ以上の上記電気アセンブリを用いるために調整された情報処理システムと同様、電気アセンブリの製造方法が提供される。出願番号第10/900、386号の米国出願は、現在、米国特許第7、045、897号となっている。
【0004】
2005年4月21日に米国で出願された出願番号第11/110、901号では、互いに接合され、間に複数の導体を挟む少なくとも2つの絶縁体層を備える介入物が定義される。導体はそれぞれ、開口部内に形成され、開口部から突出する一対の対向電気接点と絶縁体層とを電気的に結合する。介入物は理想的には、半導体チップの半田ボールの接点の高密度パターンと装置のプリント回路基板の接点の低密度アレイとを相互接続するため、検査装置の一部としての使用に適する。介入物は、半導体チップとチップキャリア基板間あるいはチップキャリアとプリント回路基板間の回路基板の相互接続など、他の目的で使用することもできる。上記介入物の様々な製造方法も提供される。これらの出願はすべて本発明と同じ譲受人に譲渡されている。
【0005】
積層回路基板(例えば、PCB)を形成する従来のアプローチは、絶縁材料と導電性材料の層を形成して複数層の回路と電圧面とを形成する。回路は、信号面として既知の別個の配線パターンであってもよい。基準面は接地面か電圧面のいずれであってもよく、ときには電力面と総称される。上記構造を形成する1つの方法では、絶縁材料と導電性材料の層が連続的に塗布され、例えば、絶縁材料が塗布され、次に、回路または電力面がその上に提供され、通常、貫通孔(以下より詳細に説明する)が普通は穿孔またはエッチングによって形成される。この方法は補足の構造を追加する連続ステップに依存し、回路層は、回路トレースまたは形成された電力面を有する面を形成する際の各ステップで個々に形成される。めっき貫通孔(以下、単に、PTHという)を形成するには正確な穿孔が要求され、PTHを形成するのに必要な穿孔の数が多い場合は特に時間がかかる。
【0006】
個々の積層構造(基板アセンブリ)から複合積層構造(基板アセンブリ)を形成する比較的安価なフォトリソグラフィ技術を提供する方法も、最近説明されてきている。例えば、2001年3月19日に米国で出願された米国出願番号第09/812、261号の「Z−軸相互接続でのプリント配線基板構造」を参照されたい。この米国出願は現在米国特許6、593、534号である。米国特許第6、388、204号(Lauffer et al)及び第6、479、093号(Lauffer et al)も参照されたい。
【0007】
両面多層PCBの製造の一環として、様々な導電層または基板の面間に上記の貫通孔を設ける必要がある。これは通常、電気的相互接続を必要とする面と層を連通する金属化された導電性貫通孔を設けることによって達成される。用途によっては、多くの、おそらくはすべての導電層との電気接続を行うことが望ましい。このような場合、貫通孔は通常、基板の全体厚を貫通して設けられる。これら及び他の用途でも、基板の1面の回路と1つまたはそれ以上の内部回路層との電気接続を提供することも望ましい場合が多い。それらの場合、基板を一部のみ貫通する「ブラインドバイア」が設けられる。さらに別の場合、上記多層基板は、基板の構造内に全部配置され、絶縁性と導電性のいずれも含む外部層によって覆われる内部「バイア」を必要とすることが多い。上記内部「バイア」は通常、最終基板のサブパート構造内に形成され、その後、基板の最終積層中に他の層と結合される。したがって、この用途の目的のために、「貫通孔」という用語は、基板を完全に貫通する上記導電性開口部(めっき貫通孔またはPTH)、基板の外表面から基板の特定の導電層に延在する「ブラインドバイア」、及び基板の外層によって内側で「捕捉される」「内部バイア」を含むように意図されている。
【0008】
PCBのような回路基板は、主にこれらの基板が使用される製品の動作要件の増大により、この数年で複雑さが大幅に高まった。例えば、大型汎用コンピュータ用の基板は、36層以上の回路を有し、積層全体は0.250インチ(つまり、250ミル、1ミルは1000分の1インチ)もの厚さになる。これらの基板は通常、3または5ミル幅の信号線と直径12ミルの貫通孔で設計される。現在のPCBの多くで密度を高めるため、業界は信号線の幅を2ミル以下に、貫通孔の直径を2ミル以下に低減しようとしている。
【0009】
以下本明細書により詳細に記載されるように、本発明の主要な特徴は、当該技術おいて既知なものと同じものを利用する上記基板及び電気アセンブリよりも高い動作(特にミクロ処理)性能を有する回路基板を提供することである。本発明の具体的な特徴は、基板本体内に2つ以上の半導体チップを含むことによって、この種の外部に搭載される部品の必要性をなくし、信号線やコンデンサ、抵抗器などの他の部品の表面スペースを節減することである。一実施形態に係るさらに別の特徴は、例えば、基板の一部を成すことのできるチップ及び/または導電性線/面のうち選択されたものを相互接続するため、多くの上記貫通孔を有することのできる上記基板を提供することである。さらに別の特徴は、1つまたはそれ以上の電気部品、例えば、ASICチップ、ネットワークプロセッサ、またはその上に搭載されるRFダイを含むことにより、さらに大きなミクロ処理能力を最終アセンブリに与えることのできる上記構造を提供することである。
【0010】
以下は、積層方向に配置される半導体チップもその一部として含むことができる回路基板を記載した様々な米国特許のリストである。このリストは包括的なものを意図しておらず、他の基板も記載する多くの追加の特許があることを完全に認識されたい。よって、以下のリストは、当該技術において既知なもののいくつかを単に例示することを意味する。下記リストの特許、及び上述の特許と出願を列挙したことは、特定されたもののどれもが本発明にとっての先行技術であると承認するものではない。
【0011】
2006年4月25日に発行された特許文献1の「積層キャリアを有する多チップ電子パッケージ及びその製造方法」では、有機積層チップキャリアとキャリアの上面に配置される複数の半導体チップとを利用する多チップ電子パッケージが定義される。有機積層チップキャリアは、複数の導電面と絶縁体層を有し、その底面上の基調を成す導体にチップを連結する。キャリアは、半導体チップ間の高周波数接続を確保するために高速部を含むことができ、動作性能を高めるために内部コンデンサ及び/または伝熱部材も含むことができる。チップは、他のチップ上に「積み重ねる」、あるいは互いに上下に及び平行に配置することができる。
【0012】
2006年4月4日に発行された特許文献2の「情報処理システム」では、有機積層チップキャリアとキャリアの上面に位置する複数の半導体チップとを使用する多チップ電子パッケージを含む情報処理システム、例えば、コンピュータ、サーバ、またはメインフレームが定義される。チップは、他のチップ上に「積み重ねる」、あるいは互いに上下に及び平行に配置することができる。有機積層チップキャリアは複数の導電面と絶縁体層を備え、その底面上の基調を成す導体にチップを連結する。キャリアは半導体チップ間の高周波数接続を確保するために高速部を含むことができ、最終システム製品の動作性能を高めるために内部コンデンサ及び/または伝熱部材も含むことができる。
【0013】
2006年3月14日に発行された特許文献3の「アンカー素子を有する膜プローブ」では、テスタと電気部品間の電気接続を確立する構造及び方法が記載される。可撓絶縁体層は、第1の側面と第2の側面を有する。貫通バイアは絶縁体層の第1の側面と第2の側面を通って延在する。ブラインドバイアは、貫通バイアから相殺される適切な位置に配置され、第1の貫通バイアの一部から可撓絶縁体層の一部へと第1の方向に横へと延在する。ブラインドバイアは、可撓絶縁体層の第1の側面から絶縁体層の第1の側面と第2の側面の間の可撓絶縁体層の一部へ第2の方向に延在する。導電部材は貫通バイアを貫通して延び、ブラインドバイアへと延在することによって、貫通バイアとブラインドバイアを充填する。導電部材は第1の表面と第2の表面を有する。第1の表面と第2の表面間の距離は、絶縁体層の第1の側面と絶縁体層の第2の側面間の距離より大きい。この特許文献3は、以下の特許文献4の分割出願である。
【0014】
2005年4月19日に発行された特許文献4の「アンカー素子を有する膜プローブ」では、テスタと電気部品間の電気接続を確立する構造と方法が記載される。可撓絶縁体層は第1の側面と第2の側面を有する。貫通バイアは絶縁体層の第1の側面と第2の側面を通って延在する。ブラインドバイアは、貫通バイアから相殺される適切な位置に配置され、第1の貫通バイアの一部から可撓絶縁体層の一部へと第1の方向に横へと延在する。ブラインドバイアは、可撓絶縁体層の第1の側面から絶縁体層の第1の側面と第2の側面の間の可撓絶縁体層の一部へ第2の方向に延在する。導電部材は貫通バイアを貫通して延び、ブラインドバイアへと延在することによって、貫通バイアとブラインドバイアを充填する。導電部材は第1の表面と第2の表面を有する。第1の表面と第2の表面間の距離は、絶縁体層の第1の側面と絶縁体層の第2の側面間の距離より大きい。
【0015】
2004年3月9日に発行された特許文献5の「プリント回路基板内の間質性部品のための装置と方法」では、第1及び第2の面を有する第1の層を含み、基板上素子(例えば、ASICチップ)がその上に搭載されるプリント回路基板(PCB)が記載される。PCBは、第3及び第4の表面を有する第2の層を含む。表面のうちの1つは、間質性部品を固定保持するための凹部を含むことができる。PCB層を電気的に接続する「バイア」は、間質性部品の鉛にも結合される。上述の間質性部品は、ダイオード、トランジスタ、抵抗器、コンデンサ、熱電対などの部品を含む。好適な実施形態と思われるものでは、間質性部品は「0402」抵抗器(Rohm Co.製。)と同じサイズのレジスタであって、厚さは約0.014インチである
【0016】
2002年8月20日に発行された特許文献6の「液体導電性素子とのミクロ電子接続」では、互いに空間を置いて離れた対向する表面を有する第1のミクロ電子素子と第2のミクロ電子素子を提供することと、摂氏約150℃(以降、単純に「℃」と称する)未満の溶解温度の可溶性導電材料の1つまたはそれ以上の塊を前記空間内に提供することによって可溶性導電性の塊が第1及び第2のミクロ電子素子を相互に接続することとを含むミクロ電子アセンブリの製造方法が記載される。次に、流動性材料が、第1及び第2のミクロ電子素子の対向表面間で、1つまたはそれ以上の可溶性導電性塊の周囲に導入され、その後、流動性材料は硬化されて、前記対向表面と密に取り巻く各可溶性導電性塊との間に配置される弾性層を提供する。可溶性導電性塊は、互いに対向するミクロ電子素子上の接点を電気的に相互接続する、及び/または対向ミクロ電子素子間の熱を伝導することができる。
【0017】
2001年6月5日に発行された特許文献7の「回路チップパッケージ及びその製造方法」では、第1の側面と第2の側面を有する絶縁材料、第2の側面の第2の側面非金属化部分ではなく第2の側面の第2の側面金属化部分上にパターニングされた初期金属被覆、第1の側面から第2の側面金属化部分のうちの1つに延在する基板バイア、及び第1の側面から第2の側面非金属部分に延在するチップバイアを含む相互接続層を提供するステップを備えるチップのパッケージング方法が記載される。該方法は、チップバイアと並べられるチップのチップパッドを有する第2の側面にチップを配置することと、第2の側面金属化部分とチップパッドまで延在するように、相互接続層の第1の側面の選択された部分上でバイア内に接続金属被覆をパターニングすることも含む。チップ周囲には、「基板」または他の絶縁材料が成形される。
【0018】
2000年7月4日に発行された特許文献8の「集積回路パッケージの相互接続のためのブリッジ方法」では、第1及び第2の層、第1の層と一体化される複数のルーティングパッド、第1の層の上下面にそれぞれ配置される複数の上下導管で、上導管の1つに下導管の1つが電気的に接続される上下導管、第2の層に配置される複数のパッド、パッドを下導管に電気的に接続するバイア、及び少なくともその1つがルーティングパッドに電気的に接続されるボンディングパッドを有する第2の層に接着されるチップを備える集積回路パッケージが記載される。
【0019】
1998年11月3日に発行された特許文献9の「ベアチップ搭載プリント回路基板とフォトエッチングによるその製造方法」では、任意数の配線回路導体層と絶縁層が、基板であるプリント回路基板の表面の片面または両面に相互に積層され、ベアチップ部を搭載及び樹脂密封することのできる上部開口部を有する凹部が、プリント回路基板の表面に形成される「ベアチップ」多層プリント回路基板の製造方法が記載される。好適な実施形態と思われるものでは、絶縁層のうちの1つは感光性樹脂製であり、ベアチップ部を搭載する凹部は、感光性樹脂製のフォトエッチング絶縁層によって形成される。
【0020】
1995年6月20日に発行された特許文献10の「両面無鉛部品を有する電子アセンブリ」では、両面無鉛部品と2つのプリント回路基板とを有する電子アセンブリが記載される。該部品は、両方の対向する主面に複数の電気端子またはパッドを有する。各プリント回路基板は、両面無鉛部品の両面に電気端子に対応する複数のパッドを有するプリント回路パターンを備える。部品の一方の面の電気端子は、第1の基板上のパッドに装着され、無鉛部品の他方の面の電気端子は、第2の基板上のパッドに装着される。プリント回路基板はともに接合され、両面無鉛部品が埋め込まれる、あるいは内部の凹部に配置されるように、多層回路基板を形成する。部品は、半田を用いてプリント回路基板のパッドに装着される。
【0021】
1994年1月18日に発行された特許文献11の「内部直接チップアタッチメントを有する3次元メモリカード構造」では、埋め込まれた半導体チップの内部3次元アレイを含むカード構造が記載される。カード構造は、電力コアと複数のチップコアを含む。各チップコアは電力コアの対向表面上の電力コアに接合され、各チップコアは、チップウェルの2次元アレイを有する補償コアを含む。各チップウェルによって、半導体チップのそれぞれをそこに埋め込むことができる。さらに、弾性絶縁材料は、チップウェルの底部を除く補償コアの主面に配置される。弾性絶縁材料は、チップ及び補償コアとの熱膨張安定性が維持されるように、半導体チップと補償コアに匹敵する低誘電率と熱膨張係数とを有する。
【0022】
1993年5月4日に発行された特許文献12の「電気相互接続の高密度アレイのためのインタフェース薄膜」では、パッドまたはバンプを高密度パターンで配列することのできる半導体素子上のパッドまたはバンプへの一時的または永久的な相互接続を行うためのインタフェース薄膜プローブが記載される。薄膜は、パッドまたはバンプの表面を貫通して、清浄な接触表面を提供するために凸部を有し、凸部の貫通を制限するために凹面を有する、各パッドまたはバンプ用電極を組み込むものとして記載される。電極は、各接点が制限された距離と制限された回転で個別に移動できるように薄可撓膜に貼付することができる。その設計は、通電またはパッケージ相互接続及びアプリケーションをテストするため、集積回路構造上のパッドまたはバンプの高密度アレイに対する容易に断線しやすい電気的相互接続を行うという問題を克服すると主張されている。
【0023】
1992年3月24日に発行された特許文献13の「内部直接チップアタッチメントを有する3次元メモリカード構造」では、埋め込まれた3次元アレイの半導体メモリチップを含むメモリカード構造が記載される。カード構造は、重複して一緒に接合される少なくとも1つのメモリコアと少なくとも1つの電力コアとを含む。各メモリコアは、両面のチップウェル位置位置に2次元アレイを有する銅−インバー−銅(CIC)熱導体面を備える。ポリテトラフルオロエチレン(PTFE)は、チップウェルの底部を除く伝熱面の主面を覆う。メモリチップはチップウェルに配置され、絶縁及び配線レベルによって覆われる。各電力コアは、少なくとも1つのCIC導電面と導電面の主面を覆うPTFEとを備える。カード構造への内部の垂直及び水平面に沿って電気接続経路と冷却経路を設けることによって提供される。
【0024】
1991年5月14日に発行された特許文献14の「集積回路チップ用密封パッケージ」では、半導体チップを保持する内部凹部を有する密封パッケージが記載される。凹部は正方形で、パッケージの矩形外装に対して45度に設定される。パッケージは、接続点を提供するように段差のある内部開口部を有するパッケージの導電面を構成するセラミック層を使用する。チップ開口部を内部に有する最下層は、アセンブリから外へ離して、より浅いチップ開口凹部を提供することができる。
【0025】
1990年9月11日に発行された特許文献15の「集積回路チップ積層」では、プリント回路基板上の集積回路チップの密度を増すための装置が記載される。複数の集積回路は、チップキャリア内でパッケージ化され、相互にプリント回路基板上に積層される。チップの入力/出力データ端子、電力端子、及び接地端子はそれぞれ平行に接続される。各チップは、所望のチップを選択的にイネーブルにすることによって個々にアクセスされる。
【0026】
上記特許に記載及び図示されるように、適切なカバーまたは類似の材料を有するチップ「凹部」の使用、より具体的には、これらの特許のいくつかで見られるように、内部チップ配置及び基板の層構造間の結合の使用を含む、半導体チップや基板などの電気部品を1つの一体化アセンブリとしてより密接に「接合する」ための様々な方法が実行されている。上記特許のいくつかに記載されるように、「積層」方向を含め、回路基板上のチップの配置も既知である。
【0027】
本発明は以下より詳細に示すように、2つ以上のマイクロプロセッサ(半導体チップ)が基板の多層構造の一部として一体的に形成され、所望されれば基板の上及び/または外部に配置される他の部品と組み合わせて有効に動作することができる回路基板アセンブリを設けることによる、上記の構造及び方法からの大幅な進歩を示す。本発明により形成された基板は、一体的に形成されたチップと基板の導電層(例えば、信号線、電力または接地面など)との有効な結合を確保する。本発明は、基板の形成方法が、比較的少ない修正で多くの既知のPCB製造プロセスを用いて実行され、対応する比較的高いコストなしに最終製品を確保することができるように、即時に実行することができる。そのように定義された本発明に係る回路基板アセンブリは、ほとんどか全く信号「ノイズ」なしに、大幅にインピーダンスを低減して、上記外部部品に電気的に結合可能な内部チップを提供することができる。
【0028】
概して、1点から別の点に信号を伝播できる構造は、伝送線として定義することができる(PCBでは、上記線は、基板導電層の一部である場合は「トレース」、導電性を有する(例えば、金属、銅でめっきされる)場合はめっき「貫通孔」(PTH)、さらには、実質上固体の平面構造である場合は導電面(例えば、電力または接地面)と称することができる)。
信号がこの線に沿って伝播する際、電圧と電流の両方が存在する。この2つのパラメータの比は、線の特徴的なインピーダンスを表すと理解され、線と線を取り巻く絶縁材の材料及び幾何学形状によってのみ決定される特性である。
【0029】
特徴的なインピーダンスは、インダクタンスと容量の比に比例する。概して、インピーダンスは周波数に依存するが、ほぼ損失のない線の場合は一定とみなすことができる。「トレース」と他の「トレース」を異なる導電層上で結合するPTHを含む信号線では、理想的には受信端に到着する信号は、ドライバ端で線に入る信号と同じになる。しかし、伝送線が途中の任意の地点で特徴的なインピーダンスのものとすれば、信号挙動はより複雑になる。
【0030】
上記インピーダンスの変動が発生するインタフェースでは、信号の部分的反射が生成される。これらの反射波は再び、起こり得る反射源の方に戻っていく。インピーダンスの変動が発生する各インタフェースでは、反射信号が生成される。これらのインピーダンスの不一致によって引き起こされる反射は、最初の信号伝送を変更する可能性があり、さらには論理回路を不用意に切り替える問題を起こすことすらあり得る。
【0031】
さらに、信号「立上がり時間」が特定レベル(高密度PCB構造では、1ナノ秒(ns))未満に落ちると、上述の比較的短い内部「バイア」を含むPCB貫通孔は、大きな信号伝送の懸念を招く恐れのある十分に大きな反射を引き起こす可能性がある。したがって、クロック速度が上昇し、信号立上がり時間が短くなるにつれ、現在今日の製品の多くで要求されているように、相互接続路のすべての部分を、基板の他の部分のインピーダンス及びこれらの線が相互接続する電気部品に適切に一致させる必要がある。
【0032】
内部または他の「バイア」(上述したように、本明細書ではどれも貫通孔と称される)に特に着目すると、生成される容量は、バイアとPCBの様々な電力、接地、または信号層との間に存在する漂遊電界による。
【0033】
バイアのインダクタンスは、信号電流を担持するバイアの部分を取り巻く磁界に関連する。通常、バイアのインダクタンスは容量に比べてかなり小さい。そのようなものとして、ほとんどのバイアは非常に低いインピーダンスを示し、標準的なPCBトレースに十分に一致しない。バイアの容量を低減させる、あるいはバイアのインダクタンスを増大させることによって、バイアのインピーダンスが上昇し、一致が向上する。この向上は、内部に配置されたチップからバイアを通り基板の外表面、ひいては基板に連結される外部部品までの高データレートを保持する能力も向上させる。
【0034】
本発明の独自の構造は、他の構造に関連する上述の問題をほぼ克服しつつ、2つ以上の内部半導体チップ、及びおそらくは外部部品(使用される場合)間の有効な結合を提供することができる。本明細書に定義されるようなチップの高密度配向を考える際、相互に、及び貫通孔及び本明細書で使用される他の導電性媒体の両方に対して、上記構成要素が極めて小さな寸法であることが特に重要であると考えられる。
【0035】
上記基板、その製造方法、その基板を利用する各種製品は、当該技術において大幅な進歩をもたらすと考えられる。
【特許文献1】米国特許第7、035、113号公報
【特許文献2】米国特許第7、023、707号公報
【特許文献3】米国特許第7、011、531号公報
【特許文献4】米国特許第6、881、072号公報
【特許文献5】米国特許第6、704、207号公報
【特許文献6】米国特許第6、437、240号公報
【特許文献7】米国特許第6、242、282号公報
【特許文献8】米国特許第6、084、306号公報
【特許文献9】米国特許第5、831、833号公報
【特許文献10】米国特許第5、426、263号公報
【特許文献11】米国特許第5、280、192号公報
【特許文献12】米国特許第5、207、585号公報
【特許文献13】米国特許第5、099、309号公報
【特許文献14】米国特許第5、016、085号公報
【特許文献15】米国特許第4、956、694号公報
【発明の開示】
【発明が解決しようとする課題】
【0036】
したがって、本発明の主要な目的は、回路基板技術を高めることである。本発明の別の目的は、相互接続の強化のために特別な形で配向され、基板の利用にあわせて調整された各種情報処理システムで使用されるような外部部品と電気的に接続することのできる少なくとも1つの(おそらくは複数の)内部に配置された半導体チップを含む回路基板を提供することである。
【0037】
本発明の別の目的は、多くの既知のPCB製造プロセス(そのうちいくつかは比較的些細な修正のみ)を用いて、上記比較的複雑な最終構造を製造するのに大幅なコスト増大なしに達成可能な上記基板と内部チップの組み合わせを製造する方法を提供することである。
【0038】
本発明のさらに別の目的は、本明細書で教示される独自の特徴を有する1つまたはそれ以上の回路基板を有効に利用する各種アセンブリを提供することである。
【課題を解決するための手段】
【0039】
本発明の一実施形態によると、回路基板アセンブリが提供され、該回路基板アセンブリは、少なくとも1つの薄絶縁体層と第1の複数の導電部材を有する少なくとも1つの導電層とを含む第1の回路基板と、複数の導電箇所を含み、これらの導電箇所のうち選択された箇所が、第1の回路基板の導電部材のうち対応する部材に電気的に結合される第1の半導体素子と、少なくとも1つの薄絶縁体層と少なくとも1つの導電層とを含み、導電層が第2の複数の導電部材を含む第2の回路基板と、複数の導電箇所を含み、これらの導電箇所のうち選択された箇所が、第2の回路基板の導電部材のうち対応する部材に電気的に結合される第2の半導体素子と、前記第1及び第2の回路基板の間にしっかりと配置され、第1及び第2の回路基板が共に接合して、第1及び第2の半導体チップが積層方向にアセンブリ内に配置されるように回路基板アセンブリを形成する少なくとも1つの絶縁体層と、を備える。
【0040】
この場合、さらに次のことが適用される。すなわち、前記第1及び第2の回路基板のそれぞれの前記少なくとも1つの薄絶縁体層は有機ポリマー材料から成ることがあり、前記有機ポリマー材料はポリイミドを備えることがある。
【0041】
また、前記第1及び第2の回路基板のそれぞれの前記少なくとも1つの導電層は銅または銅合金から成ることがあり、前記第1及び第2の複数の導電部材の前記導電部材はそれぞれ立体的な形状のものとされることもある。
【0042】
さらに、この回路基板アセンブリは、複数の半田部材をさらに含み、前記半田部材のうち選択された半田部材が、前記第1及び第2の複数の導電部材の各導電部材を、前記第1及び第2の半導体素子の前記導電箇所のうち関連する箇所に電気的に相互接続することがある。
【0043】
そして、この回路基板アセンブリは、その前記第1及び第2の半導体素子をそれぞれメモリチップとすることがあり、このメモリチップの数を少なくとも4とすることがある。
【0044】
また、本発明の回路基板アセンブリでは、その前記第1及び第2の半導体素子のそれぞれと前記第1及び第2の回路基板の前記薄絶縁体層との間に配置されたある量のアンダーフィル材料をさらに含むことがある。
【0045】
この場合、前記第1及び第2の回路基板の間に配置された前記少なくとも1つの絶縁体層は有機ポリマー材料を備えることがあり、この有機ポリマー材料はポリイミドを備えることがある。
【0046】
以上のような本発明に係る回路基板アセンブリは、次の製造方法によって提供されるのであり、該方法は、少なくとも1つの薄絶縁体層と第1の複数の導電部材を有する少なくとも1つの導電層とを含む第1の回路基板を設けることと、複数の導電箇所を含む第1の半導体素子を設けることと、第1の複数の導電部材のうち選択された導電部材を、第1の半導体素子の前記導電箇所のうち関連する箇所に電気的に結合することと、少なくとも1つの薄絶縁体層と第2の複数の導電部材を有する少なくとも1つの導電層とを含む第2の回路基板を設けることと、複数の導電箇所を含む第2の半導体素子を設けることと、第1及び第2の回路基板と第1及び第2の半導体素子とを所定の配向に並べることと、少なくとも1つの絶縁体層を第1及び第2の回路基板の間にしっかりと配置することと、その後で第1及び第2の回路基板を共に接合して回路基板アセンブリを形成することと、を備える。
【0047】
以上のような本発明に係る回路基板アセンブリは、次の製造方法によって提供されるのであり、該方法は、少なくとも1つの薄絶縁体層と第1の複数の導電部材を有する少なくとも1つの導電層とを含む第1の回路基板を設けることと、複数の導電箇所を含む第1の半導体素子を設けることと、第1の複数の導電部材のうち選択された導電部材を、第1の半導体素子の前記導電箇所のうち関連する箇所に電気的に結合することと、少なくとも1つの薄絶縁体層と第2の複数の導電部材を有する少なくとも1つの導電層とを含む第2の回路基板を設けることと、複数の導電箇所を含む第2の半導体素子を設けることと、第1及び第2の回路基板と第1及び第2の半導体素子とを所定の配向に並べることと、少なくとも1つの絶縁体層を第1及び第2の回路基板の間にしっかりと配置することと、その後で第1及び第2の回路基板を共に接合して回路基板アセンブリを形成することと、を備える。
【0048】
この場合、さらに次のことが適用される。この製造方法では、前記第1の複数の導電部材のうちの前記選択された導電部材を前記第1の半導体素子の前記導電箇所のうち前記関連する箇所に電気的に結合することは、機械的に達成される。
【0049】
以上の製造方法では、複数の半田部材をさらに設けることを含み、前記半田部材のうち前記選択された各半田部材が、前記第1の半導体素子の前記導電箇所のうち関連する箇所に配置され電気的に接続され、前記導電部材のうち前記選択された部材が立体成形であり、前記第1の複数の導電部材のうちの前記選択された導電部材を前記第1の半導体素子の前記導電箇所のうち前記関連する箇所に電気的に結合することは、前記導電部材を前記半田部材に押し付けることによって達成される。この場合、前記導電部材を前記半田部材に押し付けることによる前記電気的結合後、前記半田部材をそれぞれリフローすることをさらに含むことがある。
【0050】
また、前記第2の複数の導電部材のうちの前記選択された導電部材を前記第2の半導体素子の前記導電箇所のうち前記関連する箇所に電気的に結合することは、機械的に達成されることがある。
【0051】
そして、上記製造方法においては、複数の半田部材をさらに設けることを含み、前記半田部材のうち前記選択された各半田部材が、前記第2の半導体素子の前記導電箇所のうち関連する箇所に配置され電気的に接続され、前記第2の回路基板の前記導電部材のうち前期選択された部材が立体成形であり、前記第2の複数の導電部材のうちの前記選択された導電部材を前記第2の半導体素子の前記導電箇所のうち前記関連する箇所に電気的に結合することは、前記第2の複数の導電部材の前記導電部材を、前記第2の半導体素子の前記導電箇所のうち関連する箇所に配置され電気的に接続される前記半田部材に押し付けることによって達成される。
【0052】
この場合、前記第2の回路基板の前記導電部材を前記半田部材に押し付けることによる前記電気的結合後、前記第2の半導体素子の前記導電箇所のそれぞれに配置され電気的に接続される前記半田部材をそれぞれリフローすることがある。
【0053】
さらに、前記第1及び第2の半導体素子のそれぞれと前記第1及び第2の回路基板の前記薄絶縁体層との間にある量のアンダーフィル材料を配置することをさらに含むことがあり、前記第1及び第2の回路基板を共に結合して前記回路基板アセンブリを形成することは、積層プロセスを用いて達成されることもある。前記第1及び第2の回路基板と前記第1及び第2の半導体素子とを前記所定の配向で並べることは、前記第1の半導体素子が前記第2の半導体素子の上に向く積層方向に前記第1及び第2の半導体素子を並べることを含むものである。
【0054】
さて、本発明のさらに別の実施形態によると、電気アセンブリが提供され、該電気アセンブリは、少なくとも1つの薄絶縁体層と、第1の複数の導電部材を有する少なくとも1つの導電層とを含む第1の回路基板と、複数の導電箇所を含み、これらの導電箇所のうち選択された箇所が、第1の回路基板の導電部材のうち対応する部材に電気的に結合される第1の半導体素子と、少なくとも1つの薄絶縁体層と少なくとも1つの導電層とを含み、少なくとも1つの導電層が第2の複数の導電部材を含む第2の回路基板と、複数の導電箇所を含み、これらの導電箇所のうち選択された箇所が、第2の回路基板の導電部材のうち対応する部材に電気的に結合される第2の半導体素子と、第1及び第2の回路基板の間にしっかりと配置され、第1及び第2の回路基板が共に接合して、前記第1及び第2の半導体チップが積層方向に前記アセンブリ内に配置されるように回路基板アセンブリを形成する少なくとも1つの絶縁体層と、を有する回路基板アセンブリと、前記回路基板アセンブリ上に配置され、前記回路基板アセンブリに電気的に接続される少なくとも1つの電気部品とを備える。
【0055】
本発明のさらに別の実施形態によると、情報処理システムが提供され、該システムは、ハウジングと、電気アセンブリとを備え、該アセンブリは、少なくとも1つの薄絶縁体層と、第1の複数の導電部材を有する少なくとも1つの導電層とを含む第1の回路基板と、複数の導電箇所を含み、これらの導電箇所のうち選択された箇所が、第1の回路基板の導電部材のうち対応する部材に電気的に結合される第1の半導体素子と、少なくとも1つの薄絶縁体層と少なくとも1つの導電層とを含み、少なくとも1つの導電層が第2の複数の導電部材を含む第2の回路基板と、複数の導電箇所を含み、これらの導電箇所のうち選択された箇所が、第2の回路基板の導電部材のうち対応する部材に電気的に結合される第2の半導体素子と、第1及び第2の回路基板の間にしっかりと配置され、第1及び第2の回路基板が共に接合して、前記第1及び第2の半導体チップが積層方向に前記アセンブリ内に配置されるように回路基板アセンブリを形成する少なくとも1つの絶縁体層と、を有する回路基板アセンブリと、前記回路基板アセンブリ上に配置され、前記回路基板アセンブリに電気的に接続される少なくとも1つの電気部品と、を備える。
【0056】
この電気アセンブリでは、前記回路基板アセンブリ内に配置される複数の貫通孔をさらに含み、前記貫通孔のうち選択された貫通孔は、前記回路基板のうち選択された回路基板、前記半導体素子のうち選択された素子、及び前記少なくとも1つの電気部品を電気的に接続するように調整されることがあり、前記少なくとも1つの電気部品をASIC半導体チップとし、前記第1及び第2の半導体素子はそれぞれメモリ半導体チップとすることもなされる。
【発明の効果】
【0057】
本発明は、上述したように、2つ以上のマイクロプロセッサ(半導体チップ)が基板の多層構造の一部として一体的に形成され、所望されれば基板の上及び/または外部に配置される他の部品と組み合わせて有効に動作することができる回路基板アセンブリを設けることにより、上記の構造からの大幅な進歩を示す。
【0058】
本発明により形成された基板は、一体的に形成されたチップと基板の導電層(例えば、信号線、電力または接地面など)との有効な結合を確保することができる。
【0059】
本発明に係る基板は、比較的少ない修正で多くの既知のPCB製造プロセスを用いて製造でき、対応する比較的高いコストなしに最終製品を確保することができるように、即時に実行することができる。
【0060】
そして、以上のように定義された本発明に係る回路基板アセンブリは、ほとんどか全く信号「ノイズ」なしに、大幅にインピーダンスを低減して、上記外部部品に電気的に結合可能な内部チップを提供することができる。
【0061】
さらに、本発明の独自の構造は、他の構造に関連する上述の問題をほぼ克服しつつ、2つ以上の内部半導体チップ、及びおそらくは外部部品(使用される場合)間の有効な結合を提供することができる。本明細書に定義されるようなチップの高密度配向を考える際、相互に、及び貫通孔及び本明細書で使用される他の導電性媒体の両方に対して、上記構成要素が極めて小さな寸法であることが特に重要であると考えられる。上記基板、この基板を利用する各種製品は、当該技術において大幅な進歩をもたらすと考えられる。
【0062】
従って、本発明は、回路基板技術を高めることができるものであり、相互接続の強化のために特別な形で配向され、基板の利用にあわせて調整された各種情報処理システムで使用されるような外部部品と電気的に接続することのできる少なくとも1つの(おそらくは複数の)内部に配置された半導体チップを含む回路基板を提供することができるのである。
また、本発明に係る独自の構造は、多くの既知のPCB製造プロセス(そのうちいくつかは比較的些細な修正のみ)を用いて、上記比較的複雑な最終構造を製造するのに大幅なコスト増大なしに達成可能な上記基板と内部チップの組み合わせを製造することができるのである。
【0063】
そして本発明は、本明細書で教示される独自の特徴を有する1つまたはそれ以上の回路基板を有効に利用する各種アセンブリを提供することができるのである。
【発明を実施するための最良の形態】
【0064】
本発明の他の及び追加の目的、利点、及び性能とともに、本発明に関する理解を深めるため、上記図面と組み合わせて以下の開示と添付の請求項とを参照する。図面全体で類似の構成要素を指すために同じ参照符号を用いていることを了解されたい。
【0065】
以下の用語を本明細書で使用し、それに関連した意味を持つものと理解される。「回路基板」という用語は、少なくとも1つの薄絶縁体層と1つの導電層とを有する基板を含み、導電層は複数の導電性パッドを有することを意味する。場合によっては、上記基板は、いくつかの絶縁体層及び導電層を含むことができる。例えば、導電層が銅などの適切な治金材料から形成されるが追加の金属(例えば、スズ、金)またはその合金を含むか備えることのできる導電性パッドを備える金属層(例えば、信号面)である、ポリイミド及び他の類似材料などの絶縁材料で形成される可撓回路構造を含む。
【0066】
上記絶縁体層の厚さを定義するのに使用される際、「薄」という用語は、約0.1ミル〜約10ミルの厚さを意味する。さらに、上記用語は、可撓構造を含むように意図される。
【0067】
本明細書で使用される用語「回路基板アセンブリ」は、接合構造における少なくとも2つの上記回路基板を含むように意図され、上記接合の一例は、当該技術において既知な従来の積層手順である。
【0068】
「電気アセンブリ」という用語は、少なくとも1つの回路基板アセンブリを、それに電気的に接続され、アセンブリの一部を成す少なくとも1つの電気部品と組み合わせて意味する。既知の上記アセンブリの例は、電気部品として半導体チップを含むチップキャリアを含み、チップは通常、基板上に配置され、基板の外表面の配線(例えば、パッド)または内部導体に1つまたはそれ以上の貫通孔を用いて結合される。本発明のある特定の例では、この外部半導体チップは、特定用途向け集積回路(ASIC)チップであってもよいが、他の例では、ネットワークプロセッサまたはRF(無線周波数)ダイであってもよい。
【0069】
本明細書で使用される用語「導電ペースト」は、本明細書で教示される種類の開口部内に分配される接着可能な(例えば、積層可能)導電性材料を含むように意図される。接合可能な導電性材料の代表的な例は、商標名CB−100でE.I.duPont deNemours and Companyから入手される銀充填エポキシペースト、Ablestick Company社製のAblebond8175、及び熱硬化性または熱可塑性の、遷移液導電性粒子または金、スズ、パラジウム、銅、合金、及びその組み合わせなどのその他の金属粒子を含む充填ポリマーシステムなどの導電性ペーストである。具体的な一例が被覆銅ペーストである。
【0070】
本明細書で使用される用語「電気部品」は、抵抗器、コンデンサ、半導体チップなどの部品を意図し、それらは上記基板の外部導電性表面上に配置され、おそらくは内部に配置されるチップに、及び相互に電気的に接続されるように調整される。上記部品は、本明細書に定義される回路基板アセンブリが使用のために調整される情報処理システムの一部を成すことができる。
【0071】
本明細書で使用される用語「情報処理システム」は、ビジネス、科学、管理、またはその他の目的で、任意の形式の情報またはデータを算出、分類、処理、送信、受信、案出、切換、記憶、表示、明示、測定、検出、記録、再生、処理、または利用するように主に設計されたあらゆる道具または道具の集合を意味するものとする。例えば、パーソナルコンピュータ及びサーバやメインフレームなどの大型プロセッサを含む。上記システムは通常、その一体化部品として、1つまたはそれ以上の基板、例えば、PCBを含む。例えば、使用されるPCBは通常、チップキャリア、コンデンサ、抵抗器、モジュールなどの複数の各種搭載部品を含む。上記PCBの1つは「マザーボード」と称することができるが、適切な電気コネクタを用いて、他の各種基板(またはカード)を搭載することもできる。
【0072】
本明細書で使用される用語「立体成形」は、エッチング(例えば、米国特許第6、156、484号に記載されるような、様々な指定表面領域が異なる速度でエッチングされる差別グレースケールエッチング)によって形成され、最終的に異なる最終外部構造を形成する金属接点の最終外部構造を意味する。最終構造は通常、対応する複数の溝、スロット、または同様の窪みによって画定される複数の突出物を含む。この定義は、円形のドーム型形状または完全に滑らかで連続した外表面を有するその他の形状を含むことを意図しない。以下の説明から理解されるように、この接点は、たとえ部分的にであっても、半田ボールなどの接点の表面を貫通することができる。
【0073】
本明細書で使用される用語「固着シート」は、連続的なグラスファイバなどを内部に含まず、従来の積層処理で利用可能な絶縁材料を含むように意図される。例えば、液晶ポリマー(LCP)またはポリイミドなどの他の独立膜を含む。これらの誘電固着シートは、2つの回路基板の一方または両方に粘着的に塗布されてこれらの2つの基板を接着するのを支援し、例えば、所望されればレーザや撮像を用いてパターンニングすることもできる。本明細書で使用されるような上記固着シートは通常、約0.5ミル〜約10ミルの厚さにすることができる。
【0074】
図1では、本発明の一実施形態に係る回路基板11が示される。基板11は、複数の導電部材17及び17'を含む電気回路である導電層15を有する、少なくとも1つの薄い絶縁材料の可撓性層13を含むように示されている。導電層15はさらに、信号線(すなわち、部材17に結合される19)またはパッドなどの他の導電性素子を含むこともできる。信号線が使用される場合、約1ミル〜約3ミルもの薄い幅にすることができる。層13はポリイミドから成り、わずか約0.5ミル〜10ミル(1ミルは1000分の1インチ)の幅を有することができる。これらは好適な実施形態では、層13の幅と長さの寸法は、それが利用される製品の動作用件に応じて変動する(以下さらに定義)。一例では、薄層13は、約2インチの幅と約2インチの長さを有することができる。層13が1つまたはそれ以上の導電層21を含むことも可能であり、これらの層は信号、電力、及び/または接地層としての役割を果たすことができ、信号層が利用される可能性が最も高い。層21が信号層である場合、層15と同様、信号線及びパッドなどの各種導電性素子をその一部として含むことができる。図1ではいくつかの上記素子が、層13内に含まれる。図1に示される導電層15は、好ましくは、PCB及びチップキャリア技術で従来利用されるように銅または銅合金製であるが、所望されれば他の金属製であってもよい。内部導電層が使用される場合、次に1つまたはそれ以上を導電部材17及び17'のうちの1つまたはそれ以上に電気的に接続することができる。図1では、右側の部材17'に連結される内部層が示される。
【0075】
導電層15及び21(使用される場合)の回路は、PCB及びチップキャリア技術において既知な従来のフォトリソグラフィ処理を用いて形成することができる。さらなる定義は不要と思われる。
【0076】
本発明の一実施形態では、合計2000の導電部材(17、17')を使用することができ、各導電部材が所定パターンで別の導電部材から約6ミルだけ離して(中心から中心)配置することができる。それよりも多いまたは少ない部材が動作用件に応じて使用され得るため、この数と間隔は限定的ではない。適切なパターンは矩形であるかもしれないが、これに限定されない。引用される例は、本発明によって得られる高密度の導電部材を明らかに示しており、以下定義されるように、上記配置が1つまたはそれ以上の半導体素子を有効に結合するために必要であることを考えると、このことは非常に重要であると考えられる。よって、本発明は、今日の製品提供の多くにおいて要求される小型化を実現することができる。一例では、各導電部材(17、17')は略環状形状で、直径が約3ミル〜約6ミル、厚さがわずか約1ミルである。図1に示されるように、各部材17、17'は立体成形構造で、その下面に複数の突出部23を含み、突出部はこの下面内の対応する数の溝25によって画定される。突出部及び溝は、米国特許第6、156、484号に記載されるような上記グレースケールエッチングプロセスによって形成することができる。
【0077】
回路基板11は、電気的に接続される少なくとも1つの半導体素子31を含む。素子31は好ましくはメモリ半導体チップだが、別の種類のチップ(例えば、ASIC)を含む別の電気部品であってもよい。一実施形態では、素子31は、約2ミル〜約6ミルの厚さの極薄設計のメモリチップである。素子31は、複数の導電箇所33(2つのみが図1に示されるが、特に素子31がチップである場合、より多くの箇所がこの部品の一部を成す)。各導電箇所33は、アルミニウム、銅などの適切な導電性材料から成る。基板11への連結は、各箇所に接合される半田部材35を用いて達成される。
【0078】
部材35は好ましくは、半導体チップを連結するのに既知であるように、例えば、チップキャリア及びPCB上で半田ボールの形状を成す。半田ボールは各箇所に設けられて基板11への適切な接続を確保し、図1に示される実施形態では、各導電部材を当該チップ箇所に接続することが望ましいため、同数の導電部材を含む。
【0079】
半田ボールは、ボール状を形成する半田の流入後、従来の半田投与手順を用いて各箇所に形成される。上記流入は従来の熱対流炉などを用いて達成される。一例では、各半田ボールは、チップ及びPCB技術において既知の半田組成である90−10スズ−鉛半田から成る。重要な点として、一旦半田部材がボール状(よって固体)構造を取ると、基板11は、各導電部材(17、17')がそれぞれの半田部材の上面にわずかに係合するように素子31に対して揃う。その後、各導電部材がそれぞれの半田内に部分的に埋め込まれて有効な機械的及び電気的接続を形成するように、基板とチップに圧力が印加される。上記接続は、最初の突出構造をまだ保持しつつ凝固した半田ボールを部分的に貫通する導電部材の立体成形部を用いて簡易化される。
【0080】
図1の基板−チップ構造はテスト準備が整っており、様々な種類のテストが当該技術において既知である。このテストで不良チップが示されれば、該チップは容易に基板から除去され、新たなチップがそこに配置される。上記除去は、チップと基板間に挿入される機械的こじ上げ装置によって達成することができる。その後の新たなチップの再装着は、最初のチップ結合のために行われたような圧力印加によって達成可能である。一旦、基板−チップ構造が必要なテストに無事合格したら、半田部材をリフローしてより永久的な結合を形成することもできる。上記リフローは従来の熱対流炉内で行い、一例では、摂氏約183℃(以下単純に℃とも称される)〜約320℃の温度で、約0.3分〜約2分の期間発生することができる。さらに具体的な例では、温度は約302℃で期間は1分だった。半田ボールの導体貫通によって形成される機械的接続が、以下定義する種類のさらなる処理にとって適切な接続を確保するため、リフロー作業は任意であると理解すべきである。半田のリフローによって、半田は流れて、各導電部材の表面をより多く覆い、上記結合を強化する。
【0081】
図2では、基板11及びチップ31構造は、薄い可撓絶縁体層とチップの上面間に配置されるある量のアンダーフィル材料41を含む。アンダーフィルは好ましくは、カリフォルニア州アーヴァインに事業所を有するHenkel Technologies.から入手可能な製品名Hysol FP4549SIで販売されている製品である。他のアンダーフィル材料も許容可能である。アンダーフィル41は、チップ接続にかかる負担を軽減しつつ、平面状のチップ上面の上にほぼ平行に回路基板を保持する役割を果たす。アンダーフィル材料41は好ましくは、上記目的で既知な従来の装置を用いて投与される、例えば、チップキャリアまたはPCBに搭載されたチップの下に既知の半田ボール技術(例えば、制御崩壊チップ接続、つまり「C4」技術)を用いて投与される。さらなる定義は不要と思われる。
【0082】
図3では、本発明の一実施形態に係る回路基板アセンブリ51が示される。図3に図示されるように、アセンブリ51は、少なくとも2つ、おそらくはそれ以上の(図3では3つ示される)回路基板(11、11'及び11'')と、その一部として装着された半導体素子31とを含む。一実施形態では、4つの上記構造はアセンブリを形成するのに使用することができ、最終製品に必須の動作特徴に応じて、さらに多くの上記構造を追加することも可能である。図3に図示されるように、各回路基板は、各絶縁体層上の異なる信号線/パッド構造によって実証されるように、内部及び外部の両方に異なる導電面を有することができる。第1の(上側)基板は2つの隣接するパッド/信号線素子52及び52'を含み、中間基板11'は単独のパッド/信号線52''を含む。それと比較して、図1及び2に示されるものと類似の下側基板11は、信号線/パッド19と類似のより幅広の信号線/パッド52'''を含む。おそらくはそれぞれの薄絶縁体層内に配置されるものも含め(使用される場合)、それぞれの導電層を結合するのに使用される相互接続に応じて、様々な導電面素子が所望される。立体成形部材17及び17'に加えて、またはその代わりに、各種基板に対して様々な導電部材を使用することも可能である。上記別の導体の一例は、下記図6の説明で定義される。よって、図3に示される構造は、上記いくつかの代替構造が可能であり、本発明が構造上も相対的配向上も図示されるようなものに限定されないことを示すように意図される。
【0083】
アセンブリ51は、各基板−チップサブアセンブリを互いに対して位置調整し(すなわち、図3に示されるように積層方向に直接相互に重ね合わせ)、位置調整された各対の間に絶縁体層53を配置することによって形成される。最も下の半導体31の下に層53も設けられる。その後、位置を合わせされた構造は、多層PCB構造の形成で使用される処理と類似の積層処理を受ける。よって、各層53は上述されたような「固着シート」である。
【0084】
絶縁体層53の好適な材料は有機ポリマー材料を含み、より好適な例はポリイミドと液晶ポリマー材料である。ある特定のポリイミドが、デラウェア州ウィルミントンに事業所を置くE.I.DuPont deNemours and Companyから製品名Pyralux APで入手可能である。液晶ポリマー(LCP)の具体的な一例は、コネチカット州ロジャーズに事業所を置くRogers Corporation製の製品名Ultralam3000シリーズで販売されている。上記材料の他の例も可能である。図3の例では、基板用の素子、上述の導電層及び半導体素子を使用する際、LCP材料の積層は、約275℃〜約325℃の温度で約30分〜約90分間で達成することができる。より具体的な例では、約285℃の温度と60分の期間が利用された。
【0085】
例えば、前記部材が上述したように先にリフローされていない場合、この積層中に、半田部材をリフローすることもできる。上記リフローは、周囲のアンダーフィル材料の存在にかかわらず、この段階で可能である。積層処理から生成される温度は、上記リフローを実現するのに十分である。
【0086】
回路基板アセンブリ51を形成する次のステップは、構造内に貫通孔61、61'、及び61''を設けることを含む。これらの貫通孔は好ましくは、個々の孔が最初に基板内で所与の深さまで穿孔され(例えば、好ましくはレーザまたは機械的ドリルを用いて)、その後、導電性薄層63(例えば、銅)が開口部の表面にめっきされる(例えば、無電解の電解めっきを利用して)従来のPCB技術によって形成される。上記孔形成とその後のめっきは、PCB及びチップキャリア技術における既知のプロセスであるため、さらなる説明は不要と思われる。
【0087】
一実施形態では、各貫通孔は直径をわずか約2ミル〜約6ミル、その上のめっき厚をわずか約0.5ミルとすることができる。図3では、3つの貫通孔61、61'、及び61''が示されるが、それぞれの基板と他の導電性素子(以下定義するように、外部電気部品を含む)間の相互接続がどの程度必要であるかに応じて、それ以上の貫通孔を設けることができると理解される。本発明は3つの貫通孔の使用、あるいは図3に示される特定の深さと接続を有する貫通孔に限定されない。めっき材料63に加えて、あるいはその代わりに、貫通孔内で導電ペースト65(貫通孔61内にのみ示される)を使用することもできる。上記ペーストは、それぞれの導体に対するめっき冶金によって形成される接続を強化するのに役立つが、めっきの代わりに使用される場合、導体間の導電性媒体として単独で供することもできる。
【0088】
図3では、貫通孔61は基板11''を基板11'に結合し、貫通孔61'はアセンブリとともにより深く延在して、3つの基板11、11'、及び11''すべて、より具体的には、その上面のパッド/信号線を連結する。貫通孔61''は、各基板の内部導電層21を相互接続するために貫通孔を用いた接続が可能であることを示すために設けられる。半導体素子31はそれぞれの回路基板(11、11'、または11'')に電気的に接続されるため、各素子が別の素子(または2つ以上)に接続される、もしくは、素子が図4に示されるASICチップのような外部電気部品71に接続されることができるように、貫通孔もこれらの素子に電気的に接続される。本明細書に示される様々な接続スキームは、接続の多くの組み合わせが可能であるという事実を表していることを再度述べておくべきである。
【0089】
図4は、本発明の電気アセンブリ73の一例を示す。この例では、上記ASICチップ71は、基板75の上に配置され、次に回路基板アセンブリ51の上に配置される。好ましくは、基板75は、従来のPCB構造とほぼ同一の(例えば、上述の絶縁材料の)複数の絶縁体層と導電層77(例えば、銅線)とを備える、つまり、層が互い違いに配列される。3つの層77が示されるが、それぞれの電気部品71、または2つ以上の部品が使用される場合、複数の部品の接続用件に応じて、さらに多くの層を(おそらくは好ましく)利用することができる。図示される単純な例では、各層71は、基板75の上面に形成された導体79の局所パターンから扇状に拡がる。
【0090】
基板77は従来の積層処理を用いて形成され、中間固着シートである絶縁体層53とともに個々の基板11、11'、及び11''の積層と同時に形成することができる。層77間の接続は、符号81によって表される貫通孔を用いて行われる。各貫通孔は好ましくは、貫通孔61、61'、及び61''と同様に穿孔され金属化される。電気部品71は半田ボール83を用いて、導体97のパターンに装着される。63−37スズ−鉛半田などの慣例的な半田構成を使用することができ、最初に導体79上に蒸着され、次に従来の熱対流炉内に流されて凝固し、部品71の表面下に位置する導電箇所(図示せず)に結合する。上記箇所、例えば、アルミニウムパッドはチップ技術において十分既知であり、追加の説明は不要と思われる。部品71は、ワイヤボンディング、チップを基板上に結合する別の既知の手段などを含む様々な手段で導体79に結合することができる。
【0091】
基板75を使用せずに、上側基板11''上に部品を直接配置し、それを導電部材17及び17'を含む指定されたパッドに接合することによって、部品71をアセンブリ51に結合することも可能である。基板上面上の回路は、図示されるパターンを変更して、上記箇所と導電部材及び/またはパッドの複数対間の半田接続で、部品71の導電箇所のパターンと類似のパターンを提供することができる。よって、本発明は、各種導電性素子間の接続とそれと組み合わせて使用される接続とを提供するために、いくつかの有効な可能性を提示する。1つまたはそれ以上の半導体チップをその上に有するチップキャリアを含め、他の電気部品を成功裏に使用することができるので、本発明は部品71用にASICチップを使用することに限定されない。
【0092】
よって、図4の電気アセンブリ73は、メモリとASICの両方を含め様々な半導体チップ間の相互接続を提供して、大きな処理能力を有する最終アセンブリを提供することができる。よって、上記アセンブリは、一層の処理能力を要する現在の情報処理システムの多くでの使用に特に対応可能である。
【0093】
図5には、符号201で表される上記情報処理システムの一例が示される。システム201は、パーソナルコンピュータ、大型汎用コンピュータ、コンピュータサーバなどを備えることができ、それらのいくつかの種類が当該技術において既知である。本明細書で教示されるシステム201は、図4に示される1つまたはそれ以上の電気アセンブリ73を含むことができる。上記システムの内部部品を収容し保護するために通常使用されるハウジング203内に配置される上記アセンブリ73が(陰線で)示される。このアセンブリは次に、大型PCBや図5のPCB121などの他の基板上に搭載することができる。PCB121はシステム201の「マザーボード」を形成し、その一部として、追加のPCBやアセンブリ73のようなアセンブリを含むことができる。したがって、本明細書の独自の教示に従い製造される回路基板アセンブリは、情報処理システムなどのずっと大型のシステムの一部としてなど、各種構造内で使用することができると理解される。さらなる説明は不要と思われる。
【0094】
図6は、本発明の大型回路基板アセンブリを形成するのに使用可能な回路基板の別の実施形態を示す。基板111は、おそらくは内部導電面21を含む図1の基板11の多くの素子を含み、半導体素子31に結合される。しかし、基板111は、異なる形の導電部材を使用するため、基板11と異なる。符号117または117'によって表される部材(導体)は、立体成形タイプではなく、その代わりに、治金125の少なくとも1つの層を上に有するドーム状の接触部123を含む。治金125はスズ層であってもよく、その上にさらに金の薄層を含むことができる。いったんチップ31がテストされれば、基板13は、導電部材がチップのそれぞれの導電箇所33に係合するようにチップに対して揃えられる。その後、導電部材の冶金と対応箇所33の冶金間に遷移液相接合を引き起こすのに十分な熱を印加することによって、いったん接続部が冷却させられた後は固定接合を形成する。一例では、図6の構造は約180℃〜約300℃の温度で約0.3分〜約2分間加熱されて、接合を実行する。特定の例では、基板111は250℃の温度で1分間加熱された。他の金属、例えば、鉛、パラジウム、銀、またはスズ−鉛合金、スズ及び/または金の代わりに、あるいはそれと組み合わせて使用することができる。図示される実施形態では、各導体117及び117'は、約0.2ミル厚のスズと数マイクロインチ厚の金でこの冶金層を有することができる。
【0095】
いくつかの内部半導体素子、例えば、メモリチップの形成のために、ASICチップなどの別の部品に結合可能で、情報処理システムとして上記完成品で使用される際に大幅に向上したミクロ処理能力を有する製品を独自に提供する回路基板アセンブリを図示し、説明してきた。本明細書に教示される回路基板アセンブリは大部分が、比較的些細な修正で従来のPCB及びチップキャリア技術を用いて形成され、その結果、完成品は多くの多チップ部品と比較して比較的低コストでありながら重要な性能を有する。重要なことに、教示される回路基板アセンブリは、内部に配置された半導体素子を、例えば、多くの情報処理システムが使用される厳しい環境から保護する。さらに、本明細書で製造されるアセンブリは、インピーダンス妨害や上述の他の問題を実質上回避しつつ、一定及び高速(周波数)信号を送信することができ、後者の速度は約1ギガビット/秒〜約10ギガビット/秒(またはそれ以上)である。したがって、本発明は、これらの理由及び本明細書の教示から認識可能な他の理由により当該技術において大きな進歩をもたらすと考えられる。
【0096】
現時点では本発明の好適な実施形態が図示され説明されているが、当業者にとっては、添付の請求項によって定義される本発明の範囲から逸脱せずに、様々な変更や修正を行えることは自明であろう。
【図面の簡単な説明】
【0097】
【図1】本発明の一実施形態に係る回路基板を示すもので、この基板が半導体チップに結合されいる状態の拡大側面断面図である。
【図2】ある量のアンダーフィルがさらに上に配置された図1の基板とチップ示す拡大側面断面図である。
【図3】図1及び2をわずかに縮小した、本発明の一実施形態に係る回路基板アセンブリを示すもので、図1または図2に示したものより縮小するとともに同数の回路基板を有するアセンブリの側面断面図である。
【図4】図3をわずかに縮小して示した、本発明の一実施形態に係る電気アセンブリを示す側面断面図である。
【図5】図4をさらに縮小し、図4の電気アセンブリを少なくとも1つ、その一部として有する情報処理システムの透視図である。
【図6】図1と類似の大きさで、本発明の他の実施形態に係る回路基板を示し、この基板は半導体チップに結合されている状態の拡大側面断面図である。
【符号の説明】
【0098】
11 回路基板
13 可撓性層(薄絶縁体層)
15 導体層
17・17´ 導電部材
19 パッドまたは信号線等の導電素子
21 導電層
23 突出部
25 溝
31 半導体素子
33 導電箇所
35 半田部材
41 アンダーフィル素子
51 回路基板アセンブリ
52・52´ パッドまたは信号線等の導電素子
53 絶縁体層
61・61´ 貫通孔
63 導電性薄層
65 導電ペースト
71 外部電気部品
73 電気アセンブリ
75 基板
77 導電層
79 導体
81 貫通孔
83 半田ボール
97 導体
111 基板
117 導体
121 PCB
123 ドーム状の接触部
125 治具
201 情報処理システム
203 ハウジング

【特許請求の範囲】
【請求項1】
回路基板アセンブリであって、
少なくとも1つの薄絶縁体層と、第1の複数の導電部材を有する少なくとも1つの導電層とを含む第1の回路基板と、
複数の導電箇所を含み、前記導電箇所のうち選択された箇所が、前記第1の回路基板の前記導電層の前記第1の複数の前記導電部材のうち対応する部材に電気的に結合される第1の半導体素子と、
少なくとも1つの薄絶縁体層と少なくとも1つの導電層とを含み、前記少なくとも1つの導電層が第2の複数の導電部材を含む第2の回路基板と、
複数の導電箇所を含み、前記第2の半導体素子の前記導電箇所のうち選択された箇所が、前記第2の回路基板の前記導電層の前記第2の複数の前記導電部材のうち対応する部材に電気的に結合される第2の半導体素子と、
前記第1及び第2の回路基板の間に配置され、前記第1及び第2の回路基板が共に接合して前記回路基板アセンブリを形成し、前記第1及び第2の半導体チップが積層方向に前記アセンブリ内に配置される少なくとも1つの絶縁体層と、
を備えることを特徴とする回路基板アセンブリ。
【請求項2】
前記第1及び第2の回路基板のそれぞれの前記少なくとも1つの薄絶縁体層は有機ポリマー材料から成ることを特徴とする、請求項1の回路基板アセンブリ。
【請求項3】
前記有機ポリマー材料はポリイミドを備えることを特徴とする、請求項2の回路基板アセンブリ。
【請求項4】
前記第1及び第2の回路基板のそれぞれの前記少なくとも1つの導電層は銅または銅合金から成ることを特徴とする、請求項1〜請求項3のいずれかの回路基板アセンブリ。
【請求項5】
前記第1及び第2の複数の導電部材はそれぞれ立体的に形成したものであることを特徴とする、請求項1〜請求項4のいずれかの回路基板アセンブリ。
【請求項6】
複数の半田部材をさらに含み、この半田部材のうち選択された半田部材が、前記第1及び第2の複数の各導電部材を、前記第1及び第2の半導体素子の前記導電箇所のうち関連する箇所に電気的に相互接続することを特徴とする、請求項1〜請求項5のいずれかの回路基板アセンブリ。
【請求項7】
前記第1及び第2の半導体素子はそれぞれメモリチップを備えることを特徴とする、請求項1〜請求項6のいずれかの回路基板アセンブリ。
【請求項8】
前記メモリチップの数は少なくとも4であることを特徴とする、請求項7の回路基板アセンブリ。
【請求項9】
前記第1及び第2の半導体素子のそれぞれと前記第1及び第2の回路基板の前記薄絶縁体層との間に配置されたある量のアンダーフィル材料をさらに含むことを特徴とする、請求項1〜請求項8のいずれかの回路基板アセンブリ。
【請求項10】
前記第1及び第2の回路基板の間に配置された前記少なくとも1つの絶縁体層は有機ポリマー材料を備えることを特徴とする、請求項1〜請求項9のいずれかの回路基板アセンブリ。
【請求項11】
前記有機ポリマー材料はポリイミドを備えることを特徴とする、請求項10の回路基板アセンブリ。
【請求項12】
前記有機ポリマー材料は液晶ポリマーを備えることを特徴とする、請求項10の回路基板アセンブリ。
【請求項13】
少なくとも1つの薄絶縁体層と、第1の複数の導電部材を有する少なくとも1つの導電層とを含む第1の回路基板と、複数の導電箇所を含み、前記導電箇所のうち選択された箇所が、前記第1の回路基板の前記導電層の前記第1の複数の前記導電部材のうち対応する部材に電気的に結合される第1の半導体素子と、少なくとも1つの薄絶縁体層と少なくとも1つの導電層とを含み、前記少なくとも1つの導電層が第2の複数の導電部材を含む第2の回路基板と、複数の導電箇所を含み、前記第2の半導体素子の前記導電箇所のうち選択された箇所が、前記第2の回路基板の前記導電層の前記第2の複数の前記導電部材のうち対応する部材に電気的に結合される第2の半導体素子と、前記第1及び第2の回路基板の間に配置され、前記第1及び第2の回路基板が共に接合して前記回路基板アセンブリを形成し、前記第1及び第2の半導体チップが積層方向に前記アセンブリ内に配置される少なくとも1つの絶縁体層と、を有する回路基板アセンブリと、
前記回路基板アセンブリ上に配置され、前記回路基板アセンブリに電気的に接続される少なくとも1つの電気部品と、
を備えることを特徴とする電気アセンブリ。
【請求項14】
前記少なくとも1つの電気部品は半導体チップであることを特徴とする、請求項13の電気アセンブリ。
【請求項15】
前記少なくとも1つの電気部品の前記半導体チップはASIC半導体チップであり、前記第1及び第2の半導体素子はそれぞれメモリ半導体チップであることを特徴とする、請求項14の電気アセンブリ。
【請求項16】
前記第1の回路基板上に配置される少なくとも1つの絶縁体層と、前記少なくとも1つの絶縁体層内または上に配置される少なくとも1つの導電層とをさらに含み、前記少なくとも1つの電気部品は前記少なくとも1つの絶縁体層上に配置され、前記少なくとも1つの導電層は、前記少なくとも1つの電気部品を前記回路基板アセンブリに電気的に結合する前記少なくとも1つの絶縁体層内または上に配置されることを特徴とする、請求項13〜請求項15のいずれかの電気アセンブリ。
【請求項17】
前記第1の回路基板上に配置された前記少なくとも1つの絶縁体層内に配置される前記導電層の数は、2つ以上であり、前記導電層はそれぞれ扇状に拡がるパターンに配列されることを特徴とする、請求項13〜請求項16のいずれかの電気アセンブリ。
【請求項18】
前記回路基板アセンブリ内に配置される複数の貫通孔をさらに含み、前記貫通孔のうち選択された貫通孔は、前記回路基板のうち選択された回路基板、前記半導体素子のうち選択された素子、及び前記少なくとも1つの電気部品を電気的に接続するように調整され、前記貫通孔のうち前記選択された貫通孔は、前記第1の回路基板上に配置された前記少なくとも1つの絶縁体層内に配置される前記導電層のうち関連する導電層に電気的に結合されることを特徴とする、請求項13〜請求項17のいずれかの電気アセンブリ。
【請求項19】
ハウジングと、このハウジング内に配置され、少なくとも1つの薄絶縁体層と、第1の複数の導電部材を有する少なくとも1つの導電層とを含む第1の回路基板と、複数の導電箇所を含み、これらの導電箇所のうち選択された箇所が、前記第1の回路基板の前記導電層の前記第1の複数の前記導電部材のうち対応する部材に電気的に結合される第1の半導体素子と、少なくとも1つの薄絶縁体層と少なくとも1つの導電層とを含み、この少なくとも1つの導電層が第2の複数の導電部材を含む第2の回路基板と、複数の導電箇所を含み、前記第2の半導体素子の前記導電箇所のうち選択された箇所が、前記第2の回路基板の前記導電層の前記第2の複数の前記導電部材のうち対応する部材に電気的に結合される第2の半導体素子と、前記第1及び第2の回路基板の間に配置され、前記第1及び第2の回路基板が共に接合して前記回路基板アセンブリを形成し、前記第1及び第2の半導体チップが積層方向に前記アセンブリ内に配置される少なくとも1つの絶縁体層と、を有する回路基板アセンブリと、
この回路基板アセンブリ上に配置され、前記回路基板アセンブリに電気的に接続される少なくとも1つの電気部品と、を含む電気アセンブリと、
を備えることを特徴とする情報処理システム。
【請求項20】
前記少なくとも1つの電気部品はASIC半導体チップであり、前記第1及び第2の半導体素子はそれぞれメモリ半導体チップであることを特徴とする、請求項19の情報処理システム。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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