半導体チップ及びそれを搭載した半導体モジュール
【課題】半導体チップに安定した電源電流を供給したり、電源から信号系へ混入する雑音を低くするための、半導体デバイスの電源流入及び電源流出端子の端子数の低減と、前記半導体チップを搭載した実装面積の低減を可能とする半導体モジュールを提供する。
【解決手段】半導体チップ２０の両面に電源系と信号系の電気的接続端子を振り分けて配置する。大電流が流れる流路の許容電流値を大きくする構成により、少ない端子数でも安定な電源供給が可能、信号系への雑音混入を低減、ピン数の低減による実装面積の低減、放熱効果の増大などが可能となる。また、この半導体チップ２０を搭載した半導体モジュールにより、大電流が流れる高速動作でも安定した特性を実現できる。
【解決手段】半導体チップ２０の両面に電源系と信号系の電気的接続端子を振り分けて配置する。大電流が流れる流路の許容電流値を大きくする構成により、少ない端子数でも安定な電源供給が可能、信号系への雑音混入を低減、ピン数の低減による実装面積の低減、放熱効果の増大などが可能となる。また、この半導体チップ２０を搭載した半導体モジュールにより、大電流が流れる高速動作でも安定した特性を実現できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多ピンあるいは大電力の半導体デバイスの構成法に関するものである。また、この半導体デバイスを搭載した半導体モジュールの構成法に関するものでもある。
【背景技術】
【０００２】
近年、半導体デバイスの技術進歩は大きく、工業用機器、民生用機器など広範囲に渡って利用されてきている。その結果、半導体デバイスを搭載した機器、システムの小型化、軽量化、低価格化、高機能化などに大きく寄与するに至っている。一方、半導体デバイスへの要求はとどまることがなく、一層の高集積化、高速化、高度化が期待されると共に、半導体デバイスの小型化も期待されている。これらの要求に応えると、半導体デバイスの多ピン化や大電力化が誘起される。また、半導体デバイスの大電力化や高速化が進むと、電源供給路などの適切な設計が必須となる。例えば、電源供給路が不安定であると、回路動作が不安定になり、また、入出力信号に雑音が重畳されやすくなり、誤動作の原因となる。かかる電源供給路の設計では、電源供給端子や接地端子を、多数のピンに並列的に割り当てて、電源供給路を安定化させる手法が多用されている。この設計手法は効果的であるが、反面、一層の多ピン化を推し進めることになる。この結果、半導体デバイスと外部回路との接続点が増大し、接続信頼性が低下することも指摘されている。さらに、半導体デバイスを応用システムに搭載する際の実装面積も大きく成らざるを得ないという欠点も指摘されている。
【０００３】
多ピンで大電力、かつ高速動作の半導体デバイスでは、
（１）電源供給路となる半導体デバイスの「端子」の割り当てと、配置の仕方、
（２）入出力信号へ雑音が混入し、誤動作をなくすこと、
（３）ピン数を少なくして、接続信頼性の確保と実装面積の低減、
（４）チップ温度の上昇を低減する放熱構造、
などが重要な項目となる。特に（１）が重要である。
現状技術の一例を以下に挙げる。
（ａ）図１４はＩｎｔｅｌ製ＣＰＵ（Ｐｅｎｔｉｕｍ４）のピン配列表〔下記引用非特許文献１の図９（３９ページ）と図１０〜１１（４２〜４３ページ）〕である。全７７５ピンの端子のうち、４１５ピン（全ピン数の約５５％に相当）が電流流入端子（ＶＣＣ）と電流流出端子（ＶＳＳ）（接地端子であり、流入した電源電流の戻り端子となっている）に割り当てられている。同図では、ＶＣＣの端子を灰色で、ＶＳＳの端子を斜線の塗りつぶしで表記してある。
（ｂ）ＨＰＣ（スーパーコンピュータ）向けＣＰＵでは、８０００ピンの端子のうち、約６０００ピンが電源と接地に割り当てられている。ＣＰＵでは、電源から流入する電流値が１００アンペア（瞬時値）にも達するので、単一の端子では容量不足となる。このため、複数の端子を並列的に利用して大容量化を図っているが、それ以上に、「安定な電源供給」のために多くの端子を電源系（電流流入端子と電流流出端子）に割り当てざるを得ないのが現状である。
【０００４】
図１５は、下記引用非特許文献１の図４（３３ページ）に掲載されているＰｅｎｔｉｕｍ４の構造を示す図である。同図（ａ）は半導体デバイス部分、同図（ｂ）はソケット部分である。同図（ａ）に示すように、当該半導体デバイスは、半導体チップ（Ｃｏｒｅと表示）、コンデンサを搭載した基板（Ｓｕｂｓｔｒａｔｅと表示）、半導体チップでの発熱を放熱するキャップ（ＩＨＳ、Ｉｎｔｅｇｒａｔｅｄ Ｈｅａｔ Ｓｐｅａｄｅｒ）、当該半導体チップと当該キャップ間に挿入され熱伝導率を高めるための熱伝導材（ＴＩＭ、Ｔｈｅｒｍａｌ Ｉｎｔｅｒｆａｃｅ Ｍａｔｅｒｉａｌ）などから構成されている。当該半導体チップは回路面を下側にして、当該基板にフリップチップ接続されている。かかる構成では、当該半導体チップとの電気的接続は、全て、前記回路面（図では下側の面）で行われている。すなわち、電源電流の流入、電源電流の流出、入出力信号の流入、入出力信号の流出は当該半導体チップの片面で行われている。かかる構成では、単一の平面を介して全ての電流（電源と入出力信号）が出入りすることになり、電源供給路や信号伝送路のパターン設計やレイアウトが複雑となる。この結果、特に電源供給のためのピン数（端子数）を数多く割り当て、配置せざるを得ない状況になっている。なお、最新鋭のＣＰＵ（Ｉｎｔｅｌ Ｃｏｒｅ ｉ７）でも同様なデバイス構成となっている。
【０００５】
さらに、図１５の構成では、前記半導体チップで発生する発熱（電子回路が配置されている面で発生する）を、当該半導体チップの厚さ方向に熱エネルギを流し、前記熱伝導材を介して、前記キャップ面から放熱している。半導体チップの熱伝導率は金属などよりも低い（銅の約４０％）ので、上記した放熱路による当該半導体チップの冷却効果は十分でないと言える。
【０００６】
また、電源供給路には大電流が流れるので、この電流が発生する電磁界が入出力信号路に跳び込むと、当該入出力信号路を流れる信号に雑音が重畳されることになる。かかる雑音は、前記半導体デバイスの誤動作を誘起することがあり、特に高速化された動作では大きな問題となる。かかる雑音の重畳を阻止するため、図１５の構成では、電源系の端子群と入出力系の端子群とを分けて配置し、相互の電磁干渉が起こりにくくしている。かかる配置を実現するためには、前記半導体チップや前記基板のパターン設計を複雑にしている。
【０００７】
少ないピン数でも「安定な電源供給」が可能となれば、半導体デバイスのピン数も低減され、さらには、前記基板の面積も低減できる。さらに、当該半導体デバイスを応用システムなどへ組込む場合にも、電気的接続点が少なくなり、接続信頼性の向上も図れ、かつ、高密度実装が可能となる。かかる理由により、多ピンで大電力、かつ高速動作の半導体デバイスでは、「安定な電源供給」を達成し、入出力信号への雑音重畳を阻止し、接続のためのピン数（端子数）を低減できる半導体デバイスの構成、および、関連する実装技術の開発が強く望まれている。
【０００８】
一般に、半導体デバイスは、半導体チップとパッケージから構成されている。このため、前段落までに記載した従来の半導体デバイスでの現状に対応するためには、前記半導体チップと前記パッケージの両者を検討対象とする必要がある。すなわち、従来の半導体デバイスの上記現状を打破するためには、半導体デバイスに搭載されている半導体チップの改良を第一とすることになる。また、改良された半導体チップが実現されたならば、当該半導体チップを搭載する半導体デバイス、さらには、当該半導体チップを搭載する半導体モジュールも改良されることになる。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】データシート Ｄｏｃｕｍｅｎｔ Ｎｕｍｂｅｒ：３１０３０８−００２、「Ｉｎｔｅｌ Ｐｅｎｔｉｕｍ４ Ｐｒｏｃｅｓｓｏｒ ６Ｘ１ Ｓｅｑｕｅｎｃｅ」Ｉｎｔｅｌ社、２００７年１月版
【発明の開示】
【発明が解決しようとする課題】
【００１０】
現在多用されているＣＰＵ〔演算処理用のＩＣ〕やＧＰＵ〔画像処理用のＩＣ〕などの、多ピンで大電力、かつ高速動作の半導体デバイスでは、「安定な電源供給」を可能とするため、多くのピン数（端子数）を電源系に割り当てている。このため、許容電流値が大きい端子構成などにより、少ない端子数でも「安定な電源供給」が可能な半導体デバイスの開発が課題であった。
【００１１】
高速動作では、大電流が流れる配線からの入出力信号への雑音の混入は、誤動作を引き起こすため、かかる雑音の混入を可能な限り小さくすることが課題であった。
【００１２】
半導体デバイスの集積度を増大させると、ピン数も大きくなる傾向がある。さらに、前記したように、大電力に伴い電源系に割かれるピン数も大きくなる。このため、ピン数を低減して、接続信頼性を確保すると同時に、応用システムへ前記半導体デバイスを搭載する際の実装面積を低減させることも課題であった。
【００１３】
特に大電力の半導体デバイスでは放熱の機構が重要である。前記したように、シリコン半導体の熱伝導率は金属と比較して小さいため、より効率的な放熱構成を達成することも課題であった。
【課題を解決するための手段】
【００１４】
本発明では、電子回路が集積化された半導体チップの前記電子回路が配置された第１主面に、（１）前記半導体チップへ入力信号が流入する端子及び前記半導体チップから出力信号が流出する端子を含む第１の端子群と、（２）前記半導体チップから入力信号が流出する端子及び前記半導体チップへ出力信号が流入する端子を含む第２の端子群とを配置し、前記半導体チップの第１主面の裏面である第２主面に、（３）前記半導体チップへ電源電流が流入する端子を含む第３の端子群と、（４）前記半導体チップから電源電流が流出する端子を含む第４の端子群とを配置する。
【００１５】
本明細書では、関連する用語を下記のように分類している。
半導体チップ：
拡散プロセスで作成されたウェーハからスクライブにより切り出されたチップ。当該チップには少なくとも１個の半導体素子（トランジスタ、ダイオードなどの総称）、より一般的には電子回路を構成する複数個の半導体素子が配置されている。当該チップの電子回路が配列されている第１主面には、当該チップを外部回路へ電気的接続するための「端子」が配置されている。当該電気的接続がワイヤボンディング接続である場合には、当該「端子」は、酸化膜に開口が設けられ金属（アルミであることが多い）が露出している。当該電気的接続が、表面実装工法に対応したボールグリッド接続である場合には、当該「端子」には導電性のボール（ハンダであることが多い）が設けられている。また、一般には、当該半導体チップの前記第２主面や側面は「剥き出し」の状態で保護膜層が配置されていない。なお、後記する「チップサイズパッケージ（ＣＳＰ）」は、その名の通り、チップと同じ（あるいはほぼ同じ）大きさで、外観上は「半導体チップ」と同等に見える。しかしながら、耐環境性を確保するために「パッケージされている」ので、本明細書では、半導体チップとは称さない。
半導体デバイス：
前記半導体チップをパッケージに封入した構成である。パッケージされているので耐環境性に優れている。パッケージには多種ある。これらの分類にも多種多様であるが、その一例を以下に記載する。
（１）パッケージ材料での分類： プラスチック系とセラミック系などの硬質材料で半導体チップを覆う形状が主流である。テープ状のプラスチックフィルムに半導体チップを搭載したＴＣＰ（あるいはＴＡＢ）もある。また、最近では、半導体デバイスの小型化を指向して、半導体チップの裏面に樹脂などの板（インターポーザ）を配置し、この板の裏面側に端子を配置した、いわゆるチップサイズパッケージも実用化されている。
（２）実装法による分類： 電気的接続の端子が棒状でプリント基板などの穴に端子を挿入して半田で固定する挿入実装型と、端子が板状あるいはボール状でプリント基板表面の導電箔に半田で固定する表面実装型とがある。
（３）端子の形状と方向による分類： パッケージの１方向あるいは２方向に、棒状あるいは板状のリードが配列されている形状（ＤＩＰが代表例）、パッケージの４方向に板状のリードが配列されている形状（ＱＦＰが代表例）、ボール状の端子がパッケージの裏面にマトリクス状（格子状）に配列されている形状（ＢＧＡが代表例）などがある。
半導体モジュール： 少なくとも１個以上の半導体チップあるいは半導体デバイスと、電子部品（抵抗、キャパシタなどの個別部品を含む）などを組み合わせて、１つの「部品」とした構成である。モジュールの構成要素、規模、外観などは多岐にわたってる。一般的には、前記した半導体チップや半導体デバイスは半導体メーカが生産するのに対して、半導体モジュールは半導体メーカ以外にも部品メーカあるいは装置メーカなどが生産する。搭載される応用システムに固有な構成であり、汎用の半導体デバイスや電子部品などを用いて固有な機能を発揮させることが多い。
電子部品：
受動素子とも称されている部品で、抵抗、キャパシタ、インダクタ（コイル）などがある。単一の素子（個別部品）を複数個組み合わせた構成（例えば、モジュール抵抗）もある。
【００１６】
本明細書では、前記半導体チップの端子を下記のように分類している。
電源電流が流入する端子：
半導体チップを駆動する直流電源に接続され、大電流が流入する端子である。ＶＤＤ、ＶＣＣなどと表記されることが多い。
電源電流が流出する端子：
「電源電流が流入する端子」へ流入した電流が流出する端子であり、直流電源へ接続される。ＶＳＳ、ＧＮＤなどと表記されることが多い。
入力信号が流入する端子：
クロック、データ、制御などの信号が入力する端子である。
入力信号が流出する端子：
「入力信号が流入する端子」へ流入した信号電流が流出する端子である。
出力信号が流出する端子：
バス、ステータスなどの信号が出力される端子である。
出力信号が流入する端子：
「出力信号が流出する端子」から流出した信号電流が戻り電流として流入する端子である。
上記した「入力信号が流出する端子」と「出力信号が流入する端子」とは、ＧＮＤ〔本段落では「ＧＮＤ２」とする〕と表記されることが多い。また、これらの「入力信号が流出する端子」と「出力信号が流入する端子」では、いずれも流れる電流が小さいので、共通化して端子数を少なくすることも行われる。「電源電流が流出する端子」でもＧＮＤ〔本段落では「ＧＮＤ１」とする〕と表記される場合があるが、ＧＮＤ２とＧＮＤ１とでは流れる電流値が大きく異なっている。このため、当該半導体チップをパッケージに封入して半導体デバイスを構成する場合や、当該パッケージを介して外部回路へ接続する場合には、ＧＮＤ２とＧＮＤ１とは別配線として、信号系を電源系から回路的に分離して、干渉を避けることが必要である。また、入出力信号用の端子としては、「トライステート」と呼ばれる回路形式が採用されていることもある。かかる「トライステート」とは、制御手段により、（１）信号入力用の端子として機能、（２）信号出力用の端子として機能、（３）出力インピーダンスを高インピーダンスに設定して接続される回路系から絶縁する機能、をそれぞれ切換えることができる手法である。かかる「トライステート」では、時刻により「入力信号が流入する端子」になったり、「出力信号が流出する端子」になる。本明細書では、かかる「トライステート」の端子は、便宜上、上記した「入力信号が流入する端子」と同等であると見做している。また、当該「トライステート」端子と対になる端子（前記ＧＮＤ２に相当）は、便宜上、上記した「入力信号が流出する端子」と同等であると見做している。
【００１７】
上記段落に記載した構成では、前記半導体チップの片面（電子回路が形成されている前記第１主面）に入力信号や出力信号が接続され、当該半導体チップの反対の面（前記第２主面）に電源供給用の配線が接続されている。すなわち、従来の半導体チップでは、前記第１主面に、前記入力信号、前記出力信号、および、前記電源供給用の配線が全て接続されていた。一方、本発明では、前記半導体チップの表裏の両面を使い分け、一方の面（例えば前記第１主面）には少電流が流れる入出力信号系（電流が戻る前記ＧＮＤ２も含めて）を配置し、反対の面（例えば前記第２主面）には大電流が流れる電源系（電流が戻る前記ＧＮＤ１も含めて）を配置していることが特徴である。
【００１８】
前記半導体チップの表裏の両面を使い分けるため、前記第１主面に配置された電子回路と、前記第２主面に配置された前記第３の端子群あるいは前記第４の端子群とを電気的接続するために、前記半導体チップの厚さ方向に貫通する配線（ＴＳＶ〔スルー・シリコン・ビア〕や貫通電極とも称される）が必須となる。
【００１９】
前段落に記載した「貫通する配線」には、大電流が流れるので、許容電流値が大きくなるような構成をとることが必要である。例えば、「貫通する配線」の断面積を大きくしたり、複数の「貫通する配線」を配置してこれらを並列的に電気的接続したり、当該「貫通する配線」の材料を低抵抗率の材料で構成することが挙げられる。特に、銅などの低抵抗率の材料で構成する場合には、熱伝導率も大きくなり、前記半導体チップの第１主面側に配置された電子回路で発生した熱を、第２主面側へ効率良く放熱させる効果も発生する。また、当該第２主面側に配置された前記第３の端子群あるいは第４の端子群を構成する端子の面積を大きくすることにより、前記放熱の効果が一層増大する。
【００２０】
（１）前記第３の端子群を構成する、少なくとも１個の前記端子を前記第２主面側に配置された第１の導電層に接続し、（２）前記第４の端子群を構成する、少なくとも１個の前記端子を前記第２主面側に配置された第２の導電層に接続し、（３）前記第１の導電層と前記第２の導電層とでキャパシタを構成する。
【００２１】
「電源電流が流入する端子」と「電源電流が流出する端子」との間には、電源電圧の変動を吸収する大容量のキャパシタと、高速に変化する電源電流に起因するスイッチング雑音などの雑音を吸収する小容量のキャパシタを並列して接続することが多い。かかる接続ではキャパシタの体積が大きいので、特に大容量のキャパシタは、当該半導体チップが搭載された半導体デバイスの外側（例えば、半導体デバイスが実装されたプリント基板など）に配置されることが多い。一方、当該「小容量のキャパシタ」は可能な限り前記半導体チップに近く配置することが、雑音低減の観点から好ましい。前段落に記載した構成は、前記第２主面側に少なくとも２層の導電層を配置し、当該導電層を構成する１組の導電層を対向電極として、前記小容量のキャパシタを構成している。
【００２２】
前段落に記載した「少なくとも２層の導電層」は、前記第２主面の表面に、（１）絶縁層を形成、（２）パターニングされた金属などからなる第１の導電層を形成、（２）当該第１の導電層の表面に絶縁層を形成、（３）パターニングされた金属などからなる第２の導電層を形成、といったプロセスで形成される。また、前記プロセスを繰り返すことにより、３層以上の導電層も形成できる。当該「第１の導電層」と当該「第２の導電層」とが前記キャパシタを構成するためには、これらの２つの導電層が「空間的に重なっている」ことが必要である。さらに、当該「第１の導電層」は「電源電流が流入する端子」群を構成する指定された端子と接続され、当該「第２の導電層」は「電源が流出する端子」群を構成する指定された端子と接続されている。かかる構成により、当該「電源電流が流入する端子」と当該「電源電流が流出する端子」との間に、前記小容量のキャパシタが電気的に配置されることになる。
【００２３】
前段落には、前記小容量のキャパシタが前記「第１の導電層」と前記「第２の導電層」で構成されていることが記載されている。しかしながら、当該小容量のキャパシタの構成はこれに限らない。例えば、前記した導電層を３層を超える層数で構成し、奇数番目の導電層を共通化して前記「第１の導電層」とし、偶数番目の導電層を共通化して前記「第２の導電層」とするような構成がある。かかる構成によれば、前記小容量のキャパシタの静電容量値を容易に増大できることになる。
【００２４】
前記した小容量のキャパシタの数は１個に限らない。前記半導体チップの前記第２主面表面で、複数個の当該キャパシタを配置し、複数の前記「電源電流が流入する端子」と複数の前記「電源電流が流出する端子」とから指定された１組の端子セットを選択して、それぞれの端子セット毎に当該キャパシタを配置することが一例である。
【００２５】
前記半導体チップの前記第１主面に、少なくとも１層から成る電気配線層を配置し、前記第１の端子群と前記第２の端子群を前記電気配線層へ電気的接続する。
【００２６】
高集積化された半導体チップでは、当該チップの前記第１主面の指定された領域（例えば、当該チップの周辺領域）に、入出力信号が接続される多くの端子が配置されている。前記半導体チップを応用システムに適用する場合には、当該応用システム固有の仕様で、前記端子の接続状態を「再配線」することも要求される。例えば、接続のための端子数を少なくするためのアドレス固定（外部から制御できるアドレス端子を削除する）、チップセレクト固定（常にチップが選択された状態とする）などである。他の例としては、ワイヤボンディング接続を前提として製造された半導体チップ（端子群はチップ周辺の４片に配置）を、表面実装が可能なボールグリッド接続用に変換（新たな端子群はチップ全面に渡って２次元配列される）することが挙げられる。かかる「再配線」は、完成された半導体チップ（あるいはウェーハ状態のまま）の入手後に、ユーザサイドで実施することが多い。前段落に記載した構成では、前記半導体チップの前記第１主面に、少なくとも１層から成る電気配線層を配置し、「入力信号が流入する端子」と「出力信号が流出する端子」（いずれも前記第１の端子群に対応）や、「入力信号が流出する端子」と「出力信号が流入する端子」（いずれも前記第２の端子群に対応）などを再配線している。かかる再配線により、応用システム固有の仕様（電気的な仕様と機械的な仕様である）を満足させる構成を実現することが可能となる。
【００２７】
前段落に記載した構成をさらに発展させ、前記電気配線層の表面に、別の半導体チップあるいは半導体デバイスあるいは電子部品を搭載することも可能である。かかる構成では、前記電気配線層は、前記半導体チップと、前記した「別の半導体チップあるいは半導体デバイスあるいは電子部品」との電気的接続手段を構成することになる。
【００２８】
インターポーザと前記半導体チップを構成要素とする半導体モジュールを、（１）前記インターポーザ上に、前記半導体チップを含む、少なくとも１個の半導体チップを搭載し、（２）前記半導体チップの前記第１主面を前記インターポーザ側に面して配置し、（３）前記第１の端子群と前記第２の端子群とを、ボールグリッドアレイを含む接続方法で前記インターポーザに電気的接続し、（４）前記第３の端子群と前記第４の端子群とを、ワイヤボンディングを含む接続方法で前記インターポーザに電気的接続して、構成する。
【００２９】
前記インターポーザを構成する素材は、シリコンなどの半導体あるいは樹脂などである。前段落に記載した構成では、当該インターポーザ上に前記半導体チップを搭載し、入出力系の信号は当該半導体チップの下側（前記第１主面である）からボールグリッドなどの接続手段で当該インターポーザに接続され、電源系の配線は当該半導体チップの上側（前記第２主面である）からボンディングワイヤなどの接続手段で当該インターポーザに接続されている。当該ボンディングワイヤを用いる場合には、製造技術上、当該インターポーザの表面側（前記半導体チップが搭載されている側）に、ボンディングワイヤの一端が接続されることになる。当該ボンディングワイヤには電源供給用の大電流が流れるので、太い（例えば１００マイクロメータ以上）線を使用することが好ましい。あるいは、２本を越える本数のボンディングワイヤを並列的に配置しても良い。さらに、実装密度の増大を指向するならば、前記半導体モジュールはボールグリッドアレイ（ＢＧＡ）などの接続手段を有し、当該半導体モジュールが搭載されるプリント基板などへ面実装されることが好ましいが、この限りではない。上記した構成では、電源供給用の大電流は、（１）前記プリント基板、（２）当該半導体モジュールのボールグリッド（前記インターポーザの下側の面に配置）、（３）前記インターポーザに設けられた貫通配線、（４）前記した太いボンディングワイヤ（あるいは複数本のボンディングワイヤ）、（５）前記半導体チップの前記第３の端子群（戻り電流に対しては前記第４の端子群）を構成する端子、（６）前記半導体チップの前記第２主面と前記第１主面とを接続する貫通配線、（７）前記半導体チップに作りこまれた電子回路、の順で流れることになる。これらの電流路は大電流が流れても、電圧降下や電圧変動が発生しないよう、許容電流値が大きく、かつ、そのインピーダンスが小さいように設定されている必要がある。
【００３０】
前段落に記載した電源供給用の大電流は、前記（３）の貫通配線を通過している。このため、当該貫通配線の断面積を大きくしたり、複数の貫通配線を並列的に使用するなどして、当該貫通配線の許容電流値を大きくすることが必要となる。また、当該貫通配線の材料を銅などの低抵抗率材料とすることも効果がある。さらに、銅などを使用したときには、熱伝導率も大きいため、前記半導体チップの第１主面側に配置された電子回路で発生する熱を、前記インターポーザの厚さ方向に逃がし、当該インターポーザの下側の面に配置されたボールグリッドを介して、前記プリント基板側へ放熱させることができる。すなわち、前記半導体モジュールの放熱を効果的に行うことが可能となる。
【００３１】
上記した構成では、入出力信号系での電流は、（１）前記プリント基板、（２）当該半導体モジュールのボールグリッド（前記インターポーザの下側の面に配置）、（３）前記インターポーザに設けられた貫通配線、（４）前記半導体チップの前記第１の端子群（あるいは前記第２の端子群）を構成する端子、（５）前記半導体チップに作りこまれた電子回路、の順で流れることになる。入出力信号系では流れる電流の値は小さいので、許容電流値を大きくする必要性は格別にはない。例えば、前記（３）での貫通配線の直径を１０マイクロメータ以下にしても構わない。設計で考慮すべき事項の一例は、許容電流値ではなく、前記第１の端子群あるいは前記第２の端子群を、より高密度に配列することである。
【００３２】
前記半導体モジュールに搭載される半導体チップは１個とは限らない。例えば、前記インターポーザに、演算処理系の半導体チップと１個以上の記憶系の半導体チップを搭載した形態、演算処理系の半導体チップとアナログデジタル変換系の半導体チップとセンサ系の半導体チップを搭載した形態など、多くの搭載形態がある。
【００３３】
（１）前記第１主面側が前記インターポーザ側に面して配置された前記半導体チップである第１の半導体チップの前記第２主面側に、第２の半導体チップあるいは第２の半導体デバイスあるいは第２の電子部品を搭載し、（２）前記第２の半導体チップあるいは前記第２の半導体デバイスあるいは前記第２の電子部品を、前記第１の半導体チップへ電気的接続する。
【００３４】
従来は、論理回路系の電源電圧として５Ｖが標準的に採用されてきたが、高集積化、高速化に伴い、電源消費や発熱を抑制するため、電源電圧の低電圧化が推進されている。例えば、ＣＰＵなどでは３．３Ｖ化から１．５Ｖ化が進み、モバイル機器では一層の低電圧化（例えば１．３Ｖ化）が進んでいる。しかしながら、電源電圧の低電圧化では、信号振幅も小さくなり、外部からの雑音混入に対して耐性が低くなる。このため、機器間の接続では、５Ｖへの要求も高い。前記半導体モジュールでも、高速演算処理を行う回路系には例えば１．５Ｖの電源電圧を使用し、周辺回路系やインターフェイス回路系には３．３Ｖあるいは５Ｖを使用することも多い。このため、接続端子数の低減という観点から、半導体モジュールへの供給電源は１種類（例えば３．３Ｖ）とし、当該半導体モジュール内部で他の電圧（例えば１．５Ｖ）に変換することが好ましい。前段落はかかる状況に対して記載されており、前記第２の半導体チップあるいは前記第２の半導体デバイスは、３．３Ｖから１．５Ｖへ変換する電源回路などを構成している。しかしながら、前記第２の半導体チップあるいは前記第２の半導体デバイスあるいは前記第２の電子部品は前記電源回路を構成しているとは限らない。
【００３５】
前々段落に記載した構成において、前記半導体チップの第２主面には、前記第２の半導体チップあるいは前記第２の半導体デバイスの他に、半導体チップや半導体デバイス、さらには、トランジスタなどの個別部品やキャパシタなどの電子部品などを配置しても構わない。特に、電源系の半導体チップなどを搭載する形態においては、電圧安定化のためのキャパシタを配置することは好ましい例である。
【００３６】
インターポーザと前記半導体チップを構成要素とする半導体モジュールを、（１）前記インターポーザ上に、前記半導体チップを含む、少なくとも１個の半導体チップを搭載し、（２）前記半導体チップの前記第２主面側を前記インターポーザ側に面して配置し、（３）前記第３の端子群と前記第４の端子群とを、ボールグリッドアレイを含む接続方法で前記インターポーザに電気的接続し、（４）前記第１の端子群と前記第２の端子群とをワイヤボンディングを含む接続方法で前記インターポーザに電気的接続して、構成する。
【００３７】
前記半導体モジュールへ流入する電源電流が大きい場合には、当該電源電流の供給路を可能な限り短くして、不要な電磁放射や電源電圧の降下を防ぐことが好ましい。前段落に記載した構成では、前記半導体チップの第３の端子群あるいは第４の端子群を、前記インターポーザに対向して配置し、ボールグリッドなどを介して電源電流を供給している。かかる構成では、ボンディングワイヤを使用していないので、より短い配線が可能となっている。また、入出力信号系（前記第１の端子群と前記第２の端子群）はワイヤボンディングなどの接続手段で、前記インターポーザと接続されている。このため、ボンディングワイヤの本数が多くなるが、自動ボンディング機などを使用することにより製造技術面からは格別に大きな課題とはならない。
【００３８】
インターポーザと前記半導体チップを構成要素とする半導体モジュールを、（１）前記第２主面側が前記インターポーザ側に面して配置された前記半導体チップである第３の半導体チップの前記第１主面側に、第４の半導体チップあるいは第４の半導体デバイスあるいは第４の電子部品を搭載し、（２）前記第４の半導体チップあるいは前記第４の半導体デバイスあるいは前記第４の電子部品を、前記第３の半導体チップに電気的接続して、構成する。
【００３９】
前記第４の半導体チップあるいは第４の半導体デバイスあるいは第４の電子部品と、前記第３の半導体チップとの電気的接続に際しては、前記第３の半導体チップの前記第１主面に、前記した「再配線層」を配置して、当該電気的接続の容易性を確保することが望ましい。特に、前記半導体チップが汎用的な製品として設計されている場合には、当該第３の半導体チップの電気的接続端子の配列と、前記第４の半導体チップあるいは第４の半導体デバイスの電気的接続端子の配列とが、必ずしも対応しているとは限らない。例えば、当該電気的接続端子の配列ピッチなどは、異なっていることが多い。このため、前記再配線層を的確に設計することにより、当該再配線層が前記した配列ピッチの差異を「吸収」して、接続の容易性を確保することが可能となる。かかる再配線層は、周知の手法で形成することが可能であり、一般的には、２層以上の電気配線層から構成されている。
【００４０】
前々段落に記載した構成では、前記第３の半導体チップの前記第１主面には、１個の「第３の半導体チップあるいは半導体デバイスあるいは電子部品」が搭載されていることが示されている。しかしながら、２個以上の半導体チップあるいは半導体デバイスあるいは電子部品が搭載されていても構わない。例えば、ラインドライバ、マルチプレクサ、インターフェイス（例えば、無線送受信回路など）、アナログデジタル変換器、演算増幅器、温度センサなどのセンサ、電源回路（例えば、電圧昇圧回路などで、大容量とは限らない）など、あるいは、これらの組合せがある。また、電源電圧安定化や雑音吸収のためのキャパシタ、昇圧回路や無線回路でのインダクタ、温度検出用のサーミスタなどを搭載しても構わない。
【００４１】
インターポーザと前記半導体チップを構成要素とする半導体モジュールを、（１）前記第３の半導体チップの前記第２主面側を前記インターポーザ側に面して配置し、（２）前記第３の半導体チップの前記第１主面側に第２のインターポーザを配置し、（３）前記第２のインターポーザを前記第３の半導体チップと電気的接続し、（４）前記第２のインターポーザ上に第５の半導体チップあるいは第５の半導体デバイスあるいは第５の電子部品を配置し、（５）前記第５の半導体チップあるいは前記第５の半導体デバイスあるいは前記第５の電子部品を前記第２のインターポーザと電気的接続し、（６）前記第２のインターポーザをワイヤボンディングを含む接続方法で前記インターポーザに電気的接続して、構成する。
【００４２】
前段落に記載した構成の半導体モジュールは、（下側から順に）インターポーザ、（第３の）半導体チップ、第２のインターポーザ、第５の半導体チップ（あるいは半導体デバイスあるいは電子部品）で構成されている。当該第２のインターポーザは、前記半導体チップと、前記第５の半導体チップあるいは第５の半導体デバイスあるいは第５の電子部品との電気的接続に際して、当該電気的接続の容易性を確保するために、配置されている。かかる状況は、前記した「再配線層」と同じ機能である。前記した半導体チップの前記第１主面に再配線層を形成することが困難な場合（例えば、当該再配線層の電気配線層数では、十分に再配線しきれないなど）には、当該再配線層の代替として、前記第２のインターポーザを配置することが有効である。当該第２のインターポーザは、樹脂基板を加工したインターポーザや、シリコン基板などを加工した半導体インターポーザなどであって良い。これらのインターポーザは周知の手法で作成することが可能である。
【００４３】
前々段落に記載した構成では、前記半導体チップに対して、１個の「第２のインターポーザ」と１個の「第５の半導体チップあるいは半導体デバイスあるいは電子部品」が配置されているが、これに限らない。例えば、（１）前記半導体チップに対して、１個の「第２のインターポーザ」の表面に２個を超える数の「第５の半導体チップあるいは半導体デバイスあるいは電子部品」を配置した構成、（２）前記半導体チップに対して、２個を超える数の「第２のインターポーザ」を配置し、それぞれの表面に各１個の「第５の半導体チップあるいは半導体デバイスあるいは電子部品」を配置した構成、（３）、前記半導体チップに対して、２個を超える数の「第２のインターポーザ」を配置し、それぞれの表面には、２個を超える数の「第５の半導体チップあるいは半導体デバイスあるいは電子部品」を配置した構成、などがある。
【発明の効果】
【００４４】
本発明により、（１）許容電流値が大きい端子構成などにより、少ない端子数でも「安定な電源供給」が可能な半導体チップあるいは半導体デバイスが実現でき、（２）高速動作時に課題となっていた電源系の配線から入出力信号系の配線への混入雑音を低減でき、（３）ピン数の低減により接続信頼性が確保でき、（４）前記半導体チップあるいは半導体デバイスを実装する時の面積を低減でき、さらには、（５）前記半導体チップで発生した熱を効果的に放熱できるようになる。
【００４５】
半導体チップに配置された端子群を、使用目的に合わせて、当該半導体チップの第１主面と第２主面に分割して配置することにより、前段落に記載した効果が得られた。具体的に例示すると、
第１主面：入力信号が流入する端子群、出力信号が流出する端子群、入力信号が流出する端子群、出力信号が流入する端子群
第２主面：電源電流が流入する端子群、電源電流が流出する端子群
という配置である。
【００４６】
前段落において、第２主面に配置された電源が流入する端子群と電源電流が流出する端子群との間にキャパシタを配置し、高周波成分を有する過渡的な雑音（スイッチング雑音）を当該キャパシタで吸収させることができる。
【００４７】
半導体チップの第１主面に電気配線層を配置し、当該半導体チップの端子群を電気的接続することにより、再配線が可能となる。
【００４８】
半導体チップの第１主面側に配置された入出力系の端子群をボールグリッドアレイでインターポーザへ電気的接続し、当該半導体チップの第２主面側に配置された電源系の端子群を太いボンディングワイヤで当該インターポーザへ電気的接続して構成した半導体モジュールが実現できる。
【００４９】
半導体チップの第１主面側に配置された入出力系の端子群をボールグリッドアレイでインターポーザへ電気的接続し、当該半導体チップの第２主面側に配置された電源系の端子群を太いボンディングワイヤで当該インターポーザへ電気的接続し、さらに、当該第２主面に第２の半導体チップ（例えば電源電圧を変換する半導体チップ）を配置した半導体モジュールが実現できる。
【００５０】
半導体チップの第２主面側に配置された電源系の端子群をボールグリッドアレイ状でインターポーザへ電気的接続し、当該半導体チップの第１主面側に配置された入出力系の端子群をボンディングワイヤで当該インターポーザへ電気的接続して構成した半導体モジュールが実現できる。
【００５１】
半導体チップの第２主面側に配置された電源系の端子群をボールグリッドアレイでインターポーザへ電気的接続し、当該半導体チップの第１主面側に配置された電気配線層を介して入出力系の端子群をボンディングワイヤで当該インターポーザへ電気的接続し、さらに、当該第１主面側に配置された電気配線層に第３の半導体チップ（例えばペリフェラルＩＣ）を配置した半導体モジュールが実現できる。
【００５２】
半導体チップの第２主面側に配置された電源系の端子群をボールグリッドアレイでインターポーザへ電気的接続し、当該半導体チップの第１主面側に配置された第２のインターポーザに第４の半導体チップ（例えばペリフェラルＩＣ）を搭載し、当該半導体チップの第１主面側に配置された入出力系の端子群および当該第２のインターポーザを、ボンディングワイヤで当該インターポーザへ電気的接続した半導体モジュールが実現できる。
【図面の簡単な説明】
【００５３】
【図１】半導体デバイスの内部結線を示す図である。
【図２】本発明の実施例１の半導体チップの構成を示す図である。
【図３】本発明の実施例２の半導体チップの構成を示す図である。
【図４】本発明の実施例３の半導体デバイス（チップサイズパッケージ形態を持つ）の構成を示す図である。
【図５】本発明の実施例４の半導体チップ（キャパシタを内蔵）の構成を示す図である。
【図６】本発明の実施例５の半導体モジュールの構成を示す図である。
【図７】本発明の実施例５に使用されているインターポーザの構成を説明する図である。
【図８】本発明の実施例６の半導体モジュールの構成を示す図である。
【図９】本発明の実施例７の半導体チップの構成を示す図である。
【図１０】本発明の実施例８の半導体チップの構成を示す図である。
【図１１】本発明の実施例９の半導体モジュールの構成を示す図である。
【図１２】本発明の実施例１０の半導体モジュールの構成を示す図である。
【図１３】本発明の実施例１１の半導体モジュールの構成を示す図である。
【図１４】従来のＣＰＵのピン配列表である。
【図１５】従来のＣＰＵの構造を示す図である。
【発明を実施するための形態】
【００５４】
以下、添付図面を参照して、本発明の実施例に係る半導体チップと半導体デバイス、および、それを搭載した半導体モジュールを詳細に説明する。
【００５５】
図１は半導体デバイスの内部結線を示す図である。図１において、１０はパッケージ１１に搭載された半導体デバイス、１２は半導体チップである。半導体チップ１２は、ボンディングワイヤなどによりパッケージ１１の端子に電気的接続されている。
図１において、１３は入力信号系の端子群であり、入力信号電流が流入する端子１４（Ｉで表記）と流出する端子（ＧＮＤで表記）とから構成されている。矢印はそれぞれの電流の流れる方向を示している。１５は出力信号系の端子群であり、出力電流が流出する端子１６（Ｏで表記）と流入する端子（ＧＮＤで表記）とから構成されている。入力信号系では、流れる電流が比較的小さいので、複数の電流流入端子に対して、１個の電流流出端子を共通的に使用している。出力信号系でも同様な状況である。さらには、端子群１３と１５に含まれるＧＮＤは前記パッケージの端子（ｇｎｄとして表記）で共通化されることもある。１７は電源電流が流入する端子（ＶＤＤで表記）、１８は電源電流が流出する端子（ＶＳＳで表記）であり、それぞれ、前記パッケージの対応する端子群（ｖｄｄとｖｓｓで表記）と接続されている。なお、図中の矢印は電流の流れる方向を示している。
端子１７と１８は、パッケージ１１の一つの端子と、半導体チップ１２の複数の端子とが接続されているように構成されている。かかる構成は、半導体チップ１２の端子の配列ピッチは小さいため当該端子の数も大きく設定することが可能であるのに対して、パッケージ１１の端子の配列ピッチは大きいため当該端子の数が少ないことを反映している。すなわち、半導体チップ１２に配列されている前記端子の全てに対応して、パッケージ１１の端子を配列する（端子数が増え、パッケージが大きくなり、さらには、半導体デバイスも大きくなってしまう）ことが困難である場合には、図１に例示したような配線手法が適用される。また、一般には、半導体チップ１２のＶＳＳで表記された端子と、ｇｎｄで表記された端子は、共に、半導体チップ１２を構成する半導体基板と同一であることも多い。本明細書では、半導体チップ１２への流入する電流と、半導体チップ１２から流出する電流が重要な構成要因となるため、便宜上、個別の表記を行っている。
【００５６】
本明細書においては、図１に示した構成で、１４の入力信号電流が流入する端子群（図では「Ｉ」として表記）と、１６の出力信号電流が流出する端子群（図では「Ｏ」として表記）を「第１の端子群」としている。また、１４の端子へ流入した当該入力信号電流が流出する端子と、１６の端子から流出した当該出力電流が流入する端子（図では共に「ｇｎｄ」として表記）を「第２の端子群」としている。さらに、１７を「第３の端子群」、１８を「第４の端子群」と名付けている。
図１では、半導体チップの全ての端子群が、当該半導体チップの１つの面内に配置されている。一方、本発明による半導体チップでは、大電流が流れる端子群（「第３の端子群」と「第４の端子群」）を当該半導体チップの１つの面内に配置し、入出力信号系の端子群（「第１の端子群」と「第２の端子群」）を当該半導体チップの他の面内に配置することに特徴がある。
【実施例１】
【００５７】
図２は、本発明の実施例１に係る半導体チップ２０の構成を示す図である。
図２（ａ）において、２１は半導体基板であり、図の下側が第１主面２２である。当該第１主面２２には電子回路（図示せず）が集積化されており、表面は２層の配線層が配置されている。かかる「２層の配線層」は一例に過ぎず、より多層の配線層であっても構わない。当該半導体基板には、基板を貫通して、前記２層の配線層を構成する指定された配線層２３に接続されている貫通配線（貫通電極とも称される）２４が設けられている。貫通配線２４は、前記半導体基板の第２主面２５に配置された配線層２６ａと２６ｂに接続されている。同図では、配線層２６ａと２６ｂが各１個配置されている事例が示されているが、それぞれの個数はこれに限らず、２個以上の数であっても構わない。なお、貫通配線２４と配線層２６ａと２６ｂは、前記半導体基板とから絶縁膜などを介して電気的に絶縁されている。配線層２６ａと２６ｂは絶縁層２７で覆われており、当該絶縁層２７の指定された領域は開口２８ａと２８ｂを形成している。これらの開口は、半導体チップ２０から、パッケージあるいは外部回路へ電気的接続する際の、例えば、ボンディングパッドとして利用される。すなわち、開口２８ａの領域が前記した「第３の端子群」に、開口２８ｂの領域が前記した「第４の端子群」にそれぞれ対応している。さらに、前記２層の配線層には、開口２９ａと２９ｂが設けられている。これらの開口は、半導体チップ２０から、パッケージあるいは外部回路へ電気的接続する際の、例えば、ボールグリッドアレイのボールが配置される領域となる。すなわち、開口２９ａの領域が前記した「第１の端子群」に、開口２９ｂが前記した「第２の端子群」にそれぞれ対応している。
【００５８】
図２に示した構成では、配線層２６ａと２６ｂには、「必ず」開口２８ａと２８ｂとが配置されているかのように描かれているが、この限りではない。例えば、開口２８ａ（あるいは２８ｂ）を有しない配線層２６ａ（あるいは２６ｂ）が配置されていて、電気配線機能のみを有していても良い。
【００５９】
図２（ａ）に示した実施例においては、前記電子回路を構成している「入出力信号系」は開口２９ａと２９ｂを介して、また、「電源回路系」は開口２８ａと２８ｂを介して、前記パッケージあるいは外部回路と接続される。より具体的に記載するならば、
開口２８ａ（「第３の端子群」）：半導体チップへ電源電流が流入する端子、
開口２８ｂ（「第４の端子群」）：半導体チップから電源電流が流出する端子、
開口２９ａ（「第１の端子群」）：半導体チップへ入力信号が流入する端子、あるいは、半導体チップから出力信号が流出する端子、
開口２９ｂ（「第２の端子群」）：半導体チップへ入力信号が流出する端子、あるいは、半導体チップへ出力信号が流入する端子、となっている。
なお、かかる状況は、前記した電子回路からの配線を適宜設計することにより実現される。
【００６０】
図２（ａ）では、貫通配線２４の厚さが薄く、絶縁層２７が当該貫通配線領域まで入り込んでいる事例が示されている。一方、同図（ｂ）では、貫通配線２４の厚さが十分に厚く、絶縁層２７は第２主面２５の上面にのみ局在する事例が示されている。貫通配線２４は、開口２８ａ、２８ｂを介して、大電流である電源電流の流入と流出の電流路となるので、電圧降下などが発生しないよう、電流路のインピーダンスは低い（例えば、貫通配線２４の厚さを大きく、あるいは、貫通配線２４が占める領域を大きくする）ことが必要となる。かかる観点からは、図２（ａ）よりも図２（ｂ）の方が好ましい事例であると言える。さらに、貫通配線２４の材料を低抵抗率の材料とすることにより、前記電流路のインピーダンスの一層の低減に効果がある。また、銅などの低抵抗率の材料では、熱伝導率も大きいので、第１主面２２側に配置された電子回路（図示せず）で発生した熱を、第２主面２５側へ放熱させる効果も大きい。
【００６１】
実施例１の半導体チップ２０では、第１主面２２に、第１の端子群と第２の端子群が配置されており、入力信号が流入する端子あるいは出力信号が流出する端子を前記第１の端子群とし、入力信号が流出する端子あるいは出力信号が流入する端子を前記第２の端子群としている。また、第２主面２５には、第３の端子群と第４の端子群が配置され、電源電流が流入する端子を前記第３の端子群とし、電源電流が流出する端子を前記第４の端子群としている。一方、前記した電子回路は第１主面２２に配置されているので、当該電子回路の配線の一部は、第１主面２２から第２主面２５へ配線を延ばすことが必須となり、かかる電気的接続は貫通配線２４で実現されている。
【００６２】
実施例１の構成により、大電流が流れる端子群（電流路でもある）と、入出力信号が流れる端子群とを、半導体チップ２０の表裏に分散配置させることができた。大電流が流れる端子群と貫通配線２４の構成を最適化（例えば、インピーダンスを可能な限り小さくするなど）することにより、前記端子群を構成する端子数を少なくしても、電源系統に起因する障害（例えば、電源電圧の降下や変動）を回避し、さらには、放熱効果を増大させることができる。
【実施例２】
【００６３】
図３は、本発明の実施例２に係る半導体チップ３０の構成を示す図である。図３では、図２と同一番号は同一構成要素を示している。
図３（ａ）において、３１ａと３１ｂは貫通配線であり、配線層２６ａに接続されている。３１ｃと３１ｄは貫通配線であり、配線層２６ｂに接続されている。図３（ａ）では、前記電子回路を構成し、前記２層の配線層を構成する指定された配線層２３の複数個所に、前記貫通配線（３１ａなど）が配置され、共通の配線層２６ａあるいは２６ｂに接続されている。すなわち、半導体チップを構成する電子回路には、同電位である複数の前記配線層（２３）が含まれているので、これらを配線層２６ａや２６ｂなどで共通化することにより、当該半導体チップの端子数を実質的に低減できる。かかる状況は、図１４に示した従来例のように、多数の電源電流流入端子（あるいは電源電流流出端子）を有する半導体チップの場合には、特に有効となる。
【００６４】
図３（ｂ）は、同図（ａ）の半導体チップを第２主面側から見た平面図である。同図において、図３（ａ）と同一番号は同一構成要素を示している。
図３（ｂ）では、配線層２６ａと２６ｂとが、当該半導体チップの第２主面のほぼ全面にわたって形成されている事例が示されている。かかる構成においては、当該第１主面側の電子回路で発熱した熱が、前記貫通配線（３１ａ、３１ｂ、３１ｃ、３１ｄ）を介して、前記配線層へ導かれ、当該配線層の広い面積から放熱されることになる。また、当該配線層を、銅などの高熱伝導率の材料で形成し、さらに、当該配線層の厚さを大きくすることにより、一層の放熱効果が実現できる。
【００６５】
さらに、図３の実施例２では、電子回路が形成されたウェーハ（あるいはチップ）を入手し、当該ウェーハ（あるいはチップ）を後加工することにより、図３の構成を実現することが可能である。一般に、半導体プロセスラインから得られるウェーハには、全ての端子群が前記第１主面側に配置されているチップが含まれている。当該ウェーハに、貫通配線を施すことにより、図３の構成が実現できるので、「汎用仕様」のチップを、当該チップが搭載される応用システムに合わせた「個別仕様」にチップに作りかえることができる。かかる利点により、「汎用仕様」のチップをそのまま実装した場合の「端子数」を大幅に低減できることになる。さらには、端子数の低減は、実装に必要な面積の低減をも可能とする。
【実施例３】
【００６６】
図４は、図２に示した半導体チップ２０を搭載した、本発明の実施例３に係る半導体デバイスの構成を示す図である。図４において、図２と同一番号は同一構成要素を示している。図４において、４０は半導体デバイス、４１は開口２９ａ、２９ｂに配置され、ボールグリッドアレイ（ＢＧＡ）を構成する導電性のボールである。当該ボールはハンダ（望むらくは鉛フリーハンダ）などの金属材料で構成されている。また、同図では、「半導体デバイス」の構成例として、「ＢＧＡチップサイズパッケージ」と称されるデバイスを示している。図４の半導体デバイスは、図２の「半導体チップ」と構造が類似している。しかし、図２の半導体チップは、ウェーハから切り出された状態であり、耐環境性を高めるための保護膜層などが設けられていないのに対し、図４の半導体デバイスでは、半導体チップの表面（第１主面と第２主面）や側面（チップへスクライブした時の側壁）に保護膜（ただし、図示していない）が設けられている点が、異なっている。なお、図４に例示した「半導体デバイス」は「チップサイズパッケージ」とも称され、製品として流通する形状になっている。
【００６７】
実施例３においても、入出力系の信号が流れる前記「第１の端子群」と「第２の端子群」は前記半導体チップの第１主面側に配置され、大電流が流れる前記「第３の端子群」と「第４の端子群」が前記半導体チップの第２主面側に配置されている。
【実施例４】
【００６８】
図５は、本発明の実施例４に係る半導体チップを示している。図５において、図２と同一番号は同一構成要素を示している。また、図５（ａ）では、開口２８ａ（第３の端子群を構成）と開口２８ｂ（第４の端子群を構成）は、それぞれ、１個の場合が示されているが、この限りではない。５０は改良された半導体チップ、５１は第１の導電層、５２は第２の導電層である。半導体チップ５１は前記第２主面に配置され、かつ、前記「第３の端子群を構成する少なくとも１個の端子」（２８ａに相当）および貫通配線５３に電気的接続されている。第２の導電層５２は前記第２主面側に配置され、かつ、前記「第４の端子群を構成する少なくとも１個の端子」（２８ｂに相当）および貫通配線５４に電気的接続されている。さらに、第１の導電層５１と第２の導電層５２とは、絶縁層２７を介して対向配置されている。かかる構造では、導電層５１と５２が対向電極、絶縁層２７が誘電体となるキャパシタを構成している。
【００６９】
「電源電流が流入する端子（例えば、前記２８ａ）」と「電源電流が流出する端子（例えば、前記２８ｂ）」との間には、電源電圧の変動を吸収する大容量のキャパシタと、高速に変化する電源電流に起因するスイッチング雑音などの雑音を吸収する小容量のキャパシタを並列して接続することが多い。当該大容量のキャパシタを前記半導体チップの表面に配置することは不可能であり、一般的には、前記半導体チップが搭載された半導体デバイスあるいは半導体モジュールの端子周辺に配置される。一方、当該「小容量のキャパシタ」は可能な限り前記半導体チップに近く配置することが、雑音低減の観点から好ましい。本実施例では、前記半導体チップを構成している第２主面側の配線層（図５の５１と５２に対応）を利用して、当該「小容量のキャパシタ」を構成している。このために、配線層５１と５２とは、絶縁層２７を介して、対向配置されている。なお、当該「小容量のキャパシタ」の静電容量は、配線層５１と５２が空間的に重なっている面積に比例し、配線層５１と５２の間の距離（絶縁層２７で決定される）に逆比例し、絶縁層２７の誘電率に比例して決定される。
【００７０】
図５（ａ）に示した構成では、前記「小容量のキャパシタ」が１個の場合が例示されているが、これに限らない。前記半導体チップの前記第２主面側に２個を超える数の前記「小容量のキャパシタ」が配置されていても良い。また、前記「小容量のキャパシタ」は２個の対向電極（５１と５２）のみで構成されているが、これに限らない。例えば、図５（ｂ）に例示した構成のように、複数層から成る配線層を形成し、奇数番目の配線層を共通化して前記「第１の導電層」とし、偶数番目の配線層を共通化して前記「第２の導電層」とするような構成でも構わない。
【実施例５】
【００７１】
図６は、前記した半導体チップを搭載した、本発明の実施例５に係る半導体モジュールを示している。同図において、図２と同一番号は同一構成要素を示している。図６において、６０は半導体モジュール、６１はインターポーザ、６２は半導体チップ（図２参照）である。当該インターポーザ６１の構成を図７に示し、その詳細を以下の段落に記載する。
【００７２】
図７（ａ）において、インターポーザ６１は樹脂材料あるいは半導体材料などから作成される。樹脂材料のインターポーザ６１は、プリント配線基板技術をベースとしており、安価である反面、表面に配置できる電気配線層のパターン密度などに限界がある。例えば、数マイクロメータ以下の当該電気配線層パターンの形成は困難である。一方、半導体材料のインターポーザ６１では、高度に発展しつつある半導体集積回路の製造技術が利用できるため、前記電気配線層のパターン密度を大幅に増大できる利点がある。本発明に記載された「インターポーザ」は、樹脂材料あるいは半導体材料のいずれで構成されていても構わない。さらには、樹脂材料と半導体材料を組合せた構成であっても構わない。かかる例としては、半導体基板の表裏面（第１主面と第２主面）に半導体技術で作成された電気配線層を設け、さらに、当該電気配線層の表面に「樹脂材料」で多層プリント基板を作成するかのように樹脂層で電気配線層を積層することがある。
【００７３】
図７（ａ）では、半導体基板から形成されたインターポーザ６１が例として示されている。図において、７２はシリコンなどから成る半導体基板、７３と７４はそれぞれ当該半導体基板の表面と裏面に配置された電気配線層である。当該電気配線層は、それぞれ「２層」であり、各々の層の間には層間配線が施されている場合が示されているが、この限りではない。７５ａ、７５ｂは、当該半導体基板の表裏の電気配線層を相互に接続する貫通配線の領域である。当該領域の部分拡大図を図７（ｂ）と（ｃ）に示す。
図７（ｂ）において、７７ａと７８ａは、インターポーザ６１の裏面（図面上では下側の面）に配置された２層の電気配線層であり、インターポーザ６１の厚さ方向で層間配線が施されている。７９ａと８０ａは、インターポーザ６１の表面（図面上では上側の面）に配置された２層の電気配線層であり、インターポーザ６１の厚さ方向で層間配線が施されている。７６ａは、電気配線層７９ａと７７ａとを電気的接続している貫通配線であり、大電流を流せるように、その断面積を大きくしているが、これに限らない。電流が流れる線路の許容電流値を大きくするための他の手法としては、「複数個の細い貫通配線を密接して配置し、電気的に当該複数個の貫通配線を並列接続する」ものがある。かかる手法を採用しても構わない。
図７（ｂ）では、前記電気配線層の層間配線（７７ａと７８ａ、あるいは、７９ａと８０ａを接続する配線）を複数個（図では各４個が例示）配列して、当該層間配線での許容電流値を大きくしている。また、層間配線８０ａは、後記するように、インターポーザ６１に搭載される半導体チップ（図６での６２）との電気的接続するための端子となる。当該端子は、前記した「第３の端子群」あるいは「第４の端子群」と、ボンディングワイヤなどで接続されることになる。一方、層間配線７８ａは、インターポーザ６１を外部回路（図示せず）へ接続するための端子であり、導電性のボール８１ａが配置されている場合が示されている。すなわち、層間配線７８ａを、図６に対応して記載すると、前記「半導体モジュール」を外部回路へ接続するための端子となる。本段落に記載した構成により、インターポーザ６１の電気配線層８０ａから電気配線層７８ａに至る電流路の許容電流値を大きく設定することができる。
【００７４】
図７（ｃ）において、７７ｂと７８ｂは、インターポーザ６１の裏面（図面上では下側の面）に配置された２層の電気配線層であり、インターポーザ６１の厚さ方向で層間配線が施されている。７９ｂと８０ｂは、インターポーザ６１の表面（図面上では上側の面）に配置された２層の電気配線層であり、インターポーザ６１の厚さ方向で層間配線が施されている。７６ｂは、電気配線層７９ｂと電気配線層７７ｂとを電気的接続している貫通配線である。図７（ｃ）の場合には、大電流を流す必要がない（入出力信号系の接続に使用するためである）ので、その断面積を特に大きくする必要はない。貫通配線７６ｂの大きさの一例としては、５から２０マイクロメータ径である。さらに、図７（ｃ）では、前記電気配線層の層間配線（７７ｂと７８ｂ、あるいは、７９ｂと８０ｂを接続する配線）も特に大きくする必要はない。当該層間配線の大きさの一例としては、５から２０マイクロメータ径である。また、電気配線層８０ｂは、後記するように、インターポーザ６１に搭載される半導体チップ（図６での６２）との電気的接続するための端子となる。当該端子は、前記した「第１の端子群」あるいは「第２の端子群」と、導電性のボールなどで接続されることになる。一方、電気配線層７８ｂは、インターポーザ６１を外部回路（図示せず）へ接続するための端子であり、導電性のボール８１ｂが配置されている場合が示されている。すなわち、電気配線層７８ｂを、図６に対応して記載すると、前記「半導体モジュール」を外部回路へ接続するための端子となる。
【００７５】
次に、図７に示したインターポーザ６１に半導体チップを搭載した半導体モジュール６０（実施例５）について、その構成をさらに説明する。
【００７６】
図６では、インターポーザ６１上に１個の半導体チップ６２が搭載されている例が示されているが、搭載される半導体チップ６２の数は２個以上であっても良い。半導体チップ６２は、第１主面がインターポーザ６１側に向くように配置されており、その第１主面側に配置された「第１の端子群」と「第２の端子群」は、導電性のボール６３であって、インターポーザ６１へ電気的接続されている。また、半導体チップ６２の第２主面側に配置された「第３の端子群」と「第４の端子群」は、ボンディングワイヤ６４などの接続手段でインターポーザ６１へ電気的接続されている。ボンディングワイヤ６４には電源供給用の大電流が流れるので、ボンディングワイヤ６４の線径は太いことが要求される。なお、図６では、１本の太い線径のボンディングワイヤ６４が例示されているが、細い線径のボンディングワイヤ６４を複数本並列的に配置して、許容電流値を大きくしても良い。前記電源供給用の大電流の流路は、外部回路（図示せず）→８１ａ→７８ａ→７７ａ→７６ａ→７９ａ→８０ａ→６４の経路を通って、半導体チップ６２へ流入（および逆の流路を通って当該チップから流出）することになる。一方、入出力信号は、外部回路（図示せず）→８１ｂ→７８ｂ→７７ｂ→７６ｂ→７９ｂ→８０ｂ→６３の経路を通って、半導体チップ６２へ流入（および逆の流路を通って当該チップから流出）することになる。
【実施例６】
【００７７】
図８は、本発明の実施例６に係る半導体モジュールの構成を示す図である。図８において、図６と同一番号は同一構成要素を示している。
図８において、インターポーザ６１には半導体チップ６２が搭載され、半導体チップ６２の上には第２の半導体チップ８５が搭載されている。第２の半導体チップ８５は、導電性のボール８６を介して、半導体チップ６２と電気的接続されている。第２の半導体チップ８５は、例えば、電源ＩＣなどであり、ボンディングワイヤ６４を介して供給された電源電圧を降圧（例えば、３．３Ｖから１．５Ｖへ）して、半導体チップ６２へ電源供給する機能を有している。
第２の半導体チップ８５は、半導体チップに限らず、パッケージされた半導体デバイス、あるいは、抵抗、キャパシタ、コイルなどの電子部品であっても構わない。特に、当該半導体デバイスがボールグリッドアレイの表面実装型デバイスである場合には、同図に示したような導電性のボールで電気的接続することが可能である。
図８の構成では、半導体チップ６２の第２主面側に、電源供給用の「第３の端子群」と「第４の端子群」、さらには、前記第２の半導体チップ（あるいは第２の半導体デバイス）から構成される「電源系統」を配置している。図８の構成では、前記第２の半導体チップが１個である場合が示されているが、２個以上の、前記第２の半導体チップあるいは前記第２の半導体デバイスあるいは前記第２の電子部品が搭載されていても構わない。
【００７８】
図８では、前記半導体チップ（６２）が１個である場合が示されているが、当該個数は１個とは限らない。前記インターポーザ６１の上に、２個以上の半導体チップが搭載される構成であっても構わない。また、２個以上の半導体チップが搭載されているような構成では、選択された１個以上の半導体チップ、あるいは、全ての半導体チップの上に、前記第２の半導体チップあるいは前記第２の半導体デバイスあるいは前記第２の電子部品を配置しても構わない。
【実施例７】
【００７９】
図９は、本発明の実施例７に係る半導体チップの構成を示す図である。同図において、図２と同一番号は同一構成要素を示しているが、半導体チップは図の上下が逆転して示されている。図９において、９０は半導体チップ、９１ａと９１ｂは、それぞれ、開口２８ａと２８ｂに配置された導電性のボールである。
実施例７においては、半導体チップ９０の第２主面側に配置された「第３の端子群」（例えば２８ａ）と「第４の端子群」（例えば２８ｂ）へ、導電性のボール（９１ａと９１ｂ）を介して電源供給のための大電流が流れるように構成されている。また、半導体チップ９０の第１主面側に配置された「第１の端子群」（例えば２９ａ）と「第２の端子群」（例えば２９ｂ）へは、ボンディングワイヤなど（図示せず）を介して、入出力系の信号電流が流れるように構成されている。
【００８０】
図９に示した構成では、大電流が流れる流路は、貫通配線２４→配線層２６ａ（あるいは２６ｂ）→導電性のボール９１ａ（あるいは９１ｂ）となる。このため、図２から図４に示した構成と比較して、当該流路を短くできる（ボンディングワイヤよりも短く配線できる）利点がある。
【実施例８】
【００８１】
図１０は、本発明の実施例８に係る半導体チップの構成を示す図である。同図において図９と同一番号は同一構成要素を示している。
図１０において、１００は改良された半導体チップであり、１０１で示したチップ要素と、１０２で示した電気配線層とから構成されている。なお、チップ要素１０１は、図９に記載した構成と同一である。電気配線層１０２は、チップ要素１０１の表面（前記した半導体チップの第１主面である）に配置されており、配線層１０４と、配線層１０４の上側に積層配置された配線層１０５から構成されている。さらに、配線層１０４と１０５とは、同図の縦方向で電気的接続されている（層間配線である）。また、配線層１０４は、前記した「第１の端子群」あるいは「第２の端子群」を構成している開口（例えば２９ａ）と電気的接続されている。すなわち、配線層１０２は、配線層１０１に配置された「第１の端子群」あるいは「第２の端子群」を、再配線していることになる。かかる再配線は、当該改良された半導体チップを応用する時に、個々の応用分野毎に、入出力信号に係る配線を最適化することを可能としている。この結果、例えば、「第１の端子群」あるいは「第２の端子群」の数を低減することが可能となる。なお、図１０では、当該電気配線層が２層配線である場合が示されているが、これに限らない。
【００８２】
図１０に示した実施例８は、図９に記載した半導体チップ９０について、（１）半導体チップ９０の第１主面に少なくとも１層から成る電気配線層を配置し、（２）前記第１の端子群と前記第２の端子群を前記電気配線層へ電気的接続することにより、実現されている。
【実施例９】
【００８３】
図１１は、本発明の実施例９に係る半導体モジュールの構成を示す図である。当該半導体モジュールは、図７に記載したインターポーザに、図９あるいは図１０に記載した半導体チップを搭載した構成となっている。なお、同図では、図９に記載した半導体チップが示されている。また、同図では、前記インターポーザに搭載された半導体チップは１個である場合が示されているが、２個以上の半導体チップが搭載されていても構わない。図１１において、図７および図９と同一番号は同一構成要素を示している。
図１１において、１１０は半導体モジュールであり、前記したインターポーザ６１（図７）と、前記した半導体チップ９０（図９）とから構成されている。半導体チップ９０は、その第２主面がインターポーザ６１と向き合うように配置されている。当該第２主面に配置されている「第３の端子群」あるいは「第４の端子群」（例えば１１１）は、導電性のボール９１ａで、インターポーザ６１を構成している電気配線層８０ａに接続されている。半導体チップ９０とインターポーザ６１の電気的接続手段としては、導電性のボールによるボールグリッドアレイに限られることはない。
半導体チップ６１の第１主面に配置されている「第１の端子群」あるいは「第２の端子群」（例えば２９ａ）は、ボンディングワイヤ１１２などの接続手段により、電気配線層８０ｂに接続されている。ボンディングワイヤ１１２には入出力信号系の電流のみが流れるので、必ずしも大電流用の太いボンディングワイヤを使用することはない。直径が、５０〜２００マイクロメータのボンディングワイヤの使用が可能である。半導体モジュール１１０は、（１）インターポーザ６１と半導体チップ９０を構成要素とし、（２）インターポーザ６１上には、半導体チップ９０を含む、少なくとも１個以上の半導体チップが搭載され、（３）半導体チップ９０の第２主面がインターポーザ６１側に配置され、（４）前記第３の端子群と前記第４の端子群とが、ボールグリッドアレイを含む接続手段でインターポーザ６１に電気的接続され、（５）前記第１の端子群と前記第２の端子群とがワイヤボンディングを含む接続手段でインターポーザ６１に電気的接続されている。
【００８４】
実施例９では、半導体チップ９０の下側（インターポーザ６１に向き合っている側であり、第２主面でもある）に大電流が流れる電源供給用の電流路を形成し、導電性のボールなどを介して、インターポーザ６１と電気的接続している。当該電流路は、８１ａ→７８ａ→７６ａ（太い貫通配線）→８０ａ→９１ａ→１１１→２６ａ→２４となる。一方、半導体チップ９０の上側（インターポーザ６１から離れて配置されている側であり、第１主面でもある）には、小電流が流れる入出力信号系の電流路を形成し、ボンディングワイヤなどを介して、インターポーザ６１と電気的接続している。当該電流路は、８１ｂ→７８ｂ→７６ｂ（細い貫通配線）→８０ｂ→１１２→２９ａとなる。
【実施例１０】
【００８５】
図１２は、本発明の実施例１０に係る半導体モジュールの構成を示す図である。当該半導体モジュールは、図７に記載したインターポーザに、図１０に記載した半導体チップ（「第３の半導体チップ」である）を搭載し、さらに、当該半導体チップの表面（図では上側の表面）に第４の半導体チップを搭載した構成となっている。同図では、前記インターポーザに搭載された前記第３の半導体チップは１個である場合が示されているが、２個以上の半導体チップが搭載されていても構わない。同図において、図７および図１０と同一番号は同一構成要素を示している。
図１２において、１２０は半導体モジュールであり、前記したインターポーザ６１（図７）６１と、前記した第３の半導体チップ１００（図１０）を構成要素として含んでいる。半導体チップ１００は、その第２主面がインターポーザ６１と向き合うように配置されている。第２主面に配置されている「第３の端子群」あるいは「第４の端子群」（例えば１１１）は、導電性のボール９１ａで、インターポーザ６１を構成している電気配線層８０ａに接続されている。半導体チップ１００とインターポーザ６１の電気的接続手段としては、導電性のボールによるボールグリッドアレイに限られることはない。
【００８６】
半導体チップ１００の上側表面（前記第１主面側である）には、配線層１０４と１０５から成る電気配線層１０２が配置されている。電気配線層１０２には、第４の半導体チップ１２５が搭載され、導電性のボール１２６を介して電気的接続されている。すなわち、実施例８（図１０）で記載したように、半導体チップ１００の第１主面に配置された「第１の端子群」あるいは「第２の端子群」は、電気配線層１０２により再配線され、第４の半導体チップ１２５と電気的接続されていることになる。この結果、例えば、「第１の端子群」あるいは「第２の端子群」の数を低減することが可能となる。なお、図１２では、電気配線層１０２が２層配線である場合が示されているが、これに限らない。
【００８７】
図１２では、「第４の半導体チップ」が搭載されている事例を示したが、半導体チップ以外にも「第４の半導体デバイスあるいは第４の電子部品」などを搭載しても構わない。さらに、当該「第４の半導体デバイス」が、ボールグリッドアレイの表面実装型である場合には、前記電気配線層１０２との電気的接続を導電性のボールで行うことができるため、より好ましい事例となる。
【００８８】
図１２に示した実施例１０では、第３の半導体チップ１００の第１主面には、１個の「第４の半導体チップ１２５（あるいは半導体デバイスあるいは電子部品）」が搭載されていることが示されている。しかしながら、２個以上の半導体チップあるいは半導体デバイスあるいは電子部品が搭載されていても構わない。例えば、ラインドライバ、マルチプレクサ、インターフェイス（例えば、無線送受信回路など）などの周辺回路ＩＣ（ペリフェラルＩＣ）、アナログデジタル変換器、演算増幅器、温度センサなどのセンサ、電源回路（例えば、電圧昇圧回路などで、大容量とは限らない）など、あるいは、これらの組合せがある。また、電源電圧安定化や雑音吸収のためのキャパシタ、昇圧回路や無線回路でのインダクタ、温度検出用のサーミスタなどを搭載しても構わない。
【実施例１１】
【００８９】
図１３は、本発明の実施例１１に係る半導体モジュールの構成を示す図である。当該半導体モジュールは、図７に記載したインターポーザ６１に、図９に記載した半導体チップ９０を搭載し、さらに、半導体チップ９０の表面に、第２のインターポーザを介して第５の半導体チップを搭載した構成となっている。同図において、図７および図９と同一番号は同一構成要素を示している。
図１３において、１３１は第２のインターポーザであり、半導体チップ９０（これは第３の半導体チップである）と電気的接続されている。１３５は「第５の半導体チップ」であり、導電性のボール１３６などにより、第２のインターポーザ１３１に電気的接続されている。第２のインターポーザ１３１の開口１３７からは、ボンディングワイヤ１３８が設けられ、インターポーザ６１へ電気的接続されている。かかる構成では、図１２に示した半導体チップ１００の電気配線層（図１２の１０２）の代替として、第２のインターポーザ１３１を配置している。第２のインターポーザ１３１の構成材料は、樹脂材料あるいはシリコンなどの半導体材料、あるいは、これらを組み合わせた材料であっても構わない。
【００９０】
図１３の実施例１１では、前記電気配線層の代替として第２のインターポーザ１３１を用いている。かかる構成によれば、前記電気配線層と比較して、第３の半導体チップ９０とは別プロセスで作成できるので、（１）半導体チップ９０の後加工で要求される制限事項が回避できる、（２）第２のインターポーザ１３１の表裏面に配置された電気配線層の設計自由度が増大できる、といった利点がある。例えば、（１）では、電気配線層１０２を後加工で作成する場合、前記半導体チップの特性を劣化させないために、温度、材料、処理雰囲気などが制限されることがある。また、（２）では、電気配線層１０２の層数、配線の引きまわしなどにより、電気配線層１０２に対して要求仕様を満足するような設計が困難となることがある。一方、第２のインターポーザ１３１を用いる場合には、半導体モジュールの組立工数が増大する欠点があるものの、設計自由度、プロセス自由度が大幅に増大するため、利点が多い。
【００９１】
図１３では、１個の第３の半導体チップ９０の上方に、１個の第５の半導体チップ１３５を搭載した構成を例示したが、これに限らない。例えば、（１）インターポーザ（６１）に少なくとも１個以上の半導体チップ（９０）を搭載する構成、（２）当該半導体チップの中で指定された１個以上の半導体チップに、少なくとも１個以上の前記「第２のインターポーザ」を搭載する構成、（３）当該「第２のインターポーザ」の中で指定された１個以上の前記「第２のインターポーザ」に、少なくとも１個以上の「第５の半導体チップあるいは第５の半導体デバイスあるいは第５の電子部品」などを搭載した構成、などがある。
【産業上の利用可能性】
【００９２】
本発明によれば、（１）許容電流値が大きい端子構成などにより、少ない端子数でも「安定な電源供給」が可能な半導体チップあるいは半導体デバイスが実現でき、（２）高速動作においても、大電流が流れる配線から入出力信号へ混入する雑音を低減でき、（３）ピン数を低減して、接続信頼性を確保することが可能であり、（４）ピン数低減により実装時の面積を低減でき、さらには、（５）前記半導体チップで発生した熱を効果的に放熱できるようになる。
このため、情報処理分野（例えば、ＣＰＵやＧＰＵを含む応用システム）へ本発明を適用すると効果が大きい。また、本発明による半導体チップを半導体モジュールへ適用することにより、個々の応用システムに適合した機能を有する独自の半導体モジュールを容易に実現することができる。このため、情報処理機器、車載用機器、携帯型機器などの応用システムに適用すると、これらの機器の軽量小型化などへ大きく貢献できる。
【符号の説明】
【００９３】
１０、４０ 半導体デバイス
１１ パッケージ
１２、２０、３０、５０、６２、９０、１００、１３５ 半導体チップ
１３ 入力信号系の端子群
１４ 入力信号電流が流入する端子群（第１の端子群）
１５ 出力信号系の端子群
１６ 出力信号電流が流出する端子群（第１の端子群）
１７ 電源電流が流入する端子群（第３の端子群）
１８ 電源電流が流出する端子群（第４の端子群）
２１、７２ 半導体基板
２２ 第１主面
２３、２６ａ、２６ｂ、１０４、１０５ 配線層
２４、３１ａ、３１ｂ、３１ｃ、３１ｄ、５３、５４、７６ａ、７６ｂ 貫通配線
２５ 第２主面
２７ 絶縁層
２８ａ、２８ｂ、２９ａ、２９ｂ、１３７ 開口
４１、６３、８１ａ、８１ｂ、８６、９１ａ、９１ｂ、１２６、１３６ 導電性のボール
５１、５２ 導電層
６０、１１０、１２０、１３０ 半導体モジュール
６１、１３１ インターポーザ
６４、１１２、１３８ ボンディングワイヤ
７３、７４、７７ａ、７７ｂ、７８ａ、７８ｂ、７９ａ、７９ｂ、８０ａ、８０ｂ、１０２ 電気配線層
７５ａ、７５ｂ 貫通配線の領域
８５、１２５、１３５ 半導体チップあるいは半導体デバイスあるいは電子部品
１０１ チップ要素
１１１ 端子群
【技術分野】
【０００１】
本発明は、多ピンあるいは大電力の半導体デバイスの構成法に関するものである。また、この半導体デバイスを搭載した半導体モジュールの構成法に関するものでもある。
【背景技術】
【０００２】
近年、半導体デバイスの技術進歩は大きく、工業用機器、民生用機器など広範囲に渡って利用されてきている。その結果、半導体デバイスを搭載した機器、システムの小型化、軽量化、低価格化、高機能化などに大きく寄与するに至っている。一方、半導体デバイスへの要求はとどまることがなく、一層の高集積化、高速化、高度化が期待されると共に、半導体デバイスの小型化も期待されている。これらの要求に応えると、半導体デバイスの多ピン化や大電力化が誘起される。また、半導体デバイスの大電力化や高速化が進むと、電源供給路などの適切な設計が必須となる。例えば、電源供給路が不安定であると、回路動作が不安定になり、また、入出力信号に雑音が重畳されやすくなり、誤動作の原因となる。かかる電源供給路の設計では、電源供給端子や接地端子を、多数のピンに並列的に割り当てて、電源供給路を安定化させる手法が多用されている。この設計手法は効果的であるが、反面、一層の多ピン化を推し進めることになる。この結果、半導体デバイスと外部回路との接続点が増大し、接続信頼性が低下することも指摘されている。さらに、半導体デバイスを応用システムに搭載する際の実装面積も大きく成らざるを得ないという欠点も指摘されている。
【０００３】
多ピンで大電力、かつ高速動作の半導体デバイスでは、
（１）電源供給路となる半導体デバイスの「端子」の割り当てと、配置の仕方、
（２）入出力信号へ雑音が混入し、誤動作をなくすこと、
（３）ピン数を少なくして、接続信頼性の確保と実装面積の低減、
（４）チップ温度の上昇を低減する放熱構造、
などが重要な項目となる。特に（１）が重要である。
現状技術の一例を以下に挙げる。
（ａ）図１４はＩｎｔｅｌ製ＣＰＵ（Ｐｅｎｔｉｕｍ４）のピン配列表〔下記引用非特許文献１の図９（３９ページ）と図１０〜１１（４２〜４３ページ）〕である。全７７５ピンの端子のうち、４１５ピン（全ピン数の約５５％に相当）が電流流入端子（ＶＣＣ）と電流流出端子（ＶＳＳ）（接地端子であり、流入した電源電流の戻り端子となっている）に割り当てられている。同図では、ＶＣＣの端子を灰色で、ＶＳＳの端子を斜線の塗りつぶしで表記してある。
（ｂ）ＨＰＣ（スーパーコンピュータ）向けＣＰＵでは、８０００ピンの端子のうち、約６０００ピンが電源と接地に割り当てられている。ＣＰＵでは、電源から流入する電流値が１００アンペア（瞬時値）にも達するので、単一の端子では容量不足となる。このため、複数の端子を並列的に利用して大容量化を図っているが、それ以上に、「安定な電源供給」のために多くの端子を電源系（電流流入端子と電流流出端子）に割り当てざるを得ないのが現状である。
【０００４】
図１５は、下記引用非特許文献１の図４（３３ページ）に掲載されているＰｅｎｔｉｕｍ４の構造を示す図である。同図（ａ）は半導体デバイス部分、同図（ｂ）はソケット部分である。同図（ａ）に示すように、当該半導体デバイスは、半導体チップ（Ｃｏｒｅと表示）、コンデンサを搭載した基板（Ｓｕｂｓｔｒａｔｅと表示）、半導体チップでの発熱を放熱するキャップ（ＩＨＳ、Ｉｎｔｅｇｒａｔｅｄ Ｈｅａｔ Ｓｐｅａｄｅｒ）、当該半導体チップと当該キャップ間に挿入され熱伝導率を高めるための熱伝導材（ＴＩＭ、Ｔｈｅｒｍａｌ Ｉｎｔｅｒｆａｃｅ Ｍａｔｅｒｉａｌ）などから構成されている。当該半導体チップは回路面を下側にして、当該基板にフリップチップ接続されている。かかる構成では、当該半導体チップとの電気的接続は、全て、前記回路面（図では下側の面）で行われている。すなわち、電源電流の流入、電源電流の流出、入出力信号の流入、入出力信号の流出は当該半導体チップの片面で行われている。かかる構成では、単一の平面を介して全ての電流（電源と入出力信号）が出入りすることになり、電源供給路や信号伝送路のパターン設計やレイアウトが複雑となる。この結果、特に電源供給のためのピン数（端子数）を数多く割り当て、配置せざるを得ない状況になっている。なお、最新鋭のＣＰＵ（Ｉｎｔｅｌ Ｃｏｒｅ ｉ７）でも同様なデバイス構成となっている。
【０００５】
さらに、図１５の構成では、前記半導体チップで発生する発熱（電子回路が配置されている面で発生する）を、当該半導体チップの厚さ方向に熱エネルギを流し、前記熱伝導材を介して、前記キャップ面から放熱している。半導体チップの熱伝導率は金属などよりも低い（銅の約４０％）ので、上記した放熱路による当該半導体チップの冷却効果は十分でないと言える。
【０００６】
また、電源供給路には大電流が流れるので、この電流が発生する電磁界が入出力信号路に跳び込むと、当該入出力信号路を流れる信号に雑音が重畳されることになる。かかる雑音は、前記半導体デバイスの誤動作を誘起することがあり、特に高速化された動作では大きな問題となる。かかる雑音の重畳を阻止するため、図１５の構成では、電源系の端子群と入出力系の端子群とを分けて配置し、相互の電磁干渉が起こりにくくしている。かかる配置を実現するためには、前記半導体チップや前記基板のパターン設計を複雑にしている。
【０００７】
少ないピン数でも「安定な電源供給」が可能となれば、半導体デバイスのピン数も低減され、さらには、前記基板の面積も低減できる。さらに、当該半導体デバイスを応用システムなどへ組込む場合にも、電気的接続点が少なくなり、接続信頼性の向上も図れ、かつ、高密度実装が可能となる。かかる理由により、多ピンで大電力、かつ高速動作の半導体デバイスでは、「安定な電源供給」を達成し、入出力信号への雑音重畳を阻止し、接続のためのピン数（端子数）を低減できる半導体デバイスの構成、および、関連する実装技術の開発が強く望まれている。
【０００８】
一般に、半導体デバイスは、半導体チップとパッケージから構成されている。このため、前段落までに記載した従来の半導体デバイスでの現状に対応するためには、前記半導体チップと前記パッケージの両者を検討対象とする必要がある。すなわち、従来の半導体デバイスの上記現状を打破するためには、半導体デバイスに搭載されている半導体チップの改良を第一とすることになる。また、改良された半導体チップが実現されたならば、当該半導体チップを搭載する半導体デバイス、さらには、当該半導体チップを搭載する半導体モジュールも改良されることになる。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】データシート Ｄｏｃｕｍｅｎｔ Ｎｕｍｂｅｒ：３１０３０８−００２、「Ｉｎｔｅｌ Ｐｅｎｔｉｕｍ４ Ｐｒｏｃｅｓｓｏｒ ６Ｘ１ Ｓｅｑｕｅｎｃｅ」Ｉｎｔｅｌ社、２００７年１月版
【発明の開示】
【発明が解決しようとする課題】
【００１０】
現在多用されているＣＰＵ〔演算処理用のＩＣ〕やＧＰＵ〔画像処理用のＩＣ〕などの、多ピンで大電力、かつ高速動作の半導体デバイスでは、「安定な電源供給」を可能とするため、多くのピン数（端子数）を電源系に割り当てている。このため、許容電流値が大きい端子構成などにより、少ない端子数でも「安定な電源供給」が可能な半導体デバイスの開発が課題であった。
【００１１】
高速動作では、大電流が流れる配線からの入出力信号への雑音の混入は、誤動作を引き起こすため、かかる雑音の混入を可能な限り小さくすることが課題であった。
【００１２】
半導体デバイスの集積度を増大させると、ピン数も大きくなる傾向がある。さらに、前記したように、大電力に伴い電源系に割かれるピン数も大きくなる。このため、ピン数を低減して、接続信頼性を確保すると同時に、応用システムへ前記半導体デバイスを搭載する際の実装面積を低減させることも課題であった。
【００１３】
特に大電力の半導体デバイスでは放熱の機構が重要である。前記したように、シリコン半導体の熱伝導率は金属と比較して小さいため、より効率的な放熱構成を達成することも課題であった。
【課題を解決するための手段】
【００１４】
本発明では、電子回路が集積化された半導体チップの前記電子回路が配置された第１主面に、（１）前記半導体チップへ入力信号が流入する端子及び前記半導体チップから出力信号が流出する端子を含む第１の端子群と、（２）前記半導体チップから入力信号が流出する端子及び前記半導体チップへ出力信号が流入する端子を含む第２の端子群とを配置し、前記半導体チップの第１主面の裏面である第２主面に、（３）前記半導体チップへ電源電流が流入する端子を含む第３の端子群と、（４）前記半導体チップから電源電流が流出する端子を含む第４の端子群とを配置する。
【００１５】
本明細書では、関連する用語を下記のように分類している。
半導体チップ：
拡散プロセスで作成されたウェーハからスクライブにより切り出されたチップ。当該チップには少なくとも１個の半導体素子（トランジスタ、ダイオードなどの総称）、より一般的には電子回路を構成する複数個の半導体素子が配置されている。当該チップの電子回路が配列されている第１主面には、当該チップを外部回路へ電気的接続するための「端子」が配置されている。当該電気的接続がワイヤボンディング接続である場合には、当該「端子」は、酸化膜に開口が設けられ金属（アルミであることが多い）が露出している。当該電気的接続が、表面実装工法に対応したボールグリッド接続である場合には、当該「端子」には導電性のボール（ハンダであることが多い）が設けられている。また、一般には、当該半導体チップの前記第２主面や側面は「剥き出し」の状態で保護膜層が配置されていない。なお、後記する「チップサイズパッケージ（ＣＳＰ）」は、その名の通り、チップと同じ（あるいはほぼ同じ）大きさで、外観上は「半導体チップ」と同等に見える。しかしながら、耐環境性を確保するために「パッケージされている」ので、本明細書では、半導体チップとは称さない。
半導体デバイス：
前記半導体チップをパッケージに封入した構成である。パッケージされているので耐環境性に優れている。パッケージには多種ある。これらの分類にも多種多様であるが、その一例を以下に記載する。
（１）パッケージ材料での分類： プラスチック系とセラミック系などの硬質材料で半導体チップを覆う形状が主流である。テープ状のプラスチックフィルムに半導体チップを搭載したＴＣＰ（あるいはＴＡＢ）もある。また、最近では、半導体デバイスの小型化を指向して、半導体チップの裏面に樹脂などの板（インターポーザ）を配置し、この板の裏面側に端子を配置した、いわゆるチップサイズパッケージも実用化されている。
（２）実装法による分類： 電気的接続の端子が棒状でプリント基板などの穴に端子を挿入して半田で固定する挿入実装型と、端子が板状あるいはボール状でプリント基板表面の導電箔に半田で固定する表面実装型とがある。
（３）端子の形状と方向による分類： パッケージの１方向あるいは２方向に、棒状あるいは板状のリードが配列されている形状（ＤＩＰが代表例）、パッケージの４方向に板状のリードが配列されている形状（ＱＦＰが代表例）、ボール状の端子がパッケージの裏面にマトリクス状（格子状）に配列されている形状（ＢＧＡが代表例）などがある。
半導体モジュール： 少なくとも１個以上の半導体チップあるいは半導体デバイスと、電子部品（抵抗、キャパシタなどの個別部品を含む）などを組み合わせて、１つの「部品」とした構成である。モジュールの構成要素、規模、外観などは多岐にわたってる。一般的には、前記した半導体チップや半導体デバイスは半導体メーカが生産するのに対して、半導体モジュールは半導体メーカ以外にも部品メーカあるいは装置メーカなどが生産する。搭載される応用システムに固有な構成であり、汎用の半導体デバイスや電子部品などを用いて固有な機能を発揮させることが多い。
電子部品：
受動素子とも称されている部品で、抵抗、キャパシタ、インダクタ（コイル）などがある。単一の素子（個別部品）を複数個組み合わせた構成（例えば、モジュール抵抗）もある。
【００１６】
本明細書では、前記半導体チップの端子を下記のように分類している。
電源電流が流入する端子：
半導体チップを駆動する直流電源に接続され、大電流が流入する端子である。ＶＤＤ、ＶＣＣなどと表記されることが多い。
電源電流が流出する端子：
「電源電流が流入する端子」へ流入した電流が流出する端子であり、直流電源へ接続される。ＶＳＳ、ＧＮＤなどと表記されることが多い。
入力信号が流入する端子：
クロック、データ、制御などの信号が入力する端子である。
入力信号が流出する端子：
「入力信号が流入する端子」へ流入した信号電流が流出する端子である。
出力信号が流出する端子：
バス、ステータスなどの信号が出力される端子である。
出力信号が流入する端子：
「出力信号が流出する端子」から流出した信号電流が戻り電流として流入する端子である。
上記した「入力信号が流出する端子」と「出力信号が流入する端子」とは、ＧＮＤ〔本段落では「ＧＮＤ２」とする〕と表記されることが多い。また、これらの「入力信号が流出する端子」と「出力信号が流入する端子」では、いずれも流れる電流が小さいので、共通化して端子数を少なくすることも行われる。「電源電流が流出する端子」でもＧＮＤ〔本段落では「ＧＮＤ１」とする〕と表記される場合があるが、ＧＮＤ２とＧＮＤ１とでは流れる電流値が大きく異なっている。このため、当該半導体チップをパッケージに封入して半導体デバイスを構成する場合や、当該パッケージを介して外部回路へ接続する場合には、ＧＮＤ２とＧＮＤ１とは別配線として、信号系を電源系から回路的に分離して、干渉を避けることが必要である。また、入出力信号用の端子としては、「トライステート」と呼ばれる回路形式が採用されていることもある。かかる「トライステート」とは、制御手段により、（１）信号入力用の端子として機能、（２）信号出力用の端子として機能、（３）出力インピーダンスを高インピーダンスに設定して接続される回路系から絶縁する機能、をそれぞれ切換えることができる手法である。かかる「トライステート」では、時刻により「入力信号が流入する端子」になったり、「出力信号が流出する端子」になる。本明細書では、かかる「トライステート」の端子は、便宜上、上記した「入力信号が流入する端子」と同等であると見做している。また、当該「トライステート」端子と対になる端子（前記ＧＮＤ２に相当）は、便宜上、上記した「入力信号が流出する端子」と同等であると見做している。
【００１７】
上記段落に記載した構成では、前記半導体チップの片面（電子回路が形成されている前記第１主面）に入力信号や出力信号が接続され、当該半導体チップの反対の面（前記第２主面）に電源供給用の配線が接続されている。すなわち、従来の半導体チップでは、前記第１主面に、前記入力信号、前記出力信号、および、前記電源供給用の配線が全て接続されていた。一方、本発明では、前記半導体チップの表裏の両面を使い分け、一方の面（例えば前記第１主面）には少電流が流れる入出力信号系（電流が戻る前記ＧＮＤ２も含めて）を配置し、反対の面（例えば前記第２主面）には大電流が流れる電源系（電流が戻る前記ＧＮＤ１も含めて）を配置していることが特徴である。
【００１８】
前記半導体チップの表裏の両面を使い分けるため、前記第１主面に配置された電子回路と、前記第２主面に配置された前記第３の端子群あるいは前記第４の端子群とを電気的接続するために、前記半導体チップの厚さ方向に貫通する配線（ＴＳＶ〔スルー・シリコン・ビア〕や貫通電極とも称される）が必須となる。
【００１９】
前段落に記載した「貫通する配線」には、大電流が流れるので、許容電流値が大きくなるような構成をとることが必要である。例えば、「貫通する配線」の断面積を大きくしたり、複数の「貫通する配線」を配置してこれらを並列的に電気的接続したり、当該「貫通する配線」の材料を低抵抗率の材料で構成することが挙げられる。特に、銅などの低抵抗率の材料で構成する場合には、熱伝導率も大きくなり、前記半導体チップの第１主面側に配置された電子回路で発生した熱を、第２主面側へ効率良く放熱させる効果も発生する。また、当該第２主面側に配置された前記第３の端子群あるいは第４の端子群を構成する端子の面積を大きくすることにより、前記放熱の効果が一層増大する。
【００２０】
（１）前記第３の端子群を構成する、少なくとも１個の前記端子を前記第２主面側に配置された第１の導電層に接続し、（２）前記第４の端子群を構成する、少なくとも１個の前記端子を前記第２主面側に配置された第２の導電層に接続し、（３）前記第１の導電層と前記第２の導電層とでキャパシタを構成する。
【００２１】
「電源電流が流入する端子」と「電源電流が流出する端子」との間には、電源電圧の変動を吸収する大容量のキャパシタと、高速に変化する電源電流に起因するスイッチング雑音などの雑音を吸収する小容量のキャパシタを並列して接続することが多い。かかる接続ではキャパシタの体積が大きいので、特に大容量のキャパシタは、当該半導体チップが搭載された半導体デバイスの外側（例えば、半導体デバイスが実装されたプリント基板など）に配置されることが多い。一方、当該「小容量のキャパシタ」は可能な限り前記半導体チップに近く配置することが、雑音低減の観点から好ましい。前段落に記載した構成は、前記第２主面側に少なくとも２層の導電層を配置し、当該導電層を構成する１組の導電層を対向電極として、前記小容量のキャパシタを構成している。
【００２２】
前段落に記載した「少なくとも２層の導電層」は、前記第２主面の表面に、（１）絶縁層を形成、（２）パターニングされた金属などからなる第１の導電層を形成、（２）当該第１の導電層の表面に絶縁層を形成、（３）パターニングされた金属などからなる第２の導電層を形成、といったプロセスで形成される。また、前記プロセスを繰り返すことにより、３層以上の導電層も形成できる。当該「第１の導電層」と当該「第２の導電層」とが前記キャパシタを構成するためには、これらの２つの導電層が「空間的に重なっている」ことが必要である。さらに、当該「第１の導電層」は「電源電流が流入する端子」群を構成する指定された端子と接続され、当該「第２の導電層」は「電源が流出する端子」群を構成する指定された端子と接続されている。かかる構成により、当該「電源電流が流入する端子」と当該「電源電流が流出する端子」との間に、前記小容量のキャパシタが電気的に配置されることになる。
【００２３】
前段落には、前記小容量のキャパシタが前記「第１の導電層」と前記「第２の導電層」で構成されていることが記載されている。しかしながら、当該小容量のキャパシタの構成はこれに限らない。例えば、前記した導電層を３層を超える層数で構成し、奇数番目の導電層を共通化して前記「第１の導電層」とし、偶数番目の導電層を共通化して前記「第２の導電層」とするような構成がある。かかる構成によれば、前記小容量のキャパシタの静電容量値を容易に増大できることになる。
【００２４】
前記した小容量のキャパシタの数は１個に限らない。前記半導体チップの前記第２主面表面で、複数個の当該キャパシタを配置し、複数の前記「電源電流が流入する端子」と複数の前記「電源電流が流出する端子」とから指定された１組の端子セットを選択して、それぞれの端子セット毎に当該キャパシタを配置することが一例である。
【００２５】
前記半導体チップの前記第１主面に、少なくとも１層から成る電気配線層を配置し、前記第１の端子群と前記第２の端子群を前記電気配線層へ電気的接続する。
【００２６】
高集積化された半導体チップでは、当該チップの前記第１主面の指定された領域（例えば、当該チップの周辺領域）に、入出力信号が接続される多くの端子が配置されている。前記半導体チップを応用システムに適用する場合には、当該応用システム固有の仕様で、前記端子の接続状態を「再配線」することも要求される。例えば、接続のための端子数を少なくするためのアドレス固定（外部から制御できるアドレス端子を削除する）、チップセレクト固定（常にチップが選択された状態とする）などである。他の例としては、ワイヤボンディング接続を前提として製造された半導体チップ（端子群はチップ周辺の４片に配置）を、表面実装が可能なボールグリッド接続用に変換（新たな端子群はチップ全面に渡って２次元配列される）することが挙げられる。かかる「再配線」は、完成された半導体チップ（あるいはウェーハ状態のまま）の入手後に、ユーザサイドで実施することが多い。前段落に記載した構成では、前記半導体チップの前記第１主面に、少なくとも１層から成る電気配線層を配置し、「入力信号が流入する端子」と「出力信号が流出する端子」（いずれも前記第１の端子群に対応）や、「入力信号が流出する端子」と「出力信号が流入する端子」（いずれも前記第２の端子群に対応）などを再配線している。かかる再配線により、応用システム固有の仕様（電気的な仕様と機械的な仕様である）を満足させる構成を実現することが可能となる。
【００２７】
前段落に記載した構成をさらに発展させ、前記電気配線層の表面に、別の半導体チップあるいは半導体デバイスあるいは電子部品を搭載することも可能である。かかる構成では、前記電気配線層は、前記半導体チップと、前記した「別の半導体チップあるいは半導体デバイスあるいは電子部品」との電気的接続手段を構成することになる。
【００２８】
インターポーザと前記半導体チップを構成要素とする半導体モジュールを、（１）前記インターポーザ上に、前記半導体チップを含む、少なくとも１個の半導体チップを搭載し、（２）前記半導体チップの前記第１主面を前記インターポーザ側に面して配置し、（３）前記第１の端子群と前記第２の端子群とを、ボールグリッドアレイを含む接続方法で前記インターポーザに電気的接続し、（４）前記第３の端子群と前記第４の端子群とを、ワイヤボンディングを含む接続方法で前記インターポーザに電気的接続して、構成する。
【００２９】
前記インターポーザを構成する素材は、シリコンなどの半導体あるいは樹脂などである。前段落に記載した構成では、当該インターポーザ上に前記半導体チップを搭載し、入出力系の信号は当該半導体チップの下側（前記第１主面である）からボールグリッドなどの接続手段で当該インターポーザに接続され、電源系の配線は当該半導体チップの上側（前記第２主面である）からボンディングワイヤなどの接続手段で当該インターポーザに接続されている。当該ボンディングワイヤを用いる場合には、製造技術上、当該インターポーザの表面側（前記半導体チップが搭載されている側）に、ボンディングワイヤの一端が接続されることになる。当該ボンディングワイヤには電源供給用の大電流が流れるので、太い（例えば１００マイクロメータ以上）線を使用することが好ましい。あるいは、２本を越える本数のボンディングワイヤを並列的に配置しても良い。さらに、実装密度の増大を指向するならば、前記半導体モジュールはボールグリッドアレイ（ＢＧＡ）などの接続手段を有し、当該半導体モジュールが搭載されるプリント基板などへ面実装されることが好ましいが、この限りではない。上記した構成では、電源供給用の大電流は、（１）前記プリント基板、（２）当該半導体モジュールのボールグリッド（前記インターポーザの下側の面に配置）、（３）前記インターポーザに設けられた貫通配線、（４）前記した太いボンディングワイヤ（あるいは複数本のボンディングワイヤ）、（５）前記半導体チップの前記第３の端子群（戻り電流に対しては前記第４の端子群）を構成する端子、（６）前記半導体チップの前記第２主面と前記第１主面とを接続する貫通配線、（７）前記半導体チップに作りこまれた電子回路、の順で流れることになる。これらの電流路は大電流が流れても、電圧降下や電圧変動が発生しないよう、許容電流値が大きく、かつ、そのインピーダンスが小さいように設定されている必要がある。
【００３０】
前段落に記載した電源供給用の大電流は、前記（３）の貫通配線を通過している。このため、当該貫通配線の断面積を大きくしたり、複数の貫通配線を並列的に使用するなどして、当該貫通配線の許容電流値を大きくすることが必要となる。また、当該貫通配線の材料を銅などの低抵抗率材料とすることも効果がある。さらに、銅などを使用したときには、熱伝導率も大きいため、前記半導体チップの第１主面側に配置された電子回路で発生する熱を、前記インターポーザの厚さ方向に逃がし、当該インターポーザの下側の面に配置されたボールグリッドを介して、前記プリント基板側へ放熱させることができる。すなわち、前記半導体モジュールの放熱を効果的に行うことが可能となる。
【００３１】
上記した構成では、入出力信号系での電流は、（１）前記プリント基板、（２）当該半導体モジュールのボールグリッド（前記インターポーザの下側の面に配置）、（３）前記インターポーザに設けられた貫通配線、（４）前記半導体チップの前記第１の端子群（あるいは前記第２の端子群）を構成する端子、（５）前記半導体チップに作りこまれた電子回路、の順で流れることになる。入出力信号系では流れる電流の値は小さいので、許容電流値を大きくする必要性は格別にはない。例えば、前記（３）での貫通配線の直径を１０マイクロメータ以下にしても構わない。設計で考慮すべき事項の一例は、許容電流値ではなく、前記第１の端子群あるいは前記第２の端子群を、より高密度に配列することである。
【００３２】
前記半導体モジュールに搭載される半導体チップは１個とは限らない。例えば、前記インターポーザに、演算処理系の半導体チップと１個以上の記憶系の半導体チップを搭載した形態、演算処理系の半導体チップとアナログデジタル変換系の半導体チップとセンサ系の半導体チップを搭載した形態など、多くの搭載形態がある。
【００３３】
（１）前記第１主面側が前記インターポーザ側に面して配置された前記半導体チップである第１の半導体チップの前記第２主面側に、第２の半導体チップあるいは第２の半導体デバイスあるいは第２の電子部品を搭載し、（２）前記第２の半導体チップあるいは前記第２の半導体デバイスあるいは前記第２の電子部品を、前記第１の半導体チップへ電気的接続する。
【００３４】
従来は、論理回路系の電源電圧として５Ｖが標準的に採用されてきたが、高集積化、高速化に伴い、電源消費や発熱を抑制するため、電源電圧の低電圧化が推進されている。例えば、ＣＰＵなどでは３．３Ｖ化から１．５Ｖ化が進み、モバイル機器では一層の低電圧化（例えば１．３Ｖ化）が進んでいる。しかしながら、電源電圧の低電圧化では、信号振幅も小さくなり、外部からの雑音混入に対して耐性が低くなる。このため、機器間の接続では、５Ｖへの要求も高い。前記半導体モジュールでも、高速演算処理を行う回路系には例えば１．５Ｖの電源電圧を使用し、周辺回路系やインターフェイス回路系には３．３Ｖあるいは５Ｖを使用することも多い。このため、接続端子数の低減という観点から、半導体モジュールへの供給電源は１種類（例えば３．３Ｖ）とし、当該半導体モジュール内部で他の電圧（例えば１．５Ｖ）に変換することが好ましい。前段落はかかる状況に対して記載されており、前記第２の半導体チップあるいは前記第２の半導体デバイスは、３．３Ｖから１．５Ｖへ変換する電源回路などを構成している。しかしながら、前記第２の半導体チップあるいは前記第２の半導体デバイスあるいは前記第２の電子部品は前記電源回路を構成しているとは限らない。
【００３５】
前々段落に記載した構成において、前記半導体チップの第２主面には、前記第２の半導体チップあるいは前記第２の半導体デバイスの他に、半導体チップや半導体デバイス、さらには、トランジスタなどの個別部品やキャパシタなどの電子部品などを配置しても構わない。特に、電源系の半導体チップなどを搭載する形態においては、電圧安定化のためのキャパシタを配置することは好ましい例である。
【００３６】
インターポーザと前記半導体チップを構成要素とする半導体モジュールを、（１）前記インターポーザ上に、前記半導体チップを含む、少なくとも１個の半導体チップを搭載し、（２）前記半導体チップの前記第２主面側を前記インターポーザ側に面して配置し、（３）前記第３の端子群と前記第４の端子群とを、ボールグリッドアレイを含む接続方法で前記インターポーザに電気的接続し、（４）前記第１の端子群と前記第２の端子群とをワイヤボンディングを含む接続方法で前記インターポーザに電気的接続して、構成する。
【００３７】
前記半導体モジュールへ流入する電源電流が大きい場合には、当該電源電流の供給路を可能な限り短くして、不要な電磁放射や電源電圧の降下を防ぐことが好ましい。前段落に記載した構成では、前記半導体チップの第３の端子群あるいは第４の端子群を、前記インターポーザに対向して配置し、ボールグリッドなどを介して電源電流を供給している。かかる構成では、ボンディングワイヤを使用していないので、より短い配線が可能となっている。また、入出力信号系（前記第１の端子群と前記第２の端子群）はワイヤボンディングなどの接続手段で、前記インターポーザと接続されている。このため、ボンディングワイヤの本数が多くなるが、自動ボンディング機などを使用することにより製造技術面からは格別に大きな課題とはならない。
【００３８】
インターポーザと前記半導体チップを構成要素とする半導体モジュールを、（１）前記第２主面側が前記インターポーザ側に面して配置された前記半導体チップである第３の半導体チップの前記第１主面側に、第４の半導体チップあるいは第４の半導体デバイスあるいは第４の電子部品を搭載し、（２）前記第４の半導体チップあるいは前記第４の半導体デバイスあるいは前記第４の電子部品を、前記第３の半導体チップに電気的接続して、構成する。
【００３９】
前記第４の半導体チップあるいは第４の半導体デバイスあるいは第４の電子部品と、前記第３の半導体チップとの電気的接続に際しては、前記第３の半導体チップの前記第１主面に、前記した「再配線層」を配置して、当該電気的接続の容易性を確保することが望ましい。特に、前記半導体チップが汎用的な製品として設計されている場合には、当該第３の半導体チップの電気的接続端子の配列と、前記第４の半導体チップあるいは第４の半導体デバイスの電気的接続端子の配列とが、必ずしも対応しているとは限らない。例えば、当該電気的接続端子の配列ピッチなどは、異なっていることが多い。このため、前記再配線層を的確に設計することにより、当該再配線層が前記した配列ピッチの差異を「吸収」して、接続の容易性を確保することが可能となる。かかる再配線層は、周知の手法で形成することが可能であり、一般的には、２層以上の電気配線層から構成されている。
【００４０】
前々段落に記載した構成では、前記第３の半導体チップの前記第１主面には、１個の「第３の半導体チップあるいは半導体デバイスあるいは電子部品」が搭載されていることが示されている。しかしながら、２個以上の半導体チップあるいは半導体デバイスあるいは電子部品が搭載されていても構わない。例えば、ラインドライバ、マルチプレクサ、インターフェイス（例えば、無線送受信回路など）、アナログデジタル変換器、演算増幅器、温度センサなどのセンサ、電源回路（例えば、電圧昇圧回路などで、大容量とは限らない）など、あるいは、これらの組合せがある。また、電源電圧安定化や雑音吸収のためのキャパシタ、昇圧回路や無線回路でのインダクタ、温度検出用のサーミスタなどを搭載しても構わない。
【００４１】
インターポーザと前記半導体チップを構成要素とする半導体モジュールを、（１）前記第３の半導体チップの前記第２主面側を前記インターポーザ側に面して配置し、（２）前記第３の半導体チップの前記第１主面側に第２のインターポーザを配置し、（３）前記第２のインターポーザを前記第３の半導体チップと電気的接続し、（４）前記第２のインターポーザ上に第５の半導体チップあるいは第５の半導体デバイスあるいは第５の電子部品を配置し、（５）前記第５の半導体チップあるいは前記第５の半導体デバイスあるいは前記第５の電子部品を前記第２のインターポーザと電気的接続し、（６）前記第２のインターポーザをワイヤボンディングを含む接続方法で前記インターポーザに電気的接続して、構成する。
【００４２】
前段落に記載した構成の半導体モジュールは、（下側から順に）インターポーザ、（第３の）半導体チップ、第２のインターポーザ、第５の半導体チップ（あるいは半導体デバイスあるいは電子部品）で構成されている。当該第２のインターポーザは、前記半導体チップと、前記第５の半導体チップあるいは第５の半導体デバイスあるいは第５の電子部品との電気的接続に際して、当該電気的接続の容易性を確保するために、配置されている。かかる状況は、前記した「再配線層」と同じ機能である。前記した半導体チップの前記第１主面に再配線層を形成することが困難な場合（例えば、当該再配線層の電気配線層数では、十分に再配線しきれないなど）には、当該再配線層の代替として、前記第２のインターポーザを配置することが有効である。当該第２のインターポーザは、樹脂基板を加工したインターポーザや、シリコン基板などを加工した半導体インターポーザなどであって良い。これらのインターポーザは周知の手法で作成することが可能である。
【００４３】
前々段落に記載した構成では、前記半導体チップに対して、１個の「第２のインターポーザ」と１個の「第５の半導体チップあるいは半導体デバイスあるいは電子部品」が配置されているが、これに限らない。例えば、（１）前記半導体チップに対して、１個の「第２のインターポーザ」の表面に２個を超える数の「第５の半導体チップあるいは半導体デバイスあるいは電子部品」を配置した構成、（２）前記半導体チップに対して、２個を超える数の「第２のインターポーザ」を配置し、それぞれの表面に各１個の「第５の半導体チップあるいは半導体デバイスあるいは電子部品」を配置した構成、（３）、前記半導体チップに対して、２個を超える数の「第２のインターポーザ」を配置し、それぞれの表面には、２個を超える数の「第５の半導体チップあるいは半導体デバイスあるいは電子部品」を配置した構成、などがある。
【発明の効果】
【００４４】
本発明により、（１）許容電流値が大きい端子構成などにより、少ない端子数でも「安定な電源供給」が可能な半導体チップあるいは半導体デバイスが実現でき、（２）高速動作時に課題となっていた電源系の配線から入出力信号系の配線への混入雑音を低減でき、（３）ピン数の低減により接続信頼性が確保でき、（４）前記半導体チップあるいは半導体デバイスを実装する時の面積を低減でき、さらには、（５）前記半導体チップで発生した熱を効果的に放熱できるようになる。
【００４５】
半導体チップに配置された端子群を、使用目的に合わせて、当該半導体チップの第１主面と第２主面に分割して配置することにより、前段落に記載した効果が得られた。具体的に例示すると、
第１主面：入力信号が流入する端子群、出力信号が流出する端子群、入力信号が流出する端子群、出力信号が流入する端子群
第２主面：電源電流が流入する端子群、電源電流が流出する端子群
という配置である。
【００４６】
前段落において、第２主面に配置された電源が流入する端子群と電源電流が流出する端子群との間にキャパシタを配置し、高周波成分を有する過渡的な雑音（スイッチング雑音）を当該キャパシタで吸収させることができる。
【００４７】
半導体チップの第１主面に電気配線層を配置し、当該半導体チップの端子群を電気的接続することにより、再配線が可能となる。
【００４８】
半導体チップの第１主面側に配置された入出力系の端子群をボールグリッドアレイでインターポーザへ電気的接続し、当該半導体チップの第２主面側に配置された電源系の端子群を太いボンディングワイヤで当該インターポーザへ電気的接続して構成した半導体モジュールが実現できる。
【００４９】
半導体チップの第１主面側に配置された入出力系の端子群をボールグリッドアレイでインターポーザへ電気的接続し、当該半導体チップの第２主面側に配置された電源系の端子群を太いボンディングワイヤで当該インターポーザへ電気的接続し、さらに、当該第２主面に第２の半導体チップ（例えば電源電圧を変換する半導体チップ）を配置した半導体モジュールが実現できる。
【００５０】
半導体チップの第２主面側に配置された電源系の端子群をボールグリッドアレイ状でインターポーザへ電気的接続し、当該半導体チップの第１主面側に配置された入出力系の端子群をボンディングワイヤで当該インターポーザへ電気的接続して構成した半導体モジュールが実現できる。
【００５１】
半導体チップの第２主面側に配置された電源系の端子群をボールグリッドアレイでインターポーザへ電気的接続し、当該半導体チップの第１主面側に配置された電気配線層を介して入出力系の端子群をボンディングワイヤで当該インターポーザへ電気的接続し、さらに、当該第１主面側に配置された電気配線層に第３の半導体チップ（例えばペリフェラルＩＣ）を配置した半導体モジュールが実現できる。
【００５２】
半導体チップの第２主面側に配置された電源系の端子群をボールグリッドアレイでインターポーザへ電気的接続し、当該半導体チップの第１主面側に配置された第２のインターポーザに第４の半導体チップ（例えばペリフェラルＩＣ）を搭載し、当該半導体チップの第１主面側に配置された入出力系の端子群および当該第２のインターポーザを、ボンディングワイヤで当該インターポーザへ電気的接続した半導体モジュールが実現できる。
【図面の簡単な説明】
【００５３】
【図１】半導体デバイスの内部結線を示す図である。
【図２】本発明の実施例１の半導体チップの構成を示す図である。
【図３】本発明の実施例２の半導体チップの構成を示す図である。
【図４】本発明の実施例３の半導体デバイス（チップサイズパッケージ形態を持つ）の構成を示す図である。
【図５】本発明の実施例４の半導体チップ（キャパシタを内蔵）の構成を示す図である。
【図６】本発明の実施例５の半導体モジュールの構成を示す図である。
【図７】本発明の実施例５に使用されているインターポーザの構成を説明する図である。
【図８】本発明の実施例６の半導体モジュールの構成を示す図である。
【図９】本発明の実施例７の半導体チップの構成を示す図である。
【図１０】本発明の実施例８の半導体チップの構成を示す図である。
【図１１】本発明の実施例９の半導体モジュールの構成を示す図である。
【図１２】本発明の実施例１０の半導体モジュールの構成を示す図である。
【図１３】本発明の実施例１１の半導体モジュールの構成を示す図である。
【図１４】従来のＣＰＵのピン配列表である。
【図１５】従来のＣＰＵの構造を示す図である。
【発明を実施するための形態】
【００５４】
以下、添付図面を参照して、本発明の実施例に係る半導体チップと半導体デバイス、および、それを搭載した半導体モジュールを詳細に説明する。
【００５５】
図１は半導体デバイスの内部結線を示す図である。図１において、１０はパッケージ１１に搭載された半導体デバイス、１２は半導体チップである。半導体チップ１２は、ボンディングワイヤなどによりパッケージ１１の端子に電気的接続されている。
図１において、１３は入力信号系の端子群であり、入力信号電流が流入する端子１４（Ｉで表記）と流出する端子（ＧＮＤで表記）とから構成されている。矢印はそれぞれの電流の流れる方向を示している。１５は出力信号系の端子群であり、出力電流が流出する端子１６（Ｏで表記）と流入する端子（ＧＮＤで表記）とから構成されている。入力信号系では、流れる電流が比較的小さいので、複数の電流流入端子に対して、１個の電流流出端子を共通的に使用している。出力信号系でも同様な状況である。さらには、端子群１３と１５に含まれるＧＮＤは前記パッケージの端子（ｇｎｄとして表記）で共通化されることもある。１７は電源電流が流入する端子（ＶＤＤで表記）、１８は電源電流が流出する端子（ＶＳＳで表記）であり、それぞれ、前記パッケージの対応する端子群（ｖｄｄとｖｓｓで表記）と接続されている。なお、図中の矢印は電流の流れる方向を示している。
端子１７と１８は、パッケージ１１の一つの端子と、半導体チップ１２の複数の端子とが接続されているように構成されている。かかる構成は、半導体チップ１２の端子の配列ピッチは小さいため当該端子の数も大きく設定することが可能であるのに対して、パッケージ１１の端子の配列ピッチは大きいため当該端子の数が少ないことを反映している。すなわち、半導体チップ１２に配列されている前記端子の全てに対応して、パッケージ１１の端子を配列する（端子数が増え、パッケージが大きくなり、さらには、半導体デバイスも大きくなってしまう）ことが困難である場合には、図１に例示したような配線手法が適用される。また、一般には、半導体チップ１２のＶＳＳで表記された端子と、ｇｎｄで表記された端子は、共に、半導体チップ１２を構成する半導体基板と同一であることも多い。本明細書では、半導体チップ１２への流入する電流と、半導体チップ１２から流出する電流が重要な構成要因となるため、便宜上、個別の表記を行っている。
【００５６】
本明細書においては、図１に示した構成で、１４の入力信号電流が流入する端子群（図では「Ｉ」として表記）と、１６の出力信号電流が流出する端子群（図では「Ｏ」として表記）を「第１の端子群」としている。また、１４の端子へ流入した当該入力信号電流が流出する端子と、１６の端子から流出した当該出力電流が流入する端子（図では共に「ｇｎｄ」として表記）を「第２の端子群」としている。さらに、１７を「第３の端子群」、１８を「第４の端子群」と名付けている。
図１では、半導体チップの全ての端子群が、当該半導体チップの１つの面内に配置されている。一方、本発明による半導体チップでは、大電流が流れる端子群（「第３の端子群」と「第４の端子群」）を当該半導体チップの１つの面内に配置し、入出力信号系の端子群（「第１の端子群」と「第２の端子群」）を当該半導体チップの他の面内に配置することに特徴がある。
【実施例１】
【００５７】
図２は、本発明の実施例１に係る半導体チップ２０の構成を示す図である。
図２（ａ）において、２１は半導体基板であり、図の下側が第１主面２２である。当該第１主面２２には電子回路（図示せず）が集積化されており、表面は２層の配線層が配置されている。かかる「２層の配線層」は一例に過ぎず、より多層の配線層であっても構わない。当該半導体基板には、基板を貫通して、前記２層の配線層を構成する指定された配線層２３に接続されている貫通配線（貫通電極とも称される）２４が設けられている。貫通配線２４は、前記半導体基板の第２主面２５に配置された配線層２６ａと２６ｂに接続されている。同図では、配線層２６ａと２６ｂが各１個配置されている事例が示されているが、それぞれの個数はこれに限らず、２個以上の数であっても構わない。なお、貫通配線２４と配線層２６ａと２６ｂは、前記半導体基板とから絶縁膜などを介して電気的に絶縁されている。配線層２６ａと２６ｂは絶縁層２７で覆われており、当該絶縁層２７の指定された領域は開口２８ａと２８ｂを形成している。これらの開口は、半導体チップ２０から、パッケージあるいは外部回路へ電気的接続する際の、例えば、ボンディングパッドとして利用される。すなわち、開口２８ａの領域が前記した「第３の端子群」に、開口２８ｂの領域が前記した「第４の端子群」にそれぞれ対応している。さらに、前記２層の配線層には、開口２９ａと２９ｂが設けられている。これらの開口は、半導体チップ２０から、パッケージあるいは外部回路へ電気的接続する際の、例えば、ボールグリッドアレイのボールが配置される領域となる。すなわち、開口２９ａの領域が前記した「第１の端子群」に、開口２９ｂが前記した「第２の端子群」にそれぞれ対応している。
【００５８】
図２に示した構成では、配線層２６ａと２６ｂには、「必ず」開口２８ａと２８ｂとが配置されているかのように描かれているが、この限りではない。例えば、開口２８ａ（あるいは２８ｂ）を有しない配線層２６ａ（あるいは２６ｂ）が配置されていて、電気配線機能のみを有していても良い。
【００５９】
図２（ａ）に示した実施例においては、前記電子回路を構成している「入出力信号系」は開口２９ａと２９ｂを介して、また、「電源回路系」は開口２８ａと２８ｂを介して、前記パッケージあるいは外部回路と接続される。より具体的に記載するならば、
開口２８ａ（「第３の端子群」）：半導体チップへ電源電流が流入する端子、
開口２８ｂ（「第４の端子群」）：半導体チップから電源電流が流出する端子、
開口２９ａ（「第１の端子群」）：半導体チップへ入力信号が流入する端子、あるいは、半導体チップから出力信号が流出する端子、
開口２９ｂ（「第２の端子群」）：半導体チップへ入力信号が流出する端子、あるいは、半導体チップへ出力信号が流入する端子、となっている。
なお、かかる状況は、前記した電子回路からの配線を適宜設計することにより実現される。
【００６０】
図２（ａ）では、貫通配線２４の厚さが薄く、絶縁層２７が当該貫通配線領域まで入り込んでいる事例が示されている。一方、同図（ｂ）では、貫通配線２４の厚さが十分に厚く、絶縁層２７は第２主面２５の上面にのみ局在する事例が示されている。貫通配線２４は、開口２８ａ、２８ｂを介して、大電流である電源電流の流入と流出の電流路となるので、電圧降下などが発生しないよう、電流路のインピーダンスは低い（例えば、貫通配線２４の厚さを大きく、あるいは、貫通配線２４が占める領域を大きくする）ことが必要となる。かかる観点からは、図２（ａ）よりも図２（ｂ）の方が好ましい事例であると言える。さらに、貫通配線２４の材料を低抵抗率の材料とすることにより、前記電流路のインピーダンスの一層の低減に効果がある。また、銅などの低抵抗率の材料では、熱伝導率も大きいので、第１主面２２側に配置された電子回路（図示せず）で発生した熱を、第２主面２５側へ放熱させる効果も大きい。
【００６１】
実施例１の半導体チップ２０では、第１主面２２に、第１の端子群と第２の端子群が配置されており、入力信号が流入する端子あるいは出力信号が流出する端子を前記第１の端子群とし、入力信号が流出する端子あるいは出力信号が流入する端子を前記第２の端子群としている。また、第２主面２５には、第３の端子群と第４の端子群が配置され、電源電流が流入する端子を前記第３の端子群とし、電源電流が流出する端子を前記第４の端子群としている。一方、前記した電子回路は第１主面２２に配置されているので、当該電子回路の配線の一部は、第１主面２２から第２主面２５へ配線を延ばすことが必須となり、かかる電気的接続は貫通配線２４で実現されている。
【００６２】
実施例１の構成により、大電流が流れる端子群（電流路でもある）と、入出力信号が流れる端子群とを、半導体チップ２０の表裏に分散配置させることができた。大電流が流れる端子群と貫通配線２４の構成を最適化（例えば、インピーダンスを可能な限り小さくするなど）することにより、前記端子群を構成する端子数を少なくしても、電源系統に起因する障害（例えば、電源電圧の降下や変動）を回避し、さらには、放熱効果を増大させることができる。
【実施例２】
【００６３】
図３は、本発明の実施例２に係る半導体チップ３０の構成を示す図である。図３では、図２と同一番号は同一構成要素を示している。
図３（ａ）において、３１ａと３１ｂは貫通配線であり、配線層２６ａに接続されている。３１ｃと３１ｄは貫通配線であり、配線層２６ｂに接続されている。図３（ａ）では、前記電子回路を構成し、前記２層の配線層を構成する指定された配線層２３の複数個所に、前記貫通配線（３１ａなど）が配置され、共通の配線層２６ａあるいは２６ｂに接続されている。すなわち、半導体チップを構成する電子回路には、同電位である複数の前記配線層（２３）が含まれているので、これらを配線層２６ａや２６ｂなどで共通化することにより、当該半導体チップの端子数を実質的に低減できる。かかる状況は、図１４に示した従来例のように、多数の電源電流流入端子（あるいは電源電流流出端子）を有する半導体チップの場合には、特に有効となる。
【００６４】
図３（ｂ）は、同図（ａ）の半導体チップを第２主面側から見た平面図である。同図において、図３（ａ）と同一番号は同一構成要素を示している。
図３（ｂ）では、配線層２６ａと２６ｂとが、当該半導体チップの第２主面のほぼ全面にわたって形成されている事例が示されている。かかる構成においては、当該第１主面側の電子回路で発熱した熱が、前記貫通配線（３１ａ、３１ｂ、３１ｃ、３１ｄ）を介して、前記配線層へ導かれ、当該配線層の広い面積から放熱されることになる。また、当該配線層を、銅などの高熱伝導率の材料で形成し、さらに、当該配線層の厚さを大きくすることにより、一層の放熱効果が実現できる。
【００６５】
さらに、図３の実施例２では、電子回路が形成されたウェーハ（あるいはチップ）を入手し、当該ウェーハ（あるいはチップ）を後加工することにより、図３の構成を実現することが可能である。一般に、半導体プロセスラインから得られるウェーハには、全ての端子群が前記第１主面側に配置されているチップが含まれている。当該ウェーハに、貫通配線を施すことにより、図３の構成が実現できるので、「汎用仕様」のチップを、当該チップが搭載される応用システムに合わせた「個別仕様」にチップに作りかえることができる。かかる利点により、「汎用仕様」のチップをそのまま実装した場合の「端子数」を大幅に低減できることになる。さらには、端子数の低減は、実装に必要な面積の低減をも可能とする。
【実施例３】
【００６６】
図４は、図２に示した半導体チップ２０を搭載した、本発明の実施例３に係る半導体デバイスの構成を示す図である。図４において、図２と同一番号は同一構成要素を示している。図４において、４０は半導体デバイス、４１は開口２９ａ、２９ｂに配置され、ボールグリッドアレイ（ＢＧＡ）を構成する導電性のボールである。当該ボールはハンダ（望むらくは鉛フリーハンダ）などの金属材料で構成されている。また、同図では、「半導体デバイス」の構成例として、「ＢＧＡチップサイズパッケージ」と称されるデバイスを示している。図４の半導体デバイスは、図２の「半導体チップ」と構造が類似している。しかし、図２の半導体チップは、ウェーハから切り出された状態であり、耐環境性を高めるための保護膜層などが設けられていないのに対し、図４の半導体デバイスでは、半導体チップの表面（第１主面と第２主面）や側面（チップへスクライブした時の側壁）に保護膜（ただし、図示していない）が設けられている点が、異なっている。なお、図４に例示した「半導体デバイス」は「チップサイズパッケージ」とも称され、製品として流通する形状になっている。
【００６７】
実施例３においても、入出力系の信号が流れる前記「第１の端子群」と「第２の端子群」は前記半導体チップの第１主面側に配置され、大電流が流れる前記「第３の端子群」と「第４の端子群」が前記半導体チップの第２主面側に配置されている。
【実施例４】
【００６８】
図５は、本発明の実施例４に係る半導体チップを示している。図５において、図２と同一番号は同一構成要素を示している。また、図５（ａ）では、開口２８ａ（第３の端子群を構成）と開口２８ｂ（第４の端子群を構成）は、それぞれ、１個の場合が示されているが、この限りではない。５０は改良された半導体チップ、５１は第１の導電層、５２は第２の導電層である。半導体チップ５１は前記第２主面に配置され、かつ、前記「第３の端子群を構成する少なくとも１個の端子」（２８ａに相当）および貫通配線５３に電気的接続されている。第２の導電層５２は前記第２主面側に配置され、かつ、前記「第４の端子群を構成する少なくとも１個の端子」（２８ｂに相当）および貫通配線５４に電気的接続されている。さらに、第１の導電層５１と第２の導電層５２とは、絶縁層２７を介して対向配置されている。かかる構造では、導電層５１と５２が対向電極、絶縁層２７が誘電体となるキャパシタを構成している。
【００６９】
「電源電流が流入する端子（例えば、前記２８ａ）」と「電源電流が流出する端子（例えば、前記２８ｂ）」との間には、電源電圧の変動を吸収する大容量のキャパシタと、高速に変化する電源電流に起因するスイッチング雑音などの雑音を吸収する小容量のキャパシタを並列して接続することが多い。当該大容量のキャパシタを前記半導体チップの表面に配置することは不可能であり、一般的には、前記半導体チップが搭載された半導体デバイスあるいは半導体モジュールの端子周辺に配置される。一方、当該「小容量のキャパシタ」は可能な限り前記半導体チップに近く配置することが、雑音低減の観点から好ましい。本実施例では、前記半導体チップを構成している第２主面側の配線層（図５の５１と５２に対応）を利用して、当該「小容量のキャパシタ」を構成している。このために、配線層５１と５２とは、絶縁層２７を介して、対向配置されている。なお、当該「小容量のキャパシタ」の静電容量は、配線層５１と５２が空間的に重なっている面積に比例し、配線層５１と５２の間の距離（絶縁層２７で決定される）に逆比例し、絶縁層２７の誘電率に比例して決定される。
【００７０】
図５（ａ）に示した構成では、前記「小容量のキャパシタ」が１個の場合が例示されているが、これに限らない。前記半導体チップの前記第２主面側に２個を超える数の前記「小容量のキャパシタ」が配置されていても良い。また、前記「小容量のキャパシタ」は２個の対向電極（５１と５２）のみで構成されているが、これに限らない。例えば、図５（ｂ）に例示した構成のように、複数層から成る配線層を形成し、奇数番目の配線層を共通化して前記「第１の導電層」とし、偶数番目の配線層を共通化して前記「第２の導電層」とするような構成でも構わない。
【実施例５】
【００７１】
図６は、前記した半導体チップを搭載した、本発明の実施例５に係る半導体モジュールを示している。同図において、図２と同一番号は同一構成要素を示している。図６において、６０は半導体モジュール、６１はインターポーザ、６２は半導体チップ（図２参照）である。当該インターポーザ６１の構成を図７に示し、その詳細を以下の段落に記載する。
【００７２】
図７（ａ）において、インターポーザ６１は樹脂材料あるいは半導体材料などから作成される。樹脂材料のインターポーザ６１は、プリント配線基板技術をベースとしており、安価である反面、表面に配置できる電気配線層のパターン密度などに限界がある。例えば、数マイクロメータ以下の当該電気配線層パターンの形成は困難である。一方、半導体材料のインターポーザ６１では、高度に発展しつつある半導体集積回路の製造技術が利用できるため、前記電気配線層のパターン密度を大幅に増大できる利点がある。本発明に記載された「インターポーザ」は、樹脂材料あるいは半導体材料のいずれで構成されていても構わない。さらには、樹脂材料と半導体材料を組合せた構成であっても構わない。かかる例としては、半導体基板の表裏面（第１主面と第２主面）に半導体技術で作成された電気配線層を設け、さらに、当該電気配線層の表面に「樹脂材料」で多層プリント基板を作成するかのように樹脂層で電気配線層を積層することがある。
【００７３】
図７（ａ）では、半導体基板から形成されたインターポーザ６１が例として示されている。図において、７２はシリコンなどから成る半導体基板、７３と７４はそれぞれ当該半導体基板の表面と裏面に配置された電気配線層である。当該電気配線層は、それぞれ「２層」であり、各々の層の間には層間配線が施されている場合が示されているが、この限りではない。７５ａ、７５ｂは、当該半導体基板の表裏の電気配線層を相互に接続する貫通配線の領域である。当該領域の部分拡大図を図７（ｂ）と（ｃ）に示す。
図７（ｂ）において、７７ａと７８ａは、インターポーザ６１の裏面（図面上では下側の面）に配置された２層の電気配線層であり、インターポーザ６１の厚さ方向で層間配線が施されている。７９ａと８０ａは、インターポーザ６１の表面（図面上では上側の面）に配置された２層の電気配線層であり、インターポーザ６１の厚さ方向で層間配線が施されている。７６ａは、電気配線層７９ａと７７ａとを電気的接続している貫通配線であり、大電流を流せるように、その断面積を大きくしているが、これに限らない。電流が流れる線路の許容電流値を大きくするための他の手法としては、「複数個の細い貫通配線を密接して配置し、電気的に当該複数個の貫通配線を並列接続する」ものがある。かかる手法を採用しても構わない。
図７（ｂ）では、前記電気配線層の層間配線（７７ａと７８ａ、あるいは、７９ａと８０ａを接続する配線）を複数個（図では各４個が例示）配列して、当該層間配線での許容電流値を大きくしている。また、層間配線８０ａは、後記するように、インターポーザ６１に搭載される半導体チップ（図６での６２）との電気的接続するための端子となる。当該端子は、前記した「第３の端子群」あるいは「第４の端子群」と、ボンディングワイヤなどで接続されることになる。一方、層間配線７８ａは、インターポーザ６１を外部回路（図示せず）へ接続するための端子であり、導電性のボール８１ａが配置されている場合が示されている。すなわち、層間配線７８ａを、図６に対応して記載すると、前記「半導体モジュール」を外部回路へ接続するための端子となる。本段落に記載した構成により、インターポーザ６１の電気配線層８０ａから電気配線層７８ａに至る電流路の許容電流値を大きく設定することができる。
【００７４】
図７（ｃ）において、７７ｂと７８ｂは、インターポーザ６１の裏面（図面上では下側の面）に配置された２層の電気配線層であり、インターポーザ６１の厚さ方向で層間配線が施されている。７９ｂと８０ｂは、インターポーザ６１の表面（図面上では上側の面）に配置された２層の電気配線層であり、インターポーザ６１の厚さ方向で層間配線が施されている。７６ｂは、電気配線層７９ｂと電気配線層７７ｂとを電気的接続している貫通配線である。図７（ｃ）の場合には、大電流を流す必要がない（入出力信号系の接続に使用するためである）ので、その断面積を特に大きくする必要はない。貫通配線７６ｂの大きさの一例としては、５から２０マイクロメータ径である。さらに、図７（ｃ）では、前記電気配線層の層間配線（７７ｂと７８ｂ、あるいは、７９ｂと８０ｂを接続する配線）も特に大きくする必要はない。当該層間配線の大きさの一例としては、５から２０マイクロメータ径である。また、電気配線層８０ｂは、後記するように、インターポーザ６１に搭載される半導体チップ（図６での６２）との電気的接続するための端子となる。当該端子は、前記した「第１の端子群」あるいは「第２の端子群」と、導電性のボールなどで接続されることになる。一方、電気配線層７８ｂは、インターポーザ６１を外部回路（図示せず）へ接続するための端子であり、導電性のボール８１ｂが配置されている場合が示されている。すなわち、電気配線層７８ｂを、図６に対応して記載すると、前記「半導体モジュール」を外部回路へ接続するための端子となる。
【００７５】
次に、図７に示したインターポーザ６１に半導体チップを搭載した半導体モジュール６０（実施例５）について、その構成をさらに説明する。
【００７６】
図６では、インターポーザ６１上に１個の半導体チップ６２が搭載されている例が示されているが、搭載される半導体チップ６２の数は２個以上であっても良い。半導体チップ６２は、第１主面がインターポーザ６１側に向くように配置されており、その第１主面側に配置された「第１の端子群」と「第２の端子群」は、導電性のボール６３であって、インターポーザ６１へ電気的接続されている。また、半導体チップ６２の第２主面側に配置された「第３の端子群」と「第４の端子群」は、ボンディングワイヤ６４などの接続手段でインターポーザ６１へ電気的接続されている。ボンディングワイヤ６４には電源供給用の大電流が流れるので、ボンディングワイヤ６４の線径は太いことが要求される。なお、図６では、１本の太い線径のボンディングワイヤ６４が例示されているが、細い線径のボンディングワイヤ６４を複数本並列的に配置して、許容電流値を大きくしても良い。前記電源供給用の大電流の流路は、外部回路（図示せず）→８１ａ→７８ａ→７７ａ→７６ａ→７９ａ→８０ａ→６４の経路を通って、半導体チップ６２へ流入（および逆の流路を通って当該チップから流出）することになる。一方、入出力信号は、外部回路（図示せず）→８１ｂ→７８ｂ→７７ｂ→７６ｂ→７９ｂ→８０ｂ→６３の経路を通って、半導体チップ６２へ流入（および逆の流路を通って当該チップから流出）することになる。
【実施例６】
【００７７】
図８は、本発明の実施例６に係る半導体モジュールの構成を示す図である。図８において、図６と同一番号は同一構成要素を示している。
図８において、インターポーザ６１には半導体チップ６２が搭載され、半導体チップ６２の上には第２の半導体チップ８５が搭載されている。第２の半導体チップ８５は、導電性のボール８６を介して、半導体チップ６２と電気的接続されている。第２の半導体チップ８５は、例えば、電源ＩＣなどであり、ボンディングワイヤ６４を介して供給された電源電圧を降圧（例えば、３．３Ｖから１．５Ｖへ）して、半導体チップ６２へ電源供給する機能を有している。
第２の半導体チップ８５は、半導体チップに限らず、パッケージされた半導体デバイス、あるいは、抵抗、キャパシタ、コイルなどの電子部品であっても構わない。特に、当該半導体デバイスがボールグリッドアレイの表面実装型デバイスである場合には、同図に示したような導電性のボールで電気的接続することが可能である。
図８の構成では、半導体チップ６２の第２主面側に、電源供給用の「第３の端子群」と「第４の端子群」、さらには、前記第２の半導体チップ（あるいは第２の半導体デバイス）から構成される「電源系統」を配置している。図８の構成では、前記第２の半導体チップが１個である場合が示されているが、２個以上の、前記第２の半導体チップあるいは前記第２の半導体デバイスあるいは前記第２の電子部品が搭載されていても構わない。
【００７８】
図８では、前記半導体チップ（６２）が１個である場合が示されているが、当該個数は１個とは限らない。前記インターポーザ６１の上に、２個以上の半導体チップが搭載される構成であっても構わない。また、２個以上の半導体チップが搭載されているような構成では、選択された１個以上の半導体チップ、あるいは、全ての半導体チップの上に、前記第２の半導体チップあるいは前記第２の半導体デバイスあるいは前記第２の電子部品を配置しても構わない。
【実施例７】
【００７９】
図９は、本発明の実施例７に係る半導体チップの構成を示す図である。同図において、図２と同一番号は同一構成要素を示しているが、半導体チップは図の上下が逆転して示されている。図９において、９０は半導体チップ、９１ａと９１ｂは、それぞれ、開口２８ａと２８ｂに配置された導電性のボールである。
実施例７においては、半導体チップ９０の第２主面側に配置された「第３の端子群」（例えば２８ａ）と「第４の端子群」（例えば２８ｂ）へ、導電性のボール（９１ａと９１ｂ）を介して電源供給のための大電流が流れるように構成されている。また、半導体チップ９０の第１主面側に配置された「第１の端子群」（例えば２９ａ）と「第２の端子群」（例えば２９ｂ）へは、ボンディングワイヤなど（図示せず）を介して、入出力系の信号電流が流れるように構成されている。
【００８０】
図９に示した構成では、大電流が流れる流路は、貫通配線２４→配線層２６ａ（あるいは２６ｂ）→導電性のボール９１ａ（あるいは９１ｂ）となる。このため、図２から図４に示した構成と比較して、当該流路を短くできる（ボンディングワイヤよりも短く配線できる）利点がある。
【実施例８】
【００８１】
図１０は、本発明の実施例８に係る半導体チップの構成を示す図である。同図において図９と同一番号は同一構成要素を示している。
図１０において、１００は改良された半導体チップであり、１０１で示したチップ要素と、１０２で示した電気配線層とから構成されている。なお、チップ要素１０１は、図９に記載した構成と同一である。電気配線層１０２は、チップ要素１０１の表面（前記した半導体チップの第１主面である）に配置されており、配線層１０４と、配線層１０４の上側に積層配置された配線層１０５から構成されている。さらに、配線層１０４と１０５とは、同図の縦方向で電気的接続されている（層間配線である）。また、配線層１０４は、前記した「第１の端子群」あるいは「第２の端子群」を構成している開口（例えば２９ａ）と電気的接続されている。すなわち、配線層１０２は、配線層１０１に配置された「第１の端子群」あるいは「第２の端子群」を、再配線していることになる。かかる再配線は、当該改良された半導体チップを応用する時に、個々の応用分野毎に、入出力信号に係る配線を最適化することを可能としている。この結果、例えば、「第１の端子群」あるいは「第２の端子群」の数を低減することが可能となる。なお、図１０では、当該電気配線層が２層配線である場合が示されているが、これに限らない。
【００８２】
図１０に示した実施例８は、図９に記載した半導体チップ９０について、（１）半導体チップ９０の第１主面に少なくとも１層から成る電気配線層を配置し、（２）前記第１の端子群と前記第２の端子群を前記電気配線層へ電気的接続することにより、実現されている。
【実施例９】
【００８３】
図１１は、本発明の実施例９に係る半導体モジュールの構成を示す図である。当該半導体モジュールは、図７に記載したインターポーザに、図９あるいは図１０に記載した半導体チップを搭載した構成となっている。なお、同図では、図９に記載した半導体チップが示されている。また、同図では、前記インターポーザに搭載された半導体チップは１個である場合が示されているが、２個以上の半導体チップが搭載されていても構わない。図１１において、図７および図９と同一番号は同一構成要素を示している。
図１１において、１１０は半導体モジュールであり、前記したインターポーザ６１（図７）と、前記した半導体チップ９０（図９）とから構成されている。半導体チップ９０は、その第２主面がインターポーザ６１と向き合うように配置されている。当該第２主面に配置されている「第３の端子群」あるいは「第４の端子群」（例えば１１１）は、導電性のボール９１ａで、インターポーザ６１を構成している電気配線層８０ａに接続されている。半導体チップ９０とインターポーザ６１の電気的接続手段としては、導電性のボールによるボールグリッドアレイに限られることはない。
半導体チップ６１の第１主面に配置されている「第１の端子群」あるいは「第２の端子群」（例えば２９ａ）は、ボンディングワイヤ１１２などの接続手段により、電気配線層８０ｂに接続されている。ボンディングワイヤ１１２には入出力信号系の電流のみが流れるので、必ずしも大電流用の太いボンディングワイヤを使用することはない。直径が、５０〜２００マイクロメータのボンディングワイヤの使用が可能である。半導体モジュール１１０は、（１）インターポーザ６１と半導体チップ９０を構成要素とし、（２）インターポーザ６１上には、半導体チップ９０を含む、少なくとも１個以上の半導体チップが搭載され、（３）半導体チップ９０の第２主面がインターポーザ６１側に配置され、（４）前記第３の端子群と前記第４の端子群とが、ボールグリッドアレイを含む接続手段でインターポーザ６１に電気的接続され、（５）前記第１の端子群と前記第２の端子群とがワイヤボンディングを含む接続手段でインターポーザ６１に電気的接続されている。
【００８４】
実施例９では、半導体チップ９０の下側（インターポーザ６１に向き合っている側であり、第２主面でもある）に大電流が流れる電源供給用の電流路を形成し、導電性のボールなどを介して、インターポーザ６１と電気的接続している。当該電流路は、８１ａ→７８ａ→７６ａ（太い貫通配線）→８０ａ→９１ａ→１１１→２６ａ→２４となる。一方、半導体チップ９０の上側（インターポーザ６１から離れて配置されている側であり、第１主面でもある）には、小電流が流れる入出力信号系の電流路を形成し、ボンディングワイヤなどを介して、インターポーザ６１と電気的接続している。当該電流路は、８１ｂ→７８ｂ→７６ｂ（細い貫通配線）→８０ｂ→１１２→２９ａとなる。
【実施例１０】
【００８５】
図１２は、本発明の実施例１０に係る半導体モジュールの構成を示す図である。当該半導体モジュールは、図７に記載したインターポーザに、図１０に記載した半導体チップ（「第３の半導体チップ」である）を搭載し、さらに、当該半導体チップの表面（図では上側の表面）に第４の半導体チップを搭載した構成となっている。同図では、前記インターポーザに搭載された前記第３の半導体チップは１個である場合が示されているが、２個以上の半導体チップが搭載されていても構わない。同図において、図７および図１０と同一番号は同一構成要素を示している。
図１２において、１２０は半導体モジュールであり、前記したインターポーザ６１（図７）６１と、前記した第３の半導体チップ１００（図１０）を構成要素として含んでいる。半導体チップ１００は、その第２主面がインターポーザ６１と向き合うように配置されている。第２主面に配置されている「第３の端子群」あるいは「第４の端子群」（例えば１１１）は、導電性のボール９１ａで、インターポーザ６１を構成している電気配線層８０ａに接続されている。半導体チップ１００とインターポーザ６１の電気的接続手段としては、導電性のボールによるボールグリッドアレイに限られることはない。
【００８６】
半導体チップ１００の上側表面（前記第１主面側である）には、配線層１０４と１０５から成る電気配線層１０２が配置されている。電気配線層１０２には、第４の半導体チップ１２５が搭載され、導電性のボール１２６を介して電気的接続されている。すなわち、実施例８（図１０）で記載したように、半導体チップ１００の第１主面に配置された「第１の端子群」あるいは「第２の端子群」は、電気配線層１０２により再配線され、第４の半導体チップ１２５と電気的接続されていることになる。この結果、例えば、「第１の端子群」あるいは「第２の端子群」の数を低減することが可能となる。なお、図１２では、電気配線層１０２が２層配線である場合が示されているが、これに限らない。
【００８７】
図１２では、「第４の半導体チップ」が搭載されている事例を示したが、半導体チップ以外にも「第４の半導体デバイスあるいは第４の電子部品」などを搭載しても構わない。さらに、当該「第４の半導体デバイス」が、ボールグリッドアレイの表面実装型である場合には、前記電気配線層１０２との電気的接続を導電性のボールで行うことができるため、より好ましい事例となる。
【００８８】
図１２に示した実施例１０では、第３の半導体チップ１００の第１主面には、１個の「第４の半導体チップ１２５（あるいは半導体デバイスあるいは電子部品）」が搭載されていることが示されている。しかしながら、２個以上の半導体チップあるいは半導体デバイスあるいは電子部品が搭載されていても構わない。例えば、ラインドライバ、マルチプレクサ、インターフェイス（例えば、無線送受信回路など）などの周辺回路ＩＣ（ペリフェラルＩＣ）、アナログデジタル変換器、演算増幅器、温度センサなどのセンサ、電源回路（例えば、電圧昇圧回路などで、大容量とは限らない）など、あるいは、これらの組合せがある。また、電源電圧安定化や雑音吸収のためのキャパシタ、昇圧回路や無線回路でのインダクタ、温度検出用のサーミスタなどを搭載しても構わない。
【実施例１１】
【００８９】
図１３は、本発明の実施例１１に係る半導体モジュールの構成を示す図である。当該半導体モジュールは、図７に記載したインターポーザ６１に、図９に記載した半導体チップ９０を搭載し、さらに、半導体チップ９０の表面に、第２のインターポーザを介して第５の半導体チップを搭載した構成となっている。同図において、図７および図９と同一番号は同一構成要素を示している。
図１３において、１３１は第２のインターポーザであり、半導体チップ９０（これは第３の半導体チップである）と電気的接続されている。１３５は「第５の半導体チップ」であり、導電性のボール１３６などにより、第２のインターポーザ１３１に電気的接続されている。第２のインターポーザ１３１の開口１３７からは、ボンディングワイヤ１３８が設けられ、インターポーザ６１へ電気的接続されている。かかる構成では、図１２に示した半導体チップ１００の電気配線層（図１２の１０２）の代替として、第２のインターポーザ１３１を配置している。第２のインターポーザ１３１の構成材料は、樹脂材料あるいはシリコンなどの半導体材料、あるいは、これらを組み合わせた材料であっても構わない。
【００９０】
図１３の実施例１１では、前記電気配線層の代替として第２のインターポーザ１３１を用いている。かかる構成によれば、前記電気配線層と比較して、第３の半導体チップ９０とは別プロセスで作成できるので、（１）半導体チップ９０の後加工で要求される制限事項が回避できる、（２）第２のインターポーザ１３１の表裏面に配置された電気配線層の設計自由度が増大できる、といった利点がある。例えば、（１）では、電気配線層１０２を後加工で作成する場合、前記半導体チップの特性を劣化させないために、温度、材料、処理雰囲気などが制限されることがある。また、（２）では、電気配線層１０２の層数、配線の引きまわしなどにより、電気配線層１０２に対して要求仕様を満足するような設計が困難となることがある。一方、第２のインターポーザ１３１を用いる場合には、半導体モジュールの組立工数が増大する欠点があるものの、設計自由度、プロセス自由度が大幅に増大するため、利点が多い。
【００９１】
図１３では、１個の第３の半導体チップ９０の上方に、１個の第５の半導体チップ１３５を搭載した構成を例示したが、これに限らない。例えば、（１）インターポーザ（６１）に少なくとも１個以上の半導体チップ（９０）を搭載する構成、（２）当該半導体チップの中で指定された１個以上の半導体チップに、少なくとも１個以上の前記「第２のインターポーザ」を搭載する構成、（３）当該「第２のインターポーザ」の中で指定された１個以上の前記「第２のインターポーザ」に、少なくとも１個以上の「第５の半導体チップあるいは第５の半導体デバイスあるいは第５の電子部品」などを搭載した構成、などがある。
【産業上の利用可能性】
【００９２】
本発明によれば、（１）許容電流値が大きい端子構成などにより、少ない端子数でも「安定な電源供給」が可能な半導体チップあるいは半導体デバイスが実現でき、（２）高速動作においても、大電流が流れる配線から入出力信号へ混入する雑音を低減でき、（３）ピン数を低減して、接続信頼性を確保することが可能であり、（４）ピン数低減により実装時の面積を低減でき、さらには、（５）前記半導体チップで発生した熱を効果的に放熱できるようになる。
このため、情報処理分野（例えば、ＣＰＵやＧＰＵを含む応用システム）へ本発明を適用すると効果が大きい。また、本発明による半導体チップを半導体モジュールへ適用することにより、個々の応用システムに適合した機能を有する独自の半導体モジュールを容易に実現することができる。このため、情報処理機器、車載用機器、携帯型機器などの応用システムに適用すると、これらの機器の軽量小型化などへ大きく貢献できる。
【符号の説明】
【００９３】
１０、４０ 半導体デバイス
１１ パッケージ
１２、２０、３０、５０、６２、９０、１００、１３５ 半導体チップ
１３ 入力信号系の端子群
１４ 入力信号電流が流入する端子群（第１の端子群）
１５ 出力信号系の端子群
１６ 出力信号電流が流出する端子群（第１の端子群）
１７ 電源電流が流入する端子群（第３の端子群）
１８ 電源電流が流出する端子群（第４の端子群）
２１、７２ 半導体基板
２２ 第１主面
２３、２６ａ、２６ｂ、１０４、１０５ 配線層
２４、３１ａ、３１ｂ、３１ｃ、３１ｄ、５３、５４、７６ａ、７６ｂ 貫通配線
２５ 第２主面
２７ 絶縁層
２８ａ、２８ｂ、２９ａ、２９ｂ、１３７ 開口
４１、６３、８１ａ、８１ｂ、８６、９１ａ、９１ｂ、１２６、１３６ 導電性のボール
５１、５２ 導電層
６０、１１０、１２０、１３０ 半導体モジュール
６１、１３１ インターポーザ
６４、１１２、１３８ ボンディングワイヤ
７３、７４、７７ａ、７７ｂ、７８ａ、７８ｂ、７９ａ、７９ｂ、８０ａ、８０ｂ、１０２ 電気配線層
７５ａ、７５ｂ 貫通配線の領域
８５、１２５、１３５ 半導体チップあるいは半導体デバイスあるいは電子部品
１０１ チップ要素
１１１ 端子群
【特許請求の範囲】
【請求項１】
電子回路が集積化された半導体チップであって、
前記半導体チップの前記電子回路が配置された第１主面には、
前記半導体チップへ入力信号が流入する端子及び前記半導体チップから出力信号が流出する端子を含む第１の端子群と、
前記半導体チップから入力信号が流出する端子及び前記半導体チップへ出力信号が流入する端子を含む第２の端子群とが配置され、
前記半導体チップの第１主面の裏面である第２主面には、
前記半導体チップへ電源電流が流入する端子を含む第３の端子群と、
前記半導体チップから電源電流が流出する端子を含む第４の端子群とが配置されている
ことを特徴とする半導体チップ。
【請求項２】
前記第３の端子群を構成する、少なくとも１個の前記端子を前記第２主面側に配置された第１の導電層に接続し、
前記第４の端子群を構成する、少なくとも１個の前記端子を前記第２主面側に配置された第２の導電層に接続し、
前記第１の導電層と前記第２の導電層とがキャパシタを構成する
ことを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記半導体チップの前記第１主面に、少なくとも１層から成る電気配線層を配置し、
前記第１の端子群と前記第２の端子群が前記電気配線層へ電気的接続されている
ことを特徴とする請求項１あるいは２に記載の半導体チップ。
【請求項４】
インターポーザと前記半導体チップを構成要素とする半導体モジュールであって、
前記インターポーザ上には、前記半導体チップを含む、少なくとも１個の半導体チップが搭載され、
前記半導体チップの前記第１主面が前記インターポーザ側に面して配置され、
前記第１の端子群と前記第２の端子群とが、ボールグリッドアレイを含む接続方法で前記インターポーザに電気的接続され、
前記第３の端子群と前記第４の端子群とが、ワイヤボンディングを含む接続方法で前記インターポーザに電気的接続されている
ことを特徴とする半導体モジュール。
【請求項５】
前記第１主面側が前記インターポーザ側に面して配置された前記半導体チップである第１の半導体チップの前記第２主面側には、第２の半導体チップあるいは第２の半導体デバイスあるいは第２の電子部品が搭載され、
前記第２の半導体チップあるいは前記第２の半導体デバイスあるいは前記第２の電子部品は、前記第１の半導体チップと電気的接続される
ことを特徴とする請求項４に記載の半導体モジュール。
【請求項６】
インターポーザと前記半導体チップを構成要素とする半導体モジュールであって、
前記インターポーザ上には、前記半導体チップを含む、少なくとも１個の半導体チップが搭載され、
前記半導体チップの前記第２主面側が前記インターポーザ側に面して配置され、
前記第３の端子群と前記第４の端子群とが、ボールグリッドアレイを含む接続方法で前記インターポーザに電気的接続され、
前記第１の端子群と前記第２の端子群とがワイヤボンディングを含む接続方法で前記インターポーザに電気的接続される
ことを特徴とする半導体モジュール。
【請求項７】
前記第２主面側が前記インターポーザ側に面して配置された前記半導体チップである第３の半導体チップの前記第１主面側には、第４の半導体チップあるいは第４の半導体デバイスあるいは第４の電子部品が搭載され、
前記第４の半導体チップあるいは前記第４の半導体デバイスあるいは前記第４の電子部品は、前記第３の半導体チップと電気的接続される
ことを特徴とする請求項６に記載の半導体モジュール。
【請求項８】
前記第３の半導体チップの前記第２主面側が前記インターポーザ側に面して配置され、
前記第３の半導体チップの前記第１主面側に第２のインターポーザを配置し、
前記第２のインターポーザは前記第３の半導体チップと電気的接続され、
前記第２のインターポーザ上に第５の半導体チップあるいは第５の半導体デバイスあるいは第５の電子部品を配置し、
前記第５の半導体チップあるいは前記第５の半導体デバイスあるいは前記第５の電子部品は前記第２のインターポーザと電気的接続され、
前記第２のインターポーザはワイヤボンディングを含む接続方法で前記インターポーザに電気的接続される
ことを特徴とする請求項６に記載の半導体モジュール。
【請求項１】
電子回路が集積化された半導体チップであって、
前記半導体チップの前記電子回路が配置された第１主面には、
前記半導体チップへ入力信号が流入する端子及び前記半導体チップから出力信号が流出する端子を含む第１の端子群と、
前記半導体チップから入力信号が流出する端子及び前記半導体チップへ出力信号が流入する端子を含む第２の端子群とが配置され、
前記半導体チップの第１主面の裏面である第２主面には、
前記半導体チップへ電源電流が流入する端子を含む第３の端子群と、
前記半導体チップから電源電流が流出する端子を含む第４の端子群とが配置されている
ことを特徴とする半導体チップ。
【請求項２】
前記第３の端子群を構成する、少なくとも１個の前記端子を前記第２主面側に配置された第１の導電層に接続し、
前記第４の端子群を構成する、少なくとも１個の前記端子を前記第２主面側に配置された第２の導電層に接続し、
前記第１の導電層と前記第２の導電層とがキャパシタを構成する
ことを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記半導体チップの前記第１主面に、少なくとも１層から成る電気配線層を配置し、
前記第１の端子群と前記第２の端子群が前記電気配線層へ電気的接続されている
ことを特徴とする請求項１あるいは２に記載の半導体チップ。
【請求項４】
インターポーザと前記半導体チップを構成要素とする半導体モジュールであって、
前記インターポーザ上には、前記半導体チップを含む、少なくとも１個の半導体チップが搭載され、
前記半導体チップの前記第１主面が前記インターポーザ側に面して配置され、
前記第１の端子群と前記第２の端子群とが、ボールグリッドアレイを含む接続方法で前記インターポーザに電気的接続され、
前記第３の端子群と前記第４の端子群とが、ワイヤボンディングを含む接続方法で前記インターポーザに電気的接続されている
ことを特徴とする半導体モジュール。
【請求項５】
前記第１主面側が前記インターポーザ側に面して配置された前記半導体チップである第１の半導体チップの前記第２主面側には、第２の半導体チップあるいは第２の半導体デバイスあるいは第２の電子部品が搭載され、
前記第２の半導体チップあるいは前記第２の半導体デバイスあるいは前記第２の電子部品は、前記第１の半導体チップと電気的接続される
ことを特徴とする請求項４に記載の半導体モジュール。
【請求項６】
インターポーザと前記半導体チップを構成要素とする半導体モジュールであって、
前記インターポーザ上には、前記半導体チップを含む、少なくとも１個の半導体チップが搭載され、
前記半導体チップの前記第２主面側が前記インターポーザ側に面して配置され、
前記第３の端子群と前記第４の端子群とが、ボールグリッドアレイを含む接続方法で前記インターポーザに電気的接続され、
前記第１の端子群と前記第２の端子群とがワイヤボンディングを含む接続方法で前記インターポーザに電気的接続される
ことを特徴とする半導体モジュール。
【請求項７】
前記第２主面側が前記インターポーザ側に面して配置された前記半導体チップである第３の半導体チップの前記第１主面側には、第４の半導体チップあるいは第４の半導体デバイスあるいは第４の電子部品が搭載され、
前記第４の半導体チップあるいは前記第４の半導体デバイスあるいは前記第４の電子部品は、前記第３の半導体チップと電気的接続される
ことを特徴とする請求項６に記載の半導体モジュール。
【請求項８】
前記第３の半導体チップの前記第２主面側が前記インターポーザ側に面して配置され、
前記第３の半導体チップの前記第１主面側に第２のインターポーザを配置し、
前記第２のインターポーザは前記第３の半導体チップと電気的接続され、
前記第２のインターポーザ上に第５の半導体チップあるいは第５の半導体デバイスあるいは第５の電子部品を配置し、
前記第５の半導体チップあるいは前記第５の半導体デバイスあるいは前記第５の電子部品は前記第２のインターポーザと電気的接続され、
前記第２のインターポーザはワイヤボンディングを含む接続方法で前記インターポーザに電気的接続される
ことを特徴とする請求項６に記載の半導体モジュール。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−９７１７（Ｐ２０１２−９７１７Ａ）
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願番号】特願２０１０−１４５７１２（Ｐ２０１０−１４５７１２）
【出願日】平成２２年６月２６日（２０１０．６．２６）
【出願人】（５０３４５６８３２）株式会社ザイキューブ (36)
【Ｆターム（参考）】
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願日】平成２２年６月２６日（２０１０．６．２６）
【出願人】（５０３４５６８３２）株式会社ザイキューブ (36)
【Ｆターム（参考）】
[ Back to top ]