半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法
【課題】単一基板上にソース・ドレインを同一工程で同時形成したＩＩＩ−Ｖ族半導体のｎＭＩＳＦＥＴおよびＩＶ族半導体のｐＭＩＳＦＥＴのソース・ドレイン領域抵抗または接触抵抗を小さくする。
【解決手段】第１半導体結晶層に形成された第１チャネル型の第１ＭＩＳＦＥＴの第１ソースおよび第１ドレインと、第２半導体結晶層に形成された第２チャネル型の第２ＭＩＳＦＥＴの第２ソースおよび第２ドレインが、同一の導電性物質からなり、当該導電性物質の仕事関数ΦＭが、数１および数２の少なくとも一方の関係を満たす。
（数１） φ１＜ΦＭ＜φ２＋Ｅｇ２
（数２） ｜ΦＭ−φ１｜≦０．１ｅＶ、かつ、｜（φ２＋Ｅｇ２）−ΦＭ｜≦０．１ｅＶ
ただし、φ１は、Ｎ型半導体結晶層の電子親和力、φ２およびＥｇ２は、Ｐ型半導体結晶層の電子親和力および禁制帯幅。
【解決手段】第１半導体結晶層に形成された第１チャネル型の第１ＭＩＳＦＥＴの第１ソースおよび第１ドレインと、第２半導体結晶層に形成された第２チャネル型の第２ＭＩＳＦＥＴの第２ソースおよび第２ドレインが、同一の導電性物質からなり、当該導電性物質の仕事関数ΦＭが、数１および数２の少なくとも一方の関係を満たす。
（数１） φ１＜ΦＭ＜φ２＋Ｅｇ２
（数２） ｜ΦＭ−φ１｜≦０．１ｅＶ、かつ、｜（φ２＋Ｅｇ２）−ΦＭ｜≦０．１ｅＶ
ただし、φ１は、Ｎ型半導体結晶層の電子親和力、φ２およびＥｇ２は、Ｐ型半導体結晶層の電子親和力および禁制帯幅。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
ＧａＡｓ、ＩｎＧａＡｓ等のＩＩＩ−Ｖ族化合物半導体は、高い電子移動度を有し、Ｇｅ、ＳｉＧｅ等のＩＶ族半導体は、高い正孔移動度を有する。よって、ＩＩＩ−Ｖ族化合物半導体でＮチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を構成し、ＩＶ族半導体でＰチャネル型のＭＯＳＦＥＴを構成すれば、高い性能を備えたＣＭＯＳＦＥＴ（Complementary Metal-Oxide-Semiconductor Field Effect Transistor）が実現できる。非特許文献１には、ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＯＳＦＥＴとＧｅをチャネルとするＰチャネル型ＭＯＳＦＥＴが、単一基板に形成されたＣＭＯＳＦＥＴ構造が開示されている。
非特許文献１ S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007.
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）（以下単に「ｎＭＩＳＦＥＴ」という。）と、ＩＶ族半導体をチャネルとするＰチャネル型ＭＩＳＦＥＴ（以下単に「ｐＭＩＳＦＥＴ」という。）とを、一つの基板上に形成するには、ｎＭＩＳＦＥＴ用のＩＩＩ−Ｖ族化合物半導体と、ｐＭＩＳＦＥＴ用のＩＶ族半導体を同一基板上に形成する技術が必要になる。ＬＳＩ（Large Scale Integration）として製造することを考慮すれば、既存製造装置および既存工程の活用が可能なシリコン基板上にｎＭＩＳＦＥＴ用のＩＩＩ−Ｖ族化合物半導体結晶層およびｐＭＩＳＦＥＴ用のＩＶ族半導体結晶層を形成することが好ましい。
【０００４】
また、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとで構成されるＣＭＩＳＦＥＴ（Complementary Metal-Insulator-Semiconductor Field-Effect Transistor）を、ＬＳＩとして安価に効率よく製造するには、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴが同時に形成される製造プロセスを採用することが好ましい。特に、ｎＭＩＳＦＥＴのソース・ドレインとｐＭＩＳＦＥＴのソース・ドレインが同時に形成できれば、工程を簡略化することができ、コスト削減とともに素子の微細化にも容易に対応できるようになる。
【０００５】
たとえばｎＭＩＳＦＥＴのソース・ドレイン形成領域とｐＭＩＳＦＥＴのソース・ドレイン形成領域とに、ソースおよびドレインとなる材料を薄膜として形成し、さらにフォトリソグラフィ等によりパターニングして形成することで、ｎＭＩＳＦＥＴのソース・ドレインとｐＭＩＳＦＥＴのソース・ドレインとを同時に形成できる。しかし、ｎＭＩＳＦＥＴが形成されるＩＩＩ−Ｖ族化合物半導体結晶層と、ｐＭＩＳＦＥＴが形成されるＩＶ族半導体結晶層とでは、構成される材料が異なる。このため、ｎＭＩＳＦＥＴまたはｐＭＩＳＦＥＴの一方または両方のソース・ドレイン領域の抵抗が大きくなり、あるいは、ｎＭＩＳＦＥＴまたはｐＭＩＳＦＥＴの一方または両方のソース・ドレイン領域とソース・ドレイン電極との接触抵抗が大きくなる。従って、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴの両方のソース・ドレイン領域の抵抗あるいはソース・ドレイン電極との接触抵抗を小さくすることが難しい。
【０００６】
本発明の目的は、チャネルがＩＩＩ−Ｖ族化合物半導体であるｎＭＩＳＦＥＴと、チャネルがＩＶ族半導体であるｐＭＩＳＦＥＴと、で構成されるＣＭＩＳＦＥＴを、一つの基板上に形成する場合において、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴの各ソースおよび各ドレインを同時に形成し、かつ、ソース・ドレイン領域の抵抗またはソース・ドレイン電極との接触抵抗が小さくなるような半導体デバイスおよびその製造方法を提供することにある。また、そのような技術に適した半導体基板を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１の態様においては、ベース基板と、ベース基板表面の一部の上方に位置する第１半導体結晶層と、ベース基板表面の一部とは異なる他部の上方に位置する第２半導体結晶層と、第１半導体結晶層の一部をチャネルとし、第１ソースおよび第１ドレインを有する第１ＭＩＳＦＥＴと、第２半導体結晶層の一部をチャネルとし、第２ソースおよび第２ドレインを有する第２ＭＩＳＦＥＴと、を有し、第１ＭＩＳＦＥＴが、第１チャネル型のＭＩＳＦＥＴであり、第２ＭＩＳＦＥＴが、第１チャネル型とは相違する第２チャネル型のＭＩＳＦＥＴであり、第１ソース、第１ドレイン、第２ソースおよび第２ドレインが、同一の導電性物質からなり、導電性物質の仕事関数ΦＭが、数１および数２の少なくとも一方の関係を満たす半導体デバイスを提供する。
（数１） φ１＜ΦＭ＜φ２＋Ｅｇ２
（数２） ｜ΦＭ−φ１｜≦０．１ｅＶ、かつ、｜（φ２＋Ｅｇ２）−ΦＭ｜≦０．１ｅＶ
【０００８】
ただし、φ１は、第１半導体結晶層および第２半導体結晶層のうち、一部がＮ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力、φ２およびＥｇ２は、第１半導体結晶層および第２半導体結晶層のうち、一部がＰ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力および禁制帯幅を示す。
【０００９】
ベース基板と第１半導体結晶層との間に位置し、ベース基板と第１半導体結晶層とを電気的に分離する第１分離層と、ベース基板と第２半導体結晶層との間に位置し、ベース基板と第２半導体結晶層とを電気的に分離するする第２分離層と、をさらに有してもよい。
【００１０】
ベース基板と第１半導体結晶層とが接合面で接し、接合面の近傍におけるベース基板の領域に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、接合面の近傍における第１半導体結晶層の領域に、ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有してもよく、この場合、ベース基板と第２半導体結晶層との間に位置し、ベース基板と第２半導体結晶層とを電気的に分離する第１分離層をさらに有してもよい。
【００１１】
ベース基板と第１分離層とが接してもよく、この場合、ベース基板の第１分離層と接する領域が導電性であり、ベース基板の第１分離層と接する領域に印加した電圧が、第１ＭＩＳＦＥＴへのバックゲート電圧として作用してもよい。ベース基板と第２分離層とが接してもよく、この場合、ベース基板の第２分離層と接する領域が導電性であり、ベース基板の第２分離層と接する領域に印加した電圧が、第２ＭＩＳＦＥＴへのバックゲート電圧として作用してもよい。
【００１２】
第１半導体結晶層がＩＶ族半導体結晶からなる場合、第１ＭＩＳＦＥＴがＰチャネル型ＭＩＳＦＥＴであることが好ましく、第２半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、第２ＭＩＳＦＥＴがＮチャネル型ＭＩＳＦＥＴであることが好ましい。第１半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、第１ＭＩＳＦＥＴがＮチャネル型ＭＩＳＦＥＴであることが好ましく、第２半導体結晶層がＩＶ族半導体結晶からなる場合、第２ＭＩＳＦＥＴがＰチャネル型ＭＩＳＦＥＴであることが好ましい。
【００１３】
導電性物質として、ＴｉＮ、ＴａＮ、グラフェン、ＨｆＮまたはＷＮが挙げられる。
【００１４】
本発明の第２の態様においては、第１の態様の半導体デバイスに用いる半導体基板であって、ベース基板と、ベース基板表面の一部の上方に位置する第１半導体結晶層と、ベース基板表面の一部とは異なる他部の上方に位置する第２半導体結晶層と、を有する半導体基板を提供する。
【００１５】
ベース基板と第１半導体結晶層または第２半導体結晶層との間に位置し、ベース基板と第１半導体結晶層または第２半導体結晶層とを電気的に分離する分離層をさらに有してもよい。この場合、分離層として、非晶質絶縁体からなるものが挙げられる。あるいは、分離層として、当該分離層の上に位置する半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなるものが挙げられる。
【００１６】
第１半導体結晶層および第２半導体結晶層から選択された１つの半導体結晶層とベース基板とが接合面で接してもよく、この場合、接合面の近傍におけるベース基板の領域に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、接合面の近傍における半導体結晶層の領域に、ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有してもよい。
【００１７】
第１半導体結晶層を複数有し、第２半導体結晶層を複数有してもよく、この場合、複数の第１半導体結晶層のそれぞれが、ベース基板の上面と平行な面内で規則的に配列され、複数の第２半導体結晶層のそれぞれが、ベース基板の上面と平行な面内で規則的に配列されてもよい。
【００１８】
本発明の第３の態様においては、第２の態様の半導体基板を製造する方法であって、ベース基板表面の一部の上方に第１半導体結晶層を形成する第１半導体結晶層形成ステップと、ベース基板表面の一部とは異なる他部の上方に第２半導体結晶層を形成する第２半導体結晶層形成ステップと、を有し、第２半導体結晶層形成ステップが、半導体結晶層形成基板上に第２半導体結晶層をエピタキシャル結晶成長法により形成するエピタキシャル成長ステップと、ベース基板の上、第２半導体結晶層の上、または、ベース基板および第２半導体結晶層の両方の上に、ベース基板と第２半導体結晶層とを電気的に分離する第２分離層を形成するステップと、ベース基板上の第２分離層と第２半導体結晶層とが接合するように、第２半導体結晶層上の第２分離層とベース基板とが接合するように、または、ベース基板上の第２分離層と第２半導体結晶層上の第２分離層とが接合するように、ベース基板と、半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、を有する半導体基板の製造方法を提供する。
【００１９】
第１半導体結晶層形成ステップが、半導体結晶層形成基板上に第１半導体結晶層をエピタキシャル結晶成長法により形成するエピタキシャル成長ステップと、ベース基板の上、第１半導体結晶層の上、または、ベース基板および第１半導体結晶層の両方の上に、ベース基板と第１半導体結晶層とを電気的に分離する第１分離層を形成するステップと、ベース基板上の第１分離層と第１半導体結晶層とが接合するように、第１半導体結晶層上の第１分離層とベース基板とが接合するように、または、ベース基板上の第１分離層と第１半導体結晶層上の第１分離層とが接合するように、ベース基板と、半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、を有してもよい。
【００２０】
第１半導体結晶層がＳｉＧｅからなり、第２半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、第１半導体結晶層形成ステップの前に、絶縁体からなる第１分離層をベース基板の上に形成するステップを有してよく、この場合、第１半導体結晶層形成ステップが、第１分離層の上に、第１半導体結晶層の出発材料となるＳｉＧｅ層を形成するステップと、ＳｉＧｅ層を酸化雰囲気中で加熱し、表面を酸化することでＳｉＧｅ層中のＧｅ原子の濃度を高めるステップと、ベース基板表面の他部の上方のＳｉＧｅ層をエッチングするステップと、を有してもよい。
【００２１】
第１半導体結晶層がＩＶ族半導体結晶からなり、第２半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、ＩＶ族半導体結晶からなる半導体層材料基板の表面に、絶縁体からなる第１分離層を形成するステップと、第１分離層を通して、陽イオンを半導体層材料基板の分離予定深さに注入するステップと、第１分離層の表面とベース基板の表面とが接合されるように、半導体層材料基板とベース基板とを貼り合わせるステップと、半導体層材料基板およびベース基板を加熱し、分離予定深さに注入した陽イオンと半導体層材料基板を構成するＩＶ族原子とを反応させることで、分離予定深さに位置するＩＶ族半導体結晶を変性するステップと、半導体層材料基板とベース基板とを分離することで、変性するステップで変性させたＩＶ族半導体結晶の変性部位よりベース基板側に位置するＩＶ族半導体結晶を、半導体層材料基板から剥離するステップと、ベース基板に残留したＩＶ族半導体結晶からなる半導体結晶層のうち、ベース基板表面の他部の上方に位置する領域をエッチングするステップと、を有してもよい。
【００２２】
第１半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる第１分離層を、選択エピタキシャル成長法により、ベース基板表面の一部の上方にのみ選択的に形成するステップをさらに有してもよく、この場合、第１半導体結晶層形成ステップとして、選択エピタキシャル成長法により、第１分離層の上にのみ第１半導体結晶層を選択的に形成するステップが挙げられる。
【００２３】
第１半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる第１分離層を、ベース基板表面の上方にエピタキシャル成長法により形成するステップをさらに有してもよく、この場合、第１半導体結晶層形成ステップが、第１分離層の上に第１半導体結晶層をエピタキシャル成長法により形成するステップと、ベース基板表面の他部の上方の、第１半導体結晶層および第１分離層をエッチングするステップと、を含んでもよい。
【００２４】
第１半導体結晶層形成ステップが、選択エピタキシャル成長法により、ベース基板表面の一部の上方にのみ第１半導体結晶層を選択的に形成するステップであってもよい。第１半導体結晶層形成ステップが、ベース基板表面の上方に第１半導体結晶層をエピタキシャル成長法により形成するステップと、ベース基板表面の他部の上方の第１半導体結晶層をエッチングするステップと、を含んでもよい。この場合、ベース基板の表面近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有してもよく、第１半導体結晶層をエピタキシャル成長法により形成するステップにおいて、ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子で第１半導体結晶層をドープしてもよい。
【００２５】
半導体結晶層形成基板の上に半導体結晶層を形成する前に、半導体結晶層形成基板の表面に、結晶性犠牲層をエピタキシャル結晶成長法により形成するステップと、ベース基板と半導体結晶層形成基板とを貼り合わせた後に、結晶性犠牲層を除去することにより、半導体結晶層形成基板上にエピタキシャル結晶成長法により形成された半導体結晶層と半導体結晶層形成基板とを分離するステップと、をさらに有してもよい。
【００２６】
第１半導体結晶層をエピタキシャル成長させた後に第１半導体結晶層を規則的な配列にパターニングするステップ、または第１半導体結晶層を予め規則的な配列に選択的にエピタキシャル成長させるステップ、のいずれかのステップと、第２半導体結晶層をエピタキシャル成長させた後、第２半導体結晶層を規則的な配列にパターニングするステップ、または第２半導体結晶層を予め規則的な配列に選択的にエピタキシャル成長させるステップ、のいずれかのステップと、を有してもよい。
【００２７】
本発明の第４の態様においては、第３の態様の半導体基板の製造方法を用いて、第１半導体結晶層および第２半導体結晶層を有する半導体基板を製造するステップと、第１半導体結晶層および第２半導体結晶層のそれぞれの上に、仕事関数ΦＭが、数１および数２の関係の少なくとも一方を満たす導電性物質を形成するステップと、ゲート電極が形成される領域の導電性物質を除去するステップと、導電性物質が除去された領域にゲート絶縁層およびゲート電極を形成するステップと、導電性物質をパターニングおよび加熱して、第１半導体結晶上のゲート電極の両側に第１ソースおよび第１ドレインを形成し、第２半導体結晶上のゲート電極の両側に第２ソースおよび第２ドレインを形成するステップと、を有する半導体デバイスの製造方法を提供する。
（数１） φ１＜ΦＭ＜φ２＋Ｅｇ２
（数２） ｜ΦＭ−φ１｜≦０．１ｅＶ、かつ、｜（φ２＋Ｅｇ２）−ΦＭ｜≦０．１ｅＶ
【００２８】
ただし、φ１は、第１半導体結晶層および第２半導体結晶層のうち、一部がＮ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力、φ２およびＥｇ２は、第１半導体結晶層および第２半導体結晶層のうち、一部がＰ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力および禁制帯幅を示す。
【図面の簡単な説明】
【００２９】
【図１】半導体デバイス１００の断面を示す。
【図２】半導体デバイス１００の製造過程における断面を示す。
【図３】半導体デバイス１００の製造過程における断面を示す。
【図４】半導体デバイス１００の製造過程における断面を示す。
【図５】半導体デバイス１００の製造過程における断面を示す。
【図６】半導体デバイス１００の製造過程における断面を示す。
【図７】半導体デバイス１００の製造過程における断面を示す。
【図８】半導体デバイス１００の製造過程における断面を示す。
【図９】他の半導体デバイスの製造過程における断面を示す。
【図１０】他の半導体デバイスの製造過程における断面を示す。
【図１１】他の半導体デバイスの製造過程における断面を示す。
【図１２】他の半導体デバイスの製造過程における断面を示す。
【図１３】半導体デバイス２００の断面を示す。
【図１４】半導体デバイス２００の製造過程における断面を示す。
【図１５】ｎＭＯＳＦＥＴを上方から観察したＳＥＭ写真である。
【図１６】ｎＭＯＳＦＥＴのゲート部分の断面を観察したＴＥＭ写真である。
【図１７】ゲート電圧対ソース電流特性を示すグラフである。
【図１８】ゲート電圧対ソース電流特性を示すグラフである。
【図１９】ゲート電圧対ソース電流特性を示すグラフである。
【図２０】ゲート長に対するＳＳ値を示したグラフである。
【図２１】ゲート長に対するＤＩＢＬの値を示したグラフである。
【発明を実施するための形態】
【００３０】
図１は、半導体デバイス１００の断面を示す。半導体デバイス１００は、ベース基板１０２と、第１半導体結晶層１０４と、第２半導体結晶層１０６とを有する。本例の半導体デバイス１００は、ベース基板１０２と第１半導体結晶層１０４との間に第１分離層１０８を有し、ベース基板１０２と第２半導体結晶層１０６との間に第２分離層１１０を有する。なお、図１に示した例からは、ベース基板１０２と、第１半導体結晶層１０４と、第２半導体結晶層１０６とを構成要件とする半導体基板の発明と、ベース基板１０２、第１分離層１０８、第１半導体結晶層１０４、第２分離層１１０および第２半導体結晶層１０６を構成要件とする半導体基板の発明との少なくとも２つの発明が把握できる。第１半導体結晶層１０４には第１ＭＩＳＦＥＴ１２０が形成され、第２半導体結晶層１０６には第２ＭＩＳＦＥＴ１３０が形成されている。
【００３１】
ベース基板１０２として、表面がシリコン結晶である基板が挙げられる。表面がシリコン結晶である基板として、シリコン基板、または、ＳＯＩ（Silicon on Insulator）基板が挙げられ、シリコン基板が好ましい。ベース基板１０２に、表面がシリコン結晶である基板を用いることで、既存の製造装置および既存の製造プロセスが利用でき、研究開発および製造の効率を高めることができる。ベース基板１０２は、表面がシリコン結晶である基板に限られず、ガラス、セラミックス、プラスティック等の絶縁体基板、金属等の導電体基板、または、炭化シリコン等の半導体基板であってもよい。
【００３２】
第１半導体結晶層１０４は、ベース基板１０２表面の一部の上方に位置する。すなわち、第１半導体結晶層１０４は、ベース基板１０２における一部の領域の上方に位置する。第１半導体結晶層１０４は、ＩＶ族半導体結晶またはＩＩＩ−Ｖ族化合物半導体結晶からなる。第１半導体結晶層１０４の厚さは、２０ｎｍ以下であることが好ましい。第１半導体結晶層１０４の厚さを２０ｎｍ以下とすることで、極薄膜ボディの第１ＭＩＳＦＥＴ１２０を構成できる。第１ＭＩＳＦＥＴ１２０のボディを極薄膜にすることで、短チャネル効果を抑制し、第１ＭＩＳＦＥＴ１２０のリーク電流を減少することができる。
【００３３】
第２半導体結晶層１０６は、ベース基板１０２表面の当該一部とは異なる他部の上方に位置する。すなわち、第２半導体結晶層１０６は、ベース基板１０２の領域のうち、第１半導体結晶層１０４が上方に位置しない領域の上方に位置する。第２半導体結晶層１０６は、ＩＩＩ−Ｖ族化合物半導体結晶またはＩＶ族半導体結晶からなる。第２半導体結晶層１０６の厚さは、２０ｎｍ以下であることが好ましい。第２半導体結晶層１０６の厚さを２０ｎｍ以下とすることで、極薄膜ボディの第２ＭＩＳＦＥＴ１３０を構成できる。第２ＭＩＳＦＥＴ１３０のボディを極薄膜にすることで、短チャネル効果を抑制し、第２ＭＩＳＦＥＴ１３０のリーク電流を減少することができる。
【００３４】
ＩＩＩ−Ｖ族化合物半導体結晶では電子移動度が高く、ＩＶ族半導体結晶特にＧｅでは正孔移動度が高いので、ＩＩＩ−Ｖ族化合物半導体結晶層にはＮチャネル型ＭＩＳＦＥＴを形成することが好ましく、ＩＶ族半導体結晶層にはＰチャネル型ＭＩＳＦＥＴを形成することが好ましい。つまり、第１半導体結晶層１０４がＩＶ族半導体結晶からなり、第２半導体結晶層１０６がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、第１ＭＩＳＦＥＴ１２０がＰチャネル型ＭＩＳＦＥＴであり、第２ＭＩＳＦＥＴ１３０がＮチャネル型ＭＩＳＦＥＴであることが好ましい。
【００３５】
逆に、第１半導体結晶層１０４がＩＩＩ−Ｖ族化合物半導体結晶からなり、第２半導体結晶層１０６がＩＶ族半導体結晶からなる場合、第１ＭＩＳＦＥＴ１２０がＮチャネル型ＭＩＳＦＥＴであり、第２ＭＩＳＦＥＴ１３０がＰチャネル型ＭＩＳＦＥＴであることが好ましい。これにより、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０の各々の性能を高め、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０からなるＣＭＩＳＦＥＴの性能を最大化することができる。
【００３６】
ＩＶ族半導体結晶として、Ｇｅ結晶、または、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）結晶、が挙げられる。ＩＶ族半導体結晶がＳｉｘＧｅ１−ｘ結晶である場合、ｘは０．１０以下であることが好ましい。ＩＩＩ−Ｖ族化合物半導体結晶として、ＩｎｘＧａ１−ｘＡｓ（０＜ｘ＜１）結晶、ＩｎＡｓ結晶、ＧａＡｓ結晶、ＩｎＰ結晶が挙げられる。また、ＩＩＩ−Ｖ族化合物半導体結晶として、ＧａＡｓまたはＩｎＰに格子整合または擬格子整合するＩＩＩ−Ｖ族化合物半導体の混晶が挙げられる。また、ＩＩＩ−Ｖ族化合物半導体結晶として、当該混晶とＩｎｘＧａ１−ｘＡｓ（０＜ｘ＜１）結晶、ＩｎＡｓ結晶、ＧａＡｓ結晶またはＩｎＰ結晶との積層体が挙げられる。なお、ＩＩＩ−Ｖ族化合物半導体結晶としては、ＩｎｘＧａ１−ｘＡｓ（０＜ｘ＜１）結晶およびＩｎＡｓ結晶が好適であり、ＩｎＡｓ結晶がより好適である。
【００３７】
第１分離層１０８は、ベース基板１０２と第１半導体結晶層１０４との間に位置する。第１分離層１０８は、ベース基板１０２と第１半導体結晶層１０４とを電気的に分離する。
【００３８】
第１分離層１０８は、非晶質絶縁体からなるものであってもよい。第１半導体結晶層１０４および第１分離層１０８が、貼り合わせ法、酸化濃縮法またはスマートカット法により形成された場合、第１分離層１０８は非晶質絶縁体からなる。非晶質絶縁体からなる第１分離層１０８として、Ａｌ２Ｏ３、ＡｌＮ、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、ＳｉＯｘ（例えばＳｉＯ２）、ＳｉＮｘ（例えばＳｉ３Ｎ４）およびＳｉＯｘＮｙのうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層が挙げられる。
【００３９】
第１分離層１０８は、第１半導体結晶層１０４を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなるものであってもよい。このような半導体結晶は、エピタキシャル結晶成長法により形成できる。第１半導体結晶層１０４がＩｎＧａＡｓ結晶層またはＧａＡｓ結晶層である場合、第１分離層１０８を構成する半導体結晶として、ＡｌＧａＡｓ結晶、ＡｌＩｎＧａＰ結晶、ＡｌＧａＩｎＡｓ結晶、ＩｎＰ結晶が挙げられる。第１半導体結晶層１０４がＧｅ結晶層である場合、第１分離層１０８を構成する半導体結晶として、ＳｉＧｅ結晶、Ｓｉ結晶、ＳｉＣ結晶、または、Ｃ結晶が挙げられる。
【００４０】
第２分離層１１０は、ベース基板１０２と第２半導体結晶層１０６との間に位置する。第２分離層１１０は、ベース基板１０２と第２半導体結晶層１０６とを電気的に分離する。
【００４１】
第２分離層１１０は、非晶質絶縁体からなるものであってもよい。第２半導体結晶層１０６および第２分離層１１０が貼り合わせ法により形成された場合、第２分離層１１０は、非晶質絶縁体になる。非晶質絶縁体からなる第２分離層１１０として、Ａｌ２Ｏ３、ＡｌＮ、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、ＳｉＯｘ（例えばＳｉＯ２）、ＳｉＮｘ（例えばＳｉ３Ｎ４）およびＳｉＯｘＮｙのうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層が挙げられる。
【００４２】
第２分離層１１０は、第２半導体結晶層１０６を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなるものであってもよい。このような半導体結晶は、エピタキシャル結晶成長法により形成できる。第２半導体結晶層１０６がＩｎＧａＡｓ結晶層またはＧａＡｓ結晶層である場合、第２分離層１１０を構成する半導体結晶として、ＡｌＧａＡｓ結晶、ＡｌＩｎＧａＰ結晶、ＡｌＧａＩｎＡｓ結晶、ＩｎＰ結晶が挙げられる。第２半導体結晶層１０６がＧｅ結晶層である場合、第２分離層１１０を構成する半導体結晶として、ＳｉＧｅ結晶、Ｓｉ結晶、ＳｉＣ結晶、または、Ｃ結晶が挙げられる。
【００４３】
第１ＭＩＳＦＥＴ１２０は、第１半導体結晶層１０４に形成され、第１ゲート１２２、第１ソース１２４および第１ドレイン１２６を有する。第１ゲート１２２上には、第１ゲートメタル１２３が形成され、第１ソース１２４および第１ドレイン１２６のそれぞれの上には、第１ソース電極１２５、第１ドレイン電極１２７がそれぞれ形成されている。第１ゲートメタル１２３、第１ソース電極１２５および第１ドレイン電極１２７を構成する物質として、Ｔｉ、Ｔａ、Ｗ、Ａｌ、Ｃｕ、Ａｕまたはこれらの積層体が挙げられる。
【００４４】
第１ソース１２４および第１ドレイン１２６は、第１半導体結晶層１０４上に形成された導電性物質からなり、レイズド・ソース・ドレインを成す。導電性物質として、ＴｉＮ、ＴａＮ、グラフェン、ＨｆＮまたはＷＮが挙げられる。第１ソース１２４および第１ドレイン１２６の間には、第１ゲート１２２が形成されている。第１ゲート１２２は、絶縁層１１４によって、第１ソース１２４、第１ドレイン１２６および第１半導体結晶層１０４から絶縁されている。第１ゲート１２２を構成する物質として、ＴｉＮ、ＴａＮ、グラフェン、ＨｆＮまたはＷＮが挙げられる。絶縁層１１４として、Ａｌ２Ｏ３、ＡｌＮ、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、ＳｉＯｘ（例えばＳｉＯ２）、ＳｉＮｘ（例えばＳｉ３Ｎ４）およびＳｉＯｘＮｙのうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層が挙げられる。
【００４５】
第１ソース１２４と第１ドレイン１２６との間の、第１ゲート１２２が絶縁層１１４を介して対面している第１半導体結晶層１０４の一部１０４ａは、第１ＭＩＳＦＥＴ１２０のチャネルとして機能する。当該チャネル領域である第１半導体結晶層１０４の一部１０４ａと第１ゲート１２２とで挟まれた領域には、絶縁層１１４の一部１１４ａが形成される。当該一部１１４ａは、ゲート絶縁層として機能してもよい。
【００４６】
第２ＭＩＳＦＥＴ１３０は、第２半導体結晶層１０６に形成され、第２ゲート１３２、第２ソース１３４および第２ドレイン１３６を有する。第２ゲート１３２上には、第２ゲートメタル１３３が形成され、第２ソース１３４および第２ドレイン１３６のそれぞれの上には、第２ソース電極１３５、第２ドレイン電極１３７がそれぞれ形成されている。第２ゲートメタル１３３、第２ソース電極１３５および第２ドレイン電極１３７を構成する物質として、Ｔｉ、Ｔａ、Ｗ、Ａｌ、Ｃｕ、Ａｕまたはこれらの積層体が挙げられる。
【００４７】
第２ソース１３４および第２ドレイン１３６は、第２半導体結晶層１０６上に形成された導電性物質からなり、レイズド・ソース・ドレインを成す。導電性物質として、ＴｉＮ、ＴａＮ、グラフェン、ＨｆＮまたはＷＮが挙げられる。第２ソース１３４および第２ドレイン１３６の間には、第２ゲート１３２が形成されている。第２ゲート１３２は、第１ＭＩＳＦＥＴ１２０と同様の絶縁層１１４によって、第２ソース１３４、第２ドレイン１３６および第２半導体結晶層１０６から絶縁されている。第２ゲート１３２を構成する物質として、ＴｉＮ、ＴａＮ、グラフェン、ＨｆＮまたはＷＮが挙げられる。
【００４８】
第２ソース１３４と第２ドレイン１３６との間の、第２ゲート１３２が絶縁層１１４を介して対面している第２半導体結晶層１０６の一部１０６ａは、第２ＭＩＳＦＥＴ１３０のチャネルとして機能する。当該チャネル領域である第２半導体結晶層１０６の一部１０６ａと第２ゲート１３２とで挟まれた領域には、絶縁層１１４の一部１１４ａが形成される。当該一部１１４ａは、ゲート絶縁層として機能してもよい。
【００４９】
第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６は、同一の導電性物質からなり、導電性物質の仕事関数ΦＭは、数１または数２の関係を満たす。
（数１） φ１＜ΦＭ＜φ２＋Ｅｇ２
（数２） ｜ΦＭ−φ１｜≦０．１ｅＶ、かつ、｜（φ２＋Ｅｇ２）−ΦＭ｜≦０．１ｅＶ
【００５０】
ただし、φ１は、第１半導体結晶層１０４および第２半導体結晶層１０６のうち、一部がＮ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力を示す。φ２およびＥｇ２は、第１半導体結晶層１０４および第２半導体結晶層１０６のうち、一部がＰ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力および禁制帯幅を示す。なお、導電性物質の仕事関数ΦＭは、数１および数２の両方の関係を満たしてもよい。
【００５１】
以上の通り、第１ＭＩＳＦＥＴ１２０のソース・ドレイン（第１ソース１２４および第１ドレイン１２６）と、第２ＭＩＳＦＥＴ１３０のソース・ドレイン（第２ソース１３４および第２ドレイン１３６）が、同一の導電性物質からなる。これは同一の材料膜を用いた当該部位の製造を可能にする構成であり、製造工程を簡略化できることを意味する。また、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０において、ゲート幅は、ソース・ドレイン間のスペース（エッチング溝間隔）によって容易に制御できる。この結果、微細化が容易になる。また、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６を構成する導電物質の仕事関数を、上記数１または数２の関係を満たすものとするので、各ソース・ドレイン領域と半導体結晶層との接触抵抗を低減できる。例えば、導電性物質の仕事関数ΦＭが、数１の関係を満たせば、ΦＭとφ１との差分、および、ΦＭとφ２＋Ｅｇ２との差分は、最大でもφ１とφ２＋Ｅｇ２との差分よりも小さくなる。各ソース・ドレイン領域と半導体結晶層との接触抵抗を低減できる。また、導電性物質の仕事関数ΦＭが、数２の関係を満たせば、ΦＭとφ１との差分、および、ΦＭとφ２＋Ｅｇ２との差分を、０．１ｅＶ以下に抑制できる。このため、各ソース・ドレイン領域と半導体結晶層との接触抵抗を低減できる。この結果、ＣＭＩＳＦＥＴを製造する製造工程を簡略化し、微細化を容易にすると共に各ＦＥＴの性能を高くすることができる。
【００５２】
図２から図８は、半導体デバイス１００の製造過程における断面を示す。まず、ベース基板１０２と半導体結晶層形成基板１４０を用意し、半導体結晶層形成基板１４０上に第１半導体結晶層１０４をエピタキシャル結晶成長法により形成する。その後、第１半導体結晶層１０４上に第１分離層１０８を形成する。第１分離層１０８は、たとえばＡＬＤ（Atomic Layer Deposition）法、熱酸化法、蒸着法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法等の薄膜形成法により形成する。
【００５３】
第１半導体結晶層１０４がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、半導体結晶層形成基板１４０としてＩｎＰ基板、または、ＧａＡｓ基板が選択できる。第１半導体結晶層１０４がＩＶ族半導体結晶からなる場合、半導体結晶層形成基板１４０としてＧｅ基板、Ｓｉ基板、ＳｉＣ基板、または、ＧａＡｓ基板が選択できる。
【００５４】
第１半導体結晶層１０４のエピタキシャル結晶成長には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を利用することができる。ＩＩＩ−Ｖ族化合物半導体結晶層をＭＯＣＶＤ法で形成する場合、ＩｎソースにはＴＭＩｎ（トリメチルインジウム）を、ＧａソースにはＴＭＧａ（トリメチルガリウム）を、ＡｓソースにはＡｓＨ３（アルシン）、ＰソースにはＰＨ３（ホスフィン）を用いることができる。キャリアガスには水素を用いることができる。反応温度は、３００℃から９００℃の範囲で、好ましくは４５０〜７５０℃の範囲で適宜選択できる。ＩＶ族半導体結晶層をＣＶＤ法で形成する場合、Ｇｅソースには、ＧｅＨ４（ゲルマン）を、ＳｉソースにはＳｉＨ４（シラン）、またはＳｉ２Ｈ６（ジシラン）を用いることができ、またそれらの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。キャリアガスには水素を用いることができる。反応温度は、３００℃から９００℃の範囲で、好ましくは４５０〜７５０℃の範囲で適宜選択できる。ソースガス供給量や反応時間を適宜選択することでエピタキシャル成長層の厚さを制御することができる。
【００５５】
図２に示すように、第１分離層１０８の表面とベース基板１０２の表面をアルゴンビーム１５０で活性化する。その後、図３に示すように、アルゴンビーム１５０で活性化した第１分離層１０８の表面をベース基板１０２の表面の一部に貼り合わせて接合する。貼り合わせは室温で行うことができる。なお、活性化はアルゴンビーム１５０である必要はなく、他の希ガス等のビームであっても良い。その後、半導体結晶層形成基板１４０をでエッチングし、除去する。これにより、ベース基板１０２表面の一部の上に、第１分離層１０８および第１半導体結晶層１０４が形成される。なお、第１半導体結晶層１０４の形成と第１分離層１０８の形成との間に、第１半導体結晶層１０４の表面を硫黄原子で終端する硫黄終端処理を行っても良い。
【００５６】
図２および図３に示す例では、第１分離層１０８を第１半導体結晶層１０４の上にのみ形成し、第１分離層１０８の表面とベース基板１０２の表面とを貼り合わせる例を説明したが、ベース基板１０２の上にも第１分離層１０８を形成し、第１半導体結晶層１０４上の第１分離層１０８の表面とベース基板１０２上の第１分離層１０８の表面とを貼り合わせてもよい。この場合、第１分離層１０８の貼り合わせる面を親水化処理することが好ましい。親水化処理した場合は、第１分離層１０８どうしを加熱して貼り合わせることが好ましい。あるいは、ベース基板１０２の上にのみ第１分離層１０８を形成し、第１半導体結晶層１０４の表面とベース基板１０２上の第１分離層１０８の表面とを貼り合わせてもよい。
【００５７】
図２および図３に示す例では、第１分離層１０８および第１半導体結晶層１０４をベース基板１０２に貼り合わせた後に、第１分離層１０８および第１半導体結晶層１０４を半導体結晶層形成基板１４０から分離する例を説明したが、第１分離層１０８および第１半導体結晶層１０４を半導体結晶層形成基板１４０から分離した後に、第１分離層１０８および第１半導体結晶層１０４をベース基板１０２に貼り合わせてもよい。この場合、第１分離層１０８および第１半導体結晶層１０４を半導体結晶層形成基板１４０から分離した後、ベース基板１０２に貼り合わせるまでの間、適切な転写用基板に第１分離層１０８および第１半導体結晶層１０４を保持することが好ましい。
【００５８】
次に、半導体結晶層形成基板１６０を用意し、半導体結晶層形成基板１６０上に第２半導体結晶層１０６をエピタキシャル結晶成長法により形成する。その後、第２半導体結晶層１０６の上に、第２分離層１１０を形成する。第２分離層１１０は、たとえばＡＬＤ法、熱酸化法、蒸着法、ＣＶＤ法、スパッタ法等の薄膜形成法により形成する。なお、第２分離層１１０の形成前に、第２半導体結晶層１０６の表面を硫黄原子で終端する硫黄終端処理を行っても良い。
【００５９】
第２半導体結晶層１０６がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、半導体結晶層形成基板１６０としてＩｎＰ基板、または、ＧａＡｓ基板が選択できる。第２半導体結晶層１０６がＩＶ族半導体結晶からなる場合、半導体結晶層形成基板１６０としてＧｅ基板、Ｓｉ基板、ＳｉＣ基板、または、ＧａＡｓ基板が選択できる。
【００６０】
第２半導体結晶層１０６のエピタキシャル結晶成長には、ＭＯＣＶＤ法を利用することができる。ＭＯＣＶＤ法で用いるガス、反応温度の条件等は、第１半導体結晶層１０４の場合と同様である。
【００６１】
図４に示すように、第１分離層１０８および第１半導体結晶層１０４が形成されていない領域のベース基板１０２の表面と第２分離層１１０の表面をアルゴンビーム１５０で活性化する。その後、図５に示すように、第２分離層１１０の表面を、第１分離層１０８および第１半導体結晶層１０４が形成されていない領域のベース基板１０２の表面に貼り合わせて接合する。貼り合わせは室温で行うことができる。活性化はアルゴンビーム１５０である必要はなく、他の希ガス等のビームであっても良い。その後、半導体結晶層形成基板１６０をＨＣｌ溶液等でエッチングし、除去する。これにより、第１分離層１０８および第１半導体結晶層１０４が形成されていない領域のベース基板１０２上に第２分離層１１０および第２半導体結晶層１０６が形成される。なお、第２分離層１１０を形成する前に、第２半導体結晶層１０６の表面を硫黄原子で終端する硫黄終端処理を行っても良い。また、半導体結晶層形成基板１４０および半導体結晶層形成基板１６０は、同時に除去してもよい。つまり、半導体結晶層形成基板１４０および半導体結晶層形成基板１６０の両方における第２分離層１１０をベース基板１０２に貼り合わせた後に、半導体結晶層形成基板１４０および半導体結晶層形成基板１６０を除去してよい。
【００６２】
図４に示す例では、第２分離層１１０を第２半導体結晶層１０６の上にのみ形成し、第２分離層１１０の表面とベース基板１０２の表面とを貼り合わせる例を説明したが、ベース基板１０２の上にも第２分離層１１０を形成し、第２半導体結晶層１０６上の第２分離層１１０の表面とベース基板１０２上の第２分離層１１０の表面とを貼り合わせてもよい。この場合、第２分離層１１０の貼り合わせる面を親水化処理することが好ましい。親水化処理した場合は、第２分離層１１０どうしを加熱して貼り合わせることが好ましい。あるいは、ベース基板１０２の上にのみ第２分離層１１０を形成し、ベース基板１０２の表面と第２半導体結晶層１０６上の第２分離層１１０の表面とを貼り合わせてもよい。
【００６３】
図４に示す例では、第２半導体結晶層１０６および第２分離層１１０をベース基板１０２に貼り合わせた後に、第２半導体結晶層１０６を半導体結晶層形成基板１６０から分離する例を説明したが、第２半導体結晶層１０６および第２分離層１１０を半導体結晶層形成基板１６０から分離した後に、第２半導体結晶層１０６をベース基板１０２に貼り合わせてもよい。この場合、第２半導体結晶層１０６および第２分離層１１０を半導体結晶層形成基板１６０から分離した後、ベース基板１０２に貼り合わせるまでの間、適切な転写用基板に第２半導体結晶層１０６および第２分離層１１０を保持することが好ましい。
【００６４】
次に、図６に示すように、第１半導体結晶層１０４および第２半導体結晶層１０６の上に、導電性物質層１１２を形成する。導電性物質層１１２は、後に第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６となるものである。導電性物質層１１２は、たとえば蒸着法、ＣＶＤ法、スパッタ法等の薄膜形成法により形成する。
【００６５】
図７に示すように、第１ゲート１２２および第２ゲート１３２が形成される領域の導電性物質層１１２を、エッチングにより除去し、絶縁層１１４を形成する。絶縁層１１４は、たとえばＡＬＤ法、熱酸化法、蒸着法、ＣＶＤ法、スパッタ法等の薄膜形成法により形成する。
【００６６】
図８に示すように、絶縁層１１４の上に、導電性薄膜を形成し、第１ゲート１２２および第２ゲート１３２となる領域以外の導電性薄膜を除去して、第１ゲート１２２および第２ゲート１３２を形成する。なお、第１ゲート１２２あるいは第２ゲート１３２で分離された導電性物質層１１２は、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６となる。第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６となる導電性物質層１１２が露出するように絶縁層１１４に開口を形成し、導電性の薄膜形成およびパターニングにより第１ゲートメタル１２３、第１ソース電極１２５および第１ドレイン電極１２７、ならびに、第２ゲートメタル１３３、第２ソース電極１３５および第２ドレイン電極１３７を形成すれば、図１に示す半導体デバイス１００が製造できる。なお、導電性薄膜として、金属膜を形成した場合には、ポストメタルアニール処理を行うことが好ましい。ポストメタルアニール処理は、ＲＴＡ（rapid thermal annealing）法により実施することが好ましい。
【００６７】
以上説明した半導体デバイス１００とその製造方法によれば、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６が、同一プロセスで同時に形成されるので、製造工程を簡略化できる。その結果、製造コストが低減され、微細化も容易になる。また、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６を構成する導電性物質の仕事関数が、数１または数２に示す関係を満足する。したがって第１ソース１２４および第１ドレイン１２６と第１半導体結晶層１０４とのコンタクトがオーミックコンタクトとなり、第２ソース１３４および第２ドレイン１３６と第２半導体結晶層１０６とのコンタクトがオーミックコンタクトとなる。この結果、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０の各オン電流を大きくすることができる。また、各ソース・ドレイン間の抵抗が小さくなるから、各ＭＩＳＦＥＴのチャネル抵抗を低くする必要がなく、チャネル層のドーピング不純物原子の濃度を少なくできる。この結果、チャネル層でのキャリアの移動度を大きくすることができる。
【００６８】
上記した半導体デバイス１００では、ベース基板１０２と第１分離層１０８とが接しているので、ベース基板１０２の第１分離層１０８と接する領域が導電性であるならば、ベース基板１０２の第１分離層１０８と接する領域に電圧を印加し、当該電圧を、第１ＭＩＳＦＥＴ１２０へのバックゲート電圧として作用させることができる。また、上記した半導体デバイス１００では、ベース基板１０２と第２分離層１１０とが接しているので、ベース基板１０２の第２分離層１１０と接する領域が導電性であるならば、ベース基板１０２の第２分離層１１０と接する領域に電圧を印加し、当該電圧を、第２ＭＩＳＦＥＴ１３０へのバックゲート電圧として作用させることができる。これらバックゲート電圧の作用は、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０のオン電流を大きくし、オフ電流を小さくすることができる。
【００６９】
上記した半導体デバイス１００において、第１半導体結晶層１０４を複数有し、複数の第１半導体結晶層１０４のそれぞれが、ベース基板１０２の上面と平行な面内で規則的に配列されてもよい。規則的とは、例えば同一の配列パターンが繰り返されることを指す。また半導体デバイス１００は、第２半導体結晶層１０６を複数有し、複数の第２半導体結晶層１０６のそれぞれが、ベース基板１０２の上面と平行な面内で規則的に配列されてもよい。また半導体デバイス１００は、第１半導体結晶層１０４および第２半導体結晶層１０６の両方を規則的に複数有してもよい。このように、第１半導体結晶層１０４および第２半導体結晶層１０６を規則的に配列することで、半導体デバイス１００に使用する半導体基板の生産性を高めることができる。第２半導体結晶層１０６または第１半導体結晶層１０４の規則的な配列は、第２半導体結晶層１０６若しくは第１半導体結晶層１０４をエピタキシャル成長させた後に第２半導体結晶層１０６若しくは第１半導体結晶層１０４を規則的な配列にパターニングする方法、第２半導体結晶層１０６若しくは第１半導体結晶層１０４を予め規則的な配列に選択的にエピタキシャル成長させる方法、または第２半導体結晶層１０６若しくは第１半導体結晶層１０４のいずれかあるいは両方を、半導体結晶層形成基板１６０上にエピタキシャル成長させた後、半導体結晶層形成基板１６０から分離し、所定の形状に整形した後、規則的な配列でベース基板１０２上に貼り合せる方法、のいずれかの方法により実施でき、またそのいずれか複数の方法を組み合わせた方法により実施できる。
【００７０】
上記した半導体デバイス１００では、第１半導体結晶層１０４および第１分離層１０８を半導体結晶層形成基板１４０上に形成し、第１分離層１０８とベース基板１０２とを貼り合わせた後に半導体結晶層形成基板１４０を除去することで、第１半導体結晶層１０４および第１分離層１０８をベース基板１０２上に形成し、第２半導体結晶層１０６および第２分離層１１０を半導体結晶層形成基板１６０上に形成し、第２分離層１１０とベース基板１０２とを貼り合わせた後に半導体結晶層形成基板１６０を除去することで、第２半導体結晶層１０６および第２分離層１１０をベース基板１０２上に形成することを説明した。しかし、第１半導体結晶層１０４と第２半導体結晶層１０６の何れか一方がＳｉＧｅからなり、他方がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、ＳｉＧｅからなる方の半導体結晶層および分離層を、酸化濃縮法により形成することもできる。以下では第１半導体結晶層１０４がＳｉＧｅからなる場合を説明する。すなわち、第１半導体結晶層１０４を形成する前に、絶縁体からなる第１分離層１０８をベース基板１０２の上に形成し、第１分離層１０８の上に、第１半導体結晶層１０４の出発材料となるＳｉＧｅ層を形成する。ＳｉＧｅ層を酸化雰囲気中で加熱し、表面を酸化する。ＳｉＧｅ層を酸化することで、ＳｉＧｅ層中のＧｅ原子の濃度を高め、Ｇｅ濃度が高い第１半導体結晶層１０４とすることができる。その後、第２半導体結晶層１０６を形成する領域のＳｉＧｅ層をエッチングにより除去して第１半導体結晶層１０４とする。
【００７１】
あるいは、第１半導体結晶層１０４と第２半導体結晶層１０６の何れか一方がＩＶ族半導体結晶からなり、他方がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、ＩＶ族半導体結晶からなる方の半導体結晶層および分離層を、スマートカット法により形成できる。以下では第１半導体結晶層１０４がＩＶ族半導体結晶からなる場合を説明する。すなわち、ＩＶ族半導体結晶からなる半導体層材料基板の表面に、絶縁体からなる第１分離層１０８を形成し、第１分離層１０８を通して、陽イオンを半導体層材料基板の分離予定深さに注入する。第１分離層１０８の表面とベース基板１０２の表面とが接合されるように、半導体層材料基板とベース基板１０２とを貼り合わせ、半導体層材料基板およびベース基板１０２を加熱する。この加熱により、分離予定深さに注入した陽イオンと半導体層材料基板を構成するＩＶ族原子とが反応し、分離予定深さに位置するＩＶ族半導体結晶が変性する。この状態で半導体層材料基板とベース基板１０２とを分離すれば、ＩＶ族半導体結晶の変性部位よりベース基板１０２側に位置するＩＶ族半導体結晶が、半導体層材料基板から剥離する。ベース基板１０２側に付着した半導体層材料に適切な研磨を施し、第２半導体結晶層１０６を形成する領域の当該半導体結晶層をエッチングにより除去すれば、ベース基板１０２に残った半導体結晶層を第１半導体結晶層１０４とすることができる。
【００７２】
上記した半導体デバイス１００において、第１分離層１０８および第２分離層１１０の何れか一方を、その上に位置する半導体結晶層の禁制帯幅より大きな禁制帯幅を有する半導体結晶とする場合、分離層はエピタキシャル成長法を用いて半導体結晶層まで連続して形成できる。以下第１分離層１０８が半導体結晶からなる場合を説明する。ベース基板１０２の上に、第１分離層１０８をエピタキシャル成長法により形成し、第１分離層１０８の上に第１半導体結晶層１０４をエピタキシャル成長法により形成する。エピタキシャル成長の後、図９に示すように、マスク１８５を用いて、第２半導体結晶層１０６が形成される領域の第１半導体結晶層１０４および第１分離層１０８をエッチングにより除去する。このようにして、図３と同様な半導体基板を得ることができる。本方法では、第１分離層１０８および第１半導体結晶層１０４を連続して、あるいは、第２分離層１１０および第２半導体結晶層１０６を連続してエピタキシャル成長法により形成できるので、製造工程が簡単になる。
【００７３】
第１分離層１０８および第１半導体結晶層１０４、または第２分離層１１０および第２半導体結晶層１０６の何れかの組をエピタキシャル成長法により連続的に形成する場合、選択エピタキシャル成長法を用いて第１分離層１０８および第１半導体結晶層１０４、または第２分離層１１０および第２半導体結晶層１０６を形成できる。図１０に示すように、ベース基板１０２の表面の、第２分離層１１０および第２半導体結晶層１０６が形成される領域をＳｉＯ２等の成長阻害層１８７で覆い、エピタキシャル成長を実施する。成長阻害層１８７が存在しない領域のベース基板１０２上に、第１半導体結晶層１０４および第１分離層１０８が選択的にエピタキシャル成長する。その後、成長阻害層１８７を除去し、図３と同様な半導体基板を得ることができる。
【００７４】
第１分離層１０８または第２分離層１１０がエピタキシャル成長結晶である場合、第１分離層１０８または第２分離層１１０を酸化して非晶質絶縁体層に転換してもよい。たとえば、第１分離層１０８または第２分離層１１０がＡｌＡｓ、あるいはＡｌＩｎＰである場合、選択酸化技術により、第１分離層１０８または第２分離層１１０を絶縁性酸化物とすることができる。
【００７５】
上記した半導体デバイス１００の製造方法における貼り合わせ工程では、半導体結晶層形成基板をエッチングして除去する例を説明したが、図１１に示すように、結晶性犠牲層１９０を用いて半導体結晶層形成基板を除去することもできる。すなわち、半導体結晶層形成基板１４０の上に第１半導体結晶層１０４を形成する前に、半導体結晶層形成基板１４０の表面に、結晶性犠牲層１９０をエピタキシャル結晶成長法により形成する。その後、結晶性犠牲層１９０の表面に第１半導体結晶層１０４および第１分離層１０８をエピタキシャル成長法により形成し、第１分離層１０８の表面とベース基板１０２の表面をアルゴンビーム１５０で活性化する。その後、第１分離層１０８の表面とベース基板１０２の表面を貼り合わせ、図１２に示すように、結晶性犠牲層１９０を除去する。これにより、半導体結晶層形成基板１４０上の第１半導体結晶層１０４および第１分離層１０８と半導体結晶層形成基板１４０が分離される。当該方法によれば、半導体結晶層形成基板の再利用が可能になり、製造コストを低くすることができる。
【００７６】
図１３は、半導体デバイス２００の断面を示す。半導体デバイス２００は、半導体デバイス１００における第１分離層１０８を有さず、第１半導体結晶層１０４がベース基板１０２に接して配置されている。なお、第１分離層１０８が無い他は半導体デバイス１００と同じ構造を有するので、共通する部材等の説明は省略する。
【００７７】
すなわち、半導体デバイス２００は、ベース基板１０２と第１半導体結晶層１０４とが接合面１０３で接し、ベース基板１０２の接合面１０３の近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、第１半導体結晶層１０４の接合面１０３の近傍に、ベース基板１０２に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有する。つまり、半導体デバイス２００は、接合面１０３の近傍にｐｎ接合を有する。第１分離層１０８が無い構造であっても、接合面１０３近傍に形成されるｐｎ接合によって、ベース基板１０２と第１半導体結晶層１０４とを電気的に分離することが可能であり、第１半導体結晶層１０４に形成される第１ＭＩＳＦＥＴ１２０をベース基板１０２から電気的に分離することができる。
【００７８】
半導体デバイス２００は、以下のようにして製造できる。図１４に示すように、ベース基板１０２表面の全面に第１半導体結晶層１０４をエピタキシャル成長法により形成する。そして、第２半導体結晶層１０６が形成される領域の第１半導体結晶層１０４をエッチングにより除去する。第１半導体結晶層１０４が除去された領域のベース基板１０２上に、図４および図５で説明した工程と同様な工程で、第２分離層１１０および第２半導体結晶層１０６を形成する。その後の工程は半導体デバイス１００の場合と同様である。ただし、ｐｎ接合の形成は、ベース基板１０２の表面近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有させ、第１半導体結晶層１０４をエピタキシャル成長法により形成するステップにおいて、ベース基板１０２に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子で第１半導体結晶層１０４をドープすることで実施できる。
【００７９】
第１半導体結晶層１０４をベース基板１０２の上に直接形成する構造において、素子分離の必要性が低い場合には分離構造としてのｐｎ接合は必須ではない。つまり、半導体デバイス２００は、ベース基板１０２の接合面１０３の近傍にｐ型またはｎ型の伝導型を示す不純物原子を含有せず、第１半導体結晶層１０４の接合面１０３の近傍にｐ型またはｎ型の伝導型を示す不純物原子を含有しない構造であってもよい。
【００８０】
第１半導体結晶層１０４をベース基板１０２の上に直接形成する場合、エピタキシャル成長の後、またはエピタキシャル成長の途中において、アニール処理を施してもよい。アニール処理により、第１半導体結晶層１０４中の転位が低減する。また、エピタキシャル成長法は、ベース基板１０２の表面全部に第１半導体結晶層１０４を一様に成長する方法、あるいは、ＳｉＯ２等の成長阻害層でベース基板１０２の表面を細かく分割し、選択的に成長する方法の何れのエピタキシャル成長法であってもよい。
【００８１】
（実施例）
ベース基板表面の一部の上に、Ｇｅ結晶層を形成し、ベース基板表面の他部の上、つまりＧｅ結晶層を形成していない領域のベース基板上にＩｎＧａＡｓ結晶層を形成した。ＩｎＧａＡｓ結晶層およびＧｅ結晶層の上に、３０ｎｍ厚さのＴａＮ層を堆積し、ＴａＮ層をパターニングした。当該パターニングにより、ＩｎＧａＡｓ結晶層およびＧｅ結晶層の各層上にソースおよびドレインを形成した。ソース・ドレインの間の溝を埋め込むよう、Ａｌ２Ｏ３、ＴａＮの順にＡｌ２Ｏ３／ＴａＮ積層膜を堆積し、当該堆積層をパターニングしてゲート絶縁膜およびゲートを形成した。なお、ソース・ドレインの間の溝幅すなわちゲート長が、５０ｎｍ、７５ｎｍ、１００ｎｍおよび１００μｍの４種類のデバイスを形成した。以上のようにして、ＩｎＧａＡｓ結晶層上にｎＭＯＳＦＥＴを、Ｇｅ結晶層上にｐＭＯＳＦＥＴを、ソース・ドレインを同時形成するプロセスにより形成した。図１５は、ｎＭＯＳＦＥＴを上方から観察したＳＥＭ写真である。Ｌｇで示すギャップ（ソース・ドレイン間の溝）をオーバーラップするようにゲート電極が形成されている。図１６は、ｎＭＯＳＦＥＴのゲート部分の断面を観察したＴＥＭ写真である。ゲート長Ｌｇが５０ｎｍの場合でもソース・ドレイン間の溝が確実に埋め込まれていることが確認できる。
【００８２】
以上にようにして形成したＴａＮからなるソース・ドレインは、その仕事関数が約４．６ｅＶである。一方ＩｎＧａＡｓの電子親和力は４．５ｅＶであり、Ｇｅの電子親和力は４．０ｅＶ、Ｇｅのバンドギャップは０．６７ｅＶである。よって、ソース・ドレインの仕事関数ΦＭは、ｎＭＯＳＦＥＴ材料であるＩｎＧａＡｓの電子親和力φ１とｐＭＯＳＦＥＴ材料であるＧｅの電子親和力およびバンドギャップの和φ２＋Ｅｇ２とは、φ１＜ΦＭ＜φ２＋Ｅｇ２の関係を満足する。また、ソース・ドレインの仕事関数ΦＭとＩｎＧａＡｓの電子親和力φ１との差｜ΦＭ−φ１｜は、０．１ｅＶ以下であり、ソース・ドレインの仕事関数ΦＭとＧｅの電子親和力およびバンドギャップの和φ２＋Ｅｇ２と差｜（φ２＋Ｅｇ２）−ΦＭ｜も０．１ｅＶ以下である。このため、ＴａＮとｎ型伝導する場合のＩｎＧａＡｓとの間の障壁は小さく、ＴａＮとｐ型伝導する場合のＧｅとの間の障壁もやはり小さい。すなわち、ＩｎＧａＡｓ結晶層上のｎＭＯＳＦＥＴとＧｅ結晶層上のｐＭＯＳＦＥＴのソース・ドレインを共通電極材料としてＴａＮを採用することでソース・ドレインの接触抵抗を低減できる。
【００８３】
図１７および図１８は、実施例１のデバイスに含まれるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴにおけるゲート電圧対ソース電流特性を示すグラフであり、図１７はゲート長Ｌｇが１００μｍの場合を、図１８はゲート長Ｌｇが１００ｎｍの場合を示す。なお、各図において、ドレイン電圧Ｖｄが１Ｖの場合と５０ｍＶの場合の二通りのデータを示す。Ｌｇが１００μｍの場合は、Ｇｅ結晶層上のｐＭＯＳＦＥＴで４桁のオンオフ比が、ＩｎＧａＡｓ結晶層上のｎＭＯＳＦＥで６桁のオンオフ比が観測された。
【００８４】
図１９は、ゲート電圧対ソース電流特性を示すグラフであり、図１８に示す場合よりさらにゲート長Ｌｇを小さくした場合のデータをＩｎＧａＡｓ結晶層上のｎＭＯＳＦＥについて示したものである。短チャネル効果によりオフ電流が上がり、サブスレッショルド特性（ＳＳ値）も劣化するが、ゲート長が５０ｎｍの場合でもスイッチング特性が観測された。
【００８５】
図２０は、ゲート長に対するＳＳ値を示したグラフであり、図２１はゲート長に対するＤＩＢＬ（drain-induced barrier lowering）の値を示したグラフである。ゲート長が１００ｎｍの場合にＳＳ＝２００mV/dec、ＤＩＢＬ＝１５０ｍV/Vという良好の値が得られた。
【００８６】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。また、第１層が第２層の「上方」にあるとは、第１層が第２層の上面に接して設けられる場合と、第１層の下面および第２層の上面の間に他の層が介在している場合とを含む。また、「上」、「下」等の方向を指す語句は、半導体基板および半導体デバイスにおける相対的な方向を示しており、地面等の外部の基準面に対する絶対的な方向を指すものではない。
【符号の説明】
【００８７】
１００ 半導体デバイス、１０２ ベース基板、１０３ 接合面、１０４ 第１半導体結晶層、１０４ａ 第１半導体結晶層の一部、１０６ 第２半導体結晶層、１０６ａ 第２半導体結晶層の一部、１０８ 第１分離層、１１０ 第２分離層、１１２ 導電性物質層、１１４ 絶縁層、１１４ａ 絶縁層の一部、１２０ 第１ＭＩＳＦＥＴ、１２２ 第１ゲート、１２３ 第１ゲートメタル、１２４ 第１ソース、１２５ 第１ソース電極、１２６ 第１ドレイン、１２７ 第１ドレイン電極、１３０ 第２ＭＩＳＦＥＴ、１３２ 第２ゲート、１３３ 第２ゲートメタル、１３４ 第２ソース、１３５ 第２ソース電極、１３６ 第２ドレイン、１３７ 第２ドレイン電極、１４０ 半導体結晶層形成基板、１５０ アルゴンビーム、１６０ 半導体結晶層形成基板、１８５ マスク、１８７ 成長阻害層、１９０ 結晶性犠牲層、２００ 半導体デバイス
【技術分野】
【０００１】
本発明は、半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
ＧａＡｓ、ＩｎＧａＡｓ等のＩＩＩ−Ｖ族化合物半導体は、高い電子移動度を有し、Ｇｅ、ＳｉＧｅ等のＩＶ族半導体は、高い正孔移動度を有する。よって、ＩＩＩ−Ｖ族化合物半導体でＮチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を構成し、ＩＶ族半導体でＰチャネル型のＭＯＳＦＥＴを構成すれば、高い性能を備えたＣＭＯＳＦＥＴ（Complementary Metal-Oxide-Semiconductor Field Effect Transistor）が実現できる。非特許文献１には、ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＯＳＦＥＴとＧｅをチャネルとするＰチャネル型ＭＯＳＦＥＴが、単一基板に形成されたＣＭＯＳＦＥＴ構造が開示されている。
非特許文献１ S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007.
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）（以下単に「ｎＭＩＳＦＥＴ」という。）と、ＩＶ族半導体をチャネルとするＰチャネル型ＭＩＳＦＥＴ（以下単に「ｐＭＩＳＦＥＴ」という。）とを、一つの基板上に形成するには、ｎＭＩＳＦＥＴ用のＩＩＩ−Ｖ族化合物半導体と、ｐＭＩＳＦＥＴ用のＩＶ族半導体を同一基板上に形成する技術が必要になる。ＬＳＩ（Large Scale Integration）として製造することを考慮すれば、既存製造装置および既存工程の活用が可能なシリコン基板上にｎＭＩＳＦＥＴ用のＩＩＩ−Ｖ族化合物半導体結晶層およびｐＭＩＳＦＥＴ用のＩＶ族半導体結晶層を形成することが好ましい。
【０００４】
また、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとで構成されるＣＭＩＳＦＥＴ（Complementary Metal-Insulator-Semiconductor Field-Effect Transistor）を、ＬＳＩとして安価に効率よく製造するには、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴが同時に形成される製造プロセスを採用することが好ましい。特に、ｎＭＩＳＦＥＴのソース・ドレインとｐＭＩＳＦＥＴのソース・ドレインが同時に形成できれば、工程を簡略化することができ、コスト削減とともに素子の微細化にも容易に対応できるようになる。
【０００５】
たとえばｎＭＩＳＦＥＴのソース・ドレイン形成領域とｐＭＩＳＦＥＴのソース・ドレイン形成領域とに、ソースおよびドレインとなる材料を薄膜として形成し、さらにフォトリソグラフィ等によりパターニングして形成することで、ｎＭＩＳＦＥＴのソース・ドレインとｐＭＩＳＦＥＴのソース・ドレインとを同時に形成できる。しかし、ｎＭＩＳＦＥＴが形成されるＩＩＩ−Ｖ族化合物半導体結晶層と、ｐＭＩＳＦＥＴが形成されるＩＶ族半導体結晶層とでは、構成される材料が異なる。このため、ｎＭＩＳＦＥＴまたはｐＭＩＳＦＥＴの一方または両方のソース・ドレイン領域の抵抗が大きくなり、あるいは、ｎＭＩＳＦＥＴまたはｐＭＩＳＦＥＴの一方または両方のソース・ドレイン領域とソース・ドレイン電極との接触抵抗が大きくなる。従って、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴの両方のソース・ドレイン領域の抵抗あるいはソース・ドレイン電極との接触抵抗を小さくすることが難しい。
【０００６】
本発明の目的は、チャネルがＩＩＩ−Ｖ族化合物半導体であるｎＭＩＳＦＥＴと、チャネルがＩＶ族半導体であるｐＭＩＳＦＥＴと、で構成されるＣＭＩＳＦＥＴを、一つの基板上に形成する場合において、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴの各ソースおよび各ドレインを同時に形成し、かつ、ソース・ドレイン領域の抵抗またはソース・ドレイン電極との接触抵抗が小さくなるような半導体デバイスおよびその製造方法を提供することにある。また、そのような技術に適した半導体基板を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１の態様においては、ベース基板と、ベース基板表面の一部の上方に位置する第１半導体結晶層と、ベース基板表面の一部とは異なる他部の上方に位置する第２半導体結晶層と、第１半導体結晶層の一部をチャネルとし、第１ソースおよび第１ドレインを有する第１ＭＩＳＦＥＴと、第２半導体結晶層の一部をチャネルとし、第２ソースおよび第２ドレインを有する第２ＭＩＳＦＥＴと、を有し、第１ＭＩＳＦＥＴが、第１チャネル型のＭＩＳＦＥＴであり、第２ＭＩＳＦＥＴが、第１チャネル型とは相違する第２チャネル型のＭＩＳＦＥＴであり、第１ソース、第１ドレイン、第２ソースおよび第２ドレインが、同一の導電性物質からなり、導電性物質の仕事関数ΦＭが、数１および数２の少なくとも一方の関係を満たす半導体デバイスを提供する。
（数１） φ１＜ΦＭ＜φ２＋Ｅｇ２
（数２） ｜ΦＭ−φ１｜≦０．１ｅＶ、かつ、｜（φ２＋Ｅｇ２）−ΦＭ｜≦０．１ｅＶ
【０００８】
ただし、φ１は、第１半導体結晶層および第２半導体結晶層のうち、一部がＮ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力、φ２およびＥｇ２は、第１半導体結晶層および第２半導体結晶層のうち、一部がＰ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力および禁制帯幅を示す。
【０００９】
ベース基板と第１半導体結晶層との間に位置し、ベース基板と第１半導体結晶層とを電気的に分離する第１分離層と、ベース基板と第２半導体結晶層との間に位置し、ベース基板と第２半導体結晶層とを電気的に分離するする第２分離層と、をさらに有してもよい。
【００１０】
ベース基板と第１半導体結晶層とが接合面で接し、接合面の近傍におけるベース基板の領域に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、接合面の近傍における第１半導体結晶層の領域に、ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有してもよく、この場合、ベース基板と第２半導体結晶層との間に位置し、ベース基板と第２半導体結晶層とを電気的に分離する第１分離層をさらに有してもよい。
【００１１】
ベース基板と第１分離層とが接してもよく、この場合、ベース基板の第１分離層と接する領域が導電性であり、ベース基板の第１分離層と接する領域に印加した電圧が、第１ＭＩＳＦＥＴへのバックゲート電圧として作用してもよい。ベース基板と第２分離層とが接してもよく、この場合、ベース基板の第２分離層と接する領域が導電性であり、ベース基板の第２分離層と接する領域に印加した電圧が、第２ＭＩＳＦＥＴへのバックゲート電圧として作用してもよい。
【００１２】
第１半導体結晶層がＩＶ族半導体結晶からなる場合、第１ＭＩＳＦＥＴがＰチャネル型ＭＩＳＦＥＴであることが好ましく、第２半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、第２ＭＩＳＦＥＴがＮチャネル型ＭＩＳＦＥＴであることが好ましい。第１半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、第１ＭＩＳＦＥＴがＮチャネル型ＭＩＳＦＥＴであることが好ましく、第２半導体結晶層がＩＶ族半導体結晶からなる場合、第２ＭＩＳＦＥＴがＰチャネル型ＭＩＳＦＥＴであることが好ましい。
【００１３】
導電性物質として、ＴｉＮ、ＴａＮ、グラフェン、ＨｆＮまたはＷＮが挙げられる。
【００１４】
本発明の第２の態様においては、第１の態様の半導体デバイスに用いる半導体基板であって、ベース基板と、ベース基板表面の一部の上方に位置する第１半導体結晶層と、ベース基板表面の一部とは異なる他部の上方に位置する第２半導体結晶層と、を有する半導体基板を提供する。
【００１５】
ベース基板と第１半導体結晶層または第２半導体結晶層との間に位置し、ベース基板と第１半導体結晶層または第２半導体結晶層とを電気的に分離する分離層をさらに有してもよい。この場合、分離層として、非晶質絶縁体からなるものが挙げられる。あるいは、分離層として、当該分離層の上に位置する半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなるものが挙げられる。
【００１６】
第１半導体結晶層および第２半導体結晶層から選択された１つの半導体結晶層とベース基板とが接合面で接してもよく、この場合、接合面の近傍におけるベース基板の領域に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、接合面の近傍における半導体結晶層の領域に、ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有してもよい。
【００１７】
第１半導体結晶層を複数有し、第２半導体結晶層を複数有してもよく、この場合、複数の第１半導体結晶層のそれぞれが、ベース基板の上面と平行な面内で規則的に配列され、複数の第２半導体結晶層のそれぞれが、ベース基板の上面と平行な面内で規則的に配列されてもよい。
【００１８】
本発明の第３の態様においては、第２の態様の半導体基板を製造する方法であって、ベース基板表面の一部の上方に第１半導体結晶層を形成する第１半導体結晶層形成ステップと、ベース基板表面の一部とは異なる他部の上方に第２半導体結晶層を形成する第２半導体結晶層形成ステップと、を有し、第２半導体結晶層形成ステップが、半導体結晶層形成基板上に第２半導体結晶層をエピタキシャル結晶成長法により形成するエピタキシャル成長ステップと、ベース基板の上、第２半導体結晶層の上、または、ベース基板および第２半導体結晶層の両方の上に、ベース基板と第２半導体結晶層とを電気的に分離する第２分離層を形成するステップと、ベース基板上の第２分離層と第２半導体結晶層とが接合するように、第２半導体結晶層上の第２分離層とベース基板とが接合するように、または、ベース基板上の第２分離層と第２半導体結晶層上の第２分離層とが接合するように、ベース基板と、半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、を有する半導体基板の製造方法を提供する。
【００１９】
第１半導体結晶層形成ステップが、半導体結晶層形成基板上に第１半導体結晶層をエピタキシャル結晶成長法により形成するエピタキシャル成長ステップと、ベース基板の上、第１半導体結晶層の上、または、ベース基板および第１半導体結晶層の両方の上に、ベース基板と第１半導体結晶層とを電気的に分離する第１分離層を形成するステップと、ベース基板上の第１分離層と第１半導体結晶層とが接合するように、第１半導体結晶層上の第１分離層とベース基板とが接合するように、または、ベース基板上の第１分離層と第１半導体結晶層上の第１分離層とが接合するように、ベース基板と、半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、を有してもよい。
【００２０】
第１半導体結晶層がＳｉＧｅからなり、第２半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、第１半導体結晶層形成ステップの前に、絶縁体からなる第１分離層をベース基板の上に形成するステップを有してよく、この場合、第１半導体結晶層形成ステップが、第１分離層の上に、第１半導体結晶層の出発材料となるＳｉＧｅ層を形成するステップと、ＳｉＧｅ層を酸化雰囲気中で加熱し、表面を酸化することでＳｉＧｅ層中のＧｅ原子の濃度を高めるステップと、ベース基板表面の他部の上方のＳｉＧｅ層をエッチングするステップと、を有してもよい。
【００２１】
第１半導体結晶層がＩＶ族半導体結晶からなり、第２半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、ＩＶ族半導体結晶からなる半導体層材料基板の表面に、絶縁体からなる第１分離層を形成するステップと、第１分離層を通して、陽イオンを半導体層材料基板の分離予定深さに注入するステップと、第１分離層の表面とベース基板の表面とが接合されるように、半導体層材料基板とベース基板とを貼り合わせるステップと、半導体層材料基板およびベース基板を加熱し、分離予定深さに注入した陽イオンと半導体層材料基板を構成するＩＶ族原子とを反応させることで、分離予定深さに位置するＩＶ族半導体結晶を変性するステップと、半導体層材料基板とベース基板とを分離することで、変性するステップで変性させたＩＶ族半導体結晶の変性部位よりベース基板側に位置するＩＶ族半導体結晶を、半導体層材料基板から剥離するステップと、ベース基板に残留したＩＶ族半導体結晶からなる半導体結晶層のうち、ベース基板表面の他部の上方に位置する領域をエッチングするステップと、を有してもよい。
【００２２】
第１半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる第１分離層を、選択エピタキシャル成長法により、ベース基板表面の一部の上方にのみ選択的に形成するステップをさらに有してもよく、この場合、第１半導体結晶層形成ステップとして、選択エピタキシャル成長法により、第１分離層の上にのみ第１半導体結晶層を選択的に形成するステップが挙げられる。
【００２３】
第１半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる第１分離層を、ベース基板表面の上方にエピタキシャル成長法により形成するステップをさらに有してもよく、この場合、第１半導体結晶層形成ステップが、第１分離層の上に第１半導体結晶層をエピタキシャル成長法により形成するステップと、ベース基板表面の他部の上方の、第１半導体結晶層および第１分離層をエッチングするステップと、を含んでもよい。
【００２４】
第１半導体結晶層形成ステップが、選択エピタキシャル成長法により、ベース基板表面の一部の上方にのみ第１半導体結晶層を選択的に形成するステップであってもよい。第１半導体結晶層形成ステップが、ベース基板表面の上方に第１半導体結晶層をエピタキシャル成長法により形成するステップと、ベース基板表面の他部の上方の第１半導体結晶層をエッチングするステップと、を含んでもよい。この場合、ベース基板の表面近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有してもよく、第１半導体結晶層をエピタキシャル成長法により形成するステップにおいて、ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子で第１半導体結晶層をドープしてもよい。
【００２５】
半導体結晶層形成基板の上に半導体結晶層を形成する前に、半導体結晶層形成基板の表面に、結晶性犠牲層をエピタキシャル結晶成長法により形成するステップと、ベース基板と半導体結晶層形成基板とを貼り合わせた後に、結晶性犠牲層を除去することにより、半導体結晶層形成基板上にエピタキシャル結晶成長法により形成された半導体結晶層と半導体結晶層形成基板とを分離するステップと、をさらに有してもよい。
【００２６】
第１半導体結晶層をエピタキシャル成長させた後に第１半導体結晶層を規則的な配列にパターニングするステップ、または第１半導体結晶層を予め規則的な配列に選択的にエピタキシャル成長させるステップ、のいずれかのステップと、第２半導体結晶層をエピタキシャル成長させた後、第２半導体結晶層を規則的な配列にパターニングするステップ、または第２半導体結晶層を予め規則的な配列に選択的にエピタキシャル成長させるステップ、のいずれかのステップと、を有してもよい。
【００２７】
本発明の第４の態様においては、第３の態様の半導体基板の製造方法を用いて、第１半導体結晶層および第２半導体結晶層を有する半導体基板を製造するステップと、第１半導体結晶層および第２半導体結晶層のそれぞれの上に、仕事関数ΦＭが、数１および数２の関係の少なくとも一方を満たす導電性物質を形成するステップと、ゲート電極が形成される領域の導電性物質を除去するステップと、導電性物質が除去された領域にゲート絶縁層およびゲート電極を形成するステップと、導電性物質をパターニングおよび加熱して、第１半導体結晶上のゲート電極の両側に第１ソースおよび第１ドレインを形成し、第２半導体結晶上のゲート電極の両側に第２ソースおよび第２ドレインを形成するステップと、を有する半導体デバイスの製造方法を提供する。
（数１） φ１＜ΦＭ＜φ２＋Ｅｇ２
（数２） ｜ΦＭ−φ１｜≦０．１ｅＶ、かつ、｜（φ２＋Ｅｇ２）−ΦＭ｜≦０．１ｅＶ
【００２８】
ただし、φ１は、第１半導体結晶層および第２半導体結晶層のうち、一部がＮ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力、φ２およびＥｇ２は、第１半導体結晶層および第２半導体結晶層のうち、一部がＰ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力および禁制帯幅を示す。
【図面の簡単な説明】
【００２９】
【図１】半導体デバイス１００の断面を示す。
【図２】半導体デバイス１００の製造過程における断面を示す。
【図３】半導体デバイス１００の製造過程における断面を示す。
【図４】半導体デバイス１００の製造過程における断面を示す。
【図５】半導体デバイス１００の製造過程における断面を示す。
【図６】半導体デバイス１００の製造過程における断面を示す。
【図７】半導体デバイス１００の製造過程における断面を示す。
【図８】半導体デバイス１００の製造過程における断面を示す。
【図９】他の半導体デバイスの製造過程における断面を示す。
【図１０】他の半導体デバイスの製造過程における断面を示す。
【図１１】他の半導体デバイスの製造過程における断面を示す。
【図１２】他の半導体デバイスの製造過程における断面を示す。
【図１３】半導体デバイス２００の断面を示す。
【図１４】半導体デバイス２００の製造過程における断面を示す。
【図１５】ｎＭＯＳＦＥＴを上方から観察したＳＥＭ写真である。
【図１６】ｎＭＯＳＦＥＴのゲート部分の断面を観察したＴＥＭ写真である。
【図１７】ゲート電圧対ソース電流特性を示すグラフである。
【図１８】ゲート電圧対ソース電流特性を示すグラフである。
【図１９】ゲート電圧対ソース電流特性を示すグラフである。
【図２０】ゲート長に対するＳＳ値を示したグラフである。
【図２１】ゲート長に対するＤＩＢＬの値を示したグラフである。
【発明を実施するための形態】
【００３０】
図１は、半導体デバイス１００の断面を示す。半導体デバイス１００は、ベース基板１０２と、第１半導体結晶層１０４と、第２半導体結晶層１０６とを有する。本例の半導体デバイス１００は、ベース基板１０２と第１半導体結晶層１０４との間に第１分離層１０８を有し、ベース基板１０２と第２半導体結晶層１０６との間に第２分離層１１０を有する。なお、図１に示した例からは、ベース基板１０２と、第１半導体結晶層１０４と、第２半導体結晶層１０６とを構成要件とする半導体基板の発明と、ベース基板１０２、第１分離層１０８、第１半導体結晶層１０４、第２分離層１１０および第２半導体結晶層１０６を構成要件とする半導体基板の発明との少なくとも２つの発明が把握できる。第１半導体結晶層１０４には第１ＭＩＳＦＥＴ１２０が形成され、第２半導体結晶層１０６には第２ＭＩＳＦＥＴ１３０が形成されている。
【００３１】
ベース基板１０２として、表面がシリコン結晶である基板が挙げられる。表面がシリコン結晶である基板として、シリコン基板、または、ＳＯＩ（Silicon on Insulator）基板が挙げられ、シリコン基板が好ましい。ベース基板１０２に、表面がシリコン結晶である基板を用いることで、既存の製造装置および既存の製造プロセスが利用でき、研究開発および製造の効率を高めることができる。ベース基板１０２は、表面がシリコン結晶である基板に限られず、ガラス、セラミックス、プラスティック等の絶縁体基板、金属等の導電体基板、または、炭化シリコン等の半導体基板であってもよい。
【００３２】
第１半導体結晶層１０４は、ベース基板１０２表面の一部の上方に位置する。すなわち、第１半導体結晶層１０４は、ベース基板１０２における一部の領域の上方に位置する。第１半導体結晶層１０４は、ＩＶ族半導体結晶またはＩＩＩ−Ｖ族化合物半導体結晶からなる。第１半導体結晶層１０４の厚さは、２０ｎｍ以下であることが好ましい。第１半導体結晶層１０４の厚さを２０ｎｍ以下とすることで、極薄膜ボディの第１ＭＩＳＦＥＴ１２０を構成できる。第１ＭＩＳＦＥＴ１２０のボディを極薄膜にすることで、短チャネル効果を抑制し、第１ＭＩＳＦＥＴ１２０のリーク電流を減少することができる。
【００３３】
第２半導体結晶層１０６は、ベース基板１０２表面の当該一部とは異なる他部の上方に位置する。すなわち、第２半導体結晶層１０６は、ベース基板１０２の領域のうち、第１半導体結晶層１０４が上方に位置しない領域の上方に位置する。第２半導体結晶層１０６は、ＩＩＩ−Ｖ族化合物半導体結晶またはＩＶ族半導体結晶からなる。第２半導体結晶層１０６の厚さは、２０ｎｍ以下であることが好ましい。第２半導体結晶層１０６の厚さを２０ｎｍ以下とすることで、極薄膜ボディの第２ＭＩＳＦＥＴ１３０を構成できる。第２ＭＩＳＦＥＴ１３０のボディを極薄膜にすることで、短チャネル効果を抑制し、第２ＭＩＳＦＥＴ１３０のリーク電流を減少することができる。
【００３４】
ＩＩＩ−Ｖ族化合物半導体結晶では電子移動度が高く、ＩＶ族半導体結晶特にＧｅでは正孔移動度が高いので、ＩＩＩ−Ｖ族化合物半導体結晶層にはＮチャネル型ＭＩＳＦＥＴを形成することが好ましく、ＩＶ族半導体結晶層にはＰチャネル型ＭＩＳＦＥＴを形成することが好ましい。つまり、第１半導体結晶層１０４がＩＶ族半導体結晶からなり、第２半導体結晶層１０６がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、第１ＭＩＳＦＥＴ１２０がＰチャネル型ＭＩＳＦＥＴであり、第２ＭＩＳＦＥＴ１３０がＮチャネル型ＭＩＳＦＥＴであることが好ましい。
【００３５】
逆に、第１半導体結晶層１０４がＩＩＩ−Ｖ族化合物半導体結晶からなり、第２半導体結晶層１０６がＩＶ族半導体結晶からなる場合、第１ＭＩＳＦＥＴ１２０がＮチャネル型ＭＩＳＦＥＴであり、第２ＭＩＳＦＥＴ１３０がＰチャネル型ＭＩＳＦＥＴであることが好ましい。これにより、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０の各々の性能を高め、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０からなるＣＭＩＳＦＥＴの性能を最大化することができる。
【００３６】
ＩＶ族半導体結晶として、Ｇｅ結晶、または、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）結晶、が挙げられる。ＩＶ族半導体結晶がＳｉｘＧｅ１−ｘ結晶である場合、ｘは０．１０以下であることが好ましい。ＩＩＩ−Ｖ族化合物半導体結晶として、ＩｎｘＧａ１−ｘＡｓ（０＜ｘ＜１）結晶、ＩｎＡｓ結晶、ＧａＡｓ結晶、ＩｎＰ結晶が挙げられる。また、ＩＩＩ−Ｖ族化合物半導体結晶として、ＧａＡｓまたはＩｎＰに格子整合または擬格子整合するＩＩＩ−Ｖ族化合物半導体の混晶が挙げられる。また、ＩＩＩ−Ｖ族化合物半導体結晶として、当該混晶とＩｎｘＧａ１−ｘＡｓ（０＜ｘ＜１）結晶、ＩｎＡｓ結晶、ＧａＡｓ結晶またはＩｎＰ結晶との積層体が挙げられる。なお、ＩＩＩ−Ｖ族化合物半導体結晶としては、ＩｎｘＧａ１−ｘＡｓ（０＜ｘ＜１）結晶およびＩｎＡｓ結晶が好適であり、ＩｎＡｓ結晶がより好適である。
【００３７】
第１分離層１０８は、ベース基板１０２と第１半導体結晶層１０４との間に位置する。第１分離層１０８は、ベース基板１０２と第１半導体結晶層１０４とを電気的に分離する。
【００３８】
第１分離層１０８は、非晶質絶縁体からなるものであってもよい。第１半導体結晶層１０４および第１分離層１０８が、貼り合わせ法、酸化濃縮法またはスマートカット法により形成された場合、第１分離層１０８は非晶質絶縁体からなる。非晶質絶縁体からなる第１分離層１０８として、Ａｌ２Ｏ３、ＡｌＮ、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、ＳｉＯｘ（例えばＳｉＯ２）、ＳｉＮｘ（例えばＳｉ３Ｎ４）およびＳｉＯｘＮｙのうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層が挙げられる。
【００３９】
第１分離層１０８は、第１半導体結晶層１０４を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなるものであってもよい。このような半導体結晶は、エピタキシャル結晶成長法により形成できる。第１半導体結晶層１０４がＩｎＧａＡｓ結晶層またはＧａＡｓ結晶層である場合、第１分離層１０８を構成する半導体結晶として、ＡｌＧａＡｓ結晶、ＡｌＩｎＧａＰ結晶、ＡｌＧａＩｎＡｓ結晶、ＩｎＰ結晶が挙げられる。第１半導体結晶層１０４がＧｅ結晶層である場合、第１分離層１０８を構成する半導体結晶として、ＳｉＧｅ結晶、Ｓｉ結晶、ＳｉＣ結晶、または、Ｃ結晶が挙げられる。
【００４０】
第２分離層１１０は、ベース基板１０２と第２半導体結晶層１０６との間に位置する。第２分離層１１０は、ベース基板１０２と第２半導体結晶層１０６とを電気的に分離する。
【００４１】
第２分離層１１０は、非晶質絶縁体からなるものであってもよい。第２半導体結晶層１０６および第２分離層１１０が貼り合わせ法により形成された場合、第２分離層１１０は、非晶質絶縁体になる。非晶質絶縁体からなる第２分離層１１０として、Ａｌ２Ｏ３、ＡｌＮ、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、ＳｉＯｘ（例えばＳｉＯ２）、ＳｉＮｘ（例えばＳｉ３Ｎ４）およびＳｉＯｘＮｙのうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層が挙げられる。
【００４２】
第２分離層１１０は、第２半導体結晶層１０６を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなるものであってもよい。このような半導体結晶は、エピタキシャル結晶成長法により形成できる。第２半導体結晶層１０６がＩｎＧａＡｓ結晶層またはＧａＡｓ結晶層である場合、第２分離層１１０を構成する半導体結晶として、ＡｌＧａＡｓ結晶、ＡｌＩｎＧａＰ結晶、ＡｌＧａＩｎＡｓ結晶、ＩｎＰ結晶が挙げられる。第２半導体結晶層１０６がＧｅ結晶層である場合、第２分離層１１０を構成する半導体結晶として、ＳｉＧｅ結晶、Ｓｉ結晶、ＳｉＣ結晶、または、Ｃ結晶が挙げられる。
【００４３】
第１ＭＩＳＦＥＴ１２０は、第１半導体結晶層１０４に形成され、第１ゲート１２２、第１ソース１２４および第１ドレイン１２６を有する。第１ゲート１２２上には、第１ゲートメタル１２３が形成され、第１ソース１２４および第１ドレイン１２６のそれぞれの上には、第１ソース電極１２５、第１ドレイン電極１２７がそれぞれ形成されている。第１ゲートメタル１２３、第１ソース電極１２５および第１ドレイン電極１２７を構成する物質として、Ｔｉ、Ｔａ、Ｗ、Ａｌ、Ｃｕ、Ａｕまたはこれらの積層体が挙げられる。
【００４４】
第１ソース１２４および第１ドレイン１２６は、第１半導体結晶層１０４上に形成された導電性物質からなり、レイズド・ソース・ドレインを成す。導電性物質として、ＴｉＮ、ＴａＮ、グラフェン、ＨｆＮまたはＷＮが挙げられる。第１ソース１２４および第１ドレイン１２６の間には、第１ゲート１２２が形成されている。第１ゲート１２２は、絶縁層１１４によって、第１ソース１２４、第１ドレイン１２６および第１半導体結晶層１０４から絶縁されている。第１ゲート１２２を構成する物質として、ＴｉＮ、ＴａＮ、グラフェン、ＨｆＮまたはＷＮが挙げられる。絶縁層１１４として、Ａｌ２Ｏ３、ＡｌＮ、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、ＳｉＯｘ（例えばＳｉＯ２）、ＳｉＮｘ（例えばＳｉ３Ｎ４）およびＳｉＯｘＮｙのうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層が挙げられる。
【００４５】
第１ソース１２４と第１ドレイン１２６との間の、第１ゲート１２２が絶縁層１１４を介して対面している第１半導体結晶層１０４の一部１０４ａは、第１ＭＩＳＦＥＴ１２０のチャネルとして機能する。当該チャネル領域である第１半導体結晶層１０４の一部１０４ａと第１ゲート１２２とで挟まれた領域には、絶縁層１１４の一部１１４ａが形成される。当該一部１１４ａは、ゲート絶縁層として機能してもよい。
【００４６】
第２ＭＩＳＦＥＴ１３０は、第２半導体結晶層１０６に形成され、第２ゲート１３２、第２ソース１３４および第２ドレイン１３６を有する。第２ゲート１３２上には、第２ゲートメタル１３３が形成され、第２ソース１３４および第２ドレイン１３６のそれぞれの上には、第２ソース電極１３５、第２ドレイン電極１３７がそれぞれ形成されている。第２ゲートメタル１３３、第２ソース電極１３５および第２ドレイン電極１３７を構成する物質として、Ｔｉ、Ｔａ、Ｗ、Ａｌ、Ｃｕ、Ａｕまたはこれらの積層体が挙げられる。
【００４７】
第２ソース１３４および第２ドレイン１３６は、第２半導体結晶層１０６上に形成された導電性物質からなり、レイズド・ソース・ドレインを成す。導電性物質として、ＴｉＮ、ＴａＮ、グラフェン、ＨｆＮまたはＷＮが挙げられる。第２ソース１３４および第２ドレイン１３６の間には、第２ゲート１３２が形成されている。第２ゲート１３２は、第１ＭＩＳＦＥＴ１２０と同様の絶縁層１１４によって、第２ソース１３４、第２ドレイン１３６および第２半導体結晶層１０６から絶縁されている。第２ゲート１３２を構成する物質として、ＴｉＮ、ＴａＮ、グラフェン、ＨｆＮまたはＷＮが挙げられる。
【００４８】
第２ソース１３４と第２ドレイン１３６との間の、第２ゲート１３２が絶縁層１１４を介して対面している第２半導体結晶層１０６の一部１０６ａは、第２ＭＩＳＦＥＴ１３０のチャネルとして機能する。当該チャネル領域である第２半導体結晶層１０６の一部１０６ａと第２ゲート１３２とで挟まれた領域には、絶縁層１１４の一部１１４ａが形成される。当該一部１１４ａは、ゲート絶縁層として機能してもよい。
【００４９】
第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６は、同一の導電性物質からなり、導電性物質の仕事関数ΦＭは、数１または数２の関係を満たす。
（数１） φ１＜ΦＭ＜φ２＋Ｅｇ２
（数２） ｜ΦＭ−φ１｜≦０．１ｅＶ、かつ、｜（φ２＋Ｅｇ２）−ΦＭ｜≦０．１ｅＶ
【００５０】
ただし、φ１は、第１半導体結晶層１０４および第２半導体結晶層１０６のうち、一部がＮ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力を示す。φ２およびＥｇ２は、第１半導体結晶層１０４および第２半導体結晶層１０６のうち、一部がＰ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力および禁制帯幅を示す。なお、導電性物質の仕事関数ΦＭは、数１および数２の両方の関係を満たしてもよい。
【００５１】
以上の通り、第１ＭＩＳＦＥＴ１２０のソース・ドレイン（第１ソース１２４および第１ドレイン１２６）と、第２ＭＩＳＦＥＴ１３０のソース・ドレイン（第２ソース１３４および第２ドレイン１３６）が、同一の導電性物質からなる。これは同一の材料膜を用いた当該部位の製造を可能にする構成であり、製造工程を簡略化できることを意味する。また、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０において、ゲート幅は、ソース・ドレイン間のスペース（エッチング溝間隔）によって容易に制御できる。この結果、微細化が容易になる。また、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６を構成する導電物質の仕事関数を、上記数１または数２の関係を満たすものとするので、各ソース・ドレイン領域と半導体結晶層との接触抵抗を低減できる。例えば、導電性物質の仕事関数ΦＭが、数１の関係を満たせば、ΦＭとφ１との差分、および、ΦＭとφ２＋Ｅｇ２との差分は、最大でもφ１とφ２＋Ｅｇ２との差分よりも小さくなる。各ソース・ドレイン領域と半導体結晶層との接触抵抗を低減できる。また、導電性物質の仕事関数ΦＭが、数２の関係を満たせば、ΦＭとφ１との差分、および、ΦＭとφ２＋Ｅｇ２との差分を、０．１ｅＶ以下に抑制できる。このため、各ソース・ドレイン領域と半導体結晶層との接触抵抗を低減できる。この結果、ＣＭＩＳＦＥＴを製造する製造工程を簡略化し、微細化を容易にすると共に各ＦＥＴの性能を高くすることができる。
【００５２】
図２から図８は、半導体デバイス１００の製造過程における断面を示す。まず、ベース基板１０２と半導体結晶層形成基板１４０を用意し、半導体結晶層形成基板１４０上に第１半導体結晶層１０４をエピタキシャル結晶成長法により形成する。その後、第１半導体結晶層１０４上に第１分離層１０８を形成する。第１分離層１０８は、たとえばＡＬＤ（Atomic Layer Deposition）法、熱酸化法、蒸着法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法等の薄膜形成法により形成する。
【００５３】
第１半導体結晶層１０４がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、半導体結晶層形成基板１４０としてＩｎＰ基板、または、ＧａＡｓ基板が選択できる。第１半導体結晶層１０４がＩＶ族半導体結晶からなる場合、半導体結晶層形成基板１４０としてＧｅ基板、Ｓｉ基板、ＳｉＣ基板、または、ＧａＡｓ基板が選択できる。
【００５４】
第１半導体結晶層１０４のエピタキシャル結晶成長には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を利用することができる。ＩＩＩ−Ｖ族化合物半導体結晶層をＭＯＣＶＤ法で形成する場合、ＩｎソースにはＴＭＩｎ（トリメチルインジウム）を、ＧａソースにはＴＭＧａ（トリメチルガリウム）を、ＡｓソースにはＡｓＨ３（アルシン）、ＰソースにはＰＨ３（ホスフィン）を用いることができる。キャリアガスには水素を用いることができる。反応温度は、３００℃から９００℃の範囲で、好ましくは４５０〜７５０℃の範囲で適宜選択できる。ＩＶ族半導体結晶層をＣＶＤ法で形成する場合、Ｇｅソースには、ＧｅＨ４（ゲルマン）を、ＳｉソースにはＳｉＨ４（シラン）、またはＳｉ２Ｈ６（ジシラン）を用いることができ、またそれらの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。キャリアガスには水素を用いることができる。反応温度は、３００℃から９００℃の範囲で、好ましくは４５０〜７５０℃の範囲で適宜選択できる。ソースガス供給量や反応時間を適宜選択することでエピタキシャル成長層の厚さを制御することができる。
【００５５】
図２に示すように、第１分離層１０８の表面とベース基板１０２の表面をアルゴンビーム１５０で活性化する。その後、図３に示すように、アルゴンビーム１５０で活性化した第１分離層１０８の表面をベース基板１０２の表面の一部に貼り合わせて接合する。貼り合わせは室温で行うことができる。なお、活性化はアルゴンビーム１５０である必要はなく、他の希ガス等のビームであっても良い。その後、半導体結晶層形成基板１４０をでエッチングし、除去する。これにより、ベース基板１０２表面の一部の上に、第１分離層１０８および第１半導体結晶層１０４が形成される。なお、第１半導体結晶層１０４の形成と第１分離層１０８の形成との間に、第１半導体結晶層１０４の表面を硫黄原子で終端する硫黄終端処理を行っても良い。
【００５６】
図２および図３に示す例では、第１分離層１０８を第１半導体結晶層１０４の上にのみ形成し、第１分離層１０８の表面とベース基板１０２の表面とを貼り合わせる例を説明したが、ベース基板１０２の上にも第１分離層１０８を形成し、第１半導体結晶層１０４上の第１分離層１０８の表面とベース基板１０２上の第１分離層１０８の表面とを貼り合わせてもよい。この場合、第１分離層１０８の貼り合わせる面を親水化処理することが好ましい。親水化処理した場合は、第１分離層１０８どうしを加熱して貼り合わせることが好ましい。あるいは、ベース基板１０２の上にのみ第１分離層１０８を形成し、第１半導体結晶層１０４の表面とベース基板１０２上の第１分離層１０８の表面とを貼り合わせてもよい。
【００５７】
図２および図３に示す例では、第１分離層１０８および第１半導体結晶層１０４をベース基板１０２に貼り合わせた後に、第１分離層１０８および第１半導体結晶層１０４を半導体結晶層形成基板１４０から分離する例を説明したが、第１分離層１０８および第１半導体結晶層１０４を半導体結晶層形成基板１４０から分離した後に、第１分離層１０８および第１半導体結晶層１０４をベース基板１０２に貼り合わせてもよい。この場合、第１分離層１０８および第１半導体結晶層１０４を半導体結晶層形成基板１４０から分離した後、ベース基板１０２に貼り合わせるまでの間、適切な転写用基板に第１分離層１０８および第１半導体結晶層１０４を保持することが好ましい。
【００５８】
次に、半導体結晶層形成基板１６０を用意し、半導体結晶層形成基板１６０上に第２半導体結晶層１０６をエピタキシャル結晶成長法により形成する。その後、第２半導体結晶層１０６の上に、第２分離層１１０を形成する。第２分離層１１０は、たとえばＡＬＤ法、熱酸化法、蒸着法、ＣＶＤ法、スパッタ法等の薄膜形成法により形成する。なお、第２分離層１１０の形成前に、第２半導体結晶層１０６の表面を硫黄原子で終端する硫黄終端処理を行っても良い。
【００５９】
第２半導体結晶層１０６がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、半導体結晶層形成基板１６０としてＩｎＰ基板、または、ＧａＡｓ基板が選択できる。第２半導体結晶層１０６がＩＶ族半導体結晶からなる場合、半導体結晶層形成基板１６０としてＧｅ基板、Ｓｉ基板、ＳｉＣ基板、または、ＧａＡｓ基板が選択できる。
【００６０】
第２半導体結晶層１０６のエピタキシャル結晶成長には、ＭＯＣＶＤ法を利用することができる。ＭＯＣＶＤ法で用いるガス、反応温度の条件等は、第１半導体結晶層１０４の場合と同様である。
【００６１】
図４に示すように、第１分離層１０８および第１半導体結晶層１０４が形成されていない領域のベース基板１０２の表面と第２分離層１１０の表面をアルゴンビーム１５０で活性化する。その後、図５に示すように、第２分離層１１０の表面を、第１分離層１０８および第１半導体結晶層１０４が形成されていない領域のベース基板１０２の表面に貼り合わせて接合する。貼り合わせは室温で行うことができる。活性化はアルゴンビーム１５０である必要はなく、他の希ガス等のビームであっても良い。その後、半導体結晶層形成基板１６０をＨＣｌ溶液等でエッチングし、除去する。これにより、第１分離層１０８および第１半導体結晶層１０４が形成されていない領域のベース基板１０２上に第２分離層１１０および第２半導体結晶層１０６が形成される。なお、第２分離層１１０を形成する前に、第２半導体結晶層１０６の表面を硫黄原子で終端する硫黄終端処理を行っても良い。また、半導体結晶層形成基板１４０および半導体結晶層形成基板１６０は、同時に除去してもよい。つまり、半導体結晶層形成基板１４０および半導体結晶層形成基板１６０の両方における第２分離層１１０をベース基板１０２に貼り合わせた後に、半導体結晶層形成基板１４０および半導体結晶層形成基板１６０を除去してよい。
【００６２】
図４に示す例では、第２分離層１１０を第２半導体結晶層１０６の上にのみ形成し、第２分離層１１０の表面とベース基板１０２の表面とを貼り合わせる例を説明したが、ベース基板１０２の上にも第２分離層１１０を形成し、第２半導体結晶層１０６上の第２分離層１１０の表面とベース基板１０２上の第２分離層１１０の表面とを貼り合わせてもよい。この場合、第２分離層１１０の貼り合わせる面を親水化処理することが好ましい。親水化処理した場合は、第２分離層１１０どうしを加熱して貼り合わせることが好ましい。あるいは、ベース基板１０２の上にのみ第２分離層１１０を形成し、ベース基板１０２の表面と第２半導体結晶層１０６上の第２分離層１１０の表面とを貼り合わせてもよい。
【００６３】
図４に示す例では、第２半導体結晶層１０６および第２分離層１１０をベース基板１０２に貼り合わせた後に、第２半導体結晶層１０６を半導体結晶層形成基板１６０から分離する例を説明したが、第２半導体結晶層１０６および第２分離層１１０を半導体結晶層形成基板１６０から分離した後に、第２半導体結晶層１０６をベース基板１０２に貼り合わせてもよい。この場合、第２半導体結晶層１０６および第２分離層１１０を半導体結晶層形成基板１６０から分離した後、ベース基板１０２に貼り合わせるまでの間、適切な転写用基板に第２半導体結晶層１０６および第２分離層１１０を保持することが好ましい。
【００６４】
次に、図６に示すように、第１半導体結晶層１０４および第２半導体結晶層１０６の上に、導電性物質層１１２を形成する。導電性物質層１１２は、後に第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６となるものである。導電性物質層１１２は、たとえば蒸着法、ＣＶＤ法、スパッタ法等の薄膜形成法により形成する。
【００６５】
図７に示すように、第１ゲート１２２および第２ゲート１３２が形成される領域の導電性物質層１１２を、エッチングにより除去し、絶縁層１１４を形成する。絶縁層１１４は、たとえばＡＬＤ法、熱酸化法、蒸着法、ＣＶＤ法、スパッタ法等の薄膜形成法により形成する。
【００６６】
図８に示すように、絶縁層１１４の上に、導電性薄膜を形成し、第１ゲート１２２および第２ゲート１３２となる領域以外の導電性薄膜を除去して、第１ゲート１２２および第２ゲート１３２を形成する。なお、第１ゲート１２２あるいは第２ゲート１３２で分離された導電性物質層１１２は、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６となる。第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６となる導電性物質層１１２が露出するように絶縁層１１４に開口を形成し、導電性の薄膜形成およびパターニングにより第１ゲートメタル１２３、第１ソース電極１２５および第１ドレイン電極１２７、ならびに、第２ゲートメタル１３３、第２ソース電極１３５および第２ドレイン電極１３７を形成すれば、図１に示す半導体デバイス１００が製造できる。なお、導電性薄膜として、金属膜を形成した場合には、ポストメタルアニール処理を行うことが好ましい。ポストメタルアニール処理は、ＲＴＡ（rapid thermal annealing）法により実施することが好ましい。
【００６７】
以上説明した半導体デバイス１００とその製造方法によれば、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６が、同一プロセスで同時に形成されるので、製造工程を簡略化できる。その結果、製造コストが低減され、微細化も容易になる。また、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６を構成する導電性物質の仕事関数が、数１または数２に示す関係を満足する。したがって第１ソース１２４および第１ドレイン１２６と第１半導体結晶層１０４とのコンタクトがオーミックコンタクトとなり、第２ソース１３４および第２ドレイン１３６と第２半導体結晶層１０６とのコンタクトがオーミックコンタクトとなる。この結果、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０の各オン電流を大きくすることができる。また、各ソース・ドレイン間の抵抗が小さくなるから、各ＭＩＳＦＥＴのチャネル抵抗を低くする必要がなく、チャネル層のドーピング不純物原子の濃度を少なくできる。この結果、チャネル層でのキャリアの移動度を大きくすることができる。
【００６８】
上記した半導体デバイス１００では、ベース基板１０２と第１分離層１０８とが接しているので、ベース基板１０２の第１分離層１０８と接する領域が導電性であるならば、ベース基板１０２の第１分離層１０８と接する領域に電圧を印加し、当該電圧を、第１ＭＩＳＦＥＴ１２０へのバックゲート電圧として作用させることができる。また、上記した半導体デバイス１００では、ベース基板１０２と第２分離層１１０とが接しているので、ベース基板１０２の第２分離層１１０と接する領域が導電性であるならば、ベース基板１０２の第２分離層１１０と接する領域に電圧を印加し、当該電圧を、第２ＭＩＳＦＥＴ１３０へのバックゲート電圧として作用させることができる。これらバックゲート電圧の作用は、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０のオン電流を大きくし、オフ電流を小さくすることができる。
【００６９】
上記した半導体デバイス１００において、第１半導体結晶層１０４を複数有し、複数の第１半導体結晶層１０４のそれぞれが、ベース基板１０２の上面と平行な面内で規則的に配列されてもよい。規則的とは、例えば同一の配列パターンが繰り返されることを指す。また半導体デバイス１００は、第２半導体結晶層１０６を複数有し、複数の第２半導体結晶層１０６のそれぞれが、ベース基板１０２の上面と平行な面内で規則的に配列されてもよい。また半導体デバイス１００は、第１半導体結晶層１０４および第２半導体結晶層１０６の両方を規則的に複数有してもよい。このように、第１半導体結晶層１０４および第２半導体結晶層１０６を規則的に配列することで、半導体デバイス１００に使用する半導体基板の生産性を高めることができる。第２半導体結晶層１０６または第１半導体結晶層１０４の規則的な配列は、第２半導体結晶層１０６若しくは第１半導体結晶層１０４をエピタキシャル成長させた後に第２半導体結晶層１０６若しくは第１半導体結晶層１０４を規則的な配列にパターニングする方法、第２半導体結晶層１０６若しくは第１半導体結晶層１０４を予め規則的な配列に選択的にエピタキシャル成長させる方法、または第２半導体結晶層１０６若しくは第１半導体結晶層１０４のいずれかあるいは両方を、半導体結晶層形成基板１６０上にエピタキシャル成長させた後、半導体結晶層形成基板１６０から分離し、所定の形状に整形した後、規則的な配列でベース基板１０２上に貼り合せる方法、のいずれかの方法により実施でき、またそのいずれか複数の方法を組み合わせた方法により実施できる。
【００７０】
上記した半導体デバイス１００では、第１半導体結晶層１０４および第１分離層１０８を半導体結晶層形成基板１４０上に形成し、第１分離層１０８とベース基板１０２とを貼り合わせた後に半導体結晶層形成基板１４０を除去することで、第１半導体結晶層１０４および第１分離層１０８をベース基板１０２上に形成し、第２半導体結晶層１０６および第２分離層１１０を半導体結晶層形成基板１６０上に形成し、第２分離層１１０とベース基板１０２とを貼り合わせた後に半導体結晶層形成基板１６０を除去することで、第２半導体結晶層１０６および第２分離層１１０をベース基板１０２上に形成することを説明した。しかし、第１半導体結晶層１０４と第２半導体結晶層１０６の何れか一方がＳｉＧｅからなり、他方がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、ＳｉＧｅからなる方の半導体結晶層および分離層を、酸化濃縮法により形成することもできる。以下では第１半導体結晶層１０４がＳｉＧｅからなる場合を説明する。すなわち、第１半導体結晶層１０４を形成する前に、絶縁体からなる第１分離層１０８をベース基板１０２の上に形成し、第１分離層１０８の上に、第１半導体結晶層１０４の出発材料となるＳｉＧｅ層を形成する。ＳｉＧｅ層を酸化雰囲気中で加熱し、表面を酸化する。ＳｉＧｅ層を酸化することで、ＳｉＧｅ層中のＧｅ原子の濃度を高め、Ｇｅ濃度が高い第１半導体結晶層１０４とすることができる。その後、第２半導体結晶層１０６を形成する領域のＳｉＧｅ層をエッチングにより除去して第１半導体結晶層１０４とする。
【００７１】
あるいは、第１半導体結晶層１０４と第２半導体結晶層１０６の何れか一方がＩＶ族半導体結晶からなり、他方がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、ＩＶ族半導体結晶からなる方の半導体結晶層および分離層を、スマートカット法により形成できる。以下では第１半導体結晶層１０４がＩＶ族半導体結晶からなる場合を説明する。すなわち、ＩＶ族半導体結晶からなる半導体層材料基板の表面に、絶縁体からなる第１分離層１０８を形成し、第１分離層１０８を通して、陽イオンを半導体層材料基板の分離予定深さに注入する。第１分離層１０８の表面とベース基板１０２の表面とが接合されるように、半導体層材料基板とベース基板１０２とを貼り合わせ、半導体層材料基板およびベース基板１０２を加熱する。この加熱により、分離予定深さに注入した陽イオンと半導体層材料基板を構成するＩＶ族原子とが反応し、分離予定深さに位置するＩＶ族半導体結晶が変性する。この状態で半導体層材料基板とベース基板１０２とを分離すれば、ＩＶ族半導体結晶の変性部位よりベース基板１０２側に位置するＩＶ族半導体結晶が、半導体層材料基板から剥離する。ベース基板１０２側に付着した半導体層材料に適切な研磨を施し、第２半導体結晶層１０６を形成する領域の当該半導体結晶層をエッチングにより除去すれば、ベース基板１０２に残った半導体結晶層を第１半導体結晶層１０４とすることができる。
【００７２】
上記した半導体デバイス１００において、第１分離層１０８および第２分離層１１０の何れか一方を、その上に位置する半導体結晶層の禁制帯幅より大きな禁制帯幅を有する半導体結晶とする場合、分離層はエピタキシャル成長法を用いて半導体結晶層まで連続して形成できる。以下第１分離層１０８が半導体結晶からなる場合を説明する。ベース基板１０２の上に、第１分離層１０８をエピタキシャル成長法により形成し、第１分離層１０８の上に第１半導体結晶層１０４をエピタキシャル成長法により形成する。エピタキシャル成長の後、図９に示すように、マスク１８５を用いて、第２半導体結晶層１０６が形成される領域の第１半導体結晶層１０４および第１分離層１０８をエッチングにより除去する。このようにして、図３と同様な半導体基板を得ることができる。本方法では、第１分離層１０８および第１半導体結晶層１０４を連続して、あるいは、第２分離層１１０および第２半導体結晶層１０６を連続してエピタキシャル成長法により形成できるので、製造工程が簡単になる。
【００７３】
第１分離層１０８および第１半導体結晶層１０４、または第２分離層１１０および第２半導体結晶層１０６の何れかの組をエピタキシャル成長法により連続的に形成する場合、選択エピタキシャル成長法を用いて第１分離層１０８および第１半導体結晶層１０４、または第２分離層１１０および第２半導体結晶層１０６を形成できる。図１０に示すように、ベース基板１０２の表面の、第２分離層１１０および第２半導体結晶層１０６が形成される領域をＳｉＯ２等の成長阻害層１８７で覆い、エピタキシャル成長を実施する。成長阻害層１８７が存在しない領域のベース基板１０２上に、第１半導体結晶層１０４および第１分離層１０８が選択的にエピタキシャル成長する。その後、成長阻害層１８７を除去し、図３と同様な半導体基板を得ることができる。
【００７４】
第１分離層１０８または第２分離層１１０がエピタキシャル成長結晶である場合、第１分離層１０８または第２分離層１１０を酸化して非晶質絶縁体層に転換してもよい。たとえば、第１分離層１０８または第２分離層１１０がＡｌＡｓ、あるいはＡｌＩｎＰである場合、選択酸化技術により、第１分離層１０８または第２分離層１１０を絶縁性酸化物とすることができる。
【００７５】
上記した半導体デバイス１００の製造方法における貼り合わせ工程では、半導体結晶層形成基板をエッチングして除去する例を説明したが、図１１に示すように、結晶性犠牲層１９０を用いて半導体結晶層形成基板を除去することもできる。すなわち、半導体結晶層形成基板１４０の上に第１半導体結晶層１０４を形成する前に、半導体結晶層形成基板１４０の表面に、結晶性犠牲層１９０をエピタキシャル結晶成長法により形成する。その後、結晶性犠牲層１９０の表面に第１半導体結晶層１０４および第１分離層１０８をエピタキシャル成長法により形成し、第１分離層１０８の表面とベース基板１０２の表面をアルゴンビーム１５０で活性化する。その後、第１分離層１０８の表面とベース基板１０２の表面を貼り合わせ、図１２に示すように、結晶性犠牲層１９０を除去する。これにより、半導体結晶層形成基板１４０上の第１半導体結晶層１０４および第１分離層１０８と半導体結晶層形成基板１４０が分離される。当該方法によれば、半導体結晶層形成基板の再利用が可能になり、製造コストを低くすることができる。
【００７６】
図１３は、半導体デバイス２００の断面を示す。半導体デバイス２００は、半導体デバイス１００における第１分離層１０８を有さず、第１半導体結晶層１０４がベース基板１０２に接して配置されている。なお、第１分離層１０８が無い他は半導体デバイス１００と同じ構造を有するので、共通する部材等の説明は省略する。
【００７７】
すなわち、半導体デバイス２００は、ベース基板１０２と第１半導体結晶層１０４とが接合面１０３で接し、ベース基板１０２の接合面１０３の近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、第１半導体結晶層１０４の接合面１０３の近傍に、ベース基板１０２に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有する。つまり、半導体デバイス２００は、接合面１０３の近傍にｐｎ接合を有する。第１分離層１０８が無い構造であっても、接合面１０３近傍に形成されるｐｎ接合によって、ベース基板１０２と第１半導体結晶層１０４とを電気的に分離することが可能であり、第１半導体結晶層１０４に形成される第１ＭＩＳＦＥＴ１２０をベース基板１０２から電気的に分離することができる。
【００７８】
半導体デバイス２００は、以下のようにして製造できる。図１４に示すように、ベース基板１０２表面の全面に第１半導体結晶層１０４をエピタキシャル成長法により形成する。そして、第２半導体結晶層１０６が形成される領域の第１半導体結晶層１０４をエッチングにより除去する。第１半導体結晶層１０４が除去された領域のベース基板１０２上に、図４および図５で説明した工程と同様な工程で、第２分離層１１０および第２半導体結晶層１０６を形成する。その後の工程は半導体デバイス１００の場合と同様である。ただし、ｐｎ接合の形成は、ベース基板１０２の表面近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有させ、第１半導体結晶層１０４をエピタキシャル成長法により形成するステップにおいて、ベース基板１０２に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子で第１半導体結晶層１０４をドープすることで実施できる。
【００７９】
第１半導体結晶層１０４をベース基板１０２の上に直接形成する構造において、素子分離の必要性が低い場合には分離構造としてのｐｎ接合は必須ではない。つまり、半導体デバイス２００は、ベース基板１０２の接合面１０３の近傍にｐ型またはｎ型の伝導型を示す不純物原子を含有せず、第１半導体結晶層１０４の接合面１０３の近傍にｐ型またはｎ型の伝導型を示す不純物原子を含有しない構造であってもよい。
【００８０】
第１半導体結晶層１０４をベース基板１０２の上に直接形成する場合、エピタキシャル成長の後、またはエピタキシャル成長の途中において、アニール処理を施してもよい。アニール処理により、第１半導体結晶層１０４中の転位が低減する。また、エピタキシャル成長法は、ベース基板１０２の表面全部に第１半導体結晶層１０４を一様に成長する方法、あるいは、ＳｉＯ２等の成長阻害層でベース基板１０２の表面を細かく分割し、選択的に成長する方法の何れのエピタキシャル成長法であってもよい。
【００８１】
（実施例）
ベース基板表面の一部の上に、Ｇｅ結晶層を形成し、ベース基板表面の他部の上、つまりＧｅ結晶層を形成していない領域のベース基板上にＩｎＧａＡｓ結晶層を形成した。ＩｎＧａＡｓ結晶層およびＧｅ結晶層の上に、３０ｎｍ厚さのＴａＮ層を堆積し、ＴａＮ層をパターニングした。当該パターニングにより、ＩｎＧａＡｓ結晶層およびＧｅ結晶層の各層上にソースおよびドレインを形成した。ソース・ドレインの間の溝を埋め込むよう、Ａｌ２Ｏ３、ＴａＮの順にＡｌ２Ｏ３／ＴａＮ積層膜を堆積し、当該堆積層をパターニングしてゲート絶縁膜およびゲートを形成した。なお、ソース・ドレインの間の溝幅すなわちゲート長が、５０ｎｍ、７５ｎｍ、１００ｎｍおよび１００μｍの４種類のデバイスを形成した。以上のようにして、ＩｎＧａＡｓ結晶層上にｎＭＯＳＦＥＴを、Ｇｅ結晶層上にｐＭＯＳＦＥＴを、ソース・ドレインを同時形成するプロセスにより形成した。図１５は、ｎＭＯＳＦＥＴを上方から観察したＳＥＭ写真である。Ｌｇで示すギャップ（ソース・ドレイン間の溝）をオーバーラップするようにゲート電極が形成されている。図１６は、ｎＭＯＳＦＥＴのゲート部分の断面を観察したＴＥＭ写真である。ゲート長Ｌｇが５０ｎｍの場合でもソース・ドレイン間の溝が確実に埋め込まれていることが確認できる。
【００８２】
以上にようにして形成したＴａＮからなるソース・ドレインは、その仕事関数が約４．６ｅＶである。一方ＩｎＧａＡｓの電子親和力は４．５ｅＶであり、Ｇｅの電子親和力は４．０ｅＶ、Ｇｅのバンドギャップは０．６７ｅＶである。よって、ソース・ドレインの仕事関数ΦＭは、ｎＭＯＳＦＥＴ材料であるＩｎＧａＡｓの電子親和力φ１とｐＭＯＳＦＥＴ材料であるＧｅの電子親和力およびバンドギャップの和φ２＋Ｅｇ２とは、φ１＜ΦＭ＜φ２＋Ｅｇ２の関係を満足する。また、ソース・ドレインの仕事関数ΦＭとＩｎＧａＡｓの電子親和力φ１との差｜ΦＭ−φ１｜は、０．１ｅＶ以下であり、ソース・ドレインの仕事関数ΦＭとＧｅの電子親和力およびバンドギャップの和φ２＋Ｅｇ２と差｜（φ２＋Ｅｇ２）−ΦＭ｜も０．１ｅＶ以下である。このため、ＴａＮとｎ型伝導する場合のＩｎＧａＡｓとの間の障壁は小さく、ＴａＮとｐ型伝導する場合のＧｅとの間の障壁もやはり小さい。すなわち、ＩｎＧａＡｓ結晶層上のｎＭＯＳＦＥＴとＧｅ結晶層上のｐＭＯＳＦＥＴのソース・ドレインを共通電極材料としてＴａＮを採用することでソース・ドレインの接触抵抗を低減できる。
【００８３】
図１７および図１８は、実施例１のデバイスに含まれるｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴにおけるゲート電圧対ソース電流特性を示すグラフであり、図１７はゲート長Ｌｇが１００μｍの場合を、図１８はゲート長Ｌｇが１００ｎｍの場合を示す。なお、各図において、ドレイン電圧Ｖｄが１Ｖの場合と５０ｍＶの場合の二通りのデータを示す。Ｌｇが１００μｍの場合は、Ｇｅ結晶層上のｐＭＯＳＦＥＴで４桁のオンオフ比が、ＩｎＧａＡｓ結晶層上のｎＭＯＳＦＥで６桁のオンオフ比が観測された。
【００８４】
図１９は、ゲート電圧対ソース電流特性を示すグラフであり、図１８に示す場合よりさらにゲート長Ｌｇを小さくした場合のデータをＩｎＧａＡｓ結晶層上のｎＭＯＳＦＥについて示したものである。短チャネル効果によりオフ電流が上がり、サブスレッショルド特性（ＳＳ値）も劣化するが、ゲート長が５０ｎｍの場合でもスイッチング特性が観測された。
【００８５】
図２０は、ゲート長に対するＳＳ値を示したグラフであり、図２１はゲート長に対するＤＩＢＬ（drain-induced barrier lowering）の値を示したグラフである。ゲート長が１００ｎｍの場合にＳＳ＝２００mV/dec、ＤＩＢＬ＝１５０ｍV/Vという良好の値が得られた。
【００８６】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。また、第１層が第２層の「上方」にあるとは、第１層が第２層の上面に接して設けられる場合と、第１層の下面および第２層の上面の間に他の層が介在している場合とを含む。また、「上」、「下」等の方向を指す語句は、半導体基板および半導体デバイスにおける相対的な方向を示しており、地面等の外部の基準面に対する絶対的な方向を指すものではない。
【符号の説明】
【００８７】
１００ 半導体デバイス、１０２ ベース基板、１０３ 接合面、１０４ 第１半導体結晶層、１０４ａ 第１半導体結晶層の一部、１０６ 第２半導体結晶層、１０６ａ 第２半導体結晶層の一部、１０８ 第１分離層、１１０ 第２分離層、１１２ 導電性物質層、１１４ 絶縁層、１１４ａ 絶縁層の一部、１２０ 第１ＭＩＳＦＥＴ、１２２ 第１ゲート、１２３ 第１ゲートメタル、１２４ 第１ソース、１２５ 第１ソース電極、１２６ 第１ドレイン、１２７ 第１ドレイン電極、１３０ 第２ＭＩＳＦＥＴ、１３２ 第２ゲート、１３３ 第２ゲートメタル、１３４ 第２ソース、１３５ 第２ソース電極、１３６ 第２ドレイン、１３７ 第２ドレイン電極、１４０ 半導体結晶層形成基板、１５０ アルゴンビーム、１６０ 半導体結晶層形成基板、１８５ マスク、１８７ 成長阻害層、１９０ 結晶性犠牲層、２００ 半導体デバイス
【特許請求の範囲】
【請求項１】
ベース基板と、
前記ベース基板表面の一部の上方に位置する第１半導体結晶層と、
前記ベース基板表面の前記一部とは異なる他部の上方に位置する第２半導体結晶層と、
前記第１半導体結晶層の一部をチャネルとし、第１ソースおよび第１ドレインを有する第１ＭＩＳＦＥＴと、
前記第２半導体結晶層の一部をチャネルとし、第２ソースおよび第２ドレインを有する第２ＭＩＳＦＥＴと、を有し、
前記第１ＭＩＳＦＥＴが、第１チャネル型のＭＩＳＦＥＴであり、前記第２ＭＩＳＦＥＴが、前記第１チャネル型とは相違する第２チャネル型のＭＩＳＦＥＴであり、
前記第１ソース、前記第１ドレイン、前記第２ソースおよび前記第２ドレインが、同一の導電性物質からなり、
前記導電性物質の仕事関数ΦＭが、数１および数２の少なくとも一方の関係を満たす
半導体デバイス。
（数１） φ１＜ΦＭ＜φ２＋Ｅｇ２
（数２） ｜ΦＭ−φ１｜≦０．１ｅＶ、かつ、｜（φ２＋Ｅｇ２）−ΦＭ｜≦０．１ｅＶ
（ただし、φ１は、前記第１半導体結晶層および前記第２半導体結晶層のうち、一部がＮ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力、φ２およびＥｇ２は、前記第１半導体結晶層および前記第２半導体結晶層のうち、一部がＰ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力および禁制帯幅を示す。）
【請求項２】
前記ベース基板と前記第１半導体結晶層との間に位置し、前記ベース基板と前記第１半導体結晶層とを電気的に分離する第１分離層と、
前記ベース基板と前記第２半導体結晶層との間に位置し、前記ベース基板と前記第２半導体結晶層とを電気的に分離するする第２分離層と、
をさらに有する請求項１に記載の半導体デバイス。
【請求項３】
前記ベース基板と前記第１半導体結晶層とが接合面で接し、
前記接合面の近傍における前記ベース基板の領域に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、
前記接合面の近傍における前記第１半導体結晶層の領域に、前記ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有し、
前記ベース基板と前記第２半導体結晶層との間に位置し、前記ベース基板と前記第２半導体結晶層とを電気的に分離する第１分離層をさらに有する
請求項１に記載の半導体デバイス。
【請求項４】
前記ベース基板と前記第１分離層とが接し、
前記ベース基板の前記第１分離層と接する領域が導電性であり、
前記ベース基板の前記第１分離層と接する領域に印加した電圧が、前記第１ＭＩＳＦＥＴへのバックゲート電圧として作用する
請求項２に記載の半導体デバイス。
【請求項５】
前記ベース基板と前記第２分離層とが接し、
前記ベース基板の前記第２分離層と接する領域が導電性であり、
前記ベース基板の前記第２分離層と接する領域に印加した電圧が、前記第２ＭＩＳＦＥＴへのバックゲート電圧として作用する
請求項２に記載の半導体デバイス。
【請求項６】
前記第１半導体結晶層がＩＶ族半導体結晶からなり、前記第１ＭＩＳＦＥＴがＰチャネル型ＭＩＳＦＥＴであり、
前記第２半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなり、前記第２ＭＩＳＦＥＴがＮチャネル型ＭＩＳＦＥＴである
請求項１から請求項５の何れか一項に記載の半導体デバイス。
【請求項７】
前記第１半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなり、前記第１ＭＩＳＦＥＴがＮチャネル型ＭＩＳＦＥＴであり、
前記第２半導体結晶層がＩＶ族半導体結晶からなり、前記第２ＭＩＳＦＥＴがＰチャネル型ＭＩＳＦＥＴである
請求項１から請求項５の何れか一項に記載の半導体デバイス。
【請求項８】
前記導電性物質が、ＴｉＮ、ＴａＮ、グラフェン、ＨｆＮまたはＷＮである
請求項１から請求項７の何れか一項に記載の半導体デバイス。
【請求項９】
請求項１から請求項８の何れか一項に記載の半導体デバイスに用いる半導体基板であって、
前記ベース基板と、
前記ベース基板表面の一部の上方に位置する第１半導体結晶層と、
前記ベース基板表面の前記一部とは異なる他部の上方に位置する第２半導体結晶層と、
を有する半導体基板。
【請求項１０】
前記ベース基板と前記第１半導体結晶層または前記第２半導体結晶層との間に位置し、前記ベース基板と前記第１半導体結晶層または前記第２半導体結晶層とを電気的に分離する分離層
をさらに有する請求項９に記載の半導体基板。
【請求項１１】
前記分離層が、非晶質絶縁体からなる
請求項１０に記載の半導体基板。
【請求項１２】
前記分離層が、当該分離層の上に位置する半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる
請求項１０に記載の半導体基板。
【請求項１３】
前記第１半導体結晶層および前記第２半導体結晶層から選択された１つの半導体結晶層と前記ベース基板とが接合面で接し、
前記接合面の近傍における前記ベース基板の領域に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、
前記接合面の近傍における前記半導体結晶層の領域に、前記ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有する
請求項９から請求項１２の何れか一項に記載の半導体基板。
【請求項１４】
前記第１半導体結晶層を複数有し、
前記第２半導体結晶層を複数有し、
複数の前記第１半導体結晶層のそれぞれが、前記ベース基板の上面と平行な面内で規則的に配列され、
複数の前記第２半導体結晶層のそれぞれが、前記ベース基板の上面と平行な面内で規則的に配列されている
請求項９から請求項１３の何れか一項に記載の半導体基板。
【請求項１５】
請求項８から請求項１３の何れか一項に記載の半導体基板を製造する方法であって、
前記ベース基板表面の一部の上方に前記第１半導体結晶層を形成する第１半導体結晶層形成ステップと、
前記ベース基板表面の前記一部とは異なる他部の上方に前記第２半導体結晶層を形成する第２半導体結晶層形成ステップと、を有し、
前記第２半導体結晶層形成ステップが、
半導体結晶層形成基板上に前記第２半導体結晶層をエピタキシャル結晶成長法により形成するエピタキシャル成長ステップと、
前記ベース基板の上、前記第２半導体結晶層の上、または、前記ベース基板および前記第２半導体結晶層の両方の上に、前記ベース基板と前記第２半導体結晶層とを電気的に分離する第２分離層を形成するステップと、
前記ベース基板上の前記第２分離層と前記第２半導体結晶層とが接合するように、前記第２半導体結晶層上の前記第２分離層と前記ベース基板とが接合するように、または、前記ベース基板上の前記第２分離層と前記第２半導体結晶層上の前記第２分離層とが接合するように、前記ベース基板と、前記半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、
を有する半導体基板の製造方法。
【請求項１６】
前記第１半導体結晶層形成ステップが、
半導体結晶層形成基板上に前記第１半導体結晶層をエピタキシャル結晶成長法により形成するエピタキシャル成長ステップと、
前記ベース基板の上、前記第１半導体結晶層の上、または、前記ベース基板および前記第１半導体結晶層の両方の上に、前記ベース基板と前記第１半導体結晶層とを電気的に分離する第１分離層を形成するステップと、
前記ベース基板上の前記第１分離層と前記第１半導体結晶層とが接合するように、前記第１半導体結晶層上の前記第１分離層と前記ベース基板とが接合するように、または、前記ベース基板上の前記第１分離層と前記第１半導体結晶層上の前記第１分離層とが接合するように、前記ベース基板と、前記半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、
を有する請求項１５に記載の半導体基板の製造方法。
【請求項１７】
前記第１半導体結晶層がＳｉＧｅからなり、前記第２半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなり、
前記第１半導体結晶層形成ステップの前に、絶縁体からなる第１分離層を前記ベース基板の上に形成するステップを有し、
前記第１半導体結晶層形成ステップが、
前記第１分離層の上に、前記第１半導体結晶層の出発材料となるＳｉＧｅ層を形成するステップと、
前記ＳｉＧｅ層を酸化雰囲気中で加熱し、表面を酸化することで前記ＳｉＧｅ層中のＧｅ原子の濃度を高めるステップと、
前記ベース基板表面の前記他部の上方の前記ＳｉＧｅ層をエッチングするステップと、
を有する請求項１５に記載の半導体基板の製造方法。
【請求項１８】
前記第１半導体結晶層がＩＶ族半導体結晶からなり、前記第２半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなり、
ＩＶ族半導体結晶からなる半導体層材料基板の表面に、絶縁体からなる第１分離層を形成するステップと、
前記第１分離層を通して、陽イオンを前記半導体層材料基板の分離予定深さに注入するステップと、
前記第１分離層の表面と前記ベース基板の表面とが接合されるように、前記半導体層材料基板と前記ベース基板とを貼り合わせるステップと、
前記半導体層材料基板および前記ベース基板を加熱し、前記分離予定深さに注入した前記陽イオンと前記半導体層材料基板を構成するＩＶ族原子とを反応させることで、前記分離予定深さに位置する前記ＩＶ族半導体結晶を変性するステップと、
前記半導体層材料基板と前記ベース基板とを分離することで、前記変性するステップで変性させた前記ＩＶ族半導体結晶の変性部位より前記ベース基板側に位置する前記ＩＶ族半導体結晶を、前記半導体層材料基板から剥離するステップと、
前記ベース基板に残留した前記ＩＶ族半導体結晶からなる半導体結晶層のうち、前記ベース基板表面の前記他部の上方に位置する領域をエッチングするステップと、
を有する請求項１５に記載の半導体基板の製造方法。
【請求項１９】
前記第１半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる第１分離層を、選択エピタキシャル成長法により、前記ベース基板表面の前記一部の上方にのみ選択的に形成するステップをさらに有し、
前記第１半導体結晶層形成ステップが、選択エピタキシャル成長法により、前記第１分離層の上にのみ前記第１半導体結晶層を選択的に形成するステップである
請求項１５に記載の半導体基板の製造方法。
【請求項２０】
前記第１半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる第１分離層を、前記ベース基板表面の上方にエピタキシャル成長法により形成するステップをさらに有し、
前記第１半導体結晶層形成ステップが、
前記第１分離層の上に前記第１半導体結晶層をエピタキシャル成長法により形成するステップと、
前記ベース基板表面の前記他部の上方の、前記第１半導体結晶層および前記第１分離層をエッチングするステップと、を含む、
請求項１５に記載の半導体基板の製造方法。
【請求項２１】
前記第１半導体結晶層形成ステップが、選択エピタキシャル成長法により、前記ベース基板表面の前記一部の上方にのみ前記第１半導体結晶層を選択的に形成するステップである
請求項１５に記載の半導体基板の製造方法。
【請求項２２】
前記第１半導体結晶層形成ステップが、
前記ベース基板表面の上方に前記第１半導体結晶層をエピタキシャル成長法により形成するステップと、
前記ベース基板表面の前記他部の上方の前記第１半導体結晶層をエッチングするステップと、を含む、
請求項１５に記載の半導体基板の製造方法。
【請求項２３】
前記ベース基板の表面近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、
前記第１半導体結晶層をエピタキシャル成長法により形成するステップにおいて、前記ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子で第１半導体結晶層をドープする
請求項２１または請求項２２に記載の半導体基板の製造方法。
【請求項２４】
前記半導体結晶層形成基板の上に半導体結晶層を形成する前に、前記半導体結晶層形成基板の表面に、結晶性犠牲層をエピタキシャル結晶成長法により形成するステップと、
前記ベース基板と前記半導体結晶層形成基板とを貼り合わせた後に、前記結晶性犠牲層を除去することにより、前記半導体結晶層形成基板上にエピタキシャル結晶成長法により形成された半導体結晶層と前記半導体結晶層形成基板とを分離するステップと、
をさらに有する請求項１５から請求項１３の何れか一項に記載の半導体基板の製造方法。
【請求項２５】
前記第１半導体結晶層をエピタキシャル成長させた後に前記第１半導体結晶層を規則的な配列にパターニングするステップ、または前記第１半導体結晶層を予め規則的な配列に選択的にエピタキシャル成長させるステップ、のいずれかのステップと、
前記第２半導体結晶層をエピタキシャル成長させた後に前記第２半導体結晶層を規則的な配列にパターニングするステップ、または前記第２半導体結晶層を予め規則的な配列に選択的にエピタキシャル成長させるステップ、のいずれかのステップと、を有する
請求項１５から請求項２４の何れか一項に記載の半導体基板の製造方法。
【請求項２６】
請求項１５から請求項２５の何れか一項に記載の半導体基板の製造方法を用いて、前記第１半導体結晶層および前記第２半導体結晶層を有する半導体基板を製造するステップと、
前記第１半導体結晶層および前記第２半導体結晶層のそれぞれの上に、仕事関数ΦＭが、数１および数２の少なくとも一方の関係を満たす導電性物質を形成するステップと、
ゲート電極が形成される領域の前記導電性物質を除去するステップと、
前記導電性物質が除去された領域にゲート絶縁層およびゲート電極を形成するステップと、
前記導電性物質をパターニングおよび加熱して、前記第１半導体結晶上の前記ゲート電極の両側に第１ソースおよび第１ドレインを形成し、前記第２半導体結晶上の前記ゲート電極の両側に第２ソースおよび第２ドレインを形成するステップと、
を有する半導体デバイスの製造方法。
（数１） φ１＜ΦＭ＜φ２＋Ｅｇ２
（数２） ｜ΦＭ−φ１｜≦０．１ｅＶ、かつ、｜（φ２＋Ｅｇ２）−ΦＭ｜≦０．１ｅＶ
（ただし、φ１は、前記第１半導体結晶層および前記第２半導体結晶層のうち、一部がＮ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力、φ２およびＥｇ２は、前記第１半導体結晶層および前記第２半導体結晶層のうち、一部がＰ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力および禁制帯幅を示す。）
【請求項１】
ベース基板と、
前記ベース基板表面の一部の上方に位置する第１半導体結晶層と、
前記ベース基板表面の前記一部とは異なる他部の上方に位置する第２半導体結晶層と、
前記第１半導体結晶層の一部をチャネルとし、第１ソースおよび第１ドレインを有する第１ＭＩＳＦＥＴと、
前記第２半導体結晶層の一部をチャネルとし、第２ソースおよび第２ドレインを有する第２ＭＩＳＦＥＴと、を有し、
前記第１ＭＩＳＦＥＴが、第１チャネル型のＭＩＳＦＥＴであり、前記第２ＭＩＳＦＥＴが、前記第１チャネル型とは相違する第２チャネル型のＭＩＳＦＥＴであり、
前記第１ソース、前記第１ドレイン、前記第２ソースおよび前記第２ドレインが、同一の導電性物質からなり、
前記導電性物質の仕事関数ΦＭが、数１および数２の少なくとも一方の関係を満たす
半導体デバイス。
（数１） φ１＜ΦＭ＜φ２＋Ｅｇ２
（数２） ｜ΦＭ−φ１｜≦０．１ｅＶ、かつ、｜（φ２＋Ｅｇ２）−ΦＭ｜≦０．１ｅＶ
（ただし、φ１は、前記第１半導体結晶層および前記第２半導体結晶層のうち、一部がＮ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力、φ２およびＥｇ２は、前記第１半導体結晶層および前記第２半導体結晶層のうち、一部がＰ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力および禁制帯幅を示す。）
【請求項２】
前記ベース基板と前記第１半導体結晶層との間に位置し、前記ベース基板と前記第１半導体結晶層とを電気的に分離する第１分離層と、
前記ベース基板と前記第２半導体結晶層との間に位置し、前記ベース基板と前記第２半導体結晶層とを電気的に分離するする第２分離層と、
をさらに有する請求項１に記載の半導体デバイス。
【請求項３】
前記ベース基板と前記第１半導体結晶層とが接合面で接し、
前記接合面の近傍における前記ベース基板の領域に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、
前記接合面の近傍における前記第１半導体結晶層の領域に、前記ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有し、
前記ベース基板と前記第２半導体結晶層との間に位置し、前記ベース基板と前記第２半導体結晶層とを電気的に分離する第１分離層をさらに有する
請求項１に記載の半導体デバイス。
【請求項４】
前記ベース基板と前記第１分離層とが接し、
前記ベース基板の前記第１分離層と接する領域が導電性であり、
前記ベース基板の前記第１分離層と接する領域に印加した電圧が、前記第１ＭＩＳＦＥＴへのバックゲート電圧として作用する
請求項２に記載の半導体デバイス。
【請求項５】
前記ベース基板と前記第２分離層とが接し、
前記ベース基板の前記第２分離層と接する領域が導電性であり、
前記ベース基板の前記第２分離層と接する領域に印加した電圧が、前記第２ＭＩＳＦＥＴへのバックゲート電圧として作用する
請求項２に記載の半導体デバイス。
【請求項６】
前記第１半導体結晶層がＩＶ族半導体結晶からなり、前記第１ＭＩＳＦＥＴがＰチャネル型ＭＩＳＦＥＴであり、
前記第２半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなり、前記第２ＭＩＳＦＥＴがＮチャネル型ＭＩＳＦＥＴである
請求項１から請求項５の何れか一項に記載の半導体デバイス。
【請求項７】
前記第１半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなり、前記第１ＭＩＳＦＥＴがＮチャネル型ＭＩＳＦＥＴであり、
前記第２半導体結晶層がＩＶ族半導体結晶からなり、前記第２ＭＩＳＦＥＴがＰチャネル型ＭＩＳＦＥＴである
請求項１から請求項５の何れか一項に記載の半導体デバイス。
【請求項８】
前記導電性物質が、ＴｉＮ、ＴａＮ、グラフェン、ＨｆＮまたはＷＮである
請求項１から請求項７の何れか一項に記載の半導体デバイス。
【請求項９】
請求項１から請求項８の何れか一項に記載の半導体デバイスに用いる半導体基板であって、
前記ベース基板と、
前記ベース基板表面の一部の上方に位置する第１半導体結晶層と、
前記ベース基板表面の前記一部とは異なる他部の上方に位置する第２半導体結晶層と、
を有する半導体基板。
【請求項１０】
前記ベース基板と前記第１半導体結晶層または前記第２半導体結晶層との間に位置し、前記ベース基板と前記第１半導体結晶層または前記第２半導体結晶層とを電気的に分離する分離層
をさらに有する請求項９に記載の半導体基板。
【請求項１１】
前記分離層が、非晶質絶縁体からなる
請求項１０に記載の半導体基板。
【請求項１２】
前記分離層が、当該分離層の上に位置する半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる
請求項１０に記載の半導体基板。
【請求項１３】
前記第１半導体結晶層および前記第２半導体結晶層から選択された１つの半導体結晶層と前記ベース基板とが接合面で接し、
前記接合面の近傍における前記ベース基板の領域に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、
前記接合面の近傍における前記半導体結晶層の領域に、前記ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有する
請求項９から請求項１２の何れか一項に記載の半導体基板。
【請求項１４】
前記第１半導体結晶層を複数有し、
前記第２半導体結晶層を複数有し、
複数の前記第１半導体結晶層のそれぞれが、前記ベース基板の上面と平行な面内で規則的に配列され、
複数の前記第２半導体結晶層のそれぞれが、前記ベース基板の上面と平行な面内で規則的に配列されている
請求項９から請求項１３の何れか一項に記載の半導体基板。
【請求項１５】
請求項８から請求項１３の何れか一項に記載の半導体基板を製造する方法であって、
前記ベース基板表面の一部の上方に前記第１半導体結晶層を形成する第１半導体結晶層形成ステップと、
前記ベース基板表面の前記一部とは異なる他部の上方に前記第２半導体結晶層を形成する第２半導体結晶層形成ステップと、を有し、
前記第２半導体結晶層形成ステップが、
半導体結晶層形成基板上に前記第２半導体結晶層をエピタキシャル結晶成長法により形成するエピタキシャル成長ステップと、
前記ベース基板の上、前記第２半導体結晶層の上、または、前記ベース基板および前記第２半導体結晶層の両方の上に、前記ベース基板と前記第２半導体結晶層とを電気的に分離する第２分離層を形成するステップと、
前記ベース基板上の前記第２分離層と前記第２半導体結晶層とが接合するように、前記第２半導体結晶層上の前記第２分離層と前記ベース基板とが接合するように、または、前記ベース基板上の前記第２分離層と前記第２半導体結晶層上の前記第２分離層とが接合するように、前記ベース基板と、前記半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、
を有する半導体基板の製造方法。
【請求項１６】
前記第１半導体結晶層形成ステップが、
半導体結晶層形成基板上に前記第１半導体結晶層をエピタキシャル結晶成長法により形成するエピタキシャル成長ステップと、
前記ベース基板の上、前記第１半導体結晶層の上、または、前記ベース基板および前記第１半導体結晶層の両方の上に、前記ベース基板と前記第１半導体結晶層とを電気的に分離する第１分離層を形成するステップと、
前記ベース基板上の前記第１分離層と前記第１半導体結晶層とが接合するように、前記第１半導体結晶層上の前記第１分離層と前記ベース基板とが接合するように、または、前記ベース基板上の前記第１分離層と前記第１半導体結晶層上の前記第１分離層とが接合するように、前記ベース基板と、前記半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、
を有する請求項１５に記載の半導体基板の製造方法。
【請求項１７】
前記第１半導体結晶層がＳｉＧｅからなり、前記第２半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなり、
前記第１半導体結晶層形成ステップの前に、絶縁体からなる第１分離層を前記ベース基板の上に形成するステップを有し、
前記第１半導体結晶層形成ステップが、
前記第１分離層の上に、前記第１半導体結晶層の出発材料となるＳｉＧｅ層を形成するステップと、
前記ＳｉＧｅ層を酸化雰囲気中で加熱し、表面を酸化することで前記ＳｉＧｅ層中のＧｅ原子の濃度を高めるステップと、
前記ベース基板表面の前記他部の上方の前記ＳｉＧｅ層をエッチングするステップと、
を有する請求項１５に記載の半導体基板の製造方法。
【請求項１８】
前記第１半導体結晶層がＩＶ族半導体結晶からなり、前記第２半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなり、
ＩＶ族半導体結晶からなる半導体層材料基板の表面に、絶縁体からなる第１分離層を形成するステップと、
前記第１分離層を通して、陽イオンを前記半導体層材料基板の分離予定深さに注入するステップと、
前記第１分離層の表面と前記ベース基板の表面とが接合されるように、前記半導体層材料基板と前記ベース基板とを貼り合わせるステップと、
前記半導体層材料基板および前記ベース基板を加熱し、前記分離予定深さに注入した前記陽イオンと前記半導体層材料基板を構成するＩＶ族原子とを反応させることで、前記分離予定深さに位置する前記ＩＶ族半導体結晶を変性するステップと、
前記半導体層材料基板と前記ベース基板とを分離することで、前記変性するステップで変性させた前記ＩＶ族半導体結晶の変性部位より前記ベース基板側に位置する前記ＩＶ族半導体結晶を、前記半導体層材料基板から剥離するステップと、
前記ベース基板に残留した前記ＩＶ族半導体結晶からなる半導体結晶層のうち、前記ベース基板表面の前記他部の上方に位置する領域をエッチングするステップと、
を有する請求項１５に記載の半導体基板の製造方法。
【請求項１９】
前記第１半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる第１分離層を、選択エピタキシャル成長法により、前記ベース基板表面の前記一部の上方にのみ選択的に形成するステップをさらに有し、
前記第１半導体結晶層形成ステップが、選択エピタキシャル成長法により、前記第１分離層の上にのみ前記第１半導体結晶層を選択的に形成するステップである
請求項１５に記載の半導体基板の製造方法。
【請求項２０】
前記第１半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる第１分離層を、前記ベース基板表面の上方にエピタキシャル成長法により形成するステップをさらに有し、
前記第１半導体結晶層形成ステップが、
前記第１分離層の上に前記第１半導体結晶層をエピタキシャル成長法により形成するステップと、
前記ベース基板表面の前記他部の上方の、前記第１半導体結晶層および前記第１分離層をエッチングするステップと、を含む、
請求項１５に記載の半導体基板の製造方法。
【請求項２１】
前記第１半導体結晶層形成ステップが、選択エピタキシャル成長法により、前記ベース基板表面の前記一部の上方にのみ前記第１半導体結晶層を選択的に形成するステップである
請求項１５に記載の半導体基板の製造方法。
【請求項２２】
前記第１半導体結晶層形成ステップが、
前記ベース基板表面の上方に前記第１半導体結晶層をエピタキシャル成長法により形成するステップと、
前記ベース基板表面の前記他部の上方の前記第１半導体結晶層をエッチングするステップと、を含む、
請求項１５に記載の半導体基板の製造方法。
【請求項２３】
前記ベース基板の表面近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、
前記第１半導体結晶層をエピタキシャル成長法により形成するステップにおいて、前記ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子で第１半導体結晶層をドープする
請求項２１または請求項２２に記載の半導体基板の製造方法。
【請求項２４】
前記半導体結晶層形成基板の上に半導体結晶層を形成する前に、前記半導体結晶層形成基板の表面に、結晶性犠牲層をエピタキシャル結晶成長法により形成するステップと、
前記ベース基板と前記半導体結晶層形成基板とを貼り合わせた後に、前記結晶性犠牲層を除去することにより、前記半導体結晶層形成基板上にエピタキシャル結晶成長法により形成された半導体結晶層と前記半導体結晶層形成基板とを分離するステップと、
をさらに有する請求項１５から請求項１３の何れか一項に記載の半導体基板の製造方法。
【請求項２５】
前記第１半導体結晶層をエピタキシャル成長させた後に前記第１半導体結晶層を規則的な配列にパターニングするステップ、または前記第１半導体結晶層を予め規則的な配列に選択的にエピタキシャル成長させるステップ、のいずれかのステップと、
前記第２半導体結晶層をエピタキシャル成長させた後に前記第２半導体結晶層を規則的な配列にパターニングするステップ、または前記第２半導体結晶層を予め規則的な配列に選択的にエピタキシャル成長させるステップ、のいずれかのステップと、を有する
請求項１５から請求項２４の何れか一項に記載の半導体基板の製造方法。
【請求項２６】
請求項１５から請求項２５の何れか一項に記載の半導体基板の製造方法を用いて、前記第１半導体結晶層および前記第２半導体結晶層を有する半導体基板を製造するステップと、
前記第１半導体結晶層および前記第２半導体結晶層のそれぞれの上に、仕事関数ΦＭが、数１および数２の少なくとも一方の関係を満たす導電性物質を形成するステップと、
ゲート電極が形成される領域の前記導電性物質を除去するステップと、
前記導電性物質が除去された領域にゲート絶縁層およびゲート電極を形成するステップと、
前記導電性物質をパターニングおよび加熱して、前記第１半導体結晶上の前記ゲート電極の両側に第１ソースおよび第１ドレインを形成し、前記第２半導体結晶上の前記ゲート電極の両側に第２ソースおよび第２ドレインを形成するステップと、
を有する半導体デバイスの製造方法。
（数１） φ１＜ΦＭ＜φ２＋Ｅｇ２
（数２） ｜ΦＭ−φ１｜≦０．１ｅＶ、かつ、｜（φ２＋Ｅｇ２）−ΦＭ｜≦０．１ｅＶ
（ただし、φ１は、前記第１半導体結晶層および前記第２半導体結晶層のうち、一部がＮ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力、φ２およびＥｇ２は、前記第１半導体結晶層および前記第２半導体結晶層のうち、一部がＰ型チャネルとして機能するほうの半導体結晶層を構成する結晶の電子親和力および禁制帯幅を示す。）
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図１５】
【図１６】
【公開番号】特開２０１３−１６７９２（Ｐ２０１３−１６７９２Ａ）
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願番号】特願２０１２−１３１８９１（Ｐ２０１２−１３１８９１）
【出願日】平成２４年６月１１日（２０１２．６．１１）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度、独立行政法人新エネルギー・産業技術総合開発機構委託研究「ナノエレクトロニクス半導体新材料・新構造ナノ電子デバイス技術開発 ―シリコンプラットフォーム上ＩＩＩ−Ｖ族半導体チャネルトランジスタ技術の研究開発」、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００２０９３）住友化学株式会社 (8,981)
【出願人】（５０４１３７９１２）国立大学法人 東京大学 (1,942)
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願日】平成２４年６月１１日（２０１２．６．１１）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度、独立行政法人新エネルギー・産業技術総合開発機構委託研究「ナノエレクトロニクス半導体新材料・新構造ナノ電子デバイス技術開発 ―シリコンプラットフォーム上ＩＩＩ−Ｖ族半導体チャネルトランジスタ技術の研究開発」、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００２０９３）住友化学株式会社 (8,981)
【出願人】（５０４１３７９１２）国立大学法人 東京大学 (1,942)
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
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