半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法
【課題】管理コストを低減し、さらに、製造工程を削減して製造原価のコストダウンを図ることの可能な半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法の提案を目的とする。
【解決手段】所定の材料からなり、活性層41となる半導体と、所定の材料と同じ組成の材料からなり、ソース電極51、ドレイン電極53及び画素電極55の少なくとも一つとなる導電体とを備えた薄膜トランジスタ2の製造方法であって、非晶質の所定の材料からなる被処理体及び導電体(ソース電極51、ソース配線52、ドレイン電極53、ドレイン配線54及び画素電極55)を一括成膜し、さらに一括形成する工程と、形成された被処理体を結晶化させて活性層41とする工程とを有する方法としてある。
【解決手段】所定の材料からなり、活性層41となる半導体と、所定の材料と同じ組成の材料からなり、ソース電極51、ドレイン電極53及び画素電極55の少なくとも一つとなる導電体とを備えた薄膜トランジスタ2の製造方法であって、非晶質の所定の材料からなる被処理体及び導電体(ソース電極51、ソース配線52、ドレイン電極53、ドレイン配線54及び画素電極55)を一括成膜し、さらに一括形成する工程と、形成された被処理体を結晶化させて活性層41とする工程とを有する方法としてある。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法に関する。特に、所定の材料からなる酸化物半導体と、この酸化物半導体とともに形成され、前記所定の材料と同じ組成の材料からなる導電体とを備えることにより、製造工程を削減して製造原価のコストダウンを図ることができる、半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法に関する。さらに、特に、所定の材料からなる導電体を備えた半導体デバイスであって、前記所定の材料にプラズマ処理を行うことによって半導体化された半導体を備えることにより、製造工程を削減して製造原価のコストダウンを図ることができる、半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法に関する。
【背景技術】
【0002】
LCD(液晶表示装置)や有機EL(Electro Luminescence)表示装置などのアクティブマトリックス型の画像表示装置は、表示性能、省エネルギー等の理由から広く利用されている。特に、携帯電話やPDA(個人向け携帯情報端末)、パソコンやラップトップパソコン、テレビ等の表示装置として、ほぼ主流を占めるに至っている。これらの表示装置には、一般に、TFT(電界効果型薄膜トランジスタ)基板が用いられている。
【0003】
例えば、液晶表示装置は、TFT基板と対向基板との間に液晶などの表示材料を充填し、この表示材料に対して画素ごとに選択的に電圧を印加するように構成されている。ここで、TFT基板とは、非晶質シリコン薄膜や多結晶シリコン薄膜などの半導体薄膜(半導体膜とも呼ばれる)を活性層に用いるTFTが配置されている基板をいう。上記画像表示装置は、TFTのアクティブマトリクス回路により駆動される。一般に、TFT基板は、アレイ状にTFTが配置されているので、「TFTアレイ基板」とも呼ばれる。
【0004】
<TFT基板の従来の製造方法>
さて、このTFT基板の製造法としては、通常、5枚のマスクを使用する5枚マスクプロセスや、ハーフトーン露光技術を利用してマスクを4枚に減らした4枚マスクプロセス等が知られている。
ところで、このようなTFT基板の製造法は、5枚ないし4枚のマスクを使用することから、その製造プロセスは工程数が多くなりがちである。たとえば、4枚マスクプロセスの場合でも35ステップ(工程)、5枚マスクプロセスの場合では、40ステップ(工程)を超える工程が必要であることが知られている。このように工程数が多くなると、製造歩留りが低下する恐れがある。また、工程数が多いと、工程が複雑となりがちであり、製造コストが増大する恐れもある。
【0005】
(5枚のマスクを用いた製造方法)
図41は、従来例にかかるTFT基板の製造方法を説明するための概略図であり、(a)はゲート電極が形成された断面図を、(b)はエッチストッパーが形成された断面図を、(c)はソース電極及びドレイン電極が形成された断面図を、(d)は層間絶縁膜が形成された断面図を、(e)は透明電極が形成された断面図を示している。
図41(a)において、ガラス基板210上に、第一のマスク(図示せず)を用いて、ゲート電極212が形成されている。すなわち、まず、ガラス基板210上に、スパッタリングによって金属(たとえば、Al(アルミニウム)などの)を堆積させ、その後、第一のマスクを用いてホトリソグラフィー法によりレジストを形成し、所望形状にエッチングすることによってゲート電極212を形成し、レジストをアッシングする。
【0006】
次に、図41(b)に示すように、ガラス基板210及びゲート電極212上に、SiN膜(窒化シリコン膜)となるゲート絶縁膜213,及び,α−Si:H(i)膜214を順に積層する。続いて、チャンネル保護層であるSiN膜(窒化シリコン膜)を堆積させ、さらに、第二のマスク(図示せず)を用いてホトリソグラフィー法によりレジストを形成し、CHFガスを用いてSiN膜を所望の形状にドライエッチングし、エッチストッパー215を形成し、レジストをアッシングする。
【0007】
次に、図41(c)に示すように、α−Si:H(i)膜214及びエッチストッパー215上に、α−Si:H(n)膜216を堆積させ、さらに、その上にCr/Al二層膜を真空蒸着、あるいは、スパッタリング法を用いて堆積させる。続いて、第三のマスク(図示せず)を用いてホトリソグラフィー法によりレジストを形成し、Cr(クロム)/Al二層膜をエッチングし、所望の形状のソース電極217a及びドレイン電極217bを形成する。このエッチングは、Alに対しては、H3PO4−CH3COOH−HNO3を用いたホトエッチングによって行われ、また、Crに対しては、硝酸第二セリウムアンモニウム水溶液を用いたホトエッチングによって行われる。さらに、α−Si:H膜(216及び214)に対して、CHFガスを用いたドライエッチングとヒドラジン水溶液(NH2NH2・H2O)を用いたウェットエッチングを併用してエッチングし、所望の形状のα−Si:H(n)膜216及びα−Si:H(i)膜214を形成し、レジストをアッシングする。
【0008】
次に、図41(d)に示すように、透明電極219を形成する前に、ゲート絶縁膜213,エッチストッパー215,ソース電極217a及びドレイン電極217b上に、層間絶縁膜218を堆積させる。続いて、第四のマスク(図示せず)を用いてホトリソグラフィー法によりレジストを形成し、層間絶縁膜218をエッチングし、ソース電極217aと次に述べる透明電極219とを電気的に接続するための開口部218aを形成し、レジストをアッシングする。
【0009】
次に、図41(e)に示すように、ソース電極217a及びドレイン電極217bのパターンが形成された領域の層間絶縁膜218上に、酸化インジウムと酸化亜鉛を主成分とする非晶質透明導電膜をスパッタリング法で堆積させる。続いて、第五のマスク(図示せず)を用いてホトリソグラフィー法によりレジストを形成し、非晶質透明導電膜を蓚酸4重量%の水溶液をエッチャントとして用いてホトエッチングを行い、ソース電極217aと電気的に接続するような形状にパターニングし、レジストをアッシングする。これによって、透明電極219が形成される。
このように、本従来例によるTFT基板の製造方法によれば、5枚のマスクが必要である。
【0010】
(3枚のマスクを用いた製造方法)
上記従来の技術を改良する技術として、マスクの数を(例えば、5枚から3枚に)減らし、より製造工程を削減した方法でTFT基板を製造する技術が種々提案されている。たとえば、下記特許文献1〜7には、3枚のマスクを用いたTFT基板の製造方法が記載されている。
【0011】
また、特許文献8〜14には、半導体層として、In、Zn、及びSnのいずれかを含む非晶質酸化物を用いた技術が開示されている。
【特許文献1】特開2004−317685号公報
【特許文献2】特開2004−319655号公報
【特許文献3】特開2005−017669号公報
【特許文献4】特開2005−019664号公報
【特許文献5】特開2005−049667号公報
【特許文献6】特開2005−106881号公報
【特許文献7】特開2005−108912号公報
【特許文献8】特開2006−165527号公報
【特許文献9】特開2006−165528号公報
【特許文献10】特開2006−165529号公報
【特許文献11】特開2006−165530号公報
【特許文献12】特開2006−165531号公報
【特許文献13】特開2006−165532号公報
【特許文献14】特開2006−173580号公報
【発明の開示】
【発明が解決しようとする課題】
【0012】
しかしながら、従来の半導体デバイス(薄膜トランジスタなどを含む)では、半導体と導電体の材料の組成が異なっていることは当然と考えられていた。このため、半導体と導電体の材料の共用化を図り、管理コストを低減することについては、想定すらされていなかった。また、半導体層と導電体層を別々に成膜することは当然と考えられていた。このため、半導体層と導電体層をともに成膜(一括成膜)し、ともにエッチング(一括形成)することによって、生産性を向上させることについては、すなわち、製造工程を削減して製造原価のコストダウンを図ることについては、想定すらされていなかった。
また、上記特許文献1〜7に記載された3枚のマスクを用いたTFT基板の製造方法は、ゲート絶縁膜の陽極酸化工程が付加されているなど、非常に煩雑な製造プロセスであり、実用に供することが困難な技術であるといった問題があった。
さらに、上記特許文献8〜14に記載された非晶質酸化物からなる半導体の技術では、上記のように生産性を向上させることはできない。
【0013】
本発明は、係る課題に鑑みなされたものであり、半導体と導電体の材料の共用化を図ることによって、管理コストを低減し、さらに、半導体と導電体の一括成膜や一括形成により、製造工程を削減して製造原価のコストダウンを図ることの可能な半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法の提案を目的とする。
【課題を解決するための手段】
【0014】
上記目的を達成するために、本発明の半導体デバイスは、所定の材料からなる半導体を備えた半導体デバイスであって、前記所定の材料と同じ組成の材料からなる導電体を備えた構成としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。
なお、半導体デバイスとは、半導体素子、半導体部品、半導体装置、集積回路などをいう。
【0015】
また、好ましくは、前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなるとよい。
このようにすると、結晶質の所定の材料が半導体特性を有し、非晶質の所定の材料が導電性を有することができる。また、半導体が結晶質であるので、安定して作動することができる。
【0016】
また、好ましくは、前記所定の材料が、酸化インジウムを主成分とするとよい。
さらに好ましくは、前記所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有しているとよい。
このようにすると、所定の材料の状態、例えば、非晶質であるか結晶質であるかによって、導電体として機能したり、あるいは、半導体として機能したりすることができる。
【0017】
上記目的を達成するために、本発明の半導体デバイスの製造方法は、所定の材料からなる半導体と、前記所定の材料と同じ組成の材料からなる導電体を備えた半導体デバイスの製造方法であって、結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程を有する方法としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。
【0018】
上記目的を達成するために、本発明の半導体デバイスの製造方法は、所定の材料からなる半導体と、前記所定の材料と同じ組成の材料からなる導電体を備えた半導体デバイスの製造方法であって、非晶質の前記所定の材料からなる被処理体及び前記導電体を一括成膜し、さらに一括形成する工程と、形成された前記被処理体を結晶化させて前記半導体とする工程とを有する方法としてある。
このようにすると、半導体層と導電体層をともに成膜(一括成膜)し、ともにエッチング(一括形成)することによって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。
【0019】
また、好ましくは、前記半導体と前記導電体を接続する金属層を形成する工程を有するとよい。
このようにすると、半導体と導電体を確実に電気的に接続させることができる。
【0020】
また、好ましくは、前記所定の材料が、酸化インジウムを主成分とするとよい。
さらに好ましくは、前記所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有しているとよい。
このようにすると、所定の材料の状態、例えば、非晶質であるか結晶質であるかによって、導電体として機能したり、あるいは、半導体として機能したりすることができる。
【0021】
上記目的を達成するために、本発明の薄膜トランジスタは、ゲート電極、ゲート絶縁膜、活性層、ソース電極、ドレイン電極、及び、画素電極を備えた薄膜トランジスタであって、所定の材料からなり、前記活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、前記ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体とを備えた構成としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。
【0022】
また、好ましくは、前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなるとよい。
このようにすると、結晶質の所定の材料が半導体特性を有し、非晶質の所定の材料が導電性を有することができる。また、半導体が結晶質であるので、安定して作動することができる。
【0023】
また、好ましくは、前記所定の材料が、酸化インジウムを主成分とするとよい。
さらに好ましくは、前記所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有しているとよい。
このようにすると、所定の材料の状態、例えば、非晶質であるか結晶質であるかによって、導電体として機能したり、あるいは、半導体として機能したりすることができる。
【0024】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体とを備えた薄膜トランジスタの製造方法であって、結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程を有する方法としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。また、様々な薄膜トランジスタに本発明を適用することができる。
【0025】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体とを備えた薄膜トランジスタの製造方法であって、非晶質の前記所定の材料からなる被処理体及び前記導電体を一括成膜し、さらに一括形成する工程と、形成された前記被処理体を結晶化させて前記半導体とする工程とを有する方法としてある。
このようにすると、半導体層と導電体層の一括成膜及び一括形成によって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。また、様々な薄膜トランジスタに本発明を適用することができる。
【0026】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備えた薄膜トランジスタの製造方法であって、基板の上方に、ゲート電極を形成する工程と、前記基板及びゲート電極の上方に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上方に、結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程とを有する方法としてある。
このようにすると、ボトムゲート型の薄膜トランジスタの製造方法において、材料の共用化を図ることができ、管理コストを低減することができる。また、ソース電極、ドレイン電極及び画素電極の一括成膜及び一括形成により、製造工程を削減して製造原価のコストダウンを図ることができる。
【0027】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備えた薄膜トランジスタの製造方法であって、基板の上方に、ゲート電極を形成する工程と、前記基板及びゲート電極の上方に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上方に、非晶質の前記所定の材料からなり、前記活性層となる被処理体、及び、前記導電体を一括成膜し、さらに一括形成する工程と、形成された前記被処理体を結晶化させて前記半導体とする工程とを有する方法としてある。
このようにすると、ボトムゲート型の薄膜トランジスタの製造方法において、半導体と導電体の一括成膜及び一括形成によって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。
【0028】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備えた薄膜トランジスタの製造方法であって、基板の上方に、結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程と、前記基板、半導体及び導電体の上方に、ゲート絶縁膜を形成する工程と、前記半導体の上方の、前記ゲート絶縁膜の上方にゲート電極を形成する工程とを有する方法としてある。
このようにすると、トップゲート型の薄膜トランジスタの製造方法において、材料の共用化を図ることができ、管理コストを低減することができる。また、ソース電極、ドレイン電極及び画素電極の一括成膜及び一括形成により、製造工程を削減して製造原価のコストダウンを図ることができる。
【0029】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備えた薄膜トランジスタの製造方法であって、基板の上方に、非晶質の前記所定の材料からなり、前記活性層となる被処理体、及び、前記導電体を一括成膜し、さらに一括形成する工程と、形成された前記被処理体を結晶化させて前記半導体とする工程と、前記基板、半導体及び導電体の上方に、ゲート絶縁膜を形成する工程と、前記半導体の上方の、前記ゲート絶縁膜の上方にゲート電極を形成する工程とを有する方法としてある。
このようにすると、トップゲート型の薄膜トランジスタの製造方法において、半導体層と導電体層の一括成膜及び一括形成することによって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。
【0030】
また、好ましくは、前記半導体と前記導電体を接続する金属層を形成する工程を有するとよい。
このようにすると、半導体と導電体を確実に電気的に接続させることができる。
【0031】
また、好ましくは、保護層を形成する工程を有するとよい。
このようにすると、液晶表示装置などに用いられる薄膜トランジスタとすることができる。
【0032】
また、好ましくは、前記所定の材料が、酸化インジウムを主成分とするとよい。
さらに好ましくは、前記所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有しているとよい。
このようにすると、所定の材料の状態、例えば、非晶質であるか結晶質であるかによって、導電体として機能したり、あるいは、半導体として機能したりすることができる。
【0033】
上記目的を達成するために、本発明の半導体デバイスは、所定の材料からなる導電体を備えた半導体デバイスであって、前記所定の材料にプラズマ処理を行うことによって半導体化された半導体を備えた構成としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。また、半導体は、所定の材料からなる導電体の一部にプラズマ処理を行うことにより得られる半導体でもよく、また、導電体とは別に形成された所定の材料からなる薄膜にプラズマ処理を行うことにより得られる半導体でもよい。
なお、半導体デバイスとは、半導体素子、半導体部品、半導体装置、集積回路などをいう。
【0034】
また、好ましくは、前記所定の材料が、非晶質金属酸化物であるとよい。
非晶質金属酸化物は、酸素欠損によりキャリアを発生している。したがって、プラズマ処理により酸素欠損を制御することによって、キャリア濃度を容易に制御することができる。すなわち、所定の材料を用いた薄膜の性質を自在に制御でき、例えば、所定の材料を用いて導電体と半導体を設けることができたり、あるいは、導電体の導電性や半導体の特性などを容易に設定することができる。
【0035】
また、好ましくは、前記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有するとよい。このようにすると、安定した導電性と安定した半導体特性を両立できる。
さらに好ましくは、前記非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有しているとよい。このようにすると、効果的に薄膜トランジスタの特性を安定化することができる。
【0036】
上記目的を達成するために、本発明の半導体デバイスの製造方法は、所定の材料からなる導電体と、前記所定の材料を基材とした半導体を備えた半導体デバイスの製造方法であって、前記所定の材料をプラズマ処理により半導体化し、前記半導体とする工程を有する方法としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。
【0037】
上記目的を達成するために、本発明の半導体デバイスの製造方法は、所定の材料からなる導電体と、前記所定の材料を基材とした半導体を備えた半導体デバイスの製造方法であって、前記所定の材料を成膜し、被処理体及び前記導電体を形成する工程と、前記被処理体をプラズマ処理により半導体化し、前記半導体とする工程とを有する方法としてある。
このようにすると、半導体となる被処理体と導電体をともに成膜(一括成膜)し、被処理体と導電体をともにエッチング(一括形成)することによって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。
【0038】
上記目的を達成するために、本発明の半導体デバイスの製造方法は、所定の材料からなる導電体と、前記所定の材料を基材とした半導体を備えた半導体デバイスの製造方法であって、前記所定の材料を成膜する工程と、成膜された前記所定の材料の一部をプラズマ処理により半導体化する工程と、成膜された前記所定の材料をエッチングして、前記導電体及び半導体を形成する工程とを有する方法としてある。
このようにすると、半導体となる被処理体と導電体をともに成膜(一括成膜)し、半導体と導電体をともにエッチング(一括形成)することによって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。
【0039】
また、好ましくは、前記プラズマ処理により半導体化する際、前記導電体とする領域を覆い、かつ、半導体化させる領域にプラズマを接触させるための開口部を有する遮蔽層を用いるとよい。
このようにすると、半導体の形状や配置などを任意に形成することができる。
なお、開口部の形状、数量、配置などは特に限定されるものではない。
【0040】
上記目的を達成するために、本発明の薄膜トランジスタは、ゲート電極、ゲート絶縁膜、活性層、ソース電極、ドレイン電極、及び、画素電極を備えた薄膜トランジスタであって、所定の材料からなり、前記ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、前記所定の材料にプラズマ処理を行うことによって半導体化された前記活性層とを備えた構成としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。
【0041】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、前記所定の材料を基材とし、活性層となる半導体とを備えた薄膜トランジスタの製造方法であって、前記所定の材料をプラズマ処理により半導体化し、前記半導体とする工程を有する方法としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。
【0042】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、前記所定の材料を基材とし、活性層となる半導体とを備えた薄膜トランジスタの製造方法であって、前記所定の材料を成膜し、被処理体及び前記導電体を形成する工程と、前記被処理体をプラズマ処理により半導体化し、前記半導体とする工程とを有する方法としてある。
このようにすると、半導体となる被処理体と導電体をともに成膜(一括成膜)し、被処理体と導電体をともにエッチング(一括形成)することによって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。
【0043】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、前記所定の材料を基材とし、活性層となる半導体とを備えた薄膜トランジスタの製造方法であって、前記所定の材料を成膜する工程と、成膜された前記所定の材料の一部をプラズマ処理により半導体化する工程と、成膜された前記所定の材料をエッチングして、前記導電体及び半導体を形成する工程とを有する方法としてある。
このようにすると、半導体となる被処理体と導電体をともに成膜(一括成膜)し、半導体と導電体をともにエッチング(一括形成)することによって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。
【0044】
また、好ましくは、保護層を形成する工程を有するとよい。
このようにすると、液晶表示装置などに用いられる薄膜トランジスタとすることができる。
【図面の簡単な説明】
【0045】
【図1】図1は、本発明の第一実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図2】図2は、本発明の第一実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート電極及びゲート配線の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図3】図3は、本発明の第一実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は保護層の形成された平面図を示しており、(b)は(a)の断面図を示している。
【図4】図4は、本発明の第二実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図5】図5は、本発明の第二実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図6】図6は、ゲート長さ及びゲート幅を説明するための概略拡大図であり、(a)は平面図を示しており、(b)は(a)の断面図を示している。
【図7】図7は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第一応用例を説明するための概略フローチャート図を示している。
【図8】図8は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第一応用例を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図9】図9は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第二応用例を説明するための概略フローチャート図を示している。
【図10】図10は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第二応用例を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、金属層及び開口部の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はソース電極、ソース配線、活性層、ドレイン電極、ドレイン配線、画素電極及びゲート配線パッドの形成された平面図を示しており、(d)は(c)の断面図を示している。
【図11】図11は、本発明の第三実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図12】図12は、本発明の第三実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は活性層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図13】図13は、本発明の第三実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート絶縁膜、ゲート電極及びゲート配線の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図14】図14は、本発明の第四実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図15】図15は、本発明の第四実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はゲート絶縁膜、ゲート電極、ゲート配線及び保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図16】図16は、本発明の第四実施形態に係る薄膜トランジスタの製造方法の第三応用例を説明するための概略フローチャート図を示している。
【図17】図17は、本発明の第四実施形態に係る薄膜トランジスタの製造方法の第三応用例を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図18】図18は、本発明の第一実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
【図19】図19は、本発明の第二実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
【図20】図20は、本発明の第三実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
【図21】図21は、本発明の第五実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図22】図22は、本発明の第五実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート電極及びゲート配線の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図23】図23は、本発明の第五実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は保護層の形成された平面図を示しており、(b)は(a)の断面図を示している。
【図24】図24は、本発明の第六実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図25】図25は、本発明の第六実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図26】図26は、ゲート長さ及びゲート幅を説明するための概略拡大図であり、(a)は平面図を示しており、(b)は(a)の断面図を示している。
【図27】図27は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第四応用例を説明するための概略フローチャート図を示している。
【図28】図28は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第四応用例を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図29】図29は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第五応用例を説明するための概略フローチャート図を示している。
【図30】図30は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第五応用例を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、金属層及び開口部の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はソース電極、ソース配線、活性層、ドレイン電極、ドレイン配線、画素電極及びゲート配線パッドの形成された平面図を示しており、(d)は(c)の断面図を示している。
【図31】図31は、本発明の第七実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図32】図32は、本発明の第七実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は活性層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図33】図33は、本発明の第七実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート絶縁膜、ゲート電極及びゲート配線の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図34】図34は、本発明の第八実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図35】図35は、本発明の第八実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はゲート絶縁膜、ゲート電極、ゲート配線及び保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図36】図36は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第六応用例を説明するための概略フローチャート図を示している。
【図37】図37は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第六応用例を説明するための要部の概略図であり、(a)は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はゲート絶縁膜、ゲート電極、ゲート配線及び保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図38】図38は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第七応用例を説明するための概略フローチャート図を示している。
【図39】図39は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第七応用例を説明するための要部の概略図であり、(a)は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極、金属層、ゲート絶縁膜、ゲート電極及びゲート配線の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層が形成され、金属層の一部がエッチングされた平面図を示しており、(d)は(c)の断面図を示している。
【図40】図40は、本発明の第四実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
【図41】従来例にかかるTFT基板の製造方法を説明するための概略図であり、(a)はゲート電極が形成された断面図を、(b)はエッチストッパーが形成された断面図を、(c)はソース電極及びドレイン電極が形成された断面図を、(d)は層間絶縁膜が形成された断面図を、(e)は透明電極が形成された断面図を示している。
【発明を実施するための最良の形態】
【0046】
[薄膜トランジスタの製造方法の第一実施形態]
図1は、本発明の第一実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図2は、本発明の第一実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート電極及びゲート配線の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(d)は(c)の断面図を示している。
図1、図2(a)及び図2(b)において、まず、透明なガラス基板1010が用意され、このガラス基板1010上に、第一のマスク(図示せず)を用いたフォトリソグラフィー法により、金属薄膜よりなる所望の形状のゲート電極1021及びゲート配線1022を形成する(ステップS1001)。
なお、基板は、ガラス基板1010に限定されるものではなく、薄膜トランジスタ1001の用途に応じて様々な材料からなる基板を用いることができる。たとえば、可撓性を有する樹脂製のフィルム基板などを用いてもよい。
【0047】
上記金属薄膜の材料として、Al、Cu、Ti、Mo若しくはAg、又は、それらの合金などを用いることができる。薄膜の厚さは、通常、50〜500nmであり、好ましくは100〜400nmである。この理由は、50nmより薄いと、ゲート配線1022の抵抗が大きくなり、信号遅延の問題が起こるおそれがあるからである。また、500nmより厚いと、その段差が大きくなり、上部に形成される薄膜であるゲート絶縁膜1030、ソース配線1052、ドレイン配線1054などの断線や線細りによって、不良発生のおそれがあるからである。また、合金については、元となる金属の抵抗値を大きく変化させない、様々な金属を添加してもよい。例えば、Al合金としては、Ni、Nd、La、Mo、Wなどの金属が添加された合金が望ましい。なお、上記金属薄膜は、透明な薄膜である。
【0048】
次に、図1、図2(c)及び図2(d)に示すように、ガラス基板1010、ゲート電極1021及びゲート配線1022上に、ゲート絶縁膜1030としてのSiNx膜をCVD(化学気相成長法)により形成する(ステップS1002)。この膜の厚さは、通常、100〜500nmであり、好ましくは200〜400nmである。また、一般的に、ゲート絶縁膜1030の厚さは、ゲート配線1022の厚さより厚くする方が好ましい。このように厚くすると、ゲート配線1022からその上部に位置するソース配線1052やドレイン配線1054へのリーク電流を小さくすることができる。
【0049】
続いて、ゲート電極1021の上方のゲート絶縁膜1030上に、活性層1041を形成する(ステップS1003)。
この活性層1041は、所定の材料からなり、結晶質とすることによって半導体としての特性を有する。なお、活性層1041の材料の組成などについては、後述する。
ここで、活性層1041は、スパッタ法などにより結晶質の状態で成膜され、第二のマスク(図示せず)を用いたフォトリソグラフィー法により形成される。ただし、これに限定されるものではなく、たとえば、非晶質の状態で成膜し、その後に結晶化してもよい。
【0050】
なお、結晶化する条件は、結晶化方法や装置などにより異なるが、X線回折装置で結晶ピークが出る条件で行うのが好ましい。
また、活性層1041における電子キャリア濃度の下限値は、トランジスタの活性層として適用できれば特に限定されるものではない。したがって、本発明においては、活性層1041となる結晶質酸化物の材料、組成比、製造条件、後処理条件などを制御して、例えば、電子キャリア濃度を、1010/cm3以上1018/cm3未満とする。また、好ましくは1011/cm3以上1017/cm3以下、さらに好ましくは、1012/cm3以上1016/cm3以下の範囲にするとよい。このようにすると、所定の大きさの電子移動度を有し、on−off比を十分に大きくすることができる。また、ノーマリーオフの薄膜トランジスタが歩留まり良く得られる。
なお、本発明に係る結晶質酸化物の電子キャリア濃度は、室温で測定する場合の値である。室温とは、例えば25℃であり、具体的には約0〜40℃程度の範囲から適宜選択される温度である。
【0051】
また、薄膜トランジスタ1の活性層1041(半導体薄膜)は、結晶質を含む薄膜(すなわち、結晶質酸化物)としてある。この結晶質酸化物は、半導体薄膜の少なくとも一部又は全部を結晶質とすることで、キャリア濃度の低減や制御を容易とすることができ、さらに、トランジスタを構成した際に動作が安定化する。このため、トランジスタの電気的特性、安定性、均一性、再現性、耐熱性及び耐久性などといった性能を向上させることができる。
なお、薄膜に含ませる結晶質は、単結晶又は多結晶(エピタキシャル膜を含む。)のいずれであってもよいが、工業的に製造が容易で、大面積化が可能な多結晶膜が好ましい。また、単結晶は、製造プロセスや使用時における屈曲や衝撃でクラックが発生するおそれがあるため、このことからも多結晶が好ましい。
また、本発明において、結晶質酸化物とは、X線回折スペクトルにおいて、特定の回折線を示す酸化物をいう。一方、非晶質酸化物とは、ハローパターンが観測され、特定の回折線を示さない酸化物をいう。
【0052】
また、好ましくは、本発明に係る半導体薄膜の伝導帯と価電子帯とのエネルギーバンドギャップを約2.8eV以上とするとよく、このようにすることで、可視光の照射により、価電子帯の電子が励起されて漏れ電流が流れやすくなるおそれがあるという不具合を有効に回避することができる。
【0053】
また、好ましくは、結晶質酸化物が非縮退半導体であるとよい。
このようにすると、off電流を小さくすることができ、on/off比を大きくすることができる。
【0054】
続いて、ゲート絶縁膜1030及び活性層1041上に、ソース配線1052、ソース電極1051、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成する(ステップS1004)。
このソース配線1052、ソース電極1051、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、活性層1041の所定の材料と同じ組成の材料からなり、非晶質とすることによって、導電体としての特性を有する。なお、この導電体としての特性などについては、後述する。
ここで、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、スパッタ法などにより非晶質の状態で一括成膜され、第三のマスク(図示せず)を用いたフォトリソグラフィー法により一括エッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。
また、この際、活性層1041は結晶化されており、通常、PAN耐性(燐酸、酢酸及び硝酸からなる混酸に溶解しない性質)を有しているので、PAN系エッチング液により選択エッチングが可能となる。すなわち、活性層1041にダメージを与えることなく、ソース電極1051やドレイン電極1053などを形成することができる。
【0055】
図3は、本発明の第一実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は保護層の形成された平面図を示しており、(b)は(a)の断面図を示している。
次に、図3に示すように、ゲート絶縁膜1030、ソース配線1052、ソース電極1051、活性層1041、ドレイン電極1053、ドレイン配線1054及び画素電極1055上に、保護層1060としてのSiNx膜をCVDにより形成する(ステップS1005)。
ここで、成膜された保護層1060は、第四のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極1055が露出する。また、開口部1023及び開口部1056が形成され、それぞれゲート配線1022及びソース配線1052の一部が露出する。
このように、本実施形態によれば、保護層1060を備えた薄膜トランジスタ1001を、4枚のマスクを用いた製造プロセスにより製造することができる。
なお、図示してないが、ソース配線1052、ドレイン配線1054及び画素電極1055とゲート絶縁膜1030との間にも、活性層1041を形成する場合には、1枚のハーフトーンマスクを用いて、活性層1041、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成することができる。
【0056】
次に、結晶質の所定の材料からなる活性層1041、並びに、活性層1041の所定の材料と同じ組成であり、かつ、非晶質の材料からなる、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055について、説明する。
上記所定の材料は、酸化インジウムを主成分とする材料である。この材料は、結晶質とすることによって、半導体としての特性を有し、活性層1041として用いられる。また、この材料は、非晶質の状態では、透明な導電体としての特性を有し、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055として用いられる。
すなわち、非晶質の上記材料は、非晶質に伴う酸素欠損によりキャリア(電子)が発生し、導電性に優れた透明電極などとして機能する。一方、結晶化した上記材料は、酸素欠損に伴うキャリア(電子)の発生が抑制され、薄膜トランジスタの活性層として有効に機能する。
なお、「酸化インジウムを主成分とする」とは、その材料の全金属酸化物中の金属成分(金属の総原子数)において、インジウムの原子数が50原子%以上であることをいう。
【0057】
また、好ましくは、上記酸化インジウムを主成分とする材料が、正二価の金属酸化物を含有しているとよい。
正二価の金属酸化物を含有することにより、結晶化した場合には、酸化インジウムを主成分とする薄膜トランジスタの活性層のキャリア発生を効率良く抑制することができ、長期にわたる駆動でも安定に作動するようになる。正二価の金属酸化物としては、酸化亜鉛、酸化マグネシウム、酸化カルシウム、酸化ニッケル、酸化銅などが有効である。これらは、酸素欠損により発生したキャリアを有効に抑制することができ、薄膜トランジスタの活性層が長期にわたる駆動でも安定に作動するようになる。
また、非晶質の場合には、非晶質を安定化させる効果(製造プロセス中での結晶化の阻害や、酸素との反応による酸素欠損の減少によるキャリアの低下など)によりキャリアの発生を安定化させ、かつ、長期にわたる駆動でも安定に作動するようになる。
【0058】
また、好ましくは、上記酸化インジウムを主成分とする材料が、正三価の金属酸化物を含有しているとよい。
正三価の金属酸化物を含有することにより、結晶化した場合には、酸化インジウムを主成分とする薄膜トランジスタの活性層のキャリア発生を効率良く抑制することができ、長期にわたる駆動でも安定に作動するようになる。正三価の金属酸化物としては、酸化ホウ素、酸化アルミニウム、酸化ガリウム、酸化スカンジウム、酸化イットリウム、酸化ランタノイド系酸化物などが有効である。酸化ランタノイド系酸化物としては、La、Nd、Sm、Eu、Gd、Dy、Ho、Er、Tm、Yb、Luなどの酸化物が有用である。これらは、酸素との結合力が強く、結晶化したときに、酸素欠損の発生を抑え、それによるキャリアの発生を有効に抑えることができる。
また、非晶質の場合には、非晶質を安定化させる効果(製造プロセス中での結晶化の阻害や、酸素との反応による酸素欠損の減少によるキャリアの低下など)によりキャリアの発生を安定化させ、かつ、長期にわたる駆動でも安定に作動するようになる。
【0059】
また、好ましくは、上記酸化インジウムを主成分とする材料が、正二価の金属酸化物及び正三価の金属酸化物を含有しているとよい。
正二価の金属酸化物及び正三価の金属酸化物を含有することにより、結晶化した場合には、酸化インジウムを主成分とする薄膜トランジスタの活性層のキャリア発生を効率良く抑制することができ、長期にわたる駆動でも安定に作動するようになる。正二価の金属酸化物としては、酸化亜鉛、酸化マグネシウム、酸化カルシウム、酸化ニッケル、酸化銅などが有効である。正三価の金属酸化物としては、酸化ホウ素、酸化アルミニウム、酸化ガリウム、酸化スカンジウム、酸化イットリウム、酸化ランタノイド系酸化物などが有効である。酸化ランタノイド系酸化物としては、La、Nd、Sm、Eu、Gd、Dy、Ho、Er、Tm、Yb、Luなどの酸化物が有用である。正二価の金属酸化物は、酸素欠損により発生したキャリアを有効に抑制することができ、薄膜トランジスタの活性層が長期にわたる駆動でも安定に作動するようになる。また、正三価の金属酸化物は、酸素との結合力が強く、結晶化したときに、酸素欠損によるキャリアの発生を有効に抑えることができる。このように、正二価の金属酸化物及び正三価の金属酸化物を含有することにより、効果的に薄膜トランジスタの活性を安定化することができる。
また、非晶質の場合には、非晶質を安定化させる効果(製造プロセス中での結晶化の阻害や、酸素との反応による酸素欠損の減少によるキャリアの低下など)によりキャリアの発生を安定化させ、かつ、長期にわたる駆動でも安定に作動するようになる。
なお、正二価の金属酸化物及び正三価の金属酸化物の添加量は、薄膜を構成した段階では、非晶質であり、その後の熱処理(例えば、レーザアニール、プラズマ処理、ランプ加熱)などにより結晶化を阻害しない範囲で添加することができる。
【0060】
以上説明したように、本実施形態の薄膜トランジスタの製造方法によれば、結晶質の所定の材料からなる活性層1041を形成し、活性層1041の所定の材料と同じ組成であり、かつ、非晶質の材料からなる、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を一括成膜しさらに一括エッチングすることができる。
すなわち、本発明では、同じ組成の所定の材料を、結晶化させることにより活性層1041(半導体)とし、非晶質の状態のまま用いることにより導電体としているので、材料の共用化を図ることができ、管理コストを低減することができる。
また、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、非晶質の状態で一括成膜され、さらに、一括エッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0061】
[薄膜トランジスタの第一実施形態]
また、上記実施形態における薄膜トランジスタ1001は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ1001は、上記所定の材料からなり、半導体としての活性層1041と、上記所定の材料と同じ組成の材料からなり、導電体としてのソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を備えた構成としてある(図3参照)。
このように、本実施形態の薄膜トランジスタ1001は、材料の共用化を図ることができ、管理コストを低減することができる。また、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、非晶質の状態で一括成膜され、さらに、一括エッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0062】
[薄膜トランジスタの製造方法の第二実施形態]
図4は、本発明の第二実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図5は、本発明の第二実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
図4及び図5において、本実施形態の薄膜トランジスタの製造方法は、上述した第一実施形態と比べて、ステップS1003、S1004(図1参照)の代わりに、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成し(ステップS1013)、続いて、被処理体を結晶化し活性層1041とする(ステップS1014)点が相違する。他の方法は第一実施形態とほぼ同様としてある。
【0063】
まず、第一実施形態とほぼ同様に、ガラス基板1010上に、ゲート電極1021及びゲート配線1022を形成し(ステップS1011)、続いて、ゲート絶縁膜1030を形成する(ステップS1012)。
【0064】
次に、ゲート絶縁膜1030上に、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成する(ステップS1013)。
すなわち、図5(a)及び図5(b)に示すように、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、上述した所定の材料からなり、スパッタ法などにより非晶質の状態で一括成膜され、第二のマスク(図示せず)を用いたフォトリソグラフィー法により一括エッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。
【0065】
続いて、ゲート電極1021の上方に位置する被処理体を、局所的に結晶化させて活性層1041とする(ステップS1014)。すなわち、第一実施形態と比べて、活性層1041を形成するための専用のマスクを必要としないので、製造工程を削減して製造原価のコストダウンを図ることができる。
ここで、活性層1041(薄膜トランジスタ)となる部分は、レーザーアニール法やプラズマによるラピッドサーマルアニーリング法等によって結晶化される。また、局所的に結晶化させて、半導体化させる形状は、図6に示すように、ゲート電極長よりゲート長が短く、かつ、ゲート電極幅よりゲート幅を小さくするとよい。このようにすると、活性層1041が、ゲート電極1021に電圧が印加された影響を効果的に受けることができ、トランジスタ特性を向上させることができる。
【0066】
なお、結晶化する条件は、レーザーアニール法やプラズマによるラピッドサーマルアニーリング法等に用いる装置により異なるが、X線回折装置で結晶ピークが出る条件で行うのが好ましい。
また、活性層1041における電子キャリア濃度の下限値は、トランジスタの活性層として適用できれば特に限定されるものではない。したがって、本発明においては、結晶酸化物の材料、組成比、製造条件、後処理条件などを制御して、例えば、電子キャリア濃度を、1010/cm3以上1018/cm3未満とする。また、好ましくは1011/cm3以上1017/cm3以下、さらに好ましくは、1012/cm3以上1016/cm3以下の範囲にするとよい。このようにすると、所定の大きさの電子移動度を有し、on−off比を十分に大きくすることができる。また、ノーマリーオフの薄膜トランジスタが歩留まり良く得られる。
また、電子キャリア濃度の測定は、ホール効果測定により求める。約1017/cm3未満の電子キャリア濃度の測定は、ACホール測定で行うことが好ましい。この理由は、DCホール測定では測定値のばらつきが大きく、測定の信頼性が低くなるおそれがあるからである。
【0067】
また、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055となる薄膜(適宜、非晶質酸化物層と略称する。)を成膜する場合、スパッタリング法が有用である。
この場合のスパッタリング用ガスとしては、アルゴンガスが好ましい。このようにすることにより、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055の抵抗を下げることができる。また、上記非晶質酸化物層は、基板温度が室温の状態にて成膜される。このように低温で成膜することにより、非晶質の酸化物層を形成することができる。この非晶質酸化物層は、非晶質構造による酸素欠損によってキャリアを発生し、導電性と透明性に優れるものである。キャリア濃度の制限はないが、1019/cm3以上1021/cm3未満、好ましくは1020/cm3以上1021/cm3未満がよい。
また、スパッタリング用ガスは、100%のアルゴンガスに限定されるものではなく、たとえば、酸素、窒素などを微量含有するアルゴンガスでもよい。このように酸素、窒素などを含有するアルゴンガスの雰囲気中にて成膜することにより、非晶質状態では安定した透明電極として作動し、また、結晶化すると酸素欠損を低減し、半導体としての性能(キャリア濃度)の安定化に効果がある。
【0068】
次に、図4、図5(c)及び図5(d)において、第一実施形態とほぼ同様に、ゲート絶縁膜1030、活性層1041、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055上に、保護層1060としてのSiNx膜をCVDにより形成する(ステップS1015)。
ここで、成膜された保護層1060は、第三のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極1055が露出する。また、開口部1023及び開口部1056が形成され、それぞれゲート配線1022及びソース配線1052の一部が露出し、各配線パッドとなる。
このように、本実施形態によれば、保護層1060を備えた薄膜トランジスタ1002を、3枚のマスクを用いた製造プロセスにより製造することができる。
【0069】
以上説明したように、本実施形態の薄膜トランジスタの製造方法によれば、非晶質の所定の材料からなる、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を一括成膜しさらに一括エッチングすることができる。
すなわち、非晶質の所定の材料からなる薄膜を、一括成膜しさらに一括エッチングし、この薄膜の一部を局所的に結晶化させることにより活性層1041(半導体)とし、残りの部分を非晶質の状態のまま用いることにより導電体としているので、製造工程を削減して製造原価のコストダウンを図ることができる。
また、材料の共用化を図ることができるので、管理コストを低減することができる。
なお、例えば、従来の液晶パネル駆動用のシリコン系TFTでは、トランジスタの材料が液晶駆動用の透明電極(画素電極)の材料と異なるために、同一層として、活性層や画素電極を構成することはできなかった。本発明では、液晶駆動用の透明電極と薄膜トランジスタ(活性層)を構成する材料を同一とし、電極部分を非晶質構造とし、活性層部分を結晶質構造とすることにより、大幅に製造工程を削減することができる。
【0070】
[薄膜トランジスタの第二実施形態]
また、上記実施形態における薄膜トランジスタ1002は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ1002は、上記所定の材料からなり、半導体としての活性層1041と、上記所定の材料と同じ組成の材料からなり、導電体としてのソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を備えた構成としてある(図5参照)。
このように、本実施形態の薄膜トランジスタ1002は、材料の共用化を図ることができ、管理コストを低減することができる。また、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、非晶質の状態で一括成膜され、さらに、一括エッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0071】
(第一応用例)
また、上記薄膜トランジスタの製造方法の第二実施形態及び薄膜トランジスタの第二実施形態は、様々な応用例を有している。
次に、第一応用例について、図面を参照して説明する。
図7は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第一応用例を説明するための概略フローチャート図を示している。
また、図8は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第一応用例を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
図7及び図8において、本応用例の薄膜トランジスタ1002aの製造方法は、上述した第二実施形態と比べて、ステップS1013とS1014(図4参照)の間に、金属層からなる、ソース電極1051a、ソース配線1052a、ドレイン電極1053a及びドレイン配線1054aを形成する(ステップS1024)点が相違する。他の方法は第二実施形態とほぼ同様としてある。
【0072】
まず、第二実施形態とほぼ同様に、ガラス基板1010上に、ゲート電極1021及びゲート配線1022を形成し(ステップS1021)、続いて、ゲート絶縁膜1030を形成する(ステップS1022)。
【0073】
次に、第二実施形態とほぼ同様に、ゲート絶縁膜1030上に、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成するため非晶質酸化物層を成膜し、続いて、スパッタ法などにより金属層が成膜される。
そして、第二のハーフトーンマスク(図示せず)を用いてフォトリソグラフィー法により、ゲート絶縁膜1030上に、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成する(ステップS1023)。
【0074】
次に、第二のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト(図示せず)を用いてフォトリソグラフィー法により、金属層からなるソース電極1051a、ソース配線1052a、ドレイン電極153a及びドレイン配線1054aを形成する(ステップS1024)。これにより、活性層1041及び画素電極1055の表面が露出する。すなわち、薄膜トランジスタ1002aのソース電極、ソース配線、ドレイン電極及びドレイン配線は、非晶質酸化物層と金属層の積層構造となり、活性層1041(薄膜トランジスタ部)及び画素電極1055は、非晶質酸化物層のみからなる構造となる。
続いて、図8(b)に示すように、第二実施形態とほぼ同様にして、ゲート電極1021の上方に位置する被処理体を、局所的に結晶化させて活性層1041とする(ステップS1025)。
【0075】
次に、図8(c)及び図8(d)に示すように、第二実施形態とほぼ同様にして、ゲート絶縁膜1030、活性層1041、ソース電極1051a、ソース配線1052a、ドレイン電極1053a、ドレイン配線1054a及び画素電極1055上に、保護層1060としてのSiNx膜をCVDにより形成する(ステップS1026)。
ここで、成膜された保護層1060は、第三のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極1055が露出する。また、開口部1023及び開口部1056が形成され、それぞれゲート配線1022及びソース配線1052aの一部が露出し、各配線パッドとなる。
このように、本応用例によれば、保護層1060を備えた薄膜トランジスタ1002aを、3枚のマスクを用いた製造プロセスにより製造することができる。
【0076】
以上説明したように、本応用例の薄膜トランジスタ1002aの製造方法によれば、非晶質の所定の材料からなる、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を一括成膜しさらに一括エッチングすることができる。また、金属層からなるソース電極1051a、ソース配線1052a、ドレイン電極1053a及びドレイン配線1054aを形成することにより、活性層1041と確実に接続する。
また、本応用例における薄膜トランジスタ1002aは、薄膜トランジスタの発明としても有効である。
なお、上記応用例では、保護層1060を成膜する前に活性層1041の結晶化を行っているが、これに限定されるものではなく、たとえば、保護層1060の形成後に、ガラス面側からレーザーアニール法等により結晶化を行ってもよい。
また、上記応用例では、再形成されたレジスト(図示せず)を用いて金属層をパターニングした後に、活性層1041の結晶化を行っているが、これに限定されるものではなく、たとえば、非晶質酸化物層をパターニングした後に、活性層1041の結晶化を行い、その後に、金属層をパターニングしてもよい。
【0077】
(第二応用例)
次に、第二応用例について、図面を参照して説明する。
図9は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第二応用例を説明するための概略フローチャート図を示している。
また、図10は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第二応用例を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、金属層及び開口部の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はソース電極、ソース配線、活性層、ドレイン電極、ドレイン配線、画素電極及びゲート配線パッドの形成された平面図を示しており、(d)は(c)の断面図を示している。
図9及び図10において、本応用例の薄膜トランジスタ1002bの製造方法は、上述した第二実施形態と比べて、ステップS1012とS1013(図4参照)の間に、金属層からなる、ソース電極1051a、ソース配線1052a、ドレイン電極1053a及びドレイン配線1054aを形成する(ステップS1033)点、及び、保護層1060を形成しない点などが相違する。他の方法は第二実施形態とほぼ同様としてある。
【0078】
まず、第二実施形態とほぼ同様に、ガラス基板1010上に、ゲート電極1021及びゲート配線1022を形成し(ステップS1031)、続いて、ゲート絶縁膜1030を形成する(ステップS1032)。
【0079】
次に、スパッタ法などにより金属層が成膜され、第二のマスク(図示せず)を用いたフォトリソグラフィー法により、金属層よりなるソース電極1051a、ソース配線1052a、ドレイン電極1053a及びドレイン配線1054aを形成する(ステップS1033)。続いて、図10(b)に示すように、第三のマスク(図示せず)を用いたフォトリソグラフィー法により、ゲート配線1022の一部の上方に開口部1023が形成される。
【0080】
次に、ゲート絶縁膜1030、ソース電極1051a、ソース配線1052a、ドレイン電極1053a、ドレイン配線1054a及び露出したゲート配線1022の一部の上に、スパッタ法などにより、非晶質の上記所定の材料からなる薄膜(非晶質酸化物層)を一括成膜する。続いて、第四のマスク(図示せず)を用いたフォトリソグラフィー法により、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054、画素電極1055及びゲート配線パッド1024を一括形成する(ステップS1034)。
【0081】
次に、第二実施形態とほぼ同様にして、ゲート電極1021の上方に位置する被処理体を、局所的に結晶化させて活性層1041とする(ステップS1035)。
ここで、ソース電極1051a及びドレイン電極1053aは、活性層1041と良好に接続する。
このように、本応用例によれば、薄膜トランジスタ1002bを、4枚のマスクを用いた製造プロセスにより製造することができる。
【0082】
以上説明したように、本応用例の薄膜トランジスタ1002bの製造方法によれば、非晶質の所定の材料からなる、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054、画素電極1055及びゲート配線パッド1024を一括成膜しさらに一括エッチングすることができる。また、金属層からなるソース電極1051a、ソース配線1052a、ドレイン電極1053a及びドレイン配線1054aを形成することにより、活性層1041と確実に接続する。
また、本応用例における薄膜トランジスタ1002bは、薄膜トランジスタの発明としても有効である。
【0083】
[薄膜トランジスタの製造方法の第三実施形態]
図11は、本発明の第三実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図12は、本発明の第三実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は活性層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(d)は(c)の断面図を示している。
図11、図12(a)及び図12(b)において、まず、透明なガラス基板1010が用意され、このガラス基板1010上に、第一のマスク(図示せず)を用いたフォトリソグラフィー法により、活性層1041を形成する(ステップS1041)。この活性層1041は、上記所定の材料からなり、結晶質とすることにより半導体としての特性を有する。
ここで、活性層1041は、スパッタ法などにより結晶質の状態で成膜され、第一のマスク(図示せず)を用いたフォトリソグラフィー法により形成される。ただし、これに限定されるものではなく、たとえば、非晶質の状態で成膜し、第一のマスク(図示せず)を用いたフォトリソグラフィー法により形成した後に、結晶化してもよい。
【0084】
次に、ガラス基板1010及び活性層1041上に、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成する(ステップS1042)。
このソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、活性層1041の所定の材料と同じ組成の材料からなり、非晶質とすることにより、導電体としての特性を有する。
ここで、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、スパッタ法などにより非晶質の状態で一括成膜され、第二のマスク(図示せず)を用いたフォトリソグラフィー法により一括エッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。
また、この際、活性層1041は結晶化されており、通常、PAN耐性を有しているので、PAN系エッチング液により選択エッチングが可能となる。すなわち、活性層1041にダメージを与えることなく、ソース電極1051やドレイン電極1053などを形成することができる。
【0085】
図13は、本発明の第三実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート絶縁膜、ゲート電極及びゲート配線の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
次に、図11、図13(a)及び図13(b)に示すように、ガラス基板1010、ソース配線1052、ソース電極1051、活性層1041、ドレイン電極1053、ドレイン配線1054及び画素電極1055上に、ゲート絶縁膜1030としてのSiNx膜をCVD(化学気相成長法)により形成する(ステップS1043)。
続いて、ゲート絶縁膜1030上に、金属薄膜よりなる所望の形状のゲート電極1021及びゲート配線1022を形成する(ステップS1044)。
【0086】
次に、図13(c)及び図13(d)に示すように、ゲート絶縁膜1030、ゲート電極1021及びゲート配線1022上に、保護層1060としてのSiNx膜をCVDにより形成する(ステップS1045)。
ここで、成膜された保護層1060は、第四のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極1055が露出する。また、開口部1023及び開口部1056が形成され、それぞれゲート配線1022及びソース配線1052の一部が露出し、各配線パッドとなる。
このように、本実施形態によれば、保護層1060を備えたトップゲート型の薄膜トランジスタ1003を、4枚のマスクを用いた製造プロセスにより製造することができる。
【0087】
以上説明したように、本実施形態の薄膜トランジスタ1003の製造方法によれば、結晶質の所定の材料からなる活性層1041を形成し、活性層1041の所定の材料と同じ組成であり、かつ、非晶質の材料からなる、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を一括成膜しさらに一括エッチングすることができる。
すなわち、本発明では、同じ組成の所定の材料を、結晶化させることにより活性層1041(半導体)とし、非晶質の状態のまま用いることにより導電体としているので、材料の共用化を図ることができ、管理コストを低減することができる。
また、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、非晶質の状態で一括成膜され、さらに、一括エッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0088】
[薄膜トランジスタの第三実施形態]
また、上記実施形態における薄膜トランジスタ1003は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ1003は、上記所定の材料からなり、半導体としての活性層1041と、上記所定の材料と同じ組成の材料からなり、導電体としてのソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を備えた構成としてある(図13参照)。
このように、本実施形態の薄膜トランジスタ1003は、材料の共用化を図ることができ、管理コストを低減することができる。また、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、非晶質の状態で一括成膜され、さらに、一括エッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0089】
[薄膜トランジスタの製造方法の第四実施形態]
図14は、本発明の第四実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図15は、本発明の第四実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はゲート絶縁膜、ゲート電極、ゲート配線及び保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
図14及び図15において、本実施形態の薄膜トランジスタの製造方法は、上述した第三実施形態と比べて、ステップS1041及びS1042(図11参照)の代わりに、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成し(ステップS1051)、続いて、被処理体を結晶化し活性層1041とする(ステップS1052)点が相違する。他の方法は第三実施形態とほぼ同様としてある。
【0090】
まず、ガラス基板1010上に、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成する(ステップS1051)。
すなわち、図15(b)に示すように、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、上述した所定の材料からなり、スパッタ法などにより非晶質の状態で一括成膜され、第一のマスク(図示せず)を用いたフォトリソグラフィー法により一括エッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。
【0091】
続いて、被処理体を、局所的に結晶化させて活性層1041とする(ステップS1052)。すなわち、第三実施形態と比べて、活性層1041を形成するための専用のマスクを必要としないので、製造工程を削減して製造原価のコストダウンを図ることができる。
また、第二実施形態とほぼ同様にして、活性層1041(薄膜トランジスタ)となる部分をレーザーアニール法やプラズマによるラピッドサーマルアニーリング法等により結晶化させる。
【0092】
次に、図15(c)及び図15(d)に示すように、第三実施形態とほぼ同様にして、ガラス基板1010、ソース配線1052、ソース電極1051、活性層1041、ドレイン電極1053、ドレイン配線1054及び画素電極1055上に、ゲート絶縁膜1030としてのSiNx膜をCVD(化学気相成長法)により形成する(ステップS1053)。
続いて、第二のマスク(図示せず)を用いたフォトリソグラフィー法により、ゲート絶縁膜1030上に、金属薄膜よりなる所望の形状のゲート電極1021及びゲート配線1022を形成する(ステップS1054)。
【0093】
次に、ゲート絶縁膜1030、ゲート電極1021及びゲート配線1022上に、保護層1060としてのSiNx膜をCVDにより形成する(ステップS1055)。
ここで、成膜された保護層1060は、第三のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極1055が露出する。また、開口部1023及び開口部1056が形成され、それぞれゲート配線1022及びソース配線1052の一部が露出し、各配線パッドとなる。
このように、本実施形態によれば、保護層1060を備えたトップゲート型の薄膜トランジスタ1004を、3枚のマスクを用いた製造プロセスにより製造することができる。
【0094】
以上説明したように、本実施形態の薄膜トランジスタの製造方法によれば、非晶質の所定の材料からなる、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を一括成膜しさらに一括エッチングすることができる。
すなわち、非晶質の所定の材料からなる薄膜を、一括成膜しさらに一括エッチングし、この薄膜の一部を局所的に結晶化させることにより活性層1041(半導体)とし、残りの部分を非晶質の状態のまま用いることにより導電体としているので、製造工程を削減して製造原価のコストダウンを図ることができる。また、材料の共用化を図ることができるので、管理コストを低減することができる。
【0095】
[薄膜トランジスタの第四実施形態]
また、上記実施形態における薄膜トランジスタ1004は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ1004は、上記所定の材料からなり、半導体としての活性層1041と、上記所定の材料と同じ組成の材料からなり、導電体としてのソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を備えた構成としてある(図15参照)。
このように、本実施形態の薄膜トランジスタ1004は、材料の共用化を図ることができ、管理コストを低減することができる。また、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、非晶質の状態で一括成膜され、さらに、一括エッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0096】
(第三応用例)
また、上記薄膜トランジスタの製造方法の第四実施形態及び薄膜トランジスタの第四実施形態は、様々な応用例を有している。
次に、第三応用例について、図面を参照して説明する。
図16は、本発明の第四実施形態に係る薄膜トランジスタの製造方法の第三応用例を説明するための概略フローチャート図を示している。
また、図17は、本発明の第四実施形態に係る薄膜トランジスタの製造方法の第三応用例を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
図16及び図17において、本応用例の薄膜トランジスタ1004aの製造方法は、上述した第四実施形態と比べて、ステップS1051とS1052(図14参照)の間に、金属層からなる、ソース電極1051a、ソース配線1052a、ドレイン電極1053a及びドレイン配線1054aを形成する(ステップS1062)点が相違する。他の方法は第四実施形態とほぼ同様としてある。
【0097】
まず、第四実施形態とほぼ同様に、ガラス基板1010上に、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成するため非晶質酸化物層を成膜し、続いて、スパッタ法などにより金属層が成膜される。
そして、第一のハーフトーンマスク(図示せず)を用いてフォトリソグラフィー法により、ガラス基板1010上に、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成する(ステップS1061)。
【0098】
次に、第一のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト(図示せず)を用いてフォトリソグラフィー法により、金属層からなるソース電極1051a、ソース配線1052a、ドレイン電極1053a及びドレイン配線1054aを形成する(ステップS1062)。これにより、活性層1041及び画素電極1055の表面が露出する。すなわち、薄膜トランジスタ1004aのソース電極、ソース配線、ドレイン電極及びドレイン配線は、非晶質酸化物層と金属層の積層構造となり、活性層1041(薄膜トランジスタ部)及び画素電極1055は、非晶質酸化物層のみからなる構造となる。
続いて、図17(b)に示すように、第四実施形態とほぼ同様にして、被処理体を、局所的に結晶化させて活性層1041とする(ステップS1063)。
【0099】
次に、図17(c)及び図17(d)に示すように、第四実施形態とほぼ同様にして、ガラス基板1010、ソース配線1052a、ソース電極1051a、活性層1041、ドレイン電極1053a、ドレイン配線1054a及び画素電極1055上に、ゲート絶縁膜1030としてのSiNx膜をCVD(化学気相成長法)により形成する(ステップS1064)。
続いて、第二のマスク(図示せず)を用いてフォトリソグラフィー法により、ゲート絶縁膜1030上に、金属薄膜よりなる所望の形状のゲート電極1021及びゲート配線1022を形成する(ステップS1065)。
【0100】
次に、ゲート絶縁膜1030、ゲート電極1021及びゲート配線1022上に、保護層1060としてのSiNx膜をCVDにより形成する(ステップS1066)。
ここで、成膜された保護層1060は、第三のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極1055が露出する。また、開口部1023及び開口部1056が形成され、それぞれゲート配線1022及びソース配線1052aの一部が露出し、各配線パッドとなる。
このように、本応用例によれば、保護層1060を備えたトップゲート型の薄膜トランジスタ1004aを、3枚のマスクを用いた製造プロセスにより製造することができる。
【0101】
以上説明したように、本応用例の薄膜トランジスタ1004aの製造方法によれば、非晶質の所定の材料からなる、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を一括成膜しさらに一括エッチングすることができる。また、金属層からなるソース電極1051a、ソース配線1052a、ドレイン電極1053a及びドレイン配線1054aを形成することにより、活性層1041と確実に接続する。
また、本応用例における薄膜トランジスタ1004aは、薄膜トランジスタの発明としても有効である。
なお、上記応用例では、保護層1060を成膜する前に活性層1041の結晶化を行っているが、これに限定されるものではなく、たとえば、保護層1060の形成後に、ガラス面側からレーザーアニール法等により結晶化を行ってもよい。
また、上記応用例では、再形成されたレジスト(図示せず)を用いて金属層をパターニングした後に、活性層1041の結晶化を行っているが、これに限定されるものではなく、たとえば、非晶質酸化物層をパターニングした後に、活性層1041の結晶化を行い、その後に、金属層をパターニングしてもよい。
【0102】
(第一実施例)
次に、上記実施形態や応用例における実施例について、説明する。
本実施例は、上記第二実施形態の第二応用例に対応する実施例である。
まず、図9、図2(a)及び図2(b)に示すように、透明なガラス基板1010上に、モリブデンを200nmの厚さにスパッタリング法により成膜し、第一のマスク(図示せず)を用いてフォトリソグラフィー法によって、ゲート電極1021及びゲート配線1022を形成した(ステップS1031)。
【0103】
次に、図10(a)及び図10(b)に示すように、ゲート絶縁膜として、SiNx膜を250nmの厚さにCVD法により成膜した(ステップS1032)。
続いて、モリブデンを100nmの厚さに成膜し、第二のマスク(図示せず)を用いてフォトリソグラフィー法により、ソース電極1051a、ソース配線1052a、ドレイン電極1053a及びドレイン配線1054aを形成した(ステップS1033)。
さらに、第三のマスク(図示せず)を用いたフォトリソグラフィー法により、ゲート配線1022の一部の上方に開口部1023を形成した。すなわち、開口部1023に対応するゲート絶縁膜1030(SiNx膜)を、CHF3ガスなどを用いたドライエッチングにより除去した。
【0104】
次に、図10(c)及び図10(d)に示すように、後述する酸化インジウム−酸化亜鉛のターゲットを用いて、基板温度を室温としてスパッタリング法により、厚さ50nmの非晶質の薄膜を成膜し、フォトリソグラフィー法により、トランジスタの活性層1041となる被処理体、ソース配線1052、ソース電極1051、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成した(ステップS1034)。
続いて、活性層1041となる被処理体に、レーザー光を集光して照射し、結晶化させて活性層1041とした(ステップS1035)。このように、レーザー光を用いることにより、薄膜半導体になるべき部分のみ結晶化することができた。
【0105】
[非晶質酸化物及び結晶質酸化物の作製例]
次に、上記ソース配線1052、ソース電極1051、ドレイン電極1053、ドレイン配線1054及び画素電極1055となる非晶質酸化物、並びに、活性層41となる結晶質酸化物について、説明する。
(1)スパッタリングターゲットの製造及び評価
1.ターゲットの製造
原料として、平均粒径が約3.4μmの酸化インジウムと、平均粒径が約0.6μmの酸化亜鉛とを、インジウムの原子%(=[In]/([In]+[Zn]) ここで、[In]はインジウムの原子数、[Zn]は亜鉛の原子数である。)が0.95、亜鉛の原子%(=[Zn]/([In]+[Zn]))が0.05となるように混合して、これを湿式ボールミルに供給し、約72時間混合粉砕して原料微粉末を得た。
得られた原料微粉末を造粒した後、直径約10cm、厚さ約5mmの寸法にプレス成形して、これを焼成炉に入れ、約1400℃,約48時間の条件で焼成して、焼結体(ターゲット)を得た。このとき、昇温速度は、約3℃/分であった。
2.ターゲットの評価
得られたターゲットにつき、密度、バルク抵抗値を測定した。その結果、理論相対密度は約99%であり、四端子法により測定したバルク抵抗値は、約80mΩであった。
【0106】
(2)非晶質酸化物の成膜
上記(1)で得られたスパッタリングターゲットを、DCスパッタ法の一つであるDCマグネトロンスパッタリング法の成膜装置に装着し、ガラス基板10(コーニング1737)のゲート絶縁膜30上に酸化物を成膜した。
ここでのスパッタ条件としては、基板温度;約25℃、到達圧力;約1×10−3Pa、雰囲気ガス;Ar約100%、スパッタ圧力(全圧);約4×10−1Pa、投入電力約100W、成膜時間約10分間、S−T距離約95mmとした。
この結果、ガラス基板上に、膜厚が約50nmの酸化物の薄膜が形成された。
なお、得られた膜組成をICP法で分析したところ、インジウムの原子%が約0.95、亜鉛の原子%が約0.05であった。
【0107】
また、上記製作条件にて製作した酸化物の特性は、X線結晶構造解析により非晶質であることが確認された。
上記非晶質酸化物のキャリア濃度(電子キャリア濃度)、及びホール移動度(電子移動度)をホール測定装置により測定した。キャリア濃度が約3×1020cm−3、ホール移動度は約35cm2/Vsであった。四端子法により測定した比抵抗の値は、約0.0006Ωcmであった。また、薄膜の組成分析を行ったところ、Li及びNaの濃度は1ppm以下であった。
【0108】
ホール測定装置、及びその測定条件は下記のとおりであった、
[ホール測定装置]
東陽テクニカ製:Resi Test8310
[測定条件]
室温(約25℃)、約0.5[T]、約10−4〜10−12A、AC磁場ホール測定。
【0109】
さらに、この非晶質酸化物は、分光光度計により波長約500nmの光線についての光線透過率が約82%であり、薄膜の屈折率(波長約500nm)が約2.1であった。すなわち、透明性においても優れたものであった。また、エネルギーバンドギャップは約4.2eVと十分に大きかった。
【0110】
[PAN耐性]
PANによるエッチング速度が約10nm/分以上のものを×とし、それ以外のものを○とした。PAN耐性は×であった。
ここで、PAN耐性の評価には、約45℃のPANエッチング液(リン酸約91.4wt%、硝酸約3.3wt%、酢酸約5.3wt%)を用いた。なお、一般的に、PANエッチング液(リン酸、硝酸、酢酸を含むエッチング液)は、通常リン酸が約20〜95wt%、硝酸約0.5〜5wt%、酢酸約3〜50wt%の範囲にあるものが用いられる。
すなわち、上述した非晶質酸化物は、透明な導電体であった。
【0111】
(3)非晶質酸化物の結晶化処理
上記(2)で得られた非晶質酸化物の一部(活性層1041となる被処理体)に、大気中(酸素存在下)で、レーザー光を集光して照射し、結晶化させて活性層1041とした。すなわち、X線結晶構造解析により多結晶であることが確認され、XFAS測定によりInとZnは同様の局所構造をとっている(少なくとも一部の亜鉛Znが酸化インジウムのビックスバイト型結晶のインジウムサイトを置き換えている)ことが確認できた。
【0112】
(4)結晶質酸化物の物性の評価
上記(3)で得られた結晶質酸化物のキャリア濃度(電子キャリア濃度)、及びホール移動度(電子移動度)をホール測定装置により測定した。キャリア濃度は約6×1014cm−3、ホール移動度は約5cm2/Vsであった。また、四端子法により測定した比抵抗の値は、約2100Ωcmであった。また、薄膜の組成分析を行ったところ、Li及びNaの濃度は1ppm以下であった。
【0113】
さらに、この結晶質酸化物は、分光光度計により波長約500nmの光線についての光線透過率が約85%であり、屈折率(波長約500nm)が、約1.9であった。すなわち、透明性においても優れたものであった。また、エネルギーバンドギャップは約3.6eVと十分に大きかった。
また、PAN耐性は、良好(○)であった。
すなわち、上述した結晶質酸化物は、優れた透明半導体薄膜としての特性を有していた。
【0114】
なお、活性層1041、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成する材料として、上記酸化インジウム−酸化亜鉛ターゲットを用いたが、酸化インジウム単独でも用いることができる。この場合、結晶性を上げることによって半導体としての性能が発揮するため、レーザー光による結晶化の際に、レーザー光のパワーを上げたり、光の照射回数を複数回行うなどの方法によって、行うこともできる。また、酸素含有中の雰囲気でレーザー光を照射する方法も有効である。
【0115】
また、酸化亜鉛以外の正二価の金属酸化物としては、酸化マグネシウム、酸化カルシウム、酸化ニッケル、酸化銅、酸化コバルトを用いることができる。これらの金属酸化物の添加により、酸素欠損により発生するキャリアを有効に抑制できる。しかしながら、酸化白金、酸化第一鉄、酸化銀などの金属酸化物では、キャリアの抑制効果はない。添加する量に制限はないが、レーザー光などによる結晶化を阻害する金属酸化物の場合には、結晶化領域まで、添加量を制限する必要がある。この結晶化により出現する結晶は酸化インジウムのビックスバイト構造である。他の結晶相を含有していても、キャリアの抑制に影響がなければ、特に問題はない。結晶構造の決定には、X線回折により行うことができる。
正二価の金属酸化物の添加量としては、例えば、全金属元素中に占める正二価の金属の含有量は、15原子%以下、好ましくは10原子%以下、である。この理由は、15原子%超では、結晶化温度が上がりすぎ、結晶化工程が高価になる場合があるからである。
【0116】
(第二実施例)
本実施例は、上記第四実施形態の第三応用例に対応する実施例である。
まず、図16、図17(a)及び図17(b)に示すように、透明なガラス基板1010上に、酸化インジウム―酸化イッテリビウムのターゲットを用いて、基板温度を室温としてスパッタリング法により、厚さ40nmの非晶質の薄膜(非晶質酸化物層)を成膜し、次に、金属層としてのチタンを200nmの厚さにスパッタリング法により成膜した。
なお、酸化インジウム―酸化イッテリビウムのターゲットは、上記非晶質酸化物及び結晶質酸化物の作製例とほぼ同様に作製し、インジウムの原子%(=[In]/([In]+[Yb]) ここで、[In]はインジウムの原子数、[Yb]はイッテリビウムの原子数である。)が0.95、イッテリビウムの原子%(=[Yb]/([In]+[Yb]))が0.05となるように混合した。
【0117】
次に、第一のハーフトーンマスク(図示せず)を用いたフォトリソグラフィー法により、トランジスタの活性層1041となる被処理体、ソース配線1052、ソース電極1051、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成した(ステップS1061)。
続いて、第一のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト(図示せず)を用いてフォトリソグラフィー法により、金属層からなるソース電極1051a、ソース配線1052a、ドレイン電極1053a及びドレイン配線1054aを形成した(ステップS1062)。すなわち、被処理体及び画素電極1055上の金属層(チタン)を、SF6ガスなどを用いて除去した。これにより、活性層1041及び画素電極1055の表面が露出した。すなわち、薄膜トランジスタ1004aのソース電極、ソース配線、ドレイン電極及びドレイン配線は、非晶質酸化物層と金属層の積層構造となり、活性層1041(薄膜トランジスタ部)及び画素電極1055は、非晶質酸化物層のみからなる構造とした。
【0118】
続いて、図17(b)に示すように、活性層1041となる被処理体に、レーザー光を集光して照射し、結晶化させて活性層1041とした(ステップS1063)。このように、レーザー光を用いることにより、薄膜半導体になるべき部分のみ結晶化することができた。この場合、レーザー光は、金属面、ガラス面のどちらかでも照射することができるが、金属面から照射した場合、レーザー光は、活性層1041の部分にのみ当り、金属面ではレーザー光が反射されたり、熱が拡散され、金属と接触している部分は結晶化せず、光が当たった部分のみが結晶化し、より均一に活性層1041の部分のみを結晶化することができた。
【0119】
次に、ゲート絶縁膜1030として、SiNx膜を250nmの厚さに、ケミカル・ベーパー・デポジション(CVD)法により成膜した(ステップS1064)。続けて、チタンを200nmの厚さに成膜し、第二のマスク(図示せず)及びフォトリソグラフィー法により、所望のゲート電極1021及びゲート配線1022を形成した(ステップS1065)。
【0120】
次に、保護膜となるSiNx膜を100nmの厚さに成膜し、続いて、第三のマスク(図示せず)を用いたフォトリソグラフィー法により、CHF3ガスなどを用いたドライエッチングにより除去し、画素電極1055を露出させた。また、開口部1023及び開口部1056を形成し、それぞれゲート配線1022及びソース配線1052aの一部が露出し、各配線パッドとした。
【0121】
なお、活性層1041、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成する材料として、上記酸化インジウム−酸化イッテリビウムのターゲットを用いたが、酸化亜鉛などとともに用いることができる。この場合、結晶性を上げることにより半導体としての性能が発揮されるため、レーザー光による結晶化の際に、レーザー光のパワーを上げたり、光の照射回数を複数回行うなどの方法によって、行うこともできる。また、酸素含有中の雰囲気でレーザー光を照射する方法も有効である。
【0122】
酸化イッテリビウム以外の正三価の金属酸化物としては、酸化ホウ素、酸化アルミニウム、酸化ガリウム、酸化スカンジウム、酸化イットリウム、酸化ランタン、酸化ネオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化エルビウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウムなどを用いることができる。これらの金属酸化物の添加により、酸素欠損の発生を抑え、それにより酸素欠損により発生するキャリアを有効に抑制できる。しかしながら、酸化タリウムなどの金属酸化物では、キャリアの抑制効果はない。添加する量に制限はないが、レーザー光などによる結晶化を阻害する金属酸化物の場合には、結晶化領域まで、添加量を制限する必要がある。この結晶化により出現する結晶は酸化インジウムのビックスバイト構造である。他の結晶相を含有していても、キャリアの抑制に影響がなければ、問題はない。結晶構造の決定には、X線回折により行うことができる。
正三価の金属酸化物の添加量としては、例えば、全金属元素中に占める正三価の金属の含有量は、20原子%以下、好ましくは10原子%以下、より好ましくは5原子%以下である。この理由は、20原子%超では、結晶化温度が上がりすぎ、結晶化工程が高価になる場合があるからである。また、正二価の金属酸化物とともに添加することもできる。
【0123】
(第三実施例)
本実施例は、上記第二実施形態の第一応用例に対応する実施例である。
まず、図7、図8(a)及び図8(b)に示すように、透明なガラス基板1010上に、アルミ合金(Al−Nd−Ni(98:1:1wt%))を200nmの厚さにスパッタリング法により成膜し、第一のマスク(図示せず)を用いたフォトリソグラフィー法により、所望のゲート電極1021及びゲート配線1022を形成した(ステップS1021)。続いて、ゲート絶縁膜1030として、SiNx膜を250nmの厚さに、ケミカル・ベーパー・デポジション(CVD)法により成膜した(ステップS1022)。
【0124】
次に、酸化インジウム−酸化ガリウム−酸化亜鉛膜のターゲットを用いて、スパッタリング法により厚さ50nmの薄膜を室温にて成膜し、続いて、金属層としてのチタンを100nmの厚さに成膜した。
なお、酸化インジウム−酸化ガリウム−酸化亜鉛膜のターゲットは、上記非晶質酸化物及び結晶質酸化物の作製例とほぼ同様に作製し、インジウムの原子%(=[In]/([In]+[Ga]+[Zn]) ここで、[In]はインジウムの原子数、[Ga]はガリウムの原子数、[Zn]は亜鉛の原子数である。)が0.94、ガリウムの原子%(=[Ga]/([In]+[Ga]+[Zn]))が0.03、亜鉛の原子%(=[Zn]/([In]+[Ga]+[Zn]))が0.03となるように混合した。
【0125】
次に、第二のハーフトーンマスク(図示せず)を用いたフォトリソグラフィー法により、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054、画素電極1055、及び、活性層1041となる被処理体を形成した(ステップS1023)。
続いて、第二のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト(図示せず)を用いてフォトリソグラフィー法により、活性層1041及び画素電極1055の上方のチタンを除去し、チタンからなるソース配線1052a、ソース電極1051a、ドレイン電極1053a及びドレイン配線1054aを形成した(ステップS1024)。なお、チタンのエッチングには、SF6やCF4などの反応性イオンエッチングを用い、酸化インジウム−酸化ガリウム−酸化亜鉛層は蓚酸水溶液によりエッチングした。
【0126】
次に、薄膜トランジスタの活性層1041となる部分(被処理体)に、レーザー光を集光して照射し、薄膜半導体となる部分のみ結晶化させ、活性層1041とした(ステップS1025)。このように、レーザー光を用いることにより、薄膜半導体になるべき部分のみ結晶化させることができた。
なお、本実施例では、薄膜トランジスタの活性層1041、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成する材料として、酸化インジウム−酸化ガリウム−酸化亜鉛のターゲットを用いたが、結晶性を上げることにより半導体としての性能が向上する。したがって、レーザー光による結晶化の際に、レーザー光のパワーを上げたり、光の照射回数を複数回行ったり、また、酸素含有中の雰囲気でレーザー光を照射する方法も有効である。
【0127】
また、酸化亜鉛以外の正二価の金属酸化物としては、酸化マグネシウム、酸化カルシウム、酸化ニッケル、酸化銅、酸化コバルトを用いることができる。これらの金属酸化物の添加により、酸素欠損により発生するキャリアを有効に抑制できる。しかしながら、酸化白金、酸化第一鉄、酸化銀などの金属酸化物では、キャリアの抑制効果はない。添加する量に制限はないが、レーザー光などによる結晶化を阻害する金属酸化物の場合には、結晶化領域まで、添加量を制限する必要がある。この結晶化により出現する結晶は、酸化インジウムのビックスバイト構造である。他の結晶相を含有していても、キャリアの抑制に影響がなければ、問題はない。結晶構造の決定には、X線回折により行うことができる。
正二価の金属酸化物の添加量としては、例えば、全金属元素中に占める正二価の金属の含有量は、15原子%以下、好ましくは10原子%以下、である。この理由は、15原子%超では、結晶化温度が上がりすぎ、結晶化工程が高価になる場合があるからである。
【0128】
また、酸化ガリウム以外の正三価の金属酸化物としては、酸化ホウ素、酸化アルミニウム、酸化スカンジウム、酸化イットリウム、酸化ランタン、酸化ネオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化エルビウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウムなどを用いることができる。これらの金属酸化物の添加により、酸素欠損の発生を抑え、それにより酸素欠損により発生するキャリアを有効に抑制できる。しかしながら、酸化タリウムなどの金属酸化物では、キャリアの抑制効果は少ない。
添加する量に制限はないが、レーザー光などによる結晶化を阻害する金属酸化物の場合には、結晶化領域まで、添加量を制限する必要がある。この結晶化により出現する結晶は酸化インジウムのビックスバイト構造である。他の結晶相を含有していても、キャリアの抑制に影響がなければ、問題はない。結晶構造の決定には、X線回折により行うことができる。
正三価の金属酸化物の添加量としては、例えば、全金属元素中に占める正三価の金属の含有量は、20原子%以下、好ましくは10原子%以下、より好ましくは5原子%以下である。この理由は、20原子%超では、結晶化温度が上がりすぎ、結晶化工程が高価になる場合があるからである。
【0129】
なお、上記各実施例の薄膜トランジスタのon−off比は、105以上であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約7cm2/V・secの電界効果移動度が得られた。さらに、閾値電圧(Vth)は、約+2.0Vであり、ノーマリーオフの特性を示し、また、出力特性は明瞭なピンチオフを示した。さらに、ゲート電圧を印加しないとき、ソース電極1051とドレイン電極1053の間に約5Vの電圧を印加したところ、ソース電極1051とドレイン電極1053間の電流を約10−7アンペアにすることができた。
また、作製した薄膜トランジスタに可視光を照射して同様の測定を行ったが、トランジスタ特性の変化は認められなかった。すなわち、各実施例によれば、電子キャリア濃度が小さく、したがって、電気抵抗率が高く、かつ、電子移動度が大きい活性層を有する薄膜トランジスタを実現できた。
【0130】
また、各実施例では、ガラス基板1010上に薄膜トランジスタを作製したが、成膜自体は室温で行え、その後、低温プラズマ結晶化法などにより低温で結晶化させることができるので、プラスチック板やフィルムなどの基板が使用可能である。また、各実施例で得られた結晶質酸化物は、可視光の光吸収がほとんどなく、透明なフレキシブルTFTを実現できる。
【0131】
また、本発明は、上記薄膜トランジスタ及びその製造方法の発明に限定されるものではなく、半導体デバイス及びその製造方法の発明としても有効である。
次に、半導体デバイス及びその製造方法の各実施形態について、図面を参照して説明する。
【0132】
[半導体デバイス及びその製造方法の第一実施形態]
図18は、本発明の第一実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
図18において、ショットキーダイオード1005は、ガラス基板1010と、ガラス基板1010上に形成されたN型半導体1042と、N型半導体1042の上面両端部にそれぞれ形成された電極1043および電極1044とを備えている。
本実施形態の半導体デバイスは、ショットキーダイオード1005としてあり、上述した活性層1041と同じ結晶質酸化物が電子伝導体(N型半導体1042)として用いられている。
【0133】
本実施形態のN型半導体1042は、成膜される際に、結晶化された状態で成膜される。
また、電極1043は、N型半導体1042の材料と同じ組成の材料からなり、非晶質としてあり、導電体として機能する。また、この電極1043は、N型半導体1042とオーミックコンタクトする。
また、電極1044の材料として、N型半導体1042のフェルミ準位の絶対値よりも大きな仕事関数を持つ材料、例えば、Ptが用いられる。この仕事関数の違いによって、N型半導体1042にキャリアの少ない障壁層が形成される。
【0134】
以上説明したように、本実施形態のショットキーダイオード1005によれば、同じ組成の所定の材料を、結晶化させることによりN型半導体1042とし、非晶質の状態のまま用いることにより電極1043としているので、材料の共用化を図ることができ、管理コストを低減することができる。
また、本実施形態は、ショットキーダイオード1005の製造方法の発明としても有効であり、所定の材料からなるN型半導体1042と、所定の材料と同じ組成の材料からなる導電体(電極1043)を備えたショットキーダイオード1005の製造方法であって、結晶質のN型半導体1042を形成し、この後工程にて、非晶質の導電体(電極1043)を形成する工程を有する方法としてある。このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。
【0135】
[半導体デバイス及びその製造方法の第二実施形態]
図19は、本発明の第二実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
図19において、ショットキーダイオード1005aは、ガラス基板1010と、ガラス基板1010上に形成されたN型半導体1042と、N型半導体1042の上面両端部に形成された電極1043および電極1044とを備えている。
また、本実施形態の半導体デバイスは、ショットキーダイオード1005aとしてあり、上述したショットキーダイオード1005と比べて、N型半導体1042となる被処理体と電極1043がともに成膜(一括成膜)され、さらに、ともに形成(一括形成)され、その後、被処理体が結晶化されN型半導体1042となる点が相違する。なお、その他の構成は、ほぼショットキーダイオード1005と同様としてある。
【0136】
以上説明したように、本実施形態のショットキーダイオード1005aによれば、非晶質の所定の材料からなる、N型半導体1042となる被処理体、及び、電極1043を一括成膜しさらに一括エッチングすることができる。
すなわち、非晶質の所定の材料からなる薄膜を、一括成膜しさらに一括エッチングし、この薄膜の一部を局所的に結晶化させることによりN型半導体1042とし、残りの部分を非晶質の状態のまま用いることにより導電体(電極1043)としているので、製造工程を削減して製造原価のコストダウンを図ることができる。
また、材料の共用化を図ることができるので、管理コストを低減することができる。
【0137】
また、本実施形態は、ショットキーダイオード1005aの製造方法の発明としても有効であり、所定の材料からなるN型半導体1042と、所定の材料と同じ組成の材料からなる導電体(電極1043)を備えたショットキーダイオード1005aの製造方法であって、非晶質の所定の材料からなる被処理体及び導電体(電極1043)を一括成膜し、さらに一括形成する工程と、形成された被処理体を結晶化させてN型半導体1042とする工程とを有する方法としてある。このようにすると、製造工程を削減して製造原価のコストダウンを図ることができ、また、材料の共用化を図ることができ、管理コストを低減することができる。
【0138】
[半導体デバイス及びその製造方法の第三実施形態]
図20は、本発明の第三実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
図20において、ショットキーダイオード1005bは、ガラス基板1010と、ガラス基板1010上に形成されたN型半導体1042と、N型半導体1042の上面両端部に形成された電極1043および電極1044とを備え、さらに、N型半導体1042と電極1043を接続する、金属層からなる電極1043aと、N型半導体1042と電極1044を接続する、金属層からなる電極1044aとを備えている。
また、本実施形態の半導体デバイスは、ショットキーダイオード1005bとしてあり、上述したショットキーダイオード1005aと比べて、電極1043a、1044aを備えた点が相違する。なお、その他の構成は、ほぼショットキーダイオード1005aと同様としてある。
【0139】
以上説明したように、本実施形態のショットキーダイオード1005bによれば、金属層からなる電極1043a、1044aを形成することにより、N型半導体1042と電極1043、1044とを確実に接続することができる。
また、本実施形態は、ショットキーダイオード1005bの製造方法の発明としても有効であり、N型半導体1042と導電体(電極1043)を接続する金属層(電極1043a)を形成する工程を有する方法としてある。このようにすると、N型半導体1042と電極1043とを確実に接続することができる。
【0140】
なお、本発明における半導体デバイスは、薄膜トランジスタやショットキーダイオードに限定されるものではなく、半導体素子、半導体部品、半導体装置、集積回路などをいう。したがって、例えば、半導体デバイスには、集積回路(論理回路、メモリ回路、差動増幅回路等)なども含まれ、論理回路として、インバータ、NOR、NAND、フリップフロップ、シフトレジスタなどを挙げることができる。また、メモリ回路として、SRAM(Static Random Access Memory)、ROM(Read Only Memory)などを挙げることができる。さらに、差動増幅回路として、差動アンプなどを挙げることができる。また、IDタグやICタグの無線通信回路などであってもよい。
【0141】
[薄膜トランジスタの製造方法の第五実施形態]
図21は、本発明の第五実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図22は、本発明の第五実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート電極及びゲート配線の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(d)は(c)の断面図を示している。
図21、図22(a)及び図22(b)において、まず、透明なガラス基板2010が用意され、このガラス基板2010上に、第一のマスク(図示せず)を用いたフォトリソグラフィー法により、金属薄膜よりなる所望の形状のゲート電極2021及びゲート配線2022を形成する(ステップS2001)。
なお、基板は、ガラス基板2010に限定されるものではなく、薄膜トランジスタ2001の用途に応じて様々な材料からなる基板を用いることができる。たとえば、可撓性を有する樹脂製のフィルム基板などを用いてもよい。
【0142】
上記金属薄膜の材料として、Al、Cu、Ti、Mo若しくはAg、又は、それらの合金などを用いることができる。薄膜の厚さは、通常、50〜500nmであり、好ましくは100〜400nmである。この理由は、50nmより薄いと、ゲート配線2022の抵抗が大きくなり、信号遅延の問題が起こるおそれがあるからである。また、500nmより厚いと、その段差が大きくなり、上部に形成される薄膜であるゲート絶縁膜2030、ソース配線2052、ドレイン配線2054などの断線や線細りによって、不良発生のおそれがあるからである。また、合金については、元となる金属の抵抗値を大きく変化させない、様々な金属を添加してもよい。例えば、Al合金としては、Ni、Nd、La、Mo、Wなどの金属が添加された合金が望ましい。なお、上記金属薄膜は、透明な薄膜である。
【0143】
次に、図21、図22(c)及び図22(d)に示すように、ガラス基板2010、ゲート電極2021及びゲート配線2022上に、ゲート絶縁膜2030としてのSiNx膜をCVD(化学気相成長法)により形成する(ステップS2002)。この膜の厚さは、通常、100〜500nmであり、好ましくは200〜400nmである。また、一般的に、ゲート絶縁膜2030の厚さは、ゲート配線2022の厚さより厚くする方が好ましい。このように厚くすると、ゲート配線2022からその上部に位置するソース配線2052やドレイン配線2054へのリーク電流を小さくすることができる。
【0144】
続いて、ゲート電極2021の上方のゲート絶縁膜2030上に、プラズマ処理により半導体化された活性層2041を形成する(ステップS2003)。
この活性層2041は、所定の材料を基材としてあり、プラズマ処理によって半導体としての特性を有する。なお、活性層2041の材料の組成などについては、後述する。
ここで、活性層2041は、まず、スパッタ法などにより非晶質の状態で成膜され、次に、第二のマスク(図示せず)を用いたフォトリソグラフィー法により形成される。続いて、プラズマ処理により半導体化される。ただし、これに限定されるものではなく、たとえば、非晶質の状態で成膜し、次に、プラズマ処理を行い、続いて、所定の形状に形成してもよい。
なお、本発明において、非晶質の状態とは、X線回折スペクトルにおいて、ハローパターンが観測され、特定の回折線を示さない状態をいう。一方、結晶質の状態とは、特定の回折線を示す状態をいう。
【0145】
本発明では、上記所定の材料にプラズマ処理を施すことにより、この所定の材料を活性化させ半導体とする。活性化する条件は、プラズマ処理装置やプラズマガスの種類により異なる。プラズマガスの種類は、種々選択できるが、通常、酸素、窒素、アルゴン、及びそれらの混合ガスなどが用いられる。酸素プラズマでは、薄膜トランジスタの活性層に活性化された酸素原子が飛び込み、酸素欠損を低減する効果がある。窒素プラズマでは、薄膜トランジスタの活性層に活性化された窒素原子が挿入され、酸素欠損を低減する効果がある。アルゴンプラズマの場合、薄膜トランジスタの活性層に含まれる遊離の酸素原子を活性化して、酸素欠損を低減する効果がある。また、プラズマの種類としては、大気圧プラズマ、プラズマジェットや、真空中で発生させられたプラズマガンにより発生されたプラズマや、低温プラズマなどが使用できる。
なお、酸素含有中の雰囲気でプラズマを照射する方法が最も有効的に薄膜トランジスタの活性層2041を活性化できる。
【0146】
本発明においては、活性層2041となる基材の材料、組成比、製造条件、プラズマ処理条件などを制御して、例えば、電子キャリア濃度を、1010/cm3以上1018/cm3未満とする。また、好ましくは1011/cm3以上1017/cm3以下、さらに好ましくは、1012/cm3以上1016/cm3以下の範囲にするとよい。このようにすると、所定の大きさの電子移動度を有し、on−off比を十分に大きくすることができる。また、ノーマリーオフの薄膜トランジスタが歩留まり良く得られる。
なお、本発明に係る電子キャリア濃度は、室温で測定する場合の値である。室温とは、例えば25℃であり、具体的には約0〜40℃程度の範囲から適宜選択される温度である。また、電子キャリア濃度の測定は、ホール効果測定により求める。約1017/cm3未満の電子キャリア濃度の測定は、ACホール測定で行うことが好ましい。この理由は、DCホール測定では測定値のばらつきが大きく、測定の信頼性が低くなるおそれがあるからである。
また、プラズマ処理は、通常、XRD(X線回折)で結晶ピークが出ない条件で行われる。ただし、これに限定されるものではなく、たとえば、プラズマ処理によって、結晶ピークが出てもよい。
【0147】
また、好ましくは、活性層2041(半導体薄膜)の伝導帯と価電子帯とのエネルギーバンドギャップを約2.8eV以上とするとよく、このようにすることで、可視光の照射により、価電子帯の電子が励起されて漏れ電流が流れやすくなるおそれがあるという不具合を有効に回避することができる。
【0148】
また、好ましくは、活性層2041が非縮退半導体であるとよい。
このようにすると、off電流を小さくすることができ、on/off比を大きくすることができる。
【0149】
続いて、ゲート絶縁膜2030及び活性層2041上に、ソース配線2052、ソース電極2051、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成する(ステップS2004)。
このソース配線2052、ソース電極2051、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、活性層2041となった基材(所定の材料)と同じ組成の材料からなり、非晶質とすることによって、導電体としての特性を有する。なお、この導電体としての特性などについては、後述する。
ここで、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、スパッタ法などにより非晶質の状態でまとめて成膜され、第三のマスク(図示せず)を用いたフォトリソグラフィー法によりまとめてエッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。
【0150】
図23は、本発明の第五実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は保護層の形成された平面図を示しており、(b)は(a)の断面図を示している。
次に、図23に示すように、ゲート絶縁膜2030、ソース配線2052、ソース電極2051、活性層2041、ドレイン電極2053、ドレイン配線2054及び画素電極2055上に、保護層2060としてのSiNx膜をCVDにより形成する(ステップS2005)。
ここで、成膜された保護層2060は、第四のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極2055が露出する。また、開口部2023及び開口部2056が形成され、それぞれゲート配線2022及びソース配線2052の一部が露出する。
このように、本実施形態によれば、保護層2060を備えた薄膜トランジスタ2001を、4枚のマスクを用いた製造プロセスにより製造することができる。
【0151】
なお、図示してないが、ソース配線2052、ドレイン配線2054及び画素電極2055とゲート絶縁膜2030との間にも、活性層2041を形成する場合には、1枚のハーフトーンマスクを用いて、活性層2041、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成することができる。すなわち、まず、活性層2041となる基材を成膜し、次に、プラズマ処理を施し、続いて、導電体となる薄膜を成膜する。次に、1枚のハーフトーンマスクを用いて、活性層2041、ソース配線2052、ドレイン配線2054及び画素電極2055を形成し、続いて、ソース電極2051及びドレイン電極2053を形成する。このようにすると、保護層2060を備えた薄膜トランジスタを、3枚のマスクを用いた製造プロセスにより製造することができる。
【0152】
次に、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055に用いられる所定の材料、並びに、活性層2041の基材として用いられる前記所定の材料について、説明する。
まず、ソース電極2051などに用いられる所定の材料と、活性層2041の基材として用いられる所定の材料は、同じである。これにより、材料の共用化を図ることができ、管理コストを低減することができる。
【0153】
上記所定の材料は、非晶質金属酸化物である。この非晶質金属酸化物は、酸素欠損によりキャリアを発生している。したがって、プラズマ処理により酸素欠損を制御することによって、キャリア濃度を容易に制御することができる。すなわち、所定の材料を用いた薄膜の性質を自在に制御でき、例えば、所定の材料を用いて導電体と半導体を設けることができたり、あるいは、導電体の導電性や半導体の特性などを容易に設定することができる。
【0154】
また、好ましくは、上記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有するとよい。
たとえば、非晶質金属酸化物として、酸化インジウムと酸化亜鉛からなる非晶質薄膜を用いることにより、安定した導電性と安定した半導体特性を両立できる。酸化インジウムと酸化亜鉛の組成比としては、[In]/([In]+[Zn])=0.2〜1.0(0.2以上1.0以下)である。好ましくは、[In]/([In]+[Zn])=0.5〜0.95(0.5以上0.95以下)であり、より好ましくは、[In]/([In]+[Zn])=0.6〜0.9(0.6以上0.9以下)である。なお、[In]はインジウムの原子数であり、[Zn]は亜鉛の原子数である。
また、たとえば、非晶質金属酸化物として、酸化錫と酸化亜鉛からなる非晶質薄膜を用いることにより、安定した導電性と安定した半導体特性を両立できる。酸化錫と酸化亜鉛の組成比としては、[Sn]/([Sn]+[Zn])=0.2〜0.95(0.2以上0.95以下)である。好ましくは、[Sn]/([Sn]+[Zn])=0.4〜0.90(0.4以上0.90以下)であり、より好ましくは、[Sn]/([Sn]+[Zn])=0.5〜0.6(0.5以上0.6以下)である。なお、[Sn]は錫の原子数である。
【0155】
さらに好ましくは、上記非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有しているとよい。
たとえば、上記非晶質金属酸化物が、正二価の金属酸化物を含有しているとよい。このように正二価の金属酸化物を含有することにより、プラズマ処理によって活性層2041のキャリア発生を効率良く抑制することができ、長期にわたる駆動でも安定に作動するようになる。正二価の金属酸化物としては、酸化マグネシウム、酸化カルシウム、酸化ニッケル、酸化銅などが有用である。これらは、酸素との結合力が強く、酸素欠損によるキャリアの発生を有効に抑えることができる。このように、正二価の金属酸化物を含有することにより、効果的に薄膜トランジスタの特性を安定化することができる。
また、正二価の金属酸化物を含有することにより非晶質を安定化させる効果(製造プロセス中での結晶化の阻害など)によりキャリアの発生を安定化させ、かつ、長期にわたる駆動でも安定に作動するようになる。
正二価の金属酸化物の添加量は、透明導電膜(ソース電極2051など)の導電性に影響しない程度にとどめるのがよい。添加量が多すぎると、透明導電膜の導電性を損なう恐れがある。添加量としては、全金属元素に対して、40原子%以下、好ましくは20原子%以下にするのがよい。
【0156】
また、たとえば、上記非晶質金属酸化物が、正三価の金属酸化物を含有しているとよい。このように正三価の金属酸化物を含有することにより、プラズマ処理によって活性層2041のキャリア発生を効率良く抑制することができ、長期にわたる駆動でも安定に作動するようになる。正三価の金属酸化物としては、酸化ホウ素、酸化アルミニウム、酸化ガリウム、酸化スカンジウム、酸化イットリウム、酸化ランタン、酸化ネオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化エルビウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウムなどが有用である。これらは、酸素との結合力が強く、酸素欠損によるキャリアの発生を有効に抑えることができる。このように、正三価の金属酸化物を含有することにより、効果的に薄膜トランジスタの特性を安定化することができる。
また、正三価の金属酸化物を含有することにより非晶質を安定化させる効果(製造プロセス中での結晶化の阻害など)によりキャリアの発生を安定化させ、かつ、長期にわたる駆動でも安定に作動する。
正三価の金属酸化物の添加量は、透明導電膜の導電性に影響しない程度にとどめるのがよい。添加量が多すぎると、透明導電性の導電性を損なう恐れがある。添加量としては、全金属元素に対して、40原子%以下、好ましくは20原子%以下にするのがよい。
【0157】
また、たとえば、上記非晶質金属酸化物が、正二価の金属酸化物及び正三価の金属酸化物を含有しているとよい。このように正二価の金属酸化物及び正三価の金属酸化物を含有することにより、プラズマ処理によって活性層2041のキャリア発生を効率良く抑制することができ、長期にわたる駆動でも安定に作動するようになる。正二価の金属酸化物としては、酸化マグネシウム、酸化カルシウム、酸化ニッケル、酸化銅などが有用である。また、正三価の金属酸化物としては、酸化ホウ素、酸化アルミニウム、酸化ガリウム、酸化スカンジウム、酸化イットリウム、酸化ランタン、酸化ネオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化エルビウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウムなどが有用である。正二価の金属酸化物や正三価の金属酸化物のこれらは、酸素との結合力が強く、酸素欠損によるキャリアの発生を有効に抑えることができる。このように、正二価の金属酸化物及び正三価の金属酸化物を含有することにより、効果的に薄膜トランジスタの特性を安定化することができる。
また、正二価の金属酸化物及び正三価の金属酸化物を含有することにより非晶質を安定化させる効果(製造プロセス中での結晶化の阻害など)によりキャリアの発生を安定化させ、かつ、長期にわたる駆動でも安定に作動する。
正二価の金属酸化物及び正三価の金属酸化物の添加量は、透明導電膜の導電性に影響しない程度にとどめるのがよい。添加量が多すぎると、透明導電性の導電性を損なう恐れがある。添加量としては、全金属元素に対して、40原子%以下、好ましくは20原子%以下にするのがよい。
【0158】
また、たとえば、上記非晶質金属酸化物が、正四価の金属酸化物を含有しているとよい。このように正四価の金属酸化物を含有することにより、価数のバランスがとれるので、状態が安定化し信頼性が高くなることが期待できる。正四価の金属酸化物としては、酸化ゲルマニウム、酸化ケイ素、酸化チタン、酸化ジルコニウム、酸化ハフニウムなどが有用である。
なお、正二価の金属酸化物とは、イオン状態での価数として正二価を取りうる金属酸化物をいい、また、正三価の金属酸化物とは、イオン状態での価数として正三価を取りうる金属酸化物をいい、さらに、正四価の金属酸化物とは、イオン状態での価数として正四価を取りうる金属酸化物をいう。
【0159】
以上説明したように、本実施形態の薄膜トランジスタの製造方法によれば、所定の材料からなる基材にプラズマ処理を施すことにより活性層2041を形成し、上記基材と同じ所定の材料からなる非晶質の、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055をまとめて成膜しさらにまとめてエッチングすることができる。
すなわち、本発明では、同じ組成の所定の材料を、プラズマ処理することにより活性層2041(半導体)とし、非晶質の状態のまま用いることにより導電体としているので、材料の共用化を図ることができ、管理コストを低減することができる。
また、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、非晶質の状態でまとめて成膜され、さらに、まとめてエッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0160】
[薄膜トランジスタの第五実施形態]
また、上記実施形態における薄膜トランジスタ2001は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ2001は、上記所定の材料からなり、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055となる導電体と、この所定の材料にプラズマ処理を行うことによって半導体化された活性層2041とを備えた構成としてある(図23参照)。
このように、本実施形態の薄膜トランジスタ2001は、材料の共用化を図ることができ、管理コストを低減することができる。また、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、非晶質の状態でまとめて成膜され、さらに、まとめてエッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0161】
[薄膜トランジスタの製造方法の第六実施形態]
図24は、本発明の第六実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図25は、本発明の第六実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
図24及び図25において、本実施形態の薄膜トランジスタの製造方法は、上述した第五実施形態と比べて、ステップS2003、S2004(図21参照)の代わりに、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成し(ステップS2013)、続いて、プラズマ処理により被処理体を活性層2041とする(ステップS2014)点が相違する。他の方法は第五実施形態とほぼ同様としてある。
【0162】
まず、第五実施形態とほぼ同様に、ガラス基板2010上に、ゲート電極2021及びゲート配線2022を形成し(ステップS2011)、続いて、ゲート絶縁膜2030を形成する(ステップS2012)。
【0163】
次に、ゲート絶縁膜2030上に、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成する(ステップS2013)。
すなわち、図25(a)及び図25(b)に示すように、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、上述した所定の材料からなり、スパッタ法などにより非晶質の状態でまとめて成膜され、第二のハーフトーンマスク(図示せず)を用いたフォトリソグラフィー法によりまとめてエッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。
また、上記第二のハーフトーンマスクによって形成されたレジストは、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を覆う部分が、活性層2041となる被処理体を覆う部分より厚い形状としてある。
【0164】
次に、第二のハーフトーンマスクにより形成されたレジストを再形成すると、活性層2041となる被処理体が露出し、かつ、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を覆う形状のレジストとなる。
続いて、この再形成されたレジスト(図示せず)を用いて、プラズマ処理を行うと、被処理体が半導体化され活性層2041となる(ステップS2014)。すなわち、再形成されたレジストが、ソース電極2051などの導電体とする領域を覆い、かつ、半導体化させる領域(被処理体)にプラズマを接触させるための開口部を有する遮蔽層として機能する。これにより、活性層2041の形状や配置などを任意に形成することができる。また、第五実施形態と比べて、活性層2041を形成するための専用のマスクを必要としないので、製造工程を削減して製造原価のコストダウンを図ることができる。
また、局所的にプラズマ処理を行い活性層2041とする形状は、図26に示すように、ゲート電極長よりゲート長が短く、かつ、ゲート電極幅よりゲート幅を小さくするとよい。このようにすると、活性層2041が、ゲート電極2021に電圧が印加された影響を効果的に受けることができ、トランジスタ特性を向上させることができる。
【0165】
また、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055となる薄膜(適宜、非晶質金属酸化物層と略称する。)を成膜する場合、スパッタリング法が有用である。
この場合のスパッタリング用ガスとしては、アルゴンガスが好ましい。このようにすることにより、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055の抵抗を下げることができる。また、上記非晶質金属酸化物層は、基板温度が室温の状態にて成膜される。このように低温で成膜することにより、非晶質の金属酸化物層を形成することができる。この非晶質金属酸化物層は、非晶質構造による酸素欠損によってキャリアを発生し、導電性と透明性に優れるものである。
また、スパッタリング用ガスは、100%のアルゴンガスに限定されるものではなく、たとえば、酸素、窒素などを微量含有するアルゴンガスでもよい。このように酸素、窒素などを含有するアルゴンガスの雰囲気中にて成膜することにより、非晶質状態では安定した透明電極として作動し、また、プラズマ処理すると酸素欠損を低減し、半導体としての性能(キャリア濃度)の安定化に効果がある。
このように、本実施形態では、一つの薄膜から、透明導電膜と半導体膜を得ることができ、生産性を大幅に向上させることができる。
【0166】
次に、図24、図25(c)及び図25(d)において、第五実施形態とほぼ同様に、ゲート絶縁膜2030、活性層2041、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055上に、保護層2060としてのSiNx膜をCVDにより形成する(ステップS2015)。
ここで、成膜された保護層2060は、第三のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極2055が露出する。また、開口部2023及び開口部2056が形成され、それぞれゲート配線2022及びソース配線2052の一部が露出し、各配線パッドとなる。
このように、本実施形態によれば、保護層2060を備えた薄膜トランジスタ2002を、3枚のマスクを用いた製造プロセスにより製造することができる。
【0167】
以上説明したように、本実施形態の薄膜トランジスタの製造方法によれば、非晶質の所定の材料からなる、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055をまとめて成膜しさらにまとめて形成する。続いて、再形成されたレジストを遮蔽層として用いてプラズマ処理を行い、被処理体を活性層2041とする。すなわち、非晶質の所定の材料からなる薄膜を、一括成膜しさらに一括形成し、この薄膜の一部を局所的にプラズマ処理することにより活性層2041(半導体)とし、残りの部分を非晶質の状態のまま用いることにより導電体としているので、製造工程を削減して製造原価のコストダウンを図ることができる。
また、材料の共用化を図ることができるので、管理コストを低減することができる。
なお、例えば、従来の液晶パネル駆動用のシリコン系TFTでは、トランジスタの材料が液晶駆動用の透明電極(画素電極)の材料と異なるために、同一層として、活性層や画素電極を構成することはできなかった。本発明では、液晶駆動用の透明電極と薄膜トランジスタ(活性層)を構成する材料を同一とし、電極部分を非晶質構造とし、活性層部分にプラズマ処理を行うことにより、大幅に製造工程を削減することができる。
【0168】
[薄膜トランジスタの第六実施形態]
また、上記実施形態における薄膜トランジスタ2002は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ2002は、上記所定の材料からなり、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055となる導電体と、この導電体と同じ層であり、かつ、この所定の材料にプラズマ処理を行うことによって半導体化された活性層2041とを備えた構成としてある(図26参照)。
このように、本実施形態の薄膜トランジスタ2002は、材料の共用化を図ることができ、管理コストを低減することができる。また、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、非晶質の状態でまとめて成膜され、さらに、まとめてエッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0169】
(第四応用例)
また、上記薄膜トランジスタの製造方法の第六実施形態及び薄膜トランジスタの第六実施形態は、様々な応用例を有している。
次に、第四応用例について、図面を参照して説明する。
図27は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第四応用例を説明するための概略フローチャート図を示している。
また、図28は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第四応用例を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
図27及び図28において、本応用例の薄膜トランジスタ2002aの製造方法は、上述した第六実施形態と比べて、ステップS2013とS2014(図24参照)の間に、金属層からなる、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055aを形成する(ステップS2024)点が相違する。他の方法は第六実施形態とほぼ同様としてある。
【0170】
まず、第六実施形態とほぼ同様に、ガラス基板2010上に、ゲート電極2021及びゲート配線2022を形成し(ステップS2021)、続いて、ゲート絶縁膜2030を形成する(ステップS2022)。
【0171】
次に、第六実施形態とほぼ同様に、ゲート絶縁膜2030上に、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成するため非晶質金属酸化物層を成膜し、続いて、スパッタ法などにより金属層が成膜される。
そして、第二のハーフトーンマスク(図示せず)を用いてフォトリソグラフィー法により、ゲート絶縁膜2030上に、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成する(ステップS2023)。この際、金属層からなるソース配線2052a、ドレイン配線2054a及び画素電極2055aも形成される。
また、上記第二のハーフトーンマスクによって形成されたレジストは、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055の上方の部分が、活性層2041となる被処理体の上方の部分より厚い形状としてある。
【0172】
次に、第二のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト(図示せず)を用いてフォトリソグラフィー法により、金属層からなるソース電極2051a及びドレイン電極2053aを形成する(ステップS2024)。これにより、活性層2041の表面が露出する。すなわち、薄膜トランジスタ2002aのソース電極、ソース配線、ドレイン電極、ドレイン配線及び画素電極は、非晶質金属酸化物層と金属層の積層構造となり、活性層2041(薄膜トランジスタ部)は、非晶質金属酸化物層のみからなる構造となる。また、再形成されたレジストは、除去される。
【0173】
次に、プラズマ処理を行うと、被処理体が半導体化され活性層2041となる(ステップS2025)。すなわち、金属層からなるソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055aが、ソース電極2051などの導電体とする領域を覆い、かつ、半導体化させる領域(被処理体)にプラズマを接触させるための開口部を有する遮蔽層として機能する。これにより、活性層2041の形状や配置などを任意に形成することができる。また、第一実施形態と比べて、活性層2041を形成するための専用のマスクを必要としないので、製造工程を削減して製造原価のコストダウンを図ることができる。
なお、本応用例では、プラズマ処理が行われる前に、再形成されたレジストが、除去されるが、これに限定されるものではない。たとえば、再形成されたレジストを、プラズマアッシング装置にて除去する際、このプラズマアッシング装置を用いて、被処理体を半導体化し活性層2041としてもよい。このようにすると、一つの工程で、再形成されたレジストを除去するとともに、被処理体を活性層2041とすることができ、生産性を向上させることができる。
また、遮蔽層は、レジストや金属層(導電体層)に限定されるものではなく、たとえば、絶縁層などでもよく、プラズマを遮蔽可能な材料を用いることができる。
【0174】
次に、図28(c)及び図28(d)に示すように、第六実施形態とほぼ同様にして、ゲート絶縁膜2030、活性層2041、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055a上に、保護層2060としてのSiNx膜をCVDにより形成する(ステップS2026)。
ここで、成膜された保護層2060は、第三のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極2055aが露出する。また、開口部2023及び開口部2056が形成され、それぞれゲート配線2022及びソース配線2052aの一部が露出し、各配線パッドとなる。
このように、本応用例によれば、保護層2060を備えた薄膜トランジスタ2002を、3枚のマスクを用いた製造プロセスにより製造することができる。
【0175】
なお、図示してないが、上記第三のマスクの代わりに、第三のハーフトーンマスクを用いたフォトリソグラフィー法により、画素電極2055aを除去し、画素電極2055を露出させるとよい。すなわち、第三のハーフトーンマスクを用いたフォトリソグラフィー法により、画素電極2055a上の保護層2060をドライエッチング(エッチングガスは、CHF3など)し、さらに、画素電極2055aをドライエッチング(エッチングガスは、SF6など)する。次に、再形成されたレジストを用いて、保護層2060やゲート絶縁膜2030をドライエッチング(エッチングガスは、CHF3など)する。これにより、開口部2023及び開口部2056が形成され、それぞれゲート配線2022及びソース配線2052aの一部が露出し、各配線パッドとする。このようにすると、非晶質金属酸化物のみからなる画素電極2055を得ることができ、透光性を向上させることができる。
【0176】
以上説明したように、本応用例の薄膜トランジスタ2002aの製造方法によれば、非晶質の所定の材料からなる、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を一括成膜しさらに一括形成することができる。また、金属層からなる、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055aを、効率よく形成することができる。
また、本応用例における薄膜トランジスタ2002aは、薄膜トランジスタの発明としても有効である。
【0177】
(第五応用例)
次に、第五応用例について、図面を参照して説明する。
図29は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第五応用例を説明するための概略フローチャート図を示している。
また、図30は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第五応用例を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、金属層及び開口部の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はソース電極、ソース配線、活性層、ドレイン電極、ドレイン配線、画素電極及びゲート配線パッドの形成された平面図を示しており、(d)は(c)の断面図を示している。
図29及び図30において、本応用例の薄膜トランジスタ2002bの製造方法は、上述した第六実施形態と比べて、ステップS2012とS2013(図24参照)の間に、金属層からなる、ソース電極2051a、ソース配線2052a、ドレイン電極2053a及びドレイン配線2054aを形成する(ステップS2033)点、及び、保護層2060を形成しない点などが相違する。他の方法は第六実施形態とほぼ同様としてある。
【0178】
まず、第六実施形態とほぼ同様に、ガラス基板2010上に、ゲート電極2021及びゲート配線2022を形成し(ステップS2031)、続いて、ゲート絶縁膜2030を形成する(ステップS2032)。
【0179】
次に、スパッタ法などにより金属層が成膜され、第二のマスク(図示せず)を用いたフォトリソグラフィー法により、金属層よりなるソース電極2051a、ソース配線2052a、ドレイン電極2053a及びドレイン配線2054aを形成する(ステップS2033)。続いて、図30(b)に示すように、第三のマスク(図示せず)を用いたフォトリソグラフィー法により、ゲート配線2022の一部の上方に開口部2023が形成される。
【0180】
次に、ゲート絶縁膜2030、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び露出したゲート配線2022の一部の上に、スパッタ法などにより、非晶質の上記所定の材料からなる薄膜(非晶質金属酸化物層)を成膜する。
続いて、第四のハーフトーンマスク(図示せず)を用いたフォトリソグラフィー法により、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054、画素電極2055及びゲート配線パッド2024をまとめて形成する(ステップS2034)。
また、上記第四のハーフトーンマスクによって形成されたレジストは、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054、画素電極2055及びゲート配線パッド2024を覆う部分が、活性層2041となる被処理体を覆う部分より厚い形状としてある。
【0181】
次に、第四のハーフトーンマスクにより形成されたレジストを再形成すると、活性層2041となる被処理体が露出し、かつ、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054、画素電極2055及びゲート配線パッド2024を覆う形状のレジストとなる。
続いて、この再形成されたレジスト(図示せず)を用いて、プラズマ処理を行うと、被処理体が半導体化され活性層2041となる(ステップS2035)。すなわち、再形成されたレジストが、ソース電極2051などの導電体とする領域を覆い、かつ、半導体化させる領域(被処理体)にプラズマを接触させるための開口部を有する遮蔽層として機能する。これにより、活性層2041の形状や配置などを任意に形成することができる。
このように、本応用例によれば、薄膜トランジスタ2002bを、4枚のマスクを用いた製造プロセスにより製造することができる。
【0182】
以上説明したように、本応用例の薄膜トランジスタ2002bの製造方法によれば、非晶質の所定の材料からなる、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054、画素電極2055及びゲート配線パッド2024をまとめて成膜しさらにまとめてエッチングすることができる。また、金属層からなるソース電極2051a、ソース配線2052a、ドレイン電極2053a及びドレイン配線2054aを形成することにより、導電性を向上させることができる。
また、本応用例における薄膜トランジスタ2002bは、薄膜トランジスタの発明としても有効である。
【0183】
[薄膜トランジスタの製造方法の第七実施形態]
図31は、本発明の第七実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図32は、本発明の第七実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は活性層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(d)は(c)の断面図を示している。
図31、図32(a)及び図32(b)において、まず、透明なガラス基板2010が用意され、このガラス基板2010上に、第一のマスク(図示せず)を用いたフォトリソグラフィー法により、活性層2041を形成する(ステップS2041)。この活性層2041は、上記所定の材料を基材とし、プラズマ処理とすることによって半導体としての特性を有する。
ここで、活性層2041は、まず、スパッタ法などにより非晶質の状態で成膜され、次に、第一のマスク(図示せず)を用いたフォトリソグラフィー法により形成され、続いて、プラズマ処理により半導体化される。ただし、これに限定されるものではなく、たとえば、まず、非晶質の状態で成膜し、次に、プラズマ処理により半導体化し、続いて、第一のマスク(図示せず)を用いたフォトリソグラフィー法により形成してもよい。
【0184】
次に、ガラス基板2010及び活性層2041上に、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成する(ステップS2042)。
このソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、活性層2041となる所定の材料と同じ材料からなり、非晶質とすることにより、導電体としての特性を有する。
ここで、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、スパッタ法などにより非晶質の状態でまとめて成膜され、第二のマスク(図示せず)を用いたフォトリソグラフィー法によりまとめてエッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。
【0185】
図33は、本発明の第七実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート絶縁膜、ゲート電極及びゲート配線の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
次に、図31、図33(a)及び図33(b)に示すように、ガラス基板2010、ソース配線2052、ソース電極2051、活性層2041、ドレイン電極2053、ドレイン配線2054及び画素電極2055上に、ゲート絶縁膜2030としてのSiNx膜をCVD(化学気相成長法)により形成する(ステップS2043)。
続いて、ゲート絶縁膜2030上に、金属薄膜よりなる所望の形状のゲート電極2021及びゲート配線2022を形成する(ステップS2044)。
【0186】
次に、図33(c)及び図33(d)に示すように、ゲート絶縁膜2030、ゲート電極2021及びゲート配線2022上に、保護層2060としてのSiNx膜をCVDにより形成する(ステップS2045)。
ここで、成膜された保護層2060は、第四のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極2055が露出する。また、開口部2023及び開口部2056が形成され、それぞれゲート配線2022及びソース配線2052の一部が露出し、各配線パッドとなる。
このように、本実施形態によれば、保護層2060を備えたトップゲート型の薄膜トランジスタ2003を、4枚のマスクを用いた製造プロセスにより製造することができる。
【0187】
以上説明したように、本実施形態の薄膜トランジスタ2003の製造方法によれば、所定の材料からなる基材にプラズマ処理を施すことにより活性層2041を形成し、上記基材と同じ所定の材料からなる非晶質の、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を一括成膜しさらに一括エッチングすることができる。
すなわち、本発明では、同じ組成の所定の材料を、プラズマ処理することにより活性層2041(半導体)とし、非晶質の状態のまま用いることにより導電体としているので、材料の共用化を図ることができ、管理コストを低減することができる。
また、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、非晶質の状態で一括成膜され、さらに、一括エッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0188】
[薄膜トランジスタの第七実施形態]
また、上記実施形態における薄膜トランジスタ2003は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ2003は、上記所定の材料からなり、半導体としての活性層2041と、上記所定の材料と同じ組成の材料からなり、導電体としてのソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を備えた構成としてある(図33参照)。
このように、本実施形態の薄膜トランジスタ2003は、材料の共用化を図ることができ、管理コストを低減することができる。また、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、非晶質の状態でまとめて成膜され、さらに、まとめてエッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0189】
[薄膜トランジスタの製造方法の第八実施形態]
図34は、本発明の第八実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図35は、本発明の第八実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はゲート絶縁膜、ゲート電極、ゲート配線及び保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
図34及び図35において、本実施形態の薄膜トランジスタの製造方法は、上述した第七実施形態と比べて、ステップS2041及びS2042(図31参照)の代わりに、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成し(ステップS2051)、続いて、プラズマ処理により被処理体を活性層2041とする(ステップS2052)点が相違する。他の方法は第七実施形態とほぼ同様としてある。
【0190】
次に、ゲート絶縁膜2030上に、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成する(ステップS2051)。
すなわち、図35(a)及び図35(b)に示すように、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、上述した所定の材料からなり、スパッタ法などにより非晶質の状態でまとめて成膜され、第一のハーフトーンマスク(図示せず)を用いたフォトリソグラフィー法によりまとめて形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。
また、上記第一のハーフトーンマスクによって形成されたレジストは、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を覆う部分が、活性層2041となる被処理体を覆う部分より厚い形状としてある。
【0191】
次に、第二のハーフトーンマスクにより形成されたレジストを再形成すると、活性層2041となる被処理体が露出し、かつ、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を覆う形状のレジストとなる。
続いて、この再形成されたレジスト(図示せず)を用いて、プラズマ処理を行うと、被処理体が半導体化され活性層2041となる(ステップS2052)。すなわち、再形成されたレジストが、ソース電極2051などの導電体とする領域を覆い、かつ、半導体化させる領域(被処理体)にプラズマを接触させるための開口部を有する遮蔽層として機能する。これにより、活性層2041の形状や配置などを任意に形成することができる。また、第七実施形態と比べて、活性層2041を形成するための専用のマスクを必要としないので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0192】
また、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055となる薄膜(適宜、非晶質金属酸化物層と略称する。)を成膜する場合、スパッタリング法が有用である。
この場合のスパッタリング用ガスとしては、アルゴンガスが好ましい。このようにすることにより、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055の抵抗を下げることができる。また、上記非晶質金属酸化物層は、基板温度が室温の状態にて成膜される。このように低温で成膜することにより、非晶質の金属酸化物層を形成することができる。この非晶質金属酸化物層は、非晶質構造による酸素欠損によってキャリアを発生し、導電性と透明性に優れるものである。
また、スパッタリング用ガスは、100%のアルゴンガスに限定されるものではなく、たとえば、酸素、窒素などを微量含有するアルゴンガスでもよい。このように酸素、窒素などを含有するアルゴンガスの雰囲気中にて成膜することにより、非晶質状態では安定した透明電極として作動し、また、プラズマ処理すると酸素欠損を低減し、半導体としての性能(キャリア濃度)の安定化に効果がある。
このように、本実施形態では、一つの薄膜から、透明導電膜と半導体膜を得ることができ、生産性を大幅に向上させることができる。
【0193】
次に、図35(c)及び図35(d)に示すように、第七実施形態とほぼ同様にして、ガラス基板2010、ソース配線2052、ソース電極2051、活性層2041、ドレイン電極2053、ドレイン配線2054及び画素電極2055上に、ゲート絶縁膜2030としてのSiNx膜をCVD(化学気相成長法)により形成する(ステップS2053)。
続いて、第二のマスク(図示せず)を用いたフォトリソグラフィー法により、ゲート絶縁膜2030上に、金属薄膜よりなる所望の形状のゲート電極2021及びゲート配線2022を形成する(ステップS2054)。
【0194】
次に、ゲート絶縁膜2030、ゲート電極2021及びゲート配線2022上に、保護層2060としてのSiNx膜をCVDにより形成する(ステップS2055)。
ここで、成膜された保護層2060は、第三のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極2055が露出する。また、開口部2023及び開口部2056が形成され、それぞれゲート配線2022及びソース配線2052の一部が露出し、各配線パッドとなる。
このように、本実施形態によれば、保護層2060を備えたトップゲート型の薄膜トランジスタ2004を、3枚のマスクを用いた製造プロセスにより製造することができる。
【0195】
以上説明したように、本実施形態の薄膜トランジスタの製造方法によれば、非晶質の所定の材料からなる、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055をまとめて成膜しさらにまとめて形成する。続いて、再形成されたレジストを遮蔽層として用いてプラズマ処理を行い、被処理体を活性層2041とする。すなわち、非晶質の所定の材料からなる薄膜を成膜しさらにまとめて形成し、この薄膜の一部を局所的にプラズマ処理することにより活性層2041(半導体)とし、残りの部分を非晶質の状態のまま用いることにより導電体としているので、製造工程を削減して製造原価のコストダウンを図ることができる。
また、材料の共用化を図ることができるので、管理コストを低減することができる。
なお、例えば、従来の液晶パネル駆動用のシリコン系TFTでは、トランジスタの材料が液晶駆動用の透明電極(画素電極)の材料と異なるために、同一層として、活性層や画素電極を構成することはできなかった。本発明では、液晶駆動用の透明電極と薄膜トランジスタ(活性層)を構成する材料を同一とし、電極部分を非晶質構造とし、活性層部分にプラズマ処理を行うことにより、大幅に製造工程を削減することができる。
【0196】
[薄膜トランジスタの第八実施形態]
また、上記実施形態における薄膜トランジスタ2004は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ2004は、上記所定の材料からなり、半導体としての活性層2041と、上記所定の材料と同じ組成の材料からなり、導電体としてのソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を備えた構成としてある(図35参照)。
このように、本実施形態の薄膜トランジスタ2004は、材料の共用化を図ることができ、管理コストを低減することができる。また、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、非晶質の状態でまとめて成膜され、さらに、まとめてエッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0197】
(第六応用例)
また、上記薄膜トランジスタの製造方法の第八実施形態及び薄膜トランジスタの第八実施形態は、様々な応用例を有している。
次に、第六応用例について、図面を参照して説明する。
図36は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第六応用例を説明するための概略フローチャート図を示している。
また、図37は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第六応用例を説明するための要部の概略図であり、(a)は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はゲート絶縁膜、ゲート電極、ゲート配線及び保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
図36及び図37において、本応用例の薄膜トランジスタ2004aの製造方法は、上述した第八実施形態と比べて、ステップS2051とS2052(図34参照)の間に、金属層からなる、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055aを形成する(ステップS2062)点が相違する。他の方法は第八実施形態とほぼ同様としてある。
【0198】
まず、第八実施形態とほぼ同様に、ガラス基板2010上に、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成するため非晶質金属酸化物層を成膜し、続いて、スパッタ法などにより金属層が成膜される。
そして、第一のハーフトーンマスク(図示せず)を用いてフォトリソグラフィー法により、ガラス基板2010上に、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成する(ステップS2061)。この際、金属層からなるソース配線2052a、ドレイン配線2054a及び画素電極2055aも形成される。
また、上記第一のハーフトーンマスクによって形成されたレジストは、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055の上方の部分が、活性層2041となる被処理体の上方の部分より厚い形状としてある。
【0199】
次に、第一のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト(図示せず)を用いてフォトリソグラフィー法により、金属層からなるソース電極2051a及びドレイン電極2053aを形成する(ステップS2062)。これにより、活性層2041の表面が露出する。すなわち、薄膜トランジスタ2004aのソース電極、ソース配線、ドレイン電極、ドレイン配線及び画素電極は、非晶質金属酸化物層と金属層の積層構造となり、活性層2041(薄膜トランジスタ部)は、非晶質金属酸化物層のみからなる構造となる。なお、再形成されたレジストは、除去される。
【0200】
次に、プラズマ処理を行うと、被処理体が半導体化され活性層2041となる(ステップS2063)。すなわち、金属層からなるソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055aが、ソース電極2051などの導電体とする領域を覆い、かつ、半導体化させる領域(被処理体)にプラズマを接触させるための開口部を有する遮蔽層として機能する。これにより、活性層2041の形状や配置などを任意に形成することができる。また、第七実施形態と比べて、活性層2041を形成するための専用のマスクを必要としないので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0201】
次に、図37(c)及び図37(d)に示すように、第八実施形態とほぼ同様にして、ガラス基板2010、活性層2041、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055a上に、ゲート絶縁膜2030としてのSiNx膜をCVDにより形成する(ステップS2064)。
続いて、第二のマスク(図示せず)を用いてフォトリソグラフィー法により、ゲート絶縁膜2030上に、金属薄膜よりなる所望の形状のゲート電極2021及びゲート配線2022を形成する(ステップS2065)。
【0202】
次に、ゲート絶縁膜2030、ゲート電極2021及びゲート配線2022上に、保護層2060としてのSiNx膜をCVDにより形成する(ステップS2066)。
ここで、成膜された保護層2060は、第三のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極2055aが露出する。また、開口部2023及び開口部2056が形成され、それぞれゲート配線2022及びソース配線2052aの一部が露出し、各配線パッドとなる。
このように、本応用例によれば、保護層2060を備えたトップゲート型の薄膜トランジスタ2004を、3枚のマスクを用いた製造プロセスにより製造することができる。
【0203】
以上説明したように、本応用例の薄膜トランジスタ2004aの製造方法によれば、非晶質の所定の材料からなる、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055をまとめて成膜しさらにまとめて形成することができる。また、金属層からなる、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055aを、効率よく形成することができる。
また、本応用例における薄膜トランジスタ2004aは、薄膜トランジスタの発明としても有効である。
また、上記応用例では、再形成されたレジスト(図示せず)を除去した後に、プラズマ処理を行っているが、これに限定されるものではない。たとえば、再形成されたレジストを遮蔽層として、プラズマ処理を行った後に、再形成されたレジストを除去してもよい。
【0204】
(第七用例)
次に、第七応用例について、図面を参照して説明する。
図38は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第七応用例を説明するための概略フローチャート図を示している。
また、図39は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第七応用例を説明するための要部の概略図であり、(a)は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極、金属層、ゲート絶縁膜、ゲート電極及びゲート配線の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層が形成され、金属層の一部がエッチングされた平面図を示しており、(d)は(c)の断面図を示している。
図38及び図39において、本応用例の薄膜トランジスタ2004bの製造方法は、上述した第六応用例と比べて、ステップS2066(図36参照)の代わりに、金属層の一部(画素電極2055a及び開口部2056内のソース配線2052a)をエッチングし、保護層2060を形成する(ステップS2067)点が相違する。他の方法は第六応用例とほぼ同様としてある。
【0205】
まず、第六応用例とほぼ同様に、ガラス基板2010上に、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成する(ステップS2061)。この際、金属層からなるソース配線2052a、ドレイン配線2054a及び画素電極2055aも形成される。続いて、金属層からなるソース電極2051a及びドレイン電極2053aを形成する(ステップS2062)。次に、プラズマ処理を行うと、露出した被処理体が半導体化され活性層2041となる(ステップS2063)。
【0206】
次に、図39(a)及び図39(b)に示すように、第六応用例とほぼ同様にして、ガラス基板2010、活性層2041、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055a上に、ゲート絶縁膜2030としてのSiNx膜をCVDにより形成する(ステップS2064)。
続いて、第二のマスク(図示せず)を用いてフォトリソグラフィー法により、ゲート絶縁膜2030上に、金属薄膜よりなる所望の形状のゲート電極2021及びゲート配線2022を形成する(ステップS2065)。
【0207】
次に、図39(c)及び図39(d)に示すように、第六応用例とほぼ同様にして、ゲート絶縁膜2030、ゲート電極2021及びゲート配線2022上に、保護層2060としてのSiNx膜をCVDにより成膜する。続いて、第三のハーフトーンマスク(図示せず)を用いたフォトリソグラフィー法により、金属層の一部(画素電極2055a及び開口部2056内のソース配線2052a)をエッチングし、保護層2060を形成する(ステップS2067)。
すなわち、まず、第三のハーフトーンマスク(図示せず)を用いたフォトリソグラフィー法により、画素電極2055a上の保護層2060及びゲート絶縁膜2030、並びに、開口部2056となる領域の保護層2060及びゲート絶縁膜2030をドライエッチング(エッチングガスは、CHF3など)し、続いて、画素電極2055a及び開口部2056内のソース配線2052aをドライエッチング(エッチングガスは、SF6など)する。次に、再形成されたレジストを用いて、保護層2060をドライエッチング(エッチングガスは、CHF3など)し、開口部2023が形成される。このようにすると、ゲート配線2022及びソース配線2052の一部が露出し、各配線パッドとすることができる。また、非晶質金属酸化物のみからなる画素電極2055を得ることができ、透光性を向上させることができる。
このように、本応用例によれば、保護層2060を備えたトップゲート型の薄膜トランジスタ2004を、3枚のマスクを用いた製造プロセスにより製造することができる。
【0208】
以上説明したように、本応用例の薄膜トランジスタ2004bの製造方法によれば、画素電極2055が露出するので、透光性を向上させることができる。
また、本応用例における薄膜トランジスタ2004bは、薄膜トランジスタの発明としても有効である。
【0209】
(第四実施例)
次に、上記実施形態や応用例における実施例について、説明する。
本実施例は、上記の第七応用例に対応する実施例である。
まず、図38、図39(a)及び図39(b)に示すように、透明なガラス基板2010上に、酸化インジウム−酸化ガリウム−酸化亜鉛のターゲットを用いて、基板温度を室温としてスパッタリング法により、厚さ40nmの非晶質の薄膜を成膜した。ここで、上記ターゲットは、酸化インジウム、酸化ガリウム及び酸化亜鉛からなっている。インジウムの原子%(=[In]/([In]+[Ga]+[Zn]) ここで、[In]はインジウムの原子数であり、[Ga]はガリウムの原子数であり、[Zn]は亜鉛の原子数である。)は、45%であった。また、ガリウムの原子%(=[Ga]/([In]+[Ga]+[Zn]))は、30%であった。さらに、亜鉛の原子%(=[Zn]/([In]+[Ga]+[Zn]))は、25%であった。
続いて、チタンを200nmの厚さにスパッタリング法により成膜した。
【0210】
次に、第一のハーフトーンマスク(図示せず)を用いてフォトリソグラフィー法により、ガラス基板2010上に、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成した(ステップS2061)。この際、チタン層からなるソース配線2052a、ドレイン配線2054a及び画素電極2055aも形成された。
また、上記第一のハーフトーンマスクによって形成されたレジストは、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055の上方の部分が、活性層2041となる被処理体の上方の部分より厚い形状であった。
【0211】
次に、第一のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト(図示せず)を用いてフォトリソグラフィー法により、チタン層からなるソース電極2051a及びドレイン電極2053aを形成した(ステップS2062)。これにより、活性層2041となる被処理体の上方のチタンが、SF6ガスなどを用いたドライエッチングにより除去され、被処理体の表面が露出した。
続いて、レジストを除去するプラズマアッシング装置を用いて、再形成されたレジストを除去するとともに、プラズマ処理により被処理体を活性化し、活性層2041とした(ステップS2063)。
【0212】
通常、プラズマアッシング装置では、使用できるガスとしては、酸素、窒素、アルゴン、及びそれらの混合ガスが使用され、酸素ガスが最も効果がある。
酸素プラズマの場合、ガス圧としては、100Pa以上、2000Pa以下がよい。好ましくは、300Pa以上、1000Pa以下である。また、処理時間としては、0.1〜10分、好ましくは0.5〜5分である。さらに、プラズマの出力は、50〜1000W、好ましくは100〜800W、より好ましくは、300〜500Wである。
また、窒素、アルゴンガス、及び、酸素との混合ガスを用いた場合にも、ほぼ、上記の条件で、被処理体を活性化することができる。
さらに、被処理体を活性化とは、薄膜トランジスタにおける活性層2041の電子キャリア濃度の制御を意味する。電子キャリア濃度の下限に制限はないが、電子キャリア濃度を、1010/cm3以上1018/cm3未満とする。また、好ましくは1011/cm3以上1017/cm3以下、さらに好ましくは、1012/cm3以上1016/cm3以下の範囲にするとよい。このようにすることにより、本実施例の薄膜トランジスタは、ノーマリーオフであり、かつ、on−off比を十分に大きくすることができた。
【0213】
次に、図39(a)及び図39(b)に示すように、第七応用例とほぼ同様にして、ガラス基板2010、活性層2041、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055a上に、ゲート絶縁膜2030としてのSiNx膜をCVDにより250nmの厚さに形成した(ステップS2064)。
続いて、ゲート絶縁膜2030上に、チタンを200nmの厚さに成膜し、第二のマスク(図示せず)を用いてフォトリソグラフィー法により、チタン薄膜よりなる所望の形状のゲート電極2021及びゲート配線2022を形成した(ステップS2065)。
【0214】
次に、ゲート絶縁膜2030、ゲート電極2021及びゲート配線2022上に、保護層2060としてのSiNx膜をCVDにより100nmの厚さに成膜し、金属層の一部をエッチングするとともに、保護層2060を形成した(ステップS2067)。
すなわち、まず、第三のハーフトーンマスク(図示せず)を用いたフォトリソグラフィー法により、画素電極2055a上の保護層2060及びゲート絶縁膜2030、並びに、開口部2056となる領域の保護層2060及びゲート絶縁膜2030を、CHF3ガスなどを用いたドライエッチングにより除去した。続いて、SF6ガスなどを用いたドライエッチングにより、画素電極2055a及び開口部2056内のソース配線2052aを除去した。次に、再形成されたレジストを用いて、保護層2060をドライエッチング(エッチングガスは、CHF3など)し、開口部2023を形成した。このようにすると、ゲート配線2022及びソース配線2052の一部が露出し、各配線パッドとすることができた。また、非晶質金属酸化物のみからなる画素電極2055を得ることができ、透光性を向上させることができた。
【0215】
以上説明したように、本実施例の薄膜トランジスタの製造方法によれば、非晶質の所定の材料からなる、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055をまとめて成膜しさらにまとめて形成することができた。また、金属層からなる、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055aを、効率よく形成することができた。
また、本実施例における薄膜トランジスタは、ノーマリーオフであり、かつ、on−off比がを十分に大きくすることができた。
【0216】
なお、本実施例では、非晶質の所定の材料として、上記酸化インジウム、酸化ガリウム及び酸化亜鉛からなる材料を用いたが、酸化亜鉛に代えて酸化マグネシウムなどを用いることができる。正二価の金属酸化物としては、酸化亜鉛、酸化マグネシウム、酸化カルシウム又はこれらの混合物などを用いることができる。これらの金属酸化物の添加により、活性層2041の活性化にともない、酸素欠損により発生しているキャリアを有効に抑制できる。しかしながら、酸化ニッケル、酸化銅、酸化コバルト、酸化白金、酸化第一鉄、酸化銀などの金属酸化物では、キャリアの抑制効果は少ない。この場合、半導体としての特性が発揮されるように、プラズマ処理による活性化の際、プラズマ処理装置の出力を上げたり、プラズマの照射回数を複数回行うなどの方法が用いられる。
【0217】
また、上記非晶質の所定の材料における酸化インジウムと酸化亜鉛の比率は、適宜選択することができる。ただし、非晶質状態で、半導体の活性層及び透明導電膜部を形成するためには、インジウムの原子%(=[In]/([In]+[Zn]) ここで、[In]はインジウムの原子数であり、[Zn]は亜鉛の原子数である。)を、20%〜95%にするとよく、また、好ましくは50%〜90%にするとよい。この理由は、酸化インジウムの含有量が多すぎると、酸化物薄膜が結晶化する場合があり、エッチングする際に残渣が発生したりする場合があるからである。また、少なすぎると、プラズマ処理によっても、半導体となる活性層2041が活性化しない場合があるからである。
また、酸化亜鉛の一部を他の正二価の金属酸化物に置き換えることもできる。この場合、酸化亜鉛と正二価の金属酸化物の比は、酸化亜鉛を主成分とする。主成分とは、酸化亜鉛の含有量が、添加する正二価の金属酸化物より多いことを意味する。いずれにせよ、酸化インジウム又は酸化亜鉛を主成分とすることが重要である。
【0218】
また、酸化ガリウム以外の正三価の金属酸化物としては、酸化ホウ素、酸化アルミニウム、酸化スカンジウム、酸化イットリウム、酸化ランタン、酸化ネオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化エルビウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウムなどを用いることができる。これらの金属酸化物の添加により、酸素欠損の発生を抑え、それにより酸素欠損により発生するキャリアを有効に抑制できる。しかしながら、酸化タリウムなどの金属酸化物では、キャリアの抑制効果はない。
なお、添加する量に制限はないが、プラズマ処理などによる活性化を阻害する金属酸化物の場合には、活性化する領域まで、添加量を制限する必要がある。この活性化により、キャリアの抑制に影響がなければ、特に問題はない。非晶質構造の決定には、X線回折によりピークが観察されないことにより行うことができる。
【0219】
また、正三価の金属酸化物の添加量としては、例えば、全金属元素中に占める正三価の金属の含有量は、40原子%以下、好ましくは20原子%以下にするとよい。この理由は、40原子%を超えると、透明導電膜(画素電極55)の導電性が下がりすぎ、液晶の駆動やELの駆動が困難になる場合があるからである。また、正二価の金属酸化物とともに添加することもできる。
【0220】
また、成膜する際のスパッタリング用ガスとして、アルゴンガスを用いるとよい。このようにすることにより、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055の抵抗を下げることができる。また、非晶質金属酸化物層の形成には、基板温度を室温にて(基板加熱なし)成膜するのがよい。このように低温で成膜することにより、非晶質の酸化物層を形成することができる。これらの非晶質膜は、非晶質構造から酸素欠損によりキャリアを発生し、導電性と透明性に優れるものである。電子キャリア濃度の制限はないが、1019/cm3以上1021/cm3以下とするとよく、さらに好ましくは1020/cm3以上1021/cm3以下とするとよい。
また、スパッタリング用ガスとしては、酸素や窒素を微量含有するアルゴンガスを用いてもよい。このように酸素、窒素を含有するアルゴンにて成膜することにより、非晶質状態では安定した透明電極として作動し、プラズマ処理を行うと酸素欠損を低減し、半導体としての性能(電子キャリア濃度)の安定化に効果がある場合がある。
【0221】
(第五実施例)
本実施例は、上記の第七応用例に対応する実施例である。
また、第四実施例と比べて、酸化インジウム−酸化ガリウム−酸化亜鉛のターゲットの代わりに、酸化錫−酸化亜鉛−酸化ガリウムのターゲットを用いた点が相違した。その他は、ほぼ同様とした。
【0222】
まず、図38、図39(a)及び図39(b)に示すように、透明なガラス基板2010上に、酸化錫−酸化亜鉛−酸化ガリウムのターゲットを用いて、基板温度を室温としてスパッタリング法により、厚さ40nmの非晶質の薄膜を成膜した。ここで、上記ターゲットは、酸化錫、酸化亜鉛及び酸化ガリウムからなっている。錫の原子%(=[Sn]/([Sn]+[Zn]+[Ga]) ここで、[Sn]は錫の原子数であり、[Zn]は亜鉛の原子数であり、[Ga]はガリウムの原子数である。)は、40%であった。また、亜鉛の原子%(=[Zn]/([In]+[Zn]+[Ga]))は、50%であった。さらに、ガリウムの原子%(=[Ga]/([In]+[Zn]+[Ga]))は、10%であった。
続いて、チタンを200nmの厚さにスパッタリング法により成膜した。
【0223】
次に、第一のハーフトーンマスク(図示せず)を用いてフォトリソグラフィー法により、ガラス基板2010上に、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成した(ステップS2061)。この際、チタン層からなるソース配線2052a、ドレイン配線2054a及び画素電極2055aも形成された。
また、上記第一のハーフトーンマスクによって形成されたレジストは、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055の上方の部分が、活性層2041となる被処理体の上方の部分より厚い形状であった。
【0224】
次に、第一のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト(図示せず)を用いてフォトリソグラフィー法により、チタン層からなるソース電極2051a及びドレイン電極2053aを形成した(ステップS2062)。これにより、活性層2041となる被処理体の上方のチタンが、SF6ガスなどを用いたドライエッチングにより除去され、被処理体の表面が露出した。
続いて、レジストを除去するプラズマアッシング装置を用いて、再形成されたレジストを除去するとともに、プラズマ処理により被処理体を活性化し、活性層2041とした(ステップS2063)。また、第四実施例と同様に、本実施例の薄膜トランジスタは、ノーマリーオフであり、かつ、on−off比がを十分に大きくすることができた。
【0225】
次に、図39(a)及び図39(b)に示すように、第四実施例とほぼ同様にして、ガラス基板2010、活性層2041、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055a上に、ゲート絶縁膜2030としてのSiNx膜をCVDにより250nmの厚さに形成した(ステップS2064)。
続いて、ゲート絶縁膜2030上に、チタンを200nmの厚さに成膜し、第二のマスク(図示せず)を用いてフォトリソグラフィー法により、チタン薄膜よりなる所望の形状のゲート電極2021及びゲート配線2022を形成した(ステップS2065)。
【0226】
次に、ゲート絶縁膜2030、ゲート電極2021及びゲート配線2022上に、保護層2060としてのSiNx膜をCVDにより100nmの厚さに成膜し、金属層の一部をエッチングするとともに、保護層2060を形成した(ステップS2067)。
【0227】
以上説明したように、本実施例の薄膜トランジスタの製造方法によれば、非晶質の所定の材料からなる、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を一括成膜しさらに一括形成することができた。また、金属層からなる、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055aを、効率よく形成することができた。
また、本実施例における薄膜トランジスタは、ノーマリーオフであり、かつ、on−off比を十分に大きくすることができた。
【0228】
なお、本実施例では、非晶質の所定の材料として、上記酸化錫、酸化亜鉛及び酸化ガリウムからなる材料を用いたが、酸化マグネシウムなどとともに用いることができる。この場合、半導体としての特性が発揮されるように、プラズマ処理による活性化の際、プラズマ処理装置の出力を上げたり、プラズマの照射回数を複数回行うなどの方法が用いられる。
【0229】
また、上記非晶質の所定の材料における酸化錫と酸化亜鉛の比率は、適宜選択することができる。ただし、非晶質状態で、半導体の活性層及び透明導電膜部を形成するためには、亜鉛の原子%(=[Zn]/([Sn]+[Zn]) ここで、[Sn]は錫の原子数であり、[Zn]は亜鉛の原子数である。)を、5%〜95%にするとよく、また、好ましくは50%〜90%にするとよい。この理由は、これらの範囲外では、半導体の活性層2041がプラズマ処理によっても活性化しない場合があるからである。
また、酸化亜鉛の一部を他の正二価の金属酸化物に置き換えることもできる。この場合、酸化亜鉛と正二価の金属酸化物の比は、酸化亜鉛を主成分とする。主成分とは、酸化亜鉛の含有量が、添加する正二価の金属酸化物より多いことを意味する。いずれにせよ、酸化錫又は酸化亜鉛を主成分とすることが重要である。
また、酸化錫と酸化亜鉛の含有量を適宜選択することにより、蓚酸でのエッチングを可能にしたり、燐酸、酢酸及び硝酸の混合酸によってもエッチングできるようになったり、選択エッチング性(例えば、蓚酸でエッチングでき、燐酸、酢酸及び硝酸の混合酸には耐性のあること)を付与することもできる。
【0230】
正三価の金属酸化物の添加量としては、例えば、全金属元素中に占める正三価の金属の含有量は、20原子%以下とするとよく、好ましくは10原子%以下であり、より好ましくは5原子%以下とするとよい。この理由は、20原子%を超えると、透明導電膜の導電性が下がりすぎ、液晶の駆動やELの駆動が困難になる場合があるからである。
また、透明導電膜(画素電極2055)の性能に影響しない範囲で、正二価の金属酸化物とともに添加することもできる。
【0231】
酸化物層の形成には、基板温度を室温にて(基板加熱なし)成膜することもできるが、基板を加熱しながら行うこともできる。ただし、基板の耐熱性が低い樹脂基板などの場合には、室温(基板加熱なし)で成膜するのがよい。このように低温で成膜することにより、非晶質の酸化物層を形成することができる。これらの非晶質膜は、非晶質構造から酸素欠損によりキャリアを発生し、導電性と透明性に優れるものである。電子キャリア濃度の制限はないが、1019/cm3以上1021/cm3以下とするとよく、さらに好ましくは1020/cm3以上1021/cm3以下とするとよい。
【0232】
また、本発明は、上記薄膜トランジスタ及びその製造方法の発明に限定されるものではなく、半導体デバイス及びその製造方法の発明としても有効である。
次に、半導体デバイス及びその製造方法の各実施形態について、図面を参照して説明する。
【0233】
[半導体デバイス及びその製造方法の第四実施形態]
図40は、本発明の第四実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
図40において、ショットキーダイオード2005は、ガラス基板2010と、N型半導体2042と、電極2043と、電極2044とを備えている。
図40において、本実施形態の半導体デバイスは、ショットキーダイオード2005としてあり、上述した活性層2041と同じ、プラズマ処理された非晶質金属酸化物が電子伝導体(N型半導体2042)として用いられている。
まず、透明なガラス基板2010が用意され、このガラス基板2010上に、第一のマスク(図示せず)を用いたフォトリソグラフィー法により、金属薄膜よりなる所望の形状の電極2044を形成する。また、電極2044の材料として、N型半導体2042のフェルミ準位の絶対値よりも大きな仕事関数を持つ材料、例えば、白金が用いられる。この仕事関数の違いによって、N型半導体2042にキャリアの少ない障壁層が形成される。
【0234】
次に、ガラス基板2010及び電極2044上に、N型半導体2042となる被処理体及び電極2043を形成する。すなわち、図40に示すように、N型半導体2042となる被処理体及び電極2043は、上述した所定の材料からなり、スパッタ法などにより非晶質の状態でまとめて成膜され、第二のハーフトーンマスク(図示せず)を用いたフォトリソグラフィー法によりまとめてエッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。
また、上記第二のハーフトーンマスクによって形成されたレジストは、電極2043を覆う部分が、N型半導体2042となる被処理体を覆う部分より厚い形状としてある。
【0235】
次に、第二のハーフトーンマスクにより形成されたレジストを再形成すると、N型半導体2042となる被処理体が露出し、かつ、電極2043を覆う形状のレジストとなる。
続いて、この再形成されたレジスト(図示せず)を用いて、プラズマ処理を行うと、被処理体が半導体化されN型半導体2042となる。すなわち、再形成されたレジストが、電極2043の導電体とする領域を覆い、かつ、半導体化させる領域(被処理体)にプラズマを接触させるための開口部を有する遮蔽層として機能する。これにより、N型半導体2042の形状や配置などを任意に形成することができる。
また、電極2043は、N型半導体2042の基材と同じ材料からなり、非晶質としてあり、導電体として機能する。また、この電極2043は、N型半導体2042とオーミックコンタクトする。
【0236】
以上説明したように、本実施形態のショットキーダイオード2005によれば、所定の材料を、プラズマ処理することによりN型半導体2042とし、同じ所定の材料を、非晶質の状態のまま用いることにより電極2043としているので、材料の共用化を図ることができ、管理コストを低減することができる。
また、本実施形態は、ショットキーダイオード2005の製造方法の発明としても有効であり、所定の材料からなる導電体(電極2043)と、所定の材料を基材とした半導体(N型半導体2042)を備えたショットキーダイオード2005の製造方法であって、所定の材料を成膜し、N型半導体2042となる被処理体及び導電体(電極2043)を形成する工程と、被処理体をプラズマ処理により半導体化し、半導体(N型半導体2042)とする工程とを有する方法としてある。このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。
また、図示してないが、電極2043とN型半導体2042を別々に成膜し形成する場合と比べると、マスク数を削減できるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0237】
さらに、上記実施形態のショットキーダイオード2005は、所定の材料を成膜し、被処理体及び電極2043を形成し、続いて、被処理体をプラズマ処理により半導体化し、N型半導体2042とする製造方法であるが、これに限定されるものではない。
たとえば、図示してないが、所定の材料を成膜し、続いて、第二のハーフトーンマスク(図示せず)を用いて、レジストを形成する。このレジストは、N型半導体2042となる被処理体が露出する開口部を有し、電極2043を覆う部分が、他の部部より厚い形状としてある。このレジストを遮蔽層として、プラズマ処理を行い、被処理体を半導体化してN型半導体2042とする。次に、第二のハーフトーンマスクにより形成されたレジストを再形成すると、電極2043を覆う形状のレジストとなる。続いて、この再形成されたレジスト(図示せず)を用いて、電極2043及びN型半導体2042を形成してもよい。このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。また、製造工程を削減して製造原価のコストダウンを図ることができる。
【0238】
なお、本発明における半導体デバイスは、薄膜トランジスタやショットキーダイオードに限定されるものではなく、半導体素子、半導体部品、半導体装置、集積回路などをいう。したがって、例えば、半導体デバイスには、集積回路(論理回路、メモリ回路、差動増幅回路等)なども含まれ、論理回路として、インバータ、NOR、NAND、フリップフロップ、シフトレジスタなどを挙げることができる。また、メモリ回路として、SRAM(Static Random Access Memory)、ROM(Read Only Memory)などを挙げることができる。さらに、差動増幅回路として、差動アンプなどを挙げることができる。また、IDタグやICタグの無線通信回路などであってもよい。
【0239】
以上、本発明の半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法について、好ましい実施形態を示して説明したが、本発明に係る半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法は、上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、非晶質酸化物層を局所的に結晶化させる方法は、上述したレーザアニール、プラズマ処理、ランプ加熱などの方法に限定されるものではなく、様々な結晶化方法を用いることができる。
また、本発明の薄膜トランジスタ及び薄膜トランジスタの製造方法は、TFT基板(薄膜トランジスタ基板)の発明としても有効である。
【産業上の利用可能性】
【0240】
本発明に係る半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法は、LCDや有機ELディスプレイのスイッチング素子の製造方法として利用できる。また、プラスチックフィルムをはじめとするフレキシブル素材に半導体の薄膜を形成し、フレキシブル・ディスプレイをはじめ、ICカードやIDタグなどの製造方法に幅広く応用できる。
【技術分野】
【0001】
本発明は、半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法に関する。特に、所定の材料からなる酸化物半導体と、この酸化物半導体とともに形成され、前記所定の材料と同じ組成の材料からなる導電体とを備えることにより、製造工程を削減して製造原価のコストダウンを図ることができる、半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法に関する。さらに、特に、所定の材料からなる導電体を備えた半導体デバイスであって、前記所定の材料にプラズマ処理を行うことによって半導体化された半導体を備えることにより、製造工程を削減して製造原価のコストダウンを図ることができる、半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法に関する。
【背景技術】
【0002】
LCD(液晶表示装置)や有機EL(Electro Luminescence)表示装置などのアクティブマトリックス型の画像表示装置は、表示性能、省エネルギー等の理由から広く利用されている。特に、携帯電話やPDA(個人向け携帯情報端末)、パソコンやラップトップパソコン、テレビ等の表示装置として、ほぼ主流を占めるに至っている。これらの表示装置には、一般に、TFT(電界効果型薄膜トランジスタ)基板が用いられている。
【0003】
例えば、液晶表示装置は、TFT基板と対向基板との間に液晶などの表示材料を充填し、この表示材料に対して画素ごとに選択的に電圧を印加するように構成されている。ここで、TFT基板とは、非晶質シリコン薄膜や多結晶シリコン薄膜などの半導体薄膜(半導体膜とも呼ばれる)を活性層に用いるTFTが配置されている基板をいう。上記画像表示装置は、TFTのアクティブマトリクス回路により駆動される。一般に、TFT基板は、アレイ状にTFTが配置されているので、「TFTアレイ基板」とも呼ばれる。
【0004】
<TFT基板の従来の製造方法>
さて、このTFT基板の製造法としては、通常、5枚のマスクを使用する5枚マスクプロセスや、ハーフトーン露光技術を利用してマスクを4枚に減らした4枚マスクプロセス等が知られている。
ところで、このようなTFT基板の製造法は、5枚ないし4枚のマスクを使用することから、その製造プロセスは工程数が多くなりがちである。たとえば、4枚マスクプロセスの場合でも35ステップ(工程)、5枚マスクプロセスの場合では、40ステップ(工程)を超える工程が必要であることが知られている。このように工程数が多くなると、製造歩留りが低下する恐れがある。また、工程数が多いと、工程が複雑となりがちであり、製造コストが増大する恐れもある。
【0005】
(5枚のマスクを用いた製造方法)
図41は、従来例にかかるTFT基板の製造方法を説明するための概略図であり、(a)はゲート電極が形成された断面図を、(b)はエッチストッパーが形成された断面図を、(c)はソース電極及びドレイン電極が形成された断面図を、(d)は層間絶縁膜が形成された断面図を、(e)は透明電極が形成された断面図を示している。
図41(a)において、ガラス基板210上に、第一のマスク(図示せず)を用いて、ゲート電極212が形成されている。すなわち、まず、ガラス基板210上に、スパッタリングによって金属(たとえば、Al(アルミニウム)などの)を堆積させ、その後、第一のマスクを用いてホトリソグラフィー法によりレジストを形成し、所望形状にエッチングすることによってゲート電極212を形成し、レジストをアッシングする。
【0006】
次に、図41(b)に示すように、ガラス基板210及びゲート電極212上に、SiN膜(窒化シリコン膜)となるゲート絶縁膜213,及び,α−Si:H(i)膜214を順に積層する。続いて、チャンネル保護層であるSiN膜(窒化シリコン膜)を堆積させ、さらに、第二のマスク(図示せず)を用いてホトリソグラフィー法によりレジストを形成し、CHFガスを用いてSiN膜を所望の形状にドライエッチングし、エッチストッパー215を形成し、レジストをアッシングする。
【0007】
次に、図41(c)に示すように、α−Si:H(i)膜214及びエッチストッパー215上に、α−Si:H(n)膜216を堆積させ、さらに、その上にCr/Al二層膜を真空蒸着、あるいは、スパッタリング法を用いて堆積させる。続いて、第三のマスク(図示せず)を用いてホトリソグラフィー法によりレジストを形成し、Cr(クロム)/Al二層膜をエッチングし、所望の形状のソース電極217a及びドレイン電極217bを形成する。このエッチングは、Alに対しては、H3PO4−CH3COOH−HNO3を用いたホトエッチングによって行われ、また、Crに対しては、硝酸第二セリウムアンモニウム水溶液を用いたホトエッチングによって行われる。さらに、α−Si:H膜(216及び214)に対して、CHFガスを用いたドライエッチングとヒドラジン水溶液(NH2NH2・H2O)を用いたウェットエッチングを併用してエッチングし、所望の形状のα−Si:H(n)膜216及びα−Si:H(i)膜214を形成し、レジストをアッシングする。
【0008】
次に、図41(d)に示すように、透明電極219を形成する前に、ゲート絶縁膜213,エッチストッパー215,ソース電極217a及びドレイン電極217b上に、層間絶縁膜218を堆積させる。続いて、第四のマスク(図示せず)を用いてホトリソグラフィー法によりレジストを形成し、層間絶縁膜218をエッチングし、ソース電極217aと次に述べる透明電極219とを電気的に接続するための開口部218aを形成し、レジストをアッシングする。
【0009】
次に、図41(e)に示すように、ソース電極217a及びドレイン電極217bのパターンが形成された領域の層間絶縁膜218上に、酸化インジウムと酸化亜鉛を主成分とする非晶質透明導電膜をスパッタリング法で堆積させる。続いて、第五のマスク(図示せず)を用いてホトリソグラフィー法によりレジストを形成し、非晶質透明導電膜を蓚酸4重量%の水溶液をエッチャントとして用いてホトエッチングを行い、ソース電極217aと電気的に接続するような形状にパターニングし、レジストをアッシングする。これによって、透明電極219が形成される。
このように、本従来例によるTFT基板の製造方法によれば、5枚のマスクが必要である。
【0010】
(3枚のマスクを用いた製造方法)
上記従来の技術を改良する技術として、マスクの数を(例えば、5枚から3枚に)減らし、より製造工程を削減した方法でTFT基板を製造する技術が種々提案されている。たとえば、下記特許文献1〜7には、3枚のマスクを用いたTFT基板の製造方法が記載されている。
【0011】
また、特許文献8〜14には、半導体層として、In、Zn、及びSnのいずれかを含む非晶質酸化物を用いた技術が開示されている。
【特許文献1】特開2004−317685号公報
【特許文献2】特開2004−319655号公報
【特許文献3】特開2005−017669号公報
【特許文献4】特開2005−019664号公報
【特許文献5】特開2005−049667号公報
【特許文献6】特開2005−106881号公報
【特許文献7】特開2005−108912号公報
【特許文献8】特開2006−165527号公報
【特許文献9】特開2006−165528号公報
【特許文献10】特開2006−165529号公報
【特許文献11】特開2006−165530号公報
【特許文献12】特開2006−165531号公報
【特許文献13】特開2006−165532号公報
【特許文献14】特開2006−173580号公報
【発明の開示】
【発明が解決しようとする課題】
【0012】
しかしながら、従来の半導体デバイス(薄膜トランジスタなどを含む)では、半導体と導電体の材料の組成が異なっていることは当然と考えられていた。このため、半導体と導電体の材料の共用化を図り、管理コストを低減することについては、想定すらされていなかった。また、半導体層と導電体層を別々に成膜することは当然と考えられていた。このため、半導体層と導電体層をともに成膜(一括成膜)し、ともにエッチング(一括形成)することによって、生産性を向上させることについては、すなわち、製造工程を削減して製造原価のコストダウンを図ることについては、想定すらされていなかった。
また、上記特許文献1〜7に記載された3枚のマスクを用いたTFT基板の製造方法は、ゲート絶縁膜の陽極酸化工程が付加されているなど、非常に煩雑な製造プロセスであり、実用に供することが困難な技術であるといった問題があった。
さらに、上記特許文献8〜14に記載された非晶質酸化物からなる半導体の技術では、上記のように生産性を向上させることはできない。
【0013】
本発明は、係る課題に鑑みなされたものであり、半導体と導電体の材料の共用化を図ることによって、管理コストを低減し、さらに、半導体と導電体の一括成膜や一括形成により、製造工程を削減して製造原価のコストダウンを図ることの可能な半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法の提案を目的とする。
【課題を解決するための手段】
【0014】
上記目的を達成するために、本発明の半導体デバイスは、所定の材料からなる半導体を備えた半導体デバイスであって、前記所定の材料と同じ組成の材料からなる導電体を備えた構成としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。
なお、半導体デバイスとは、半導体素子、半導体部品、半導体装置、集積回路などをいう。
【0015】
また、好ましくは、前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなるとよい。
このようにすると、結晶質の所定の材料が半導体特性を有し、非晶質の所定の材料が導電性を有することができる。また、半導体が結晶質であるので、安定して作動することができる。
【0016】
また、好ましくは、前記所定の材料が、酸化インジウムを主成分とするとよい。
さらに好ましくは、前記所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有しているとよい。
このようにすると、所定の材料の状態、例えば、非晶質であるか結晶質であるかによって、導電体として機能したり、あるいは、半導体として機能したりすることができる。
【0017】
上記目的を達成するために、本発明の半導体デバイスの製造方法は、所定の材料からなる半導体と、前記所定の材料と同じ組成の材料からなる導電体を備えた半導体デバイスの製造方法であって、結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程を有する方法としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。
【0018】
上記目的を達成するために、本発明の半導体デバイスの製造方法は、所定の材料からなる半導体と、前記所定の材料と同じ組成の材料からなる導電体を備えた半導体デバイスの製造方法であって、非晶質の前記所定の材料からなる被処理体及び前記導電体を一括成膜し、さらに一括形成する工程と、形成された前記被処理体を結晶化させて前記半導体とする工程とを有する方法としてある。
このようにすると、半導体層と導電体層をともに成膜(一括成膜)し、ともにエッチング(一括形成)することによって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。
【0019】
また、好ましくは、前記半導体と前記導電体を接続する金属層を形成する工程を有するとよい。
このようにすると、半導体と導電体を確実に電気的に接続させることができる。
【0020】
また、好ましくは、前記所定の材料が、酸化インジウムを主成分とするとよい。
さらに好ましくは、前記所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有しているとよい。
このようにすると、所定の材料の状態、例えば、非晶質であるか結晶質であるかによって、導電体として機能したり、あるいは、半導体として機能したりすることができる。
【0021】
上記目的を達成するために、本発明の薄膜トランジスタは、ゲート電極、ゲート絶縁膜、活性層、ソース電極、ドレイン電極、及び、画素電極を備えた薄膜トランジスタであって、所定の材料からなり、前記活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、前記ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体とを備えた構成としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。
【0022】
また、好ましくは、前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなるとよい。
このようにすると、結晶質の所定の材料が半導体特性を有し、非晶質の所定の材料が導電性を有することができる。また、半導体が結晶質であるので、安定して作動することができる。
【0023】
また、好ましくは、前記所定の材料が、酸化インジウムを主成分とするとよい。
さらに好ましくは、前記所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有しているとよい。
このようにすると、所定の材料の状態、例えば、非晶質であるか結晶質であるかによって、導電体として機能したり、あるいは、半導体として機能したりすることができる。
【0024】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体とを備えた薄膜トランジスタの製造方法であって、結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程を有する方法としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。また、様々な薄膜トランジスタに本発明を適用することができる。
【0025】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体とを備えた薄膜トランジスタの製造方法であって、非晶質の前記所定の材料からなる被処理体及び前記導電体を一括成膜し、さらに一括形成する工程と、形成された前記被処理体を結晶化させて前記半導体とする工程とを有する方法としてある。
このようにすると、半導体層と導電体層の一括成膜及び一括形成によって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。また、様々な薄膜トランジスタに本発明を適用することができる。
【0026】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備えた薄膜トランジスタの製造方法であって、基板の上方に、ゲート電極を形成する工程と、前記基板及びゲート電極の上方に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上方に、結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程とを有する方法としてある。
このようにすると、ボトムゲート型の薄膜トランジスタの製造方法において、材料の共用化を図ることができ、管理コストを低減することができる。また、ソース電極、ドレイン電極及び画素電極の一括成膜及び一括形成により、製造工程を削減して製造原価のコストダウンを図ることができる。
【0027】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備えた薄膜トランジスタの製造方法であって、基板の上方に、ゲート電極を形成する工程と、前記基板及びゲート電極の上方に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上方に、非晶質の前記所定の材料からなり、前記活性層となる被処理体、及び、前記導電体を一括成膜し、さらに一括形成する工程と、形成された前記被処理体を結晶化させて前記半導体とする工程とを有する方法としてある。
このようにすると、ボトムゲート型の薄膜トランジスタの製造方法において、半導体と導電体の一括成膜及び一括形成によって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。
【0028】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備えた薄膜トランジスタの製造方法であって、基板の上方に、結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程と、前記基板、半導体及び導電体の上方に、ゲート絶縁膜を形成する工程と、前記半導体の上方の、前記ゲート絶縁膜の上方にゲート電極を形成する工程とを有する方法としてある。
このようにすると、トップゲート型の薄膜トランジスタの製造方法において、材料の共用化を図ることができ、管理コストを低減することができる。また、ソース電極、ドレイン電極及び画素電極の一括成膜及び一括形成により、製造工程を削減して製造原価のコストダウンを図ることができる。
【0029】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備えた薄膜トランジスタの製造方法であって、基板の上方に、非晶質の前記所定の材料からなり、前記活性層となる被処理体、及び、前記導電体を一括成膜し、さらに一括形成する工程と、形成された前記被処理体を結晶化させて前記半導体とする工程と、前記基板、半導体及び導電体の上方に、ゲート絶縁膜を形成する工程と、前記半導体の上方の、前記ゲート絶縁膜の上方にゲート電極を形成する工程とを有する方法としてある。
このようにすると、トップゲート型の薄膜トランジスタの製造方法において、半導体層と導電体層の一括成膜及び一括形成することによって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。
【0030】
また、好ましくは、前記半導体と前記導電体を接続する金属層を形成する工程を有するとよい。
このようにすると、半導体と導電体を確実に電気的に接続させることができる。
【0031】
また、好ましくは、保護層を形成する工程を有するとよい。
このようにすると、液晶表示装置などに用いられる薄膜トランジスタとすることができる。
【0032】
また、好ましくは、前記所定の材料が、酸化インジウムを主成分とするとよい。
さらに好ましくは、前記所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有しているとよい。
このようにすると、所定の材料の状態、例えば、非晶質であるか結晶質であるかによって、導電体として機能したり、あるいは、半導体として機能したりすることができる。
【0033】
上記目的を達成するために、本発明の半導体デバイスは、所定の材料からなる導電体を備えた半導体デバイスであって、前記所定の材料にプラズマ処理を行うことによって半導体化された半導体を備えた構成としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。また、半導体は、所定の材料からなる導電体の一部にプラズマ処理を行うことにより得られる半導体でもよく、また、導電体とは別に形成された所定の材料からなる薄膜にプラズマ処理を行うことにより得られる半導体でもよい。
なお、半導体デバイスとは、半導体素子、半導体部品、半導体装置、集積回路などをいう。
【0034】
また、好ましくは、前記所定の材料が、非晶質金属酸化物であるとよい。
非晶質金属酸化物は、酸素欠損によりキャリアを発生している。したがって、プラズマ処理により酸素欠損を制御することによって、キャリア濃度を容易に制御することができる。すなわち、所定の材料を用いた薄膜の性質を自在に制御でき、例えば、所定の材料を用いて導電体と半導体を設けることができたり、あるいは、導電体の導電性や半導体の特性などを容易に設定することができる。
【0035】
また、好ましくは、前記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有するとよい。このようにすると、安定した導電性と安定した半導体特性を両立できる。
さらに好ましくは、前記非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有しているとよい。このようにすると、効果的に薄膜トランジスタの特性を安定化することができる。
【0036】
上記目的を達成するために、本発明の半導体デバイスの製造方法は、所定の材料からなる導電体と、前記所定の材料を基材とした半導体を備えた半導体デバイスの製造方法であって、前記所定の材料をプラズマ処理により半導体化し、前記半導体とする工程を有する方法としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。
【0037】
上記目的を達成するために、本発明の半導体デバイスの製造方法は、所定の材料からなる導電体と、前記所定の材料を基材とした半導体を備えた半導体デバイスの製造方法であって、前記所定の材料を成膜し、被処理体及び前記導電体を形成する工程と、前記被処理体をプラズマ処理により半導体化し、前記半導体とする工程とを有する方法としてある。
このようにすると、半導体となる被処理体と導電体をともに成膜(一括成膜)し、被処理体と導電体をともにエッチング(一括形成)することによって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。
【0038】
上記目的を達成するために、本発明の半導体デバイスの製造方法は、所定の材料からなる導電体と、前記所定の材料を基材とした半導体を備えた半導体デバイスの製造方法であって、前記所定の材料を成膜する工程と、成膜された前記所定の材料の一部をプラズマ処理により半導体化する工程と、成膜された前記所定の材料をエッチングして、前記導電体及び半導体を形成する工程とを有する方法としてある。
このようにすると、半導体となる被処理体と導電体をともに成膜(一括成膜)し、半導体と導電体をともにエッチング(一括形成)することによって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。
【0039】
また、好ましくは、前記プラズマ処理により半導体化する際、前記導電体とする領域を覆い、かつ、半導体化させる領域にプラズマを接触させるための開口部を有する遮蔽層を用いるとよい。
このようにすると、半導体の形状や配置などを任意に形成することができる。
なお、開口部の形状、数量、配置などは特に限定されるものではない。
【0040】
上記目的を達成するために、本発明の薄膜トランジスタは、ゲート電極、ゲート絶縁膜、活性層、ソース電極、ドレイン電極、及び、画素電極を備えた薄膜トランジスタであって、所定の材料からなり、前記ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、前記所定の材料にプラズマ処理を行うことによって半導体化された前記活性層とを備えた構成としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。
【0041】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、前記所定の材料を基材とし、活性層となる半導体とを備えた薄膜トランジスタの製造方法であって、前記所定の材料をプラズマ処理により半導体化し、前記半導体とする工程を有する方法としてある。
このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。
【0042】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、前記所定の材料を基材とし、活性層となる半導体とを備えた薄膜トランジスタの製造方法であって、前記所定の材料を成膜し、被処理体及び前記導電体を形成する工程と、前記被処理体をプラズマ処理により半導体化し、前記半導体とする工程とを有する方法としてある。
このようにすると、半導体となる被処理体と導電体をともに成膜(一括成膜)し、被処理体と導電体をともにエッチング(一括形成)することによって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。
【0043】
上記目的を達成するために、本発明の薄膜トランジスタの製造方法は、所定の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、前記所定の材料を基材とし、活性層となる半導体とを備えた薄膜トランジスタの製造方法であって、前記所定の材料を成膜する工程と、成膜された前記所定の材料の一部をプラズマ処理により半導体化する工程と、成膜された前記所定の材料をエッチングして、前記導電体及び半導体を形成する工程とを有する方法としてある。
このようにすると、半導体となる被処理体と導電体をともに成膜(一括成膜)し、半導体と導電体をともにエッチング(一括形成)することによって、生産性を向上させることができる。すなわち、製造工程を削減して製造原価のコストダウンを図ることができる。
【0044】
また、好ましくは、保護層を形成する工程を有するとよい。
このようにすると、液晶表示装置などに用いられる薄膜トランジスタとすることができる。
【図面の簡単な説明】
【0045】
【図1】図1は、本発明の第一実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図2】図2は、本発明の第一実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート電極及びゲート配線の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図3】図3は、本発明の第一実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は保護層の形成された平面図を示しており、(b)は(a)の断面図を示している。
【図4】図4は、本発明の第二実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図5】図5は、本発明の第二実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図6】図6は、ゲート長さ及びゲート幅を説明するための概略拡大図であり、(a)は平面図を示しており、(b)は(a)の断面図を示している。
【図7】図7は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第一応用例を説明するための概略フローチャート図を示している。
【図8】図8は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第一応用例を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図9】図9は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第二応用例を説明するための概略フローチャート図を示している。
【図10】図10は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第二応用例を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、金属層及び開口部の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はソース電極、ソース配線、活性層、ドレイン電極、ドレイン配線、画素電極及びゲート配線パッドの形成された平面図を示しており、(d)は(c)の断面図を示している。
【図11】図11は、本発明の第三実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図12】図12は、本発明の第三実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は活性層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図13】図13は、本発明の第三実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート絶縁膜、ゲート電極及びゲート配線の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図14】図14は、本発明の第四実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図15】図15は、本発明の第四実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はゲート絶縁膜、ゲート電極、ゲート配線及び保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図16】図16は、本発明の第四実施形態に係る薄膜トランジスタの製造方法の第三応用例を説明するための概略フローチャート図を示している。
【図17】図17は、本発明の第四実施形態に係る薄膜トランジスタの製造方法の第三応用例を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図18】図18は、本発明の第一実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
【図19】図19は、本発明の第二実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
【図20】図20は、本発明の第三実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
【図21】図21は、本発明の第五実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図22】図22は、本発明の第五実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート電極及びゲート配線の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図23】図23は、本発明の第五実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は保護層の形成された平面図を示しており、(b)は(a)の断面図を示している。
【図24】図24は、本発明の第六実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図25】図25は、本発明の第六実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図26】図26は、ゲート長さ及びゲート幅を説明するための概略拡大図であり、(a)は平面図を示しており、(b)は(a)の断面図を示している。
【図27】図27は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第四応用例を説明するための概略フローチャート図を示している。
【図28】図28は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第四応用例を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図29】図29は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第五応用例を説明するための概略フローチャート図を示している。
【図30】図30は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第五応用例を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、金属層及び開口部の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はソース電極、ソース配線、活性層、ドレイン電極、ドレイン配線、画素電極及びゲート配線パッドの形成された平面図を示しており、(d)は(c)の断面図を示している。
【図31】図31は、本発明の第七実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図32】図32は、本発明の第七実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は活性層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図33】図33は、本発明の第七実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート絶縁膜、ゲート電極及びゲート配線の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図34】図34は、本発明の第八実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
【図35】図35は、本発明の第八実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はゲート絶縁膜、ゲート電極、ゲート配線及び保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図36】図36は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第六応用例を説明するための概略フローチャート図を示している。
【図37】図37は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第六応用例を説明するための要部の概略図であり、(a)は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はゲート絶縁膜、ゲート電極、ゲート配線及び保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
【図38】図38は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第七応用例を説明するための概略フローチャート図を示している。
【図39】図39は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第七応用例を説明するための要部の概略図であり、(a)は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極、金属層、ゲート絶縁膜、ゲート電極及びゲート配線の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層が形成され、金属層の一部がエッチングされた平面図を示しており、(d)は(c)の断面図を示している。
【図40】図40は、本発明の第四実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
【図41】従来例にかかるTFT基板の製造方法を説明するための概略図であり、(a)はゲート電極が形成された断面図を、(b)はエッチストッパーが形成された断面図を、(c)はソース電極及びドレイン電極が形成された断面図を、(d)は層間絶縁膜が形成された断面図を、(e)は透明電極が形成された断面図を示している。
【発明を実施するための最良の形態】
【0046】
[薄膜トランジスタの製造方法の第一実施形態]
図1は、本発明の第一実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図2は、本発明の第一実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート電極及びゲート配線の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(d)は(c)の断面図を示している。
図1、図2(a)及び図2(b)において、まず、透明なガラス基板1010が用意され、このガラス基板1010上に、第一のマスク(図示せず)を用いたフォトリソグラフィー法により、金属薄膜よりなる所望の形状のゲート電極1021及びゲート配線1022を形成する(ステップS1001)。
なお、基板は、ガラス基板1010に限定されるものではなく、薄膜トランジスタ1001の用途に応じて様々な材料からなる基板を用いることができる。たとえば、可撓性を有する樹脂製のフィルム基板などを用いてもよい。
【0047】
上記金属薄膜の材料として、Al、Cu、Ti、Mo若しくはAg、又は、それらの合金などを用いることができる。薄膜の厚さは、通常、50〜500nmであり、好ましくは100〜400nmである。この理由は、50nmより薄いと、ゲート配線1022の抵抗が大きくなり、信号遅延の問題が起こるおそれがあるからである。また、500nmより厚いと、その段差が大きくなり、上部に形成される薄膜であるゲート絶縁膜1030、ソース配線1052、ドレイン配線1054などの断線や線細りによって、不良発生のおそれがあるからである。また、合金については、元となる金属の抵抗値を大きく変化させない、様々な金属を添加してもよい。例えば、Al合金としては、Ni、Nd、La、Mo、Wなどの金属が添加された合金が望ましい。なお、上記金属薄膜は、透明な薄膜である。
【0048】
次に、図1、図2(c)及び図2(d)に示すように、ガラス基板1010、ゲート電極1021及びゲート配線1022上に、ゲート絶縁膜1030としてのSiNx膜をCVD(化学気相成長法)により形成する(ステップS1002)。この膜の厚さは、通常、100〜500nmであり、好ましくは200〜400nmである。また、一般的に、ゲート絶縁膜1030の厚さは、ゲート配線1022の厚さより厚くする方が好ましい。このように厚くすると、ゲート配線1022からその上部に位置するソース配線1052やドレイン配線1054へのリーク電流を小さくすることができる。
【0049】
続いて、ゲート電極1021の上方のゲート絶縁膜1030上に、活性層1041を形成する(ステップS1003)。
この活性層1041は、所定の材料からなり、結晶質とすることによって半導体としての特性を有する。なお、活性層1041の材料の組成などについては、後述する。
ここで、活性層1041は、スパッタ法などにより結晶質の状態で成膜され、第二のマスク(図示せず)を用いたフォトリソグラフィー法により形成される。ただし、これに限定されるものではなく、たとえば、非晶質の状態で成膜し、その後に結晶化してもよい。
【0050】
なお、結晶化する条件は、結晶化方法や装置などにより異なるが、X線回折装置で結晶ピークが出る条件で行うのが好ましい。
また、活性層1041における電子キャリア濃度の下限値は、トランジスタの活性層として適用できれば特に限定されるものではない。したがって、本発明においては、活性層1041となる結晶質酸化物の材料、組成比、製造条件、後処理条件などを制御して、例えば、電子キャリア濃度を、1010/cm3以上1018/cm3未満とする。また、好ましくは1011/cm3以上1017/cm3以下、さらに好ましくは、1012/cm3以上1016/cm3以下の範囲にするとよい。このようにすると、所定の大きさの電子移動度を有し、on−off比を十分に大きくすることができる。また、ノーマリーオフの薄膜トランジスタが歩留まり良く得られる。
なお、本発明に係る結晶質酸化物の電子キャリア濃度は、室温で測定する場合の値である。室温とは、例えば25℃であり、具体的には約0〜40℃程度の範囲から適宜選択される温度である。
【0051】
また、薄膜トランジスタ1の活性層1041(半導体薄膜)は、結晶質を含む薄膜(すなわち、結晶質酸化物)としてある。この結晶質酸化物は、半導体薄膜の少なくとも一部又は全部を結晶質とすることで、キャリア濃度の低減や制御を容易とすることができ、さらに、トランジスタを構成した際に動作が安定化する。このため、トランジスタの電気的特性、安定性、均一性、再現性、耐熱性及び耐久性などといった性能を向上させることができる。
なお、薄膜に含ませる結晶質は、単結晶又は多結晶(エピタキシャル膜を含む。)のいずれであってもよいが、工業的に製造が容易で、大面積化が可能な多結晶膜が好ましい。また、単結晶は、製造プロセスや使用時における屈曲や衝撃でクラックが発生するおそれがあるため、このことからも多結晶が好ましい。
また、本発明において、結晶質酸化物とは、X線回折スペクトルにおいて、特定の回折線を示す酸化物をいう。一方、非晶質酸化物とは、ハローパターンが観測され、特定の回折線を示さない酸化物をいう。
【0052】
また、好ましくは、本発明に係る半導体薄膜の伝導帯と価電子帯とのエネルギーバンドギャップを約2.8eV以上とするとよく、このようにすることで、可視光の照射により、価電子帯の電子が励起されて漏れ電流が流れやすくなるおそれがあるという不具合を有効に回避することができる。
【0053】
また、好ましくは、結晶質酸化物が非縮退半導体であるとよい。
このようにすると、off電流を小さくすることができ、on/off比を大きくすることができる。
【0054】
続いて、ゲート絶縁膜1030及び活性層1041上に、ソース配線1052、ソース電極1051、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成する(ステップS1004)。
このソース配線1052、ソース電極1051、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、活性層1041の所定の材料と同じ組成の材料からなり、非晶質とすることによって、導電体としての特性を有する。なお、この導電体としての特性などについては、後述する。
ここで、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、スパッタ法などにより非晶質の状態で一括成膜され、第三のマスク(図示せず)を用いたフォトリソグラフィー法により一括エッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。
また、この際、活性層1041は結晶化されており、通常、PAN耐性(燐酸、酢酸及び硝酸からなる混酸に溶解しない性質)を有しているので、PAN系エッチング液により選択エッチングが可能となる。すなわち、活性層1041にダメージを与えることなく、ソース電極1051やドレイン電極1053などを形成することができる。
【0055】
図3は、本発明の第一実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は保護層の形成された平面図を示しており、(b)は(a)の断面図を示している。
次に、図3に示すように、ゲート絶縁膜1030、ソース配線1052、ソース電極1051、活性層1041、ドレイン電極1053、ドレイン配線1054及び画素電極1055上に、保護層1060としてのSiNx膜をCVDにより形成する(ステップS1005)。
ここで、成膜された保護層1060は、第四のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極1055が露出する。また、開口部1023及び開口部1056が形成され、それぞれゲート配線1022及びソース配線1052の一部が露出する。
このように、本実施形態によれば、保護層1060を備えた薄膜トランジスタ1001を、4枚のマスクを用いた製造プロセスにより製造することができる。
なお、図示してないが、ソース配線1052、ドレイン配線1054及び画素電極1055とゲート絶縁膜1030との間にも、活性層1041を形成する場合には、1枚のハーフトーンマスクを用いて、活性層1041、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成することができる。
【0056】
次に、結晶質の所定の材料からなる活性層1041、並びに、活性層1041の所定の材料と同じ組成であり、かつ、非晶質の材料からなる、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055について、説明する。
上記所定の材料は、酸化インジウムを主成分とする材料である。この材料は、結晶質とすることによって、半導体としての特性を有し、活性層1041として用いられる。また、この材料は、非晶質の状態では、透明な導電体としての特性を有し、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055として用いられる。
すなわち、非晶質の上記材料は、非晶質に伴う酸素欠損によりキャリア(電子)が発生し、導電性に優れた透明電極などとして機能する。一方、結晶化した上記材料は、酸素欠損に伴うキャリア(電子)の発生が抑制され、薄膜トランジスタの活性層として有効に機能する。
なお、「酸化インジウムを主成分とする」とは、その材料の全金属酸化物中の金属成分(金属の総原子数)において、インジウムの原子数が50原子%以上であることをいう。
【0057】
また、好ましくは、上記酸化インジウムを主成分とする材料が、正二価の金属酸化物を含有しているとよい。
正二価の金属酸化物を含有することにより、結晶化した場合には、酸化インジウムを主成分とする薄膜トランジスタの活性層のキャリア発生を効率良く抑制することができ、長期にわたる駆動でも安定に作動するようになる。正二価の金属酸化物としては、酸化亜鉛、酸化マグネシウム、酸化カルシウム、酸化ニッケル、酸化銅などが有効である。これらは、酸素欠損により発生したキャリアを有効に抑制することができ、薄膜トランジスタの活性層が長期にわたる駆動でも安定に作動するようになる。
また、非晶質の場合には、非晶質を安定化させる効果(製造プロセス中での結晶化の阻害や、酸素との反応による酸素欠損の減少によるキャリアの低下など)によりキャリアの発生を安定化させ、かつ、長期にわたる駆動でも安定に作動するようになる。
【0058】
また、好ましくは、上記酸化インジウムを主成分とする材料が、正三価の金属酸化物を含有しているとよい。
正三価の金属酸化物を含有することにより、結晶化した場合には、酸化インジウムを主成分とする薄膜トランジスタの活性層のキャリア発生を効率良く抑制することができ、長期にわたる駆動でも安定に作動するようになる。正三価の金属酸化物としては、酸化ホウ素、酸化アルミニウム、酸化ガリウム、酸化スカンジウム、酸化イットリウム、酸化ランタノイド系酸化物などが有効である。酸化ランタノイド系酸化物としては、La、Nd、Sm、Eu、Gd、Dy、Ho、Er、Tm、Yb、Luなどの酸化物が有用である。これらは、酸素との結合力が強く、結晶化したときに、酸素欠損の発生を抑え、それによるキャリアの発生を有効に抑えることができる。
また、非晶質の場合には、非晶質を安定化させる効果(製造プロセス中での結晶化の阻害や、酸素との反応による酸素欠損の減少によるキャリアの低下など)によりキャリアの発生を安定化させ、かつ、長期にわたる駆動でも安定に作動するようになる。
【0059】
また、好ましくは、上記酸化インジウムを主成分とする材料が、正二価の金属酸化物及び正三価の金属酸化物を含有しているとよい。
正二価の金属酸化物及び正三価の金属酸化物を含有することにより、結晶化した場合には、酸化インジウムを主成分とする薄膜トランジスタの活性層のキャリア発生を効率良く抑制することができ、長期にわたる駆動でも安定に作動するようになる。正二価の金属酸化物としては、酸化亜鉛、酸化マグネシウム、酸化カルシウム、酸化ニッケル、酸化銅などが有効である。正三価の金属酸化物としては、酸化ホウ素、酸化アルミニウム、酸化ガリウム、酸化スカンジウム、酸化イットリウム、酸化ランタノイド系酸化物などが有効である。酸化ランタノイド系酸化物としては、La、Nd、Sm、Eu、Gd、Dy、Ho、Er、Tm、Yb、Luなどの酸化物が有用である。正二価の金属酸化物は、酸素欠損により発生したキャリアを有効に抑制することができ、薄膜トランジスタの活性層が長期にわたる駆動でも安定に作動するようになる。また、正三価の金属酸化物は、酸素との結合力が強く、結晶化したときに、酸素欠損によるキャリアの発生を有効に抑えることができる。このように、正二価の金属酸化物及び正三価の金属酸化物を含有することにより、効果的に薄膜トランジスタの活性を安定化することができる。
また、非晶質の場合には、非晶質を安定化させる効果(製造プロセス中での結晶化の阻害や、酸素との反応による酸素欠損の減少によるキャリアの低下など)によりキャリアの発生を安定化させ、かつ、長期にわたる駆動でも安定に作動するようになる。
なお、正二価の金属酸化物及び正三価の金属酸化物の添加量は、薄膜を構成した段階では、非晶質であり、その後の熱処理(例えば、レーザアニール、プラズマ処理、ランプ加熱)などにより結晶化を阻害しない範囲で添加することができる。
【0060】
以上説明したように、本実施形態の薄膜トランジスタの製造方法によれば、結晶質の所定の材料からなる活性層1041を形成し、活性層1041の所定の材料と同じ組成であり、かつ、非晶質の材料からなる、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を一括成膜しさらに一括エッチングすることができる。
すなわち、本発明では、同じ組成の所定の材料を、結晶化させることにより活性層1041(半導体)とし、非晶質の状態のまま用いることにより導電体としているので、材料の共用化を図ることができ、管理コストを低減することができる。
また、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、非晶質の状態で一括成膜され、さらに、一括エッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0061】
[薄膜トランジスタの第一実施形態]
また、上記実施形態における薄膜トランジスタ1001は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ1001は、上記所定の材料からなり、半導体としての活性層1041と、上記所定の材料と同じ組成の材料からなり、導電体としてのソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を備えた構成としてある(図3参照)。
このように、本実施形態の薄膜トランジスタ1001は、材料の共用化を図ることができ、管理コストを低減することができる。また、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、非晶質の状態で一括成膜され、さらに、一括エッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0062】
[薄膜トランジスタの製造方法の第二実施形態]
図4は、本発明の第二実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図5は、本発明の第二実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
図4及び図5において、本実施形態の薄膜トランジスタの製造方法は、上述した第一実施形態と比べて、ステップS1003、S1004(図1参照)の代わりに、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成し(ステップS1013)、続いて、被処理体を結晶化し活性層1041とする(ステップS1014)点が相違する。他の方法は第一実施形態とほぼ同様としてある。
【0063】
まず、第一実施形態とほぼ同様に、ガラス基板1010上に、ゲート電極1021及びゲート配線1022を形成し(ステップS1011)、続いて、ゲート絶縁膜1030を形成する(ステップS1012)。
【0064】
次に、ゲート絶縁膜1030上に、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成する(ステップS1013)。
すなわち、図5(a)及び図5(b)に示すように、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、上述した所定の材料からなり、スパッタ法などにより非晶質の状態で一括成膜され、第二のマスク(図示せず)を用いたフォトリソグラフィー法により一括エッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。
【0065】
続いて、ゲート電極1021の上方に位置する被処理体を、局所的に結晶化させて活性層1041とする(ステップS1014)。すなわち、第一実施形態と比べて、活性層1041を形成するための専用のマスクを必要としないので、製造工程を削減して製造原価のコストダウンを図ることができる。
ここで、活性層1041(薄膜トランジスタ)となる部分は、レーザーアニール法やプラズマによるラピッドサーマルアニーリング法等によって結晶化される。また、局所的に結晶化させて、半導体化させる形状は、図6に示すように、ゲート電極長よりゲート長が短く、かつ、ゲート電極幅よりゲート幅を小さくするとよい。このようにすると、活性層1041が、ゲート電極1021に電圧が印加された影響を効果的に受けることができ、トランジスタ特性を向上させることができる。
【0066】
なお、結晶化する条件は、レーザーアニール法やプラズマによるラピッドサーマルアニーリング法等に用いる装置により異なるが、X線回折装置で結晶ピークが出る条件で行うのが好ましい。
また、活性層1041における電子キャリア濃度の下限値は、トランジスタの活性層として適用できれば特に限定されるものではない。したがって、本発明においては、結晶酸化物の材料、組成比、製造条件、後処理条件などを制御して、例えば、電子キャリア濃度を、1010/cm3以上1018/cm3未満とする。また、好ましくは1011/cm3以上1017/cm3以下、さらに好ましくは、1012/cm3以上1016/cm3以下の範囲にするとよい。このようにすると、所定の大きさの電子移動度を有し、on−off比を十分に大きくすることができる。また、ノーマリーオフの薄膜トランジスタが歩留まり良く得られる。
また、電子キャリア濃度の測定は、ホール効果測定により求める。約1017/cm3未満の電子キャリア濃度の測定は、ACホール測定で行うことが好ましい。この理由は、DCホール測定では測定値のばらつきが大きく、測定の信頼性が低くなるおそれがあるからである。
【0067】
また、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055となる薄膜(適宜、非晶質酸化物層と略称する。)を成膜する場合、スパッタリング法が有用である。
この場合のスパッタリング用ガスとしては、アルゴンガスが好ましい。このようにすることにより、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055の抵抗を下げることができる。また、上記非晶質酸化物層は、基板温度が室温の状態にて成膜される。このように低温で成膜することにより、非晶質の酸化物層を形成することができる。この非晶質酸化物層は、非晶質構造による酸素欠損によってキャリアを発生し、導電性と透明性に優れるものである。キャリア濃度の制限はないが、1019/cm3以上1021/cm3未満、好ましくは1020/cm3以上1021/cm3未満がよい。
また、スパッタリング用ガスは、100%のアルゴンガスに限定されるものではなく、たとえば、酸素、窒素などを微量含有するアルゴンガスでもよい。このように酸素、窒素などを含有するアルゴンガスの雰囲気中にて成膜することにより、非晶質状態では安定した透明電極として作動し、また、結晶化すると酸素欠損を低減し、半導体としての性能(キャリア濃度)の安定化に効果がある。
【0068】
次に、図4、図5(c)及び図5(d)において、第一実施形態とほぼ同様に、ゲート絶縁膜1030、活性層1041、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055上に、保護層1060としてのSiNx膜をCVDにより形成する(ステップS1015)。
ここで、成膜された保護層1060は、第三のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極1055が露出する。また、開口部1023及び開口部1056が形成され、それぞれゲート配線1022及びソース配線1052の一部が露出し、各配線パッドとなる。
このように、本実施形態によれば、保護層1060を備えた薄膜トランジスタ1002を、3枚のマスクを用いた製造プロセスにより製造することができる。
【0069】
以上説明したように、本実施形態の薄膜トランジスタの製造方法によれば、非晶質の所定の材料からなる、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を一括成膜しさらに一括エッチングすることができる。
すなわち、非晶質の所定の材料からなる薄膜を、一括成膜しさらに一括エッチングし、この薄膜の一部を局所的に結晶化させることにより活性層1041(半導体)とし、残りの部分を非晶質の状態のまま用いることにより導電体としているので、製造工程を削減して製造原価のコストダウンを図ることができる。
また、材料の共用化を図ることができるので、管理コストを低減することができる。
なお、例えば、従来の液晶パネル駆動用のシリコン系TFTでは、トランジスタの材料が液晶駆動用の透明電極(画素電極)の材料と異なるために、同一層として、活性層や画素電極を構成することはできなかった。本発明では、液晶駆動用の透明電極と薄膜トランジスタ(活性層)を構成する材料を同一とし、電極部分を非晶質構造とし、活性層部分を結晶質構造とすることにより、大幅に製造工程を削減することができる。
【0070】
[薄膜トランジスタの第二実施形態]
また、上記実施形態における薄膜トランジスタ1002は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ1002は、上記所定の材料からなり、半導体としての活性層1041と、上記所定の材料と同じ組成の材料からなり、導電体としてのソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を備えた構成としてある(図5参照)。
このように、本実施形態の薄膜トランジスタ1002は、材料の共用化を図ることができ、管理コストを低減することができる。また、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、非晶質の状態で一括成膜され、さらに、一括エッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0071】
(第一応用例)
また、上記薄膜トランジスタの製造方法の第二実施形態及び薄膜トランジスタの第二実施形態は、様々な応用例を有している。
次に、第一応用例について、図面を参照して説明する。
図7は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第一応用例を説明するための概略フローチャート図を示している。
また、図8は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第一応用例を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
図7及び図8において、本応用例の薄膜トランジスタ1002aの製造方法は、上述した第二実施形態と比べて、ステップS1013とS1014(図4参照)の間に、金属層からなる、ソース電極1051a、ソース配線1052a、ドレイン電極1053a及びドレイン配線1054aを形成する(ステップS1024)点が相違する。他の方法は第二実施形態とほぼ同様としてある。
【0072】
まず、第二実施形態とほぼ同様に、ガラス基板1010上に、ゲート電極1021及びゲート配線1022を形成し(ステップS1021)、続いて、ゲート絶縁膜1030を形成する(ステップS1022)。
【0073】
次に、第二実施形態とほぼ同様に、ゲート絶縁膜1030上に、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成するため非晶質酸化物層を成膜し、続いて、スパッタ法などにより金属層が成膜される。
そして、第二のハーフトーンマスク(図示せず)を用いてフォトリソグラフィー法により、ゲート絶縁膜1030上に、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成する(ステップS1023)。
【0074】
次に、第二のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト(図示せず)を用いてフォトリソグラフィー法により、金属層からなるソース電極1051a、ソース配線1052a、ドレイン電極153a及びドレイン配線1054aを形成する(ステップS1024)。これにより、活性層1041及び画素電極1055の表面が露出する。すなわち、薄膜トランジスタ1002aのソース電極、ソース配線、ドレイン電極及びドレイン配線は、非晶質酸化物層と金属層の積層構造となり、活性層1041(薄膜トランジスタ部)及び画素電極1055は、非晶質酸化物層のみからなる構造となる。
続いて、図8(b)に示すように、第二実施形態とほぼ同様にして、ゲート電極1021の上方に位置する被処理体を、局所的に結晶化させて活性層1041とする(ステップS1025)。
【0075】
次に、図8(c)及び図8(d)に示すように、第二実施形態とほぼ同様にして、ゲート絶縁膜1030、活性層1041、ソース電極1051a、ソース配線1052a、ドレイン電極1053a、ドレイン配線1054a及び画素電極1055上に、保護層1060としてのSiNx膜をCVDにより形成する(ステップS1026)。
ここで、成膜された保護層1060は、第三のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極1055が露出する。また、開口部1023及び開口部1056が形成され、それぞれゲート配線1022及びソース配線1052aの一部が露出し、各配線パッドとなる。
このように、本応用例によれば、保護層1060を備えた薄膜トランジスタ1002aを、3枚のマスクを用いた製造プロセスにより製造することができる。
【0076】
以上説明したように、本応用例の薄膜トランジスタ1002aの製造方法によれば、非晶質の所定の材料からなる、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を一括成膜しさらに一括エッチングすることができる。また、金属層からなるソース電極1051a、ソース配線1052a、ドレイン電極1053a及びドレイン配線1054aを形成することにより、活性層1041と確実に接続する。
また、本応用例における薄膜トランジスタ1002aは、薄膜トランジスタの発明としても有効である。
なお、上記応用例では、保護層1060を成膜する前に活性層1041の結晶化を行っているが、これに限定されるものではなく、たとえば、保護層1060の形成後に、ガラス面側からレーザーアニール法等により結晶化を行ってもよい。
また、上記応用例では、再形成されたレジスト(図示せず)を用いて金属層をパターニングした後に、活性層1041の結晶化を行っているが、これに限定されるものではなく、たとえば、非晶質酸化物層をパターニングした後に、活性層1041の結晶化を行い、その後に、金属層をパターニングしてもよい。
【0077】
(第二応用例)
次に、第二応用例について、図面を参照して説明する。
図9は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第二応用例を説明するための概略フローチャート図を示している。
また、図10は、本発明の第二実施形態に係る薄膜トランジスタの製造方法の第二応用例を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、金属層及び開口部の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はソース電極、ソース配線、活性層、ドレイン電極、ドレイン配線、画素電極及びゲート配線パッドの形成された平面図を示しており、(d)は(c)の断面図を示している。
図9及び図10において、本応用例の薄膜トランジスタ1002bの製造方法は、上述した第二実施形態と比べて、ステップS1012とS1013(図4参照)の間に、金属層からなる、ソース電極1051a、ソース配線1052a、ドレイン電極1053a及びドレイン配線1054aを形成する(ステップS1033)点、及び、保護層1060を形成しない点などが相違する。他の方法は第二実施形態とほぼ同様としてある。
【0078】
まず、第二実施形態とほぼ同様に、ガラス基板1010上に、ゲート電極1021及びゲート配線1022を形成し(ステップS1031)、続いて、ゲート絶縁膜1030を形成する(ステップS1032)。
【0079】
次に、スパッタ法などにより金属層が成膜され、第二のマスク(図示せず)を用いたフォトリソグラフィー法により、金属層よりなるソース電極1051a、ソース配線1052a、ドレイン電極1053a及びドレイン配線1054aを形成する(ステップS1033)。続いて、図10(b)に示すように、第三のマスク(図示せず)を用いたフォトリソグラフィー法により、ゲート配線1022の一部の上方に開口部1023が形成される。
【0080】
次に、ゲート絶縁膜1030、ソース電極1051a、ソース配線1052a、ドレイン電極1053a、ドレイン配線1054a及び露出したゲート配線1022の一部の上に、スパッタ法などにより、非晶質の上記所定の材料からなる薄膜(非晶質酸化物層)を一括成膜する。続いて、第四のマスク(図示せず)を用いたフォトリソグラフィー法により、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054、画素電極1055及びゲート配線パッド1024を一括形成する(ステップS1034)。
【0081】
次に、第二実施形態とほぼ同様にして、ゲート電極1021の上方に位置する被処理体を、局所的に結晶化させて活性層1041とする(ステップS1035)。
ここで、ソース電極1051a及びドレイン電極1053aは、活性層1041と良好に接続する。
このように、本応用例によれば、薄膜トランジスタ1002bを、4枚のマスクを用いた製造プロセスにより製造することができる。
【0082】
以上説明したように、本応用例の薄膜トランジスタ1002bの製造方法によれば、非晶質の所定の材料からなる、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054、画素電極1055及びゲート配線パッド1024を一括成膜しさらに一括エッチングすることができる。また、金属層からなるソース電極1051a、ソース配線1052a、ドレイン電極1053a及びドレイン配線1054aを形成することにより、活性層1041と確実に接続する。
また、本応用例における薄膜トランジスタ1002bは、薄膜トランジスタの発明としても有効である。
【0083】
[薄膜トランジスタの製造方法の第三実施形態]
図11は、本発明の第三実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図12は、本発明の第三実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は活性層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(d)は(c)の断面図を示している。
図11、図12(a)及び図12(b)において、まず、透明なガラス基板1010が用意され、このガラス基板1010上に、第一のマスク(図示せず)を用いたフォトリソグラフィー法により、活性層1041を形成する(ステップS1041)。この活性層1041は、上記所定の材料からなり、結晶質とすることにより半導体としての特性を有する。
ここで、活性層1041は、スパッタ法などにより結晶質の状態で成膜され、第一のマスク(図示せず)を用いたフォトリソグラフィー法により形成される。ただし、これに限定されるものではなく、たとえば、非晶質の状態で成膜し、第一のマスク(図示せず)を用いたフォトリソグラフィー法により形成した後に、結晶化してもよい。
【0084】
次に、ガラス基板1010及び活性層1041上に、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成する(ステップS1042)。
このソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、活性層1041の所定の材料と同じ組成の材料からなり、非晶質とすることにより、導電体としての特性を有する。
ここで、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、スパッタ法などにより非晶質の状態で一括成膜され、第二のマスク(図示せず)を用いたフォトリソグラフィー法により一括エッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。
また、この際、活性層1041は結晶化されており、通常、PAN耐性を有しているので、PAN系エッチング液により選択エッチングが可能となる。すなわち、活性層1041にダメージを与えることなく、ソース電極1051やドレイン電極1053などを形成することができる。
【0085】
図13は、本発明の第三実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート絶縁膜、ゲート電極及びゲート配線の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
次に、図11、図13(a)及び図13(b)に示すように、ガラス基板1010、ソース配線1052、ソース電極1051、活性層1041、ドレイン電極1053、ドレイン配線1054及び画素電極1055上に、ゲート絶縁膜1030としてのSiNx膜をCVD(化学気相成長法)により形成する(ステップS1043)。
続いて、ゲート絶縁膜1030上に、金属薄膜よりなる所望の形状のゲート電極1021及びゲート配線1022を形成する(ステップS1044)。
【0086】
次に、図13(c)及び図13(d)に示すように、ゲート絶縁膜1030、ゲート電極1021及びゲート配線1022上に、保護層1060としてのSiNx膜をCVDにより形成する(ステップS1045)。
ここで、成膜された保護層1060は、第四のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極1055が露出する。また、開口部1023及び開口部1056が形成され、それぞれゲート配線1022及びソース配線1052の一部が露出し、各配線パッドとなる。
このように、本実施形態によれば、保護層1060を備えたトップゲート型の薄膜トランジスタ1003を、4枚のマスクを用いた製造プロセスにより製造することができる。
【0087】
以上説明したように、本実施形態の薄膜トランジスタ1003の製造方法によれば、結晶質の所定の材料からなる活性層1041を形成し、活性層1041の所定の材料と同じ組成であり、かつ、非晶質の材料からなる、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を一括成膜しさらに一括エッチングすることができる。
すなわち、本発明では、同じ組成の所定の材料を、結晶化させることにより活性層1041(半導体)とし、非晶質の状態のまま用いることにより導電体としているので、材料の共用化を図ることができ、管理コストを低減することができる。
また、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、非晶質の状態で一括成膜され、さらに、一括エッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0088】
[薄膜トランジスタの第三実施形態]
また、上記実施形態における薄膜トランジスタ1003は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ1003は、上記所定の材料からなり、半導体としての活性層1041と、上記所定の材料と同じ組成の材料からなり、導電体としてのソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を備えた構成としてある(図13参照)。
このように、本実施形態の薄膜トランジスタ1003は、材料の共用化を図ることができ、管理コストを低減することができる。また、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、非晶質の状態で一括成膜され、さらに、一括エッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0089】
[薄膜トランジスタの製造方法の第四実施形態]
図14は、本発明の第四実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図15は、本発明の第四実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はゲート絶縁膜、ゲート電極、ゲート配線及び保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
図14及び図15において、本実施形態の薄膜トランジスタの製造方法は、上述した第三実施形態と比べて、ステップS1041及びS1042(図11参照)の代わりに、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成し(ステップS1051)、続いて、被処理体を結晶化し活性層1041とする(ステップS1052)点が相違する。他の方法は第三実施形態とほぼ同様としてある。
【0090】
まず、ガラス基板1010上に、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成する(ステップS1051)。
すなわち、図15(b)に示すように、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、上述した所定の材料からなり、スパッタ法などにより非晶質の状態で一括成膜され、第一のマスク(図示せず)を用いたフォトリソグラフィー法により一括エッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。
【0091】
続いて、被処理体を、局所的に結晶化させて活性層1041とする(ステップS1052)。すなわち、第三実施形態と比べて、活性層1041を形成するための専用のマスクを必要としないので、製造工程を削減して製造原価のコストダウンを図ることができる。
また、第二実施形態とほぼ同様にして、活性層1041(薄膜トランジスタ)となる部分をレーザーアニール法やプラズマによるラピッドサーマルアニーリング法等により結晶化させる。
【0092】
次に、図15(c)及び図15(d)に示すように、第三実施形態とほぼ同様にして、ガラス基板1010、ソース配線1052、ソース電極1051、活性層1041、ドレイン電極1053、ドレイン配線1054及び画素電極1055上に、ゲート絶縁膜1030としてのSiNx膜をCVD(化学気相成長法)により形成する(ステップS1053)。
続いて、第二のマスク(図示せず)を用いたフォトリソグラフィー法により、ゲート絶縁膜1030上に、金属薄膜よりなる所望の形状のゲート電極1021及びゲート配線1022を形成する(ステップS1054)。
【0093】
次に、ゲート絶縁膜1030、ゲート電極1021及びゲート配線1022上に、保護層1060としてのSiNx膜をCVDにより形成する(ステップS1055)。
ここで、成膜された保護層1060は、第三のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極1055が露出する。また、開口部1023及び開口部1056が形成され、それぞれゲート配線1022及びソース配線1052の一部が露出し、各配線パッドとなる。
このように、本実施形態によれば、保護層1060を備えたトップゲート型の薄膜トランジスタ1004を、3枚のマスクを用いた製造プロセスにより製造することができる。
【0094】
以上説明したように、本実施形態の薄膜トランジスタの製造方法によれば、非晶質の所定の材料からなる、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を一括成膜しさらに一括エッチングすることができる。
すなわち、非晶質の所定の材料からなる薄膜を、一括成膜しさらに一括エッチングし、この薄膜の一部を局所的に結晶化させることにより活性層1041(半導体)とし、残りの部分を非晶質の状態のまま用いることにより導電体としているので、製造工程を削減して製造原価のコストダウンを図ることができる。また、材料の共用化を図ることができるので、管理コストを低減することができる。
【0095】
[薄膜トランジスタの第四実施形態]
また、上記実施形態における薄膜トランジスタ1004は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ1004は、上記所定の材料からなり、半導体としての活性層1041と、上記所定の材料と同じ組成の材料からなり、導電体としてのソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を備えた構成としてある(図15参照)。
このように、本実施形態の薄膜トランジスタ1004は、材料の共用化を図ることができ、管理コストを低減することができる。また、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055は、非晶質の状態で一括成膜され、さらに、一括エッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0096】
(第三応用例)
また、上記薄膜トランジスタの製造方法の第四実施形態及び薄膜トランジスタの第四実施形態は、様々な応用例を有している。
次に、第三応用例について、図面を参照して説明する。
図16は、本発明の第四実施形態に係る薄膜トランジスタの製造方法の第三応用例を説明するための概略フローチャート図を示している。
また、図17は、本発明の第四実施形態に係る薄膜トランジスタの製造方法の第三応用例を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
図16及び図17において、本応用例の薄膜トランジスタ1004aの製造方法は、上述した第四実施形態と比べて、ステップS1051とS1052(図14参照)の間に、金属層からなる、ソース電極1051a、ソース配線1052a、ドレイン電極1053a及びドレイン配線1054aを形成する(ステップS1062)点が相違する。他の方法は第四実施形態とほぼ同様としてある。
【0097】
まず、第四実施形態とほぼ同様に、ガラス基板1010上に、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成するため非晶質酸化物層を成膜し、続いて、スパッタ法などにより金属層が成膜される。
そして、第一のハーフトーンマスク(図示せず)を用いてフォトリソグラフィー法により、ガラス基板1010上に、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成する(ステップS1061)。
【0098】
次に、第一のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト(図示せず)を用いてフォトリソグラフィー法により、金属層からなるソース電極1051a、ソース配線1052a、ドレイン電極1053a及びドレイン配線1054aを形成する(ステップS1062)。これにより、活性層1041及び画素電極1055の表面が露出する。すなわち、薄膜トランジスタ1004aのソース電極、ソース配線、ドレイン電極及びドレイン配線は、非晶質酸化物層と金属層の積層構造となり、活性層1041(薄膜トランジスタ部)及び画素電極1055は、非晶質酸化物層のみからなる構造となる。
続いて、図17(b)に示すように、第四実施形態とほぼ同様にして、被処理体を、局所的に結晶化させて活性層1041とする(ステップS1063)。
【0099】
次に、図17(c)及び図17(d)に示すように、第四実施形態とほぼ同様にして、ガラス基板1010、ソース配線1052a、ソース電極1051a、活性層1041、ドレイン電極1053a、ドレイン配線1054a及び画素電極1055上に、ゲート絶縁膜1030としてのSiNx膜をCVD(化学気相成長法)により形成する(ステップS1064)。
続いて、第二のマスク(図示せず)を用いてフォトリソグラフィー法により、ゲート絶縁膜1030上に、金属薄膜よりなる所望の形状のゲート電極1021及びゲート配線1022を形成する(ステップS1065)。
【0100】
次に、ゲート絶縁膜1030、ゲート電極1021及びゲート配線1022上に、保護層1060としてのSiNx膜をCVDにより形成する(ステップS1066)。
ここで、成膜された保護層1060は、第三のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極1055が露出する。また、開口部1023及び開口部1056が形成され、それぞれゲート配線1022及びソース配線1052aの一部が露出し、各配線パッドとなる。
このように、本応用例によれば、保護層1060を備えたトップゲート型の薄膜トランジスタ1004aを、3枚のマスクを用いた製造プロセスにより製造することができる。
【0101】
以上説明したように、本応用例の薄膜トランジスタ1004aの製造方法によれば、非晶質の所定の材料からなる、活性層1041となる被処理体、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を一括成膜しさらに一括エッチングすることができる。また、金属層からなるソース電極1051a、ソース配線1052a、ドレイン電極1053a及びドレイン配線1054aを形成することにより、活性層1041と確実に接続する。
また、本応用例における薄膜トランジスタ1004aは、薄膜トランジスタの発明としても有効である。
なお、上記応用例では、保護層1060を成膜する前に活性層1041の結晶化を行っているが、これに限定されるものではなく、たとえば、保護層1060の形成後に、ガラス面側からレーザーアニール法等により結晶化を行ってもよい。
また、上記応用例では、再形成されたレジスト(図示せず)を用いて金属層をパターニングした後に、活性層1041の結晶化を行っているが、これに限定されるものではなく、たとえば、非晶質酸化物層をパターニングした後に、活性層1041の結晶化を行い、その後に、金属層をパターニングしてもよい。
【0102】
(第一実施例)
次に、上記実施形態や応用例における実施例について、説明する。
本実施例は、上記第二実施形態の第二応用例に対応する実施例である。
まず、図9、図2(a)及び図2(b)に示すように、透明なガラス基板1010上に、モリブデンを200nmの厚さにスパッタリング法により成膜し、第一のマスク(図示せず)を用いてフォトリソグラフィー法によって、ゲート電極1021及びゲート配線1022を形成した(ステップS1031)。
【0103】
次に、図10(a)及び図10(b)に示すように、ゲート絶縁膜として、SiNx膜を250nmの厚さにCVD法により成膜した(ステップS1032)。
続いて、モリブデンを100nmの厚さに成膜し、第二のマスク(図示せず)を用いてフォトリソグラフィー法により、ソース電極1051a、ソース配線1052a、ドレイン電極1053a及びドレイン配線1054aを形成した(ステップS1033)。
さらに、第三のマスク(図示せず)を用いたフォトリソグラフィー法により、ゲート配線1022の一部の上方に開口部1023を形成した。すなわち、開口部1023に対応するゲート絶縁膜1030(SiNx膜)を、CHF3ガスなどを用いたドライエッチングにより除去した。
【0104】
次に、図10(c)及び図10(d)に示すように、後述する酸化インジウム−酸化亜鉛のターゲットを用いて、基板温度を室温としてスパッタリング法により、厚さ50nmの非晶質の薄膜を成膜し、フォトリソグラフィー法により、トランジスタの活性層1041となる被処理体、ソース配線1052、ソース電極1051、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成した(ステップS1034)。
続いて、活性層1041となる被処理体に、レーザー光を集光して照射し、結晶化させて活性層1041とした(ステップS1035)。このように、レーザー光を用いることにより、薄膜半導体になるべき部分のみ結晶化することができた。
【0105】
[非晶質酸化物及び結晶質酸化物の作製例]
次に、上記ソース配線1052、ソース電極1051、ドレイン電極1053、ドレイン配線1054及び画素電極1055となる非晶質酸化物、並びに、活性層41となる結晶質酸化物について、説明する。
(1)スパッタリングターゲットの製造及び評価
1.ターゲットの製造
原料として、平均粒径が約3.4μmの酸化インジウムと、平均粒径が約0.6μmの酸化亜鉛とを、インジウムの原子%(=[In]/([In]+[Zn]) ここで、[In]はインジウムの原子数、[Zn]は亜鉛の原子数である。)が0.95、亜鉛の原子%(=[Zn]/([In]+[Zn]))が0.05となるように混合して、これを湿式ボールミルに供給し、約72時間混合粉砕して原料微粉末を得た。
得られた原料微粉末を造粒した後、直径約10cm、厚さ約5mmの寸法にプレス成形して、これを焼成炉に入れ、約1400℃,約48時間の条件で焼成して、焼結体(ターゲット)を得た。このとき、昇温速度は、約3℃/分であった。
2.ターゲットの評価
得られたターゲットにつき、密度、バルク抵抗値を測定した。その結果、理論相対密度は約99%であり、四端子法により測定したバルク抵抗値は、約80mΩであった。
【0106】
(2)非晶質酸化物の成膜
上記(1)で得られたスパッタリングターゲットを、DCスパッタ法の一つであるDCマグネトロンスパッタリング法の成膜装置に装着し、ガラス基板10(コーニング1737)のゲート絶縁膜30上に酸化物を成膜した。
ここでのスパッタ条件としては、基板温度;約25℃、到達圧力;約1×10−3Pa、雰囲気ガス;Ar約100%、スパッタ圧力(全圧);約4×10−1Pa、投入電力約100W、成膜時間約10分間、S−T距離約95mmとした。
この結果、ガラス基板上に、膜厚が約50nmの酸化物の薄膜が形成された。
なお、得られた膜組成をICP法で分析したところ、インジウムの原子%が約0.95、亜鉛の原子%が約0.05であった。
【0107】
また、上記製作条件にて製作した酸化物の特性は、X線結晶構造解析により非晶質であることが確認された。
上記非晶質酸化物のキャリア濃度(電子キャリア濃度)、及びホール移動度(電子移動度)をホール測定装置により測定した。キャリア濃度が約3×1020cm−3、ホール移動度は約35cm2/Vsであった。四端子法により測定した比抵抗の値は、約0.0006Ωcmであった。また、薄膜の組成分析を行ったところ、Li及びNaの濃度は1ppm以下であった。
【0108】
ホール測定装置、及びその測定条件は下記のとおりであった、
[ホール測定装置]
東陽テクニカ製:Resi Test8310
[測定条件]
室温(約25℃)、約0.5[T]、約10−4〜10−12A、AC磁場ホール測定。
【0109】
さらに、この非晶質酸化物は、分光光度計により波長約500nmの光線についての光線透過率が約82%であり、薄膜の屈折率(波長約500nm)が約2.1であった。すなわち、透明性においても優れたものであった。また、エネルギーバンドギャップは約4.2eVと十分に大きかった。
【0110】
[PAN耐性]
PANによるエッチング速度が約10nm/分以上のものを×とし、それ以外のものを○とした。PAN耐性は×であった。
ここで、PAN耐性の評価には、約45℃のPANエッチング液(リン酸約91.4wt%、硝酸約3.3wt%、酢酸約5.3wt%)を用いた。なお、一般的に、PANエッチング液(リン酸、硝酸、酢酸を含むエッチング液)は、通常リン酸が約20〜95wt%、硝酸約0.5〜5wt%、酢酸約3〜50wt%の範囲にあるものが用いられる。
すなわち、上述した非晶質酸化物は、透明な導電体であった。
【0111】
(3)非晶質酸化物の結晶化処理
上記(2)で得られた非晶質酸化物の一部(活性層1041となる被処理体)に、大気中(酸素存在下)で、レーザー光を集光して照射し、結晶化させて活性層1041とした。すなわち、X線結晶構造解析により多結晶であることが確認され、XFAS測定によりInとZnは同様の局所構造をとっている(少なくとも一部の亜鉛Znが酸化インジウムのビックスバイト型結晶のインジウムサイトを置き換えている)ことが確認できた。
【0112】
(4)結晶質酸化物の物性の評価
上記(3)で得られた結晶質酸化物のキャリア濃度(電子キャリア濃度)、及びホール移動度(電子移動度)をホール測定装置により測定した。キャリア濃度は約6×1014cm−3、ホール移動度は約5cm2/Vsであった。また、四端子法により測定した比抵抗の値は、約2100Ωcmであった。また、薄膜の組成分析を行ったところ、Li及びNaの濃度は1ppm以下であった。
【0113】
さらに、この結晶質酸化物は、分光光度計により波長約500nmの光線についての光線透過率が約85%であり、屈折率(波長約500nm)が、約1.9であった。すなわち、透明性においても優れたものであった。また、エネルギーバンドギャップは約3.6eVと十分に大きかった。
また、PAN耐性は、良好(○)であった。
すなわち、上述した結晶質酸化物は、優れた透明半導体薄膜としての特性を有していた。
【0114】
なお、活性層1041、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成する材料として、上記酸化インジウム−酸化亜鉛ターゲットを用いたが、酸化インジウム単独でも用いることができる。この場合、結晶性を上げることによって半導体としての性能が発揮するため、レーザー光による結晶化の際に、レーザー光のパワーを上げたり、光の照射回数を複数回行うなどの方法によって、行うこともできる。また、酸素含有中の雰囲気でレーザー光を照射する方法も有効である。
【0115】
また、酸化亜鉛以外の正二価の金属酸化物としては、酸化マグネシウム、酸化カルシウム、酸化ニッケル、酸化銅、酸化コバルトを用いることができる。これらの金属酸化物の添加により、酸素欠損により発生するキャリアを有効に抑制できる。しかしながら、酸化白金、酸化第一鉄、酸化銀などの金属酸化物では、キャリアの抑制効果はない。添加する量に制限はないが、レーザー光などによる結晶化を阻害する金属酸化物の場合には、結晶化領域まで、添加量を制限する必要がある。この結晶化により出現する結晶は酸化インジウムのビックスバイト構造である。他の結晶相を含有していても、キャリアの抑制に影響がなければ、特に問題はない。結晶構造の決定には、X線回折により行うことができる。
正二価の金属酸化物の添加量としては、例えば、全金属元素中に占める正二価の金属の含有量は、15原子%以下、好ましくは10原子%以下、である。この理由は、15原子%超では、結晶化温度が上がりすぎ、結晶化工程が高価になる場合があるからである。
【0116】
(第二実施例)
本実施例は、上記第四実施形態の第三応用例に対応する実施例である。
まず、図16、図17(a)及び図17(b)に示すように、透明なガラス基板1010上に、酸化インジウム―酸化イッテリビウムのターゲットを用いて、基板温度を室温としてスパッタリング法により、厚さ40nmの非晶質の薄膜(非晶質酸化物層)を成膜し、次に、金属層としてのチタンを200nmの厚さにスパッタリング法により成膜した。
なお、酸化インジウム―酸化イッテリビウムのターゲットは、上記非晶質酸化物及び結晶質酸化物の作製例とほぼ同様に作製し、インジウムの原子%(=[In]/([In]+[Yb]) ここで、[In]はインジウムの原子数、[Yb]はイッテリビウムの原子数である。)が0.95、イッテリビウムの原子%(=[Yb]/([In]+[Yb]))が0.05となるように混合した。
【0117】
次に、第一のハーフトーンマスク(図示せず)を用いたフォトリソグラフィー法により、トランジスタの活性層1041となる被処理体、ソース配線1052、ソース電極1051、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成した(ステップS1061)。
続いて、第一のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト(図示せず)を用いてフォトリソグラフィー法により、金属層からなるソース電極1051a、ソース配線1052a、ドレイン電極1053a及びドレイン配線1054aを形成した(ステップS1062)。すなわち、被処理体及び画素電極1055上の金属層(チタン)を、SF6ガスなどを用いて除去した。これにより、活性層1041及び画素電極1055の表面が露出した。すなわち、薄膜トランジスタ1004aのソース電極、ソース配線、ドレイン電極及びドレイン配線は、非晶質酸化物層と金属層の積層構造となり、活性層1041(薄膜トランジスタ部)及び画素電極1055は、非晶質酸化物層のみからなる構造とした。
【0118】
続いて、図17(b)に示すように、活性層1041となる被処理体に、レーザー光を集光して照射し、結晶化させて活性層1041とした(ステップS1063)。このように、レーザー光を用いることにより、薄膜半導体になるべき部分のみ結晶化することができた。この場合、レーザー光は、金属面、ガラス面のどちらかでも照射することができるが、金属面から照射した場合、レーザー光は、活性層1041の部分にのみ当り、金属面ではレーザー光が反射されたり、熱が拡散され、金属と接触している部分は結晶化せず、光が当たった部分のみが結晶化し、より均一に活性層1041の部分のみを結晶化することができた。
【0119】
次に、ゲート絶縁膜1030として、SiNx膜を250nmの厚さに、ケミカル・ベーパー・デポジション(CVD)法により成膜した(ステップS1064)。続けて、チタンを200nmの厚さに成膜し、第二のマスク(図示せず)及びフォトリソグラフィー法により、所望のゲート電極1021及びゲート配線1022を形成した(ステップS1065)。
【0120】
次に、保護膜となるSiNx膜を100nmの厚さに成膜し、続いて、第三のマスク(図示せず)を用いたフォトリソグラフィー法により、CHF3ガスなどを用いたドライエッチングにより除去し、画素電極1055を露出させた。また、開口部1023及び開口部1056を形成し、それぞれゲート配線1022及びソース配線1052aの一部が露出し、各配線パッドとした。
【0121】
なお、活性層1041、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成する材料として、上記酸化インジウム−酸化イッテリビウムのターゲットを用いたが、酸化亜鉛などとともに用いることができる。この場合、結晶性を上げることにより半導体としての性能が発揮されるため、レーザー光による結晶化の際に、レーザー光のパワーを上げたり、光の照射回数を複数回行うなどの方法によって、行うこともできる。また、酸素含有中の雰囲気でレーザー光を照射する方法も有効である。
【0122】
酸化イッテリビウム以外の正三価の金属酸化物としては、酸化ホウ素、酸化アルミニウム、酸化ガリウム、酸化スカンジウム、酸化イットリウム、酸化ランタン、酸化ネオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化エルビウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウムなどを用いることができる。これらの金属酸化物の添加により、酸素欠損の発生を抑え、それにより酸素欠損により発生するキャリアを有効に抑制できる。しかしながら、酸化タリウムなどの金属酸化物では、キャリアの抑制効果はない。添加する量に制限はないが、レーザー光などによる結晶化を阻害する金属酸化物の場合には、結晶化領域まで、添加量を制限する必要がある。この結晶化により出現する結晶は酸化インジウムのビックスバイト構造である。他の結晶相を含有していても、キャリアの抑制に影響がなければ、問題はない。結晶構造の決定には、X線回折により行うことができる。
正三価の金属酸化物の添加量としては、例えば、全金属元素中に占める正三価の金属の含有量は、20原子%以下、好ましくは10原子%以下、より好ましくは5原子%以下である。この理由は、20原子%超では、結晶化温度が上がりすぎ、結晶化工程が高価になる場合があるからである。また、正二価の金属酸化物とともに添加することもできる。
【0123】
(第三実施例)
本実施例は、上記第二実施形態の第一応用例に対応する実施例である。
まず、図7、図8(a)及び図8(b)に示すように、透明なガラス基板1010上に、アルミ合金(Al−Nd−Ni(98:1:1wt%))を200nmの厚さにスパッタリング法により成膜し、第一のマスク(図示せず)を用いたフォトリソグラフィー法により、所望のゲート電極1021及びゲート配線1022を形成した(ステップS1021)。続いて、ゲート絶縁膜1030として、SiNx膜を250nmの厚さに、ケミカル・ベーパー・デポジション(CVD)法により成膜した(ステップS1022)。
【0124】
次に、酸化インジウム−酸化ガリウム−酸化亜鉛膜のターゲットを用いて、スパッタリング法により厚さ50nmの薄膜を室温にて成膜し、続いて、金属層としてのチタンを100nmの厚さに成膜した。
なお、酸化インジウム−酸化ガリウム−酸化亜鉛膜のターゲットは、上記非晶質酸化物及び結晶質酸化物の作製例とほぼ同様に作製し、インジウムの原子%(=[In]/([In]+[Ga]+[Zn]) ここで、[In]はインジウムの原子数、[Ga]はガリウムの原子数、[Zn]は亜鉛の原子数である。)が0.94、ガリウムの原子%(=[Ga]/([In]+[Ga]+[Zn]))が0.03、亜鉛の原子%(=[Zn]/([In]+[Ga]+[Zn]))が0.03となるように混合した。
【0125】
次に、第二のハーフトーンマスク(図示せず)を用いたフォトリソグラフィー法により、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054、画素電極1055、及び、活性層1041となる被処理体を形成した(ステップS1023)。
続いて、第二のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト(図示せず)を用いてフォトリソグラフィー法により、活性層1041及び画素電極1055の上方のチタンを除去し、チタンからなるソース配線1052a、ソース電極1051a、ドレイン電極1053a及びドレイン配線1054aを形成した(ステップS1024)。なお、チタンのエッチングには、SF6やCF4などの反応性イオンエッチングを用い、酸化インジウム−酸化ガリウム−酸化亜鉛層は蓚酸水溶液によりエッチングした。
【0126】
次に、薄膜トランジスタの活性層1041となる部分(被処理体)に、レーザー光を集光して照射し、薄膜半導体となる部分のみ結晶化させ、活性層1041とした(ステップS1025)。このように、レーザー光を用いることにより、薄膜半導体になるべき部分のみ結晶化させることができた。
なお、本実施例では、薄膜トランジスタの活性層1041、ソース電極1051、ソース配線1052、ドレイン電極1053、ドレイン配線1054及び画素電極1055を形成する材料として、酸化インジウム−酸化ガリウム−酸化亜鉛のターゲットを用いたが、結晶性を上げることにより半導体としての性能が向上する。したがって、レーザー光による結晶化の際に、レーザー光のパワーを上げたり、光の照射回数を複数回行ったり、また、酸素含有中の雰囲気でレーザー光を照射する方法も有効である。
【0127】
また、酸化亜鉛以外の正二価の金属酸化物としては、酸化マグネシウム、酸化カルシウム、酸化ニッケル、酸化銅、酸化コバルトを用いることができる。これらの金属酸化物の添加により、酸素欠損により発生するキャリアを有効に抑制できる。しかしながら、酸化白金、酸化第一鉄、酸化銀などの金属酸化物では、キャリアの抑制効果はない。添加する量に制限はないが、レーザー光などによる結晶化を阻害する金属酸化物の場合には、結晶化領域まで、添加量を制限する必要がある。この結晶化により出現する結晶は、酸化インジウムのビックスバイト構造である。他の結晶相を含有していても、キャリアの抑制に影響がなければ、問題はない。結晶構造の決定には、X線回折により行うことができる。
正二価の金属酸化物の添加量としては、例えば、全金属元素中に占める正二価の金属の含有量は、15原子%以下、好ましくは10原子%以下、である。この理由は、15原子%超では、結晶化温度が上がりすぎ、結晶化工程が高価になる場合があるからである。
【0128】
また、酸化ガリウム以外の正三価の金属酸化物としては、酸化ホウ素、酸化アルミニウム、酸化スカンジウム、酸化イットリウム、酸化ランタン、酸化ネオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化エルビウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウムなどを用いることができる。これらの金属酸化物の添加により、酸素欠損の発生を抑え、それにより酸素欠損により発生するキャリアを有効に抑制できる。しかしながら、酸化タリウムなどの金属酸化物では、キャリアの抑制効果は少ない。
添加する量に制限はないが、レーザー光などによる結晶化を阻害する金属酸化物の場合には、結晶化領域まで、添加量を制限する必要がある。この結晶化により出現する結晶は酸化インジウムのビックスバイト構造である。他の結晶相を含有していても、キャリアの抑制に影響がなければ、問題はない。結晶構造の決定には、X線回折により行うことができる。
正三価の金属酸化物の添加量としては、例えば、全金属元素中に占める正三価の金属の含有量は、20原子%以下、好ましくは10原子%以下、より好ましくは5原子%以下である。この理由は、20原子%超では、結晶化温度が上がりすぎ、結晶化工程が高価になる場合があるからである。
【0129】
なお、上記各実施例の薄膜トランジスタのon−off比は、105以上であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約7cm2/V・secの電界効果移動度が得られた。さらに、閾値電圧(Vth)は、約+2.0Vであり、ノーマリーオフの特性を示し、また、出力特性は明瞭なピンチオフを示した。さらに、ゲート電圧を印加しないとき、ソース電極1051とドレイン電極1053の間に約5Vの電圧を印加したところ、ソース電極1051とドレイン電極1053間の電流を約10−7アンペアにすることができた。
また、作製した薄膜トランジスタに可視光を照射して同様の測定を行ったが、トランジスタ特性の変化は認められなかった。すなわち、各実施例によれば、電子キャリア濃度が小さく、したがって、電気抵抗率が高く、かつ、電子移動度が大きい活性層を有する薄膜トランジスタを実現できた。
【0130】
また、各実施例では、ガラス基板1010上に薄膜トランジスタを作製したが、成膜自体は室温で行え、その後、低温プラズマ結晶化法などにより低温で結晶化させることができるので、プラスチック板やフィルムなどの基板が使用可能である。また、各実施例で得られた結晶質酸化物は、可視光の光吸収がほとんどなく、透明なフレキシブルTFTを実現できる。
【0131】
また、本発明は、上記薄膜トランジスタ及びその製造方法の発明に限定されるものではなく、半導体デバイス及びその製造方法の発明としても有効である。
次に、半導体デバイス及びその製造方法の各実施形態について、図面を参照して説明する。
【0132】
[半導体デバイス及びその製造方法の第一実施形態]
図18は、本発明の第一実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
図18において、ショットキーダイオード1005は、ガラス基板1010と、ガラス基板1010上に形成されたN型半導体1042と、N型半導体1042の上面両端部にそれぞれ形成された電極1043および電極1044とを備えている。
本実施形態の半導体デバイスは、ショットキーダイオード1005としてあり、上述した活性層1041と同じ結晶質酸化物が電子伝導体(N型半導体1042)として用いられている。
【0133】
本実施形態のN型半導体1042は、成膜される際に、結晶化された状態で成膜される。
また、電極1043は、N型半導体1042の材料と同じ組成の材料からなり、非晶質としてあり、導電体として機能する。また、この電極1043は、N型半導体1042とオーミックコンタクトする。
また、電極1044の材料として、N型半導体1042のフェルミ準位の絶対値よりも大きな仕事関数を持つ材料、例えば、Ptが用いられる。この仕事関数の違いによって、N型半導体1042にキャリアの少ない障壁層が形成される。
【0134】
以上説明したように、本実施形態のショットキーダイオード1005によれば、同じ組成の所定の材料を、結晶化させることによりN型半導体1042とし、非晶質の状態のまま用いることにより電極1043としているので、材料の共用化を図ることができ、管理コストを低減することができる。
また、本実施形態は、ショットキーダイオード1005の製造方法の発明としても有効であり、所定の材料からなるN型半導体1042と、所定の材料と同じ組成の材料からなる導電体(電極1043)を備えたショットキーダイオード1005の製造方法であって、結晶質のN型半導体1042を形成し、この後工程にて、非晶質の導電体(電極1043)を形成する工程を有する方法としてある。このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。
【0135】
[半導体デバイス及びその製造方法の第二実施形態]
図19は、本発明の第二実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
図19において、ショットキーダイオード1005aは、ガラス基板1010と、ガラス基板1010上に形成されたN型半導体1042と、N型半導体1042の上面両端部に形成された電極1043および電極1044とを備えている。
また、本実施形態の半導体デバイスは、ショットキーダイオード1005aとしてあり、上述したショットキーダイオード1005と比べて、N型半導体1042となる被処理体と電極1043がともに成膜(一括成膜)され、さらに、ともに形成(一括形成)され、その後、被処理体が結晶化されN型半導体1042となる点が相違する。なお、その他の構成は、ほぼショットキーダイオード1005と同様としてある。
【0136】
以上説明したように、本実施形態のショットキーダイオード1005aによれば、非晶質の所定の材料からなる、N型半導体1042となる被処理体、及び、電極1043を一括成膜しさらに一括エッチングすることができる。
すなわち、非晶質の所定の材料からなる薄膜を、一括成膜しさらに一括エッチングし、この薄膜の一部を局所的に結晶化させることによりN型半導体1042とし、残りの部分を非晶質の状態のまま用いることにより導電体(電極1043)としているので、製造工程を削減して製造原価のコストダウンを図ることができる。
また、材料の共用化を図ることができるので、管理コストを低減することができる。
【0137】
また、本実施形態は、ショットキーダイオード1005aの製造方法の発明としても有効であり、所定の材料からなるN型半導体1042と、所定の材料と同じ組成の材料からなる導電体(電極1043)を備えたショットキーダイオード1005aの製造方法であって、非晶質の所定の材料からなる被処理体及び導電体(電極1043)を一括成膜し、さらに一括形成する工程と、形成された被処理体を結晶化させてN型半導体1042とする工程とを有する方法としてある。このようにすると、製造工程を削減して製造原価のコストダウンを図ることができ、また、材料の共用化を図ることができ、管理コストを低減することができる。
【0138】
[半導体デバイス及びその製造方法の第三実施形態]
図20は、本発明の第三実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
図20において、ショットキーダイオード1005bは、ガラス基板1010と、ガラス基板1010上に形成されたN型半導体1042と、N型半導体1042の上面両端部に形成された電極1043および電極1044とを備え、さらに、N型半導体1042と電極1043を接続する、金属層からなる電極1043aと、N型半導体1042と電極1044を接続する、金属層からなる電極1044aとを備えている。
また、本実施形態の半導体デバイスは、ショットキーダイオード1005bとしてあり、上述したショットキーダイオード1005aと比べて、電極1043a、1044aを備えた点が相違する。なお、その他の構成は、ほぼショットキーダイオード1005aと同様としてある。
【0139】
以上説明したように、本実施形態のショットキーダイオード1005bによれば、金属層からなる電極1043a、1044aを形成することにより、N型半導体1042と電極1043、1044とを確実に接続することができる。
また、本実施形態は、ショットキーダイオード1005bの製造方法の発明としても有効であり、N型半導体1042と導電体(電極1043)を接続する金属層(電極1043a)を形成する工程を有する方法としてある。このようにすると、N型半導体1042と電極1043とを確実に接続することができる。
【0140】
なお、本発明における半導体デバイスは、薄膜トランジスタやショットキーダイオードに限定されるものではなく、半導体素子、半導体部品、半導体装置、集積回路などをいう。したがって、例えば、半導体デバイスには、集積回路(論理回路、メモリ回路、差動増幅回路等)なども含まれ、論理回路として、インバータ、NOR、NAND、フリップフロップ、シフトレジスタなどを挙げることができる。また、メモリ回路として、SRAM(Static Random Access Memory)、ROM(Read Only Memory)などを挙げることができる。さらに、差動増幅回路として、差動アンプなどを挙げることができる。また、IDタグやICタグの無線通信回路などであってもよい。
【0141】
[薄膜トランジスタの製造方法の第五実施形態]
図21は、本発明の第五実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図22は、本発明の第五実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート電極及びゲート配線の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(d)は(c)の断面図を示している。
図21、図22(a)及び図22(b)において、まず、透明なガラス基板2010が用意され、このガラス基板2010上に、第一のマスク(図示せず)を用いたフォトリソグラフィー法により、金属薄膜よりなる所望の形状のゲート電極2021及びゲート配線2022を形成する(ステップS2001)。
なお、基板は、ガラス基板2010に限定されるものではなく、薄膜トランジスタ2001の用途に応じて様々な材料からなる基板を用いることができる。たとえば、可撓性を有する樹脂製のフィルム基板などを用いてもよい。
【0142】
上記金属薄膜の材料として、Al、Cu、Ti、Mo若しくはAg、又は、それらの合金などを用いることができる。薄膜の厚さは、通常、50〜500nmであり、好ましくは100〜400nmである。この理由は、50nmより薄いと、ゲート配線2022の抵抗が大きくなり、信号遅延の問題が起こるおそれがあるからである。また、500nmより厚いと、その段差が大きくなり、上部に形成される薄膜であるゲート絶縁膜2030、ソース配線2052、ドレイン配線2054などの断線や線細りによって、不良発生のおそれがあるからである。また、合金については、元となる金属の抵抗値を大きく変化させない、様々な金属を添加してもよい。例えば、Al合金としては、Ni、Nd、La、Mo、Wなどの金属が添加された合金が望ましい。なお、上記金属薄膜は、透明な薄膜である。
【0143】
次に、図21、図22(c)及び図22(d)に示すように、ガラス基板2010、ゲート電極2021及びゲート配線2022上に、ゲート絶縁膜2030としてのSiNx膜をCVD(化学気相成長法)により形成する(ステップS2002)。この膜の厚さは、通常、100〜500nmであり、好ましくは200〜400nmである。また、一般的に、ゲート絶縁膜2030の厚さは、ゲート配線2022の厚さより厚くする方が好ましい。このように厚くすると、ゲート配線2022からその上部に位置するソース配線2052やドレイン配線2054へのリーク電流を小さくすることができる。
【0144】
続いて、ゲート電極2021の上方のゲート絶縁膜2030上に、プラズマ処理により半導体化された活性層2041を形成する(ステップS2003)。
この活性層2041は、所定の材料を基材としてあり、プラズマ処理によって半導体としての特性を有する。なお、活性層2041の材料の組成などについては、後述する。
ここで、活性層2041は、まず、スパッタ法などにより非晶質の状態で成膜され、次に、第二のマスク(図示せず)を用いたフォトリソグラフィー法により形成される。続いて、プラズマ処理により半導体化される。ただし、これに限定されるものではなく、たとえば、非晶質の状態で成膜し、次に、プラズマ処理を行い、続いて、所定の形状に形成してもよい。
なお、本発明において、非晶質の状態とは、X線回折スペクトルにおいて、ハローパターンが観測され、特定の回折線を示さない状態をいう。一方、結晶質の状態とは、特定の回折線を示す状態をいう。
【0145】
本発明では、上記所定の材料にプラズマ処理を施すことにより、この所定の材料を活性化させ半導体とする。活性化する条件は、プラズマ処理装置やプラズマガスの種類により異なる。プラズマガスの種類は、種々選択できるが、通常、酸素、窒素、アルゴン、及びそれらの混合ガスなどが用いられる。酸素プラズマでは、薄膜トランジスタの活性層に活性化された酸素原子が飛び込み、酸素欠損を低減する効果がある。窒素プラズマでは、薄膜トランジスタの活性層に活性化された窒素原子が挿入され、酸素欠損を低減する効果がある。アルゴンプラズマの場合、薄膜トランジスタの活性層に含まれる遊離の酸素原子を活性化して、酸素欠損を低減する効果がある。また、プラズマの種類としては、大気圧プラズマ、プラズマジェットや、真空中で発生させられたプラズマガンにより発生されたプラズマや、低温プラズマなどが使用できる。
なお、酸素含有中の雰囲気でプラズマを照射する方法が最も有効的に薄膜トランジスタの活性層2041を活性化できる。
【0146】
本発明においては、活性層2041となる基材の材料、組成比、製造条件、プラズマ処理条件などを制御して、例えば、電子キャリア濃度を、1010/cm3以上1018/cm3未満とする。また、好ましくは1011/cm3以上1017/cm3以下、さらに好ましくは、1012/cm3以上1016/cm3以下の範囲にするとよい。このようにすると、所定の大きさの電子移動度を有し、on−off比を十分に大きくすることができる。また、ノーマリーオフの薄膜トランジスタが歩留まり良く得られる。
なお、本発明に係る電子キャリア濃度は、室温で測定する場合の値である。室温とは、例えば25℃であり、具体的には約0〜40℃程度の範囲から適宜選択される温度である。また、電子キャリア濃度の測定は、ホール効果測定により求める。約1017/cm3未満の電子キャリア濃度の測定は、ACホール測定で行うことが好ましい。この理由は、DCホール測定では測定値のばらつきが大きく、測定の信頼性が低くなるおそれがあるからである。
また、プラズマ処理は、通常、XRD(X線回折)で結晶ピークが出ない条件で行われる。ただし、これに限定されるものではなく、たとえば、プラズマ処理によって、結晶ピークが出てもよい。
【0147】
また、好ましくは、活性層2041(半導体薄膜)の伝導帯と価電子帯とのエネルギーバンドギャップを約2.8eV以上とするとよく、このようにすることで、可視光の照射により、価電子帯の電子が励起されて漏れ電流が流れやすくなるおそれがあるという不具合を有効に回避することができる。
【0148】
また、好ましくは、活性層2041が非縮退半導体であるとよい。
このようにすると、off電流を小さくすることができ、on/off比を大きくすることができる。
【0149】
続いて、ゲート絶縁膜2030及び活性層2041上に、ソース配線2052、ソース電極2051、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成する(ステップS2004)。
このソース配線2052、ソース電極2051、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、活性層2041となった基材(所定の材料)と同じ組成の材料からなり、非晶質とすることによって、導電体としての特性を有する。なお、この導電体としての特性などについては、後述する。
ここで、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、スパッタ法などにより非晶質の状態でまとめて成膜され、第三のマスク(図示せず)を用いたフォトリソグラフィー法によりまとめてエッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。
【0150】
図23は、本発明の第五実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は保護層の形成された平面図を示しており、(b)は(a)の断面図を示している。
次に、図23に示すように、ゲート絶縁膜2030、ソース配線2052、ソース電極2051、活性層2041、ドレイン電極2053、ドレイン配線2054及び画素電極2055上に、保護層2060としてのSiNx膜をCVDにより形成する(ステップS2005)。
ここで、成膜された保護層2060は、第四のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極2055が露出する。また、開口部2023及び開口部2056が形成され、それぞれゲート配線2022及びソース配線2052の一部が露出する。
このように、本実施形態によれば、保護層2060を備えた薄膜トランジスタ2001を、4枚のマスクを用いた製造プロセスにより製造することができる。
【0151】
なお、図示してないが、ソース配線2052、ドレイン配線2054及び画素電極2055とゲート絶縁膜2030との間にも、活性層2041を形成する場合には、1枚のハーフトーンマスクを用いて、活性層2041、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成することができる。すなわち、まず、活性層2041となる基材を成膜し、次に、プラズマ処理を施し、続いて、導電体となる薄膜を成膜する。次に、1枚のハーフトーンマスクを用いて、活性層2041、ソース配線2052、ドレイン配線2054及び画素電極2055を形成し、続いて、ソース電極2051及びドレイン電極2053を形成する。このようにすると、保護層2060を備えた薄膜トランジスタを、3枚のマスクを用いた製造プロセスにより製造することができる。
【0152】
次に、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055に用いられる所定の材料、並びに、活性層2041の基材として用いられる前記所定の材料について、説明する。
まず、ソース電極2051などに用いられる所定の材料と、活性層2041の基材として用いられる所定の材料は、同じである。これにより、材料の共用化を図ることができ、管理コストを低減することができる。
【0153】
上記所定の材料は、非晶質金属酸化物である。この非晶質金属酸化物は、酸素欠損によりキャリアを発生している。したがって、プラズマ処理により酸素欠損を制御することによって、キャリア濃度を容易に制御することができる。すなわち、所定の材料を用いた薄膜の性質を自在に制御でき、例えば、所定の材料を用いて導電体と半導体を設けることができたり、あるいは、導電体の導電性や半導体の特性などを容易に設定することができる。
【0154】
また、好ましくは、上記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有するとよい。
たとえば、非晶質金属酸化物として、酸化インジウムと酸化亜鉛からなる非晶質薄膜を用いることにより、安定した導電性と安定した半導体特性を両立できる。酸化インジウムと酸化亜鉛の組成比としては、[In]/([In]+[Zn])=0.2〜1.0(0.2以上1.0以下)である。好ましくは、[In]/([In]+[Zn])=0.5〜0.95(0.5以上0.95以下)であり、より好ましくは、[In]/([In]+[Zn])=0.6〜0.9(0.6以上0.9以下)である。なお、[In]はインジウムの原子数であり、[Zn]は亜鉛の原子数である。
また、たとえば、非晶質金属酸化物として、酸化錫と酸化亜鉛からなる非晶質薄膜を用いることにより、安定した導電性と安定した半導体特性を両立できる。酸化錫と酸化亜鉛の組成比としては、[Sn]/([Sn]+[Zn])=0.2〜0.95(0.2以上0.95以下)である。好ましくは、[Sn]/([Sn]+[Zn])=0.4〜0.90(0.4以上0.90以下)であり、より好ましくは、[Sn]/([Sn]+[Zn])=0.5〜0.6(0.5以上0.6以下)である。なお、[Sn]は錫の原子数である。
【0155】
さらに好ましくは、上記非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有しているとよい。
たとえば、上記非晶質金属酸化物が、正二価の金属酸化物を含有しているとよい。このように正二価の金属酸化物を含有することにより、プラズマ処理によって活性層2041のキャリア発生を効率良く抑制することができ、長期にわたる駆動でも安定に作動するようになる。正二価の金属酸化物としては、酸化マグネシウム、酸化カルシウム、酸化ニッケル、酸化銅などが有用である。これらは、酸素との結合力が強く、酸素欠損によるキャリアの発生を有効に抑えることができる。このように、正二価の金属酸化物を含有することにより、効果的に薄膜トランジスタの特性を安定化することができる。
また、正二価の金属酸化物を含有することにより非晶質を安定化させる効果(製造プロセス中での結晶化の阻害など)によりキャリアの発生を安定化させ、かつ、長期にわたる駆動でも安定に作動するようになる。
正二価の金属酸化物の添加量は、透明導電膜(ソース電極2051など)の導電性に影響しない程度にとどめるのがよい。添加量が多すぎると、透明導電膜の導電性を損なう恐れがある。添加量としては、全金属元素に対して、40原子%以下、好ましくは20原子%以下にするのがよい。
【0156】
また、たとえば、上記非晶質金属酸化物が、正三価の金属酸化物を含有しているとよい。このように正三価の金属酸化物を含有することにより、プラズマ処理によって活性層2041のキャリア発生を効率良く抑制することができ、長期にわたる駆動でも安定に作動するようになる。正三価の金属酸化物としては、酸化ホウ素、酸化アルミニウム、酸化ガリウム、酸化スカンジウム、酸化イットリウム、酸化ランタン、酸化ネオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化エルビウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウムなどが有用である。これらは、酸素との結合力が強く、酸素欠損によるキャリアの発生を有効に抑えることができる。このように、正三価の金属酸化物を含有することにより、効果的に薄膜トランジスタの特性を安定化することができる。
また、正三価の金属酸化物を含有することにより非晶質を安定化させる効果(製造プロセス中での結晶化の阻害など)によりキャリアの発生を安定化させ、かつ、長期にわたる駆動でも安定に作動する。
正三価の金属酸化物の添加量は、透明導電膜の導電性に影響しない程度にとどめるのがよい。添加量が多すぎると、透明導電性の導電性を損なう恐れがある。添加量としては、全金属元素に対して、40原子%以下、好ましくは20原子%以下にするのがよい。
【0157】
また、たとえば、上記非晶質金属酸化物が、正二価の金属酸化物及び正三価の金属酸化物を含有しているとよい。このように正二価の金属酸化物及び正三価の金属酸化物を含有することにより、プラズマ処理によって活性層2041のキャリア発生を効率良く抑制することができ、長期にわたる駆動でも安定に作動するようになる。正二価の金属酸化物としては、酸化マグネシウム、酸化カルシウム、酸化ニッケル、酸化銅などが有用である。また、正三価の金属酸化物としては、酸化ホウ素、酸化アルミニウム、酸化ガリウム、酸化スカンジウム、酸化イットリウム、酸化ランタン、酸化ネオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化エルビウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウムなどが有用である。正二価の金属酸化物や正三価の金属酸化物のこれらは、酸素との結合力が強く、酸素欠損によるキャリアの発生を有効に抑えることができる。このように、正二価の金属酸化物及び正三価の金属酸化物を含有することにより、効果的に薄膜トランジスタの特性を安定化することができる。
また、正二価の金属酸化物及び正三価の金属酸化物を含有することにより非晶質を安定化させる効果(製造プロセス中での結晶化の阻害など)によりキャリアの発生を安定化させ、かつ、長期にわたる駆動でも安定に作動する。
正二価の金属酸化物及び正三価の金属酸化物の添加量は、透明導電膜の導電性に影響しない程度にとどめるのがよい。添加量が多すぎると、透明導電性の導電性を損なう恐れがある。添加量としては、全金属元素に対して、40原子%以下、好ましくは20原子%以下にするのがよい。
【0158】
また、たとえば、上記非晶質金属酸化物が、正四価の金属酸化物を含有しているとよい。このように正四価の金属酸化物を含有することにより、価数のバランスがとれるので、状態が安定化し信頼性が高くなることが期待できる。正四価の金属酸化物としては、酸化ゲルマニウム、酸化ケイ素、酸化チタン、酸化ジルコニウム、酸化ハフニウムなどが有用である。
なお、正二価の金属酸化物とは、イオン状態での価数として正二価を取りうる金属酸化物をいい、また、正三価の金属酸化物とは、イオン状態での価数として正三価を取りうる金属酸化物をいい、さらに、正四価の金属酸化物とは、イオン状態での価数として正四価を取りうる金属酸化物をいう。
【0159】
以上説明したように、本実施形態の薄膜トランジスタの製造方法によれば、所定の材料からなる基材にプラズマ処理を施すことにより活性層2041を形成し、上記基材と同じ所定の材料からなる非晶質の、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055をまとめて成膜しさらにまとめてエッチングすることができる。
すなわち、本発明では、同じ組成の所定の材料を、プラズマ処理することにより活性層2041(半導体)とし、非晶質の状態のまま用いることにより導電体としているので、材料の共用化を図ることができ、管理コストを低減することができる。
また、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、非晶質の状態でまとめて成膜され、さらに、まとめてエッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0160】
[薄膜トランジスタの第五実施形態]
また、上記実施形態における薄膜トランジスタ2001は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ2001は、上記所定の材料からなり、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055となる導電体と、この所定の材料にプラズマ処理を行うことによって半導体化された活性層2041とを備えた構成としてある(図23参照)。
このように、本実施形態の薄膜トランジスタ2001は、材料の共用化を図ることができ、管理コストを低減することができる。また、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、非晶質の状態でまとめて成膜され、さらに、まとめてエッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0161】
[薄膜トランジスタの製造方法の第六実施形態]
図24は、本発明の第六実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図25は、本発明の第六実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
図24及び図25において、本実施形態の薄膜トランジスタの製造方法は、上述した第五実施形態と比べて、ステップS2003、S2004(図21参照)の代わりに、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成し(ステップS2013)、続いて、プラズマ処理により被処理体を活性層2041とする(ステップS2014)点が相違する。他の方法は第五実施形態とほぼ同様としてある。
【0162】
まず、第五実施形態とほぼ同様に、ガラス基板2010上に、ゲート電極2021及びゲート配線2022を形成し(ステップS2011)、続いて、ゲート絶縁膜2030を形成する(ステップS2012)。
【0163】
次に、ゲート絶縁膜2030上に、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成する(ステップS2013)。
すなわち、図25(a)及び図25(b)に示すように、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、上述した所定の材料からなり、スパッタ法などにより非晶質の状態でまとめて成膜され、第二のハーフトーンマスク(図示せず)を用いたフォトリソグラフィー法によりまとめてエッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。
また、上記第二のハーフトーンマスクによって形成されたレジストは、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を覆う部分が、活性層2041となる被処理体を覆う部分より厚い形状としてある。
【0164】
次に、第二のハーフトーンマスクにより形成されたレジストを再形成すると、活性層2041となる被処理体が露出し、かつ、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を覆う形状のレジストとなる。
続いて、この再形成されたレジスト(図示せず)を用いて、プラズマ処理を行うと、被処理体が半導体化され活性層2041となる(ステップS2014)。すなわち、再形成されたレジストが、ソース電極2051などの導電体とする領域を覆い、かつ、半導体化させる領域(被処理体)にプラズマを接触させるための開口部を有する遮蔽層として機能する。これにより、活性層2041の形状や配置などを任意に形成することができる。また、第五実施形態と比べて、活性層2041を形成するための専用のマスクを必要としないので、製造工程を削減して製造原価のコストダウンを図ることができる。
また、局所的にプラズマ処理を行い活性層2041とする形状は、図26に示すように、ゲート電極長よりゲート長が短く、かつ、ゲート電極幅よりゲート幅を小さくするとよい。このようにすると、活性層2041が、ゲート電極2021に電圧が印加された影響を効果的に受けることができ、トランジスタ特性を向上させることができる。
【0165】
また、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055となる薄膜(適宜、非晶質金属酸化物層と略称する。)を成膜する場合、スパッタリング法が有用である。
この場合のスパッタリング用ガスとしては、アルゴンガスが好ましい。このようにすることにより、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055の抵抗を下げることができる。また、上記非晶質金属酸化物層は、基板温度が室温の状態にて成膜される。このように低温で成膜することにより、非晶質の金属酸化物層を形成することができる。この非晶質金属酸化物層は、非晶質構造による酸素欠損によってキャリアを発生し、導電性と透明性に優れるものである。
また、スパッタリング用ガスは、100%のアルゴンガスに限定されるものではなく、たとえば、酸素、窒素などを微量含有するアルゴンガスでもよい。このように酸素、窒素などを含有するアルゴンガスの雰囲気中にて成膜することにより、非晶質状態では安定した透明電極として作動し、また、プラズマ処理すると酸素欠損を低減し、半導体としての性能(キャリア濃度)の安定化に効果がある。
このように、本実施形態では、一つの薄膜から、透明導電膜と半導体膜を得ることができ、生産性を大幅に向上させることができる。
【0166】
次に、図24、図25(c)及び図25(d)において、第五実施形態とほぼ同様に、ゲート絶縁膜2030、活性層2041、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055上に、保護層2060としてのSiNx膜をCVDにより形成する(ステップS2015)。
ここで、成膜された保護層2060は、第三のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極2055が露出する。また、開口部2023及び開口部2056が形成され、それぞれゲート配線2022及びソース配線2052の一部が露出し、各配線パッドとなる。
このように、本実施形態によれば、保護層2060を備えた薄膜トランジスタ2002を、3枚のマスクを用いた製造プロセスにより製造することができる。
【0167】
以上説明したように、本実施形態の薄膜トランジスタの製造方法によれば、非晶質の所定の材料からなる、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055をまとめて成膜しさらにまとめて形成する。続いて、再形成されたレジストを遮蔽層として用いてプラズマ処理を行い、被処理体を活性層2041とする。すなわち、非晶質の所定の材料からなる薄膜を、一括成膜しさらに一括形成し、この薄膜の一部を局所的にプラズマ処理することにより活性層2041(半導体)とし、残りの部分を非晶質の状態のまま用いることにより導電体としているので、製造工程を削減して製造原価のコストダウンを図ることができる。
また、材料の共用化を図ることができるので、管理コストを低減することができる。
なお、例えば、従来の液晶パネル駆動用のシリコン系TFTでは、トランジスタの材料が液晶駆動用の透明電極(画素電極)の材料と異なるために、同一層として、活性層や画素電極を構成することはできなかった。本発明では、液晶駆動用の透明電極と薄膜トランジスタ(活性層)を構成する材料を同一とし、電極部分を非晶質構造とし、活性層部分にプラズマ処理を行うことにより、大幅に製造工程を削減することができる。
【0168】
[薄膜トランジスタの第六実施形態]
また、上記実施形態における薄膜トランジスタ2002は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ2002は、上記所定の材料からなり、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055となる導電体と、この導電体と同じ層であり、かつ、この所定の材料にプラズマ処理を行うことによって半導体化された活性層2041とを備えた構成としてある(図26参照)。
このように、本実施形態の薄膜トランジスタ2002は、材料の共用化を図ることができ、管理コストを低減することができる。また、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、非晶質の状態でまとめて成膜され、さらに、まとめてエッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0169】
(第四応用例)
また、上記薄膜トランジスタの製造方法の第六実施形態及び薄膜トランジスタの第六実施形態は、様々な応用例を有している。
次に、第四応用例について、図面を参照して説明する。
図27は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第四応用例を説明するための概略フローチャート図を示している。
また、図28は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第四応用例を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
図27及び図28において、本応用例の薄膜トランジスタ2002aの製造方法は、上述した第六実施形態と比べて、ステップS2013とS2014(図24参照)の間に、金属層からなる、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055aを形成する(ステップS2024)点が相違する。他の方法は第六実施形態とほぼ同様としてある。
【0170】
まず、第六実施形態とほぼ同様に、ガラス基板2010上に、ゲート電極2021及びゲート配線2022を形成し(ステップS2021)、続いて、ゲート絶縁膜2030を形成する(ステップS2022)。
【0171】
次に、第六実施形態とほぼ同様に、ゲート絶縁膜2030上に、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成するため非晶質金属酸化物層を成膜し、続いて、スパッタ法などにより金属層が成膜される。
そして、第二のハーフトーンマスク(図示せず)を用いてフォトリソグラフィー法により、ゲート絶縁膜2030上に、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成する(ステップS2023)。この際、金属層からなるソース配線2052a、ドレイン配線2054a及び画素電極2055aも形成される。
また、上記第二のハーフトーンマスクによって形成されたレジストは、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055の上方の部分が、活性層2041となる被処理体の上方の部分より厚い形状としてある。
【0172】
次に、第二のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト(図示せず)を用いてフォトリソグラフィー法により、金属層からなるソース電極2051a及びドレイン電極2053aを形成する(ステップS2024)。これにより、活性層2041の表面が露出する。すなわち、薄膜トランジスタ2002aのソース電極、ソース配線、ドレイン電極、ドレイン配線及び画素電極は、非晶質金属酸化物層と金属層の積層構造となり、活性層2041(薄膜トランジスタ部)は、非晶質金属酸化物層のみからなる構造となる。また、再形成されたレジストは、除去される。
【0173】
次に、プラズマ処理を行うと、被処理体が半導体化され活性層2041となる(ステップS2025)。すなわち、金属層からなるソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055aが、ソース電極2051などの導電体とする領域を覆い、かつ、半導体化させる領域(被処理体)にプラズマを接触させるための開口部を有する遮蔽層として機能する。これにより、活性層2041の形状や配置などを任意に形成することができる。また、第一実施形態と比べて、活性層2041を形成するための専用のマスクを必要としないので、製造工程を削減して製造原価のコストダウンを図ることができる。
なお、本応用例では、プラズマ処理が行われる前に、再形成されたレジストが、除去されるが、これに限定されるものではない。たとえば、再形成されたレジストを、プラズマアッシング装置にて除去する際、このプラズマアッシング装置を用いて、被処理体を半導体化し活性層2041としてもよい。このようにすると、一つの工程で、再形成されたレジストを除去するとともに、被処理体を活性層2041とすることができ、生産性を向上させることができる。
また、遮蔽層は、レジストや金属層(導電体層)に限定されるものではなく、たとえば、絶縁層などでもよく、プラズマを遮蔽可能な材料を用いることができる。
【0174】
次に、図28(c)及び図28(d)に示すように、第六実施形態とほぼ同様にして、ゲート絶縁膜2030、活性層2041、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055a上に、保護層2060としてのSiNx膜をCVDにより形成する(ステップS2026)。
ここで、成膜された保護層2060は、第三のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極2055aが露出する。また、開口部2023及び開口部2056が形成され、それぞれゲート配線2022及びソース配線2052aの一部が露出し、各配線パッドとなる。
このように、本応用例によれば、保護層2060を備えた薄膜トランジスタ2002を、3枚のマスクを用いた製造プロセスにより製造することができる。
【0175】
なお、図示してないが、上記第三のマスクの代わりに、第三のハーフトーンマスクを用いたフォトリソグラフィー法により、画素電極2055aを除去し、画素電極2055を露出させるとよい。すなわち、第三のハーフトーンマスクを用いたフォトリソグラフィー法により、画素電極2055a上の保護層2060をドライエッチング(エッチングガスは、CHF3など)し、さらに、画素電極2055aをドライエッチング(エッチングガスは、SF6など)する。次に、再形成されたレジストを用いて、保護層2060やゲート絶縁膜2030をドライエッチング(エッチングガスは、CHF3など)する。これにより、開口部2023及び開口部2056が形成され、それぞれゲート配線2022及びソース配線2052aの一部が露出し、各配線パッドとする。このようにすると、非晶質金属酸化物のみからなる画素電極2055を得ることができ、透光性を向上させることができる。
【0176】
以上説明したように、本応用例の薄膜トランジスタ2002aの製造方法によれば、非晶質の所定の材料からなる、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を一括成膜しさらに一括形成することができる。また、金属層からなる、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055aを、効率よく形成することができる。
また、本応用例における薄膜トランジスタ2002aは、薄膜トランジスタの発明としても有効である。
【0177】
(第五応用例)
次に、第五応用例について、図面を参照して説明する。
図29は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第五応用例を説明するための概略フローチャート図を示している。
また、図30は、本発明の第六実施形態に係る薄膜トランジスタの製造方法の第五応用例を説明するための要部の概略図であり、(a)はゲート電極、ゲート配線、ゲート絶縁膜、金属層及び開口部の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はソース電極、ソース配線、活性層、ドレイン電極、ドレイン配線、画素電極及びゲート配線パッドの形成された平面図を示しており、(d)は(c)の断面図を示している。
図29及び図30において、本応用例の薄膜トランジスタ2002bの製造方法は、上述した第六実施形態と比べて、ステップS2012とS2013(図24参照)の間に、金属層からなる、ソース電極2051a、ソース配線2052a、ドレイン電極2053a及びドレイン配線2054aを形成する(ステップS2033)点、及び、保護層2060を形成しない点などが相違する。他の方法は第六実施形態とほぼ同様としてある。
【0178】
まず、第六実施形態とほぼ同様に、ガラス基板2010上に、ゲート電極2021及びゲート配線2022を形成し(ステップS2031)、続いて、ゲート絶縁膜2030を形成する(ステップS2032)。
【0179】
次に、スパッタ法などにより金属層が成膜され、第二のマスク(図示せず)を用いたフォトリソグラフィー法により、金属層よりなるソース電極2051a、ソース配線2052a、ドレイン電極2053a及びドレイン配線2054aを形成する(ステップS2033)。続いて、図30(b)に示すように、第三のマスク(図示せず)を用いたフォトリソグラフィー法により、ゲート配線2022の一部の上方に開口部2023が形成される。
【0180】
次に、ゲート絶縁膜2030、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び露出したゲート配線2022の一部の上に、スパッタ法などにより、非晶質の上記所定の材料からなる薄膜(非晶質金属酸化物層)を成膜する。
続いて、第四のハーフトーンマスク(図示せず)を用いたフォトリソグラフィー法により、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054、画素電極2055及びゲート配線パッド2024をまとめて形成する(ステップS2034)。
また、上記第四のハーフトーンマスクによって形成されたレジストは、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054、画素電極2055及びゲート配線パッド2024を覆う部分が、活性層2041となる被処理体を覆う部分より厚い形状としてある。
【0181】
次に、第四のハーフトーンマスクにより形成されたレジストを再形成すると、活性層2041となる被処理体が露出し、かつ、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054、画素電極2055及びゲート配線パッド2024を覆う形状のレジストとなる。
続いて、この再形成されたレジスト(図示せず)を用いて、プラズマ処理を行うと、被処理体が半導体化され活性層2041となる(ステップS2035)。すなわち、再形成されたレジストが、ソース電極2051などの導電体とする領域を覆い、かつ、半導体化させる領域(被処理体)にプラズマを接触させるための開口部を有する遮蔽層として機能する。これにより、活性層2041の形状や配置などを任意に形成することができる。
このように、本応用例によれば、薄膜トランジスタ2002bを、4枚のマスクを用いた製造プロセスにより製造することができる。
【0182】
以上説明したように、本応用例の薄膜トランジスタ2002bの製造方法によれば、非晶質の所定の材料からなる、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054、画素電極2055及びゲート配線パッド2024をまとめて成膜しさらにまとめてエッチングすることができる。また、金属層からなるソース電極2051a、ソース配線2052a、ドレイン電極2053a及びドレイン配線2054aを形成することにより、導電性を向上させることができる。
また、本応用例における薄膜トランジスタ2002bは、薄膜トランジスタの発明としても有効である。
【0183】
[薄膜トランジスタの製造方法の第七実施形態]
図31は、本発明の第七実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図32は、本発明の第七実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は活性層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(d)は(c)の断面図を示している。
図31、図32(a)及び図32(b)において、まず、透明なガラス基板2010が用意され、このガラス基板2010上に、第一のマスク(図示せず)を用いたフォトリソグラフィー法により、活性層2041を形成する(ステップS2041)。この活性層2041は、上記所定の材料を基材とし、プラズマ処理とすることによって半導体としての特性を有する。
ここで、活性層2041は、まず、スパッタ法などにより非晶質の状態で成膜され、次に、第一のマスク(図示せず)を用いたフォトリソグラフィー法により形成され、続いて、プラズマ処理により半導体化される。ただし、これに限定されるものではなく、たとえば、まず、非晶質の状態で成膜し、次に、プラズマ処理により半導体化し、続いて、第一のマスク(図示せず)を用いたフォトリソグラフィー法により形成してもよい。
【0184】
次に、ガラス基板2010及び活性層2041上に、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成する(ステップS2042)。
このソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、活性層2041となる所定の材料と同じ材料からなり、非晶質とすることにより、導電体としての特性を有する。
ここで、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、スパッタ法などにより非晶質の状態でまとめて成膜され、第二のマスク(図示せず)を用いたフォトリソグラフィー法によりまとめてエッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。
【0185】
図33は、本発明の第七実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)はゲート絶縁膜、ゲート電極及びゲート配線の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
次に、図31、図33(a)及び図33(b)に示すように、ガラス基板2010、ソース配線2052、ソース電極2051、活性層2041、ドレイン電極2053、ドレイン配線2054及び画素電極2055上に、ゲート絶縁膜2030としてのSiNx膜をCVD(化学気相成長法)により形成する(ステップS2043)。
続いて、ゲート絶縁膜2030上に、金属薄膜よりなる所望の形状のゲート電極2021及びゲート配線2022を形成する(ステップS2044)。
【0186】
次に、図33(c)及び図33(d)に示すように、ゲート絶縁膜2030、ゲート電極2021及びゲート配線2022上に、保護層2060としてのSiNx膜をCVDにより形成する(ステップS2045)。
ここで、成膜された保護層2060は、第四のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極2055が露出する。また、開口部2023及び開口部2056が形成され、それぞれゲート配線2022及びソース配線2052の一部が露出し、各配線パッドとなる。
このように、本実施形態によれば、保護層2060を備えたトップゲート型の薄膜トランジスタ2003を、4枚のマスクを用いた製造プロセスにより製造することができる。
【0187】
以上説明したように、本実施形態の薄膜トランジスタ2003の製造方法によれば、所定の材料からなる基材にプラズマ処理を施すことにより活性層2041を形成し、上記基材と同じ所定の材料からなる非晶質の、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を一括成膜しさらに一括エッチングすることができる。
すなわち、本発明では、同じ組成の所定の材料を、プラズマ処理することにより活性層2041(半導体)とし、非晶質の状態のまま用いることにより導電体としているので、材料の共用化を図ることができ、管理コストを低減することができる。
また、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、非晶質の状態で一括成膜され、さらに、一括エッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0188】
[薄膜トランジスタの第七実施形態]
また、上記実施形態における薄膜トランジスタ2003は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ2003は、上記所定の材料からなり、半導体としての活性層2041と、上記所定の材料と同じ組成の材料からなり、導電体としてのソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を備えた構成としてある(図33参照)。
このように、本実施形態の薄膜トランジスタ2003は、材料の共用化を図ることができ、管理コストを低減することができる。また、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、非晶質の状態でまとめて成膜され、さらに、まとめてエッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0189】
[薄膜トランジスタの製造方法の第八実施形態]
図34は、本発明の第八実施形態に係る薄膜トランジスタの製造方法を説明するための概略フローチャート図を示している。
また、図35は、本発明の第八実施形態に係る薄膜トランジスタの製造方法を説明するための要部の概略図であり、(a)は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線及び画素電極の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はゲート絶縁膜、ゲート電極、ゲート配線及び保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
図34及び図35において、本実施形態の薄膜トランジスタの製造方法は、上述した第七実施形態と比べて、ステップS2041及びS2042(図31参照)の代わりに、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成し(ステップS2051)、続いて、プラズマ処理により被処理体を活性層2041とする(ステップS2052)点が相違する。他の方法は第七実施形態とほぼ同様としてある。
【0190】
次に、ゲート絶縁膜2030上に、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成する(ステップS2051)。
すなわち、図35(a)及び図35(b)に示すように、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、上述した所定の材料からなり、スパッタ法などにより非晶質の状態でまとめて成膜され、第一のハーフトーンマスク(図示せず)を用いたフォトリソグラフィー法によりまとめて形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。
また、上記第一のハーフトーンマスクによって形成されたレジストは、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を覆う部分が、活性層2041となる被処理体を覆う部分より厚い形状としてある。
【0191】
次に、第二のハーフトーンマスクにより形成されたレジストを再形成すると、活性層2041となる被処理体が露出し、かつ、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を覆う形状のレジストとなる。
続いて、この再形成されたレジスト(図示せず)を用いて、プラズマ処理を行うと、被処理体が半導体化され活性層2041となる(ステップS2052)。すなわち、再形成されたレジストが、ソース電極2051などの導電体とする領域を覆い、かつ、半導体化させる領域(被処理体)にプラズマを接触させるための開口部を有する遮蔽層として機能する。これにより、活性層2041の形状や配置などを任意に形成することができる。また、第七実施形態と比べて、活性層2041を形成するための専用のマスクを必要としないので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0192】
また、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055となる薄膜(適宜、非晶質金属酸化物層と略称する。)を成膜する場合、スパッタリング法が有用である。
この場合のスパッタリング用ガスとしては、アルゴンガスが好ましい。このようにすることにより、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055の抵抗を下げることができる。また、上記非晶質金属酸化物層は、基板温度が室温の状態にて成膜される。このように低温で成膜することにより、非晶質の金属酸化物層を形成することができる。この非晶質金属酸化物層は、非晶質構造による酸素欠損によってキャリアを発生し、導電性と透明性に優れるものである。
また、スパッタリング用ガスは、100%のアルゴンガスに限定されるものではなく、たとえば、酸素、窒素などを微量含有するアルゴンガスでもよい。このように酸素、窒素などを含有するアルゴンガスの雰囲気中にて成膜することにより、非晶質状態では安定した透明電極として作動し、また、プラズマ処理すると酸素欠損を低減し、半導体としての性能(キャリア濃度)の安定化に効果がある。
このように、本実施形態では、一つの薄膜から、透明導電膜と半導体膜を得ることができ、生産性を大幅に向上させることができる。
【0193】
次に、図35(c)及び図35(d)に示すように、第七実施形態とほぼ同様にして、ガラス基板2010、ソース配線2052、ソース電極2051、活性層2041、ドレイン電極2053、ドレイン配線2054及び画素電極2055上に、ゲート絶縁膜2030としてのSiNx膜をCVD(化学気相成長法)により形成する(ステップS2053)。
続いて、第二のマスク(図示せず)を用いたフォトリソグラフィー法により、ゲート絶縁膜2030上に、金属薄膜よりなる所望の形状のゲート電極2021及びゲート配線2022を形成する(ステップS2054)。
【0194】
次に、ゲート絶縁膜2030、ゲート電極2021及びゲート配線2022上に、保護層2060としてのSiNx膜をCVDにより形成する(ステップS2055)。
ここで、成膜された保護層2060は、第三のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極2055が露出する。また、開口部2023及び開口部2056が形成され、それぞれゲート配線2022及びソース配線2052の一部が露出し、各配線パッドとなる。
このように、本実施形態によれば、保護層2060を備えたトップゲート型の薄膜トランジスタ2004を、3枚のマスクを用いた製造プロセスにより製造することができる。
【0195】
以上説明したように、本実施形態の薄膜トランジスタの製造方法によれば、非晶質の所定の材料からなる、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055をまとめて成膜しさらにまとめて形成する。続いて、再形成されたレジストを遮蔽層として用いてプラズマ処理を行い、被処理体を活性層2041とする。すなわち、非晶質の所定の材料からなる薄膜を成膜しさらにまとめて形成し、この薄膜の一部を局所的にプラズマ処理することにより活性層2041(半導体)とし、残りの部分を非晶質の状態のまま用いることにより導電体としているので、製造工程を削減して製造原価のコストダウンを図ることができる。
また、材料の共用化を図ることができるので、管理コストを低減することができる。
なお、例えば、従来の液晶パネル駆動用のシリコン系TFTでは、トランジスタの材料が液晶駆動用の透明電極(画素電極)の材料と異なるために、同一層として、活性層や画素電極を構成することはできなかった。本発明では、液晶駆動用の透明電極と薄膜トランジスタ(活性層)を構成する材料を同一とし、電極部分を非晶質構造とし、活性層部分にプラズマ処理を行うことにより、大幅に製造工程を削減することができる。
【0196】
[薄膜トランジスタの第八実施形態]
また、上記実施形態における薄膜トランジスタ2004は、薄膜トランジスタの発明としても有効である。
薄膜トランジスタ2004は、上記所定の材料からなり、半導体としての活性層2041と、上記所定の材料と同じ組成の材料からなり、導電体としてのソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を備えた構成としてある(図35参照)。
このように、本実施形態の薄膜トランジスタ2004は、材料の共用化を図ることができ、管理コストを低減することができる。また、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055は、非晶質の状態でまとめて成膜され、さらに、まとめてエッチングされることによって形成されるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0197】
(第六応用例)
また、上記薄膜トランジスタの製造方法の第八実施形態及び薄膜トランジスタの第八実施形態は、様々な応用例を有している。
次に、第六応用例について、図面を参照して説明する。
図36は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第六応用例を説明するための概略フローチャート図を示している。
また、図37は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第六応用例を説明するための要部の概略図であり、(a)は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極及び金属層の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)はゲート絶縁膜、ゲート電極、ゲート配線及び保護層の形成された平面図を示しており、(d)は(c)の断面図を示している。
図36及び図37において、本応用例の薄膜トランジスタ2004aの製造方法は、上述した第八実施形態と比べて、ステップS2051とS2052(図34参照)の間に、金属層からなる、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055aを形成する(ステップS2062)点が相違する。他の方法は第八実施形態とほぼ同様としてある。
【0198】
まず、第八実施形態とほぼ同様に、ガラス基板2010上に、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成するため非晶質金属酸化物層を成膜し、続いて、スパッタ法などにより金属層が成膜される。
そして、第一のハーフトーンマスク(図示せず)を用いてフォトリソグラフィー法により、ガラス基板2010上に、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成する(ステップS2061)。この際、金属層からなるソース配線2052a、ドレイン配線2054a及び画素電極2055aも形成される。
また、上記第一のハーフトーンマスクによって形成されたレジストは、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055の上方の部分が、活性層2041となる被処理体の上方の部分より厚い形状としてある。
【0199】
次に、第一のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト(図示せず)を用いてフォトリソグラフィー法により、金属層からなるソース電極2051a及びドレイン電極2053aを形成する(ステップS2062)。これにより、活性層2041の表面が露出する。すなわち、薄膜トランジスタ2004aのソース電極、ソース配線、ドレイン電極、ドレイン配線及び画素電極は、非晶質金属酸化物層と金属層の積層構造となり、活性層2041(薄膜トランジスタ部)は、非晶質金属酸化物層のみからなる構造となる。なお、再形成されたレジストは、除去される。
【0200】
次に、プラズマ処理を行うと、被処理体が半導体化され活性層2041となる(ステップS2063)。すなわち、金属層からなるソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055aが、ソース電極2051などの導電体とする領域を覆い、かつ、半導体化させる領域(被処理体)にプラズマを接触させるための開口部を有する遮蔽層として機能する。これにより、活性層2041の形状や配置などを任意に形成することができる。また、第七実施形態と比べて、活性層2041を形成するための専用のマスクを必要としないので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0201】
次に、図37(c)及び図37(d)に示すように、第八実施形態とほぼ同様にして、ガラス基板2010、活性層2041、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055a上に、ゲート絶縁膜2030としてのSiNx膜をCVDにより形成する(ステップS2064)。
続いて、第二のマスク(図示せず)を用いてフォトリソグラフィー法により、ゲート絶縁膜2030上に、金属薄膜よりなる所望の形状のゲート電極2021及びゲート配線2022を形成する(ステップS2065)。
【0202】
次に、ゲート絶縁膜2030、ゲート電極2021及びゲート配線2022上に、保護層2060としてのSiNx膜をCVDにより形成する(ステップS2066)。
ここで、成膜された保護層2060は、第三のマスク(図示せず)を用いたフォトリソグラフィー法によりドライエッチングされ、画素電極2055aが露出する。また、開口部2023及び開口部2056が形成され、それぞれゲート配線2022及びソース配線2052aの一部が露出し、各配線パッドとなる。
このように、本応用例によれば、保護層2060を備えたトップゲート型の薄膜トランジスタ2004を、3枚のマスクを用いた製造プロセスにより製造することができる。
【0203】
以上説明したように、本応用例の薄膜トランジスタ2004aの製造方法によれば、非晶質の所定の材料からなる、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055をまとめて成膜しさらにまとめて形成することができる。また、金属層からなる、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055aを、効率よく形成することができる。
また、本応用例における薄膜トランジスタ2004aは、薄膜トランジスタの発明としても有効である。
また、上記応用例では、再形成されたレジスト(図示せず)を除去した後に、プラズマ処理を行っているが、これに限定されるものではない。たとえば、再形成されたレジストを遮蔽層として、プラズマ処理を行った後に、再形成されたレジストを除去してもよい。
【0204】
(第七用例)
次に、第七応用例について、図面を参照して説明する。
図38は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第七応用例を説明するための概略フローチャート図を示している。
また、図39は、本発明の第八実施形態に係る薄膜トランジスタの製造方法の第七応用例を説明するための要部の概略図であり、(a)は活性層、ソース配線、ソース電極、ドレイン電極、ドレイン配線、画素電極、金属層、ゲート絶縁膜、ゲート電極及びゲート配線の形成された平面図を示しており、(b)は(a)の断面図を示しており、(c)は保護層が形成され、金属層の一部がエッチングされた平面図を示しており、(d)は(c)の断面図を示している。
図38及び図39において、本応用例の薄膜トランジスタ2004bの製造方法は、上述した第六応用例と比べて、ステップS2066(図36参照)の代わりに、金属層の一部(画素電極2055a及び開口部2056内のソース配線2052a)をエッチングし、保護層2060を形成する(ステップS2067)点が相違する。他の方法は第六応用例とほぼ同様としてある。
【0205】
まず、第六応用例とほぼ同様に、ガラス基板2010上に、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成する(ステップS2061)。この際、金属層からなるソース配線2052a、ドレイン配線2054a及び画素電極2055aも形成される。続いて、金属層からなるソース電極2051a及びドレイン電極2053aを形成する(ステップS2062)。次に、プラズマ処理を行うと、露出した被処理体が半導体化され活性層2041となる(ステップS2063)。
【0206】
次に、図39(a)及び図39(b)に示すように、第六応用例とほぼ同様にして、ガラス基板2010、活性層2041、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055a上に、ゲート絶縁膜2030としてのSiNx膜をCVDにより形成する(ステップS2064)。
続いて、第二のマスク(図示せず)を用いてフォトリソグラフィー法により、ゲート絶縁膜2030上に、金属薄膜よりなる所望の形状のゲート電極2021及びゲート配線2022を形成する(ステップS2065)。
【0207】
次に、図39(c)及び図39(d)に示すように、第六応用例とほぼ同様にして、ゲート絶縁膜2030、ゲート電極2021及びゲート配線2022上に、保護層2060としてのSiNx膜をCVDにより成膜する。続いて、第三のハーフトーンマスク(図示せず)を用いたフォトリソグラフィー法により、金属層の一部(画素電極2055a及び開口部2056内のソース配線2052a)をエッチングし、保護層2060を形成する(ステップS2067)。
すなわち、まず、第三のハーフトーンマスク(図示せず)を用いたフォトリソグラフィー法により、画素電極2055a上の保護層2060及びゲート絶縁膜2030、並びに、開口部2056となる領域の保護層2060及びゲート絶縁膜2030をドライエッチング(エッチングガスは、CHF3など)し、続いて、画素電極2055a及び開口部2056内のソース配線2052aをドライエッチング(エッチングガスは、SF6など)する。次に、再形成されたレジストを用いて、保護層2060をドライエッチング(エッチングガスは、CHF3など)し、開口部2023が形成される。このようにすると、ゲート配線2022及びソース配線2052の一部が露出し、各配線パッドとすることができる。また、非晶質金属酸化物のみからなる画素電極2055を得ることができ、透光性を向上させることができる。
このように、本応用例によれば、保護層2060を備えたトップゲート型の薄膜トランジスタ2004を、3枚のマスクを用いた製造プロセスにより製造することができる。
【0208】
以上説明したように、本応用例の薄膜トランジスタ2004bの製造方法によれば、画素電極2055が露出するので、透光性を向上させることができる。
また、本応用例における薄膜トランジスタ2004bは、薄膜トランジスタの発明としても有効である。
【0209】
(第四実施例)
次に、上記実施形態や応用例における実施例について、説明する。
本実施例は、上記の第七応用例に対応する実施例である。
まず、図38、図39(a)及び図39(b)に示すように、透明なガラス基板2010上に、酸化インジウム−酸化ガリウム−酸化亜鉛のターゲットを用いて、基板温度を室温としてスパッタリング法により、厚さ40nmの非晶質の薄膜を成膜した。ここで、上記ターゲットは、酸化インジウム、酸化ガリウム及び酸化亜鉛からなっている。インジウムの原子%(=[In]/([In]+[Ga]+[Zn]) ここで、[In]はインジウムの原子数であり、[Ga]はガリウムの原子数であり、[Zn]は亜鉛の原子数である。)は、45%であった。また、ガリウムの原子%(=[Ga]/([In]+[Ga]+[Zn]))は、30%であった。さらに、亜鉛の原子%(=[Zn]/([In]+[Ga]+[Zn]))は、25%であった。
続いて、チタンを200nmの厚さにスパッタリング法により成膜した。
【0210】
次に、第一のハーフトーンマスク(図示せず)を用いてフォトリソグラフィー法により、ガラス基板2010上に、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成した(ステップS2061)。この際、チタン層からなるソース配線2052a、ドレイン配線2054a及び画素電極2055aも形成された。
また、上記第一のハーフトーンマスクによって形成されたレジストは、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055の上方の部分が、活性層2041となる被処理体の上方の部分より厚い形状であった。
【0211】
次に、第一のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト(図示せず)を用いてフォトリソグラフィー法により、チタン層からなるソース電極2051a及びドレイン電極2053aを形成した(ステップS2062)。これにより、活性層2041となる被処理体の上方のチタンが、SF6ガスなどを用いたドライエッチングにより除去され、被処理体の表面が露出した。
続いて、レジストを除去するプラズマアッシング装置を用いて、再形成されたレジストを除去するとともに、プラズマ処理により被処理体を活性化し、活性層2041とした(ステップS2063)。
【0212】
通常、プラズマアッシング装置では、使用できるガスとしては、酸素、窒素、アルゴン、及びそれらの混合ガスが使用され、酸素ガスが最も効果がある。
酸素プラズマの場合、ガス圧としては、100Pa以上、2000Pa以下がよい。好ましくは、300Pa以上、1000Pa以下である。また、処理時間としては、0.1〜10分、好ましくは0.5〜5分である。さらに、プラズマの出力は、50〜1000W、好ましくは100〜800W、より好ましくは、300〜500Wである。
また、窒素、アルゴンガス、及び、酸素との混合ガスを用いた場合にも、ほぼ、上記の条件で、被処理体を活性化することができる。
さらに、被処理体を活性化とは、薄膜トランジスタにおける活性層2041の電子キャリア濃度の制御を意味する。電子キャリア濃度の下限に制限はないが、電子キャリア濃度を、1010/cm3以上1018/cm3未満とする。また、好ましくは1011/cm3以上1017/cm3以下、さらに好ましくは、1012/cm3以上1016/cm3以下の範囲にするとよい。このようにすることにより、本実施例の薄膜トランジスタは、ノーマリーオフであり、かつ、on−off比を十分に大きくすることができた。
【0213】
次に、図39(a)及び図39(b)に示すように、第七応用例とほぼ同様にして、ガラス基板2010、活性層2041、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055a上に、ゲート絶縁膜2030としてのSiNx膜をCVDにより250nmの厚さに形成した(ステップS2064)。
続いて、ゲート絶縁膜2030上に、チタンを200nmの厚さに成膜し、第二のマスク(図示せず)を用いてフォトリソグラフィー法により、チタン薄膜よりなる所望の形状のゲート電極2021及びゲート配線2022を形成した(ステップS2065)。
【0214】
次に、ゲート絶縁膜2030、ゲート電極2021及びゲート配線2022上に、保護層2060としてのSiNx膜をCVDにより100nmの厚さに成膜し、金属層の一部をエッチングするとともに、保護層2060を形成した(ステップS2067)。
すなわち、まず、第三のハーフトーンマスク(図示せず)を用いたフォトリソグラフィー法により、画素電極2055a上の保護層2060及びゲート絶縁膜2030、並びに、開口部2056となる領域の保護層2060及びゲート絶縁膜2030を、CHF3ガスなどを用いたドライエッチングにより除去した。続いて、SF6ガスなどを用いたドライエッチングにより、画素電極2055a及び開口部2056内のソース配線2052aを除去した。次に、再形成されたレジストを用いて、保護層2060をドライエッチング(エッチングガスは、CHF3など)し、開口部2023を形成した。このようにすると、ゲート配線2022及びソース配線2052の一部が露出し、各配線パッドとすることができた。また、非晶質金属酸化物のみからなる画素電極2055を得ることができ、透光性を向上させることができた。
【0215】
以上説明したように、本実施例の薄膜トランジスタの製造方法によれば、非晶質の所定の材料からなる、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055をまとめて成膜しさらにまとめて形成することができた。また、金属層からなる、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055aを、効率よく形成することができた。
また、本実施例における薄膜トランジスタは、ノーマリーオフであり、かつ、on−off比がを十分に大きくすることができた。
【0216】
なお、本実施例では、非晶質の所定の材料として、上記酸化インジウム、酸化ガリウム及び酸化亜鉛からなる材料を用いたが、酸化亜鉛に代えて酸化マグネシウムなどを用いることができる。正二価の金属酸化物としては、酸化亜鉛、酸化マグネシウム、酸化カルシウム又はこれらの混合物などを用いることができる。これらの金属酸化物の添加により、活性層2041の活性化にともない、酸素欠損により発生しているキャリアを有効に抑制できる。しかしながら、酸化ニッケル、酸化銅、酸化コバルト、酸化白金、酸化第一鉄、酸化銀などの金属酸化物では、キャリアの抑制効果は少ない。この場合、半導体としての特性が発揮されるように、プラズマ処理による活性化の際、プラズマ処理装置の出力を上げたり、プラズマの照射回数を複数回行うなどの方法が用いられる。
【0217】
また、上記非晶質の所定の材料における酸化インジウムと酸化亜鉛の比率は、適宜選択することができる。ただし、非晶質状態で、半導体の活性層及び透明導電膜部を形成するためには、インジウムの原子%(=[In]/([In]+[Zn]) ここで、[In]はインジウムの原子数であり、[Zn]は亜鉛の原子数である。)を、20%〜95%にするとよく、また、好ましくは50%〜90%にするとよい。この理由は、酸化インジウムの含有量が多すぎると、酸化物薄膜が結晶化する場合があり、エッチングする際に残渣が発生したりする場合があるからである。また、少なすぎると、プラズマ処理によっても、半導体となる活性層2041が活性化しない場合があるからである。
また、酸化亜鉛の一部を他の正二価の金属酸化物に置き換えることもできる。この場合、酸化亜鉛と正二価の金属酸化物の比は、酸化亜鉛を主成分とする。主成分とは、酸化亜鉛の含有量が、添加する正二価の金属酸化物より多いことを意味する。いずれにせよ、酸化インジウム又は酸化亜鉛を主成分とすることが重要である。
【0218】
また、酸化ガリウム以外の正三価の金属酸化物としては、酸化ホウ素、酸化アルミニウム、酸化スカンジウム、酸化イットリウム、酸化ランタン、酸化ネオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化エルビウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウムなどを用いることができる。これらの金属酸化物の添加により、酸素欠損の発生を抑え、それにより酸素欠損により発生するキャリアを有効に抑制できる。しかしながら、酸化タリウムなどの金属酸化物では、キャリアの抑制効果はない。
なお、添加する量に制限はないが、プラズマ処理などによる活性化を阻害する金属酸化物の場合には、活性化する領域まで、添加量を制限する必要がある。この活性化により、キャリアの抑制に影響がなければ、特に問題はない。非晶質構造の決定には、X線回折によりピークが観察されないことにより行うことができる。
【0219】
また、正三価の金属酸化物の添加量としては、例えば、全金属元素中に占める正三価の金属の含有量は、40原子%以下、好ましくは20原子%以下にするとよい。この理由は、40原子%を超えると、透明導電膜(画素電極55)の導電性が下がりすぎ、液晶の駆動やELの駆動が困難になる場合があるからである。また、正二価の金属酸化物とともに添加することもできる。
【0220】
また、成膜する際のスパッタリング用ガスとして、アルゴンガスを用いるとよい。このようにすることにより、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055の抵抗を下げることができる。また、非晶質金属酸化物層の形成には、基板温度を室温にて(基板加熱なし)成膜するのがよい。このように低温で成膜することにより、非晶質の酸化物層を形成することができる。これらの非晶質膜は、非晶質構造から酸素欠損によりキャリアを発生し、導電性と透明性に優れるものである。電子キャリア濃度の制限はないが、1019/cm3以上1021/cm3以下とするとよく、さらに好ましくは1020/cm3以上1021/cm3以下とするとよい。
また、スパッタリング用ガスとしては、酸素や窒素を微量含有するアルゴンガスを用いてもよい。このように酸素、窒素を含有するアルゴンにて成膜することにより、非晶質状態では安定した透明電極として作動し、プラズマ処理を行うと酸素欠損を低減し、半導体としての性能(電子キャリア濃度)の安定化に効果がある場合がある。
【0221】
(第五実施例)
本実施例は、上記の第七応用例に対応する実施例である。
また、第四実施例と比べて、酸化インジウム−酸化ガリウム−酸化亜鉛のターゲットの代わりに、酸化錫−酸化亜鉛−酸化ガリウムのターゲットを用いた点が相違した。その他は、ほぼ同様とした。
【0222】
まず、図38、図39(a)及び図39(b)に示すように、透明なガラス基板2010上に、酸化錫−酸化亜鉛−酸化ガリウムのターゲットを用いて、基板温度を室温としてスパッタリング法により、厚さ40nmの非晶質の薄膜を成膜した。ここで、上記ターゲットは、酸化錫、酸化亜鉛及び酸化ガリウムからなっている。錫の原子%(=[Sn]/([Sn]+[Zn]+[Ga]) ここで、[Sn]は錫の原子数であり、[Zn]は亜鉛の原子数であり、[Ga]はガリウムの原子数である。)は、40%であった。また、亜鉛の原子%(=[Zn]/([In]+[Zn]+[Ga]))は、50%であった。さらに、ガリウムの原子%(=[Ga]/([In]+[Zn]+[Ga]))は、10%であった。
続いて、チタンを200nmの厚さにスパッタリング法により成膜した。
【0223】
次に、第一のハーフトーンマスク(図示せず)を用いてフォトリソグラフィー法により、ガラス基板2010上に、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を形成した(ステップS2061)。この際、チタン層からなるソース配線2052a、ドレイン配線2054a及び画素電極2055aも形成された。
また、上記第一のハーフトーンマスクによって形成されたレジストは、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055の上方の部分が、活性層2041となる被処理体の上方の部分より厚い形状であった。
【0224】
次に、第一のハーフトーンマスクにより形成されたレジストを再形成し、この再形成されたレジスト(図示せず)を用いてフォトリソグラフィー法により、チタン層からなるソース電極2051a及びドレイン電極2053aを形成した(ステップS2062)。これにより、活性層2041となる被処理体の上方のチタンが、SF6ガスなどを用いたドライエッチングにより除去され、被処理体の表面が露出した。
続いて、レジストを除去するプラズマアッシング装置を用いて、再形成されたレジストを除去するとともに、プラズマ処理により被処理体を活性化し、活性層2041とした(ステップS2063)。また、第四実施例と同様に、本実施例の薄膜トランジスタは、ノーマリーオフであり、かつ、on−off比がを十分に大きくすることができた。
【0225】
次に、図39(a)及び図39(b)に示すように、第四実施例とほぼ同様にして、ガラス基板2010、活性層2041、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055a上に、ゲート絶縁膜2030としてのSiNx膜をCVDにより250nmの厚さに形成した(ステップS2064)。
続いて、ゲート絶縁膜2030上に、チタンを200nmの厚さに成膜し、第二のマスク(図示せず)を用いてフォトリソグラフィー法により、チタン薄膜よりなる所望の形状のゲート電極2021及びゲート配線2022を形成した(ステップS2065)。
【0226】
次に、ゲート絶縁膜2030、ゲート電極2021及びゲート配線2022上に、保護層2060としてのSiNx膜をCVDにより100nmの厚さに成膜し、金属層の一部をエッチングするとともに、保護層2060を形成した(ステップS2067)。
【0227】
以上説明したように、本実施例の薄膜トランジスタの製造方法によれば、非晶質の所定の材料からなる、活性層2041となる被処理体、ソース電極2051、ソース配線2052、ドレイン電極2053、ドレイン配線2054及び画素電極2055を一括成膜しさらに一括形成することができた。また、金属層からなる、ソース電極2051a、ソース配線2052a、ドレイン電極2053a、ドレイン配線2054a及び画素電極2055aを、効率よく形成することができた。
また、本実施例における薄膜トランジスタは、ノーマリーオフであり、かつ、on−off比を十分に大きくすることができた。
【0228】
なお、本実施例では、非晶質の所定の材料として、上記酸化錫、酸化亜鉛及び酸化ガリウムからなる材料を用いたが、酸化マグネシウムなどとともに用いることができる。この場合、半導体としての特性が発揮されるように、プラズマ処理による活性化の際、プラズマ処理装置の出力を上げたり、プラズマの照射回数を複数回行うなどの方法が用いられる。
【0229】
また、上記非晶質の所定の材料における酸化錫と酸化亜鉛の比率は、適宜選択することができる。ただし、非晶質状態で、半導体の活性層及び透明導電膜部を形成するためには、亜鉛の原子%(=[Zn]/([Sn]+[Zn]) ここで、[Sn]は錫の原子数であり、[Zn]は亜鉛の原子数である。)を、5%〜95%にするとよく、また、好ましくは50%〜90%にするとよい。この理由は、これらの範囲外では、半導体の活性層2041がプラズマ処理によっても活性化しない場合があるからである。
また、酸化亜鉛の一部を他の正二価の金属酸化物に置き換えることもできる。この場合、酸化亜鉛と正二価の金属酸化物の比は、酸化亜鉛を主成分とする。主成分とは、酸化亜鉛の含有量が、添加する正二価の金属酸化物より多いことを意味する。いずれにせよ、酸化錫又は酸化亜鉛を主成分とすることが重要である。
また、酸化錫と酸化亜鉛の含有量を適宜選択することにより、蓚酸でのエッチングを可能にしたり、燐酸、酢酸及び硝酸の混合酸によってもエッチングできるようになったり、選択エッチング性(例えば、蓚酸でエッチングでき、燐酸、酢酸及び硝酸の混合酸には耐性のあること)を付与することもできる。
【0230】
正三価の金属酸化物の添加量としては、例えば、全金属元素中に占める正三価の金属の含有量は、20原子%以下とするとよく、好ましくは10原子%以下であり、より好ましくは5原子%以下とするとよい。この理由は、20原子%を超えると、透明導電膜の導電性が下がりすぎ、液晶の駆動やELの駆動が困難になる場合があるからである。
また、透明導電膜(画素電極2055)の性能に影響しない範囲で、正二価の金属酸化物とともに添加することもできる。
【0231】
酸化物層の形成には、基板温度を室温にて(基板加熱なし)成膜することもできるが、基板を加熱しながら行うこともできる。ただし、基板の耐熱性が低い樹脂基板などの場合には、室温(基板加熱なし)で成膜するのがよい。このように低温で成膜することにより、非晶質の酸化物層を形成することができる。これらの非晶質膜は、非晶質構造から酸素欠損によりキャリアを発生し、導電性と透明性に優れるものである。電子キャリア濃度の制限はないが、1019/cm3以上1021/cm3以下とするとよく、さらに好ましくは1020/cm3以上1021/cm3以下とするとよい。
【0232】
また、本発明は、上記薄膜トランジスタ及びその製造方法の発明に限定されるものではなく、半導体デバイス及びその製造方法の発明としても有効である。
次に、半導体デバイス及びその製造方法の各実施形態について、図面を参照して説明する。
【0233】
[半導体デバイス及びその製造方法の第四実施形態]
図40は、本発明の第四実施形態にかかる半導体デバイスである、ショットキーダイオードの要部の概略断面図を示している。
図40において、ショットキーダイオード2005は、ガラス基板2010と、N型半導体2042と、電極2043と、電極2044とを備えている。
図40において、本実施形態の半導体デバイスは、ショットキーダイオード2005としてあり、上述した活性層2041と同じ、プラズマ処理された非晶質金属酸化物が電子伝導体(N型半導体2042)として用いられている。
まず、透明なガラス基板2010が用意され、このガラス基板2010上に、第一のマスク(図示せず)を用いたフォトリソグラフィー法により、金属薄膜よりなる所望の形状の電極2044を形成する。また、電極2044の材料として、N型半導体2042のフェルミ準位の絶対値よりも大きな仕事関数を持つ材料、例えば、白金が用いられる。この仕事関数の違いによって、N型半導体2042にキャリアの少ない障壁層が形成される。
【0234】
次に、ガラス基板2010及び電極2044上に、N型半導体2042となる被処理体及び電極2043を形成する。すなわち、図40に示すように、N型半導体2042となる被処理体及び電極2043は、上述した所定の材料からなり、スパッタ法などにより非晶質の状態でまとめて成膜され、第二のハーフトーンマスク(図示せず)を用いたフォトリソグラフィー法によりまとめてエッチングされることによって形成される。これにより、製造工程を削減して製造原価のコストダウンを図ることができる。
また、上記第二のハーフトーンマスクによって形成されたレジストは、電極2043を覆う部分が、N型半導体2042となる被処理体を覆う部分より厚い形状としてある。
【0235】
次に、第二のハーフトーンマスクにより形成されたレジストを再形成すると、N型半導体2042となる被処理体が露出し、かつ、電極2043を覆う形状のレジストとなる。
続いて、この再形成されたレジスト(図示せず)を用いて、プラズマ処理を行うと、被処理体が半導体化されN型半導体2042となる。すなわち、再形成されたレジストが、電極2043の導電体とする領域を覆い、かつ、半導体化させる領域(被処理体)にプラズマを接触させるための開口部を有する遮蔽層として機能する。これにより、N型半導体2042の形状や配置などを任意に形成することができる。
また、電極2043は、N型半導体2042の基材と同じ材料からなり、非晶質としてあり、導電体として機能する。また、この電極2043は、N型半導体2042とオーミックコンタクトする。
【0236】
以上説明したように、本実施形態のショットキーダイオード2005によれば、所定の材料を、プラズマ処理することによりN型半導体2042とし、同じ所定の材料を、非晶質の状態のまま用いることにより電極2043としているので、材料の共用化を図ることができ、管理コストを低減することができる。
また、本実施形態は、ショットキーダイオード2005の製造方法の発明としても有効であり、所定の材料からなる導電体(電極2043)と、所定の材料を基材とした半導体(N型半導体2042)を備えたショットキーダイオード2005の製造方法であって、所定の材料を成膜し、N型半導体2042となる被処理体及び導電体(電極2043)を形成する工程と、被処理体をプラズマ処理により半導体化し、半導体(N型半導体2042)とする工程とを有する方法としてある。このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。
また、図示してないが、電極2043とN型半導体2042を別々に成膜し形成する場合と比べると、マスク数を削減できるので、製造工程を削減して製造原価のコストダウンを図ることができる。
【0237】
さらに、上記実施形態のショットキーダイオード2005は、所定の材料を成膜し、被処理体及び電極2043を形成し、続いて、被処理体をプラズマ処理により半導体化し、N型半導体2042とする製造方法であるが、これに限定されるものではない。
たとえば、図示してないが、所定の材料を成膜し、続いて、第二のハーフトーンマスク(図示せず)を用いて、レジストを形成する。このレジストは、N型半導体2042となる被処理体が露出する開口部を有し、電極2043を覆う部分が、他の部部より厚い形状としてある。このレジストを遮蔽層として、プラズマ処理を行い、被処理体を半導体化してN型半導体2042とする。次に、第二のハーフトーンマスクにより形成されたレジストを再形成すると、電極2043を覆う形状のレジストとなる。続いて、この再形成されたレジスト(図示せず)を用いて、電極2043及びN型半導体2042を形成してもよい。このようにすると、材料の共用化を図ることができ、管理コストを低減することができる。また、製造工程を削減して製造原価のコストダウンを図ることができる。
【0238】
なお、本発明における半導体デバイスは、薄膜トランジスタやショットキーダイオードに限定されるものではなく、半導体素子、半導体部品、半導体装置、集積回路などをいう。したがって、例えば、半導体デバイスには、集積回路(論理回路、メモリ回路、差動増幅回路等)なども含まれ、論理回路として、インバータ、NOR、NAND、フリップフロップ、シフトレジスタなどを挙げることができる。また、メモリ回路として、SRAM(Static Random Access Memory)、ROM(Read Only Memory)などを挙げることができる。さらに、差動増幅回路として、差動アンプなどを挙げることができる。また、IDタグやICタグの無線通信回路などであってもよい。
【0239】
以上、本発明の半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法について、好ましい実施形態を示して説明したが、本発明に係る半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法は、上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、非晶質酸化物層を局所的に結晶化させる方法は、上述したレーザアニール、プラズマ処理、ランプ加熱などの方法に限定されるものではなく、様々な結晶化方法を用いることができる。
また、本発明の薄膜トランジスタ及び薄膜トランジスタの製造方法は、TFT基板(薄膜トランジスタ基板)の発明としても有効である。
【産業上の利用可能性】
【0240】
本発明に係る半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法は、LCDや有機ELディスプレイのスイッチング素子の製造方法として利用できる。また、プラスチックフィルムをはじめとするフレキシブル素材に半導体の薄膜を形成し、フレキシブル・ディスプレイをはじめ、ICカードやIDタグなどの製造方法に幅広く応用できる。
【特許請求の範囲】
【請求項1】
所定の材料からなる半導体を備えた半導体デバイスであって、
前記所定の材料と同じ組成の材料からなる導電体を備え、
前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなり、
前記所定の材料が、酸化インジウムを主成分とし、さらに、該所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有しており、
前記所定の材料が、IYbO(酸化インジウム―酸化イッテリビウム)又はIGZO(酸化インジウム−酸化ガリウム−酸化亜鉛)であることを特徴とする半導体デバイス。
【請求項2】
所定の材料からなる半導体と、前記所定の材料と同じ組成の材料からなる導電体を備え、前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなり、前記所定の材料が、酸化インジウムを主成分とし、さらに、該所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有している半導体デバイスの製造方法であって、
結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程
を有することを特徴とする半導体デバイスの製造方法。
【請求項3】
所定の材料からなる半導体と、前記所定の材料と同じ組成の材料からなる導電体を備え、前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなり、前記所定の材料が、酸化インジウムを主成分とし、さらに、該所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有している半導体デバイスの製造方法であって、
非晶質の前記所定の材料からなる被処理体及び前記導電体を一括成膜し、さらに一括形成する工程と、
形成された前記被処理体を結晶化させて前記半導体とする工程と
を有することを特徴とする半導体デバイスの製造方法。
【請求項4】
前記半導体と前記導電体を接続する金属層を形成する工程を有することを特徴とする請求項3に記載の半導体デバイスの製造方法。
【請求項5】
ゲート電極、ゲート絶縁膜、活性層、ソース電極、ドレイン電極、及び、画素電極を備えた薄膜トランジスタであって、
所定の材料からなり、前記活性層となる半導体と、
前記所定の材料と同じ組成の材料からなり、前記ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と
を備え、
前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなり、
前記所定の材料が、酸化インジウムを主成分とし、さらに、該所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有しており、
前記所定の材料が、IYbO(酸化インジウム―酸化イッテリビウム)又はIGZO(酸化インジウム−酸化ガリウム−酸化亜鉛)であることを特徴とする薄膜トランジスタ。
【請求項6】
所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体とを備え、前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなり、前記所定の材料が、酸化インジウムを主成分とし、さらに、該所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有している薄膜トランジスタの製造方法であって、
結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項7】
所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体とを備え、前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなり、前記所定の材料が、酸化インジウムを主成分とし、さらに、該所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有している薄膜トランジスタの製造方法であって、
非晶質の前記所定の材料からなる被処理体及び前記導電体を一括成膜し、さらに一括形成する工程と、
形成された前記被処理体を結晶化させて前記半導体とする工程と
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項8】
所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備え、前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなり、前記所定の材料が、酸化インジウムを主成分とし、さらに、該所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有している薄膜トランジスタの製造方法であって、
基板の上方に、ゲート電極を形成する工程と、
前記基板及びゲート電極の上方に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上方に、結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程と
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項9】
所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備え、前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなり、前記所定の材料が、酸化インジウムを主成分とし、さらに、該所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有している薄膜トランジスタの製造方法であって、
基板の上方に、ゲート電極を形成する工程と、
前記基板及びゲート電極の上方に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上方に、非晶質の前記所定の材料からなり、前記活性層となる被処理体、及び、前記導電体を一括成膜し、さらに一括形成する工程と、
形成された前記被処理体を結晶化させて前記半導体とする工程と
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項10】
所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備え、前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなり、前記所定の材料が、酸化インジウムを主成分とし、さらに、該所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有している薄膜トランジスタの製造方法であって、
基板の上方に、結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程と、
前記基板、半導体及び導電体の上方に、ゲート絶縁膜を形成する工程と、
前記半導体の上方の、前記ゲート絶縁膜の上方にゲート電極を形成する工程と、
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項11】
所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備え、前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなり、前記所定の材料が、酸化インジウムを主成分とし、さらに、該所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有している薄膜トランジスタの製造方法であって、
基板の上方に、非晶質の前記所定の材料からなり、前記活性層となる被処理体、及び、前記導電体を一括成膜し、さらに一括形成する工程と、
形成された前記被処理体を結晶化させて前記半導体とする工程と、
前記基板、半導体及び導電体の上方に、ゲート絶縁膜を形成する工程と、
前記半導体の上方の、前記ゲート絶縁膜の上方にゲート電極を形成する工程と、
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項12】
前記半導体と前記導電体を接続する金属層を形成する工程を有することを特徴とする請求項9又は11に記載の薄膜トランジスタの製造方法。
【請求項13】
保護層を形成する工程を有することを特徴とする請求項6〜12のいずれか一項に記載の薄膜トランジスタの製造方法。
【請求項14】
所定の材料からなる導電体を備えた半導体デバイスであって、
前記所定の材料にプラズマ処理を行うことによって半導体化された半導体を備え、
前記所定の材料が、非晶質金属酸化物であり、
前記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有し、さらに、該非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有しており、
前記所定の材料が、IYbO(酸化インジウム―酸化イッテリビウム)又はIGZO(酸化インジウム−酸化ガリウム−酸化亜鉛)であることを特徴とする半導体デバイス。
【請求項15】
所定の材料からなる導電体と、前記所定の材料を基材とした半導体を備え、前記所定の材料が、非晶質金属酸化物であり、前記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有し、さらに、該非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有している半導体デバイスの製造方法であって、
前記所定の材料をプラズマ処理により半導体化し、前記半導体とする工程を有することを特徴とする半導体デバイスの製造方法。
【請求項16】
所定の材料からなる導電体と、前記所定の材料を基材とした半導体を備え、前記所定の材料が、非晶質金属酸化物であり、前記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有し、さらに、該非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有している半導体デバイスの製造方法であって、
前記所定の材料を成膜し、被処理体及び前記導電体を形成する工程と、
前記被処理体をプラズマ処理により半導体化し、前記半導体とする工程と
を有することを特徴とする半導体デバイスの製造方法。
【請求項17】
所定の材料からなる導電体と、前記所定の材料を基材とした半導体を備え、前記所定の材料が、非晶質金属酸化物であり、前記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有し、さらに、該非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有している半導体デバイスの製造方法であって、
前記所定の材料を成膜する工程と、
成膜された前記所定の材料の一部をプラズマ処理により半導体化する工程と、
成膜された前記所定の材料をエッチングして、前記導電体及び半導体を形成する工程と
を有することを特徴とする半導体デバイスの製造方法。
【請求項18】
前記プラズマ処理により半導体化する際、前記導電体とする領域を覆い、かつ、半導体化させる領域にプラズマを接触させるための開口部を有する遮蔽層を用いることを特徴とする請求項16又は17に記載の半導体デバイスの製造方法。
【請求項19】
ゲート電極、ゲート絶縁膜、活性層、ソース電極、ドレイン電極、及び、画素電極を備えた薄膜トランジスタであって、
所定の材料からなり、前記ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、
前記所定の材料にプラズマ処理を行うことによって半導体化された前記活性層と
を備え、
前記所定の材料が、非晶質金属酸化物であり、
前記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有し、さらに、該非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有しており、
前記所定の材料が、IYbO(酸化インジウム―酸化イッテリビウム)又はIGZO(酸化インジウム−酸化ガリウム−酸化亜鉛)であることを特徴とする薄膜トランジスタ。
【請求項20】
所定の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、前記所定の材料を基材とし、活性層となる半導体とを備え、前記所定の材料が、非晶質金属酸化物であり、前記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有し、さらに、該非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有している薄膜トランジスタの製造方法であって、
前記所定の材料をプラズマ処理により半導体化し、前記半導体とする工程を有することを特徴とする薄膜トランジスタの製造方法。
【請求項21】
所定の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、前記所定の材料を基材とし、活性層となる半導体とを備え、前記所定の材料が、非晶質金属酸化物であり、前記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有し、さらに、該非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有している薄膜トランジスタの製造方法であって、
前記所定の材料を成膜し、被処理体及び前記導電体を形成する工程と、
前記被処理体をプラズマ処理により半導体化し、前記半導体とする工程と
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項22】
所定の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、前記所定の材料を基材とし、活性層となる半導体とを備え、前記所定の材料が、非晶質金属酸化物であり、前記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有し、さらに、該非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有している薄膜トランジスタの製造方法であって、
前記所定の材料を成膜する工程と、
成膜された前記所定の材料の一部をプラズマ処理により半導体化する工程と、
成膜された前記所定の材料をエッチングして、前記導電体及び半導体を形成する工程と
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項23】
前記プラズマ処理により半導体化する際、前記導電体とする領域を覆い、かつ、半導体化させる領域にプラズマを接触させるための開口部を有する遮蔽層を用いることを特徴とする請求項21又は22に記載の薄膜トランジスタの製造方法。
【請求項24】
保護層を形成する工程を有することを特徴とする請求項20〜23のいずれか一項に記載の薄膜トランジスタの製造方法。
【請求項1】
所定の材料からなる半導体を備えた半導体デバイスであって、
前記所定の材料と同じ組成の材料からなる導電体を備え、
前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなり、
前記所定の材料が、酸化インジウムを主成分とし、さらに、該所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有しており、
前記所定の材料が、IYbO(酸化インジウム―酸化イッテリビウム)又はIGZO(酸化インジウム−酸化ガリウム−酸化亜鉛)であることを特徴とする半導体デバイス。
【請求項2】
所定の材料からなる半導体と、前記所定の材料と同じ組成の材料からなる導電体を備え、前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなり、前記所定の材料が、酸化インジウムを主成分とし、さらに、該所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有している半導体デバイスの製造方法であって、
結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程
を有することを特徴とする半導体デバイスの製造方法。
【請求項3】
所定の材料からなる半導体と、前記所定の材料と同じ組成の材料からなる導電体を備え、前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなり、前記所定の材料が、酸化インジウムを主成分とし、さらに、該所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有している半導体デバイスの製造方法であって、
非晶質の前記所定の材料からなる被処理体及び前記導電体を一括成膜し、さらに一括形成する工程と、
形成された前記被処理体を結晶化させて前記半導体とする工程と
を有することを特徴とする半導体デバイスの製造方法。
【請求項4】
前記半導体と前記導電体を接続する金属層を形成する工程を有することを特徴とする請求項3に記載の半導体デバイスの製造方法。
【請求項5】
ゲート電極、ゲート絶縁膜、活性層、ソース電極、ドレイン電極、及び、画素電極を備えた薄膜トランジスタであって、
所定の材料からなり、前記活性層となる半導体と、
前記所定の材料と同じ組成の材料からなり、前記ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と
を備え、
前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなり、
前記所定の材料が、酸化インジウムを主成分とし、さらに、該所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有しており、
前記所定の材料が、IYbO(酸化インジウム―酸化イッテリビウム)又はIGZO(酸化インジウム−酸化ガリウム−酸化亜鉛)であることを特徴とする薄膜トランジスタ。
【請求項6】
所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体とを備え、前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなり、前記所定の材料が、酸化インジウムを主成分とし、さらに、該所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有している薄膜トランジスタの製造方法であって、
結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項7】
所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体とを備え、前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなり、前記所定の材料が、酸化インジウムを主成分とし、さらに、該所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有している薄膜トランジスタの製造方法であって、
非晶質の前記所定の材料からなる被処理体及び前記導電体を一括成膜し、さらに一括形成する工程と、
形成された前記被処理体を結晶化させて前記半導体とする工程と
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項8】
所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備え、前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなり、前記所定の材料が、酸化インジウムを主成分とし、さらに、該所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有している薄膜トランジスタの製造方法であって、
基板の上方に、ゲート電極を形成する工程と、
前記基板及びゲート電極の上方に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上方に、結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程と
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項9】
所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備え、前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなり、前記所定の材料が、酸化インジウムを主成分とし、さらに、該所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有している薄膜トランジスタの製造方法であって、
基板の上方に、ゲート電極を形成する工程と、
前記基板及びゲート電極の上方に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上方に、非晶質の前記所定の材料からなり、前記活性層となる被処理体、及び、前記導電体を一括成膜し、さらに一括形成する工程と、
形成された前記被処理体を結晶化させて前記半導体とする工程と
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項10】
所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備え、前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなり、前記所定の材料が、酸化インジウムを主成分とし、さらに、該所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有している薄膜トランジスタの製造方法であって、
基板の上方に、結晶質の前記半導体を形成し、この後工程にて、非晶質の前記導電体を形成する工程、又は、非晶質の前記導電体を形成し、この後工程にて、結晶質の前記半導体を形成する工程と、
前記基板、半導体及び導電体の上方に、ゲート絶縁膜を形成する工程と、
前記半導体の上方の、前記ゲート絶縁膜の上方にゲート電極を形成する工程と、
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項11】
所定の材料からなり、活性層となる半導体と、前記所定の材料と同じ組成の材料からなり、ソース電極、ドレイン電極及び画素電極となる導電体とを備え、前記半導体が、結晶質の前記所定の材料からなり、かつ、前記導電体が、非晶質の前記所定の材料からなり、前記所定の材料が、酸化インジウムを主成分とし、さらに、該所定の材料が、正二価の金属酸化物及び/又は正三価の金属酸化物を含有している薄膜トランジスタの製造方法であって、
基板の上方に、非晶質の前記所定の材料からなり、前記活性層となる被処理体、及び、前記導電体を一括成膜し、さらに一括形成する工程と、
形成された前記被処理体を結晶化させて前記半導体とする工程と、
前記基板、半導体及び導電体の上方に、ゲート絶縁膜を形成する工程と、
前記半導体の上方の、前記ゲート絶縁膜の上方にゲート電極を形成する工程と、
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項12】
前記半導体と前記導電体を接続する金属層を形成する工程を有することを特徴とする請求項9又は11に記載の薄膜トランジスタの製造方法。
【請求項13】
保護層を形成する工程を有することを特徴とする請求項6〜12のいずれか一項に記載の薄膜トランジスタの製造方法。
【請求項14】
所定の材料からなる導電体を備えた半導体デバイスであって、
前記所定の材料にプラズマ処理を行うことによって半導体化された半導体を備え、
前記所定の材料が、非晶質金属酸化物であり、
前記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有し、さらに、該非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有しており、
前記所定の材料が、IYbO(酸化インジウム―酸化イッテリビウム)又はIGZO(酸化インジウム−酸化ガリウム−酸化亜鉛)であることを特徴とする半導体デバイス。
【請求項15】
所定の材料からなる導電体と、前記所定の材料を基材とした半導体を備え、前記所定の材料が、非晶質金属酸化物であり、前記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有し、さらに、該非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有している半導体デバイスの製造方法であって、
前記所定の材料をプラズマ処理により半導体化し、前記半導体とする工程を有することを特徴とする半導体デバイスの製造方法。
【請求項16】
所定の材料からなる導電体と、前記所定の材料を基材とした半導体を備え、前記所定の材料が、非晶質金属酸化物であり、前記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有し、さらに、該非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有している半導体デバイスの製造方法であって、
前記所定の材料を成膜し、被処理体及び前記導電体を形成する工程と、
前記被処理体をプラズマ処理により半導体化し、前記半導体とする工程と
を有することを特徴とする半導体デバイスの製造方法。
【請求項17】
所定の材料からなる導電体と、前記所定の材料を基材とした半導体を備え、前記所定の材料が、非晶質金属酸化物であり、前記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有し、さらに、該非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有している半導体デバイスの製造方法であって、
前記所定の材料を成膜する工程と、
成膜された前記所定の材料の一部をプラズマ処理により半導体化する工程と、
成膜された前記所定の材料をエッチングして、前記導電体及び半導体を形成する工程と
を有することを特徴とする半導体デバイスの製造方法。
【請求項18】
前記プラズマ処理により半導体化する際、前記導電体とする領域を覆い、かつ、半導体化させる領域にプラズマを接触させるための開口部を有する遮蔽層を用いることを特徴とする請求項16又は17に記載の半導体デバイスの製造方法。
【請求項19】
ゲート電極、ゲート絶縁膜、活性層、ソース電極、ドレイン電極、及び、画素電極を備えた薄膜トランジスタであって、
所定の材料からなり、前記ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、
前記所定の材料にプラズマ処理を行うことによって半導体化された前記活性層と
を備え、
前記所定の材料が、非晶質金属酸化物であり、
前記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有し、さらに、該非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有しており、
前記所定の材料が、IYbO(酸化インジウム―酸化イッテリビウム)又はIGZO(酸化インジウム−酸化ガリウム−酸化亜鉛)であることを特徴とする薄膜トランジスタ。
【請求項20】
所定の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、前記所定の材料を基材とし、活性層となる半導体とを備え、前記所定の材料が、非晶質金属酸化物であり、前記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有し、さらに、該非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有している薄膜トランジスタの製造方法であって、
前記所定の材料をプラズマ処理により半導体化し、前記半導体とする工程を有することを特徴とする薄膜トランジスタの製造方法。
【請求項21】
所定の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、前記所定の材料を基材とし、活性層となる半導体とを備え、前記所定の材料が、非晶質金属酸化物であり、前記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有し、さらに、該非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有している薄膜トランジスタの製造方法であって、
前記所定の材料を成膜し、被処理体及び前記導電体を形成する工程と、
前記被処理体をプラズマ処理により半導体化し、前記半導体とする工程と
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項22】
所定の材料からなり、ソース電極、ドレイン電極及び画素電極の少なくとも一つとなる導電体と、前記所定の材料を基材とし、活性層となる半導体とを備え、前記所定の材料が、非晶質金属酸化物であり、前記非晶質金属酸化物が、酸化インジウム、酸化亜鉛及び酸化錫のうち少なくとも一つを含有し、さらに、該非晶質金属酸化物が、正二価の金属酸化物、正三価の金属酸化物及び正四価の金属酸化物のうち少なくとも一つを含有している薄膜トランジスタの製造方法であって、
前記所定の材料を成膜する工程と、
成膜された前記所定の材料の一部をプラズマ処理により半導体化する工程と、
成膜された前記所定の材料をエッチングして、前記導電体及び半導体を形成する工程と
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項23】
前記プラズマ処理により半導体化する際、前記導電体とする領域を覆い、かつ、半導体化させる領域にプラズマを接触させるための開口部を有する遮蔽層を用いることを特徴とする請求項21又は22に記載の薄膜トランジスタの製造方法。
【請求項24】
保護層を形成する工程を有することを特徴とする請求項20〜23のいずれか一項に記載の薄膜トランジスタの製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
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【図20】
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【図25】
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【図29】
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【図32】
【図33】
【図34】
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【図37】
【図38】
【図39】
【図40】
【図41】
【公開番号】特開2012−216863(P2012−216863A)
【公開日】平成24年11月8日(2012.11.8)
【国際特許分類】
【出願番号】特願2012−141823(P2012−141823)
【出願日】平成24年6月25日(2012.6.25)
【分割の表示】特願2009−513024(P2009−513024)の分割
【原出願日】平成20年5月1日(2008.5.1)
【出願人】(000183646)出光興産株式会社 (2,069)
【Fターム(参考)】
【公開日】平成24年11月8日(2012.11.8)
【国際特許分類】
【出願日】平成24年6月25日(2012.6.25)
【分割の表示】特願2009−513024(P2009−513024)の分割
【原出願日】平成20年5月1日(2008.5.1)
【出願人】(000183646)出光興産株式会社 (2,069)
【Fターム(参考)】
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