半導体メモリカード及びその製造方法
【課題】半導体メモリを搭載する基板上においてデータ信号の劣化を防止した半導体メモリカード及びその製造方法を提供する。
【解決手段】実施の形態によれば、半導体メモリと、通常モード及び通常モードよりもデータ転送速度が速い高速モードの両方での半導体メモリへのデータの読み書きを制御するメモリコントローラと、少なくとも一つの内層を有する多層プリント基板に半導体メモリ及びメモリコントローラを表裏に分けて実装した回路基板とを備える。回路基板は、メモリコントローラと外部機器との間での高速モードによるデータ入出力用としてメモリコントローラの実装面に設けられ、金めっき加工が施された高速モード用の金端子と、高速モード用の金端子とメモリコントローラの実装用のボンディングパッドとの間の高速差動信号配線と、高速差動信号配線から分岐し、回路基板の面内において分岐点の近傍で切断された金めっき加工用のめっきリードを有する。
【解決手段】実施の形態によれば、半導体メモリと、通常モード及び通常モードよりもデータ転送速度が速い高速モードの両方での半導体メモリへのデータの読み書きを制御するメモリコントローラと、少なくとも一つの内層を有する多層プリント基板に半導体メモリ及びメモリコントローラを表裏に分けて実装した回路基板とを備える。回路基板は、メモリコントローラと外部機器との間での高速モードによるデータ入出力用としてメモリコントローラの実装面に設けられ、金めっき加工が施された高速モード用の金端子と、高速モード用の金端子とメモリコントローラの実装用のボンディングパッドとの間の高速差動信号配線と、高速差動信号配線から分岐し、回路基板の面内において分岐点の近傍で切断された金めっき加工用のめっきリードを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体メモリカード及びその製造方法に関する。
【背景技術】
【０００２】
近年、例えばＮＡＮＤフラッシュメモリなどの半導体メモリを用いたメモリカードは、連続撮影した静止画像や高解像度の動画像の記録といった用途にも用いられており、これらの用途においては短時間に多くの情報を読み出したり書き込んだりすること、即ちデータ転送速度の高速化が求められている。一例としては、３００ＭＢ／ｓｅｃのデータ転送速度を実現することが求められている。
【０００３】
旧来のＳＤＴＭメモリカード（以下、ＳＤメモリカードと表記する。）は、データ転送速度が高々２０ＭＢ／ｓｅｃ程度であるため、通常の動作モード（通常モード）とは別に、これよりも高速に情報を読み書き可能な動作モード（高速モード）でも使用可能とすることで、通常のホスト機器との互換性を保ちつつ高速度のデータ転送を可能とすることが提案されている。
【０００４】
半導体メモリカードにおいてデータ転送速度の高速化を実現するためには、半導体メモリを搭載する基板上においてデータ信号の劣化を防止する必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−８４９３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一つの実施形態は、半導体メモリを搭載する基板上においてデータ信号の劣化を防止した半導体メモリカード及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一つの実施形態によれば、半導体メモリと、通常モード及び通常モードよりもデータ転送速度が速い高速モードの両方での半導体メモリへのデータの読み書きを制御するメモリコントローラと、少なくとも一つの内層を有する多層プリント基板に半導体メモリ及びメモリコントローラを表裏に分けて実装した回路基板とを備える。回路基板は、メモリコントローラと外部機器との間での高速モードによるデータ入出力用としてメモリコントローラの実装面に設けられ、金めっき加工が施された高速モード用の金端子と、高速モード用の金端子とメモリコントローラの実装用のボンディングパッドとの間の高速差動信号配線と、高速差動信号配線から分岐し、回路基板の面内において高速差動信号配線との分岐点の近傍で切断された金めっき加工用のめっきリードを有する。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施形態の半導体メモリカードを適用したＳＤメモリカードの構成を模式的に示す図。
【図２】図２は、下ケース側を視点としたＳＤメモリカードの外観を示す図。
【図３】図３は、回路基板の上面側の部品配置状態を示す図。
【図４】図４は、回路基板の下面側の部品配置状態を示す図。
【図５】図５は、回路基板の断面模式図。
【図６】図６は、Ｌ１層の配線パターンの一例を示す図。
【図７】図７は、Ｌ２層の配線パターンの一例を示す図。
【図８】図８は、ＴＤＲ法による差動インピーダンスの解析結果の一例を示す図。
【図９】図９は、Ｌ３層の配線パターンの一例を示す図。
【図１０】図１０は、Ｌ４層の配線パターンの一例を示す図。
【図１１】図１１は、回路基板の上側表面に設けられるソルダレジストの開口状態を示す図。
【図１２】図１２は、回路基板の下側表面に設けられるソルダレジストの開口状態を示す図。
【図１３】図１３は、高速差動信号用の金端子及び高速差動信号用のメモリコントローラワイヤボンディングパッドに電解金めっきを施すためのめっきリードの配線状態を示す図。
【図１４】図１４は、信号受信端での波形アイパターンを示す図。
【図１５】図１５は、回路基板の製造工程を示す図。
【図１６】図１６は、第２の実施形態の半導体メモリカードを適用したＳＤメモリカードの高速差動信号用の金端子及び高速差動信号用のメモリコントローラワイヤボンディングパッドに電解金めっきを施すためのめっきリードを示す図。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、実施形態にかかる半導体メモリカード及びその製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１０】
（第１の実施形態）
図１は、第１の実施形態の半導体メモリカードを適用したＳＤメモリカードの構成を模式的に示す断面図である。ここで、図１の紙面における左方向はコネクタへの挿入方向であり、左側を「前」と定義する。同様に図１の紙面右方向はコネクタからの抜き取り方向であり、右側を「後」と定義する。さらに、図１の紙面上方向を「上」、紙面下方向を「下」と定義する。なお、以下の説明ではＳＤメモリカードを例として説明するが、本発明はＳＤメモリカードに限定されることはない。
【００１１】
図１に示すように、ＳＤメモリカード１００の外装２０は、上ケース１と下ケース２とによって形成される。
【００１２】
外装２０内には、不揮発性の半導体メモリ（例えばＮＡＮＤ型フラッシュメモリ）で形成された半導体メモリとしてのメモリパッケージ３ａ、３ｂ、及びそれらを制御するメモリコントローラ１２が実装された回路基板７が収容されている。ＳＤメモリカード１００の前方下部には、不図示の外部機器と電気的に接続され、メモリパッケージ３ａ、３ｂのデータを通常モードで入出力するための金端子６ａと、メモリパッケージ３ａ、３ｂのデータを高速モードで入出力するための金端子６ｂとが形成されている。金端子６ａ、６ｂは、回路基板７の下側の表面の配線パターンの一部を露出させ、めっき加工を施して表面を金にしたものである。
【００１３】
メモリパッケージ３ａ、３ｂは回路基板７の上面（上ケース１側）に実装されており、メモリパッケージ３ａ、３ｂを制御するメモリコントローラ１２は、回路基板７の裏面（下ケース２側）であってメモリパッケージ３ａの真下となる部分に実装されている。メモリコントローラ１２は、回路基板７の金端子６ａ、６ｂと同じ面（下面）に接着材料によって搭載され、メモリコントローラ１２の入出力パッドは回路基板７上のパッド部分にワイヤボンディングによって接続されている。これらの部分は樹脂ポッティング４によって封止されて保護されている。
【００１４】
ＳＤメモリカード１００の前後方向中央の部分は、ホスト機器への着脱の際に曲げ応力やねじり応力等が作用しやすく、またメモリパッケージ３ａ、３ｂが存在していないために構造的に弱い部分でもある。樹脂ポッティング４は、この部分にかかるように設けられているためＳＤメモリカード１００の剛性の低下は軽減されている。これにより、ＳＤメモリカード１００に曲げ応力が加わった際にクラックが発生することが防止される。
【００１５】
メモリパッケージ３ａ、３ｂに格納するデータはメモリコントローラ１２及び金端子６ａ、６ｂを介して不図示の外部機器（ホスト機器）とやり取りされる。回路基板７の裏面には、金端子６ａのうちの電源及びグランド以外の各々の端子とメモリコントローラ１２との間に配置される複数の抵抗素子５が搭載されている。ここで抵抗素子５は、例えば数［Ω］〜数１０[Ω]の抵抗値を有する。抵抗素子５は、ダンピング抵抗として機能する。一方、回路基板７の表面には後述するコンデンサ１０が複数個はんだ付けによって実装されている。
【００１６】
また、上ケース１は、ＳＤメモリカード１００の仕様などを印刷したラベルを貼るためのラベル貼り付け溝８を備えている。
【００１７】
図２は、下ケース２側を視点としたＳＤメモリカード１００の外観を示す図である。なお、図１に示した断面構造は、本図におけるＩ−Ｉ線に沿った断面である。ＳＤメモリカード１００は、通常モード用として１〜９番ピン、高速モード用として１０〜１７番ピンを備えている。通常モード用の１〜９番ピンは、下ケース２の前方の端部近傍に形成した開口７３において金端子６ａを露出させたものであり、高速モード用の１０〜１７番ピンは下ケース２の開口７３において金端子６ｂを露出させたものである。
【００１８】
１〜９番ピンは、通常のＳＤメモリカードが備えるピンと同様の位置、形状、機能となっている。すなわち、１番ピンはＤＡＴ３（データ）、２番ピンにはＣＭＤ（コマンド）、３番ピンにはＶＳＳ１（グランド）、４番ピンにはＶＤＤ１（電源）、５番ピンにはＣＬＫ（クロック）、６番ピンにはＶＳＳ２（グランド）、７番ピンにはＤＡＴ０（データ）、８番ピンにはＤＡＴ１（データ）、９番ピンにはＤＡＴ２（データ）がそれぞれ割り当てられている。
【００１９】
１０〜１７番ピンは、高速モードでのみ使用されるピンであり、１０番ピンにはＶＳＳ３（グランド）、１１番ピンにはＤ０＋（差動データ＋）、１２番ピンにはＤ０−（差動データ−）、１３番ピンにはＶＳＳ４（グランド）、１４番ピンにはＶＤＤ２（電源）、１５番ピンにはＤ１＋（差動データ＋）、１６番ピンにはＤ１−（差動データ−）、１７番ピンはＶＳＳ５（グランド）がそれぞれ割り当てられている。ＳＤメモリカード１００は、差動信号用として隣接するピンの対を二対（１１番ピンと１２番ピンとの対、１５番ピンと１６番ピンとの対）有する。１１番ピンと１２番ピンとの対は、ＶＳＳ３とＶＳＳ４とで挟まれた配置となっており、１５番ピンと１６番ピンとの対は、ＶＤＤ２が割り当てられた１４番ピンとともにＶＳＳ４とＶＳＳ５とで挟まれた配置となっている。
【００２０】
ＶＤＤ１とＶＤＤ２とは、同じ電位であっても異なる電位であっても良い。また、ＶＳＳ１〜ＶＳＳ５は、同じ電位（ＧＮＤ）を想定しているが、高速モード用の作動データピンの両側のグランドは作動信号のシールドとして機能するため、実際には完全に同じ電位になるとは限らない。このため、便宜上ＶＳＳ１〜ＶＳＳ５として区別している。
【００２１】
なお、１、２、５、７〜９番ピンからメモリコントローラ１２用のボンディングパッド（後述するワイヤボンディングパッド１４）に達する信号経路は、全てほぼ等しくされることが好ましい。なお、各信号経路の配線長が異なっても特性に支障が無い場合は、配線長が異なるように設計することも可能である。
【００２２】
差動信号用のピン（１１、１２、１５、１６番ピン）をなす金端子６ｂは、通常モード用のデータピン（１、７〜９番ピン）をなす金端子６ａよりも小さく形成されており、負荷容量を減少させたことで高速動作を実現しやすくなっている。なお、１０〜１７番ピンは、高速モードにおいてのみ使用されるため、差動信号用のピンをなす金端子６ｂを通常モード用のデータピンをなす金端子６ａと比較して小さくしたとしても、従来のホスト機器（通常のＳＤカードのみに対応したホスト機器）との互換性は失われない。また、所望のデータ転送速度を実現できるのであれば、差動信号用のピンをなす金端子６ｂを通常モード用のデータピンをなす金端子６ａと同じ大きさで形成することも可能である。
【００２３】
差動信号用のピンの対は、各々１チャンネル分のデータ転送機能を備えており、ＳＤメモリカード１００は高速モード用として合計２チャンネル分のデータ転送機能を持っている。
【００２４】
後段で説明するように、１１、１２、１５、１６番ピンから、高速モード用ボンディングパッド（後述する高速差動信号用ボンディングパッド１３）に達する信号経路の各々は、全てほぼ等しくされる。なお、各信号経路の配線長が異なっても特性に支障が無い場合は、配線長が異なるように設計することも可能である。また、１１番ピンに接続された配線と１２番ピンに接続された配線とは、差動信号を効率よく伝送するために並行に配線を行う。同様に、１５番ピンに接続された配線と１６番ピンに接続された配線も並行に配線を行う。さらに、１１番ピンから延びるＤ０＋と１２番ピンから延びるＤ０−との配線のペアは、１０番ピンから延びるＶＳＳ３の配線と１３番ピンから延びるＶＳＳ４の配線の間に配置する。同様に、１５番ピンから延びるＤ１＋と１６番ピンから延びるＤ１−との配線のペアは、１３番ピンから延びるＶＳＳ４の配線と１７番ピンから延びるＶＳＳ５の配線の間に配置する。
【００２５】
図３は、回路基板７の上面側の部品配置状態を示す図である。回路基板７の上面には、同じサイズのメモリパッケージ３ａ、３ｂが二つ並べて配置されている。メモリパッケージ３ａ、３ｂは、入出力ピン３ｃを用いて回路基板７にはんだ実装されている。回路基板７の上面周縁部にはコンデンサ１０及びメモリパッケージ３ａ、３ｂの保護用のヒューズ１１が複数個はんだ付けによって実装されている。コンデンサ１０は、主として電源ノイズを低減して電源電圧を安定化するためのバイパスコンデンサ又はデカップリングコンデンサとして機能する。
【００２６】
図４は、回路基板７の下面側の部品配置状態を示す図である。メモリコントローラ１２は回路基板７の下面に設けられた高速差動信号用ボンディングパッド１３及びワイヤボンディングパッド１４にボンディングワイヤ１５を介して接続され、樹脂ポッティング４で封止されている。また、回路基板７の下面には、メモリコントローラ１２をテストするためテスト用パッド１６が設けられており、メモリコントローラ１２を回路基板７に実装した後で検査することが可能となっている。
【００２７】
図５は、回路基板７の断面模式図である。本実施形態において、回路基板７は、上側から順にＬ１層５０、Ｌ２層５１、Ｌ３層５２及びＬ４層５３の四つの配線層を有する多層プリント基板を用いて構成されている。Ｌ１層５０はソルダレジスト３１で覆われており、開口３２を介して配線パターンの一部が露出している。また、Ｌ４層５３はソルダレジスト３３で覆われており、開口３４を介して配線パターンの一部が露出している。内層であるＬ２層５１及びＬ３層５２の配線パターンは露出していない。なお、以下の説明では四つの配線層を備えた回路基板７を例とするが、配線層の数はこれに限定されることはない。
【００２８】
図６は、Ｌ１層５０の配線パターンの一例を示す図である。なお、特徴を説明する上で不要な配線については図示を省略している。Ｌ１層５０には、メモリパッケージ３ａ、３ｂ各々の入出力ピンが電気的に接続されるメモリパッケージ実装用パッド１７が複数設けられている。また、Ｌ１層５０には、コンデンサ１０及びヒューズ１１の実装用にコンデンサ実装用パッド１８及びヒューズ実装用パッド１９も設けられている。Ｌ１層５０には、配線が存在しない部分にはＧＮＤ電位を持つＣｕプレーンがほぼ全面に設けられていてグランドプレーン２０ａを形成している。ただし、通常モードのデータピン及び信号用ピン（１、２、５、７〜９番ピン）をなす金端子６ａに対応する部分には、グランドプレーン２０ａが存在しないグランドプレーン省略部２０ｂを設けたレイアウトとなっている。金端子６ａ、６ｂが二列に配置されていることにより、金端子６ａとメモリコントローラ１２との距離が通常モード専用のＳＤメモリカードよりも長くなるが、通常モードのデータピン及び信号用ピンをなす金端子６ａに対応する部分にグランドプレーン省略部２０ｂが設けられているため、配線長の増加による信号特性の劣化を防止できる。また、Ｌ１層５０には、後述するめっきリード２９の一部をなす配線２９ａが形成されている。さらに、Ｌ１層５０には、メモリパッケージ３ａ、３ｂやコンデンサ１０などに電力を供給するために電源配線６１が形成されている。
【００２９】
図７は、Ｌ２層５１の配線パターンの一例を示す図である。なお、特徴を説明する上で不要な配線については図示を省略している。配線が存在しない部分にはＧＮＤ電位を持つＣｕプレーンがほぼ全面に設けられていてグランドプレーン２１ａを形成している。Ｌ１層５０と同様にＬ２層５１は、通常モードのデータピン及び信号用ピンをなす金端子６ａに対応する部分には、グランドプレーン２１ａが存在しないグランドプレーン省略部２１ｂを設けたレイアウトとなっている。さらに、Ｌ２層５１は、抵抗素子５の実装箇所と対応する位置にもグランドプレーン２１ａが存在しないグランドプレーン省略部２１ｃを設けたレイアウトとなっており、金端子６ａとメモリコントローラ１２との間の配線長の増加による信号特性の劣化を防止する効果を高めている。
【００３０】
加えて、Ｌ２層５１は、高速モードの差動信号用ピン（１１、１２、１５、１６番ピン）をなす金端子６ｂと対応する位置にもグランドプレーン２１ａが存在しないグランドプレーン省略部２１ｄを設けたレイアウトとなっている。差動信号用ピンをなす金端子６ｂと対応する位置にもグランドプレーン省略部２１ｄを設けたレイアウトとすることにより、グランドプレーン２１ａの容量による差動インピーダンスの低下を防止し、差動インピーダンスを他の差動配線部分と同様に保って高速信号伝送のためのインピーダンス整合を図る効果が得られる。さらに、Ｌ２層５１には、メモリパッケージ３ａ、３ｂやコンデンサ１０などに電力を供給するために電源配線６２が形成されている。
【００３１】
図８は、ＴＤＲ法による差動インピーダンスの解析結果の一例を示す図であり、図８（ａ）は高速モードの差動信号用の金端子部分のグランドプレーンを省いた場合の解析結果、図８（ｂ）は高速モードの差動信号用の金端子部分にもグランドプレーンを設けた場合の解析結果である。図８（ａ）、（ｂ）においてホスト側から見た場合とは、メモリカードを挿入したコネクタとホスト装置との間でインピーダンスを測定した場合の測定結果であり、カード側から見た場合とは、高速差動信号用ボンディングパッド１３の部分でインピーダンスを測定した場合の測定結果である。高速モードの差動信号用の金端子部分のグランドプレーンを省くことにより、カード側から見た場合、ホスト側から見た場合ともに差動インピーダンスの低下量は４５Ω程度小さくなっており、インピーダンス特性が改善されていることが確認できる。
【００３２】
また、図７に示すＬ２層５１では、通常モード用の金端子６ａに対応する部分のうち、データピン及び信号用ピン以外のピン（３、４、６番ピン）に対応する部分についてはフローティング電位の配線２２が設けられている。３、４、６番ピンをなす金端子６ａに対応する部分にフローティング電位の配線２２を設けることにより、グランドプレーン２１ａを設ける場合よりも端子部分の容量を低減できる。また、３、４、６番ピンをなす金端子６ａに対応する部分の配線を無くしてしまうと、回路基板７の断面方向で層構成がアンバランスとなり、回路基板７の厚さにばらつきが生じたり、回路基板７の反りが大きくなったりするが、フローティング電位の配線２２を設けることによって、これらの問題を回避できる。
【００３３】
図９は、Ｌ３層５２の配線パターンの一例を示す図である。なお、特徴を説明する上で不要な配線については図示を省略している。グランドプレーン省略部２３ｂ〜２３ｄを設けてグランドプレーン２３ａの一部を省くことと、フローティング電位の配線２４を設けることについては図７に示したＬ２層５１と同様である。加えて、Ｌ３層５２には、後述するＬ４層５３に形成される高速差動信号配線２７の近傍領域と断面方向に隣接するように高速モード用のグランドプレーン２５が設けられる。高速モード用のグランドプレーン２５は、グランドプレーン２３ａとは電気的に分離されている。このため、高速モードの差動信号に周辺の電源・ＧＮＤのノイズの影響が及ぶことは防止される。なお、ここでは差動信号用以外の高速モード用ピン（１０、１３、１４、１７番ピン）に対応する部分にも高速モード用のグランドプレーン２５を設けているが、少なくとも高速差動信号配線２７の近傍領域に対応する部分に設けられていれば良い。さらに、Ｌ３層５１には、メモリパッケージ３ａ、３ｂやコンデンサ１０などに電力を供給するために電源配線６３が形成されている。
【００３４】
図１０は、Ｌ４層５３の配線パターンの一例を示す図である。配線が存在しない部分にはＧＮＤ電位を持つＣｕプレーンがほぼ全面に設けられていてグランドプレーン２６を形成している。金端子６ａ及び金端子６ｂの各々に対応する位置には、基となる端子パターン５４、５５が形成されている。高速モードの差動信号用のピン（１１、１２、１５、１６番ピン）をなす金端子６ｂの基となる端子パターン５５の対とメモリコントローラ１２の実装用の高速差動信号用ボンディングパッド１３とを結ぶ一対の配線（高速差動信号配線２７）は、二対ともに２本の配線が互いに平行かつ等長であり、可能な限り短く形成されている。高速差動信号配線２７の両脇には、シールドとなるシールドＧＮＤ配線２８が高速差動信号配線２７に沿って形成されている。このため、高速差動信号配線２７はスルーホールを介して他の配線層を経由することなく、Ｌ４層５３のみに配線されている。高速差動信号配線２７は、均一の差動インピーダンスを保つように、高速モードの差動信号用のピンをなす金端子６ｂの基となる端子パターン５５と高速差動信号用ボンディングパッド１３との間を接続している。
【００３５】
また、Ｌ４層５３には、メモリコントローラ１２をワイヤボンディング１５で接続するためのワイヤボンディングパッド１４が設けられている。さらに、金端子６ｂの基となる端子パターン５５と高速差動信号用ボンディングパッド１３とに電解金めっきを施すための後述するめっきリード２９の一部をなす配線２９ｂが回路基板７の外周部に向かって配線されている。さらに、Ｌ４層５３には、抵抗素子５の実装用に抵抗素子実装用パッド３０も設けられている。
【００３６】
図１１は、回路基板７の上側表面に設けられるソルダレジスト３１の開口状態を示す図である。ソルダレジスト３１は、メモリパッケージ実装用パッド１７に対応する開口３２ａ、コンデンサ実装用パッド１８に対応する開口３２ｂ、ヒューズ実装用パッド１９に対応する開口３２ｃに加えて、配線２９ａの途中に当たる部分にも開口３２ｄが設けられている。
【００３７】
図１２は、回路基板７の下側表面に設けられるソルダレジスト３３の開口状態を示す図である。ソルダレジスト３３は、金端子６ａに対応する開口３４ａ、金端子６ｂに対応する開口３４ｂ、抵抗素子５に対応する開口３４ｃ、高速差動信号用ボンディングパッド１３に対応する開口３４ｄ、ワイヤボンディングパッド１４に対応する開口３４ｅ、テスト用パッド１６に対応する開口３４ｆが設けられる。
【００３８】
図１３は、高速差動信号用の金端子及び高速差動信号用のメモリコントローラワイヤボンディングパッドに電解金めっきを施すためのめっきリードの配線状態を示す図である。図１３においては、Ｌ１層５０の配線２９ａとＬ４層５３の配線２９ｂとを一つの図に示すことでめっきリード２９全体を表している。めっきリード２９は分岐配線として形成することになるため、特に高速差動信号配線２７においては、めっきリード２９で反射した信号がノイズとなって差動信号に重畳し、高速動作時の不具合の原因となる。このため、上記のように本実施形態では、金端子６ｂの基となる端子パターン５５と高速差動信号用ボンディングパッド１３とに電解金めっきを施した後に開口３２ｄの部分で配線２９ａをカットすることによって、ＳＤメモリカード１００の完成状態におけるめっきリード２９の分岐配線としての長さを短くし、反射ノイズの影響を低減している。
【００３９】
高速差動信号配線２７の両脇にはシールドＧＮＤ配線２８が設けられているため、同一の配線層内（Ｌ４層５３内）だけでめっきリード２９を分岐させることができない。したがって、ペアとなった差動信号用の２本の配線の各々の途中にスルーホールを設け、他の配線層を利用して立体的にシールドＧＮＤ配線２８と交差するようにめっきリード２９を分岐させている。図１３に示す構成においては、Ｌ４層５３からスルーホール３５によってＬ１層５０にめっきリード２９を導いている。Ｌ１層５０に形成した配線２９ａによってシールドＧＮＤ配線２８と立体的に交差しためっきリード２９は、スルーホール３６によってＬ４層５３に導かれ、Ｌ４層５３に形成された配線２９ｂによって回路基板７の外周部まで延在している。
【００４０】
反射ノイズを低減するためには、めっきリード２９をスルーホール３５に近い位置、すなわち回路基板７の周縁部ではなく基板面内で切断することが有効であるため、本実施形態では、上述のようにソルダレジスト３１の開口３２ｄの部分において配線２９ａを切断している。
【００４１】
なお、シールドＧＮＤ配線２８は、高速差動信号用ボンディングパッド１３から配線とは逆方向にめっきリード３７が設けられており、スルーホール３８を介して他の配線層へ導かれて回路基板７の周縁部において切断されている。
【００４２】
図１４は、信号受信端での波形アイパターンを示す図である。図１４（ａ）はめっきリード２９をカットした場合のアイパターンを示し、図１４（ｂ）はめっきリード２９をカットしていない場合のアイパターンを示す。両者を比較すると、めっきリード２９をカットしていない場合はめっきリード２９をカットした場合と比較してジッタが大きく、立ち上がり時間や立ち下がり時間は長くなっている。また、めっきリード２９をカットしていない場合は信号のバラツキやノイズが大きいのに対し、めっきリード２９をカットすることによりこれらが改善されている。これにより、めっきリード２９をカットすることにより、高速差動信号配線２７における信号の劣化を低減できることが確認できる。
【００４３】
図１５は、回路基板７の製造工程を示す図である。まず、内層（Ｌ２層５１、Ｌ３層５２）用銅張積層板を所定のパネル寸法に切断する（ステップＳ１）。そして、所定の寸法に切断した内層用銅張積層板の両面にドライフィルム（エッチングレジスト）をラミネートする（ステップＳ２）。その後、Ｌ２層５１、Ｌ３層５２用の配線パターンをドライフィルムに焼き付ける。パターン以外の不要部分を除去してパターン形成用レジストとし、エッチングによってパターン以外の部分の銅箔を除去してグランドプレーン２１ａ、２３ａ、２５や各種配線、グランドプレーン省略部２１ｂ〜２１ｄ、２３ｂ〜２３ｄなどを形成する。さらに、残ったパターン形成用レジストを剥離してパターン形成済の内層基板を得る（ステップＳ３）。
【００４４】
パターン形成済の内層基板と外層用銅張積層板とをプリプレグを用いた積層プレスによって接着する（ステップＳ４）。得られた積層体に貫通スルーホールやビアホール、取り付け穴などの穴あけ加工を施す（ステップＳ５）。そして、貫通スルーホールの穴内部に銅めっき加工を施し、外層（Ｌ１層５０、Ｌ４層５３）及び内層（Ｌ２層５１、Ｌ３層５２）の銅箔面を電気的に接続する（ステップＳ６）。その後、積層体の両面（外層用銅張積層板の表面）にドライフィルム（エッチングレジスト）をラミネートする（ステップＳ７）。その後、Ｌ１層５０、Ｌ４層５３用の配線パターンをドライフィルムに焼き付ける。パターン以外の不要部分を除去してパターン形成用レジストとし、エッチングによってパターン以外の部分の銅箔を除去して、グランドプレーン２０ａ、２６、高速差動信号配線２７、シールドＧＮＤ配線２８、めっきリード２９などの各種配線やグランドプレーン省略部２０ｂなどを形成する。さらに、残ったパターン形成用レジストを剥離してパターン形成済の積層体を得る（ステップＳ８）。
【００４５】
次に、パターン形成済の積層体に両面にカーテンコート方式などの方法でレジスト液を塗布し、乾燥させてソルダレジスト３１、３３を形成する（ステップＳ９）。そして、最終的にソルダレジスト３１、３３を除去する部分（開口３２ａ〜３２ｄ、３４ａ〜３４ｆなど）以外の部分をＵＶ露光により硬化させた上で、未硬化部分を除去し、Ｌ１層５０及びＬ４層５３の銅箔面を部分的に露出させる（ステップＳ１０）。さらに、銅箔面を部分的に露出させたＬ１層５０及びＬ４層５３の上にめっきマスク用レジスト層を形成し、めっき加工を施す部分（金端子６ａ、６ｂ、高速差動信号用ボンディングパッド１３、ワイヤボンディングパッド１４）以外の部分を露光によって硬化させた上で、未硬化部分を除去しめっき加工を施す部分のみを露出させた上で、めっきマスク用レジスト層を除去する（ステップＳ１１）。そして、めっき加工を施す部分に下地めっきとして電解ニッケルめっき加工を施し、さらに電解金めっき加工を施す（ステップＳ１２）。めっき加工が完了した後、めっきリード切断用のエッチングレジストを形成して開口３２ｄ以外の部分を覆い、ソルダレジスト３１に設けた開口３２ｄにおいて露出しているめっきリード２９（配線２９ａ）をエッチングによって切断した上でエッチングレジストを除去する（ステップＳ１３）。その後、ルーター加工により所定の外形に切り出して回路基板７が完成する（ステップＳ１４）。
【００４６】
上記の手順で作成した回路基板７は、めっきリード２９が回路基板７の面内で切断されているため、めっきリード２９で反射した信号がノイズとなって差動信号を劣化させることを抑えることができる。また、高速モードの差動信号用の金端子６ｂに対応する位置にグランドプレーン省略部２１ｃ、２３ｃを備えるため、高速差動信号配線２７の差動インピーダンスの低下を抑え、差動信号の劣化を防止できる。さらに、高速差動信号配線２７専用のグランドプレーン２５を有するため、他の信号の影響を受けて差動信号が劣化することを防止できる。
【００４７】
ＳＤメモリカード１００を高速モードで動作させる場合には、１〜９番ピンのうち、ＶＳＳ１（３番ピン）、ＶＳＳ２（６番ピン）及びＶＤＤ１（４番ピン）以外のピンについては、通常モードでの機能を無効とする。そして、７番ピンと８番ピンとについては、通常モードとは異なる機能を割り当て、高速動作用の差動クロックＣＬＫ＋、ＣＬＫ−として使用する。したがって、１番ピン、２番ピン、５番ピン及び９番ピンについては、高速モード時は機能を停止したままであり、使用されない。なお、差動クロックＣＬＫ＋、ＣＬＫ−の周波数は最大で１５０ＭＨｚであるため、通常モード用である７、８番ピンを用いてもデータ転送速度の高速化の妨げとなることはない。通常モード用として既存のピンを用いてＣＬＫ＋、ＣＬＫ−を転送することにより、回路基板７上にこれらの転送用の端子を新たに設ける必要が無くなるため、配線レイアウト上の制約が低減される。
【００４８】
そして、差動データピンＤ０±（１１番、１２番）によるチャンネルと差動データピンＤ１±（１５番、１６番）によるチャンネルとで、ＣＬＫ±に基づいて１チャンネルあたり１．５Ｇｂｐｓデータを転送し、合わせて３００Ｍｂｙｔｅ／ｓｅｃのデータ転送速度を実現する。
【００４９】
本実施形態に係るＳＤメモリカード１００は、高速差動信号が回路基板７上で劣化することを抑制できるため、メモリパッケージ３ａ、３ｂに対するデータの入出力速度、すなわちデータ転送速度の高速化を実現可能である。
【００５０】
（第２の実施形態）
図１６は、第２の実施形態の半導体メモリカードを適用したＳＤメモリカードの高速差動信号用の金端子及び高速差動信号用のメモリコントローラワイヤボンディングパッドに電解金めっきを施すためのめっきリードを示す図である。
【００５１】
両脇にシールドＧＮＤ配線２８を有する高速差動信号配線２７は、途中で分岐することなく高速差動信号用ボンディングパッド１３まで達している。高速差動信号用ボンディングパッド１３からは、別方向に向かってめっきリード２９をなす配線２９ｃが引き出されている。Ｌ４層５３上のソルダレジスト３３に設けられた開口部３４ｇと重なる位置で配線２９ｃは切断されている。
【００５２】
本実施形態では、めっきリード２９の分岐配線としての長さは第１の実施形態と比較して長くなるが、高速差動信号配線２７の途中においてスルーホールを介して分岐配線を設ける必要がないため、スルーホール部分でインピーダンス不整合が生じて信号に反射ノイズが生じることを防止できる。
【００５３】
めっきリード２９以外の部分の構成については第１の実施形態と同様であるため、重複する説明は割愛する。
【００５４】
上記第１、第２の実施形態においては、最もノイズの影響を受けやすい差動信号配線のみめっきリードを切断しているが、他の配線のめっきリードに関しても、同様に回路基板の面内で切断することが可能であり、反射ノイズや外部からのノイズの侵入を防ぐことができる。
【００５５】
また、上記第１、第２の実施形態において、配線が存在しない部分がグランドプレーンとなっている構成を例としたが、グランドプレーンとなっている部分の一部をＶＤＤ１又はＶＤＤ２電位のＣｕプレーンとすることも可能であり、ＧＮＤだけでなくＶＤＤの電位を安定化させるのに効果的である。
【００５６】
さらに、上記第１、第２の実施形態では、ＶＤＤ１及びＶＤＤ２の二つの電源電位を有する構成としたが、動作させるＩＣ（メモリコントローラ及びメモリパッケージ）の仕様に応じて、ＶＤＤ３やＶＤＤ４などの複数の別の電源電位を持つ配線やＣｕプレーンを設けることも可能である。
【００５７】
また、上記第１、第２の実施形態では、高速差動信号用の金端子に対応する部分のグランドプレーンを省き、高速差動信号配線に対応する領域に専用のグランドプレーンを設け、かつ高速差動信号配線のめっきリードを回路基板の面内で切断した構成を例としたが、これらを全て兼ね備えている必要はなく、これらの少なくとも一つを満たす構成として実施することも可能である。上記の三つのうち少なくとも一つを満たすことで、高速モード用の差動信号が回路基板上で劣化することを防止する効果が得られる。
【００５８】
また、上記第１、第２の実施形態における部品の配置や基板レイアウトはあくまでも一例であり、本発明はこれらに限定されることはない。
【００５９】
また、上記各実施形態においては、通常モード用のピンの一部を高速モードでは別の機能に切り換えて使用する構成を例としたが、全ての通常モード用のピンが通常モード専用であってもよい。
【００６０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６１】
３ａ、３ｂ メモリパッケージ、６ａ、６ｂ 金端子、７ 回路基板、１２ メモリコントローラ、１３ 高速差動信号用ボンディングパッド、２１ａ、２３ａ、２５ グランドプレーン、２７ 高速差動信号配線、２９めっきリード、５４、５５ 金端子の基となる端子パターン、１００ ＳＤメモリカード。
【技術分野】
【０００１】
本発明の実施形態は、半導体メモリカード及びその製造方法に関する。
【背景技術】
【０００２】
近年、例えばＮＡＮＤフラッシュメモリなどの半導体メモリを用いたメモリカードは、連続撮影した静止画像や高解像度の動画像の記録といった用途にも用いられており、これらの用途においては短時間に多くの情報を読み出したり書き込んだりすること、即ちデータ転送速度の高速化が求められている。一例としては、３００ＭＢ／ｓｅｃのデータ転送速度を実現することが求められている。
【０００３】
旧来のＳＤＴＭメモリカード（以下、ＳＤメモリカードと表記する。）は、データ転送速度が高々２０ＭＢ／ｓｅｃ程度であるため、通常の動作モード（通常モード）とは別に、これよりも高速に情報を読み書き可能な動作モード（高速モード）でも使用可能とすることで、通常のホスト機器との互換性を保ちつつ高速度のデータ転送を可能とすることが提案されている。
【０００４】
半導体メモリカードにおいてデータ転送速度の高速化を実現するためには、半導体メモリを搭載する基板上においてデータ信号の劣化を防止する必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−８４９３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一つの実施形態は、半導体メモリを搭載する基板上においてデータ信号の劣化を防止した半導体メモリカード及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一つの実施形態によれば、半導体メモリと、通常モード及び通常モードよりもデータ転送速度が速い高速モードの両方での半導体メモリへのデータの読み書きを制御するメモリコントローラと、少なくとも一つの内層を有する多層プリント基板に半導体メモリ及びメモリコントローラを表裏に分けて実装した回路基板とを備える。回路基板は、メモリコントローラと外部機器との間での高速モードによるデータ入出力用としてメモリコントローラの実装面に設けられ、金めっき加工が施された高速モード用の金端子と、高速モード用の金端子とメモリコントローラの実装用のボンディングパッドとの間の高速差動信号配線と、高速差動信号配線から分岐し、回路基板の面内において高速差動信号配線との分岐点の近傍で切断された金めっき加工用のめっきリードを有する。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施形態の半導体メモリカードを適用したＳＤメモリカードの構成を模式的に示す図。
【図２】図２は、下ケース側を視点としたＳＤメモリカードの外観を示す図。
【図３】図３は、回路基板の上面側の部品配置状態を示す図。
【図４】図４は、回路基板の下面側の部品配置状態を示す図。
【図５】図５は、回路基板の断面模式図。
【図６】図６は、Ｌ１層の配線パターンの一例を示す図。
【図７】図７は、Ｌ２層の配線パターンの一例を示す図。
【図８】図８は、ＴＤＲ法による差動インピーダンスの解析結果の一例を示す図。
【図９】図９は、Ｌ３層の配線パターンの一例を示す図。
【図１０】図１０は、Ｌ４層の配線パターンの一例を示す図。
【図１１】図１１は、回路基板の上側表面に設けられるソルダレジストの開口状態を示す図。
【図１２】図１２は、回路基板の下側表面に設けられるソルダレジストの開口状態を示す図。
【図１３】図１３は、高速差動信号用の金端子及び高速差動信号用のメモリコントローラワイヤボンディングパッドに電解金めっきを施すためのめっきリードの配線状態を示す図。
【図１４】図１４は、信号受信端での波形アイパターンを示す図。
【図１５】図１５は、回路基板の製造工程を示す図。
【図１６】図１６は、第２の実施形態の半導体メモリカードを適用したＳＤメモリカードの高速差動信号用の金端子及び高速差動信号用のメモリコントローラワイヤボンディングパッドに電解金めっきを施すためのめっきリードを示す図。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、実施形態にかかる半導体メモリカード及びその製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１０】
（第１の実施形態）
図１は、第１の実施形態の半導体メモリカードを適用したＳＤメモリカードの構成を模式的に示す断面図である。ここで、図１の紙面における左方向はコネクタへの挿入方向であり、左側を「前」と定義する。同様に図１の紙面右方向はコネクタからの抜き取り方向であり、右側を「後」と定義する。さらに、図１の紙面上方向を「上」、紙面下方向を「下」と定義する。なお、以下の説明ではＳＤメモリカードを例として説明するが、本発明はＳＤメモリカードに限定されることはない。
【００１１】
図１に示すように、ＳＤメモリカード１００の外装２０は、上ケース１と下ケース２とによって形成される。
【００１２】
外装２０内には、不揮発性の半導体メモリ（例えばＮＡＮＤ型フラッシュメモリ）で形成された半導体メモリとしてのメモリパッケージ３ａ、３ｂ、及びそれらを制御するメモリコントローラ１２が実装された回路基板７が収容されている。ＳＤメモリカード１００の前方下部には、不図示の外部機器と電気的に接続され、メモリパッケージ３ａ、３ｂのデータを通常モードで入出力するための金端子６ａと、メモリパッケージ３ａ、３ｂのデータを高速モードで入出力するための金端子６ｂとが形成されている。金端子６ａ、６ｂは、回路基板７の下側の表面の配線パターンの一部を露出させ、めっき加工を施して表面を金にしたものである。
【００１３】
メモリパッケージ３ａ、３ｂは回路基板７の上面（上ケース１側）に実装されており、メモリパッケージ３ａ、３ｂを制御するメモリコントローラ１２は、回路基板７の裏面（下ケース２側）であってメモリパッケージ３ａの真下となる部分に実装されている。メモリコントローラ１２は、回路基板７の金端子６ａ、６ｂと同じ面（下面）に接着材料によって搭載され、メモリコントローラ１２の入出力パッドは回路基板７上のパッド部分にワイヤボンディングによって接続されている。これらの部分は樹脂ポッティング４によって封止されて保護されている。
【００１４】
ＳＤメモリカード１００の前後方向中央の部分は、ホスト機器への着脱の際に曲げ応力やねじり応力等が作用しやすく、またメモリパッケージ３ａ、３ｂが存在していないために構造的に弱い部分でもある。樹脂ポッティング４は、この部分にかかるように設けられているためＳＤメモリカード１００の剛性の低下は軽減されている。これにより、ＳＤメモリカード１００に曲げ応力が加わった際にクラックが発生することが防止される。
【００１５】
メモリパッケージ３ａ、３ｂに格納するデータはメモリコントローラ１２及び金端子６ａ、６ｂを介して不図示の外部機器（ホスト機器）とやり取りされる。回路基板７の裏面には、金端子６ａのうちの電源及びグランド以外の各々の端子とメモリコントローラ１２との間に配置される複数の抵抗素子５が搭載されている。ここで抵抗素子５は、例えば数［Ω］〜数１０[Ω]の抵抗値を有する。抵抗素子５は、ダンピング抵抗として機能する。一方、回路基板７の表面には後述するコンデンサ１０が複数個はんだ付けによって実装されている。
【００１６】
また、上ケース１は、ＳＤメモリカード１００の仕様などを印刷したラベルを貼るためのラベル貼り付け溝８を備えている。
【００１７】
図２は、下ケース２側を視点としたＳＤメモリカード１００の外観を示す図である。なお、図１に示した断面構造は、本図におけるＩ−Ｉ線に沿った断面である。ＳＤメモリカード１００は、通常モード用として１〜９番ピン、高速モード用として１０〜１７番ピンを備えている。通常モード用の１〜９番ピンは、下ケース２の前方の端部近傍に形成した開口７３において金端子６ａを露出させたものであり、高速モード用の１０〜１７番ピンは下ケース２の開口７３において金端子６ｂを露出させたものである。
【００１８】
１〜９番ピンは、通常のＳＤメモリカードが備えるピンと同様の位置、形状、機能となっている。すなわち、１番ピンはＤＡＴ３（データ）、２番ピンにはＣＭＤ（コマンド）、３番ピンにはＶＳＳ１（グランド）、４番ピンにはＶＤＤ１（電源）、５番ピンにはＣＬＫ（クロック）、６番ピンにはＶＳＳ２（グランド）、７番ピンにはＤＡＴ０（データ）、８番ピンにはＤＡＴ１（データ）、９番ピンにはＤＡＴ２（データ）がそれぞれ割り当てられている。
【００１９】
１０〜１７番ピンは、高速モードでのみ使用されるピンであり、１０番ピンにはＶＳＳ３（グランド）、１１番ピンにはＤ０＋（差動データ＋）、１２番ピンにはＤ０−（差動データ−）、１３番ピンにはＶＳＳ４（グランド）、１４番ピンにはＶＤＤ２（電源）、１５番ピンにはＤ１＋（差動データ＋）、１６番ピンにはＤ１−（差動データ−）、１７番ピンはＶＳＳ５（グランド）がそれぞれ割り当てられている。ＳＤメモリカード１００は、差動信号用として隣接するピンの対を二対（１１番ピンと１２番ピンとの対、１５番ピンと１６番ピンとの対）有する。１１番ピンと１２番ピンとの対は、ＶＳＳ３とＶＳＳ４とで挟まれた配置となっており、１５番ピンと１６番ピンとの対は、ＶＤＤ２が割り当てられた１４番ピンとともにＶＳＳ４とＶＳＳ５とで挟まれた配置となっている。
【００２０】
ＶＤＤ１とＶＤＤ２とは、同じ電位であっても異なる電位であっても良い。また、ＶＳＳ１〜ＶＳＳ５は、同じ電位（ＧＮＤ）を想定しているが、高速モード用の作動データピンの両側のグランドは作動信号のシールドとして機能するため、実際には完全に同じ電位になるとは限らない。このため、便宜上ＶＳＳ１〜ＶＳＳ５として区別している。
【００２１】
なお、１、２、５、７〜９番ピンからメモリコントローラ１２用のボンディングパッド（後述するワイヤボンディングパッド１４）に達する信号経路は、全てほぼ等しくされることが好ましい。なお、各信号経路の配線長が異なっても特性に支障が無い場合は、配線長が異なるように設計することも可能である。
【００２２】
差動信号用のピン（１１、１２、１５、１６番ピン）をなす金端子６ｂは、通常モード用のデータピン（１、７〜９番ピン）をなす金端子６ａよりも小さく形成されており、負荷容量を減少させたことで高速動作を実現しやすくなっている。なお、１０〜１７番ピンは、高速モードにおいてのみ使用されるため、差動信号用のピンをなす金端子６ｂを通常モード用のデータピンをなす金端子６ａと比較して小さくしたとしても、従来のホスト機器（通常のＳＤカードのみに対応したホスト機器）との互換性は失われない。また、所望のデータ転送速度を実現できるのであれば、差動信号用のピンをなす金端子６ｂを通常モード用のデータピンをなす金端子６ａと同じ大きさで形成することも可能である。
【００２３】
差動信号用のピンの対は、各々１チャンネル分のデータ転送機能を備えており、ＳＤメモリカード１００は高速モード用として合計２チャンネル分のデータ転送機能を持っている。
【００２４】
後段で説明するように、１１、１２、１５、１６番ピンから、高速モード用ボンディングパッド（後述する高速差動信号用ボンディングパッド１３）に達する信号経路の各々は、全てほぼ等しくされる。なお、各信号経路の配線長が異なっても特性に支障が無い場合は、配線長が異なるように設計することも可能である。また、１１番ピンに接続された配線と１２番ピンに接続された配線とは、差動信号を効率よく伝送するために並行に配線を行う。同様に、１５番ピンに接続された配線と１６番ピンに接続された配線も並行に配線を行う。さらに、１１番ピンから延びるＤ０＋と１２番ピンから延びるＤ０−との配線のペアは、１０番ピンから延びるＶＳＳ３の配線と１３番ピンから延びるＶＳＳ４の配線の間に配置する。同様に、１５番ピンから延びるＤ１＋と１６番ピンから延びるＤ１−との配線のペアは、１３番ピンから延びるＶＳＳ４の配線と１７番ピンから延びるＶＳＳ５の配線の間に配置する。
【００２５】
図３は、回路基板７の上面側の部品配置状態を示す図である。回路基板７の上面には、同じサイズのメモリパッケージ３ａ、３ｂが二つ並べて配置されている。メモリパッケージ３ａ、３ｂは、入出力ピン３ｃを用いて回路基板７にはんだ実装されている。回路基板７の上面周縁部にはコンデンサ１０及びメモリパッケージ３ａ、３ｂの保護用のヒューズ１１が複数個はんだ付けによって実装されている。コンデンサ１０は、主として電源ノイズを低減して電源電圧を安定化するためのバイパスコンデンサ又はデカップリングコンデンサとして機能する。
【００２６】
図４は、回路基板７の下面側の部品配置状態を示す図である。メモリコントローラ１２は回路基板７の下面に設けられた高速差動信号用ボンディングパッド１３及びワイヤボンディングパッド１４にボンディングワイヤ１５を介して接続され、樹脂ポッティング４で封止されている。また、回路基板７の下面には、メモリコントローラ１２をテストするためテスト用パッド１６が設けられており、メモリコントローラ１２を回路基板７に実装した後で検査することが可能となっている。
【００２７】
図５は、回路基板７の断面模式図である。本実施形態において、回路基板７は、上側から順にＬ１層５０、Ｌ２層５１、Ｌ３層５２及びＬ４層５３の四つの配線層を有する多層プリント基板を用いて構成されている。Ｌ１層５０はソルダレジスト３１で覆われており、開口３２を介して配線パターンの一部が露出している。また、Ｌ４層５３はソルダレジスト３３で覆われており、開口３４を介して配線パターンの一部が露出している。内層であるＬ２層５１及びＬ３層５２の配線パターンは露出していない。なお、以下の説明では四つの配線層を備えた回路基板７を例とするが、配線層の数はこれに限定されることはない。
【００２８】
図６は、Ｌ１層５０の配線パターンの一例を示す図である。なお、特徴を説明する上で不要な配線については図示を省略している。Ｌ１層５０には、メモリパッケージ３ａ、３ｂ各々の入出力ピンが電気的に接続されるメモリパッケージ実装用パッド１７が複数設けられている。また、Ｌ１層５０には、コンデンサ１０及びヒューズ１１の実装用にコンデンサ実装用パッド１８及びヒューズ実装用パッド１９も設けられている。Ｌ１層５０には、配線が存在しない部分にはＧＮＤ電位を持つＣｕプレーンがほぼ全面に設けられていてグランドプレーン２０ａを形成している。ただし、通常モードのデータピン及び信号用ピン（１、２、５、７〜９番ピン）をなす金端子６ａに対応する部分には、グランドプレーン２０ａが存在しないグランドプレーン省略部２０ｂを設けたレイアウトとなっている。金端子６ａ、６ｂが二列に配置されていることにより、金端子６ａとメモリコントローラ１２との距離が通常モード専用のＳＤメモリカードよりも長くなるが、通常モードのデータピン及び信号用ピンをなす金端子６ａに対応する部分にグランドプレーン省略部２０ｂが設けられているため、配線長の増加による信号特性の劣化を防止できる。また、Ｌ１層５０には、後述するめっきリード２９の一部をなす配線２９ａが形成されている。さらに、Ｌ１層５０には、メモリパッケージ３ａ、３ｂやコンデンサ１０などに電力を供給するために電源配線６１が形成されている。
【００２９】
図７は、Ｌ２層５１の配線パターンの一例を示す図である。なお、特徴を説明する上で不要な配線については図示を省略している。配線が存在しない部分にはＧＮＤ電位を持つＣｕプレーンがほぼ全面に設けられていてグランドプレーン２１ａを形成している。Ｌ１層５０と同様にＬ２層５１は、通常モードのデータピン及び信号用ピンをなす金端子６ａに対応する部分には、グランドプレーン２１ａが存在しないグランドプレーン省略部２１ｂを設けたレイアウトとなっている。さらに、Ｌ２層５１は、抵抗素子５の実装箇所と対応する位置にもグランドプレーン２１ａが存在しないグランドプレーン省略部２１ｃを設けたレイアウトとなっており、金端子６ａとメモリコントローラ１２との間の配線長の増加による信号特性の劣化を防止する効果を高めている。
【００３０】
加えて、Ｌ２層５１は、高速モードの差動信号用ピン（１１、１２、１５、１６番ピン）をなす金端子６ｂと対応する位置にもグランドプレーン２１ａが存在しないグランドプレーン省略部２１ｄを設けたレイアウトとなっている。差動信号用ピンをなす金端子６ｂと対応する位置にもグランドプレーン省略部２１ｄを設けたレイアウトとすることにより、グランドプレーン２１ａの容量による差動インピーダンスの低下を防止し、差動インピーダンスを他の差動配線部分と同様に保って高速信号伝送のためのインピーダンス整合を図る効果が得られる。さらに、Ｌ２層５１には、メモリパッケージ３ａ、３ｂやコンデンサ１０などに電力を供給するために電源配線６２が形成されている。
【００３１】
図８は、ＴＤＲ法による差動インピーダンスの解析結果の一例を示す図であり、図８（ａ）は高速モードの差動信号用の金端子部分のグランドプレーンを省いた場合の解析結果、図８（ｂ）は高速モードの差動信号用の金端子部分にもグランドプレーンを設けた場合の解析結果である。図８（ａ）、（ｂ）においてホスト側から見た場合とは、メモリカードを挿入したコネクタとホスト装置との間でインピーダンスを測定した場合の測定結果であり、カード側から見た場合とは、高速差動信号用ボンディングパッド１３の部分でインピーダンスを測定した場合の測定結果である。高速モードの差動信号用の金端子部分のグランドプレーンを省くことにより、カード側から見た場合、ホスト側から見た場合ともに差動インピーダンスの低下量は４５Ω程度小さくなっており、インピーダンス特性が改善されていることが確認できる。
【００３２】
また、図７に示すＬ２層５１では、通常モード用の金端子６ａに対応する部分のうち、データピン及び信号用ピン以外のピン（３、４、６番ピン）に対応する部分についてはフローティング電位の配線２２が設けられている。３、４、６番ピンをなす金端子６ａに対応する部分にフローティング電位の配線２２を設けることにより、グランドプレーン２１ａを設ける場合よりも端子部分の容量を低減できる。また、３、４、６番ピンをなす金端子６ａに対応する部分の配線を無くしてしまうと、回路基板７の断面方向で層構成がアンバランスとなり、回路基板７の厚さにばらつきが生じたり、回路基板７の反りが大きくなったりするが、フローティング電位の配線２２を設けることによって、これらの問題を回避できる。
【００３３】
図９は、Ｌ３層５２の配線パターンの一例を示す図である。なお、特徴を説明する上で不要な配線については図示を省略している。グランドプレーン省略部２３ｂ〜２３ｄを設けてグランドプレーン２３ａの一部を省くことと、フローティング電位の配線２４を設けることについては図７に示したＬ２層５１と同様である。加えて、Ｌ３層５２には、後述するＬ４層５３に形成される高速差動信号配線２７の近傍領域と断面方向に隣接するように高速モード用のグランドプレーン２５が設けられる。高速モード用のグランドプレーン２５は、グランドプレーン２３ａとは電気的に分離されている。このため、高速モードの差動信号に周辺の電源・ＧＮＤのノイズの影響が及ぶことは防止される。なお、ここでは差動信号用以外の高速モード用ピン（１０、１３、１４、１７番ピン）に対応する部分にも高速モード用のグランドプレーン２５を設けているが、少なくとも高速差動信号配線２７の近傍領域に対応する部分に設けられていれば良い。さらに、Ｌ３層５１には、メモリパッケージ３ａ、３ｂやコンデンサ１０などに電力を供給するために電源配線６３が形成されている。
【００３４】
図１０は、Ｌ４層５３の配線パターンの一例を示す図である。配線が存在しない部分にはＧＮＤ電位を持つＣｕプレーンがほぼ全面に設けられていてグランドプレーン２６を形成している。金端子６ａ及び金端子６ｂの各々に対応する位置には、基となる端子パターン５４、５５が形成されている。高速モードの差動信号用のピン（１１、１２、１５、１６番ピン）をなす金端子６ｂの基となる端子パターン５５の対とメモリコントローラ１２の実装用の高速差動信号用ボンディングパッド１３とを結ぶ一対の配線（高速差動信号配線２７）は、二対ともに２本の配線が互いに平行かつ等長であり、可能な限り短く形成されている。高速差動信号配線２７の両脇には、シールドとなるシールドＧＮＤ配線２８が高速差動信号配線２７に沿って形成されている。このため、高速差動信号配線２７はスルーホールを介して他の配線層を経由することなく、Ｌ４層５３のみに配線されている。高速差動信号配線２７は、均一の差動インピーダンスを保つように、高速モードの差動信号用のピンをなす金端子６ｂの基となる端子パターン５５と高速差動信号用ボンディングパッド１３との間を接続している。
【００３５】
また、Ｌ４層５３には、メモリコントローラ１２をワイヤボンディング１５で接続するためのワイヤボンディングパッド１４が設けられている。さらに、金端子６ｂの基となる端子パターン５５と高速差動信号用ボンディングパッド１３とに電解金めっきを施すための後述するめっきリード２９の一部をなす配線２９ｂが回路基板７の外周部に向かって配線されている。さらに、Ｌ４層５３には、抵抗素子５の実装用に抵抗素子実装用パッド３０も設けられている。
【００３６】
図１１は、回路基板７の上側表面に設けられるソルダレジスト３１の開口状態を示す図である。ソルダレジスト３１は、メモリパッケージ実装用パッド１７に対応する開口３２ａ、コンデンサ実装用パッド１８に対応する開口３２ｂ、ヒューズ実装用パッド１９に対応する開口３２ｃに加えて、配線２９ａの途中に当たる部分にも開口３２ｄが設けられている。
【００３７】
図１２は、回路基板７の下側表面に設けられるソルダレジスト３３の開口状態を示す図である。ソルダレジスト３３は、金端子６ａに対応する開口３４ａ、金端子６ｂに対応する開口３４ｂ、抵抗素子５に対応する開口３４ｃ、高速差動信号用ボンディングパッド１３に対応する開口３４ｄ、ワイヤボンディングパッド１４に対応する開口３４ｅ、テスト用パッド１６に対応する開口３４ｆが設けられる。
【００３８】
図１３は、高速差動信号用の金端子及び高速差動信号用のメモリコントローラワイヤボンディングパッドに電解金めっきを施すためのめっきリードの配線状態を示す図である。図１３においては、Ｌ１層５０の配線２９ａとＬ４層５３の配線２９ｂとを一つの図に示すことでめっきリード２９全体を表している。めっきリード２９は分岐配線として形成することになるため、特に高速差動信号配線２７においては、めっきリード２９で反射した信号がノイズとなって差動信号に重畳し、高速動作時の不具合の原因となる。このため、上記のように本実施形態では、金端子６ｂの基となる端子パターン５５と高速差動信号用ボンディングパッド１３とに電解金めっきを施した後に開口３２ｄの部分で配線２９ａをカットすることによって、ＳＤメモリカード１００の完成状態におけるめっきリード２９の分岐配線としての長さを短くし、反射ノイズの影響を低減している。
【００３９】
高速差動信号配線２７の両脇にはシールドＧＮＤ配線２８が設けられているため、同一の配線層内（Ｌ４層５３内）だけでめっきリード２９を分岐させることができない。したがって、ペアとなった差動信号用の２本の配線の各々の途中にスルーホールを設け、他の配線層を利用して立体的にシールドＧＮＤ配線２８と交差するようにめっきリード２９を分岐させている。図１３に示す構成においては、Ｌ４層５３からスルーホール３５によってＬ１層５０にめっきリード２９を導いている。Ｌ１層５０に形成した配線２９ａによってシールドＧＮＤ配線２８と立体的に交差しためっきリード２９は、スルーホール３６によってＬ４層５３に導かれ、Ｌ４層５３に形成された配線２９ｂによって回路基板７の外周部まで延在している。
【００４０】
反射ノイズを低減するためには、めっきリード２９をスルーホール３５に近い位置、すなわち回路基板７の周縁部ではなく基板面内で切断することが有効であるため、本実施形態では、上述のようにソルダレジスト３１の開口３２ｄの部分において配線２９ａを切断している。
【００４１】
なお、シールドＧＮＤ配線２８は、高速差動信号用ボンディングパッド１３から配線とは逆方向にめっきリード３７が設けられており、スルーホール３８を介して他の配線層へ導かれて回路基板７の周縁部において切断されている。
【００４２】
図１４は、信号受信端での波形アイパターンを示す図である。図１４（ａ）はめっきリード２９をカットした場合のアイパターンを示し、図１４（ｂ）はめっきリード２９をカットしていない場合のアイパターンを示す。両者を比較すると、めっきリード２９をカットしていない場合はめっきリード２９をカットした場合と比較してジッタが大きく、立ち上がり時間や立ち下がり時間は長くなっている。また、めっきリード２９をカットしていない場合は信号のバラツキやノイズが大きいのに対し、めっきリード２９をカットすることによりこれらが改善されている。これにより、めっきリード２９をカットすることにより、高速差動信号配線２７における信号の劣化を低減できることが確認できる。
【００４３】
図１５は、回路基板７の製造工程を示す図である。まず、内層（Ｌ２層５１、Ｌ３層５２）用銅張積層板を所定のパネル寸法に切断する（ステップＳ１）。そして、所定の寸法に切断した内層用銅張積層板の両面にドライフィルム（エッチングレジスト）をラミネートする（ステップＳ２）。その後、Ｌ２層５１、Ｌ３層５２用の配線パターンをドライフィルムに焼き付ける。パターン以外の不要部分を除去してパターン形成用レジストとし、エッチングによってパターン以外の部分の銅箔を除去してグランドプレーン２１ａ、２３ａ、２５や各種配線、グランドプレーン省略部２１ｂ〜２１ｄ、２３ｂ〜２３ｄなどを形成する。さらに、残ったパターン形成用レジストを剥離してパターン形成済の内層基板を得る（ステップＳ３）。
【００４４】
パターン形成済の内層基板と外層用銅張積層板とをプリプレグを用いた積層プレスによって接着する（ステップＳ４）。得られた積層体に貫通スルーホールやビアホール、取り付け穴などの穴あけ加工を施す（ステップＳ５）。そして、貫通スルーホールの穴内部に銅めっき加工を施し、外層（Ｌ１層５０、Ｌ４層５３）及び内層（Ｌ２層５１、Ｌ３層５２）の銅箔面を電気的に接続する（ステップＳ６）。その後、積層体の両面（外層用銅張積層板の表面）にドライフィルム（エッチングレジスト）をラミネートする（ステップＳ７）。その後、Ｌ１層５０、Ｌ４層５３用の配線パターンをドライフィルムに焼き付ける。パターン以外の不要部分を除去してパターン形成用レジストとし、エッチングによってパターン以外の部分の銅箔を除去して、グランドプレーン２０ａ、２６、高速差動信号配線２７、シールドＧＮＤ配線２８、めっきリード２９などの各種配線やグランドプレーン省略部２０ｂなどを形成する。さらに、残ったパターン形成用レジストを剥離してパターン形成済の積層体を得る（ステップＳ８）。
【００４５】
次に、パターン形成済の積層体に両面にカーテンコート方式などの方法でレジスト液を塗布し、乾燥させてソルダレジスト３１、３３を形成する（ステップＳ９）。そして、最終的にソルダレジスト３１、３３を除去する部分（開口３２ａ〜３２ｄ、３４ａ〜３４ｆなど）以外の部分をＵＶ露光により硬化させた上で、未硬化部分を除去し、Ｌ１層５０及びＬ４層５３の銅箔面を部分的に露出させる（ステップＳ１０）。さらに、銅箔面を部分的に露出させたＬ１層５０及びＬ４層５３の上にめっきマスク用レジスト層を形成し、めっき加工を施す部分（金端子６ａ、６ｂ、高速差動信号用ボンディングパッド１３、ワイヤボンディングパッド１４）以外の部分を露光によって硬化させた上で、未硬化部分を除去しめっき加工を施す部分のみを露出させた上で、めっきマスク用レジスト層を除去する（ステップＳ１１）。そして、めっき加工を施す部分に下地めっきとして電解ニッケルめっき加工を施し、さらに電解金めっき加工を施す（ステップＳ１２）。めっき加工が完了した後、めっきリード切断用のエッチングレジストを形成して開口３２ｄ以外の部分を覆い、ソルダレジスト３１に設けた開口３２ｄにおいて露出しているめっきリード２９（配線２９ａ）をエッチングによって切断した上でエッチングレジストを除去する（ステップＳ１３）。その後、ルーター加工により所定の外形に切り出して回路基板７が完成する（ステップＳ１４）。
【００４６】
上記の手順で作成した回路基板７は、めっきリード２９が回路基板７の面内で切断されているため、めっきリード２９で反射した信号がノイズとなって差動信号を劣化させることを抑えることができる。また、高速モードの差動信号用の金端子６ｂに対応する位置にグランドプレーン省略部２１ｃ、２３ｃを備えるため、高速差動信号配線２７の差動インピーダンスの低下を抑え、差動信号の劣化を防止できる。さらに、高速差動信号配線２７専用のグランドプレーン２５を有するため、他の信号の影響を受けて差動信号が劣化することを防止できる。
【００４７】
ＳＤメモリカード１００を高速モードで動作させる場合には、１〜９番ピンのうち、ＶＳＳ１（３番ピン）、ＶＳＳ２（６番ピン）及びＶＤＤ１（４番ピン）以外のピンについては、通常モードでの機能を無効とする。そして、７番ピンと８番ピンとについては、通常モードとは異なる機能を割り当て、高速動作用の差動クロックＣＬＫ＋、ＣＬＫ−として使用する。したがって、１番ピン、２番ピン、５番ピン及び９番ピンについては、高速モード時は機能を停止したままであり、使用されない。なお、差動クロックＣＬＫ＋、ＣＬＫ−の周波数は最大で１５０ＭＨｚであるため、通常モード用である７、８番ピンを用いてもデータ転送速度の高速化の妨げとなることはない。通常モード用として既存のピンを用いてＣＬＫ＋、ＣＬＫ−を転送することにより、回路基板７上にこれらの転送用の端子を新たに設ける必要が無くなるため、配線レイアウト上の制約が低減される。
【００４８】
そして、差動データピンＤ０±（１１番、１２番）によるチャンネルと差動データピンＤ１±（１５番、１６番）によるチャンネルとで、ＣＬＫ±に基づいて１チャンネルあたり１．５Ｇｂｐｓデータを転送し、合わせて３００Ｍｂｙｔｅ／ｓｅｃのデータ転送速度を実現する。
【００４９】
本実施形態に係るＳＤメモリカード１００は、高速差動信号が回路基板７上で劣化することを抑制できるため、メモリパッケージ３ａ、３ｂに対するデータの入出力速度、すなわちデータ転送速度の高速化を実現可能である。
【００５０】
（第２の実施形態）
図１６は、第２の実施形態の半導体メモリカードを適用したＳＤメモリカードの高速差動信号用の金端子及び高速差動信号用のメモリコントローラワイヤボンディングパッドに電解金めっきを施すためのめっきリードを示す図である。
【００５１】
両脇にシールドＧＮＤ配線２８を有する高速差動信号配線２７は、途中で分岐することなく高速差動信号用ボンディングパッド１３まで達している。高速差動信号用ボンディングパッド１３からは、別方向に向かってめっきリード２９をなす配線２９ｃが引き出されている。Ｌ４層５３上のソルダレジスト３３に設けられた開口部３４ｇと重なる位置で配線２９ｃは切断されている。
【００５２】
本実施形態では、めっきリード２９の分岐配線としての長さは第１の実施形態と比較して長くなるが、高速差動信号配線２７の途中においてスルーホールを介して分岐配線を設ける必要がないため、スルーホール部分でインピーダンス不整合が生じて信号に反射ノイズが生じることを防止できる。
【００５３】
めっきリード２９以外の部分の構成については第１の実施形態と同様であるため、重複する説明は割愛する。
【００５４】
上記第１、第２の実施形態においては、最もノイズの影響を受けやすい差動信号配線のみめっきリードを切断しているが、他の配線のめっきリードに関しても、同様に回路基板の面内で切断することが可能であり、反射ノイズや外部からのノイズの侵入を防ぐことができる。
【００５５】
また、上記第１、第２の実施形態において、配線が存在しない部分がグランドプレーンとなっている構成を例としたが、グランドプレーンとなっている部分の一部をＶＤＤ１又はＶＤＤ２電位のＣｕプレーンとすることも可能であり、ＧＮＤだけでなくＶＤＤの電位を安定化させるのに効果的である。
【００５６】
さらに、上記第１、第２の実施形態では、ＶＤＤ１及びＶＤＤ２の二つの電源電位を有する構成としたが、動作させるＩＣ（メモリコントローラ及びメモリパッケージ）の仕様に応じて、ＶＤＤ３やＶＤＤ４などの複数の別の電源電位を持つ配線やＣｕプレーンを設けることも可能である。
【００５７】
また、上記第１、第２の実施形態では、高速差動信号用の金端子に対応する部分のグランドプレーンを省き、高速差動信号配線に対応する領域に専用のグランドプレーンを設け、かつ高速差動信号配線のめっきリードを回路基板の面内で切断した構成を例としたが、これらを全て兼ね備えている必要はなく、これらの少なくとも一つを満たす構成として実施することも可能である。上記の三つのうち少なくとも一つを満たすことで、高速モード用の差動信号が回路基板上で劣化することを防止する効果が得られる。
【００５８】
また、上記第１、第２の実施形態における部品の配置や基板レイアウトはあくまでも一例であり、本発明はこれらに限定されることはない。
【００５９】
また、上記各実施形態においては、通常モード用のピンの一部を高速モードでは別の機能に切り換えて使用する構成を例としたが、全ての通常モード用のピンが通常モード専用であってもよい。
【００６０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６１】
３ａ、３ｂ メモリパッケージ、６ａ、６ｂ 金端子、７ 回路基板、１２ メモリコントローラ、１３ 高速差動信号用ボンディングパッド、２１ａ、２３ａ、２５ グランドプレーン、２７ 高速差動信号配線、２９めっきリード、５４、５５ 金端子の基となる端子パターン、１００ ＳＤメモリカード。
【特許請求の範囲】
【請求項１】
半導体メモリと、
通常モード及び該通常モードよりもデータ転送速度が速い高速モードの両方での前記半導体メモリへのデータの読み書きを制御するメモリコントローラと、
少なくとも一つの内層を有する多層プリント基板に前記半導体メモリ及び前記メモリコントローラを表裏に分けて実装した回路基板とを備え、
前記回路基板は、
前記メモリコントローラと外部機器との間での前記高速モードによるデータ入出力用として前記メモリコントローラの実装面に設けられ、金めっき加工が施された高速モード用の金端子と、
前記高速モード用の金端子と前記メモリコントローラの実装用のボンディングパッドとの間の高速差動信号配線と、
前記高速差動信号配線から分岐し、前記回路基板の面内において前記高速差動信号配線との分岐点の近傍で切断された前記金めっき加工用のめっきリードを有することを特徴とする半導体メモリカード。
【請求項２】
前記回路基板は、前記高速モード用の金端子の配置位置に対応する部分がくり抜かれたグランドプレーンを前記内層に有することを特徴とする請求項１記載の半導体メモリカード。
【請求項３】
前記回路基板は、前記高速差動信号配線が設けられた配線層と積層方向に隣接する配線層に、通常モード用のグランドプレーンとは電気的に分離された前記高速差動信号配線用のグランドプレーンを、前記高速差動信号配線の近傍領域と対応する領域に備えることを特徴とする請求項１又は２記載の半導体メモリカード。
【請求項４】
前記めっきリードを、前記高速差動信号配線が設けられた配線層とは別の配線層に導いて分岐させるスルーホールを有し、
前記めっきリードは、前記別の配線層において切断されていることを特徴とする請求項１から３のいずれか１項記載の半導体メモリカード。
【請求項５】
半導体メモリと、
通常モード及び該通常モードよりもデータ転送速度が速い高速モードの両方での前記半導体メモリへのデータの読み書きを制御するメモリコントローラと、少なくとも一つの内層を有する多層プリント基板に前記半導体メモリ及び前記メモリコントローラを表裏に分けて実装した回路基板とを備えた半導体メモリカードの製造方法であって、
前記プリント基板の製造時に、
前記メモリコントローラと外部機器との間での前記高速モードによるデータ入出力用の金端子の基とする端子パターンを前記メモリコントローラの実装面に設け、
前記端子パターンと前記メモリコントローラの実装用のボンディングパッドとの間の高速差動信号配線から分岐するめっきリードを設け、
前記めっきリードを介して前記端子パターンと前記メモリコントローラの実装用のボンディングパッドとに金めっき加工を施し、
前記めっきリードを前記回路基板の面内において切断することを特徴とする半導体メモリカードの製造方法。
【請求項１】
半導体メモリと、
通常モード及び該通常モードよりもデータ転送速度が速い高速モードの両方での前記半導体メモリへのデータの読み書きを制御するメモリコントローラと、
少なくとも一つの内層を有する多層プリント基板に前記半導体メモリ及び前記メモリコントローラを表裏に分けて実装した回路基板とを備え、
前記回路基板は、
前記メモリコントローラと外部機器との間での前記高速モードによるデータ入出力用として前記メモリコントローラの実装面に設けられ、金めっき加工が施された高速モード用の金端子と、
前記高速モード用の金端子と前記メモリコントローラの実装用のボンディングパッドとの間の高速差動信号配線と、
前記高速差動信号配線から分岐し、前記回路基板の面内において前記高速差動信号配線との分岐点の近傍で切断された前記金めっき加工用のめっきリードを有することを特徴とする半導体メモリカード。
【請求項２】
前記回路基板は、前記高速モード用の金端子の配置位置に対応する部分がくり抜かれたグランドプレーンを前記内層に有することを特徴とする請求項１記載の半導体メモリカード。
【請求項３】
前記回路基板は、前記高速差動信号配線が設けられた配線層と積層方向に隣接する配線層に、通常モード用のグランドプレーンとは電気的に分離された前記高速差動信号配線用のグランドプレーンを、前記高速差動信号配線の近傍領域と対応する領域に備えることを特徴とする請求項１又は２記載の半導体メモリカード。
【請求項４】
前記めっきリードを、前記高速差動信号配線が設けられた配線層とは別の配線層に導いて分岐させるスルーホールを有し、
前記めっきリードは、前記別の配線層において切断されていることを特徴とする請求項１から３のいずれか１項記載の半導体メモリカード。
【請求項５】
半導体メモリと、
通常モード及び該通常モードよりもデータ転送速度が速い高速モードの両方での前記半導体メモリへのデータの読み書きを制御するメモリコントローラと、少なくとも一つの内層を有する多層プリント基板に前記半導体メモリ及び前記メモリコントローラを表裏に分けて実装した回路基板とを備えた半導体メモリカードの製造方法であって、
前記プリント基板の製造時に、
前記メモリコントローラと外部機器との間での前記高速モードによるデータ入出力用の金端子の基とする端子パターンを前記メモリコントローラの実装面に設け、
前記端子パターンと前記メモリコントローラの実装用のボンディングパッドとの間の高速差動信号配線から分岐するめっきリードを設け、
前記めっきリードを介して前記端子パターンと前記メモリコントローラの実装用のボンディングパッドとに金めっき加工を施し、
前記めっきリードを前記回路基板の面内において切断することを特徴とする半導体メモリカードの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図８】
【図１１】
【図１２】
【図１４】
【図１５】
【図１６】
【図６】
【図７】
【図９】
【図１０】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図８】
【図１１】
【図１２】
【図１４】
【図１５】
【図１６】
【図６】
【図７】
【図９】
【図１０】
【図１３】
【公開番号】特開２０１３−６９０１９（Ｐ２０１３−６９０１９Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０５６３６（Ｐ２０１１−２０５６３６）
【出願日】平成２３年９月２１日（２０１１．９．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２１日（２０１１．９．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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