半導体メモリ装置およびその製造方法
【課題】消去、書き込みを繰り返してもＯＮ／ＯＦＦ比を高く維持できる半導体メモリ装置を提供する。
【解決手段】本発明に係る半導体メモリ装置１００は、基板１０と、基板１０の上に形成された炭化シリコン層２０と、炭化シリコン層２０の上に形成された金属酸化物層３０と、金属酸化物層３０と電気的に接続された第１電極４０と、基板１０と電気的に接続された第２電極５０と、を含む。
【解決手段】本発明に係る半導体メモリ装置１００は、基板１０と、基板１０の上に形成された炭化シリコン層２０と、炭化シリコン層２０の上に形成された金属酸化物層３０と、金属酸化物層３０と電気的に接続された第１電極４０と、基板１０と電気的に接続された第２電極５０と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ装置は、情報の記憶装置として様々な分野で用いられている。従来の半導体メモリ装置としては、フラッシュメモリやＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）などが用いられており、これらは、３つの電極を有する３端子メモリである。近年、記憶情報の拡大の要請に伴って、２つの電極で制御可能な２端子メモリが期待されている。２端子メモリは、３端子メモリに比較して電極数が減るため、回路基板でのメモリ１個当たりにおける占有面積が少なくなる。したがって、回路基板の単位面積当たりのメモリ数を増加することができ、面積当たりの情報量、すなわち記憶情報密度を拡大することができる。これにより、面積の小さい基板で、取り扱える情報量の多い記憶装置の作製が可能になる。
【０００３】
例えば、特許文献１には、２端子メモリとして、ＳｉＣ層を用いた不揮発性抵抗変化型メモリが記載されている。この２端子メモリは、Ｓｉ基板上にＳｉＣ層を形成し、ＳｉＣ層上にＳｉＯｘ層を形成し、ＳｉＯｘ層上にＳｉＯ２層を形成して構成されている。ＳｉＯ２側には電気的に接続された第１電極が、Ｓｉ基板側には電気的に接続された第２電極が形成されている。この２端子メモリは、電子がＳｉＯｘ層等に発生するドナー型欠陥に捕獲されるとＯＮ状態となり、電子がドナー型欠陥から放出されるとＯＦＦ状態となる。具体的には、第２電極に対して第１電極に正の閾値電圧Ｖ＋以上の電圧を加えると、電子がＳｉ基板側から供給されてドナー型欠陥に捕獲され、ＯＮ状態となる。逆に、第２電極に対して第１電極に大きさが閾値電圧Ｖ−以上の負の電圧を加えると、ドナー型欠陥に捕獲された電子がＳｉＣ層を通過してＳｉ基板側に放出され、ＯＦＦ状態となる。そして、ＯＮ状態を理論値“１”の記憶、ＯＦＦ状態を理論値“０”の記憶とするメモリ動作として対応させることができる。例えば、ＯＦＦ状態からＯＮ状態に遷移することは、情報“１”の書き込みに対応し、ＯＮ状態からＯＦＦ状態に遷移することは、情報の消去または情報“０”の書き込みに対応する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−５０４１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のような２端子のメモリ装置では、例えば、消去電圧を印加してもＳｉ酸化層よりＳｉＣ層にかかる電圧が低く、ＳｉＣ層の電界が十分に高くならないために、消去の際に完全に捕獲電子をＳｉＣ層からＳｉ基板側（第２電極側）に放出させることができず、捕獲電子がドナー型欠陥に残る場合がある。そのため、完全にＯＦＦ状態が得られず、ＯＮ／ＯＦＦ比が小さくなる場合がある。しかも消去の度に、次第に残る電子数が増加するために、少ない書き換え回数でＯＦＦ状態が得られなくなり、消去できなくなる。すなわち、少ない書き換え回数で理論値“０”が得られなくなる問題が生じる。
【０００６】
本発明のいくつかの態様に係る目的の１つは、消去、書き込みを繰り返してもＯＮ／ＯＦＦ比を高く維持できる半導体メモリ装置を提供することにある。また、本発明のいくつかの態様に係る目的の１つは、上記の半導体メモリ装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る半導体メモリ装置は、
基板と、
前記基板の上に形成された炭化シリコン層と、
前記炭化シリコン層の上に形成された金属酸化物層と、
前記金属酸化物層と電気的に接続された第１電極と、
前記基板と電気的に接続された第２電極と、
を含む。
【０００８】
このような半導体メモリ装置によれば、後述する実施例に示すように、消去、書き込みを繰り返してもＯＮ／ＯＦＦ比を高く維持することができる。これは、形成された捕獲準位に捕獲した電子を、金属酸化物層側（第１電極側）に放出することができるためだと推測される。
【０００９】
なお、本発明に係る記載では、「電気的に接続」という文言を、例えば、「特定の部材（以下「Ａ部材」という）に「電気的に接続」された他の特定の部材（以下「Ｂ部材」という）」などと用いている。本発明に係る記載では、この例のような場合に、Ａ部材とＢ部材とが、直接接して電気的に接続されているような場合と、Ａ部材とＢ部材とが、他の部材を介して電気的に接続されているような場合とが含まれるものとして、「電気的に接続」という文言を用いている。
【００１０】
本発明に係る半導体メモリ装置において、
前記炭化シリコン層は、
前記金属酸化物層との界面に、金属が拡散された金属拡散層を有してもよい。
【００１１】
本発明に係る半導体メモリ装置において、
前記金属酸化物層は、酸化アルミニウム層であり、
前記金属拡散層に拡散された前記金属は、アルミニウムであってもよい。
【００１２】
本発明に係る半導体メモリ装置において、
前記金属拡散層は、ＳｉＯｘ（ただし、０＜ｘ＜２）を含んでいてもよい。
【００１３】
本発明に係る半導体メモリ装置において、
前記炭化シリコン層は、前記金属酸化物層との界面において、前記第１電極から注入された電子を、捕獲および放出する層であり、
前記金属酸化物層は、前記電子をトンネルする層であり、
前記第１電極と前記第２電極との間に電圧が印加されることによって、情報の書き込みおよび消去を行ってもよい。
【００１４】
本発明に係る半導体メモリ装置の製造方法は、
基板の上に炭化シリコン層を形成する工程と、
前記炭化シリコン層の上に金属層を形成する工程と、
前記金属層を酸素雰囲気中で熱処理して、金属酸化物層を形成する工程と、
前記金属酸化物層と電気的に接続する第１電極を形成する工程と、
前記基板と電気的に接続する第２電極を形成する工程と、
を含む。
【００１５】
本発明に係る半導体メモリ装置の製造方法において、
前記金属酸化物層を形成する工程における前記熱処理によって、前記金属層を構成する金属の一部は、前記炭化シリコン層に拡散して、金属拡散層が形成されてもよい。
【００１６】
本発明に係る半導体メモリ装置の製造方法において、
前記金属層は、アルミニウム層であり、
前記金属酸化物層は、酸化アルミニウム層であり、
前記炭化シリコン層に拡散する前記金属は、アルミニウムであってもよい。
【００１７】
本発明に係る半導体メモリ装置の製造方法において、
前記金属酸化物層を形成する工程における前記熱処理によって、前記金属拡散層は、ＳｉＯｘ（ただし、０＜ｘ＜２）を含んでもよい。
【００１８】
本発明に係る半導体メモリ装置の製造方法において、
前記炭化シリコン層は、前記金属酸化物層との界面において、前記第１電極から注入された電子を、捕獲および放出する層であり、
前記金属酸化物層は、前記電子をトンネルする層であり、
前記第１電極と前記第２電極との間に電圧を印加して、情報の書き込みおよび消去を行ってもよい。
【図面の簡単な説明】
【００１９】
【図１】本実施形態に係る半導体メモリ装置を模式的に示す断面図。
【図２】本実施形態に係る半導体メモリ装置の動作原理を説明するための図。
【図３】本実施形態に係る半導体メモリ装置の動作原理を説明するための図。
【図４】本実施形態に係る半導体メモリ装置の製造工程を模式的に示す断面図。
【図５】本実施形態に係る半導体メモリ装置の製造工程を模式的に示す断面図。
【図６】本実施形態に係る半導体メモリ装置の製造工程を模式的に示す断面図。
【図７】本実施形態の実施例に係る半導体メモリ装置のヒステリシス特性を示すグラフ。
【図８】本実施形態の実施例に係る半導体メモリ装置のエンデュランス特性を示すグラフ。
【図９】本実施形態に係る半導体集積装置を模式的に示す断面図。
【発明を実施するための形態】
【００２０】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００２１】
１． 半導体メモリ装置
１．１． 半導体メモリ装置の構成
まず、本実施形態に係る半導体メモリ装置について、図面を参照しながら説明する。図１は、本実施形態に係る半導体メモリ装置１００を模式的に示す断面図である。
【００２２】
半導体メモリ装置１００は、２端子メモリであり、不揮発性抵抗変化型メモリとして構成されることができる。半導体メモリ装置１００は、図１に示すように、基板１０と、炭化シリコン層２０と、金属酸化物層３０と、第１電極４０と、第２電極５０と、を含む。
【００２３】
基板１０は、例えば、ｎ型不純物がドーピングされたｎ型Ｓｉ基板である。基板１０として、電子濃度の高いｎ型Ｓｉ基板を用いることにより、メモリ動作を効果的に発現することができる。なお、基板１０は、ｐ型不純物がドーピングされたｐ型Ｓｉ基板であってもよい。また、基板１０には、ｎ型のウェル領域やｐ型のウェル領域が形成されていてもよい。
【００２４】
基板１０の主面（炭化シリコン層２０に接触する面）は、例えば、（１００）面である。半導体メモリ装置１００を、ＭＯＳトランジスタなどを有する半導体集積装置へ組み入れる場合、主面の面方位が（１００）面である基板を用いることがあるので、基板１０としても、主面の面方位が（１００）面であることが好ましい。また、基板１０の主面の面方位が（１００）面であることにより、基板１０上に形成される炭化シリコン層２０の結晶性を向上させることができる。なお、基板１０の主面の面方位は、（１００）面に限定されず、例えば、（１１１）面であってもよい。主面の面方位が（１１１）面である基板１０によっても、炭化シリコン層２０の結晶性を向上させることができる。さらにこれらの(１００)基板、（１１１）基板として、それぞれ(１００)面、(１１１)面から多少斜めに切り出された面を使用しても、炭化シリコン層２０の結晶性を向上させることができる。例えば(１１１)面から４度（(１１１)４度オフ基板と呼ばれる）あるいは８度（（１１１）８度オフ基板と呼ばれる）斜めになった面を用いることができる。
【００２５】
基板１０の厚みは、炭化シリコン層２０の厚み、および金属酸化物層３０の厚みよりも大きく、特に限定されないが、例えば、５０μｍ以上１０００μｍ以下である。
【００２６】
炭化シリコン層２０は、基板１０上に形成されている。炭化シリコン層２０としては、例えば、結晶構造として立方晶系の対称性を有する３Ｃ−ＳｉＣ層を用いることができる。これにより、炭化シリコン層２０の膜質を向上させることができる。なお、炭化シリコン層２０として、六方対称の４Ｈ−ＳｉＣ層、６Ｈ−ＳｉＣ層でもよい。炭化シリコン層２０は、不純物がドーピングされていても、されていなくてもよい。炭化シリコン層２０の厚みは、特に限定されないが、例えば、５ｎｍ以上１０００ｎｍ以下である。
【００２７】
炭化シリコン層２０は、金属酸化物層３０との界面に、金属が拡散された金属拡散層２２を有することができる。金属酸化物層３０は、Ａｌ、Ｇａ、Ｉｎ、Ｂｅ、Ｂａ、Ｓｒなどの典型金属元素、または、Ｔｉ、Ｎｉ、Ｃｕ、Ｃｒなどの遷移金属元素、または、これらの２種以上を含んでよい。金属酸化物３０が２種以上の金属を含む場合は、その内の１種または２種以上の金属が拡散した金属拡散層２２が形成されてよい。金属酸化物層３０としては、典型金属元素または遷移金属元素またはその双方を含む金属の酸化物の層を用いることができ、例えば、Ａｌ２Ｏ３層、Ｇａ２Ｏ３層、Ｉｎ２Ｏ３層、Ｆｅ３Ｏ４層、ＴｉＯ２層、Ｃｕ２Ｏ層、ＺｎＯ層、ＮｉＯ層、ＢａＴｉＯ３層、ＳｒＴｉＯ３層などを用いることができる。
【００２８】
より具体的には、金属酸化物層３０として酸化アルミニウム層（Ａｌ２Ｏ３層）を用いた場合、金属拡散層２２に拡散された金属は、アルミニウムであり、金属拡散層２２はアルミニウム拡散層である。この場合、金属拡散層２２は、例えば、炭素、シリコン、およびアルミニウムから構成されている。
【００２９】
さらに金属拡散層２２は、ＳｉＯｘ（ただし、０＜ｘ＜２）を含むことができる。この場合、金属拡散層２２は、例えば、炭素、シリコン、アルミニウム、および酸素から構成されている。
【００３０】
金属拡散層２２は、金属が拡散された位置において、電子を捕獲する捕獲準位を有することができる。さらに、金属拡散層２２は、ＳｉＯｘ（ただし、０＜ｘ＜２）を含むことによる欠陥（完全に酸化されていないことによる欠陥）によって、電子を捕獲する捕獲準位を有することができる。例えば、金属拡散層２２は、ｘが２の場合であるＳｉＯ２を含んでもよいが、ＳｉＯ２を含むことによって欠陥は生じない。
【００３１】
金属拡散層２２は、電子を捕獲する層（電子捕獲層）として機能することができ、第１電極４０から注入された電子を、捕獲および放出することができる。すなわち、炭化シリコン層２０は、金属酸化物層３０との界面において、第１電極４０から注入された電子を、捕獲および放出することができる。
【００３２】
金属拡散層２２の厚みは、炭化シリコン層２０の厚み、および金属酸化物層３０の厚みよりも小さく、特に限定されないが、例えば、１ｎｍ以上２０ｎｍ以下である。金属拡散層２２の厚みが１ｎｍより小さいと、捕獲電子の数が少なくなり、半導体メモリ装置は、ＯＮ状態（低抵抗状態）となることが困難になる場合がある。金属拡散層２２の厚みが２０ｎｍより大きいと、消去の際に十分に捕獲電子を放出させることができず捕獲電子が残って、ＯＦＦ状態（高抵抗状態）となることが困難になる場合がある。
【００３３】
なお、炭化シリコン層２０は、例えばＳｉＯｘ（ただし、０＜ｘ＜２）層（図示せず）を有していてもよく、ＳｉＯｘ層が、酸化物層３０との界面に、不純物拡散層２２を有していてもよい。
【００３４】
金属酸化物層３０は、炭化シリコン層２０上に（より具体的には金属拡散層２２上に）形成されている。金属酸化物層３０としては、例えば、酸化アルミニウム層（Ａｌ２Ｏ３層）を用いる。金属酸化物層３０は、電子をトンネルすることができる電子トンネル層として機能することができる。なお、金属酸化物層３０としては、電子をトンネルすることができれば、酸化アルミニウム層に限定されず、上述のように、典型金属元素または遷移金属元素またはその双方を含む金属の酸化物からなる層を用いることができ、例えば、Ｇａ２Ｏ３層、Ｉｎ２Ｏ３層、Ｆｅ３Ｏ４層、ＴｉＯ２層、Ｃｕ２Ｏ層、ＺｎＯ層、ＮｉＯ層、ＢａＴｉＯ３層、ＳｒＴｉＯ３層などを用いることができる。
【００３５】
金属酸化物層３０の厚みは、特に限定されないが、例えば、３ｎｍ以上４０ｎｍ以下である。金属酸化物層３０の厚みが３ｎｍより小さいと、ＯＮ状態でも金属拡散層２２に捕獲された電子が抜けやすくなる場合がある。金属酸化物層３０の厚みが４０ｎｍより大きいと、ＯＮ状態でも電流が流れ難くなる場合がある。
【００３６】
第１電極４０は、金属酸化物層３０と電気的に接続されている。図示の例では、第１電極４０は、金属酸化物層３０上に形成されている。第１電極４０としては、仕事関数の大きな金属を挙げることができ、より具体的には、金、ニッケル、白金などを挙げることができる。
【００３７】
第２電極５０は、基板１０と電気的に接続されている。図示の例では、第２電極５０は、基板１０の下に形成されている。第２電極５０は、図１に示すように、基板１０の下面全面に形成されていてもよい。第２電極５０は、基板１０とオーミックコンタクトが得られれば、どのような金属でもよく、例えば、アルミニウムが挙げられる。第１電極４０および第２電極５０によって、金属酸化物層３０および炭化シリコン層２０に電圧を印加することができる。
【００３８】
なお、図示はしないが、第２電極５０は、基板１０の上面に形成されていてもよい。すなわち、基板１０の上面の面積は、炭化シリコン層２０の下面の面積よりも大きく、基板１０の上面の、炭化シリコン層２０が形成されていない領域に、第２電極５０が形成されていてもよい。
【００３９】
１．２． 半導体メモリ装置の動作原理
次に、本実施形態に係る半導体メモリ装置の予想される動作原理について、図面を参照しながら説明する。図２および図３は、本実施形態に係る半導体メモリ装置１００の動作原理を説明するための図であって、模式化したエネルギーバンド図を示すものである。なお、図２および図３において、金属拡散層２２のバンドギャップは、金属拡散層２２が含むＳｉＯｘ（ただし、０＜ｘ＜２）の割合によって変化することができる。図２および図３では、金属拡散層２２のバンドギャップは、炭化シリコン層２０のバンドギャップとほぼ同じと考えられる場合について図示している。また、図２および図３において、点線ＥＦは、フェルミレベルを示している。
【００４０】
まず、図２（Ａ）は、第１電極４０および第２電極５０間に電圧を印加していない状態である。この状態では、半導体メモリ装置１００は、ＯＦＦ状態である。金属拡散層２２には、金属が炭化シリコン層に拡散することによってその拡散した不純物の金属の位置で、または、拡散した不純物の金属の位置と、金属拡散層２２に含まれるＳｉＯｘ（ただし、０＜ｘ＜２）による欠陥と、の双方で、電子を捕獲することができる捕獲準位２２ａが存在する。図２および図３において、捕獲準位２２ａは、模式的に四角領域で図示している。
【００４１】
次に、図２（Ｂ）に示すように、酸化アルミニウム層３０の表面に形成された第１電極４０側がマイナスとなるように、電極４０，５０間に負電圧をかけていくと、例えば、基板１０は抵抗が低いため、印加した電圧は、金属酸化物層３０、および金属拡散層２２を有する炭化シリコン層２０にかかる。図２（Ｂ）に示す状態では、金属酸化物層３０および炭化シリコン層２０にかかる電圧は不十分で、障壁が厚く、電流はほとんど流れない。半導体メモリ装置１００としては、高抵抗状態であり、ＯＦＦ状態である。
【００４２】
次に、図２（Ｃ）に示すように、第１電極４０側がマイナスとなるように、電極４０，５０間にかける負電圧を大きくしていくと、ある電圧（例えば図７に示すＶｔｈ２）を超えたところで、第１電極４０からの電子ｅが金属拡散層２２の捕獲準位２２ａに捕獲される。これにより、炭化シリコン層２０のバンドが急峻に曲げられて、障壁が薄くなり、電子ｅが金属酸化物層３０をトンネルする確率が高くなって、電流が流れる。半導体メモリ装置１００は、高抵抗状態から低抵抗状態となり、ＯＦＦ状態からＯＮ状態となる。ＯＦＦ状態からＯＮ状態に遷移することは、メモリ装置の動作として、情報“１”の書き込みに対応する。
【００４３】
次に、図３（Ｄ）に示すように、第１電極４０側がプラスとなるように、電極４０，５０間に正電圧を印加する。このとき、電子ｅは、捕獲準位２２ａに捕獲されたままなので、今度は炭化シリコン層２０のバンドが下方に曲がりにくくなり、第１電極４０側がプラスとなるように印加された電圧の内、金属酸化物層３０に印加される電圧の割合が高く、電子ｅが金属酸化物層３０をトンネルする確率は高くなり、電流が流れる。半導体メモリ装置１００は、低抵抗状態であり、ＯＮ状態である。
【００４４】
次に、図３（Ｅ）に示すように、第１電極４０側がプラスとなるように、電極４０，５０間にかける正電圧を大きくしていくと、ある電圧（例えば図７に示すＶｔｈ１）を超えたところで、捕獲準位２２ａに捕獲されていた電子ｅが、金属酸化物層３０側（第１電極４０側）に放出される。これにより、第１電極４０側がプラスとなるように印加された電圧が炭化シリコン層２０と金属酸化物層３０の両方に同様の割合で電圧が印加され、金属酸化物層３０に印加される電圧の割合が減って、そのため、電子ｅが金属酸化物層３０をトンネルする確率が低くなり、流れる電流が減少する。半導体メモリ装置１００は、低抵抗状態から高抵抗状態となり、ＯＮ状態からＯＦＦ状態となる。ＯＮ状態からＯＦＦ状態に遷移することは、メモリ装置の動作として、情報の消去または情報“０”の書き込みに対応する。
【００４５】
以上のように、半導体メモリ装置１００は、第１電極４０にかける電圧を、マイナス側に十分大きくすれば（Ｖｔｈ２を超える電圧を印加すれば）ＯＦＦ状態からＯＮ状態に、逆に、プラス側に十分大きくすれば（Ｖｔｈ１を超える電圧を印加すれば）ＯＮ状態からＯＦＦ状態に変えることができる。そして、半導体メモリ装置１００では、０〜Ｖｔｈ２の間の電圧で電流が流れるが、流れないかを調べれば、メモリ装置の記憶置である“０（ＯＦＦ状態）”か、“１（ＯＮ状態）”か、を読み取ることができる。
【００４６】
本実施形態に係る半導体メモリ装置１００は、例えば、以下の特徴を有する。
【００４７】
半導体メモリ装置１００によれば、後述する実施例に示すように、消去、書き込みを繰り返してもＯＮ／ＯＦＦ比を高く維持することができる。これは、捕獲準位２２ａに捕獲した電子ｅを、印加電圧によって、金属酸化物層３０側（第１電極４０側）に容易に放出することができるためだと推測される（図３（Ｅ）参照）。特許文献１に記載の従来のメモリのように、捕獲した電子を、逆側（第２電極側）に放出する場合は、酸化物層の障壁より厚い炭化シリコン層などの障壁により、消去の際に十分に捕獲電子を放出させることができず、ＯＮ／ＯＦＦ比が半導体メモリ装置１００より小さくなる。
【００４８】
２． 半導体メモリ装置の製造方法
次に、本実施形態に係る半導体メモリ装置の製造方法について、図面を参照しながら説明する。図４〜図６は、本実施形態に係る半導体メモリ装置１００の製造工程を模式的に示す断面図である。
【００４９】
図４に示すように、基板１０上に炭化シリコン層２０を形成する。炭化シリコン層２０は、例えば、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法により形成される。
【００５０】
図５に示すように、炭化シリコン層２０上に金属層３２を形成する。金属層３２は、例えば、スパッタ法、真空蒸着法により形成される。金属層３２としてアルミニウム層を用いた場合、金属酸化物層３０は酸化アルミニウム層であり、アルミニウム層３２（金属層３２）の厚みは、酸化アルミニウム層３０（金属酸化物層３０、図１参照）の厚みのおよそ１／１．３程度となるため、例えば、２．３ｎｍ以上３１ｎｍ以下である。なお、金属層３２の厚みと、後述のように金属層３２を熱酸化した後の金属酸化物層３０の厚みと、の比は、金属の種類によって異なる。
【００５１】
図６に示すように、金属層３２を酸素雰囲気中で熱処理して、金属酸化物層３０を形成する。より具体的には、例えば、酸素１００％の大気圧中において、５５０℃程度で５０分程度熱処理することにより、金属酸化物層３０を形成する。形成される金属酸化物層３０の厚みは、金属層３２がアルミニウム層の場合は、アルミニウム層３２（金属層３２）の厚みのおよそ１．３倍になる。本工程の熱処理によって、金属層３２を構成する金属の一部は、炭化シリコン層２０に拡散する。金属層３２としてアルミニウム層を用いた場合、アルミニウム層３２（金属層３２）を構成するアルミニウムの一部が、炭化シリコン層２０に拡散する。金属層３２が、２種類以上の金属から構成されている場合は、熱処理温度に依存して、主に１種の元素の一部が、または２種以上の元素の一部が炭化シリコン層２０に拡散する。これにより、炭化シリコン層２０に、金属拡散層２２を形成することができる。さらに、本工程の熱処理によって、金属層３２を構成する金属の一部が炭化シリコン層２０に拡散すると同時に、炭化シリコン層２０の金属酸化物層３０との界面が酸化される。これにより、ＳｉＯｘ（ただし、０＜ｘ＜２）を含む金属拡散層２２を形成することができる。
【００５２】
図１に示すように、金属酸化物層３０上に第１電極４０を形成する。次に、基板１０の下に第２電極５０を形成する。第１電極４０および第２電極５０は、例えば、スパッタ法、真空蒸着法により形成される。なお、第１電極４０を形成する工程と、第２電極５０を形成する工程とは、その先後を問わない。
【００５３】
以上の工程により、本実施形態に係る半導体メモリ装置１００を製造することができる。
【００５４】
半導体メモリ装置１００の製造方法によれば、消去、書き込みを繰り返してもＯＮ／ＯＦＦ比を高く維持することができる半導体メモリ装置１００を得ることができる。
【００５５】
３． 実施例
以下に実験例を示し、本発明をより具体的に説明する。なお、本発明は、以下の実験例によって何ら限定されるものではない。
【００５６】
３．１． 半導体メモリ装置の作製
ｎ型のＳｉ基板上に、炭化シリコン層として厚み１０ｎｍの３Ｃ−ＳｉＣ層を、ＣＶＤ法により形成した。次に、３Ｃ−ＳｉＣ層上に、金属層としてＡｌ層を、スパッタ法により形成した。Ａｌ層の厚みを、５ｎｍと１０ｎｍとの２水準に振った。次に、酸素１００％の大気圧中において、５５０℃で５０分熱処理することにより、金属酸化物層としてＡｌ２Ｏ３層を形成した。該熱処理により、Ａｌ層の一部が、３Ｃ−ＳｉＣ層に拡散した。さらに、該熱処理により、３Ｃ−ＳｉＣ層のＡｌ層との界面が酸化された。これにより、金属拡散層として、ＳｉＯ０．５、ＳｉＯ１．０、およびＳｉＯ１．５を含むＡｌ拡散層が形成された。次に、Ａｌ２Ｏ３層上に、第１電極としてＡｕ層を、スパッタ法により形成した。次に、Ｓｉ基板の下に、第２電極としてＡｌ層を、スパッタ法により形成した。
【００５７】
３．２． Ｉ−Ｖ特性
上記のように作製した半導体メモリ装置のＩ−Ｖ特性を評価した。図７は、実施例に係る半導体メモリ装置のＩ−Ｖ特性を示すグラフである。
【００５８】
図７に示すように、メモリ特性であるヒステリシスを得ることができ、実施例に係る半導体メモリ装置は、良好なメモリ特性を有していることが分かった。
【００５９】
なお、上述のとおり、図７に示すＶｔｈ２は、ＯＦＦ状態からＯＮ状態に遷移する閾値電圧であり、Ｖｔｈ１は、ＯＮ状態からＯＦＦ状態に遷移する閾値電圧である。そして、０〜Ｖｔｈ２の間の電圧で電流が流れるが、流れないかを調べれば、メモリ装置の記憶置である“０（ＯＦＦ状態）”か、“１（ＯＮ状態）”か、を読み取ることができる。
【００６０】
３．３． エンデュランス特性
上記のように作製した半導体メモリ装置のエンデュランス特性（メモリ書き換え回数とＯＮ／ＯＦＦ比との関係）を評価した。図８は、実施例に係る半導体メモリ装置のエンデュランス特性を示すグラフである。なお、ＯＮ／ＯＦＦ比とは、ＯＮ状態に対するＯＦＦ状態の抵抗の比である。また、図８では、Ａｌ層の厚みが１０ｎｍの半導体メモリ装置について評価した。
【００６１】
図８に示すように、実施例の半導体メモリ装置は、メモリ書き換え回数が１０万回で、ＯＮ／ＯＦＦ比が６．５程度であり、良好なエンデュランス特性を有していることがわかった。一方、特許文献１の２端子メモリでは、メモリ書き換え回数が１万回で、ＯＮ／ＯＦＦ比が最大３．５程度である。すなわち、実施例の半導体メモリ装置は、消去、書き込みを繰り返してもＯＮ／ＯＦＦ比を高く維持できることがわかった。
【００６２】
４． 半導体集積装置
次に、本実施形態に係る半導体集積装置について、図面を参照しながら説明する。図９は、本実施形態に係る半導体集積装置１０００を模式的に示す断面図である。
【００６３】
半導体集積装置１０００は、本発明に係る半導体メモリ装置と、トランジスタと、を含むことができる。図９に示す例では、半導体集積装置１０００は、半導体メモリ装置１００と、バイポーラトランジスタ２００と、ＭＯＳトランジスタ３００と、を有している。
【００６４】
半導体集積装置１０００では、基板１０として、例えば、ｐ型Ｓｉ基板を用いることができる。図示の例では、基板１０には、不純物をドーピングすることによって、ｎ型ウェル領域１１が形成されている。ｎ型ウェル領域１１には、さらに不純物を高濃度にドーピングしたｐ＋型ウェル領域１２が形成され、ｐ＋型ウェル領域１２にはｎ＋型ウェル領域１３が形成されている。
【００６５】
ｎ型ウェル領域１１、ｐ＋型ウェル領域１２、およびｎ＋型ウェル領域１３によって、バイポーラトランジスタ２００が構成されている。ｎ型ウェル領域１１は、コレクタとして機能することができる。ｐ＋型ウェル領域１２は、ベースとして機能することができる。ｎ＋型ウェル領域１３は、エミッタとして機能することができる。
【００６６】
ｐ＋型ウェル領域１２上には、炭化シリコン層２０、金属酸化物層３０、および第１電極４０が、この順で形成されている。さらに、ｐ＋型ウェル領域１２上には、第２電極５０が形成されている。ウェル領域１１，１２が形成された基板１０、炭化シリコン層２０、金属酸化物層３０、および電極４０，５０によって、半導体メモリ装置１００が構成されている。図示の例では、１つの第２電極５０を共通電極として、２つの第１電極４０が形成されている。このように、第２電極５０を共通電極として、複数の半導体メモリ装置１００の集積化を図ることができる。
【００６７】
なお、第２電極５０は、バイポーラトランジスタ２００のベース電極としても機能することができる。また、ｎ＋型ウェル領域１３上には、図９に示すように、ベース電極７０が形成されていてもよい。
【００６８】
ｎ型ウェル領域１１には、さらに、ｐ＋型ウェル領域１６，１７が形成されている。ｐ＋型ウェル領域１６は、ソース領域１６となり、ｐ＋型ウェル領域１７は、ドレイン領域１７となることができる。さらに、ｎ型ウェル領域１１上にはゲート絶縁層６０が形成され、ゲート絶縁層６０上にはゲート電極７２が形成されている。ソース領域１６、ドレイン領域１７、ゲート絶縁層６０、およびゲート電極７２によって、ＭＯＳトランジスタ３００が形成されている。ソース領域１６とドレイン領域１７との間に位置するｎ型ウェル領域１１は、チャネル領域１５となることができる。図９に示すように、ソース領域１６上にはソース電極７４が形成され、ドレイン領域１７上にはドレイン電極７６が形成されていてもよい。
【００６９】
バイポーラトランジスタ２００とＭＯＳトランジスタ３００との間には、例えば、素子分離領域８０が形成されている。素子分離領域８０の材質としては、例えば、酸化シリコンが挙げられる。素子分離領域８０によって、バイポーラトランジスタ２００とＭＯＳトランジスタ３００とを、電気的に分離することができる。
【００７０】
層間絶縁層９０は、基板１０の上方に形成されている。層間絶縁層９０の材質としては、例えば、酸化シリコンが挙げられる。図示はしないが、層間絶縁層９０の上方には、多層配線構造が形成されていてもよく、これによって、半導体メモリ装置１００、バイポーラトランジスタ２００、およびＭＯＳトランジスタ３００が結線されていてもよい。
【００７１】
半導体集積装置１０００によれば、消去、書き込みを繰り返してもＯＮ／ＯＦＦ比を高く維持することができる半導体メモリ装置１００を有することができる。そのため、半導体集積装置１０００は、高い性能を有することができる。
【００７２】
なお、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【００７３】
１０ 基板、１１ ｎ型ウェル領域、１２ ｐ＋型ウェル領域、
１３ ｎ＋型ウェル領域、１５ チャネル領域、１６ ソース領域、
１７ ドレイン領域、２０ 炭化シリコン層、２２ 金属拡散層、２２ａ 捕獲準位、
３０ 金属酸化物層、３２ 金属層、４０ 第１電極、５０ 第２電極、
６０ ゲート絶縁層、７０ エミッタ電極、７２ ゲート電極、７４ ソース電極、
７６ ドレイン電極、８０ 素子分離領域、９０ 層間絶縁層、
１００ 半導体メモリ素子、２００ バイポーラトランジスタ、
３００ ＭＯＳトランジスタ、１０００ 半導体集積装置
【技術分野】
【０００１】
本発明は、半導体メモリ装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ装置は、情報の記憶装置として様々な分野で用いられている。従来の半導体メモリ装置としては、フラッシュメモリやＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）などが用いられており、これらは、３つの電極を有する３端子メモリである。近年、記憶情報の拡大の要請に伴って、２つの電極で制御可能な２端子メモリが期待されている。２端子メモリは、３端子メモリに比較して電極数が減るため、回路基板でのメモリ１個当たりにおける占有面積が少なくなる。したがって、回路基板の単位面積当たりのメモリ数を増加することができ、面積当たりの情報量、すなわち記憶情報密度を拡大することができる。これにより、面積の小さい基板で、取り扱える情報量の多い記憶装置の作製が可能になる。
【０００３】
例えば、特許文献１には、２端子メモリとして、ＳｉＣ層を用いた不揮発性抵抗変化型メモリが記載されている。この２端子メモリは、Ｓｉ基板上にＳｉＣ層を形成し、ＳｉＣ層上にＳｉＯｘ層を形成し、ＳｉＯｘ層上にＳｉＯ２層を形成して構成されている。ＳｉＯ２側には電気的に接続された第１電極が、Ｓｉ基板側には電気的に接続された第２電極が形成されている。この２端子メモリは、電子がＳｉＯｘ層等に発生するドナー型欠陥に捕獲されるとＯＮ状態となり、電子がドナー型欠陥から放出されるとＯＦＦ状態となる。具体的には、第２電極に対して第１電極に正の閾値電圧Ｖ＋以上の電圧を加えると、電子がＳｉ基板側から供給されてドナー型欠陥に捕獲され、ＯＮ状態となる。逆に、第２電極に対して第１電極に大きさが閾値電圧Ｖ−以上の負の電圧を加えると、ドナー型欠陥に捕獲された電子がＳｉＣ層を通過してＳｉ基板側に放出され、ＯＦＦ状態となる。そして、ＯＮ状態を理論値“１”の記憶、ＯＦＦ状態を理論値“０”の記憶とするメモリ動作として対応させることができる。例えば、ＯＦＦ状態からＯＮ状態に遷移することは、情報“１”の書き込みに対応し、ＯＮ状態からＯＦＦ状態に遷移することは、情報の消去または情報“０”の書き込みに対応する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−５０４１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のような２端子のメモリ装置では、例えば、消去電圧を印加してもＳｉ酸化層よりＳｉＣ層にかかる電圧が低く、ＳｉＣ層の電界が十分に高くならないために、消去の際に完全に捕獲電子をＳｉＣ層からＳｉ基板側（第２電極側）に放出させることができず、捕獲電子がドナー型欠陥に残る場合がある。そのため、完全にＯＦＦ状態が得られず、ＯＮ／ＯＦＦ比が小さくなる場合がある。しかも消去の度に、次第に残る電子数が増加するために、少ない書き換え回数でＯＦＦ状態が得られなくなり、消去できなくなる。すなわち、少ない書き換え回数で理論値“０”が得られなくなる問題が生じる。
【０００６】
本発明のいくつかの態様に係る目的の１つは、消去、書き込みを繰り返してもＯＮ／ＯＦＦ比を高く維持できる半導体メモリ装置を提供することにある。また、本発明のいくつかの態様に係る目的の１つは、上記の半導体メモリ装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る半導体メモリ装置は、
基板と、
前記基板の上に形成された炭化シリコン層と、
前記炭化シリコン層の上に形成された金属酸化物層と、
前記金属酸化物層と電気的に接続された第１電極と、
前記基板と電気的に接続された第２電極と、
を含む。
【０００８】
このような半導体メモリ装置によれば、後述する実施例に示すように、消去、書き込みを繰り返してもＯＮ／ＯＦＦ比を高く維持することができる。これは、形成された捕獲準位に捕獲した電子を、金属酸化物層側（第１電極側）に放出することができるためだと推測される。
【０００９】
なお、本発明に係る記載では、「電気的に接続」という文言を、例えば、「特定の部材（以下「Ａ部材」という）に「電気的に接続」された他の特定の部材（以下「Ｂ部材」という）」などと用いている。本発明に係る記載では、この例のような場合に、Ａ部材とＢ部材とが、直接接して電気的に接続されているような場合と、Ａ部材とＢ部材とが、他の部材を介して電気的に接続されているような場合とが含まれるものとして、「電気的に接続」という文言を用いている。
【００１０】
本発明に係る半導体メモリ装置において、
前記炭化シリコン層は、
前記金属酸化物層との界面に、金属が拡散された金属拡散層を有してもよい。
【００１１】
本発明に係る半導体メモリ装置において、
前記金属酸化物層は、酸化アルミニウム層であり、
前記金属拡散層に拡散された前記金属は、アルミニウムであってもよい。
【００１２】
本発明に係る半導体メモリ装置において、
前記金属拡散層は、ＳｉＯｘ（ただし、０＜ｘ＜２）を含んでいてもよい。
【００１３】
本発明に係る半導体メモリ装置において、
前記炭化シリコン層は、前記金属酸化物層との界面において、前記第１電極から注入された電子を、捕獲および放出する層であり、
前記金属酸化物層は、前記電子をトンネルする層であり、
前記第１電極と前記第２電極との間に電圧が印加されることによって、情報の書き込みおよび消去を行ってもよい。
【００１４】
本発明に係る半導体メモリ装置の製造方法は、
基板の上に炭化シリコン層を形成する工程と、
前記炭化シリコン層の上に金属層を形成する工程と、
前記金属層を酸素雰囲気中で熱処理して、金属酸化物層を形成する工程と、
前記金属酸化物層と電気的に接続する第１電極を形成する工程と、
前記基板と電気的に接続する第２電極を形成する工程と、
を含む。
【００１５】
本発明に係る半導体メモリ装置の製造方法において、
前記金属酸化物層を形成する工程における前記熱処理によって、前記金属層を構成する金属の一部は、前記炭化シリコン層に拡散して、金属拡散層が形成されてもよい。
【００１６】
本発明に係る半導体メモリ装置の製造方法において、
前記金属層は、アルミニウム層であり、
前記金属酸化物層は、酸化アルミニウム層であり、
前記炭化シリコン層に拡散する前記金属は、アルミニウムであってもよい。
【００１７】
本発明に係る半導体メモリ装置の製造方法において、
前記金属酸化物層を形成する工程における前記熱処理によって、前記金属拡散層は、ＳｉＯｘ（ただし、０＜ｘ＜２）を含んでもよい。
【００１８】
本発明に係る半導体メモリ装置の製造方法において、
前記炭化シリコン層は、前記金属酸化物層との界面において、前記第１電極から注入された電子を、捕獲および放出する層であり、
前記金属酸化物層は、前記電子をトンネルする層であり、
前記第１電極と前記第２電極との間に電圧を印加して、情報の書き込みおよび消去を行ってもよい。
【図面の簡単な説明】
【００１９】
【図１】本実施形態に係る半導体メモリ装置を模式的に示す断面図。
【図２】本実施形態に係る半導体メモリ装置の動作原理を説明するための図。
【図３】本実施形態に係る半導体メモリ装置の動作原理を説明するための図。
【図４】本実施形態に係る半導体メモリ装置の製造工程を模式的に示す断面図。
【図５】本実施形態に係る半導体メモリ装置の製造工程を模式的に示す断面図。
【図６】本実施形態に係る半導体メモリ装置の製造工程を模式的に示す断面図。
【図７】本実施形態の実施例に係る半導体メモリ装置のヒステリシス特性を示すグラフ。
【図８】本実施形態の実施例に係る半導体メモリ装置のエンデュランス特性を示すグラフ。
【図９】本実施形態に係る半導体集積装置を模式的に示す断面図。
【発明を実施するための形態】
【００２０】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００２１】
１． 半導体メモリ装置
１．１． 半導体メモリ装置の構成
まず、本実施形態に係る半導体メモリ装置について、図面を参照しながら説明する。図１は、本実施形態に係る半導体メモリ装置１００を模式的に示す断面図である。
【００２２】
半導体メモリ装置１００は、２端子メモリであり、不揮発性抵抗変化型メモリとして構成されることができる。半導体メモリ装置１００は、図１に示すように、基板１０と、炭化シリコン層２０と、金属酸化物層３０と、第１電極４０と、第２電極５０と、を含む。
【００２３】
基板１０は、例えば、ｎ型不純物がドーピングされたｎ型Ｓｉ基板である。基板１０として、電子濃度の高いｎ型Ｓｉ基板を用いることにより、メモリ動作を効果的に発現することができる。なお、基板１０は、ｐ型不純物がドーピングされたｐ型Ｓｉ基板であってもよい。また、基板１０には、ｎ型のウェル領域やｐ型のウェル領域が形成されていてもよい。
【００２４】
基板１０の主面（炭化シリコン層２０に接触する面）は、例えば、（１００）面である。半導体メモリ装置１００を、ＭＯＳトランジスタなどを有する半導体集積装置へ組み入れる場合、主面の面方位が（１００）面である基板を用いることがあるので、基板１０としても、主面の面方位が（１００）面であることが好ましい。また、基板１０の主面の面方位が（１００）面であることにより、基板１０上に形成される炭化シリコン層２０の結晶性を向上させることができる。なお、基板１０の主面の面方位は、（１００）面に限定されず、例えば、（１１１）面であってもよい。主面の面方位が（１１１）面である基板１０によっても、炭化シリコン層２０の結晶性を向上させることができる。さらにこれらの(１００)基板、（１１１）基板として、それぞれ(１００)面、(１１１)面から多少斜めに切り出された面を使用しても、炭化シリコン層２０の結晶性を向上させることができる。例えば(１１１)面から４度（(１１１)４度オフ基板と呼ばれる）あるいは８度（（１１１）８度オフ基板と呼ばれる）斜めになった面を用いることができる。
【００２５】
基板１０の厚みは、炭化シリコン層２０の厚み、および金属酸化物層３０の厚みよりも大きく、特に限定されないが、例えば、５０μｍ以上１０００μｍ以下である。
【００２６】
炭化シリコン層２０は、基板１０上に形成されている。炭化シリコン層２０としては、例えば、結晶構造として立方晶系の対称性を有する３Ｃ−ＳｉＣ層を用いることができる。これにより、炭化シリコン層２０の膜質を向上させることができる。なお、炭化シリコン層２０として、六方対称の４Ｈ−ＳｉＣ層、６Ｈ−ＳｉＣ層でもよい。炭化シリコン層２０は、不純物がドーピングされていても、されていなくてもよい。炭化シリコン層２０の厚みは、特に限定されないが、例えば、５ｎｍ以上１０００ｎｍ以下である。
【００２７】
炭化シリコン層２０は、金属酸化物層３０との界面に、金属が拡散された金属拡散層２２を有することができる。金属酸化物層３０は、Ａｌ、Ｇａ、Ｉｎ、Ｂｅ、Ｂａ、Ｓｒなどの典型金属元素、または、Ｔｉ、Ｎｉ、Ｃｕ、Ｃｒなどの遷移金属元素、または、これらの２種以上を含んでよい。金属酸化物３０が２種以上の金属を含む場合は、その内の１種または２種以上の金属が拡散した金属拡散層２２が形成されてよい。金属酸化物層３０としては、典型金属元素または遷移金属元素またはその双方を含む金属の酸化物の層を用いることができ、例えば、Ａｌ２Ｏ３層、Ｇａ２Ｏ３層、Ｉｎ２Ｏ３層、Ｆｅ３Ｏ４層、ＴｉＯ２層、Ｃｕ２Ｏ層、ＺｎＯ層、ＮｉＯ層、ＢａＴｉＯ３層、ＳｒＴｉＯ３層などを用いることができる。
【００２８】
より具体的には、金属酸化物層３０として酸化アルミニウム層（Ａｌ２Ｏ３層）を用いた場合、金属拡散層２２に拡散された金属は、アルミニウムであり、金属拡散層２２はアルミニウム拡散層である。この場合、金属拡散層２２は、例えば、炭素、シリコン、およびアルミニウムから構成されている。
【００２９】
さらに金属拡散層２２は、ＳｉＯｘ（ただし、０＜ｘ＜２）を含むことができる。この場合、金属拡散層２２は、例えば、炭素、シリコン、アルミニウム、および酸素から構成されている。
【００３０】
金属拡散層２２は、金属が拡散された位置において、電子を捕獲する捕獲準位を有することができる。さらに、金属拡散層２２は、ＳｉＯｘ（ただし、０＜ｘ＜２）を含むことによる欠陥（完全に酸化されていないことによる欠陥）によって、電子を捕獲する捕獲準位を有することができる。例えば、金属拡散層２２は、ｘが２の場合であるＳｉＯ２を含んでもよいが、ＳｉＯ２を含むことによって欠陥は生じない。
【００３１】
金属拡散層２２は、電子を捕獲する層（電子捕獲層）として機能することができ、第１電極４０から注入された電子を、捕獲および放出することができる。すなわち、炭化シリコン層２０は、金属酸化物層３０との界面において、第１電極４０から注入された電子を、捕獲および放出することができる。
【００３２】
金属拡散層２２の厚みは、炭化シリコン層２０の厚み、および金属酸化物層３０の厚みよりも小さく、特に限定されないが、例えば、１ｎｍ以上２０ｎｍ以下である。金属拡散層２２の厚みが１ｎｍより小さいと、捕獲電子の数が少なくなり、半導体メモリ装置は、ＯＮ状態（低抵抗状態）となることが困難になる場合がある。金属拡散層２２の厚みが２０ｎｍより大きいと、消去の際に十分に捕獲電子を放出させることができず捕獲電子が残って、ＯＦＦ状態（高抵抗状態）となることが困難になる場合がある。
【００３３】
なお、炭化シリコン層２０は、例えばＳｉＯｘ（ただし、０＜ｘ＜２）層（図示せず）を有していてもよく、ＳｉＯｘ層が、酸化物層３０との界面に、不純物拡散層２２を有していてもよい。
【００３４】
金属酸化物層３０は、炭化シリコン層２０上に（より具体的には金属拡散層２２上に）形成されている。金属酸化物層３０としては、例えば、酸化アルミニウム層（Ａｌ２Ｏ３層）を用いる。金属酸化物層３０は、電子をトンネルすることができる電子トンネル層として機能することができる。なお、金属酸化物層３０としては、電子をトンネルすることができれば、酸化アルミニウム層に限定されず、上述のように、典型金属元素または遷移金属元素またはその双方を含む金属の酸化物からなる層を用いることができ、例えば、Ｇａ２Ｏ３層、Ｉｎ２Ｏ３層、Ｆｅ３Ｏ４層、ＴｉＯ２層、Ｃｕ２Ｏ層、ＺｎＯ層、ＮｉＯ層、ＢａＴｉＯ３層、ＳｒＴｉＯ３層などを用いることができる。
【００３５】
金属酸化物層３０の厚みは、特に限定されないが、例えば、３ｎｍ以上４０ｎｍ以下である。金属酸化物層３０の厚みが３ｎｍより小さいと、ＯＮ状態でも金属拡散層２２に捕獲された電子が抜けやすくなる場合がある。金属酸化物層３０の厚みが４０ｎｍより大きいと、ＯＮ状態でも電流が流れ難くなる場合がある。
【００３６】
第１電極４０は、金属酸化物層３０と電気的に接続されている。図示の例では、第１電極４０は、金属酸化物層３０上に形成されている。第１電極４０としては、仕事関数の大きな金属を挙げることができ、より具体的には、金、ニッケル、白金などを挙げることができる。
【００３７】
第２電極５０は、基板１０と電気的に接続されている。図示の例では、第２電極５０は、基板１０の下に形成されている。第２電極５０は、図１に示すように、基板１０の下面全面に形成されていてもよい。第２電極５０は、基板１０とオーミックコンタクトが得られれば、どのような金属でもよく、例えば、アルミニウムが挙げられる。第１電極４０および第２電極５０によって、金属酸化物層３０および炭化シリコン層２０に電圧を印加することができる。
【００３８】
なお、図示はしないが、第２電極５０は、基板１０の上面に形成されていてもよい。すなわち、基板１０の上面の面積は、炭化シリコン層２０の下面の面積よりも大きく、基板１０の上面の、炭化シリコン層２０が形成されていない領域に、第２電極５０が形成されていてもよい。
【００３９】
１．２． 半導体メモリ装置の動作原理
次に、本実施形態に係る半導体メモリ装置の予想される動作原理について、図面を参照しながら説明する。図２および図３は、本実施形態に係る半導体メモリ装置１００の動作原理を説明するための図であって、模式化したエネルギーバンド図を示すものである。なお、図２および図３において、金属拡散層２２のバンドギャップは、金属拡散層２２が含むＳｉＯｘ（ただし、０＜ｘ＜２）の割合によって変化することができる。図２および図３では、金属拡散層２２のバンドギャップは、炭化シリコン層２０のバンドギャップとほぼ同じと考えられる場合について図示している。また、図２および図３において、点線ＥＦは、フェルミレベルを示している。
【００４０】
まず、図２（Ａ）は、第１電極４０および第２電極５０間に電圧を印加していない状態である。この状態では、半導体メモリ装置１００は、ＯＦＦ状態である。金属拡散層２２には、金属が炭化シリコン層に拡散することによってその拡散した不純物の金属の位置で、または、拡散した不純物の金属の位置と、金属拡散層２２に含まれるＳｉＯｘ（ただし、０＜ｘ＜２）による欠陥と、の双方で、電子を捕獲することができる捕獲準位２２ａが存在する。図２および図３において、捕獲準位２２ａは、模式的に四角領域で図示している。
【００４１】
次に、図２（Ｂ）に示すように、酸化アルミニウム層３０の表面に形成された第１電極４０側がマイナスとなるように、電極４０，５０間に負電圧をかけていくと、例えば、基板１０は抵抗が低いため、印加した電圧は、金属酸化物層３０、および金属拡散層２２を有する炭化シリコン層２０にかかる。図２（Ｂ）に示す状態では、金属酸化物層３０および炭化シリコン層２０にかかる電圧は不十分で、障壁が厚く、電流はほとんど流れない。半導体メモリ装置１００としては、高抵抗状態であり、ＯＦＦ状態である。
【００４２】
次に、図２（Ｃ）に示すように、第１電極４０側がマイナスとなるように、電極４０，５０間にかける負電圧を大きくしていくと、ある電圧（例えば図７に示すＶｔｈ２）を超えたところで、第１電極４０からの電子ｅが金属拡散層２２の捕獲準位２２ａに捕獲される。これにより、炭化シリコン層２０のバンドが急峻に曲げられて、障壁が薄くなり、電子ｅが金属酸化物層３０をトンネルする確率が高くなって、電流が流れる。半導体メモリ装置１００は、高抵抗状態から低抵抗状態となり、ＯＦＦ状態からＯＮ状態となる。ＯＦＦ状態からＯＮ状態に遷移することは、メモリ装置の動作として、情報“１”の書き込みに対応する。
【００４３】
次に、図３（Ｄ）に示すように、第１電極４０側がプラスとなるように、電極４０，５０間に正電圧を印加する。このとき、電子ｅは、捕獲準位２２ａに捕獲されたままなので、今度は炭化シリコン層２０のバンドが下方に曲がりにくくなり、第１電極４０側がプラスとなるように印加された電圧の内、金属酸化物層３０に印加される電圧の割合が高く、電子ｅが金属酸化物層３０をトンネルする確率は高くなり、電流が流れる。半導体メモリ装置１００は、低抵抗状態であり、ＯＮ状態である。
【００４４】
次に、図３（Ｅ）に示すように、第１電極４０側がプラスとなるように、電極４０，５０間にかける正電圧を大きくしていくと、ある電圧（例えば図７に示すＶｔｈ１）を超えたところで、捕獲準位２２ａに捕獲されていた電子ｅが、金属酸化物層３０側（第１電極４０側）に放出される。これにより、第１電極４０側がプラスとなるように印加された電圧が炭化シリコン層２０と金属酸化物層３０の両方に同様の割合で電圧が印加され、金属酸化物層３０に印加される電圧の割合が減って、そのため、電子ｅが金属酸化物層３０をトンネルする確率が低くなり、流れる電流が減少する。半導体メモリ装置１００は、低抵抗状態から高抵抗状態となり、ＯＮ状態からＯＦＦ状態となる。ＯＮ状態からＯＦＦ状態に遷移することは、メモリ装置の動作として、情報の消去または情報“０”の書き込みに対応する。
【００４５】
以上のように、半導体メモリ装置１００は、第１電極４０にかける電圧を、マイナス側に十分大きくすれば（Ｖｔｈ２を超える電圧を印加すれば）ＯＦＦ状態からＯＮ状態に、逆に、プラス側に十分大きくすれば（Ｖｔｈ１を超える電圧を印加すれば）ＯＮ状態からＯＦＦ状態に変えることができる。そして、半導体メモリ装置１００では、０〜Ｖｔｈ２の間の電圧で電流が流れるが、流れないかを調べれば、メモリ装置の記憶置である“０（ＯＦＦ状態）”か、“１（ＯＮ状態）”か、を読み取ることができる。
【００４６】
本実施形態に係る半導体メモリ装置１００は、例えば、以下の特徴を有する。
【００４７】
半導体メモリ装置１００によれば、後述する実施例に示すように、消去、書き込みを繰り返してもＯＮ／ＯＦＦ比を高く維持することができる。これは、捕獲準位２２ａに捕獲した電子ｅを、印加電圧によって、金属酸化物層３０側（第１電極４０側）に容易に放出することができるためだと推測される（図３（Ｅ）参照）。特許文献１に記載の従来のメモリのように、捕獲した電子を、逆側（第２電極側）に放出する場合は、酸化物層の障壁より厚い炭化シリコン層などの障壁により、消去の際に十分に捕獲電子を放出させることができず、ＯＮ／ＯＦＦ比が半導体メモリ装置１００より小さくなる。
【００４８】
２． 半導体メモリ装置の製造方法
次に、本実施形態に係る半導体メモリ装置の製造方法について、図面を参照しながら説明する。図４〜図６は、本実施形態に係る半導体メモリ装置１００の製造工程を模式的に示す断面図である。
【００４９】
図４に示すように、基板１０上に炭化シリコン層２０を形成する。炭化シリコン層２０は、例えば、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法により形成される。
【００５０】
図５に示すように、炭化シリコン層２０上に金属層３２を形成する。金属層３２は、例えば、スパッタ法、真空蒸着法により形成される。金属層３２としてアルミニウム層を用いた場合、金属酸化物層３０は酸化アルミニウム層であり、アルミニウム層３２（金属層３２）の厚みは、酸化アルミニウム層３０（金属酸化物層３０、図１参照）の厚みのおよそ１／１．３程度となるため、例えば、２．３ｎｍ以上３１ｎｍ以下である。なお、金属層３２の厚みと、後述のように金属層３２を熱酸化した後の金属酸化物層３０の厚みと、の比は、金属の種類によって異なる。
【００５１】
図６に示すように、金属層３２を酸素雰囲気中で熱処理して、金属酸化物層３０を形成する。より具体的には、例えば、酸素１００％の大気圧中において、５５０℃程度で５０分程度熱処理することにより、金属酸化物層３０を形成する。形成される金属酸化物層３０の厚みは、金属層３２がアルミニウム層の場合は、アルミニウム層３２（金属層３２）の厚みのおよそ１．３倍になる。本工程の熱処理によって、金属層３２を構成する金属の一部は、炭化シリコン層２０に拡散する。金属層３２としてアルミニウム層を用いた場合、アルミニウム層３２（金属層３２）を構成するアルミニウムの一部が、炭化シリコン層２０に拡散する。金属層３２が、２種類以上の金属から構成されている場合は、熱処理温度に依存して、主に１種の元素の一部が、または２種以上の元素の一部が炭化シリコン層２０に拡散する。これにより、炭化シリコン層２０に、金属拡散層２２を形成することができる。さらに、本工程の熱処理によって、金属層３２を構成する金属の一部が炭化シリコン層２０に拡散すると同時に、炭化シリコン層２０の金属酸化物層３０との界面が酸化される。これにより、ＳｉＯｘ（ただし、０＜ｘ＜２）を含む金属拡散層２２を形成することができる。
【００５２】
図１に示すように、金属酸化物層３０上に第１電極４０を形成する。次に、基板１０の下に第２電極５０を形成する。第１電極４０および第２電極５０は、例えば、スパッタ法、真空蒸着法により形成される。なお、第１電極４０を形成する工程と、第２電極５０を形成する工程とは、その先後を問わない。
【００５３】
以上の工程により、本実施形態に係る半導体メモリ装置１００を製造することができる。
【００５４】
半導体メモリ装置１００の製造方法によれば、消去、書き込みを繰り返してもＯＮ／ＯＦＦ比を高く維持することができる半導体メモリ装置１００を得ることができる。
【００５５】
３． 実施例
以下に実験例を示し、本発明をより具体的に説明する。なお、本発明は、以下の実験例によって何ら限定されるものではない。
【００５６】
３．１． 半導体メモリ装置の作製
ｎ型のＳｉ基板上に、炭化シリコン層として厚み１０ｎｍの３Ｃ−ＳｉＣ層を、ＣＶＤ法により形成した。次に、３Ｃ−ＳｉＣ層上に、金属層としてＡｌ層を、スパッタ法により形成した。Ａｌ層の厚みを、５ｎｍと１０ｎｍとの２水準に振った。次に、酸素１００％の大気圧中において、５５０℃で５０分熱処理することにより、金属酸化物層としてＡｌ２Ｏ３層を形成した。該熱処理により、Ａｌ層の一部が、３Ｃ−ＳｉＣ層に拡散した。さらに、該熱処理により、３Ｃ−ＳｉＣ層のＡｌ層との界面が酸化された。これにより、金属拡散層として、ＳｉＯ０．５、ＳｉＯ１．０、およびＳｉＯ１．５を含むＡｌ拡散層が形成された。次に、Ａｌ２Ｏ３層上に、第１電極としてＡｕ層を、スパッタ法により形成した。次に、Ｓｉ基板の下に、第２電極としてＡｌ層を、スパッタ法により形成した。
【００５７】
３．２． Ｉ−Ｖ特性
上記のように作製した半導体メモリ装置のＩ−Ｖ特性を評価した。図７は、実施例に係る半導体メモリ装置のＩ−Ｖ特性を示すグラフである。
【００５８】
図７に示すように、メモリ特性であるヒステリシスを得ることができ、実施例に係る半導体メモリ装置は、良好なメモリ特性を有していることが分かった。
【００５９】
なお、上述のとおり、図７に示すＶｔｈ２は、ＯＦＦ状態からＯＮ状態に遷移する閾値電圧であり、Ｖｔｈ１は、ＯＮ状態からＯＦＦ状態に遷移する閾値電圧である。そして、０〜Ｖｔｈ２の間の電圧で電流が流れるが、流れないかを調べれば、メモリ装置の記憶置である“０（ＯＦＦ状態）”か、“１（ＯＮ状態）”か、を読み取ることができる。
【００６０】
３．３． エンデュランス特性
上記のように作製した半導体メモリ装置のエンデュランス特性（メモリ書き換え回数とＯＮ／ＯＦＦ比との関係）を評価した。図８は、実施例に係る半導体メモリ装置のエンデュランス特性を示すグラフである。なお、ＯＮ／ＯＦＦ比とは、ＯＮ状態に対するＯＦＦ状態の抵抗の比である。また、図８では、Ａｌ層の厚みが１０ｎｍの半導体メモリ装置について評価した。
【００６１】
図８に示すように、実施例の半導体メモリ装置は、メモリ書き換え回数が１０万回で、ＯＮ／ＯＦＦ比が６．５程度であり、良好なエンデュランス特性を有していることがわかった。一方、特許文献１の２端子メモリでは、メモリ書き換え回数が１万回で、ＯＮ／ＯＦＦ比が最大３．５程度である。すなわち、実施例の半導体メモリ装置は、消去、書き込みを繰り返してもＯＮ／ＯＦＦ比を高く維持できることがわかった。
【００６２】
４． 半導体集積装置
次に、本実施形態に係る半導体集積装置について、図面を参照しながら説明する。図９は、本実施形態に係る半導体集積装置１０００を模式的に示す断面図である。
【００６３】
半導体集積装置１０００は、本発明に係る半導体メモリ装置と、トランジスタと、を含むことができる。図９に示す例では、半導体集積装置１０００は、半導体メモリ装置１００と、バイポーラトランジスタ２００と、ＭＯＳトランジスタ３００と、を有している。
【００６４】
半導体集積装置１０００では、基板１０として、例えば、ｐ型Ｓｉ基板を用いることができる。図示の例では、基板１０には、不純物をドーピングすることによって、ｎ型ウェル領域１１が形成されている。ｎ型ウェル領域１１には、さらに不純物を高濃度にドーピングしたｐ＋型ウェル領域１２が形成され、ｐ＋型ウェル領域１２にはｎ＋型ウェル領域１３が形成されている。
【００６５】
ｎ型ウェル領域１１、ｐ＋型ウェル領域１２、およびｎ＋型ウェル領域１３によって、バイポーラトランジスタ２００が構成されている。ｎ型ウェル領域１１は、コレクタとして機能することができる。ｐ＋型ウェル領域１２は、ベースとして機能することができる。ｎ＋型ウェル領域１３は、エミッタとして機能することができる。
【００６６】
ｐ＋型ウェル領域１２上には、炭化シリコン層２０、金属酸化物層３０、および第１電極４０が、この順で形成されている。さらに、ｐ＋型ウェル領域１２上には、第２電極５０が形成されている。ウェル領域１１，１２が形成された基板１０、炭化シリコン層２０、金属酸化物層３０、および電極４０，５０によって、半導体メモリ装置１００が構成されている。図示の例では、１つの第２電極５０を共通電極として、２つの第１電極４０が形成されている。このように、第２電極５０を共通電極として、複数の半導体メモリ装置１００の集積化を図ることができる。
【００６７】
なお、第２電極５０は、バイポーラトランジスタ２００のベース電極としても機能することができる。また、ｎ＋型ウェル領域１３上には、図９に示すように、ベース電極７０が形成されていてもよい。
【００６８】
ｎ型ウェル領域１１には、さらに、ｐ＋型ウェル領域１６，１７が形成されている。ｐ＋型ウェル領域１６は、ソース領域１６となり、ｐ＋型ウェル領域１７は、ドレイン領域１７となることができる。さらに、ｎ型ウェル領域１１上にはゲート絶縁層６０が形成され、ゲート絶縁層６０上にはゲート電極７２が形成されている。ソース領域１６、ドレイン領域１７、ゲート絶縁層６０、およびゲート電極７２によって、ＭＯＳトランジスタ３００が形成されている。ソース領域１６とドレイン領域１７との間に位置するｎ型ウェル領域１１は、チャネル領域１５となることができる。図９に示すように、ソース領域１６上にはソース電極７４が形成され、ドレイン領域１７上にはドレイン電極７６が形成されていてもよい。
【００６９】
バイポーラトランジスタ２００とＭＯＳトランジスタ３００との間には、例えば、素子分離領域８０が形成されている。素子分離領域８０の材質としては、例えば、酸化シリコンが挙げられる。素子分離領域８０によって、バイポーラトランジスタ２００とＭＯＳトランジスタ３００とを、電気的に分離することができる。
【００７０】
層間絶縁層９０は、基板１０の上方に形成されている。層間絶縁層９０の材質としては、例えば、酸化シリコンが挙げられる。図示はしないが、層間絶縁層９０の上方には、多層配線構造が形成されていてもよく、これによって、半導体メモリ装置１００、バイポーラトランジスタ２００、およびＭＯＳトランジスタ３００が結線されていてもよい。
【００７１】
半導体集積装置１０００によれば、消去、書き込みを繰り返してもＯＮ／ＯＦＦ比を高く維持することができる半導体メモリ装置１００を有することができる。そのため、半導体集積装置１０００は、高い性能を有することができる。
【００７２】
なお、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【００７３】
１０ 基板、１１ ｎ型ウェル領域、１２ ｐ＋型ウェル領域、
１３ ｎ＋型ウェル領域、１５ チャネル領域、１６ ソース領域、
１７ ドレイン領域、２０ 炭化シリコン層、２２ 金属拡散層、２２ａ 捕獲準位、
３０ 金属酸化物層、３２ 金属層、４０ 第１電極、５０ 第２電極、
６０ ゲート絶縁層、７０ エミッタ電極、７２ ゲート電極、７４ ソース電極、
７６ ドレイン電極、８０ 素子分離領域、９０ 層間絶縁層、
１００ 半導体メモリ素子、２００ バイポーラトランジスタ、
３００ ＭＯＳトランジスタ、１０００ 半導体集積装置
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成された炭化シリコン層と、
前記炭化シリコン層の上に形成された金属酸化物層と、
前記金属酸化物層と電気的に接続された第１電極と、
前記基板と電気的に接続された第２電極と、
を含む、半導体メモリ装置。
【請求項２】
請求項１において、
前記炭化シリコン層は、
前記金属酸化物層との界面に、金属が拡散された金属拡散層を有する、半導体メモリ装置。
【請求項３】
請求項２において、
前記金属酸化物層は、酸化アルミニウム層であり、
前記金属拡散層に拡散された前記金属は、アルミニウムである、半導体メモリ装置。
【請求項４】
請求項２または３において、
前記金属拡散層は、ＳｉＯｘ（ただし、０＜ｘ＜２）を含む、半導体メモリ装置。
【請求項５】
請求項１ないし４のいずれか１項において、
前記炭化シリコン層は、前記金属酸化物層との界面において、前記第１電極から注入された電子を、捕獲および放出する層であり、
前記金属酸化物層は、前記電子をトンネルする層であり、
前記第１電極と前記第２電極との間に電圧が印加されることによって、情報の書き込みおよび消去を行う、半導体メモリ装置。
【請求項６】
基板の上に炭化シリコン層を形成する工程と、
前記炭化シリコン層の上に金属層を形成する工程と、
前記金属層を酸素雰囲気中で熱処理して、金属酸化物層を形成する工程と、
前記金属酸化物層と電気的に接続する第１電極を形成する工程と、
前記基板と電気的に接続する第２電極を形成する工程と、
を含む、半導体メモリ装置の製造方法。
【請求項７】
請求項６において、
前記金属酸化物層を形成する工程における前記熱処理によって、前記金属層を構成する金属の一部は、前記炭化シリコン層に拡散して、金属拡散層が形成される、半導体メモリ装置の製造方法。
【請求項８】
請求項７において、
前記金属層は、アルミニウム層であり、
前記金属酸化物層は、酸化アルミニウム層であり、
前記炭化シリコン層に拡散する前記金属は、アルミニウムである、半導体メモリ装置の製造方法。
【請求項９】
請求項７または８において、
前記金属酸化物層を形成する工程における前記熱処理によって、前記金属拡散層は、ＳｉＯｘ（ただし、０＜ｘ＜２）を含む、半導体メモリ装置の製造方法。
【請求項１０】
請求項６ないし９のいずれか１項において、
前記炭化シリコン層は、前記金属酸化物層との界面において、前記第１電極から注入された電子を、捕獲および放出する層であり、
前記金属酸化物層は、前記電子をトンネルする層であり、
前記第１電極と前記第２電極との間に電圧を印加して、情報の書き込みおよび消去を行う、半導体メモリ装置の製造方法。
【請求項１】
基板と、
前記基板の上に形成された炭化シリコン層と、
前記炭化シリコン層の上に形成された金属酸化物層と、
前記金属酸化物層と電気的に接続された第１電極と、
前記基板と電気的に接続された第２電極と、
を含む、半導体メモリ装置。
【請求項２】
請求項１において、
前記炭化シリコン層は、
前記金属酸化物層との界面に、金属が拡散された金属拡散層を有する、半導体メモリ装置。
【請求項３】
請求項２において、
前記金属酸化物層は、酸化アルミニウム層であり、
前記金属拡散層に拡散された前記金属は、アルミニウムである、半導体メモリ装置。
【請求項４】
請求項２または３において、
前記金属拡散層は、ＳｉＯｘ（ただし、０＜ｘ＜２）を含む、半導体メモリ装置。
【請求項５】
請求項１ないし４のいずれか１項において、
前記炭化シリコン層は、前記金属酸化物層との界面において、前記第１電極から注入された電子を、捕獲および放出する層であり、
前記金属酸化物層は、前記電子をトンネルする層であり、
前記第１電極と前記第２電極との間に電圧が印加されることによって、情報の書き込みおよび消去を行う、半導体メモリ装置。
【請求項６】
基板の上に炭化シリコン層を形成する工程と、
前記炭化シリコン層の上に金属層を形成する工程と、
前記金属層を酸素雰囲気中で熱処理して、金属酸化物層を形成する工程と、
前記金属酸化物層と電気的に接続する第１電極を形成する工程と、
前記基板と電気的に接続する第２電極を形成する工程と、
を含む、半導体メモリ装置の製造方法。
【請求項７】
請求項６において、
前記金属酸化物層を形成する工程における前記熱処理によって、前記金属層を構成する金属の一部は、前記炭化シリコン層に拡散して、金属拡散層が形成される、半導体メモリ装置の製造方法。
【請求項８】
請求項７において、
前記金属層は、アルミニウム層であり、
前記金属酸化物層は、酸化アルミニウム層であり、
前記炭化シリコン層に拡散する前記金属は、アルミニウムである、半導体メモリ装置の製造方法。
【請求項９】
請求項７または８において、
前記金属酸化物層を形成する工程における前記熱処理によって、前記金属拡散層は、ＳｉＯｘ（ただし、０＜ｘ＜２）を含む、半導体メモリ装置の製造方法。
【請求項１０】
請求項６ないし９のいずれか１項において、
前記炭化シリコン層は、前記金属酸化物層との界面において、前記第１電極から注入された電子を、捕獲および放出する層であり、
前記金属酸化物層は、前記電子をトンネルする層であり、
前記第１電極と前記第２電極との間に電圧を印加して、情報の書き込みおよび消去を行う、半導体メモリ装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図９】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図９】
【図７】
【図８】
【公開番号】特開２０１３−５８７１５（Ｐ２０１３−５８７１５Ａ）
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願番号】特願２０１１−２６６６２５（Ｐ２０１１−２６６６２５）
【出願日】平成２３年１２月６日（２０１１．１２．６）
【出願人】（５０４１３２８８１）国立大学法人東京農工大学 (595)
【Ｆターム（参考）】
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願日】平成２３年１２月６日（２０１１．１２．６）
【出願人】（５０４１３２８８１）国立大学法人東京農工大学 (595)
【Ｆターム（参考）】
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