半導体メモリ装置およびその駆動方法
【課題】従来のＤＲＡＭでは微細化と共にデータの読み出しエラーが発生しやすくなる。
【解決手段】第１のビット線ＢＬ＿１の微弱な電位の変動はＮチャネル型トランジスタＴＮＲとＰチャネル型トランジスタＴＰＲで構成される第１のインバータで反転され、第１のスイッチである第１の選択トランジスタＳＴ１を介して、第２のビット線ＢＬ＿２に出力される。第２のビット線ＢＬ＿２の電位は、第１のビット線ＢＬ＿１の電位とは反転した電位であるため、第１のビット線ＢＬ＿１と第２のビット線ＢＬ＿２の電位差は拡大する。この拡大した電位差を公知のセンスアンプＳＡ＿１／２あるいは、第２のインバータ（Ｎチャネル型トランジスタＴＮＬとＰチャネル型トランジスタＴＰＬで構成される）と第１のインバータで構成されるフリップフロップ回路等で増幅する。
【解決手段】第１のビット線ＢＬ＿１の微弱な電位の変動はＮチャネル型トランジスタＴＮＲとＰチャネル型トランジスタＴＰＲで構成される第１のインバータで反転され、第１のスイッチである第１の選択トランジスタＳＴ１を介して、第２のビット線ＢＬ＿２に出力される。第２のビット線ＢＬ＿２の電位は、第１のビット線ＢＬ＿１の電位とは反転した電位であるため、第１のビット線ＢＬ＿１と第２のビット線ＢＬ＿２の電位差は拡大する。この拡大した電位差を公知のセンスアンプＳＡ＿１／２あるいは、第２のインバータ（Ｎチャネル型トランジスタＴＮＬとＰチャネル型トランジスタＴＰＬで構成される）と第１のインバータで構成されるフリップフロップ回路等で増幅する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を用いたメモリ装置に関する。
【背景技術】
【０００２】
最初に、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。したがって、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【０００３】
また、本明細書において、接続、とは、一時的であっても、実効的な直流電流が、供給可能な状態になる構造を有していることをいう。従って、接続している状態とは、直接、接続している状態のみを必ずしも指すわけではなく、直流電流が、供給可能であるように、配線、抵抗などの回路素子を介して間接的に接続している状態もその範疇に含む。なお、実際に回路に直流電流が供給されるように設計されているかどうかは問わない。
【０００４】
例えば、２つのノード間にスイッチング素子が設けられている場合には、条件付ながら（すなわち、スイッチがオンであるときだけではあるが）、直流電流が供給可能となるので、接続する、という。一方、２つのノード間に、容量素子のみが設けられている場合には、容量素子を介しては、実効的な直流電流を供給することができないので、このノード間は接続されていない、という。
【０００５】
同様に２つのノード間にダイオードのみが設けられている場合も、いずれかのノードの電位が高ければ直流電流を供給できるので、接続する，という。この際には、回路設計上、電流が流れないような電位が２つのノードに与えられている場合（この場合には、現実の回路において２つのノードにダイオードを介して電流が流れることがない）であっても、本明細書では、接続している、という。
【０００６】
例えば、ノードＡがトランジスタのソースに接続し、ノードＢがドレインに接続する場合には、ノードＡとノードＢの間には、ゲートの電位によっては直流電流を流すことができるので、ノードＡとノードＢは接続している、という。
【０００７】
一方、ノードＡがトランジスタのソースに接続し、ノードＣがゲートに接続する場合には、トランジスタのソース、ドレイン、ゲートの電位の如何にかかわらず、ノードＡとノードＣの間に実効的な直流電流を流すことができないので、ノードＡとノードＣは接続していない、という。
【０００８】
上記において、実効的な直流電流とは、リーク電流等の意図しない電流を除いた電流という意味である。なお、実効的な直流電流の値は、その大きさ（絶対値）で定義されるものではなく、回路に応じて異なることがある。すなわち、ある回路では１ｐＡという小電流であっても実効的な電流となりえるし、他の回路では、それより大きな１μＡという電流であっても実効的な電流とみなされないこともある。
【０００９】
なお、言うまでもないことであるが、入力と出力を有する１つの回路（例えば、インバータ）において、入力と出力が回路内で接続している必要はない。インバータを例に取れば、入力と出力はインバータ内部で接続していない。
【００１０】
さらに、本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分が明確でなく、配線が延在している場合だけのこともある。例えば、絶縁ゲート型電界効果トランジスタ（以下、単にトランジスタ、という）の回路では、一本の配線が複数のトランジスタのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
【００１１】
なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標を示す記号をつけて、例えば、「メモリセルＭＣ＿１＿１」、「ビット線ＢＬ＿２」というように表記する。また、一つの素子が複数の行や列の機能を有するときには、「センスアンプＳＡ＿１／２」というように表記することもある。
【００１２】
しかし、特に、行や列、位置を特定しない場合や集合的に扱う場合、あるいはどの位置にあるか明らかである場合には、「メモリセルＭＣ」、「ビット線ＢＬ」」、あるいは、単に「メモリセル」、「ビット線」というように表記することもある。
【００１３】
１つのトランジスタと１つの容量素子を用いてメモリセルを形成するＤＲＡＭは、高集積化でき、原理的に無制限に書き込みでき、さらに、書き込み読み出しの速度も比較的高速でおこなえるため、多くの電子機器で使用されている。ＤＲＡＭは、各メモリセルの容量素子に電荷を蓄積することにより、データを記憶し、この電荷を放出することによりデータを読み出す。
【００１４】
従来は、トランジスタとしてシリコンを用いていたために、１秒間に数１０回のリフレッシュが必要であったが、よりバンドギャップの大きな酸化物半導体を用いたトランジスタでは、実質的に永久にデータを保持できることが示された（特許文献１参照）。また、極端に薄いシリコン膜を用いることによっても、従来のトランジスタよりオフ電流を３桁以上も低減できることが示された（特許文献２参照）。
【００１５】
図２（Ａ）および図２（Ｂ）に従来のＤＲＡＭの読み出しに関する回路と読み出し方法を示す。図２（Ａ）に示すＤＲＡＭは、いわゆるフォールデッド方式のＤＲＡＭの回路であり、一対のビット線ＢＬ＿１とビット線ＢＬ＿２と、ワード線ＷＬ＿１、ワード線ＷＬ＿２、ワード線ＷＬ＿３、ワード線ＷＬ＿４等とそれらの交点にメモリセルＭＣ＿１＿１、メモリセルＭＣ＿２＿２、メモリセルＭＣ＿３＿１、メモリセルＭＣ＿４＿２等を有する。
【００１６】
また、ビット線ＢＬ＿１とビット線ＢＬ＿２の一端にはセンスアンプＳＡ＿１／２が設けられている。通常、センスアンプはフリップフロップ型の回路を用いる。
【００１７】
図２（Ｂ）にこれらの回路を駆動するタイミングチャートを示す。ここでは、”１”のデータはメモリセルＭＣの容量素子が＋１Ｖに、”０”のデータはメモリセルＭＣの容量素子が０Ｖに充電されているものとする。
【００１８】
メモリセルＭＣ＿１＿１のデータを読み出すには以下のようにおこなう。まず、プリチャージ回路（図示せず）を用いて、ビット線ＢＬ＿１とビット線ＢＬ＿２とを＋０．５Ｖにプリチャージする。その後、ビット線ＢＬ＿１とビット線ＢＬ＿２とをフローティング状態とする。また、フリップフロップ回路型のセンスアンプＳＡ＿１／２の、Ｐチャネル型トランジスタＴＰＵおよびＰチャネル型トランジスタＴＰＤのソースに電位を供給するための配線ＶＰＳの電位、Ｎチャネル型トランジスタＴＮＵおよびＮチャネル型トランジスタＴＮＤのソースに電位を供給するための配線ＶＮＳの電位は＋０．５Ｖとする。
【００１９】
その後、ワード線ＷＬ＿１の電位を適切な値にして、メモリセルＭＣ＿１＿１のセルトランジスタをオンとする（図２（Ｂ）の時刻Ｔ１）。なお、このように配線の電位を変化させることで、それに接続するトランジスタをオンとすることを、配線の電位をオンに設定する、という。この操作により、メモリセルＭＣ＿１＿１の容量素子に蓄積されていた電荷がビット線ＢＬ＿１に放出される。
【００２０】
メモリセルＭＣ＿１＿１の容量素子の容量とビット線ＢＬ＿１の容量によって、ビット線ＢＬ＿１の電位が決定される。ここでは、メモリセルの容量素子の電位が０Ｖであったため、プリチャージ電位より低下して、＋０．４Ｖになったものとする。
【００２１】
一方、ワード線ＷＬ＿１の電位をオンに設定しても、ビット線ＢＬ＿２に接続するメモリセルはないので、ビット線ＢＬ＿２の電位は変動せず、＋０．５Ｖのままである。すなわち、ビット線ＢＬ＿１の電位の方が、ビット線ＢＬ＿２の電位より、０．１Ｖ低い。
【００２２】
その後、センスアンプＳＡ＿１／２の配線ＶＰＳの電位を＋１Ｖに向けてある速度で上昇させ、また、配線ＶＮＳの電位を０Ｖに向けて同様な速度で下降させる（図２（Ｂ）の時刻Ｔ２）。この操作により、ある段階で、Ｐチャネル型トランジスタＴＰＤとＮチャネル型トランジスタＴＮＵがオンとなる。
【００２３】
その結果、相対的に電位の低いビット線ＢＬ＿１の電位はさらに低下し、相対的に電位の高いビット線ＢＬ＿２の電位はさらに高くなり、最終的には、ビット線ＢＬ＿１の電位は０Ｖとなり、ビット線ＢＬ＿２の電位は＋１Ｖとなる。
【００２４】
この過程（増幅過程）での配線ＶＰＳの電位と配線ＶＮＳの電位の変化する速度は、増幅初期においては、十分に小さいことが望ましい。上記のように、増幅初期電位差が０．１Ｖというように小さな場合には、配線ＶＰＳの電位と配線ＶＮＳの電位を急激に変動させると、増幅に失敗するためである。このため、増幅に時間を要する。
【００２５】
一方で、増幅に時間がかかると、特に増幅初期段階では、外部のノイズにより読み出しに失敗する確率が高まる。
【００２６】
また、このように０．１Ｖという微弱な電位差を増幅するため、センスアンプＳＡ＿１／２に用いるトランジスタのしきい値のばらつきは小さいことが求められる。例えば、Ｎチャネル型トランジスタＴＮＵのしきい値が＋０．３５Ｖ、Ｐチャネル型トランジスタＴＰＵのしきい値が−０．４５Ｖ、Ｎチャネル型トランジスタＴＮＤのしきい値が＋０．４５Ｖ、およびＰチャネル型トランジスタＴＰＤのしきい値が−０．３５Ｖであるとすると、上記の増幅過程において、Ｐチャネル型トランジスタＴＰＵおよびＰチャネル型トランジスタＴＰＤがともにオンとなり、データの読み出しに失敗することがある。
【００２７】
一般に、センスアンプに用いるトランジスタのしきい値のばらつきは、ビット線間の増幅初期電位差の半分未満、好ましくは３０％未満であることが要求される。上記の場合、トランジスタのしきい値のばらつきは５０ｍＶ、ビット線間の増幅初期電位差は０．１Ｖであるため、増幅の際にエラーが発生しやすい。
【００２８】
一般に、トランジスタのしきい値のばらつきは、ロット間ばらつき（基板間ばらつき）とチップ間ばらつき（基板内ばらつき）と隣接トランジスタばらつき、の３つに大きく分類される。
【００２９】
ロット間ばらつきは、プロセス条件、膜厚や線幅のロット間の違いに依存するものであり、また、チップ間ばらつきは、ドーズ量、膜厚や線幅の基板面内のばらつきによるものである。いずれも、ばらつきは巨視的なものであり、これらの要因によるしきい値のばらつきは基板バイアス等により補正できる。
【００３０】
これに対し、隣接トランジスタばらつきは、主として、ドーパント濃度の統計的ゆらぎ（非特許文献１参照）によるものであり、トランジスタが微細化するにつれ増大する。すなわち、ＤＲＡＭの高集積化のためにトランジスタが微細化するとセンスアンプの動作が不安定となる。
【００３１】
また、酸化物半導体のようにシリコンよりも移動度が１桁以上小さい半導体を用いる場合には、データのアクセスを高速でおこなうために容量素子の容量を通常のものよりも１桁以上小さくすることが必要となる。もし、１つのビット線に接続するメモリセルを従来と同等とするのであれば、読み出しの際のビット線の電位変動はより小さくなり、エラーが生じやすくなる。
【００３２】
非特許文献２によれば、ビット線に接続するメモリセルが２５６個であれば、回路線幅４０ｎｍでは、ビット線の容量は３５ｆＦである。もし、容量素子の容量を３ｆＦとし、１つのビット線に２５６個のメモリセルを接続するのであれば、ビット線の電位の変動は４０ｍＶ程度であるため、そのような微細な電位変動をエラーなくかつ短時間で増幅する技術が求められる。
【先行技術文献】
【特許文献】
【００３３】
【特許文献１】米国特許出願公開第２０１１／０１５６０２７号明細書
【特許文献２】米国特許第７７７２０５３号明細書
【非特許文献】
【００３４】
【非特許文献１】Ｋ．Ｔａｋｅｕｃｈｉ ｅｔ ａｌ．， ”Ｃｈａｎｎｅｌ Ｅｎｇｉｎｅｅｒｉｎｇ ｆｏｒ ｔｈｅ Ｒｅｄｕｃｔｉｏｎ ｏｆ Ｒａｎｄｏｍ−Ｄｏｐａｎｔ−Ｐｌａｃｅｍｅｎｔ−Ｉｎｄｕｃｅｄ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ Ｆｌｕｃｔｕａｔｉｏｎ”， ｐｐ． ８４１−８４４， ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ＯＦ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ， １９９７．
【非特許文献２】Ｍｕｅｌｌｅｒ ｅｔ ａｌ．，”Ｃｈａｌｌｅｎｇｅｓ ｆｏｒ ｔｈｅ ＤＲＡＭ Ｃｅｌｌ Ｓｃａｌｉｎｇ ｔｏ ４０ｎｍ”， ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ＯＦ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ， ｐｐ．３４７−３５０， ２００５．
【発明の概要】
【発明が解決しようとする課題】
【００３５】
本発明の一態様はこのような問題点を解決することを課題とするものである。本発明の一態様はよりビット線の電位の変動が小さい場合でも、誤動作しにくい半導体メモリ装置を提供することを課題とする。また、本発明の一態様はトランジスタのしきい値のばらつきがより大きな場合でも、誤動作しにくい半導体メモリ装置を提供することを課題とする。また、本発明の一態様はより回路が微細化した場合でも誤動作しにくい半導体メモリ装置を提供することを課題とする。
【００３６】
また、本発明の一態様は、容量素子の容量を従来のＤＲＡＭに用いられている値以下、具体的には１０ｆＦ以下、好ましくは１ｆＦ以下としても十分に機能するメモリ装置を提供することを課題とする。
【００３７】
また、本発明の一態様は、新規な構造のメモリ装置あるいはその駆動方法を提供することを課題とする。特に消費電力を低減できるメモリ装置あるいはメモリ装置の駆動方法を提供することを課題とする。
【課題を解決するための手段】
【００３８】
本発明の一態様は、第１のビット線と第２のビット線と、これらの間にインバータとスイッチと、第１のビット線および第２のビット線のいずれかに接続するメモリセルとを有し、また、これらインバータとスイッチが直列に接続されている半導体メモリ装置である。
【００３９】
また、本発明の一態様は、上記の半導体メモリ装置において、スイッチをオンとする過程と、その後に、第１のビット線と第２のビット線の電位差を増幅する過程と、を有する半導体メモリ装置の駆動方法である。
【００４０】
また、本発明の一態様は、第１のビット線と第２のビット線と、これらの間に第１のインバータと第１のスイッチと第２のインバータと第２のスイッチと、第１のビット線および第２のビット線のいずれかに接続するメモリセルとを有し、第１のインバータと第１のスイッチおよび第２のインバータと第２のスイッチは、それぞれ接続されており、第１のビット線と第１のインバータ、第２のビット線と第１のスイッチ、第１のビット線と第２のスイッチ、第２のビット線と第２のインバータが、それぞれ接続されている半導体メモリ装置である。
【００４１】
また、本発明の一態様は、上記の半導体メモリ装置において、第１のスイッチをオンとする過程と、その後に、第２のスイッチをオンとすることにより、第１のインバータ、第１のスイッチ、第２のインバータと第２のスイッチよりなるループを構成する半導体メモリ装置の駆動方法である。
【００４２】
インバータ（あるいは第１のインバータ、第２のインバータ）としては、さまざまな種類のものを用いることができる。例えば、相補型インバータ、抵抗負荷型インバータ、クロックドインバータ等あるいはそれらの組み合わせを用いることができる。
【００４３】
上記において、メモリセルのトランジスタはインバータのトランジスタとは異なる層に設けられていてもよいが、インバータのトランジスタは単結晶半導体を用いるとよい。インバータではトランジスタのしきい値のばらつきを十分に抑制することが必要であるので、そのチャネル面積をメモリセルのトランジスタの４倍以上、好ましくは１６倍以上とするとよい。
【００４４】
また、インバータの占有する部分のワード線方向の長さは、ビット線の幅の３倍以上、好ましくは５倍以上とするとよい。同様にインバータの占有する部分のビット線方向の長さは、ワード線の幅の３倍以上、好ましくは５倍以上とするとよい。
【００４５】
このようにインバータは大きな面積を占有するが、インバータに用いるトランジスタのチャネル面積を十分に大きくすることにより、不純物濃度の統計的ゆらぎに起因するトランジスタのしきい値のばらつきを低減させることができる。また、メモリセルを薄膜状の半導体で形成する場合には、インバータ等の上に重ねてメモリセルを形成できるので集積度を高めることができる。
【００４６】
また、上記において、スイッチ（あるいは第１のスイッチ、第２のスイッチ）は、１以上のトランジスタを用いて構成できる。最も簡単には１つのＮチャネル型トランジスタあるいはＰチャネル型トランジスタを用いて構成できる。また、導電型の異なる２つ以上のトランジスタを並列に接続した、トランスミッションゲートでもよい。
【発明の効果】
【００４７】
上記の構成のいずれかを採用することにより、前記課題の少なくとも一を解決できる。本発明の一態様では、スイッチ（あるいは第１のスイッチ）をオンとし、インバータ（あるいは第１のインバータ）の電位をオンに設定することで、第１のビット線の電位に応じて、第２のビット線の電位は、第１のビット線の電位と逆位相の電位に変化する。すなわち、第１のビット線の電位が、インバータのしきい値よりも高ければ、第２のビット線の電位はインバータのしきい値よりも低くなり、第１のビット線の電位が、インバータのしきい値よりも低ければ、第２のビット線の電位はインバータのしきい値よりも高くなる。
【００４８】
例えば、インバータを構成するＰチャネル型トランジスタのしきい値が−０．３５Ｖから−０．４５Ｖ、Ｎチャネル型トランジスタのしきい値が＋０．３５Ｖから＋０．４５Ｖの範囲にあり、Ｐチャネル型トランジスタのソースの電位を＋１Ｖ、Ｎチャネル型トランジスタのソースの電位を０Ｖとすると、インバータの入力の電位（すなわち、第１のビット線の電位）が＋０．４Ｖであれば、インバータに信号を入力してから十分に時間が経過した状態では、インバータの出力の電位（すなわち、第２のビット線の電位）は、＋０．７５Ｖ以上とできる。
【００４９】
読み出し過程のような短い期間では、インバータを構成するトランジスタの抵抗や第２のビット線の抵抗および容量によって、第２のビット線の電位は、より低い電位となるが、それでも、必要な期間に第２のビット線の電位を＋０．６Ｖ以上とできる。
【００５０】
このため、第１のビット線の第２のビット線の電位差は０．２Ｖ以上となるので、インバータと同じしきい値ばらつきを有するトランジスタよりなるセンスアンプを用いてもエラーが発生することは極力抑制される。
【００５１】
また、増幅開始時点での第１のビット線と第２のビット線の電位差をより大きくできることにより、第１のビット線と第２のビット線に接続するセンスアンプのＮチャネル型トランジスタのソースとＰチャネル型トランジスタのソースの電位差を、急速に拡大させることもできる。そのため、読み出しに要する時間を短縮できる。
【００５２】
さらに、増幅開始時点での第１のビット線と第２のビット線の電位差がより大きくなること、あるいは、増幅に要する期間を短縮することにより、増幅過程におけるノイズの影響を受けにくくなる。
【００５３】
特にオープンビット方式のＤＲＡＭでは、読み出しに使うビット線と参照電位に用いるビット線が離れた位置にあるため、フォールデッド方式に比べてノイズの影響による読み出しエラーが大きいことが問題であるが、本発明の一態様では、ノイズの影響が相対的に小さくなることにより、オープンビット方式のＤＲＡＭで効果が顕著となる。
【００５４】
ここで注意しておきたいことは、上記のようなしきい値のばらつきを有するトランジスタを用いて作製したフリップフロップ型センスアンプでは、０．１Ｖの電位差を増幅するとエラーが発生しやすくなるのに、同じばらつきのトランジスタを用いて作製したインバータでは、０．１Ｖの電位差を反転・増幅できるということである。本発明の一態様はこの特徴を有効に利用して効果を得ることができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の半導体メモリ装置の回路の例を示す図である。
【図２】従来の半導体メモリ装置の回路の例と駆動方法を示す図である。
【図３】本発明の半導体メモリ装置の回路の例を説明する図である。
【図４】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図５】本発明の半導体メモリ装置の回路の例を説明する図である。
【図６】本発明の半導体メモリ装置のレイアウト例を示す図である。
【図７】本発明の半導体メモリ装置の回路の例を説明する図である。
【発明を実施するための形態】
【００５６】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００５７】
なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタや容量素子のさまざまな特性によって、あるいは実施者の都合によって変更される。
【００５８】
また、以下の実施の形態に示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。
【００５９】
（実施の形態１）
本実施の形態では、図１（Ａ）、図１（Ｂ）、図４（Ａ）を用いて本発明の一態様の半導体メモリ装置およびその動作の例について説明する。
【００６０】
図１（Ａ）に示す半導体メモリ装置は、ワード線ＷＬ、ワード線ＷＬに直交するビット線ＢＬ、ワード線ＷＬに平行な第１選択線ＳＬ１および第２選択線ＳＬ２と、複数のメモリセルＭＣを有する。また、第１選択トランジスタＳＴ１と第２選択トランジスタＳＴ２とＰチャネル型トランジスタＴＰＬ、Ｐチャネル型トランジスタＴＰＲ、Ｎチャネル型トランジスタＴＮＬ、Ｎチャネル型トランジスタＴＮＲとそれらのソースに電位を供給するための配線ＶＰＳ１、配線ＶＮＳ１を有する。
【００６１】
Ｐチャネル型トランジスタＴＰＲとＮチャネル型トランジスタＴＮＲ、Ｐチャネル型トランジスタＴＰＬとＮチャネル型トランジスタＴＮＬは、それぞれ第１のインバータ、第２のインバータを構成する。第１選択トランジスタＳＴ１のソースはビット線ＢＬ＿２に接続し、ドレインはＮチャネル型トランジスタＴＮＲのドレインとＰチャネル型トランジスタＴＰＲのドレイン（すなわち第１のインバータの出力端子）に接続し、ゲートは第１選択線ＳＬ１に接続する。第２選択トランジスタＳＴ２のソースはビット線ＢＬ＿１に接続し、ドレインはＮチャネル型トランジスタＴＮＬのドレインとＰチャネル型トランジスタＴＰＬのドレイン（すなわち第２のインバータの出力端子）に接続し、ゲートは第２選択線ＳＬ２に接続する。
【００６２】
さらに、センスアンプＳＡ＿１／２と、それを構成するトランジスタのソースに電位を供給するための配線ＶＰＳ、配線ＶＮＳを有する。センスアンプＳＡ＿１／２は従来のＤＲＡＭと同様に、ビット線ＢＬ＿１とビット線ＢＬ＿２の電位差を増幅するのに用いられる。
【００６３】
このような半導体メモリ装置でデータを読み出す例について説明する。ここでも、メモリセルＭＣ＿１＿１のデータを読み出すとする。本実施の形態のＮチャネル型トランジスタのしきい値の平均値は＋０．４Ｖで、しきい値のばらつきは５０ｍＶ、Ｐチャネル型トランジスタのしきい値の平均値は−０．４Ｖでしきい値のばらつきは５０ｍＶとする。
【００６４】
従来のＤＲＡＭの場合と同様に、プリチャージ回路（図示せず）を用いて、ビット線ＢＬ＿１とビット線ＢＬ＿２とを＋０．５Ｖにプリチャージし、その後、ビット線ＢＬ＿１とビット線ＢＬ＿２とをフローティング状態とする。また、センスアンプＳＡ＿１／２の配線ＶＰＳの電位、配線ＶＮＳの電位は共に＋０．５Ｖとする。一方で、配線ＶＰＳ１の電位は＋１Ｖ、配線ＶＮＳ１の電位は０Ｖとする。
【００６５】
その後、ワード線ＷＬ＿１の電位をオンに設定して、メモリセルＭＣ＿１＿１のセルトランジスタをオンとする（図４（Ａ）の時刻Ｔ１）。この操作により、メモリセルＭＣ＿１＿１の容量素子に蓄積されていた電荷がビット線ＢＬ＿１に放出される。
【００６６】
メモリセルＭＣ＿１＿１の容量素子の容量とビット線ＢＬ＿１の容量によって、ビット線ＢＬ＿１の電位が決定される。ここでは、メモリセルＭＣ＿１＿１の容量素子の電位が０Ｖであったため、プリチャージ電位より低下して、＋０．４Ｖになったものとする。
【００６７】
また、時刻Ｔ１に第１選択線ＳＬ１の電位をオンに設定して、第１選択トランジスタＳＴ１をオンとする。なお、第１選択線ＳＬ１の電位をオンに設定するタイミングは時刻Ｔ１の前あるいは後でもよい。ビット線ＢＬ＿１の電位が＋０．４Ｖであるので、トランジスタのしきい値ばらつきを考慮しても、Ｐチャネル型トランジスタＴＰＲとＮチャネル型トランジスタＴＮＲで構成される第１のインバータは、プリチャージ電位（＋０．５Ｖ）より高い電位を出力する。その電位は第１選択トランジスタＳＴ１を経て、ビット線ＢＬ＿２に伝わり、ビット線ＢＬ＿２の電位は、プリチャージ電位よりも高くなる。
【００６８】
その後、配線ＶＰＳの電位を＋１Ｖに向けて上昇させ、また、配線ＶＮＳの電位を０Ｖに向けて下降させ、センスアンプＳＡ＿１／２をアクティブとする（図４（Ａ）の時刻Ｔ２）。このようにして、データを増幅することができる。従来のＤＲＡＭではこの操作に時間がかかっていたが、本実施の形態の半導体メモリ装置では、ビット線ＢＬ＿１の電位とビット線ＢＬ＿２の電位の差が十分に大きい状態で増幅が開始されるので、電位の変動する速度を大きくしても、増幅エラーとなることが少ない。そのため、増幅に要する時間が短縮できる。また、このように増幅に要する時間が短いので、この期間に外部のノイズの影響を受けることが少なく、読み出しに失敗する確率が低下する。
【００６９】
図１（Ａ）に示す半導体メモリ装置は、第１のインバータと第２のインバータの電源電圧を同時に制御するものであるが、図１（Ｂ）のように第１のインバータと第２のインバータの電源電圧を個別に制御する構造としてもよい。すなわち、第１のインバータに電源を供給する配線ＶＰＳ１と配線ＶＮＳ１と、第２のインバータに電源を供給する配線ＶＰＳ２と配線ＶＮＳ２とを分離してもよい。
【００７０】
上記の例では、第２のインバータはデータの読み出しには使用されないが、配線ＶＰＳ１と配線ＶＮＳ１の間に電位差があると、Ｐチャネル型トランジスタＴＰＬとＮチャネル型トランジスタＴＮＬの間に貫通電流が流れる。貫通電流は第２のインバータの電源電圧を０とする（例えば、配線ＶＰＳ２と配線ＶＮＳ２の電位を共に＋０．５Ｖとして、電位差を０とする）ことでなくすことができる。このようにすると、消費電力を低減できる。
【００７１】
また、上記の例では、第１のインバータおよび第２のインバータは最初から電源が入った状態であるが、消費電力を低減する観点からは、時刻Ｔ１あるいは時刻Ｔ１の前あるいは時刻Ｔ１の後に電源を入れ、時刻Ｔ２あるいは時刻Ｔ２の前あるいは時刻Ｔ２の後に電源を切ることも好ましい。特に、本実施の形態のインバータは、入力電位がプリチャージ電位付近であると、最も貫通電流が多く流れるため、第１のインバータおよび第２のインバータの電源をこまめにオンオフすることは消費電力を低減する上で有効である。
【００７２】
より消費電力を低減するためには、第１のインバータおよび第２のインバータの電源電圧が個別に制御できるものであれば、第２のインバータの電源電圧を０とし、第１のインバータは時刻Ｔ１あるいは時刻Ｔ１の前あるいは時刻Ｔ１の後に電源を入れ、時刻Ｔ２あるいは時刻Ｔ２の前あるいは時刻Ｔ２の後に電源を切ることが好ましい。
【００７３】
（実施の形態２）
本実施の形態では、図３（Ａ）、図３（Ｂ）、図４（Ｂ）を用いて本発明の一態様の半導体メモリ装置およびその動作の例について説明する。
【００７４】
図３（Ａ）に示す半導体メモリ装置は、ワード線ＷＬ、ワード線ＷＬに直交するビット線ＢＬ、ワード線ＷＬに平行な第１選択線ＳＬ１および第２選択線ＳＬ２と、複数のメモリセルＭＣを有する。また、第１選択トランジスタＳＴ１と第２選択トランジスタＳＴ２とＰチャネル型トランジスタＴＰＬ、Ｐチャネル型トランジスタＴＰＲ、Ｎチャネル型トランジスタＴＮＬ、Ｎチャネル型トランジスタＴＮＲとそれらのソースに電位を供給するための配線ＶＰＳ１、配線ＶＮＳ１を有する。
【００７５】
Ｐチャネル型トランジスタＴＰＲとＮチャネル型トランジスタＴＮＲ、Ｐチャネル型トランジスタＴＰＬとＮチャネル型トランジスタＴＮＬは、それぞれ第１のインバータ、第２のインバータを構成する。第１選択トランジスタＳＴ１のソースはビット線ＢＬ＿２に接続し、ドレインはＮチャネル型トランジスタＴＮＲのドレインとＰチャネル型トランジスタＴＰＲのドレイン（すなわち第１のインバータの出力端子）に接続し、ゲートは第１選択線ＳＬ１に接続する。第２選択トランジスタＳＴ２のソースはビット線ＢＬ＿１に接続し、ドレインはＮチャネル型トランジスタＴＮＬのドレインとＰチャネル型トランジスタＴＰＬのドレイン（すなわち第２のインバータの出力端子）に接続し、ゲートは第２選択線ＳＬ２に接続する。
【００７６】
本実施の形態の半導体メモリ装置はセンスアンプを用いず、上記の第１のインバータと第２のインバータの組み合わせでビット線ＢＬ＿１とビット線ＢＬ＿２の電位差を増幅するものである。そのため、図１（Ａ）あるいは図１（Ｂ）の半導体メモリ装置より集積化できる。
【００７７】
このような半導体メモリ装置でデータを読み出す例について説明する。ここでも、メモリセルＭＣ＿１＿１のデータを読み出すとする。本実施の形態のＮチャネル型トランジスタのしきい値の平均値は＋０．４Ｖで、しきい値ばらつきは５０ｍＶ、Ｐチャネル型トランジスタのしきい値の平均値は−０．４Ｖでしきい値ばらつきは５０ｍＶとする。
【００７８】
実施の形態１と同様に、プリチャージ回路（図示せず）を用いて、ビット線ＢＬ＿１とビット線ＢＬ＿２とを＋０．５Ｖにプリチャージし、その後、ビット線ＢＬ＿１とビット線ＢＬ＿２とをフローティング状態とする。また、配線ＶＰＳ１、配線ＶＮＳ１の電位は＋０．５Ｖとする。
【００７９】
その後、ワード線ＷＬ＿１の電位をオンに設定して、メモリセルＭＣ＿１＿１のセルトランジスタをオンとする（図４（Ｂ）の時刻Ｔ１）。この操作により、メモリセルＭＣ＿１＿１の容量素子に蓄積されていた電荷がビット線ＢＬ＿１に放出される。
【００８０】
メモリセルＭＣ＿１＿１の容量素子の容量とビット線ＢＬ＿１の容量によって、ビット線ＢＬ＿１の電位が決定される。ここでは、メモリセルＭＣ＿１＿１の容量素子の電位が０Ｖであったため、プリチャージ電位より低下して、＋０．４Ｖになったものとする。
【００８１】
また、時刻Ｔ１に第１選択線ＳＬ１の電位をオンに設定して、第１選択トランジスタＳＴ１をオンとする。さらに、時刻Ｔ１に配線ＶＰＳ１の電位を＋１Ｖに向けて上昇させ、また、配線ＶＮＳ１の電位を０Ｖに向けて下降させる。なお、第１選択線ＳＬ１の電位をオンに設定するタイミングは時刻Ｔ１の前あるいは後でもよい。また配線ＶＰＳ１の電位を＋１Ｖに向けて上昇させ、また、配線ＶＮＳ１の電位を０Ｖに向けて下降させるタイミングは時刻Ｔ１の前あるいは後でもよい。
【００８２】
ビット線ＢＬ＿１の電位が＋０．４Ｖであるので、Ｐチャネル型トランジスタＴＰＲとＮチャネル型トランジスタＴＮＲで構成される第１のインバータは、プリチャージ電位より高い電位を出力する。その電位は第１選択トランジスタＳＴ１を経て、ビット線ＢＬ＿２に伝わり、ビット線ＢＬ＿２の電位は、プリチャージ電位よりも高くなる。
【００８３】
その後、第２選択線ＳＬ２の電位をオンに設定して、第２選択トランジスタＳＴ２をオンとする（図４（Ｂ）の時刻Ｔ２）。この結果、第１のインバータと第２のインバータによりフリップフロップ回路が形成される。この際、第１のインバータの入力電位（ビット線ＢＬ＿１の電位）と第２のインバータの入力電位（ビット線ＢＬ＿２の電位）の差は十分に大きいので、ノイズの影響を受けることが少なく、第１のインバータと第２のインバータにより形成されるフリップフロップ回路はただちに安定な状態となる。このようにして、データを短時間で増幅することができる。
【００８４】
なお、本実施の形態の半導体メモリ装置は、公知のＤＲＡＭで使用されるようなセンスアンプを有しないために、より効率的に書き込みをおこなうことができる。通常、ＤＲＡＭはデータを読み出した後、データの書き換えが必要なメモリセルのあるビット線の電位は、書き換えるべきデータに応じた電位とするが、その際には、センスアンプ（フリップフロップ回路）の状態を反転させる必要があるため、時間と電力を必要とする。
【００８５】
本実施の形態の半導体メモリ装置では、第１のインバータと第２のインバータで形成されたフリップフロップ回路の間に第１選択トランジスタＳＴ１や第２選択トランジスタＳＴ２を有するため、これらをオフとすることでフリップフロップ回路とそこに保持されていた状態を破壊することができる。
【００８６】
例えば、上記の例では、少なくとも第２選択トランジスタＳＴ２をオフとすると、第２のインバータからビット線ＢＬ＿１への回路が遮断される（図４（Ｂ）の時刻Ｔ３）ので、第２のインバータからの電位の供給は途絶える。データを書き換えるには、ビット線ＢＬ＿１の電位を書き換える電位（この場合は＋１Ｖ）にすればよいが、フリップフロップ回路の状態を反転させる必要がないので、ビット線ＢＬ＿１を０Ｖから＋１Ｖに充電する電荷を注入すれば十分であり、短時間で書き換えができる。
【００８７】
なお、このとき、ビット線ＢＬ＿２の電位をビット線ＢＬ＿１の電位と逆の位相のものとする場合には、時刻Ｔ３において第１選択トランジスタＳＴ１もオフとするとよい。
【００８８】
一方、この期間では、データを書き換えないビット線と、それらに接続する第２のインバータの出力端子の接続も遮断されるが、これらのビット線の電位は元のデータに応じた電位に保持されている。
【００８９】
その後、メモリセルのトランジスタをオフとすることで、データを書き換えるメモリセルの容量素子には書き換えるべきデータに応じた電位が、データを書き換えないメモリセルの容量素子には元のデータに応じた電位が保持される。
【００９０】
図３（Ａ）に示す半導体メモリ装置は、第１のインバータと第２のインバータの電源電圧を同時に制御するものであるが、図３（Ｂ）のように第１のインバータと第２のインバータの電源電圧を個別に制御する構造としてもよい。すなわち、第１のインバータに電源を供給する配線ＶＰＳ１と配線ＶＮＳ１と、第２のインバータに電源を供給する配線ＶＰＳ２と配線ＶＮＳ２とを分離してもよい。
【００９１】
そして、当初は、配線ＶＰＳ２と配線ＶＮＳ２の電位をともに＋０．５Ｖとし、図４（Ｂ）の時刻Ｔ２あるいは時刻Ｔ２の前あるいは時刻Ｔ２の後に配線ＶＰＳ２と配線ＶＮＳ２の電位を、それぞれ＋１Ｖ、０Ｖに変更してもよい。このようにすると、より消費電力を低減できる。
【００９２】
（実施の形態３）
本実施の形態では、図５（Ａ）および図５（Ｂ）を用いて本発明の一態様の半導体メモリ装置の例について説明する。図５（Ａ）および図５（Ｂ）に示す半導体メモリ装置は実施の形態１あるいは実施の形態２と同様に動作させることができる。
【００９３】
図５（Ａ）に示す半導体メモリ装置は、ワード線ＷＬ、ワード線ＷＬに直交するビット線ＢＬ、ワード線ＷＬに平行な第１選択線ＳＬ１および第２選択線ＳＬ２と、複数のメモリセルＭＣを有する。ビット線ＢＬは第１選択線ＳＬ１あるいは第２選択線ＳＬ２のあたりで分断され、いわゆるオープンビット構造となる。
【００９４】
また、第１選択トランジスタＳＴ１と第２選択トランジスタＳＴ２とＰチャネル型トランジスタＴＰＬ、Ｐチャネル型トランジスタＴＰＲ、Ｎチャネル型トランジスタＴＮＬ、Ｎチャネル型トランジスタＴＮＲとそれらのソースに電位を供給するための配線ＶＰＳ１、配線ＶＮＳ１を有する。
【００９５】
Ｐチャネル型トランジスタＴＰＲとＮチャネル型トランジスタＴＮＲ、Ｐチャネル型トランジスタＴＰＬとＮチャネル型トランジスタＴＮＬは、それぞれ第１のインバータ、第２のインバータを構成する。第１選択トランジスタＳＴ１のソースはビット線ＢＬ＿２Ｌに接続し、ドレインはＮチャネル型トランジスタＴＮＲのドレインとＰチャネル型トランジスタＴＰＲのドレイン（すなわち第１のインバータの出力端子）に接続し、ゲートは第１選択線ＳＬ１に接続する。第２選択トランジスタＳＴ２のソースはビット線ＢＬ＿１Ｒに接続し、ドレインはＮチャネル型トランジスタＴＮＬのドレインとＰチャネル型トランジスタＴＰＬのドレイン（すなわち第２のインバータの出力端子）に接続し、ゲートは第２選択線ＳＬ２に接続する。
【００９６】
さらに、センスアンプＳＡ＿１／２を有する。センスアンプＳＡ＿１／２は、ビット線ＢＬ＿１Ｒとビット線ＢＬ＿２Ｌの電位差を増幅するのに用いられる。
【００９７】
また、図５（Ｂ）に示す半導体メモリ装置は、集積度を高めるために、図５（Ａ）に示す半導体メモリ装置からセンスアンプを取り除き、第１のインバータと第２のインバータで電位の増幅をおこなうものである。
【００９８】
なお、図５（Ａ）および図５（Ｂ）に示す半導体メモリ装置は第１のインバータと第２のインバータの電源電圧が同時に制御されるものであるが、実施の形態１あるいは実施の形態２に示したように、第１のインバータと第２のインバータの電源電圧を個別に制御できるものとしてもよい。
【００９９】
（実施の形態４）
本実施の形態では、本発明の一態様の半導体メモリ装置の例について図６（Ａ）乃至図６（Ｄ）および図７を用いて説明する。なお、本実施の形態では、同じハッチングの部分は同じ種類のものを示す。
【０１００】
図６（Ａ）乃至図６（Ｄ）は、実施の形態２で説明した第１のインバータと第２のインバータの配置の例を示す。なお、詳細は公知の半導体集積回路作製技術を参照すればよい。図６（Ａ）乃至図６（Ｄ）に示される回路配置では、第１のインバータと第２のインバータは、ビット線６本分の幅に形成される。
【０１０１】
図６（Ａ）は、単結晶半導体基板上に形成されるＮ型ウェル、Ｐ型ウェルのうち素子分離絶縁物で覆われていない部分の位置を示す。ビット線方向（ｘ方向）にＮ型ウェルとＰ型ウェルを交互に形成する。
【０１０２】
ここで、Ｎ型ウェルの中央部のｙ方向の長さはＰ型ウェルの中央部のｙ方向の長さよりも大きくする。これは、インバータに用いられるＰチャネル型トランジスタ（Ｎ型ウェル上に形成される）のチャネル幅を、Ｎチャネル型トランジスタ（Ｐ型ウェル上に形成される）のチャネル幅よりも大きくするためである。
【０１０３】
また、Ｐ型ウェルのｘ方向の長さはＮ型ウェルのｘ方向の長さよりも大きくする。これは、インバータに用いられるＮチャネル型トランジスタのチャネル長を、Ｐチャネル型トランジスタのチャネル長よりも大きくするためである。
【０１０４】
また、図６（Ｂ）乃至図６（Ｄ）には、その上に形成される第１配線、第１コンタクトプラグ（以上、図６（Ｂ））、第２配線、第２コンタクトプラグ（以上、図６（Ｃ））、第３配線（以上、図６（Ｄ））の配置例を示す。
【０１０５】
なお、メモリセルを薄膜状の半導体で形成する場合には、第２配線の上、あるいは第３配線の上に薄膜状の半導体を形成してもよく、その際には、インバータ等の上に重ねてメモリセルを形成できるので集積度を高めることができる。
【０１０６】
ここで、第１配線はトランジスタのゲートとなるのであるが、特に、第１のインバータ、第２のインバータに用いられるトランジスタではしきい値のばらつきが小さいことを要求されるので、それらのゲートとなる配線の幅はチャネル面積が大きくなるように、Ｆｅａｔｕｒｅ Ｓｉｚｅ（Ｆ）よりも大きくするとよい。
【０１０７】
また、Ｎチャネル型トランジスタとＰチャネル型トランジスタを用いてインバータを構成する際には、それらのオン特性がほぼ対称となるように、移動度を考慮してチャネル長、チャネル幅を設定することが望まれる。好ましくは、インバータを構成するＰチャネル型トランジスタのチャネル幅をチャネル長で除した値が、Ｎチャネル型トランジスタのチャネル幅をチャネル長で除した値の２．５倍以上４倍以下とするとよい。
【０１０８】
さらに、しきい値ばらつきやビット線との容量比も考慮すると、それらのチャネル面積はほぼ等しいことが好ましい。すなわち、Ｎチャネル型トランジスタのチャネル面積がＰチャネル型トランジスタのチャネル面積の８０％以上１２５％以下となるように設計するとよい。なお、この際、Ｎチャネル型トランジスタのチャネル面積は１０Ｆ２以上、好ましくは２０Ｆ２以上とするとよい。
【０１０９】
例えば、チャネルが長方形のトランジスタであれば、Ｎチャネル型トランジスタのチャネル長を５Ｆ、チャネル幅を３Ｆ、Ｐチャネル型トランジスタのチャネル長を３Ｆ、チャネル幅を５Ｆとすると、チャネル面積、オン電流ともほぼ等しくなる。また、これらのチャネル面積は通常の１５倍であるので、しきい値ばらつきも抑制される。しきい値ばらつきはチャネル面積の平方根に反比例するので、この場合、約４分の１となる。
【０１１０】
同様に、Ｎチャネル型トランジスタのチャネル長を７Ｆ、チャネル幅を４Ｆ、Ｐチャネル型トランジスタのチャネル長を４Ｆ、チャネル幅を７Ｆとしてもよいし、Ｎチャネル型トランジスタのチャネル長を１２Ｆ、チャネル幅を７Ｆ、Ｐチャネル型トランジスタのチャネル長を７Ｆ、チャネル幅を１２Ｆとしてもよい。
【０１１１】
また、レイアウトの都合で、上記のような長方形のチャネルを形成することが困難な場合には、チャネルの形状を多角形その他の形状として、実質的に必要とするオン電流およびチャネル面積が得られるように設計してもよい。
【０１１２】
本実施の形態の半導体メモリ装置では、インバータを構成するＰチャネル型トランジスタのチャネル長を３Ｆ、チャネル幅を５Ｆ、Ｎチャネル型トランジスタのチャネル長を５Ｆ、チャネル幅を３Ｆとする。その結果、チャネル長を１Ｆ、チャネル幅を１Ｆとするトランジスタに比べて、しきい値のばらつきが約４分の１に低下する。
【０１１３】
なお、第１配線のうち、ｙ方向に延在するものは、第１選択線あるいは第２選択線となるものであり、第１選択トランジスタや第２選択トランジスタにはＮチャネル型トランジスタを用い、チャネル長を１Ｆ、チャネル幅を３Ｆとする。
【０１１４】
したがって、第１選択トランジスタ（あるいは第２選択トランジスタ）と第１のインバータ（あるいは第２のインバータ）の直列回路では、主たる抵抗は第１のインバータ（あるいは第２のインバータ）であり、第１選択トランジスタ（あるいは第２選択トランジスタ）の抵抗は十分に小さいので、動作速度にはほとんど関係がない。
【０１１５】
また、第２配線のうち、ｙ方向に延在するものは、インバータへ電源を供給するための配線である。さらに、第３配線はビット線であり、例えば、図６（Ｄ）に示されるように、第１選択線あるいは第２選択線に相当する第１配線が設けられている部分付近で、ビット線ＢＬ＿１Ｌとビット線ＢＬ＿１Ｒに分離する構成となっている。
【０１１６】
図７には、図６（Ａ）乃至図６（Ｄ）に示したレイアウトを用いて形成される部分およびその周辺の回路図を示す。図に示すように、第１のインバータと第２のインバータが、ビット線６本分の幅に形成されているため、ビット線６本ごとに同じパターンが現れる。
【０１１７】
本実施の形態の半導体メモリ装置では、第１選択線ＳＬ１の電位をオンに設定すると、ビット線ＢＬ＿ｎＲ（ｎは整数）の電位を反転した電位がビット線ＢＬ＿ｎＬに出力される。また、第２選択線ＳＬ２の電位をオンに設定すると、ビット線ＢＬ＿ｎＬの電位を反転した電位がビット線ＢＬ＿ｎＲに出力される。
【０１１８】
なお、本実施の形態の半導体メモリ装置では、図６（Ａ）乃至図６（Ｄ）に示したレイアウトからわかるように、第１のインバータの電源電圧と第２のインバータの電源電圧とを個別に操作できる。
【符号の説明】
【０１１９】
ＢＬ ビット線
ＭＣ メモリセル
ＳＡ センスアンプ
ＳＬ１ 第１選択線
ＳＬ２ 第２選択線
ＳＴ１ 第１選択トランジスタ
ＳＴ２ 第２選択トランジスタ
ＴＮＤ Ｎチャネル型トランジスタ
ＴＮＬ Ｎチャネル型トランジスタ
ＴＮＲ Ｎチャネル型トランジスタ
ＴＮＵ Ｎチャネル型トランジスタ
ＴＰＤ Ｐチャネル型トランジスタ
ＴＰＬ Ｐチャネル型トランジスタ
ＴＰＲ Ｐチャネル型トランジスタ
ＴＰＵ Ｐチャネル型トランジスタ
Ｔ１ 時刻
Ｔ２ 時刻
Ｔ３ 時刻
ＶＮＳ 配線
ＶＮＳ１ 配線
ＶＮＳ２ 配線
ＶＰＳ 配線
ＶＰＳ１ 配線
ＶＰＳ２ 配線
ＷＬ ワード線
【技術分野】
【０００１】
本発明は、半導体を用いたメモリ装置に関する。
【背景技術】
【０００２】
最初に、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。したがって、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【０００３】
また、本明細書において、接続、とは、一時的であっても、実効的な直流電流が、供給可能な状態になる構造を有していることをいう。従って、接続している状態とは、直接、接続している状態のみを必ずしも指すわけではなく、直流電流が、供給可能であるように、配線、抵抗などの回路素子を介して間接的に接続している状態もその範疇に含む。なお、実際に回路に直流電流が供給されるように設計されているかどうかは問わない。
【０００４】
例えば、２つのノード間にスイッチング素子が設けられている場合には、条件付ながら（すなわち、スイッチがオンであるときだけではあるが）、直流電流が供給可能となるので、接続する、という。一方、２つのノード間に、容量素子のみが設けられている場合には、容量素子を介しては、実効的な直流電流を供給することができないので、このノード間は接続されていない、という。
【０００５】
同様に２つのノード間にダイオードのみが設けられている場合も、いずれかのノードの電位が高ければ直流電流を供給できるので、接続する，という。この際には、回路設計上、電流が流れないような電位が２つのノードに与えられている場合（この場合には、現実の回路において２つのノードにダイオードを介して電流が流れることがない）であっても、本明細書では、接続している、という。
【０００６】
例えば、ノードＡがトランジスタのソースに接続し、ノードＢがドレインに接続する場合には、ノードＡとノードＢの間には、ゲートの電位によっては直流電流を流すことができるので、ノードＡとノードＢは接続している、という。
【０００７】
一方、ノードＡがトランジスタのソースに接続し、ノードＣがゲートに接続する場合には、トランジスタのソース、ドレイン、ゲートの電位の如何にかかわらず、ノードＡとノードＣの間に実効的な直流電流を流すことができないので、ノードＡとノードＣは接続していない、という。
【０００８】
上記において、実効的な直流電流とは、リーク電流等の意図しない電流を除いた電流という意味である。なお、実効的な直流電流の値は、その大きさ（絶対値）で定義されるものではなく、回路に応じて異なることがある。すなわち、ある回路では１ｐＡという小電流であっても実効的な電流となりえるし、他の回路では、それより大きな１μＡという電流であっても実効的な電流とみなされないこともある。
【０００９】
なお、言うまでもないことであるが、入力と出力を有する１つの回路（例えば、インバータ）において、入力と出力が回路内で接続している必要はない。インバータを例に取れば、入力と出力はインバータ内部で接続していない。
【００１０】
さらに、本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分が明確でなく、配線が延在している場合だけのこともある。例えば、絶縁ゲート型電界効果トランジスタ（以下、単にトランジスタ、という）の回路では、一本の配線が複数のトランジスタのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
【００１１】
なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標を示す記号をつけて、例えば、「メモリセルＭＣ＿１＿１」、「ビット線ＢＬ＿２」というように表記する。また、一つの素子が複数の行や列の機能を有するときには、「センスアンプＳＡ＿１／２」というように表記することもある。
【００１２】
しかし、特に、行や列、位置を特定しない場合や集合的に扱う場合、あるいはどの位置にあるか明らかである場合には、「メモリセルＭＣ」、「ビット線ＢＬ」」、あるいは、単に「メモリセル」、「ビット線」というように表記することもある。
【００１３】
１つのトランジスタと１つの容量素子を用いてメモリセルを形成するＤＲＡＭは、高集積化でき、原理的に無制限に書き込みでき、さらに、書き込み読み出しの速度も比較的高速でおこなえるため、多くの電子機器で使用されている。ＤＲＡＭは、各メモリセルの容量素子に電荷を蓄積することにより、データを記憶し、この電荷を放出することによりデータを読み出す。
【００１４】
従来は、トランジスタとしてシリコンを用いていたために、１秒間に数１０回のリフレッシュが必要であったが、よりバンドギャップの大きな酸化物半導体を用いたトランジスタでは、実質的に永久にデータを保持できることが示された（特許文献１参照）。また、極端に薄いシリコン膜を用いることによっても、従来のトランジスタよりオフ電流を３桁以上も低減できることが示された（特許文献２参照）。
【００１５】
図２（Ａ）および図２（Ｂ）に従来のＤＲＡＭの読み出しに関する回路と読み出し方法を示す。図２（Ａ）に示すＤＲＡＭは、いわゆるフォールデッド方式のＤＲＡＭの回路であり、一対のビット線ＢＬ＿１とビット線ＢＬ＿２と、ワード線ＷＬ＿１、ワード線ＷＬ＿２、ワード線ＷＬ＿３、ワード線ＷＬ＿４等とそれらの交点にメモリセルＭＣ＿１＿１、メモリセルＭＣ＿２＿２、メモリセルＭＣ＿３＿１、メモリセルＭＣ＿４＿２等を有する。
【００１６】
また、ビット線ＢＬ＿１とビット線ＢＬ＿２の一端にはセンスアンプＳＡ＿１／２が設けられている。通常、センスアンプはフリップフロップ型の回路を用いる。
【００１７】
図２（Ｂ）にこれらの回路を駆動するタイミングチャートを示す。ここでは、”１”のデータはメモリセルＭＣの容量素子が＋１Ｖに、”０”のデータはメモリセルＭＣの容量素子が０Ｖに充電されているものとする。
【００１８】
メモリセルＭＣ＿１＿１のデータを読み出すには以下のようにおこなう。まず、プリチャージ回路（図示せず）を用いて、ビット線ＢＬ＿１とビット線ＢＬ＿２とを＋０．５Ｖにプリチャージする。その後、ビット線ＢＬ＿１とビット線ＢＬ＿２とをフローティング状態とする。また、フリップフロップ回路型のセンスアンプＳＡ＿１／２の、Ｐチャネル型トランジスタＴＰＵおよびＰチャネル型トランジスタＴＰＤのソースに電位を供給するための配線ＶＰＳの電位、Ｎチャネル型トランジスタＴＮＵおよびＮチャネル型トランジスタＴＮＤのソースに電位を供給するための配線ＶＮＳの電位は＋０．５Ｖとする。
【００１９】
その後、ワード線ＷＬ＿１の電位を適切な値にして、メモリセルＭＣ＿１＿１のセルトランジスタをオンとする（図２（Ｂ）の時刻Ｔ１）。なお、このように配線の電位を変化させることで、それに接続するトランジスタをオンとすることを、配線の電位をオンに設定する、という。この操作により、メモリセルＭＣ＿１＿１の容量素子に蓄積されていた電荷がビット線ＢＬ＿１に放出される。
【００２０】
メモリセルＭＣ＿１＿１の容量素子の容量とビット線ＢＬ＿１の容量によって、ビット線ＢＬ＿１の電位が決定される。ここでは、メモリセルの容量素子の電位が０Ｖであったため、プリチャージ電位より低下して、＋０．４Ｖになったものとする。
【００２１】
一方、ワード線ＷＬ＿１の電位をオンに設定しても、ビット線ＢＬ＿２に接続するメモリセルはないので、ビット線ＢＬ＿２の電位は変動せず、＋０．５Ｖのままである。すなわち、ビット線ＢＬ＿１の電位の方が、ビット線ＢＬ＿２の電位より、０．１Ｖ低い。
【００２２】
その後、センスアンプＳＡ＿１／２の配線ＶＰＳの電位を＋１Ｖに向けてある速度で上昇させ、また、配線ＶＮＳの電位を０Ｖに向けて同様な速度で下降させる（図２（Ｂ）の時刻Ｔ２）。この操作により、ある段階で、Ｐチャネル型トランジスタＴＰＤとＮチャネル型トランジスタＴＮＵがオンとなる。
【００２３】
その結果、相対的に電位の低いビット線ＢＬ＿１の電位はさらに低下し、相対的に電位の高いビット線ＢＬ＿２の電位はさらに高くなり、最終的には、ビット線ＢＬ＿１の電位は０Ｖとなり、ビット線ＢＬ＿２の電位は＋１Ｖとなる。
【００２４】
この過程（増幅過程）での配線ＶＰＳの電位と配線ＶＮＳの電位の変化する速度は、増幅初期においては、十分に小さいことが望ましい。上記のように、増幅初期電位差が０．１Ｖというように小さな場合には、配線ＶＰＳの電位と配線ＶＮＳの電位を急激に変動させると、増幅に失敗するためである。このため、増幅に時間を要する。
【００２５】
一方で、増幅に時間がかかると、特に増幅初期段階では、外部のノイズにより読み出しに失敗する確率が高まる。
【００２６】
また、このように０．１Ｖという微弱な電位差を増幅するため、センスアンプＳＡ＿１／２に用いるトランジスタのしきい値のばらつきは小さいことが求められる。例えば、Ｎチャネル型トランジスタＴＮＵのしきい値が＋０．３５Ｖ、Ｐチャネル型トランジスタＴＰＵのしきい値が−０．４５Ｖ、Ｎチャネル型トランジスタＴＮＤのしきい値が＋０．４５Ｖ、およびＰチャネル型トランジスタＴＰＤのしきい値が−０．３５Ｖであるとすると、上記の増幅過程において、Ｐチャネル型トランジスタＴＰＵおよびＰチャネル型トランジスタＴＰＤがともにオンとなり、データの読み出しに失敗することがある。
【００２７】
一般に、センスアンプに用いるトランジスタのしきい値のばらつきは、ビット線間の増幅初期電位差の半分未満、好ましくは３０％未満であることが要求される。上記の場合、トランジスタのしきい値のばらつきは５０ｍＶ、ビット線間の増幅初期電位差は０．１Ｖであるため、増幅の際にエラーが発生しやすい。
【００２８】
一般に、トランジスタのしきい値のばらつきは、ロット間ばらつき（基板間ばらつき）とチップ間ばらつき（基板内ばらつき）と隣接トランジスタばらつき、の３つに大きく分類される。
【００２９】
ロット間ばらつきは、プロセス条件、膜厚や線幅のロット間の違いに依存するものであり、また、チップ間ばらつきは、ドーズ量、膜厚や線幅の基板面内のばらつきによるものである。いずれも、ばらつきは巨視的なものであり、これらの要因によるしきい値のばらつきは基板バイアス等により補正できる。
【００３０】
これに対し、隣接トランジスタばらつきは、主として、ドーパント濃度の統計的ゆらぎ（非特許文献１参照）によるものであり、トランジスタが微細化するにつれ増大する。すなわち、ＤＲＡＭの高集積化のためにトランジスタが微細化するとセンスアンプの動作が不安定となる。
【００３１】
また、酸化物半導体のようにシリコンよりも移動度が１桁以上小さい半導体を用いる場合には、データのアクセスを高速でおこなうために容量素子の容量を通常のものよりも１桁以上小さくすることが必要となる。もし、１つのビット線に接続するメモリセルを従来と同等とするのであれば、読み出しの際のビット線の電位変動はより小さくなり、エラーが生じやすくなる。
【００３２】
非特許文献２によれば、ビット線に接続するメモリセルが２５６個であれば、回路線幅４０ｎｍでは、ビット線の容量は３５ｆＦである。もし、容量素子の容量を３ｆＦとし、１つのビット線に２５６個のメモリセルを接続するのであれば、ビット線の電位の変動は４０ｍＶ程度であるため、そのような微細な電位変動をエラーなくかつ短時間で増幅する技術が求められる。
【先行技術文献】
【特許文献】
【００３３】
【特許文献１】米国特許出願公開第２０１１／０１５６０２７号明細書
【特許文献２】米国特許第７７７２０５３号明細書
【非特許文献】
【００３４】
【非特許文献１】Ｋ．Ｔａｋｅｕｃｈｉ ｅｔ ａｌ．， ”Ｃｈａｎｎｅｌ Ｅｎｇｉｎｅｅｒｉｎｇ ｆｏｒ ｔｈｅ Ｒｅｄｕｃｔｉｏｎ ｏｆ Ｒａｎｄｏｍ−Ｄｏｐａｎｔ−Ｐｌａｃｅｍｅｎｔ−Ｉｎｄｕｃｅｄ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ Ｆｌｕｃｔｕａｔｉｏｎ”， ｐｐ． ８４１−８４４， ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ＯＦ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ， １９９７．
【非特許文献２】Ｍｕｅｌｌｅｒ ｅｔ ａｌ．，”Ｃｈａｌｌｅｎｇｅｓ ｆｏｒ ｔｈｅ ＤＲＡＭ Ｃｅｌｌ Ｓｃａｌｉｎｇ ｔｏ ４０ｎｍ”， ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ＯＦ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ， ｐｐ．３４７−３５０， ２００５．
【発明の概要】
【発明が解決しようとする課題】
【００３５】
本発明の一態様はこのような問題点を解決することを課題とするものである。本発明の一態様はよりビット線の電位の変動が小さい場合でも、誤動作しにくい半導体メモリ装置を提供することを課題とする。また、本発明の一態様はトランジスタのしきい値のばらつきがより大きな場合でも、誤動作しにくい半導体メモリ装置を提供することを課題とする。また、本発明の一態様はより回路が微細化した場合でも誤動作しにくい半導体メモリ装置を提供することを課題とする。
【００３６】
また、本発明の一態様は、容量素子の容量を従来のＤＲＡＭに用いられている値以下、具体的には１０ｆＦ以下、好ましくは１ｆＦ以下としても十分に機能するメモリ装置を提供することを課題とする。
【００３７】
また、本発明の一態様は、新規な構造のメモリ装置あるいはその駆動方法を提供することを課題とする。特に消費電力を低減できるメモリ装置あるいはメモリ装置の駆動方法を提供することを課題とする。
【課題を解決するための手段】
【００３８】
本発明の一態様は、第１のビット線と第２のビット線と、これらの間にインバータとスイッチと、第１のビット線および第２のビット線のいずれかに接続するメモリセルとを有し、また、これらインバータとスイッチが直列に接続されている半導体メモリ装置である。
【００３９】
また、本発明の一態様は、上記の半導体メモリ装置において、スイッチをオンとする過程と、その後に、第１のビット線と第２のビット線の電位差を増幅する過程と、を有する半導体メモリ装置の駆動方法である。
【００４０】
また、本発明の一態様は、第１のビット線と第２のビット線と、これらの間に第１のインバータと第１のスイッチと第２のインバータと第２のスイッチと、第１のビット線および第２のビット線のいずれかに接続するメモリセルとを有し、第１のインバータと第１のスイッチおよび第２のインバータと第２のスイッチは、それぞれ接続されており、第１のビット線と第１のインバータ、第２のビット線と第１のスイッチ、第１のビット線と第２のスイッチ、第２のビット線と第２のインバータが、それぞれ接続されている半導体メモリ装置である。
【００４１】
また、本発明の一態様は、上記の半導体メモリ装置において、第１のスイッチをオンとする過程と、その後に、第２のスイッチをオンとすることにより、第１のインバータ、第１のスイッチ、第２のインバータと第２のスイッチよりなるループを構成する半導体メモリ装置の駆動方法である。
【００４２】
インバータ（あるいは第１のインバータ、第２のインバータ）としては、さまざまな種類のものを用いることができる。例えば、相補型インバータ、抵抗負荷型インバータ、クロックドインバータ等あるいはそれらの組み合わせを用いることができる。
【００４３】
上記において、メモリセルのトランジスタはインバータのトランジスタとは異なる層に設けられていてもよいが、インバータのトランジスタは単結晶半導体を用いるとよい。インバータではトランジスタのしきい値のばらつきを十分に抑制することが必要であるので、そのチャネル面積をメモリセルのトランジスタの４倍以上、好ましくは１６倍以上とするとよい。
【００４４】
また、インバータの占有する部分のワード線方向の長さは、ビット線の幅の３倍以上、好ましくは５倍以上とするとよい。同様にインバータの占有する部分のビット線方向の長さは、ワード線の幅の３倍以上、好ましくは５倍以上とするとよい。
【００４５】
このようにインバータは大きな面積を占有するが、インバータに用いるトランジスタのチャネル面積を十分に大きくすることにより、不純物濃度の統計的ゆらぎに起因するトランジスタのしきい値のばらつきを低減させることができる。また、メモリセルを薄膜状の半導体で形成する場合には、インバータ等の上に重ねてメモリセルを形成できるので集積度を高めることができる。
【００４６】
また、上記において、スイッチ（あるいは第１のスイッチ、第２のスイッチ）は、１以上のトランジスタを用いて構成できる。最も簡単には１つのＮチャネル型トランジスタあるいはＰチャネル型トランジスタを用いて構成できる。また、導電型の異なる２つ以上のトランジスタを並列に接続した、トランスミッションゲートでもよい。
【発明の効果】
【００４７】
上記の構成のいずれかを採用することにより、前記課題の少なくとも一を解決できる。本発明の一態様では、スイッチ（あるいは第１のスイッチ）をオンとし、インバータ（あるいは第１のインバータ）の電位をオンに設定することで、第１のビット線の電位に応じて、第２のビット線の電位は、第１のビット線の電位と逆位相の電位に変化する。すなわち、第１のビット線の電位が、インバータのしきい値よりも高ければ、第２のビット線の電位はインバータのしきい値よりも低くなり、第１のビット線の電位が、インバータのしきい値よりも低ければ、第２のビット線の電位はインバータのしきい値よりも高くなる。
【００４８】
例えば、インバータを構成するＰチャネル型トランジスタのしきい値が−０．３５Ｖから−０．４５Ｖ、Ｎチャネル型トランジスタのしきい値が＋０．３５Ｖから＋０．４５Ｖの範囲にあり、Ｐチャネル型トランジスタのソースの電位を＋１Ｖ、Ｎチャネル型トランジスタのソースの電位を０Ｖとすると、インバータの入力の電位（すなわち、第１のビット線の電位）が＋０．４Ｖであれば、インバータに信号を入力してから十分に時間が経過した状態では、インバータの出力の電位（すなわち、第２のビット線の電位）は、＋０．７５Ｖ以上とできる。
【００４９】
読み出し過程のような短い期間では、インバータを構成するトランジスタの抵抗や第２のビット線の抵抗および容量によって、第２のビット線の電位は、より低い電位となるが、それでも、必要な期間に第２のビット線の電位を＋０．６Ｖ以上とできる。
【００５０】
このため、第１のビット線の第２のビット線の電位差は０．２Ｖ以上となるので、インバータと同じしきい値ばらつきを有するトランジスタよりなるセンスアンプを用いてもエラーが発生することは極力抑制される。
【００５１】
また、増幅開始時点での第１のビット線と第２のビット線の電位差をより大きくできることにより、第１のビット線と第２のビット線に接続するセンスアンプのＮチャネル型トランジスタのソースとＰチャネル型トランジスタのソースの電位差を、急速に拡大させることもできる。そのため、読み出しに要する時間を短縮できる。
【００５２】
さらに、増幅開始時点での第１のビット線と第２のビット線の電位差がより大きくなること、あるいは、増幅に要する期間を短縮することにより、増幅過程におけるノイズの影響を受けにくくなる。
【００５３】
特にオープンビット方式のＤＲＡＭでは、読み出しに使うビット線と参照電位に用いるビット線が離れた位置にあるため、フォールデッド方式に比べてノイズの影響による読み出しエラーが大きいことが問題であるが、本発明の一態様では、ノイズの影響が相対的に小さくなることにより、オープンビット方式のＤＲＡＭで効果が顕著となる。
【００５４】
ここで注意しておきたいことは、上記のようなしきい値のばらつきを有するトランジスタを用いて作製したフリップフロップ型センスアンプでは、０．１Ｖの電位差を増幅するとエラーが発生しやすくなるのに、同じばらつきのトランジスタを用いて作製したインバータでは、０．１Ｖの電位差を反転・増幅できるということである。本発明の一態様はこの特徴を有効に利用して効果を得ることができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の半導体メモリ装置の回路の例を示す図である。
【図２】従来の半導体メモリ装置の回路の例と駆動方法を示す図である。
【図３】本発明の半導体メモリ装置の回路の例を説明する図である。
【図４】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図５】本発明の半導体メモリ装置の回路の例を説明する図である。
【図６】本発明の半導体メモリ装置のレイアウト例を示す図である。
【図７】本発明の半導体メモリ装置の回路の例を説明する図である。
【発明を実施するための形態】
【００５６】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００５７】
なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタや容量素子のさまざまな特性によって、あるいは実施者の都合によって変更される。
【００５８】
また、以下の実施の形態に示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。
【００５９】
（実施の形態１）
本実施の形態では、図１（Ａ）、図１（Ｂ）、図４（Ａ）を用いて本発明の一態様の半導体メモリ装置およびその動作の例について説明する。
【００６０】
図１（Ａ）に示す半導体メモリ装置は、ワード線ＷＬ、ワード線ＷＬに直交するビット線ＢＬ、ワード線ＷＬに平行な第１選択線ＳＬ１および第２選択線ＳＬ２と、複数のメモリセルＭＣを有する。また、第１選択トランジスタＳＴ１と第２選択トランジスタＳＴ２とＰチャネル型トランジスタＴＰＬ、Ｐチャネル型トランジスタＴＰＲ、Ｎチャネル型トランジスタＴＮＬ、Ｎチャネル型トランジスタＴＮＲとそれらのソースに電位を供給するための配線ＶＰＳ１、配線ＶＮＳ１を有する。
【００６１】
Ｐチャネル型トランジスタＴＰＲとＮチャネル型トランジスタＴＮＲ、Ｐチャネル型トランジスタＴＰＬとＮチャネル型トランジスタＴＮＬは、それぞれ第１のインバータ、第２のインバータを構成する。第１選択トランジスタＳＴ１のソースはビット線ＢＬ＿２に接続し、ドレインはＮチャネル型トランジスタＴＮＲのドレインとＰチャネル型トランジスタＴＰＲのドレイン（すなわち第１のインバータの出力端子）に接続し、ゲートは第１選択線ＳＬ１に接続する。第２選択トランジスタＳＴ２のソースはビット線ＢＬ＿１に接続し、ドレインはＮチャネル型トランジスタＴＮＬのドレインとＰチャネル型トランジスタＴＰＬのドレイン（すなわち第２のインバータの出力端子）に接続し、ゲートは第２選択線ＳＬ２に接続する。
【００６２】
さらに、センスアンプＳＡ＿１／２と、それを構成するトランジスタのソースに電位を供給するための配線ＶＰＳ、配線ＶＮＳを有する。センスアンプＳＡ＿１／２は従来のＤＲＡＭと同様に、ビット線ＢＬ＿１とビット線ＢＬ＿２の電位差を増幅するのに用いられる。
【００６３】
このような半導体メモリ装置でデータを読み出す例について説明する。ここでも、メモリセルＭＣ＿１＿１のデータを読み出すとする。本実施の形態のＮチャネル型トランジスタのしきい値の平均値は＋０．４Ｖで、しきい値のばらつきは５０ｍＶ、Ｐチャネル型トランジスタのしきい値の平均値は−０．４Ｖでしきい値のばらつきは５０ｍＶとする。
【００６４】
従来のＤＲＡＭの場合と同様に、プリチャージ回路（図示せず）を用いて、ビット線ＢＬ＿１とビット線ＢＬ＿２とを＋０．５Ｖにプリチャージし、その後、ビット線ＢＬ＿１とビット線ＢＬ＿２とをフローティング状態とする。また、センスアンプＳＡ＿１／２の配線ＶＰＳの電位、配線ＶＮＳの電位は共に＋０．５Ｖとする。一方で、配線ＶＰＳ１の電位は＋１Ｖ、配線ＶＮＳ１の電位は０Ｖとする。
【００６５】
その後、ワード線ＷＬ＿１の電位をオンに設定して、メモリセルＭＣ＿１＿１のセルトランジスタをオンとする（図４（Ａ）の時刻Ｔ１）。この操作により、メモリセルＭＣ＿１＿１の容量素子に蓄積されていた電荷がビット線ＢＬ＿１に放出される。
【００６６】
メモリセルＭＣ＿１＿１の容量素子の容量とビット線ＢＬ＿１の容量によって、ビット線ＢＬ＿１の電位が決定される。ここでは、メモリセルＭＣ＿１＿１の容量素子の電位が０Ｖであったため、プリチャージ電位より低下して、＋０．４Ｖになったものとする。
【００６７】
また、時刻Ｔ１に第１選択線ＳＬ１の電位をオンに設定して、第１選択トランジスタＳＴ１をオンとする。なお、第１選択線ＳＬ１の電位をオンに設定するタイミングは時刻Ｔ１の前あるいは後でもよい。ビット線ＢＬ＿１の電位が＋０．４Ｖであるので、トランジスタのしきい値ばらつきを考慮しても、Ｐチャネル型トランジスタＴＰＲとＮチャネル型トランジスタＴＮＲで構成される第１のインバータは、プリチャージ電位（＋０．５Ｖ）より高い電位を出力する。その電位は第１選択トランジスタＳＴ１を経て、ビット線ＢＬ＿２に伝わり、ビット線ＢＬ＿２の電位は、プリチャージ電位よりも高くなる。
【００６８】
その後、配線ＶＰＳの電位を＋１Ｖに向けて上昇させ、また、配線ＶＮＳの電位を０Ｖに向けて下降させ、センスアンプＳＡ＿１／２をアクティブとする（図４（Ａ）の時刻Ｔ２）。このようにして、データを増幅することができる。従来のＤＲＡＭではこの操作に時間がかかっていたが、本実施の形態の半導体メモリ装置では、ビット線ＢＬ＿１の電位とビット線ＢＬ＿２の電位の差が十分に大きい状態で増幅が開始されるので、電位の変動する速度を大きくしても、増幅エラーとなることが少ない。そのため、増幅に要する時間が短縮できる。また、このように増幅に要する時間が短いので、この期間に外部のノイズの影響を受けることが少なく、読み出しに失敗する確率が低下する。
【００６９】
図１（Ａ）に示す半導体メモリ装置は、第１のインバータと第２のインバータの電源電圧を同時に制御するものであるが、図１（Ｂ）のように第１のインバータと第２のインバータの電源電圧を個別に制御する構造としてもよい。すなわち、第１のインバータに電源を供給する配線ＶＰＳ１と配線ＶＮＳ１と、第２のインバータに電源を供給する配線ＶＰＳ２と配線ＶＮＳ２とを分離してもよい。
【００７０】
上記の例では、第２のインバータはデータの読み出しには使用されないが、配線ＶＰＳ１と配線ＶＮＳ１の間に電位差があると、Ｐチャネル型トランジスタＴＰＬとＮチャネル型トランジスタＴＮＬの間に貫通電流が流れる。貫通電流は第２のインバータの電源電圧を０とする（例えば、配線ＶＰＳ２と配線ＶＮＳ２の電位を共に＋０．５Ｖとして、電位差を０とする）ことでなくすことができる。このようにすると、消費電力を低減できる。
【００７１】
また、上記の例では、第１のインバータおよび第２のインバータは最初から電源が入った状態であるが、消費電力を低減する観点からは、時刻Ｔ１あるいは時刻Ｔ１の前あるいは時刻Ｔ１の後に電源を入れ、時刻Ｔ２あるいは時刻Ｔ２の前あるいは時刻Ｔ２の後に電源を切ることも好ましい。特に、本実施の形態のインバータは、入力電位がプリチャージ電位付近であると、最も貫通電流が多く流れるため、第１のインバータおよび第２のインバータの電源をこまめにオンオフすることは消費電力を低減する上で有効である。
【００７２】
より消費電力を低減するためには、第１のインバータおよび第２のインバータの電源電圧が個別に制御できるものであれば、第２のインバータの電源電圧を０とし、第１のインバータは時刻Ｔ１あるいは時刻Ｔ１の前あるいは時刻Ｔ１の後に電源を入れ、時刻Ｔ２あるいは時刻Ｔ２の前あるいは時刻Ｔ２の後に電源を切ることが好ましい。
【００７３】
（実施の形態２）
本実施の形態では、図３（Ａ）、図３（Ｂ）、図４（Ｂ）を用いて本発明の一態様の半導体メモリ装置およびその動作の例について説明する。
【００７４】
図３（Ａ）に示す半導体メモリ装置は、ワード線ＷＬ、ワード線ＷＬに直交するビット線ＢＬ、ワード線ＷＬに平行な第１選択線ＳＬ１および第２選択線ＳＬ２と、複数のメモリセルＭＣを有する。また、第１選択トランジスタＳＴ１と第２選択トランジスタＳＴ２とＰチャネル型トランジスタＴＰＬ、Ｐチャネル型トランジスタＴＰＲ、Ｎチャネル型トランジスタＴＮＬ、Ｎチャネル型トランジスタＴＮＲとそれらのソースに電位を供給するための配線ＶＰＳ１、配線ＶＮＳ１を有する。
【００７５】
Ｐチャネル型トランジスタＴＰＲとＮチャネル型トランジスタＴＮＲ、Ｐチャネル型トランジスタＴＰＬとＮチャネル型トランジスタＴＮＬは、それぞれ第１のインバータ、第２のインバータを構成する。第１選択トランジスタＳＴ１のソースはビット線ＢＬ＿２に接続し、ドレインはＮチャネル型トランジスタＴＮＲのドレインとＰチャネル型トランジスタＴＰＲのドレイン（すなわち第１のインバータの出力端子）に接続し、ゲートは第１選択線ＳＬ１に接続する。第２選択トランジスタＳＴ２のソースはビット線ＢＬ＿１に接続し、ドレインはＮチャネル型トランジスタＴＮＬのドレインとＰチャネル型トランジスタＴＰＬのドレイン（すなわち第２のインバータの出力端子）に接続し、ゲートは第２選択線ＳＬ２に接続する。
【００７６】
本実施の形態の半導体メモリ装置はセンスアンプを用いず、上記の第１のインバータと第２のインバータの組み合わせでビット線ＢＬ＿１とビット線ＢＬ＿２の電位差を増幅するものである。そのため、図１（Ａ）あるいは図１（Ｂ）の半導体メモリ装置より集積化できる。
【００７７】
このような半導体メモリ装置でデータを読み出す例について説明する。ここでも、メモリセルＭＣ＿１＿１のデータを読み出すとする。本実施の形態のＮチャネル型トランジスタのしきい値の平均値は＋０．４Ｖで、しきい値ばらつきは５０ｍＶ、Ｐチャネル型トランジスタのしきい値の平均値は−０．４Ｖでしきい値ばらつきは５０ｍＶとする。
【００７８】
実施の形態１と同様に、プリチャージ回路（図示せず）を用いて、ビット線ＢＬ＿１とビット線ＢＬ＿２とを＋０．５Ｖにプリチャージし、その後、ビット線ＢＬ＿１とビット線ＢＬ＿２とをフローティング状態とする。また、配線ＶＰＳ１、配線ＶＮＳ１の電位は＋０．５Ｖとする。
【００７９】
その後、ワード線ＷＬ＿１の電位をオンに設定して、メモリセルＭＣ＿１＿１のセルトランジスタをオンとする（図４（Ｂ）の時刻Ｔ１）。この操作により、メモリセルＭＣ＿１＿１の容量素子に蓄積されていた電荷がビット線ＢＬ＿１に放出される。
【００８０】
メモリセルＭＣ＿１＿１の容量素子の容量とビット線ＢＬ＿１の容量によって、ビット線ＢＬ＿１の電位が決定される。ここでは、メモリセルＭＣ＿１＿１の容量素子の電位が０Ｖであったため、プリチャージ電位より低下して、＋０．４Ｖになったものとする。
【００８１】
また、時刻Ｔ１に第１選択線ＳＬ１の電位をオンに設定して、第１選択トランジスタＳＴ１をオンとする。さらに、時刻Ｔ１に配線ＶＰＳ１の電位を＋１Ｖに向けて上昇させ、また、配線ＶＮＳ１の電位を０Ｖに向けて下降させる。なお、第１選択線ＳＬ１の電位をオンに設定するタイミングは時刻Ｔ１の前あるいは後でもよい。また配線ＶＰＳ１の電位を＋１Ｖに向けて上昇させ、また、配線ＶＮＳ１の電位を０Ｖに向けて下降させるタイミングは時刻Ｔ１の前あるいは後でもよい。
【００８２】
ビット線ＢＬ＿１の電位が＋０．４Ｖであるので、Ｐチャネル型トランジスタＴＰＲとＮチャネル型トランジスタＴＮＲで構成される第１のインバータは、プリチャージ電位より高い電位を出力する。その電位は第１選択トランジスタＳＴ１を経て、ビット線ＢＬ＿２に伝わり、ビット線ＢＬ＿２の電位は、プリチャージ電位よりも高くなる。
【００８３】
その後、第２選択線ＳＬ２の電位をオンに設定して、第２選択トランジスタＳＴ２をオンとする（図４（Ｂ）の時刻Ｔ２）。この結果、第１のインバータと第２のインバータによりフリップフロップ回路が形成される。この際、第１のインバータの入力電位（ビット線ＢＬ＿１の電位）と第２のインバータの入力電位（ビット線ＢＬ＿２の電位）の差は十分に大きいので、ノイズの影響を受けることが少なく、第１のインバータと第２のインバータにより形成されるフリップフロップ回路はただちに安定な状態となる。このようにして、データを短時間で増幅することができる。
【００８４】
なお、本実施の形態の半導体メモリ装置は、公知のＤＲＡＭで使用されるようなセンスアンプを有しないために、より効率的に書き込みをおこなうことができる。通常、ＤＲＡＭはデータを読み出した後、データの書き換えが必要なメモリセルのあるビット線の電位は、書き換えるべきデータに応じた電位とするが、その際には、センスアンプ（フリップフロップ回路）の状態を反転させる必要があるため、時間と電力を必要とする。
【００８５】
本実施の形態の半導体メモリ装置では、第１のインバータと第２のインバータで形成されたフリップフロップ回路の間に第１選択トランジスタＳＴ１や第２選択トランジスタＳＴ２を有するため、これらをオフとすることでフリップフロップ回路とそこに保持されていた状態を破壊することができる。
【００８６】
例えば、上記の例では、少なくとも第２選択トランジスタＳＴ２をオフとすると、第２のインバータからビット線ＢＬ＿１への回路が遮断される（図４（Ｂ）の時刻Ｔ３）ので、第２のインバータからの電位の供給は途絶える。データを書き換えるには、ビット線ＢＬ＿１の電位を書き換える電位（この場合は＋１Ｖ）にすればよいが、フリップフロップ回路の状態を反転させる必要がないので、ビット線ＢＬ＿１を０Ｖから＋１Ｖに充電する電荷を注入すれば十分であり、短時間で書き換えができる。
【００８７】
なお、このとき、ビット線ＢＬ＿２の電位をビット線ＢＬ＿１の電位と逆の位相のものとする場合には、時刻Ｔ３において第１選択トランジスタＳＴ１もオフとするとよい。
【００８８】
一方、この期間では、データを書き換えないビット線と、それらに接続する第２のインバータの出力端子の接続も遮断されるが、これらのビット線の電位は元のデータに応じた電位に保持されている。
【００８９】
その後、メモリセルのトランジスタをオフとすることで、データを書き換えるメモリセルの容量素子には書き換えるべきデータに応じた電位が、データを書き換えないメモリセルの容量素子には元のデータに応じた電位が保持される。
【００９０】
図３（Ａ）に示す半導体メモリ装置は、第１のインバータと第２のインバータの電源電圧を同時に制御するものであるが、図３（Ｂ）のように第１のインバータと第２のインバータの電源電圧を個別に制御する構造としてもよい。すなわち、第１のインバータに電源を供給する配線ＶＰＳ１と配線ＶＮＳ１と、第２のインバータに電源を供給する配線ＶＰＳ２と配線ＶＮＳ２とを分離してもよい。
【００９１】
そして、当初は、配線ＶＰＳ２と配線ＶＮＳ２の電位をともに＋０．５Ｖとし、図４（Ｂ）の時刻Ｔ２あるいは時刻Ｔ２の前あるいは時刻Ｔ２の後に配線ＶＰＳ２と配線ＶＮＳ２の電位を、それぞれ＋１Ｖ、０Ｖに変更してもよい。このようにすると、より消費電力を低減できる。
【００９２】
（実施の形態３）
本実施の形態では、図５（Ａ）および図５（Ｂ）を用いて本発明の一態様の半導体メモリ装置の例について説明する。図５（Ａ）および図５（Ｂ）に示す半導体メモリ装置は実施の形態１あるいは実施の形態２と同様に動作させることができる。
【００９３】
図５（Ａ）に示す半導体メモリ装置は、ワード線ＷＬ、ワード線ＷＬに直交するビット線ＢＬ、ワード線ＷＬに平行な第１選択線ＳＬ１および第２選択線ＳＬ２と、複数のメモリセルＭＣを有する。ビット線ＢＬは第１選択線ＳＬ１あるいは第２選択線ＳＬ２のあたりで分断され、いわゆるオープンビット構造となる。
【００９４】
また、第１選択トランジスタＳＴ１と第２選択トランジスタＳＴ２とＰチャネル型トランジスタＴＰＬ、Ｐチャネル型トランジスタＴＰＲ、Ｎチャネル型トランジスタＴＮＬ、Ｎチャネル型トランジスタＴＮＲとそれらのソースに電位を供給するための配線ＶＰＳ１、配線ＶＮＳ１を有する。
【００９５】
Ｐチャネル型トランジスタＴＰＲとＮチャネル型トランジスタＴＮＲ、Ｐチャネル型トランジスタＴＰＬとＮチャネル型トランジスタＴＮＬは、それぞれ第１のインバータ、第２のインバータを構成する。第１選択トランジスタＳＴ１のソースはビット線ＢＬ＿２Ｌに接続し、ドレインはＮチャネル型トランジスタＴＮＲのドレインとＰチャネル型トランジスタＴＰＲのドレイン（すなわち第１のインバータの出力端子）に接続し、ゲートは第１選択線ＳＬ１に接続する。第２選択トランジスタＳＴ２のソースはビット線ＢＬ＿１Ｒに接続し、ドレインはＮチャネル型トランジスタＴＮＬのドレインとＰチャネル型トランジスタＴＰＬのドレイン（すなわち第２のインバータの出力端子）に接続し、ゲートは第２選択線ＳＬ２に接続する。
【００９６】
さらに、センスアンプＳＡ＿１／２を有する。センスアンプＳＡ＿１／２は、ビット線ＢＬ＿１Ｒとビット線ＢＬ＿２Ｌの電位差を増幅するのに用いられる。
【００９７】
また、図５（Ｂ）に示す半導体メモリ装置は、集積度を高めるために、図５（Ａ）に示す半導体メモリ装置からセンスアンプを取り除き、第１のインバータと第２のインバータで電位の増幅をおこなうものである。
【００９８】
なお、図５（Ａ）および図５（Ｂ）に示す半導体メモリ装置は第１のインバータと第２のインバータの電源電圧が同時に制御されるものであるが、実施の形態１あるいは実施の形態２に示したように、第１のインバータと第２のインバータの電源電圧を個別に制御できるものとしてもよい。
【００９９】
（実施の形態４）
本実施の形態では、本発明の一態様の半導体メモリ装置の例について図６（Ａ）乃至図６（Ｄ）および図７を用いて説明する。なお、本実施の形態では、同じハッチングの部分は同じ種類のものを示す。
【０１００】
図６（Ａ）乃至図６（Ｄ）は、実施の形態２で説明した第１のインバータと第２のインバータの配置の例を示す。なお、詳細は公知の半導体集積回路作製技術を参照すればよい。図６（Ａ）乃至図６（Ｄ）に示される回路配置では、第１のインバータと第２のインバータは、ビット線６本分の幅に形成される。
【０１０１】
図６（Ａ）は、単結晶半導体基板上に形成されるＮ型ウェル、Ｐ型ウェルのうち素子分離絶縁物で覆われていない部分の位置を示す。ビット線方向（ｘ方向）にＮ型ウェルとＰ型ウェルを交互に形成する。
【０１０２】
ここで、Ｎ型ウェルの中央部のｙ方向の長さはＰ型ウェルの中央部のｙ方向の長さよりも大きくする。これは、インバータに用いられるＰチャネル型トランジスタ（Ｎ型ウェル上に形成される）のチャネル幅を、Ｎチャネル型トランジスタ（Ｐ型ウェル上に形成される）のチャネル幅よりも大きくするためである。
【０１０３】
また、Ｐ型ウェルのｘ方向の長さはＮ型ウェルのｘ方向の長さよりも大きくする。これは、インバータに用いられるＮチャネル型トランジスタのチャネル長を、Ｐチャネル型トランジスタのチャネル長よりも大きくするためである。
【０１０４】
また、図６（Ｂ）乃至図６（Ｄ）には、その上に形成される第１配線、第１コンタクトプラグ（以上、図６（Ｂ））、第２配線、第２コンタクトプラグ（以上、図６（Ｃ））、第３配線（以上、図６（Ｄ））の配置例を示す。
【０１０５】
なお、メモリセルを薄膜状の半導体で形成する場合には、第２配線の上、あるいは第３配線の上に薄膜状の半導体を形成してもよく、その際には、インバータ等の上に重ねてメモリセルを形成できるので集積度を高めることができる。
【０１０６】
ここで、第１配線はトランジスタのゲートとなるのであるが、特に、第１のインバータ、第２のインバータに用いられるトランジスタではしきい値のばらつきが小さいことを要求されるので、それらのゲートとなる配線の幅はチャネル面積が大きくなるように、Ｆｅａｔｕｒｅ Ｓｉｚｅ（Ｆ）よりも大きくするとよい。
【０１０７】
また、Ｎチャネル型トランジスタとＰチャネル型トランジスタを用いてインバータを構成する際には、それらのオン特性がほぼ対称となるように、移動度を考慮してチャネル長、チャネル幅を設定することが望まれる。好ましくは、インバータを構成するＰチャネル型トランジスタのチャネル幅をチャネル長で除した値が、Ｎチャネル型トランジスタのチャネル幅をチャネル長で除した値の２．５倍以上４倍以下とするとよい。
【０１０８】
さらに、しきい値ばらつきやビット線との容量比も考慮すると、それらのチャネル面積はほぼ等しいことが好ましい。すなわち、Ｎチャネル型トランジスタのチャネル面積がＰチャネル型トランジスタのチャネル面積の８０％以上１２５％以下となるように設計するとよい。なお、この際、Ｎチャネル型トランジスタのチャネル面積は１０Ｆ２以上、好ましくは２０Ｆ２以上とするとよい。
【０１０９】
例えば、チャネルが長方形のトランジスタであれば、Ｎチャネル型トランジスタのチャネル長を５Ｆ、チャネル幅を３Ｆ、Ｐチャネル型トランジスタのチャネル長を３Ｆ、チャネル幅を５Ｆとすると、チャネル面積、オン電流ともほぼ等しくなる。また、これらのチャネル面積は通常の１５倍であるので、しきい値ばらつきも抑制される。しきい値ばらつきはチャネル面積の平方根に反比例するので、この場合、約４分の１となる。
【０１１０】
同様に、Ｎチャネル型トランジスタのチャネル長を７Ｆ、チャネル幅を４Ｆ、Ｐチャネル型トランジスタのチャネル長を４Ｆ、チャネル幅を７Ｆとしてもよいし、Ｎチャネル型トランジスタのチャネル長を１２Ｆ、チャネル幅を７Ｆ、Ｐチャネル型トランジスタのチャネル長を７Ｆ、チャネル幅を１２Ｆとしてもよい。
【０１１１】
また、レイアウトの都合で、上記のような長方形のチャネルを形成することが困難な場合には、チャネルの形状を多角形その他の形状として、実質的に必要とするオン電流およびチャネル面積が得られるように設計してもよい。
【０１１２】
本実施の形態の半導体メモリ装置では、インバータを構成するＰチャネル型トランジスタのチャネル長を３Ｆ、チャネル幅を５Ｆ、Ｎチャネル型トランジスタのチャネル長を５Ｆ、チャネル幅を３Ｆとする。その結果、チャネル長を１Ｆ、チャネル幅を１Ｆとするトランジスタに比べて、しきい値のばらつきが約４分の１に低下する。
【０１１３】
なお、第１配線のうち、ｙ方向に延在するものは、第１選択線あるいは第２選択線となるものであり、第１選択トランジスタや第２選択トランジスタにはＮチャネル型トランジスタを用い、チャネル長を１Ｆ、チャネル幅を３Ｆとする。
【０１１４】
したがって、第１選択トランジスタ（あるいは第２選択トランジスタ）と第１のインバータ（あるいは第２のインバータ）の直列回路では、主たる抵抗は第１のインバータ（あるいは第２のインバータ）であり、第１選択トランジスタ（あるいは第２選択トランジスタ）の抵抗は十分に小さいので、動作速度にはほとんど関係がない。
【０１１５】
また、第２配線のうち、ｙ方向に延在するものは、インバータへ電源を供給するための配線である。さらに、第３配線はビット線であり、例えば、図６（Ｄ）に示されるように、第１選択線あるいは第２選択線に相当する第１配線が設けられている部分付近で、ビット線ＢＬ＿１Ｌとビット線ＢＬ＿１Ｒに分離する構成となっている。
【０１１６】
図７には、図６（Ａ）乃至図６（Ｄ）に示したレイアウトを用いて形成される部分およびその周辺の回路図を示す。図に示すように、第１のインバータと第２のインバータが、ビット線６本分の幅に形成されているため、ビット線６本ごとに同じパターンが現れる。
【０１１７】
本実施の形態の半導体メモリ装置では、第１選択線ＳＬ１の電位をオンに設定すると、ビット線ＢＬ＿ｎＲ（ｎは整数）の電位を反転した電位がビット線ＢＬ＿ｎＬに出力される。また、第２選択線ＳＬ２の電位をオンに設定すると、ビット線ＢＬ＿ｎＬの電位を反転した電位がビット線ＢＬ＿ｎＲに出力される。
【０１１８】
なお、本実施の形態の半導体メモリ装置では、図６（Ａ）乃至図６（Ｄ）に示したレイアウトからわかるように、第１のインバータの電源電圧と第２のインバータの電源電圧とを個別に操作できる。
【符号の説明】
【０１１９】
ＢＬ ビット線
ＭＣ メモリセル
ＳＡ センスアンプ
ＳＬ１ 第１選択線
ＳＬ２ 第２選択線
ＳＴ１ 第１選択トランジスタ
ＳＴ２ 第２選択トランジスタ
ＴＮＤ Ｎチャネル型トランジスタ
ＴＮＬ Ｎチャネル型トランジスタ
ＴＮＲ Ｎチャネル型トランジスタ
ＴＮＵ Ｎチャネル型トランジスタ
ＴＰＤ Ｐチャネル型トランジスタ
ＴＰＬ Ｐチャネル型トランジスタ
ＴＰＲ Ｐチャネル型トランジスタ
ＴＰＵ Ｐチャネル型トランジスタ
Ｔ１ 時刻
Ｔ２ 時刻
Ｔ３ 時刻
ＶＮＳ 配線
ＶＮＳ１ 配線
ＶＮＳ２ 配線
ＶＰＳ 配線
ＶＰＳ１ 配線
ＶＰＳ２ 配線
ＷＬ ワード線
【特許請求の範囲】
【請求項１】
第１のビット線と、第２のビット線と、前記第１のビット線および前記第２のビット線のいずれかに接続するメモリセルと、前記第１のビット線と前記第２のビット線の間にインバータとスイッチを有し、前記インバータと前記スイッチが直列に接続されている半導体メモリ装置。
【請求項２】
前記メモリセルのトランジスタは、前記インバータのトランジスタとは異なる層に設けられていることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記スイッチは、複数のトランジスタより構成されていることを特徴とする請求項１または請求項２のいずれか一項に記載の半導体メモリ装置。
【請求項４】
前記スイッチは、導電型の異なるトランジスタより構成されていることを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体メモリ装置。
【請求項５】
前記インバータを構成するＮチャネル型トランジスタのチャネル面積が、Ｐチャネル型トランジスタのチャネル面積の８０％以上１２５％以下であり、前記Ｐチャネル型トランジスタのチャネル幅をチャネル長で除した値が、前記Ｎチャネル型トランジスタのチャネル幅をチャネル長で除した値の２．５倍以上４倍以下であることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体メモリ装置。
【請求項６】
前記インバータを構成するＮチャネル型トランジスタのチャネル面積が、１０Ｆ２以上（ＦはＦｅａｔｕｒｅ Ｓｉｚｅ）であることを特徴とする請求項１乃至請求項５のいずれか一項に記載の半導体メモリ装置。
【請求項７】
請求項１乃至請求項６のいずれか一項に記載の半導体メモリ装置において、前記スイッチをオンとする過程と、その後に、前記第１のビット線と前記第２のビット線の電位差を増幅する過程と、を有する半導体メモリ装置の駆動方法。
【請求項８】
第１のビット線と、第２のビット線と、前記第１のビット線および前記第２のビット線のいずれかに接続するメモリセルと、第１のインバータと、第１のスイッチと、第２のインバータと、第２のスイッチを有し、前記第１のインバータと前記第１のスイッチ、および前記第２のインバータと前記第２のスイッチは、それぞれ接続されており、前記第１のビット線と前記第１のインバータ、前記第２のビット線と前記第１のスイッチ、前記第１のビット線と前記第２のスイッチ、前記第２のビット線と前記第２のインバータが、それぞれ接続されている半導体メモリ装置。
【請求項９】
前記メモリセルのトランジスタは、前記第１のインバータのトランジスタとは異なる層に設けられていることを特徴とする請求項８記載の半導体メモリ装置。
【請求項１０】
前記第１のスイッチは、複数のトランジスタより構成されていることを特徴とする請求項８または請求項９のいずれか一項に記載の半導体メモリ装置。
【請求項１１】
前記第１のスイッチは、導電型の異なるトランジスタより構成されていることを特徴とする請求項８乃至請求項１０のいずれか一項に記載の半導体メモリ装置。
【請求項１２】
前記第１のインバータを構成するＮチャネル型トランジスタのチャネル面積がＰチャネル型トランジスタのチャネル面積の８０％以上１２５％以下であり、前記Ｐチャネル型トランジスタのチャネル幅をチャネル長で除した値が、前記Ｎチャネル型トランジスタのチャネル幅をチャネル長で除した値の２．５倍以上４倍以下であることを特徴とする請求項８乃至請求項１１のいずれか一項に記載の半導体メモリ装置。
【請求項１３】
前記第１のインバータを構成するＮチャネル型トランジスタのチャネル面積が、１０Ｆ２以上（ＦはＦｅａｔｕｒｅ Ｓｉｚｅ）であることを特徴とする請求項８乃至請求項１２のいずれか一項に記載の半導体メモリ装置。
【請求項１４】
請求項８乃至請求項１３のいずれか一項に記載の半導体メモリ装置において、前記第１のスイッチをオンとする過程と、その後に、前記第２のスイッチをオンとすることにより、前記第１のインバータ、前記第１のスイッチ、前記第２のインバータと前記第２のスイッチよりなるループを構成する過程、とを有する半導体メモリ装置の駆動方法。
【請求項１】
第１のビット線と、第２のビット線と、前記第１のビット線および前記第２のビット線のいずれかに接続するメモリセルと、前記第１のビット線と前記第２のビット線の間にインバータとスイッチを有し、前記インバータと前記スイッチが直列に接続されている半導体メモリ装置。
【請求項２】
前記メモリセルのトランジスタは、前記インバータのトランジスタとは異なる層に設けられていることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記スイッチは、複数のトランジスタより構成されていることを特徴とする請求項１または請求項２のいずれか一項に記載の半導体メモリ装置。
【請求項４】
前記スイッチは、導電型の異なるトランジスタより構成されていることを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体メモリ装置。
【請求項５】
前記インバータを構成するＮチャネル型トランジスタのチャネル面積が、Ｐチャネル型トランジスタのチャネル面積の８０％以上１２５％以下であり、前記Ｐチャネル型トランジスタのチャネル幅をチャネル長で除した値が、前記Ｎチャネル型トランジスタのチャネル幅をチャネル長で除した値の２．５倍以上４倍以下であることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体メモリ装置。
【請求項６】
前記インバータを構成するＮチャネル型トランジスタのチャネル面積が、１０Ｆ２以上（ＦはＦｅａｔｕｒｅ Ｓｉｚｅ）であることを特徴とする請求項１乃至請求項５のいずれか一項に記載の半導体メモリ装置。
【請求項７】
請求項１乃至請求項６のいずれか一項に記載の半導体メモリ装置において、前記スイッチをオンとする過程と、その後に、前記第１のビット線と前記第２のビット線の電位差を増幅する過程と、を有する半導体メモリ装置の駆動方法。
【請求項８】
第１のビット線と、第２のビット線と、前記第１のビット線および前記第２のビット線のいずれかに接続するメモリセルと、第１のインバータと、第１のスイッチと、第２のインバータと、第２のスイッチを有し、前記第１のインバータと前記第１のスイッチ、および前記第２のインバータと前記第２のスイッチは、それぞれ接続されており、前記第１のビット線と前記第１のインバータ、前記第２のビット線と前記第１のスイッチ、前記第１のビット線と前記第２のスイッチ、前記第２のビット線と前記第２のインバータが、それぞれ接続されている半導体メモリ装置。
【請求項９】
前記メモリセルのトランジスタは、前記第１のインバータのトランジスタとは異なる層に設けられていることを特徴とする請求項８記載の半導体メモリ装置。
【請求項１０】
前記第１のスイッチは、複数のトランジスタより構成されていることを特徴とする請求項８または請求項９のいずれか一項に記載の半導体メモリ装置。
【請求項１１】
前記第１のスイッチは、導電型の異なるトランジスタより構成されていることを特徴とする請求項８乃至請求項１０のいずれか一項に記載の半導体メモリ装置。
【請求項１２】
前記第１のインバータを構成するＮチャネル型トランジスタのチャネル面積がＰチャネル型トランジスタのチャネル面積の８０％以上１２５％以下であり、前記Ｐチャネル型トランジスタのチャネル幅をチャネル長で除した値が、前記Ｎチャネル型トランジスタのチャネル幅をチャネル長で除した値の２．５倍以上４倍以下であることを特徴とする請求項８乃至請求項１１のいずれか一項に記載の半導体メモリ装置。
【請求項１３】
前記第１のインバータを構成するＮチャネル型トランジスタのチャネル面積が、１０Ｆ２以上（ＦはＦｅａｔｕｒｅ Ｓｉｚｅ）であることを特徴とする請求項８乃至請求項１２のいずれか一項に記載の半導体メモリ装置。
【請求項１４】
請求項８乃至請求項１３のいずれか一項に記載の半導体メモリ装置において、前記第１のスイッチをオンとする過程と、その後に、前記第２のスイッチをオンとすることにより、前記第１のインバータ、前記第１のスイッチ、前記第２のインバータと前記第２のスイッチよりなるループを構成する過程、とを有する半導体メモリ装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−１０９８１８（Ｐ２０１３−１０９８１８Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１２−２３４２６２（Ｐ２０１２−２３４２６２）
【出願日】平成２４年１０月２４日（２０１２．１０．２４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２４年１０月２４日（２０１２．１０．２４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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