説明

半導体メモリ装置および半導体システム

【課題】PVT変動によってスキューが発生しても、不良に関する情報を適切に格納できるようにした半導体メモリ装置を提供する。
【解決手段】書き込み動作のために書き込みコマンドおよびデータを印加し、読み出し動作のために読み出しコマンドを印加し、前記読み出し動作によって出力データが入力されるテスト回路と、前記書き込みコマンドに応答して前記データをメモリセルに格納し、前記読み出しコマンドに応答して不良に関する情報を含む情報データを内部的に格納するが、前記情報データの格納は、前記情報データのレベルが遷移する場合に発生するパルスに同期して行われる。

【発明の詳細な説明】
【背景技術】
【0001】
一般的に、半導体システムでは、半導体メモリ装置の不良可能性を早期に除去して信頼性を向上させるために不良テストを行う。不良テストは、メモリセルに同一のデータを書き込んだ後、読み出して、半導体メモリ装置の不良の有無を確認する方式で行われる。半導体メモリ装置の不良の有無は、書き込まれたデータと読み出されたデータとが同一であるか否かから確認することができる。すなわち、書き込まれたデータと読み出されたデータとが同一の場合、半導体メモリ装置は正常と判断され、書き込まれたデータと読み出されたデータとが異なる場合、半導体メモリ装置は不良と判断される。
【0002】
不良テストを行った後、半導体メモリ装置の不良に関する情報は内部的に格納される。このとき、格納動作は、読み出し動作時に内部的に生成された遅延クロックに同期して行われるが、遅延クロックは、読み出しコマンドに同期して生成されたクロックを遅延させて生成される。
【0003】
しかし、半導体メモリ装置において、PVT(Process、Voltage、Temperature)変動によってスキュー(Skew)が発生した場合、遅延クロックに同期して、不良セルと判断されたメモリセルに関する情報を格納するタイミングを合わせることが困難で、半導体メモリ装置の不良に関する情報を適切に格納できないという問題があった。
【0004】
なお、上記背景技術に関する先行技術文献としては、例えば下記特許文献1及び特許文献2が挙げられる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許第6,477,095 B2号公報
【特許文献2】韓国特許公開第10−1049415A号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、半導体メモリ装置の不良に関する情報を基にパルスを発生させ、パルスに同期して不良に関する情報を格納することにより、PVT変動によってスキューが発生しても、半導体メモリ装置の不良に関する情報を適切に格納できるようにした半導体メモリ装置および半導体システムを提供する。
【課題を解決するための手段】
【0007】
このために、本発明は、書き込み動作のために書き込みコマンドおよびデータを印加し、読み出し動作のために読み出しコマンドを印加し、前記読み出し動作によって出力データが入力されるテスト回路と、前記書き込みコマンドに応答して前記データをメモリセルに格納し、前記読み出しコマンドに応答して不良に関する情報を含む情報データを内部的に格納するが、前記情報データの格納は、前記情報データのレベルが遷移する場合に発生するパルスに同期して行われる半導体メモリ装置と、を備える半導体システムを提供する。
【0008】
また、本発明は、読み出しコマンドに応答して生成された読み出しクロックに同期して、書き込み動作によってメモリセルに格納されたデータをテストデータとして出力するメモリ部と、前記読み出しクロックを遅延させて生成された遅延クロックに同期して、前記テストデータをセンシング増幅して情報データとして出力するセンシング増幅部と、前記情報データのレベルが遷移する場合に発生するパルスを含むパルス信号を生成するパルス生成部と、前記パルス信号に応答して前記情報データを格納する格納部と、を備える半導体メモリ装置を提供する。
【図面の簡単な説明】
【0009】
【図1】本発明の一実施形態にかかる半導体システムの構成を示すブロック図である。
【図2】図1に示した半導体システムに備えられた半導体メモリ装置の構成を示すブロック図である。
【図3】図2に示した半導体メモリ装置に備えられたセンシング増幅部の一実施形態にかかる回路図である。
【図4】図2に示した半導体メモリ装置に備えられたパルス生成部の一実施形態にかかる回路図である。
【図5】図2に示した半導体メモリ装置に備えられた格納部の一実施形態にかかる回路図である。
【図6】図1に示した半導体システムで行われる不良テストを説明するためのタイミング図である。
【発明を実施するための形態】
【0010】
図1は、本発明の一実施形態にかかる半導体システムの構成を示すブロック図である。
【0011】
図1に示すように、本実施形態にかかる半導体システムは、書き込み動作のために書き込みコマンドWTCMDおよびデータDATAを印加し、読み出し動作のために読み出しコマンドRDCMDを印加し、読み出し動作によって出力データDOUTが入力されるテスト回路1と、書き込みコマンドWTCMDに応答してデータDATAをメモリセル(図示せず)に格納し、読み出しコマンドRDCMDに応答して不良に関する情報を内部的に格納し、格納された情報を出力データDOUTとして出力する半導体メモリ装置2とを備える。以下、半導体メモリ装置2の構成を、図2を参照してより具体的に説明する。
【0012】
図2を参照すると、半導体メモリ装置2は、メモリ部21と、遅延部22と、センシング増幅部23と、パルス生成部24と、格納部25と、出力制御部26とから構成される。メモリ部21は、書き込みコマンドWTCMDによって行われる書き込み動作時にデータDATAを格納する複数のメモリセルを備え、読み出しコマンドRDCMDに応答して生成される読み出しクロックRD_CLKに同期して、書き込み動作時にメモリセルに格納されたデータをテストデータTGOとして出力する。遅延部22は、読み出しクロックRD_CLKを予め設定された期間だけ遅延させて遅延クロックCLKDを生成する。センシング増幅部23は、遅延クロックCLKDに同期して、テストデータTGOをセンシング増幅して情報データIFDとして出力する。パルス生成部24は、情報データIFDのレベルが遷移する場合に発生するパルスを含むパルス信号PULを生成する。格納部25は、パルス信号PULのパルスが入力された場合に情報データIFDを格納し、第1テストモード信号TM1に応答して格納されたデータを出力データDOUTとして出力する。出力制御部26は、第2テストモード信号TM2に応答して出力データDOUTをデータパッドDQを介して出力する。ここで、情報データIFDは、半導体メモリ装置2に不良がない場合、テスト回路1から印加されたデータDATAと同一のレベルを有し、半導体メモリ装置2に不良がある場合、データDATAとは異なるレベルを有するように設定される。
【0013】
以下、図3〜図5を参照して、図2に示したセンシング増幅部23、パルス生成部24、および格納部25の構成をより具体的に説明する。
【0014】
図3を参照すると、センシング増幅部23は、遅延クロックCLKDに同期して、テストデータTGOに応答して内部ノードnd21を駆動する駆動部231と、読み出しパルスRD_Pに応答して内部ノードnd21をプリチャージし、内部ノードnd21の信号をバッファリングして情報データIFDとして出力するプリチャージバッファ部232とから構成される。ここで、読み出しパルスRD_Pは、読み出し動作期間に論理ハイレベルにイネーブルされる信号である。このような構成のセンシング増幅部23は、遅延クロックCLKDが論理ハイレベルの場合、テストデータTGOのレベルに応じて内部ノードnd21を駆動し、内部ノードnd21の信号をバッファリングして情報データIFDとして出力する。
【0015】
図4を参照すると、パルス生成部24は、インバータIV21と、反転遅延部241と、論理部242とから構成される。パルス生成部24は、情報データIFDの立ち下がりエッジ、すなわち、論理ハイレベルから論理ローレベルに遷移する場合に発生するパルスを含むパルス信号PULを生成する。
【0016】
図5を参照すると、格納部25は、テストクロック生成部251と、入力部252と、制御信号生成部253と、バッファ部254とから構成される。テストクロック生成部251は、パルス信号PULおよび制御信号CNTに応答してテストクロックTCLKおよび反転テストクロックTCLKBを生成する。入力部252は、テストクロックTCLKおよび反転テストクロックTCLKBに応答して情報データIFDがバッファリングされて入力される。制御信号生成部253は、第1テストモード信号TM1に応答して制御信号CNTを論理ローレベルにプリチャージし、入力部252を介して入力されたデータをバッファリングして制御信号CNTとして出力し、テストクロックTCLKおよび反転テストクロックTCLKBに応答して制御信号CNTをラッチして格納する。バッファ部254は、制御信号CNTを反転バッファリングして出力データDOUTとして出力する。
【0017】
このように構成された格納部25は、第1テストモード信号TM1が論理ハイレベルの場合、パルス信号PULによって制御信号CNTおよび出力データDOUTを生成する。すなわち、半導体メモリ装置に不良が発生せずにパルス信号PULのパルスが生成されない場合、テストクロックTCLKは論理ハイレベル、反転テストクロックTCLKBは論理ローレベルに生成されるため、制御信号CNTはラッチされて格納される。このとき、制御信号CNTは、論理ローレベルにプリチャージされた状態を維持する。一方、半導体メモリ装置に不良が発生してパルス信号PULのパルスが生成される場合、テストクロックTCLKは論理ローレベル、反転テストクロックTCLKBは論理ハイレベルに生成されるため、入力部252を介して論理ローレベルの情報データIFDが入力され、制御信号CNTは論理ハイレベルに遷移し、出力データDOUTは論理ローレベルに遷移する。
【0018】
以上のように構成された半導体システムで行われる不良テストを、図6を参照して具体的に説明するが、書き込み動作によって論理ハイレベルのデータDATAがメモリ部21に格納された後の動作を仮定して説明する。
【0019】
まず、t1時点の前の期間において、第1テストモード信号TM1が論理ローレベルであるため、制御信号CNTは論理ローレベルにプリチャージされ、出力データDOUTは論理ハイレベルになる。このとき、パルス信号PULは論理ローレベルに初期化され、論理ハイレベルのテストクロックTCLKおよび論理ローレベルの反転テストクロックTCLKBが生成されるため、制御信号CNTはラッチされて格納される。
【0020】
次に、t1時点で第1テストモード信号TM1が論理ハイレベルに遷移した後、t2時点で情報データIFDのレベルが論理ローレベルに遷移する場合、パルス信号PULのパルスが発生して論理ローレベルのテストクロックTCLKが生成される。したがって、制御信号CNTは、論理ローレベルの情報データIFDが伝達されて論理ハイレベルに遷移し、出力データDOUTは論理ローレベルに遷移する。
【0021】
次に、パルス信号PULのパルスが入力された後、テストクロックTCLKは論理ハイレベルに遷移し、論理ハイレベルに遷移した制御信号CNTをラッチして格納するため、出力データDOUTは論理ローレベルを維持する。
【0022】
次に、第2テストモード信号TM2が論理ハイレベルのt3〜t4の期間において、論理ローレベルの出力データDOUTがデータパッドDQに出力される。
【0023】
以上のように、半導体メモリ装置に不良が発生した場合、パルス信号PULのパルスを発生させ、論理ローレベルの情報データIFDを格納した後に出力するようになる。ここで、パルス信号PULのパルスは、情報データIFDが論理ハイレベルから論理ローレベルに遷移したときに発生する信号であるため、PVT変動によって発生するスキューに影響されない。したがって、本実施形態の半導体システムによって不良テストを行う場合、PVT変動によってスキューが発生しても、半導体メモリ装置の不良に関する情報を適切に格納することができる。

【特許請求の範囲】
【請求項1】
書き込み動作のために書き込みコマンドおよびデータを印加し、読み出し動作のために読み出しコマンドを印加し、前記読み出し動作によって出力データが入力されるテスト回路と、
前記書き込みコマンドに応答して前記データをメモリセルに格納し、前記読み出しコマンドに応答して不良に関する情報を含む情報データを内部的に格納するが、前記情報データの格納は、前記情報データのレベルが遷移する場合に発生するパルスに同期して行われる半導体メモリ装置と、
を備えることを特徴とする半導体システム。
【請求項2】
前記半導体メモリ装置は、テストモード信号に応答して前記格納された情報データを前記出力データとして出力することを特徴とする請求項1に記載の半導体システム。
【請求項3】
前記半導体メモリ装置は、
前記読み出しコマンドに応答して生成された読み出しクロックに同期して、前記メモリセルに格納されたデータをテストデータとして出力するメモリ部と、 前記読み出しクロックを遅延させて生成された遅延クロックに同期して、前記テストデータをセンシング増幅して前記情報データとして出力するセンシング増幅部と、
前記情報データのレベルが遷移する場合に発生する前記パルスを含むパルス信号を生成するパルス生成部と、
前記パルス信号に応答して前記情報データを格納する格納部と、
を備えることを特徴とする請求項2に記載の半導体システム。
【請求項4】
前記格納部は、第1テストモード信号に応答して前記格納された情報データを前記出力データとして出力することを特徴とする請求項3に記載の半導体システム。
【請求項5】
第2テストモード信号に応答して前記出力データをデータパッドを介して出力する出力制御部をさらに備えることを特徴とする請求項4に記載の半導体システム。
【請求項6】
前記センシング増幅部は、
前記遅延クロックに同期して、前記テストデータを受けて内部ノードを駆動する駆動部と、
読み出し動作期間において、前記内部ノードをプリチャージし、前記内部ノードの信号をバッファリングして前記情報データとして出力するプリチャージバッファ部と、
を備えることを特徴とする請求項3に記載の半導体システム。
【請求項7】
前記パルス生成部は、前記情報データの立ち下がりエッジに応答して発生するパルスを生成することを特徴とする請求項3に記載の半導体システム。
【請求項8】
前記格納部は、第1テストモード信号に応答してプリチャージされる制御信号をラッチして前記出力データを生成し、前記パルス信号のパルスが生成される場合、前記情報データを受けてラッチして前記出力データを生成することを特徴とする請求項3に記載の半導体システム。
【請求項9】
前記格納部は、
テストクロックに応答して前記情報データが入力される入力部と、
前記第1テストモード信号に応答して前記入力部を介して入力されたデータを制御信号として伝達し、前記テストクロックに応答して前記制御信号をラッチする制御信号生成部と、
を備えることを特徴とする請求項3に記載の半導体システム。
【請求項10】
前記格納部は、
前記制御信号をバッファリングして前記出力データとして出力するバッファ部と、
前記制御信号および前記パルス信号に応答して前記テストクロックを生成するテストクロック生成部と、
をさらに備えることを特徴とする請求項9に記載の半導体システム。
【請求項11】
読み出しコマンドに応答して生成された読み出しクロックに同期して、書き込み動作によってメモリセルに格納されたデータをテストデータとして出力するメモリ部と、
前記読み出しクロックを遅延させて生成された遅延クロックに同期して、前記テストデータをセンシング増幅して情報データとして出力するセンシング増幅部と、
前記情報データのレベルが遷移する場合に発生するパルスを含むパルス信号を生成するパルス生成部と、
前記パルス信号に応答して前記情報データを格納する格納部と、
を備えることを特徴とする半導体メモリ装置。
【請求項12】
前記格納部は、第1テストモード信号に応答して前記格納された情報データを出力データとして出力することを特徴とする請求項11に記載の半導体メモリ装置。
【請求項13】
第2テストモード信号に応答して前記出力データをデータパッドを介して出力する出力制御部をさらに備えることを特徴とする請求項12に記載の半導体メモリ装置。
【請求項14】
前記センシング増幅部は、
前記遅延クロックに同期して、前記テストデータを受けて内部ノードを駆動する駆動部と、
読み出し動作期間において、前記内部ノードをプリチャージし、前記内部ノードの信号をバッファリングして前記情報データとして出力するプリチャージバッファ部と、
を備えることを特徴とする請求項11に記載の半導体メモリ装置。
【請求項15】
前記パルス生成部は、前記情報データの立ち下がりエッジに応答して発生するパルスを生成することを特徴とする請求項11に記載の半導体メモリ装置。
【請求項16】
前記格納部は、第1テストモード信号に応答してプリチャージされる制御信号をラッチして前記出力データを生成し、前記パルス信号のパルスが生成される場合、前記情報データを受けてラッチして前記出力データを生成することを特徴とする請求項11に記載の半導体メモリ装置。
【請求項17】
前記格納部は、
テストクロックに応答して前記情報データが入力される入力部と、
前記第1テストモード信号に応答して前記入力部を介して入力されたデータを制御信号として伝達し、前記テストクロックに応答して前記制御信号をラッチする制御信号生成部と、
備えることを特徴とする請求項11に記載の半導体メモリ装置。
【請求項18】
前記格納部は、
前記制御信号をバッファリングして前記出力データとして出力するバッファ部と、
前記制御信号および前記パルス信号に応答して前記テストクロックを生成するテストクロック生成部と、
をさらに備えることを特徴とする請求項17に記載の半導体メモリ装置。

【図1】
image rotate

【図2】
image rotate

【図3】
image rotate

【図4】
image rotate

【図5】
image rotate

【図6】
image rotate


【公開番号】特開2013−97854(P2013−97854A)
【公開日】平成25年5月20日(2013.5.20)
【国際特許分類】
【出願番号】特願2012−101565(P2012−101565)
【出願日】平成24年4月26日(2012.4.26)
【出願人】(310024033)エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】SK hynix Inc.
【住所又は居所原語表記】2091, Gyeongchung−daero,Bubal−eub,Icheon−si,Gyeonggi−do,Korea
【Fターム(参考)】