半導体メモリ装置及びそのためのテスト回路
【課題】本発明は、テスト速度を向上させることができる半導体メモリ装置及びそのためのテスト回路に関するものである。
【解決手段】本発明に係る半導体メモリ装置は、複数のメモリセルを含むメモリセルアレイ；データ入出力パッドに接続され、テストモード信号に応じて前記データ入出力パッドに印加されたデータの伝達経路を制御するスイッチング部；ノーマルモード時、前記スイッチング部から伝達されるデータを駆動して、前記メモリセルアレイに書き込むライトドライバ；及び、テストモード時、前記スイッチング部から伝達されるデータを前記メモリセルに伝達するコントローラを含む。
【解決手段】本発明に係る半導体メモリ装置は、複数のメモリセルを含むメモリセルアレイ；データ入出力パッドに接続され、テストモード信号に応じて前記データ入出力パッドに印加されたデータの伝達経路を制御するスイッチング部；ノーマルモード時、前記スイッチング部から伝達されるデータを駆動して、前記メモリセルアレイに書き込むライトドライバ；及び、テストモード時、前記スイッチング部から伝達されるデータを前記メモリセルに伝達するコントローラを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に半導体メモリ装置及びそのためのテスト回路に関する。
【背景技術】
【０００２】
一般に、半導体メモリ装置のメモリセルにデータを書き込む場合、入出力パッドを介して入力されるデータは、ライトドライバによりセルに書き込まれる。また、メモリセルに書き込まれるデータを読み出す場合には、メモリセルのデータがセンスアンプに移動して増幅された後、入出力パッドを介して出力される。
【０００３】
図１は、一般の半導体メモリ装置の構成図である。
【０００４】
図１に示すように、半導体メモリ装置１００は、メモリセルアレイ１０１、アドレス入力バッファ１０３、プリデコーダ１０５、カラムデコーダ１０７、ブロックデコーダ１０９、ローデコーダ１１１、データ入出力バッファ１１３、センスアンプ１１５、ライトドライバ１１７及びコントローラ１２０を含む。
【０００５】
メモリセルアレイ１０１には、ワードライン及びビットライン間に複数のメモリセルが接続される。
【０００６】
アドレス入力バッファ１０３では、外部アドレスが入力されて内部アドレスに変換出力され、プリデコーダ１０５は、内部アドレスを１次デコードした後、カラムデコーダ１０７、ブロックデコーダ１０９及びローデコーダ１１１に提供する。カラムデコーダ１０７はプリデコードした結果からメモリセルアレイ１０１の接近対象ワードラインを選択し、ブロックデコーダ１０９はプリデコードした結果からメモリセルアレイ１０１の接近対象ブロックを選択する。類似に、ローデコーダ１１１は、プリデコードした結果により、メモリセルアレイ１０１の接近したいビットラインを選択する。
【０００７】
データ入出力バッファ１１３には、複数のデータ入出力パッド（ＤＱパッド）が接続される。
【０００８】
データの読み出し動作時には、コントローラ１２０で発生する制御信号により、メモリセルアレイ１０１の選択されたメモリセルから読み出されたデータがセンスアンプ１１５で増幅された後、データ入出力バッファ１１３を介してＤＱパッドに出力される。データの書き込み動作時には、コントローラ１２０で発生する制御信号により、ＤＱパッドから入力されるデータがデータ入出力バッファ１１３を介してライトドライバ１１７に提供され、ライトドライバ１１７で選択されたメモリセルにデータが伝達される。
【０００９】
一方、コントローラ１２０は、チップ選択信号（／ＣＳ）により駆動される第１の入力バッファ１２１と、ライトイネーブル信号（／ＷＥ）により駆動される第２の入力バッファ１２３と、出力イネーブル信号（／ＯＥ）により駆動される第３の入力バッファ１２５と、第２の入力バッファ１２３の出力信号に応じてライトパルス（ＷＤＥＮ）を生成するライトパルス生成部１２７と、第３の入力バッファ１２５の出力信号に応じてリードパルス（ＯＥＮ）を生成するリードパルス生成部１２９とを含む。尚、ライトパルス生成部１２７は、データ入出力バッファイネーブル信号（ＢＵＦＥＮ）も生成してデータ入出力バッファ１１３に提供し、リードパルス生成部１２９は、センスアンプイネーブル信号（ＳＡＥＮ）も生成してセンスアンプ１１５に提供する。
【００１０】
このように、半導体メモリ装置は、ノーマル動作モード時、センスアンプによりデータの読み出しを行い、ライトドライバによりデータの書き込みを行う。
【００１１】
ところで、新規のメモリセルの開発による半導体メモリ装置への適用時、開発されたメモリセルに対する検証が行われるべきであるが、センスアンプ及びライトドライバによる読み出し／書き込みデータの検証は信頼性が確保できない。したがって、センスアンプ及びライトドライバによるデータの読み出し／書き込み動作後、読み出し／書き込みの経路、メモリセルアレイ及びコントローラで発生する変数を検証した後、セルに対する評価を行うことができるので、テストに多くの時間が要求される。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００５−７７３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、高速でメモリセルを検証できる半導体メモリ装置及びそのためのテスト回路を提供する。
【課題を解決するための手段】
【００１４】
本発明の一実施例に係る半導体メモリ装置は、複数のメモリセルを含むメモリセルアレイ；データ入出力パッドに接続され、テストモード信号に応じて前記データ入出力パッドに印加されたデータの伝達経路を制御するスイッチング部；ノーマルモード時、前記スイッチング部から伝達されるデータを駆動して、前記メモリセルアレイに書き込むライトドライバ；及び、テストモード時、前記スイッチング部から伝達されるデータを前記メモリセルに伝達するコントローラを含むことができる。
【００１５】
また、本発明の他の実施例に係る半導体メモリ装置は、ビットライン及びソースライン間に接続され、ワードラインに印加された電位により駆動される複数のメモリセルを含むメモリセルアレイ；及び、テストモード信号に応じてデータ入出力パッドに印加されたデータを前記メモリセルの前記ビットラインから前記ソースラインの方に直接伝達したり、前記データ入出力パッドに印加されたデータを前記メモリセルの前記ソースラインから前記ビットラインの方に直接伝達する両方向アクセス制御部を含むことができる。
【００１６】
また、本発明の一実施例に係るテスト回路は、データ入出力パッドに印加されたデータの伝達経路を制御するスイッチング部；及び、テストモード信号に応じて前記データ入出力パッドに印加されたデータを受信してメモリセルアレイに直接伝達する両方向アクセス制御部を含むことができる。
【発明の効果】
【００１７】
本発明は、テストモード時、メモリセルに直接データを書き込むので、テストに要求される時間を大幅短縮できる。
【図面の簡単な説明】
【００１８】
【図１】一般の半導体メモリ装置の構成図である。
【図２】本発明の一実施例に係る半導体メモリ装置の構成図である。
【図３】図２の両方向アクセス制御部の一例を示す図である。
【図４】図３の経路設定部の一例を示す図である。
【図５】本発明に適用されるテストモード信号生成回路の一例を示す図である。
【図６】図２のスイッチング部の一例を示す図である。
【発明を実施するための形態】
【００１９】
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
【００２０】
図２は、本発明の一実施例に係る半導体メモリ装置の構成図である。
【００２１】
図２には、説明の便宜のために、半導体メモリ装置の主要構成だけを示したが、半導体メモリ装置の動作のために必要な構成部、例えばアドレス処理回路や制御信号発生回路などが含まれ得るのは、本発明が属する技術分野において自明であると言える。
【００２２】
図２に示すように、本発明の一実施例に係る半導体メモリ装置２００は、メモリセルアレイ２１０、データ入出力パッド（ＤＱパッド）２２０、データ入力バッファ２３０、スイッチング部２４０、ライトドライバ２５０及びコントローラ２６０を含む。
【００２３】
メモリセルアレイ２１０には、ワードライン及びビットライン間に接続される複数のメモリセルが含まれる。各単位メモリセルは、電流駆動方式によりデータの読み出し／書き込みが可能なメモリセルであり、より詳しくは極性（Ｐｏｌａｒｉｔｙ）のある抵抗性メモリセルであり得る。本発明の一実施例において、単位メモリセルは磁気メモリセルとして構成できる。
【００２４】
スイッチング部２４０は、半導体メモリ装置２００の動作モード（ノーマルモードやテストモード）により、データ入力バッファ２３０を介してメモリセルアレイ２１０に提供されるデータの経路を設定する。より詳しくは、スイッチング部２４０は、テストモード信号（ＴＤＩＲＥＮ）により駆動され、ノーマルモードではグローバル入出力ライン（ＧＩＯ＜０：ｎ＞）を介してライトドライバ２５０にデータを伝達し、テストモードではグローバル入出力ライン（ＧＩＯ＜０：ｎ＞）を介してコントローラ２６０の両方向アクセス制御部２６２にデータを伝達する。
【００２５】
両方向アクセス制御部２６２は、テストモード信号（ＴＤＩＲＥＮ）に応じて、グローバル入出力ライン（ＧＩＯ＜０：ｎ＞）を介して伝達されたテストデータを、第１のローカル入出力ライン（ＬＩＯ＜０：ｎ＞）を介してメモリセルアレイ２１０に提供したり、第２のローカル入出力ライン（ＬＩＯｂ＜０：ｎ＞）介してメモリセルアレイ２１０に提供する。
【００２６】
前述したように、テストモード時、ライトドライバ２５０によりメモリセルアレイ２１０に書き込まれたテストデータは、その信頼性が確保できない。よって、本発明の一実施例では、テストモード時、ライトドライバ２５０を経由することなく直接メモリセルアレイ２１０にデータを書き込む。また、メモリセルアレイ２１０を構成する単位メモリセルが極性のある抵抗性メモリセルである場合、論理ハイレバベルのデータだけでなく、論理ローレベルのデータも直接書き込むことができるように、メモリセルのビットライン−ソースラインの方と、ソースライン−ビットラインの方とに電流を供給できるようにする。
【００２７】
したがって、半導体メモリ装置２００がノーマルモードにおいてデータの書き込み動作を行う場合、テストモード信号（ＴＤＩＲＥＮ）により駆動されるスイッチング部２４０は、ＤＱパッド２２０を介してデータ入力バッファ２３０に伝達されたデータを、グローバル入出力ライン（ＧＩＯ＜０：ｎ＞）を介してライトドライバ２５０に伝達する。また、ライトドライバ２５０は、伝達されたデータを駆動して、ローカル入出力ライン（ＬＩＯ＜０：ｎ＞）を介してメモリセルアレイ２１０にデータを書き込む。
【００２８】
これに対し、半導体メモリ装置２００がテストモードにおいてデータの書き込み動作を行う場合、スイッチング部２４０は、データ入力バッファ２３０に伝達されたデータを、グローバル入出力ライン（ＧＩＯ＜０：ｎ＞）を介してコントローラ２６０の両方向アクセス制御部２６２に伝達する。また、両方向アクセス制御部２６２は、第１のローカル入出力ライン（ＬＩＯ＜０：ｎ＞）又は第２のローカル入出力ライン（ＬＩＯ＜０：ｎ＞、ＬＩＯｂ＜０：ｎ＞）を介してメモリセルアレイ２１０にテストデータを提供する。
【００２９】
結果として、ライトドライバ２５０を経由することなくメモリセルアレイ２１０にテストデータを直接書き込むことができるため、テストデータの検証の信頼性を確保できる。また、テストデータを直接書き込むことにより、ライトパス、セルアレイ及びコントローラで発生する変数を検証し、これをテストデータの検証に反映する必要がないので、テストに要求される時間を大幅短縮できる。
【００３０】
これにより、本発明の一実施例に係るスイッチング部２４０及び両方向アクセス制御部２６２は、半導体メモリ装置のためのテスト回路になり得る。
【００３１】
図３は、図２の両方向アクセス制御部の一例を示す図である。
【００３２】
図３に示すように、本実施例による両方向アクセス制御部２６２は、経路設定部３０１、第１のスイッチ３０３及び第２のスイッチ３０５を含む。
【００３３】
経路設定部３０１は、一つの入力端がグローバル入出力ライン（ＧＩＯ）を介してＤＱパッドと接続され、他の入力端が接地端子（ＶＳＳ）に接続される。また、テストモード信号（ＴＤＩＲＥＮ）に応じて、ＤＱパッドに印加されたテストデータを、第１のローカル入出力ライン（ＬＩＯ）又は第２の入出力ライン（ＬＩＯｂ）にスイッチングする。
【００３４】
第１のスイッチ３０３は、経路設定部３０１とメモリセル２１２のビットライン（ＢＬ）との間に、第１のローカル入出力ライン（ＬＩＯ）を介して接続される。
【００３５】
第２のスイッチ３０５は、メモリセル２１２のソースライン（ＳＬ）と経路設定部３０１との間に、第２のローカル入出力ライン（ＬＩＯｂ）を介して接続される。
【００３６】
第１のスイッチ３０３及び第２のスイッチ３０３、３０５は、ノーマルモード時にターンオフされ、テストモード時にターンオンされる。本発明の一実施例では、第１のスイッチ３０３及び第２のスイッチ３０３、３０５は、それぞれプリチャージ信号（ＰＣＧｂ）、テストモード信号（ＴＤＩＲＥＮ）及びカラム選択信号（ＣＹＩ）により駆動される複数のスイッチング素子を直列連結して構成できるが、これに限定されるものではない。ここで、未説明の符号２１４は、ワードライン駆動信号によりオン／オフされるワードライン選択スイッチを示す。
【００３７】
テストモード時、メモリセル２１２に第１のレベルのデータを書き込みたい場合、経路設定部３０１は、例えばＤＱパッドのデータを、第１のローカル入出力ライン（ＬＩＯ）を介してメモリセル２１２に伝達できる。また、第２のレベルのデータを書き込みたい場合、経路設定部３０１は、ＤＱパッドのデータを、第２のローカル入出力ライン（ＬＩＯｂ）を介してメモリセル２１２に伝達できる。
【００３８】
したがって、メモリセル２１２に対してライトドライバを経由することなく直接データを書き込むことができると同時に、メモリセル２１２のビットライン−ソースラインの方だけでなく、ソースライン−ビットラインの方にも書き込み電流を供給できる。これにより、テストを高速で行うことができ、多様な条件のテストデータを書き込むことができる。
【００３９】
このための経路設定部３０１の動作を、図４及び図５を参照して説明する。
【００４０】
図４は図３の経路設定部の一例を示す図であり、図５は本発明に適用されるテストモード信号生成回路の一例を示す図である。
【００４１】
テストモード時、メモリセルに書き込みたいデータのレベルにより、ＤＱパッドに印加されたデータの伝達経路を変更するために、経路設定部３０１は第１の経路選択部３１０及び第２の経路選択部３２０を含むように構成できる。
【００４２】
第１の経路選択部３１０は、順方向テストモード信号（ＴＤＩＲＥＮＦＢ、ＴＤＩＲＥＮＦＤ）により駆動されて、ＤＱパッドに印加されたデータを第１のローカル入出力ライン（ＬＩＯ）に伝達又は遮断する第１の伝達素子（Ｔ１１）と、第１のローカル入出力ライン（ＬＩＯ）及び接地端子間に接続されて、逆方向テストモード信号（ＴＤＩＲＥＮＲＢ、ＴＤＩＲＥＮＲＤ）により駆動される第２の伝達素子（Ｔ１３）とを含むことができる。
【００４３】
第２の経路選択部３２０は、逆方向テストモード信号（ＴＤＩＲＥＮＲＢ、ＴＤＩＲＥＮＲＤ）により駆動されて、ＤＱパッドに印加されたデータを第２のローカル入出力ライン（ＬＩＯｂ）に伝達又は遮断する第３の伝達素子（Ｔ１５）と、第２のローカル入出力ライン（ＬＩＯｂ）及び接地端子間に接続されて、順方向テストモード信号（ＴＤＩＲＥＮＦＢ、ＴＤＩＲＥＮＦＤ）により駆動される第４の伝達素子（Ｔ１７）とを含むことができる。
【００４４】
一方、順方向テストモード信号（ＴＤＩＲＥＮＦＢ、ＴＤＩＲＥＮＦＤ）及び逆方向テストモード信号（ＴＤＩＲＥＮＲＢ、ＴＤＩＲＥＮＲＤ）は、テストモード信号（ＴＤＩＲＥＮ）により生成でき、例えば図５のように生成できる。
【００４５】
すなわち、テストモード信号（ＴＤＩＲＥＮ）を遅延させて第１の順方向テストモード信号（ＴＤＩＲＥＮＦ）を生成し、テストモード信号（ＴＤＩＲＥＮ）を反転させて第１の逆方向テストモード信号（ＴＤＩＲＥＮＲ）を生成する。
【００４６】
そして、第１の順方向テストモード信号（ＴＤＩＲＥＮＦ）を反転させて第２の順方向テストモード信号（ＴＤＩＲＥＮＦＢ）を生成し、これを再反転させて第３の順方向テストモード信号（ＴＤＩＲＥＮＦＤ）を生成できる。
【００４７】
類似に、第１の逆方向テストモード信号（ＴＤＩＲＥＮＲ）を反転させて第２の逆方向テストモード信号（ＴＤＩＲＥＮＲＢ）を生成し、これを再反転させて第３の逆方向テストモード信号（ＴＤＩＲＥＮＲＤ）を生成できる。
【００４８】
テストモード信号により順方向及び逆方向テストモード信号を生成する例は、図５の回路に限定されず、多様な方法により変更できる。
【００４９】
経路設定部３０１が図４及び図５のように構成されることで、テストモード信号（ＴＤＩＲＥＮ）がハイレバルレベルに印加される場合、第１の伝達素子（Ｔ１１）及び第４の伝達素子（Ｔ１７）がターンオンされ、第２の伝達素子（Ｔ１３）及び第３の伝達素子（Ｔ１５）がターンオフされる。したがって、ＤＱパッドに印加されたテストデータは、第１の伝達素子（Ｔ１１）を介して第１のローカル入出力ライン（ＬＩＯ）に伝達され、メモリセルのビットラインからソースラインの方にデータが書き込まれる。
【００５０】
一方、テストモード信号（ＴＤＩＲＥＮ）がローレベルに印加される場合、第２の伝達素子（Ｔ１３）及び第３の伝達素子（Ｔ１３、Ｔ１５）がターンオンされ、ＤＱパッドに印加されたデータが第２のローカル入出力ライン（ＬＩＯｂ）に伝達される。つまり、メモリセルのソースラインからビットラインの方にデータが書き込まれる。
【００５１】
このように、本発明の一実施例では、テストモード信号にＤＱパッドからメモリセルに電流が流入する閉ループが形成される。そして、テストモード信号のレベルにより順方向又は逆方向電流パスが形成されて、メモリセルに両方向にテストデータを書き込むことができる。
【００５２】
結果として、メモリセルに論理ハイレバルレベル及び論理ローレベルのテストデータを全部書き込むことができる。メモリセルが抵抗性メモリセルとして構成される場合、論理ハイレベル及び論理ローレベルのテストデータを書き込んだ後、メモリセルの抵抗値を実測でき、これに基づいてメモリセルアレイの特性分析を容易に行うことができる。
【００５３】
また、ノーマルモード時にデータ入力バッファ及びライトドライバ間の電流パスを形成し、テストモード時にデータ入力バッファ及び両方向アクセス制御部間の電流パスを形成するためのスイッチング部（図２の２４０）は、例えば次の通り構成できる。
【００５４】
図６は、図２のスイッチング部の一例を示す図である。
【００５５】
図６に示すように、スイッチング部２４０は、テストモード信号（ＴＤＩＲＥＮ）及びその反転信号を入力信号として、入力信号の位相が互いに異なる場合、論理ハイレバルレベルの出力信号を生成し、入力信号の位相が互いに同一の場合、論理ローレベルの出力信号を生成する第１の素子２４１と、第１の素子２４１の出力信号に応じてＤＱパッドに印加された電流を両方向アクセス制御部２６２に提供する第２の素子２４３と、第１の素子２４１の出力信号に応じてＤＱパッドに印加された電流をライトドライバ２５０に提供する第３の素子２４５とを含むように構成できる。
【００５６】
本発明の一実施例において、第１の素子２４１は、排他的論理和演算を行う素子（ＸＯＲ）からなる。また、第２の素子２４３及び第３の素子２４５は、互いに反対位相の信号によりターンオン／ターンオフされるように、各々ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタからなるが、これに限定されるものではない。
【００５７】
なお、本発明の詳細な説明では具体的な実施例について説明したが、本発明の要旨から逸脱しない範囲内において適宜変更することができる。よって、本発明の範囲は、前述の実施例に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【符号の説明】
【００５８】
２００ 半導体メモリ装置
２１０ メモリセルアレイ
２１２ メモリセル
２１４ ワードライン選択スイッチ
２２０ データ入出力パッド
２３０ データ入力バッファ
２４０ スイッチング部
２５０ ライトドライバ
２６０ コントローラ
２６２ 両方向アクセス制御部
３０１ 経路設定部
３０３ 第１のスイッチ
３０５ 第２のスイッチ
３１０ 第１の経路選択部
３２０ 第２の経路選択部
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に半導体メモリ装置及びそのためのテスト回路に関する。
【背景技術】
【０００２】
一般に、半導体メモリ装置のメモリセルにデータを書き込む場合、入出力パッドを介して入力されるデータは、ライトドライバによりセルに書き込まれる。また、メモリセルに書き込まれるデータを読み出す場合には、メモリセルのデータがセンスアンプに移動して増幅された後、入出力パッドを介して出力される。
【０００３】
図１は、一般の半導体メモリ装置の構成図である。
【０００４】
図１に示すように、半導体メモリ装置１００は、メモリセルアレイ１０１、アドレス入力バッファ１０３、プリデコーダ１０５、カラムデコーダ１０７、ブロックデコーダ１０９、ローデコーダ１１１、データ入出力バッファ１１３、センスアンプ１１５、ライトドライバ１１７及びコントローラ１２０を含む。
【０００５】
メモリセルアレイ１０１には、ワードライン及びビットライン間に複数のメモリセルが接続される。
【０００６】
アドレス入力バッファ１０３では、外部アドレスが入力されて内部アドレスに変換出力され、プリデコーダ１０５は、内部アドレスを１次デコードした後、カラムデコーダ１０７、ブロックデコーダ１０９及びローデコーダ１１１に提供する。カラムデコーダ１０７はプリデコードした結果からメモリセルアレイ１０１の接近対象ワードラインを選択し、ブロックデコーダ１０９はプリデコードした結果からメモリセルアレイ１０１の接近対象ブロックを選択する。類似に、ローデコーダ１１１は、プリデコードした結果により、メモリセルアレイ１０１の接近したいビットラインを選択する。
【０００７】
データ入出力バッファ１１３には、複数のデータ入出力パッド（ＤＱパッド）が接続される。
【０００８】
データの読み出し動作時には、コントローラ１２０で発生する制御信号により、メモリセルアレイ１０１の選択されたメモリセルから読み出されたデータがセンスアンプ１１５で増幅された後、データ入出力バッファ１１３を介してＤＱパッドに出力される。データの書き込み動作時には、コントローラ１２０で発生する制御信号により、ＤＱパッドから入力されるデータがデータ入出力バッファ１１３を介してライトドライバ１１７に提供され、ライトドライバ１１７で選択されたメモリセルにデータが伝達される。
【０００９】
一方、コントローラ１２０は、チップ選択信号（／ＣＳ）により駆動される第１の入力バッファ１２１と、ライトイネーブル信号（／ＷＥ）により駆動される第２の入力バッファ１２３と、出力イネーブル信号（／ＯＥ）により駆動される第３の入力バッファ１２５と、第２の入力バッファ１２３の出力信号に応じてライトパルス（ＷＤＥＮ）を生成するライトパルス生成部１２７と、第３の入力バッファ１２５の出力信号に応じてリードパルス（ＯＥＮ）を生成するリードパルス生成部１２９とを含む。尚、ライトパルス生成部１２７は、データ入出力バッファイネーブル信号（ＢＵＦＥＮ）も生成してデータ入出力バッファ１１３に提供し、リードパルス生成部１２９は、センスアンプイネーブル信号（ＳＡＥＮ）も生成してセンスアンプ１１５に提供する。
【００１０】
このように、半導体メモリ装置は、ノーマル動作モード時、センスアンプによりデータの読み出しを行い、ライトドライバによりデータの書き込みを行う。
【００１１】
ところで、新規のメモリセルの開発による半導体メモリ装置への適用時、開発されたメモリセルに対する検証が行われるべきであるが、センスアンプ及びライトドライバによる読み出し／書き込みデータの検証は信頼性が確保できない。したがって、センスアンプ及びライトドライバによるデータの読み出し／書き込み動作後、読み出し／書き込みの経路、メモリセルアレイ及びコントローラで発生する変数を検証した後、セルに対する評価を行うことができるので、テストに多くの時間が要求される。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００５−７７３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、高速でメモリセルを検証できる半導体メモリ装置及びそのためのテスト回路を提供する。
【課題を解決するための手段】
【００１４】
本発明の一実施例に係る半導体メモリ装置は、複数のメモリセルを含むメモリセルアレイ；データ入出力パッドに接続され、テストモード信号に応じて前記データ入出力パッドに印加されたデータの伝達経路を制御するスイッチング部；ノーマルモード時、前記スイッチング部から伝達されるデータを駆動して、前記メモリセルアレイに書き込むライトドライバ；及び、テストモード時、前記スイッチング部から伝達されるデータを前記メモリセルに伝達するコントローラを含むことができる。
【００１５】
また、本発明の他の実施例に係る半導体メモリ装置は、ビットライン及びソースライン間に接続され、ワードラインに印加された電位により駆動される複数のメモリセルを含むメモリセルアレイ；及び、テストモード信号に応じてデータ入出力パッドに印加されたデータを前記メモリセルの前記ビットラインから前記ソースラインの方に直接伝達したり、前記データ入出力パッドに印加されたデータを前記メモリセルの前記ソースラインから前記ビットラインの方に直接伝達する両方向アクセス制御部を含むことができる。
【００１６】
また、本発明の一実施例に係るテスト回路は、データ入出力パッドに印加されたデータの伝達経路を制御するスイッチング部；及び、テストモード信号に応じて前記データ入出力パッドに印加されたデータを受信してメモリセルアレイに直接伝達する両方向アクセス制御部を含むことができる。
【発明の効果】
【００１７】
本発明は、テストモード時、メモリセルに直接データを書き込むので、テストに要求される時間を大幅短縮できる。
【図面の簡単な説明】
【００１８】
【図１】一般の半導体メモリ装置の構成図である。
【図２】本発明の一実施例に係る半導体メモリ装置の構成図である。
【図３】図２の両方向アクセス制御部の一例を示す図である。
【図４】図３の経路設定部の一例を示す図である。
【図５】本発明に適用されるテストモード信号生成回路の一例を示す図である。
【図６】図２のスイッチング部の一例を示す図である。
【発明を実施するための形態】
【００１９】
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
【００２０】
図２は、本発明の一実施例に係る半導体メモリ装置の構成図である。
【００２１】
図２には、説明の便宜のために、半導体メモリ装置の主要構成だけを示したが、半導体メモリ装置の動作のために必要な構成部、例えばアドレス処理回路や制御信号発生回路などが含まれ得るのは、本発明が属する技術分野において自明であると言える。
【００２２】
図２に示すように、本発明の一実施例に係る半導体メモリ装置２００は、メモリセルアレイ２１０、データ入出力パッド（ＤＱパッド）２２０、データ入力バッファ２３０、スイッチング部２４０、ライトドライバ２５０及びコントローラ２６０を含む。
【００２３】
メモリセルアレイ２１０には、ワードライン及びビットライン間に接続される複数のメモリセルが含まれる。各単位メモリセルは、電流駆動方式によりデータの読み出し／書き込みが可能なメモリセルであり、より詳しくは極性（Ｐｏｌａｒｉｔｙ）のある抵抗性メモリセルであり得る。本発明の一実施例において、単位メモリセルは磁気メモリセルとして構成できる。
【００２４】
スイッチング部２４０は、半導体メモリ装置２００の動作モード（ノーマルモードやテストモード）により、データ入力バッファ２３０を介してメモリセルアレイ２１０に提供されるデータの経路を設定する。より詳しくは、スイッチング部２４０は、テストモード信号（ＴＤＩＲＥＮ）により駆動され、ノーマルモードではグローバル入出力ライン（ＧＩＯ＜０：ｎ＞）を介してライトドライバ２５０にデータを伝達し、テストモードではグローバル入出力ライン（ＧＩＯ＜０：ｎ＞）を介してコントローラ２６０の両方向アクセス制御部２６２にデータを伝達する。
【００２５】
両方向アクセス制御部２６２は、テストモード信号（ＴＤＩＲＥＮ）に応じて、グローバル入出力ライン（ＧＩＯ＜０：ｎ＞）を介して伝達されたテストデータを、第１のローカル入出力ライン（ＬＩＯ＜０：ｎ＞）を介してメモリセルアレイ２１０に提供したり、第２のローカル入出力ライン（ＬＩＯｂ＜０：ｎ＞）介してメモリセルアレイ２１０に提供する。
【００２６】
前述したように、テストモード時、ライトドライバ２５０によりメモリセルアレイ２１０に書き込まれたテストデータは、その信頼性が確保できない。よって、本発明の一実施例では、テストモード時、ライトドライバ２５０を経由することなく直接メモリセルアレイ２１０にデータを書き込む。また、メモリセルアレイ２１０を構成する単位メモリセルが極性のある抵抗性メモリセルである場合、論理ハイレバベルのデータだけでなく、論理ローレベルのデータも直接書き込むことができるように、メモリセルのビットライン−ソースラインの方と、ソースライン−ビットラインの方とに電流を供給できるようにする。
【００２７】
したがって、半導体メモリ装置２００がノーマルモードにおいてデータの書き込み動作を行う場合、テストモード信号（ＴＤＩＲＥＮ）により駆動されるスイッチング部２４０は、ＤＱパッド２２０を介してデータ入力バッファ２３０に伝達されたデータを、グローバル入出力ライン（ＧＩＯ＜０：ｎ＞）を介してライトドライバ２５０に伝達する。また、ライトドライバ２５０は、伝達されたデータを駆動して、ローカル入出力ライン（ＬＩＯ＜０：ｎ＞）を介してメモリセルアレイ２１０にデータを書き込む。
【００２８】
これに対し、半導体メモリ装置２００がテストモードにおいてデータの書き込み動作を行う場合、スイッチング部２４０は、データ入力バッファ２３０に伝達されたデータを、グローバル入出力ライン（ＧＩＯ＜０：ｎ＞）を介してコントローラ２６０の両方向アクセス制御部２６２に伝達する。また、両方向アクセス制御部２６２は、第１のローカル入出力ライン（ＬＩＯ＜０：ｎ＞）又は第２のローカル入出力ライン（ＬＩＯ＜０：ｎ＞、ＬＩＯｂ＜０：ｎ＞）を介してメモリセルアレイ２１０にテストデータを提供する。
【００２９】
結果として、ライトドライバ２５０を経由することなくメモリセルアレイ２１０にテストデータを直接書き込むことができるため、テストデータの検証の信頼性を確保できる。また、テストデータを直接書き込むことにより、ライトパス、セルアレイ及びコントローラで発生する変数を検証し、これをテストデータの検証に反映する必要がないので、テストに要求される時間を大幅短縮できる。
【００３０】
これにより、本発明の一実施例に係るスイッチング部２４０及び両方向アクセス制御部２６２は、半導体メモリ装置のためのテスト回路になり得る。
【００３１】
図３は、図２の両方向アクセス制御部の一例を示す図である。
【００３２】
図３に示すように、本実施例による両方向アクセス制御部２６２は、経路設定部３０１、第１のスイッチ３０３及び第２のスイッチ３０５を含む。
【００３３】
経路設定部３０１は、一つの入力端がグローバル入出力ライン（ＧＩＯ）を介してＤＱパッドと接続され、他の入力端が接地端子（ＶＳＳ）に接続される。また、テストモード信号（ＴＤＩＲＥＮ）に応じて、ＤＱパッドに印加されたテストデータを、第１のローカル入出力ライン（ＬＩＯ）又は第２の入出力ライン（ＬＩＯｂ）にスイッチングする。
【００３４】
第１のスイッチ３０３は、経路設定部３０１とメモリセル２１２のビットライン（ＢＬ）との間に、第１のローカル入出力ライン（ＬＩＯ）を介して接続される。
【００３５】
第２のスイッチ３０５は、メモリセル２１２のソースライン（ＳＬ）と経路設定部３０１との間に、第２のローカル入出力ライン（ＬＩＯｂ）を介して接続される。
【００３６】
第１のスイッチ３０３及び第２のスイッチ３０３、３０５は、ノーマルモード時にターンオフされ、テストモード時にターンオンされる。本発明の一実施例では、第１のスイッチ３０３及び第２のスイッチ３０３、３０５は、それぞれプリチャージ信号（ＰＣＧｂ）、テストモード信号（ＴＤＩＲＥＮ）及びカラム選択信号（ＣＹＩ）により駆動される複数のスイッチング素子を直列連結して構成できるが、これに限定されるものではない。ここで、未説明の符号２１４は、ワードライン駆動信号によりオン／オフされるワードライン選択スイッチを示す。
【００３７】
テストモード時、メモリセル２１２に第１のレベルのデータを書き込みたい場合、経路設定部３０１は、例えばＤＱパッドのデータを、第１のローカル入出力ライン（ＬＩＯ）を介してメモリセル２１２に伝達できる。また、第２のレベルのデータを書き込みたい場合、経路設定部３０１は、ＤＱパッドのデータを、第２のローカル入出力ライン（ＬＩＯｂ）を介してメモリセル２１２に伝達できる。
【００３８】
したがって、メモリセル２１２に対してライトドライバを経由することなく直接データを書き込むことができると同時に、メモリセル２１２のビットライン−ソースラインの方だけでなく、ソースライン−ビットラインの方にも書き込み電流を供給できる。これにより、テストを高速で行うことができ、多様な条件のテストデータを書き込むことができる。
【００３９】
このための経路設定部３０１の動作を、図４及び図５を参照して説明する。
【００４０】
図４は図３の経路設定部の一例を示す図であり、図５は本発明に適用されるテストモード信号生成回路の一例を示す図である。
【００４１】
テストモード時、メモリセルに書き込みたいデータのレベルにより、ＤＱパッドに印加されたデータの伝達経路を変更するために、経路設定部３０１は第１の経路選択部３１０及び第２の経路選択部３２０を含むように構成できる。
【００４２】
第１の経路選択部３１０は、順方向テストモード信号（ＴＤＩＲＥＮＦＢ、ＴＤＩＲＥＮＦＤ）により駆動されて、ＤＱパッドに印加されたデータを第１のローカル入出力ライン（ＬＩＯ）に伝達又は遮断する第１の伝達素子（Ｔ１１）と、第１のローカル入出力ライン（ＬＩＯ）及び接地端子間に接続されて、逆方向テストモード信号（ＴＤＩＲＥＮＲＢ、ＴＤＩＲＥＮＲＤ）により駆動される第２の伝達素子（Ｔ１３）とを含むことができる。
【００４３】
第２の経路選択部３２０は、逆方向テストモード信号（ＴＤＩＲＥＮＲＢ、ＴＤＩＲＥＮＲＤ）により駆動されて、ＤＱパッドに印加されたデータを第２のローカル入出力ライン（ＬＩＯｂ）に伝達又は遮断する第３の伝達素子（Ｔ１５）と、第２のローカル入出力ライン（ＬＩＯｂ）及び接地端子間に接続されて、順方向テストモード信号（ＴＤＩＲＥＮＦＢ、ＴＤＩＲＥＮＦＤ）により駆動される第４の伝達素子（Ｔ１７）とを含むことができる。
【００４４】
一方、順方向テストモード信号（ＴＤＩＲＥＮＦＢ、ＴＤＩＲＥＮＦＤ）及び逆方向テストモード信号（ＴＤＩＲＥＮＲＢ、ＴＤＩＲＥＮＲＤ）は、テストモード信号（ＴＤＩＲＥＮ）により生成でき、例えば図５のように生成できる。
【００４５】
すなわち、テストモード信号（ＴＤＩＲＥＮ）を遅延させて第１の順方向テストモード信号（ＴＤＩＲＥＮＦ）を生成し、テストモード信号（ＴＤＩＲＥＮ）を反転させて第１の逆方向テストモード信号（ＴＤＩＲＥＮＲ）を生成する。
【００４６】
そして、第１の順方向テストモード信号（ＴＤＩＲＥＮＦ）を反転させて第２の順方向テストモード信号（ＴＤＩＲＥＮＦＢ）を生成し、これを再反転させて第３の順方向テストモード信号（ＴＤＩＲＥＮＦＤ）を生成できる。
【００４７】
類似に、第１の逆方向テストモード信号（ＴＤＩＲＥＮＲ）を反転させて第２の逆方向テストモード信号（ＴＤＩＲＥＮＲＢ）を生成し、これを再反転させて第３の逆方向テストモード信号（ＴＤＩＲＥＮＲＤ）を生成できる。
【００４８】
テストモード信号により順方向及び逆方向テストモード信号を生成する例は、図５の回路に限定されず、多様な方法により変更できる。
【００４９】
経路設定部３０１が図４及び図５のように構成されることで、テストモード信号（ＴＤＩＲＥＮ）がハイレバルレベルに印加される場合、第１の伝達素子（Ｔ１１）及び第４の伝達素子（Ｔ１７）がターンオンされ、第２の伝達素子（Ｔ１３）及び第３の伝達素子（Ｔ１５）がターンオフされる。したがって、ＤＱパッドに印加されたテストデータは、第１の伝達素子（Ｔ１１）を介して第１のローカル入出力ライン（ＬＩＯ）に伝達され、メモリセルのビットラインからソースラインの方にデータが書き込まれる。
【００５０】
一方、テストモード信号（ＴＤＩＲＥＮ）がローレベルに印加される場合、第２の伝達素子（Ｔ１３）及び第３の伝達素子（Ｔ１３、Ｔ１５）がターンオンされ、ＤＱパッドに印加されたデータが第２のローカル入出力ライン（ＬＩＯｂ）に伝達される。つまり、メモリセルのソースラインからビットラインの方にデータが書き込まれる。
【００５１】
このように、本発明の一実施例では、テストモード信号にＤＱパッドからメモリセルに電流が流入する閉ループが形成される。そして、テストモード信号のレベルにより順方向又は逆方向電流パスが形成されて、メモリセルに両方向にテストデータを書き込むことができる。
【００５２】
結果として、メモリセルに論理ハイレバルレベル及び論理ローレベルのテストデータを全部書き込むことができる。メモリセルが抵抗性メモリセルとして構成される場合、論理ハイレベル及び論理ローレベルのテストデータを書き込んだ後、メモリセルの抵抗値を実測でき、これに基づいてメモリセルアレイの特性分析を容易に行うことができる。
【００５３】
また、ノーマルモード時にデータ入力バッファ及びライトドライバ間の電流パスを形成し、テストモード時にデータ入力バッファ及び両方向アクセス制御部間の電流パスを形成するためのスイッチング部（図２の２４０）は、例えば次の通り構成できる。
【００５４】
図６は、図２のスイッチング部の一例を示す図である。
【００５５】
図６に示すように、スイッチング部２４０は、テストモード信号（ＴＤＩＲＥＮ）及びその反転信号を入力信号として、入力信号の位相が互いに異なる場合、論理ハイレバルレベルの出力信号を生成し、入力信号の位相が互いに同一の場合、論理ローレベルの出力信号を生成する第１の素子２４１と、第１の素子２４１の出力信号に応じてＤＱパッドに印加された電流を両方向アクセス制御部２６２に提供する第２の素子２４３と、第１の素子２４１の出力信号に応じてＤＱパッドに印加された電流をライトドライバ２５０に提供する第３の素子２４５とを含むように構成できる。
【００５６】
本発明の一実施例において、第１の素子２４１は、排他的論理和演算を行う素子（ＸＯＲ）からなる。また、第２の素子２４３及び第３の素子２４５は、互いに反対位相の信号によりターンオン／ターンオフされるように、各々ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタからなるが、これに限定されるものではない。
【００５７】
なお、本発明の詳細な説明では具体的な実施例について説明したが、本発明の要旨から逸脱しない範囲内において適宜変更することができる。よって、本発明の範囲は、前述の実施例に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【符号の説明】
【００５８】
２００ 半導体メモリ装置
２１０ メモリセルアレイ
２１２ メモリセル
２１４ ワードライン選択スイッチ
２２０ データ入出力パッド
２３０ データ入力バッファ
２４０ スイッチング部
２５０ ライトドライバ
２６０ コントローラ
２６２ 両方向アクセス制御部
３０１ 経路設定部
３０３ 第１のスイッチ
３０５ 第２のスイッチ
３１０ 第１の経路選択部
３２０ 第２の経路選択部
【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリセルアレイ；
データ入出力パッドに接続され、テストモード信号に応じて前記データ入出力パッドに印加されたデータの伝達経路を制御するスイッチング部；
ノーマルモード時、前記スイッチング部から伝達されるデータを駆動して、前記メモリセルアレイに書き込むライトドライバ；及び、
テストモード時、前記スイッチング部から伝達されるデータを前記メモリセルに伝達するコントローラを含むことを特徴とする、半導体メモリ装置。
【請求項２】
前記コントローラは、前記テストモード信号に応じて前記データ入出力パッドから伝達されたデータを、第１のローカル入出力ラインを介して前記メモリセルアレイに提供する両方向アクセス制御部を含むことを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項３】
前記両方向アクセス制御部は、前記テストモード信号に応じて前記データ入出力パッドから伝達されたデータを、第２のローカル入出力ラインを介して前記メモリセルアレイに提供することを特徴とする、請求項２に記載の半導体メモリ装置。
【請求項４】
前記スイッチング部は、前記データ入出力パッド及び前記ライトドライバ間、或いは、前記データ入出力パッド及び前記コントローラ間のグローバル入出力ライン上に接続されることを特徴とする、請求項３に記載の半導体メモリ装置。
【請求項５】
前記両方向アクセス制御部は、前記スイッチング部及び前記メモリセルアレイ間の前記第１のローカル入出力ライン及び第２のローカル入出力ライン上に接続されることを特徴とする、請求項３に記載の半導体メモリ装置。
【請求項６】
前記メモリセルは、電流駆動方式によりデータの読み出し／書き込みが行われることを特徴とする、請求項１乃至請求項５の何れか１項に記載の半導体メモリ装置。
【請求項７】
前記メモリセルは、抵抗性メモリセルであることを特徴とする、請求項１乃至請求項５の何れか１項に記載の半導体メモリ装置。
【請求項８】
ビットライン及びソースライン間に接続され、ワードラインに印加された電位により駆動される複数のメモリセルを含むメモリセルアレイ；及び、
テストモード信号に応じてデータ入出力パッドに印加されたデータを、前記メモリセルの前記ビットラインから前記ソースラインの方に直接伝達したり、前記データ入出力パッドに印加されたデータを、前記メモリセルの前記ソースラインから前記ビットラインの方に直接伝達する両方向アクセス制御部を含むことを特徴とする、半導体メモリ装置。
【請求項９】
ノーマルモード時、前記データ入出力パッドに印加されたデータを受信して駆動し、前記メモリセルアレイに書きこむライトドライバをさらに含むことを特徴とする、請求項８に記載の半導体メモリ装置。
【請求項１０】
前記データ入出力パッドに接続され、前記テストモード信号に応じて前記データ入出力パッドに印加されたデータの伝達経路を、前記両方向アクセス制御部又は前記ライトドライバの何れか一つに制御するスイッチング部をさらに含むことを特徴とする、請求項９に記載の半導体メモリ装置。
【請求項１１】
前記メモリセルは、電流駆動方式によりデータの読み出し／書き込みが行われることを特徴とする、請求項８乃至請求項１０の何れか１項に記載の半導体メモリ装置。
【請求項１２】
前記メモリセルは、抵抗性メモリセルであることを特徴とする、請求項８乃至請求項１０の何れか１項に記載の半導体メモリ装置。
【請求項１３】
データ入出力パッドに印加されたデータの伝達経路を制御するスイッチグ部；及び、
テストモード信号に応じて前記データ入出力パッドに印加されたデータを受信してメモリセルアレイに直接伝達する両方向アクセス制御部を含むことを特徴とする、半導体メモリ装置のためのテスト回路。
【請求項１４】
前記両方向アクセス制御部は、前記テストモード信号に応じて前記データ入出力パッドに印加されたデータを、第１のローカル入出力ライン又は第２のローカル入出力ラインにスイッチングする経路設定部を含むことを特徴とする、請求項１３に記載の半導体メモリ装置のためのテスト回路。
【請求項１５】
前記経路設定部は、前記データ入出力パッドに印加されたデータを前記第１のローカル入出力ラインに伝達し、前記メモリセルアレイに第１のレベルのデータを書き込むことを特徴とする、請求項１４に記載の半導体メモリ装置のためのテスト回路。
【請求項１６】
前記経路設定部は、前記データ入出力パッドに印加されたデータを前記第２のローカル入出力ラインに伝達し、前記メモリセルアレイに第２のレベルのデータを書き込むことを特徴とする、請求項１４に記載の半導体メモリ装置のためのテスト回路。
【請求項１７】
前記経路設定部は、前記テストモード信号から生成された順方向テストモード信号により駆動され、前記データ入出力パッドに印加されたデータを前記第１のローカル入出力ラインに伝達又は遮断する第１の伝達素子と、前記テストモード信号から生成された逆方向テストモード信号により駆動され、前記第１のローカル入出力ライン及び接地端子間に接続される第２の伝達素子とを備える第１の経路設定部を含むことを特徴とする、請求項１４に記載の半導体メモリ装置のテスト回路。
【請求項１８】
前記経路設定部は、前記テストモード信号から生成された逆方向テストモード信号により駆動され、前記データ入出力パッドに印加されたデータを前記第２のローカル入出力ラインに伝達又は遮断する第３の伝達素子と、前記テストモード信号から生成された順方向テストモード信号により駆動され、前記第２のローカル入出力ライン及び接地端子間に接続される第４の伝達素子とを備える第２の経路設定部を含むことを特徴とする、請求項１４に記載の半導体メモリ装置のテスト回路。
【請求項１】
複数のメモリセルを含むメモリセルアレイ；
データ入出力パッドに接続され、テストモード信号に応じて前記データ入出力パッドに印加されたデータの伝達経路を制御するスイッチング部；
ノーマルモード時、前記スイッチング部から伝達されるデータを駆動して、前記メモリセルアレイに書き込むライトドライバ；及び、
テストモード時、前記スイッチング部から伝達されるデータを前記メモリセルに伝達するコントローラを含むことを特徴とする、半導体メモリ装置。
【請求項２】
前記コントローラは、前記テストモード信号に応じて前記データ入出力パッドから伝達されたデータを、第１のローカル入出力ラインを介して前記メモリセルアレイに提供する両方向アクセス制御部を含むことを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項３】
前記両方向アクセス制御部は、前記テストモード信号に応じて前記データ入出力パッドから伝達されたデータを、第２のローカル入出力ラインを介して前記メモリセルアレイに提供することを特徴とする、請求項２に記載の半導体メモリ装置。
【請求項４】
前記スイッチング部は、前記データ入出力パッド及び前記ライトドライバ間、或いは、前記データ入出力パッド及び前記コントローラ間のグローバル入出力ライン上に接続されることを特徴とする、請求項３に記載の半導体メモリ装置。
【請求項５】
前記両方向アクセス制御部は、前記スイッチング部及び前記メモリセルアレイ間の前記第１のローカル入出力ライン及び第２のローカル入出力ライン上に接続されることを特徴とする、請求項３に記載の半導体メモリ装置。
【請求項６】
前記メモリセルは、電流駆動方式によりデータの読み出し／書き込みが行われることを特徴とする、請求項１乃至請求項５の何れか１項に記載の半導体メモリ装置。
【請求項７】
前記メモリセルは、抵抗性メモリセルであることを特徴とする、請求項１乃至請求項５の何れか１項に記載の半導体メモリ装置。
【請求項８】
ビットライン及びソースライン間に接続され、ワードラインに印加された電位により駆動される複数のメモリセルを含むメモリセルアレイ；及び、
テストモード信号に応じてデータ入出力パッドに印加されたデータを、前記メモリセルの前記ビットラインから前記ソースラインの方に直接伝達したり、前記データ入出力パッドに印加されたデータを、前記メモリセルの前記ソースラインから前記ビットラインの方に直接伝達する両方向アクセス制御部を含むことを特徴とする、半導体メモリ装置。
【請求項９】
ノーマルモード時、前記データ入出力パッドに印加されたデータを受信して駆動し、前記メモリセルアレイに書きこむライトドライバをさらに含むことを特徴とする、請求項８に記載の半導体メモリ装置。
【請求項１０】
前記データ入出力パッドに接続され、前記テストモード信号に応じて前記データ入出力パッドに印加されたデータの伝達経路を、前記両方向アクセス制御部又は前記ライトドライバの何れか一つに制御するスイッチング部をさらに含むことを特徴とする、請求項９に記載の半導体メモリ装置。
【請求項１１】
前記メモリセルは、電流駆動方式によりデータの読み出し／書き込みが行われることを特徴とする、請求項８乃至請求項１０の何れか１項に記載の半導体メモリ装置。
【請求項１２】
前記メモリセルは、抵抗性メモリセルであることを特徴とする、請求項８乃至請求項１０の何れか１項に記載の半導体メモリ装置。
【請求項１３】
データ入出力パッドに印加されたデータの伝達経路を制御するスイッチグ部；及び、
テストモード信号に応じて前記データ入出力パッドに印加されたデータを受信してメモリセルアレイに直接伝達する両方向アクセス制御部を含むことを特徴とする、半導体メモリ装置のためのテスト回路。
【請求項１４】
前記両方向アクセス制御部は、前記テストモード信号に応じて前記データ入出力パッドに印加されたデータを、第１のローカル入出力ライン又は第２のローカル入出力ラインにスイッチングする経路設定部を含むことを特徴とする、請求項１３に記載の半導体メモリ装置のためのテスト回路。
【請求項１５】
前記経路設定部は、前記データ入出力パッドに印加されたデータを前記第１のローカル入出力ラインに伝達し、前記メモリセルアレイに第１のレベルのデータを書き込むことを特徴とする、請求項１４に記載の半導体メモリ装置のためのテスト回路。
【請求項１６】
前記経路設定部は、前記データ入出力パッドに印加されたデータを前記第２のローカル入出力ラインに伝達し、前記メモリセルアレイに第２のレベルのデータを書き込むことを特徴とする、請求項１４に記載の半導体メモリ装置のためのテスト回路。
【請求項１７】
前記経路設定部は、前記テストモード信号から生成された順方向テストモード信号により駆動され、前記データ入出力パッドに印加されたデータを前記第１のローカル入出力ラインに伝達又は遮断する第１の伝達素子と、前記テストモード信号から生成された逆方向テストモード信号により駆動され、前記第１のローカル入出力ライン及び接地端子間に接続される第２の伝達素子とを備える第１の経路設定部を含むことを特徴とする、請求項１４に記載の半導体メモリ装置のテスト回路。
【請求項１８】
前記経路設定部は、前記テストモード信号から生成された逆方向テストモード信号により駆動され、前記データ入出力パッドに印加されたデータを前記第２のローカル入出力ラインに伝達又は遮断する第３の伝達素子と、前記テストモード信号から生成された順方向テストモード信号により駆動され、前記第２のローカル入出力ライン及び接地端子間に接続される第４の伝達素子とを備える第２の経路設定部を含むことを特徴とする、請求項１４に記載の半導体メモリ装置のテスト回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−９７８５２（Ｐ２０１３−９７８５２Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１２−２４８７５（Ｐ２０１２−２４８７５）
【出願日】平成２４年２月８日（２０１２．２．８）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２４年２月８日（２０１２．２．８）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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