半導体メモリ装置
【課題】本発明は、リフレッシュ動作の時、電流消耗を減らすことができる半導体メモリ装置を提供する。
【解決手段】第１ビットライン分離信号に応答してビットラインとセンスアンプとを連結及び分離させる第１スイッチと、第２ビットライン分離信号に応答してビットラインバーとセンスアンプとを連結させる第２スイッチと、及びリフレッシュ動作の時、第２ビットライン分離信号のイネーブル区間の長さよりイネーブル区間が短いリフレッシュ用ビットライン分離信号を生成して第２スイッチに提供する制御部を備える。
【解決手段】第１ビットライン分離信号に応答してビットラインとセンスアンプとを連結及び分離させる第１スイッチと、第２ビットライン分離信号に応答してビットラインバーとセンスアンプとを連結させる第２スイッチと、及びリフレッシュ動作の時、第２ビットライン分離信号のイネーブル区間の長さよりイネーブル区間が短いリフレッシュ用ビットライン分離信号を生成して第２スイッチに提供する制御部を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、より具体的には半導体メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置はデータを保存して、保存されたデータを出力する装置である。より詳しく説明すると、半導体メモリ装置は例えば、一つのトランジスタと一つのキャパシタとで構成されたメモリセルを単位セルで利用してデータを保存する。
【０００３】
一般的な半導体メモリ装置はキャパシタの充放電を利用してデータを保存するので、キャパシタを設定された時間ごとに充電しなければならない。この時、キャパシタを設定された時間ごとに充電する動作をリフレッシュ動作という。
【０００４】
図１及び図２は、一般的な半導体メモリ装置の構成図として、リフレッシュ動作を説明するための図である。
【０００５】
半導体メモリ装置は、第１マット１０、第２マット２０、センスアンプ３０、第１スイッチ４０及び第２スイッチ５０を備える。
【０００６】
第１マット１０は、データを保存する第１メモリセル１１を備える。第１メモリセル１１は、第１トランジスタＮ１及び第１キャパシタＣ１を備える。第１トランジスタＮ１は、ゲートに第１ワードラインＷＬ０が連結され、ドレーンとソースとにビットラインＢＬ及び第１キャパシタＣ１の一端が連結される。第１キャパシタＣ１の他端には、セルプレート電圧ＶＣＰが印加される。この時、第１マット１０は複数個のメモリセルを備えていてもよい。
【０００７】
第２マット２０は、データを保存する第２メモリセル２１を備える。第２メモリセル２１は、第２トランジスタＮ２及び第２キャパシタＣ２を備える。第２トランジスタＮ２は、ゲートに第２ワードラインＷＬ１が連結され、ドレーンとソースとにビットラインバーＢＬｂ及び第２キャパシタＣ２の一端が連結される。第２キャパシタＣ２の他端には、セルプレート電圧ＶＣＰが印加される。この時、第２マット２０は複数個のメモリセルを備えてもよい。
【０００８】
センスアンプ３０は、ビットラインＢＬ及びビットラインバーＢＬｂの電圧レベルを感知及び増幅する。
【０００９】
第１スイッチ４０は、第１ビットライン分離信号ＢＩＳＨがイネーブルにされると、ビットラインＢＬとセンスアンプ３０とを連結させる。第１スイッチ４０は、第３トランジスタＮ３を備える。第３トランジスタＮ３は、ゲートに第１ビットライン分離信号ＢＩＳＨが受信され、ドレーン及びソースにはビットラインＢＬとセンスアンプ３０とが連結される。
【００１０】
第２スイッチ５０は、第２ビットライン分離信号ＢＩＳＬがイネーブルにされると、ビットラインバーＢＬｂとセンスアンプ３０とを連結させる。第２スイッチ５０は、第４トランジスタＮ４を備える。第４トランジスタＮ４は、ゲートに第２ビットライン分離信号ＢＩＳＬが受信され、ドレーンとソースにはビットラインバーＢＬｂとセンスアンプ３０とが連結される。
【００１１】
次に、前述した半導体メモリ装置のリフレッシュ動作を説明する。
【００１２】
リフレッシュ動作の時、第１ワードラインＷＬ０がイネーブルにされて第１メモリセル１１の電圧レベルがビットラインＢＬに伝達される。
【００１３】
第１ワードラインＷＬ０がイネーブルにされると第１ビットライン分離信号ＢＩＳＨ及び第２ビットライン分離信号ＢＩＳＬはすべて所定時間の間ディスエーブルにされる。改めて説明すると、第１ワードラインＷＬ０がイネーブルにされると、第１ビットライン分離信号ＢＩＳＨ及び第２ビットライン分離信号ＢＩＳＬがディスエーブルにされる理由は、ビットラインＢＬ及び第２ビットラインバーＢＬｂとセンスアンプ３０とを分離させて、ビットラインＢＬ及びビットラインバーＢＬｂのローディング（ｌｏａｄｉｎｇ）を減らすためである。
【００１４】
第１ビットライン分離信号ＢＩＳＨ及び第２ビットライン分離信号ＢＩＳＬがイネーブルにされて、ビットラインＢＬとビットラインバーＢＬｂとがセンスアンプ３０に連結され、この時、センスアンプイネーブル信号ＳＡ＿ｅｎがイネーブルにされてセンスアンプ３０がアクティブになる。
【００１５】
アクティブにされたセンスアンプ３０は、ビットラインＢＬとビットラインバーＢＬｂとをコア電圧Ｖｃｏｒｅ（不図示）と接地電圧ＶＳＳ（不図示）レベルとに増幅させる。この時、センスアンプ３０の動作電圧は、コア電圧Ｖｃｏｒｅ及び接地電圧ＶＳＳになる。
【００１６】
例えば、センスアンプ３０は、ビットラインＢＬ及びビットラインバーＢＬｂのうち、一つをコア電圧Ｖｃｏｒｅで、異なる一つを接地電圧ＶＳＳで増幅させる。例えば、ビットラインＢＬはコア電圧Ｖｃｏｒｅレベルで増幅され、ビットラインバーＢＬｂは接地電圧ＶＳＳレベルで増幅される。この時、コア電圧Ｖｃｏｒｅレベルで増幅されるビットラインＢＬより接地電圧ＶＳＳレベルで増幅されるビットラインバーＢＬｂがより速く増幅される。
【００１７】
ビットラインＢＬよりビットラインバーＢＬｂがより速く増幅されるが、ビットラインバーＢＬｂはビットラインＢＬと同一時間の間増幅されるので、電流消耗が大きくなる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】韓国公開特許第１０−２０１１−００００１４１号公報
【特許文献２】韓国公開特許第１０−２００９−００７６１４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
本発明は、リフレッシュ動作の時、電流消耗を減らすことができる半導体メモリ装置を提供する。
【課題を解決するための手段】
【００２０】
本発明の第一の態様は、第１ビットライン分離信号に応答してビットラインとセンスアンプとを連結及び分離させる第１スイッチと、第２ビットライン分離信号に応答してビットラインバーと前記センスアンプとを連結させる第２スイッチと、リフレッシュ動作の時、前記第２ビットライン分離信号のイネーブル区間の長さよりイネーブル区間が短いリフレッシュ用ビットライン分離信号を生成して前記第２スイッチに提供する制御部と、を備えた半導体メモリ装置である。
【００２１】
本発明の第二の態様は、ビットラインと、ビットラインバーと、センスアンプと、リフレッシュ動作の時、前記ビットライン及び前記ビットラインバーのうち選択される一つを前記センスアンプがアクティブになる区間の間前記センスアンプに連結させて、異なる一つは前記センスアンプがアクティブになる区間より短く前記センスアンプに連結させる制御部と、を備えた半導体メモリ装置である。
【００２２】
本発明の第三の態様は、第１ワードラインがイネーブルにされると第１マットのデータを伝達する第１ビットラインと、第２ワードラインがイネーブルにされると第２マットのデータを伝達する第２ビットラインと、センスアンプイネーブル信号に応答して前記第１及び第２ビットラインの電圧レベルを感知及び増幅するセンスアンプと、第１ビットライン分離信号がイネーブルされると前記第１ビットラインを前記センスアンプと連結させる第１スイッチと、第２ビットライン分離信号がイネーブルされると前記第２ビットラインを前記センスアンプと連結させる第２スイッチと、リフレッシュ動作の時、前記第１ワードラインがイネーブルにされて前記センスアンプイネーブル信号がイネーブルになる時まで前記第１及び第２ビットライン分離信号をディスエーブルにして、前記センスアンプイネーブル信号がイネーブルにされると前記第１及び第２ビットライン分離信号をイネーブルにして、イネーブルになった前記第２ビットライン分離信号を所定時間の後ディスエーブルにして、前記センスアンプイネーブル信号がディスエーブルにされると前記第２ビットライン分離信号をイネーブルにする制御部を備えた半導体メモリ装置である。
【００２３】
本発明の第四の態様は、信号を電送するラインと、イネーブル信号のイネーブル区間の間入力電圧を感知及び増幅する増幅部と、制御信号がイネーブルにされると前記ラインの電圧を前記入力電圧として前記増幅部に入力させて、前記制御信号がディスエーブルにされると前記ラインの電圧が前記増幅部に入力されるのを防止するスイッチと、特定動作モードの時、前記イネーブル信号がイネーブルにされると前記制御信号をイネーブルにして、前記イネーブル信号のイネーブル区間よりイネーブル区間が短い前記制御信号を生成する制御部と、を備えた半導体集積回路である。
【発明の効果】
【００２４】
本発明の実施形態による半導体メモリ装置は、リフレッシュ動作の時、ビットラインおよびビットラインバーのうち選択される一つを他の一つと比べてセンスアンプと連結される時間を短くすることによって、リフレッシュ動作の時、電流消耗を減らすことができる。
【図面の簡単な説明】
【００２５】
【図１】一般的な半導体メモリ装置の構成図である。
【図２】一般的な半導体メモリ装置のタイミング図である。
【図３】本発明の実施形態による制御部の構成図である。
【図４】図３のリフレッシュ用ビットライン分離信号生成部の構成図である。
【図５】本発明の実施形態による制御部を適用した半導体メモリ装置のタイミング図である。
【発明を実施するための形態】
【００２６】
本発明の実施形態による半導体メモリ装置は、図１に図示されたように、第１マット１０、第２マット２０、センスアンプ３０、第１スイッチ４０及び第２スイッチ５０を備え、第２スイッチ５０に信号を提供する制御部３００をさらに備える。
【００２７】
第１マット１０は、データを保存する第１メモリセル１１を備える。第１メモリセル１１は、第１トランジスタＮ１及び第１キャパシタＣ１を備える。第１トランジスタＮ１は、ゲートに第１ワードラインＷＬ０が連結され、ドレーンとソースとにビットラインＢＬ及び第１キャパシタＣ１の一端が連結される。第１キャパシタＣ１は、他端にセルプレート電圧ＶＣＰが印加される。この時、第１マット１０は、複数個のメモリセルを備えてもよい。
【００２８】
第２マット２０はデータを保存する第２メモリセル２１を備える。第２メモリセル２１は、第２トランジスタＮ２及び第２キャパシタＣ２を備える。第２トランジスタＮ２は、ゲートに第２ワードラインＷＬ１が連結され、ドレーンとソースとにビットラインバーＢＬｂ及び第２キャパシタＣ２の一端が連結される。第２キャパシタＣ２は、他端に前記セルプレート電圧ＶＣＰが印加される。この時、第２マット２０は、複数個のメモリセルを備えてもよい。
【００２９】
センスアンプ３０は、ビットラインＢＬ及びビットラインバーＢＬｂの電圧レベルを感知及び増幅する。
【００３０】
第１スイッチ４０は、第１ビットライン分離信号ＢＩＳＨがイネーブルにされると、ビットラインＢＬと前記センスアンプ３０とを連結させる。第１スイッチ４０は、第３トランジスタＮ３を備える。第３トランジスタＮ３は、ゲートに第１ビットライン分離信号ＢＩＳＨが入力され、ドレーンとソースとにビットラインＢＬとセンスアンプ３０とが連結される。
【００３１】
第２スイッチ５０は、制御部３００の出力に応答してビットラインバーＢＬｂとセンスアンプ３０とを連結及び分離させる。第２スイッチ５０は、第４トランジスタＮ４を備える。第４トランジスタＮ４は、ゲートに制御部３００の出力信号が入力され、ドレーンとソースとにビットラインバーＢＬｂとセンスアンプ３０とが連結される。
【００３２】
制御部３００は、リフレッシュ動作の時、ビットラインＢＬ及びビットラインバーＢＬｂのうち一つを、センスアンプ３０がアクティブにされた区間の間、センスアンプ３０に連結させて、異なる一つは、センスアンプ３０がアクティブされた区間より短くセンスアンプ３０に連結させる。例えば、制御部３００は、リフレッシュ動作の時、第１ワードラインＷＬ０がイネーブルにされる時点からセンスアンプイネーブル信号ＳＡ＿ｅｎがイネーブルにされる時までリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをディスエーブルにして、センスアンプイネーブル信号ＳＡ＿ｅｎがイネーブルにされると、リフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをイネーブルにする。そして、イネーブルにされたリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆを所定時間の後ディスエーブルにして、センスアンプイネーブル信号ＳＡ＿ｅｎがディスエーブルにされると、リフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをイネーブルにする。すなわち、制御部３００は、リフレッシュ動作の時、リフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆを第２スイッチ５０に提供して、リフレッシュ動作ではない場合は、第２ビットライン分離信号ＢＩＳＬを第２スイッチ５０に提供する。したがって、制御部３００は、リフレッシュ動作の時、第２ビットライン分離信号ＢＩＳＬのイネーブル区間の長さよりイネーブル区間がさらに短くリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆを第２スイッチ５０に提供する。この時、第１ビットライン分離信号ＢＩＳＨ及び第２ビットライン分離信号ＢＩＳＬは、リフレッシュ動作ではない場合、第１ワードラインＷＬ０がアクティブにされるとディスエーブルにされ、センスアンプイネーブル信号ＳＡ＿ｅｎがアクティブにされるとイネーブルにされる信号である。
【００３３】
制御部３００は、リフレッシュ用ビットライン分離信号生成部１００及び信号選択部２００を備える。
【００３４】
リフレッシュ用ビットライン分離信号生成部１００は、リフレッシュ動作の時、第１ワードラインＷＬ０がイネーブルにされる時点からセンスアンプイネーブル信号ＳＡ＿ｅｎがイネーブルにされる時までリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをディスエーブルにして、センスアンプイネーブル信号ＳＡ＿ｅｎがイネーブルにされると、リフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをイネーブルにする。そして、イネーブルにされたリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆを所定時間の後ディスエーブルにして、センスアンプイネーブル信号ＳＡ＿ｅｎがディスエーブルにされるとリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをイネーブルにする。
【００３５】
信号選択部２００は、リフレッシュ動作の時、リフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆを第２スイッチ５０に提供し、リフレッシュ動作ではない場合、第２ビットライン分離信号ＢＩＳＬを第２スイッチ５０に提供する。
【００３６】
信号選択部２００は、マルチプレクサで具現されることができ、リフレッシュ信号Ｒｅｆｒｅｓｈがイネーブルにされると、リフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆを第２スイッチ５０に提供する。また、信号選択部２００は、リフレッシュ信号Ｒｅｆｒｅｓｈがディスエーブルにされると第２ビットライン分離信号ＢＩＳＬを第２スイッチ５０に提供する。
【００３７】
リフレッシュ用ビットライン分離信号生成部１００は、図４に図示されたように、パルス生成部１１０及び信号組合部１２０を備える。
【００３８】
パルス生成部１１０は、センスアンプイネーブル信号ＳＡ＿ｅｎがイネーブルにされると第１パルスｐｕｌｓｅ１を生成して、所定時間の後第２パルスｐｕｌｓｅ２を生成する。例えば、パルス生成部１１０は前、ンスアンプイネーブル信号ＳＡ＿ｅｎがイネーブルにされると、イネーブルにされる第１パルスｐｕｌｓｅ１を生成し、第１パルスｐｕｌｓｅ１がディスエーブルにされると第２パルスｐｕｌｓｅ２を生成する。センスアンプイネーブル信号ＳＡ＿ｅｎのイネーブルタイミングと第１ビットライン分離信号ＢＩＳＨ及び第２ビットライン分離信号ＢＩＳＬのイネーブルタイミングとは同一である。したがって、本発明の実施形態によるリフレッシュ用ビットライン分離信号生成部１００を構成するパルス生成部１１０は、第２ビットライン分離信号ＢＩＳＬを利用する。当業者ならば、第２ビットライン分離信号ＢＩＳＬだけではなく、センスアンプイネーブル信号ＳＡ＿ｅｎのイネーブルタイミングと同一なタイミングにイネーブルにされる信号を利用するのは単純な設計変更に過ぎないであろう。
【００３９】
パルス生成部１１０は、第２ビットライン分離信号ＢＩＳＬに応答して第１パルスｐｕｌｓｅ１及び第２パルスｐｕｌｓｅ２を生成する。例えば、パルス生成部１１０は、第２ビットライン分離信号ＢＩＳＬがイネーブルにされると、第１パルスｐｕｌｓｅ１を生成する。パルス生成部１１０は、第１パルスｐｕｌｓｅ１がディスエーブルにされるタイミングにイネーブルにされる第２パルスｐｕｌｓｅ２を生成する。改めて説明すると、パルス生成部１１０は、第１パルスｐｕｌｓｅ１のイネーブル区間が終わる時点に第２パルスｐｕｌｓｅ２を生成する。
【００４０】
パルス生成部１１０は、第１ライジングエッジパルス生成部１１１及び第２ライジングエッジパルス生成部１１２を備える。
【００４１】
第１ライジングエッジパルス生成部１１１は、第２ビットライン分離信号ＢＩＳＬがハイレベルでイネーブルにされるタイミングで、ローレベルでイネーブルにされる第１パルスｐｕｌｓｅ１を生成する。
【００４２】
第１ライジングエッジパルス生成部１１１は、第１遅延部１１１−１、第１インバータＩＶ１１及び第１ナンドゲートＮＤ１１を備える。第１遅延部１１１−１は、第２ビットライン分離信号ＢＩＳＬを受信する。第１インバータＩＶ１１は、第１遅延部１１１−１の出力信号を受信する。第１ナンドゲートＮＤ１１は、第２ビットライン分離信号ＢＩＳＬ及び第１インバータＩＶ１１の出力信号を受信して第１パルスｐｕｌｓｅ１を生成する。
【００４３】
第２ライジングエッジパルス生成部１１２は、第１パルスｐｕｌｓｅ１がハイレベルでディスエーブルにされる時に第２パルスｐｕｌｓｅ２を生成する。
【００４４】
第２ライジングエッジパルス生成部１１２は、第２遅延部１１２−１、第２インバータＩＶ１２及び第３インバータＩＶ１３及び第２ナンドゲートＮＤ１２を備える。第２遅延部１１２−１は、第１パルスｐｕｌｓｅ１を受信する。第２インバータＩＶ１２は、第２遅延部１１２−１の出力信号を受信する。第２ナンドゲートＮＤ１２は、第１パルスｐｕｌｓｅ１及び第２インバータＩＶ１２の出力信号を受信する。第３インバータＩＶ１３は、第２ナンドゲートＮＤ１２の出力信号を受信して第２パルスｐｕｌｓｅ２を生成する。
【００４５】
信号組合部１２０は、第２ビットライン分離信号ＢＩＳＬ、第１パルスｐｕｌｓｅ１及び第２パルスｐｕｌｓｅ２並びにセンスアンプイネーブル信号ＳＡ＿ｅｎを受信する。例えば、信号組合部１２０は、第２ビットライン分離信号ＢＩＳＬがローレベルにディスエーブルされると、リフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをローレベルにディスエーブルさせる。信号組合部１２０は、第１パルスｐｕｌｓｅ１がローレベルにイネーブルされると、リフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをハイレベルにイネーブルさせる。信号組合部１２０は、第２パルスｐｕｌｓｅ２がハイレベルにイネーブルされると、リフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをローレベルにディスエーブルさせる。信号組合部１２０はセンスアンプイネーブル信号ＳＡ＿ｅｎがローレベルにディスエーブルされると、リフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをハイレベルにイネーブルさせる。
【００４６】
信号組合部１２０は、プルアップ部１２１、プルダウン部１２２及びラッチ部１２３を備える。
【００４７】
プルアップ部１２１は、第１パルスｐｕｌｓｅ１及び前記センスアンプイネーブル信号ＳＡ＿ｅｎに応答して感知ノードＤｅｔ＿ｎｏｄｅをプルアップさせる。例えば、プルアップ部１２１は、第１パルスｐｕｌｓｅ１がローレベルにイネーブルされると、感知ノードＤｅｔ＿ｎｏｄｅをプルアップさせ、センスアンプイネーブル信号ＳＡ＿ｅｎがローレベルにディスエーブルされると、感知ノードＤｅｔ＿ｎｏｄｅをプルアップさせる。
【００４８】
プルアップ部１２１は、第３トランジスタＰ１１及び第４トランジスタＰ１２を備える。第３トランジスタＰ１１のゲートには第１パルスｐｕｌｓｅ１を入力し、ソースには外部電圧ＶＤＤを印加し、ドレーンには感知ノードＤｅｔ＿ｎｏｄｅを連結する。第４トランジスタＰ１２のゲートにはセンスアンプイネーブル信号ＳＡ＿ｅｎを入力し、ソースには外部電圧ＶＤＤをし、ドレーンには感知ノードＤｅｔ＿ｎｏｄｅを連結する。
【００４９】
プルダウン部１２２は、第２パルスｐｕｌｓｅ２及び第２ビットライン分離信号ＢＩＳＬに応答して、感知ノードＤｅｔ＿ｎｏｄｅをプルダウンさせる。例えば、プルダウン部１２２は、第２パルスｐｕｌｓｅ２がハイレベルにイネーブルされると感知ノードＤｅｔ＿ｎｏｄｅをプルダウンさせ、第２ビットライン分離信号ＢＩＳＬがローレベルにディスエーブルされると感知ノードＤｅｔ＿ｎｏｄｅをプルダウンさせる。
【００５０】
プルダウン部１２２は、第４インバータＩＶ１４、第５トランジスタＮ１１及び第６トランジスタＮ１２を備える。第４インバータＩＶ１４は、第２ビットライン分離信号ＢＩＳＬを受信する。第５トランジスタＮ１１のゲートには第４インバータＩＶ１４の出力信号が入力され、ドレーンには感知ノードＤｅｔ＿ｎｏｄｅが連結され、ソースには接地端ＶＳＳが連結される。第６トランジスタＮ１２のゲートには第２パルスｐｕｌｓｅ２が入力され、ドレーンには感知ノードＤｅｔ＿ｎｏｄｅが連結され、ソースには接地端ＶＳＳが連結される。
【００５１】
ラッチ部１２３は、感知ノードＤｅｔ＿ｎｏｄｅのレベルによってリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆを生成する。例えば、ラッチ部１２３は、感知ノードＤｅｔ＿ｎｏｄｅがプルアップされるとリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをハイレベルにイネーブルさせ、感知ノードＤｅｔ＿ｎｏｄｅがプルダウンされるとリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをローレベルにディスエーブルさせる。
【００５２】
このように、構成された本発明の実施形態による半導体メモリ装置の動作を図１、図３及び図５のタイミング図を参考にして説明すると次のようである。
【００５３】
第１マット１０をリフレッシュすると仮定する。この時、第１マット１０の第１メモリセル１１にはハイレベルのデータが保存されていると仮定する。
【００５４】
第１マット１０のリフレッシュ動作の遂行のために第１ワードラインＷＬ０がイネーブルにされる。この時、第１ワードラインＷＬ０がイネーブルにされて第１マット１０の第１メモリセル１１のハイレベルデータが第１ビットラインＢＬ、ビットラインに伝えられる。
【００５５】
第１ワードラインＷＬ０がイネーブルされると第１ビットライン分離信号ＢＩＳＨ及び第２ビットライン分離信号ＢＩＳＬはローレベルにディスエーブルされる。この時、リフレッシュ動作の時、第２ビットライン分離信号ＢＩＳＬの代わりに第２スイッチ５０に入力されるリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆも第２ビットライン分離信号ＢＩＳＬがディスエーブルにされるタイミングでディスエーブルにされる。すなわち、第１メモリセル１１のデータが第１ビットラインＢＬに伝えられる場合、第１ビットラインＢＬのローディング（ｌｏａｄｉｎｇ）を減らすために、第１ビットライン分離信号ＢＩＳＨ及びリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆがディスエーブルにされて、第１ビットラインＢＬ及び第２ビットラインＢＬｂとセンスアンプ３０とを分離させる。
【００５６】
第１メモリセル１１のデータが第１ビットラインＢＬに伝えられた後、すなわち、第１ビットライン分離信号ＢＩＳＨ及び第２ビットライン分離信号ＢＩＳＬがハイレベルにイネーブルされた後、センスアンプイネーブル信号ＳＡ＿ｅｎがイネーブルされてセンスアンプ３０をアクティブにする。第２ビットライン分離信号ＢＩＳＬがハイレベルにイネーブルされるタイミングに第１パルスｐｕｌｓｅ１が生成され、第１パルスｐｕｌｓｅ１が生成されるとリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆがハイレベルにイネーブルされて、第２スイッチ５０とセンスアンプ３０とを連結させる。改めて説明すると、センスアンプイネーブル信号ＳＡ＿ｅｎがイネーブルされるタイミングで第１パルスｐｕｌｓｅ１が生成され、第１パルスｐｕｌｓｅ１が生成されるとリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆがハイレベルにイネーブルされて第２スイッチ５０とセンスアンプ３０とを連結させる。
【００５７】
アクティブにされたセンスアンプ３０は、第１ビットラインＢＬ及び第２ビットラインＢＬｂの電圧レベル差を感知及び増幅する。この時、第１ビットラインＢＬの電圧レベルは高まって、第２ビットラインＢＬｂの電圧レベルは低くなる。
【００５８】
第２ビットライン分離信号ＢＩＳＬがハイレベルにイネーブルされて、すなわち、センスアンプイネーブル信号ＳＡ＿ｅｎがイネーブルにされて所定時間の後、第２パルスｐｕｌｓｅ２が生成される。例えば、第１パルスｐｕｌｓｅ１がイネーブルにされた後、ディスエーブルされるタイミングで第２パルスｐｕｌｓｅ２が生成される。
【００５９】
第２パルスｐｕｌｓｅ２が生成されると、リフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆがディスエーブルにされる。リフレッシュ動作の時、リフレッシュビットライン分離信号ＢＩＳＬ＿ｒｅｆがローレベルにディスエーブルされると、センスアンプ３０と第２ビットラインＢＬｂとは分離される。
【００６０】
アクティブにされたセンスアンプ３０によって、電圧レベルが低くなった第２ビットラインＢＬｂのレベルがこれ以上低くならないようになり、センスアンプ３０と連結された第１ビットラインＢＬの電圧レベルだけ高まるようになる。例えば、第１ビットラインＢＬはビットラインプリチャージ電圧（ＶＢＬＰ＝１／２Ｖｃｏｒｅ、Ｖｏｌｔａｇｅ Ｂｉｔ Ｌｉｎｅ Ｐｒｅｃｈａｒｇｅ）レベルからコア電圧Ｖｃｏｒｅレベルに高まり、第２ビットラインＢＬｂは、ビットラインプリチャージ電圧ＶＢＬＰレベルより低くなり、接地電圧ＶＳＳレベルよりは高いレベルになる。
【００６１】
したがって、センスアンプ３０は、第２ビットラインＢＬｂの電圧レベルを接地電圧ＶＳＳレベルまで下がらないようになるので、リフレッシュ動作の時、センスアンプ３０の消耗電流は減るようになる。
【００６２】
このように、本発明はリフレッシュ動作の時、センスアンプの動作消耗電流を減らすことによって、リフレッシュ動作を行う半導体メモリ装置の電流消耗を減らすことができる。また、図４の第１遅延部１１１−１の遅延時間が第２ビットラインとセンスアンプが連結される時間であるから、第１遅延部１１１−１の遅延時間を調節することによってリフレッシュ動作の時、第２ビットラインの電圧レベルを制御することができる。
【００６３】
一方、本発明は半導体メモリ分野だけでなく、半導体を利用した回路にすべて使われることができる発明である。すなわち、信号を電送するライン（ビットライン）、イネーブル信号（センスアンプイネーブル信号）のイネーブル区間の間入力電圧を感知及び増幅する増幅部（センスアンプ）、制御信号（ビットライン分離信号）がイネーブルにされるとラインの電圧を入力電圧として増幅部に入力させて、制御信号がディスエーブルにされるとラインの電圧が増幅部に入力されるのを防止するスイッチ、及び特定動作モード（リフレッシュ動作モード）の時イネーブル信号がイネーブルにされると制御信号をイネーブルにして、イネーブル信号のイネーブル区間よりイネーブル区間が短い制御信号を生成する制御部を本願発明が含むことと解釈できる。この時、制御部は、非特定動作モードの時（リフレッシュ動作モードではない時）制御信号をイネーブル信号と同じイネーブル区間を持つように生成する。
【００６４】
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表われ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解析されるべきである。
【符号の説明】
【００６５】
１０ 第１マット
２０ 第２マット
３０ センスアンプ
４０ 第１スイッチ
５０ 第２スイッチ
１００ リフレッシュ用ビットライン分離信号生成部
１１０ パルス生成部
１２０ 信号組合部
３００ 制御部
【技術分野】
【０００１】
本発明は半導体集積回路に関し、より具体的には半導体メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置はデータを保存して、保存されたデータを出力する装置である。より詳しく説明すると、半導体メモリ装置は例えば、一つのトランジスタと一つのキャパシタとで構成されたメモリセルを単位セルで利用してデータを保存する。
【０００３】
一般的な半導体メモリ装置はキャパシタの充放電を利用してデータを保存するので、キャパシタを設定された時間ごとに充電しなければならない。この時、キャパシタを設定された時間ごとに充電する動作をリフレッシュ動作という。
【０００４】
図１及び図２は、一般的な半導体メモリ装置の構成図として、リフレッシュ動作を説明するための図である。
【０００５】
半導体メモリ装置は、第１マット１０、第２マット２０、センスアンプ３０、第１スイッチ４０及び第２スイッチ５０を備える。
【０００６】
第１マット１０は、データを保存する第１メモリセル１１を備える。第１メモリセル１１は、第１トランジスタＮ１及び第１キャパシタＣ１を備える。第１トランジスタＮ１は、ゲートに第１ワードラインＷＬ０が連結され、ドレーンとソースとにビットラインＢＬ及び第１キャパシタＣ１の一端が連結される。第１キャパシタＣ１の他端には、セルプレート電圧ＶＣＰが印加される。この時、第１マット１０は複数個のメモリセルを備えていてもよい。
【０００７】
第２マット２０は、データを保存する第２メモリセル２１を備える。第２メモリセル２１は、第２トランジスタＮ２及び第２キャパシタＣ２を備える。第２トランジスタＮ２は、ゲートに第２ワードラインＷＬ１が連結され、ドレーンとソースとにビットラインバーＢＬｂ及び第２キャパシタＣ２の一端が連結される。第２キャパシタＣ２の他端には、セルプレート電圧ＶＣＰが印加される。この時、第２マット２０は複数個のメモリセルを備えてもよい。
【０００８】
センスアンプ３０は、ビットラインＢＬ及びビットラインバーＢＬｂの電圧レベルを感知及び増幅する。
【０００９】
第１スイッチ４０は、第１ビットライン分離信号ＢＩＳＨがイネーブルにされると、ビットラインＢＬとセンスアンプ３０とを連結させる。第１スイッチ４０は、第３トランジスタＮ３を備える。第３トランジスタＮ３は、ゲートに第１ビットライン分離信号ＢＩＳＨが受信され、ドレーン及びソースにはビットラインＢＬとセンスアンプ３０とが連結される。
【００１０】
第２スイッチ５０は、第２ビットライン分離信号ＢＩＳＬがイネーブルにされると、ビットラインバーＢＬｂとセンスアンプ３０とを連結させる。第２スイッチ５０は、第４トランジスタＮ４を備える。第４トランジスタＮ４は、ゲートに第２ビットライン分離信号ＢＩＳＬが受信され、ドレーンとソースにはビットラインバーＢＬｂとセンスアンプ３０とが連結される。
【００１１】
次に、前述した半導体メモリ装置のリフレッシュ動作を説明する。
【００１２】
リフレッシュ動作の時、第１ワードラインＷＬ０がイネーブルにされて第１メモリセル１１の電圧レベルがビットラインＢＬに伝達される。
【００１３】
第１ワードラインＷＬ０がイネーブルにされると第１ビットライン分離信号ＢＩＳＨ及び第２ビットライン分離信号ＢＩＳＬはすべて所定時間の間ディスエーブルにされる。改めて説明すると、第１ワードラインＷＬ０がイネーブルにされると、第１ビットライン分離信号ＢＩＳＨ及び第２ビットライン分離信号ＢＩＳＬがディスエーブルにされる理由は、ビットラインＢＬ及び第２ビットラインバーＢＬｂとセンスアンプ３０とを分離させて、ビットラインＢＬ及びビットラインバーＢＬｂのローディング（ｌｏａｄｉｎｇ）を減らすためである。
【００１４】
第１ビットライン分離信号ＢＩＳＨ及び第２ビットライン分離信号ＢＩＳＬがイネーブルにされて、ビットラインＢＬとビットラインバーＢＬｂとがセンスアンプ３０に連結され、この時、センスアンプイネーブル信号ＳＡ＿ｅｎがイネーブルにされてセンスアンプ３０がアクティブになる。
【００１５】
アクティブにされたセンスアンプ３０は、ビットラインＢＬとビットラインバーＢＬｂとをコア電圧Ｖｃｏｒｅ（不図示）と接地電圧ＶＳＳ（不図示）レベルとに増幅させる。この時、センスアンプ３０の動作電圧は、コア電圧Ｖｃｏｒｅ及び接地電圧ＶＳＳになる。
【００１６】
例えば、センスアンプ３０は、ビットラインＢＬ及びビットラインバーＢＬｂのうち、一つをコア電圧Ｖｃｏｒｅで、異なる一つを接地電圧ＶＳＳで増幅させる。例えば、ビットラインＢＬはコア電圧Ｖｃｏｒｅレベルで増幅され、ビットラインバーＢＬｂは接地電圧ＶＳＳレベルで増幅される。この時、コア電圧Ｖｃｏｒｅレベルで増幅されるビットラインＢＬより接地電圧ＶＳＳレベルで増幅されるビットラインバーＢＬｂがより速く増幅される。
【００１７】
ビットラインＢＬよりビットラインバーＢＬｂがより速く増幅されるが、ビットラインバーＢＬｂはビットラインＢＬと同一時間の間増幅されるので、電流消耗が大きくなる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】韓国公開特許第１０−２０１１−００００１４１号公報
【特許文献２】韓国公開特許第１０−２００９−００７６１４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
本発明は、リフレッシュ動作の時、電流消耗を減らすことができる半導体メモリ装置を提供する。
【課題を解決するための手段】
【００２０】
本発明の第一の態様は、第１ビットライン分離信号に応答してビットラインとセンスアンプとを連結及び分離させる第１スイッチと、第２ビットライン分離信号に応答してビットラインバーと前記センスアンプとを連結させる第２スイッチと、リフレッシュ動作の時、前記第２ビットライン分離信号のイネーブル区間の長さよりイネーブル区間が短いリフレッシュ用ビットライン分離信号を生成して前記第２スイッチに提供する制御部と、を備えた半導体メモリ装置である。
【００２１】
本発明の第二の態様は、ビットラインと、ビットラインバーと、センスアンプと、リフレッシュ動作の時、前記ビットライン及び前記ビットラインバーのうち選択される一つを前記センスアンプがアクティブになる区間の間前記センスアンプに連結させて、異なる一つは前記センスアンプがアクティブになる区間より短く前記センスアンプに連結させる制御部と、を備えた半導体メモリ装置である。
【００２２】
本発明の第三の態様は、第１ワードラインがイネーブルにされると第１マットのデータを伝達する第１ビットラインと、第２ワードラインがイネーブルにされると第２マットのデータを伝達する第２ビットラインと、センスアンプイネーブル信号に応答して前記第１及び第２ビットラインの電圧レベルを感知及び増幅するセンスアンプと、第１ビットライン分離信号がイネーブルされると前記第１ビットラインを前記センスアンプと連結させる第１スイッチと、第２ビットライン分離信号がイネーブルされると前記第２ビットラインを前記センスアンプと連結させる第２スイッチと、リフレッシュ動作の時、前記第１ワードラインがイネーブルにされて前記センスアンプイネーブル信号がイネーブルになる時まで前記第１及び第２ビットライン分離信号をディスエーブルにして、前記センスアンプイネーブル信号がイネーブルにされると前記第１及び第２ビットライン分離信号をイネーブルにして、イネーブルになった前記第２ビットライン分離信号を所定時間の後ディスエーブルにして、前記センスアンプイネーブル信号がディスエーブルにされると前記第２ビットライン分離信号をイネーブルにする制御部を備えた半導体メモリ装置である。
【００２３】
本発明の第四の態様は、信号を電送するラインと、イネーブル信号のイネーブル区間の間入力電圧を感知及び増幅する増幅部と、制御信号がイネーブルにされると前記ラインの電圧を前記入力電圧として前記増幅部に入力させて、前記制御信号がディスエーブルにされると前記ラインの電圧が前記増幅部に入力されるのを防止するスイッチと、特定動作モードの時、前記イネーブル信号がイネーブルにされると前記制御信号をイネーブルにして、前記イネーブル信号のイネーブル区間よりイネーブル区間が短い前記制御信号を生成する制御部と、を備えた半導体集積回路である。
【発明の効果】
【００２４】
本発明の実施形態による半導体メモリ装置は、リフレッシュ動作の時、ビットラインおよびビットラインバーのうち選択される一つを他の一つと比べてセンスアンプと連結される時間を短くすることによって、リフレッシュ動作の時、電流消耗を減らすことができる。
【図面の簡単な説明】
【００２５】
【図１】一般的な半導体メモリ装置の構成図である。
【図２】一般的な半導体メモリ装置のタイミング図である。
【図３】本発明の実施形態による制御部の構成図である。
【図４】図３のリフレッシュ用ビットライン分離信号生成部の構成図である。
【図５】本発明の実施形態による制御部を適用した半導体メモリ装置のタイミング図である。
【発明を実施するための形態】
【００２６】
本発明の実施形態による半導体メモリ装置は、図１に図示されたように、第１マット１０、第２マット２０、センスアンプ３０、第１スイッチ４０及び第２スイッチ５０を備え、第２スイッチ５０に信号を提供する制御部３００をさらに備える。
【００２７】
第１マット１０は、データを保存する第１メモリセル１１を備える。第１メモリセル１１は、第１トランジスタＮ１及び第１キャパシタＣ１を備える。第１トランジスタＮ１は、ゲートに第１ワードラインＷＬ０が連結され、ドレーンとソースとにビットラインＢＬ及び第１キャパシタＣ１の一端が連結される。第１キャパシタＣ１は、他端にセルプレート電圧ＶＣＰが印加される。この時、第１マット１０は、複数個のメモリセルを備えてもよい。
【００２８】
第２マット２０はデータを保存する第２メモリセル２１を備える。第２メモリセル２１は、第２トランジスタＮ２及び第２キャパシタＣ２を備える。第２トランジスタＮ２は、ゲートに第２ワードラインＷＬ１が連結され、ドレーンとソースとにビットラインバーＢＬｂ及び第２キャパシタＣ２の一端が連結される。第２キャパシタＣ２は、他端に前記セルプレート電圧ＶＣＰが印加される。この時、第２マット２０は、複数個のメモリセルを備えてもよい。
【００２９】
センスアンプ３０は、ビットラインＢＬ及びビットラインバーＢＬｂの電圧レベルを感知及び増幅する。
【００３０】
第１スイッチ４０は、第１ビットライン分離信号ＢＩＳＨがイネーブルにされると、ビットラインＢＬと前記センスアンプ３０とを連結させる。第１スイッチ４０は、第３トランジスタＮ３を備える。第３トランジスタＮ３は、ゲートに第１ビットライン分離信号ＢＩＳＨが入力され、ドレーンとソースとにビットラインＢＬとセンスアンプ３０とが連結される。
【００３１】
第２スイッチ５０は、制御部３００の出力に応答してビットラインバーＢＬｂとセンスアンプ３０とを連結及び分離させる。第２スイッチ５０は、第４トランジスタＮ４を備える。第４トランジスタＮ４は、ゲートに制御部３００の出力信号が入力され、ドレーンとソースとにビットラインバーＢＬｂとセンスアンプ３０とが連結される。
【００３２】
制御部３００は、リフレッシュ動作の時、ビットラインＢＬ及びビットラインバーＢＬｂのうち一つを、センスアンプ３０がアクティブにされた区間の間、センスアンプ３０に連結させて、異なる一つは、センスアンプ３０がアクティブされた区間より短くセンスアンプ３０に連結させる。例えば、制御部３００は、リフレッシュ動作の時、第１ワードラインＷＬ０がイネーブルにされる時点からセンスアンプイネーブル信号ＳＡ＿ｅｎがイネーブルにされる時までリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをディスエーブルにして、センスアンプイネーブル信号ＳＡ＿ｅｎがイネーブルにされると、リフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをイネーブルにする。そして、イネーブルにされたリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆを所定時間の後ディスエーブルにして、センスアンプイネーブル信号ＳＡ＿ｅｎがディスエーブルにされると、リフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをイネーブルにする。すなわち、制御部３００は、リフレッシュ動作の時、リフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆを第２スイッチ５０に提供して、リフレッシュ動作ではない場合は、第２ビットライン分離信号ＢＩＳＬを第２スイッチ５０に提供する。したがって、制御部３００は、リフレッシュ動作の時、第２ビットライン分離信号ＢＩＳＬのイネーブル区間の長さよりイネーブル区間がさらに短くリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆを第２スイッチ５０に提供する。この時、第１ビットライン分離信号ＢＩＳＨ及び第２ビットライン分離信号ＢＩＳＬは、リフレッシュ動作ではない場合、第１ワードラインＷＬ０がアクティブにされるとディスエーブルにされ、センスアンプイネーブル信号ＳＡ＿ｅｎがアクティブにされるとイネーブルにされる信号である。
【００３３】
制御部３００は、リフレッシュ用ビットライン分離信号生成部１００及び信号選択部２００を備える。
【００３４】
リフレッシュ用ビットライン分離信号生成部１００は、リフレッシュ動作の時、第１ワードラインＷＬ０がイネーブルにされる時点からセンスアンプイネーブル信号ＳＡ＿ｅｎがイネーブルにされる時までリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをディスエーブルにして、センスアンプイネーブル信号ＳＡ＿ｅｎがイネーブルにされると、リフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをイネーブルにする。そして、イネーブルにされたリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆを所定時間の後ディスエーブルにして、センスアンプイネーブル信号ＳＡ＿ｅｎがディスエーブルにされるとリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをイネーブルにする。
【００３５】
信号選択部２００は、リフレッシュ動作の時、リフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆを第２スイッチ５０に提供し、リフレッシュ動作ではない場合、第２ビットライン分離信号ＢＩＳＬを第２スイッチ５０に提供する。
【００３６】
信号選択部２００は、マルチプレクサで具現されることができ、リフレッシュ信号Ｒｅｆｒｅｓｈがイネーブルにされると、リフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆを第２スイッチ５０に提供する。また、信号選択部２００は、リフレッシュ信号Ｒｅｆｒｅｓｈがディスエーブルにされると第２ビットライン分離信号ＢＩＳＬを第２スイッチ５０に提供する。
【００３７】
リフレッシュ用ビットライン分離信号生成部１００は、図４に図示されたように、パルス生成部１１０及び信号組合部１２０を備える。
【００３８】
パルス生成部１１０は、センスアンプイネーブル信号ＳＡ＿ｅｎがイネーブルにされると第１パルスｐｕｌｓｅ１を生成して、所定時間の後第２パルスｐｕｌｓｅ２を生成する。例えば、パルス生成部１１０は前、ンスアンプイネーブル信号ＳＡ＿ｅｎがイネーブルにされると、イネーブルにされる第１パルスｐｕｌｓｅ１を生成し、第１パルスｐｕｌｓｅ１がディスエーブルにされると第２パルスｐｕｌｓｅ２を生成する。センスアンプイネーブル信号ＳＡ＿ｅｎのイネーブルタイミングと第１ビットライン分離信号ＢＩＳＨ及び第２ビットライン分離信号ＢＩＳＬのイネーブルタイミングとは同一である。したがって、本発明の実施形態によるリフレッシュ用ビットライン分離信号生成部１００を構成するパルス生成部１１０は、第２ビットライン分離信号ＢＩＳＬを利用する。当業者ならば、第２ビットライン分離信号ＢＩＳＬだけではなく、センスアンプイネーブル信号ＳＡ＿ｅｎのイネーブルタイミングと同一なタイミングにイネーブルにされる信号を利用するのは単純な設計変更に過ぎないであろう。
【００３９】
パルス生成部１１０は、第２ビットライン分離信号ＢＩＳＬに応答して第１パルスｐｕｌｓｅ１及び第２パルスｐｕｌｓｅ２を生成する。例えば、パルス生成部１１０は、第２ビットライン分離信号ＢＩＳＬがイネーブルにされると、第１パルスｐｕｌｓｅ１を生成する。パルス生成部１１０は、第１パルスｐｕｌｓｅ１がディスエーブルにされるタイミングにイネーブルにされる第２パルスｐｕｌｓｅ２を生成する。改めて説明すると、パルス生成部１１０は、第１パルスｐｕｌｓｅ１のイネーブル区間が終わる時点に第２パルスｐｕｌｓｅ２を生成する。
【００４０】
パルス生成部１１０は、第１ライジングエッジパルス生成部１１１及び第２ライジングエッジパルス生成部１１２を備える。
【００４１】
第１ライジングエッジパルス生成部１１１は、第２ビットライン分離信号ＢＩＳＬがハイレベルでイネーブルにされるタイミングで、ローレベルでイネーブルにされる第１パルスｐｕｌｓｅ１を生成する。
【００４２】
第１ライジングエッジパルス生成部１１１は、第１遅延部１１１−１、第１インバータＩＶ１１及び第１ナンドゲートＮＤ１１を備える。第１遅延部１１１−１は、第２ビットライン分離信号ＢＩＳＬを受信する。第１インバータＩＶ１１は、第１遅延部１１１−１の出力信号を受信する。第１ナンドゲートＮＤ１１は、第２ビットライン分離信号ＢＩＳＬ及び第１インバータＩＶ１１の出力信号を受信して第１パルスｐｕｌｓｅ１を生成する。
【００４３】
第２ライジングエッジパルス生成部１１２は、第１パルスｐｕｌｓｅ１がハイレベルでディスエーブルにされる時に第２パルスｐｕｌｓｅ２を生成する。
【００４４】
第２ライジングエッジパルス生成部１１２は、第２遅延部１１２−１、第２インバータＩＶ１２及び第３インバータＩＶ１３及び第２ナンドゲートＮＤ１２を備える。第２遅延部１１２−１は、第１パルスｐｕｌｓｅ１を受信する。第２インバータＩＶ１２は、第２遅延部１１２−１の出力信号を受信する。第２ナンドゲートＮＤ１２は、第１パルスｐｕｌｓｅ１及び第２インバータＩＶ１２の出力信号を受信する。第３インバータＩＶ１３は、第２ナンドゲートＮＤ１２の出力信号を受信して第２パルスｐｕｌｓｅ２を生成する。
【００４５】
信号組合部１２０は、第２ビットライン分離信号ＢＩＳＬ、第１パルスｐｕｌｓｅ１及び第２パルスｐｕｌｓｅ２並びにセンスアンプイネーブル信号ＳＡ＿ｅｎを受信する。例えば、信号組合部１２０は、第２ビットライン分離信号ＢＩＳＬがローレベルにディスエーブルされると、リフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをローレベルにディスエーブルさせる。信号組合部１２０は、第１パルスｐｕｌｓｅ１がローレベルにイネーブルされると、リフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをハイレベルにイネーブルさせる。信号組合部１２０は、第２パルスｐｕｌｓｅ２がハイレベルにイネーブルされると、リフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをローレベルにディスエーブルさせる。信号組合部１２０はセンスアンプイネーブル信号ＳＡ＿ｅｎがローレベルにディスエーブルされると、リフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをハイレベルにイネーブルさせる。
【００４６】
信号組合部１２０は、プルアップ部１２１、プルダウン部１２２及びラッチ部１２３を備える。
【００４７】
プルアップ部１２１は、第１パルスｐｕｌｓｅ１及び前記センスアンプイネーブル信号ＳＡ＿ｅｎに応答して感知ノードＤｅｔ＿ｎｏｄｅをプルアップさせる。例えば、プルアップ部１２１は、第１パルスｐｕｌｓｅ１がローレベルにイネーブルされると、感知ノードＤｅｔ＿ｎｏｄｅをプルアップさせ、センスアンプイネーブル信号ＳＡ＿ｅｎがローレベルにディスエーブルされると、感知ノードＤｅｔ＿ｎｏｄｅをプルアップさせる。
【００４８】
プルアップ部１２１は、第３トランジスタＰ１１及び第４トランジスタＰ１２を備える。第３トランジスタＰ１１のゲートには第１パルスｐｕｌｓｅ１を入力し、ソースには外部電圧ＶＤＤを印加し、ドレーンには感知ノードＤｅｔ＿ｎｏｄｅを連結する。第４トランジスタＰ１２のゲートにはセンスアンプイネーブル信号ＳＡ＿ｅｎを入力し、ソースには外部電圧ＶＤＤをし、ドレーンには感知ノードＤｅｔ＿ｎｏｄｅを連結する。
【００４９】
プルダウン部１２２は、第２パルスｐｕｌｓｅ２及び第２ビットライン分離信号ＢＩＳＬに応答して、感知ノードＤｅｔ＿ｎｏｄｅをプルダウンさせる。例えば、プルダウン部１２２は、第２パルスｐｕｌｓｅ２がハイレベルにイネーブルされると感知ノードＤｅｔ＿ｎｏｄｅをプルダウンさせ、第２ビットライン分離信号ＢＩＳＬがローレベルにディスエーブルされると感知ノードＤｅｔ＿ｎｏｄｅをプルダウンさせる。
【００５０】
プルダウン部１２２は、第４インバータＩＶ１４、第５トランジスタＮ１１及び第６トランジスタＮ１２を備える。第４インバータＩＶ１４は、第２ビットライン分離信号ＢＩＳＬを受信する。第５トランジスタＮ１１のゲートには第４インバータＩＶ１４の出力信号が入力され、ドレーンには感知ノードＤｅｔ＿ｎｏｄｅが連結され、ソースには接地端ＶＳＳが連結される。第６トランジスタＮ１２のゲートには第２パルスｐｕｌｓｅ２が入力され、ドレーンには感知ノードＤｅｔ＿ｎｏｄｅが連結され、ソースには接地端ＶＳＳが連結される。
【００５１】
ラッチ部１２３は、感知ノードＤｅｔ＿ｎｏｄｅのレベルによってリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆを生成する。例えば、ラッチ部１２３は、感知ノードＤｅｔ＿ｎｏｄｅがプルアップされるとリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをハイレベルにイネーブルさせ、感知ノードＤｅｔ＿ｎｏｄｅがプルダウンされるとリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆをローレベルにディスエーブルさせる。
【００５２】
このように、構成された本発明の実施形態による半導体メモリ装置の動作を図１、図３及び図５のタイミング図を参考にして説明すると次のようである。
【００５３】
第１マット１０をリフレッシュすると仮定する。この時、第１マット１０の第１メモリセル１１にはハイレベルのデータが保存されていると仮定する。
【００５４】
第１マット１０のリフレッシュ動作の遂行のために第１ワードラインＷＬ０がイネーブルにされる。この時、第１ワードラインＷＬ０がイネーブルにされて第１マット１０の第１メモリセル１１のハイレベルデータが第１ビットラインＢＬ、ビットラインに伝えられる。
【００５５】
第１ワードラインＷＬ０がイネーブルされると第１ビットライン分離信号ＢＩＳＨ及び第２ビットライン分離信号ＢＩＳＬはローレベルにディスエーブルされる。この時、リフレッシュ動作の時、第２ビットライン分離信号ＢＩＳＬの代わりに第２スイッチ５０に入力されるリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆも第２ビットライン分離信号ＢＩＳＬがディスエーブルにされるタイミングでディスエーブルにされる。すなわち、第１メモリセル１１のデータが第１ビットラインＢＬに伝えられる場合、第１ビットラインＢＬのローディング（ｌｏａｄｉｎｇ）を減らすために、第１ビットライン分離信号ＢＩＳＨ及びリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆがディスエーブルにされて、第１ビットラインＢＬ及び第２ビットラインＢＬｂとセンスアンプ３０とを分離させる。
【００５６】
第１メモリセル１１のデータが第１ビットラインＢＬに伝えられた後、すなわち、第１ビットライン分離信号ＢＩＳＨ及び第２ビットライン分離信号ＢＩＳＬがハイレベルにイネーブルされた後、センスアンプイネーブル信号ＳＡ＿ｅｎがイネーブルされてセンスアンプ３０をアクティブにする。第２ビットライン分離信号ＢＩＳＬがハイレベルにイネーブルされるタイミングに第１パルスｐｕｌｓｅ１が生成され、第１パルスｐｕｌｓｅ１が生成されるとリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆがハイレベルにイネーブルされて、第２スイッチ５０とセンスアンプ３０とを連結させる。改めて説明すると、センスアンプイネーブル信号ＳＡ＿ｅｎがイネーブルされるタイミングで第１パルスｐｕｌｓｅ１が生成され、第１パルスｐｕｌｓｅ１が生成されるとリフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆがハイレベルにイネーブルされて第２スイッチ５０とセンスアンプ３０とを連結させる。
【００５７】
アクティブにされたセンスアンプ３０は、第１ビットラインＢＬ及び第２ビットラインＢＬｂの電圧レベル差を感知及び増幅する。この時、第１ビットラインＢＬの電圧レベルは高まって、第２ビットラインＢＬｂの電圧レベルは低くなる。
【００５８】
第２ビットライン分離信号ＢＩＳＬがハイレベルにイネーブルされて、すなわち、センスアンプイネーブル信号ＳＡ＿ｅｎがイネーブルにされて所定時間の後、第２パルスｐｕｌｓｅ２が生成される。例えば、第１パルスｐｕｌｓｅ１がイネーブルにされた後、ディスエーブルされるタイミングで第２パルスｐｕｌｓｅ２が生成される。
【００５９】
第２パルスｐｕｌｓｅ２が生成されると、リフレッシュ用ビットライン分離信号ＢＩＳＬ＿ｒｅｆがディスエーブルにされる。リフレッシュ動作の時、リフレッシュビットライン分離信号ＢＩＳＬ＿ｒｅｆがローレベルにディスエーブルされると、センスアンプ３０と第２ビットラインＢＬｂとは分離される。
【００６０】
アクティブにされたセンスアンプ３０によって、電圧レベルが低くなった第２ビットラインＢＬｂのレベルがこれ以上低くならないようになり、センスアンプ３０と連結された第１ビットラインＢＬの電圧レベルだけ高まるようになる。例えば、第１ビットラインＢＬはビットラインプリチャージ電圧（ＶＢＬＰ＝１／２Ｖｃｏｒｅ、Ｖｏｌｔａｇｅ Ｂｉｔ Ｌｉｎｅ Ｐｒｅｃｈａｒｇｅ）レベルからコア電圧Ｖｃｏｒｅレベルに高まり、第２ビットラインＢＬｂは、ビットラインプリチャージ電圧ＶＢＬＰレベルより低くなり、接地電圧ＶＳＳレベルよりは高いレベルになる。
【００６１】
したがって、センスアンプ３０は、第２ビットラインＢＬｂの電圧レベルを接地電圧ＶＳＳレベルまで下がらないようになるので、リフレッシュ動作の時、センスアンプ３０の消耗電流は減るようになる。
【００６２】
このように、本発明はリフレッシュ動作の時、センスアンプの動作消耗電流を減らすことによって、リフレッシュ動作を行う半導体メモリ装置の電流消耗を減らすことができる。また、図４の第１遅延部１１１−１の遅延時間が第２ビットラインとセンスアンプが連結される時間であるから、第１遅延部１１１−１の遅延時間を調節することによってリフレッシュ動作の時、第２ビットラインの電圧レベルを制御することができる。
【００６３】
一方、本発明は半導体メモリ分野だけでなく、半導体を利用した回路にすべて使われることができる発明である。すなわち、信号を電送するライン（ビットライン）、イネーブル信号（センスアンプイネーブル信号）のイネーブル区間の間入力電圧を感知及び増幅する増幅部（センスアンプ）、制御信号（ビットライン分離信号）がイネーブルにされるとラインの電圧を入力電圧として増幅部に入力させて、制御信号がディスエーブルにされるとラインの電圧が増幅部に入力されるのを防止するスイッチ、及び特定動作モード（リフレッシュ動作モード）の時イネーブル信号がイネーブルにされると制御信号をイネーブルにして、イネーブル信号のイネーブル区間よりイネーブル区間が短い制御信号を生成する制御部を本願発明が含むことと解釈できる。この時、制御部は、非特定動作モードの時（リフレッシュ動作モードではない時）制御信号をイネーブル信号と同じイネーブル区間を持つように生成する。
【００６４】
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表われ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解析されるべきである。
【符号の説明】
【００６５】
１０ 第１マット
２０ 第２マット
３０ センスアンプ
４０ 第１スイッチ
５０ 第２スイッチ
１００ リフレッシュ用ビットライン分離信号生成部
１１０ パルス生成部
１２０ 信号組合部
３００ 制御部
【特許請求の範囲】
【請求項１】
第１ビットライン分離信号に応答してビットラインとセンスアンプとを連結及び分離させる第１スイッチと、
第２ビットライン分離信号に応答してビットラインバーと前記センスアンプとを連結させる第２スイッチと、
リフレッシュ動作の時、前記第２ビットライン分離信号のイネーブル区間の長さよりイネーブル区間が短いリフレッシュ用ビットライン分離信号を生成して前記第２スイッチに提供する制御部と、
を備えた半導体メモリ装置。
【請求項２】
前記ビットラインバーの電圧レベルは、前記リフレッシュ動作の時、接地電圧レベルより高い第１レベルで低くなることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
リフレッシュ動作ではない場合、前記第１及び第２ビットライン分離信号は、ワードラインがイネーブルにされるとディスエーブルになり、センスアンプイネーブル信号がイネーブルにされるとイネーブルになる信号であることを特徴とする請求項１記載の半導体メモリ装置。
【請求項４】
前記制御部は、
前記リフレッシュ動作の時、前記第２ビットライン分離信号がディスエーブルにされると前記リフレッシュ用ビットライン分離信号をディスエーブルにし、前記第２ビットライン分離信号がイネーブルにされると所定時間前記リフレッシュ用ビットライン分離信号をイネーブルにした後ディスエーブルにし、前記センスアンプイネーブル信号がディスエーブルにされると前記リフレッシュ用ビットライン分離信号をイネーブルにして前記第２スイッチに提供することを特徴とする請求項３記載の半導体メモリ装置
【請求項５】
前記制御部は、
前記第２ビットライン分離信号がイネーブルにされると第１パルスを生成して、前記第１パルスが生成された後、所定時間が経過すると第２パルスを生成するパルス生成部と、
前記第２ビットライン分離信号、前記第１及び第２パルス並びに前記センスアンプイネーブル信号に応答して前記リフレッシュ用ビットライン分離信号を生成する信号組合部と、
リフレッシュ信号に応答して前記第２ビットライン分離信号または前記リフレッシュ用ビットライン分離信号を前記第２スイッチに提供する信号選択部と、
を備えたことを特徴とする請求項４記載の半導体メモリ装置。
【請求項６】
前記信号組合部は、
前記第２ビットライン分離信号がディスエーブルにされると前記リフレッシュ用ビットライン分離信号をディスエーブルにし、前記第１パルスが生成されると前記リフレッシュ用ビットライン分離信号をイネーブルにし、前記第２パルスが生成されると前記リフレッシュ用ビットライン分離信号をディスエーブルにして、前記センスアンプイネーブル信号がディスエーブルにされると前記リフレッシュ用ビットライン分離信号をイネーブルにすることを特徴とする請求項５記載の半導体メモリ装置。
【請求項７】
ビットラインと、
ビットラインバーと、
センスアンプと、
リフレッシュ動作の時、前記ビットライン及び前記ビットラインバーのうち選択される一つを前記センスアンプがアクティブになる区間の間前記センスアンプに連結させて、異なる一つは前記センスアンプがアクティブになる区間より短く前記センスアンプに連結させる制御部と、
を備えた半導体メモリ装置。
【請求項８】
前記制御部は、
リフレッシュ動作ではない場合、前記ビットラインと前記ビットラインバーとを前記センスアンプのアクティブ区間の間前記センスアンプに連結させることを特徴とする請求項７記載の半導体メモリ装置。
【請求項９】
前記制御部は、
ワードラインがイネーブルにされて前記センスアンプがアクティブになる時まで前記センスアンプと前記ビットラインバーとを分離させて、前記センスアンプがアクティブにされると所定時間前記センスアンプと前記ビットラインとを連結させて、前記所定時間の後前記センスアンプと前記ビットラインバーとを分離させて、前記センスアンプが非活性化されると前記センスアンプと前記ビットラインバーとを連結させることを特徴とする請求項８記載の半導体メモリ装置。
【請求項１０】
ビットライン分離信号に応答して前記ビットラインバーと前記センスアンプとを連結及び分離させるスイッチを備えたことを特徴とする請求項９記載の半導体メモリ装置。
【請求項１１】
前記制御部は、
前記ワードラインがイネーブルにされて前記センスアンプがアクティブになる時まで前記センスアンプと前記ビットラインバーとを分離させるように前記ビットライン分離信号をディスエーブルにして、前記センスアンプがアクティブにされると所定時間前記センスアンプと前記ビットラインとを連結させるように前記ビットライン分離信号をイネーブルにして、前記所定時間の後前記センスアンプと前記ビットラインバーとを分離させるように前記ビットライン分離信号をディスエーブルにして、前記センスアンプが非活性化されると前記センスアンプと前記ビットラインバーとを連結させるように前記ビットライン分離信号をイネーブルにすることを特徴とする請求項１０記載の半導体メモリ装置。
【請求項１２】
前記制御部は、
センスアンプイネーブル信号がイネーブルにされると第１パルスを生成して、前記第１パルスが生成された後、所定時間が経過すると第２パルスを生成するパルス生成部と、
ワードラインがイネーブルにされると前記ビットライン分離信号をディスエーブルにして、前記第１パルスが生成されると前記ビットライン分離信号をイネーブルにして、前記第２パルスが生成されると前記ビットライン分離信号をディスエーブルにして、前記センスアンプイネーブル信号がディスエーブルにされると前記ビットライン分離信号をイネーブルにする信号組合部と、
を備えたことを特徴とする請求項１１記載の半導体メモリ装置。
【請求項１３】
第１ワードラインがイネーブルにされると第１マットのデータを伝達する第１ビットラインと、
第２ワードラインがイネーブルにされると第２マットのデータを伝達する第２ビットラインと、
センスアンプイネーブル信号に応答して前記第１及び第２ビットラインの電圧レベルを感知及び増幅するセンスアンプと、
第１ビットライン分離信号がイネーブルされると前記第１ビットラインを前記センスアンプと連結させる第１スイッチと、
第２ビットライン分離信号がイネーブルされると前記第２ビットラインを前記センスアンプと連結させる第２スイッチと、
リフレッシュ動作の時、前記第１ワードラインがイネーブルにされて前記センスアンプイネーブル信号がイネーブルになる時まで前記第１及び第２ビットライン分離信号をディスエーブルにして、前記センスアンプイネーブル信号がイネーブルにされると前記第１及び第２ビットライン分離信号をイネーブルにして、イネーブルになった前記第２ビットライン分離信号を所定時間の後ディスエーブルにして、前記センスアンプイネーブル信号がディスエーブルにされると前記第２ビットライン分離信号をイネーブルにする制御部を備えた半導体メモリ装置。
【請求項１４】
リフレッシュ動作ではない場合、前記第１ワードラインがイネーブルにされると前記第１及び第２ビットライン分離信号はディスエーブルになり、前記センスアンプイネーブル信号がイネーブルにされると前記第１及び第２ビットライン分離信号はイネーブルになることを特徴とする請求項１３記載の半導体メモリ装置。
【請求項１５】
前記制御部は、
前記第１ワードラインがイネーブルにされて前記センスアンプイネーブル信号がイネーブルになる時まで前記第２ビットライン分離信号をディスエーブルにして、前記センスアンプイネーブル信号がイネーブルにされると前記第２ビットライン分離信号をイネーブルにして、前記所定時間の後ディスエーブルにさせて、前記センスアンプイネーブル信号がディスエーブルにされると前記第２ビットライン分離信号をイネーブルにすることを特徴とする請求項１４記載の半導体メモリ装置。
【請求項１６】
信号を電送するラインと、
イネーブル信号のイネーブル区間の間入力電圧を感知及び増幅する増幅部と、
制御信号がイネーブルにされると前記ラインの電圧を前記入力電圧として前記増幅部に入力させて、前記制御信号がディスエーブルにされると前記ラインの電圧が前記増幅部に入力されるのを防止するスイッチと、
特定動作モードの時、前記イネーブル信号がイネーブルにされると前記制御信号をイネーブルにして、前記イネーブル信号のイネーブル区間よりイネーブル区間が短い前記制御信号を生成する制御部と、
を備えた半導体集積回路。
【請求項１７】
前記制御部は、
特定動作モードではない時、前記イネーブル信号と同一なイネーブル区間を有する前記制御信号を生成することを特徴とする請求項１６記載の半導体集積回路。
【請求項１】
第１ビットライン分離信号に応答してビットラインとセンスアンプとを連結及び分離させる第１スイッチと、
第２ビットライン分離信号に応答してビットラインバーと前記センスアンプとを連結させる第２スイッチと、
リフレッシュ動作の時、前記第２ビットライン分離信号のイネーブル区間の長さよりイネーブル区間が短いリフレッシュ用ビットライン分離信号を生成して前記第２スイッチに提供する制御部と、
を備えた半導体メモリ装置。
【請求項２】
前記ビットラインバーの電圧レベルは、前記リフレッシュ動作の時、接地電圧レベルより高い第１レベルで低くなることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
リフレッシュ動作ではない場合、前記第１及び第２ビットライン分離信号は、ワードラインがイネーブルにされるとディスエーブルになり、センスアンプイネーブル信号がイネーブルにされるとイネーブルになる信号であることを特徴とする請求項１記載の半導体メモリ装置。
【請求項４】
前記制御部は、
前記リフレッシュ動作の時、前記第２ビットライン分離信号がディスエーブルにされると前記リフレッシュ用ビットライン分離信号をディスエーブルにし、前記第２ビットライン分離信号がイネーブルにされると所定時間前記リフレッシュ用ビットライン分離信号をイネーブルにした後ディスエーブルにし、前記センスアンプイネーブル信号がディスエーブルにされると前記リフレッシュ用ビットライン分離信号をイネーブルにして前記第２スイッチに提供することを特徴とする請求項３記載の半導体メモリ装置
【請求項５】
前記制御部は、
前記第２ビットライン分離信号がイネーブルにされると第１パルスを生成して、前記第１パルスが生成された後、所定時間が経過すると第２パルスを生成するパルス生成部と、
前記第２ビットライン分離信号、前記第１及び第２パルス並びに前記センスアンプイネーブル信号に応答して前記リフレッシュ用ビットライン分離信号を生成する信号組合部と、
リフレッシュ信号に応答して前記第２ビットライン分離信号または前記リフレッシュ用ビットライン分離信号を前記第２スイッチに提供する信号選択部と、
を備えたことを特徴とする請求項４記載の半導体メモリ装置。
【請求項６】
前記信号組合部は、
前記第２ビットライン分離信号がディスエーブルにされると前記リフレッシュ用ビットライン分離信号をディスエーブルにし、前記第１パルスが生成されると前記リフレッシュ用ビットライン分離信号をイネーブルにし、前記第２パルスが生成されると前記リフレッシュ用ビットライン分離信号をディスエーブルにして、前記センスアンプイネーブル信号がディスエーブルにされると前記リフレッシュ用ビットライン分離信号をイネーブルにすることを特徴とする請求項５記載の半導体メモリ装置。
【請求項７】
ビットラインと、
ビットラインバーと、
センスアンプと、
リフレッシュ動作の時、前記ビットライン及び前記ビットラインバーのうち選択される一つを前記センスアンプがアクティブになる区間の間前記センスアンプに連結させて、異なる一つは前記センスアンプがアクティブになる区間より短く前記センスアンプに連結させる制御部と、
を備えた半導体メモリ装置。
【請求項８】
前記制御部は、
リフレッシュ動作ではない場合、前記ビットラインと前記ビットラインバーとを前記センスアンプのアクティブ区間の間前記センスアンプに連結させることを特徴とする請求項７記載の半導体メモリ装置。
【請求項９】
前記制御部は、
ワードラインがイネーブルにされて前記センスアンプがアクティブになる時まで前記センスアンプと前記ビットラインバーとを分離させて、前記センスアンプがアクティブにされると所定時間前記センスアンプと前記ビットラインとを連結させて、前記所定時間の後前記センスアンプと前記ビットラインバーとを分離させて、前記センスアンプが非活性化されると前記センスアンプと前記ビットラインバーとを連結させることを特徴とする請求項８記載の半導体メモリ装置。
【請求項１０】
ビットライン分離信号に応答して前記ビットラインバーと前記センスアンプとを連結及び分離させるスイッチを備えたことを特徴とする請求項９記載の半導体メモリ装置。
【請求項１１】
前記制御部は、
前記ワードラインがイネーブルにされて前記センスアンプがアクティブになる時まで前記センスアンプと前記ビットラインバーとを分離させるように前記ビットライン分離信号をディスエーブルにして、前記センスアンプがアクティブにされると所定時間前記センスアンプと前記ビットラインとを連結させるように前記ビットライン分離信号をイネーブルにして、前記所定時間の後前記センスアンプと前記ビットラインバーとを分離させるように前記ビットライン分離信号をディスエーブルにして、前記センスアンプが非活性化されると前記センスアンプと前記ビットラインバーとを連結させるように前記ビットライン分離信号をイネーブルにすることを特徴とする請求項１０記載の半導体メモリ装置。
【請求項１２】
前記制御部は、
センスアンプイネーブル信号がイネーブルにされると第１パルスを生成して、前記第１パルスが生成された後、所定時間が経過すると第２パルスを生成するパルス生成部と、
ワードラインがイネーブルにされると前記ビットライン分離信号をディスエーブルにして、前記第１パルスが生成されると前記ビットライン分離信号をイネーブルにして、前記第２パルスが生成されると前記ビットライン分離信号をディスエーブルにして、前記センスアンプイネーブル信号がディスエーブルにされると前記ビットライン分離信号をイネーブルにする信号組合部と、
を備えたことを特徴とする請求項１１記載の半導体メモリ装置。
【請求項１３】
第１ワードラインがイネーブルにされると第１マットのデータを伝達する第１ビットラインと、
第２ワードラインがイネーブルにされると第２マットのデータを伝達する第２ビットラインと、
センスアンプイネーブル信号に応答して前記第１及び第２ビットラインの電圧レベルを感知及び増幅するセンスアンプと、
第１ビットライン分離信号がイネーブルされると前記第１ビットラインを前記センスアンプと連結させる第１スイッチと、
第２ビットライン分離信号がイネーブルされると前記第２ビットラインを前記センスアンプと連結させる第２スイッチと、
リフレッシュ動作の時、前記第１ワードラインがイネーブルにされて前記センスアンプイネーブル信号がイネーブルになる時まで前記第１及び第２ビットライン分離信号をディスエーブルにして、前記センスアンプイネーブル信号がイネーブルにされると前記第１及び第２ビットライン分離信号をイネーブルにして、イネーブルになった前記第２ビットライン分離信号を所定時間の後ディスエーブルにして、前記センスアンプイネーブル信号がディスエーブルにされると前記第２ビットライン分離信号をイネーブルにする制御部を備えた半導体メモリ装置。
【請求項１４】
リフレッシュ動作ではない場合、前記第１ワードラインがイネーブルにされると前記第１及び第２ビットライン分離信号はディスエーブルになり、前記センスアンプイネーブル信号がイネーブルにされると前記第１及び第２ビットライン分離信号はイネーブルになることを特徴とする請求項１３記載の半導体メモリ装置。
【請求項１５】
前記制御部は、
前記第１ワードラインがイネーブルにされて前記センスアンプイネーブル信号がイネーブルになる時まで前記第２ビットライン分離信号をディスエーブルにして、前記センスアンプイネーブル信号がイネーブルにされると前記第２ビットライン分離信号をイネーブルにして、前記所定時間の後ディスエーブルにさせて、前記センスアンプイネーブル信号がディスエーブルにされると前記第２ビットライン分離信号をイネーブルにすることを特徴とする請求項１４記載の半導体メモリ装置。
【請求項１６】
信号を電送するラインと、
イネーブル信号のイネーブル区間の間入力電圧を感知及び増幅する増幅部と、
制御信号がイネーブルにされると前記ラインの電圧を前記入力電圧として前記増幅部に入力させて、前記制御信号がディスエーブルにされると前記ラインの電圧が前記増幅部に入力されるのを防止するスイッチと、
特定動作モードの時、前記イネーブル信号がイネーブルにされると前記制御信号をイネーブルにして、前記イネーブル信号のイネーブル区間よりイネーブル区間が短い前記制御信号を生成する制御部と、
を備えた半導体集積回路。
【請求項１７】
前記制御部は、
特定動作モードではない時、前記イネーブル信号と同一なイネーブル区間を有する前記制御信号を生成することを特徴とする請求項１６記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−１０９８１６（Ｐ２０１３−１０９８１６Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１２−２２６６８８（Ｐ２０１２−２２６６８８）
【出願日】平成２４年１０月１２日（２０１２．１０．１２）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２４年１０月１２日（２０１２．１０．１２）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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