半導体モジュールおよびその製造方法、ならびに携帯機器
【課題】半導体モジュールの実装信頼性を向上させる。
【解決手段】半導体モジュールは、配線領域２０ａとこれに接続された電極領域２０ｂを含み、Ｃｕからなる配線層２０と、電極領域２０ｂと半導体素子３００の素子電極３０２とを電気的に接続し、Ｓｎを含むはんだボール４０と、を備える。電極領域２０ｂは、はんだボール４０と接する側の主表面が粗面であり、はんだボール４０と接する表層部分にＣｕとＳｎの合金を含む合金層３０を有し、主表面の表面粗さＲｍａｘが合金層３０の層厚よりも大きい。
【解決手段】半導体モジュールは、配線領域２０ａとこれに接続された電極領域２０ｂを含み、Ｃｕからなる配線層２０と、電極領域２０ｂと半導体素子３００の素子電極３０２とを電気的に接続し、Ｓｎを含むはんだボール４０と、を備える。電極領域２０ｂは、はんだボール４０と接する側の主表面が粗面であり、はんだボール４０と接する表層部分にＣｕとＳｎの合金を含む合金層３０を有し、主表面の表面粗さＲｍａｘが合金層３０の層厚よりも大きい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体モジュールおよびその製造方法、ならびに携帯機器に関する。
【背景技術】
【０００２】
携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化、高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。こうした要求に対応するため、ＣＳＰ（Chip Size Package）と呼ばれるパッケージ技術が種々開発されている。
【０００３】
こうしたパッケージの例として、ＢＧＡ（Ball Grid Array）が知られている。ＢＧＡは、パッケージ用基板（素子搭載用基板）の上に半導体チップ（半導体素子）を実装し、それを樹脂モールディングした後、反対側の面に外部端子としてはんだボールをエリア状に形成したものである。
【０００４】
このようなＢＧＡ型の半導体モジュールは、一般に、基板の表面に設けられた配線層、およびこの配線層を保護するソルダーレジスト層を含むパッケージ用基板と、ソルダーレジスト層の開口部において露出した配線層の電極領域に電気的に接続されたはんだバンプとを備えている。
【０００５】
特許文献１には、このような半導体モジュールに用いられるパッケージ用基板において、粗化面を有するはんだパッド用導電回路（配線層）上に防錆層を設け、防錆層上にソルダーレジスト層を設けた構成が開示されている。このように、はんだパッド用導電回路上に防錆層を設けたことで、はんだパッド導電回路の変質が防止されるため、ソルダーレジスト層との密着性に優れた粗化面形状を保持することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−３１５８５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述のパッケージ用基板において、一般に、配線層は銅（Ｃｕ）からなる。また、半導体チップをパッケージ用基板に接続するためのはんだバンプは、スズ（Ｓｎ）を含む合金からなる。そのため、配線層の電極領域にはんだバンプを介して半導体チップが搭載されると、配線層におけるはんだバンプとの接続領域に、配線層のＣｕとはんだのＳｎとの合金からなる合金層が形成される。また、半導体モジュールを実装基板に接続するためのはんだバンプと配線層との間にも、同様の合金層が形成される。このＣｕとＳｎの合金は比較的脆いため、合金層にクラックが発生しやすいという問題があった。そして、この問題は、素子搭載用基板と半導体素子との接続信頼性や素子搭載用基板と実装基板との接続信頼性を向上させ、ひいては半導体モジュールの実装信頼性を向上させる上で大きな障害となっていた。
【０００８】
本発明は上記事情に鑑みなされたものであって、その目的とするところは、半導体モジュールの実装信頼性を向上させる技術を提供することにある。
【課題を解決するための手段】
【０００９】
本発明のある態様は、半導体モジュールである。当該半導体モジュールは、配線領域とこれに接続された電極領域を含み、Ｃｕからなる配線層と、電極領域と被接続端子とを電気的に接続し、Ｓｎを含む接続部材と、を備え、電極領域は、接続部材と接する側の主表面が粗面であり、接続部材と接する表層部分にＣｕとＳｎの合金を含む合金層を有し、主表面の表面粗さＲｍａｘが合金層の層厚よりも大きいことを特徴とする。
【００１０】
この態様によれば、半導体モジュールの実装信頼性を向上させることができる。
【００１１】
上記態様において、接続部材は、配線層の主表面に平行な方向で、合金層を挟んで電極領域における合金層の下方に位置する下層部と対向する部分を有してもよい。また、上記態様において、電極領域の粗面の凸部は、その頂面が配線領域の主表面と略面一な平面であってもよい。また、上記態様において、被接続端子は、半導体素子の素子電極であり、半導体素子が配線層にフリップチップ接続されてもよい。
【００１２】
本発明の他の態様は携帯機器である。当該携帯機器は、上述したいずれかの態様の半導体モジュールを搭載したことを特徴とする。
【００１３】
本発明のさらに他の態様は、半導体モジュールの製造方法である。当該半導体モジュールの製造方法は、一方の主表面にＣｕからなる金属層が設けられた基材を用意する工程と、金属層における、配線領域および電極領域を含む配線層の形成予定領域を被覆するマスクであって、電極領域の形成予定領域に対応する部分に複数の貫通孔が設けられたマスクを金属層の上に形成する工程と、マスクを用いて金属層を選択的に除去して配線層を形成するとともに、電極領域の主表面に粗化処理を施す工程と、電極領域にＳｎを含む接続部材を搭載するとともに溶融し、当該接続部材を介して電極領域と被接続端子とを電気的に接続する工程と、を含むことを特徴とする。
【００１４】
上記態様において、接続部材を溶融した際に、電極領域の接続部材と接する表層部分に配線層のＣｕと接続部材のＳｎとの合金を含む合金層が形成され、粗化処理を施す工程において、電極領域の主表面の表面粗さＲｍａｘが合金層の層厚よりも大きくなるように、電極領域の主表面を粗化してもよい。また、上記態様において、マスクに設けられた複数の貫通孔は、それぞれの間隔が合金層の層厚の２倍以上となるように設定されてもよい。
【発明の効果】
【００１５】
本発明によれば、半導体モジュールの実装信頼性を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】実施形態１に係る半導体モジュールの構成を示す概略断面図である。
【図２】図１に示したＸ領域の拡大断面図である。
【図３】図２における配線層とはんだボールの接続部分周囲の構造を示す拡大断面図である。
【図４】図４（Ａ）〜（Ｄ）は、半導体モジュールの製造方法を示す工程断面図である。
【図５】図５（Ａ）、（Ｂ）は、半導体モジュールの製造方法を示す工程断面図である。
【図６】レジストの部分概略平面図である。
【図７】実施形態２に係る携帯電話の構成を示す図である。
【図８】図７に示した携帯電話の部分断面図である。
【図９】変形例に係る半導体モジュールの構成を示す概略断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１８】
（実施形態１）
図１は、実施形態１に係る半導体モジュールの構成を示す概略断面図である。また、図２は、図１に示したＸ領域の拡大断面図である。図１に示すように、本実施形態に係る半導体モジュール１は、素子搭載用基板１００に、半導体素子３００がフリップチップ接続された構成を有する。
【００１９】
素子搭載用基板１００は、基材１０と、配線層２０と、下面側配線層５０と、はんだボール４０，４２と、絶縁層６０と、下面側絶縁層６２と、を備える。また、素子搭載用基板１００は、合金層３０を備える（図２参照）。
【００２０】
基材１０は、コア基材として機能する。基材１０は、例えば、ＢＴレジン等のメラミン誘導体、液晶ポリマー、エポキシ樹脂、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の熱硬化性樹脂で形成することができる。また、素子搭載用基板１００の放熱性向上の観点から、基材１０は高熱伝導性を有することが望ましい。このため、基材１０は、銀、ビスマス、銅、アルミニウム、マグネシウム、錫、亜鉛、およびこれらの合金や、シリカ、アルミナ、窒化ケイ素、窒化アルミニウムなどを高熱伝導性フィラーとして含有することが好ましい。基材１０の厚さは、例えば約１００μｍである。
【００２１】
配線層２０は、所定パターンを有し、基材１０の一方の主表面（本実施形態では、半導体素子３００の搭載面側）に設けられている。配線層２０は、銅（Ｃｕ）からなり、配線領域２０ａとこの配線領域２０ａに接続された電極領域２０ｂ（ランド領域ともいう）とを含む。配線領域２０ａは、回路配線の引き回しなどを行うためのものであり、電極領域２０ｂは、配線層２０と半導体素子３００との接続に用いられる。電極領域２０ｂは、はんだボール４０との密着性を高めるために、はんだボール４０と接する側の主表面が粗面である。本実施形態では、電極領域２０ｂと配線領域２０ａの一部とを含むように、配線層２０に粗面領域２１が設けられている（図２参照）。配線層２０の厚さは、例えば約１０〜２５μｍである。
【００２２】
また、電極領域２０ｂは、はんだボール４０と接する表層部分に合金層３０（図２参照）を有する。合金層３０は、配線層２０に搭載したはんだボール４０をリフローにより溶融させた際に形成される。リフロー処理を実施すると、マイグレーション現象によりはんだボール４０のＳｎが配線層２０に移動し、はんだボール４０のＳｎと配線層２０のＣｕとが反応して、ＣｕとＳｎの合金であるＣｕＳｎ合金を含む合金層３０が形成される。したがって、合金層３０は、はんだボール４０のバルクよりもＣｕ濃度が高く、かつ配線層２０のバルクよりもＳｎ濃度が高い部分と定義することができる。合金層３０は、電極領域２０ｂの、はんだボール４０と接する側の表層に形成されるため、その表面は当然に粗面領域２１の凹凸に対応した粗面となっている。
【００２３】
下面側配線層５０（配線層）は、所定パターンを有し、基材１０の他方の主表面に設けられている。下面側配線層５０は、銅（Ｃｕ）からなり、配線層２０と同様に、配線領域５０ａとこの配線領域５０ａに接続された電極領域５０ｂとを含む。下面側配線層５０の厚さは、例えば約１０〜２５μｍである。
【００２４】
基材１０の所定位置には、基材１０を貫通するビア導体５２が設けられている。ビア導体５２は、例えば、銅めっきにより形成される。ビア導体５２により、配線層２０と下面側配線層５０とが電気的に接続されている。
【００２５】
絶縁層６０は、配線層２０の電極領域２０ｂの周囲に設けられている。本実施形態では、絶縁層６０は、配線層２０を覆うように基材１０の一方の主表面に設けられており、絶縁層６０によって配線層２０の酸化などが防止される。また、絶縁層６０には電極領域２０ｂが露出するように開口部６０ａが形成されている。絶縁層６０は、例えばフォトソルダーレジストにより形成され、その厚さは、例えば約２０〜５０μｍである。絶縁層６０の開口部６０ａの径は、約０．１〜０．２ｍｍである。
【００２６】
下面側絶縁層６２は、下面側配線層５０を覆うように基材１０の他方の主表面に設けられており、下面側絶縁層６２によって下面側配線層５０の酸化などが防止される。下面側絶縁層６２には、下面側配線層５０の電極領域５０ｂが露出するように下面側開口部６２ａが形成されている。下面側絶縁層６２は、例えばフォトソルダーレジストにより形成され、その厚さは、例えば約２０〜５０μｍである。下面側開口部６２ａの径は、約０．１５〜１．０ｍｍである。
【００２７】
はんだボール４０は、絶縁層６０の開口部６０ａ内にて配線層２０の電極領域２０ｂに接続されている。はんだボール４０は、スズ（Ｓｎ）を含むはんだからなり、例えば鉛（Ｐｂ）を含まない、いわゆる鉛フリーはんだからなる。はんだボール４０を形成するはんだの例としては、Ｓｎ−３．０Ａｇ−０．５Ｃｕ系はんだを挙げることができる。はんだボール４０は、半導体素子３００の素子電極３０２（図２参照）（被接続端子）と、配線層２０の電極領域２０ｂとを電気的に接続する接続部材としての役割を果たす。
【００２８】
はんだボール４２は、下面側絶縁層６２の下面側開口部６２ａ内にて下面側配線層５０の電極領域５０ｂに接続されている。はんだボール４２は、はんだボール４０と同様の材質を有する。はんだボール４２は、マザーボードやプリント基板のような実装基板の接続端子（被接続端子）と、下面側配線層５０の電極領域とを電気的に接続する接続部材としての役割を果たす。はんだボール４２によって、半導体モジュール１が図示しない実装基板に電気的に接続される。
【００２９】
このような構成を備えた素子搭載用基板１００に半導体素子３００が搭載されて、半導体モジュール１が形成される。本実施形態に係る半導体モジュール１では、半導体素子３００が素子搭載用基板１００にフリップチップ接続されている。具体的には、金（Ａｕ）などからなる導電性バンプ３１０が形成された半導体素子３００の電極形成面がフェイスダウンされ、導電性バンプ３１０がはんだボール４０を介して配線層２０に電気的に接続されている。
【００３０】
半導体素子３００の電極形成面には、アルミニウム（Ａｌ）などからなる素子電極３０２が形成されており、素子電極３０２の表面に導電性バンプ３１０が設けられている。半導体素子３００の具体例としては、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップが挙げられる。半導体素子３００と絶縁層６０との間には、エポキシ樹脂から成るアンダーフィル１２０が充填されている。
【００３１】
封止樹脂１１０は、素子搭載用基板１００の上面と半導体素子３００とを封止している。封止樹脂１１０は、例えばエポキシ樹脂を用いて、トランスファーモールド法により形成される。
【００３２】
続いて、図３を用いて配線層２０とはんだボール４０の接続構造について詳細に説明する。図３は、図２における配線層とはんだボールの接続部分周囲の構造を示す拡大断面図である。
【００３３】
図３に示すように、配線層２０の電極領域２０ｂと配線領域２０ａの一部とには、粗面領域２１が設けられている。粗面領域２１は、電極領域２０ｂの主表面の表面粗さＲｍａｘが合金層３０の層厚よりも大きくなるように設定されている。配線層２０の表面粗さは、触針式表面形状測定器で計測するか、あるいは、断面ＳＥＭ（走査電子顕微鏡）像などから計測することができる。本実施形態では、例えば、開口部６０ａの径が約０．２ｍｍであった場合、電極領域２０ｂの主表面の表面粗さＲｍａｘは開口部６０ａ内の約０．２ｍｍφの範囲で測定され、その値は約５μｍである。また、合金層３０の層厚は約１〜３μｍである。ここで、前記「合金層３０の層厚」は、例えば、合金層３０の平均厚さである。このように、電極領域２０ｂの表面粗さＲｍａｘが合金層３０の層厚よりも大きくなるように粗面領域２１が形成されているため、合金層３０は、配線層２０の主表面に直交する断面形状が蛇行した形状となる。
【００３４】
上述のように、合金層３０は、配線層２０のＣｕとはんだボール４０のＳｎとで形成されるＣｕＳｎ合金を含む。このＣｕＳｎ合金はＣｕやＳｎと比べて脆いため、配線層２０やはんだボール４０と比べて合金層３０にはクラック（亀裂）が発生しやすい。そのため、電極領域２０ｂに粗面領域２１が設けられておらず、合金層３０の断面形状が配線層２０の主表面に平行に延びる直線形状であった場合には、合金層３０に発生したクラックが配線層２０に平行な方向に進行しやすく、そのため発生したクラックが大きくなってしまう可能性が高かった。これに対し、合金層３０の断面形状が蛇行形状である場合には、ＣｕＳｎ合金よりも剛性の高いＣｕからなり、電極領域２０ｂにおける合金層３０の下方に位置する下層部２２と、ＣｕＳｎ合金よりも剛性の高いＳｎを合金層３０よりも高い割合で含むはんだボール４０とが、あたかも合金層３０に陥入したような形状となる。したがって、下層部２２またははんだボール４０によって、合金層３０に発生したクラックの平行方向への進行を阻止することができる。これにより、合金層３０に発生したクラックが大きくなることを回避することができ、その結果、素子搭載用基板１００と半導体素子３００との接続信頼性が向上して、半導体モジュール１の実装信頼性が向上する。
【００３５】
ここで、はんだボール４０は、配線層２０の主表面に平行な方向で、合金層３０を挟んで下層部２２と対向する部分を有していてもよい。すなわち、はんだボール４０のうち、電極領域２０ｂの主表面の凹部３２に進入した部分と、下層部２２のはんだボール４０側に突出した凸部２４とが、配線層２０の主表面に平行な方向（図３における左右方向）で合金層３０を挟んで対向していてもよい。この場合には、合金層３０に発生したクラックの大型化をより確実に阻止することができる。
【００３６】
また、電極領域２０ｂの粗面の凸部３４は、その頂面が配線領域２０ａの絶縁層６０側の主表面と略面一な平面であってもよい。この場合には、凸部３４の両側面の合金層３０同士が接触するのを回避できるため、凸部３４における合金層３０の厚さを他の領域の厚さと等しくすることができ、したがって合金層３０の層厚を均一にすることができる。その結果、クラックの発生が合金層３０の特定箇所に集中するのを防ぐことができる。この場合、凸部３４の頂面は、配線層２０の主表面と直交する断面で、その幅が合金層３０の層厚の約２倍以上であることが好ましい。この場合には、より確実に合金層３０の厚さを均一にすることができる。さらに、合金層３０と下層部２２との界面における凸部２４の頂面が、配線層２０の主表面と略平行な平面であってもよい。この場合にも、合金層３０の凸部３４において、凸部３４の両側の合金層３０同士が接触するのを回避できるため、凸部３４における合金層３０の厚さを均一にすることができる。
【００３７】
（素子搭載用基板および半導体モジュールの製造方法）
実施形態１に係る半導体モジュール１の製造方法について図４および図５を参照して説明する。図４（Ａ）〜（Ｄ）、図５（Ａ）、（Ｂ）は、半導体モジュールの製造方法を示す工程断面図である。
【００３８】
まず、図４（Ａ）に示すように、一方の主表面に銅箔２５が貼り付けられた基材１０を用意する。銅箔２５は、配線層２０の厚さ以上の厚さを有する。なお、図１に示したように、基材１０にはビア導体５２が設けられているが、このビア導体５２は従来公知の方法で形成することができるため、その説明は省略する。
【００３９】
次に、図４（Ｂ）に示すように、フォトリソグラフィ法により、銅箔２５の主表面に、配線領域２０ａおよび電極領域２０ｂを含む配線層２０（図２参照）の形成予定領域に対応したパターンに合わせてレジスト２００（マスク）を選択的に形成する。具体的には、ラミネーター装置を用いて銅箔２５に所定膜厚のレジスト膜を貼り付け、配線層２０のパターンを有するフォトマスクを用いて露光した後、現像することによって、銅箔２５の上にレジスト２００が選択的に形成される。なお、レジストとの密着性向上のために、レジスト膜のラミネート前に、銅箔２５の表面に研磨、洗浄等の前処理を必要に応じて施すことが望ましい。
【００４０】
ここで、レジスト２００には、複数の貫通孔２００ａが設けられている。この複数の貫通孔２００ａは、レジスト２００の部分概略平面図である図６に示すように、電極領域２０ｂあるいは絶縁層６０の開口部６０ａ（図２参照）に対応するＡ領域内と、その周囲に設けられている。
【００４１】
次に、図４（Ｃ）に示すように、レジスト２００をマスクとして塩化第二鉄溶液などの薬液を用いたウェットエッチング処理を行うことにより、銅箔２５を選択的に除去して配線領域２０ａおよび電極領域２０ｂを含む配線層２０を形成する。このとき、貫通孔２００ａ内にも薬液が進入するため、銅箔２５のうち貫通孔２００ａによって露出した部分もエッチングされる。ここで、貫通孔２００ａ内では、他の領域に比べて薬液の循環効率が低いため、他の領域に比べて薬液による銅箔２５の侵食速度が遅くなる。そのため、銅箔２５のうち貫通孔２００ａによって露出した部分は、配線層２０のパターニング時に基材１０側まで侵食されない。その結果、配線層２０の電極領域２０ｂの表面には、貫通孔２００ａに対応する凹部３２とその間の凸部３４（図３参照）とが形成された状態となる。凸部３４の頂部は、配線層２０の配線領域２０ａの主表面と略同じ高さとなる。このようにして、配線層２０の電極領域２０ｂの表面に粗化処理が施される。この方法によれば、配線層２０の形成と電極領域２０ｂ表面の粗化とを一括して実施することができる。配線層２０を形成した後、レジスト２００を、剥離剤を用いて剥離する。
【００４２】
次に、図４（Ｄ）に示すように、基材１０の一方の主表面にフォトソルダーレジストを積層した後、周知のフォトリソグラフィ法を用いて、配線層２０の電極領域２０ｂが露出するような開口部６０ａを有する絶縁層６０を形成する。本実施形態では、レジスト２００の貫通孔２００ａが電極領域２０ｂに対応する領域の周囲にまで設けられている。そのため、配線領域２０ａのうち電極領域２０ｂに隣接する領域にも粗化処理が施されて、当該領域の表面に凹凸が形成されている。これにより、電極領域２０ｂの周囲において、絶縁層６０と配線層２０との接触面積が増大して、両者の密着性が向上する。したがって、配線層２０と絶縁層６０とが剥離する可能性を低減することができる。
【００４３】
次に、図５（Ａ）に示すように、絶縁層６０の開口部６０ａにおいて、例えばスクリーン印刷法により、配線層２０の電極領域２０ｂにはんだボール４０を搭載する。具体的には、樹脂とはんだ材をペースト状にしたはんだペーストをスクリーンマスクにより所望の箇所に印刷してはんだボール４０を形成する。そして、素子電極３０２に導電性バンプ３１０が設けられた半導体素子３００を素子搭載用基板１００上に搭載し、リフロー工程によりはんだボール４０を溶融して、導電性バンプ３１０とはんだボール４０とを接合することで、はんだボール４０を介して電極領域２０ｂと素子電極３０２とを電気的に接続する。配線層２０の電極領域２０ｂと半導体素子３００の素子電極３０２とを電気的に接続するリフロー工程では、はんだボール４０に含まれるＳｎが配線層２０側に移動して、配線層２０のＣｕとはんだボール４０のＳｎとが反応し、電極領域２０ｂにＣｕとＳｎとの合金を含む合金層３０が形成される。
【００４４】
本実施形態では、電極領域２０ｂの主表面のＲｍａｘが合金層３０の厚さよりも大きくなるように電極領域２０ｂの主表面が粗化される。これにより、配線層２０の主表面に直交する断面に現れる合金層３０の形状を蛇行形状とすることができる。また、レジスト２００に設けられた複数の貫通孔２００ａは、粗化処理によって電極領域２０ｂに形成される凸部３４の頂面が平面となるように、それぞれの間隔を設定することができる。これにより、凸部３４の両側面の合金層３０同士が接触するのを回避できるため、合金層３０の厚さを均一にすることができる。また、複数の貫通孔２００ａは、それぞれの間隔が合金層３０の層厚の約２倍以上となるように設定されることが好ましい。この場合には、より確実に凸部３４の両側面の合金層３０同士が接触するのを回避することができる。
【００４５】
図示は省略するが、上述の各工程と同様にして、下面側配線層５０と、下面側絶縁層６２と、はんだボール４２とが形成される。以上の工程により、素子搭載用基板１００が製造される。
【００４６】
続いて、図５（Ｂ）に示すように、半導体素子３００と絶縁層６０との間にアンダーフィル１２０が充填され、半導体素子３００が封止樹脂１１０によって封止される。以上の工程により、実施形態１に係る半導体モジュール１を製造することができる。
【００４７】
以上説明したように、実施形態１に係る半導体モジュール１は、Ｃｕからなる電極領域２０ｂの主表面が粗面であり、電極領域２０ｂのはんだボール４０と接する表層部分にはＣｕＳｎ合金を含む合金層３０が設けられている。そして、電極領域２０ｂの主表面の表面粗さＲｍａｘが合金層３０の層厚よりも大きい。そのため、合金層３０は、配線層２０の主表面に直交する断面形状が蛇行形状となる。これにより、合金層３０に発生したクラックの配線層２０に平行な方向への進行を防ぐことができるため、クラックが大きくなることを回避することができる。また、合金層３０に生じるクラックの長さが同じであった場合、合金層３０が平坦面形状である場合よりも凹凸を有する形状である場合の方が、配線層２０の主表面に平行な方向のクラック長さが短くなる。そのため、素子搭載用基板１００と半導体素子３００との接続信頼性を向上させることができ、ひいては半導体モジュール１の実装信頼性を向上させることができる。
【００４８】
また、電極領域２０ｂの表面にＮｉ／Ａｕ層などの金めっき層を設けることで素子搭載用基板１００と半導体素子３００との接続信頼性を向上させる場合と比べて、より安価な構成で両者の接続信頼性の向上を図ることができる。
【００４９】
また、はんだボール４０は、配線層２０の主表面に平行な方向で、合金層３０を挟んで下層部２２と対向する部分を有してもよい。この場合には、合金層３０に発生したクラックが水平方向に進行するのをより確実に阻止することができるため、合金層３０に発生したクラックの大型化をより確実に阻止することができる。また、電極領域２０ｂの粗面の凸部３４は、その頂面が配線領域２０ａの主表面と略面一な平面であってもよい。この場合には、凸部３４における合金層３０の厚さを他の領域の厚さと等しくすることができるため、合金層３０の層厚を均一にすることができる。そして、これにより、クラックの発生が合金層３０の特定箇所に集中するのを防ぐことができるため、素子搭載用基板１００と半導体素子３００との接続信頼性をさらに向上させることができる。
【００５０】
さらに、本実施形態では、電極領域２０ｂの形成予定領域に対応する部分に貫通孔２００ａが設けられたレジスト２００を用いて配線層２０を形成している。そのため、レジスト２００の形成と同時に電極領域２０ｂの粗化処理を実施することができるため、製造工程数の増大を回避することができる。
【００５１】
（実施形態２）
次に、上述の実施形態１に係る半導体モジュール１を備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。
【００５２】
図７は実施形態２に係る携帯電話の構成を示す図である。携帯電話１１１１は、第１の筐体１１１２と第２の筐体１１１４が可動部１１２０によって連結される構造になっている。第１の筐体１１１２と第２の筐体１１１４は可動部１１２０を軸として回動可能である。第１の筐体１１１２には文字や画像等の情報を表示する表示部１１１８やスピーカ部１１２４が設けられている。第２の筐体１１１４には操作用ボタンなどの操作部１１２２やマイク部１１２６が設けられている。実施形態１に係る半導体モジュール１はこうした携帯電話１１１１の内部に搭載されている。
【００５３】
図８は図７に示した携帯電話の部分断面図（第１の筐体１１１２の断面図）である。上述の実施形態１に係る半導体モジュール１は、はんだボール４２を介してプリント基板１１２８に搭載され、こうしたプリント基板１１２８を介して表示部１１１８などと電気的に接続されている。また、半導体モジュール１の裏面側（はんだボール４２とは反対側の面）には金属基板などの放熱基板１１１６が設けられ、たとえば、半導体モジュール１から発生する熱を第１の筐体１１１２内部に篭もらせることなく、効率的に第１の筐体１１１２の外部に放熱することができるようになっている。
【００５４】
本発明の実施形態１に係る半導体モジュール１によれば、素子搭載用基板１００と半導体素子３００との接続信頼性を高めることができ、したがって半導体モジュール１の実装信頼性を高めることができる。そのため、こうした半導体モジュール１を搭載した本実施形態に係る携帯機器について、動作信頼性の向上を図ることができる。また、実施形態１で示したＣＳＰプロセスにより製造された半導体モジュール１は薄型化・小型化されるので、こうした半導体モジュール１を搭載した携帯機器の薄型化・小型化を図ることができる。
【００５５】
本発明は、上述の実施形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
【００５６】
例えば、実施形態１では、素子搭載用基板１００上に設けた配線層２０の電極領域２０ｂとはんだボール４０との接続構造を例としたが、本発明はこれに限られない。例えば、半導体モジュール１（電子部品）と実装基板の接続に用いられるはんだボール４２と、下面側配線層５０の電極領域５０ｂとの接続構造に実施形態１の接続構造を適用することができる。すなわち、電極領域５０ｂは、はんだボール４２と接する側の主表面が粗面であり、はんだボール４２と接する表層部分にＣｕとＳｎの合金を含む合金層を有し、主表面の表面粗さＲｍａｘが合金層の層厚よりも大きくなるように設定されている。このような場合にも、実施形態１の効果を享受することができる。なお、例えば下面側開口部６２ａの径が１．０ｍｍであった場合、電極領域２０ｂの表面粗さＲｍａｘは、下面側開口部６２ａ内の約１．０ｍｍφの範囲で測定される。
【００５７】
また、半導体モジュール１は、図９に示すような構造であってもよい。図９は、変形例に係る半導体モジュールの構成を示す概略断面図である。図９に示す変形例に係る半導体モジュール１と、実施形態１に係る半導体モジュール１との主な相違点は、変形例に係る半導体モジュール１の素子搭載用基板１００が基材と下面側配線層５０とを有さず、配線層２０（リードフレーム）の裏面側にはんだボール４２が直接搭載されている点である。この場合には、配線層２０とはんだボール４２との接続構造に、実施形態１の接続構造が適用される。また、他の相違点として、変形例に係る半導体モジュール１では、半導体素子３００がフィルム接着剤１３０を介して配線層２０の主表面に固定されており、また、半導体素子３００の素子電極と配線層２０の電極領域２０ｂとが金線３２０によりワイヤボンディング接続されている。配線層２０の半導体素子３００側には封止樹脂１１０が積層され、配線層２０のはんだボール４２が搭載された側には下面側絶縁層６２が積層されている。
【００５８】
さらに、はんだボール４２と実装基板側の接続端子との接続構造、あるいは、半導体素子３００の素子電極３０２とはんだボール４０との接続構造に実施形態１の接続構造を適用してもよい。これらの場合にも、上述の効果を享受することができる。
【符号の説明】
【００５９】
１ 半導体モジュール、 １０ 基材、 ２０ 配線層、 ２０ａ 配線領域、 ２０ｂ 電極領域、 ２１ 粗面領域、 ３０ 合金層、 ４０，４２ はんだボール、 ５０ 下面側配線層、 ５０ａ 配線領域、 ５０ｂ 電極領域、 １００ 素子搭載用基板、 ３００ 半導体素子。
【技術分野】
【０００１】
本発明は、半導体モジュールおよびその製造方法、ならびに携帯機器に関する。
【背景技術】
【０００２】
携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化、高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。こうした要求に対応するため、ＣＳＰ（Chip Size Package）と呼ばれるパッケージ技術が種々開発されている。
【０００３】
こうしたパッケージの例として、ＢＧＡ（Ball Grid Array）が知られている。ＢＧＡは、パッケージ用基板（素子搭載用基板）の上に半導体チップ（半導体素子）を実装し、それを樹脂モールディングした後、反対側の面に外部端子としてはんだボールをエリア状に形成したものである。
【０００４】
このようなＢＧＡ型の半導体モジュールは、一般に、基板の表面に設けられた配線層、およびこの配線層を保護するソルダーレジスト層を含むパッケージ用基板と、ソルダーレジスト層の開口部において露出した配線層の電極領域に電気的に接続されたはんだバンプとを備えている。
【０００５】
特許文献１には、このような半導体モジュールに用いられるパッケージ用基板において、粗化面を有するはんだパッド用導電回路（配線層）上に防錆層を設け、防錆層上にソルダーレジスト層を設けた構成が開示されている。このように、はんだパッド用導電回路上に防錆層を設けたことで、はんだパッド導電回路の変質が防止されるため、ソルダーレジスト層との密着性に優れた粗化面形状を保持することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−３１５８５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述のパッケージ用基板において、一般に、配線層は銅（Ｃｕ）からなる。また、半導体チップをパッケージ用基板に接続するためのはんだバンプは、スズ（Ｓｎ）を含む合金からなる。そのため、配線層の電極領域にはんだバンプを介して半導体チップが搭載されると、配線層におけるはんだバンプとの接続領域に、配線層のＣｕとはんだのＳｎとの合金からなる合金層が形成される。また、半導体モジュールを実装基板に接続するためのはんだバンプと配線層との間にも、同様の合金層が形成される。このＣｕとＳｎの合金は比較的脆いため、合金層にクラックが発生しやすいという問題があった。そして、この問題は、素子搭載用基板と半導体素子との接続信頼性や素子搭載用基板と実装基板との接続信頼性を向上させ、ひいては半導体モジュールの実装信頼性を向上させる上で大きな障害となっていた。
【０００８】
本発明は上記事情に鑑みなされたものであって、その目的とするところは、半導体モジュールの実装信頼性を向上させる技術を提供することにある。
【課題を解決するための手段】
【０００９】
本発明のある態様は、半導体モジュールである。当該半導体モジュールは、配線領域とこれに接続された電極領域を含み、Ｃｕからなる配線層と、電極領域と被接続端子とを電気的に接続し、Ｓｎを含む接続部材と、を備え、電極領域は、接続部材と接する側の主表面が粗面であり、接続部材と接する表層部分にＣｕとＳｎの合金を含む合金層を有し、主表面の表面粗さＲｍａｘが合金層の層厚よりも大きいことを特徴とする。
【００１０】
この態様によれば、半導体モジュールの実装信頼性を向上させることができる。
【００１１】
上記態様において、接続部材は、配線層の主表面に平行な方向で、合金層を挟んで電極領域における合金層の下方に位置する下層部と対向する部分を有してもよい。また、上記態様において、電極領域の粗面の凸部は、その頂面が配線領域の主表面と略面一な平面であってもよい。また、上記態様において、被接続端子は、半導体素子の素子電極であり、半導体素子が配線層にフリップチップ接続されてもよい。
【００１２】
本発明の他の態様は携帯機器である。当該携帯機器は、上述したいずれかの態様の半導体モジュールを搭載したことを特徴とする。
【００１３】
本発明のさらに他の態様は、半導体モジュールの製造方法である。当該半導体モジュールの製造方法は、一方の主表面にＣｕからなる金属層が設けられた基材を用意する工程と、金属層における、配線領域および電極領域を含む配線層の形成予定領域を被覆するマスクであって、電極領域の形成予定領域に対応する部分に複数の貫通孔が設けられたマスクを金属層の上に形成する工程と、マスクを用いて金属層を選択的に除去して配線層を形成するとともに、電極領域の主表面に粗化処理を施す工程と、電極領域にＳｎを含む接続部材を搭載するとともに溶融し、当該接続部材を介して電極領域と被接続端子とを電気的に接続する工程と、を含むことを特徴とする。
【００１４】
上記態様において、接続部材を溶融した際に、電極領域の接続部材と接する表層部分に配線層のＣｕと接続部材のＳｎとの合金を含む合金層が形成され、粗化処理を施す工程において、電極領域の主表面の表面粗さＲｍａｘが合金層の層厚よりも大きくなるように、電極領域の主表面を粗化してもよい。また、上記態様において、マスクに設けられた複数の貫通孔は、それぞれの間隔が合金層の層厚の２倍以上となるように設定されてもよい。
【発明の効果】
【００１５】
本発明によれば、半導体モジュールの実装信頼性を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】実施形態１に係る半導体モジュールの構成を示す概略断面図である。
【図２】図１に示したＸ領域の拡大断面図である。
【図３】図２における配線層とはんだボールの接続部分周囲の構造を示す拡大断面図である。
【図４】図４（Ａ）〜（Ｄ）は、半導体モジュールの製造方法を示す工程断面図である。
【図５】図５（Ａ）、（Ｂ）は、半導体モジュールの製造方法を示す工程断面図である。
【図６】レジストの部分概略平面図である。
【図７】実施形態２に係る携帯電話の構成を示す図である。
【図８】図７に示した携帯電話の部分断面図である。
【図９】変形例に係る半導体モジュールの構成を示す概略断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１８】
（実施形態１）
図１は、実施形態１に係る半導体モジュールの構成を示す概略断面図である。また、図２は、図１に示したＸ領域の拡大断面図である。図１に示すように、本実施形態に係る半導体モジュール１は、素子搭載用基板１００に、半導体素子３００がフリップチップ接続された構成を有する。
【００１９】
素子搭載用基板１００は、基材１０と、配線層２０と、下面側配線層５０と、はんだボール４０，４２と、絶縁層６０と、下面側絶縁層６２と、を備える。また、素子搭載用基板１００は、合金層３０を備える（図２参照）。
【００２０】
基材１０は、コア基材として機能する。基材１０は、例えば、ＢＴレジン等のメラミン誘導体、液晶ポリマー、エポキシ樹脂、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の熱硬化性樹脂で形成することができる。また、素子搭載用基板１００の放熱性向上の観点から、基材１０は高熱伝導性を有することが望ましい。このため、基材１０は、銀、ビスマス、銅、アルミニウム、マグネシウム、錫、亜鉛、およびこれらの合金や、シリカ、アルミナ、窒化ケイ素、窒化アルミニウムなどを高熱伝導性フィラーとして含有することが好ましい。基材１０の厚さは、例えば約１００μｍである。
【００２１】
配線層２０は、所定パターンを有し、基材１０の一方の主表面（本実施形態では、半導体素子３００の搭載面側）に設けられている。配線層２０は、銅（Ｃｕ）からなり、配線領域２０ａとこの配線領域２０ａに接続された電極領域２０ｂ（ランド領域ともいう）とを含む。配線領域２０ａは、回路配線の引き回しなどを行うためのものであり、電極領域２０ｂは、配線層２０と半導体素子３００との接続に用いられる。電極領域２０ｂは、はんだボール４０との密着性を高めるために、はんだボール４０と接する側の主表面が粗面である。本実施形態では、電極領域２０ｂと配線領域２０ａの一部とを含むように、配線層２０に粗面領域２１が設けられている（図２参照）。配線層２０の厚さは、例えば約１０〜２５μｍである。
【００２２】
また、電極領域２０ｂは、はんだボール４０と接する表層部分に合金層３０（図２参照）を有する。合金層３０は、配線層２０に搭載したはんだボール４０をリフローにより溶融させた際に形成される。リフロー処理を実施すると、マイグレーション現象によりはんだボール４０のＳｎが配線層２０に移動し、はんだボール４０のＳｎと配線層２０のＣｕとが反応して、ＣｕとＳｎの合金であるＣｕＳｎ合金を含む合金層３０が形成される。したがって、合金層３０は、はんだボール４０のバルクよりもＣｕ濃度が高く、かつ配線層２０のバルクよりもＳｎ濃度が高い部分と定義することができる。合金層３０は、電極領域２０ｂの、はんだボール４０と接する側の表層に形成されるため、その表面は当然に粗面領域２１の凹凸に対応した粗面となっている。
【００２３】
下面側配線層５０（配線層）は、所定パターンを有し、基材１０の他方の主表面に設けられている。下面側配線層５０は、銅（Ｃｕ）からなり、配線層２０と同様に、配線領域５０ａとこの配線領域５０ａに接続された電極領域５０ｂとを含む。下面側配線層５０の厚さは、例えば約１０〜２５μｍである。
【００２４】
基材１０の所定位置には、基材１０を貫通するビア導体５２が設けられている。ビア導体５２は、例えば、銅めっきにより形成される。ビア導体５２により、配線層２０と下面側配線層５０とが電気的に接続されている。
【００２５】
絶縁層６０は、配線層２０の電極領域２０ｂの周囲に設けられている。本実施形態では、絶縁層６０は、配線層２０を覆うように基材１０の一方の主表面に設けられており、絶縁層６０によって配線層２０の酸化などが防止される。また、絶縁層６０には電極領域２０ｂが露出するように開口部６０ａが形成されている。絶縁層６０は、例えばフォトソルダーレジストにより形成され、その厚さは、例えば約２０〜５０μｍである。絶縁層６０の開口部６０ａの径は、約０．１〜０．２ｍｍである。
【００２６】
下面側絶縁層６２は、下面側配線層５０を覆うように基材１０の他方の主表面に設けられており、下面側絶縁層６２によって下面側配線層５０の酸化などが防止される。下面側絶縁層６２には、下面側配線層５０の電極領域５０ｂが露出するように下面側開口部６２ａが形成されている。下面側絶縁層６２は、例えばフォトソルダーレジストにより形成され、その厚さは、例えば約２０〜５０μｍである。下面側開口部６２ａの径は、約０．１５〜１．０ｍｍである。
【００２７】
はんだボール４０は、絶縁層６０の開口部６０ａ内にて配線層２０の電極領域２０ｂに接続されている。はんだボール４０は、スズ（Ｓｎ）を含むはんだからなり、例えば鉛（Ｐｂ）を含まない、いわゆる鉛フリーはんだからなる。はんだボール４０を形成するはんだの例としては、Ｓｎ−３．０Ａｇ−０．５Ｃｕ系はんだを挙げることができる。はんだボール４０は、半導体素子３００の素子電極３０２（図２参照）（被接続端子）と、配線層２０の電極領域２０ｂとを電気的に接続する接続部材としての役割を果たす。
【００２８】
はんだボール４２は、下面側絶縁層６２の下面側開口部６２ａ内にて下面側配線層５０の電極領域５０ｂに接続されている。はんだボール４２は、はんだボール４０と同様の材質を有する。はんだボール４２は、マザーボードやプリント基板のような実装基板の接続端子（被接続端子）と、下面側配線層５０の電極領域とを電気的に接続する接続部材としての役割を果たす。はんだボール４２によって、半導体モジュール１が図示しない実装基板に電気的に接続される。
【００２９】
このような構成を備えた素子搭載用基板１００に半導体素子３００が搭載されて、半導体モジュール１が形成される。本実施形態に係る半導体モジュール１では、半導体素子３００が素子搭載用基板１００にフリップチップ接続されている。具体的には、金（Ａｕ）などからなる導電性バンプ３１０が形成された半導体素子３００の電極形成面がフェイスダウンされ、導電性バンプ３１０がはんだボール４０を介して配線層２０に電気的に接続されている。
【００３０】
半導体素子３００の電極形成面には、アルミニウム（Ａｌ）などからなる素子電極３０２が形成されており、素子電極３０２の表面に導電性バンプ３１０が設けられている。半導体素子３００の具体例としては、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップが挙げられる。半導体素子３００と絶縁層６０との間には、エポキシ樹脂から成るアンダーフィル１２０が充填されている。
【００３１】
封止樹脂１１０は、素子搭載用基板１００の上面と半導体素子３００とを封止している。封止樹脂１１０は、例えばエポキシ樹脂を用いて、トランスファーモールド法により形成される。
【００３２】
続いて、図３を用いて配線層２０とはんだボール４０の接続構造について詳細に説明する。図３は、図２における配線層とはんだボールの接続部分周囲の構造を示す拡大断面図である。
【００３３】
図３に示すように、配線層２０の電極領域２０ｂと配線領域２０ａの一部とには、粗面領域２１が設けられている。粗面領域２１は、電極領域２０ｂの主表面の表面粗さＲｍａｘが合金層３０の層厚よりも大きくなるように設定されている。配線層２０の表面粗さは、触針式表面形状測定器で計測するか、あるいは、断面ＳＥＭ（走査電子顕微鏡）像などから計測することができる。本実施形態では、例えば、開口部６０ａの径が約０．２ｍｍであった場合、電極領域２０ｂの主表面の表面粗さＲｍａｘは開口部６０ａ内の約０．２ｍｍφの範囲で測定され、その値は約５μｍである。また、合金層３０の層厚は約１〜３μｍである。ここで、前記「合金層３０の層厚」は、例えば、合金層３０の平均厚さである。このように、電極領域２０ｂの表面粗さＲｍａｘが合金層３０の層厚よりも大きくなるように粗面領域２１が形成されているため、合金層３０は、配線層２０の主表面に直交する断面形状が蛇行した形状となる。
【００３４】
上述のように、合金層３０は、配線層２０のＣｕとはんだボール４０のＳｎとで形成されるＣｕＳｎ合金を含む。このＣｕＳｎ合金はＣｕやＳｎと比べて脆いため、配線層２０やはんだボール４０と比べて合金層３０にはクラック（亀裂）が発生しやすい。そのため、電極領域２０ｂに粗面領域２１が設けられておらず、合金層３０の断面形状が配線層２０の主表面に平行に延びる直線形状であった場合には、合金層３０に発生したクラックが配線層２０に平行な方向に進行しやすく、そのため発生したクラックが大きくなってしまう可能性が高かった。これに対し、合金層３０の断面形状が蛇行形状である場合には、ＣｕＳｎ合金よりも剛性の高いＣｕからなり、電極領域２０ｂにおける合金層３０の下方に位置する下層部２２と、ＣｕＳｎ合金よりも剛性の高いＳｎを合金層３０よりも高い割合で含むはんだボール４０とが、あたかも合金層３０に陥入したような形状となる。したがって、下層部２２またははんだボール４０によって、合金層３０に発生したクラックの平行方向への進行を阻止することができる。これにより、合金層３０に発生したクラックが大きくなることを回避することができ、その結果、素子搭載用基板１００と半導体素子３００との接続信頼性が向上して、半導体モジュール１の実装信頼性が向上する。
【００３５】
ここで、はんだボール４０は、配線層２０の主表面に平行な方向で、合金層３０を挟んで下層部２２と対向する部分を有していてもよい。すなわち、はんだボール４０のうち、電極領域２０ｂの主表面の凹部３２に進入した部分と、下層部２２のはんだボール４０側に突出した凸部２４とが、配線層２０の主表面に平行な方向（図３における左右方向）で合金層３０を挟んで対向していてもよい。この場合には、合金層３０に発生したクラックの大型化をより確実に阻止することができる。
【００３６】
また、電極領域２０ｂの粗面の凸部３４は、その頂面が配線領域２０ａの絶縁層６０側の主表面と略面一な平面であってもよい。この場合には、凸部３４の両側面の合金層３０同士が接触するのを回避できるため、凸部３４における合金層３０の厚さを他の領域の厚さと等しくすることができ、したがって合金層３０の層厚を均一にすることができる。その結果、クラックの発生が合金層３０の特定箇所に集中するのを防ぐことができる。この場合、凸部３４の頂面は、配線層２０の主表面と直交する断面で、その幅が合金層３０の層厚の約２倍以上であることが好ましい。この場合には、より確実に合金層３０の厚さを均一にすることができる。さらに、合金層３０と下層部２２との界面における凸部２４の頂面が、配線層２０の主表面と略平行な平面であってもよい。この場合にも、合金層３０の凸部３４において、凸部３４の両側の合金層３０同士が接触するのを回避できるため、凸部３４における合金層３０の厚さを均一にすることができる。
【００３７】
（素子搭載用基板および半導体モジュールの製造方法）
実施形態１に係る半導体モジュール１の製造方法について図４および図５を参照して説明する。図４（Ａ）〜（Ｄ）、図５（Ａ）、（Ｂ）は、半導体モジュールの製造方法を示す工程断面図である。
【００３８】
まず、図４（Ａ）に示すように、一方の主表面に銅箔２５が貼り付けられた基材１０を用意する。銅箔２５は、配線層２０の厚さ以上の厚さを有する。なお、図１に示したように、基材１０にはビア導体５２が設けられているが、このビア導体５２は従来公知の方法で形成することができるため、その説明は省略する。
【００３９】
次に、図４（Ｂ）に示すように、フォトリソグラフィ法により、銅箔２５の主表面に、配線領域２０ａおよび電極領域２０ｂを含む配線層２０（図２参照）の形成予定領域に対応したパターンに合わせてレジスト２００（マスク）を選択的に形成する。具体的には、ラミネーター装置を用いて銅箔２５に所定膜厚のレジスト膜を貼り付け、配線層２０のパターンを有するフォトマスクを用いて露光した後、現像することによって、銅箔２５の上にレジスト２００が選択的に形成される。なお、レジストとの密着性向上のために、レジスト膜のラミネート前に、銅箔２５の表面に研磨、洗浄等の前処理を必要に応じて施すことが望ましい。
【００４０】
ここで、レジスト２００には、複数の貫通孔２００ａが設けられている。この複数の貫通孔２００ａは、レジスト２００の部分概略平面図である図６に示すように、電極領域２０ｂあるいは絶縁層６０の開口部６０ａ（図２参照）に対応するＡ領域内と、その周囲に設けられている。
【００４１】
次に、図４（Ｃ）に示すように、レジスト２００をマスクとして塩化第二鉄溶液などの薬液を用いたウェットエッチング処理を行うことにより、銅箔２５を選択的に除去して配線領域２０ａおよび電極領域２０ｂを含む配線層２０を形成する。このとき、貫通孔２００ａ内にも薬液が進入するため、銅箔２５のうち貫通孔２００ａによって露出した部分もエッチングされる。ここで、貫通孔２００ａ内では、他の領域に比べて薬液の循環効率が低いため、他の領域に比べて薬液による銅箔２５の侵食速度が遅くなる。そのため、銅箔２５のうち貫通孔２００ａによって露出した部分は、配線層２０のパターニング時に基材１０側まで侵食されない。その結果、配線層２０の電極領域２０ｂの表面には、貫通孔２００ａに対応する凹部３２とその間の凸部３４（図３参照）とが形成された状態となる。凸部３４の頂部は、配線層２０の配線領域２０ａの主表面と略同じ高さとなる。このようにして、配線層２０の電極領域２０ｂの表面に粗化処理が施される。この方法によれば、配線層２０の形成と電極領域２０ｂ表面の粗化とを一括して実施することができる。配線層２０を形成した後、レジスト２００を、剥離剤を用いて剥離する。
【００４２】
次に、図４（Ｄ）に示すように、基材１０の一方の主表面にフォトソルダーレジストを積層した後、周知のフォトリソグラフィ法を用いて、配線層２０の電極領域２０ｂが露出するような開口部６０ａを有する絶縁層６０を形成する。本実施形態では、レジスト２００の貫通孔２００ａが電極領域２０ｂに対応する領域の周囲にまで設けられている。そのため、配線領域２０ａのうち電極領域２０ｂに隣接する領域にも粗化処理が施されて、当該領域の表面に凹凸が形成されている。これにより、電極領域２０ｂの周囲において、絶縁層６０と配線層２０との接触面積が増大して、両者の密着性が向上する。したがって、配線層２０と絶縁層６０とが剥離する可能性を低減することができる。
【００４３】
次に、図５（Ａ）に示すように、絶縁層６０の開口部６０ａにおいて、例えばスクリーン印刷法により、配線層２０の電極領域２０ｂにはんだボール４０を搭載する。具体的には、樹脂とはんだ材をペースト状にしたはんだペーストをスクリーンマスクにより所望の箇所に印刷してはんだボール４０を形成する。そして、素子電極３０２に導電性バンプ３１０が設けられた半導体素子３００を素子搭載用基板１００上に搭載し、リフロー工程によりはんだボール４０を溶融して、導電性バンプ３１０とはんだボール４０とを接合することで、はんだボール４０を介して電極領域２０ｂと素子電極３０２とを電気的に接続する。配線層２０の電極領域２０ｂと半導体素子３００の素子電極３０２とを電気的に接続するリフロー工程では、はんだボール４０に含まれるＳｎが配線層２０側に移動して、配線層２０のＣｕとはんだボール４０のＳｎとが反応し、電極領域２０ｂにＣｕとＳｎとの合金を含む合金層３０が形成される。
【００４４】
本実施形態では、電極領域２０ｂの主表面のＲｍａｘが合金層３０の厚さよりも大きくなるように電極領域２０ｂの主表面が粗化される。これにより、配線層２０の主表面に直交する断面に現れる合金層３０の形状を蛇行形状とすることができる。また、レジスト２００に設けられた複数の貫通孔２００ａは、粗化処理によって電極領域２０ｂに形成される凸部３４の頂面が平面となるように、それぞれの間隔を設定することができる。これにより、凸部３４の両側面の合金層３０同士が接触するのを回避できるため、合金層３０の厚さを均一にすることができる。また、複数の貫通孔２００ａは、それぞれの間隔が合金層３０の層厚の約２倍以上となるように設定されることが好ましい。この場合には、より確実に凸部３４の両側面の合金層３０同士が接触するのを回避することができる。
【００４５】
図示は省略するが、上述の各工程と同様にして、下面側配線層５０と、下面側絶縁層６２と、はんだボール４２とが形成される。以上の工程により、素子搭載用基板１００が製造される。
【００４６】
続いて、図５（Ｂ）に示すように、半導体素子３００と絶縁層６０との間にアンダーフィル１２０が充填され、半導体素子３００が封止樹脂１１０によって封止される。以上の工程により、実施形態１に係る半導体モジュール１を製造することができる。
【００４７】
以上説明したように、実施形態１に係る半導体モジュール１は、Ｃｕからなる電極領域２０ｂの主表面が粗面であり、電極領域２０ｂのはんだボール４０と接する表層部分にはＣｕＳｎ合金を含む合金層３０が設けられている。そして、電極領域２０ｂの主表面の表面粗さＲｍａｘが合金層３０の層厚よりも大きい。そのため、合金層３０は、配線層２０の主表面に直交する断面形状が蛇行形状となる。これにより、合金層３０に発生したクラックの配線層２０に平行な方向への進行を防ぐことができるため、クラックが大きくなることを回避することができる。また、合金層３０に生じるクラックの長さが同じであった場合、合金層３０が平坦面形状である場合よりも凹凸を有する形状である場合の方が、配線層２０の主表面に平行な方向のクラック長さが短くなる。そのため、素子搭載用基板１００と半導体素子３００との接続信頼性を向上させることができ、ひいては半導体モジュール１の実装信頼性を向上させることができる。
【００４８】
また、電極領域２０ｂの表面にＮｉ／Ａｕ層などの金めっき層を設けることで素子搭載用基板１００と半導体素子３００との接続信頼性を向上させる場合と比べて、より安価な構成で両者の接続信頼性の向上を図ることができる。
【００４９】
また、はんだボール４０は、配線層２０の主表面に平行な方向で、合金層３０を挟んで下層部２２と対向する部分を有してもよい。この場合には、合金層３０に発生したクラックが水平方向に進行するのをより確実に阻止することができるため、合金層３０に発生したクラックの大型化をより確実に阻止することができる。また、電極領域２０ｂの粗面の凸部３４は、その頂面が配線領域２０ａの主表面と略面一な平面であってもよい。この場合には、凸部３４における合金層３０の厚さを他の領域の厚さと等しくすることができるため、合金層３０の層厚を均一にすることができる。そして、これにより、クラックの発生が合金層３０の特定箇所に集中するのを防ぐことができるため、素子搭載用基板１００と半導体素子３００との接続信頼性をさらに向上させることができる。
【００５０】
さらに、本実施形態では、電極領域２０ｂの形成予定領域に対応する部分に貫通孔２００ａが設けられたレジスト２００を用いて配線層２０を形成している。そのため、レジスト２００の形成と同時に電極領域２０ｂの粗化処理を実施することができるため、製造工程数の増大を回避することができる。
【００５１】
（実施形態２）
次に、上述の実施形態１に係る半導体モジュール１を備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。
【００５２】
図７は実施形態２に係る携帯電話の構成を示す図である。携帯電話１１１１は、第１の筐体１１１２と第２の筐体１１１４が可動部１１２０によって連結される構造になっている。第１の筐体１１１２と第２の筐体１１１４は可動部１１２０を軸として回動可能である。第１の筐体１１１２には文字や画像等の情報を表示する表示部１１１８やスピーカ部１１２４が設けられている。第２の筐体１１１４には操作用ボタンなどの操作部１１２２やマイク部１１２６が設けられている。実施形態１に係る半導体モジュール１はこうした携帯電話１１１１の内部に搭載されている。
【００５３】
図８は図７に示した携帯電話の部分断面図（第１の筐体１１１２の断面図）である。上述の実施形態１に係る半導体モジュール１は、はんだボール４２を介してプリント基板１１２８に搭載され、こうしたプリント基板１１２８を介して表示部１１１８などと電気的に接続されている。また、半導体モジュール１の裏面側（はんだボール４２とは反対側の面）には金属基板などの放熱基板１１１６が設けられ、たとえば、半導体モジュール１から発生する熱を第１の筐体１１１２内部に篭もらせることなく、効率的に第１の筐体１１１２の外部に放熱することができるようになっている。
【００５４】
本発明の実施形態１に係る半導体モジュール１によれば、素子搭載用基板１００と半導体素子３００との接続信頼性を高めることができ、したがって半導体モジュール１の実装信頼性を高めることができる。そのため、こうした半導体モジュール１を搭載した本実施形態に係る携帯機器について、動作信頼性の向上を図ることができる。また、実施形態１で示したＣＳＰプロセスにより製造された半導体モジュール１は薄型化・小型化されるので、こうした半導体モジュール１を搭載した携帯機器の薄型化・小型化を図ることができる。
【００５５】
本発明は、上述の実施形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
【００５６】
例えば、実施形態１では、素子搭載用基板１００上に設けた配線層２０の電極領域２０ｂとはんだボール４０との接続構造を例としたが、本発明はこれに限られない。例えば、半導体モジュール１（電子部品）と実装基板の接続に用いられるはんだボール４２と、下面側配線層５０の電極領域５０ｂとの接続構造に実施形態１の接続構造を適用することができる。すなわち、電極領域５０ｂは、はんだボール４２と接する側の主表面が粗面であり、はんだボール４２と接する表層部分にＣｕとＳｎの合金を含む合金層を有し、主表面の表面粗さＲｍａｘが合金層の層厚よりも大きくなるように設定されている。このような場合にも、実施形態１の効果を享受することができる。なお、例えば下面側開口部６２ａの径が１．０ｍｍであった場合、電極領域２０ｂの表面粗さＲｍａｘは、下面側開口部６２ａ内の約１．０ｍｍφの範囲で測定される。
【００５７】
また、半導体モジュール１は、図９に示すような構造であってもよい。図９は、変形例に係る半導体モジュールの構成を示す概略断面図である。図９に示す変形例に係る半導体モジュール１と、実施形態１に係る半導体モジュール１との主な相違点は、変形例に係る半導体モジュール１の素子搭載用基板１００が基材と下面側配線層５０とを有さず、配線層２０（リードフレーム）の裏面側にはんだボール４２が直接搭載されている点である。この場合には、配線層２０とはんだボール４２との接続構造に、実施形態１の接続構造が適用される。また、他の相違点として、変形例に係る半導体モジュール１では、半導体素子３００がフィルム接着剤１３０を介して配線層２０の主表面に固定されており、また、半導体素子３００の素子電極と配線層２０の電極領域２０ｂとが金線３２０によりワイヤボンディング接続されている。配線層２０の半導体素子３００側には封止樹脂１１０が積層され、配線層２０のはんだボール４２が搭載された側には下面側絶縁層６２が積層されている。
【００５８】
さらに、はんだボール４２と実装基板側の接続端子との接続構造、あるいは、半導体素子３００の素子電極３０２とはんだボール４０との接続構造に実施形態１の接続構造を適用してもよい。これらの場合にも、上述の効果を享受することができる。
【符号の説明】
【００５９】
１ 半導体モジュール、 １０ 基材、 ２０ 配線層、 ２０ａ 配線領域、 ２０ｂ 電極領域、 ２１ 粗面領域、 ３０ 合金層、 ４０，４２ はんだボール、 ５０ 下面側配線層、 ５０ａ 配線領域、 ５０ｂ 電極領域、 １００ 素子搭載用基板、 ３００ 半導体素子。
【特許請求の範囲】
【請求項１】
配線領域とこれに接続された電極領域を含み、Ｃｕからなる配線層と、
前記電極領域と被接続端子とを電気的に接続し、Ｓｎを含む接続部材と、を備え、
前記電極領域は、前記接続部材と接する側の主表面が粗面であり、前記接続部材と接する表層部分にＣｕとＳｎの合金を含む合金層を有し、前記主表面の表面粗さＲｍａｘが前記合金層の層厚よりも大きいことを特徴とする半導体モジュール。
【請求項２】
前記接続部材は、前記配線層の主表面に平行な方向で、前記合金層を挟んで前記電極領域における合金層の下方に位置する下層部と対向する部分を有することを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記電極領域の粗面の凸部は、その頂面が前記配線領域の主表面と略面一な平面であることを特徴とする請求項１または２に記載の半導体モジュール。
【請求項４】
前記被接続端子は、半導体素子の素子電極であり、
前記半導体素子が前記配線層にフリップチップ接続されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体モジュール。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体モジュールを搭載したことを特徴とする携帯機器。
【請求項６】
一方の主表面にＣｕからなる金属層が設けられた基材を用意する工程と、
前記金属層における、配線領域および電極領域を含む配線層の形成予定領域を被覆するマスクであって、前記電極領域の形成予定領域に対応する部分に複数の貫通孔が設けられたマスクを前記金属層の上に形成する工程と、
前記マスクを用いて前記金属層を選択的に除去して前記配線層を形成するとともに、前記電極領域の主表面に粗化処理を施す工程と、
前記電極領域にＳｎを含む接続部材を搭載するとともに溶融し、当該接続部材を介して前記電極領域と被接続端子とを電気的に接続する工程と、
を含むことを特徴とする半導体モジュールの製造方法。
【請求項７】
前記接続部材を溶融した際に、前記電極領域の前記接続部材と接する表層部分に前記配線層のＣｕと前記接続部材のＳｎとの合金を含む合金層が形成され、
前記粗化処理を施す工程において、前記電極領域の主表面の表面粗さＲｍａｘが前記合金層の層厚よりも大きくなるように、前記電極領域の主表面を粗化することを特徴とする請求項６に記載の半導体モジュールの製造方法。
【請求項８】
前記接続部材を溶融した際に、前記電極領域の前記接続部材と接する表層部分に前記配線層のＣｕと前記接続部材のＳｎとの合金を含む合金層が形成され、
前記マスクに設けられた複数の貫通孔は、それぞれの間隔が前記合金層の層厚の２倍以上となるように設定されていることを特徴とする請求項６または７に記載の半導体モジュールの製造方法。
【請求項１】
配線領域とこれに接続された電極領域を含み、Ｃｕからなる配線層と、
前記電極領域と被接続端子とを電気的に接続し、Ｓｎを含む接続部材と、を備え、
前記電極領域は、前記接続部材と接する側の主表面が粗面であり、前記接続部材と接する表層部分にＣｕとＳｎの合金を含む合金層を有し、前記主表面の表面粗さＲｍａｘが前記合金層の層厚よりも大きいことを特徴とする半導体モジュール。
【請求項２】
前記接続部材は、前記配線層の主表面に平行な方向で、前記合金層を挟んで前記電極領域における合金層の下方に位置する下層部と対向する部分を有することを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記電極領域の粗面の凸部は、その頂面が前記配線領域の主表面と略面一な平面であることを特徴とする請求項１または２に記載の半導体モジュール。
【請求項４】
前記被接続端子は、半導体素子の素子電極であり、
前記半導体素子が前記配線層にフリップチップ接続されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体モジュール。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体モジュールを搭載したことを特徴とする携帯機器。
【請求項６】
一方の主表面にＣｕからなる金属層が設けられた基材を用意する工程と、
前記金属層における、配線領域および電極領域を含む配線層の形成予定領域を被覆するマスクであって、前記電極領域の形成予定領域に対応する部分に複数の貫通孔が設けられたマスクを前記金属層の上に形成する工程と、
前記マスクを用いて前記金属層を選択的に除去して前記配線層を形成するとともに、前記電極領域の主表面に粗化処理を施す工程と、
前記電極領域にＳｎを含む接続部材を搭載するとともに溶融し、当該接続部材を介して前記電極領域と被接続端子とを電気的に接続する工程と、
を含むことを特徴とする半導体モジュールの製造方法。
【請求項７】
前記接続部材を溶融した際に、前記電極領域の前記接続部材と接する表層部分に前記配線層のＣｕと前記接続部材のＳｎとの合金を含む合金層が形成され、
前記粗化処理を施す工程において、前記電極領域の主表面の表面粗さＲｍａｘが前記合金層の層厚よりも大きくなるように、前記電極領域の主表面を粗化することを特徴とする請求項６に記載の半導体モジュールの製造方法。
【請求項８】
前記接続部材を溶融した際に、前記電極領域の前記接続部材と接する表層部分に前記配線層のＣｕと前記接続部材のＳｎとの合金を含む合金層が形成され、
前記マスクに設けられた複数の貫通孔は、それぞれの間隔が前記合金層の層厚の２倍以上となるように設定されていることを特徴とする請求項６または７に記載の半導体モジュールの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−５４６７０（Ｐ２０１１−５４６７０Ａ）
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願番号】特願２００９−２００５４１（Ｐ２００９−２００５４１）
【出願日】平成２１年８月３１日（２００９．８．３１）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願日】平成２１年８月３１日（２００９．８．３１）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
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